WO2021117627A1

WO2021117627A1 - 半導体装置

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Publication number: WO2021117627A1
Application number: PCT/JP2020/045225
Authority: WO
Inventors: 佑介吉井; 勇気井上; 浩之槇本
Original assignee: ローム株式会社
Priority date: 2019-12-10
Filing date: 2020-12-04
Publication date: 2021-06-17
Also published as: US20230011433A1; DE112020005354T5; CN114762115A; JPWO2021117627A1

Abstract

半導体装置は、主面を有する半導体チップと、前記主面に区画されたデバイス領域と、前記デバイス領域に形成され、入力された差動信号を増幅して出力する差動増幅器と、前記主面の上において前記デバイス領域を被覆する絶縁層と、平面視において前記デバイス領域を隠蔽するように前記絶縁層に組み込まれ、グランド電位に固定されたシールド電極と、を含む。

Description

半導体装置

　本発明は、差動信号が入力される半導体装置に関する。

　特許文献１は、カスコード形態のＡＢ級制御端を備えた差動増幅回路を開示している。

特開２００６－９４５３３号公報

　差動信号が入力される半導体装置では、外部からの電磁波に起因するノイズや誤動作等を抑制する観点から、優れたＥＭＩ（electromagnetic interference）耐量が求められている。外部からの電磁波としては、動作周波数帯域外のＲＦ（radio frequency）信号等からなる電磁妨害信号が例示される。

　本発明の一実施形態は、差動信号が入力される構造において、ＥＭＩ耐量を向上できる半導体装置を提供する。

　本発明の一実施形態は、主面を有する半導体チップと、前記主面に区画されたデバイス領域と、前記デバイス領域に形成され、入力された差動信号を増幅して出力する差動増幅器と、平面視において前記デバイス領域を隠蔽するように前記主面の上に配置され、グランド電位に固定されたシールド電極と、を含む、半導体装置を提供する。この半導体装置によれば、ＥＭＩ耐量を向上できる。

　本発明の一実施形態は、主面を有する半導体チップと、前記主面に区画された定電流領域と、前記主面に区画された入力領域と、前記定電流領域に形成され、定電流を生成する定電流回路と、前記入力領域に形成され、前記定電流回路に電気的に接続され、入力された差動信号を差動電流に変換する差動回路と、平面視において前記入力領域および前記定電流領域の少なくとも一方を隠蔽するように前記主面の上に配置され、グランド電位に固定されたシールド電極と、を含む、半導体装置を提供する。この半導体装置によれば、ＥＭＩ耐量を向上できる。

　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図１は、本発明の第１実施形態に係る半導体装置が組み込まれた半導体パッケージを示す斜視図である。図２は、図１に示す半導体パッケージの電気的構造を回路記号で示した図である。図３は、図１に示す半導体パッケージの内部構造を示す平面図である。図４は、図３に示す半導体装置の電気的構造を示す電気回路図である。図５は、図３に示す半導体装置の内部構造のレイアウトをブロック図で示す平面図である。図６は、図４に示す半導体装置の模式的な断面図である。図７は、図５に示すレイアウトにシールド電極を追加した平面図である。図８Ａは、図７に示すシールド電極の要部拡大平面図である。図８Ｂは、図７に示すシールド電極の要部拡大平面図である。図９は、図７に対応する平面図であって、本発明の第２実施形態に係る半導体装置の構造を説明するための平面図である。図１０は、本発明の第３実施形態に係る半導体装置が組み込まれた半導体パッケージを示す斜視図である。図１１は、図１０に示す半導体パッケージの電気的構造を回路記号で示した図である。図１２は、図１０に示す半導体パッケージの内部構造を示す平面図である。図１３は、図１２に示す半導体装置の電気的構造を示す電気回路図である。図１４は、図１２に示す半導体装置の内部構造のレイアウトをブロック図で示す平面図である。図１５は、図１４に示す半導体装置の模式的な断面図である。図１６は、図１４に示すレイアウトにシールド電極を追加した平面図である。図１７は、図１６に対応する平面図であって、本発明の第４実施形態に係る半導体装置の構造を説明するための平面図である。図１８は、図１に示す半導体パッケージの変形例を示す断面図である。

　図１は、本発明の第１実施形態に係る半導体装置１が組み込まれた半導体パッケージ２を示す斜視図である。図２は、図１に示す半導体パッケージ２を回路記号で示した図である。図３は、図１に示す半導体パッケージ２の内部構造を示す平面図である。

　図１～図３を参照して、半導体パッケージ２は、この形態（this embodiment）では、５端子タイプのＳＯＰ（Small Outline Package）からなる。半導体パッケージ２は、ＳＯＰに限らず、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージからなっていてもよい。

　半導体パッケージ２は、パッケージ本体３を含む。パッケージ本体３は、モールド樹脂（たとえばエポキシ樹脂）からなり、直方体形状に成形されている。パッケージ本体３は、一方側の実装面４、他方側の非実装面５、ならびに、実装面４および非実装面５を接続する第１～第４側壁６Ａ～６Ｄを有している。実装面４および非実装面５は、それらの法線方向Ｚから見た平面視において四角形状（具体的には長方形状）に形成されている。実装面４は、半導体パッケージ２が接続対象に実装された状態で、当該接続対象に対向する面である。接続対象としては、ＰＣＢ（printed circuit board）等の回路基板が例示される。

　第１～第４側壁６Ａ～６Ｄは、第１側壁６Ａ、第２側壁６Ｂ、第３側壁６Ｃおよび第４側壁６Ｄを含む。第１側壁６Ａおよび第２側壁６Ｂは、第１方向Ｘに沿って延び、第１方向Ｘに直交する第２方向Ｙに対向している。第１側壁６Ａおよび第２側壁６Ｂは、パッケージ本体３の長辺を形成している。第３側壁６Ｃおよび第４側壁６Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第３側壁６Ｃおよび第４側壁６Ｄは、パッケージ本体３の短辺を形成している。パッケージ本体３の長辺の長さは、２ｍｍ以上５ｍｍ以下であってもよい。パッケージ本体３の短辺の長さは、１ｍｍ以上４ｍｍ以下であってもよい。

　半導体パッケージ２は、パッケージ本体３内に配置された板状のダイパッド７を含む。ダイパッド７は、パッケージ本体３内において実装面４側に配置されている。ダイパッド７は、外部からの電磁波を遮蔽するシールド板を兼ねていてもよい。ダイパッド７は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つを含む。ダイパッド７は、パッド本体８、第１引き出し部９および第２引き出し部１０を含む。

　パッド本体８は、平面視において四角形状に形成されている。第１引き出し部９は、平面視においてパッド本体８の第４側壁６Ｄに沿う辺から第４側壁６Ｄに向けて帯状に引き出されている。第２引き出し部１０は、平面視においてパッド本体８の第３側壁６Ｃに沿う辺から第３側壁６Ｃに向けて帯状に引き出されている。ダイパッド７の形状は任意であり、第１引き出し部９および第２引き出し部１０は必ずしも形成されている必要はない。第１引き出し部９および第２引き出し部１０のいずれか一方または双方を有さないダイパッド７が採用されてもよい。

　半導体パッケージ２は、パッケージ本体３の内部から外部に引き出された複数（この形態では５個）のリード端子１１を含む。複数のリード端子１１は、パッケージ本体３外において実装面４側に向けて屈曲している。複数のリード端子１１は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つをそれぞれ含む。複数のリード端子１１は、具体的には、高電位リード端子１２、低電位リード端子１３、非反転入力リード端子１４、反転入力リード端子１５および出力リード端子１６を含む。

　高電位リード端子１２および低電位リード端子１３は、低電位リード端子１３に基準電位が印加される電源リード端子である。低電位リード端子１３は、具体的には、グランド電位に固定されるグランドリード端子である。

　第１側壁６Ａ側には、反転入力リード端子１５、低電位リード端子１３および非反転入力リード端子１４が、第３側壁６Ｃ側から第４側壁６Ｄ側に向けてこの順に間隔を空けて配置されている。第２側壁６Ｂ側では、出力リード端子１６および高電位リード端子１２が、第３側壁６Ｃ側から第４側壁６Ｄ側に向けてこの順に間隔を空けて配置されている。出力リード端子１６は、パッケージ本体３を挟んで反転入力リード端子１５に対向している。高電位リード端子１２は、パッケージ本体３を挟んで非反転入力リード端子１４に対向している。

　複数のリード端子１１は、内側端部１７、外側端部１８およびリード部１９をそれぞれ有している。内側端部１７は、パッケージ本体３内に位置し、実装面４（非実装面５）に平行な板面を有している。四隅に配置された複数のリード端子１１の内側端部１７は、ダイパッド７に対向する部分において当該ダイパッド７から離れる方向に窪んだ湾曲部２０をそれぞれ有している。低電位リード端子１３の内側端部１７は、ダイパッド７と一体的に形成され、ダイパッド７を同電位に固定している。

　外側端部１８は、パッケージ本体３外に位置し、実装面４（非実装面５）に平行な板面を有している。リード部１９は、内側端部１７からパッケージ本体３外に引き出され、外側端部１８に接続されている。リード部１９は、パッケージ本体３外において実装面４側に向けて屈曲し、法線方向Ｚに実装面４を横切る高さ位置で外側端部１８に接続されている。

　複数のリード端子１１の形状は任意である。また、高電位リード端子１２、低電位リード端子１３、非反転入力リード端子１４、反転入力リード端子１５および出力リード端子１６の配置は任意であり、図１～図３に示された配置に限定されない。

　半導体パッケージ２は、パッケージ本体３内においてダイパッド７（具体的にはパッド本体８）の上に配置された半導体装置１を含む。半導体装置１は、パッケージ本体３内においてダイパッド７に対して非実装面５側に配置されている。半導体装置１は、入力された差動信号を増幅して出力する差動増幅器２１、および、差動増幅器２１に電気的に接続された複数の端子２２を含む。差動増幅器２１は、半導体装置１の内部に形成されている。複数の端子２２は、半導体装置１の一方面に形成されている。半導体装置１は、複数の端子２２をパッケージ本体３の非実装面５に対向させた姿勢で、ダイパッド７（具体的にはパッド本体８）の非実装面５側の板面の上に配置されている。

　半導体装置１は、この形態では、１つの差動増幅器２１を含むシングルチャネル型からなる。複数の端子２２は、高電位端子２３、低電位端子２４、非反転入力端子２５、反転入力端子２６および出力端子２７を含む。高電位端子２３および低電位端子２４は、低電位端子２４に基準電位が印加される電源端子である。低電位端子２４は、具体的には、グランド電位に固定されるグランド端子である。

　半導体パッケージ２は、パッケージ本体３内においてダイパッド７および半導体装置１の間に介在し、ダイパッド７および半導体装置１を接合する導電接合材２８（図３のハッチング部参照）を含む。導電接合材２８は、絶縁接着剤、金属接着剤または半田からなる。

　半導体パッケージ２は、パッケージ本体３内において半導体装置１の複数の端子２２を対応するリード端子１１にそれぞれ電気的に接続する複数（この形態では５個）の導線２９を含む。複数の導線２９は、ボンディングワイヤからそれぞれなる。複数の導線２９は、銅ワイヤ、金ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含む。

　複数の導線２９は、具体的には、高電位導線３０、低電位導線３１、非反転入力導線３２、反転入力導線３３および出力導線３４を含む。高電位導線３０は、高電位リード端子１２および高電位端子２３に接続されている。低電位導線３１は、ダイパッド７（第１引き出し部９）および低電位端子２４に接続され、ダイパッド７を介して低電位リード端子１３および低電位端子２４を電気的に接続している。非反転入力導線３２は、非反転入力リード端子１４および非反転入力端子２５に接続されている。反転入力導線３３は、反転入力リード端子１５および反転入力端子２６に接続されている。出力導線３４は、出力リード端子１６および出力端子２７に接続されている。

　図４は、図３に示す半導体装置１の電気的構造を示す電気回路図である。半導体装置１は、差動増幅器２１を含む。差動増幅器２１は、高電位端子２３、低電位端子２４、非反転入力端子２５、反転入力端子２６および出力端子２７に接続され、入力された差動信号を増幅して出力する。差動増幅器２１は、この形態では、非反転入力端子２５および反転入力端子２６の間の電位差が、高電位端子２３および低電位端子２４の間の電位差の範囲で動作するRail-to-Rail出力型のＡＢ級増幅器からなる。

　差動増幅器２１は、複数（この形態では３つ）の定電流回路４１～４３、入力回路４４、増幅回路４５および出力回路４６を含む。定電流回路４１～４３、入力回路４４、増幅回路４５および出力回路４６は、定電流段、入力段、増幅段および出力段とそれぞれ称されてもよい。また、定電流回路４１～４３、入力回路４４および増幅回路４５は、纏めて差動増幅回路（差動増幅段）と称されてもよい。

　複数の定電流回路４１～４３は、具体的には、第１定電流回路４１、第２定電流回路４２および第３定電流回路４３を含む。複数の定電流回路４１～４３は同様の構成を有しているため、図４の紙面右側では、１つの回路図によって複数の定電流回路４１～４３が示されている。

　各定電流回路４１～４３は、高電位端子２３および低電位端子２４の間に介装され、定電流を生成する。各定電流回路４１～４３は、この形態では、自己バイアス型のカスコードカレントミラー回路によって構成されている。各定電流回路４１～４３は、具体的には、高電位端子２３側で第１定電流を生成する第１定電流生成回路４７、および、低電位端子２４側で第２定電流を生成する第２定電流生成回路４８を一体的に含む。

　第１定電流生成回路４７は、具体的には、第１カレントミラー回路４９、第２カレントミラー回路５０、第１抵抗５１および第２抵抗５２を含む。第１定電流生成回路４７は、第１抵抗５１によって、第１カレントミラー回路４９および第２カレントミラー回路５０が２段動作するように構成されている。

　第１カレントミラー回路４９は、一対の第１定電流トランジスタ５３Ａ、５３Ｂを含む。第１定電流トランジスタ５３Ａ、５３Ｂは、ｐ型（第１極性型）の電界効果トランジスタまたはｐ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第１定電流トランジスタ５３Ａ、５３Ｂのゲートは、互いに接続され、第１ゲートノードＧＮ１を構成している。第１定電流トランジスタ５３Ａ、５３Ｂのソースは、高電位端子２３にそれぞれ接続されている。

　第２カレントミラー回路５０は、一対の第２定電流トランジスタ５４Ａ、５４Ｂを含み、第１カレントミラー回路４９にカスコード接続されている。第２定電流トランジスタ５４Ａ、５４Ｂは、ｐ型の電界効果トランジスタまたはｐ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第２定電流トランジスタ５４Ａ、５４Ｂのゲートは、互いに接続され、第２ゲートノードＧＮ２を構成している。第２定電流トランジスタ５４Ａのソースは、第１定電流トランジスタ５３Ａのドレインに接続されている。第２定電流トランジスタ５４Ｂのソースは、第１定電流トランジスタ５３Ｂのドレインに接続されている。

　第１抵抗５１は、第２定電流トランジスタ５４Ａのドレインに接続されている。具体的には、第１抵抗５１の一端は、第２定電流トランジスタ５４Ａのドレインおよび第１カレントミラー回路４９の第１ゲートノードＧＮ１に接続されている。第１抵抗５１の他端は、第２カレントミラー回路５０の第２ゲートノードＧＮ２に接続されている。第２抵抗５２は、高電位端子２３および第１定電流トランジスタ５３Ｂのソースの間に介装されている。

　第２定電流生成回路４８は、具体的には、第３カレントミラー回路５５、第４カレントミラー回路５６および第３抵抗５７を含む。第２定電流生成回路４８は、第３抵抗５７によって、第３カレントミラー回路５５および第４カレントミラー回路５６が２段動作するように構成されている。

　第３カレントミラー回路５５は、一対の第３定電流トランジスタ５８Ａ、５８Ｂを含む。第３定電流トランジスタ５８Ａ、５８Ｂは、ｎ型（第２極性型）の電界効果トランジスタまたはｎ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第３定電流トランジスタ５８Ａ、５８Ｂのゲートは、互いに接続され、第３ゲートノードＧＮ３を構成している。第３定電流トランジスタ５８Ａのドレインは、第１抵抗５１の他端に接続され、第１抵抗５１を介して第２定電流トランジスタ５４Ａのドレインに接続されている。第３定電流トランジスタ５８Ｂのドレインは、第２定電流トランジスタ５４Ｂのドレインに接続されている。

　第４カレントミラー回路５６は、一対の第４定電流トランジスタ５９Ａ、５９Ｂを含み、第３カレントミラー回路５５にカスコード接続されている。第４定電流トランジスタ５９Ａ、５９Ｂは、ｎ型の電界効果トランジスタまたはｎ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第４定電流トランジスタ５９Ａ、５９Ｂのゲートは、互いに接続され、第４ゲートノードＧＮ４を構成している。第４定電流トランジスタ５９Ａのドレインは、第３定電流トランジスタ５８Ａのソースに接続されている。第４定電流トランジスタ５９Ｂのドレインは、第３定電流トランジスタ５８Ｂのソースに接続されている。第４定電流トランジスタ５９Ａ、５９Ｂのソースは、低電位端子２４にそれぞれ接続されている。

　第３抵抗５７は、第２定電流トランジスタ５４Ｂのドレインおよび第３定電流トランジスタ５８Ｂのドレインの間に介装されている。具体的には、第３抵抗５７の一端は、第２定電流トランジスタ５４Ｂのドレインおよび第３カレントミラー回路５５の第３ゲートノードＧＮ３に接続されている。第３抵抗５７の他端は、第３定電流トランジスタ５８Ｂのドレインおよび第４カレントミラー回路５６の第４ゲートノードＧＮ４に接続されている。

　入力回路４４は、非反転入力端子２５、反転入力端子２６および第１定電流回路４１に接続されている。入力回路４４は、非反転入力端子２５および反転入力端子２６に入力された差動信号を差動電流に変換する。入力回路４４は、具体的には、第１差動回路６１および第２差動回路６２を含む。

　第１差動回路６１は第２差動回路６２が動作しない第１差動電圧範囲で動作し、第２差動回路６２は第１差動回路６１が動作しない第２差動電圧範囲で動作する。入力回路４４は、このような方式によって、非反転入力端子２５および反転入力端子２６の間の差動電圧が高電位端子２３および低電位端子２４の間の電圧範囲で動作するように構成されている。

　第１差動回路６１は、具体的には、差動接続を構成する一対の第１差動トランジスタ６３Ａ、６３Ｂを含む。第１差動トランジスタ６３Ａ、６３Ｂは、ｐ型の電界効果トランジスタまたはｐ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第１差動トランジスタ６３Ａのゲートは、反転入力端子２６に接続されている。第１差動トランジスタ６３Ｂのゲートは、非反転入力端子２５に接続されている。第１差動トランジスタ６３Ａ、６３Ｂのソースは、定電流源としての第１定電流回路４１の第１定電流生成回路４７に接続されている。第１差動トランジスタ６３Ａ、６３Ｂのドレインは、増幅回路４５に接続されている。

　第２差動回路６２は、具体的には、差動接続を構成する一対の第２差動トランジスタ６４Ａ、６４Ｂを含む。第２差動トランジスタ６４Ａ、６４Ｂは、ｎ型の電界効果トランジスタまたはｎ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第２差動トランジスタ６４Ａのゲートは、反転入力端子２６に接続されている。第２差動トランジスタ６４Ｂのゲートは、非反転入力端子２５に接続されている。第２差動トランジスタ６４Ａ、６４Ｂのソースは、定電流源としての第１定電流回路４１の第２定電流生成回路４８に接続されている。第２差動トランジスタ６４Ａ、６４Ｂのドレインは、増幅回路４５に接続されている。

　増幅回路４５は、高電位端子２３、低電位端子２４、第２定電流回路４２、第３定電流回路４３および入力回路４４に接続されている。増幅回路４５は、入力回路４４によって生成された差動電流を増幅させて増幅電流を生成する。増幅回路４５は、具体的には、第１電流折り返し回路７１、第２電流折り返し回路７２およびＡＢ級制御回路７３を含む。

　第１電流折り返し回路７１は、第１差動回路６１との間で第１フォールデッドカスコード回路を構成し、第１差動回路６１と協動して差動電流を増幅させる。第２電流折り返し回路７２は、第２差動回路６２との間で第２フォールデッドカスコード回路を構成し、第２差動回路６２と協動して差動電流を増幅させる。

　第１電流折り返し回路７１は、第１差動回路６１とカスコード接続を構成する一対の第１バイアストランジスタ７４Ａ、７４Ｂを含む。第１バイアストランジスタ７４Ａ、７４Ｂは、ｎ型の電界効果トランジスタまたはｎ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第１バイアストランジスタ７４Ａ、７４Ｂのゲートは、互いに接続され、第５ゲートノードＧＮ５を構成している。第１バイアストランジスタ７４Ａのソースは、第１差動トランジスタ６３Ａのドレイン、および、定電流源としての第２定電流回路４２の第２定電流生成回路４８に接続されている。

　第１バイアストランジスタ７４Ｂのソースは、第１差動トランジスタ６３Ｂのドレイン、および、定電流源としての第３定電流回路４３の第２定電流生成回路４８に接続されている。第１電流折り返し回路７１は、低電位端子２４および第５ゲートノードＧＮ５の間に介装された第１バイアス電圧源ＶＢ１によって制御される。

　第２電流折り返し回路７２は、第２差動回路６２とカスコード接続を構成する一対の第２バイアストランジスタ７５Ａ、７５Ｂを含む。第２バイアストランジスタ７５Ａ、７５Ｂは、ｐ型の電界効果トランジスタまたはｐ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からそれぞれなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　第２バイアストランジスタ７５Ａ、７５Ｂのゲートは、互いに接続され、第６ゲートノードＧＮ６を構成している。第２バイアストランジスタ７５Ａのソースは、第２差動トランジスタ６４Ａのドレイン、および、定電流源としての第２定電流回路４２の第１定電流生成回路４７に接続されている。

　第２バイアストランジスタ７５Ｂのソースは、第２差動トランジスタ６４Ｂのドレイン、および、定電流源としての第３定電流回路４３の第１定電流生成回路４７に接続されている。第２電流折り返し回路７２は、高電位端子２３および第６ゲートノードＧＮ６の間に介装された第２バイアス電圧源ＶＢ２によって制御される。

　ＡＢ級制御回路７３は、第１バイアストランジスタ７４Ａ、７４Ｂのドレインおよび第２バイアストランジスタ７５Ａ、７５Ｂのドレインに接続されている。ＡＢ級制御回路７３は、第１電流折り返し回路７１によって生成された増幅電流、および、第２電流折り返し回路７２によって生成された増幅電流に応じたＡＢ級制御信号を生成して、出力する。

　出力回路４６は、高電位端子２３、低電位端子２４、出力端子２７および増幅回路４５に接続されている。出力回路４６は、増幅回路４５（ＡＢ級制御回路７３）によって生成されたＡＢ級制御信号に応答して、増幅電流に応じた出力電流を生成し、出力端子２７に出力する。

　出力回路４６は、具体的には、プッシュプル接続を構成する一対の出力トランジスタ８１Ａ、８１Ｂを含むプッシュプル回路８２を含む。出力トランジスタ８１Ａは、ｐ型の電界効果トランジスタまたはｐ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からなる。出力トランジスタ８１Ｂは、ｎ型の電界効果トランジスタまたはｎ型のバイポーラトランジスタ（図４では電界効果トランジスタ）からなる。電界効果トランジスタは、ＣＭＯＳトランジスタの一部によって構成されていてもよい。

　出力トランジスタ８１Ａのゲートは、ＡＢ級制御回路７３に接続され、ＡＢ級制御回路７３からのＡＢ級制御信号によって制御される。出力トランジスタ８１Ａのソースは、高電位端子２３に接続されている。出力トランジスタ８１Ｂのゲートは、ＡＢ級制御回路７３に接続され、ＡＢ級制御回路７３からのＡＢ級制御信号によって制御される。出力トランジスタ８１Ｂのソースは、低電位端子２４に接続されている。出力トランジスタ８１Ｂのドレインは、出力トランジスタ８１Ａのドレインに接続され、出力ノードＮを構成している。出力ノードＮは、出力端子２７に接続されている。

　差動増幅器２１は、この形態では、第１ローパスフィルタ回路８３および第２ローパスフィルタ回路８４をさらに含む。第１ローパスフィルタ回路８３は、第４抵抗８５を含み、非反転入力端子２５および第１差動回路６１の間に介装されている。第２ローパスフィルタ回路８４は、第５抵抗８６を含み、反転入力端子２６および第２差動回路６２の間に介装されている。

　図５は、図３に示す半導体装置１の内部構造のレイアウトをブロック図で示す平面図である。図６は、図４に示す半導体装置１の模式的な断面図である。図７は、図５に示すレイアウトにシールド電極１３０を追加した平面図である。図８Ａ～図８Ｂは、図７に示すシールド電極１３０の要部拡大平面図である。図６は、半導体装置１の断面構造を簡略化して示すものであり、特定箇所の断面を示していない。

　図５～図７を参照して、半導体装置１は、直方体形状のシリコン製の半導体チップ１００を含む。半導体チップ１００は、一方側の第１主面１０１、他方側の第２主面１０２、ならびに、第１主面１０１および第２主面１０２を接続する第１～第４側面１０３Ａ～１０３Ｄを有している。第１主面１０１および第２主面１０２は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。

　第１～第４側面１０３Ａ～１０３Ｄは、第１側面１０３Ａ、第２側面１０３Ｂ、第３側面１０３Ｃおよび第４側面１０３Ｄを含む。第１側面１０３Ａおよび第２側面１０３Ｂは、第１主面１０１に沿う第１方向Ｘに沿って延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面１０３Ｃおよび第４側面１０３Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。

　半導体装置１は、半導体チップ１００の第１主面１０１に区画されたデバイス領域１０４を含む。デバイス領域１０４は、第１～第４側面１０３Ａ～１０３Ｄから間隔を空けて第１主面１０１の内方部に区画されている。デバイス領域１０４は、具体的には、互いに間隔を空けて区画された定電流領域１０５、入力領域１０６、増幅領域１０７および出力領域１０８を含む。定電流領域１０５、入力領域１０６および増幅領域１０７は、１つの差動増幅領域１０９を形成している。

　定電流領域１０５は、第１主面１０１において第２側面１０３Ｂおよび第４側面１０３Ｄを接続する角部近傍の領域に区画されている。入力領域１０６は、第１主面１０１において第１側面１０３Ａおよび第４側面１０３Ｄを接続する角部近傍の領域に区画されている。増幅領域１０７は、第１主面１０１において定電流領域１０５および入力領域１０６の間の領域に区画されている。増幅領域１０７は、この形態では、平面視において第１側面１０３Ａ側および第３側面１０３Ｃ側の２方向から定電流領域１０５に対向するＬ字形状に区画されている。

　出力領域１０８は、第１主面１０１において第３側面１０３Ｃ側の領域に区画され、入力領域１０６および増幅領域１０７に対向している。出力領域１０８は、増幅領域１０７の一部を挟んで定電流領域１０５に対向している。定電流領域１０５、入力領域１０６、増幅領域１０７および出力領域１０８の配置および平面形状は任意であり、特定の箇所および形状に限定されない。

　半導体装置１は、デバイス領域１０４に形成された差動増幅器２１を含む。差動増幅器２１は、具体的には、定電流領域１０５に形成された複数の定電流回路４１～４３、入力領域１０６に形成された入力回路４４、増幅領域１０７に形成された増幅回路４５、および、出力領域１０８に形成された出力回路４６を含む。差動増幅器２１は、第１主面１０１に作り込まれた複数のトランジスタを含む。図７では、差動増幅器２１の構造が、半導体チップ１００側の半導体領域１１０および半導体チップ１００の上側の電極構造１１１（ハッチング部参照）を用いて、簡略化して示されている。

　半導体装置１は、半導体チップ１００の第１主面１０１の上に積層され、デバイス領域１０４（定電流領域１０５、入力領域１０６、増幅領域１０７および出力領域１０８）を一括して被覆する絶縁層１２０を含む。絶縁層１２０は、複数の層間絶縁層１２１および複数の配線層１２２が交互に積層された積層構造を有する多層配線構造１２３からなる。層間絶縁層１２１は、上下方向に隣り合う２つの配線層１２２の間に介在する絶縁層１２０を意味する。ただし、複数の層間絶縁層１２１のうちの最下の層間絶縁層１２１は、半導体チップ１００および最初の配線層１２２の間に介在する絶縁層１２０を意味する。

　多層配線構造１２３は、この形態では、第１～第３層間絶縁層１２１Ａ～１２１Ｃおよび第１～第３配線層１２２Ａ～１２３Ｃが交互に積層された積層構造を有している。層間絶縁層１２１および配線層１２２の積層数は任意であり、特定の数値に限定されない。したがって、多層配線構造１２３は、４層以上の層間絶縁層１２１および４層以上の配線層１２２が交互に積層された積層構造を有していてもよい。

　各層間絶縁層１２１は、ＳｉＯ_２膜およびＳｉＮ膜のうちの少なくとも１つを含む。各層間絶縁層１２１は、ＳｉＯ_２膜またはＳｉＮ膜からなる単層構造を有していてもよい。各層間絶縁層１２１は、複数のＳｉＯ_２膜または複数のＳｉＮ膜が積層された積層構造を有していてもよい。各層間絶縁層１２１は、１つまたは複数のＳｉＯ_２膜および１つまたは複数のＳｉＮ膜が任意の順序で積層された積層構造を有していてもよい。

　複数の層間絶縁層１２１は、１μｍ以上５μｍ以下の厚さをそれぞれ有していてもよい。複数の層間絶縁層１２１は、必ずしも等しい厚さをそれぞれ有している必要はなく、互いに異なる厚さをそれぞれ有していてもよい。

　最下の第１層間絶縁層１２１Ａの上には、複数の第１配線層１２２Ａが形成されている。複数の第１配線層１２２Ａは、図４に示される回路図の配線部の一部をそれぞれ形成している。複数の第１配線層１２２Ａは、第１層間絶縁層１２１Ａの上に選択的に引き回されている。複数の第１配線層１２２Ａは、第１層間絶縁層１２１Ａを貫通する任意の１つまたは複数の第１ビア電極１２４を介して、複数の定電流回路４１～４３、入力回路４４、増幅回路４５および出力回路４６のうちの対応する回路にそれぞれ電気的に接続されている。第１ビア電極１２４は、タングステンプラグ電極であってもよい。第１配線層１２２Ａは、０．１μｍ以上１μｍ以下の厚さを有していてもよい。

　中間の第２層間絶縁層１２１Ｂの上には、複数の第２配線層１２２Ｂが形成されている。複数の第２配線層１２２Ｂは、図４に示される回路図の配線部の一部をそれぞれ形成している。複数の第２配線層１２２Ｂは、第２層間絶縁層１２１Ｂの上に選択的に引き回されている。複数の第２配線層１２２Ｂは、第２層間絶縁層１２１Ｂを貫通する任意の１つまたは複数の第２ビア電極１２５を介して、対応する第１配線層１２２Ａにそれぞれ電気的に接続されている。第２ビア電極１２５は、タングステンプラグ電極であってもよい。第２配線層１２２Ｂは、０．１μｍ以上１μｍ以下の厚さを有していてもよい。

　最上の第３層間絶縁層１２１Ｃの上には、複数の第３配線層１２２Ｃが形成されている。複数の第３配線層１２２Ｃは、図４に示される回路図の配線部の一部をそれぞれ形成している。複数の第３配線層１２２Ｃは、第３層間絶縁層１２１Ｃの上に選択的に引き回されている。複数の第３配線層１２２Ｃは、第３層間絶縁層１２１Ｃを貫通する任意の１つまたは複数の第３ビア電極１２６を介して、対応する第２配線層１２２Ｂにそれぞれ電気的に接続されている。第３ビア電極１２６は、タングステンプラグ電極であってもよい。第３配線層１２２Ｃは、下層側の第１～第２配線層１２２Ａ～１２２Ｂよりも厚く形成されている。

　第１～第２配線層１２２Ａ～１２２Ｂは、半導体チップ１００側からこの順に積層された第１バリア膜１２７、主配線膜１２８および第２バリア膜１２９をそれぞれ含む。一方、最上の第３配線層１２２Ｃは、下層側の第１～第２配線層１２２Ａ～１２２Ｂとは異なる電極構造を有している。最上の第３配線層１２２Ｃは、この形態では、半導体チップ１００側からこの順に積層された第１バリア膜１２７および主配線膜１２８を含み、第２バリア膜１２９を有していない。

　第１バリア膜１２７および第２バリア膜１２９は、Ｔｉ系金属膜からそれぞれなる。第１バリア膜１２７および第２バリア膜１２９は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造をそれぞれ有していてもよい。第１バリア膜１２７および第２バリア膜１２９は、Ｔｉ膜またはＴｉＮ膜からなる単層構造をそれぞれ有していてもよい。第１バリア膜１２７および第２バリア膜１２９の厚さは、それぞれ、０．１μｍ以上０．５μｍ以下であってもよい。

　主配線膜１２８は、Ａｌ系金属膜からなる。主配線膜１２８は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。主配線膜１２８は、第１バリア膜１２７の厚さおよび第２バリア膜１２９の厚さを超える厚さを有している。主配線膜１２８の厚さは、１μｍ以上５μｍ以下であってもよい。

　図５および図７を参照して、前述の高電位端子２３、低電位端子２４、非反転入力端子２５、反転入力端子２６および出力端子２７は、最上の第３配線層１２２Ｃの１つとして、最上の第３層間絶縁層１２１Ｃの上に間隔を空けてそれぞれ形成されている。高電位端子２３、低電位端子２４、非反転入力端子２５、反転入力端子２６および出力端子２７は、平面視において四角形状にそれぞれ形成されている。

　高電位端子２３は、平面視において定電流領域１０５に隣り合って配置されている。高電位端子２３は、具体的には、平面視において第４側面１０３Ｄおよび定電流領域１０５の間の領域に配置されている。低電位端子２４は、平面視において入力領域１０６に隣り合って配置されている。低電位端子２４は、具体的には、平面視において第４側面１０３Ｄおよび入力領域１０６の間の領域に配置されている。低電位端子２４は、第２方向Ｙに高電位端子２３と対向している。

　非反転入力端子２５は、平面視において入力領域１０６に隣り合って配置されている。非反転入力端子２５は、具体的には、平面視において第１側面１０３Ａおよび入力領域１０６の間の領域に配置されている。反転入力端子２６は、平面視において出力領域１０８に隣り合って配置されている。反転入力端子２６は、具体的には、平面視において第１側面１０３Ａおよび出力領域１０８の間の領域に配置されている。反転入力端子２６は、第１方向Ｘに非反転入力端子２５と対向している。

　出力端子２７は、平面視において出力領域１０８に隣り合って配置されている。出力端子２７は、具体的には、平面視において第３側面１０３Ｃおよび出力領域１０８の間の領域に配置されている。第３側面１０３Ｃおよび出力領域１０８の間の領域には、出力端子２７のみが配置されている。出力端子２７は、平面視において定電流領域１０５、増幅領域１０７および出力領域１０８を挟んで第１方向Ｘに高電位端子２３と対向している。

　図７を参照して、半導体装置１は、デバイス領域１０４を隠蔽するように第１主面１０１の上に配置され、グランド電位に固定されたシールド電極１３０を含む。シールド電極１３０は、具体的には、絶縁層１２０（多層配線構造１２３）に組み込まれている。シールド電極１３０は、外部からの電磁波を遮蔽する。外部からの電磁波としては、差動増幅器２１の動作周波数帯域外のＲＦ（radio frequency）信号等からなる電磁妨害信号が例示される。

　シールド電極１３０は、１ＭＨｚ以上５ＧＨｚ以下の範囲にシールド周波数帯域を有していることが好ましい。このシールド電極１３０によれば、１ＭＨｚ以上５ＧＨｚ以下の電磁妨害信号を適切に遮蔽できる。シールド電極１３０は、少なくとも１ＭＨｚ以上２ＧＨｚ以下の範囲にシールド周波数帯域を有していることが特に好ましい。

　シールド電極１３０は、多層配線構造１２３において第１～第３配線層１２２Ａ～１２３Ｃのうちの任意の配線層１２２の１つを形成し、任意の層間絶縁層１２１の上に配置される。シールド電極１３０は、この形態では、多層配線構造１２３において最上の第３配線層１２２Ｃの１つを形成し、最上の第３層間絶縁層１２１Ｃの上に配置されている。

　シールド電極１３０は、この形態では、定電流領域１０５、入力領域１０６、増幅領域１０７および出力領域１０８を隠蔽している。シールド電極１３０は、具体的には、定電流領域１０５を隠蔽する第１シールド電極１３１、入力領域１０６を隠蔽する第２シールド電極１３２、増幅領域１０７を隠蔽する第３シールド電極１３３および出力領域１０８を隠蔽する第４シールド電極１３４を一体的に含む。

　第１シールド電極１３１は、外部から定電流領域１０５に向かう電磁波を遮蔽し、定電流領域１０５におけるノイズや誤動作を抑制する。第１シールド電極１３１は、定電流領域１０５の全域を隠蔽していることが好ましい。第２シールド電極１３２は、外部から入力領域１０６に向かう電磁波を遮蔽し、入力領域１０６におけるノイズや誤動作を抑制する。第２シールド電極１３２は、入力領域１０６の全域を隠蔽していることが好ましい。

　第３シールド電極１３３は、外部から増幅領域１０７に向かう電磁波を遮蔽し、増幅領域１０７におけるノイズや誤動作を抑制する。第３シールド電極１３３は、増幅領域１０７の全域を隠蔽していることが好ましい。第４シールド電極１３４は、外部から出力領域１０８に向かう電磁波を遮蔽し、出力領域１０８におけるノイズや誤動作を抑制する。第４シールド電極１３４は、出力領域１０８の全域を隠蔽していることが好ましい。

　第１シールド電極１３１、第２シールド電極１３２および第３シールド電極１３３は、この形態では、定電流領域１０５、入力領域１０６および増幅領域１０７を含む差動増幅領域１０９を一括して隠蔽する差動増幅シールド電極１３５を形成している。一方、第４シールド電極１３４は、単体で出力領域１０８を隠蔽する出力シールド電極１３６を形成している。

　シールド電極１３０は、低電位端子２４に向けて延び、低電位端子２４に電気的に接続されたシールド接続部１３７を含む。シールド接続部１３７は、低電位端子２４に電気的に接続されていればよく、任意の態様で引き回される。シールド電極１３０は、この形態では、低電位端子２４と一体的に形成され、グランド電位に固定されている。つまり、シールド電極１３０は、低電位端子２４との間で１つの最上の第３配線層１２２Ｃを形成している。

　シールド電極１３０は、第１～第４シールド電極１３１～１３４のうちの少なくとも１つを含んでいればよく、必ずしも第１～第４シールド電極１３１～１３４の全てを同時に含む必要はない。シールド電極１３０は、第１～第４シールド電極１３１～１３４のうち、少なくとも定電流領域１０５を隠蔽する第１シールド電極１３１および入力領域１０６を隠蔽する第２シールド電極１３２のいずれか一方を有していることが好ましい。

　この場合、シールド電極１３０は、第１シールド電極１３１および第２シールド電極１３２の双方を有していることが特に好ましい。シールド電極１３０は、第１～第４シールド電極１３１～１３４の全てを含むことが最も好ましい。また、第１～第４シールド電極１３１～１３４は、グランド電位に固定されていればよく、必ずしも一体的に形成されている必要はない。第１～第４シールド電極１３１～１３４のうちの少なくとも１つが別体的に形成されていてもよい。

　図８Ａ～図８Ｂを参照して、シールド電極１３０は、複数の貫通孔１３８を含む。複数の貫通孔１３８は、シールド電極１３０に生じる応力を緩和する。複数の貫通孔１３８は、シールド電極１３０を貫通し、下層の層間絶縁層１２１を露出させている。複数の貫通孔１３８は、図８Ａに示されるように、千鳥状のパターンで配列されていてもよいし、図８Ｂに示されるように行列状のパターンで配列されていてもよい。むろん、複数の貫通孔１３８は、同心円状のパターンで配列されていてもよいし、不規則なパターンで配列されていてもよい。

　複数の貫通孔１３８は、この形態では、平面視において円形状にそれぞれ形成されている。複数の貫通孔１３８の平面形状は任意であり、円形状に限定されない。複数の貫通孔１３８は、平面視において多角形状（たとえば四角形状）や楕円形状等に形成されていてもよい。複数の貫通孔１３８は、遮蔽すべき電磁波の波長よりも小さいサイズをそれぞれ有していることが好ましい。この場合、シールド電極１３０に生じる応力を緩和しながら、複数の貫通孔１３８を介する電磁波の侵入を抑制できる。

　各貫通孔１３８のサイズは、１μｍ以上１０μｍ以下であってもよい。各貫通孔１３８のサイズは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、８μｍ以上１０μｍ以下であってもよい。各貫通孔１３８のサイズは、２μｍ以上６μｍ以下であることが好ましい。複数の貫通孔１３８は、必ずしも等しいサイズを有している必要はなく、互いに異なるサイズを有していてもよい。

　貫通孔１３８が円形状の場合、貫通孔１３８のサイズは径の大きさ（楕円形状の場合は長径の大きさ）で定義される。貫通孔１３８が多角形状の場合、貫通孔１３８のサイズは最長辺の長さまたは最長対角線の長さで定義される。複数の貫通孔１３８のサイズは、シールド電極１３０の厚さ未満であることが好ましい。複数の貫通孔１３８のサイズは、シールド電極１３０の厚さ以上であってもよい。

　図６を再度参照して、半導体装置１は、絶縁層１２０（多層配線構造１２３）を被覆する保護層１４０を含む。保護層１４０は、シールド電極１３０の全域を被覆し、シールド電極１３０外の領域において複数のパッド開口１４１を有している。保護層１４０は、シールド電極１３０の上から複数の貫通孔１３８内に入り込んでいる。保護層１４０は、複数の貫通孔１３８内において絶縁層１２０（最上の第３層間絶縁層１２１Ｃ）に接している。複数のパッド開口１４１は、高電位端子２３の一部、低電位端子２４の一部、非反転入力端子２５の一部、反転入力端子２６の一部および出力端子２７の一部をそれぞれパッド部として露出させている。

　保護層１４０は、絶縁層１２０側からこの順に積層された無機絶縁膜１４２および有機絶縁膜１４３を含む積層構造を有している。無機絶縁膜１４２は、この形態では、窒化シリコンを含む。無機絶縁膜１４２は、パッシベーション膜と称されてもよい。無機絶縁膜１４２は、複数の貫通孔１３８を埋めてシールド電極１３０を被覆していることが好ましい。つまり、無機絶縁膜１４２は、複数の貫通孔１３８内において絶縁層１２０（最上の第３層間絶縁層１２１Ｃ）に接していることが好ましい。

　有機絶縁膜１４３は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含む。有機絶縁膜１４３は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁膜１４３は、この形態では、ポリイミドを含む。有機絶縁膜１４３は、複数の貫通孔１３８外に形成され、無機絶縁膜１４２を挟んでシールド電極１３０を被覆していることが好ましい。

　以上、半導体装置１は、半導体チップ１００、差動増幅器２１、絶縁層１２０およびシールド電極１３０を含む。差動増幅器２１は、第１主面１０１に区画されたデバイス領域１０４に形成され、入力された差動信号を増幅して出力する。絶縁層１２０は、第１主面１０１の上においてデバイス領域１０４を被覆している。シールド電極１３０は、デバイス領域１０４を隠蔽するように第１主面１０１の上に配置され、グランド電位に固定されている。シールド電極１３０は、具体的には、絶縁層１２０に組み込まれている。これにより、外部からの電磁波をシールド電極１３０によって遮蔽できるから、ＥＭＩ（electromagnetic interference）耐量を向上できる。

　シールド電極１３０は、定電流領域１０５および入力領域１０６のいずれか一方を隠蔽していることが好ましい。つまり、シールド電極１３０は、定電流領域１０５を隠蔽する第１シールド電極１３１および入力領域１０６を隠蔽する第２シールド電極１３２のいずれか一方を有していることが好ましい。この構造によれば、差動信号を差動電流に変換する段階において電磁波に起因するノイズを抑制できる。よって、ノイズの抑制された差動電流を適切に生成できる。シールド電極１３０は、第１シールド電極１３１および第２シールド電極１３２の双方を有していることがさらに好ましい。この構造によれば、差動信号を差動電流に変換する段階において電磁波に起因するノイズを適切に抑制できる。

　シールド電極１３０は、定電流領域１０５、入力領域１０６、増幅領域１０７、出力領域１０８を隠蔽していることがさらに好ましい。つまり、シールド電極１３０は、定電流領域１０５を隠蔽する第１シールド電極１３１、入力領域１０６を隠蔽する第２シールド電極１３２、増幅領域１０７を隠蔽する第３シールド電極１３３、および、出力領域１０８を隠蔽する第４シールド電極１３４を含むことがさらに好ましい。この構造によれば、定電流段、入力段、増幅段および出力段において電磁波に起因するノイズを適切に抑制できる。

　シールド電極１３０は、多層配線構造１２３において最上の第３配線層１２２Ｃの一部を形成し、最上の第３層間絶縁層１２１Ｃの上に配置されていることが好ましい。この構造によれば、下層側の第１～第２配線層１２２Ａ～１２２Ｂのデザインルールの制限を受けずに、シールド電極１３０を適切に形成できる。また、これとは反対に、シールド電極１３０のデザインルールの制限を受けずに、第１～第２配線層１２２Ａ～１２２Ｂを適切に形成できる。

　シールド電極１３０は、複数の貫通孔１３８を含むことが好ましい。この構造によれば、シールド電極１３０に生じる応力を複数の貫通孔１３８によって緩和できるから、応力に起因する絶縁層１２０の反りを抑制できる。絶縁層１２０の反りを抑制することは、絶縁層１２０のクラックを抑制する上で有効である。複数の貫通孔１３８は、遮蔽すべき電磁波の波長よりも小さいサイズをそれぞれ有していることが好ましい。このような構造によれば、複数の貫通孔１３８のサイズよりも大きい波長を有する電磁波が当該貫通孔１３８を通過することを抑制できる。よって、シールド電極１３０に生じる応力を緩和しながら、複数の貫通孔１３８を介する電磁波の侵入を抑制できる。

　半導体装置１は、半導体パッケージ２に組み込まれていてもよい（図１～図３参照）。半導体パッケージ２によれば、ダイパッド７およびシールド電極１３０がグランド電位に固定されている。つまり、半導体チップ１００に作り込まれた差動増幅器２１は、ダイパッド７およびシールド電極１３０によって挟み込まれている。これにより、ダイパッド７およびシールド電極１３０の双方による電磁波遮蔽効果を得ることができる。よって、半導体パッケージ２に搭載された状態において、半導体装置１のＥＭＩ耐量を高めることができる。

　図９は、図７に対応する平面図であって、本発明の第２実施形態に係る半導体装置１５１の構造を説明するための平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　図９を参照して、半導体装置１５１は、シールド電極１３０において差動増幅シールド電極１３５を縁取るスリット１５２を含む。スリット１５２は、平面視において定電流領域１０５、入力領域１０６および増幅領域１０７を含む差動増幅領域１０９を外方から区画している。スリット１５２は、差動増幅シールド電極１３５および出力シールド電極１３６の接続部を残存させるように、平面視においてＣ字形状に延びている。

　半導体装置１５１は、差動増幅シールド電極１３５から間隔を空けて差動増幅シールド電極１３５の周囲に沿って形成され、グランド電位に固定されたガード電極１５３を含む。ガード電極１５３は、多層配線構造１２３において最上の第３配線層１２２Ｃの１つを形成し、最上の第３層間絶縁層１２１Ｃの上に配置されている。ガード電極１５３は、平面視において差動増幅シールド電極１３５を外方から区画するように、差動増幅シールド電極１３５に沿って延びる帯状に形成されている。ガード電極１５３は、平面視においてＣ字形状に延びている。

　ガード電極１５３は、第３層間絶縁層１２１Ｃの上において、低電位端子２４およびシールド電極１３０から独立（分離）して形成されている。ガード電極１５３は、この形態では、任意の第１～第２配線層１２２Ａ～１２２Ｂおよび任意の第１～第３ビア電極１２４～１２６を介して低電位端子２４に電気的に接続されている。むろん、ガード電極１５３は、第３層間絶縁層１２１Ｃの上において低電位端子２４に電気的に接続された接続部を含んでいてもよい。つまり、ガード電極１５３は、低電位端子２４およびシールド電極１３０と一体的に形成されていてもよい。

　以上、半導体装置１５１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１５１は、差動増幅シールド電極１３５に沿って帯状に形成されたガード電極１５３を含む。これにより、高電位端子２３、低電位端子２４、非反転入力端子２５、反転入力端子２６および出力端子２７のいずれかにＥＳＤサージ電圧が印加された場合において、当該ＥＳＤサージ電圧をガード電極１５３によって吸収できる。その結果、静電破壊耐量を向上できる。

　図１０は、本発明の第３実施形態に係る半導体装置２０１が組み込まれた半導体パッケージ２０２を示す斜視図である。図１１は、図１０に示す半導体パッケージ２０２の電気的構造を回路記号で示した図である。図１２は、図１０に示す半導体パッケージ２０２の内部構造を示す平面図である。

　図１０～図１２を参照して、半導体パッケージ２０２は、この形態では、８端子タイプのＳＯＰからなる。半導体パッケージ２０２は、ＳＯＰに限らず、ＱＦＮ、ＤＦＰ、ＤＩＰ、ＱＦＰ、ＳＩＰ、もしくは、ＳＯＪ、または、これらに類する種々のパッケージからなっていてもよい。

　半導体パッケージ２０２は、パッケージ本体３を含む。パッケージ本体３は、モールド樹脂（たとえばエポキシ樹脂）からなり、直方体形状に成形されている。パッケージ本体３は、一方側の実装面４、他方側の非実装面５、ならびに、実装面４および非実装面５を接続する第１～第４側壁６Ａ～６Ｄを有している。実装面４および非実装面５は、それらの法線方向Ｚから見た平面視において四角形状（具体的には長方形状）に形成されている。実装面４は、半導体パッケージ２０２が接続対象に実装された状態で、当該接続対象に対向する面である。接続対象としては、ＰＣＢ等の回路基板が例示される。

　第１～第４側壁６Ａ～６Ｄは、第１側壁６Ａ、第２側壁６Ｂ、第３側壁６Ｃおよび第４側壁６Ｄを含む。第１側壁６Ａおよび第２側壁６Ｂは、第１方向Ｘに沿って延び、第１方向Ｘに直交する第２方向Ｙに対向している。第１側壁６Ａおよび第２側壁６Ｂは、パッケージ本体３の長辺を形成している。第３側壁６Ｃおよび第４側壁６Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第３側壁６Ｃおよび第４側壁６Ｄは、パッケージ本体３の短辺を形成している。パッケージ本体３の長辺の長さは、４ｍｍ以上８ｍｍ以下であってもよい。パッケージ本体３の短辺の長さは、３ｍｍ以上７ｍｍ以下であってもよい。

　半導体パッケージ２０２は、パッケージ本体３内に配置された板状のダイパッド７を含む。ダイパッド７は、パッケージ本体３内において実装面４側に配置されている。ダイパッド７は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つを含む。ダイパッド７は、この形態では、パッド本体８のみを含み、第１出し部９および第２出し部１０を有していない。ダイパッド７（パッド本体８）は、平面視において四角形状に形成されている。

　半導体パッケージ２０２は、パッケージ本体３の内部から外部に引き出された複数（この形態では８個）のリード端子１１を含む。複数のリード端子１１は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つをそれぞれ含む。複数のリード端子１１は、具体的には、単一の高電位リード端子１２、単一の低電位リード端子１３、複数の非反転入力リード端子１４、複数の反転入力リード端子１５、および、複数の出力リード端子１６を含む。

　複数の非反転入力リード端子１４は、第１非反転入力リード端子１４Ａおよび第２非反転入力リード端子１４Ｂを含む。複数の反転入力リード端子１５は、第１反転入力リード端子１５Ａおよび第２反転入力リード端子１５Ｂを含む。複数の出力リード端子１６は、第１出力リード端子１６Ａおよび第２出力リード端子１６Ｂを含む。高電位リード端子１２および低電位リード端子１３は、低電位リード端子１３に基準電位が印加される電源リード端子である。低電位リード端子１３は、具体的には、グランド電位に固定されるグランドリード端子である。

　第１側壁６Ａ側には、第１出力リード端子１６Ａ、第１反転入力リード端子１５Ａ、第１非反転入力リード端子１４Ａおよび低電位リード端子１３が、第３側壁６Ｃ側から第４側壁６Ｄ側に向けてこの順に間隔を空けて配置されている。第２側壁６Ｂ側には、高電位リード端子１２、第２出力リード端子１６Ｂ、第２反転入力リード端子１５Ｂおよび第２非反転入力リード端子１４Ｂが、第３側壁６Ｃ側から第４側壁６Ｄ側に向けてこの順に間隔を空けて配置されている。

　高電位リード端子１２は、パッケージ本体３を挟んで第１出力リード端子１６Ａに対向している。第２出力リード端子１６Ｂは、パッケージ本体３を挟んで第１反転入力リード端子１５Ａに対向している。第２反転入力リード端子１５Ｂは、パッケージ本体３を挟んで第１非反転入力リード端子１４Ａに対向している。第２非反転入力リード端子１４Ｂは、パッケージ本体３を挟んで低電位リード端子１３に対向している。

　複数のリード端子１１は、内側端部１７、外側端部１８およびリード部１９をそれぞれ有している。内側端部１７は、パッケージ本体３内に位置し、実装面４（非実装面５）に平行な板面を有している。四隅に配置された複数のリード端子１１の内側端部１７は、平面視においてダイパッド７の２辺に対向するようにＬ字形状にそれぞれ形成されている。外側端部１８は、パッケージ本体３外に位置し、実装面４（非実装面５）に平行な板面を有している。リード部１９は、内側端部１７からパッケージ本体３外に引き出され、外側端部１８に接続されている。リード部１９は、パッケージ本体３外において実装面４側に向けて屈曲し、法線方向Ｚに実装面４を横切る高さ位置で外側端部１８に接続されている。

　複数のリード端子１１の形状は任意である。また、高電位リード端子１２、低電位リード端子１３、第１非反転入力リード端子１４Ａ、第１反転入力リード端子１５Ａ、第１出力リード端子１６Ａ、第２非反転入力リード端子１４Ｂ、第２反転入力リード端子１５Ｂおよび第２出力リード端子１６Ｂの配置は任意であり、図１０～図１３に示された配置に限定されない。

　半導体パッケージ２０２は、パッケージ本体３内においてダイパッド７の上に配置された半導体装置２０１を含む。半導体装置２０１は、パッケージ本体３内においてダイパッド７に対して非実装面５側に配置されている。半導体装置２０１は、第１実施形態に係る半導体装置１と同様に、入力された差動信号を増幅して出力する差動増幅器２１、および、差動増幅器２１に電気的に接続された複数の端子２２を含む。差動増幅器２１は、半導体装置２０１の内部に形成されている。複数の端子２２は、半導体装置２０１の一方面に形成されている。半導体装置２０１は、複数の端子２２をパッケージ本体３の非実装面５に対向させた姿勢で、ダイパッド７の非実装面５側の板面の上に配置されている。

　半導体装置２０１は、複数（２つ以上）の差動増幅器２１を含むマルチチャネル型からなる点において、前述の第１実施形態に係る半導体装置１と異なっている。半導体装置２０１は、この形態では、マルチチャネル型の一例としての２つの差動増幅器２１を含むデュアルチャネル型からなる。複数の差動増幅器２１は、第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂを含む。

　複数の端子２２は、単一の高電位端子２３、単一の低電位端子２４、複数の非反転入力端子２５、複数の反転入力端子２６および複数の出力端子２７を含む。高電位端子２３および低電位端子２４は、低電位端子２４に基準電位が印加される電源端子であり、複数の差動増幅器２１に共通端子としてそれぞれ接続されている。低電位端子２４は、具体的には、グランド電位に固定されるグランド端子である。

　複数の非反転入力端子２５は、第１差動増幅器２１Ａに電気的に接続された第１非反転入力端子２５Ａおよび第２差動増幅器２１Ｂに電気的に接続された第２非反転入力端子２５Ｂを含む。複数の反転入力端子２６は、第１差動増幅器２１Ａに電気的に接続された第１反転入力端子２６Ａおよび第２差動増幅器２１Ｂに電気的に接続された第２反転入力端子２６Ｂを含む。複数の出力端子２７は、第１差動増幅器２１Ａに電気的に接続された第１出力端子２７Ａおよび第２差動増幅器２１Ｂに電気的に接続された第２出力端子２７Ｂを含む。

　半導体パッケージ２０２は、パッケージ本体３内においてダイパッド７および半導体装置２０１の間に介在し、ダイパッド７および半導体装置２０１を接合する導電接合材２８（図１２のハッチング部参照）を含む。導電接合材２８は、絶縁接着剤、金属接着剤または半田からなる。

　半導体パッケージ２０２は、パッケージ本体３内において半導体装置２０１の複数の端子２２を対応するリード端子１１にそれぞれ電気的に接続する複数（この形態では８個）の導線２９を含む。複数の導線２９は、ボンディングワイヤからそれぞれなる。複数の導線２９は、銅ワイヤ、金ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含む。

　複数の導線２９は、具体的には、単一の高電位導線３０、単一の低電位導線３１、複数の非反転入力導線３２、複数の反転入力導線３３および複数の出力導線３４を含む。複数の非反転入力導線３２は、第１非反転入力導線３２Ａおよび第２非反転入力導線３２Ｂを含む。複数の反転入力導線３３は、第１反転入力導線３３Ａおよび第２反転入力導線３３Ｂを含む。複数の出力導線３４は、第１出力導線３４Ａおよび第２出力導線３４Ｂを含む。

　高電位導線３０は、高電位リード端子１２および高電位端子２３に接続されている。低電位導線３１は、低電位リード端子１３および低電位端子２４に接続されている。第１非反転入力導線３２Ａは、第１非反転入力リード端子１４Ａおよび第１非反転入力端子２５Ａに接続されている。第２非反転入力導線３２Ｂは、第２非反転入力リード端子１４Ｂおよび第２非反転入力端子２５Ｂに接続されている。

　第１反転入力導線３３Ａは、第１反転入力リード端子１５Ａおよび第１反転入力端子２６Ａに接続されている。第２反転入力導線３３Ｂは、第２反転入力リード端子１５Ｂおよび第２反転入力端子２６Ｂに接続されている。第１出力導線３４Ａは、第１出力リード端子１６Ａおよび第１出力端子２７Ａに接続されている。第２出力導線３４Ｂは、第２出力リード端子１６Ｂおよび第２出力端子２７Ｂに接続されている。

　半導体パッケージ２０２は、複数のリード端子１１の配置を示すマーク３５を有している。マーク３５は、この形態では、第３側壁６Ｃに形成された窪み３６からなる。窪み３６は、平面視において第３側壁６Ｃから第４側壁６Ｄに向かって円弧状に窪んでいる。これにより、第３側壁６Ｃおよび第４側壁６Ｄが非対称形状となり、複数のリード端子１１の配置が定まる。マーク３５は、窪み３６に代えてまたはこれに加えて、非実装面５に形成された窪みおよび／または半導体パッケージ２０２とは異なる色に着色された印であってもよい。この場合、マーク３５は、平面視において任意のリード端子１１（たとえば第１出力リード端子１６Ａ）の近傍に形成されていてもよい。

　図１３は、図１２に示す半導体装置２０１の電気的構造を示す電気回路図である。半導体装置２０１は、第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂを含む。第１差動増幅器２１Ａは、高電位端子２３、低電位端子２４、第１非反転入力端子２５Ａ、第１反転入力端子２６Ａおよび第１出力端子２７Ａに接続され、入力された差動信号を増幅して出力する。第１差動増幅器２１Ａは、第１非反転入力端子２５Ａおよび第１反転入力端子２６Ａの間の電位差が、高電位端子２３および低電位端子２４の間の電位差の範囲で動作するRail-to-Rail出力型のＡＢ級増幅器からなる。

　第２差動増幅器２１Ｂは、高電位端子２３、低電位端子２４、第２非反転入力端子２５Ｂ、第２反転入力端子２６Ｂおよび第２出力端子２７Ｂに接続され、入力された差動信号を増幅して出力する。第２差動増幅器２１Ｂは、第２非反転入力端子２５Ｂおよび第２反転入力端子２６Ｂの間の電位差が、高電位端子２３および低電位端子２４の間の電位差の範囲で動作するRail-to-Rail出力型のＡＢ級増幅器からなる。

　第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂは、第１実施形態に係る差動増幅器２１と同様に、複数（この形態では３つ）の定電流回路４１～４３、入力回路４４、増幅回路４５および出力回路４６をそれぞれ含む。第２差動増幅器２１Ｂの入力回路４４、増幅回路４５および出力回路４６の構成は第１差動増幅器２１Ａの入力回路４４、増幅回路４５および出力回路４６の構成と同様であるので、第２差動増幅器２１Ｂがブロック図によって簡略化して示され、回路図の具体的な図示が省略されている。

　また、第１差動増幅器２１Ａの定電流回路４１～４３および第２差動増幅器２１Ｂの定電流回路４１～４３は同様の構成を有しているため、図１３の紙面右側では、１つの回路図によって複数の定電流回路４１～４３が示されている。複数の定電流回路４１～４３、入力回路４４、増幅回路４５および出力回路４６の構成は、第１実施形態に係る差動増幅器２１の構成と同様であるので同一符号を付して説明を省略する。

　図１４は、図１２に示す半導体装置２０１の内部構造のレイアウトをブロック図で示す平面図である。図１５は、図１４に示す半導体装置２０１の模式的な断面図である。図１６は、図１４に示すレイアウトにシールド電極１３０を追加した平面図である。図１５は、半導体装置２０１の断面構造を簡略化して示すものであり、特定箇所の断面を示していない。

　図１４～図１６を参照して、半導体装置２０１は、第１実施形態に係る半導体装置１と同様に、半導体チップ１００、および、半導体チップ１００の第１主面１０１に区画されたデバイス領域１０４を含む。デバイス領域１０４は、この形態では、互いに間隔を空けて区画された定電流領域１０５、複数の入力領域１０６、複数の増幅領域１０７および複数の出力領域１０８を含む。

　複数の入力領域１０６は、第１入力領域１０６Ａおよび第２入力領域１０６Ｂを含む。複数の増幅領域１０７は、第１増幅領域１０７Ａおよび第２増幅領域１０７Ｂを含む。複数の出力領域１０８は、第１出力領域１０８Ａおよび第２出力領域１０８Ｂを含む。定電流領域１０５、複数の入力領域１０６および複数の増幅領域１０７は、１つの差動増幅領域１０９を形成している。

　定電流領域１０５は、第１主面１０１の中央部に区画されている。定電流領域１０５は、平面視において四角形状に区画されている。定電流領域１０５は、この形態では、平面視において第１方向Ｘに沿って延びる長方形状に区画されている。

　第１入力領域１０６Ａは、第１主面１０１において第１側面１０３Ａおよび定電流領域１０５の間の領域に区画されている。第１入力領域１０６Ａは、第１側面１０３Ａおよび第４側面１０３Ｄを接続する角部近傍の領域に区画されている。第１入力領域１０６Ａは、平面視において四角形状に区画されている。第１入力領域１０６Ａは、この形態では、平面視において第１方向Ｘに沿って延びる長方形状に区画されている。

　第１増幅領域１０７Ａは、第１主面１０１において定電流領域１０５および第１入力領域１０６Ａの間の領域に区画されている。第１増幅領域１０７Ａは、この形態では、平面視において第２側面１０３Ｂ側および第３側面１０３Ｃ側の２方向から第１入力領域１０６Ａに対向するＬ字形状に区画されている。

　第１出力領域１０８Ａは、第１主面１０１において第３側面１０３Ｃおよび第１増幅領域１０７Ａの間の領域に区画されている。第１出力領域１０８Ａは、第１側面１０３Ａおよび第３側面１０３Ｃを接続する角部近傍の領域に区画されている。第１出力領域１０８Ａは、第１方向Ｘに定電流領域１０５に対向していてもよい。第１出力領域１０８Ａは、第１増幅領域１０７Ａを挟んで第１入力領域１０６Ａに対向している。

　第２入力領域１０６Ｂは、第２側面１０３Ｂおよび定電流領域１０５の間の領域に区画されている。第２入力領域１０６Ｂは、第１主面１０１において第２側面１０３Ｂおよび第４側面１０３Ｄを接続する角部近傍の領域に区画されている。第２入力領域１０６Ｂは、平面視において四角形状に区画されている。第２入力領域１０６Ｂは、この形態では、平面視において第１方向Ｘに沿って延びる長方形状に区画されている。

　第２増幅領域１０７Ｂは、第１主面１０１において定電流領域１０５および第２入力領域１０６Ｂの間の領域に区画されている。第２増幅領域１０７Ｂは、この形態では、平面視において第１側面１０３Ａ側および第３側面１０３Ｃ側の２方向から第２入力領域１０６Ｂに対向するＬ字形状に区画されている。

　第２出力領域１０８Ｂは、第１主面１０１において第３側面１０３Ｃおよび第２増幅領域１０７Ｂの間の領域に区画されている。第２出力領域１０８Ｂは、第２側面１０３Ｂおよび第３側面１０３Ｃを接続する角部近傍の領域に区画され、第２方向Ｙに第１出力領域１０８Ａに対向している。第２出力領域１０８Ｂは、第１方向Ｘに定電流領域１０５に対向していてもよい。第２出力領域１０８Ｂは、第２増幅領域１０７Ｂを挟んで第２入力領域１０６Ｂに対向している。

　定電流領域１０５、第１入力領域１０６Ａ、第２入力領域１０６Ｂ、第１増幅領域１０７Ａ、第２増幅領域１０７Ｂ、第１出力領域１０８Ａおよび第２出力領域１０８Ｂの配置および平面形状は任意であり、特定の箇所および形状に限定されない。

　半導体装置２０１は、デバイス領域１０４に形成された複数の差動増幅器２１を含む。複数の差動増幅器２１は、第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂを含む。第１差動増幅器２１Ａは第１側面１０３Ａ側の領域に作り込まれ、第２差動増幅器２１Ｂは第１差動増幅器２１Ａに対して第２側面１０３Ｂ側の領域に作り込まれている。

　第１差動増幅器２１Ａは、定電流領域１０５に形成された複数の定電流回路４１～４３、第１入力領域１０６Ａに形成された入力回路４４、第１増幅領域１０７Ａに形成された増幅回路４５、および、第１出力領域１０８Ａに形成された出力回路４６を含む。

　第２差動増幅器２１Ｂは、定電流領域１０５に形成された複数の定電流回路４１～４３、第２入力領域１０６Ｂに形成された入力回路４４、第２増幅領域１０７Ｂに形成された増幅回路４５、および、第２出力領域１０８Ｂに形成された出力回路４６を含む。第２差動増幅器２１Ｂの複数の定電流回路４１～４３は、第１差動増幅器２１Ａの複数の定電流回路４１～４３と共に１つの定電流領域１０５に集積されている。

　複数の差動増幅器２１は、第１主面１０１に作り込まれた複数のトランジスタをそれぞれ含む。図１５では、複数の差動増幅器２１の構造が、半導体チップ１００側の半導体領域１１０および半導体チップ１００の上側の電極構造１１１（ハッチング部参照）を用いて、簡略化して示されている。

　図１５を参照して、半導体装置２０１は、第１実施形態に係る半導体装置１と同様に、第１主面１０１の上に積層され、デバイス領域１０４（定電流領域１０５、複数の入力領域１０６、複数の増幅領域１０７および複数の出力領域１０８）を一括して被覆する絶縁層１２０（多層配線構造１２３）を含む。複数の第１～第３配線層１２２Ａ～１２２Ｃは、この形態では、図１３に示される回路図の配線部の一部をそれぞれ形成している。

　図１４および図１６を参照して、前述の高電位端子２３、低電位端子２４、第１非反転入力端子２５Ａ、第１反転入力端子２６Ａ、第１出力端子２７Ａ、第２非反転入力端子２５Ｂ、第２反転入力端子２６Ｂおよび第２出力端子２７Ｂは、最上の第３配線層１２２Ｃとして、最上の第３層間絶縁層１２１Ｃの上に間隔を空けてそれぞれ形成されている。高電位端子２３、低電位端子２４、第１非反転入力端子２５Ａ、第１反転入力端子２６Ａ、第１出力端子２７Ａ、第２非反転入力端子２５Ｂ、第２反転入力端子２６Ｂおよび第２出力端子２７Ｂは、平面視において四角形状にそれぞれ形成されている。

　高電位端子２３は、平面視において第２出力領域１０８Ｂに隣り合って配置されている。高電位端子２３は、具体的には、平面視において第３側面１０３Ｃおよび第２出力領域１０８Ｂの間の領域に配置されている。低電位端子２４は、平面視において第１入力領域１０６Ａに隣り合って配置されている。低電位端子２４は、具体的には、平面視において第４側面１０３Ｄおよび第１入力領域１０６Ａの間の領域に配置されている。

　第１非反転入力端子２５Ａは、平面視において第１入力領域１０６Ａに隣り合って配置されている。第１非反転入力端子２５Ａは、具体的には、平面視において第１側面１０３Ａおよび第１入力領域１０６Ａの間の領域に配置されている。

　第１反転入力端子２６Ａは、平面視において第１入力領域１０６Ａに隣り合って配置されている。第１反転入力端子２６Ａは、具体的には、平面視において第１側面１０３Ａおよび第１入力領域１０６Ａの間の領域に配置されている。第１反転入力端子２６Ａは、第１非反転入力端子２５Ａから第３側面１０３Ｃ側に間隔を空けて配置され、第１方向Ｘに第１非反転入力端子２５Ａに対向している。

　第１出力端子２７Ａは、平面視において第１出力領域１０８Ａに隣り合って配置されている。第１出力端子２７Ａは、具体的には、平面視において第３側面１０３Ｃおよび第１出力領域１０８Ａの間の領域に配置されている。

　第２非反転入力端子２５Ｂは、平面視において第２入力領域１０６Ｂに隣り合って配置されている。第２非反転入力端子２５Ｂは、具体的には、平面視において第４側面１０３Ｄおよび第２入力領域１０６Ｂの間の領域に配置されている。第２非反転入力端子２５Ｂは、低電位端子２４から第２側面１０３Ｂ側に間隔を空けて配置され、第２方向Ｙに低電位端子２４に対向している。

　第２反転入力端子２６Ｂは、平面視において第２入力領域１０６Ｂに隣り合って配置されている。第２反転入力端子２６Ｂは、具体的には、平面視において第２側面１０３Ｂおよび第２入力領域１０６Ｂの間の領域に配置されている。

　第２出力端子２７Ｂは、平面視において第２出力領域１０８Ｂに隣り合って配置されている。第２出力端子２７Ｂは、具体的には、平面視において第２側面１０３Ｂおよび第２出力領域１０８Ｂの間の領域に配置されている。第２出力端子２７Ｂは、第２増幅領域１０７Ｂに隣り合って配置されていてもよい。つまり、第２出力端子２７Ｂの一部または全部は、平面視において第２側面１０３Ｂおよび第２増幅領域１０７Ｂの間の領域に配置されていてもよい。第２出力端子２７Ｂは、第２反転入力端子２６Ｂから第３側面１０３Ｃ側に間隔を空けて配置され、第１方向Ｘに第２反転入力端子２６Ｂに対向している。

　図１６を参照して、半導体装置２０１は、第１実施形態に係る半導体装置１と同様に、デバイス領域１０４を隠蔽するように第１主面１０１の上に配置され、グランド電位に固定されたシールド電極１３０を含む。シールド電極１３０は、具体的には、絶縁層１２０（多層配線構造１２３）に組み込まれている。シールド電極１３０は、外部からの電磁波を遮蔽する。外部からの電磁波としては、差動増幅器２１（第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂ）の動作周波数帯域外のＲＦ（radio frequency）信号等からなる電磁妨害信号が例示される。

　シールド電極１３０は、１ＭＨｚ以上５ＧＨｚ以下の範囲にシールド周波数帯域を有している。このシールド電極１３０によれば、１ＭＨｚ以上５ＧＨｚ以下の電磁妨害信号を適切に遮蔽できる。シールド電極１３０は、少なくとも１ＭＨｚ以上２ＧＨｚ以下の範囲にシールド周波数帯域を有していることが特に好ましい。

　シールド電極１３０は、この形態では、定電流領域１０５、複数の入力領域１０６、複数の増幅領域１０７および複数の出力領域１０８を隠蔽している。シールド電極１３０は、具体的には、定電流領域１０５を隠蔽する第１シールド電極１３１、複数の入力領域１０６を隠蔽する複数の第２シールド電極１３２、複数の増幅領域１０７を隠蔽する複数の第３シールド電極１３３および複数の出力領域１０８を隠蔽する複数の第４シールド電極１３４を一体的に含む。

　第１シールド電極１３１は、外部から定電流領域１０５に向かう電磁波を遮蔽し、定電流領域１０５におけるノイズや誤動作を抑制する。第１シールド電極１３１は、定電流領域１０５の全域を隠蔽していることが好ましい。

　複数の第２シールド電極１３２は、第１入力領域１０６Ａを隠蔽する第２シールド電極１３２Ａ、および、第２入力領域１０６Ｂを隠蔽する第２シールド電極１３２Ｂを含む。複数の第２シールド電極１３２は、外部から対応する入力領域１０６に向かう電磁波を遮蔽し、対応する入力領域１０６におけるノイズや誤動作をそれぞれ抑制する。複数の第２シールド電極１３２は、対応する入力領域１０６の全域をそれぞれ隠蔽していることが好ましい。

　複数の第３シールド電極１３３は、第１増幅領域１０７Ａを隠蔽する第３シールド電極１３３Ａ、および、第２増幅領域１０７Ｂを隠蔽する第３シールド電極１３３Ｂを含む。複数の第３シールド電極１３３は、外部から対応する増幅領域１０７に向かう電磁波を遮蔽し、対応する増幅領域１０７におけるノイズや誤動作をそれぞれ抑制する。複数の第３シールド電極１３３は、対応する増幅領域１０７の全域をそれぞれ隠蔽していることが好ましい。

　複数の第４シールド電極１３４は、第１出力領域１０８Ａを隠蔽する第４シールド電極１３４Ａ、および、第２出力領域１０８Ｂを隠蔽する第４シールド電極１３４Ｂを含む。複数の第４シールド電極１３４は、外部から対応する出力領域１０８に向かう電磁波を遮蔽し、対応する出力領域１０８におけるノイズや誤動作をそれぞれ抑制する。複数の第４シールド電極１３４は、対応する出力領域１０８の全域をそれぞれ隠蔽していることが好ましい。

　第１シールド電極１３１、複数の第２シールド電極１３２および複数の第３シールド電極１３３は、この形態では、定電流領域１０５、複数の入力領域１０６および複数の増幅領域１０７を含む差動増幅領域１０９を一括して隠蔽する差動増幅シールド電極１３５を形成している。一方、複数の第４シールド電極１３４は、複数の出力領域１０８を隠蔽する出力シールド電極１３６を形成している。

　シールド電極１３０は、低電位端子２４に向けて延び、低電位端子２４に電気的に接続されたシールド接続部１３７を含む。シールド接続部１３７は、低電位端子２４に接続されていればよく、任意の態様で引き回される。シールド電極１３０は、この形態では、低電位端子２４と一体的に形成され、グランド電位に固定されている。つまり、シールド電極１３０は、低電位端子２４との間で１つの最上の第３配線層１２２Ｃを形成している。

　このように、第１差動増幅器２１Ａは、第１シールド電極１３１、第２シールド電極１３２Ａ、第３シールド電極１３３Ａおよび第４シールド電極１３４Ａが一体となった部分によって隠蔽されている。また、第２差動増幅器２１Ｂは、第１シールド電極１３１、第２シールド電極１３２Ｂ、第３シールド電極１３３Ｂおよび第４シールド電極１３４Ｂが一体となった部分によって隠蔽されている。

　シールド電極１３０は、第１～第４シールド電極１３１～１３４のうちの少なくとも１つを含んでいればよく、必ずしも第１～第４シールド電極１３１～１３４の全てを含む必要はない。シールド電極１３０は、第１～第４シールド電極１３１～１３４のうち少なくとも定電流領域１０５を隠蔽する第１シールド電極１３１および複数の入力領域１０６を隠蔽する複数の第２シールド電極１３２のいずれか一方を有していることが好ましい。

　この場合、シールド電極１３０は、第１シールド電極１３１および複数の第２シールド電極１３２の双方を有していることが特に好ましい。シールド電極１３０は、第１～第４シールド電極１３１～１３４の全てを含むことが最も好ましい。また、第１～第４シールド電極１３１～１３４は、グランド電位に固定されていればよく、必ずしも一体的に形成されている必要はない。第１～第４シールド電極１３１～１３４のうちの少なくとも１つが別体的に形成されていてもよい。

　具体的な図示は省略されるが、シールド電極１３０は、第１実施形態に係る半導体装置１と同様に、下層の絶縁層１２０を露出させる複数の貫通孔１３８を含む（図８Ａ～図８Ｂも併せて参照）。複数の貫通孔１３８の構造は、第１実施形態に係る複数の貫通孔１３８と同様であるので、複数の貫通孔１３８の説明は省略される。

　図１５を再度参照して、半導体装置２０１は、第１実施形態に係る半導体装置１と同様に、絶縁層１２０（多層配線構造１２３）を被覆する保護層１４０（無機絶縁膜１４２および有機絶縁膜１４３）を含む。保護層１４０は、シールド電極１３０の全域を被覆し、シールド電極１３０外の領域において複数のパッド開口１４１を有している。

　複数のパッド開口１４１は、高電位端子２３の一部、低電位端子２４の一部、第１非反転入力端子２５Ａの一部、第２非反転入力端子２５Ｂの一部、第１反転入力端子２６Ａの一部、第２反転入力端子２６Ｂの一部、第１出力端子２７Ａの一部および第２出力端子２７Ｂの一部をそれぞれパッド部として露出させている。保護層１４０の他の構造についての説明は、第１実施形態に係る保護層１４０と同様であるので省略される。

　以上、半導体装置２０１のように、複数の差動増幅器２１を備えた構造においても、第１実施形態に係る半導体装置１に対して述べた効果と同様の効果を奏することができる。

　図１７は、図１６に対応する平面図であって、本発明の第４実施形態に係る半導体装置２１１の構造を説明するための平面図である。以下では、半導体装置２０１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　図１７を参照して、半導体装置２１１は、シールド電極１３０において差動増幅シールド電極１３５を縁取るスリット１５２を含む。スリット１５２は、平面視において定電流領域１０５、入力領域１０６および増幅領域１０７を含む差動増幅領域１０９を外方から区画している。スリット１５２は、差動増幅シールド電極１３５および出力シールド電極１３６の接続部を残存させるように、平面視においてＣ字形状に延びている。

　半導体装置２１１は、差動増幅シールド電極１３５から間隔を空けて差動増幅シールド電極１３５の周囲に沿って形成され、グランド電位に固定されたガード電極１５３を含む。ガード電極１５３は、多層配線構造１２３において最上の第３配線層１２２Ｃの１つを形成し、最上の第３層間絶縁層１２１Ｃの上に配置されている。ガード電極１５３は、平面視において差動増幅シールド電極１３５を外方から区画するように、差動増幅シールド電極１３５に沿って延びる帯状に形成されている。ガード電極１５３は、平面視においてＣ字形状に延びている。

　ガード電極１５３は、第３層間絶縁層１２１Ｃの上においては、低電位端子２４およびシールド電極１３０から独立（分離）して形成されている。ガード電極１５３は、この形態では、任意の第１～第２配線層１２２Ａ～１２２Ｂおよび任意の第１～第３ビア電極１２４～１２６を介して低電位端子２４に電気的に接続されている。むろん、ガード電極１５３は、第３層間絶縁層１２１Ｃの上において低電位端子２４に電気的に接続された接続部を含んでいてもよい。つまり、ガード電極１５３は、低電位端子２４およびシールド電極１３０と一体的に形成されていてもよい。

　以上、半導体装置２１１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２１１は、差動増幅シールド電極１３５に沿って帯状に形成されたガード電極１５３を含む。これにより、高電位端子２３、低電位端子２４、複数の非反転入力端子２５、複数の反転入力端子２６および複数の出力端子２７のいずれかにＥＳＤサージ電圧が印加された場合において、当該ＥＳＤサージ電圧をガード電極１５３によって吸収できる。その結果、静電破壊耐量を向上できる。

　本発明の実施形態は、さらに他の形態で実施できる。

　前述の各実施形態において、差動増幅器２１（定電流回路４１～４３、入力回路４４、増幅回路４５および出力回路４６）に含まれる各種トランジスタは、ＣＭＯＳトランジスタを利用して形成されていてもよい。つまり、差動増幅器２１は、ＣＭＯＳ差動増幅器からなっていてもよい。ＣＭＯＳ差動増幅器は、低消費電力かつ入力インピーダンスが高いという利点を有しているが、ＣＭＯＳトランジスタにおいてノイズが生じやすいという構造的な課題を有している。この点、シールド電極１３０によってＣＭＯＳ差動増幅器を隠蔽することによって、ＣＭＯＳトランジスタにおいて外部からの電磁波に起因するノイズ成分を低減できる。

　前述の各実施形態において、第１～第２配線層１２２Ａ～１２２Ｂのデザインルールに問題がない場合は、シールド電極１３０は、最上の層間絶縁層（第３層間絶縁層１２１Ｃ）の下層側に位置する層間絶縁層（第１～第２層間絶縁層１２１Ａ～１２１Ｂ）の上に配置されていてもよい。

　前述の各実施形態において、半導体チップ１００は、ｐ型（第１導電型）またはｎ型（第２導電型）の半導体基板を含んでいてもよい。また、半導体チップ１００は、ｐ型またはｎ型の半導体基板の上に形成されたｐ型またはｎ型のエピタキシャル層を含んでいてもよい。

　前述の各実施形態において、無機絶縁膜１４２および有機絶縁膜１４３のいずれか一方からなる保護層１４０が採用されてもよい。

　前述の第１～第２実施形態では、３つの第１～第３定電流回路４１～４３が形成された例を説明した。しかし、３つの定電流回路４１～４３に代えて、１つの定電流回路（第１定電流生成回路４７および第２定電流生成回路４８）から各種回路に定電流を分流させる方式が採用されてもよい。

　前述の第１～第２実施形態では、３つの第１～第３定電流回路４１～４３が１つの定電流領域１０５に形成された例を説明した。しかし、３つの第１～第３定電流回路４１～４３は、互いに間隔を空けて任意の領域に区画された２つ以上の定電流領域１０５にそれぞれ形成されていてもよい。この場合、２つ以上の第１シールド電極１３１によって、対応する定電流領域１０５をそれぞれ被覆すればよい。

　前述の第３～第４実施形態では、高電位端子２３および低電位端子２４が、第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂの共通端子としてそれぞれ形成された例を説明した。しかし、第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂに対して個別的に高電位が印加される複数の高電位端子２３が形成されてもよい。また、第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂに対して個別的に低電位が印加される複数の低電位端子２４が形成されてもよい。

　前述の第３～第４実施形態では、第１差動増幅器２１Ａ用の３つの第１～第３定電流回路４１～４３および第２差動増幅器２１Ｂ用の３つの第１～第３定電流回路４１～４３が形成された例を説明した。しかし、６つの定電流回路４１～４３に代えて、１つの定電流回路（第１定電流生成回路４７および第２定電流生成回路４８）から第１差動増幅器２１Ａおよび第２差動増幅器２１Ｂの各種回路に定電流を分流させる方式が採用されてもよい。

　前述の第３～第４実施形態では、第１差動増幅器２１Ａ用の３つの第１～第３定電流回路４１～４３および第２差動増幅器２１Ｂ用の３つの第１～第３定電流回路４１～４３が形成された例を説明した。しかし、６つの第１～第３定電流回路４１～４３は、互いに間隔を空けて任意の領域に区画された２つ以上の定電流領域１０５にそれぞれ形成されていてもよい。たとえば、第１差動増幅器２１Ａ用の定電流領域１０５、および、第２差動増幅器２１Ｂ用の定電流領域１０５が互いに間隔を空けて任意の領域に区画されてもよい。これらの場合、２つ以上の第１シールド電極１３１によって、対応する定電流領域１０５をそれぞれ被覆すればよい。

　前述の第３～第４実施形態では、半導体パッケージ２０２において、ダイパッド７が電気的に浮遊状態に形成された例について説明した。しかし、半導体パッケージ２０２において、前述の第１～第２実施形態に係る半導体パッケージ２と同様に、ダイパッド７がグランド電位に固定された形態が採用されてもよい。たとえば、半導体パッケージ２０２に係る低電位リード端子１３の内側端部１７は、ダイパッド７と一体的に形成され、ダイパッド７を同電位に固定していてもよい。この場合、ダイパッド７は、外部からの電磁波を遮蔽するシールド板を兼ねていてもよい。

　前述の第１～第２実施形態において、図１８に示される半導体パッケージ２が採用されてもよい。図１８は、図１に示す半導体パッケージ２の変形例を示す断面図である。

　図１８を参照して、ダイパッド７は、パッケージ本体３内において非実装面５側に配置されている。複数のリード端子１１は、複数のリード端子１１は、パッケージ本体３外において実装面４側に向けて屈曲している。半導体装置１は、パッケージ本体３内においてダイパッド７に対してパッケージ本体３の実装面４側に配置されている。半導体装置１は、複数の端子２２をパッケージ本体３の実装面４に対向させた姿勢で、ダイパッド７の実装面４側の板面の上に配置されている。

　複数の導線２９は、第１実施形態に係る半導体パッケージ２と同様の態様で、対応するリード端子１１を対応する端子２２にそれぞれ接続されている。これにより、ダイパッド７およびシールド電極１３０がグランド電位に固定されている。

　このような半導体パッケージ２によっても、半導体パッケージ２に搭載された状態において、半導体装置１のＥＭＩ耐量を高めることができる。半導体パッケージ２が接続対象に実装された状態において当該接続対象側からの電磁波の影響が少ない場合には、半導体装置１からシールド電極１３０が除かれてもよい。接続対象側からの電磁波の影響が少ない場合として、外部からの電磁波を遮蔽する電磁シールドが当該接続対象に備えられている場合等が例示される。変形例に係る半導体パッケージ２の構造は、第３～第４実施形態に係る半導体パッケージ２０２にも適用できる。

　この出願は、２０１９年１２月１０日に日本国特許庁に提出された特願２０１９－２２３０２９号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

１　　　半導体装置
２１　　差動増幅器
２４　　低電位端子（グランド端子）
４１　　第１定電流回路
４２　　第２定電流回路
４３　　第３定電流回路
４４　　入力回路
４５　　増幅回路
４６　　出力回路
４９　　第１カレントミラー回路
５０　　第２カレントミラー回路
５５　　第３カレントミラー回路
５６　　第４カレントミラー回路
６１　　第１差動回路
６２　　第２差動回路
６３Ａ　第１差動トランジスタ
６３Ｂ　第１差動トランジスタ
６４Ａ　第２差動トランジスタ
６４Ｂ　第２差動トランジスタ
７１　　第１電流折り返し回路
７２　　第２電流折り返し回路
７３　　ＡＢ級制御回路
７４Ａ　第１バイアストランジスタ
７４Ｂ　第１バイアストランジスタ
７５Ａ　第２バイアストランジスタ
７５Ｂ　第２バイアストランジスタ
８１Ａ　出力トランジスタ
８１Ｂ　出力トランジスタ
８２　　プッシュプル回路
１００　半導体チップ
１０１　第１主面
１０４　デバイス領域
１０５　定電流領域
１０６　入力領域
１０７　増幅領域
１０８　出力領域
１２０　絶縁層
１２１　層間絶縁層
１２２　配線層
１２３　多層配線層
１３０　シールド電極
１３８　貫通孔
１４０　保護層
１４２　無機絶縁膜
１４３　有機絶縁膜
１５１　半導体装置
２０１　半導体装置
２１１　半導体装置

Claims

　主面を有する半導体チップと、
　前記主面に区画されたデバイス領域と、
　前記デバイス領域に形成され、入力された差動信号を増幅して出力する差動増幅器と、
　平面視において前記デバイス領域を隠蔽するように前記主面の上に配置され、グランド電位に固定されたシールド電極と、を含む、半導体装置。
　前記デバイス領域は、入力領域、増幅領域および出力領域を含み、
　前記差動増幅器は、前記入力領域に形成され、前記差動信号を差動電流に変換する入力回路、前記増幅領域に形成され、前記差動電流を増幅させて増幅電流を生成する増幅回路、および、前記出力領域に形成され、前記増幅電流に応じた出力電流を生成する出力回路を含み、
　前記シールド電極は、前記入力領域を隠蔽している、請求項１に記載の半導体装置。
　前記シールド電極は、前記入力領域、前記増幅領域および前記出力領域を隠蔽している、請求項２に記載の半導体装置。
　前記入力回路は、差動接続を構成する一対の差動トランジスタを含む差動回路を含み、
　前記増幅回路は、前記差動回路とカスコード接続を構成し、前記差動回路との間でフォールデッドカスコード回路を構成する一対のバイアストランジスタを含む電流折り返し回路を含み、
　前記出力回路は、プッシュプル接続を構成する一対の出力トランジスタを含むプッシュプル回路を含む、請求項２または３に記載の半導体装置。
　前記増幅回路は、前記電流折り返し回路に接続され、前記電流折り返し回路によって生成された前記増幅電流に応じたＡＢ級制御信号を生成するＡＢ級制御回路を含み、
　前記プッシュプル回路は、前記ＡＢ級制御回路に接続され、前記ＡＢ級制御信号に応答して、前記増幅電流に応じた前記出力電流を生成する、請求項４に記載の半導体装置。
　前記デバイス領域は、定電流領域を含み、
　前記差動増幅器は、前記定電流領域に形成され、定電流を生成する定電流回路を含み、
　前記入力回路の前記差動回路は、前記定電流回路に接続され、
　前記シールド電極は、前記定電流領域を被覆している、請求項４または５に記載の半導体装置。
　前記定電流回路は、カレントミラー回路を含む、請求項６に記載の半導体装置。
　前記主面の上において前記デバイス領域を被覆する絶縁層をさらに含み、
　前記シールド電極は、前記絶縁層に組み込まれている、請求項１～７のいずれか一項に記載の半導体装置。
　前記絶縁層は、複数の層間絶縁層および複数の配線層が交互に積層された多層配線層からなり、
　前記シールド電極は、任意の前記配線層の一部を形成している、請求項８に記載の半導体装置。
　前記シールド電極は、最上の前記層間絶縁層の上において最上の前記配線層の一部を形成している、請求項９に記載の半導体装置。
　最上の前記配線層は、グランド端子をさらに含み、
　前記シールド電極は、前記グランド端子に一体的に形成されている、請求項１０に記載の半導体装置。
　前記シールド電極を被覆し、前記グランド端子の一部を露出させるパッド開口を有する保護層をさらに含む、請求項１１に記載の半導体装置。
　前記保護層は、無機絶縁膜および有機絶縁膜の少なくとも一方を含む、請求項１２に記載の半導体装置。
　前記シールド電極は、複数の貫通孔を含む、請求項１～１３のいずれか一項に記載の半導体装置。
　複数の前記貫通孔は、遮蔽すべき電磁波の波長よりも小さいサイズをそれぞれ有している、請求項１４に記載の半導体装置。
　複数の前記貫通孔は、平面視において千鳥状、行列状または同心円状に配列されている、請求項１４または１５に記載の半導体装置。
　前記シールド電極は、Ａｌ系金属膜を含む、請求項１～１６のいずれか一項に記載の半導体装置。
　主面を有する半導体チップと、
　前記主面に区画された定電流領域と、
　前記主面に区画された入力領域と、
　前記定電流領域に形成され、定電流を生成する定電流回路と、
　前記入力領域に形成され、前記定電流回路に電気的に接続され、入力された差動信号を差動電流に変換する差動回路と、
　平面視において前記入力領域および前記定電流領域の少なくとも一方を隠蔽するように前記主面の上に配置され、グランド電位に固定されたシールド電極と、を含む、半導体装置。
　前記定電流回路は、カレントミラー回路を含み、
　前記差動回路は、差動接続を構成する一対の差動トランジスタを含む、請求項１８に記載の半導体装置。
　前記主面の上において前記入力領域および前記定電流領域を被覆する絶縁層をさらに含み、
　前記シールド電極は、前記絶縁層に組み込まれている、請求項１８または１９に記載の半導体装置。