WO2021095603A1 - 画像表示装置の製造方法および画像表示装置 - Google Patents

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WO2021095603A1
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plug
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秋元　肇
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日亜化学工業株式会社
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    • H01L33/60—Reflective elements

Definitions

  • An embodiment of the present invention relates to a method for manufacturing an image display device and an image display device.
  • a display device using a micro LED which is a fine light emitting element
  • a method of manufacturing a display device using micro LEDs a method of sequentially transferring individually formed micro LEDs to a drive circuit has been introduced.
  • the number of micro LED elements increases as the image quality becomes higher, such as full high definition, 4K, 8K, etc.
  • the transfer process requires a huge amount of time. Further, a poor connection between the micro LED and the drive circuit or the like may occur, resulting in a decrease in yield.
  • a technique is known in which a semiconductor layer including a light emitting layer is grown on a Si substrate, electrodes are formed on the semiconductor layer, and then the electrodes are attached to a circuit board on which a drive circuit is formed (for example, Patent Document 1).
  • One embodiment of the present invention provides a method for manufacturing an image display device that shortens the transfer process of a light emitting element and improves the yield.
  • the method for manufacturing an image display device includes a step of preparing a second substrate in which a semiconductor layer including a light emitting layer is grown on a first substrate, and a circuit formed on the translucent substrate.
  • the step of forming the first metal layer formed above and connected to the first wiring layer, the second substrate is bonded to the third substrate, and the first metal layer is electrically connected to the semiconductor layer.
  • the step of etching the semiconductor layer to form a light emitting element the step of etching the first metal layer to form a plug electrically connected to the light emitting element, and the plug and the light emitting.
  • the method for manufacturing an image display device includes a step of preparing a second substrate in which a semiconductor layer including a light emitting layer is grown on a first substrate, and a method of forming the image display device on the translucent substrate.
  • a step of exposing a light emitting surface facing the surface of the light emitting element on the side of the first insulating film and a step of forming a second wiring layer electrically connected to the light emitting surface are provided.
  • the image display device includes a translucent substrate having a first surface, a circuit element provided on the first surface, and electricity provided on the circuit element.
  • a first wiring layer that is specifically connected, a first insulating film that covers the circuit element and the first wiring layer on the first surface, and a first insulating film provided on the first insulating film and connected to the first wiring layer.
  • a first light emitting element provided on the first plug and electrically connected to the first plug, and having a light emitting surface on a surface facing the side surface of the first insulating film.
  • a second wiring layer connected to the above is provided.
  • the image display device includes a flexible substrate having a first surface, a circuit element provided on the first surface, and the circuit element provided on the circuit element.
  • a first wiring layer electrically connected to the first wiring layer, a first insulating film that covers the circuit element and the first wiring layer on the first surface, and the first wiring layer provided on the first insulating film.
  • a first light emitting surface provided on the first plug and electrically connected to the first plug, and having a light emitting surface on a surface facing the surface on the side of the first insulating film.
  • An element at least a part of the first light emitting element, a second insulating film covering the first insulating film and the first plug, and a light emitting surface of the first light emitting element provided on the second insulating film. It includes an electrically connected second wiring layer.
  • the image display device includes a translucent substrate having a first surface, a plurality of transistors provided on the first surface, and the plurality of transistors provided on the plurality of transistors.
  • a first wiring layer electrically connected to a transistor, a first insulating film covering the plurality of transistors and the first wiring layer on the first surface, and the first insulating film provided on the first insulating film.
  • a plug connected to the wiring layer, a first conductive type first semiconductor layer provided on the plug and electrically connected to the plug, and a light emitting layer provided on the first semiconductor layer.
  • the second semiconductor layer of the second conductive type which is provided on the light emitting layer and is different from the first conductive type, and the plug, the first insulating film, the light emitting layer and the first semiconductor layer are covered and the first.
  • a method for manufacturing an image display device that shortens the transfer process of the light emitting element and improves the yield is realized.
  • FIG. 1 is a schematic cross-sectional view illustrating a part of the image display device according to the embodiment.
  • the pixels that make up the image displayed on the image display device are made up of a plurality of subpixels.
  • FIG. 1 schematically shows the configuration of subpixels 20-1 and 20-2 of the image display device of the present embodiment.
  • Subpixels 20-1 and 20-2 are arranged on a two-dimensional plane together with other subpixels. Let the two-dimensional plane in which the subpixels 20-1 and 20-2 are arranged be the XY plane. A plurality of subpixels including the subpixels 20-1 and 20-2 are arranged along the X-axis direction and the Y-axis direction.
  • FIG. 1 schematically shows a cross section when subpixels 20-1 and 20-2 are cut along a plane parallel to the XZ plane.
  • Subpixel 20-1 has a light emitting surface 151S1 substantially parallel to the XY plane.
  • Subpixel 20-2 has a light emitting surface 151S2 substantially parallel to the XY plane.
  • These light emitting surfaces 151S1 and 151S2 mainly emit light in the positive direction of the Z axis orthogonal to the XY plane.
  • the subpixel 20-1 of the image display device of the present embodiment includes a transistor 103-1, a light emitting element 150-1, and a plug 116a1.
  • Subpixel 20-2 includes a transistor 103-2, a light emitting element 150-2, and a plug 116a2.
  • Subpixels 20-1 and 20-2 include a substrate 102, a first wiring layer 110, a first interlayer insulating film 112, a second interlayer insulating film 156, and a second wiring layer 159. Includes.
  • the substrate 102, the first wiring layer 110, the second wiring layer 159, the first interlayer insulating film 112, and the second interlayer insulating film 156 Shared.
  • the substrate 102 on which the circuit element including the transistors 103-1 and 103-2 is formed is a translucent substrate, for example, a glass substrate.
  • the substrate 102 has a first surface 102a, and the transistors 103-1 and 103-2 are formed on the first surface 102a.
  • the transistors 103-1 and 103-2 are, for example, thin film transistors (TFTs).
  • TFTs thin film transistors
  • the light emitting elements 150-1 and 150-2 are driven by such a TFT formed on a glass substrate.
  • the process of forming a circuit element including a TFT on a large glass substrate has been established for manufacturing a liquid crystal panel, an organic EL panel, or the like, and has an advantage that an existing plant can be used.
  • Subpixels 20-1 and 20-2 further include a color filter 180.
  • the color filter 180 is shared by a plurality of subpixels including the subpixels 20-1 and 20-2.
  • the color filter (wavelength conversion member) 180 is provided on the surface resin layer 170 via the transparent thin film adhesive layer 188.
  • the surface resin layer 170 is provided on the second interlayer insulating film 156 and the second wiring layer 159.
  • the configuration of the sub-pixels 20-1 and 20-2 of the image display device of the present embodiment will be described in detail.
  • the transistors 103-1 and 103-2 are formed on the TFT underlayer film 106 formed on the first surface 102a of the substrate 102.
  • the TFT underlayer film 106 ensures flatness during formation of transistors 103-1 and 103-2, and contaminates the TFT channels 104-1 and 104-2 of transistors 103-1 and 103-2 during heat treatment, respectively. It is provided for the purpose of protecting from such things.
  • the TFT lower layer film 106 is, for example, an insulating film such as SiO 2.
  • circuit elements such as other transistors and capacitors are formed on the substrate 102, and these circuit elements are formed by wiring or the like. It is connected to form the circuit 101.
  • the transistors 103-1 and 103-2 correspond to the drive transistor 26 shown in FIG. 2, which will be described later.
  • the circuit 101 includes the TFT channels 104-1 and 104-2, the insulating layer 105, the insulating film 108, the vias 111s1,111s2,111d1,111d2, and the first wiring layer 110.
  • the structure including the substrate 102, the TFT lower layer film 106, the circuit 101, and the first interlayer insulating film 112 may be referred to as a circuit board 100.
  • Transistors 103-1 and 103-2 are p-channel TFTs in this example.
  • Transistor 103-1 includes a TFT channel 104-1 and a gate 107-1.
  • Transistor 103-2 includes a TFT channel 104-2 and a gate 107-2.
  • Transistors 103-1 and 103-2 are preferably formed by a Low Temperature Poly Silicon (LTPS) process.
  • the TFT channels 104-1 and 104-2 are regions of polycrystalline Si formed on the substrate 102.
  • the TFT channels 104-1 and 104-2 are polycrystalline and activated by annealing the region formed as amorphous Si by laser irradiation.
  • the TFT is formed by the LTPS process to achieve sufficiently high mobility.
  • the TFT channel 104-1 includes regions 104s1, 104i1, 104d1.
  • the TFT channel 104-2 includes regions 104s2, 104i2, 104d2.
  • the regions 104s1, 104i1, 104d1 and the regions 104s2, 104i2, 104d2 are both provided on the TFT underlayer film 106.
  • the area 104i1 is provided between the areas 104s1 and 104d1.
  • the area 104i2 is provided between the areas 104s2 and 104d2.
  • the region 104s1,104d1 and regions 104S2,104d2, boron ions (B +) or boron fluoride ions (BF 2 +) p-type impurity or the like is doped.
  • the regions 104s1, 104d1 are ohmic-connected to the vias 111s1, 111d1, respectively.
  • the regions 104s2 and 104d2 are ohmicly connected to the vias 111s2 and 111d2, respectively.
  • the gate 107-1 is provided on the TFT channel 104-1 via the insulating layer 105.
  • the gate 107-2 is provided on the TFT channel 104-2 via the insulating layer 105.
  • the insulating layer 105 insulates the TFT channel 104-1 and the gate 107-1, and insulates the TFT channel 104-2 and the gate 107-2.
  • the insulating layer 105 is also provided to provide insulation between adjacent circuit elements.
  • transistor 103-1 when a voltage lower than the region 104s1 is applied to the gate 107-1, a channel can be formed in the region 104i1.
  • the current flowing between the regions 104s1 and 104d1 is controlled by the voltage of the gate 107-1 with respect to the region 104s1.
  • transistor 103-2 when a voltage lower than region 104s2 is applied to gate 107-2, a channel can be formed in region 104i2. Therefore, the current flowing between the region 104s2 and the region 104d2 is controlled by the voltage of the gate 107-2 with respect to the region 104s2.
  • the insulating layer 105 is, for example, SiO 2 .
  • the insulating layer 105 may be a multi-layered insulating layer containing SiO 2 or Si 3 N 4 depending on the covering region.
  • Gates 107-1 and 107-2 are, for example, polycrystalline Si.
  • the polycrystalline Si films of gates 107-1 and 107-2 can generally be produced by a CVD process.
  • the gates 107-1 and 107-2 and the insulating layer 105 are covered with the insulating film 108.
  • the insulating film 108 is, for example, SiO 2 or Si 3 N 4 or the like.
  • the insulating film 108 functions as a flattening film for forming the first wiring layer 110.
  • the insulating film 108 is a multilayer insulating film containing , for example, SiO 2 and Si 3 N 4 and the like.
  • the vias 111s1 and 111d1 are provided so as to penetrate the insulating film 108.
  • the vias 111s2 and 111d2 are provided so as to penetrate the insulating film 108.
  • a first wiring layer (first wiring layer) 110 is formed on the insulating film 108.
  • the first wiring layer 110 includes a plurality of wirings having different potentials, and includes wirings 110s1, 110d1 and wirings 110s2, 110d2.
  • the code of the wiring layer shall be displayed at a position next to one wiring included in the wiring layer to be labeled.
  • the via 111s1 is provided between the wiring 110s1 and the area 104s1.
  • the via 111s1 electrically connects the wiring 110s1 and the area 104s1.
  • the via 111d1 is provided between the wiring 110d1 and the area 104d1.
  • the via 111d1 electrically connects the wiring 110d1 and the area 104d1.
  • the via 111s2 is provided between the wiring 110s2 and the area 104s2.
  • the via 111s2 electrically connects the wiring 110s2 and the area 104s2.
  • the via 111d2 is provided between the wiring 110d2 and the area 104d2.
  • the via 111d2 electrically connects the wiring 110d2 and the area 104d2.
  • the wirings 110s1 and 110s2 are electrically connected to the power supply line 3 shown in FIG. 2, which will be described later. Therefore, the area 104s1 is electrically connected to the power supply line 3 via the wiring 110s1, and the area 104s2 is electrically connected to the power supply line 3 via the wiring 110s2.
  • the wiring (first wiring) 110d1 is electrically connected to the p-type semiconductor layer 153-1 of the light emitting element 150-1 via the connecting portion 115a1, the plug 116a1, and the conductive thin film 117a1.
  • the wiring (second wiring) 110d2 is electrically connected to the p-type semiconductor layer 153-2 of the light emitting element 150-2 via the connecting portion 115a2, the plug 116a2, and the conductive thin film 117a2.
  • the first wiring layer 110, vias 111s1,111d1 and vias 111s2,111d2 are formed of, for example, an alloy of Al or Al, a laminated film of Al and Ti, or the like.
  • Al is laminated on a thin film of Ti, and Ti is further laminated on Al.
  • the first interlayer insulating film 112 is provided on the insulating film 108 and the first wiring layer 110, and is provided on the side surfaces of the connecting portions 115a1 and 115a2.
  • the first interlayer insulating film (first insulating film) 112 is an organic insulating film such as PSG (Phosphorus Silicon Glass) or BPSG (Boron Phosphorus Silicon Glass).
  • the first interlayer insulating film 112 is provided in order to realize uniform bonding in wafer bonding.
  • the first interlayer insulating film 112 also functions as a protective film that protects the surface of the circuit board 100.
  • the wiring layer (third wiring layer) 116 is provided on the first interlayer insulating film 112.
  • the wiring layer 116 includes plugs 116a1, 116a2 and wiring 116k.
  • the conductive thin film 117a1 is provided over the plug 116a1.
  • the conductive thin film 117a2 is provided over the plug 116a2.
  • the conductive thin film 117k is provided over the wiring 116k.
  • the plug (first plug) 116a1 is connected to the wiring 110d1 via the connection portion 115a1.
  • the plug (second plug) 116a2 is connected to the wiring 110d2 via the connecting portion 115a2.
  • the wiring (third wiring) 116k is connected to, for example, the ground wire 4 of the circuit of FIG. 2 which will be described later.
  • the wiring layer 116 is made of, for example, the same metal material as the first wiring layer 110, vias 111s1, and the like.
  • the conductive thin films 117a1, 117a2, 117k are preferably conductive films having hole-injectability such as an ITO film.
  • the light emitting element 150-1 is provided on the conductive thin film 117a1.
  • the light emitting element 150-2 is provided on the conductive thin film 117a2.
  • the light emitting element 150-1 includes a p-type semiconductor layer (first semiconductor layer) 153-1, a light emitting layer 152-1, and an n-type semiconductor layer (second semiconductor layer) 151-1.
  • the p-type semiconductor layer 153-1, the light emitting layer 152-1 and the n-type semiconductor layer 151-1 are laminated in this order from the side of the conductive thin film 117a1 toward the side of the light emitting surface 151S1.
  • the light emitting element 150-2 includes a p-type semiconductor layer 153-2, a light emitting layer 152-2, and an n-type semiconductor layer 151-2.
  • the p-type semiconductor layer 153-2, the light emitting layer 152-2, and the n-type semiconductor layer 151-2 are laminated in this order from the side of the conductive thin film 117a2 toward the side of the light emitting surface 151S2.
  • the conductive thin film 117a1 is electrically connected to the p-type semiconductor layer 153-1. Since the light emitting element 150-2 is provided on the conductive thin film 117a2, the conductive thin film 117a2 is electrically connected to the p-type semiconductor layer 153-2.
  • the conductive thin films 117a1 and 117a2 are conductive films having hole injection properties, the light emitting elements 150-1 and 150-2 can be driven at a lower voltage.
  • the light emitting elements 150-1 and 150-2 have, for example, a substantially square or rectangular shape in XY plan view, but the corners may be rounded.
  • the light emitting elements 150-1 and 150-2 may have, for example, an elliptical shape or a circular shape in an XY plan view.
  • the light emitting elements 150-1 and 150-2 include, for example, a gallium nitride based compound semiconductor including a light emitting layer such as In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X + Y ⁇ 1). It is preferably used.
  • the above-mentioned gallium nitride based compound semiconductor may be simply referred to as gallium nitride (GaN).
  • the light emitting elements 150-1 and 150-2 in one embodiment of the present invention are so-called light emitting diodes, and the wavelength of the light emitted by the light emitting elements 150-1 and 150-2 is, for example, about 467 nm ⁇ 20 nm.
  • the wavelength of the light emitted by the light emitting elements 150-1 and 150-2 may be bluish purple emission of about 410 nm ⁇ 20 nm.
  • the wavelength of the light emitted by the light emitting element 150 is not limited to the above-mentioned value, and may be appropriate.
  • the area of the light emitting element in the XY plane view is set according to the light emitting color of the red, green, and blue subpixels.
  • the area of the light emitting elements 150-1 and 150-2 in the XY plane view is appropriately set by the visual sensitivity, the conversion efficiency of the color conversion unit 182 of the color filter 180, and the like. In this example, the areas of the two light emitting elements 150-1 and 150-2 in the XY plane view are the same.
  • the light emitting elements 150-1 and 150-2 are placed on the conductive thin films 117a and 117a2 having planes substantially parallel to the XY plane, the light emitting elements 150-1 and 150-2 in the XY plane view are The area is the area of the area surrounded by the outer periphery of the light emitting elements 150-1 and 150-2 projected on the XY plane.
  • the outer circumference of the plug 116a1 is set to include the outer circumference of the light emitting element 150-1 when the light emitting element 150-1 is projected onto the plug 116a1 in an XY plan view.
  • the outer circumference of the plug 116a2 is set to include the outer circumference of the light emitting element 150-2 when the light emitting element 150-2 is projected onto the plug 116a2 in XY plan view.
  • the plugs 116a1 and 116a2 are formed of a light-reflecting metal material, and the conductive thin films 117a1 and 117a2 are translucent. Therefore, the plug 116a1 functions as a light reflection plate that reflects the light scattered downward of the light emitting element 150-1 toward the light emitting surface 151S1. Further, the plug 116a2 functions as a light reflection plate that reflects the light scattered downward of the light emitting element 150-2 toward the light emitting surface 151S2.
  • the material of the plugs 116a1 and 116a2 it is possible to improve the luminous efficiency by reflecting the light scattering downward of the light emitting elements 150-1 and 150-2 toward the light emitting surfaces 151S1 and 151S2. ..
  • the plug 116a1 can reflect the scattering of light downward of the light emitting element 150-1 toward the light emitting surface 151S1 side so that the scattered light does not reach the transistor 103-1.
  • the plug 116a2 can reflect the light scattering downward of the light emitting element 150-2 toward the light emitting surface 151S2 so that the scattered light does not reach the transistor 103-2.
  • the plugs 116a1 and 116a2 block the scattered light downward from the light emitting elements 150-1 and 150-2, thereby suppressing the arrival of light at the transistors 103-1 and 103-2 and suppressing the arrival of light at the transistors 103-1 and 103-2. It is possible to prevent the malfunction of -2.
  • the second interlayer insulating film 156 is provided so as to cover the first interlayer insulating film 112, the plugs 116a1, 116a2, the wiring 116k, the conductive thin films 117a1, 117a2, 117k, and the light emitting elements 150-1, 150-2. ing.
  • the second interlayer insulating film 156 protects the light emitting elements 150-1, 150-2, the plugs 116a1, 116a2, the wiring 116k, and the like from the surrounding environment such as dust and humidity.
  • the second interlayer insulating film 156 insulates the light emitting elements 150-1, 150-2, the plugs 116a 1, 116a2, the wiring 116k, and the like from other conductors.
  • the surface of the second interlayer insulating film 156 may be flat enough to form a second wiring layer 159 on the second interlayer insulating film 156.
  • the organic insulating material used for the second interlayer insulating film 156 is preferably a white resin.
  • the second interlayer insulating film 156 which is a white resin, reflects the laterally emitted light of the light emitting elements 150-1 and 150-2 and the return light caused by the interface of the color filter 180, and substantially the light emitting element. The luminous efficiency of 150-1 and 150-2 can be improved.
  • the white resin is formed by dispersing scatterable fine particles having a Mie scattering effect in a silicon-based resin such as SOG (Spin On Glass) or a transparent resin such as a novolak-type phenol-based resin.
  • the fine particles are colorless or white, and have a diameter of about 1/10 to several times the wavelength of the light emitted by the light emitting elements 150-1 and 150-2.
  • Fine particles having a diameter of about 1 ⁇ 2 of the wavelength of light are preferably used as the scattering fine particles.
  • examples of such scattering fine particles include TiO 2 , Al 2 SO 3 , and ZnO.
  • the white resin can also be formed by utilizing a large number of fine pores dispersed in the transparent resin.
  • the second interlayer insulating film 156 may be whitened by using, for example, ALD (Atomic-Layer-Deposition) or a SiO 2 film formed by CVD instead of SOG or the like.
  • the second interlayer insulating film 156 may be a black resin.
  • the black resin as the second interlayer insulating film 156, the scattering of light in the subpixels 20-1 and 20-2 is suppressed, and the stray light is suppressed more effectively.
  • An image display device in which stray light is suppressed can display a sharper image.
  • An opening 158-1 is formed at a position corresponding to the light emitting element 150-1 of the second interlayer insulating film 156.
  • the light emitting surface 151S1 is exposed from the second interlayer insulating film 156 through the opening 158-1.
  • An opening 158-2 is formed at a position corresponding to the light emitting element 150-2 of the second interlayer insulating film 156.
  • the light emitting surface 151S2 is exposed from the second interlayer insulating film 156 through the opening 158-2.
  • the light emitting surfaces 151S1 and 151S2 exposed from the openings 158-1 and 158-2 are roughened. When the light emitting surfaces 151S1 and 151S2 are roughened, the luminous efficiency of the light emitting elements 150-1 and 150-2 is improved.
  • An opening 162 is formed at a position corresponding to the wiring 116k of the second interlayer insulating film 156.
  • the conductive thin film 117k formed over the wiring 116k is exposed from the second interlayer insulating film 156 through the opening 162.
  • the second wiring layer 159 is provided on the second interlayer insulating film 156.
  • the second wiring layer 159 includes a translucent electrode 159k.
  • the translucent electrode 159k is connected to the conductive thin film 117k via the opening 162.
  • the translucent electrode 159k is connected to the light emitting surface 151S1 via the opening 158-1.
  • the translucent electrode 159k is connected to the light emitting surface 151S2 via the opening 158-2.
  • the translucent electrode 159k is provided between the openings 162, 158-1, 158-2, and electrically connects the conductive thin film 117k and the n-type semiconductor layer 151-1,151-2.
  • the second wiring layer 159 is formed of a translucent conductive film, for example, an ITO film.
  • the wiring 116k and the conductive thin film 117k are connected to, for example, the ground wire 4 shown in FIG. 2 described later. Therefore, the n-type semiconductor layers 151-1, 151-2 of the light emitting elements 150-1, 150-2 are electrically connected to the ground wire 4 via the translucent electrode 159k, the conductive thin film 117k, and the wiring 116k. Will be done.
  • the p-type semiconductor layer 153-1 of the light emitting element 150-1 is electrically connected to the region 104d1 via the conductive thin film 117a1, the plug 116a1, the connecting portion 115a1, the wiring 110d1, and the via 111d1.
  • Region 104d1 corresponds to the drain electrode of transistor 103-1.
  • the region 104s1 is electrically connected to the power supply line 3 shown in FIG. 2 via the via 111s1 and the wiring 110s1.
  • Region 104s1 corresponds to the source electrode of transistor 103-1.
  • the p-type semiconductor layer 153-2 of the light emitting element 150-2 is electrically connected to the region 104d2 via the conductive thin film 117a2, the plug 116a2, the connecting portion 115a2, the wiring 110d2, and the via 111d2.
  • Region 104d2 corresponds to the drain electrode of transistor 103-2.
  • the region 104s2 is electrically connected to the power supply line 3 shown in FIG. 2 via the via 111s2 and the wiring 110s2.
  • Region 104s2 corresponds to the source electrode of transistor 103-2.
  • the surface resin layer 170 covers the second interlayer insulating film 156 and the second wiring layer 159.
  • the surface resin layer 170 is a transparent resin and provides a flattening surface for adhering the color filter 180 while protecting the second interlayer insulating film 156 and the second wiring layer 159.
  • the color filter 180 includes a light-shielding unit 181 and a color conversion unit 182.
  • the color conversion unit 182 is provided directly above the light emitting surfaces 151S1 and 151S2 of the light emitting element 150 according to the shape of the light emitting surfaces 151S1 and 151S2.
  • the portion other than the color conversion unit 182 is a light-shielding unit 181.
  • the light-shielding unit 181 is a so-called black matrix, which reduces bleeding due to color mixing of light emitted from the adjacent color conversion unit 182 and makes it possible to display a sharp image.
  • the color conversion unit 182 has one layer or two or more layers.
  • FIG. 1 shows a case where the color conversion unit 182 has two layers. Whether the color conversion unit 182 has one layer or two layers is determined by the color of the light emitted by the subpixel 20, that is, the wavelength.
  • the color conversion unit 182 is preferably two layers, a color conversion layer 183 described later and a filter layer 184 through which red light or green light passes. ..
  • the emission color of the subpixel 20 is blue, it is preferably one layer.
  • the first layer closer to the light emitting element 150 is the color conversion layer 183
  • the second layer is the filter layer 184. That is, the filter layer 184 is laminated on the color conversion layer 183.
  • the color conversion layer 183 is a layer that converts the wavelength of the light emitted by the light emitting element 150 into a desired wavelength.
  • the light having a wavelength of 467 nm ⁇ 20 nm of the light emitting element 150 is converted into light having a wavelength of, for example, about 630 nm ⁇ 20 nm.
  • the light having a wavelength of 467 nm ⁇ 20 nm of the light emitting element 150 is converted into light having a wavelength of, for example, about 532 nm ⁇ 20 nm.
  • the filter layer 184 blocks the wavelength component of blue light emission that remains without color conversion in the color conversion layer 183.
  • the subpixel 20 may output the light through the color conversion layer 183, or outputs the light as it is without passing through the color conversion layer 183. You may do so.
  • the wavelength of the light emitted by the light emitting element 150 is about 467 nm ⁇ 20 nm
  • the subpixel 20 may output the light without passing through the color conversion layer 183.
  • the wavelength of the light emitted by the light emitting element 150 is 410 nm ⁇ 20 nm, it is preferable to provide one color conversion layer 183 in order to convert the wavelength of the output light to about 467 nm ⁇ 20 nm.
  • the subpixel 20 may have a filter layer 184.
  • the blue subpixel 20 may have a filter layer 184 through which blue light is transmitted, minute external light reflection other than blue light generated on the surface of the light emitting element 150 is suppressed.
  • FIG. 2 is a schematic block diagram illustrating an image display device according to the present embodiment.
  • the image display device 1 of the present embodiment includes a display area 2.
  • Subpixels 20 are arranged in the display area 2.
  • the subpixels 20 are arranged in a grid pattern, for example. For example, n subpixels 20 are arranged along the X axis, and m subpixels 20 are arranged along the Y axis.
  • Pixel 10 includes a plurality of subpixels 20 that emit light of different colors.
  • the subpixel 20R emits red light.
  • the subpixel 20G emits green light.
  • the subpixel 20B emits blue light.
  • the emission color and brightness of one pixel 10 are determined by the three types of sub-pixels 20R, 20G, and 20B emitting light with desired brightness.
  • One pixel 10 includes three sub-pixels 20R, 20G, 20B, and the sub-pixels 20R, 20G, 20B are linearly arranged on the X-axis, for example, as shown in FIG.
  • Each pixel 10 may have sub-pixels of the same color arranged in the same column, or sub-pixels of different colors may be arranged in each column as in this example.
  • the image display device 1 further includes a power supply line 3 and a ground line 4.
  • the power supply line 3 and the ground line 4 are arranged in a grid pattern along the array of subpixels 20.
  • the power supply line 3 and the ground line 4 are electrically connected to each subpixel 20, and power is supplied to each subpixel 20 from a DC power source connected between the power supply terminal 3a and the GND terminal 4a.
  • the power supply terminal 3a and the GND terminal 4a are provided at the ends of the power supply line 3 and the ground line 4, respectively, and are connected to a DC power supply circuit provided outside the display area 2. A positive voltage is supplied to the power supply terminal 3a with reference to the GND terminal 4a.
  • the image display device 1 further has a scanning line 6 and a signal line 8.
  • the scanning line 6 is laid out in a direction parallel to the X axis. That is, the scanning lines 6 are laid out along the array in the row direction of the subpixels 20.
  • the signal line 8 is laid out in a direction parallel to the Y axis. That is, the signal line 8 is laid out along the array of the subpixels 20 in the column direction.
  • the image display device 1 further includes a row selection circuit 5 and a signal voltage output circuit 7.
  • the row selection circuit 5 and the signal voltage output circuit 7 are provided along the outer edge of the display area 2.
  • the row selection circuit 5 is provided along the Y-axis direction of the outer edge of the display area 2.
  • the row selection circuit 5 is electrically connected to the subpixels 20 of each column via the scanning line 6 to supply a selection signal to each subpixel 20.
  • the signal voltage output circuit 7 is provided along the X-axis direction of the outer edge of the display area 2.
  • the signal voltage output circuit 7 is electrically connected to the subpixels 20 of each line via the signal line 8 to supply a signal voltage to each subpixel 20.
  • the subpixel 20 includes a light emitting element 22, a selection transistor 24, a drive transistor 26, and a capacitor 28.
  • the selection transistor 24 may be displayed as T1
  • the drive transistor 26 may be displayed as T2
  • the capacitor 28 may be displayed as Cm.
  • the light emitting element 22 is connected in series with the drive transistor 26.
  • the drive transistor 26 is a p-channel TFT, and an anode electrode connected to the p-type semiconductor layer of the light emitting element 22 is connected to a drain electrode which is a main electrode of the drive transistor 26.
  • the series circuit of the light emitting element 22 and the drive transistor 26 is connected between the power supply line 3 and the ground line 4.
  • the drive transistor 26 corresponds to the transistors 103-1 and 103-2 in FIG. 1, and the light emitting element 22 corresponds to the light emitting elements 150-1 and 150-2 in FIG.
  • the current flowing through the light emitting element 22 is determined by the voltage applied between the gate and the source of the drive transistor 26, and the light emitting element 22 emits light with a brightness corresponding to the flowing current.
  • the selection transistor 24 is connected between the gate electrode of the drive transistor 26 and the signal line 8 via a main electrode.
  • the gate electrode of the selection transistor 24 is connected to the scanning line 6.
  • a capacitor 28 is connected between the gate electrode of the drive transistor 26 and the power supply line 3.
  • the row selection circuit 5 selects one row from the array of subpixels 20 in the m row and supplies the selection signal to the scanning line 6.
  • the signal voltage output circuit 7 supplies a signal voltage having the required analog voltage value for each subpixel 20 in the selected row.
  • a signal voltage is applied between the gate and source of the drive transistor 26 of the subpixel 20 in the selected row.
  • the signal voltage is held by the capacitor 28.
  • the drive transistor 26 causes a current corresponding to the signal voltage to flow through the light emitting element 22.
  • the light emitting element 22 emits light with a brightness corresponding to the current flowing through the light emitting element 22.
  • the row selection circuit 5 sequentially switches the rows to be selected and supplies the selection signal. That is, the row selection circuit 5 scans the row in which the subpixels 20 are arranged. A current corresponding to the signal voltage flows through the light emitting element 22 of the subpixel 20 that is sequentially scanned to emit light. Each pixel 10 emits light with an emission color and brightness determined by the emission color and brightness emitted by the sub-pixels 20 of each RGB color, and an image is displayed in the display area 2.
  • 3A to 8B are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • at least one semiconductor growth substrate is prepared.
  • a plurality of semiconductor growth substrates (second substrates) 1194-1 and 1194-2 are prepared.
  • Each of the semiconductor growth substrates 1194-1 and 1194-2 has a semiconductor layer 1150 formed on the crystal growth substrate (first substrate) 1001.
  • the crystal growth substrate 1001 is, for example, a Si substrate, a sapphire substrate, or the like.
  • a Si substrate is used.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.
  • the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 are laminated in the order of the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 from the crystal growth substrate 1001 side.
  • a vapor phase growth method (Chemical Vapor Deposition, CVD method) is used, and an organic metal vapor deposition method (Metal Organic Chemical Vapor Deposition, MOCVD method) is preferably used.
  • the semiconductor layer 1150 is, for example, In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X + Y ⁇ 1) or the like.
  • crystal defects may occur due to inconsistency of crystal lattice constants, and crystals with crystal defects exhibit n-type. Therefore, when the n-type semiconductor layer 1151 is laminated on the crystal growth substrate 1001 as in this example, a large margin in the production process can be obtained, so that there is an advantage that the yield can be easily improved.
  • a metal layer (second metal layer) 1130 is formed on each of the semiconductor growth substrates 1194-1 and 1194-2 on which the semiconductor layer 1150 is formed.
  • the metal layer 1130 is formed on the p-type semiconductor layer 1153.
  • the surface of the p-type semiconductor layer 1153 on which the metal layer 1130 is formed is a surface facing the surface on which the light emitting layer 1152 is provided.
  • the conductive layer 1170 is formed on the p-type semiconductor layer 1153 before the metal layer 1130 is formed.
  • the conductive layer 1170 is formed between the metal layer 1130 and the p-type semiconductor layer 1153.
  • the conductive layer 1170 is a layer of a conductive layer or a conductive thin film having hole injection properties such as an ITO film.
  • the circuit board 1100 is prepared.
  • the circuit board (third board) 1100 includes the circuit 101 described with reference to FIG. 1 and the like.
  • Contact holes h1 and h2 are formed at positions corresponding to the wirings 110d1 and 110d2 on the first interlayer insulating film 112 of the circuit board 1100, respectively.
  • the contact holes h1 and h2 have a depth of reaching the wirings 110d1 and 110d2.
  • the depth of the contact holes h1 and h2 may be further formed by over-etching the wirings 110d1 and 110d2.
  • a metal layer (first metal layer) 1160 is formed on the first interlayer insulating film 112. At the time of forming the metal layer 1160, the materials forming the metal layer 1160 are embedded in the contact holes h1 and h2, and the connecting portions 115a1 and 115a2 are formed.
  • the semiconductor growth substrates 1194-1 and 1194-2 are inverted upside down and bonded to the circuit board 1100 on which the metal layer 1160 is formed. More specifically, the bonded surfaces of the semiconductor growth substrates 1194-1 and 1194-2 are exposed surfaces of the metal layer 1130. The bonded surface of the circuit board 1100 is an exposed surface of the metal layer 1160. With these faces facing each other, the two are pasted together.
  • a plurality of semiconductor growth boards 1194-1 and 1194-2 are attached to one circuit board 1100.
  • the position X1 is a position where the respective ends are arranged when the semiconductor growth substrates 1194-1 and 1194-2 are arranged adjacent to each other.
  • the light emitting elements 150-1 and 150-2 are not formed in a predetermined region including the position X1.
  • each substrate is heated and thermocompression bonded to bond the substrates together.
  • a low melting point metal or a low melting point alloy may be used for heat crimping.
  • the low melting point metal is, for example, Sn, In, or the like, and the low melting point alloy can be, for example, an alloy containing Zn, In, Ga, Sn, Bi, or the like as a main component.
  • the bonded surfaces of each substrate are flattened by chemical mechanical polishing (CMP), etc., and then the bonded surfaces are cleaned and adhered in vacuum by plasma treatment. You may let it.
  • CMP chemical mechanical polishing
  • FIGS. 5A to 6B show two types of modifications relating to the wafer bonding process.
  • the steps of FIGS. 5A to 5C can be used instead of the steps of FIGS. 3A and 4B.
  • the steps of FIGS. 6A and 6B may be used.
  • FIGS. 5A to 5C after the semiconductor layer 1150 is formed on the crystal growth substrate 1001, the semiconductor layer 1150 is transferred to a support substrate 1190 different from the crystal growth substrate 1001. As shown in FIG. 5A, semiconductor growth substrates 1294-1 and 1294-2 are prepared.
  • the semiconductor growth substrates 1294-1 and 1294-2 include a semiconductor layer 1150, respectively.
  • the semiconductor layer 1150 includes a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151.
  • the p-type semiconductor layer 1153, the light emitting layer 1152 and the n-type semiconductor layer 1151 are formed on the crystal growth substrate 1001 from the side of the crystal growth substrate 1001 by the p-type semiconductor layer 1153, the light emitting layer 1152 and the n-type semiconductor layer 1151. They are stacked in order.
  • the support substrate 1190 is adhered to the exposed surface of the n-type semiconductor layer 1151.
  • the support substrate 1190 is made of, for example, Si or quartz.
  • the crystal growth substrate 1001 is removed. For removing the crystal growth substrate 1001, for example, wet etching or laser lift-off is used.
  • a metal layer 1130 is formed on the exposed surface of the p-type semiconductor layer 1153.
  • the circuit board 1100 on which the metal layer 1160 is formed is prepared.
  • the metal layer 1130 is arranged so as to face the metal layer 1160, and the metal layers 1130 and 1160 are bonded to each other. After that, the support substrate 1190 is removed by laser lift-off or the like.
  • the semiconductor layer 1150 is formed on the buffer layer 1140.
  • semiconductor growth substrates 1194a-1 and 1194a-2 are prepared.
  • the semiconductor growth substrates 1194a-1 and 1194a-2 include a buffer layer 1140 and a semiconductor layer 1150, respectively.
  • the buffer layer 1140 is formed on one surface of the crystal growth substrate 1001.
  • the semiconductor layer 1150 is formed on the crystal growth substrate 1001 via the buffer layer 1140.
  • nitride such as AlN is preferably used.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.
  • the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 are placed on the crystal growth substrate 1001 in the order of the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 from the crystal growth substrate 1001 side. Stacked.
  • a metal layer 1130 is formed on the exposed surface of the p-type semiconductor layer 1153 on the prepared semiconductor growth substrates 1194a-1 and 1194a-2. As described in FIG. 3A, the conductive layer 1170 is formed between the metal layer 1130 and the p-type semiconductor layer 1153.
  • the circuit board 1100 on which the metal layer 1160 is formed is prepared.
  • the exposed surface of the metal layer 1130 is arranged so as to face the exposed surface of the metal layer 1160, and the metal layers 1130 and 1160 are bonded to each other.
  • the buffer layer 1140 since the buffer layer 1140 remains on the n-type semiconductor layer 1151 after the crystal growth substrate 1001 is removed, the buffer layer 1140 is removed in any of the subsequent steps.
  • the step of removing the buffer layer 1140 may be performed, for example, after the step of forming the light emitting element, or may be performed before forming the light emitting element.
  • wet etching or the like is used for removing the buffer layer 1140.
  • the crystal growth substrate 1001 is removed by wet etching, laser lift-off, or the like.
  • the joined metal layers 1130 and 1160 form a metal layer 1160a.
  • the semiconductor layer 1150 shown in FIG. 7A is formed into a desired shape by etching to form light emitting elements 150-1 and 150-2.
  • a dry etching process is used, and preferably anisotropic plasma etching (Reactive Ion Etching, RIE) is used.
  • RIE reactive Ion Etching
  • the joined metal layer 1160a shown in FIG. 7A is etched to form a wiring layer (third wiring layer) 116.
  • the wiring layer 116 includes plugs 116a1, 116a2 and wiring 116k.
  • the conductive thin film 117a1 covers the plug 116a1, and the conductive thin film 117a2 covers the plug 116a2.
  • the conductive thin film 117k covers the wiring 116k.
  • the outer circumference of the plug 116a1 is formed so as to include the outer circumference of the light emitting element 150-1 projected on the plug 116a1 in an XY plan view.
  • the outer circumference of the plug 116a2 is formed so as to include the outer circumference of the light emitting element 150-2 projected on the plug 116a2 in an XY plan view.
  • the light emitting elements 150-1 and 150-2 are formed at positions sufficiently distant from the position X1.
  • the position X1 is a position corresponding to the end portion of the semiconductor layer 1150 shown in FIG. 4B, and the crystal quality of the semiconductor layer 1150 is likely to deteriorate at or near the position corresponding to the position X1. Therefore, the light emitting elements 150-1 and 150-2 are formed at positions sufficiently separated from the end portions on the positive direction side of the X-axis from the position X1. On the negative direction side of the X-axis from the position X1, in this example, no other circuit element including the light emitting element is formed, and the wiring 116k is formed.
  • the second interlayer insulating film 156 is formed by covering the first interlayer insulating film 112, the plugs 116a1, 116a2, the wiring 116k, the conductive thin films 117a1, 117a2, 117k and the light emitting elements 150-1, 150-2.
  • a part of the second interlayer insulating film 156 is removed by etching until it reaches the n-type semiconductor layer 151-1 to form an opening 158-1.
  • a part of the second interlayer insulating film 156 to be removed is a position corresponding to the light emitting element 150-1.
  • the light emitting surface 151S1 is exposed from the second interlayer insulating film 156.
  • a part of the second interlayer insulating film 156 is removed by etching until it reaches the n-type semiconductor layer 151-2 to form an opening 158-2.
  • a part of the second interlayer insulating film 156 to be removed is a position corresponding to the light emitting element 150-2.
  • the light emitting surface 151S2 is exposed from the second interlayer insulating film 156.
  • a part of the second interlayer insulating film 156 is removed by etching until it reaches the conductive thin film 117k to form an opening 162.
  • a part of the second interlayer insulating film 156 to be removed is a position corresponding to the wiring 116k.
  • the conductive thin film 117k is exposed from the second interlayer insulating film 156.
  • the openings 158-1, 158-2, 162 are formed, for example, at the same time.
  • the surface of the second interlayer insulating film 156 has a flatness enough to cover the light emitting elements 150-1 and 150-2. Just do it.
  • the light emitting surface 151S1 of the exposed n-type semiconductor layer 151-1 and the light emitting surface 151S2 of the n-type semiconductor layer 151-2 are roughened in order to improve the luminous efficiency.
  • a second wiring layer 159 is formed on the second interlayer insulating film 156.
  • the second wiring layer 159 includes a translucent electrode 159k.
  • the translucent electrode 159k is formed over the surface of the conductive thin film 117k exposed from the second interlayer insulating film 156 by the opening 162 and the light emitting surfaces 151S1 and 151S2.
  • the translucent electrode 159k electrically connects the n-type semiconductor layers 151-1, 151-2 to the conductive thin film 117k and the wiring 116k.
  • the metal layers 1130 and 1160 are formed on both the semiconductor growth boards 1194-1 and 1194-2 and the circuit board 1100, but at least if the metal layer 1160 is provided on the circuit board 1100 side. Good.
  • a part of the circuit other than the subpixels 20-1 and 20-2 is formed in the circuit board 1100.
  • the row selection circuit 5 shown in FIG. 2 is formed in the circuit board 1100 together with the drive transistor, the selection transistor, and the like. That is, the row selection circuit 5 may be incorporated at the same time by the manufacturing process described above.
  • the signal voltage output circuit 7 is incorporated in a semiconductor device manufactured by a manufacturing process capable of high integration by microfabrication.
  • the signal voltage output circuit 7 is mounted on another board together with the CPU and other circuit elements, and is interconnected with the wiring of the circuit board 1100, for example, before incorporating the color filter described later or after incorporating the color filter. Will be done.
  • the circuit board 1100 includes a substrate 102 made of a glass substrate including the circuit 101, and the substrate 102 is, for example, substantially square. As described above, the circuit board 1100 is formed with a circuit 101 for one image display device 1. Alternatively, the circuit board 1100 may be formed with circuits 101 for a plurality of image display devices. In the case of a larger screen size or the like, the circuit 101 for forming one image display device is divided into a plurality of circuit boards 1100 and formed, and all the divided circuits are combined to form one image. A display device may be configured.
  • a semiconductor layer 1150 having substantially the same dimensions as the crystal growth substrate 1001 is formed on the crystal growth substrate 1001.
  • the crystal growth substrate 1001 can be a square having the same dimensions as the square circuit board 1100.
  • the crystal growth substrate is not limited to the same shape as the circuit board 1100 or a similar shape, and may have other shapes.
  • the crystal growth substrate 1001 may have a substantially circular wafer shape or the like having a diameter including the circuit 101 formed on the square circuit board 1100.
  • FIG. 9 is a perspective view illustrating a method of manufacturing the image display device of the present embodiment.
  • a plurality of semiconductor growth substrates 1194-1, 1194-2, 1194-3, etc. are prepared, and semiconductor layers formed on one circuit board 1100 and a plurality of crystal growth substrates 1001.
  • the 1150 may be joined.
  • the semiconductor growth substrate 1194-3 is the same as the semiconductor growth substrates 1194-1, 1194-2 described above, and the semiconductor growth substrates 1194-1, 1194-2, 1194-3, etc. are shown in FIG. 3A and the like.
  • a semiconductor layer 1150 is formed on the crystal growth substrate 1001.
  • a plurality of circuits 101 are arranged, for example, in a grid pattern on one board 102.
  • the circuit 101 includes all the subpixels 20-1, 20-2, etc. required for one image display device 1.
  • the circuits 101 arranged adjacent to each other are provided with an interval of about the width of the scribe line. No circuit element or the like is arranged at the end of the circuit 101 or near the end.
  • the semiconductor layer 1150 is formed so that its end portion coincides with the end portion of the crystal growth substrate 1001. Therefore, the ends of the semiconductor growth substrates 1194-1, 1194-2, and 1194-3 are arranged so as to coincide with the ends of the circuit 101 and joined to form a circuit with the ends of the semiconductor layer 1150 after joining. It can be matched with the end of 101.
  • the crystal quality is likely to deteriorate at the end of the semiconductor layer 1150 and its vicinity. Therefore, by matching the end of the semiconductor layer 1150 with the end of the circuit 101, the crystal quality in the vicinity of the end of the semiconductor layer 1150 on the semiconductor growth substrates 1194-1, 1194-2, 1194-3 is deteriorated. It is possible to prevent the easy area from being used as the display area of the image display device 1.
  • the boundary between the two adjacent semiconductor layers 1150 and the vicinity of the boundary are used. It is preferable to arrange the circuit so as not to form the light emitting elements 150-1 and 150-2 in the region.
  • a plurality of circuit boards 1100 may be prepared and the plurality of circuit boards 1100 may be bonded to the semiconductor layer 1150 formed on one semiconductor growth substrate.
  • FIG. 10 is a schematic cross-sectional view illustrating the method for manufacturing the image display device of the present embodiment.
  • the structure inside the circuit board 1100, the first interlayer insulating film 112, the connecting portions 115a1, 115a2, the plugs 116a1, 116a2, the wiring 116k, the conductive thin films 117a1, 117a2, 117k, and the first The display of the wiring layer 159 and the like of No. 2 is omitted. Further, in FIG. 10, a part of the color conversion member such as the color filter 180 is displayed. In FIG.
  • a structure including light emitting elements 150-1, 150-2, a second interlayer insulating film 156, a surface resin layer 170, a plug whose display is omitted, and the like is referred to as a light emitting circuit unit 172. Further, a structure in which the light emitting circuit unit 172 is provided on the circuit board 1100 is referred to as a structure 1192.
  • the color filter (wavelength conversion member) 180 is adhered to the structure 1192 on one surface.
  • the other surface of the color filter 180 is adhered to the glass substrate 186.
  • a transparent thin film adhesive layer 188 is provided on one surface of the color filter 180, and is adhered to the surface of the structure 1192 on the light emitting circuit portion 172 side via the transparent thin film adhesive layer 188.
  • the color filter 180 has color conversion units arranged in the positive direction of the X-axis in the order of red, green, and blue.
  • a red color conversion layer 183R is provided on the first layer
  • a green color conversion layer 183G is provided on the first layer
  • a filter layer 184 is provided on the second layer.
  • Each is provided.
  • a single-layer color conversion layer 183B may be provided, or a filter layer 184 may be provided.
  • a light-shielding unit 181 is provided between the color conversion units, but it goes without saying that the frequency characteristics of the filter layer 184 can be changed for each color of the color conversion unit.
  • the color filter 180 is attached to the structure 1192 by aligning the positions of the color conversion layers 183R, 183G, and 183B of each color with the positions of the light emitting element 150.
  • 11A to 11D are schematic cross-sectional views showing a modified example of the manufacturing method of the image display device of the present embodiment.
  • 11A-11D show a method of forming a color filter by inkjet.
  • a structure 1192 in which the light emitting circuit unit 172 is attached to the circuit board 1100 is prepared.
  • a light-shielding portion 181 is formed on the structure 1192.
  • the light-shielding portion 181 is formed by using, for example, screen printing, photolithography technology, or the like.
  • the phosphor corresponding to the emitted color is ejected from the inkjet nozzle to form the color conversion layer 183.
  • the phosphor colors the region where the light-shielding portion 181 is not formed.
  • a fluorescent paint using a general phosphor material, a perovskite phosphor material, or a quantum dot phosphor material is used.
  • a perovskite phosphor material or a quantum dot phosphor material it is preferable because each emission color can be realized, the monochromaticity is high, and the color reproducibility can be high.
  • the drying process is performed at an appropriate temperature and time. The thickness of the coating film at the time of coloring is set to be thinner than the thickness of the light-shielding portion 181.
  • the color conversion layer 183 is not formed for the blue light emitting subpixel if the color conversion unit is not formed. Further, when the blue color conversion layer is formed for the blue light emitting subpixel, if the color conversion unit may be one layer, the thickness of the coating film of the blue phosphor is preferably the light-shielding portion 181. It is said to be about the same thickness as.
  • the paint for the filter layer 184 is ejected from the inkjet nozzle.
  • the paint is applied over the coating film of the phosphor.
  • the total thickness of the coating film of the phosphor and the paint is about the same as the thickness of the light-shielding portion 181.
  • the semiconductor layer 1150 is bonded to the circuit board 1100 including the circuit elements such as the transistors 103-1 and 103-2 for driving the light emitting elements 150-1 and 150-2. .. Then, the semiconductor layer 1150 is etched to form the light emitting elements 150-1 and 150-2. Therefore, the step of transferring the light emitting element can be remarkably shortened as compared with the case of individually transferring the light emitting element separated into the circuit board 1100.
  • the number of subpixels exceeds 24 million, and in the case of an 8K image quality image display device, the number of subpixels exceeds 99 million. It takes an enormous amount of time to mount such a large number of light emitting elements individually on a circuit board, and it is difficult to realize an image display device using micro LEDs at a realistic cost. Further, if a large number of light emitting elements are individually mounted, the yield is reduced due to poor connection at the time of mounting, and further cost increase is unavoidable.
  • the entire semiconductor layer 1150 is attached to the circuit board 1100 before the semiconductor layer 1150 is fragmented, so that the transfer step is completed in one time.
  • the semiconductor layer 1150 is attached to the circuit board 1100 at the wafer level without being fragmented in advance or forming electrodes at positions corresponding to the circuit elements, there is no need to perform alignment. Therefore, the pasting process can be easily performed in a short time. Since it is not necessary to align the light emitting element 150 at the time of pasting, the light emitting element 150 can be easily miniaturized, which is suitable for a high-definition display.
  • the TFT formed on the glass substrate can be used as the circuit board 1100, so that the existing flat panel manufacturing process or plant can be used.
  • the plugs 116a1 and 116a2 are formed on the circuit board 1100.
  • the plug 116a1 is electrically connected to the driving transistor 103-1.
  • the plug 116a2 is electrically connected to the driving transistor 103-2.
  • the light emitting elements 150-1 and 150-2 are formed on the plugs 116a1 and 116a2, respectively. Therefore, the light emitting element 150-1 is surely electrically connected to the transistor 103-1 and the light emitting element 150-2 is surely electrically connected to the transistor 103-2. Therefore, the decrease in yield due to poor connection of the light emitting element or the like is suppressed.
  • the wiring layer 116 having the wiring 116k is formed on the same layer as the plugs 116a1 and 116a2. Since the wiring 116k is formed on the same circuit board 1100 as the plugs 116a1 and 116a2, the wiring 116k can be used as wiring that requires low impedance such as a power supply line and a ground line, and the wiring and arrangement of the circuit 101 can be arranged. The degree of layout freedom can be increased. Since the wiring 116k is formed at the same time as the plugs 116a1 and 116a2, low impedance wiring can be easily realized without adding a step for the wiring 116k.
  • the electrical connection on the light emitting surfaces 151S1 and 151S2 sides is made via the translucent electrode 159k. Therefore, a sufficient area of the light emitting surfaces 151S1 and 151S2 can be secured, and high luminous efficiency can be realized.
  • the plugs 116a1 and 116a2 also function as light reflection plates.
  • the light scattered downward from the light emitting elements 150-1 and 150-2 is reflected by the plugs 116a1 and 116a2 and distributed to the light emitting surfaces 151S1 and 151S2. Therefore, the luminous efficiency of the light emitting elements 150-1 and 150-2 is substantially improved.
  • the plugs 116a1 and 116a2 function as a light reflecting plate and also as a light shielding plate.
  • the plugs 116a1 and 116a2 block the light scattered downward from the light emitting elements 150-1 and 150-2. Therefore, it is possible to suppress the irradiation of light to the circuit elements in the vicinity of the light emitting elements 150-1 and 150-2, and prevent the circuit elements from malfunctioning.
  • the wiring 116k or the first wiring layer 110 for wiring such as the power supply line and the ground line
  • the degree of freedom of the wiring pattern of the power supply line and the ground line is improved, and the design efficiency of the image display device is improved. Can be improved.
  • FIG. 12 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • FIG. 12 schematically shows a cross section when the subpixel 220 is cut along a plane parallel to the XZ plane.
  • This embodiment differs from the other embodiments described above in that the flattening film 214 is included and the plug 216k is embedded in the flattening film 214.
  • one subpixel 220 will be described, but as in the case of the other embodiments, a plurality of subpixels 220 are provided on the XY plane and are arranged in the X-axis direction and the Y-axis direction. ing.
  • the area of the light emitting element 250 may be different depending on the light emitting color and the like.
  • the same components as in the case of the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the subpixel 220 of the image display device of the present embodiment includes a transistor 203, a first wiring layer 110, a first interlayer insulating film 112, a plug 216k, a light emitting element 250, and the like. It includes a second interlayer insulating film 156 and a second wiring layer 160. Subpixel 220 further includes a color filter 180, as in the other embodiments described above.
  • Transistor 203 is formed on the substrate 102.
  • Transistor 203 is an n-channel TFT in this example.
  • Transistor 203 includes a TFT channel 204 and a gate 107.
  • the transistor 203 is formed by an LTPS process or the like, as in the other embodiments described above.
  • the circuit 101 includes a TFT channel 204, an insulating layer 105, an insulating film 108, vias 111s and 111d, and a first wiring layer 110.
  • the TFT channel 204 includes regions 204s, 204i, 204d. Regions 204s, 204i, 204d are provided on the TFT underlayer film 106. Regions 204s and 204d are doped with n-type impurities such as P (phosphorus). The region 204s is ohmic contacted with the via 111s. Region 204d is ohmic contacted with via 111d.
  • the gate 107 is provided on the TFT channel 204 via the insulating layer 105.
  • the insulating layer 105 insulates the TFT channel 204 and the gate 107.
  • the transistor 203 when a voltage higher than the region 204s is applied to the gate 107, a channel is formed in the region 204i.
  • the current flowing between the regions 204s and 204d is controlled by the voltage of the gate 107 with respect to the region 204s.
  • the TFT channel 204 and the gate 107 are formed of the same materials and manufacturing methods as the TFT channels 104-1 and 104-2 and the gates 107-1 and 107-2 in the case of the other embodiments described above.
  • the vias 111s and 111d are provided so as to penetrate the insulating film 108.
  • the via 111s is provided between the wiring 110s and the area 204s.
  • the via 111s electrically connects the wiring 110s and the area 204s.
  • the via 111d is provided between the wiring 110d and the area 204d.
  • the via 111d electrically connects the wiring 110d and the area 204d.
  • the vias 111s and 111d are formed of the same materials and manufacturing methods as the vias 111s1, 111d1 and the like in the case of the other embodiments described above.
  • the wiring 110s is electrically connected to, for example, the ground wire 4 of the circuit shown in FIG. 15 described later.
  • the wiring 110d is electrically connected to the n-type semiconductor layer 251 via a connecting portion 215k, a plug 216k, and a light reflecting plate 230a.
  • the flattening film 214 is provided on the first interlayer insulating film 112.
  • the flattening film 214 is a film or layer having an insulating property, and like the first interlayer insulating film 112, for example, an organic insulating film such as PSG or BPSG, an inorganic insulating film such as SOG (Spin On Glass), or the like. is there.
  • the plug 216k is provided on the first interlayer insulating film 112.
  • the side surface of the plug 216k is covered with a flattening film 214. That is, the plug 216k is embedded in the flattening film 214.
  • the plug 216k and the flattening film 214 each have the same plane substantially parallel to the XY plane.
  • the surfaces of the plug 216k and the flattening film 214 are collectively flattened surfaces as will be described later.
  • a connection portion 215k is provided between the plug 216k and the wiring 110d.
  • the connecting portion 215k is formed of a conductive member, and electrically connects the plug 216k and the wiring 110d.
  • the plug 216k and the connection portion 215k are made of, for example, the same material as the first wiring layer 110.
  • the light emitting element 250 is provided on the plug 216k via the light reflection plate 230a.
  • the light emitting element 250 includes an n-type semiconductor layer (first semiconductor layer) 251 and a light emitting layer 252, and a p-type semiconductor layer (second semiconductor layer) 253.
  • the n-type semiconductor layer 251 and the light emitting layer 252 and the p-type semiconductor layer 253 are formed by the n-type semiconductor layer 251 and the light emitting layer 252 and the p-type semiconductor layer from the side of the first interlayer insulating film 112 toward the light emitting surface 253S. They are stacked in the order of 253. Therefore, the n-type semiconductor layer 251 is electrically connected to the plug 216k via the light reflecting plate 230a.
  • the light emitting element 250 has the same XY plan view shape as the light emitting elements 150-1 and 150-2 of the other embodiments described above. An appropriate shape is selected according to the layout of the circuit element and the like.
  • the light emitting element 250 is a light emitting diode similar to the light emitting elements 150-1 and 150-2 of the other embodiments described above. That is, the wavelength of the light emitted by the light emitting element 250 is, for example, blue light emission of about 467 nm ⁇ 20 nm or blue-purple light emission of about 410 nm ⁇ 20 nm.
  • the wavelength of the light emitted by the light emitting element 250 is not limited to the above-mentioned value, and may be appropriate.
  • the second wiring layer (second wiring layer) 160 is provided on the second interlayer insulating film 156.
  • the second wiring layer 160 includes the wiring 160a.
  • the wiring 160a is connected to, for example, the power supply line 3 of the circuit shown in FIG. 15 described later.
  • the second wiring layer 160 is made of the same material as, for example, the first wiring layer 110.
  • the third wiring layer 230 is provided on the flattening film 214 and the plug 216k.
  • the third wiring layer 230 includes a light reflecting plate 230a.
  • the light reflecting plate 230a is provided for each subpixel, and the plurality of light reflecting plates 230a are electrically insulated.
  • the light emitting elements 250 are provided on the light reflecting plate 230a, respectively.
  • the third wiring layer 230 and the light reflection plate 230a are made of a material having high conductivity.
  • the light reflecting plate 230a contains, for example, Ti, Al, an alloy of Ti and Sn, and the like. It may contain a noble metal having high light reflectivity such as Cu and V, or Ag and Pt. Since the light reflecting plate 230a is made of such a metal material having high conductivity or the like, the light emitting element 250 and the circuit 101 are electrically connected with low resistance.
  • the outer circumference of the light reflecting plate 230a includes the outer circumference when the light emitting element 250 is projected onto the light reflecting plate 230a in XY plan view.
  • the fact that the outer circumference of the light reflecting plate 230a includes the outer circumference of the light emitting element 250 also includes that the outer circumferences of the light reflecting plate 230a are the same.
  • the light reflecting plate 230a can reflect the scattered light downward of the light emitting element 250 toward the light emitting surface 253S.
  • the luminous efficiency of the light emitting element 250 can be substantially improved.
  • the translucent electrode 159a is provided over the wiring 160a.
  • the translucent electrode 159a is provided over the light emitting surface 253S of the opened p-type semiconductor layer 253.
  • the translucent electrode 159a is provided between the wiring 160a and the light emitting surface 253S, and electrically connects the wiring 160a and the p-type semiconductor layer 253.
  • the n-type semiconductor layer 251 is electrically connected to the region 204d via the light reflecting plate 230a, the plug 216k, the connecting portion 215k, the wiring 110d, and the via 111d.
  • Region 204d corresponds to the drain electrode of transistor 203.
  • the region 204s corresponds to the source electrode of the transistor 203 and is electrically connected to the ground wire 4 via the via 111s and the wiring 110s.
  • the p-type semiconductor layer 253 is electrically connected to the power supply line 3 via the translucent electrode 159a and the wiring 160a.
  • FIG. 13 is a schematic cross-sectional view illustrating a part of a modified example of the image display device of the present embodiment. As shown in FIG. 13, in the sub-pixel 220a of this modification, the plug 216k is connected to the wiring 110d without going through the connection portion 215k shown in FIG.
  • the plug 216k when the plug 216k is connected to the wiring 110d via the connection portion 215k, the outer circumference of the plug 216k protrudes outside the outer circumference of the wiring 110d in the XY plan view. It is possible to.
  • the plug 216k is provided directly on the wiring 110d without the connection portion 215k as in this modification. be able to. That is, depending on the positional relationship between the plug and the connection destination wiring and the shape of each of the plug and the connection destination wiring, the wiring and the element are connected to each other with or without a connection portion. be able to. This also applies to each embodiment and modification described below.
  • FIGS. 14A and 14B are schematic cross-sectional views illustrating a part of a modification of the image display device of the present embodiment.
  • the display of the surface resin layer 170, the transparent thin film adhesive layer 188, and the color filter 180 is omitted in order to avoid complication.
  • a surface resin layer 170, a transparent thin film adhesive layer 188, and a color filter 180 are provided on the second interlayer insulating film and the second wiring layer. The same applies to the other embodiments described later and the modified examples thereof.
  • the structure of the wiring for electrical connection on the light emitting surface 253S side is different from that of the second embodiment.
  • the other components are the same as in the second embodiment, and the same components are designated by the same reference numerals and detailed description thereof will be omitted as appropriate.
  • the subpixel 220b includes a second wiring layer 160, and the second wiring layer 160 includes wiring 160a1.
  • the wiring 160a1 is provided on the second interlayer insulating film 156.
  • the wiring 160a1 is electrically connected to the p-type semiconductor layer 253 by connecting one end of the wiring 160a1 to the surface including the light emitting surface 253S.
  • the surface connecting one end of the wiring 160a1 is a surface coplanar with the light emitting surface 253S.
  • the step of forming the translucent electrode can be omitted.
  • the light emitting surface 253S is preferably roughened as in this example.
  • the configuration of the second interlayer insulating film 256 and the wiring 160a2 is different from that of the second embodiment.
  • the subpixel 220c includes a second interlayer insulating film 256.
  • the second wiring layer 160 includes the wiring 160a2, and the wiring 160a2 is provided on the second interlayer insulating film 256.
  • the second interlayer insulating film 256 is a transparent resin.
  • the second interlayer insulating film 256 is not provided with an opening corresponding to the position of the light emitting surface 253S.
  • the wiring 160a2 of the second wiring layer 160 is directly connected to the light emitting surface 253S.
  • the light emitting element 250a emits light from the light emitting surface 253S via the second interlayer insulating film 256.
  • the step of forming an opening in the second interlayer insulating film 256 and roughening the p-type semiconductor layer 253a can be omitted.
  • the second interlayer insulating film 256 is formed of, for example, a transparent organic insulating material.
  • a transparent resin material a silicon-based resin such as SOG (Spin On Glass), a novolak-type phenol-based resin, or the like is used. Similar to the other embodiments described above, the second interlayer insulating film 256 is insulation between light emitting elements and is provided for protection from the external environment.
  • the surface of the second interlayer insulating film 256 may be as flat as the second interlayer insulating film 156 so that the second wiring layer 160 can be formed.
  • the configuration including the surface resin layer 170, the transparent thin film adhesive layer 188, and the color filter 180 is provided as in the case of the other embodiments described above.
  • FIG. 15 is a schematic block diagram illustrating an image display device according to the present embodiment.
  • the image display device 201 of the present embodiment includes a display area 2, a row selection circuit 205, and a signal voltage output circuit 207.
  • the sub-pixels 220 are arranged in a grid pattern on the XY plane, as in the case of the other embodiments described above.
  • Pixel 10 includes a plurality of subpixels 220 that emit light of different colors, as in the case of the other embodiments described above.
  • the subpixel 220R emits red light.
  • the subpixel 220G emits green light.
  • the subpixel 220B emits blue light.
  • the emission color and brightness of one pixel 10 are determined by the three types of sub-pixels 220R, 220G, and 220B emitting light with desired brightness.
  • One pixel 10 is composed of three sub-pixels 220R, 220G, 220B, and the sub-pixels 220R, 220G, 220B are linearly arranged on the X-axis, for example, as in this example.
  • Each pixel 10 may have sub-pixels of the same color arranged in the same column, or sub-pixels of different colors may be arranged in each column as in this example.
  • the subpixel 220 includes a light emitting element 222, a selection transistor 224, a drive transistor 226, and a capacitor 228.
  • the selection transistor 224 may be displayed as T1
  • the drive transistor 226 may be displayed as T2
  • the capacitor 228 may be displayed as Cm.
  • the light emitting element 222 is provided on the power supply line 3 side, and the drive transistor 226 connected in series with the light emitting element 222 is provided on the ground line 4 side. That is, the drive transistor 226 is connected to the lower potential side than the light emitting element 222.
  • the drive transistor 226 is an n-channel transistor.
  • a selection transistor 224 is connected between the gate electrode of the drive transistor 226 and the signal line 208.
  • the capacitor 228 is connected between the gate electrode of the drive transistor 226 and the ground wire 4.
  • the row selection circuit 205 and the signal voltage output circuit 207 supply a signal voltage having a polarity different from that of the other embodiment described above to the signal line 208 in order to drive the drive transistor 226 which is an n-channel transistor.
  • the row selection circuit 205 supplies a selection signal to the scanning line 206 so as to sequentially select one row from the array of subpixels 220 in the m row.
  • the signal voltage output circuit 207 supplies a signal voltage having the required analog voltage value to each subpixel 220 in the selected row.
  • the drive transistor 226 of the subpixel 220 in the selected row causes a current corresponding to the signal voltage to flow through the light emitting element 222.
  • the light emitting element 222 emits light with a brightness corresponding to the flowing current.
  • any of the configurations of the subpixels 220, 220a, 220b, and 220c shown above can be included.
  • the modification of the subpixel can be applied to each of the embodiments described below.
  • 16A to 20C are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • 16A-18B show a procedure for forming a plug on the circuit board 1100.
  • a plug forming method different from the plug forming method described in the first embodiment is adopted.
  • the circuit board 1100 is prepared.
  • the circuit board 1100 to be prepared may be the same as in the case of the first embodiment.
  • the contact hole h is formed in the first interlayer insulating film 112.
  • the position where the contact hole h is formed is a position corresponding to the wiring 110d.
  • the contact hole h is formed deeper than the depth of reaching the wiring 110d from the first interlayer insulating film 112.
  • the depth of the contact hole h may be up to the surface of the wiring 110d if a sufficient exposed area of the wiring 110d can be secured.
  • the metal layer 1116 is formed over the first interlayer insulating film 112.
  • the contact hole h shown in FIG. 16B is embedded with the same material as the metal layer 1116.
  • a connecting portion 215k is formed in the embedded portion.
  • the plug 216k is formed into a desired shape from the metal layer 1116 shown in FIG. 17A by photolithography, dry etching, or the like.
  • the flattening film 1114 is applied so as to cover the first interlayer insulating film 112 and the plug 216k, and then fired.
  • the surface of the flattening film 1114 shown in FIG. 18A is polished so that the surface of the plug 216k is exposed.
  • the plug 216k and the flattening film 214 are collectively polished and flattened.
  • CMP is used for polishing the flattening film 1114. In this way, the plug 216k, the connecting portion 215k and the flattening film 214 are formed.
  • the first interlayer insulating film 112 is etched according to the shape of the plug 216k until it reaches at least the surface of the wiring 110d. To do. Then, as shown in FIGS. 17A and 17B, after forming the metal layer 1116, the metal layer 1116 is formed into a desired plug 216k shape. As shown in FIGS. 18A and 18B, after the flattening film 1114 is formed, the flattening film 1114 can be collectively flattened by CMP or the like to form the plug 216k and the flattening film 214.
  • the semiconductor growth substrate 1294 is prepared.
  • the semiconductor growth substrate 1294 includes a crystal growth substrate 1001, a buffer layer 1140, and a semiconductor layer 1150.
  • the buffer layer 1140 is formed on the crystal growth substrate 1001.
  • the semiconductor layer 1150 is formed on the buffer layer 1140.
  • the semiconductor layer 1150 includes a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151.
  • the p-type semiconductor layer 1153, the light emitting layer 1152, and the n-type semiconductor layer 1151 are laminated in the order of the p-type semiconductor layer 1153, the light emitting layer 1152, and the n-type semiconductor layer 1151 from the side of the buffer layer 1140.
  • the metal layer 1130 is formed on the exposed surface of the n-type semiconductor layer 1151.
  • a semiconductor growth substrate 1294 on which the metal layer 1130 is formed and a circuit board (third substrate) 1100 on which the plug 216k is formed are prepared.
  • the surface on which the plug 216k and the flattening film 214 of the circuit board 1100 are formed is arranged so as to face the exposed surface of the metal layer 1130 of the semiconductor growth substrate 1294.
  • the facing surfaces are joined to each other.
  • the bonding between the substrates is the same as in the case of the other embodiments described above.
  • a modified example of the manufacturing method described in relation to FIGS. 5A to 5C may be applied.
  • the semiconductor growth substrate one in which the semiconductor layer 1150 is directly formed on the crystal growth substrate 1001 without providing the buffer layer 1140 may be used.
  • the crystal growth substrate 1001 shown in FIG. 19B is removed by laser lift-off or the like.
  • the buffer layer 1140 shown in FIG. 19B is removed by wet etching or the like.
  • the buffer layer 1140 may be removed after etching the semiconductor layer 1150.
  • the semiconductor layer 1150 and the metal layer 1130 shown in FIG. 20A are formed into a desired shape by RIE or the like.
  • a third wiring layer 230 is formed from the metal layer 1130, and the third wiring layer 230 includes a light reflection plate 230a.
  • the outer circumference of the light reflecting plate 230a is formed so as to substantially coincide with the outer circumference of the light emitting element 250 projected on the light reflecting plate 230a in the XY plan view.
  • the semiconductor layer 1150 When the semiconductor layer 1150 is not over-etched, the semiconductor layer 1150 is etched to form the light emitting element 250, and then the metal layer 1130 is etched to form the third wiring layer 230.
  • the outer circumference of the light reflecting plate 230a includes the outer circumference of the light emitting element 250 projected on the light reflecting plate 230a in the XY plan view, and can be made larger than the outer circumference of the light emitting element 250.
  • the second interlayer insulating film 156 is formed so as to cover the flattening film 214, the third wiring layer 230, and the light emitting element 250.
  • a part of the second interlayer insulating film 156 is removed by etching to form an opening 158, and the light emitting surface 253S is the second interlayer insulating film. Exposed from 156.
  • the light emitting surface 253S of the exposed p-type semiconductor layer 253 is roughened in order to improve the luminous efficiency.
  • a second wiring layer 160 is formed on the second interlayer insulating film 156.
  • each wiring including the wiring 160a is formed by photolithography.
  • the wiring 160a is provided at a position separated from the p-type semiconductor layer 253.
  • a translucent conductive film covering the second wiring layer 160, the second interlayer insulating film 156, and the light emitting surface 253S is formed.
  • the translucent conductive film an ITO film, a ZnO film, or the like is preferably used.
  • the desired translucent electrode 159a is formed by photolithography.
  • the translucent electrode 159a is formed over the wiring 160a.
  • the translucent electrode 159a is formed over the light emitting surface 253S.
  • the translucent electrode 159a is formed between the wiring 160a and the light emitting surface 253S. Therefore, the wiring 160a and the p-type semiconductor layer 253 are electrically connected by the translucent electrode 159a.
  • 21A to 22B are schematic cross-sectional views illustrating a manufacturing method of a modified example of the image display device of the present embodiment.
  • 21A and 21B represent a manufacturing process for forming the subpixel 220b of the modification shown in FIG. 14A.
  • 22A and 22B represent a manufacturing process for forming the subpixel 220c of the modification shown in FIG. 14B. Since the steps of FIGS. 21A and 22A are both executed after the steps shown in FIG. 20B, the steps after FIG. 20B will be described in the following description.
  • the opening 158 is formed after the second interlayer insulating film 156 is formed so as to cover the flattening film 214, the third wiring layer 230, and the light emitting element 250. It is formed.
  • the opening 158 is formed so that the light emitting surface 253S is exposed from the second interlayer insulating film 156 by removing a part of the second interlayer insulating film 156. In this example, the light emitting surface 253S is roughened.
  • the second wiring layer 160 is formed.
  • the second wiring layer 160 includes wiring 160a1.
  • the wiring 160a1 is connected to the surface of the p-type semiconductor layer 253 including the light emitting surface 253S at one end of the wiring 160a1.
  • the surface to which one end of the wiring 160a1 is connected is a surface parallel to the light emitting surface 253S.
  • the second interlayer insulating film 256 is formed so as to cover the flattening film 214, the third wiring layer 230, and the light emitting element 250.
  • the second interlayer insulating film 256 is formed of a transparent resin.
  • the second wiring layer 160 is formed after the contact hole is formed in the second interlayer insulating film 256.
  • the second wiring layer 160 includes wiring 160a2.
  • the wiring 160a2 is connected to the surface of the p-type semiconductor layer 253 including the light emitting surface 253S via the contact hole.
  • the sub-pixel 220 of the image display device 201 of the present embodiment and the sub-pixels 220a, 220b, 220c of the modified example are formed.
  • the subpixels 220, 220a, 220b, 220c include the light reflection plate 230a in addition to the plug 216k, so that the plug 216k is used. It can be miniaturized.
  • FIG. 23 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • FIG. 23 schematically shows a cross section when the subpixel 320 is cut along a plane parallel to the XZ plane.
  • the light emitting element 150 is different from the case of the second embodiment and the modified example thereof in that the light emitting element 150 is provided on the plug 216a without passing through the light reflecting plate.
  • the same components as in the case of the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the subpixel 320 of the image display device of the present embodiment includes a transistor 103, a light emitting element 150, and a plug 216a.
  • the transistor 103 is formed on the first surface 102a of the substrate 102, as in the case of the other embodiments described above.
  • the transistor 103 includes a TFT channel 104 and a gate 107.
  • the TFT channel 104 includes regions 104s, 104i, 104d. Regions 104s, 104i, 104d are provided on the TFT underlayer film 106. The area 104i is provided between the areas 104s and 104d. The regions 104s and 104d are ohmicly connected to the vias 111s and 111d, respectively.
  • the transistor is a p-channel TFT.
  • the gate 107 is provided on the TFT channel 104 via the insulating layer 105.
  • the TFT channel 104 and the gate 107 are insulated from each other by an insulating layer 105.
  • Each region 104s, 104i, 104d and gate 107 of the TFT channel 104 are formed by the same material and manufacturing method as in the case of the first embodiment.
  • the vias 111s and 111d and the wirings 110s and 110d are configured in the same manner as in the case of the second embodiment and its modifications, and are formed of the same materials and manufacturing methods.
  • the light emitting element 150 is provided on the plug 216a.
  • the plug 216a is connected to the wiring 110d via the connecting portion 215a.
  • the light emitting element 150 includes a p-type semiconductor layer 153, a light emitting layer 152, and an n-type semiconductor layer 151.
  • the p-type semiconductor layer 153, the light emitting layer 152, and the n-type semiconductor layer 151 are laminated in the order of the p-type semiconductor layer 153, the light emitting layer 152, and the n-type semiconductor layer 151 from the plug 216a side toward the light emitting surface 151S. ing.
  • the p-type semiconductor layer 153 is electrically connected to the region 104d via the plug 216a, the connecting portion 215a, the wiring 110d, and the via 111d.
  • the wiring 110s is connected to the power supply line 3 of the circuit shown in FIG.
  • the wiring 110s is connected to the region 104s via the via 111s. Therefore, the region 104s is electrically connected to the power supply line 3 via the via 111s and the wiring 110s.
  • the outer circumference of the plug 216a is set to include the outer circumference of the light emitting element 150 when the light emitting element 150 is projected onto the plug 216a in an XY plan view.
  • the plug 216a functions as a light reflecting plate.
  • the plug 216a reflects the light scattered downward of the light emitting element 150 toward the light emitting surface 151S.
  • the plug 216a shields the light scattered downward from the light emitting element 150 and suppresses the arrival of the light at the circuit element such as the transistor 103.
  • the n-type semiconductor layer 151 has a light emitting surface 151S, and the light emitting surface 151S is exposed from the second interlayer insulating film 156 by the opening 158.
  • the second wiring layer 160 is formed on the second interlayer insulating film 156.
  • the second wiring layer 160 includes wiring 260k.
  • the wiring 260k is connected to, for example, the ground wire 4 of the circuit shown in FIG.
  • the translucent electrode 259k is provided over the wiring 260k.
  • the translucent electrode 259k is provided over the light emitting surface 151S.
  • the translucent electrode 259k is provided between the wiring 260k and the light emitting surface 151S. Therefore, the n-type semiconductor layer 151 is electrically connected to the ground wire 4 via the translucent electrode 259k and the wiring 260k.
  • a color filter 180 and the like are further provided.
  • 24A to 25C are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • a semiconductor growth substrate 1194 is prepared.
  • the semiconductor growth substrate 1194 includes a crystal growth substrate 1001, a buffer layer 1140, and a semiconductor layer 1150.
  • the buffer layer 1140 is formed on the crystal growth substrate 1001.
  • the semiconductor layer 1150 is formed on the buffer layer 1140.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.
  • the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 are laminated in the order of the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 from the side of the buffer layer 1140.
  • the metal layer may be formed on the exposed surface of the p-type semiconductor layer 1153.
  • a translucent conductive film may be provided between the p-type semiconductor layer 1153 and the metal layer.
  • a circuit board (second board) 1100 on which the semiconductor growth board 1194 and the plug 216a are formed is prepared.
  • the plug 216a and the connecting portion 215a are formed by applying the manufacturing steps described in connection with FIGS. 16A-18B.
  • the prepared semiconductor growth substrate 1194 and the circuit board 1100 on which the plug 216a is formed are joined to each other.
  • the bonding surface of the semiconductor growth substrate 1194 is an exposed surface of the p-type semiconductor layer 1153.
  • the exposed surface of the p-type semiconductor layer 1153 is a surface facing the surface provided with the light emitting layer 1152.
  • the joint surface of the circuit board 1100 on which the plug 216a is formed is a flattening surface of the plug 216a and the flattening film 214.
  • the crystal growth substrate 1001 is removed after wafer bonding between the semiconductor layer 1150 and the circuit board 1100.
  • the semiconductor layer 1150 shown in FIG. 25A is etched to form a light emitting element 250.
  • the buffer layer 1140 and the semiconductor layer 1150 shown in FIG. 25A are simultaneously molded by RIE or the like.
  • a second interlayer insulating film 156 covering the flattening film 214, the plug 116a, and the light emitting element 150 is formed.
  • An opening 158 is formed in the second interlayer insulating film 156 by removing a part of the second interlayer insulating film 156, and the light emitting surface 151S exposed from the opening 158 is roughened.
  • a second wiring layer 160 including the wiring 260k is formed, and a translucent electrode 259k is formed on the second wiring layer 160 by an ITO film or the like.
  • the resistance between the p-type semiconductor layer 153 and the transistor 103 can be reduced.
  • FIG. 26 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • FIG. 26 schematically shows a cross section when the subpixel 420 is cut along a plane parallel to the XZ plane.
  • the configuration of the light emitting element 150 is the same as in the case of the third embodiment. That is, the light emitting element 150 has a p-type semiconductor layer 153, a light emitting layer 152, and an n-type semiconductor layer 151 that are laminated from the lower layer to the upper layer.
  • the transistor 103 for driving the light emitting element 150 is a p-channel transistor, and the circuit configuration shown in FIG. 2, for example, is applied to the driving circuit of the subpixel 420.
  • the same components as those of the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the subpixel 420 of the image display device of the present embodiment includes a transistor 103, a light emitting element 150, a third wiring layer 430, and a plug 416a.
  • the p-type semiconductor layer 153 is connected to the drain electrode of the transistor 103 via the wiring 430a and the plug 416a of the third wiring layer 430.
  • the n-type semiconductor layer 151 is connected to, for example, the ground wire 4 of the circuit shown in FIG. 2 via the translucent electrode 259k of the second wiring layer 159 and the wiring 430k of the third wiring layer 430.
  • the structure of the transistor 103, the structure of the upper part of the transistor 103, and the wiring structure of the circuit board 100 are the same as those of the third embodiment described above, and detailed description thereof will be omitted.
  • the flattening film 214 and the plug 416a are formed on the first interlayer insulating film 112.
  • the flattening film 214 is also provided on the side surface of the plug 416a. That is, the plug 416a is embedded in the flattening film 214.
  • the exposed surface of the plug 416a from the flattening film 214 is formed in substantially the same plane as the flattening film 214. This plane is substantially parallel to the XY plane.
  • the plug 416a is connected to the wiring 110d by the connecting portion 215a provided in the first interlayer insulating film 112.
  • a third wiring layer (third wiring layer) 430 is provided on the flattening film 214 and the plug 416a.
  • the third wiring layer 430 includes wirings 430a and 430k.
  • the wiring 430a is provided on the plug 416a, and the wiring 430a and the plug 416a are electrically connected to each other.
  • a light emitting element 150 is provided on the wiring 430a.
  • the light emitting element 150 is laminated in the order of the p-type semiconductor layer 153, the light emitting layer 152, and the n-type semiconductor layer 151 from the side of the wiring 430a toward the side of the light emitting surface 151S. That is, the wiring 430a is connected to the p-type semiconductor layer 153.
  • the wiring 430a is ohmic-connected to the p-type semiconductor layer 153 and is connected to the wiring 110d via the plug 416a and the connecting portion 215a.
  • the wiring 430a also functions as a light reflection plate. That is, the outer circumference of the wiring 430a is set to include the outer circumference of the light emitting element 150 projected on the wiring 430a in the XY plan view.
  • the wiring 430k is connected to, for example, the ground wire 4 of the circuit shown in FIG.
  • the wiring 430k is provided so as to surround the wiring 430a, for example.
  • the second interlayer insulating film 156 is formed on the flattening film 214, the third wiring layer 430, and the light emitting element 150.
  • the second interlayer insulating film 156 has openings 158 and 462.
  • the opening 158 is provided at a position corresponding to the light emitting element 150.
  • the opening 158 exposes the light emitting surface 151S from the second interlayer insulating film 156 by removing a part of the second interlayer insulating film 156.
  • the opening 462 is provided at a position corresponding to the wiring 430k.
  • the opening 462 exposes a part of the wiring 430k from the second interlayer insulating film 156 by removing a part of the second interlayer insulating film 156.
  • the translucent electrode 259k is provided over the light emitting surface 151S.
  • the translucent electrode 259k is provided over the wiring 430k exposed from the second interlayer insulating film 156 through the opening 462.
  • the translucent electrode 259k is provided over the wiring 430k exposed from the light emitting surface 151S and the second interlayer insulating film 156.
  • the translucent electrode 259k electrically connects the n-type semiconductor layer 151 and the wiring 430k.
  • FIG. 27 is a schematic cross-sectional view illustrating a part of a modified example of the image display device according to the present embodiment.
  • the light emitting element 150 is different from the case of the fourth embodiment described above in that it is driven by the n-channel transistor 203.
  • the configuration of the light emitting element 150 is the same as that of the fourth embodiment.
  • the circuit configuration shown in FIG. 15 is applied to the drive circuit for driving the light emitting element 150 with the transistor 203.
  • the subpixel 420a includes the plug 416k.
  • the plug 416k is connected to the wiring 110d via the connection portion 415k.
  • a wiring 430k is provided on the plug 416k, and the plug 416k is electrically connected to the wiring 430k.
  • the wiring 430k is exposed from the second interlayer insulating film 156 through the opening 462.
  • the wiring 430k exposed from the second interlayer insulating film 156 is connected to the translucent electrode 259k.
  • the translucent electrode 259k is provided over the light emitting surface 151S and is connected to the n-type semiconductor layer 151.
  • a p-type semiconductor layer 153 is provided on the wiring 430a, and the p-type semiconductor layer 153 is electrically connected to the wiring 430a.
  • the wiring 430a is electrically connected to, for example, the power supply line 3 shown in FIG. That is, in this modification, a drive circuit as shown in FIG. 15 is applied in which the light emitting element 150 provided on the power supply line 3 side is driven by the transistor 203 provided on the ground line 4 side.
  • FIGS. 19A to 20A are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • the second embodiment described above is described until the semiconductor layer 1150 in which the metal layer 1130 is formed is bonded to the circuit board 1100 in which the plug is formed. It is the same as the case of.
  • the manufacturing process after wafer bonding and removal of the crystal growth substrate 1001 will be described.
  • the p-type semiconductor layer 1153 was formed on the crystal growth substrate 1001 side as shown in FIGS. 19A to 20A, but in the present embodiment, as shown in FIG. 3A and the like.
  • a semiconductor growth substrate having an n-type semiconductor layer 1151 formed on the crystal growth substrate 1001 side and a metal layer 1130 formed on an exposed surface of the p-type semiconductor layer 1153 is used.
  • a layer of a conductive thin film having hole injection property may be provided between the p-type semiconductor layer 1153 and the metal layer 1130.
  • the semiconductor layer 1150 is processed by RIE or the like to form the light emitting element 150.
  • the metal layer 1130 is processed by dry etching or wet etching to form a third wiring layer 430 including the wirings 430a and 430k.
  • a second interlayer insulating film 156 is formed so as to cover the third wiring layer 430, the flattening film 214, and the light emitting element 150.
  • Openings 158 and 462 are formed in the second interlayer insulating film 156.
  • a part of the second interlayer insulating film 156 is etched in the opening 158 until it reaches the n-type semiconductor layer 151, and the light emitting surface 151S is exposed from the second interlayer insulating film 156.
  • the light emitting surface 151S is roughened.
  • a part of the second interlayer insulating film 156 is etched in the opening 462 until the wiring 430k is reached, and the wiring 430k is exposed from the second interlayer insulating film 156.
  • the second wiring layer 159 is formed on the second interlayer insulating film 156.
  • the second wiring layer 159 includes a translucent electrode 259k.
  • the translucent electrode 259k electrically connects the n-type semiconductor layer 151 and the wiring 430k.
  • a color filter is formed as in the case of other embodiments.
  • the image display device of the present embodiment can be manufactured.
  • the image display device of the present embodiment has the same effects as those of the other embodiments described above, and further has the following effects.
  • the subpixel 420 of the image display device of the present embodiment makes an electrical connection on the light emitting surface 151S side with a translucent electrode 259k, and makes an electrical connection on the side facing the light emitting surface 151S with the wiring 430a, the plug 416a, and the plug 416a. This is done via the connection portion 215a. Therefore, all the wiring on the light emitting surface 151S side can be made into a translucent electrode, the luminous efficiency of the light emitting element 150 can be improved, and at the same time, the cost of the wiring process can be reduced.
  • the degree of freedom of the wiring pattern of the power supply line and the ground line etc. can be improved, and the design efficiency of the image display device can be improved.
  • the subpixel 420a of the modified example since the electrical connection on the light emitting surface 151S side is made by the translucent electrode 259k, the luminous efficiency of the light emitting element 150 can be improved and the wiring process cost can be reduced. Further, by changing the connection destinations of the plugs 430k and 416k, an appropriate drive circuit can be arbitrarily selected.
  • FIG. 29 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • FIG. 29 schematically shows a cross section when the subpixels 520-1 and 520-2 are cut along a plane parallel to the XZ plane.
  • the image display device of the present embodiment includes subpixels 520-1 and 520-2.
  • Subpixels 520-1 and 520-2 include a common substrate 402.
  • the substrate 402 includes a first surface 402a.
  • Circuit elements such as transistors 103-1 and 103-2 are provided on the first surface 402a.
  • the superstructure including the circuit element, the wiring layer, and the like is formed on the first surface 402a.
  • the substrate 402 has flexibility.
  • the substrate 402 is made of, for example, a polyimide resin or the like.
  • the first interlayer insulating film 112, the second interlayer insulating film 156, the first wiring layer 110, the second wiring layer 159, and the like are materials having a certain degree of flexibility depending on the flexibility of the substrate 402. It is preferably formed.
  • the first wiring layer 110 having the longest wiring length has the highest risk of being destroyed at the time of bending. Therefore, various film thicknesses, film qualities, and materials are adjusted so that the neutral surface including a plurality of protective films added to the front surface and the back surface as necessary is the position of the first wiring layer 110. Is desirable.
  • the structure above the TFT underlayer film 106 is the same as in the case of the first embodiment described above.
  • the configurations of other embodiments can also be easily applied.
  • FIG. 30A and 30B are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • a circuit board 5100 different from that of the other embodiments described above is prepared.
  • the circuit board (third board) 5100 includes two layers of boards 102 and 402.
  • the substrate 102 is, for example, a glass substrate.
  • the substrate (fourth substrate) 402 is provided on the first surface 102a of the substrate 102.
  • the substrate 402 is formed by applying and firing a polyimide material on the first surface 102a of the substrate 102.
  • An inorganic film such as SiN x may be further sandwiched between the two layers of substrates 102 and 402.
  • the TFT lower layer film 106, the circuit 101, and the first interlayer insulating film 112 are provided on the first surface 402a of the substrate 402.
  • the first surface 402a of the substrate 402 is a surface facing the surface on which the substrate 102 is provided.
  • the substrate 102 is removed from the structure in which the superstructure including the color filter (not shown) is formed, and a new circuit board 5100a is formed.
  • a new circuit board 5100a is formed for removing the substrate 102.
  • laser lift-off or the like is used for removing the substrate 102.
  • the removal of the substrate 102 is not limited to the above-mentioned time point, but can be performed at another appropriate time point.
  • the substrate 102 may be removed after wafer bonding or before the formation of the color filter. By removing the substrate 102 at an earlier point in time, defects such as cracks and chips in the manufacturing process can be reduced.
  • the substrate 402 Since the substrate 402 has flexibility, it can be bent as an image display device, and can be attached to a curved surface, used for a wearable terminal, or the like without any discomfort.
  • FIG. 31 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment. As shown in FIG. 31, the image display device includes a subpixel group 620.
  • the subpixel group 620 includes a plurality of transistors 103-1 and 103-2, a first wiring layer (first wiring layer) 610, a first interlayer insulating film (first insulating film) 112, and plugs 616a1, 616a2, a semiconductor layer 650, a second interlayer insulating film (second insulating film) 656, and a second wiring layer (second wiring layer) 660 are included.
  • the circuit configuration shown in FIG. 2 is applied to the drive circuit.
  • the n-type semiconductor layer and the p-type semiconductor layer of the semiconductor layer can be interchanged up and down, and the semiconductor layer can be driven by an n-channel transistor. In that case, the circuit configuration of FIG. 15 is applied to the drive circuit.
  • the semiconductor layer 650 includes two light emitting surfaces 651S1 and 651S2, and the subpixel group 620 substantially includes two subpixels.
  • the display area is formed by arranging the subpixel group 620 including substantially two subpixels in a grid pattern.
  • Transistors 103-1 and 103-2 are formed on TFT channels 104-1 and 104-2, respectively.
  • TFT channels 104-1 and 104-2 contain p-shaped doped regions, including a channel region between these regions.
  • An insulating layer 105 is formed on the TFT channels 104-1 and 104-2, and gates 107-1 and 107-2 are formed via the insulating layer 105, respectively.
  • Gates 107-1 and 107-2 are gates of transistors 103-1 and 103-2.
  • transistors 103-1 and 103-2 are p-channel TFTs.
  • An insulating film 108 covers the two transistors 103-1 and 103-2.
  • the first wiring layer 610 is formed on the insulating film 108.
  • Vias 111s1,111d1 are provided between the p-shaped doped region of the transistor 103-1 and the first wiring layer 610.
  • Vias 111s2 and 111d2 are provided between the p-shaped doped region of the transistor 103-2 and the first wiring layer 610.
  • the first wiring layer 610 includes wirings 610s1,610s2,610d1,610d2.
  • the wiring 610s1 is connected to the region corresponding to the source electrode of the transistor 103-1 via the via 111s1.
  • the wiring 610s2 is connected to the region corresponding to the source electrode of the transistor 103-2 via the via 111s2.
  • the wiring 610d1 is connected to the region corresponding to the drain electrode of the transistor 103-1 via the via 111d1.
  • the wiring 610d2 is connected to the region corresponding to the drain electrode of the transistor 103-2 via the via 111d2.
  • the first interlayer insulating film 112 covers the insulating film 108, the first wiring layer 610, and the connecting portions 615a1, 615a2.
  • the flattening film 214 is formed on the first interlayer insulating film 112.
  • the plugs 616a1 and 616a2 are embedded in the flattening film 214, and the flattening film 214 and the plugs 616a1 and 616a2 have surfaces that are in the same plane in the XY plan view, respectively.
  • This surface is a surface facing the surface on the 112 side of the first interlayer insulating film. That is, a flattening film 214 is provided between the plugs 616a1 and 616a2.
  • connection portion 615a1 is provided between the plug 616a1 and the wiring 610d1.
  • the connection portion 615a1 electrically connects the plug 616a1 and the wiring 610d1.
  • the connection portion 615a2 is provided between the plug 616a2 and the wiring 610d2.
  • the connection portion 615a2 electrically connects the plug 616a2 and the wiring 610d2.
  • the semiconductor layer 650 is provided on the flattening film 214 and the plugs 616a1 and 616a2.
  • the semiconductor layer 650 includes a p-type semiconductor layer 653, a light emitting layer 652, and an n-type semiconductor layer 651.
  • the semiconductor layer 650 is laminated in the order of the p-type semiconductor layer 653, the light emitting layer 652, and the n-type semiconductor layer 651 from the side of the plugs 616a1 and 616a2 toward the side of the light emitting surfaces 651S1 and 651S2.
  • the plugs 616a1 and 616a2 are connected to the p-type semiconductor layer 653.
  • the second interlayer insulating film (second insulating film) 656 covers the flattening film 214 and the plugs 616a1 and 616a2.
  • the second interlayer insulating film 656 covers a part of the semiconductor layer 650.
  • the second interlayer insulating film 656 covers the surface of the n-type semiconductor layer 651 except for the light emitting surface (exposed surface) 651S1 and 651S2 of the semiconductor layer 650.
  • the second interlayer insulating film 656 covers the side surface of the semiconductor layer 650.
  • the second interlayer insulating film 656 is preferably a white resin. As the white resin, the same material as the second interlayer insulating film 156 in the case of the other embodiment described above is used.
  • Apertures 658-1 and 658-2 are formed in the portion of the semiconductor layer 650 that is not covered with the second interlayer insulating film 656.
  • the openings 658-1 and 658-2 are formed at positions corresponding to the light emitting surfaces 651S1 and 651S2.
  • the light emitting surfaces 651S1 and 651S2 are formed at distant positions on the n-type semiconductor layer 651.
  • the light emitting surface 651S1 is provided at a position closer to the transistor 103-1 on the n-type semiconductor layer 651.
  • the light emitting surface 651S2 is provided at a position closer to the transistor 103-2 on the n-type semiconductor layer 651.
  • the openings 658-1 and 658-2 are, for example, square or rectangular in XY plan view.
  • the shape is not limited to a square, and may be a polygon such as a circle, an ellipse, or a hexagon.
  • the light emitting surfaces 651S1 and 651S2 are also squares, rectangles, other polygons, circles, etc. in XY plan view.
  • the shapes of the light emitting surfaces 651S1 and 651S2 may be similar to or different from the shapes of the openings 658-1 and 658-2.
  • the second wiring layer 660 is provided on the second interlayer insulating film 656.
  • the second wiring layer 660 includes the wiring 660k.
  • the wiring 660k is provided between the openings 658-1 and 658-2.
  • the second interlayer insulating film 656 on which the wiring 660k is provided is provided on the n-type semiconductor layer 651.
  • the wiring 660k is connected to a ground wire (not shown).
  • the code of the second wiring layer 660 is written together with the code of the wiring 660k to indicate that the second wiring layer 660 includes the wiring 660k. The same applies to FIG. 34, which will be described later.
  • the translucent electrodes 659k are provided over the light emitting surfaces 651S1 and 651S2 exposed from the openings 658-1 and 658-2, respectively.
  • the translucent electrode 659k is provided on the wiring 660k.
  • the translucent electrode 659k is provided between the light emitting surface 651S1 and the wiring 660k, and is provided between the light emitting surface 651S2 and the wiring 660k.
  • the translucent electrode 659k electrically connects the light emitting surfaces 651S1, 651S2 and the wiring 660k.
  • the translucent electrode 659k is formed of, for example, an ITO film or the like.
  • the translucent electrode 659k is connected to the light emitting surfaces 651S1 and 651S2 exposed from the openings 658-1 and 658-2. Therefore, the electrons supplied from the translucent electrode 659k are supplied to the n-type semiconductor layer 651 from the exposed light emitting surfaces 651S1 and 651S2, respectively. On the other hand, holes are supplied to the p-type semiconductor layer 653 via the plugs 616a1 and 616a2, respectively.
  • Transistors 103-1 and 103-2 are driving transistors of adjacent subpixels, and are driven sequentially. Therefore, holes supplied from either one of the two transistors 103-1 and 103-2 are injected into the light emitting layer 652, electrons supplied from the wiring 660k are injected into the light emitting layer 652, and the light emitting layer 652 is formed. It emits light.
  • the opening 658-1 and the light emitting surface 651S1 are provided at a position closer to the transistor 103-1 than the position of the transistor 103-2. Therefore, when the transistor 103-1 is turned on, holes are injected through the wiring 610d1, the connection portion 615a1 and the plug 616a1, and the light emitting surface 651S1 emits light.
  • the opening 658-2 and the light emitting surface 651S2 are provided at positions closer to the transistor 103-2 than the position of the transistor 103-1. Therefore, when the transistor 103-2 is turned on, the light emitting surface 651S2 emits light via the wiring 610d2, the connection portion 615a2, and the plug 616a2.
  • the outer circumference of the plugs 616a1 and 616a2 is included in the outer circumference of the semiconductor layer 650. That is, the area of the plugs 616a1 and 616a2 in the XY plan view is set smaller than the area of the semiconductor layer 650 in the XY plan view.
  • the plugs 616a1 and 616a2 also function as light reflection plates as follows.
  • the outer circumference of the plug 616a1 is set to include the outer circumference of the light emitting surface 651S1 in XY plan view.
  • the outer circumference of the plug 616a2 is set to include the outer circumference of the light emitting surface 651S2 in XY plan view.
  • the resistance of the n-type semiconductor layer 651 and the p-type semiconductor layer 653 suppresses the drift current flowing in the direction parallel to the XY plane. Therefore, the electrons injected from the light emitting surfaces 651S1 and 651S2 and the holes injected from the plugs 616a1 and 616a2 travel almost straight. The outside of the light emitting surfaces 651S1 and 651S2 is rarely the light emitting source. Therefore, the plugs 616a1 and 616a2 function as light reflection plates by setting the outer circumference of the plug 616a1 to include the outer circumference of the light emitting surface 651S1 and the outer circumference of the plug 616a2 to include the outer circumference of the light emitting surface 651S2.
  • the downward scattered light from the semiconductor layer 650 is reflected by the plugs 616a1 and 616a2 toward the light emitting surfaces 651S1 and 651S2.
  • the plugs 616a1 and 616a2 function as light-shielding plates.
  • the downward scattered light from the semiconductor layer 650 is suppressed from reaching the transistors 103-1 and 103-2 by the plugs 6161a1 and 616a2.
  • FIG. 32A to 33B are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • a semiconductor growth substrate 1194 and a circuit board 6100 on which plugs 616a1 and 616a2 are formed are prepared.
  • the semiconductor growth substrate 1194 includes a crystal growth substrate 1001, a buffer layer 1140, and a semiconductor layer 1150.
  • the semiconductor growth substrate 1194 includes a semiconductor layer 1150 formed via a buffer layer 1140 provided on the crystal growth substrate 1001.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.
  • the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 are laminated in the order of the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 from the side of the buffer layer 1140.
  • the semiconductor layer 1150 is formed by epitaxial growth by MOCVD or the like, as in the case of the other embodiments described above.
  • the exposed surface of the p-type semiconductor layer 1153 is bonded to the flat surface formed on the circuit board 6100 by the plugs 616a1, 616a2 and the flattening film 214 by wafer bonding.
  • the circuit board 6100 has the same circuit configuration as in the first embodiment and the third embodiment, and is almost the same as the structure already described in most parts.
  • the reference numerals of the wirings included in the first wiring layer 610 and the first wiring layer 610 are changed, and the other components are the same as in the case of the first embodiment and the third embodiment. Yes, detailed description will be omitted as appropriate.
  • the crystal growth substrate 1001 shown in FIG. 32A is removed.
  • the semiconductor layer 1150 shown in FIG. 32B is etched by RIE or the like to form the semiconductor layer 650.
  • a second interlayer insulating film 656 that covers the flattening film 214, the plugs 616a1, 616a2, and the semiconductor layer 650 is formed.
  • a second wiring layer 660 is formed on the second interlayer insulating film 656, and a wiring 660k or the like is formed by etching.
  • the opening 658-1 is formed by removing a part of the second interlayer insulating film 656 at the position corresponding to the light emitting surface 651S1.
  • the opening 658-2 is formed by removing a part of the second interlayer insulating film 656 at the position corresponding to the light emitting surface 651S2.
  • the light emitting surfaces 651S1 and 651S2 exposed from the second interlayer insulating film 656 are roughened, respectively.
  • the translucent electrode 659k is formed on the second interlayer insulating film 656.
  • the translucent electrode 659k electrically connects the n-type semiconductor layer 651 and the wiring 660k via the light emitting surface 651S1.
  • the translucent electrode 659k electrically connects the n-type semiconductor layer 651 and the wiring 660k via the light emitting surface 651S2.
  • the subpixel group 620 having the semiconductor layer 650 sharing the two light emitting surfaces 651S1 and 651S2 is formed.
  • two light emitting surfaces 651S1 and 651S2 are provided on one semiconductor layer 650, but the number of light emitting surfaces is not limited to two, and three or more light emitting surfaces are one semiconductor. It can also be provided on layer 650. As an example, one row or two rows of subpixels may be realized by a single semiconductor layer 650. As a result, as will be described later, it is possible to reduce the recombination current that does not contribute to light emission per light emitting surface and increase the effect of realizing a finer light emitting element.
  • FIG. 34 is a schematic cross-sectional view illustrating a part of the image display device according to the modified example of the present embodiment.
  • This modification is different from the case of the sixth embodiment described above in that two n-type semiconductor layers 6651a1 and 6651a2 are provided on the light emitting layer 652.
  • the same components are designated by the same reference numerals and detailed description thereof will be omitted as appropriate.
  • the image display device of this modified example includes a sub-pixel group 620a.
  • the subpixel group 620a includes a semiconductor layer 650a.
  • the semiconductor layer 650a includes a p-type semiconductor layer 653, a light emitting layer 652, and n-type semiconductor layers 6651a1 and 6651a2.
  • the p-type semiconductor layer 653, the light emitting layer 652, and the n-type semiconductor layers 6651a1, 6651a2 are laminated in this order from the side of the first interlayer insulating film 112 toward the light emitting surface 6651S1,6651S2.
  • the n-type semiconductor layers 6651a1 and 6651a2 are arranged on the light emitting layer 652 so as to be separated from each other along the X-axis direction.
  • a second interlayer insulating film 656 is provided between the n-type semiconductor layers 6651a1 and 6651a2, and the n-type semiconductor layers 6651a1 and 6651a2 are separated by a second interlayer insulating film 656.
  • the n-type semiconductor layers 6651a1 and 6651a2 have substantially the same shape in XY plan view, and the shape is substantially square or rectangular, and may be another polygonal shape, circular shape, or the like.
  • the n-type semiconductor layers 6651a1 and 6651a2 have light emitting surfaces 6651S1 and 6651S2, respectively.
  • the light emitting surfaces 6651S1 and 6651S2 are the surfaces of the n-type semiconductor layers 6651a1 and 6651a2 exposed by the openings 658-1 and 658-2, respectively.
  • the shapes of the light emitting surfaces 6651S1 and 6651S2 in the XY plan view have substantially the same shape as the shape of the light emitting surface in the case of the sixth embodiment, and have a shape such as a square.
  • the shape of the light emitting surfaces 6651S1 and 6651S2 is not limited to the square as in the present embodiment, and may be a polygon such as a circle, an ellipse, or a hexagon.
  • the shapes of the light emitting surfaces 6651S1 and 6651S2 may be similar to or different from the shapes of the openings 658-1 and 658-2.
  • Translucent electrodes 659k are provided on the light emitting surfaces 6651S1 and 6651S2, respectively.
  • the translucent electrode 659k is also provided on the wiring 660k.
  • the translucent electrode 659k is provided between the wiring 660k and the light emitting surface 6651S1, and is provided between the wiring 660k and the light emitting surface 6651S2.
  • the translucent electrode 659k electrically connects the wiring 660k and the light emitting surfaces 6651S1 and 6651S2.
  • 35A and 35B are schematic cross-sectional views illustrating a method of manufacturing an image display device of this modified example.
  • the steps described in FIGS. 32A and 32B in the case of the sixth embodiment until the circuit board 6100 in which the plugs 616a1, 616a2 and the connecting portions 615a1, 615a2 are formed are joined to the semiconductor layer 1150.
  • the same process as above is applied.
  • the steps after the step described in FIG. 32B will be described.
  • the semiconductor layer 1150 shown in FIG. 32B is etched to form the light emitting layer 652 and the p-type semiconductor layer 653. Further etching is performed to form two n-type semiconductor layers 6651a1 and 6651a2.
  • the n-type semiconductor layers 6651a1 and 6651a2 may be formed by deeper etching.
  • etching for forming the n-type semiconductor layers 6651a1 and 6651a2 may be performed to a depth that reaches the inside of the light emitting layer 652 or the p-type semiconductor layer 653.
  • the etching position of the n-type semiconductor layer 1151 is 1 ⁇ m or more away from the outer periphery of the light emitting surfaces 6651S1 and 6651S2 of the n-type semiconductor layer described later.
  • an interlayer insulating film covering the flattening film 214, the plugs 616a1, 616a2, and the semiconductor layer 650a is formed.
  • a second wiring layer 660 is formed on the second interlayer insulating film 656, and a wiring 660k or the like is formed by etching.
  • the openings 658-1 and 658-2 are formed, respectively.
  • the light emitting surfaces 6651S1 and 6651S2 of the p-shaped semiconductor layer exposed by the openings 658-1 and 658-2 are roughened, respectively. After that, the translucent electrode 659k is formed.
  • the subpixel group 620a having two light emitting surfaces 6651S1 and 6651S2 is formed.
  • the number of light emitting surfaces is not limited to two, and three or more light emitting surfaces are provided on one semiconductor layer 650a. May be good.
  • FIG. 36 is a graph illustrating the characteristics of the pixel LED element.
  • the vertical axis of FIG. 36 represents the luminous efficiency [%].
  • the horizontal axis represents the current density of the current flowing through the pixel LED element as a relative value.
  • the luminous efficiency of the pixel LED element increases substantially constant or monotonously.
  • the luminous efficiency decreases monotonically. That is, the pixel LED element has an appropriate current density that maximizes the luminous efficiency.
  • the light emitting element is formed by individually separating all the layers of the semiconductor layer 1150 including the light emitting layer by etching or the like. At this time, the joint surface between the light emitting layer and the n-type semiconductor layer is exposed at the end. Similarly, the joint surface between the light emitting layer and the p-type semiconductor layer is exposed at the end.
  • the ends are formed in all directions for each light emitting element, so that recombination may occur at a total of eight ends.
  • the semiconductor layers 650 and 650a having two light emitting surfaces have four ends. Since the region between the openings 658-1 and 658-2 has little injection of electrons and holes and hardly contributes to light emission, it can be considered that the number of ends contributing to light emission is six. As described above, in the present embodiment, the number of ends of the semiconductor layer is substantially reduced to reduce recombination that does not contribute to light emission, and the reduction in recombination current makes it possible to reduce the drive current. To.
  • the distance between the light emitting surfaces 651S1 and 651S2 in the subpixel group 620 of the sixth embodiment is used. Becomes shorter.
  • the p-type semiconductor layer 653 is shared, a part of the electrons injected to the side of the adjacent light emitting surface may be diverted, and the light emitting surface on the non-driven side may emit a small amount of light. ..
  • the p-type semiconductor layer is separated for each light emitting surface, it is possible to reduce the occurrence of slight light emission on the light emitting surface on the side that is not driven.
  • the semiconductor layer including the light emitting layer is laminated in the order of the n-type semiconductor layer, the light emitting layer, and the p-type semiconductor layer from the side of the first interlayer insulating film 112, and the p-type semiconductor layer is exposed. It is preferable from the viewpoint of roughening the surface to improve the luminous efficiency.
  • the p-type semiconductor layer and the n-type semiconductor layer may be laminated in the order of the p-type semiconductor layer, the light emitting layer, and the n-type semiconductor layer by changing the stacking order.
  • the image display device described above can be an image display module having an appropriate number of pixels, for example, a computer display, a television, a portable terminal such as a smartphone, a car navigation system, or the like.
  • FIG. 37 is a block diagram illustrating an image display device according to the present embodiment.
  • FIG. 37 shows the main parts of the configuration of a computer display.
  • the image display device 701 includes an image display module 702.
  • the image display module 702 is, for example, an image display device having the configuration of the first embodiment described above.
  • the image display module 702 includes a display area 2 in which a plurality of subpixels including subpixels 20-1 and 20-2 are arranged, a row selection circuit 5, and a signal voltage output circuit 7.
  • the image display device 701 further includes a controller 770.
  • the controller 770 inputs control signals separated and generated by an interface circuit (not shown) to control the drive and drive order of each subpixel with respect to the row selection circuit 5 and the signal voltage output circuit 7.
  • the image display device described above can be an image display module having an appropriate number of pixels, for example, a computer display, a television, a portable terminal such as a smartphone, a car navigation system, or the like.
  • FIG. 38 is a block diagram illustrating an image display device according to a modified example of the present embodiment.
  • FIG. 38 shows the configuration of a high-definition flat-screen television.
  • the image display device 801 includes an image display module 802.
  • the image display module 802 is, for example, an image display device 1 having the configuration in the case of the first embodiment described above.
  • the image display device 801 includes a controller 870 and a frame memory 880.
  • the controller 870 controls the drive order of each subpixel in the display area 2 based on the control signal supplied by the bus 840.
  • the frame memory 880 stores display data for one frame and is used for processing such as smooth moving image reproduction.
  • the image display device 801 has an I / O circuit 810.
  • the I / O circuit 810 provides an interface circuit or the like for connecting to an external terminal, a device, or the like.
  • the I / O circuit 810 includes, for example, a USB interface for connecting an external hard disk device or the like, an audio interface, or the like.
  • the image display device 801 has a receiving unit 820 and a signal processing unit 830.
  • An antenna 822 is connected to the receiving unit 820, and a necessary signal is separated and generated from the radio wave received by the antenna 822.
  • the signal processing unit 830 includes a DSP (Digital Signal Processor), a CPU (Central Processing Unit), etc., and the signal separated and generated by the receiving unit 820 is converted into image data, audio data, etc. by the signal processing unit 830. Separated and generated.
  • an image display device provided with an image display module having an appropriate screen size and resolution can be a mobile information terminal such as a smartphone or a car navigation system.
  • the image display module in the case of the present embodiment is not limited to the configuration of the image display device in the case of the first embodiment, and may be a modified example thereof or the case of another embodiment.
  • FIG. 39 is a perspective view schematically illustrating an image display device of the first to sixth embodiments and modified examples thereof.
  • a light emitting circuit unit 172 having a large number of subpixels is provided on the circuit board 100.
  • a color filter 180 is provided on the light emitting circuit unit 172.
  • the structure including the circuit board 100, the light emitting circuit unit 172, and the color filter 180 is referred to as an image display module 702 and 802, and is incorporated in the image display devices 701 and 801.
  • 1,201,701,801 image display device 2 display area, 3 power supply line, 4 ground line, 5,205 line selection circuit, 6,206 scanning line, 7,207 signal voltage output circuit, 8,208 signal line, 10 pixels, 20-1, 20-2, 20a, 20b, 220, 220a, 320, 420, 420a, 520-1,520-2, 620, 620a subpixels, 22,222 light emitting elements, 24,224 selective transistors , 26,226 drive transistor, 28,228 capacitor, 100,1100,5100,5100a, 6100 circuit board, 101 circuit, 103-1,103-2,203 transistor, 104-1,104-2,204 TFT channel, 105 insulating layer, 107,107-1,107-2 gate, 108 insulating film, 110,610 first wiring layer, 112 first interlayer insulating film, 150,250 light emitting element, 116a1,116a2,216a, 216k, 416a, 416k plug, 156,256,656 second interlayer insulating film, 159,160,

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Abstract

実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、透光性基板上の回路素子と前記回路素子上の第１配線層と前記回路素子および前記第１配線層を覆う第１絶縁膜とを含む第３基板を準備する工程と、前記第１配線層に接続された第１メタル層を形成する工程と、前記第２基板を前記第３基板に貼り合わせる工程と、前記半導体層から発光素子を形成する工程と、前記第１メタル層から前記発光素子に電気的に接続されたプラグを形成する工程と、前記プラグ、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜から発光面を露出させる工程と、前記発光面に電気的に接続される第２配線層を形成する工程と、を備える。

Description

画像表示装置の製造方法および画像表示装置
　本発明の実施形態は、画像表示装置の製造方法および画像表示装置に関する。
　高輝度、広視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。
　自発光素子として、微細発光素子であるマイクロＬＥＤを用いた表示装置の登場が期待されている。マイクロＬＥＤを用いた表示装置の製造方法として、個々に形成されたマイクロＬＥＤを駆動回路に順次転写する方法が紹介されている。しかしながら、フルハイビジョンや４Ｋ、８Ｋ等と高画質になるにつれて、マイクロＬＥＤの素子数が多くなると、多数のマイクロＬＥＤを個々に形成して、駆動回路等を形成した基板に順次転写するのでは、転写工程に膨大な時間を要する。さらに、マイクロＬＥＤと駆動回路等との接続不良等が発生し、歩留りの低下を生じるおそれがある。
　Ｓｉ基板上に発光層を含む半導体層を成長させ、半導体層に電極を形成した後、駆動回路が形成された回路基板に貼り合わせる技術が知られている（たとえば、特許文献１）。
特開２００２－１４１４９２号公報
　本発明の一実施形態は、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法を提供する。
　本発明の一実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、透光性基板上に形成された回路素子と、前記回路素子上に形成された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第３基板を準備する工程と、前記第１絶縁膜上に形成され前記第１配線層に接続された第１メタル層を形成する工程と、前記第２基板を前記第３基板に貼り合わせ、前記第１メタル層を前記半導体層に電気的に接続する工程と、前記半導体層をエッチングして発光素子を形成する工程と、前記第１メタル層をエッチングして前記発光素子に電気的に接続されたプラグを形成する工程と、前記プラグ、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜の一部を除去して前記発光素子の前記第１絶縁膜の側の面に対向する発光面を露出させる工程と、前記発光面に電気的に接続される第２配線層を形成する工程と、を備える。
　本発明の一実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、透光性を有する基板上に形成された回路素子と、前記回路素子上に形成された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第３基板を準備する工程と、前記第１絶縁膜上に形成され前記第１配線層に接続されたプラグを形成する工程と、前記第２基板を前記第３基板に貼り合わせ、前記プラグを前記半導体層に電気的に接続する工程と、前記半導体層をエッチングして発光素子を形成する工程と、前記プラグ、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜の一部を除去して前記発光素子の前記第１絶縁膜の側の面に対向する発光面を露出させる工程と、前記発光面に電気的に接続される第２配線層を形成する工程と、を備える。
　本発明の一実施形態に係る画像表示装置は、第１面を有する透光性基板と、前記第１面上に設けられた回路素子と、前記回路素子上に設けられ、前記回路素子に電気的に接続された第１配線層と、前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられ前記第１配線層に接続された第１プラグと、前記第１プラグ上に設けられるとともに前記第１プラグに電気的に接続され、前記第１絶縁膜の側の面に対向する面に発光面を有する第１発光素子と、前記第１発光素子の少なくとも一部、前記第１絶縁膜および前記第１プラグを覆う第２絶縁膜と、前記第２絶縁膜上に設けられ前記第１発光素子の前記発光面に電気的に接続された第２配線層と、を備える。
　本発明の一実施形態に係る画像表示装置は、第１面を有する可撓性を有する基板と、前記第１面上に設けられた回路素子と、前記回路素子上に設けられ、前記回路素子に電気的に接続された第１配線層と、前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられ前記第１配線層に接続された第１プラグと、前記第１プラグ上に設けられるとともに前記第１プラグに電気的に接続され、前記第１絶縁膜の側の面に対向する面に発光面を有する第１発光素子と、前記第１発光素子の少なくとも一部、前記第１絶縁膜および前記第１プラグを覆う第２絶縁膜と、前記第２絶縁膜上に設けられ前記第１発光素子の前記発光面に電気的に接続された第２配線層と、を備える。
　本発明の一実施形態に係る画像表示装置は、第１面を有する透光性基板と、前記第１面上に設けられた複数のトランジスタと、前記複数のトランジスタ上に設けられ、前記複数のトランジスタに電気的に接続された第１配線層と、前記第１面上で前記複数のトランジスタおよび前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられ前記第１配線層に接続されたプラグと、前記プラグ上に設けられるとともに前記プラグに電気的に接続された第１導電形の第１半導体層と、前記第１半導体層上に設けられた発光層と、前記発光層上に設けられ、前記第１導電形とは異なる第２導電形の第２半導体層と、前記プラグ、前記第１絶縁膜、前記発光層および前記第１半導体層を覆うとともに前記第２半導体層の少なくとも一部を覆う第２絶縁膜と、前記複数のトランジスタに応じて前記第２絶縁膜からそれぞれ露出された、前記第２半導体層の複数の露出面上に配設された透光性電極に接続された第２配線層と、を備える。
　本発明の一実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法が実現される。
第１の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置を例示する模式的なブロック図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な斜視図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第２の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。 第２の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。 第２の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置を例示する模式的なブロック図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。 第３の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第４の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第４の実施形態に係る画像表示装置の変形例の一部を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第５の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 画素ＬＥＤ素子の特性を例示するグラフである。 第７の実施形態に係る画像表示装置を例示するブロック図である。 第７の実施形態の変形例に係る画像表示装置を例示するブロック図である。 第１～第６の実施形態およびこれらの変形例の画像表示装置を模式的に例示する斜視図である。
　以下、図面を参照しつつ、本発明の実施形態について説明する。
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
　（第１の実施形態）
　図１は、実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　画像表示装置に表示される画像を構成するピクセルは、複数のサブピクセルによって構成される。図１には、本実施形態の画像表示装置のサブピクセル２０－１，２０－２の構成が模式的に示されている。
　以下では、ＸＹＺの３次元座標系を用いて説明することがある。サブピクセル２０－１，２０－２は、他のサブピクセルとともに２次元平面上に配列されている。サブピクセル２０－１，２０－２が配列された２次元平面をＸＹ平面とする。サブピクセル２０－１，２０－２を含む複数のサブピクセルは、Ｘ軸方向およびＹ軸方向に沿って配列されている。
　図１は、サブピクセル２０－１，２０－２をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
　サブピクセル２０－１は、ＸＹ平面にほぼ平行な発光面１５１Ｓ１を有している。サブピクセル２０－２は、ＸＹ平面にほぼ平行な発光面１５１Ｓ２を有している。これらの発光面１５１Ｓ１，１５１Ｓ２は、主として、ＸＹ平面に直交するＺ軸の正方向に向かって光を放射する。
　図１に示すように、本実施形態の画像表示装置のサブピクセル２０－１は、トランジスタ１０３－１と、発光素子１５０－１と、プラグ１１６ａ１と、を含む。サブピクセル２０－２は、トランジスタ１０３－２と、発光素子１５０－２と、プラグ１１６ａ２と、を含む。サブピクセル２０－１，２０－２は、基板１０２と、第１の配線層１１０と、第１の層間絶縁膜１１２と、第２の層間絶縁膜１５６と、第２の配線層１５９と、を含んでいる。サブピクセル２０－１，２０－２を含む複数のサブピクセルでは、基板１０２、第１の配線層１１０、第２の配線層１５９、第１の層間絶縁膜１１２および第２の層間絶縁膜１５６は、共有されている。
　本実施形態では、トランジスタ１０３－１，１０３－２を含む回路素子が形成される基板１０２は、透光性基板であり、たとえばガラス基板である。基板１０２は、第１面１０２ａを有しており、トランジスタ１０３－１，１０３－２は、第１面１０２ａ上に形成されている。トランジスタ１０３－１，１０３－２は、たとえば、薄膜トランジスタ（Thin Film Transistor、ＴＦＴ）である。発光素子１５０－１，１５０－２は、ガラス基板上に形成された、このようなＴＦＴによって駆動される。ＴＦＴを含む回路素子を大型のガラス基板上に形成するプロセスは、液晶パネルや有機ＥＬパネル等の製造のために確立しており、既存のプラントを利用することができる利点がある。
　サブピクセル２０－１，２０－２は、カラーフィルタ１８０をさらに含む。カラーフィルタ１８０は、サブピクセル２０－１，２０－２を含む複数のサブピクセルで共有される。カラーフィルタ（波長変換部材）１８０は、透明薄膜接着層１８８を介して、表面樹脂層１７０上に設けられている。表面樹脂層１７０は、第２の層間絶縁膜１５６および第２の配線層１５９上に設けられている。
　本実施形態の画像表示装置のサブピクセル２０－１，２０－２の構成について詳細に説明する。
　トランジスタ１０３－１，１０３－２は、基板１０２の第１面１０２ａ上に形成されたＴＦＴ下層膜１０６上に形成されている。ＴＦＴ下層膜１０６は、トランジスタ１０３－１，１０３－２の形成時の平坦性を確保するとともに、加熱処理時にトランジスタ１０３－１，１０３－２のそれぞれのＴＦＴチャネル１０４－１，１０４－２を汚染等から保護する目的で設けられている。ＴＦＴ下層膜１０６は、たとえばＳｉＯ２等の絶縁膜である。
　基板１０２には、発光素子１５０－１，１５０－２の駆動用のトランジスタ１０３－１，１０３－２のほか、他のトランジスタやキャパシタ等の回路素子が形成され、これら回路素子は、配線等によって接続され回路１０１を構成している。たとえば、トランジスタ１０３－１，１０３－２は、後述する図２に示された駆動トランジスタ２６に対応している。
　以下では、回路１０１は、ＴＦＴチャネル１０４－１，１０４－２、絶縁層１０５、絶縁膜１０８、ビア１１１ｓ１，１１１ｓ２，１１１ｄ１，１１１ｄ２および第１の配線層１１０を含むものとする。基板１０２、ＴＦＴ下層膜１０６、回路１０１および第１の層間絶縁膜１１２を含む構造物を回路基板１００と呼ぶことがある。
　トランジスタ１０３－１，１０３－２は、この例では、ｐチャネルのＴＦＴである。トランジスタ１０３－１は、ＴＦＴチャネル１０４－１と、ゲート１０７－１と、を含む。トランジスタ１０３－２は、ＴＦＴチャネル１０４－２と、ゲート１０７－２と、を含む。トランジスタ１０３－１，１０３－２は、好ましくは、低温ポリシリコン（Low Temperature Poly Silicon、ＬＴＰＳ）プロセスによって形成されている。ＴＦＴチャネル１０４－１，１０４－２は、基板１０２上に形成された多結晶Ｓｉの領域である。ＴＦＴチャネル１０４－１，１０４－２は、アモルファスＳｉとして形成された領域をレーザ照射でアニーリングすることによって多結晶化され、活性化されている。ＴＦＴは、ＬＴＰＳプロセスで形成されることによって、十分高い移動度が実現される。
　ＴＦＴチャネル１０４－１は、領域１０４ｓ１，１０４ｉ１，１０４ｄ１を含む。ＴＦＴチャネル１０４－２は、領域１０４ｓ２，１０４ｉ２，１０４ｄ２を含む。領域１０４ｓ１，１０４ｉ１，１０４ｄ１および領域１０４ｓ２，１０４ｉ２，１０４ｄ２は、いずれもＴＦＴ下層膜１０６上に設けられている。領域１０４ｉ１は、領域１０４ｓ１，１０４ｄ１間に設けられている。領域１０４ｉ２は、領域１０４ｓ２，１０４ｄ２間に設けられている。領域１０４ｓ１，１０４ｄ１および領域１０４ｓ２，１０４ｄ２には、ホウ素イオン（Ｂ＋）もしくはフッ化ホウ素イオン（ＢＦ２ ＋）等のｐ形不純物がドープされている。領域１０４ｓ１，１０４ｄ１は、ビア１１１ｓ１，１１１ｄ１とそれぞれオーミック接続されている。領域１０４ｓ２，１０４ｄ２は、ビア１１１ｓ２，１１１ｄ２とそれぞれオーミック接続されている。
　ゲート１０７－１は、絶縁層１０５を介して、ＴＦＴチャネル１０４－１上に設けられている。ゲート１０７－２は、絶縁層１０５を介して、ＴＦＴチャネル１０４－２上に設けられている。絶縁層１０５は、ＴＦＴチャネル１０４－１とゲート１０７－１とを絶縁し、ＴＦＴチャネル１０４－２とゲート１０７－２とを絶縁する。絶縁層１０５は、隣接する回路素子間の絶縁をとるためにも設けられている。
　トランジスタ１０３－１では、領域１０４ｓ１よりも低い電圧がゲート１０７－１に印加されると、領域１０４ｉ１にチャネルが形成され得る。領域１０４ｓ１と領域１０４ｄ１との間に流れる電流は、ゲート１０７－１の領域１０４ｓ１に対する電圧によって制御される。同様に、トランジスタ１０３－２では、領域１０４ｓ２よりも低い電圧がゲート１０７－２に印加されると、領域１０４ｉ２にチャネルが形成され得る。そのため、領域１０４ｓ２と領域１０４ｄ２との間に流れる電流は、ゲート１０７－２の領域１０４ｓ２に対する電圧によって制御される。
　絶縁層１０５は、たとえばＳｉＯ２である。絶縁層１０５は、覆っている領域に応じてＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁層であってもよい。
　ゲート１０７－１，１０７－２は、たとえば多結晶Ｓｉである。ゲート１０７－１，１０７－２の多結晶Ｓｉ膜は、一般的にＣＶＤプロセスで作成することができる。
　この例では、ゲート１０７－１，１０７－２および絶縁層１０５は、絶縁膜１０８で覆われている。絶縁膜１０８は、たとえばＳｉＯ２やＳｉ３Ｎ４等である。絶縁膜１０８は、第１の配線層１１０を形成するための平坦化膜として機能する。絶縁膜１０８は、たとえばＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁膜である。
　ビア１１１ｓ１，１１１ｄ１は、絶縁膜１０８を貫通して設けられている。ビア１１１ｓ２，１１１ｄ２は、絶縁膜１０８を貫通して設けられている。絶縁膜１０８上には、第１の配線層（第１配線層）１１０が形成されている。第１の配線層１１０は、電位の異なり得る複数の配線を含んでおり、配線１１０ｓ１，１１０ｄ１および配線１１０ｓ２，１１０ｄ２を含んでいる。図１以降の断面図の配線層においては、符号を付すべき配線層に含まれる１つの配線の横の位置にその配線層の符号を表示するものとする。
　ビア１１１ｓ１は、配線１１０ｓ１と領域１０４ｓ１との間に設けられている。ビア１１１ｓ１は、配線１１０ｓ１および領域１０４ｓ１を電気的に接続している。ビア１１１ｄ１は、配線１１０ｄ１と領域１０４ｄ１との間に設けられている。ビア１１１ｄ１は、配線１１０ｄ１および領域１０４ｄ１を電気的に接続している。ビア１１１ｓ２は、配線１１０ｓ２と領域１０４ｓ２との間に設けられている。ビア１１１ｓ２は、配線１１０ｓ２および領域１０４ｓ２を電気的に接続している。ビア１１１ｄ２は、配線１１０ｄ２と領域１０４ｄ２との間に設けられている。ビア１１１ｄ２は、配線１１０ｄ２および領域１０４ｄ２を電気的に接続している。
　配線１１０ｓ１，１１０ｓ２は、後述する図２に示された電源線３に電気的に接続されている。したがって、領域１０４ｓ１は、配線１１０ｓ１を介して電源線３に電気的に接続され、領域１０４ｓ２は、配線１１０ｓ２を介して電源線３に電気的に接続されている。配線（第１配線）１１０ｄ１は、接続部１１５ａ１、プラグ１１６ａ１および導電性薄膜１１７ａ１を介して、発光素子１５０－１のｐ形半導体層１５３－１に電気的に接続されている。配線（第２配線）１１０ｄ２は、接続部１１５ａ２、プラグ１１６ａ２および導電性薄膜１１７ａ２を介して、発光素子１５０－２のｐ形半導体層１５３－２に電気的に接続されている。
　第１の配線層１１０、ビア１１１ｓ１，１１１ｄ１およびビア１１１ｓ２，１１１ｄ２は、たとえばＡｌやＡｌの合金、ＡｌとＴｉ等との積層膜等によって形成されている。たとえば、ＡｌとＴｉの積層膜では、Ｔｉの薄膜上にＡｌが積層され、さらにＡｌ上にＴｉが積層されている。
　第１の層間絶縁膜１１２は、絶縁膜１０８および第１の配線層１１０上に設けられ、接続部１１５ａ１，１１５ａ２の側面に設けられている。第１の層間絶縁膜（第１絶縁膜）１１２は、たとえばＰＳＧ（Phosphorus Silicon Glass）やＢＰＳＧ（Boron Phosphorus Silicon Glass）等の有機絶縁膜である。第１の層間絶縁膜１１２は、ウェハボンディングにおいて、均一な接合を実現するために設けられている。第１の層間絶縁膜１１２は、回路基板１００の表面を保護する保護膜としても機能する。
　配線層（第３配線層）１１６は、第１の層間絶縁膜１１２上に設けられている。配線層１１６は、プラグ１１６ａ１，１１６ａ２および配線１１６ｋを含む。この例では、導電性薄膜１１７ａ１は、プラグ１１６ａ１上にわたって設けられている。導電性薄膜１１７ａ２は、プラグ１１６ａ２上にわたって設けられている。導電性薄膜１１７ｋは、配線１１６ｋ上にわたって設けられている。
　プラグ（第１プラグ）１１６ａ１は、接続部１１５ａ１を介して、配線１１０ｄ１に接続されている。プラグ（第２プラグ）１１６ａ２は、接続部１１５ａ２を介して、配線１１０ｄ２に接続されている。配線（第３配線）１１６ｋは、たとえば、後述する図２の回路の接地線４に接続される。
　配線層１１６は、たとえば、第１の配線層１１０やビア１１１ｓ１等と同様の金属材料で形成されている。導電性薄膜１１７ａ１，１１７ａ２，１１７ｋは、好ましくは、ＩＴＯ膜等のホール注入性を有する導電膜である。
　発光素子１５０－１は、導電性薄膜１１７ａ１上に設けられている。発光素子１５０－２は、導電性薄膜１１７ａ２上に設けられている。
　発光素子１５０－１は、ｐ形半導体層（第１半導体層）１５３－１と、発光層１５２－１と、ｎ形半導体層（第２半導体層）１５１－１と、を含む。ｐ形半導体層１５３－１、発光層１５２－１およびｎ形半導体層１５１－１は、導電性薄膜１１７ａ１の側から発光面１５１Ｓ１の側に向かってこの順に積層されている。
　発光素子１５０－２は、ｐ形半導体層１５３－２と、発光層１５２－２と、ｎ形半導体層１５１－２と、を含む。ｐ形半導体層１５３－２、発光層１５２－２およびｎ形半導体層１５１－２は、導電性薄膜１１７ａ２の側から発光面１５１Ｓ２の側に向かってこの順に積層されている。
　発光素子１５０－１は、導電性薄膜１１７ａ１上に設けられているので、導電性薄膜１１７ａ１は、ｐ形半導体層１５３－１に電気的に接続されている。発光素子１５０－２は、導電性薄膜１１７ａ２上に設けられているので、導電性薄膜１１７ａ２は、ｐ形半導体層１５３－２に電気的に接続されている。導電性薄膜１１７ａ１，１１７ａ２がホール注入性を有する導電膜の場合には、発光素子１５０－１，１５０－２は、より低電圧での駆動されることが可能になる。
　発光素子１５０－１，１５０－２は、ＸＹ平面視で、たとえばほぼ正方形または長方形状を有しているが、角部は丸くなっていてもよい。発光素子１５０－１，１５０－２は、ＸＹ平面視で、たとえば楕円形状や円形状を有していてもよい。平面視での発光素子の形状や配置等を適切に選定することによって、レイアウトの自由度が向上する。
　発光素子１５０－１，１５０－２には、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等の発光層を含む窒化ガリウム系化合物半導体が好適に用いられる。以下では、上述の窒化ガリウム系化合物半導体を単に窒化ガリウム（ＧａＮ）と呼ぶことがある。本発明の一実施形態における発光素子１５０－１，１５０－２は、いわゆる発光ダイオードであり、発光素子１５０－１，１５０－２が発光する光の波長は、たとえば４６７ｎｍ±２０ｎｍ程度である。発光素子１５０－１，１５０－２が発光する光の波長は、４１０ｎｍ±２０ｎｍ程度の青紫発光としてもよい。発光素子１５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。
　発光素子のＸＹ平面視における面積は、赤、緑、青のサブピクセルの発光色に応じて設定される。発光素子１５０－１，１５０－２のＸＹ平面視における面積は、視感度やカラーフィルタ１８０の色変換部１８２の変換効率等によって適切に設定される。この例では、２つの発光素子１５０－１，１５０－２のＸＹ平面視における面積は、同一とされている。発光素子１５０－１，１５０－２は、ＸＹ平面にほぼ平行な面を有する導電性薄膜１１７ａ１，１１７ａ２上にそれぞれ載置されているので、ＸＹ平面視における発光素子１５０－１，１５０－２の面積とは、ＸＹ平面に投影された発光素子１５０－１，１５０－２の外周が囲む領域の面積である。
　プラグ１１６ａ１の外周は、ＸＹ平面視で、プラグ１１６ａ１に発光素子１５０－１を投影したときに、発光素子１５０－１の外周を含むように設定されている。
　同様に、プラグ１１６ａ２の外周は、ＸＹ平面視で、プラグ１１６ａ２に発光素子１５０－２を投影したときに、発光素子１５０－２の外周を含むように設定されている。
　好ましくは、プラグ１１６ａ１，１１６ａ２は、光反射性を有する金属材料により形成されており、導電性薄膜１１７ａ１，１１７ａ２は、透光性を有する。このため、プラグ１１６ａ１は、発光素子１５０－１の下方への散乱光を発光面１５１Ｓ１側に反射する光反射プレートとして機能する。また、プラグ１１６ａ２は、発光素子１５０－２の下方への散乱光を発光面１５１Ｓ２側に反射する光反射プレートとして機能する。プラグ１１６ａ１，１１６ａ２の材料を適切に選択することによって、発光素子１５０－１，１５０－２の下方への光の散乱を、発光面１５１Ｓ１，１５１Ｓ２側に反射させて発光効率を向上させることができる。
　プラグ１１６ａ１は、発光素子１５０－１の下方への光の散乱を発光面１５１Ｓ１側に反射して、散乱光がトランジスタ１０３－１に到達しないようにすることができる。同様に、プラグ１１６ａ２は、発光素子１５０－２の下方への光の散乱を発光面１５１Ｓ２側に反射して、散乱光がトランジスタ１０３－２に到達しないようにすることができる。プラグ１１６ａ１，１１６ａ２が、発光素子１５０－１，１５０－２の下方への散乱光を遮光することによって、トランジスタ１０３－１，１０３－２への光の到達が抑制され、トランジスタ１０３－１，１０３－２の誤動作を防止することができる。
　第２の層間絶縁膜１５６は、第１の層間絶縁膜１１２、プラグ１１６ａ１，１１６ａ２、配線１１６ｋ、導電性薄膜１１７ａ１，１１７ａ２，１１７ｋおよび発光素子１５０－１，１５０－２上を覆うように設けられている。第２の層間絶縁膜１５６は、発光素子１５０－１，１５０－２やプラグ１１６ａ１，１１６ａ２、配線１１６ｋ等を覆うことによって、これらを塵埃や湿度等の周囲環境等から保護する。第２の層間絶縁膜１５６は、発光素子１５０－１，１５０－２やプラグ１１６ａ１，１１６ａ２および配線１１６ｋ等を覆うことによって、これらを他の導電物から絶縁する。第２の層間絶縁膜１５６の表面は、第２の層間絶縁膜１５６上に第２の配線層１５９が形成できる程度の平坦性を有していればよい。
　第２の層間絶縁膜１５６に用いられる有機絶縁材料は、好ましくは白色樹脂である。白色樹脂である第２の層間絶縁膜１５６は、発光素子１５０－１，１５０－２の横方向の出射光やカラーフィルタ１８０の界面等に起因する戻り光を反射して、実質的に発光素子１５０－１，１５０－２の発光効率を向上させることができる。
　白色樹脂は、ＳＯＧ（Spin On Glass）等のシリコン系樹脂やノボラック型フェノール系樹脂等の透明樹脂に、ミー（Ｍｉｅ）散乱効果を有する散乱性微粒子を分散させることによって形成される。微粒子は、無色または白色であり、発光素子１５０－１，１５０－２が発光する光の波長の１／１０程度から数倍程度の直径を有する。光の波長の１／２程度の直径を有する微粒子が、散乱性微粒子として好適に用いられる。たとえば、このような散乱性微粒子としては、ＴｉＯ２、Ａｌ２ＳＯ３、ＺｎＯが挙げられる。あるいは、白色樹脂は、透明樹脂内に分散された多数の微細な空孔などを活用することによっても、形成されることができる。第２の層間絶縁膜１５６では、ＳＯＧ等に代えて、たとえば、ＡＬＤ（Atomic-Layer-Deposition）やＣＶＤで形成されたＳｉＯ２膜等を用いて白色化するようにしてもよい。
　第２の層間絶縁膜１５６は、黒色樹脂であってもよい。第２の層間絶縁膜１５６を黒色樹脂とすることによって、サブピクセル２０－１，２０－２内における光の散乱が抑制され、迷光がより効果的に抑制される。迷光が抑制された画像表示装置は、よりシャープな画像を表示することが可能である。
　第２の層間絶縁膜１５６の発光素子１５０－１に対応する位置には、開口１５８－１が形成されている。発光面１５１Ｓ１は、開口１５８－１を介して、第２の層間絶縁膜１５６から露出されている。第２の層間絶縁膜１５６の発光素子１５０－２に対応する位置には、開口１５８－２が形成されている。発光面１５１Ｓ２は、開口１５８－２を介して、第２の層間絶縁膜１５６から露出されている。開口１５８－１，１５８－２から露出された発光面１５１Ｓ１，１５１Ｓ２は、粗面化されている。発光面１５１Ｓ１，１５１Ｓ２が粗面化された場合には、発光素子１５０－１，１５０－２の発光効率は、向上する。
　第２の層間絶縁膜１５６の配線１１６ｋに対応する位置には、開口１６２が形成されている。配線１１６ｋ上にわたって形成された導電性薄膜１１７ｋは、開口１６２を介して、第２の層間絶縁膜１５６から露出されている。
　第２の配線層１５９は、第２の層間絶縁膜１５６上に設けられている。第２の配線層１５９は、透光性電極１５９ｋを含んでいる。透光性電極１５９ｋは、開口１６２を介して導電性薄膜１１７ｋに接続されている。透光性電極１５９ｋは、開口１５８－１を介して、発光面１５１Ｓ１に接続されている。透光性電極１５９ｋは、開口１５８－２を介して、発光面１５１Ｓ２に接続されている。透光性電極１５９ｋは、開口１６２，１５８－１，１５８－２間にわたって設けられており、導電性薄膜１１７ｋおよびｎ形半導体層１５１－１，１５１－２間を電気的に接続している。第２の配線層１５９は、透光性の導電膜によって形成されており、たとえばＩＴＯ膜によって形成されている。
　配線１１６ｋおよび導電性薄膜１１７ｋは、たとえば、後述の図２に示す接地線４に接続される。したがって、発光素子１５０－１，１５０－２のｎ形半導体層１５１－１，１５１－２は、透光性電極１５９ｋ、導電性薄膜１１７ｋおよび配線１１６ｋを介して、接地線４に電気的に接続される。
　発光素子１５０－１のｐ形半導体層１５３－１は、導電性薄膜１１７ａ１、プラグ１１６ａ１、接続部１１５ａ１、配線１１０ｄ１およびビア１１１ｄ１を介して、領域１０４ｄ１に電気的に接続される。領域１０４ｄ１は、トランジスタ１０３－１のドレイン電極に対応する。領域１０４ｓ１は、ビア１１１ｓ１および配線１１０ｓ１を介して、図２に示された電源線３に電気的に接続される。領域１０４ｓ１は、トランジスタ１０３－１のソース電極に対応する。
　発光素子１５０－２のｐ形半導体層１５３－２は、導電性薄膜１１７ａ２、プラグ１１６ａ２、接続部１１５ａ２、配線１１０ｄ２およびビア１１１ｄ２を介して、領域１０４ｄ２に電気的に接続される。領域１０４ｄ２は、トランジスタ１０３－２のドレイン電極に対応する。領域１０４ｓ２は、ビア１１１ｓ２および配線１１０ｓ２を介して、図２に示された電源線３に電気的に接続される。領域１０４ｓ２は、トランジスタ１０３－２のソース電極に対応する。
　表面樹脂層１７０は、第２の層間絶縁膜１５６および第２の配線層１５９を覆っている。表面樹脂層１７０は、透明樹脂であり、第２の層間絶縁膜１５６および第２の配線層１５９を保護するとともに、カラーフィルタ１８０を接着するための平坦化面を提供する。
　カラーフィルタ１８０は、遮光部１８１と色変換部１８２とを含む。色変換部１８２は、発光素子１５０の発光面１５１Ｓ１，１５１Ｓ２の直上に発光面１５１Ｓ１，１５１Ｓ２の形状に応じて設けられている。カラーフィルタ１８０では、色変換部１８２以外の部分は、遮光部１８１とされている。遮光部１８１は、いわゆるブラックマトリクスであり、隣接する色変換部１８２から発光される光の混色等によるにじみを低減し、シャープな画像を表示することを可能にする。
　色変換部１８２は、１層または２層以上とされる。図１には、色変換部１８２が２層の場合が示されている。色変換部１８２が１層であるか２層であるかは、サブピクセル２０が発光する光の色、すなわち波長によって決定される。サブピクセル２０の発光色が赤または緑の場合には、色変換部１８２は、好ましくは、後述する色変換層１８３および赤色の光または緑色の光が通過するフィルタ層１８４の２層とされる。サブピクセル２０の発光色が青の場合には、好ましくは１層とされる。
　色変換部１８２が２層の場合には、発光素子１５０により近い１層目が色変換層１８３であり、２層目がフィルタ層１８４である。つまり、フィルタ層１８４は、色変換層１８３上に積層されている。
　色変換層１８３は、発光素子１５０が発光する光の波長を所望の波長に変換する層である。赤色を発光するサブピクセル２０の場合には、発光素子１５０の波長、４６７ｎｍ±２０ｎｍの光を、たとえば６３０ｎｍ±２０ｎｍ程度の波長の光に変換する。緑色を発光するサブピクセル２０の場合には、発光素子１５０の波長、４６７ｎｍ±２０ｎｍの光を、たとえば５３２ｎｍ±２０ｎｍ程度の波長の光に変換する。
　フィルタ層１８４は、色変換層１８３で色変換されずに残存した青色発光の波長成分を遮断する。
　サブピクセル２０が発光する光の色が青色の場合には、サブピクセル２０は、色変換層１８３を介して光を出力してもよいし、色変換層１８３を介さずにそのまま光を出力するようにしてもよい。発光素子１５０が発光する光の波長が４６７ｎｍ±２０ｎｍ程度の場合には、サブピクセル２０は、色変換層１８３を介さずに光を出力してもよい。発光素子１５０が発光する光の波長を４１０ｎｍ±２０ｎｍとする場合には、出力する光の波長を４６７ｎｍ±２０ｎｍ程度に変換するために、１層の色変換層１８３を設けることが好ましい。
　青色のサブピクセル２０の場合であっても、サブピクセル２０は、フィルタ層１８４を有していてもよい。青色のサブピクセル２０に青色の光が透過するフィルタ層１８４を設けることによって、発光素子１５０の表面で生じる青色の光以外の微小な外光反射が抑制される。
　図２は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
　図２に示すように、本実施形態の画像表示装置１は、表示領域２を備える。表示領域２には、サブピクセル２０が配列されている。サブピクセル２０は、たとえば格子状に配列されている。たとえば、サブピクセル２０は、Ｘ軸に沿ってｎ個配列され、Ｙ軸に沿ってｍ個配列される。
　ピクセル１０は、異なる色の光を発光する複数のサブピクセル２０を含む。サブピクセル２０Ｒは、赤色の光を発光する。サブピクセル２０Ｇは、緑色の光を発光する。サブピクセル２０Ｂは、青色の光を発光する。３種類のサブピクセル２０Ｒ，２０Ｇ，２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。
　１つのピクセル１０は、３つのサブピクセル２０Ｒ，２０Ｇ，２０Ｂを含み、サブピクセル２０Ｒ，２０Ｇ，２０Ｂは、たとえば図２に示す例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
　画像表示装置１は、電源線３および接地線４をさらに有する。電源線３および接地線４は、サブピクセル２０の配列に沿って、格子状に布線されている。電源線３および接地線４は、各サブピクセル２０に電気的に接続され、電源端子３ａとＧＮＤ端子４ａとの間に接続された直流電源から各サブピクセル２０に電力を供給する。電源端子３ａおよびＧＮＤ端子４ａは、電源線３および接地線４の端部にそれぞれ設けられ、表示領域２の外部に設けられた直流電源回路に接続される。電源端子３ａは、ＧＮＤ端子４ａを基準にして正の電圧が供給される。
　画像表示装置１は、走査線６および信号線８をさらに有する。走査線６は、Ｘ軸に平行な方向に布線されている。つまり、走査線６は、サブピクセル２０の行方向の配列に沿って布線されている。信号線８は、Ｙ軸に平行な方向に布線されている。つまり、信号線８は、サブピクセル２０の列方向の配列に沿って布線されている。
　画像表示装置１は、行選択回路５および信号電圧出力回路７をさらに有する。行選択回路５および信号電圧出力回路７は、表示領域２の外縁に沿って設けられている。行選択回路５は、表示領域２の外縁のＹ軸方向に沿って設けられている。行選択回路５は、各列のサブピクセル２０に走査線６を介して電気的に接続され、各サブピクセル２０に選択信号を供給する。
　信号電圧出力回路７は、表示領域２の外縁のＸ軸方向に沿って設けられている。信号電圧出力回路７は、各行のサブピクセル２０に信号線８を介して電気的に接続され、各サブピクセル２０に信号電圧を供給する。
　サブピクセル２０は、発光素子２２と、選択トランジスタ２４と、駆動トランジスタ２６と、キャパシタ２８と、を含む。図２において、選択トランジスタ２４はＴ１と表示され、駆動トランジスタ２６はＴ２と表示され、キャパシタ２８はＣｍと表示されることがある。
　発光素子２２は、駆動トランジスタ２６と直列に接続されている。本実施形態では、駆動トランジスタ２６はｐチャネルのＴＦＴであり、駆動トランジスタ２６の主電極であるドレイン電極に発光素子２２のｐ形半導体層に接続されたアノード電極が接続されている。発光素子２２および駆動トランジスタ２６の直列回路は、電源線３と接地線４との間に接続されている。駆動トランジスタ２６は、図１におけるトランジスタ１０３－１，１０３－２に対応し、発光素子２２は、図１における発光素子１５０－１，１５０－２に対応する。発光素子２２に流れる電流は、駆動トランジスタ２６のゲート－ソース間に印加される電圧によって決定され、発光素子２２は、流れる電流に応じた輝度で発光する。
　選択トランジスタ２４は、駆動トランジスタ２６のゲート電極と信号線８との間に主電極を介して接続されている。選択トランジスタ２４のゲート電極は、走査線６に接続されている。駆動トランジスタ２６のゲート電極と電源線３との間には、キャパシタ２８が接続されている。
　行選択回路５は、ｍ行のサブピクセル２０の配列から、１行を選択して走査線６に選択信号を供給する。信号電圧出力回路７は、選択された行の各サブピクセル２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２０の駆動トランジスタ２６のゲート－ソース間には、信号電圧が印加される。信号電圧は、キャパシタ２８によって保持される。駆動トランジスタ２６は、信号電圧に応じた電流を発光素子２２に流す。発光素子２２は、発光素子２２に流れる電流に応じた輝度で発光する。
　行選択回路５は、選択する行を順次切り替えて選択信号を供給する。つまり、行選択回路５は、サブピクセル２０が配列された行を走査する。順次走査されたサブピクセル２０の発光素子２２には、信号電圧に応じた電流が流れて発光する。ＲＧＢ各色のサブピクセル２０が発光する発光色および輝度によって決定された発光色および輝度で各ピクセル１０が発光して表示領域２に画像が表示される。
　本実施形態の画像表示装置１の製造方法について説明する。
　図３Ａ～図８Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図３Ａに示すように、本実施形態の画像表示装置１の製造方法では、少なくとも１つの半導体成長基板が準備される。この例では、複数の半導体成長基板（第２基板）１１９４－１，１１９４－２が準備されている。半導体成長基板１１９４－１，１１９４－２は、いずれも結晶成長用基板（第１基板）１００１上に形成された半導体層１１５０を有する。結晶成長用基板１００１は、たとえばＳｉ基板やサファイア基板等である。好ましくは、Ｓｉ基板が用いられる。
　半導体層１１５０は、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３を含む。ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３は、結晶成長用基板１００１側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層されている。半導体層１１５０の形成には、たとえば気相成長法（Chemical Vapor Deposition、ＣＶＤ法）が用いられ、有機金属気相成長法（Metal Organic Chemical Vapor Deposition、ＭＯＣＶＤ法）が好適に用いられる。半導体層１１５０は、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等である。
　結晶成長の初期には結晶格子定数の不整合に起因する結晶欠陥を生じる場合があり、結晶欠陥を生じた結晶はｎ形を呈する。そのため、この例のように、ｎ形半導体層１１５１から結晶成長用基板１００１に積層した場合には、生産プロセス上のマージンを大きくとれるので、歩留りを向上し易いという長所がある。
　半導体層１１５０が形成された半導体成長基板１１９４－１，１１９４－２には、メタル層（第２メタル層）１１３０がそれぞれ形成される。メタル層１１３０は、ｐ形半導体層１１５３上に形成される。メタル層１１３０が形成されるｐ形半導体層１１５３の面は、発光層１１５２が設けられた面に対向する面である。メタル層１１３０をｐ形半導体層１１５３の面上に形成した場合には、ｐ形半導体層１１５３をメタル層１１３０によって保護することができ、半導体成長基板１１９４の保管が容易になるというメリットを生じる。
　好ましくは、メタル層１１３０を形成する前に、ｐ形半導体層１１５３上に、導電層１１７０が形成される。導電層１１７０は、メタル層１１３０とｐ形半導体層１１５３との間に形成される。導電層１１７０は、ＩＴＯ膜等のホール注入性を有する導電層や導電性薄膜の層である。
　図３Ｂに示すように、回路基板１１００が準備される。回路基板（第３基板）１１００は、図１等で説明した回路１０１を含む。回路基板１１００の第１の層間絶縁膜１１２上の配線１１０ｄ１，１１０ｄ２に対応する位置には、コンタクトホールｈ１，ｈ２がそれぞれ形成される。コンタクトホールｈ１，ｈ２は、配線１１０ｄ１，１１０ｄ２に達する深さを有する。コンタクトホールｈ１，ｈ２の深さは、配線１１０ｄ１，１１０ｄ２をオーバーエッチングすることによってさらに深く形成されてもよい。
　図４Ａに示すように、第１の層間絶縁膜１１２上にメタル層（第１メタル層）１１６０が形成される。メタル層１１６０の形成時に、コンタクトホールｈ１，ｈ２には、メタル層１１６０を形成する材料が埋め込まれ、接続部１１５ａ１，１１５ａ２が形成される。
　図４Ｂに示すように、半導体成長基板１１９４－１，１１９４－２は、上下を反転させて、メタル層１１６０が形成された回路基板１１００と貼り合わされる。より詳細には、半導体成長基板１１９４－１，１１９４－２の貼り合わせ面は、メタル層１１３０の露出面である。回路基板１１００の貼り合わせ面は、メタル層１１６０の露出面である。これらの面を向かい合わせて、両者は貼り合わされる。
　この例では、複数の半導体成長基板１１９４－１，１１９４－２が、１つの回路基板１１００に貼り付けられる。位置Ｘ１は、半導体成長基板１１９４－１，１１９４－２が隣接して配置された場合のそれぞれの端部が配置される位置である。後に詳述するが、回路基板１１００において、位置Ｘ１を含む所定の領域では、発光素子１５０－１，１５０－２は、形成されない。
　ウェハボンディングの工程では、たとえば、それぞれの基板を加熱して熱圧着により基板同士を貼り合わせる。加熱圧着する際に、低融点金属や低融点合金を用いてもよい。低融点金属は、たとえばＳｎやＩｎ等であり、低融点合金は、たとえばＺｎやＩｎ、Ｇａ、Ｓｎ、Ｂｉ等を主成分とした合金とすることができる。
　ウェハボンディングでは、上述のほか、それぞれの基板の貼り合わせ面を化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）等を用いて平坦化した上で、真空中で貼り合わせ面をプラズマ処理により清浄化して密着させるようにしてもよい。
　図５Ａ～図６Ｂには、ウェハボンディング工程に関する２種類の変形例が示されている。ウェハボンディング工程では、図３Ａおよび図４Ｂの工程に代えて、図５Ａ～図５Ｃの工程とすることができる。また、図３Ａおよび図４Ｂの工程に代えて、図６Ａおよび図６Ｂの工程としてもよい。
　図５Ａ～図５Ｃでは、結晶成長用基板１００１に半導体層１１５０を形成した後、半導体層１１５０は、結晶成長用基板１００１とは異なる支持基板１１９０に転写される。
　図５Ａに示すように、半導体成長基板１２９４－１，１２９４－２が準備される。半導体成長基板１２９４－１，１２９４－２は、半導体層１１５０をそれぞれ含む。半導体層１１５０は、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１を含む。ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１は、結晶成長用基板１００１上に、結晶成長用基板１００１の側から、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順に積層される。
　図５Ｂに示すように、結晶成長用基板１００１上に半導体層１１５０を形成した後、ｎ形半導体層１１５１の露出面に支持基板１１９０が接着される。支持基板１１９０は、たとえばＳｉや石英等によって形成されている。半導体層１１５０に支持基板１１９０が接着された後には、結晶成長用基板１００１は除去される。結晶成長用基板１００１の除去には、たとえばウェットエッチングやレーザリフトオフが用いられる。
　図５Ｃに示すように、ｐ形半導体層１１５３の露出面には、メタル層１１３０が形成される。図４Ａにおいて説明したように、メタル層１１６０が形成された回路基板１１００が準備される。メタル層１１３０は、メタル層１１６０と対向して配置され、メタル層１１３０，１１６０同士が貼り合わされる。その後、支持基板１１９０は、レーザリフトオフ等によって除去される。
　図６Ａおよび図６Ｂに示す例では、結晶成長用基板１００１にバッファ層１１４０を設けた後に、半導体層１１５０は、バッファ層１１４０上に形成される。
　図６Ａに示すように、半導体成長基板１１９４ａ－１，１１９４ａ－２が準備される。半導体成長基板１１９４ａ－１，１１９４ａ－２は、バッファ層１１４０および半導体層１１５０をそれぞれ含む。バッファ層１１４０は、結晶成長用基板１００１の一方の面に形成されている。半導体層１１５０は、バッファ層１１４０を介して、結晶成長用基板１００１上に形成される。バッファ層１１４０は、ＡｌＮ等のナイトライドが好適に用いられる。バッファ層１１４０を介して、半導体層１１５０を結晶成長させることによって、ＧａＮの結晶と結晶成長用基板１００１との界面での不整合を緩和することができる。
　半導体層１１５０は、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３を含む。ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３は、結晶成長用基板１００１上に、結晶成長用基板１００１側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層される。
　準備された半導体成長基板１１９４ａ－１，１１９４ａ－２には、ｐ形半導体層１１５３の露出面にメタル層１１３０が形成される。図３Ａにおいて説明したように、導電層１１７０は、メタル層１１３０とｐ形半導体層１１５３との間に形成される。
　図６Ｂに示すように、メタル層１１６０が形成された回路基板１１００が準備される。メタル層１１３０の露出面は、メタル層１１６０の露出面に対向して配置され、メタル層１１３０，１１６０同士が貼り合わせられる。
　この例では、結晶成長用基板１００１の除去後、ｎ形半導体層１１５１上にバッファ層１１４０が残るので、バッファ層１１４０は、これ以降のいずれかの工程で、除去される。バッファ層１１４０の除去工程は、たとえば、発光素子を形成する工程の後に行ってもよいし、発光素子を形成する前に行ってもよい。バッファ層１１４０の除去には、たとえば、ウェットエッチング等が用いられる。
　ウェハボンディングした後の製造工程に戻って説明を続ける。
　図７Ａに示すように、結晶成長用基板１００１は、ウェットエッチングやレーザリフトオフ等によって除去される。接合されたメタル層１１３０，１１６０は、メタル層１１６０ａを形成する。
　図７Ｂに示すように、図７Ａに示した半導体層１１５０は、エッチングによって、所望の形状に成形され、発光素子１５０－１，１５０－２が形成される。発光素子１５０－１，１５０－２の形成には、たとえばドライエッチングプロセスが用いられ、好適には、異方性プラズマエッチング（Reactive Ion Etching、ＲＩＥ）が用いられる。その後、図７Ａに示した接合されたメタル層１１６０ａはエッチングされて、配線層（第３配線層）１１６が形成される。配線層１１６は、プラグ１１６ａ１，１１６ａ２および配線１１６ｋを含む。図７Ａに示した導電層１１７０もメタル層１１６０ａと同時にエッチングされ、導電性薄膜１１７ａ１，１１７ａ２，１１７ｋに成形される。導電性薄膜１１７ａ１は、プラグ１１６ａ１上を覆い、導電性薄膜１１７ａ２は、プラグ１１６ａ２上を覆っている。導電性薄膜１１７ｋは、配線１１６ｋ上を覆っている。
　プラグ１１６ａ１の外周は、ＸＹ平面視で、プラグ１１６ａ１に投影された発光素子１５０－１の外周を含むように成形される。プラグ１１６ａ２の外周は、ＸＹ平面視で、プラグ１１６ａ２に投影された発光素子１５０－２の外周を含むように成形される。
　発光素子１５０－１，１５０－２は、位置Ｘ１から十分離れた位置に形成される。位置Ｘ１は、図４Ｂに示した半導体層１１５０の端部に対応する位置であり、位置Ｘ１に対応する位置やその近傍では、半導体層１１５０の結晶品位の低下を生じ易い。そのため、位置Ｘ１からＸ軸の正方向側において、発光素子１５０－１，１５０－２は、端部から十分に離間された位置に形成される。位置Ｘ１からＸ軸の負方向側では、この例においては、発光素子を含め、他の回路素子も形成されておらず、配線１１６ｋが形成されている。
　第１の層間絶縁膜１１２、プラグ１１６ａ１，１１６ａ２、配線１１６ｋ、導電性薄膜１１７ａ１，１１７ａ２，１１７ｋおよび発光素子１５０－１，１５０－２を覆って、第２の層間絶縁膜１５６が形成される。
　図８Ａに示すように、第２の層間絶縁膜１５６の一部は、ｎ形半導体層１５１－１に達するまでエッチングにより除去されて開口１５８－１が形成される。除去される第２の層間絶縁膜１５６の一部は、発光素子１５０－１に対応する位置である。発光面１５１Ｓ１は、第２の層間絶縁膜１５６から露出される。第２の層間絶縁膜１５６の一部は、ｎ形半導体層１５１－２に達するまでエッチングにより除去されて開口１５８－２が形成される。除去される第２の層間絶縁膜１５６の一部は、発光素子１５０－２に対応する位置である。発光面１５１Ｓ２は、第２の層間絶縁膜１５６から露出される。第２の層間絶縁膜１５６の一部は、導電性薄膜１１７ｋに達するまでエッチングにより除去されて開口１６２が形成される。除去される第２の層間絶縁膜１５６の一部は、配線１１６ｋに対応する位置である。導電性薄膜１１７ｋは、第２の層間絶縁膜１５６から露出される。開口１５８－１，１５８－２，１６２は、たとえば同時に形成される。上述したように、第２の層間絶縁膜１５６の形成工程では、第２の層間絶縁膜１５６の表面は、発光素子１５０－１，１５０－２を覆うことができる程度の平坦性を有していればよい。露出されたｎ形半導体層１５１－１の発光面１５１Ｓ１とｎ形半導体層１５１－２の発光面１５１Ｓ２は、発光効率を向上させるために粗面化される。
　図８Ｂに示すように、第２の層間絶縁膜１５６上に、第２の配線層１５９が形成される。第２の配線層１５９は、透光性電極１５９ｋを含んでいる。透光性電極１５９ｋは、開口１６２によって第２の層間絶縁膜１５６から露出された導電性薄膜１１７ｋの面および発光面１５１Ｓ１，１５１Ｓ２にわたって形成される。透光性電極１５９ｋは、ｎ形半導体層１５１－１，１５１－２を導電性薄膜１１７ｋおよび配線１１６ｋに電気的に接続する。
　上述では、半導体成長基板１１９４－１，１１９４－２および回路基板１１００の両方にメタル層１１３０，１１６０を形成するものとして説明したが、少なくとも、回路基板１１００側にメタル層１１６０が設けられていればよい。
　サブピクセル２０－１，２０－２以外の回路の一部は、回路基板１１００中に形成されている。たとえば図２に示した行選択回路５は、駆動トランジスタや選択トランジスタ等とともに、回路基板１１００中に形成される。つまり、行選択回路５は、上述の製造工程によって同時に組み込まれている場合がある。一方、信号電圧出力回路７は、微細加工による高集積化が可能な製造プロセスによって製造される半導体デバイスに組み込まれることが望ましい。信号電圧出力回路７は、ＣＰＵや他の回路要素とともに別の基板に実装され、たとえば後述するカラーフィルタの組み込みの前に、あるいは、カラーフィルタの組み込みの後に、回路基板１１００の配線と相互に接続される。
　回路基板１１００は、回路１０１を含むガラス基板からなる基板１０２を含んでおり、基板１０２は、たとえばほぼ方形である。回路基板１１００には、上述したように１つの画像表示装置１のための回路１０１が形成されている。または、回路基板１１００には、複数の画像表示装置のための回路１０１が形成されている場合もある。より大きな画面サイズ等の場合には、１つの画像表示装置を構成するための回路１０１が複数の回路基板１１００に分割されて形成されており、分割された回路のすべてを組み合わせて、１つの画像表示装置を構成するようにしてもよい。
　結晶成長用基板１００１には、結晶成長用基板１００１とほぼ同一寸法を有する半導体層１１５０が形成される。たとえば、結晶成長用基板１００１は、方形の回路基板１１００と同じ寸法を有する方形とすることができる。結晶成長用基板は、回路基板１１００と同一形状や、相似の形状に限らず、他の形状であってもよい。たとえば、結晶成長用基板１００１は、方形の回路基板１１００に形成された回路１０１を含むような径を有するほぼ円形のウェハ形状等であってもよい。
　図９は、本実施形態の画像表示装置の製造方法を例示する斜視図である。
　図９に示すように、複数の半導体成長基板１１９４－１，１１９４－２，１１９４－３、等を準備して、１つの回路基板１１００に、複数の結晶成長用基板１００１に形成された半導体層１１５０を接合するようにしてもよい。半導体成長基板１１９４－３は、上述した半導体成長基板１１９４－１，１１９４－２と同じものであり、半導体成長基板１１９４－１，１１９４－２，１１９４－３、等には、図３Ａ等に示した結晶成長用基板１００１上に、半導体層１１５０が形成されている。
　回路基板１１００には、１枚の基板１０２に複数の回路１０１がたとえば格子状に配置されている。回路１０１は、１つの画像表示装置１に必要なすべてのサブピクセル２０－１，２０－２等を含んでいる。隣接して配置されている回路１０１の間には、スクライブライン幅の程度の間隔が設けられている。回路１０１の端部および端部付近には、回路素子等は配置されていない。
　半導体層１１５０は、その端部が結晶成長用基板１００１の端部と一致するように形成されている。そこで、半導体成長基板１１９４－１，１１９４－２，１１９４－３の端部を、回路１０１の端部と一致するように配置し、接合することによって、接合後の半導体層１１５０の端部と回路１０１の端部とを一致させることができる。
　結晶成長用基板１００１上に半導体層１１５０を成長させるときに、半導体層１１５０の端部およびその近傍では、結晶品位の低下を生じ易い。そのため、半導体層１１５０の端部と回路１０１の端部とを一致させることによって、半導体成長基板１１９４－１，１１９４－２，１１９４－３上の半導体層１１５０の端部近傍における結晶品位の低下し易い領域を画像表示装置１の表示領域に使用しないようにすることができる。なお、ここで、結晶成長用基板１００１の配置方法にはさまざまな自由度がある。たとえば、上述の図４Ｂや図７Ｂに関連して説明したように、１つの回路基板１１００に複数の半導体層１１５０を接合する場合には、隣接する２つの半導体層１１５０の境界および境界の近傍の領域に、発光素子１５０－１，１５０－２を形成しないように、回路配置等することが好ましい。
　上述とは逆に、複数の回路基板１１００を準備して、１つの半導体成長基板に形成された半導体層１１５０に対して、複数の回路基板１１００を接合するようにしてもよい。
　図１０は、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図１０では、煩雑さを避けるために、回路基板１１００内の構造や第１の層間絶縁膜１１２、接続部１１５ａ１，１１５ａ２、プラグ１１６ａ１，１１６ａ２、配線１１６ｋ、導電性薄膜１１７ａ１，１１７ａ２，１１７ｋ、第２の配線層１５９等については、表示が省略されている。また、図１０には、カラーフィルタ１８０等の色変換部材の一部が表示されている。図１０では、発光素子１５０－１，１５０－２、第２の層間絶縁膜１５６、表面樹脂層１７０および表示が省略されているプラグ等を含む構造物を発光回路部１７２と呼ぶ。また、回路基板１１００上に発光回路部１７２を設けた構造物を構造体１１９２と呼ぶ。
　図１０に示すように、カラーフィルタ（波長変換部材）１８０は、一方の面で構造体１１９２に接着される。カラーフィルタ１８０の他方の面は、ガラス基板１８６に接着されている。カラーフィルタ１８０の一方の面には、透明薄膜接着層１８８が設けられており、透明薄膜接着層１８８を介して、構造体１１９２の発光回路部１７２の側の面に接着される。
　カラーフィルタ１８０は、この例では、赤色、緑色、青色の順にＸ軸の正方向に色変換部が配列されている。赤色については、１層目に赤色の色変換層１８３Ｒが設けられており、緑色については１層目に緑色の色変換層１８３Ｇが設けられており、いずれも２層目にはフィルタ層１８４がそれぞれ設けられている。青色については、単層の色変換層１８３Ｂが設けられていてもよいし、フィルタ層１８４が設けられていてもよい。各色変換部の間には、遮光部１８１が設けられているが、色変換部の色ごとにフィルタ層１８４の周波数特性を変更することができることはいうまでもない。
　各色の色変換層１８３Ｒ，１８３Ｇ，１８３Ｂの位置を発光素子１５０の位置に合わせて、カラーフィルタ１８０は、構造体１１９２に貼り付けられる。
　図１１Ａ～図１１Ｄは、本実施形態の画像表示装置の製造方法の変形例を示す模式的な断面図である。
　図１１Ａ～図１１Ｄには、カラーフィルタをインクジェットで形成する方法が示されている。
　図１１Ａに示すように、回路基板１１００に発光回路部１７２が貼り付けられた構造体１１９２が準備される。
　図１１Ｂに示すように、構造体１１９２上に遮光部１８１が形成される。遮光部１８１は、たとえばスクリーン印刷やフォトリソグラフィ技術等を用いて形成される。
　図１１Ｃに示すように、発光色に応じた蛍光体は、インクジェットノズルから噴出され、色変換層１８３を形成する。蛍光体は、遮光部１８１が形成されていない領域を着色する。蛍光体は、たとえば一般的な蛍光体材料やペロブスカイト蛍光体材料、量子ドット蛍光体材料を用いた蛍光塗料が用いられる。ペロブスカイト蛍光体材料や量子ドット蛍光体材料を用いた場合には、各発光色を実現できるとともに、単色性が高く、色再現性を高くできるので好ましい。インクジェットノズルによる描画の後、適切な温度および時間で乾燥処理を行う。着色時の塗膜の厚さは、遮光部１８１の厚さよりも薄く設定されている。
　すでに説明したように、青色発光のサブピクセルについては、色変換部を形成しない場合には、色変換層１８３は形成されない。また、青色発光のサブピクセルについて、青色の色変換層を形成する際に、色変換部は１層でよい場合には、好ましくは、青色の蛍光体の塗膜の厚さは、遮光部１８１の厚さと同じ程度とされる。
　図１１Ｄに示すように、フィルタ層１８４のための塗料は、インクジェットノズルから噴出される。塗料は、蛍光体の塗膜に重ねて塗布される。蛍光体および塗料の塗膜の合計の厚さは、遮光部１８１の厚さと同じ程度とされる。
　本実施形態の画像表示装置１の効果について説明する。
　本実施形態の画像表示装置１の製造方法では、発光素子１５０－１，１５０－２を駆動するトランジスタ１０３－１，１０３－２等の回路素子を含む回路基板１１００に、半導体層１１５０を貼り合わせる。その後、半導体層１１５０をエッチングして発光素子１５０－１，１５０－２を形成する。そのため、回路基板１１００に個片化された発光素子を個々に転写するのに比べて、発光素子を転写する工程を著しく短縮することができる。
　たとえば、４Ｋ画質の画像表示装置では、サブピクセルの数は２４００万個を超え、８Ｋ画質の画像表示装置の場合には、サブピクセルの数は９９００万個を超える。これだけ大量の発光素子を個々に回路基板に実装するのでは、膨大な時間を要することとなり、マイクロＬＥＤによる画像表示装置を現実的なコストで実現することは困難である。また、大量の発光素子を個々に実装したのでは、実装時の接続不良等による歩留りが低下し、さらなるコスト上昇が避けられない。
　上述したとおり、本実施形態の画像表示装置１の製造方法では、半導体層１１５０を個片化する前に、半導体層１１５０全体を回路基板１１００に貼り付けるので、転写工程が１回で完了する。
　さらに、半導体層１１５０をあらかじめ個片化したり、回路素子に対応した位置に電極を形成したりすることなく、ウェハレベルで回路基板１１００に貼り付けるので、アライメントをとる必要がない。そのため、貼り付け工程を短時間で容易に行うことが可能になる。貼り付け時にアライメントをとる必要がないので、発光素子１５０の小型化も容易であり、高精細化されたディスプレイに好適である。
　本実施形態では、たとえばガラス基板上に形成されたＴＦＴを回路基板１１００とすることができるので、既存のフラットパネルの製造プロセスやプラントを利用することができる。
　本実施形態では、回路基板１１００にプラグ１１６ａ１，１１６ａ２が形成される。プラグ１１６ａ１は、駆動用のトランジスタ１０３－１に電気的に接続される。プラグ１１６ａ２は、駆動用のトランジスタ１０３－２に電気的に接続される。半導体層１１５０をエッチングすることによって、発光素子１５０－１，１５０－２は、プラグ１１６ａ１，１１６ａ２上にそれぞれ形成される。そのため、発光素子１５０－１は、トランジスタ１０３－１に確実に電気的に接続され、発光素子１５０－２は、トランジスタ１０３－２に確実に電気的に接続される。したがって、発光素子等の接続不良による歩留りの低下が抑制される。
　本実施形態では、プラグ１１６ａ１，１１６ａ２と同じ層に、配線１１６ｋを有する配線層１１６が形成される。配線１１６ｋがプラグ１１６ａ１，１１６ａ２と同じ回路基板１１００上に形成されるので、配線１１６ｋを電源線や接地線等の低インピーダンスが要求される配線として利用することができ、回路１０１の配線や配置のレイアウトの自由度を高めることができる。配線１１６ｋは、プラグ１１６ａ１，１１６ａ２と同時に形成されるので、配線１１６ｋのための工程を追加することなく、低インピーダンスの配線を容易に実現することができる。
　本実施形態では、発光面１５１Ｓ１，１５１Ｓ２側の電気的接続は、透光性電極１５９ｋを介してなされる。そのため、発光面１５１Ｓ１，１５１Ｓ２の面積を十分に確保することができ、高い発光効率を実現することができる。
　本実施形態の画像表示装置１では、プラグ１１６ａ１，１１６ａ２は、光反射プレートとしても機能する。発光素子１５０－１，１５０－２から下方に向かって散乱された光は、プラグ１１６ａ１，１１６ａ２によって反射されて発光面１５１Ｓ１，１５１Ｓ２の側に配光される。そのため、発光素子１５０－１，１５０－２の発光効率は、実質的に向上される。
　プラグ１１６ａ１，１１６ａ２は、光反射プレートとして機能するとともに遮光プレートとしても機能する。プラグ１１６ａ１，１１６ａ２は、発光素子１５０－１，１５０－２の下方への散乱光を遮光する。そのため、発光素子１５０－１，１５０－２の近傍下にある回路素子への光の照射を抑制し、回路素子の誤動作等を防止することができる。
　本実施形態では、電源線や接地線等の配線を配線１１６ｋや第１の配線層１１０とすることによって、電源線や接地線等の配線パターンの自由度が向上し、画像表示装置の設計効率を向上させることができる。
　（第２の実施形態）
　図１２は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図１２は、サブピクセル２２０をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
　本実施形態では、平坦化膜２１４を含み、プラグ２１６ｋが平坦化膜２１４に埋め込まれている点で、上述の他の実施形態と相違する。なお、本実施形態では、１つのサブピクセル２２０について説明するが、他の実施形態の場合と同様に、サブピクセル２２０は、ＸＹ平面に複数個設けられ、Ｘ軸方向およびＹ軸方向に配列されている。また、発光素子２５０の面積も発光色等に応じて異なる面積とされる場合がある。上述した他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図１２に示すように、本実施形態の画像表示装置のサブピクセル２２０は、トランジスタ２０３と、第１の配線層１１０と、第１の層間絶縁膜１１２と、プラグ２１６ｋと、発光素子２５０と、第２の層間絶縁膜１５６と、第２の配線層１６０と、を含む。サブピクセル２２０は、上述の他の実施形態の場合と同様に、カラーフィルタ１８０をさらに含む。
　トランジスタ２０３は、基板１０２上に形成されている。トランジスタ２０３は、この例では、ｎチャネルのＴＦＴである。トランジスタ２０３は、ＴＦＴチャネル２０４と、ゲート１０７と、を含む。トランジスタ２０３は、上述の他の実施形態と同様に、ＬＴＰＳプロセス等によって形成されている。本実施形態では、回路１０１は、ＴＦＴチャネル２０４、絶縁層１０５、絶縁膜１０８、ビア１１１ｓ，１１１ｄおよび第１の配線層１１０を含むものとする。
　ＴＦＴチャネル２０４は、領域２０４ｓ，２０４ｉ，２０４ｄを含む。領域２０４ｓ，２０４ｉ，２０４ｄは、ＴＦＴ下層膜１０６上に設けられている。領域２０４ｓ，２０４ｄは、Ｐ（リン）等のｎ形不純物がドープされている。領域２０４ｓは、ビア１１１ｓとオーミック接続されている。領域２０４ｄは、ビア１１１ｄとオーミック接続されている。
　ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル２０４上に設けられている。絶縁層１０５は、ＴＦＴチャネル２０４とゲート１０７とを絶縁する。
　トランジスタ２０３では、領域２０４ｓよりも高い電圧がゲート１０７に印加されると、領域２０４ｉにチャネルが形成される。領域２０４ｓ，２０４ｄ間に流れる電流は、ゲート１０７の領域２０４ｓに対する電圧によって制御される。ＴＦＴチャネル２０４やゲート１０７は、上述の他の実施形態の場合のＴＦＴチャネル１０４－１，１０４－２やゲート１０７－１，１０７－２と同様の材料、製法で形成されている。
　ビア１１１ｓ，１１１ｄは、絶縁膜１０８を貫通して設けられている。ビア１１１ｓは、配線１１０ｓと領域２０４ｓとの間に設けられている。ビア１１１ｓは、配線１１０ｓおよび領域２０４ｓを電気的に接続している。ビア１１１ｄは、配線１１０ｄと領域２０４ｄとの間に設けられている。ビア１１１ｄは、配線１１０ｄおよび領域２０４ｄを電気的に接続している。ビア１１１ｓ，１１１ｄは、上述の他の実施形態の場合のビア１１１ｓ１，１１１ｄ１等と同様の材料および製法で形成されている。
　配線１１０ｓは、たとえば、後述する図１５に示される回路の接地線４に電気的に接続されている。配線１１０ｄは、接続部２１５ｋ、プラグ２１６ｋおよび光反射プレート２３０ａを介して、ｎ形半導体層２５１に電気的に接続されている。
　平坦化膜２１４は、第１の層間絶縁膜１１２上に設けられている。平坦化膜２１４は、絶縁性を有する膜または層であり、第１の層間絶縁膜１１２と同様に、たとえばＰＳＧやＢＰＳＧ等の有機絶縁膜やＳＯＧ（Spin On Glass）等の無機絶縁膜等である。
　プラグ２１６ｋは、第１の層間絶縁膜１１２上に設けられている。プラグ２１６ｋの側面は、平坦化膜２１４で覆われている。つまり、プラグ２１６ｋは、平坦化膜２１４に埋め込まれている。プラグ２１６ｋおよび平坦化膜２１４は、ＸＹ平面にほぼ平行な同一の面をそれぞれ有する。プラグ２１６ｋおよび平坦化膜２１４の面は、後述するように一括して平坦化された面である。
　プラグ２１６ｋと配線１１０ｄとの間には、接続部２１５ｋが設けられている。接続部２１５ｋは、導電性の部材で形成されており、プラグ２１６ｋおよび配線１１０ｄを電気的に接続している。プラグ２１６ｋおよび接続部２１５ｋは、たとえば、第１の配線層１１０と同じ材料で形成されている。
　発光素子２５０は、光反射プレート２３０ａを介して、プラグ２１６ｋ上に設けられている。発光素子２５０は、ｎ形半導体層（第１半導体層）２５１と、発光層２５２と、ｐ形半導体層（第２半導体層）２５３と、を含む。ｎ形半導体層２５１、発光層２５２およびｐ形半導体層２５３は、第１の層間絶縁膜１１２の側から発光面２５３Ｓの側に向かって、ｎ形半導体層２５１、発光層２５２およびｐ形半導体層２５３の順に積層されている。したがって、ｎ形半導体層２５１は、光反射プレート２３０ａを介して、プラグ２１６ｋに電気的に接続されている。
　発光素子２５０は、上述の他の実施形態の発光素子１５０－１，１５０－２と同様のＸＹ平面視の形状を有する。回路素子のレイアウト等に応じて、適切な形状が選定される。
　発光素子２５０は、上述の他の実施形態の発光素子１５０－１，１５０－２と同様の発光ダイオードである。すなわち、発光素子２５０が発光する光の波長は、たとえば４６７ｎｍ±２０ｎｍ程度の青色発光、あるいは、４１０ｎｍ±２０ｎｍ程度の青紫発光である。発光素子２５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。
　第２の配線層（第２配線層）１６０は、第２の層間絶縁膜１５６上に設けられている。第２の配線層１６０は、配線１６０ａを含んでいる。配線１６０ａは、たとえば後述の図１５に示された回路の電源線３に接続される。第２の配線層１６０は、たとえば第１の配線層１１０等と同じ材料で形成されている。
　この例では、平坦化膜２１４およびプラグ２１６ｋ上に、第３の配線層２３０が設けられている。第３の配線層２３０は、光反射プレート２３０ａを含む。光反射プレート２３０ａは、サブピクセルごとに設けられており、これら複数の光反射プレート２３０ａは、電気的に絶縁されている。上述したように、光反射プレート２３０ａ上には発光素子２５０がそれぞれ設けられている。
　第３の配線層２３０および光反射プレート２３０ａは、高導電率を有する材料で形成されている。光反射プレート２３０ａは、たとえば、ＴｉやＡｌ、ＴｉとＳｎとの合金等を含む。ＣｕやＶ等、あるいはＡｇやＰｔ等の高い光反射性を有する貴金属を含んでもよい。光反射プレート２３０ａは、このような高導電率を有する金属材料等で形成されているので、発光素子２５０と回路１０１とを低抵抗で電気的に接続する。
　光反射プレート２３０ａの外周は、ＸＹ平面視で、光反射プレート２３０ａ上に発光素子２５０を投影したときの外周を含んでいる。光反射プレート２３０ａの外周が発光素子２５０の外周を含むことには、それぞれの外周が一致していることも含む。これにより、光反射プレート２３０ａは、発光素子２５０の下方への散乱光を発光面２５３Ｓ側に反射することができる。発光素子２５０の下方への散乱光を発光面２５３Ｓ側に反射することによって、発光素子２５０の発光効率を実質的に向上させることができる。また、発光素子２５０の下方への散乱光を発光面２５３Ｓ側に反射することによって、下方への散乱光によるトランジスタ２０３等の回路素子の誤動作を防止することができる。
　透光性電極１５９ａは、配線１６０ａ上にわたって設けられている。透光性電極１５９ａは、開口されたｐ形半導体層２５３の発光面２５３Ｓ上にわたって設けられている。透光性電極１５９ａは、配線１６０ａと発光面２５３Ｓとの間に設けられ、配線１６０ａおよびｐ形半導体層２５３を電気的に接続している。
　ｎ形半導体層２５１は、光反射プレート２３０ａ、プラグ２１６ｋ、接続部２１５ｋ、配線１１０ｄおよびビア１１１ｄを介して領域２０４ｄに電気的に接続される。領域２０４ｄは、トランジスタ２０３のドレイン電極に対応する。領域２０４ｓは、トランジスタ２０３のソース電極に対応し、ビア１１１ｓおよび配線１１０ｓを介して、接地線４に電気的に接続されている。
　ｐ形半導体層２５３は、透光性電極１５９ａおよび配線１６０ａを介して、電源線３に電気的に接続される。
　（変形例）
　図１３は、本実施形態の画像表示装置の変形例の一部を例示する模式的な断面図である。
　図１３に示すように、この変形例のサブピクセル２２０ａでは、図１２に示した接続部２１５ｋを介さずに、プラグ２１６ｋを配線１１０ｄに接続する。
　図１２に関連して説明したように、接続部２１５ｋを介して、プラグ２１６ｋを配線１１０ｄに接続する場合には、ＸＹ平面視で、プラグ２１６ｋの外周を配線１１０ｄの外周よりも外側にはみ出す形状にすることが可能である。ＸＹ平面視で、プラグ２１６ｋの外周を配線１１０ｄの外周よりも内側にする場合には、本変形例のように、プラグ２１６ｋは、接続部２１５ｋを介さずに、配線１１０ｄの上に直接設けられることができる。つまり、プラグと接続先の配線との位置関係や、プラグと接続先の配線のそれぞれの形状に応じて、接続部を設け、あるいは接続部を設けずに、配線と素子とを相互に接続することができる。このことは、これ以降で説明する各実施形態や変形例に関しても同様である。
　図１４Ａおよび図１４Ｂは、本実施形態の画像表示装置の変形例の一部を例示する模式的な断面図である。
　図１４Ａ以降のサブピクセルの断面図では、煩雑さを避けるため、表面樹脂層１７０、透明薄膜接着層１８８およびカラーフィルタ１８０の表示が省略されている。特に記載のない場合には、第２の層間絶縁膜および第２の配線層上に、表面樹脂層１７０、透明薄膜接着層１８８およびカラーフィルタ１８０が設けられる。後述の他の実施形態およびその変形例の場合についても同様である。
　図１４Ａに示された変形例のサブピクセル２２０ｂの場合には、発光面２５３Ｓ側の電気的接続のための配線の構造が、第２の実施形態の場合と相違する。他の構成要素は、第２の実施形態の場合と同一であり、同一の構成要素には同一の符号を付して詳細な説明を適宜省略する。
　図１４Ａに示すように、サブピクセル２２０ｂは、第２の配線層１６０を含んでおり、第２の配線層１６０は、配線１６０ａ１を含んでいる。配線１６０ａ１は、第２の層間絶縁膜１５６上に設けられている。本変形例では、配線１６０ａ１の一端を、発光面２５３Ｓを含む面に接続することによって、配線１６０ａ１をｐ形半導体層２５３に電気的に接続している。配線１６０ａ１の一端を接続する面は、発光面２５３Ｓと同一平面上にある面である。本変形例では、透光性電極を設けないので、透光性電極を形成する工程を省略することができる。発光面２５３Ｓは、好ましくは、この例のように、粗面化されている。
　図１４Ｂに示された変形例のサブピクセル２２０ｃの場合には、第２の層間絶縁膜２５６および配線１６０ａ２の構成が第２の実施形態の場合と相違する。
　図１４Ｂに示すように、サブピクセル２２０ｃは、第２の層間絶縁膜２５６を含む。第２の配線層１６０は、配線１６０ａ２を含んでおり、配線１６０ａ２は、第２の層間絶縁膜２５６上に設けられている。第２の層間絶縁膜２５６は、透明樹脂である。第２の層間絶縁膜２５６は、発光面２５３Ｓの位置に対応する開口が設けられていない。発光面２５３Ｓには、第２の配線層１６０の配線１６０ａ２が直接接続されている。
　発光素子２５０ａは、第２の層間絶縁膜２５６を介して、発光面２５３Ｓから発光する。本変形例では、第２の層間絶縁膜２５６に開口を形成し、ｐ形半導体層２５３ａを粗面化する工程を省略することができる。
　第２の層間絶縁膜２５６は、たとえば、透明の有機絶縁材料等によって形成されている。透明の樹脂材料としては、ＳＯＧ（Spin On Glass）等のシリコン系樹脂やノボラック型フェノール系樹脂等が用いられる。上述の他の実施形態と同様に、第２の層間絶縁膜２５６は、発光素子間の絶縁であり、外部環境からの保護のために設けられている。第２の層間絶縁膜２５６の表面は、第２の層間絶縁膜１５６と同様に、第２の配線層１６０が形成できる程度の平坦性があればよい。
　いずれの変形例においても、表面樹脂層１７０、透明薄膜接着層１８８およびカラーフィルタ１８０を含む構成は、上述の他の実施形態の場合と同様に設けられている。
　図１５は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
　図１５に示すように、本実施形態の画像表示装置２０１は、表示領域２、行選択回路２０５および信号電圧出力回路２０７を備える。表示領域２には、上述の他の実施形態の場合と同様に、たとえばサブピクセル２２０がＸＹ平面上に格子状に配列されている。
　ピクセル１０は、上述の他の実施形態の場合と同様に、異なる色の光を発光する複数のサブピクセル２２０を含む。サブピクセル２２０Ｒは、赤色の光を発光する。サブピクセル２２０Ｇは、緑色の光を発光する。サブピクセル２２０Ｂは、青色の光を発光する。３種類のサブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。
　１つのピクセル１０は、３つのサブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂからなり、サブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂは、たとえばこの例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
　サブピクセル２２０は、発光素子２２２と、選択トランジスタ２２４と、駆動トランジスタ２２６と、キャパシタ２２８と、を含む。図１５において、選択トランジスタ２２４はＴ１と表示され、駆動トランジスタ２２６はＴ２と表示され、キャパシタ２２８はＣｍと表示されることがある。
　本実施形態では、発光素子２２２が電源線３側に設けられており、発光素子２２２に直列に接続された駆動トランジスタ２２６は、接地線４側に設けられている。つまり、駆動トランジスタ２２６は、発光素子２２２よりも低電位側に接続されている。駆動トランジスタ２２６は、ｎチャネルのトランジスタである。
　駆動トランジスタ２２６のゲート電極と信号線２０８との間には、選択トランジスタ２２４が接続されている。キャパシタ２２８は、駆動トランジスタ２２６のゲート電極と接地線４との間に接続されている。
　行選択回路２０５および信号電圧出力回路２０７は、ｎチャネルのトランジスタである駆動トランジスタ２２６を駆動するために、上述の他の実施形態と異なる極性の信号電圧を、信号線２０８に供給する。
　本実施形態では、駆動トランジスタ２２６の極性がｎチャネルであることから、信号電圧の極性等が上述の他の実施形態の場合と相違する。すなわち、行選択回路２０５は、ｍ行のサブピクセル２２０の配列から、順次１行を選択するように走査線２０６に選択信号を供給する。信号電圧出力回路２０７は、選択された行の各サブピクセル２２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２２０の駆動トランジスタ２２６は、信号電圧に応じた電流を発光素子２２２に流す。発光素子２２２は、流れた電流に応じた輝度で発光する。
　本実施形態では、上述に示したサブピクセル２２０，２２０ａ，２２０ｂ，２２０ｃの構成のいずれかを含むことができる。また、以下に説明する各実施形態についても、本実施形態の場合と同様にサブピクセルの変形例を適用することができる。
　本実施形態の画像表示装置の製造方法について説明する。
　図１６Ａ～図２０Ｃは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図１６Ａ～図１８Ｂでは、回路基板１１００にプラグを形成する手順が示されている。本実施形態では、第１の実施形態において説明したプラグの形成方法とは異なるプラグ形成方法が採用される。
　図１６Ａに示すように、回路基板１１００が準備される。準備される回路基板１１００は、第１の実施形態の場合と同じものでかまわない。
　図１６Ｂに示すように、コンタクトホールｈが第１の層間絶縁膜１１２に形成される。コンタクトホールｈが形成される箇所は、配線１１０ｄに対応する位置である。コンタクトホールｈは、この例のように、第１の層間絶縁膜１１２から配線１１０ｄに到達する深さを超えて、さらに深く形成される。コンタクトホールｈの形成時に、配線１１０ｄの露出面積を十分確保できる場合には、コンタクトホールｈの深さは、配線１１０ｄの表面までとしてもよい。
　図１７Ａに示すように、メタル層１１１６は、第１の層間絶縁膜１１２上にわたって、形成される。メタル層１１１６の形成時に、図１６Ｂに示したコンタクトホールｈは、メタル層１１１６と同じ材料で埋め込まれる。埋め込まれた部分には、接続部２１５ｋが形成される。
　図１７Ｂに示すように、プラグ２１６ｋは、フォトリソグラフィおよびドライエッチング等によって、図１７Ａに示したメタル層１１１６から所望の形状に成形される。
　図１８Ａに示すように、第１の層間絶縁膜１１２およびプラグ２１６ｋを覆うように、平坦化膜１１１４が塗布され、その後焼成される。
　図１８Ｂに示すように、プラグ２１６ｋの面が露出するように、図１８Ａに示した平坦化膜１１１４の表面が研磨される。プラグ２１６ｋの面が露出した後には、プラグ２１６ｋおよび平坦化膜２１４を一括して研磨され、平坦化される。平坦化膜１１１４の研磨にはたとえばＣＭＰが用いられる。このようにして、プラグ２１６ｋ、接続部２１５ｋおよび平坦化膜２１４が形成される。
　図１３に示した変形例のサブピクセル２２０ａの場合には、図１６Ｂに示した工程において、第１の層間絶縁膜１１２をプラグ２１６ｋの形状に応じて、少なくとも配線１１０ｄの表面に到達するまでエッチングする。その後、図１７Ａおよび図１７Ｂに示したように、メタル層１１１６を形成した後、メタル層１１１６を所望のプラグ２１６ｋの形状に成形する。図１８Ａおよび図１８Ｂに示したように、平坦化膜１１１４を形成後、ＣＭＰ等によって、一括平坦化して、プラグ２１６ｋおよび平坦化膜２１４を形成することができる。
　続いて、プラグが形成された回路基板に、半導体成長基板を貼り合わせて、発光素子等を形成する工程について説明する。
　図１９Ａに示すように、半導体成長基板１２９４が準備される。半導体成長基板１２９４は、結晶成長用基板１００１、バッファ層１１４０および半導体層１１５０を含む。バッファ層１１４０は、結晶成長用基板１００１上に形成されている。半導体層１１５０は、バッファ層１１４０上に形成されている。半導体層１１５０は、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１を含んでいる。ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１は、バッファ層１１４０の側から、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順に積層されている。メタル層１１３０は、ｎ形半導体層１１５１の露出された面に形成される。
　図１９Ｂに示すように、メタル層１１３０が形成された半導体成長基板１２９４およびプラグ２１６ｋが形成された回路基板（第３基板）１１００が準備される。回路基板１１００のプラグ２１６ｋおよび平坦化膜２１４の形成された面は、半導体成長基板１２９４のメタル層１１３０の露出面に対向するように配置される。対向された面同士は、互いに接合される。基板同士の接合は、上述した他の実施形態の場合と同様である。また、図５Ａ～図５Ｃに関連して説明した製造方法の変形例を適用してもよい。さらに、半導体成長基板は、バッファ層１１４０を設けず、結晶成長用基板１００１上に直接、半導体層１１５０を形成したものを用いてもよい。
　図２０Ａに示すように、図１９Ｂに示した結晶成長用基板１００１は、レーザリフトオフ等によって除去される。この例では、半導体層１１５０をエッチングする前に、図１９Ｂに示したバッファ層１１４０はウェットエッチング等によって除去されている。バッファ層１１４０は、半導体層１１５０をエッチングした後に除去されるようにしてもよい。
　図２０Ｂに示すように、図２０Ａに示した半導体層１１５０およびメタル層１１３０は、ＲＩＥ等により所望の形状に成形される。メタル層１１３０から第３の配線層２３０が形成され、第３の配線層２３０は、光反射プレート２３０ａを含んでいる。この例では、半導体層１１５０をオーバーエッチングすることによって、光反射プレート２３０ａの外周は、ＸＹ平面視で光反射プレート２３０ａに投影された発光素子２５０の外周にほぼ一致するように成形されている。
　半導体層１１５０をオーバーエッチングしない場合には、半導体層１１５０をエッチングして発光素子２５０を形成した後、メタル層１１３０をエッチングして第３の配線層２３０を形成する。この場合には、光反射プレート２３０ａの外周は、ＸＹ平面視で光反射プレート２３０ａに投影された発光素子２５０の外周を含み、発光素子２５０の外周よりも大きくすることができる。
　図２０Ｃに示すように、第２の層間絶縁膜１５６は、平坦化膜２１４、第３の配線層２３０および発光素子２５０を覆って形成される。第２の層間絶縁膜１５６の発光素子２５０に対応する位置には、エッチングにより第２の層間絶縁膜１５６の一部が除去されて開口１５８が形成され、発光面２５３Ｓが第２の層間絶縁膜１５６から露出される。露出されたｐ形半導体層２５３の発光面２５３Ｓは、発光効率を向上させるために粗面化される。
　第２の層間絶縁膜１５６上に、第２の配線層１６０が形成される。第２の配線層１６０では、配線１６０ａを含む各配線はフォトリソグラフィによって形成される。なお、この例では、配線１６０ａは、ｐ形半導体層２５３から離間した位置に設けられている。
　第２の配線層１６０、第２の層間絶縁膜１５６および発光面２５３Ｓを覆う透光性の導電膜を形成する。透光性の導電膜は、ＩＴＯ膜やＺｎＯ膜等が好適に用いられる。フォトリソグラフィにより、所望の透光性電極１５９ａが形成される。
　透光性電極１５９ａは、配線１６０ａ上にわたって形成される。透光性電極１５９ａは、発光面２５３Ｓ上にわたって形成される。透光性電極１５９ａは、配線１６０ａと発光面２５３Ｓとの間に形成される。したがって、配線１６０ａおよびｐ形半導体層２５３は、透光性電極１５９ａによって、電気的に接続される。
　図２１Ａ～図２２Ｂは本実施形態の画像表示装置の変形例の製造方法を例示する模式的な断面図である。
　図２１Ａおよび図２１Ｂは、図１４Ａに示した変形例のサブピクセル２２０ｂを形成するための製造工程を表している。図２２Ａおよび図２２Ｂは、図１４Ｂに示した変形例のサブピクセル２２０ｃを形成するための製造工程を表している。図２１Ａおよび図２２Ａの工程は、いずれも図２０Ｂに示した工程の後に実行されるので、以下の説明では、図２０Ｂ以降の工程について説明する。
　まず、サブピクセル２２０ｂの製造方法について説明する。
　図２１Ａに示すように、変形例のサブピクセル２２０ｂでは、第２の層間絶縁膜１５６が、平坦化膜２１４、第３の配線層２３０および発光素子２５０を覆って形成された後、開口１５８が形成される。開口１５８は、第２の層間絶縁膜１５６の一部を除去することによって、発光面２５３Ｓを第２の層間絶縁膜１５６から露出するように形成される。この例では、発光面２５３Ｓは、粗面化される。
　図２１Ｂに示すように、第２の配線層１６０が形成される。第２の配線層１６０は、配線１６０ａ１を含んでいる。配線１６０ａ１は、配線１６０ａ１の一端でｐ形半導体層２５３の発光面２５３Ｓを含む面に接続される。配線１６０ａ１の一端が接続される面は、発光面２５３Ｓに平行な面である。
　次に、サブピクセル２２０ｃの製造方法について説明する。
　図２２Ａに示すように、変形例のサブピクセル２２０ｃでは、第２の層間絶縁膜２５６が、平坦化膜２１４、第３の配線層２３０および発光素子２５０を覆って形成される。第２の層間絶縁膜２５６は、透明樹脂によって形成される。
　図２２Ｂに示すように、第２の層間絶縁膜２５６にコンタクトホールが形成された後、第２の配線層１６０が形成される。第２の配線層１６０は、配線１６０ａ２を含んでいる。配線１６０ａ２は、コンタクトホールを介して、発光面２５３Ｓを含むｐ形半導体層２５３の面に接続される。
　以降、カラーフィルタ１８０等を設けることによって本実施形態の画像表示装置２０１のサブピクセル２２０および変形例のサブピクセル２２０ａ，２２０ｂ，２２０ｃが形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置では、上述の他の実施形態の場合の効果のほか、サブピクセル２２０，２２０ａ，２２０ｂ，２２０ｃは、プラグ２１６ｋとは別に、光反射プレート２３０ａを含むので、プラグ２１６ｋを小形化することができる。
　（第３の実施形態）
　図２３は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図２３は、サブピクセル３２０をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
　本実施形態では、発光素子１５０は、光反射プレートを介さず、プラグ２１６ａ上に設けられている点で、第２の実施形態およびその変形例の場合と相違する。上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図２３に示すように、本実施形態の画像表示装置のサブピクセル３２０は、トランジスタ１０３と、発光素子１５０と、プラグ２１６ａと、を含む。トランジスタ１０３は、上述の他の実施形態の場合と同様に、基板１０２の第１面１０２ａ上に形成されている。
　トランジスタ１０３は、ＴＦＴチャネル１０４と、ゲート１０７と、を含む。ＴＦＴチャネル１０４は、領域１０４ｓ，１０４ｉ，１０４ｄを含む。領域１０４ｓ，１０４ｉ，１０４ｄは、ＴＦＴ下層膜１０６上に設けられている。領域１０４ｉは、領域１０４ｓ，１０４ｄ間に設けられている。領域１０４ｓ，１０４ｄは、ビア１１１ｓ，１１１ｄとそれぞれオーミック接続されている。トランジスタは、ｐチャネルのＴＦＴである。
　ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル１０４上に設けられている。ＴＦＴチャネル１０４およびゲート１０７は、絶縁層１０５によって互いに絶縁されている。
　ＴＦＴチャネル１０４の各領域１０４ｓ，１０４ｉ，１０４ｄおよびゲート１０７は、第１の実施形態の場合と同様の材料および製法によって形成されている。
　ビア１１１ｓ，１１１ｄおよび配線１１０ｓ，１１０ｄは、第２の実施形態およびその変形例の場合と同様に構成されており、同様の材料および製法で形成されている。
　発光素子１５０は、プラグ２１６ａ上に設けられている。プラグ２１６ａは、接続部２１５ａを介して、配線１１０ｄに接続されている。発光素子１５０は、ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１を含む。ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１は、プラグ２１６ａの側から発光面１５１Ｓの側に向かって、ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１の順に積層されている。したがって、ｐ形半導体層１５３は、プラグ２１６ａ、接続部２１５ａ、配線１１０ｄおよびビア１１１ｄを介して、領域１０４ｄに電気的に接続されている。配線１１０ｓは、図２に示した回路の電源線３に接続されている。配線１１０ｓは、ビア１１１ｓを介して領域１０４ｓに接続されている。したがって、領域１０４ｓは、ビア１１１ｓおよび配線１１０ｓを介して、電源線３に電気的に接続されている。
　プラグ２１６ａの外周は、ＸＹ平面視で、プラグ２１６ａに発光素子１５０を投影したときに、発光素子１５０の外周を含むように設定されている。プラグ２１６ａは、光反射プレートとして機能する。プラグ２１６ａは、発光素子１５０の下方への散乱光を発光面１５１Ｓ側に反射する。プラグ２１６ａは、発光素子１５０の下方への散乱光を遮光して、トランジスタ１０３等の回路素子への光の到達を抑制する。
　ｎ形半導体層１５１は、発光面１５１Ｓを有しており、発光面１５１Ｓは開口１５８により第２の層間絶縁膜１５６から露出されている。
　第２の配線層１６０は、第２の層間絶縁膜１５６上に形成されている。第２の配線層１６０は、配線２６０ｋを含む。配線２６０ｋは、たとえば図２に示した回路の接地線４に接続される。透光性電極２５９ｋは、配線２６０ｋ上にわたって設けられている。透光性電極２５９ｋは、発光面１５１Ｓ上にわたって設けられている。透光性電極２５９ｋは、配線２６０ｋおよび発光面１５１Ｓの間に設けられている。したがって、ｎ形半導体層１５１は、透光性電極２５９ｋおよび配線２６０ｋを介して、接地線４に電気的に接続されている。
　上述の他の実施形態の場合と同様に、カラーフィルタ１８０等がさらに設けられている。
　本実施形態の画像表示装置の製造方法について説明する。
　図２４Ａ～図２５Ｃは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図２４Ａに示すように、半導体成長基板１１９４が準備される。半導体成長基板１１９４は、結晶成長用基板１００１、バッファ層１１４０および半導体層１１５０を含む。半導体成長基板１１９４では、バッファ層１１４０は、結晶成長用基板１００１上に形成されている。半導体層１１５０は、バッファ層１１４０上に形成されている。半導体層１１５０は、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３を含む。ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３は、バッファ層１１４０の側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層されている。上述の他の実施形態の場合のように、ｐ形半導体層１１５３の露出面にメタル層を形成するようにしてもよい。メタル層を形成する場合に、ｐ形半導体層１１５３とメタル層との間に透光性導電膜を設けるようにしてもよい。
　図２４Ｂに示すように、半導体成長基板１１９４およびプラグ２１６ａが形成された回路基板（第２基板）１１００が準備される。プラグ２１６ａおよび接続部２１５ａは、図１６Ａ～図１８Ｂに関連して説明した製造工程を適用して形成される。
　準備された半導体成長基板１１９４およびプラグ２１６ａが形成された回路基板１１００は、互いに接合される。半導体成長基板１１９４の接合面は、ｐ形半導体層１１５３の露出面である。ｐ形半導体層１１５３の露出面は、発光層１１５２が設けられた面に対向する面である。プラグ２１６ａが形成された回路基板１１００の接合面は、プラグ２１６ａおよび平坦化膜２１４の平坦化面である。
　図２５Ａに示すように、半導体層１１５０と回路基板１１００とのウェハボンディング後、結晶成長用基板１００１が除去される。
　図２５Ｂに示すように、図２５Ａに示した半導体層１１５０はエッチングされて、発光素子２５０が形成される。この例では、図２５Ａに示したバッファ層１１４０および半導体層１１５０は、同時にＲＩＥ等によって成形される。
　図２５Ｃに示すように、バッファ層２４０が除去された後、平坦化膜２１４、プラグ１１６ａおよび発光素子１５０を覆う第２の層間絶縁膜１５６が形成される。第２の層間絶縁膜１５６には、第２の層間絶縁膜１５６の一部を除去することによって開口１５８が形成され、開口１５８から露出された発光面１５１Ｓが粗面化される。その後、配線２６０ｋを含む第２の配線層１６０が形成され、第２の配線層１６０上にＩＴＯ膜等によって透光性電極２５９ｋが形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態では、上述の他の実施形態の場合と同様の効果を有する。そのほか、プラグ２１６ａを光反射プレートとして利用するので、別に光反射プレートを形成する工程を省略することができる。
　プラグ２１６ａとｐ形半導体層１５３との間に光反射プレートを設けないので、ｐ形半導体層１５３とトランジスタ１０３との間の抵抗分を低減することができる。
　（第４の実施形態）　
　図２６は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図２６は、サブピクセル４２０をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
　本実施形態では、発光素子１５０の構成は、第３の実施形態の場合と同じである。すなわち、発光素子１５０は、下層から上層に向かって積層されたｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１を有する。発光素子１５０の駆動用のトランジスタ１０３は、ｐチャネルトランジスタであり、サブピクセル４２０の駆動回路は、たとえば図２に示した回路構成が適用される。上述の他の実施形態と同一の構成要素には、同一の符号を付して、詳細な説明を適宜省略する。
　図２６に示すように、本実施形態の画像表示装置のサブピクセル４２０は、トランジスタ１０３と、発光素子１５０と、第３の配線層４３０と、プラグ４１６ａと、を含む。本実施形態では、ｐ形半導体層１５３は、第３の配線層４３０の配線４３０ａおよびプラグ４１６ａを介して、トランジスタ１０３のドレイン電極に接続される。ｎ形半導体層１５１は、第２の配線層１５９の透光性電極２５９ｋおよび第３の配線層４３０の配線４３０ｋを介して、たとえば図２に示した回路の接地線４に接続される。
　回路基板１００におけるトランジスタ１０３の構造やトランジスタ１０３の上部の構造、配線の構造は、上述した第３の実施形態の場合と同じであり、詳細な説明を省略する。
　平坦化膜２１４およびプラグ４１６ａは、第１の層間絶縁膜１１２上に形成されている。平坦化膜２１４は、プラグ４１６ａの側面にも設けられている。つまり、プラグ４１６ａは、平坦化膜２１４に埋め込まれている。プラグ４１６ａの平坦化膜２１４からの露出面は、平坦化膜２１４とほぼ同一の平面内に形成されている。この平面は、ＸＹ平面にほぼ平行とされている。プラグ４１６ａは、第１の層間絶縁膜１１２に設けられた接続部２１５ａによって、配線１１０ｄに接続されている。
　平坦化膜２１４およびプラグ４１６ａ上には、第３の配線層（第３配線層）４３０が設けられている。第３の配線層４３０は、配線４３０ａ，４３０ｋを含んでいる。配線４３０ａは、プラグ４１６ａ上に設けられており、配線４３０ａおよびプラグ４１６ａは、電気的に接続されている。
　配線４３０ａ上には、発光素子１５０が設けられている。発光素子１５０は、配線４３０ａの側から発光面１５１Ｓの側に向かって、ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１の順に積層されている。つまり、配線４３０ａ上は、ｐ形半導体層１５３と接続されている。好ましくは、配線４３０ａは、ｐ形半導体層１５３とオーミック接続されており、プラグ４１６ａおよび接続部２１５ａを介して、配線１１０ｄに接続されている。
　配線４３０ａは、光反射プレートとしても機能する。つまり、配線４３０ａの外周は、ＸＹ平面視で、配線４３０ａに投影される発光素子１５０の外周を含むように設定されている。
　配線４３０ｋは、たとえば図２に示された回路の接地線４に接続されている。配線４３０ｋは、たとえば配線４３０ａを取り囲むように設けられている。
　第２の層間絶縁膜１５６は、平坦化膜２１４、第３の配線層４３０および発光素子１５０上に形成されている。第２の層間絶縁膜１５６は、開口１５８，４６２を有している。開口１５８は、発光素子１５０に対応する位置に設けられている。開口１５８は、第２の層間絶縁膜１５６の一部を除去することによって、発光面１５１Ｓを第２の層間絶縁膜１５６から露出させている。開口４６２は、配線４３０ｋに対応する位置に設けられている。開口４６２は、第２の層間絶縁膜１５６の一部の除去することによって、配線４３０ｋの一部を第２の層間絶縁膜１５６から露出させている。
　透光性電極２５９ｋは、発光面１５１Ｓ上にわたって設けられている。透光性電極２５９ｋは、開口４６２を介して第２の層間絶縁膜１５６から露出された配線４３０ｋ上にわたって設けられている。透光性電極２５９ｋは、発光面１５１Ｓおよび第２の層間絶縁膜１５６から露出された配線４３０ｋにわたって設けられている。透光性電極２５９ｋは、ｎ形半導体層１５１および配線４３０ｋを電気的に接続する。
　（サブピクセルの変形例）
　図２７は、本実施形態に係る画像表示装置の変形例の一部を例示する模式的な断面図である。
　この変形例では、発光素子１５０は、ｎチャネルのトランジスタ２０３によって駆動される点で、上述の第４の実施形態の場合と相違する。発光素子１５０の構成は、第４の実施形態の場合と同じである。発光素子１５０をトランジスタ２０３で駆動する駆動回路は、たとえば、図１５に示した回路構成が適用される。
　このサブピクセルの変形例では、サブピクセル４２０ａは、プラグ４１６ｋを含む。プラグ４１６ｋは、接続部４１５ｋを介して、配線１１０ｄに接続されている。
　プラグ４１６ｋ上には、配線４３０ｋが設けられ、プラグ４１６ｋは、配線４３０ｋに電気的に接続されている。配線４３０ｋは、開口４６２を介して第２の層間絶縁膜１５６から露出されている。第２の層間絶縁膜１５６から露出された配線４３０ｋは、透光性電極２５９ｋに接続されている。透光性電極２５９ｋは、発光面１５１Ｓ上にわたって設けられており、ｎ形半導体層１５１に接続されている。
　配線４３０ａ上には、ｐ形半導体層１５３が設けられ、ｐ形半導体層１５３は、配線４３０ａに電気的に接続されている。配線４３０ａは、たとえば図１５に示した電源線３に電気的に接続されている。つまり、本変形例では、電源線３側に設けられた発光素子１５０を接地線４側に設けられたトランジスタ２０３によって駆動する、図１５に示したような駆動回路が適用される。
　本実施形態の画像表示装置の製造方法について説明する。
　図２８Ａおよび図２８Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　本実施形態では、図１９Ａ～図２０Ａに示したように、プラグが形成された回路基板１１００に、メタル層１１３０が形成された半導体層１１５０を接合するまでは、上述したたとえば第２の実施形態の場合と同じである。以下では、ウェハボンディングし、結晶成長用基板１００１を除去した以降の製造工程について説明する。なお、第２の実施形態では、図１９Ａ～図２０Ａ等に示したように、結晶成長用基板１００１側にｐ形半導体層１１５３を形成したが、本実施形態では、図３Ａ等に示したように、結晶成長用基板１００１側にｎ形半導体層１１５１を形成し、ｐ形半導体層１１５３の露出面にメタル層１１３０を形成した半導体成長基板を用いるものとする。ｐ形半導体層１１５３とメタル層１１３０との間に、ホール注入性を有する導電性薄膜の層を設けてもよい。
　図２８Ａに示すように、半導体層１１５０をＲＩＥ等によって加工して、発光素子１５０が形成される。発光素子１５０が形成された後、メタル層１１３０をドライエッチングまたはウェットエッチングによって加工して、配線４３０ａ，４３０ｋを含む第３の配線層４３０が形成される。
　図２８Ｂに示すように、第３の配線層４３０、平坦化膜２１４および発光素子１５０を覆うように、第２の層間絶縁膜１５６が形成される。
　第２の層間絶縁膜１５６には、開口１５８，４６２が形成される。開口１５８は、ｎ形半導体層１５１に達するまで第２の層間絶縁膜１５６の一部がエッチングされ、発光面１５１Ｓが第２の層間絶縁膜１５６から露出される。発光面１５１Ｓは、粗面化される。開口４６２は、配線４３０ｋに達するまで第２の層間絶縁膜１５６の一部がエッチングされ、配線４３０ｋが第２の層間絶縁膜１５６から露出される。
　第２の配線層１５９は、第２の層間絶縁膜１５６上に形成される。第２の配線層１５９は、透光性電極２５９ｋを含む。透光性電極２５９ｋは、ｎ形半導体層１５１および配線４３０ｋを電気的に接続する。
　以降、他の実施形態の場合と同様に、カラーフィルタが形成される。
　このようにして、本実施形態の画像表示装置を製造することができる。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置は、上述した他の実施形態の場合と同様の効果を奏し、さらに以下の効果を有する。
　本実施形態の画像表示装置のサブピクセル４２０は、発光面１５１Ｓ側の電気的接続を透光性電極２５９ｋで行い、発光面１５１Ｓに対向する面の側の電気的接続を配線４３０ａ、プラグ４１６ａおよび接続部２１５ａを介して行う。そのため、発光面１５１Ｓ側の配線をすべて透光性電極とすることができ、発光素子１５０の発光効率を向上させることができると同時に、配線プロセスのコストの低減も可能である。
　発光面１５１Ｓ側の配線層をすべて透光性電極とし、電源線や接地線等の配線を内層である第３の配線層４３０とすることによって、電源線や接地線等の配線パターンの自由度が向上し、画像表示装置の設計効率を向上させることができる。
　変形例のサブピクセル４２０ａについても、発光面１５１Ｓ側の電気的接続は、透光性電極２５９ｋによりなされるので、発光素子１５０の発光効率を向上させ、配線プロセスコストを低減させることができる。また、プラグ４３０ｋ，４１６ｋの接続先を変更することによって、駆動回路を適切な回路を任意に選択することができるようになる。
　（第５の実施形態）
　本実施形態の画像表示装置では、ガラス基板に代えて可撓性のある基板上にトランジスタ等の回路素子が形成されている。他の点では、上述した他の実施形態の場合と同様であり、同一の構成要素には同一の符号を付して、詳細な説明を適宜省略する。
　図２９は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図２９は、サブピクセル５２０－１，５２０－２をＸＺ平面に平行な面で切断した場合の断面を模式的に示している。
　図２９に示すように、本実施形態の画像表示装置は、サブピクセル５２０－１，５２０－２を備える。サブピクセル５２０－１，５２０－２は、共通の基板４０２を含む。基板４０２は、第１面４０２ａを含む。トランジスタ１０３－１，１０３－２等の回路素子は、第１面４０２ａ上に設けられている。サブピクセル５２０－１，５２０－２において、回路素子や配線層等を含む上部構造は、第１面４０２ａ上に形成されている。
　基板４０２は、可撓性を有する。基板４０２は、たとえば、ポリイミド樹脂等により形成されている。第１の層間絶縁膜１１２や第２の層間絶縁膜１５６、第１の配線層１１０、第２の配線層１５９等は、基板４０２の可撓性に応じて、ある程度のフレキシビリティを有する材料で形成されることが好ましい。なお、折り曲げ時に最も破壊されるリスクが高いのは、最も長い配線長を有する第１の配線層１１０である。そのため、必要に応じて表面や裏面に追加される複数の保護フィルム等をも含めた中立面が第１の配線層１１０の位置になるように、各種の膜厚および膜質、材質を調整することが望ましい。
　この例では、ＴＦＴ下層膜１０６から上の構造は、上述した第１の実施形態の場合と同じである。他の実施形態の構成も容易に適用することができる。
　本実施形態の画像表示装置の製造方法について説明する。
　図３０Ａおよび図３０Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図３０Ａに示すように、本実施形態では、上述の他の実施形態の場合と異なる回路基板５１００が準備される。回路基板（第３基板）５１００は、２層の基板１０２，４０２を含む。基板１０２は、上述したとおり、たとえばガラス基板である。基板（第４基板）４０２は、基板１０２の第１面１０２ａ上に設けられている。たとえば、基板４０２は、基板１０２の第１面１０２ａ上に、ポリイミド材料を塗布、焼成することによって形成される。２層の基板１０２，４０２の間には、ＳｉＮｘ等の無機膜をさらに挟んでもよい。ＴＦＴ下層膜１０６や回路１０１および第１の層間絶縁膜１１２は、基板４０２の第１面４０２ａ上に設けられている。基板４０２の第１面４０２ａは、基板１０２が設けられた面に対向する面である。
　このような回路基板５１００に、たとえば図３Ａ～図１１Ｄにおいて説明した工程を適用することによって、サブピクセル５２０－１，５２０－２の上部構造を形成する。
　図３０Ｂに示すように、図示を省略したカラーフィルタ等を含む上部構造物が形成された構造体から、基板１０２が除去され、新たな回路基板５１００ａが形成される。基板１０２の除去には、たとえばレーザリフトオフ等が用いられる。基板１０２の除去は、上述の時点に限らず、他の適切な時点で行うことができる。たとえば、ウェハボンディング後や、カラーフィルタの形成前に基板１０２を除去するようにしてもよい。より早い時点で基板１０２を除去することによって、製造工程中での割れや欠け等の不具合を低減することができる。
　本実施形態の画像表示装置の効果について説明する。
　基板４０２は、可撓性を有するので、画像表示装置として曲げ加工が可能になり、曲面への貼り付けや、ウェアラブル端末等への利用等を違和感なく実現することができる。
　（第６の実施形態）
　本実施形態では、発光層を含む単一の半導体層に、複数の発光素子に相当する複数の発光面を形成することによって、より発光効率の高い画像表示装置を実現する。以下の説明では、上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図３１は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図３１に示すように、画像表示装置は、サブピクセル群６２０を備える。サブピクセル群６２０は、複数のトランジスタ１０３－１，１０３－２と、第１の配線層（第１配線層）６１０と、第１の層間絶縁膜（第１絶縁膜）１１２と、プラグ６１６ａ１，６１６ａ２と、半導体層６５０と、第２の層間絶縁膜（第２絶縁膜）６５６と、第２の配線層（第２配線層）６６０と、を含む。
　本実施形態では、ｐチャネルのトランジスタ１０３－１，１０３－２をオンすることによって、プラグ６１６ａ１，６１６ａ２を介して半導体層６５０に正孔を注入し、第２の配線層６６０を介して半導体層６５０に電子を注入して、発光層６５２を発光させる。駆動回路は、たとえば図２に示す回路構成が適用される。上述の他の実施形態を用いて、半導体層のｎ形半導体層とｐ形半導体層を上下入れ替えて、ｎチャネルのトランジスタで半導体層を駆動する構成とすることもできる。その場合には、駆動回路は、図１５の回路構成が適用される。
　半導体層６５０は、２つの発光面６５１Ｓ１，６５１Ｓ２を含んでおり、サブピクセル群６２０は実質的に２つのサブピクセルを含む。本実施形態では、上述の他の実施形態の場合と同様に、実質的に２つのサブピクセルを含むサブピクセル群６２０が格子状に配列されることによって、表示領域が形成される。
　トランジスタ１０３－１，１０３－２は、ＴＦＴチャネル１０４－１，１０４－２にそれぞれ形成されている。この例では、ＴＦＴチャネル１０４－１，１０４－２は、ｐ形にドープされた領域を含んでおり、これらの領域の間にチャネル領域を含む。
　ＴＦＴチャネル１０４－１，１０４－２上には、絶縁層１０５が形成され、絶縁層１０５を介して、ゲート１０７－１，１０７－２がそれぞれ形成されている。ゲート１０７－１，１０７－２は、トランジスタ１０３－１，１０３－２のゲートである。この例では、トランジスタ１０３－１，１０３－２は、ｐチャネルのＴＦＴである。
　２つのトランジスタ１０３－１，１０３－２上には、絶縁膜１０８が覆っている。絶縁膜１０８上に第１の配線層６１０が形成されている。
　トランジスタ１０３－１のｐ形にドープされた領域と第１の配線層６１０との間には、ビア１１１ｓ１，１１１ｄ１が設けられている。トランジスタ１０３－２のｐ形にドープされた領域と第１の配線層６１０との間には、ビア１１１ｓ２，１１１ｄ２が設けられている。
　第１の配線層６１０は、配線６１０ｓ１，６１０ｓ２，６１０ｄ１，６１０ｄ２を含む。配線６１０ｓ１は、ビア１１１ｓ１を介して、トランジスタ１０３－１のソース電極に対応する領域に接続されている。配線６１０ｓ２は、ビア１１１ｓ２を介して、トランジスタ１０３－２のソース電極に対応する領域に接続されている。配線６１０ｄ１は、ビア１１１ｄ１を介して、トランジスタ１０３－１のドレイン電極に対応する領域に接続されている。配線６１０ｄ２は、ビア１１１ｄ２を介して、トランジスタ１０３－２のドレイン電極に対応する領域に接続されている。
　第１の層間絶縁膜１１２は、絶縁膜１０８、第１の配線層６１０および接続部６１５ａ１，６１５ａ２を覆っている。
　平坦化膜２１４は、第１の層間絶縁膜１１２上に形成されている。プラグ６１６ａ１，６１６ａ２は、平坦化膜２１４に埋め込まれており、平坦化膜２１４およびプラグ６１６ａ１，６１６ａ２は、ＸＹ平面視で同一の平面にある面をそれぞれ有している。この面は、第１の層間絶縁膜１１２側の面に対向する面である。つまり、プラグ６１６ａ１，６１６ａ２の間には、平坦化膜２１４が設けられている。
　接続部６１５ａ１は、プラグ６１６ａ１と配線６１０ｄ１との間に設けられている。接続部６１５ａ１は、プラグ６１６ａ１および配線６１０ｄ１を電気的に接続する。接続部６１５ａ２は、プラグ６１６ａ２と配線６１０ｄ２との間に設けられている。接続部６１５ａ２は、プラグ６１６ａ２および配線６１０ｄ２を電気的に接続する。
　半導体層６５０は、平坦化膜２１４およびプラグ６１６ａ１，６１６ａ２上に設けられている。
　半導体層６５０は、ｐ形半導体層６５３と、発光層６５２と、ｎ形半導体層６５１と、を含む。半導体層６５０は、プラグ６１６ａ１，６１６ａ２の側から発光面６５１Ｓ１，６５１Ｓ２の側に向かって、ｐ形半導体層６５３、発光層６５２およびｎ形半導体層６５１の順に積層されている。プラグ６１６ａ１，６１６ａ２は、ｐ形半導体層６５３と接続されている。
　第２の層間絶縁膜（第２絶縁膜）６５６は、平坦化膜２１４およびプラグ６１６ａ１，６１６ａ２を覆っている。第２の層間絶縁膜６５６は、半導体層６５０の一部を覆っている。好ましくは、第２の層間絶縁膜６５６は、半導体層６５０の発光面（露出面）６５１Ｓ１，６５１Ｓ２を除き、ｎ形半導体層６５１の面を覆っている。第２の層間絶縁膜６５６は、半導体層６５０の側面を覆っている。第２の層間絶縁膜６５６は、好ましくは白色樹脂である。白色樹脂として、上述した他の実施形態の場合の第２の層間絶縁膜１５６と同様の材料が用いられる。
　半導体層６５０のうち第２の層間絶縁膜６５６で覆われていない部分は、開口６５８－１，６５８－２が形成されている。開口６５８－１，６５８－２は、発光面６５１Ｓ１，６５１Ｓ２に対応する位置に形成されている。発光面６５１Ｓ１，６５１Ｓ２は、ｎ形半導体層６５１上の離隔した位置に形成される。発光面６５１Ｓ１は、ｎ形半導体層６５１上のトランジスタ１０３－１により近い位置に設けられている。発光面６５１Ｓ２は、ｎ形半導体層６５１上のトランジスタ１０３－２により近い位置に設けられている。
　開口６５８－１，６５８－２は、ＸＹ平面視で、たとえば正方形または長方形状である。方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面６５１Ｓ１，６５１Ｓ２もＸＹ平面視で、正方形や長方形、その他の多角形や円形等である。発光面６５１Ｓ１，６５１Ｓ２の形状は、開口６５８－１，６５８－２の形状と相似であってもよいし、異なる形状としてもよい。
　第２の配線層６６０は、第２の層間絶縁膜６５６上に設けられている。第２の配線層６６０は、配線６６０ｋを含む。配線６６０ｋは、開口６５８－１，６５８－２の間に設けられている。配線６６０ｋが設けられた第２の層間絶縁膜６５６上は、ｎ形半導体層６５１上に設けられている。配線６６０ｋは、図示しないが、接地線に接続されている。なお、図３１では、この第２の配線層６６０の符号を、配線６６０ｋの符号と併記して、第２の配線層６６０が配線６６０ｋを含むことを表している。後述する図３４においても同様である。
　透光性電極６５９ｋは、開口６５８－１，６５８－２から露出された発光面６５１Ｓ１，６５１Ｓ２上にわたってそれぞれ設けられている。透光性電極６５９ｋは、配線６６０ｋ上に設けられている。透光性電極６５９ｋは、発光面６５１Ｓ１と配線６６０ｋとの間に設けられるとともに、発光面６５１Ｓ２と配線６６０ｋとの間に設けられている。透光性電極６５９ｋは、発光面６５１Ｓ１，６５１Ｓ２および配線６６０ｋを電気的に接続している。透光性電極６５９ｋは、たとえばＩＴＯ膜等で形成されている。
　上述したように、開口６５８－１，６５８－２から露出されている発光面６５１Ｓ１，６５１Ｓ２には、透光性電極６５９ｋが接続されている。そのため、透光性電極６５９ｋから供給された電子は、それぞれ露出された発光面６５１Ｓ１，６５１Ｓ２からｎ形半導体層６５１に供給される。一方、ｐ形半導体層６５３には、プラグ６１６ａ１，６１６ａ２を介して、正孔がそれぞれ供給される。
　トランジスタ１０３－１，１０３－２は、隣接するサブピクセルの駆動トランジスタであり、順次駆動される。したがって、２つのトランジスタ１０３－１，１０３－２のいずれか一方から供給された正孔が発光層６５２に注入され、配線６６０ｋから供給された電子が発光層６５２に注入されて、発光層６５２は発光する。
　開口６５８－１および発光面６５１Ｓ１は、トランジスタ１０３－２の位置よりも、トランジスタ１０３－１に、より近い位置に設けられている。そのため、トランジスタ１０３－１がオンしたときには、配線６１０ｄ１、接続部６１５ａ１およびプラグ６１６ａ１を介して、正孔が注入されて発光面６５１Ｓ１が発光する。
　開口６５８－２および発光面６５１Ｓ２は、トランジスタ１０３－１の位置よりもトランジスタ１０３－２に、より近い位置に設けられている。そのため、トランジスタ１０３－２がオンしたときには、配線６１０ｄ２、接続部６１５ａ２およびプラグ６１６ａ２を介して、発光面６５１Ｓ２が発光する。
　プラグ６１６ａ１，６１６ａ２の外周は、半導体層６５０の外周に含まれている。つまり、プラグ６１６ａ１，６１６ａ２のＸＹ平面視での面積は、半導体層６５０のＸＹ平面視での面積よりも小さく設定されている。しかしながら、プラグ６１６ａ１，６１６ａ２は、以下のように、光反射プレートとしても機能する。
　プラグ６１６ａ１の外周は、ＸＹ平面視で、発光面６５１Ｓ１の外周を含むように設定されている。プラグ６１６ａ２の外周は、ＸＹ平面視で、発光面６５１Ｓ２の外周を含むように設定されている。
　本実施形態では、ｎ形半導体層６５１およびｐ形半導体層６５３の抵抗によって、ＸＹ平面に平行な方向に流れるドリフト電流は抑制される。そのため、発光面６５１Ｓ１，６５１Ｓ２から注入された電子や、プラグ６１６ａ１，６１６ａ２から注入された正孔は、いずれもほとんど直進する。発光面６５１Ｓ１，６５１Ｓ２よりも外側が発光源となることはほとんどない。したがって、プラグ６１６ａ１の外周が発光面６５１Ｓ１の外周を含み、プラグ６１６ａ２の外周が発光面６５１Ｓ２の外周を含むように設定されることによって、プラグ６１６ａ１，６１６ａ２は、光反射プレートとして機能する。つまり、半導体層６５０からの下方への散乱光は、プラグ６１６ａ１，６１６ａ２によって、発光面６５１Ｓ１，６５１Ｓ２の側に反射される。プラグ６１６ａ１，６１６ａ２は、遮光プレートとして機能する。半導体層６５０からの下方への散乱光は、プラグ６１６１ａ１，６１６ａ２によって、トランジスタ１０３－１，１０３－２に到達すること抑制される。
　本実施形態の画像表示装置の製造方法について説明する。
　図３２Ａ～図３３Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図３２Ａに示すように、半導体成長基板１１９４と、プラグ６１６ａ１，６１６ａ２が形成された回路基板６１００と、が準備される。半導体成長基板１１９４は、結晶成長用基板１００１、バッファ層１１４０および半導体層１１５０を含む。半導体成長基板１１９４は、結晶成長用基板１００１上に設けられたバッファ層１１４０を介して形成された半導体層１１５０を含む。半導体層１１５０は、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３を含む。ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３は、バッファ層１１４０の側からｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層されている。半導体層１１５０は、上述の他の実施形態の場合と同様に、ＭＯＣＶＤ等によるエピタキシャル成長によって形成されている。
　ｐ形半導体層１１５３の露出面は、回路基板６１００上に形成されたプラグ６１６ａ１，６１６ａ２および平坦化膜２１４による平坦面に、ウェハボンディングによって接合される。
　回路基板６１００にプラグ６１６ａ１，６１６ａ２および接続部６１５ａ１，６１５ａ２を形成する手順については、第２の実施形態の図１６Ａ～図１８Ｂにおいて説明した工程を用いることができる。回路基板６１００は、回路の構成が第１の実施形態や第３の実施形態の場合と同じであり、ほとんどの部分ですでに説明した構造と同様である。以下では、第１の配線層６１０および第１の配線層６１０が含んでいる配線の符号を代えて、他の構成要素については、第１の実施形態および第３の実施形態の場合と同じであり、詳細な説明を適宜省略する。
　図３２Ｂに示すように、ウェハボンディング後、図３２Ａに示した結晶成長用基板１００１が除去される。
　図３３Ａに示すように、図３２Ｂに示した半導体層１１５０は、ＲＩＥ等によってエッチングされて、半導体層６５０が形成される。
　図３３Ｂに示すように、平坦化膜２１４、プラグ６１６ａ１，６１６ａ２および半導体層６５０を覆う第２の層間絶縁膜６５６が形成される。
　第２の層間絶縁膜６５６上に第２の配線層６６０が形成され、エッチングによって配線６６０ｋ等が形成される。
　発光面６５１Ｓ１に対応する位置の第２の層間絶縁膜６５６の一部を除去することによって、開口６５８－１が形成される。発光面６５１Ｓ２に対応する位置の第２の層間絶縁膜６５６の一部を除去することによって、開口６５８－２が形成される。
　第２の層間絶縁膜６５６から露出された発光面６５１Ｓ１，６５１Ｓ２は、それぞれ粗面化される。その後、透光性電極６５９ｋは、第２の層間絶縁膜６５６上に形成される。透光性電極６５９ｋは、発光面６５１Ｓ１を介してｎ形半導体層６５１および配線６６０ｋを電気的に接続する。透光性電極６５９ｋは、発光面６５１Ｓ２を介してｎ形半導体層６５１および配線６６０ｋを電気的に接続する。
　このようにして、２つの発光面６５１Ｓ１，６５１Ｓ２を共用する半導体層６５０を有するサブピクセル群６２０が形成される。
　本実施例では、１つの半導体層６５０に２つの発光面６５１Ｓ１，６５１Ｓ２を設けたが、発光面の数は２つに制限されることはなく、３つあるいはそれ以上の発光面を１つの半導体層６５０に設けることも可能である。一例として、１列あるいは２列分のサブピクセルを、単一の半導体層６５０で実現してもよい。これによって後述するように、発光面１つあたりの発光に寄与しない再結合電流を削減するとともに、より微細な発光素子を実現する効果を増大させることができる。
　（変形例）
　図３４は、本実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。
　本変形例では、発光層６５２上に２つのｎ形半導体層６６５１ａ１，６６５１ａ２を設けた点で上述の第６の実施形態の場合と異なっている。他の点では、第６の実施形態の場合と同じであり、同一の構成要素に同一の符号を付して詳細な説明を適宜省略する。
　図３４に示すように、本変形例の画像表示装置は、サブピクセル群６２０ａを備える。サブピクセル群６２０ａは、半導体層６５０ａを含む。半導体層６５０ａは、ｐ形半導体層６５３と、発光層６５２と、ｎ形半導体層６６５１ａ１，６６５１ａ２と、を含む。ｐ形半導体層６５３、発光層６５２およびｎ形半導体層６６５１ａ１，６６５１ａ２は、第１の層間絶縁膜１１２の側から発光面６６５１Ｓ１，６６５１Ｓ２の側に向かってこの順に積層されている。
　ｎ形半導体層６６５１ａ１，６６５１ａ２は、発光層６５２上をＸ軸方向に沿って離隔して配置されている。ｎ形半導体層６６５１ａ１，６６５１ａ２の間には、第２の層間絶縁膜６５６が設けられ、ｎ形半導体層６６５１ａ１，６６５１ａ２は、第２の層間絶縁膜６５６によって分離されている。
　ｎ形半導体層６６５１ａ１，６６５１ａ２は、ＸＹ平面視で、ほぼ同一の形状を有しており、その形状は、ほぼ正方形または長方形状であり、他の多角形状や円形等であってもよい。
　ｎ形半導体層６６５１ａ１，６６５１ａ２は、発光面６６５１Ｓ１，６６５１Ｓ２をそれぞれ有する。発光面６６５１Ｓ１，６６５１Ｓ２は、開口６５８－１，６５８－２によってそれぞれ露出されたｎ形半導体層６６５１ａ１，６６５１ａ２の面である。
　発光面６６５１Ｓ１，６６５１Ｓ２のＸＹ平面視での形状は、第６の実施形態の場合の発光面の形状と同様に、ほぼ同一の形状を有し、ほぼ正方形等の形状を有する。発光面６６５１Ｓ１，６６５１Ｓ２の形状は、本実施形態のような方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面６６５１Ｓ１，６６５１Ｓ２の形状は、開口６５８－１，６５８－２の形状と相似であってもよいし、異なる形状としてもよい。
　発光面６６５１Ｓ１，６６５１Ｓ２上には、透光性電極６５９ｋがそれぞれ設けられている。透光性電極６５９ｋは、配線６６０ｋ上にも設けられている。透光性電極６５９ｋは、配線６６０ｋと発光面６６５１Ｓ１との間に設けられるとともに、配線６６０ｋと発光面６６５１Ｓ２との間に設けられている。透光性電極６５９ｋは、配線６６０ｋおよび発光面６６５１Ｓ１，６６５１Ｓ２を電気的に接続している。
　本変形例の製造方法について説明する。
　図３５Ａおよび図３５Ｂは、本変形例の画像表示装置の製造方法を例示する模式的な断面図である。
　本変形例では、半導体層１１５０に、プラグ６１６ａ１，６１６ａ２および接続部６１５ａ１，６１５ａ２が形成された回路基板６１００を接合するまでは、第６の実施形態の場合の図３２Ａおよび図３２Ｂにおいて説明した工程と同様の工程が適用される。以下では、図３２Ｂにおいて説明した工程以降の工程について説明する。
　図３５Ａに示すように、本変形例では、図３２Ｂに示した半導体層１１５０をエッチングして、発光層６５２およびｐ形半導体層６５３を形成する。さらにエッチングして、２つのｎ形半導体層６６５１ａ１，６６５１ａ２を形成する。
　ｎ形半導体層６６５１ａ１，６６５１ａ２は、さらに深いエッチングによって形成されてもよい。たとえば、ｎ形半導体層６６５１ａ１，６６５１ａ２を形成するためのエッチングは、発光層６５２内やｐ形半導体層６５３内に到達する深さまで行ってもよい。このように、ｎ形半導体層を深くエッチングする場合には、ｎ形半導体層１１５１のエッチング位置は、後述するｎ形の半導体層の発光面６６５１Ｓ１，６６５１Ｓ２の外周から１μｍ以上離すことが望ましい。エッチング位置を発光面６６５１Ｓ１，６６５１Ｓ２の外周から離すことによって、再結合電流を抑制することができる。
　図３５Ｂに示すように、平坦化膜２１４、プラグ６１６ａ１，６１６ａ２および半導体層６５０ａを覆う層間絶縁膜が形成される。第２の層間絶縁膜６５６上には、第２の配線層６６０が形成され、エッチングによって配線６６０ｋ等が形成される。
　発光面６６５１Ｓ１，６６５１Ｓ２に対応する位置の第２の層間絶縁膜６５６の一部を除去することによって、開口６５８－１，６５８－２がそれぞれ形成される。開口６５８－１，６５８－２によって露出されたｐ形の半導体層の発光面６６５１Ｓ１，６６５１Ｓ２は、それぞれ粗面化される。その後、透光性電極６５９ｋが形成される。
　このようにして、２つの発光面６６５１Ｓ１，６６５１Ｓ２を有するサブピクセル群６２０ａが形成される。
　本変形例の場合も、第６の実施形態の場合と同様に、発光面の数は２つに限定されることはなく、３つあるいはそれ以上の発光面を１つの半導体層６５０ａに設けてもよい。
　本実施形態の画像表示装置の効果について説明する。
　図３６は、画素ＬＥＤ素子の特性を例示するグラフである。
　図３６の縦軸は、発光効率［％］を表している。横軸は、画素ＬＥＤ素子に流す電流の電流密度を相対値によって表している。
　図３６に示すように、電流密度の相対値が１．０より小さい領域では、画素ＬＥＤ素子の発光効率は、ほぼ一定か、単調に増加する。電流密度の相対値が１．０よりも大きい領域では、発光効率は単調に減少する。つまり、画素ＬＥＤ素子には、発光効率が最大になるような適切な電流密度が存在する。
　発光素子から十分な輝度が得られる程度に電流密度を抑制することによって、高効率な画像表示装置を実現することが期待される。しかしながら、低電流密度では、電流密度の低下とともに、発光効率が低下する傾向にあることが、図３６によって示されている。
　第１の実施形態から第５の実施形態において説明したように、発光素子は、発光層を含む半導体層１１５０の全層をエッチング等で個別に分離することによって形成される。このとき、発光層とｎ形の半導体層との接合面が端部に露出する。同様に、発光層とｐ形半導体層との接合面が端部に露出する。
　このような端部が存在する場合には、端部において電子および正孔が再結合する。一方で、このような再結合は、発光に寄与しない。端部での再結合は、発光素子に流す電流とはほとんど関係なく発生する。再結合は、端部の発光に寄与する接合面の長さに応じて発生するものと考えられる。
　同一寸法の立方体形状の発光素子を２個発光させる場合には、端部は、発光素子ごとに四方に形成されるため、合計８つの端部において再結合が発生し得る。
　これに対して、本実施形態では、２つの発光面を有する半導体層６５０，６５０ａでは、端部は４つである。開口６５８－１，６５８－２の間の領域は、電子や正孔の注入が少なく、発光にほとんど寄与しないので、発光に寄与する端部は、６個になると考えることができる。このように、本実施形態では、半導体層の端部の数が実質的に低減されることによって、発光に寄与しない再結合を低減し、再結合電流の減少が、駆動電流を引き下げることを可能にする。
　高精細化等のために、サブピクセル間の距離を短縮するような場合や電流密度が比較的高い場合等には、第６の実施形態のサブピクセル群６２０では、発光面６５１Ｓ１，６５１Ｓ２の距離が短くなる。この場合に、ｐ形半導体層６５３が共有されていると、隣接する発光面の側に注入された電子の一部が分流して、駆動されていない側の発光面が微発光するおそれがある。変形例では、ｐ形半導体層を発光面ごとに分離しているので、駆動されていない側の発光面に微発光を生じることを低減させることができる。
　本実施形態では、発光層を含む半導体層は、第１の層間絶縁膜１１２の側から、ｎ形半導体層、発光層およびｐ形半導体層の順に積層するものであり、ｐ形半導体層の露出面を粗面化して発光効率を向上させる観点からは好ましい。上述した他の実施形態の場合と同様に、ｐ形半導体層とｎ形半導体層の積層順を代えて、ｐ形半導体層、発光層およびｎ形半導体層の順に積層するようにしてもよい。
　上述した各実施形態の画像表示装置のサブピクセルおよびサブピクセル群において、それぞれ具体例を説明した。具体例のそれぞれは、一例であり、これらの実施形態の構成や工程の手順を適宜組み合わせることにより、他の構成例とすることができる。たとえば、第１の実施形態において、ｎ形半導体層を発光面とすることに代えて、ｐ形半導体層としたり、第２の実施形態において、ｐ形半導体層を発光面にすることに代えて、ｎ形半導体層を発光面にしたりすることができる。
　（第７の実施形態）
　上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。
　図３７は、本実施形態に係る画像表示装置を例示するブロック図である。
　図３７には、コンピュータ用ディスプレイの構成の主要な部分が示されている。
　図３７に示すように、画像表示装置７０１は、画像表示モジュール７０２を備える。画像表示モジュール７０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置である。画像表示モジュール７０２は、サブピクセル２０－１，２０－２を含む複数のサブピクセルが配列された表示領域２、行選択回路５および信号電圧出力回路７を含む。
　画像表示装置７０１は、コントローラ７７０をさらに備えている。コントローラ７７０は、図示しないインタフェース回路によって分離、生成される制御信号を入力して、行選択回路５および信号電圧出力回路７に対して、各サブピクセルの駆動および駆動順序を制御する。
　（変形例）
　上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。
　図３８は、本実施形態の変形例に係る画像表示装置を例示するブロック図である。
　図３８には、高精細薄型テレビの構成が示されている。
　図３８に示すように、画像表示装置８０１は、画像表示モジュール８０２を備える。画像表示モジュール８０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置１である。画像表示装置８０１は、コントローラ８７０およびフレームメモリ８８０を備える。コントローラ８７０は、バス８４０によって供給される制御信号にもとづいて、表示領域２の各サブピクセルの駆動順序を制御する。フレームメモリ８８０は、１フレーム分の表示データを格納し、円滑な動画再生等の処理のために用いられる。
　画像表示装置８０１は、Ｉ／Ｏ回路８１０を有する。Ｉ／Ｏ回路８１０は、外部の端末や装置等と接続するためのインタフェース回路等を提供する。Ｉ／Ｏ回路８１０には、たとえば外付けのハードディスク装置等を接続するＵＳＢインタフェースや、オーディオインタフェース等が含まれる。
　画像表示装置８０１は、受信部８２０および信号処理部８３０を有する。受信部８２０には、アンテナ８２２が接続され、アンテナ８２２によって受信された電波から必要な信号を分離、生成する。信号処理部８３０は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等を含んでおり、受信部８２０によって分離、生成された信号は、信号処理部８３０によって、画像データや音声データ等に分離、生成される。
　受信部８２０および信号処理部８３０を、携帯電話の送受信用やＷｉＦｉ用、ＧＰＳ受信器等の高周波通信モジュールとすることによって、他の画像表示装置とすることもできる。たとえば、適切な画面サイズおよび解像度の画像表示モジュールを備えた画像表示装置は、スマートフォンやカーナビゲーションシステム等の携帯情報端末とすることができる。
　本実施形態の場合の画像表示モジュールは、第１の実施形態の場合の画像表示装置の構成に限らず、その変形例や他の実施形態の場合としてもよい。
　図３９は、第１～第６の実施形態およびこれらの変形例の画像表示装置を模式的に例示する斜視図である。
　図３９に示すように、回路基板１００上に、多数のサブピクセルを有する発光回路部１７２が設けられている。発光回路部１７２上には、カラーフィルタ１８０が設けられている。なお、第７の実施形態においては、回路基板１００、発光回路部１７２およびカラーフィルタ１８０を含む構造物は、画像表示モジュール７０２，８０２とされ、画像表示装置７０１，８０１に組み込まれている。
　以上説明した実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
　１，２０１，７０１，８０１　画像表示装置、２　表示領域、３　電源線、４　接地線、５，２０５　行選択回路、６，２０６　走査線、７，２０７　信号電圧出力回路、８，２０８　信号線、１０　ピクセル、２０－１，２０－２，２０ａ，２０ｂ，２２０，２２０ａ，３２０，４２０，４２０ａ，５２０－１，５２０－２，６２０，６２０ａ　サブピクセル、２２，２２２　発光素子、２４，２２４　選択トランジスタ、２６，２２６　駆動トランジスタ、２８，２２８　キャパシタ、１００，１１００，５１００，５１００ａ，６１００　回路基板、１０１　回路、１０３－１，１０３－２，２０３　トランジスタ、１０４－１，１０４－２，２０４　ＴＦＴチャネル、１０５　絶縁層、１０７，１０７－１，１０７－２　ゲート、１０８　絶縁膜、１１０，６１０　第１の配線層、１１２　第１の層間絶縁膜、１５０，２５０　発光素子、１１６ａ１，１１６ａ２，２１６ａ，２１６ｋ，４１６ａ，４１６ｋ　プラグ、１５６，２５６，６５６　第２の層間絶縁膜、１５９，１６０，６６０　第２の配線層、１５９ａ，１５９ｋ，２５９ｋ，６５９ｋ　透光性電極、１８０　カラーフィルタ、１００１　結晶成長用基板、１１３０，１１６０，１１６０ａ　メタル層、１１４０　バッファ層、１１５０　半導体層、１１７０　導電層、１１９０　支持基板、１１９２　構造体、１１９４，１１９４－１，１１９４－２，１１９４－３，１１９４ａ－１，１１９４ａ－２，１２９４　半導体成長基板

Claims (24)

  1. 　発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、
    　透光性基板上に形成された回路素子と、前記回路素子上に形成された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第３基板を準備する工程と、
    　前記第１絶縁膜上に形成され前記第１配線層に接続された第１メタル層を形成する工程と、
    　前記第２基板を前記第３基板に貼り合わせ、前記第１メタル層を前記半導体層に電気的に接続する工程と、
    　前記半導体層をエッチングして発光素子を形成する工程と、
    　前記第１メタル層をエッチングして前記発光素子に電気的に接続されたプラグを形成する工程と、
    　前記プラグ、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
    　前記第２絶縁膜の一部を除去して前記発光素子の前記第１絶縁膜の側の面に対向する発光面を露出させる工程と、
    　前記発光面に電気的に接続される第２配線層を形成する工程と、
    　を備えた画像表示装置の製造方法。
  2. 　発光層を含む半導体層を第１基板上に成長させた第２基板を準備する工程と、
    　透光性基板上に形成された回路素子と、前記回路素子上に形成された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第３基板を準備する工程と、
    　前記第１絶縁膜上に形成され前記第１配線層に接続されたプラグを形成する工程と、
    　前記第２基板を前記第３基板に貼り合わせ、前記プラグを前記半導体層に電気的に接続する工程と、
    　前記半導体層をエッチングして発光素子を形成する工程と、
    　前記プラグ、前記発光素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
    　前記第２絶縁膜の一部を除去して前記発光素子の前記第１絶縁膜の側の面に対向する発光面を露出させる工程と、
    　前記発光面に電気的に接続される第２配線層を形成する工程と、
    　を備えた画像表示装置の製造方法。
  3. 　前記第２基板を前記第３基板に貼り合わせる工程は、
    　１つの前記第３基板に、複数の前記第２基板を貼り合わせることを含む請求項１記載の画像表示装置の製造方法。
  4. 　前記複数の第２基板を前記１つの第３基板上に配置する場合に、前記発光素子を形成する工程では、前記発光素子は、前記複数の第２基板のそれぞれの端部から離間した位置に形成される請求項３記載の画像表示装置の製造方法。
  5. 　前記透光性基板は、ガラス基板である請求項１記載の画像表示装置の製造方法。
  6. 　前記第３基板は、前記ガラス基板と前記回路素子との間に設けられた可撓性を有する第４基板を含み、
    　前記第２基板を前記第３基板に貼り合わせた後に前記ガラス基板を除去する工程をさらに備えた請求項５記載の画像表示装置の製造方法。
  7. 　前記第２基板を前記第３基板に貼り合わせる前に前記半導体層上に第２メタル層を形成する工程をさらに備えた請求項１記載の画像表示装置の製造方法。
  8. 　前記第２メタル層を形成する工程の前に、前記半導体層上に導電層を形成する工程をさらに備え、
    　前記第２メタル層は、前記導電層上に形成され、光反射性を有する請求項７記載の画像表示装置の製造方法。
  9. 　前記第２基板を前記第３基板に貼り合わせた後に前記第２メタル層を加工して第３配線層を形成する工程をさらに備えた請求項７記載の画像表示装置の製造方法。
  10. 　前記第１基板は、シリコンまたはサファイアを含む請求項１記載の画像表示装置の製造方法。
  11. 　前記半導体層は、窒化ガリウム系化合物半導体を含む請求項１記載の画像表示装置の製造方法。
  12. 　前記発光素子上に波長変換部材を形成する工程をさらに備えた請求項１記載の画像表示装置の製造方法。
  13. 　第１面を有する透光性基板と、
    　前記第１面上に設けられた回路素子と、
    　前記回路素子上に設けられ、前記回路素子に電気的に接続された第１配線層と、
    　前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられ前記第１配線層に接続された第１プラグと、
    　前記第１プラグ上に設けられるとともに前記第１プラグに電気的に接続され、前記第１絶縁膜の側の面に対向する面に発光面を有する第１発光素子と、
    　前記第１発光素子の少なくとも一部、前記第１絶縁膜および前記第１プラグを覆う第２絶縁膜と、
    　前記第２絶縁膜上に設けられ前記第１発光素子の前記発光面に電気的に接続された第２配線層と、
    　を備えた画像表示装置。
  14. 　前記透光性基板は、ガラス基板である請求項１３記載の画像表示装置。
  15. 　第１面を有する可撓性を有する基板と、
    　前記第１面上に設けられた回路素子と、
    　前記回路素子上に設けられ、前記回路素子に電気的に接続された第１配線層と、
    　前記第１面上で前記回路素子および前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられ前記第１配線層に接続された第１プラグと、
    　前記第１プラグ上に設けられるとともに前記第１プラグに電気的に接続され、前記第１絶縁膜の側の面に対向する面に発光面を有する第１発光素子と、
    　前記第１発光素子の少なくとも一部、前記第１絶縁膜および前記第１プラグを覆う第２絶縁膜と、
    　前記第２絶縁膜上に設けられ前記第１発光素子の前記発光面に電気的に接続された第２配線層と、
    　を備えた画像表示装置。
  16. 　前記第１発光素子は、前記第１プラグ上に設けられるとともに前記第１プラグに電気的に接続された第１導電形の第１半導体層と、
    　前記第１半導体層上に設けられた発光層と、
    　前記発光層上に設けられ、前記第１導電形とは異なる第２導電形の第２半導体層とを含み、
    　前記第１導電形は、ｐ形であり、
    　前記第２導電形は、ｎ形である請求項１３記載の画像表示装置。
  17. 　　前記回路素子は、第１トランジスタおよび第２トランジスタを含み、
    　　前記第１配線層は、前記第１トランジスタの主電極に接続され前記第１プラグに接続された第１配線と、前記第２トランジスタの主電極に接続された第２配線と、を含み、
    　前記第１絶縁膜上に形成され前記第２配線に接続された第２プラグと、
    　前記第２プラグ上に設けられるとともに前記第２プラグに電気的に接続された第２発光素子と、
    　をさらに備えた請求項１３記載の画像表示装置。
  18. 　前記第１プラグ、前記第２プラグおよび第３配線を含む第３配線層をさらに備え、
    　前記第１プラグおよび前記第２プラグは、光反射性を有し、
    　前記第１プラグの外周は、平面視で前記第１プラグに投影された前記第１発光素子の外周を含み、
    　前記第２プラグの外周は、平面視で前記第２プラグに投影された前記第２発光素子の外周を含み、
    　前記第１発光素子、前記第２発光素子および前記第３配線は、前記第２配線層で接続された請求項１７記載の画像表示装置。
  19. 　前記第２絶縁膜は、前記発光面を露出させる開口を有し、
    　前記発光面上に設けられた透光性電極
    　をさらに備えた請求項１３記載の画像表示装置。
  20. 　前記開口から露出された前記発光面は、粗面を含む請求項１９記載の画像表示装置。
  21. 　前記第１発光素子は、窒化ガリウム系化合物半導体を含む請求項１３記載の画像表示装置。
  22. 　前記第１発光素子上に波長変換部材をさらに備えた請求項１３記載の画像表示装置。
  23. 　第１面を有する透光性基板と、
    　前記第１面上に設けられた複数のトランジスタと、
    　前記複数のトランジスタ上に設けられ、前記複数のトランジスタに電気的に接続された第１配線層と、
    　前記第１面上で前記複数のトランジスタおよび前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられ前記第１配線層に接続されたプラグと、
    　前記プラグ上に設けられるとともに前記プラグに電気的に接続された第１導電形の第１半導体層と、
    　前記第１半導体層上に設けられた発光層と、
    　前記発光層上に設けられ、前記第１導電形とは異なる第２導電形の第２半導体層と、
    　前記プラグ、前記第１絶縁膜、前記発光層および前記第１半導体層を覆うとともに前記第２半導体層の少なくとも一部を覆う第２絶縁膜と、
    　前記複数のトランジスタに応じて前記第２絶縁膜からそれぞれ露出された、前記第２半導体層の複数の露出面上に配設された透光性電極に接続された第２配線層と、
    　を備えた画像表示装置。
  24. 　前記第２半導体層は、前記第２絶縁膜によって分離された請求項２３記載の画像表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023052893A1 (ja) * 2021-09-29 2023-04-06 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB202218165D0 (en) * 2022-12-02 2023-01-18 Poro Tech Ltd Opto-electronic device having an electrical interconnection layer

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141492A (ja) * 2000-10-31 2002-05-17 Canon Inc 発光ダイオードディスプレイパネル及びその製造方法
JP2007242645A (ja) * 2006-03-03 2007-09-20 Rohm Co Ltd 窒化物半導体発光素子及びその製造方法
JP2008135419A (ja) * 2006-10-27 2008-06-12 Canon Inc 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
JP2010219310A (ja) * 2009-03-17 2010-09-30 Sharp Corp 光デバイスおよび光デバイス構造
JP2016522585A (ja) * 2013-06-17 2016-07-28 ルクスビュー テクノロジー コーポレイション 反射バンク構造及び発光デバイスを組み込むための方法
JP2017045855A (ja) * 2015-08-26 2017-03-02 大日本印刷株式会社 フレキシブル透明基板及びそれを用いたシースルー型のｌｅｄ表示装置
WO2018074611A1 (ja) * 2016-10-19 2018-04-26 株式会社オルガノサーキット アクティブマトリクスｌｅｄディスプレイ
JP2018205456A (ja) * 2017-06-01 2018-12-27 株式会社ブイ・テクノロジー フルカラーｌｅｄ表示パネル
US20190319020A1 (en) * 2018-04-17 2019-10-17 Shaoher Pan Integrated multi-color light-emitting pixel arrays based devices by bonding

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141492A (ja) * 2000-10-31 2002-05-17 Canon Inc 発光ダイオードディスプレイパネル及びその製造方法
JP2007242645A (ja) * 2006-03-03 2007-09-20 Rohm Co Ltd 窒化物半導体発光素子及びその製造方法
JP2008135419A (ja) * 2006-10-27 2008-06-12 Canon Inc 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
JP2010219310A (ja) * 2009-03-17 2010-09-30 Sharp Corp 光デバイスおよび光デバイス構造
JP2016522585A (ja) * 2013-06-17 2016-07-28 ルクスビュー テクノロジー コーポレイション 反射バンク構造及び発光デバイスを組み込むための方法
JP2017045855A (ja) * 2015-08-26 2017-03-02 大日本印刷株式会社 フレキシブル透明基板及びそれを用いたシースルー型のｌｅｄ表示装置
WO2018074611A1 (ja) * 2016-10-19 2018-04-26 株式会社オルガノサーキット アクティブマトリクスｌｅｄディスプレイ
JP2018205456A (ja) * 2017-06-01 2018-12-27 株式会社ブイ・テクノロジー フルカラーｌｅｄ表示パネル
US20190319020A1 (en) * 2018-04-17 2019-10-17 Shaoher Pan Integrated multi-color light-emitting pixel arrays based devices by bonding

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023052893A1 (ja) * 2021-09-29 2023-04-06 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器

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