WO2021059583A1 - スイッチング電源回路 - Google Patents
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Definitions
- the present invention relates to a switching power supply circuit.
- Patent Document 1 Conventionally, various switching power supply circuits have been proposed, and an example thereof is disclosed in Patent Document 1.
- the switching power supply circuit of Patent Document 1 is a multi-phase DC / DC converter, and has a configuration in which the number of operating phases is switched according to the output power in order to realize high efficiency according to the output power.
- an object of the present invention is to provide a switching power supply circuit capable of achieving high efficiency in a wide output power range.
- the switching power supply circuit of the present invention variably controls the gate drive voltage of the switching element based on the switching element, the detection unit that detects the physical quantity related to the output power of the switching power supply circuit, and the detection result by the detection unit. It has a configuration including a variable control unit (first configuration).
- the detection unit may be a current detection unit that detects an output current flowing from the switching power supply circuit to the load as the physical quantity (second configuration).
- the detection unit may be a current detection unit that detects a current flowing through the switching element as the physical quantity (third configuration).
- variable control unit includes a reference voltage generation unit that generates a reference voltage based on the current detection signal output from the current detection unit, and a reference voltage generation unit based on the reference voltage. It may have a regulator that outputs an output voltage that becomes the gate drive voltage (fourth configuration).
- the reference voltage generation unit may have a voltage dividing resistor that divides the current detection signal (fifth configuration).
- the reference voltage generation unit is connected to a first resistor having a first end to which the current detection signal is applied and a second end of the first resistor. It may have a first capacitor having one end and a second end to which a ground potential is applied (sixth configuration).
- the regulator is An output transistor having a first end to which an input voltage is applied and a second end to which the output voltage is generated, A second resistor having a first end connected to the second end of the output transistor, A third resistor having a first end connected to the second end of the second resistor and a second end to which a ground potential is applied, An output connected to a first input terminal to which a connection node to which the second resistor and the third resistor are connected is connected, a second input end to which the reference voltage is applied, and a control end of the output transistor. It may have a first error amplifier having an end (seventh configuration).
- the output voltage is applied as a power supply voltage
- the output of the driver is input
- the gate drive voltage is output by switching the level according to the output of the driver. It may further have a push-pull circuit (eighth configuration).
- the detection unit may be a temperature detection unit that detects the temperature of the switching element as the physical quantity (9th configuration).
- variable control unit may include a calculation unit that calculates the conduction loss of the switching element based on the temperature detection signal output from the temperature detection unit and the gate drive voltage. Good (tenth configuration).
- the switching power supply circuit may be an isolated type, and the switching element may be arranged on the secondary side (11th configuration).
- the first input capacitor and the second input capacitor connected in series between the application end of the first input voltage and the application end of the ground potential
- a transformer having a secondary winding and a secondary winding, A first inductor having a first end connected to the first end of the secondary winding, A second inductor having a first end connected to the second end of the secondary winding, A third switching element having a first end connected to the first end of the second inductor, A fourth switching element having a first end connected to the first end of the first inductor, The first end connected to the third connection node to which the second end of the first inductor and the second end of the second inductor are connected, the second end of the third switching element, and
- a plurality of secondary side circuits composed of the secondary winding, the first inductor, the second inductor, the third switching element, and the fourth switching element are provided.
- the plurality of the secondary side circuits may be connected in parallel (13th configuration).
- the detection unit may be a current detection unit arranged after the output capacitor (14th configuration).
- the detection unit may be a current detection unit that detects the currents of the third switching element and the fourth switching element (15th configuration). ..
- the detection unit may be a current detection unit provided for each secondary circuit (the sixteenth configuration).
- the current detection unit is arranged after the third connection node.
- the variable control unit A reference voltage generation unit that generates a reference voltage based on the current detection signal output from the current detection unit, and a reference voltage generation unit.
- a regulator that outputs an output voltage that becomes the gate drive voltage based on the reference voltage, and Have,
- the reference voltage generator A first resistor having a first end to which the current detection signal is applied, and A first capacitor having a first end connected to the second end of the first resistor and a second end to which a ground potential is applied, May have (17th configuration).
- the detection unit may be a temperature detection unit that detects the temperature of each of the third switching element and the fourth switching element (18th configuration). ..
- the first switching element, the second switching element, the third switching element, and the fourth switching element use GaN (gallium nitride) as a semiconductor material. It may be configured (19th configuration).
- FIG. 1 is a circuit diagram of a switching power supply circuit 100 examined by the inventor of the present application.
- the switching power supply circuit 100 is an isolated half-bridge interleaved drive circuit.
- the switching power supply circuit 100 includes input capacitors C1 and C2, primary side switching elements SW1 and SW2, a transformer Tr, secondary side switching elements SW3 and SW4, and inductors L1 and L2. And an output capacitor C3.
- the input capacitors C1 and C2 are connected in series between the application end of the input voltage Vin, which is a DC voltage, and the application end of the ground potential. More specifically, an application end of the input voltage Vin is connected to the first end of the input capacitor C1. The second end of the input capacitor C1 is connected to the first end of the input capacitor C2 by the connection node ND1. The second end of the input capacitor C2 is connected to the application end of the ground potential.
- the switching elements SW1 and SW2 are composed of n-channel MOSFETs (MOS field effect transistors).
- the drain of the switching element SW1 is connected to the first end of the input capacitor C1.
- the source of the switching element SW1 is connected to the drain of the switching element SW2 by the connection node ND2.
- the source of the switching element SW2 is connected to the application end of the ground potential. That is, the switching elements SW1 and SW2 are connected in series between the application end of the input voltage Vin and the application end of the ground potential to form a half bridge.
- the primary winding N1 of the transformer Tr is connected between the connection nodes ND1 and ND2.
- the first end of the secondary winding N2 of the transformer Tr is connected to the first end of the inductor L1 by the connection node ND3.
- the second end of the secondary winding N2 is connected to the first end of the inductor L2 by the connection node ND4.
- the second end of the inductor L1 is connected to the second end of the inductor L2 by the connection node ND5.
- the first end of the output capacitor C3 is connected to the connection node ND5.
- the switching elements SW3 and SW4 are synchronous rectifier transistors on the secondary side, and are composed of an n-channel MOSFET.
- the drain of the switching element SW3 is connected to the connection node ND4.
- the drain of the switching element SW4 is connected to the connection node ND3.
- the sources of the switching elements SW3 and SW4 are connected to the second end of the output capacitor C3.
- a load Z is connected between both ends of the output capacitor C3.
- switching control on / off control
- the input voltage Vin is converted into the output voltage Vout which is a DC voltage.
- the output voltage Vout is generated at the first end of the output capacitor C3 and supplied to the load Z.
- the switching power supply circuit 100 which is the study circuit described above, will be described.
- transistors using GaN (gallium nitride) as a semiconductor material are used as the switching elements SW1 to SW4. This enables high-frequency driving of the switching element, for example, driving at 5 MHz.
- the high frequency drive of the switching element contributes to the miniaturization of passive components.
- the switching elements SW1 and SW2 on the primary side are hard-switched.
- switching loss occurs due to hard switching, a transistor using GaN as a semiconductor material has a smaller parasitic capacitance and can suppress switching loss than a transistor using Si as a semiconductor material. The reduction becomes more pronounced. Since soft switching is performed in the switching elements SW3 and SW4 on the secondary side, the switching loss becomes almost zero.
- the higher the withstand voltage the larger the difference in parasitic capacitance of the transistors using Si and GaN as the semiconductor material, and the higher the withstand voltage of the switching elements SW1 and SW2 used on the primary side, so that the switching elements SW1 and SW2 have GaN. Is very effective as a semiconductor material.
- the withstand voltage of the switching elements SW1 and SW2 is 100V.
- the input voltage Vin corresponds to the worldwide voltage, for example, 36V to 75V. There is a regulation that insulation needs to be performed when the input voltage Vin is 60 V or more. Therefore, in the switching power supply circuit 100, insulation is performed by using a transformer Tr. Further, in the switching power supply circuit 100, an air-core transformer is used as the transformer Tr in order to suppress the loss in the transformer.
- the switching power supply circuit 100 has a half-bridge configuration, the number of turns of the primary winding N1 of the transformer Tr can be reduced to half as compared with the full bridge, and the transformer loss can be suppressed.
- the switching power supply circuit 100 is a converter with one-stage conversion, high efficiency can be realized.
- interleave driving is performed in which the switching elements SW3 and SW4 on the secondary side are driven by shifting the phases, so that the ripple of the current flowing through the output capacitor C3 is suppressed to reduce the size of the output capacitor C3. be able to.
- the details of the interleave drive will be described later.
- the output voltage Vout can be easily stabilized by performing duty control. The details of duty control will be described later.
- the switching power supply circuit 100 operates in four modes, modes A, B, C, and D.
- FIG. 2 is a diagram showing an operating state of the switching power supply circuit 100 in mode A.
- the switching element SW1 is turned on, SW2 is turned off, SW3 is turned off, and SW4 is turned on.
- the current flows from the positive electrode of the input voltage Vin to the negative electrode of the input voltage Vin via the switching element SW1, the primary winding N1, and the input capacitor C2. It flows.
- the transformer Tr is excited and the input capacitor C2 is charged.
- a current flows in the path from the input capacitor C1 to the input capacitor C1 via the switching element SW1 and the primary winding N1, and the input capacitor C1 is discharged.
- FIG. 3 is a diagram showing an operating state of the switching power supply circuit 100 in mode B. As shown in FIG. 3, in mode B, the switching element SW1 is turned off, SW2 is turned off, SW3 is turned on, and SW4 is turned on. At this time, no current flows on the primary side.
- FIG. 4 is a diagram showing an operating state of the switching power supply circuit 100 in mode C.
- the switching element SW1 is turned off, SW2 is turned on, SW3 is turned on, and SW4 is turned off.
- the current flows from the positive electrode of the input voltage Vin to the negative electrode of the input voltage Vin via the input capacitor C1, the primary winding N1, and the switching element SW2. It flows.
- the transformer Tr is excited and the input capacitor C1 is charged.
- a current flows from the input capacitor C2 through the primary winding N1 and the switching element SW2 to the input capacitor C2, and the input capacitor C2 is discharged.
- FIG. 5 is a diagram showing an operating state of the switching power supply circuit 100 in mode D. As shown in FIG. 5, in mode D, the switching element SW1 is turned off, SW2 is turned off, SW3 is turned on, and SW4 is turned on. At this time, no current flows on the primary side.
- mode D After mode D, the mode shifts to mode A, and the same is repeated thereafter.
- FIG. 6 is a timing chart showing an example of the operation of the switching power supply circuit 100.
- the gate signals of the switching elements SW1 to SW4 the inductor current IL1 flowing through the inductor L1, the inductor current IL2 flowing through the inductor L2, and the inductor output current IL in which the inductor currents IL1 and IL2 are combined are shown in this order.
- the waveform is shown (Fig. 1).
- the High level indicates ON and the Low level indicates Off.
- the operation is divided into four modes A to D. Since the switching elements SW3 and SW4 are driven by shifting the phase by 180 degrees, the inductor current IL1 increases by excitation in mode C, and then decreases in modes D, A, and B, and the inductor The current IL2 increases due to excitation in mode A, and then decreases in modes B, C, and D.
- the ripple of the inductor output current IL is reduced.
- the ripple of the current Ic (FIG. 1) flowing through the output capacitor C3 is reduced, and the output capacitor C3 can be miniaturized.
- the ON period of the switching element SW1 is 1/4 of the switching cycle, and the duty in the duty control is 25%. As will be described later, the duty is variably controlled in order to stabilize the output voltage Vout.
- FIG. 7 is a circuit diagram showing a configuration of a switching power supply circuit 100X devised based on the switching power supply circuit 100, which is the study circuit described above by the inventor of the present application.
- the configuration of the switching power supply circuit 100X shown in FIG. 7 is the same as that of the switching power supply circuit 100 described above, but the secondary side is configured by connecting a plurality of circuits on the secondary side of the switching power supply circuit 100 in parallel. It is said. Here, as an example, four circuits are connected in parallel.
- each of the secondary side circuits 210 to 240 has the same configuration as the circuit composed of the secondary winding N2, the inductors L1 and L2, and the switching elements SW3 and SW4 in the switching power supply circuit 100. That is, each of the secondary side circuits 210 to 240 has secondary windings N21 to N24 corresponding to the secondary winding N2, inductors L11 to L14 corresponding to the inductor L1, and inductors L21 to L21 corresponding to the inductor L2. It has switching elements SW31 to SW34 corresponding to L24 and switching element SW3, and switching elements SW41 to SW44 corresponding to switching element SW4.
- the transformer Tr is composed of the primary winding N1 and the secondary windings N21 to N24.
- the secondary windings N21 to N24 are magnetically coupled to the primary winding N1.
- the output capacitor C3 is commonly connected to each output side of the secondary side circuits 210 to 240.
- a load Z is connected between both ends of the output capacitor C3.
- the switching power supply circuit 100X having such a configuration operates in modes A to D in the same manner as the switching power supply circuit 100 described above, and the switching elements SW31 to SW34 are driven in synchronization with the switching element SW3 in the same manner as the switching element SW3. Similarly, the switching elements SW41 to SW44 are driven in synchronization.
- the inductor current is divided into four inductor output currents IL21 to IL24 in each of the secondary side circuits 210 to 240, so that the switching elements SW31 to SW34 and SW41 to SW44 By reducing the current flowing through each of them, it is possible to suppress the conduction loss due to the on-resistance of these switching elements. Further, since two switching elements are provided in each of the secondary side circuits 210 to 240, the current flowing through each switching element can be further reduced to suppress the conduction loss.
- the switching power supply circuit 100X an element having a small on-resistance is used for the switching element on the secondary side having a large current amount in order to suppress conduction loss, but if the on-resistance is small, the size becomes large, and as a result, the gate The capacity increases. Therefore, the gate drive loss in the switching element on the secondary side tends to be large.
- FIG. 8 shows the gate drive voltage Vgs and the gate for two switching elements (SW1, SW2) on the primary side and eight switching elements (SW31 to SW34, SW41 to SW44) on the secondary side, respectively. It is a graph which shows the relationship with the drive loss Pgt_loss.
- the switching element on both the primary side and the secondary side is a transistor using GaN as a semiconductor material, but the gate capacitance on the secondary side is larger. Further, FIG. 8 shows a result when the switching frequency is taken as an example of a high frequency.
- the switching element on the secondary side has a gate drive loss Pgt_loss when the gate drive voltage Vgs is adjusted. It can be seen that the change in the value is large and the effect on efficiency is large.
- FIG. 9 is a graph showing the relationship between the gate drive voltage Vgs and the on-resistance Rdson for the switching element on the secondary side in the switching power supply circuit 100X.
- FIG. 9 shows the relationship at a predetermined drain current.
- the lower the gate drive voltage Vgs the larger the on-resistance.
- the lower the gate drive voltage Vgs the smaller the gate drive loss. Therefore, the on-resistance and the gate drive loss are in a trade-off relationship.
- FIG. 10 shows the relationship between output power and efficiency when the gate drive voltage Vgs of the switching element on the secondary side is changed by predetermined voltages V1, V2, V3 (V1 ⁇ V2 ⁇ V3) in the switching power supply circuit 100X. It is a graph which shows.
- the gate drive loss is dominant over the conduction loss due to the on-resistance. Therefore, it is more efficient to reduce the gate drive voltage Vgs, and when the output power is large, it is higher. Since the conduction loss is more dominant than the gate drive loss, it is more efficient to increase the gate drive voltage Vgs and reduce the on-resistance. That is, it was confirmed that the optimum gate drive voltage Vgs exists according to the output power.
- the switching power supply circuit 100X it has been found that a method of variably controlling the gate drive voltage Vgs that drives the switching element on the secondary side according to the output power is effective. More specifically, the smaller the output power, the smaller the gate drive voltage Vgs may be controlled.
- FIG. 11 is a graph showing the relationship between output power and efficiency in the case where the gate drive voltage Vgs of the switching element on the secondary side is variably controlled and the case where the gate drive voltage Vgs of the secondary side switching element is fixed at the voltage V3 in the switching power supply circuit 100X. is there.
- FIG. 12 is a circuit diagram showing the configuration of the switching power supply circuit 100XA according to the first embodiment.
- the switching power supply circuit 100XA shown in FIG. 12 has a configuration in which a current detection unit 310 is provided for the switching power supply circuit 100X (FIG. 7) described above.
- the output voltage Vout is input to an error amplifier (not shown) for feedback control.
- the configuration of the feedback control including the error amplifier will be described later.
- the current detection unit 310 is, for example, a Hall element type current sensor, and outputs the detected current as a current detection signal IDet which is a voltage signal.
- the current detection unit 310 is arranged after the output capacitor C3. As a result, the current detection unit 310 detects the output current Iout flowing from the switching power supply circuit 100XA to the load Z.
- FIG. 13 is a circuit diagram showing a configuration related to gate drive voltage variable control of the secondary side switching element and a configuration related to feedback control of the output voltage Vout in the switching power supply circuit 100XA shown in FIG.
- the secondary side circuits 220 to 240 are not shown for convenience.
- the switching power supply circuit 100XA has a feedback control unit 41 that performs feedback control of the output voltage Vout.
- the feedback control unit 41 includes an error amplifier ER1, an isolation unit IS, comparators CP1 and CP2, drivers Dr1 to Dr4, inverters IV1 and IV2, and push-pull circuits PP1 and PP2.
- the output voltage Vout is input to one input end of the error amplifier ER1, and the reference voltage Vref is input to the other input end.
- the error amplifier ER1 amplifies the error between the output voltage Vout and the reference voltage Vref and outputs the error signal Err2.
- the error signal Err2 is input as an error signal Err1 to one input end of the comparator CP1 and one input end of the comparator CP2 via an insulating portion IS having a photocoupler or the like.
- the triangular wave signal TS1 is input to the other input end of the comparator CP1.
- the comparator CP1 compares the error signal Err1 with the triangular wave signal TS1 and outputs the PWM signal pwm1 as the comparison result.
- the driver Dr1 outputs a gate drive voltage G1 that drives the gate of the switching element SW1 based on the PWM signal pwm1. Further, the PWM signal pwm1 is level-inverted by the inverter IV1 and input to the push-pull circuit PP1 via the driver Dr3.
- the inverter IV1 includes a photocoupler and the like for insulating.
- the push-pull circuit PP1 has an NPN transistor BP11 and a PNP transistor BP12.
- a power supply voltage Vdd is applied to the collector of the NPN transistor BP11.
- the output terminal of the driver Dr3 is connected to the connection node P1 to which the base of the NPN transistor BP11 and the base of the PNP transistor BP12 are connected.
- a ground potential is applied to the collector of the PNP transistor BP12.
- the gate drive voltage G3 that drives the gate of the switching element SW31 is output from the connection node P2 to which the emitter of the NPN transistor BP11 and the emitter of the PNP transistor BP12 are connected.
- the NPN transistor BP11 When the output of the driver Dr3 is High, the NPN transistor BP11 is turned on, the PNP transistor BP12 is turned off, and the gate drive voltage G3 becomes the power supply voltage Vdd as High.
- the output of the driver Dr3 is Low, the NPN transistor BP11 is turned off, the PNP transistor BP12 is turned on, and the gate drive voltage G3 becomes the ground potential as Low.
- the power supply voltage Vdd is variable by the variable control unit 42 described later.
- the triangular wave signal TS2 is input to the other input end of the comparator CP2.
- the triangular wave signal TS2 is 180 degrees out of phase with the triangular wave signal TS1.
- the comparator CP2 compares the error signal Err1 with the triangular wave signal TS2, and outputs the PWM signal pwm2 as the comparison result.
- the driver Dr2 outputs a gate drive voltage G2 that drives the gate of the switching element SW2 based on the PWM signal pwm2.
- the PWM signal pwm2 is level-inverted by the inverter IV2 and input to the push-pull circuit PP2 via the driver Dr4.
- the inverter IV2 includes a photocoupler and the like for insulating.
- the push-pull circuit PP2 has an NPN transistor BP21 and a PNP transistor BP22.
- a power supply voltage Vdd is applied to the collector of the NPN transistor BP21.
- the output terminal of the driver Dr4 is connected to the connection node P3 to which the base of the NPN transistor BP21 and the base of the PNP transistor BP22 are connected.
- a ground potential is applied to the collector of the PNP transistor BP22.
- the gate drive voltage G4 that drives the gate of the switching element SW41 is output from the connection node P4 to which the emitter of the NPN transistor BP21 and the emitter of the PNP transistor BP22 are connected.
- the NPN transistor BP21 When the output of the driver Dr4 is High, the NPN transistor BP21 is turned on, the PNP transistor BP22 is turned off, and the gate drive voltage G4 becomes the power supply voltage Vdd as High.
- the output of the driver Dr4 is Low, the NPN transistor BP21 is turned off, the PNP transistor BP22 is turned on, and the gate drive voltage G4 becomes the ground potential as Low.
- the duty of the PWM signals pwm1 and pwm2 is adjusted according to the output voltage Vout, and the switching elements SW1 and SW2 on the primary side are switched and controlled by the gate drive voltages G1 and G2.
- the period of the triangular wave signals TS1 and TS2 is the period of the PWM signals pwm1 and pwm2, that is, the switching period, and the PWM signals pwm1 and pwm2 are 180 degrees out of phase.
- the gate drive voltages G3 and G4 are level-inverted with respect to the gate drive voltages G1 and G2.
- switching control as shown in the timing chart of FIG. 6 (however, SW3 and SW4 correspond to SW31 and SW41) described above is realized, for example.
- the switching power supply circuit 100XA has a variable control unit 42 that variably controls the power supply voltage Vdd based on the detection result of the output current Iout.
- the variable control unit 42 includes a reference voltage generation unit 42A and a regulator RG.
- the reference voltage generation unit 42A has resistors R1 and R2 and a capacitor C4.
- the resistors R1 and R2 are connected in series between the output end that outputs the current detection signal Idet of the current detection unit 310 and the end where the ground potential is applied.
- a capacitor C4 is connected between the connection node NR1 to which the resistors R1 and R2 are connected and the application end of the ground potential.
- the current detection signal Idet which is a voltage signal
- the capacitor C4 is not indispensable.
- the regulator RG has an error amplifier ER2, an output transistor M1, and resistors R3 and R4.
- a reference voltage REF is applied to one input end of the error amplifier ER2.
- the output end of the error amplifier ER2 is connected to the gate of the output transistor M1 composed of the p-channel MOSFET.
- a predetermined input voltage VI is applied to the source of the output transistor M1.
- the drain of the output transistor M1 is connected to the first end of the resistor R3 by the connection node NR2.
- the second end of the resistor R3 is connected to the first end of the resistor R4 by the connection node NR3.
- the connection node NR3 is connected to the other input end of the error amplifier ER2.
- the second end of the resistor R4 is connected to the application end of the ground potential.
- the voltage of the connection node NR3 is controlled so as to match the reference voltage REF, and an output voltage VO corresponding to the voltage of the connection node NR3 is generated in the connection node NR2. Since the connection node NR2 is connected to the collector of the NPN transistor BP11 of the push-pull circuit PP1 and the collector of the NPN transistor BP21 of the push-pull circuit PP2, the output voltage VO is applied to the collectors of the NPN transistors BP11 and BP21 as the power supply voltage Vdd.
- the Rukoto is applied to the collectors of the NPN transistors BP11 and BP21 as the power supply voltage Vdd.
- a reference voltage REF is generated according to the current detection signal Idet, which is the result of detecting the output current Iout, which is a physical quantity related to the output power, by the current detection unit 310, and the regulator RG responds to the reference voltage REF.
- the output voltage VO that is, the power supply voltage Vdd is generated and applied to the push-pull circuits PP1 and PP2.
- the power supply voltage Vdd becomes the gate drive voltages G3 and G4 when the NPN transistors BP11 and BP21 are on, and turns on the switching elements SW31 and SW41.
- the gate drive voltages G3 and G4 that turn on the switching elements SW31 and SW41 increase. That is, it is possible to control the gate drive voltage of the switching element on the secondary side to be variable according to the output power.
- the present embodiment has the effect that the number of current detection units 310 can be reduced.
- a circuit similar to the pull circuits PP1 and PP2 may be provided for each of the secondary side circuits 220 to 240. Thereby, the switching elements SW31 to SW34 and the switching elements SW41 to SW44 can be synchronized with each other for switching control.
- the dead time is not taken into consideration in the configuration of the feedback control unit 41 shown in FIG. 13, a dead time may be taken into consideration if necessary.
- FIG. 14 is a circuit diagram showing the configuration of the switching power supply circuit 100XB according to the second embodiment.
- the difference from the first embodiment (FIG. 12) of the switching power supply circuit 100XB is the arrangement position of the current detection unit.
- current detection units 310A and 310B for detecting the current flowing through the switching elements SW31 and SW41 respectively in the secondary side circuit 210 are provided, and the switching elements SW32 and SW42 in the secondary side circuit 220 are provided.
- Current detection units 320A and 320B for detecting the current flowing in each are provided, and current detection units 330A and 330B for detecting the current flowing in each of the switching elements SW33 and SW43 are provided in the secondary side circuit 230, respectively.
- the current detection units 340A and 340B for detecting the current flowing through the switching elements SW34 and SW44 are provided.
- FIG. 15 is a circuit diagram showing a configuration related to gate drive voltage variable control of the secondary side switching element and a configuration related to feedback control of the output voltage Vout in the switching power supply circuit 100XB shown in FIG.
- the secondary side circuits 220 to 240 are not shown for convenience.
- the switching power supply circuit 100XB has a feedback control unit 41. Since the configuration of the feedback control unit 41 is the same as that of the first embodiment (FIG. 13), detailed description thereof will be omitted.
- the switching power supply circuit 100XB has variable control units 421 and 422.
- the variable control unit 421 has a reference voltage generation unit 421A and a regulator RG1.
- the reference voltage generation unit 421A has resistors R11 and R21 and a capacitor C41.
- the current detection signal Idet1 output by the current detection unit 310A is applied to the first end of the resistor R11.
- the configuration of the reference voltage generation unit 421A is the same as that of the reference voltage generation unit 42A of the first embodiment (FIG. 13).
- the configuration of the regulator RG1 is the same as that of the regulator RG of the first embodiment. Therefore, the reference voltage REF1 is generated by the reference voltage generation unit 421A according to the current detection signal Idet1, the regulator RG1 generates the output voltage VO1 according to the reference voltage REF1, and the NPN transistor BP11 in the push-pull circuit PP1 is used as the power supply voltage Vdd1. Apply to the collector of.
- variable control unit 422 has a reference voltage generation unit 422A and a regulator RG2.
- the reference voltage generation unit 422A has resistors R12 and R22 and a capacitor C42.
- the current detection signal Idet2 output by the current detection unit 310B is applied to the first end of the resistor R12.
- the configuration of the reference voltage generation unit 422A is the same as that of the reference voltage generation unit 42A of the first embodiment (FIG. 13).
- the configuration of the regulator RG2 is the same as that of the regulator RG of the first embodiment. Therefore, the reference voltage REF2 is generated by the reference voltage generation unit 422A according to the current detection signal Idet2, the regulator RG2 generates the output voltage VO2 according to the reference voltage REF2, and the NPN transistor BP21 in the push-pull circuit PP2 is used as the power supply voltage Vdd2. Apply to the collector of.
- the current detection signals Idet1 and Idet2 are the results of detecting the currents I3 and I4 flowing through the switching elements SW31 and SW41 on the secondary side, which are physical quantities related to the output power, by the current detection units 310A and 310B, respectively.
- the power supply voltages Vdd1 and Vdd2 are generated according to the above and applied to the push-pull circuits PP1 and PP2.
- the power supply voltages Vdd1 and Vdd2 become gate drive voltages G3 and G4 when the NPN transistors BP11 and BP21 are on, and turn on the switching elements SW31 and SW41.
- the gate drive voltages G3 and G4 for turning on the switching elements SW31 and SW41 increase. That is, it is possible to control the gate drive voltage of the switching element on the secondary side to be variable according to the output power.
- the same circuits as the variable control units 421 and 422 are provided corresponding to the current detection units of the secondary side circuits 220 to 240, and the drivers Dr3 and Dr3
- a circuit similar to the push-pull circuits PP1 and PP2 to which the output end of Dr4 and the application end of the power supply voltages Vdd1 and Vdd2 are connected may be provided for each of the secondary side circuits 220 to 240.
- the current flowing through each of the switching elements in the secondary side circuits 210 to 240 is detected to detect each of them. Since the gate drive voltage of the switching element is variably controlled, the efficiency can be improved more effectively.
- FIG. 16 is a circuit diagram showing the configuration of the switching power supply circuit 100XC according to the third embodiment.
- the difference from the first embodiment (FIG. 12) of the switching power supply circuit 100XC is the arrangement position of the current detection unit.
- a current detection unit 310C for detecting the inductor output current IL21 generated by synthesizing the currents flowing through the inductors L11 and L12 in the secondary side circuit 210 is provided, and the secondary side is provided.
- a current detection unit 320C for detecting the inductor output current IL22 generated by synthesizing the currents flowing through the inductors L12 and L22 in the circuit 220 is provided, and the currents flowing in the inductors L13 and L23 are combined in the secondary circuit 230.
- a current detection unit 330C for detecting the inductor output current IL23 generated is provided, and a current detection unit for detecting the inductor output current IL24 generated by synthesizing the currents flowing through the inductors L14 and L24 in the secondary circuit 240. 340C is provided.
- FIG. 17 is a circuit diagram showing a configuration related to gate drive voltage variable control of the secondary side switching element and a configuration related to feedback control of the output voltage Vout in the switching power supply circuit 100XC shown in FIG.
- the secondary side circuits 220 to 240 are not shown for convenience.
- the switching power supply circuit 100XC has a feedback control unit 41. Since the configuration of the feedback control unit 41 is the same as that of the first embodiment (FIG. 13), detailed description thereof will be omitted.
- the switching power supply circuit 100XC has a variable control unit 42. Since the configuration of the variable control unit 42 is the same as that of the first embodiment (FIG. 13), detailed description thereof will be omitted.
- the current detection signal Idet11 which is the result of detecting the inductor output current IL21 by the current detection unit 310C, is applied to the first end of the resistor R1.
- the reference voltage REF is generated by the reference voltage generation unit 42A in response to the current detection signal Idet 11, the regulator RG generates an output voltage VO in accordance with the reference voltage REF, and the push-pull circuits PP1 and PP2 use the power supply voltage Vdd. It is applied to the collectors of the NPN transistors BP11 and BP21.
- the power supply voltage Vdd is generated according to the current detection signal Idet11 which is the result of detecting the inductor output current IL21 which is a physical quantity related to the output power by the current detection unit 310C, and the push-pull circuits PP1 and PP2. Apply.
- the power supply voltage Vdd becomes the gate drive voltages G3 and G4 when the NPN transistors BP11 and BP21 are on, and turns on the switching elements SW31 and SW41.
- the inductor output current IL21 increases, the reference voltage REF increases and the power supply voltage Vdd increases, so that the gate drive voltages G3 and G4 for turning on the switching elements SW31 and SW41 increase. That is, it is possible to control the gate drive voltage of the switching element on the secondary side to be variable according to the output power.
- the same circuit as the variable control unit 42 is provided corresponding to the current detection units 320C, 330C and 340C of the secondary side circuits 220 to 240, respectively.
- a circuit similar to the push-pull circuits PP1 and PP2 to which the output end of the drivers Dr3 and Dr4 and the application end of the power supply voltage Vdd may be connected may be provided for each of the secondary side circuits 220 to 240.
- the secondary side circuit By adjusting the gate drive voltage of the switching element for each, it is possible to improve the efficiency more effectively. Further, in the present embodiment, the number of current detection units can be reduced as compared with the second embodiment.
- FIG. 18 is a circuit diagram showing a configuration of a switching power supply circuit 100XC'as a modification of the third embodiment.
- the switching power supply circuit 100XC' is different from the above-mentioned switching power supply circuit 100XC in the arrangement position of the current detection unit. More specifically, in the secondary circuit 210, the current detector is connected between the first end of the secondary winding N21 and the connection node ND31 to which the drain of the switching element SW41 and the first end of the inductor L11 are connected.
- the current detector 320D is arranged between the first end of the secondary winding N22 in the secondary circuit 220 and the connection node ND32 to which the drain of the switching element SW42 and the first end of the inductor L12 are connected.
- a current detection unit 330D is provided between the first end of the secondary winding N23 in the secondary circuit 230 and the connection node ND33 to which the drain of the switching element SW43 and the first end of the inductor L13 are connected.
- the current detection unit 340D is arranged between the first end of the secondary winding N24 in the secondary circuit 240 and the connection node ND34 to which the drain of the switching element SW44 and the first end of the inductor L14 are connected. are doing.
- FIG. 19 is a circuit diagram showing the configuration of the switching power supply circuit 100XD according to the fourth embodiment.
- the temperature detection units T31 to T34 for detecting the temperatures of the switching elements SW31 to SW34 and the temperature detection units T41 to T44 for detecting the temperatures of the switching elements SW41 to SW44 are detected. And have.
- FIG. 20 is a circuit diagram showing a configuration related to gate drive voltage variable control of the secondary side switching element and a configuration related to feedback control of the output voltage Vout in the switching power supply circuit 100XD shown in FIG.
- the secondary side circuits 220 to 240 are not shown for convenience.
- the switching power supply circuit 100XD has a feedback control unit 41. Since the configuration of the feedback control unit 41 is the same as that of the first embodiment (FIG. 13), detailed description thereof will be omitted.
- the switching power supply circuit 100XD has a variable control unit 43.
- the variable control unit 43 includes a calculation unit 43A and regulators RG1 and RG2.
- the regulators RG1 and RG2 have the same configuration as that of the second embodiment (FIG. 15).
- the calculation unit 43A provides a temperature detection signal Tdate1 which is the result of detecting the temperature of the switching element SW31 by the temperature detection unit T31 and a temperature detection signal Tdet2 which is the result of detecting the temperature of the switching element SW41 by the temperature detection unit T41. get. Further, the calculation unit 43A also acquires the gate drive voltage G3 for driving the switching element SW31 and the gate drive voltage G4 for driving the switching element SW41.
- T Rth x Plus (1) Will be.
- Rth thermal resistance. Therefore, if the temperature T of the switching element can be detected, the Rth is known and the loss loss can be calculated.
- the gate drive loss Pgate is expressed by the following equation.
- Pgate C x Vgs 2 x f 2 (3)
- C the gate capacitance of the switching element
- Vgs the gate drive voltage
- f the switching frequency
- the gate drive loss Pgate can be calculated by Eq. (3) if the gate drive voltage Vgs can be obtained.
- the calculation unit 43A calculates the conduction loss Pcond of the switching element SW31 by the temperature detection signal Tdate1 and the gate drive voltage G3, and the conduction loss Pcond of the switching element SW41 by the temperature detection signal Tdate2 and the gate drive voltage G4 by such a calculation method. To do.
- the calculation unit 43A outputs the reference voltage REF1 to the regulator RG1 according to the ratio of the conduction loss Pcond of the switching element SW31 in the loss Plus, and the reference voltage REF2 according to the ratio of the conduction loss Pcond of the switching element SW41 in the loss Plus. Is output to the regulator RG2. More specifically, the larger the above ratio, the higher the reference voltage.
- the regulator RG1 applies the output voltage VO1 corresponding to the reference voltage REF1 to the push-pull circuit PP1 as the power supply voltage Vdd1
- the regulator RG2 applies the output voltage VO2 corresponding to the reference voltage REF2 to the push-pull circuit PP2 as the power supply voltage Vdd2. .. Therefore, the larger the ratio of the conduction loss Pcond of the switching element SW31 to the loss Plus, the higher the power supply voltage Vdd1 and the higher the gate drive voltage G3 that turns on the switching element SW31. Similarly, the larger the ratio of the conduction loss Pcond of the switching element SW41 to the loss Plus, the higher the power supply voltage Vdd2 and the higher the gate drive voltage G4 that turns on the switching element SW41.
- the gate drive voltage can be variably controlled by detecting the temperature of the switching element, which is a physical quantity related to the output power.
- loss becomes a problem in the configuration using the current detection unit, especially when a large current flows on the secondary side, but in the present embodiment, it is not necessary to use the current detection unit.
- calculation unit 43A may calculate the current flowing through the switching element from the calculated conduction loss Pcond and the known on-resistance, and generate a reference voltage according to the calculated current.
- the same configurations as those of the variable control unit 43 and the push-pull circuits PP1 and PP2 described above may be provided for each of the secondary side circuits 220 to 240.
- FIG. 21A is a schematic plan view of an example of the layout of the switching power supply circuit in the printed circuit board PCB as viewed from the front side.
- FIG. 21B is a schematic plan view of an example of the layout of the switching power supply circuit in the printed circuit board PCB as viewed from the back side.
- the direction along the vertical side of the rectangular printed board PCB is shown as the X direction, one side in the X direction is shown as X1, and the other side in the X direction is shown as X2, and the side of the printed board PCB is shown.
- the direction along the side of the direction is shown as the Y direction, one side in the Y direction is shown as Y1, and the other side in the Y direction is shown as Y2.
- the vertical side of the printed circuit board PCB is, for example, 30 mm, and the horizontal side is, for example, 40 mm.
- capacitors C1A, C1B, C2A, and C2B are arranged at the end of the printed circuit board PCB on one side in the Y direction in order toward the other side in the X direction. Will be done.
- the input capacitor C1 is formed by connecting the capacitor C1A and the capacitor C1B in parallel
- the input capacitor C2 is formed by connecting the capacitor C2A and the capacitor C2B in parallel.
- the switching element SW1 is arranged adjacent to the other side of the capacitor C1B in the Y direction.
- the switching element SW2 is arranged adjacent to the other side of the capacitor C2A in the Y direction.
- Capacitors C3A, C3B, C3C, and C3D are arranged at the end of the printed circuit board PCB on the other side in the Y direction in order toward the other side in the X direction.
- the switching element SW31 is arranged on one side of the capacitor C3A in the Y direction so as to face the capacitor C3A in the Y direction.
- the switching element SW41 is arranged on one side of the capacitor C3B in the Y direction so as to face the capacitor C3B in the Y direction.
- the switching element SW32 is arranged on one side of the capacitor C3C in the Y direction so as to face the capacitor C3C in the Y direction.
- the switching element SW42 is arranged on one side of the capacitor C3D in the Y direction so as to face the capacitor C3D in the Y direction.
- the switching elements SW1 and SW2 and the switching elements SW31, SW41, SW32, and SW42 sandwich the switching elements in the Y direction to form the transformer Tr arrangement region TrA.
- the transformer Tr is formed by wiring as described later.
- the inductor L21 formed by wiring from the switching element SW31 to the capacitor C3A is arranged on the back side in the thickness direction (the back side of the paper surface in FIG. 21A) from the front surface of the printed circuit board PCB.
- An inductor L11 formed by wiring from the switching element SW41 to the capacitor C3B is arranged on the back side in the thickness direction from the front surface of the printed circuit board PCB.
- An inductor L22 formed by wiring from the switching element SW32 to the capacitor C3C is arranged on the back side in the thickness direction from the front surface of the printed circuit board PCB.
- An inductor L12 formed by wiring from the switching element SW42 to the capacitor C3D is arranged on the back side in the thickness direction of the front surface of the printed circuit board PCB.
- a secondary driver portion DRV2A is formed on the other side of the switching element SW42 and the capacitor C3D in the X-axis direction so as to face the switching element SW42 and the capacitor C3D in the X direction.
- the secondary driver unit DRV2A drives the switching elements SW31, SW41, SW32, and SW42.
- the primary side driver unit DRV1 when viewed from the back side of the printed circuit board PCB, the primary side driver unit DRV1 extending in the X direction is arranged on one side of the printed circuit board PCB in the Y direction.
- the primary driver unit DRV1 drives the switching elements SW1 and SW2.
- capacitors C3E, C3F, C3G, and C3H are arranged in order toward one side in the X direction.
- the output capacitors C3 are formed by connecting the capacitors C3A to C3H in parallel.
- the switching element SW33 is arranged on one side of the capacitor C3E in the Y direction so as to face the capacitor C3E in the Y direction.
- the switching element SW43 is arranged on one side of the capacitor C3F in the Y direction so as to face the capacitor C3F in the Y direction.
- the switching element SW34 is arranged on one side of the capacitor C3G in the Y direction so as to face the capacitor C3G in the Y direction.
- the switching element SW44 is arranged on one side of the capacitor C3H in the Y direction so as to face the capacitor C3H in the Y direction.
- the transformer Tr arrangement region TrA is formed by being sandwiched in the Y direction by the primary side driver unit DRV1 and the switching elements SW33, SW43, SW34, and SW44.
- the inductor L23 formed by wiring from the switching element SW33 to the capacitor C3E is arranged on the back side in the thickness direction (the back side of the paper surface in FIG. 21B) from the back surface of the printed circuit board PCB.
- An inductor L13 formed by wiring from the switching element SW43 to the capacitor C3F is arranged on the back side in the thickness direction of the back surface of the printed circuit board PCB.
- An inductor L24 formed by wiring from the switching element SW34 to the capacitor C3G is arranged on the back side in the thickness direction of the back surface of the printed circuit board PCB.
- An inductor L14 formed by wiring from the switching element SW44 to the capacitor C3H is arranged on the back side in the thickness direction of the back surface of the printed circuit board PCB.
- a secondary driver portion DRV2B is formed on one side of the switching element SW44 and the capacitor C3H in the X-axis direction so as to face the switching element SW44 and the capacitor C3H in the X direction.
- the secondary driver unit DRV2B drives the switching elements SW33, SW43, SW34, and SW44.
- FIG. 22 is a schematic view showing an example of a case where the transformer Tr is formed by wiring.
- the vertical direction of the paper surface in FIG. 22 is the thickness direction of the printed circuit board PCB.
- the printed circuit board PCB has eight wiring layers in the thickness direction. Winding wirings N1A, N21, N1B, N22, N1C, N23, N1D, and N24 for one winding number are formed in each wiring layer in order from one side in the thickness direction. An insulating layer is arranged between the wiring layers adjacent to each other in the thickness direction.
- the winding wirings N1A, N1B, N1C, and N1D are connected to each other by a through-hole TH extending in the thickness direction.
- the primary winding N1 is formed from the winding wires N1A, N1B, N1C, N1D and the through hole TH. That is, in FIG. 22, the number of turns of the primary winding N1 is four. Further, the winding wirings N21 to N24 correspond to the secondary windings N21 to N24, respectively.
- the magnetic coupling between the primary side and the secondary side can be strengthened.
- Semiconductor device > For various switching elements in the switching power supply circuit of the present embodiment, for example, a semiconductor device as described below may be used.
- FIG. 23 is a perspective view of the semiconductor device.
- FIG. 24 is a plan view of the transistor in the semiconductor device shown in FIG. 23.
- the semiconductor device 1 seals a lead frame 10 for electrically connecting to a circuit board (not shown in FIG. 23), a transistor 20 mounted on the lead frame 10, and a transistor 20. It includes a sealing resin 30.
- the transistor 20 is a HEMT (High Electron Mobility Transistor) using a nitride semiconductor.
- the semiconductor device 1 has a dimension of the first direction X in the horizontal direction of the semiconductor device 1 of about 5 mm, a dimension of the second direction Y in the vertical direction of the semiconductor device 1 of about 6 mm, and a height direction of the semiconductor device 1. It is composed of a package (sealing resin 30) in which Z is approximately 0.6 mm.
- the semiconductor device 1 is a surface mount type, and is a so-called SOP (Small Outline Package) in which the lead frame is taken out from two directions of the sealing resin 30.
- the frequency range used by the semiconductor device 1 is 1 MHz or more and 100 MHz or less, preferably 1 MHz or more and 30 MHz or less.
- the semiconductor device 1 of this embodiment is used at 30 MHz.
- the semiconductor device 1 can be applied to a circuit having a drain current range of 1 A or more and 200 A or less, and is preferably applied to a circuit having a drain current range of 10 A or more and 100 A or less.
- the sealing resin 30 is formed in a rectangular plate shape by, for example, an epoxy resin.
- the sealing resin 30 has a front surface 31 as an upper surface and a back surface 32 as a bottom surface facing the surface 31 in the height direction Z.
- the back surface 32 is a surface mounted on a circuit board.
- the sealing resin 30 has a first lateral side surface 33 which is one side surface in the first direction X, a second lateral side surface 34 which is the other side surface in the first direction X, and a second side surface. It has a first vertical side surface 35 which is a side surface on one side in the direction Y, and a second vertical side surface 36 which is a side surface on the other side in the second direction Y.
- the transistor 20 is formed in a rectangular plate shape.
- the shape of the transistor 20 in a plan view is rectangular.
- the transistor 20 is mounted on the lead frame 10 so that the first direction X is the longitudinal direction.
- an example of the external size of the transistor 20 has an aspect ratio such that the length L1 of one side in the longitudinal direction is approximately 4200 ⁇ m and the length L2 of the other side is approximately 2100 ⁇ m in a plan view. It is a 2: 1 rectangle.
- the transistor 20 when the direction is indicated, it means the direction of the transistor 20 when the transistor 20 is mounted on the lead frame 10.
- the transistor 20 has a front surface 20a which is one surface on the lead frame 10 (see FIG. 23) side and a back surface 20b (see FIG. 23) which is the other surface facing the surface 20a.
- the surface 20a is provided with five drain electrode pads 21, four source electrode pads 22, and one gate electrode pad 23 for electrically connecting to the lead frame 10.
- the drain electrode pad 21 includes four drain electrode pads 21P having a long length LD in the longitudinal direction and one drain electrode pad 21Q having a short length LDE in the longitudinal direction.
- the number of the drain electrode pad 21, the source electrode pad 22, and the gate electrode pad 23 is an arbitrary setting item. Therefore, for example, the number of drain electrode pads 21 and the number of source electrode pads 22 may be different.
- the transistor 20 may have a plurality of gate electrode pads 23. Further, in the following description, when the entire five drain electrode pads are shown, they are referred to as drain electrode pads 21.
- the drain electrode pad 21 and the source electrode pad 22 are alternately arranged in the longitudinal direction (first direction X) of the transistor 20 in a plan view.
- Each of the drain electrode pad 21 and the source electrode pad 22 is formed in a substantially rectangular shape in which the direction orthogonal to the longitudinal direction of the transistor 20 (second direction Y) is the longitudinal direction.
- the drain electrode pad 21 and the source electrode pad 22 are parallel to each other. Drain electrode pads 21 are arranged at both ends of the transistor 20 in the first direction X, respectively.
- the gate electrode pad 23 is arranged at one end of the transistor 20 in the first direction X.
- the gate electrode pad 23 faces the drain electrode pad 21Q arranged at one end of the transistor 20 in the first direction X with a gap in the second direction Y.
- the gate electrode pad 23 is arranged near one end of the transistor 20 in the second direction Y, and the drain electrode pad 21Q is arranged near the other end of the transistor 20 in the second direction Y.
- the length LD of the four drain electrode pads 21P and the length LS of the four source electrode pads 22 are equal to each other.
- the length LDE of the drain electrode pad 21Q is less than half of the length LD.
- the length LG of the gate electrode pad 23 is equal to the length LDE.
- the width WD of the drain electrode pad 21, the width WS of the source electrode pad 22, and the width WG of the gate electrode pad 23 are equal to each other.
- both ends of the drain electrode pad 21, the source electrode pad 22, and the gate electrode pad 23 are formed in an arc shape that is convex toward the second direction Y.
- the drain electrode pads 21 are arranged at equal intervals in the first direction X, and the source electrode pads 22 are arranged at equal intervals in the first direction X.
- the four drain electrode pads 21P and the four source electrode pads 22 are arranged at the same position in the second direction Y.
- the distances Dds between the drain electrode pad 21 and the drain electrode pad 21 and the adjacent source electrode pads 22 in the first direction X are equal to each other.
- the distance Dsg between the gate electrode pad 23 and the source electrode pad 22 adjacent to the gate electrode pad 23 in the first direction X is equal to the distance Dds.
- the dimensional relationship of the transistor 20 in FIG. 24 is as follows.
- the length LD of the four drain electrode pads 21P and the length LS of the four source electrode pads 22 are approximately 1760 ⁇ m, and the length LDE of the drain electrode pads 21Q is approximately 755 ⁇ m.
- the length LG of the gate electrode pad 23 is approximately 755 ⁇ m.
- the width WD of the drain electrode pad 21, the width WS of the source electrode pad 22, and the width WG of the gate electrode pad 23 are each approximately 240 ⁇ m.
- the distance Ddg between the gate electrode pad 23 and the drain electrode pad 21Q in the second direction Y is approximately 250 ⁇ m.
- the distance Dds between the drain electrode pad 21 and the adjacent source electrode pads 22 in the first direction X is approximately 200 ⁇ m.
- the distance Dsg between the gate electrode pad 23 and the adjacent source electrode pad 22 in the first direction X is approximately 200 ⁇ m.
- the lead frame 10 includes a drain frame 11 electrically connected to the drain electrode pad 21 (see FIG. 24), a source frame 12 electrically connected to the source electrode pad 22 (see FIG. 24), and a gate electrode pad 23. It includes a gate frame 13 that is electrically connected to (see FIG. 24).
- Each of the drain frame 11, the source frame 12, and the gate frame 13 is formed by, for example, etching a copper plate.
- the drain frame 11, the source frame 12, and the gate frame 13 are electrically insulated from each other by being arranged with a gap between them.
- the drain frame 11 is arranged closer to the first vertical side surface 35 of the sealing resin 30 in a plan view.
- the drain frame 11 consists of four drain terminals 11a, a drain connecting portion 11b connecting these drain terminals 11a, and five drain connecting portions 11b extending from the drain connecting portion 11b toward the second vertical side surface 36 side in the second direction Y.
- the drain frame finger 11c of the above is provided.
- the drain frame finger 11c extends along the second direction Y.
- the drain frame 11 is formed in a comb-teeth shape.
- the four drain terminals 11a, the drain connecting portion 11b, and the five drain frame fingers 11c are formed of, for example, a single member.
- the number of drain terminals 11a and the number of drain frame fingers 11c are arbitrary setting items.
- the number of drain terminals 11a and the number of drain frame fingers 11c may be the same or different.
- the number of drain frame fingers 11c is preferably set according to the number of drain electrode pads 21 of the transistor 20 in FIG. 24.
- the drain terminal 11a is formed in a rectangular shape in which the second direction Y is the longitudinal direction in a plan view.
- the drain terminals 11a are arranged at equal intervals in the first direction X.
- the drain terminal 11a is arranged at a position adjacent to the first vertical side surface 35 of the sealing resin 30.
- one end of the drain terminal 11a protrudes from the first vertical side surface 35 toward the outside of the sealing resin 30.
- the other end of the drain terminal 11a is connected to the drain connecting portion 11b.
- a first tie bar portion 11d that connects the steel plate and the drain frame 11 when forming the drain frame 11 from the steel plate (not shown) as the base material drains. It is provided integrally with the connecting portion 11b.
- the first tie bar portion 11d extends from both ends of the drain connecting portion 11b along the first direction X.
- One first tie bar portion 11d is formed from the drain connecting portion 11b to the first lateral side surface 33.
- the other first tie bar portion 11d is formed from the drain connecting portion 11b to the second lateral side surface 34.
- the drain frame finger 11c is composed of four drain frame fingers 11P having a long length in the second direction Y and one drain frame finger 11Q having a short length in the second direction Y.
- Second tie bar portions 11i and 11j are provided on the drain frame finger 11P at the end of the first lateral side surface 33 side of the drain frame finger 11P and the drain frame finger 11Q.
- the second tie bar portion 11i provided on the drain frame finger 11P extends from the central position of the sealing resin 30 in the second direction Y toward the first lateral side surface 33 along the second direction Y.
- the second tie bar portion 11i is exposed from the first lateral side surface 33.
- the second tie bar portion 11j provided on the drain frame finger 11Q extends from the central position of the sealing resin 30 in the second direction Y toward the second lateral side surface 34 along the second direction Y.
- the second tie bar portion 11j is exposed from the second lateral side surface 34.
- the source frame 12 is arranged closer to the second vertical side surface 36 of the sealing resin 30 in a plan view. Further, the source frame 12 is arranged closer to the first lateral side surface 33 of the sealing resin 30 in a plan view.
- the source frame 12 consists of three source terminals 12a, a source connecting portion 12b connecting these source terminals 12a, and four extending from the source connecting portion 12b toward the first vertical side surface 35 side in the second direction Y.
- the source frame finger 12c of the above is provided.
- the source frame fingers 12c extend along the second direction Y. In this way, the source frame 12 is formed in a comb-teeth shape.
- the plurality of source terminals 12a, the source connecting portion 12b, and the plurality of source frame fingers 12c are formed of, for example, a single member.
- the number of source terminals 12a and the number of source frame fingers 12c are arbitrary setting items.
- the number of source terminals 12a and the number of source frame fingers 12c may be the same or different.
- the number of source frame fingers 12c is preferably set according to the number of source electrode pads 22 of the transistor 20 in FIG. 24.
- the source terminal 12a is formed in a rectangular shape in which the second direction Y is the longitudinal direction in a plan view.
- the source terminals 12a are arranged at equal intervals in the first direction X.
- the source terminal 12a is arranged at a position adjacent to the second vertical side surface 36 of the sealing resin 30. In the second direction Y, one end of the source terminal 12a protrudes from the second vertical side surface 36 toward the outside of the sealing resin 30. In the second direction Y, the other end of the source terminal 12a is connected to the source connecting portion 12b.
- the position of the source terminal 12a in the first direction X is equal to the position of the drain terminal 11a in the first direction X.
- the width of the source terminal 12a (the dimension of the source terminal 12a in the first direction X) is equal to the width of the drain terminal 11a.
- a tie bar portion 12d for connecting the steel plate and the source frame 12 when forming the source frame 12 from a steel plate (not shown) as a base material is provided.
- the tie bar portion 12d extends along the first direction X from the end portion of the source connecting portion 12b to the first lateral side surface 33.
- the gate frame 13 is arranged closer to the second vertical side surface 36 of the sealing resin 30 in a plan view. Further, the gate frame 13 is arranged closer to the second lateral side surface 34 of the sealing resin 30 in a plan view.
- the gate frame 13 includes a gate terminal 13a, a gate connecting portion 13b, and a gate frame finger 13c. The gate frame 13 is arranged so as to be adjacent to the source frame 12 in the first direction X.
- the gate terminal 13a is formed in a rectangular shape in which the second direction Y is the longitudinal direction in a plan view.
- the gate terminal 13a is arranged at a position adjacent to the second vertical side surface 36 of the sealing resin 30. In the second direction Y, one end of the gate terminal 13a protrudes from the second vertical side surface 36 toward the outside of the sealing resin 30. In the second direction Y, the other end of the gate terminal 13a is connected to the gate connecting portion 13b.
- the position of the gate terminal 13a in the first direction X is equal to the position of the drain terminal 11a arranged at the end of the drain terminal 11a on the side of the second lateral side surface 34 in the first direction X.
- the width of the gate terminal 13a (the dimension of the gate terminal 13a in the first direction X) is equal to the width of the drain terminal 11a.
- the gate connecting portion 13b connects the gate terminal 13a and the gate frame finger 13c.
- the position of the gate connecting portion 13b in the second direction Y is equal to the position of the source connecting portion 12b in the second direction Y.
- a tie bar portion 13d for connecting the steel plate and the gate frame 13 when forming the gate frame 13 from the steel plate (not shown) as the base material is provided.
- the tie bar portion 13d extends along the first direction X from the end portion of the gate connecting portion 13b to the second lateral side surface 34.
- the gate frame finger 13c is arranged on the side opposite to the gate terminal 13a with respect to the gate connecting portion 13b.
- the gate frame finger 13c extends along the second direction Y from the end on the first lateral side surface 33 side of the gate connecting portion 13b.
- the length of the gate frame finger 13c is shorter than the length of the source frame finger 12c.
- the position of the gate frame finger 13c in the first direction X is equal to the position of the drain frame finger 11Q in the first direction X.
- the gate frame finger 13c is parallel to the source frame finger 12c.
- the gate frame finger 13c is arranged on the second vertical side surface 36 side of the drain frame finger 11Q. That is, in the second direction Y, the tip of the gate frame finger 13c faces the tip of the drain frame finger 11Q.
- the gate drive voltage of the switching element on the primary side may be variably controlled.
- variable control of the gate drive voltage may be applied to the switching element in the non-insulated type switching power supply circuit.
- it may be applied to high-side and / or low-side switching elements in a non-isolated step-down DC / DC converter.
- the present invention can be used in various switching power supply circuits.
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Abstract
スイッチング素子(SW31,SW41)と、当該スイッチング電源回路の出力電力に関連する物理量(Iout)を検出する検出部(310)と、前記検出部による検出結果(Idet)に基づいて前記スイッチング素子のゲート駆動電圧(G3,G4)を可変制御する可変制御部(42)と、を有するスイッチング電源回路(100XA)。
Description
本発明は、スイッチング電源回路に関する。
従来、様々なスイッチング電源回路が提案されており、その一例は特許文献1に開示されている。
特許文献1のスイッチング電源回路は、マルチフェーズ型DC/DCコンバータであり、出力電力に応じて高効率を実現するために、出力電力に応じて動作フェーズ数を切り替える構成としている。
しかしながら、上記特許文献1のようにフェーズ数(相数)を切り替える方法であると、使用しないフェーズのスイッチング用のトランジスタを常時オフとしても、そのトランジスタのボディダイオードに電流が流れるような構成の場合、オンとなったトランジスタのオン抵抗により生じる導通損失よりも大きいボディダイオードによるダイオード損失が発生することになり効率の低下を招く虞があった。特に、大電流がトランジスタに流れる仕様では、効率がより低下する虞があった。また、上記特許文献1の方式は、マルチフェーズのDC/DCコンバータに適用範囲が限定され、単数フェーズのコンバータには適用不可という課題もある。
上記状況に鑑み、本発明は、広い出力電力範囲で高効率を実現可能とするスイッチング電源回路を提供することを目的とする。
本発明のスイッチング電源回路は、スイッチング素子と、当該スイッチング電源回路の出力電力に関連する物理量を検出する検出部と、前記検出部による検出結果に基づいて前記スイッチング素子のゲート駆動電圧を可変制御する可変制御部と、を有する構成としている(第1の構成)。
また、上記第1の構成において、前記検出部は、前記物理量として当該スイッチング電源回路から負荷へ流れる出力電流を検出する電流検出部であることとしてもよい(第2の構成)。
また、上記第1の構成において、前記検出部は、前記物理量として前記スイッチング素子に流れる電流を検出する電流検出部であることとしてもよい(第3の構成)。
また、上記第2または第3の構成において、前記可変制御部は、前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、を有することとしてもよい(第4の構成)。
また、上記第4の構成において、前記基準電圧生成部は、前記電流検出信号を分圧する分圧抵抗を有することとしてもよい(第5の構成)。
また、上記第4または第5の構成において、前記基準電圧生成部は、前記電流検出信号が印加される第1端を有する第1抵抗と、前記第1抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第1コンデンサと、を有することとしてもよい(第6の構成)。
また、上記第4から第6のいずれかの構成において、前記レギュレータは、
入力電圧が印加される第1端と前記出力電圧が生成される第2端とを有する出力トランジスタと、
前記出力トランジスタの第2端と接続される第1端を有する第2抵抗と、
前記第2抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第3抵抗と、
前記第2抵抗と前記第3抵抗とが接続される接続ノードが接続される第1入力端と、前記基準電圧が印加される第2入力端と、前記出力トランジスタの制御端と接続される出力端とを有する第1エラーアンプと、を有することとしてもよい(第7の構成)。
入力電圧が印加される第1端と前記出力電圧が生成される第2端とを有する出力トランジスタと、
前記出力トランジスタの第2端と接続される第1端を有する第2抵抗と、
前記第2抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第3抵抗と、
前記第2抵抗と前記第3抵抗とが接続される接続ノードが接続される第1入力端と、前記基準電圧が印加される第2入力端と、前記出力トランジスタの制御端と接続される出力端とを有する第1エラーアンプと、を有することとしてもよい(第7の構成)。
また、上記第4から第7のいずれかの構成において、前記出力電圧が電源電圧として印加され、ドライバの出力が入力され、前記ドライバの出力に応じて前記ゲート駆動電圧をレベルを切り替えて出力するプッシュプル回路をさらに有することとしてもよい(第8の構成)。
また、上記第1の構成において、前記検出部は、前記物理量として前記スイッチング素子の温度を検出する温度検出部であることとしてもよい(第9の構成)。
また、上記第9の構成において、前記可変制御部は、前記温度検出部から出力される温度検出信号と前記ゲート駆動電圧に基づいて前記スイッチング素子の導通損失を算出する演算部を有することとしてもよい(第10の構成)。
また、上記第1から第10のいずれかの構成において、当該スイッチング電源回路は絶縁型であり、前記スイッチング素子は、2次側に配置されることとしてもよい(第11の構成)。
また、上記第11の構成において、第1入力電圧の印加端とグランド電位の印加端との間に直列接続される第1入力コンデンサおよび第2入力コンデンサと、
第1入力電圧の印加端とグランド電位の印加端との間に直列接続される第1スイッチング素子および第2スイッチング素子と、
前記第1入力コンデンサと前記第2入力コンデンサとが接続される第1接続ノードと、前記第1スイッチング素子と前記第2スイッチング素子とが接続される第2接続ノードとの間に接続される1次巻線と、2次巻線とを有するトランスと、
前記2次巻線の第1端と接続される第1端を有する第1インダクタと、
前記2次巻線の第2端と接続される第1端を有する第2インダクタと、
前記第2インダクタの第1端と接続される第1端を有する第3スイッチング素子と、
前記第1インダクタの第1端と接続される第1端を有する第4スイッチング素子と、
前記第1インダクタの第2端と前記第2インダクタの第2端とが接続される第3接続ノードに接続される第1端と、前記第3スイッチング素子の第2端および前記第4スイッチング素子の第2端に接続される第2端と、を有する出力コンデンサと、
を有することとしてもよい(第12の構成)。
第1入力電圧の印加端とグランド電位の印加端との間に直列接続される第1スイッチング素子および第2スイッチング素子と、
前記第1入力コンデンサと前記第2入力コンデンサとが接続される第1接続ノードと、前記第1スイッチング素子と前記第2スイッチング素子とが接続される第2接続ノードとの間に接続される1次巻線と、2次巻線とを有するトランスと、
前記2次巻線の第1端と接続される第1端を有する第1インダクタと、
前記2次巻線の第2端と接続される第1端を有する第2インダクタと、
前記第2インダクタの第1端と接続される第1端を有する第3スイッチング素子と、
前記第1インダクタの第1端と接続される第1端を有する第4スイッチング素子と、
前記第1インダクタの第2端と前記第2インダクタの第2端とが接続される第3接続ノードに接続される第1端と、前記第3スイッチング素子の第2端および前記第4スイッチング素子の第2端に接続される第2端と、を有する出力コンデンサと、
を有することとしてもよい(第12の構成)。
また、上記第12の構成において、前記2次巻線、前記第1インダクタ、前記第2インダクタ、前記第3スイッチング素子、および前記第4スイッチング素子から構成される2次側回路を複数有し、複数の前記2次側回路は並列に接続されることとしてもよい(第13の構成)。
また、上記第12または第13の構成において、前記検出部は、前記出力コンデンサの後段に配置される電流検出部であることとしてもよい(第14の構成)。
また、上記第12または第13の構成において、前記検出部は、前記第3スイッチング素子および前記第4スイッチング素子のそれぞれの電流を検出する電流検出部であることとしてもよい(第15の構成)。
また、上記第13の構成において、前記検出部は、前記2次側回路ごとに1個ずつ設けられる電流検出部であることとしてもよい(第16の構成)。
また、上記第16の構成において、前記電流検出部は、前記第3接続ノードの後段に配置され、
前記可変制御部は、
前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
を、有し、
前記基準電圧生成部は、
前記電流検出信号が印加される第1端を有する第1抵抗と、
前記第1抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第1コンデンサと、
を有することとしてもよい(第17の構成)。
前記可変制御部は、
前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
を、有し、
前記基準電圧生成部は、
前記電流検出信号が印加される第1端を有する第1抵抗と、
前記第1抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第1コンデンサと、
を有することとしてもよい(第17の構成)。
また、上記第12または第13の構成において、前記検出部は、前記第3スイッチング素子および前記第4スイッチング素子のそれぞれの温度を検出する温度検出部であることとしてもよい(第18の構成)。
また、上記第12から第18のいずれかの構成において、前記第1スイッチング素子、前記第2スイッチング素子、前記第3スイッチング素子、および前記第4スイッチング素子は、GaN(窒化ガリウム)を半導体材料として構成されることとしてもよい(第19の構成)。
本発明のスイッチング電源回路によると、広い出力電力範囲での高効率を実現することができる。
以下に本発明の一実施形態について図面を参照して説明する。
<1.検討回路の構成>
まず、本願発明者が検討を行ったスイッチング電源回路について説明する。図1は、本願発明者が検討を行ったスイッチング電源回路100の回路図である。スイッチング電源回路100は、絶縁型のハーフブリッジインターリーブ駆動回路である。
まず、本願発明者が検討を行ったスイッチング電源回路について説明する。図1は、本願発明者が検討を行ったスイッチング電源回路100の回路図である。スイッチング電源回路100は、絶縁型のハーフブリッジインターリーブ駆動回路である。
図1に示すように、スイッチング電源回路100は、入力コンデンサC1,C2と、1次側のスイッチング素子SW1,SW2と、トランスTrと、2次側のスイッチング素子SW3,SW4と、インダクタL1,L2と、出力コンデンサC3と、を有している。
入力コンデンサC1とC2は、直流電圧である入力電圧Vinの印加端と、グランド電位の印加端との間で直列に接続される。より具体的には、入力コンデンサC1の第1端には、入力電圧Vinの印加端が接続される。入力コンデンサC1の第2端は、入力コンデンサC2の第1端と接続ノードND1にて接続される。入力コンデンサC2の第2端は、グランド電位の印加端に接続される。
スイッチング素子SW1,SW2は、nチャネルMOSFET(MOS電界効果トランジスタ)により構成される。スイッチング素子SW1のドレインは、入力コンデンサC1の第1端に接続される。スイッチング素子SW1のソースは、スイッチング素子SW2のドレインと接続ノードND2にて接続される。スイッチング素子SW2のソースは、グランド電位の印加端に接続される。すなわち、スイッチング素子SW1,SW2は、入力電圧Vinの印加端とグランド電位の印加端との間に直列に接続され、ハーフブリッジを構成する。
接続ノードND1とND2との間には、トランスTrの1次巻線N1が接続される。トランスTrの2次巻線N2の第1端は、インダクタL1の第1端と接続ノードND3にて接続される。2次巻線N2の第2端は、インダクタL2の第1端と接続ノードND4にて接続される。インダクタL1の第2端は、インダクタL2の第2端と接続ノードND5にて接続される。
接続ノードND5には、出力コンデンサC3の第1端が接続される。スイッチング素子SW3,SW4は、2次側の同期整流トランジスタであり、nチャネルMOSFETにより構成される。スイッチング素子SW3のドレインは、接続ノードND4に接続される。スイッチング素子SW4のドレインは、接続ノードND3に接続される。スイッチング素子SW3,SW4のソースは、出力コンデンサC3の第2端に接続される。
出力コンデンサC3の両端間には、負荷Zが接続される。スイッチング素子SW1~SW4のスイッチング制御(オンオフ制御)を行うことにより、入力電圧Vinが直流電圧である出力電圧Voutに変換される。出力電圧Voutは、出力コンデンサC3の第1端に生成され、負荷Zに供給される。
<2.検討回路の特徴>
上述した検討回路であるスイッチング電源回路100の特徴について述べる。まず、スイッチング電源回路100では、スイッチング素子SW1~SW4として、GaN(窒化ガリウム)を半導体材料として用いたトランジスタを使用している。これにより、スイッチング素子の高周波駆動が可能となり、例えば5MHzでの駆動が行われる。スイッチング素子の高周波駆動は、受動部品の小型化に寄与する。
上述した検討回路であるスイッチング電源回路100の特徴について述べる。まず、スイッチング電源回路100では、スイッチング素子SW1~SW4として、GaN(窒化ガリウム)を半導体材料として用いたトランジスタを使用している。これにより、スイッチング素子の高周波駆動が可能となり、例えば5MHzでの駆動が行われる。スイッチング素子の高周波駆動は、受動部品の小型化に寄与する。
また、1次側のスイッチング素子SW1,SW2は、ハードスイッチングが行われる。ハードスイッチングによりスイッチング損失が発生するが、Siを半導体材料として用いたトランジスタよりもGaNを半導体材料として用いたトランジスタは、寄生容量が小さくスイッチング損失を抑えることが可能であり、高周波駆動ではスイッチング損失の低減がより顕著となる。なお、2次側のスイッチング素子SW3,SW4では、ソフトスイッチングが行われるので、スイッチング損失はほぼ0となる。
また、耐圧が高いほど、Si,GaNを半導体材料として用いたトランジスタの寄生容量の差が大きくなり、1次側に用いるスイッチング素子SW1,SW2は高耐圧であるので、スイッチング素子SW1,SW2にGaNを半導体材料として用いる効果が大きい。例えば、スイッチング素子SW1,SW2の耐圧は、100Vとされる。
また、スイッチング電源回路100では、入力電圧Vinはワールドワイド電圧に対応しており、例えば36V~75Vに対応している。入力電圧Vinが60V以上である場合は絶縁を行う必要があるという規制が存在し、そのためスイッチング電源回路100では、トランスTrを用いて絶縁を行っている。さらに、スイッチング電源回路100では、トランスでの損失を抑えるためにトランスTrとして空芯トランスを使用している。
なお、スイッチング電源回路100は、例えば入力電圧Vin=48V、出力電圧Vout=1Vとして使用される。
また、スイッチング電源回路100は、ハーフブリッジ構成であるので、トランスTrの1次巻線N1の巻き数をフルブリッジに比べて半分に低減することができ、トランス損失を抑えることが可能となる。
また、スイッチング電源回路100は、1段変換でのコンバータであるので、高効率化を実現できる。
また、スイッチング電源回路100では、2次側のスイッチング素子SW3,SW4を相をずらして駆動するインターリーブ駆動を行うので、出力コンデンサC3に流れる電流のリップルを抑えて、出力コンデンサC3の小型化を図ることができる。なお、インターリーブ駆動の詳細については、後述する。
また、スイッチング電源回路100では、デューティ制御を行うことにより、出力電圧Voutの安定化を簡易に行うことができる。なお、デューティ制御の詳細については、後述する。
<3.検討回路の動作>
次に、検討を行ったスイッチング電源回路100の動作について述べる。スイッチング電源回路100は、モードA,B,C,Dの4つのモードで動作する。
次に、検討を行ったスイッチング電源回路100の動作について述べる。スイッチング電源回路100は、モードA,B,C,Dの4つのモードで動作する。
図2は、モードAでのスイッチング電源回路100の動作状態を示す図である。図2に示すように、モードAでは、スイッチング素子SW1をオン、SW2をオフ、SW3をオフ、SW4をオンとする。これにより、1次側では図2の実線で示すように、入力電圧Vinの正極から、スイッチング素子SW1、1次巻線N1、入力コンデンサC2を介して入力電圧Vinの負極への経路で電流が流れる。これにより、トランスTrは励磁され、入力コンデンサC2は充電される。さらに、1次側では図2の点線で示すように、入力コンデンサC1からスイッチング素子SW1、1次巻線N1を介して入力コンデンサC1への経路で電流が流れ、入力コンデンサC1は放電される。
このとき、2次側では図2の実線で示すように、2次巻線N2からインダクタL2、負荷Z、スイッチング素子SW4を介して2次巻線N2への経路で電流が流れる。また、後述するモードC(図4)によりインダクタL1が励磁されるので、図2の点線で示すように、インダクタL1から負荷Zおよびスイッチング素子SW4を介してインダクタL1への経路で電流が流れる。
モードAの次にモードBに移行する。図3は、モードBでのスイッチング電源回路100の動作状態を示す図である。図3に示すように、モードBでは、スイッチング素子SW1をオフ、SW2をオフ、SW3をオン、SW4をオンとする。このとき、1次側には電流は流れない。
2次側では、モードA(図2)でインダクタL2が励磁されることにより、図3の実線で示すように、インダクタL2から負荷Zおよびスイッチング素子SW3を介してインダクタL2への経路で電流が流れる。また、モードAと同じく、図3の点線で示すように、インダクタL1から負荷Zおよびスイッチング素子SW4を介してインダクタL1への経路で電流が流れる。
モードBの次にモードCに移行する。図4は、モードCでのスイッチング電源回路100の動作状態を示す図である。図4に示すように、モードCでは、スイッチング素子SW1をオフ、SW2をオン、SW3をオン、SW4をオフとする。これにより、1次側では図4の実線で示すように、入力電圧Vinの正極から、入力コンデンサC1、1次巻線N1、スイッチング素子SW2を介して入力電圧Vinの負極への経路で電流が流れる。これにより、トランスTrは励磁され、入力コンデンサC1は充電される。さらに、1次側では図4の点線で示すように、入力コンデンサC2から1次巻線N1およびスイッチング素子SW2を介して入力コンデンサC2への経路で電流が流れ、入力コンデンサC2は放電される。
このとき、2次側では図4の点線で示すように、2次巻線N2からインダクタL1、負荷Z、スイッチング素子SW3を介して2次巻線N2への経路で電流が流れる。また、モードBと同じく、図4の実線で示すように、インダクタL2から負荷Zおよびスイッチング素子SW3を介してインダクタL2への経路で電流が流れる。
モードCの次にモードDに移行する。図5は、モードDでのスイッチング電源回路100の動作状態を示す図である。図5に示すように、モードDでは、スイッチング素子SW1をオフ、SW2をオフ、SW3をオン、SW4をオンとする。このとき、1次側には電流は流れない。
2次側では、モードC(図4)と同じく、図5の実線で示すように、インダクタL2から負荷Zおよびスイッチング素子SW3を介してインダクタL2への経路で電流が流れる。また、図5の点線で示すように、モードC(図4)でインダクタL1が励磁されることにより、インダクタL1から負荷Zおよびスイッチング素子SW4を介してインダクタL1への経路で電流が流れる。
モードDの次はモードAに移行し、以降同様に繰り返される。
図6は、スイッチング電源回路100の動作の一例を示すタイミングチャートである。図6では、上段より順に、スイッチング素子SW1~SW4のゲート信号、インダクタL1に流れるインダクタ電流IL1、インダクタL2に流れるインダクタ電流IL2、および、インダクタ電流IL1とIL2が合成されたインダクタ出力電流ILの各波形を示す(図1)。なお、スイッチング素子SW1~SW4のゲート信号は、Highレベルがオンを示し、Lowレベルがオフを示す。
図6に示すように、動作はモードA~Dの4つのモードに区分される。スイッチング素子SW3,SW4が180度位相をずらして駆動されるインターリーブ駆動が行われるので、インダクタ電流IL1はモードCで励磁により増加し、以降、モードD,A,Bでは、減少する挙動となり、インダクタ電流IL2はモードAで励磁により増加し、以降、モードB,C,Dでは、減少する挙動となる。
このような挙動のインダクタ電流IL1とIL2の合成により、インダクタ出力電流ILのリップルが低減される。これにより、出力コンデンサC3に流れる電流Ic(図1)のリップルが低減され、出力コンデンサC3を小型化することが可能となる。
また、図6の例は、スイッチング素子SW1のオン期間はスイッチング周期に対して1/4であり、デューティ制御におけるデューティは25%である。後述するように、出力電圧Voutを安定化すべくデューティは可変に制御される。
<4.2次側並列駆動のスイッチング電源回路>
次に、図7は、本願発明者が上述した検討回路であるスイッチング電源回路100をもとに考案したスイッチング電源回路100Xの構成を示す回路図である。
次に、図7は、本願発明者が上述した検討回路であるスイッチング電源回路100をもとに考案したスイッチング電源回路100Xの構成を示す回路図である。
図7に示すスイッチング電源回路100Xは、1次側の構成は上述したスイッチング電源回路100と同様であるが、2次側については、スイッチング電源回路100の2次側の回路を複数並列接続した構成としている。ここでは、一例として、4個の回路の並列接続としている。
より具体的には、スイッチング電源回路100Xでは、2次側回路210~240を並列接続している。2次側回路210~240の各々は、スイッチング電源回路100における2次巻線N2、インダクタL1,L2、スイッチング素子SW3,SW4から構成される回路と同様の構成と有する。すなわち、2次側回路210~240の各々は、2次巻線N2に対応して2次巻線N21~N24、インダクタL1に対応してインダクタL11~L14,インダクタL2に対応してインダクタL21~L24、スイッチング素子SW3に対応してスイッチング素子SW31~SW34、スイッチング素子SW4に対応してスイッチング素子SW41~SW44を有する。
なお、スイッチング電源回路100Xにおいて、トランスTrは、1次巻線N1と2次巻線N21~N24から構成される。2次巻線N21~N24は、1次巻線N1と磁気結合される。
そして、2次側回路210~240の各々の出力側に出力コンデンサC3が共通接続される。出力コンデンサC3の両端間に負荷Zが接続される。
このような構成のスイッチング電源回路100Xは、上述したスイッチング電源回路100と同様にモードA~Dで動作し、スイッチング素子SW3と同様にスイッチング素子SW31~SW34が同期して駆動され、スイッチング素子SW4と同様にスイッチング素子SW41~SW44が同期して駆動される。
このようなスイッチング電源回路100Xであれば、インダクタ電流は、2次側回路210~240の各々におけるインダクタ出力電流IL21~IL24の4つに分流されるので、スイッチング素子SW31~SW34,SW41~SW44の各々に流れる電流を少なくすることで、これらのスイッチング素子のオン抵抗による導通損失を抑えることが可能となる。さらに、2次側回路210~240の各々でスイッチング素子を2個ずつ設けているので、さらに各スイッチング素子に流れる電流を小さくして導通損失を抑えることができる。
<5.高効率化のための駆動方式の検討>
ここで、本願発明者は、図7に示すような構成のスイッチング電源回路100Xにおいて、広い出力電力範囲で高効率を実現する駆動方式について検討した。
ここで、本願発明者は、図7に示すような構成のスイッチング電源回路100Xにおいて、広い出力電力範囲で高効率を実現する駆動方式について検討した。
上記特許文献1の駆動方式を仮にスイッチング電源回路100Xに適用する場合、2次側回路210~240のいずれかにおけるスイッチング素子を常時オフとしても、スイッチング素子のボディダイオードに電流が流れるので、ダイオード損失により効率が低下する問題がある。そこで、別の駆動方式を検討した。
スイッチング電源回路100Xでは、1次側よりも2次側のほうが電流量が大きくなるので、上述したように2次側回路210~240を設け、各2次側回路にスイッチング素子を2個ずつ設けることで各スイッチング素子を流れる電流を小さくして導通損失を抑える意義が大きい。導通損失は、電流量の二乗で発生するからである。しかしながら、2次側のスイッチング素子の個数が2個×4=8個と大きくなるので、スイッチング素子のゲート容量への充電によるゲート駆動損失が大きくなりやすい。
さらに、スイッチング電源回路100Xでは、電流量の大きい2次側のスイッチング素子には、導通損失を抑えるためにオン抵抗の小さい素子を使用するが、オン抵抗が小さいとサイズが大きくなり、結果としてゲート容量が大きくなる。従って、2次側のスイッチング素子でのゲート駆動損失が大きくなりやすい。
ここで、図8は、1次側のスイッチング素子2個分(SW1,SW2)と、2次側のスイッチング素子8個分(SW31~SW34,SW41~SW44)について、それぞれゲート駆動電圧Vgsとゲート駆動損失Pgt_lossとの関係を示すグラフである。1次側、2次側ともにスイッチング素子は、GaNを半導体材料として用いたトランジスタであるが、2次側のほうがゲート容量は大きい。また、図8は、スイッチング周波数を高周波数の一例とした場合の結果である。
2次側のほうがスイッチング素子の個数が多く、スイッチング素子のゲート容量が大きいために、図8に示すように、2次側のスイッチング素子のほうがゲート駆動電圧Vgsを調整したときのゲート駆動損失Pgt_lossの変化が大きく、効率への影響が大きいことが分かる。
また、図9は、スイッチング電源回路100Xにおける2次側のスイッチング素子についてのゲート駆動電圧Vgsとオン抵抗Rdsonとの関係を示すグラフである。ただし、図9は、所定のドレイン電流においての関係を示す。図9に示すように、ゲート駆動電圧Vgsを低くするほどオン抵抗は大きくなる。一方、図8で示したように、ゲート駆動電圧Vgsを低くするほどゲート駆動損失は小さくなる。従って、オン抵抗とゲート駆動損失は、トレードオフの関係となる。
図10は、スイッチング電源回路100Xにおいて、2次側のスイッチング素子のゲート駆動電圧Vgsを所定の電圧V1,V2,V3(V1<V2<V3)で変化させた場合の出力電力と効率との関係を示すグラフである。
図10に示すように、出力電力が小さい場合は、オン抵抗による導通損失よりもゲート駆動損失が支配的となるので、ゲート駆動電圧Vgsを小さくしたほうが効率は高くなり、出力電力が大きい場合は、ゲート駆動損失よりも導通損失のほうが支配的となるので、ゲート駆動電圧Vgsを大きくしてオン抵抗を小さくしたほうが効率が高くなる。すなわち、出力電力に応じて最適なゲート駆動電圧Vgsが存在することが確認された。
従って、スイッチング電源回路100Xにおいては、出力電力に応じて2次側のスイッチング素子を駆動するゲート駆動電圧Vgsを可変制御する方式が有効であることが見出された。より具体的には、出力電力が小さいほど、ゲート駆動電圧Vgsを小さくする制御を行えばよい。
図11は、スイッチング電源回路100Xにおいて、2次側のスイッチング素子のゲート駆動電圧Vgsを可変制御した場合と、上記電圧V3で固定とした場合とで、出力電力と効率との関係を示すグラフである。図11に示すように、所定の効率E(例えば90%)以上となる出力電力範囲は、Vgsが可変の場合はΔP2で、Vgsが固定の場合はΔP1であり、ΔP2>ΔP1となる。すなわち、ゲート駆動電圧Vgsを可変制御したほうが広い出力電力範囲で高効率を実現できることが分かる。また、ゲート駆動電圧Vgsを可変制御したほうが最大効率を高くすることができることも図11から分かる。
<6.第1実施形態>
上述した駆動方式の検討結果より、以下の各種実施形態に係るスイッチング電源回路を考案した。まず、第1実施形態に係るスイッチング電源回路について述べる。
上述した駆動方式の検討結果より、以下の各種実施形態に係るスイッチング電源回路を考案した。まず、第1実施形態に係るスイッチング電源回路について述べる。
図12は、第1実施形態に係るスイッチング電源回路100XAの構成を示す回路図である。図12に示すスイッチング電源回路100XAは、上述したスイッチング電源回路100X(図7)に対して電流検出部310を設けた構成としている。なお、図12において、出力電圧Voutはフィードバック制御のために不図示のエラーアンプに入力される。当該エラーアンプを含むフィードバック制御の構成については後述する。
電流検出部310は、例えばホール素子方式の電流センサであり、検出した電流を電圧信号である電流検出信号Idetとして出力する。電流検出部310は、出力コンデンサC3の後段に配置される。これにより、電流検出部310は、スイッチング電源回路100XAから負荷Zへ流れる出力電流Ioutを検出する。
図13は、図12に示したスイッチング電源回路100XAにおける2次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Voutのフィードバック制御に関する構成を示す回路図である。ただし、図13では、2次側回路220~240については便宜上、図示を省略している。
スイッチング電源回路100XAは、出力電圧Voutのフィードバック制御を行うフィードバック制御部41を有している。フィードバック制御部41は、エラーアンプER1と、絶縁部ISと、コンパレータCP1,CP2と、ドライバDr1~Dr4と、インバータIV1,IV2と、プッシュプル回路PP1,PP2と、を有する。
エラーアンプER1の一方の入力端に出力電圧Voutが入力され、他方の入力端に参照電圧Vrefが入力される。エラーアンプER1は、出力電圧Voutと参照電圧Vrefとの誤差を増幅して誤差信号Err2として出力する。誤差信号Err2は、フォトカプラ等を有する絶縁部ISを介して誤差信号Err1としてコンパレータCP1の一方の入力端およびコンパレータCP2の一方の入力端に入力される。
コンパレータCP1の他方の入力端には、三角波信号TS1が入力される。コンパレータCP1は、誤差信号Err1と三角波信号TS1とを比較し、比較結果としてのPWM信号pwm1を出力する。ドライバDr1は、PWM信号pwm1に基づいてスイッチング素子SW1のゲートを駆動するゲート駆動電圧G1を出力する。また、PWM信号pwm1は、インバータIV1によってレベル反転されてドライバDr3を介してプッシュプル回路PP1に入力される。なお、インバータIV1には、絶縁を行うためのフォトカプラ等が含まれる。
プッシュプル回路PP1は、NPNトランジスタBP11と、PNPトランジスタBP12と、を有する。NPNトランジスタBP11のコレクタには、電源電圧Vddが印加される。NPNトランジスタBP11のベースとPNPトランジスタBP12のベースとが接続される接続ノードP1には、ドライバDr3の出力端が接続される。PNPトランジスタBP12のコレクタには、グランド電位が印加される。NPNトランジスタBP11のエミッタとPNPトランジスタBP12のエミッタとが接続される接続ノードP2からスイッチング素子SW31のゲートを駆動するゲート駆動電圧G3が出力される。
ドライバDr3の出力がHighの場合、NPNトランジスタBP11がオン、PNPトランジスタBP12がオフとなり、ゲート駆動電圧G3はHighとしての電源電圧Vddとなる。一方、ドライバDr3の出力がLowの場合、NPNトランジスタBP11がオフ、PNPトランジスタBP12がオンとなり、ゲート駆動電圧G3はLowとしてのグランド電位となる。なお、電源電圧Vddは、後述する可変制御部42により可変である。
また、コンパレータCP2の他方の入力端には、三角波信号TS2が入力される。三角波信号TS2は、三角波信号TS1に対して位相が180度ずれている。コンパレータCP2は、誤差信号Err1と三角波信号TS2とを比較し、比較結果としてのPWM信号pwm2を出力する。ドライバDr2は、PWM信号pwm2に基づいてスイッチング素子SW2のゲートを駆動するゲート駆動電圧G2を出力する。また、PWM信号pwm2は、インバータIV2によってレベル反転されてドライバDr4を介してプッシュプル回路PP2に入力される。なお、インバータIV2には、絶縁を行うためのフォトカプラ等が含まれる。
プッシュプル回路PP2は、NPNトランジスタBP21と、PNPトランジスタBP22と、を有する。NPNトランジスタBP21のコレクタには、電源電圧Vddが印加される。NPNトランジスタBP21のベースとPNPトランジスタBP22のベースとが接続される接続ノードP3には、ドライバDr4の出力端が接続される。PNPトランジスタBP22のコレクタには、グランド電位が印加される。NPNトランジスタBP21のエミッタとPNPトランジスタBP22のエミッタとが接続される接続ノードP4からスイッチング素子SW41のゲートを駆動するゲート駆動電圧G4が出力される。
ドライバDr4の出力がHighの場合、NPNトランジスタBP21がオン、PNPトランジスタBP22がオフとなり、ゲート駆動電圧G4はHighとしての電源電圧Vddとなる。一方、ドライバDr4の出力がLowの場合、NPNトランジスタBP21がオフ、PNPトランジスタBP22がオンとなり、ゲート駆動電圧G4はLowとしてのグランド電位となる。
このようなフィードバック制御部41の構成により、出力電圧Voutに応じてPWM信号pwm1,pwm2のデューティが調整され、1次側のスイッチング素子SW1,SW2がゲート駆動電圧G1,G2によってスイッチング制御される。これにより、出力電圧Voutを簡易なデューティ制御によって安定化できる。なお、三角波信号TS1,TS2の周期がPWM信号pwm1,pwm2の周期、すなわちスイッチング周期となり、PWM信号pwm1とpwm2は位相が180度ずれる。
また、インバータIV1,IV2によりPWM信号pwm1,pwm2のレベル反転がされるので、ゲート駆動電圧G3,G4はゲート駆動電圧G1,G2に対してレベル反転される。
これにより、例えば上述した図6(ただし、SW3,SW4はSW31,SW41に相当)のタイミングチャートに示すようなスイッチング制御が実現される。
また、スイッチング電源回路100XAは、図13に示すように出力電流Ioutの検出結果に基づいて電源電圧Vddの可変制御を行う可変制御部42を有する。可変制御部42は、基準電圧生成部42Aと、レギュレータRGと、を有している。
基準電圧生成部42Aは、抵抗R1,R2と、コンデンサC4と、を有する。抵抗R1,R2は、電流検出部310の電流検出信号Idetを出力する出力端と、グランド電位の印加端との間に直列に接続される。抵抗R1とR2とが接続される接続ノードNR1と、グランド電位の印加端との間には、コンデンサC4が接続される。これにより、電圧信号である電流検出信号Idetは、抵抗R1,R2によって分圧され、コンデンサC4によって平滑化されて基準電圧REFとなる。すなわち、基準電圧生成部42Aは、電流検出信号に基づいて基準電圧REFを生成する。なお、コンデンサC4は、必須ではない。
レギュレータRGは、エラーアンプER2と、出力トランジスタM1と、抵抗R3,R4と、を有する。エラーアンプER2の一方の入力端には、基準電圧REFが印加される。エラーアンプER2の出力端は、pチャネルMOSFETにより構成される出力トランジスタM1のゲートに接続される。出力トランジスタM1のソースには、所定の入力電圧VIが印加される。出力トランジスタM1のドレインは、抵抗R3の第1端と接続ノードNR2にて接続される。抵抗R3の第2端は、抵抗R4の第1端と接続ノードNR3にて接続される。接続ノードNR3は、エラーアンプER2の他方の入力端に接続される。抵抗R4の第2端は、グランド電位の印加端に接続される。
このようなレギュレータRGの構成により、接続ノードNR3の電圧が基準電圧REFと一致するように制御され、接続ノードNR3の電圧に応じた出力電圧VOが接続ノードNR2に生成される。接続ノードNR2は、プッシュプル回路PP1のNPNトランジスタBP11のコレクタおよびプッシュプル回路PP2のNPNトランジスタBP21のコレクタに接続されるので、出力電圧VOが電源電圧VddとしてNPNトランジスタBP11,BP21のコレクタに印加されることとなる。
このような構成により、出力電力に関連する物理量である出力電流Ioutを電流検出部310により検出した結果である電流検出信号Idetに応じて基準電圧REFが生成され、レギュレータRGが基準電圧REFに応じた出力電圧VO、すなわち電源電圧Vddを生成してプッシュプル回路PP1,PP2に印加させる。電源電圧Vddは、NPNトランジスタBP11,BP21がオンのときにゲート駆動電圧G3,G4となってスイッチング素子SW31,SW41をオンとさせる。
具体的には、出力電流Ioutが大きくなるほど、基準電圧REFが高くなり、電源電圧Vddが高くなるので、スイッチング素子SW31,SW41をオンさせるゲート駆動電圧G3,G4が高くなる。すなわち、出力電力に応じて2次側のスイッチング素子のゲート駆動電圧を可変とする制御が可能となる。
特に、本実施形態では、電流検出部310の個数が少なくて済むという効果を有する。なお、スイッチング電源回路100XAにおける2次側回路210以外の2次側回路220~240におけるスイッチング素子の駆動については、例えば、ドライバDr3,Dr4の出力端および電源電圧Vddの印加端が接続されるプッシュプル回路PP1,PP2と同様の回路を2次側回路220~240の各々に対しても設ければよい。これにより、スイッチング素子SW31~SW34、スイッチング素子SW41~SW44それぞれを同期させてスイッチング制御できる。
なお、図13に示したフィードバック制御部41の構成では、デッドタイムが考慮されていないが、必要に応じてデッドタイムを考慮した構成としてもよい。
<7.第2実施形態>
次に、第2実施形態について述べる。ここでは、第1実施形態との相違点について主に述べる。図14は、第2実施形態に係るスイッチング電源回路100XBの構成を示す回路図である。
次に、第2実施形態について述べる。ここでは、第1実施形態との相違点について主に述べる。図14は、第2実施形態に係るスイッチング電源回路100XBの構成を示す回路図である。
図14に示すようにスイッチング電源回路100XBの第1実施形態(図12)との相違点は、電流検出部の配置位置である。具体的には、スイッチング電源回路100XBでは、2次側回路210においてスイッチング素子SW31,SW41それぞれに流れる電流を検出する電流検出部310A,310Bが設けられ、2次側回路220においてスイッチング素子SW32,SW42それぞれに流れる電流を検出する電流検出部320A,320Bが設けられ、2次側回路230においてスイッチング素子SW33,SW43それぞれに流れる電流を検出する電流検出部330A,330Bが設けられ、2次側回路240においてスイッチング素子SW34,SW44それぞれに流れる電流を検出する電流検出部340A,340Bが設けられる。
図15は、図14に示したスイッチング電源回路100XBにおける2次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Voutのフィードバック制御に関する構成を示す回路図である。ただし、図15では、2次側回路220~240については便宜上、図示を省略している。
図15に示すように、スイッチング電源回路100XBは、フィードバック制御部41を有している。フィードバック制御部41の構成は、第1実施形態(図13)と同様であるので、詳述を省く。
また、図15に示すように、スイッチング電源回路100XBは、可変制御部421,422を有している。可変制御部421は、基準電圧生成部421Aと、レギュレータRG1と、を有している。基準電圧生成部421Aは、抵抗R11,R21と、コンデンサC41と、を有する。
抵抗R11の第1端には、電流検出部310Aにより出力される電流検出信号Idet1が印加される。基準電圧生成部421Aの構成は、第1実施形態(図13)の基準電圧生成部42Aと同様である。また、レギュレータRG1の構成は、第1実施形態のレギュレータRGと同様である。従って、電流検出信号Idet1に応じて基準電圧生成部421Aにより基準電圧REF1が生成され、レギュレータRG1は基準電圧REF1に応じた出力電圧VO1を生成し、電源電圧Vdd1としてプッシュプル回路PP1におけるNPNトランジスタBP11のコレクタに印加させる。
また、可変制御部422は、基準電圧生成部422Aと、レギュレータRG2と、を有している。基準電圧生成部422Aは、抵抗R12,R22と、コンデンサC42と、を有する。
抵抗R12の第1端には、電流検出部310Bにより出力される電流検出信号Idet2が印加される。基準電圧生成部422Aの構成は、第1実施形態(図13)の基準電圧生成部42Aと同様である。また、レギュレータRG2の構成は、第1実施形態のレギュレータRGと同様である。従って、電流検出信号Idet2に応じて基準電圧生成部422Aにより基準電圧REF2が生成され、レギュレータRG2は基準電圧REF2に応じた出力電圧VO2を生成し、電源電圧Vdd2としてプッシュプル回路PP2におけるNPNトランジスタBP21のコレクタに印加させる。
このような構成により、出力電力に関連する物理量である2次側のスイッチング素子SW31,SW41それぞれを流れる電流I3,I4を電流検出部310A,310B各々により検出した結果である電流検出信号Idet1,Idet2に応じて電源電圧Vdd1,Vdd2を生成してプッシュプル回路PP1,PP2に印加させる。電源電圧Vdd1,Vdd2は、NPNトランジスタBP11,BP21がオンのときにゲート駆動電圧G3,G4となってスイッチング素子SW31,SW41をオンとさせる。
具体的には、電流I3,I4が大きくなるほど、基準電圧REF1,REF2が高くなり、電源電圧Vdd1,Vdd2が高くなるので、スイッチング素子SW31,SW41をオンさせるゲート駆動電圧G3,G4が高くなる。すなわち、出力電力に応じて2次側のスイッチング素子のゲート駆動電圧を可変とする制御が可能となる。
なお、2次側回路220~240におけるスイッチング素子の駆動については、2次側回路220~240の各々の電流検出部に対応して可変制御部421,422と同様の回路を設け、ドライバDr3,Dr4の出力端および電源電圧Vdd1,Vdd2の印加端が接続されるプッシュプル回路PP1,PP2と同様の回路を2次側回路220~240の各々に対しても設ければよい。
このような実施形態では、2次側回路210~240におけるインダクタ部品のバラツキや配線インピーダンスのバラツキがあった場合でも、2次側回路210~240におけるスイッチング素子それぞれに流れる電流を検出することで各スイッチング素子のゲート駆動電圧を可変制御するので、効率をより効果的に向上させることが可能となる。
<8.第3実施形態>
次に、第3実施形態について述べる。ここでは、第1実施形態との相違点について主に述べる。図16は、第3実施形態に係るスイッチング電源回路100XCの構成を示す回路図である。
次に、第3実施形態について述べる。ここでは、第1実施形態との相違点について主に述べる。図16は、第3実施形態に係るスイッチング電源回路100XCの構成を示す回路図である。
図16に示すようにスイッチング電源回路100XCの第1実施形態(図12)との相違点は、電流検出部の配置位置である。具体的には、スイッチング電源回路100XCでは、2次側回路210においてインダクタL11,L12それぞれに流れる電流を合成して生成されるインダクタ出力電流IL21を検出する電流検出部310Cが設けられ、2次側回路220においてインダクタL12,L22それぞれに流れる電流を合成して生成されるインダクタ出力電流IL22を検出する電流検出部320Cが設けられ、2次側回路230においてインダクタL13,L23それぞれに流れる電流を合成して生成されるインダクタ出力電流IL23を検出する電流検出部330Cが設けられ、2次側回路240においてインダクタL14,L24それぞれに流れる電流を合成して生成されるインダクタ出力電流IL24を検出する電流検出部340Cが設けられる。
図17は、図16に示したスイッチング電源回路100XCにおける2次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Voutのフィードバック制御に関する構成を示す回路図である。ただし、図17では、2次側回路220~240については便宜上、図示を省略している。
図17に示すように、スイッチング電源回路100XCは、フィードバック制御部41を有している。フィードバック制御部41の構成は、第1実施形態(図13)と同様であるので、詳述を省く。
また、図17に示すように、スイッチング電源回路100XCは、可変制御部42を有している。可変制御部42の構成は、第1実施形態(図13)と同様であるので、詳述を省く。電流検出部310Cによりインダクタ出力電流IL21を検出した結果である電流検出信号Idet11は、抵抗R1の第1端に印加される。これにより、電流検出信号Idet11に応じて基準電圧生成部42Aにより基準電圧REFが生成され、レギュレータRGは基準電圧REFに応じた出力電圧VOを生成し、電源電圧Vddとしてプッシュプル回路PP1,PP2におけるNPNトランジスタBP11,BP21のコレクタに印加させる。
このような構成により、出力電力に関連する物理量であるインダクタ出力電流IL21を電流検出部310Cにより検出した結果である電流検出信号Idet11に応じて電源電圧Vddを生成してプッシュプル回路PP1,PP2に印加させる。電源電圧Vddは、NPNトランジスタBP11,BP21がオンのときにゲート駆動電圧G3,G4となってスイッチング素子SW31,SW41をオンとさせる。
具体的には、インダクタ出力電流IL21が大きくなるほど、基準電圧REFが高くなり、電源電圧Vddが高くなるので、スイッチング素子SW31,SW41をオンさせるゲート駆動電圧G3,G4が高くなる。すなわち、出力電力に応じて2次側のスイッチング素子のゲート駆動電圧を可変とする制御が可能となる。
なお、2次側回路220~240におけるスイッチング素子の駆動については、2次側回路220~240の各々の電流検出部320C、330C、340Cに対応して可変制御部42と同様の回路を設け、ドライバDr3,Dr4の出力端および電源電圧Vddの印加端が接続されるプッシュプル回路PP1,PP2と同様の回路を2次側回路220~240の各々に対しても設ければよい。
このような実施形態によれば、2次側回路210~240のそれぞれに流れる電流にバラツキがあるが、同じ2次側回路におけるスイッチング素子の各々にはほぼ同じ電流が流れる場合、2次側回路ごとにスイッチング素子のゲート駆動電圧を調整することで、効率をより効果的に向上させることが可能となる。また、本実施形態であれば、第2実施形態よりも電流検出部の個数を削減することができる。
また、図18は、第3実施形態の一変形例としてのスイッチング電源回路100XC’の構成を示す回路図である。スイッチング電源回路100XC’は、上述したスイッチング電源回路100XCと電流検出部の配置位置が異なる。より具体的には、2次側回路210において2次巻線N21の第1端と、スイッチング素子SW41のドレインとインダクタL11の第1端とが接続される接続ノードND31との間に電流検出部310Dを配置し、2次側回路220において2次巻線N22の第1端と、スイッチング素子SW42のドレインとインダクタL12の第1端とが接続される接続ノードND32との間に電流検出部320Dを配置し、2次側回路230において2次巻線N23の第1端と、スイッチング素子SW43のドレインとインダクタL13の第1端とが接続される接続ノードND33との間に電流検出部330Dを配置し、2次側回路240において2次巻線N24の第1端と、スイッチング素子SW44のドレインとインダクタL14の第1端とが接続される接続ノードND34との間に電流検出部340Dを配置している。
このような構成であっても、第3実施形態と同様に、2次側回路ごとにスイッチング素子のゲート駆動電圧を調整することが可能となる。ただし、上述したモードA~モードDの動作から分かるように、電流検出部310D~340Dに電流が流れない期間が生じるので、可変制御部42における平滑化のためのコンデンサC4の容量を大きくする必要がある。その点では、電流検出部に電流が常時流れる第3実施形態のほうがコンデンサC4の容量が小さくなり、好ましい。
<9.第4実施形態>
次に、第4実施形態について述べる。図19は、第4実施形態に係るスイッチング電源回路100XDの構成を示す回路図である。
次に、第4実施形態について述べる。図19は、第4実施形態に係るスイッチング電源回路100XDの構成を示す回路図である。
図19に示すようにスイッチング電源回路100XDは、スイッチング素子SW31~SW34の各々の温度を検出する温度検出部T31~T34と、スイッチング素子SW41~SW44の各々の温度を検出する温度検出部T41~T44と、を有する。
図20は、図19に示したスイッチング電源回路100XDにおける2次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Voutのフィードバック制御に関する構成を示す回路図である。ただし、図20では、2次側回路220~240については便宜上、図示を省略している。
図20に示すように、スイッチング電源回路100XDは、フィードバック制御部41を有している。フィードバック制御部41の構成は、第1実施形態(図13)と同様であるので、詳述を省く。
また、図20に示すように、スイッチング電源回路100XDは、可変制御部43を有している。可変制御部43は、演算部43Aと、レギュレータRG1,RG2と、を有する。レギュレータRG1,RG2は、第2実施形態(図15)と同様の構成である。
演算部43Aは、温度検出部T31によりスイッチング素子SW31の温度を検出した結果である温度検出信号Tdet1と、温度検出部T41によりスイッチング素子SW41の温度を検出した結果である温度検出信号Tdet2と、を取得する。また、演算部43Aは、スイッチング素子SW31を駆動するゲート駆動電圧G3と、スイッチング素子SW41を駆動するゲート駆動電圧G4も取得する。
ここで、スイッチング素子の温度Tと、スイッチング素子における損失Plossとの関係は、
T=Rth×Ploss (1)
となる。ただし、Rth:熱抵抗である。従って、スイッチング素子の温度Tを検出できれば、Rthは既知であるので、損失Plossを算出できる。
T=Rth×Ploss (1)
となる。ただし、Rth:熱抵抗である。従って、スイッチング素子の温度Tを検出できれば、Rthは既知であるので、損失Plossを算出できる。
そして、損失Plossは、2次側のスイッチング損失はほぼ0であるので、次の式で表される。
Ploss=Pgate+Pcond (2)
ただし、Pgate:ゲート駆動損失、Pcond:導通損失である。
Ploss=Pgate+Pcond (2)
ただし、Pgate:ゲート駆動損失、Pcond:導通損失である。
ここで、ゲート駆動損失Pgateは、次の式で表される。
Pgate=C×Vgs2×f2 (3)
ただし、C:スイッチング素子のゲート容量、Vgs:ゲート駆動電圧、f:スイッチング周波数である。
Pgate=C×Vgs2×f2 (3)
ただし、C:スイッチング素子のゲート容量、Vgs:ゲート駆動電圧、f:スイッチング周波数である。
ゲート容量Cとスイッチング周波数fは既知であるので、ゲート駆動電圧Vgsを取得できれば、(3)式によりゲート駆動損失Pgateは算出可能である。
そして、PlossとPgateが算出されれば、(2)式により導通損失Pcondが算出される。
演算部43Aは、このような算出方法により、温度検出信号Tdet1とゲート駆動電圧G3によりスイッチング素子SW31の導通損失Pcondを、温度検出信号Tdet2とゲート駆動電圧G4によりスイッチング素子SW41の導通損失Pcondを算出する。
そして、演算部43Aは、スイッチング素子SW31の導通損失Pcondの損失Plossにおける割合に応じて基準電圧REF1をレギュレータRG1に出力し、スイッチング素子SW41の導通損失Pcondの損失Plossにおける割合に応じて基準電圧REF2をレギュレータRG2に出力する。より具体的には、上記割合が大きいほど、基準電圧を高くする。
レギュレータRG1により基準電圧REF1に応じた出力電圧VO1が電源電圧Vdd1としてプッシュプル回路PP1に印加され、レギュレータRG2により基準電圧REF2に応じた出力電圧VO2が電源電圧Vdd2としてプッシュプル回路PP2に印加される。従って、スイッチング素子SW31の導通損失Pcondの損失Plossにおける割合が大きいほど、電源電圧Vdd1が高くされ、スイッチング素子SW31をオンとさせるゲート駆動電圧G3は高くなる。同様に、スイッチング素子SW41の導通損失Pcondの損失Plossにおける割合が大きいほど、電源電圧Vdd2が高くされ、スイッチング素子SW41をオンとさせるゲート駆動電圧G4は高くなる。
すなわち、出力電力に関連する物理量であるスイッチング素子の温度を検出することで、ゲート駆動電圧を可変制御することができる。これにより、特に2次側に大電流が流れる場合に電流検出部を用いた構成では損失が問題となるところ、本実施形態では、電流検出部を用いる必要がなくなる。
なお、演算部43Aは、算出された導通損失Pcondと、既知のオン抵抗により、スイッチング素子に流れる電流を算出し、算出された電流に応じて基準電圧を生成してもよい。
また、2次側回路220~240のスイッチング素子の駆動については、上述の可変制御部43およびプッシュプル回路PP1,PP2と同様の構成を2次側回路220~240のそれぞれについて設ければよい。
<10.回路レイアウト>
ここでは、以上説明した各種実施形態に係るスイッチング電源回路のレイアウトについて述べる。図21Aは、プリント基板PCBにおけるスイッチング電源回路のレイアウトの一例を表側から視た概略平面図である。図21Bは、プリント基板PCBにおけるスイッチング電源回路のレイアウトの一例を裏側から視た概略平面図である。
ここでは、以上説明した各種実施形態に係るスイッチング電源回路のレイアウトについて述べる。図21Aは、プリント基板PCBにおけるスイッチング電源回路のレイアウトの一例を表側から視た概略平面図である。図21Bは、プリント基板PCBにおけるスイッチング電源回路のレイアウトの一例を裏側から視た概略平面図である。
なお、図21Aおよび図21Bにおいて、矩形状であるプリント基板PCBの縦方向の辺に沿う方向をX方向とし、X方向一方側をX1、X方向他方側をX2として示し、プリント基板PCBの横方向の辺に沿う方向をY方向とし、Y方向一方側をY1、Y方向他方側をY2として示す。プリント基板PCBの縦方向の辺は例えば30mm、横方向の辺は例えば40mmである。
図21Aに示すように、プリント基板PCBの表側から視ると、プリント基板PCBのY方向一方側の端部には、順にX方向他方側に向かってコンデンサC1A、C1B、C2A、およびC2Bが配置される。コンデンサC1AとコンデンサC1Bとの並列接続により入力コンデンサC1が形成され、コンデンサC2AとコンデンサC2Bとの並列接続により入力コンデンサC2が形成される。
スイッチング素子SW1は、コンデンサC1BのY方向他方側に隣接して配置される。スイッチング素子SW2は、コンデンサC2AのY方向他方側に隣接して配置される。
プリント基板PCBのY方向他方側の端部には、順にX方向他方側に向かってコンデンサC3A、C3B、C3C、およびC3Dが配置される。スイッチング素子SW31は、コンデンサC3AよりY方向一方側にコンデンサC3AとY方向に対向して配置される。スイッチング素子SW41は、コンデンサC3BよりY方向一方側にコンデンサC3BとY方向に対向して配置される。スイッチング素子SW32は、コンデンサC3CよりY方向一方側にコンデンサC3CとY方向に対向して配置される。スイッチング素子SW42は、コンデンサC3DよりY方向一方側にコンデンサC3DとY方向に対向して配置される。
スイッチング素子SW1,SW2と、スイッチング素子SW31,SW41,SW32,SW42とによりY方向に挟まれて、トランスTrの配置領域TrAが形成される。トランスTrは、後述するように、配線によって形成される。
プリント基板PCBの表の面よりも厚み方向奥側(図21Aの紙面奥側)に、スイッチング素子SW31からコンデンサC3Aにかけて配線により形成されるインダクタL21が配置される。プリント基板PCBの表の面よりも厚み方向奥側に、スイッチング素子SW41からコンデンサC3Bにかけて配線により形成されるインダクタL11が配置される。プリント基板PCBの表の面よりも厚み方向奥側に、スイッチング素子SW32からコンデンサC3Cにかけて配線により形成されるインダクタL22が配置される。プリント基板PCBの表の面よりも厚み方向奥側に、スイッチング素子SW42からコンデンサC3Dにかけて配線により形成されるインダクタL12が配置される。
スイッチング素子SW42およびコンデンサC3DのX軸方向他方側にスイッチング素子SW42およびコンデンサC3DとX方向に対向して2次側ドライバ部DRV2Aが形成される。2次側ドライバ部DRV2Aは、スイッチング素子SW31,SW41,SW32,SW42を駆動する。
また、図21Bに示すように、プリント基板PCBの裏側から視ると、プリント基板PCBのY方向一方側にX方向に延びる1次側ドライバ部DRV1が配置される。1次側ドライバ部DRV1は、スイッチング素子SW1,SW2を駆動する。
プリント基板PCBのY方向他方側の端部には、順にX方向一方側に向かってコンデンサC3E、C3F、C3G、およびC3Hが配置される。コンデンサC3A~C3Hが並列接続されることで、出力コンデンサC3が形成される。スイッチング素子SW33は、コンデンサC3EよりY方向一方側にコンデンサC3EとY方向に対向して配置される。スイッチング素子SW43は、コンデンサC3FよりY方向一方側にコンデンサC3FとY方向に対向して配置される。スイッチング素子SW34は、コンデンサC3GよりY方向一方側にコンデンサC3GとY方向に対向して配置される。スイッチング素子SW44は、コンデンサC3HよりY方向一方側にコンデンサC3HとY方向に対向して配置される。
1次側ドライバ部DRV1と、スイッチング素子SW33,SW43,SW34,SW44とによりY方向に挟まれて、トランスTrの配置領域TrAが形成される。
プリント基板PCBの裏の面よりも厚み方向奥側(図21Bの紙面奥側)に、スイッチング素子SW33からコンデンサC3Eにかけて配線により形成されるインダクタL23が配置される。プリント基板PCBの裏の面よりも厚み方向奥側に、スイッチング素子SW43からコンデンサC3Fにかけて配線により形成されるインダクタL13が配置される。プリント基板PCBの裏の面よりも厚み方向奥側に、スイッチング素子SW34からコンデンサC3Gにかけて配線により形成されるインダクタL24が配置される。プリント基板PCBの裏の面よりも厚み方向奥側に、スイッチング素子SW44からコンデンサC3Hにかけて配線により形成されるインダクタL14が配置される。
スイッチング素子SW44およびコンデンサC3HのX軸方向一方側にスイッチング素子SW44およびコンデンサC3HとX方向に対向して2次側ドライバ部DRV2Bが形成される。2次側ドライバ部DRV2Bは、スイッチング素子SW33,SW43,SW34,SW44を駆動する。
ここで、図22は、トランスTrを配線によって形成する場合の一例を示す概略図である。図22の紙面上下方向がプリント基板PCBの厚み方向である。図22の例では、プリント基板PCBは、厚み方向に8つの配線層を有する。各配線層に厚み方向一方側から順に、それぞれ巻き数1回分の巻配線N1A、N21、N1B、N22、N1C、N23、N1D、N24が形成される。厚み方向に隣り合う配線層の間には絶縁層が配置される。巻配線N1A、N1B、N1C、N1Dの隣り合うもの同士の間は、厚み方向に延びるスルーホールTHによって導通される。巻配線N1A、N1B、N1C、N1DおよびスルーホールTHから1次巻線N1が形成される。すなわち、図22では、1次巻線N1の巻き数は4回となる。また、巻配線N21~N24は、それぞれ2次巻線N21~N24に相当する。
このようなトランスTrの構成によれば、1次側と2次側との磁気結合を強固とすることができる。
<11.半導体デバイス>
本実施形態のスイッチング電源回路における各種スイッチング素子には、例えば以下に説明するような半導体デバイスを用いてもよい。
本実施形態のスイッチング電源回路における各種スイッチング素子には、例えば以下に説明するような半導体デバイスを用いてもよい。
図23は、半導体デバイスの斜視図である。図24は、図23に示す半導体デバイスにおけるトランジスタの平面図である。
図23に示すように、半導体デバイス1は、回路基板(図23では不図示)に電気的に接続するためのリードフレーム10と、リードフレーム10に載せられるトランジスタ20と、トランジスタ20を封止する封止樹脂30とを備える。トランジスタ20は、窒化物半導体を用いたHEMT(High Electron Mobility Transistor)である。半導体デバイス1は、半導体デバイス1の横方向となる第1の方向Xの寸法が略5mm、半導体デバイス1の縦方向となる第2の方向Yの寸法が略6mm、半導体デバイス1の高さ方向Zが略0.6mmのパッケージ(封止樹脂30)からなる。半導体デバイス1は、表面実装形であり、リードフレームが封止樹脂30の2方向から取り出される、所謂SOP(Small Outline Package)である。
半導体デバイス1の使用周波数範囲は、1MHz以上かつ100MHz以下であり、好ましくは1MHz以上かつ30MHz以下である。本実施形態の半導体デバイス1は、30MHzで用いられる。また半導体デバイス1は、ドレイン電流の範囲が1A以上かつ200A以下の範囲の回路に適用可能であり、ドレイン電流の範囲が10A以上かつ100A以下の範囲の回路に適用することが好ましい。
封止樹脂30は、例えばエポキシ樹脂により矩形板状に形成されている。封止樹脂30は、上面となる表面31と、高さ方向Zにおいて表面31と対向する底面となる裏面32を有する。裏面32は、回路基板に実装される面となる。また封止樹脂30は、第1の方向Xにおいて一方側の側面となる第1の横側面33と、第1の方向Xにおいて他方側の側面となる第2の横側面34と、第2の方向Yにおいて一方側の側面となる第1の縦側面35と、第2の方向Yにおいて他方側の側面となる第2の縦側面36とを有する。
トランジスタ20は、矩形板状に形成されている。平面視におけるトランジスタ20の形状は、長方形である。トランジスタ20は、第1の方向Xが長手方向となるようにリードフレーム10に載せられている。図24に示すように、トランジスタ20の外形サイズの一例は、平面視において長手方向の一辺の長さL1が略4200μmであり、他の一辺の長さL2が略2100μmであるような縦横比が2:1の長方形である。なお、以降のトランジスタ20の説明において、方向を示す場合は、トランジスタ20がリードフレーム10に載せられた状態におけるトランジスタ20の方向のことをいう。
トランジスタ20は、リードフレーム10(図23参照)側となる一方の面である表面20a及び表面20aと対向する他方の面である裏面20b(図23参照)を有する。表面20aには、リードフレーム10と電気的に接続するための5個のドレイン電極パッド21、4個のソース電極パッド22、及び1個のゲート電極パッド23が設けられている。ドレイン電極パッド21は、長手方向の長さLDが長い4個のドレイン電極パッド21Pと、長手方向の長さLDEが短い1個のドレイン電極パッド21Qとからなる。なお、ドレイン電極パッド21、ソース電極パッド22、及びゲート電極パッド23の個数は任意の設定事項である。このため、例えばドレイン電極パッド21の個数とソース電極パッド22の個数とが異なってもよい。またトランジスタ20は、複数のゲート電極パッド23を有してもよい。また以降の説明において、5個のドレイン電極パッド全体を示すときはドレイン電極パッド21と称する。
図24に示すように、ドレイン電極パッド21及びソース電極パッド22は、平面視においてトランジスタ20の長手方向(第1の方向X)において交互に配置されている。ドレイン電極パッド21及びソース電極パッド22のそれぞれは、トランジスタ20の長手方向と直交する方向(第2の方向Y)が長手方向となる略矩形状に形成されている。ドレイン電極パッド21及びソース電極パッド22は、互いに平行している。第1の方向Xにおいてトランジスタ20の両端には、それぞれドレイン電極パッド21が配置されている。
ゲート電極パッド23は、第1の方向Xにおいてトランジスタ20の一端に配置されている。ゲート電極パッド23は、第1の方向Xにおいてトランジスタ20の一端に配置されたドレイン電極パッド21Qと第2の方向Yにおいて隙間を空けて対向している。ゲート電極パッド23はトランジスタ20の第2の方向Yの一端寄りに配置され、ドレイン電極パッド21Qはトランジスタ20の第2の方向Yの他端寄りに配置されている。
4個のドレイン電極パッド21Pの長さLDと、4個のソース電極パッド22の長さLSとは互いに等しい。ドレイン電極パッド21Qの長さLDEは、長さLDの半分以下である。ゲート電極パッド23の長さLGは、長さLDEと等しい。ドレイン電極パッド21の幅WD、ソース電極パッド22の幅WS、及びゲート電極パッド23の幅WGは、それぞれ等しい。第2の方向Yにおいてドレイン電極パッド21、ソース電極パッド22、及びゲート電極パッド23の両端部は、第2の方向Yに向けて凸となる円弧状に形成されている。
ドレイン電極パッド21は第1の方向Xにおいて等間隔に配置され、ソース電極パッド22は第1の方向Xにおいて等間隔に配置されている。4個のドレイン電極パッド21P及び4個のソース電極パッド22は、第2の方向Yにおいて同じ位置に配置されている。ドレイン電極パッド21とこのドレイン電極パッド21と第1の方向Xにおいて隣り合うソース電極パッド22との間の距離Ddsは、それぞれ等しい。ゲート電極パッド23と、第1の方向Xにおいてゲート電極パッド23と隣り合うソース電極パッド22との間の距離Dsgは、距離Ddsと等しい。
図24のトランジスタ20の寸法関係は以下のとおりである。4個のドレイン電極パッド21Pの長さLD及び4個のソース電極パッド22の長さLSは、略1760μmであり、ドレイン電極パッド21Qの長さLDEは、略755μmである。ゲート電極パッド23の長さLGは、略755μmである。ドレイン電極パッド21の幅WD、ソース電極パッド22の幅WS、及びゲート電極パッド23の幅WGのそれぞれは、略240μmである。
第2の方向Yにおけるゲート電極パッド23とドレイン電極パッド21Qとの間の距離Ddgは、略250μmである。ドレイン電極パッド21と、このドレイン電極パッド21と第1の方向Xにおいて隣り合うソース電極パッド22との間の距離Ddsのそれぞれは略200μmである。第1の方向Xにおいてゲート電極パッド23と隣り合うソース電極パッド22との間の距離Dsgは略200μmである。
リードフレーム10は、ドレイン電極パッド21(図24参照)と電気的に接続されるドレインフレーム11、ソース電極パッド22(図24参照)と電気的に接続されるソースフレーム12、及びゲート電極パッド23(図24参照)と電気的に接続されるゲートフレーム13を備える。ドレインフレーム11、ソースフレーム12、及びゲートフレーム13のそれぞれは、例えば銅板をエッチング加工することにより形成されている。ドレインフレーム11、ソースフレーム12、及びゲートフレーム13は、互いに隙間を空けて配置されることにより、互いに電気的に絶縁している。
ドレインフレーム11は、平面視において封止樹脂30の第1の縦側面35寄りに配置されている。ドレインフレーム11は、4個のドレイン端子11aと、これらドレイン端子11aを連結するドレイン連結部11bと、ドレイン連結部11bから第2の方向Yにおける第2の縦側面36側に向けて延びる5本のドレインフレームフィンガー11cとを備える。ドレインフレームフィンガー11cは、第2の方向Yに沿って延びている。このように、ドレインフレーム11は、櫛歯状に形成されている。4個のドレイン端子11a、ドレイン連結部11b、及び5本のドレインフレームフィンガー11cは、例えば単一部材により形成されている。なお、ドレイン端子11aの個数及びドレインフレームフィンガー11cの本数は任意の設定事項である。例えばドレイン端子11aの個数とドレインフレームフィンガー11cの本数とが同じであっても異なってもよい。またドレインフレームフィンガー11cの本数は、図24のトランジスタ20のドレイン電極パッド21の個数に応じて設定することが好ましい。
ドレイン端子11aは、平面視において第2の方向Yが長手方向となる長方形に形成されている。ドレイン端子11aは、第1の方向Xにおいて等間隔に配置されている。ドレイン端子11aは、封止樹脂30の第1の縦側面35と隣り合う位置に配置されている。第2の方向Yにおいてドレイン端子11aの一方の端部は、第1の縦側面35から封止樹脂30の外部に向けて突出している。第2の方向Yにおいてドレイン端子11aの他方の端部は、ドレイン連結部11bに連結されている。
第1の方向Xにおけるドレイン連結部11bの両端部には、母材となる鋼板(図示略)からドレインフレーム11を形成するときに鋼板とドレインフレーム11とを連結する第1タイバー部11dがドレイン連結部11bと一体に設けられている。第1タイバー部11dは、ドレイン連結部11bの両端部から第1の方向Xに沿って延びている。一方の第1タイバー部11dは、ドレイン連結部11bから第1の横側面33までに亘って形成されている。他方の第1タイバー部11dは、ドレイン連結部11bから第2の横側面34までに亘って形成されている。
ドレインフレームフィンガー11cは、第2の方向Yの長さが長い4本のドレインフレームフィンガー11Pと、第2の方向Yの長さが短い1本のドレインフレームフィンガー11Qとからなる。
ドレインフレームフィンガー11Pのうちの第1の横側面33側の端部のドレインフレームフィンガー11Pと、ドレインフレームフィンガー11Qとには、第2タイバー部11i,11jが設けられている。ドレインフレームフィンガー11Pに設けられた第2タイバー部11iは、封止樹脂30の第2の方向Yの中央位置から第1の横側面33に向けて第2の方向Yに沿って延びている。第2タイバー部11iは、第1の横側面33から露出する。ドレインフレームフィンガー11Qに設けられた第2タイバー部11jは、封止樹脂30の第2の方向Yの中央位置から第2の横側面34に向けて第2の方向Yに沿って延びている。第2タイバー部11jは、第2の横側面34から露出する。
ソースフレーム12は、平面視において封止樹脂30の第2の縦側面36寄りに配置されている。またソースフレーム12は、平面視において封止樹脂30の第1の横側面33寄りに配置されている。ソースフレーム12は、3個のソース端子12aと、これらソース端子12aを連結するソース連結部12bと、ソース連結部12bから第2の方向Yにおける第1の縦側面35側に向けて延びる4本のソースフレームフィンガー12cとを備える。ソースフレームフィンガー12cは、第2の方向Yに沿って延びている。このように、ソースフレーム12は、櫛歯状に形成されている。複数のソース端子12a、ソース連結部12b、及び複数のソースフレームフィンガー12cは、例えば単一部材により形成されている。なお、ソース端子12aの個数及びソースフレームフィンガー12cの本数は任意の設定事項である。例えばソース端子12aの個数とソースフレームフィンガー12cの本数とが同じであっても異なってもよい。またソースフレームフィンガー12cの本数は、図24のトランジスタ20のソース電極パッド22の個数に応じて設定することが好ましい。
ソース端子12aは、平面視において第2の方向Yが長手方向となる長方形に形成されている。ソース端子12aは、第1の方向Xにおいて等間隔に配置されている。ソース端子12aは、封止樹脂30の第2の縦側面36と隣り合う位置に配置されている。第2の方向Yにおいてソース端子12aの一方の端部は、第2の縦側面36から封止樹脂30の外部に向けて突出している。第2の方向Yにおいてソース端子12aの他方の端部は、ソース連結部12bに連結されている。ソース端子12aの第1の方向Xの位置は、ドレイン端子11aの第1の方向Xの位置と等しい。ソース端子12aの幅(ソース端子12aの第1の方向Xの寸法)は、ドレイン端子11aの幅と等しい。
ソース連結部12bにおける第1の横側面33側の端部には、母材となる鋼板(図示略)からソースフレーム12を形成するときに鋼板とソースフレーム12とを連結するタイバー部12dが設けられている。タイバー部12dは、ソース連結部12bの端部から第1の横側面33までに亘って第1の方向Xに沿って延びている。
ゲートフレーム13は、平面視において封止樹脂30の第2の縦側面36寄りに配置されている。またゲートフレーム13は、平面視において封止樹脂30の第2の横側面34寄りに配置されている。ゲートフレーム13は、ゲート端子13a、ゲート連結部13b、及びゲートフレームフィンガー13cを備える。ゲートフレーム13は、第1の方向Xにおいてソースフレーム12と隣り合うように配置されている。
ゲート端子13aは、平面視において第2の方向Yが長手方向となる長方形に形成されている。ゲート端子13aは、封止樹脂30の第2の縦側面36と隣り合う位置に配置されている。第2の方向Yにおいてゲート端子13aの一方の端部は、第2の縦側面36から封止樹脂30の外部に向けて突出している。第2の方向Yにおいてゲート端子13aの他方の端部は、ゲート連結部13bに連結されている。ゲート端子13aの第1の方向Xの位置は、ドレイン端子11aのうちの第2の横側面34側の端部に配置されたドレイン端子11aの第1の方向Xの位置と等しい。ゲート端子13aの幅(ゲート端子13aの第1の方向Xの寸法)は、ドレイン端子11aの幅と等しい。
ゲート連結部13bは、ゲート端子13aとゲートフレームフィンガー13cとを連結している。ゲート連結部13bの第2の方向Yの位置は、ソース連結部12bの第2の方向Yの位置と等しい。ゲート連結部13bにおける第2の横側面34側の端部には、母材となる鋼板(図示略)からゲートフレーム13を形成するときに鋼板とゲートフレーム13とを連結するタイバー部13dが設けられている。タイバー部13dは、ゲート連結部13bの端部から第2の横側面34までに亘って第1の方向Xに沿って延びている。
ゲートフレームフィンガー13cは、ゲート連結部13bに対してゲート端子13aとは反対側に配置されている。ゲートフレームフィンガー13cは、ゲート連結部13bの第1の横側面33側の端部から第2の方向Yに沿って延びている。ゲートフレームフィンガー13cの長さは、ソースフレームフィンガー12cの長さよりも短い。
ゲートフレームフィンガー13cの第1の方向Xの位置は、ドレインフレームフィンガー11Qの第1の方向Xの位置と等しい。ゲートフレームフィンガー13cは、ソースフレームフィンガー12cと平行している。ゲートフレームフィンガー13cは、ドレインフレームフィンガー11Qよりも第2の縦側面36側に配置されている。すなわち、第2の方向Yにおいて、ゲートフレームフィンガー13cの先端部は、ドレインフレームフィンガー11Qの先端部と対向している。
<12.その他>
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
例えば、上述した各種実施形態に係るスイッチング電源回路において2次側のみに限らず1次側のスイッチング素子のゲート駆動電圧を可変制御してもよい。
また、絶縁型のスイッチング電源回路に限らず、非絶縁型のスイッチング電源回路におけるスイッチング素子にゲート駆動電圧の可変制御を適用してもよい。例えば、非絶縁型の降圧DC/DCコンバータにおけるハイサイドおよび/またはローサイドのスイッチング素子に適用してもよい。
本発明は、各種のスイッチング電源回路に利用することができる。
100、100X、100XA~100XD スイッチング電源回路
210~240 2次側回路
310、310A~340A、310B~340B、310C~340C、310D~340D 電流検出部
41 フィードバック制御部
42、421、422 可変制御部
42A、421A、422A 基準電圧生成部
43 可変制御部
43A 演算部
RG、RG1、RG2 レギュレータ
PP1、PP2 プッシュプル回路
C1、C2 入力コンデンサ
SW1~SW4、SW31~SW34、SW41~SW44 スイッチング素子
Tr トランス
N1 1次巻線
N2、N21~N24 2次巻線
L1、L2、L11~L14、L21~L24 インダクタ
C3 出力コンデンサ
R1~R4、R11、R12、R21、R22、R31、R32、R41、R42 抵抗
C4、C41、C42 コンデンサ
ER1、ER2、ER21、ER22 エラーアンプ
IS 絶縁部
CP1、CP2 コンパレータ
Dr1~Dr4 ドライバ
IV1、IV2 インバータ
M1、M11、M12 出力トランジスタ
BP11、BP21 NPNトランジスタ
BP12、BP22 PNPトランジスタ
T31~T34、T41~T44 温度検出部
Z 負荷
210~240 2次側回路
310、310A~340A、310B~340B、310C~340C、310D~340D 電流検出部
41 フィードバック制御部
42、421、422 可変制御部
42A、421A、422A 基準電圧生成部
43 可変制御部
43A 演算部
RG、RG1、RG2 レギュレータ
PP1、PP2 プッシュプル回路
C1、C2 入力コンデンサ
SW1~SW4、SW31~SW34、SW41~SW44 スイッチング素子
Tr トランス
N1 1次巻線
N2、N21~N24 2次巻線
L1、L2、L11~L14、L21~L24 インダクタ
C3 出力コンデンサ
R1~R4、R11、R12、R21、R22、R31、R32、R41、R42 抵抗
C4、C41、C42 コンデンサ
ER1、ER2、ER21、ER22 エラーアンプ
IS 絶縁部
CP1、CP2 コンパレータ
Dr1~Dr4 ドライバ
IV1、IV2 インバータ
M1、M11、M12 出力トランジスタ
BP11、BP21 NPNトランジスタ
BP12、BP22 PNPトランジスタ
T31~T34、T41~T44 温度検出部
Z 負荷
Claims (19)
- スイッチング素子と、
当該スイッチング電源回路の出力電力に関連する物理量を検出する検出部と、
前記検出部による検出結果に基づいて前記スイッチング素子のゲート駆動電圧を可変制御する可変制御部と、
を有するスイッチング電源回路。 - 前記検出部は、前記物理量として当該スイッチング電源回路から負荷へ流れる出力電流を検出する電流検出部である請求項1に記載のスイッチング電源回路。
- 前記検出部は、前記物理量として前記スイッチング素子に流れる電流を検出する電流検出部である請求項1に記載のスイッチング電源回路。
- 前記可変制御部は、
前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
を、有する請求項2または請求項3に記載のスイッチング電源回路。 - 前記基準電圧生成部は、前記電流検出信号を分圧する分圧抵抗を有する請求項4に記載のスイッチング電源回路。
- 前記基準電圧生成部は、
前記電流検出信号が印加される第1端を有する第1抵抗と、
前記第1抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第1コンデンサと、
を有する、請求項4または請求項5に記載のスイッチング電源回路。 - 前記レギュレータは、
入力電圧が印加される第1端と前記出力電圧が生成される第2端とを有する出力トランジスタと、
前記出力トランジスタの第2端と接続される第1端を有する第2抵抗と、
前記第2抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第3抵抗と、
前記第2抵抗と前記第3抵抗とが接続される接続ノードが接続される第1入力端と、前記基準電圧が印加される第2入力端と、前記出力トランジスタの制御端と接続される出力端とを有する第1エラーアンプと、
を有する、請求項4から請求項6のいずれか1項に記載のスイッチング電源回路。 - 前記出力電圧が電源電圧として印加され、ドライバの出力が入力され、前記ドライバの出力に応じて前記ゲート駆動電圧をレベルを切り替えて出力するプッシュプル回路をさらに有する、請求項4から請求項7のいずれか1項に記載のスイッチング電源回路。
- 前記検出部は、前記物理量として前記スイッチング素子の温度を検出する温度検出部である、請求項1に記載のスイッチング電源回路。
- 前記可変制御部は、前記温度検出部から出力される温度検出信号と前記ゲート駆動電圧に基づいて前記スイッチング素子の導通損失を算出する演算部を有する、請求項9に記載のスイッチング電源回路。
- 当該スイッチング電源回路は絶縁型であり、
前記スイッチング素子は、2次側に配置される、請求項1から請求項10のいずれか1項に記載のスイッチング電源回路。 - 第1入力電圧の印加端とグランド電位の印加端との間に直列接続される第1入力コンデンサおよび第2入力コンデンサと、
第1入力電圧の印加端とグランド電位の印加端との間に直列接続される第1スイッチング素子および第2スイッチング素子と、
前記第1入力コンデンサと前記第2入力コンデンサとが接続される第1接続ノードと、前記第1スイッチング素子と前記第2スイッチング素子とが接続される第2接続ノードとの間に接続される1次巻線と、2次巻線とを有するトランスと、
前記2次巻線の第1端と接続される第1端を有する第1インダクタと、
前記2次巻線の第2端と接続される第1端を有する第2インダクタと、
前記第2インダクタの第1端と接続される第1端を有する第3スイッチング素子と、
前記第1インダクタの第1端と接続される第1端を有する第4スイッチング素子と、
前記第1インダクタの第2端と前記第2インダクタの第2端とが接続される第3接続ノードに接続される第1端と、前記第3スイッチング素子の第2端および前記第4スイッチング素子の第2端に接続される第2端と、を有する出力コンデンサと、
を有する請求項11に記載のスイッチング電源回路。 - 前記2次巻線、前記第1インダクタ、前記第2インダクタ、前記第3スイッチング素子、および前記第4スイッチング素子から構成される2次側回路を複数有し、
複数の前記2次側回路は並列に接続される、請求項12に記載のスイッチング電源回路。 - 前記検出部は、前記出力コンデンサの後段に配置される電流検出部である、請求項12または請求項13に記載のスイッチング電源回路。
- 前記検出部は、前記第3スイッチング素子および前記第4スイッチング素子のそれぞれの電流を検出する電流検出部である、請求項12または請求項13に記載のスイッチング電源回路。
- 前記検出部は、前記2次側回路ごとに1個ずつ設けられる電流検出部である、請求項13に記載のスイッチング電源回路。
- 前記電流検出部は、前記第3接続ノードの後段に配置され、
前記可変制御部は、
前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
を、有し、
前記基準電圧生成部は、
前記電流検出信号が印加される第1端を有する第1抵抗と、
前記第1抵抗の第2端と接続される第1端とグランド電位が印加される第2端とを有する第1コンデンサと、
を有する、請求項16に記載のスイッチング電源回路。 - 前記検出部は、前記第3スイッチング素子および前記第4スイッチング素子のそれぞれの温度を検出する温度検出部である、請求項12または請求項13のいずれか1項に記載のスイッチング電源回路。
- 前記第1スイッチング素子、前記第2スイッチング素子、前記第3スイッチング素子、および前記第4スイッチング素子は、GaN(窒化ガリウム)を半導体材料として構成される、請求項12から請求項18のいずれか1項に記載のスイッチング電源回路。
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