WO2021059583A1

WO2021059583A1 - スイッチング電源回路

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Publication number: WO2021059583A1
Application number: PCT/JP2020/019572
Authority: WO
Inventors: 佑輔中小原
Original assignee: ローム株式会社
Priority date: 2019-09-25
Filing date: 2020-05-18
Publication date: 2021-04-01
Also published as: US20220321018A1; JP7374200B2; JPWO2021059583A1; DE112020004521T5

Abstract

スイッチング素子（ＳＷ３１，ＳＷ４１）と、当該スイッチング電源回路の出力電力に関連する物理量（Ｉｏｕｔ）を検出する検出部（３１０）と、前記検出部による検出結果（Ｉｄｅｔ）に基づいて前記スイッチング素子のゲート駆動電圧（Ｇ３，Ｇ４）を可変制御する可変制御部（４２）と、を有するスイッチング電源回路（１００ＸＡ）。

Description

スイッチング電源回路

　本発明は、スイッチング電源回路に関する。

　従来、様々なスイッチング電源回路が提案されており、その一例は特許文献１に開示されている。

　特許文献１のスイッチング電源回路は、マルチフェーズ型ＤＣ／ＤＣコンバータであり、出力電力に応じて高効率を実現するために、出力電力に応じて動作フェーズ数を切り替える構成としている。

特開２００７－１１６８３４号公報

　しかしながら、上記特許文献１のようにフェーズ数（相数）を切り替える方法であると、使用しないフェーズのスイッチング用のトランジスタを常時オフとしても、そのトランジスタのボディダイオードに電流が流れるような構成の場合、オンとなったトランジスタのオン抵抗により生じる導通損失よりも大きいボディダイオードによるダイオード損失が発生することになり効率の低下を招く虞があった。特に、大電流がトランジスタに流れる仕様では、効率がより低下する虞があった。また、上記特許文献１の方式は、マルチフェーズのＤＣ／ＤＣコンバータに適用範囲が限定され、単数フェーズのコンバータには適用不可という課題もある。

　上記状況に鑑み、本発明は、広い出力電力範囲で高効率を実現可能とするスイッチング電源回路を提供することを目的とする。

　本発明のスイッチング電源回路は、スイッチング素子と、当該スイッチング電源回路の出力電力に関連する物理量を検出する検出部と、前記検出部による検出結果に基づいて前記スイッチング素子のゲート駆動電圧を可変制御する可変制御部と、を有する構成としている（第１の構成）。

　また、上記第１の構成において、前記検出部は、前記物理量として当該スイッチング電源回路から負荷へ流れる出力電流を検出する電流検出部であることとしてもよい（第２の構成）。

　また、上記第１の構成において、前記検出部は、前記物理量として前記スイッチング素子に流れる電流を検出する電流検出部であることとしてもよい（第３の構成）。

　また、上記第２または第３の構成において、前記可変制御部は、前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、を有することとしてもよい（第４の構成）。

　また、上記第４の構成において、前記基準電圧生成部は、前記電流検出信号を分圧する分圧抵抗を有することとしてもよい（第５の構成）。

　また、上記第４または第５の構成において、前記基準電圧生成部は、前記電流検出信号が印加される第１端を有する第１抵抗と、前記第１抵抗の第２端と接続される第１端とグランド電位が印加される第２端とを有する第１コンデンサと、を有することとしてもよい（第６の構成）。

　また、上記第４から第６のいずれかの構成において、前記レギュレータは、
　入力電圧が印加される第１端と前記出力電圧が生成される第２端とを有する出力トランジスタと、
　前記出力トランジスタの第２端と接続される第１端を有する第２抵抗と、
　前記第２抵抗の第２端と接続される第１端とグランド電位が印加される第２端とを有する第３抵抗と、
　前記第２抵抗と前記第３抵抗とが接続される接続ノードが接続される第１入力端と、前記基準電圧が印加される第２入力端と、前記出力トランジスタの制御端と接続される出力端とを有する第１エラーアンプと、を有することとしてもよい（第７の構成）。

　また、上記第４から第７のいずれかの構成において、前記出力電圧が電源電圧として印加され、ドライバの出力が入力され、前記ドライバの出力に応じて前記ゲート駆動電圧をレベルを切り替えて出力するプッシュプル回路をさらに有することとしてもよい（第８の構成）。

　また、上記第１の構成において、前記検出部は、前記物理量として前記スイッチング素子の温度を検出する温度検出部であることとしてもよい（第９の構成）。

　また、上記第９の構成において、前記可変制御部は、前記温度検出部から出力される温度検出信号と前記ゲート駆動電圧に基づいて前記スイッチング素子の導通損失を算出する演算部を有することとしてもよい（第１０の構成）。

　また、上記第１から第１０のいずれかの構成において、当該スイッチング電源回路は絶縁型であり、前記スイッチング素子は、２次側に配置されることとしてもよい（第１１の構成）。

　また、上記第１１の構成において、第１入力電圧の印加端とグランド電位の印加端との間に直列接続される第１入力コンデンサおよび第２入力コンデンサと、
　第１入力電圧の印加端とグランド電位の印加端との間に直列接続される第１スイッチング素子および第２スイッチング素子と、
　前記第１入力コンデンサと前記第２入力コンデンサとが接続される第１接続ノードと、前記第１スイッチング素子と前記第２スイッチング素子とが接続される第２接続ノードとの間に接続される１次巻線と、２次巻線とを有するトランスと、
　前記２次巻線の第１端と接続される第１端を有する第１インダクタと、
　前記２次巻線の第２端と接続される第１端を有する第２インダクタと、
　前記第２インダクタの第１端と接続される第１端を有する第３スイッチング素子と、
　前記第１インダクタの第１端と接続される第１端を有する第４スイッチング素子と、
　前記第１インダクタの第２端と前記第２インダクタの第２端とが接続される第３接続ノードに接続される第１端と、前記第３スイッチング素子の第２端および前記第４スイッチング素子の第２端に接続される第２端と、を有する出力コンデンサと、
　を有することとしてもよい（第１２の構成）。

　また、上記第１２の構成において、前記２次巻線、前記第１インダクタ、前記第２インダクタ、前記第３スイッチング素子、および前記第４スイッチング素子から構成される２次側回路を複数有し、複数の前記２次側回路は並列に接続されることとしてもよい（第１３の構成）。

　また、上記第１２または第１３の構成において、前記検出部は、前記出力コンデンサの後段に配置される電流検出部であることとしてもよい（第１４の構成）。

　また、上記第１２または第１３の構成において、前記検出部は、前記第３スイッチング素子および前記第４スイッチング素子のそれぞれの電流を検出する電流検出部であることとしてもよい（第１５の構成）。

　また、上記第１３の構成において、前記検出部は、前記２次側回路ごとに１個ずつ設けられる電流検出部であることとしてもよい（第１６の構成）。

　また、上記第１６の構成において、前記電流検出部は、前記第３接続ノードの後段に配置され、
　前記可変制御部は、
　　前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
　　前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
　を、有し、
　前記基準電圧生成部は、
　前記電流検出信号が印加される第１端を有する第１抵抗と、
　前記第１抵抗の第２端と接続される第１端とグランド電位が印加される第２端とを有する第１コンデンサと、
　を有することとしてもよい（第１７の構成）。

　また、上記第１２または第１３の構成において、前記検出部は、前記第３スイッチング素子および前記第４スイッチング素子のそれぞれの温度を検出する温度検出部であることとしてもよい（第１８の構成）。

　また、上記第１２から第１８のいずれかの構成において、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子は、ＧａＮ（窒化ガリウム）を半導体材料として構成されることとしてもよい（第１９の構成）。

　本発明のスイッチング電源回路によると、広い出力電力範囲での高効率を実現することができる。

検討回路であるスイッチング電源回路の回路図である。モードＡでのスイッチング電源回路の動作状態を示す図である。モードＢでのスイッチング電源回路の動作状態を示す図である。モードＣでのスイッチング電源回路の動作状態を示す図である。モードＤでのスイッチング電源回路の動作状態を示す図である。スイッチング電源回路の動作の一例を示すタイミングチャートである。２次側回路が並列接続されたスイッチング電源回路の回路図である。ゲート駆動電圧Ｖｇｓとゲート駆動損失Ｐｇｔ_ｌｏｓｓとの関係の一例を示すグラフである。２次側のスイッチング素子についてのゲート駆動電圧Ｖｇｓとオン抵抗Ｒｄｓｏｎとの関係の一例を示すグラフである。２次側のスイッチング素子のゲート駆動電圧Ｖｇｓを変化させた場合の出力電力と効率との関係の一例を示すグラフである。２次側のスイッチング素子のゲート駆動電圧Ｖｇｓを可変制御した場合と固定とした場合とで、出力電力と効率との関係の一例を示すグラフである。第１実施形態に係るスイッチング電源回路の構成を示す回路図である。第１実施形態に係るスイッチング電源回路におけるフィードバック制御とゲート駆動電圧可変制御に関する構成を示す回路図である。第２実施形態に係るスイッチング電源回路の構成を示す回路図である。第２実施形態に係るスイッチング電源回路におけるフィードバック制御とゲート駆動電圧可変制御に関する構成を示す回路図である。第３実施形態に係るスイッチング電源回路の構成を示す回路図である。第３実施形態に係るスイッチング電源回路におけるフィードバック制御とゲート駆動電圧可変制御に関する構成を示す回路図である。第３実施形態の一変形例に係るスイッチング電源回路の構成を示す回路図である。第４実施形態に係るスイッチング電源回路の構成を示す回路図である。第４実施形態に係るスイッチング電源回路におけるフィードバック制御とゲート駆動電圧可変制御に関する構成を示す回路図である。プリント基板におけるスイッチング電源回路のレイアウトの一例を表側から視た概略平面図である。プリント基板におけるスイッチング電源回路のレイアウトの一例を裏側から視た概略平面図である。トランスを配線によって形成する場合の一例を示す概略図である。半導体デバイスの斜視図である。図２３に示す半導体デバイスにおけるトランジスタの平面図である。

　以下に本発明の一実施形態について図面を参照して説明する。

＜１．検討回路の構成＞
　まず、本願発明者が検討を行ったスイッチング電源回路について説明する。図１は、本願発明者が検討を行ったスイッチング電源回路１００の回路図である。スイッチング電源回路１００は、絶縁型のハーフブリッジインターリーブ駆動回路である。

　図１に示すように、スイッチング電源回路１００は、入力コンデンサＣ１，Ｃ２と、１次側のスイッチング素子ＳＷ１，ＳＷ２と、トランスＴｒと、２次側のスイッチング素子ＳＷ３，ＳＷ４と、インダクタＬ１，Ｌ２と、出力コンデンサＣ３と、を有している。

　入力コンデンサＣ１とＣ２は、直流電圧である入力電圧Ｖｉｎの印加端と、グランド電位の印加端との間で直列に接続される。より具体的には、入力コンデンサＣ１の第１端には、入力電圧Ｖｉｎの印加端が接続される。入力コンデンサＣ１の第２端は、入力コンデンサＣ２の第１端と接続ノードＮＤ１にて接続される。入力コンデンサＣ２の第２端は、グランド電位の印加端に接続される。

　スイッチング素子ＳＷ１，ＳＷ２は、ｎチャネルＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）により構成される。スイッチング素子ＳＷ１のドレインは、入力コンデンサＣ１の第１端に接続される。スイッチング素子ＳＷ１のソースは、スイッチング素子ＳＷ２のドレインと接続ノードＮＤ２にて接続される。スイッチング素子ＳＷ２のソースは、グランド電位の印加端に接続される。すなわち、スイッチング素子ＳＷ１，ＳＷ２は、入力電圧Ｖｉｎの印加端とグランド電位の印加端との間に直列に接続され、ハーフブリッジを構成する。

　接続ノードＮＤ１とＮＤ２との間には、トランスＴｒの１次巻線Ｎ１が接続される。トランスＴｒの２次巻線Ｎ２の第１端は、インダクタＬ１の第１端と接続ノードＮＤ３にて接続される。２次巻線Ｎ２の第２端は、インダクタＬ２の第１端と接続ノードＮＤ４にて接続される。インダクタＬ１の第２端は、インダクタＬ２の第２端と接続ノードＮＤ５にて接続される。

　接続ノードＮＤ５には、出力コンデンサＣ３の第１端が接続される。スイッチング素子ＳＷ３，ＳＷ４は、２次側の同期整流トランジスタであり、ｎチャネルＭＯＳＦＥＴにより構成される。スイッチング素子ＳＷ３のドレインは、接続ノードＮＤ４に接続される。スイッチング素子ＳＷ４のドレインは、接続ノードＮＤ３に接続される。スイッチング素子ＳＷ３，ＳＷ４のソースは、出力コンデンサＣ３の第２端に接続される。

　出力コンデンサＣ３の両端間には、負荷Ｚが接続される。スイッチング素子ＳＷ１～ＳＷ４のスイッチング制御（オンオフ制御）を行うことにより、入力電圧Ｖｉｎが直流電圧である出力電圧Ｖｏｕｔに変換される。出力電圧Ｖｏｕｔは、出力コンデンサＣ３の第１端に生成され、負荷Ｚに供給される。

＜２．検討回路の特徴＞
　上述した検討回路であるスイッチング電源回路１００の特徴について述べる。まず、スイッチング電源回路１００では、スイッチング素子ＳＷ１～ＳＷ４として、ＧａＮ（窒化ガリウム）を半導体材料として用いたトランジスタを使用している。これにより、スイッチング素子の高周波駆動が可能となり、例えば５ＭＨｚでの駆動が行われる。スイッチング素子の高周波駆動は、受動部品の小型化に寄与する。

　また、１次側のスイッチング素子ＳＷ１，ＳＷ２は、ハードスイッチングが行われる。ハードスイッチングによりスイッチング損失が発生するが、Ｓｉを半導体材料として用いたトランジスタよりもＧａＮを半導体材料として用いたトランジスタは、寄生容量が小さくスイッチング損失を抑えることが可能であり、高周波駆動ではスイッチング損失の低減がより顕著となる。なお、２次側のスイッチング素子ＳＷ３，ＳＷ４では、ソフトスイッチングが行われるので、スイッチング損失はほぼ０となる。

　また、耐圧が高いほど、Ｓｉ，ＧａＮを半導体材料として用いたトランジスタの寄生容量の差が大きくなり、１次側に用いるスイッチング素子ＳＷ１，ＳＷ２は高耐圧であるので、スイッチング素子ＳＷ１，ＳＷ２にＧａＮを半導体材料として用いる効果が大きい。例えば、スイッチング素子ＳＷ１，ＳＷ２の耐圧は、１００Ｖとされる。

　また、スイッチング電源回路１００では、入力電圧Ｖｉｎはワールドワイド電圧に対応しており、例えば３６Ｖ～７５Ｖに対応している。入力電圧Ｖｉｎが６０Ｖ以上である場合は絶縁を行う必要があるという規制が存在し、そのためスイッチング電源回路１００では、トランスＴｒを用いて絶縁を行っている。さらに、スイッチング電源回路１００では、トランスでの損失を抑えるためにトランスＴｒとして空芯トランスを使用している。

　なお、スイッチング電源回路１００は、例えば入力電圧Ｖｉｎ＝４８Ｖ、出力電圧Ｖｏｕｔ＝１Ｖとして使用される。

　また、スイッチング電源回路１００は、ハーフブリッジ構成であるので、トランスＴｒの１次巻線Ｎ１の巻き数をフルブリッジに比べて半分に低減することができ、トランス損失を抑えることが可能となる。

　また、スイッチング電源回路１００は、１段変換でのコンバータであるので、高効率化を実現できる。

　また、スイッチング電源回路１００では、２次側のスイッチング素子ＳＷ３，ＳＷ４を相をずらして駆動するインターリーブ駆動を行うので、出力コンデンサＣ３に流れる電流のリップルを抑えて、出力コンデンサＣ３の小型化を図ることができる。なお、インターリーブ駆動の詳細については、後述する。

　また、スイッチング電源回路１００では、デューティ制御を行うことにより、出力電圧Ｖｏｕｔの安定化を簡易に行うことができる。なお、デューティ制御の詳細については、後述する。

＜３．検討回路の動作＞
　次に、検討を行ったスイッチング電源回路１００の動作について述べる。スイッチング電源回路１００は、モードＡ，Ｂ，Ｃ，Ｄの４つのモードで動作する。

　図２は、モードＡでのスイッチング電源回路１００の動作状態を示す図である。図２に示すように、モードＡでは、スイッチング素子ＳＷ１をオン、ＳＷ２をオフ、ＳＷ３をオフ、ＳＷ４をオンとする。これにより、１次側では図２の実線で示すように、入力電圧Ｖｉｎの正極から、スイッチング素子ＳＷ１、１次巻線Ｎ１、入力コンデンサＣ２を介して入力電圧Ｖｉｎの負極への経路で電流が流れる。これにより、トランスＴｒは励磁され、入力コンデンサＣ２は充電される。さらに、１次側では図２の点線で示すように、入力コンデンサＣ１からスイッチング素子ＳＷ１、１次巻線Ｎ１を介して入力コンデンサＣ１への経路で電流が流れ、入力コンデンサＣ１は放電される。

　このとき、２次側では図２の実線で示すように、２次巻線Ｎ２からインダクタＬ２、負荷Ｚ、スイッチング素子ＳＷ４を介して２次巻線Ｎ２への経路で電流が流れる。また、後述するモードＣ（図４）によりインダクタＬ１が励磁されるので、図２の点線で示すように、インダクタＬ１から負荷Ｚおよびスイッチング素子ＳＷ４を介してインダクタＬ１への経路で電流が流れる。

　モードＡの次にモードＢに移行する。図３は、モードＢでのスイッチング電源回路１００の動作状態を示す図である。図３に示すように、モードＢでは、スイッチング素子ＳＷ１をオフ、ＳＷ２をオフ、ＳＷ３をオン、ＳＷ４をオンとする。このとき、１次側には電流は流れない。

　２次側では、モードＡ（図２）でインダクタＬ２が励磁されることにより、図３の実線で示すように、インダクタＬ２から負荷Ｚおよびスイッチング素子ＳＷ３を介してインダクタＬ２への経路で電流が流れる。また、モードＡと同じく、図３の点線で示すように、インダクタＬ１から負荷Ｚおよびスイッチング素子ＳＷ４を介してインダクタＬ１への経路で電流が流れる。

　モードＢの次にモードＣに移行する。図４は、モードＣでのスイッチング電源回路１００の動作状態を示す図である。図４に示すように、モードＣでは、スイッチング素子ＳＷ１をオフ、ＳＷ２をオン、ＳＷ３をオン、ＳＷ４をオフとする。これにより、１次側では図４の実線で示すように、入力電圧Ｖｉｎの正極から、入力コンデンサＣ１、１次巻線Ｎ１、スイッチング素子ＳＷ２を介して入力電圧Ｖｉｎの負極への経路で電流が流れる。これにより、トランスＴｒは励磁され、入力コンデンサＣ１は充電される。さらに、１次側では図４の点線で示すように、入力コンデンサＣ２から１次巻線Ｎ１およびスイッチング素子ＳＷ２を介して入力コンデンサＣ２への経路で電流が流れ、入力コンデンサＣ２は放電される。

　このとき、２次側では図４の点線で示すように、２次巻線Ｎ２からインダクタＬ１、負荷Ｚ、スイッチング素子ＳＷ３を介して２次巻線Ｎ２への経路で電流が流れる。また、モードＢと同じく、図４の実線で示すように、インダクタＬ２から負荷Ｚおよびスイッチング素子ＳＷ３を介してインダクタＬ２への経路で電流が流れる。

　モードＣの次にモードＤに移行する。図５は、モードＤでのスイッチング電源回路１００の動作状態を示す図である。図５に示すように、モードＤでは、スイッチング素子ＳＷ１をオフ、ＳＷ２をオフ、ＳＷ３をオン、ＳＷ４をオンとする。このとき、１次側には電流は流れない。

　２次側では、モードＣ（図４）と同じく、図５の実線で示すように、インダクタＬ２から負荷Ｚおよびスイッチング素子ＳＷ３を介してインダクタＬ２への経路で電流が流れる。また、図５の点線で示すように、モードＣ（図４）でインダクタＬ１が励磁されることにより、インダクタＬ１から負荷Ｚおよびスイッチング素子ＳＷ４を介してインダクタＬ１への経路で電流が流れる。

　モードＤの次はモードＡに移行し、以降同様に繰り返される。

　図６は、スイッチング電源回路１００の動作の一例を示すタイミングチャートである。図６では、上段より順に、スイッチング素子ＳＷ１～ＳＷ４のゲート信号、インダクタＬ１に流れるインダクタ電流ＩＬ１、インダクタＬ２に流れるインダクタ電流ＩＬ２、および、インダクタ電流ＩＬ１とＩＬ２が合成されたインダクタ出力電流ＩＬの各波形を示す（図１）。なお、スイッチング素子ＳＷ１～ＳＷ４のゲート信号は、Ｈｉｇｈレベルがオンを示し、Ｌｏｗレベルがオフを示す。

　図６に示すように、動作はモードＡ～Ｄの４つのモードに区分される。スイッチング素子ＳＷ３，ＳＷ４が１８０度位相をずらして駆動されるインターリーブ駆動が行われるので、インダクタ電流ＩＬ１はモードＣで励磁により増加し、以降、モードＤ，Ａ，Ｂでは、減少する挙動となり、インダクタ電流ＩＬ２はモードＡで励磁により増加し、以降、モードＢ，Ｃ，Ｄでは、減少する挙動となる。

　このような挙動のインダクタ電流ＩＬ１とＩＬ２の合成により、インダクタ出力電流ＩＬのリップルが低減される。これにより、出力コンデンサＣ３に流れる電流Ｉｃ（図１）のリップルが低減され、出力コンデンサＣ３を小型化することが可能となる。

　また、図６の例は、スイッチング素子ＳＷ１のオン期間はスイッチング周期に対して１／４であり、デューティ制御におけるデューティは２５％である。後述するように、出力電圧Ｖｏｕｔを安定化すべくデューティは可変に制御される。

＜４．２次側並列駆動のスイッチング電源回路＞
　次に、図７は、本願発明者が上述した検討回路であるスイッチング電源回路１００をもとに考案したスイッチング電源回路１００Ｘの構成を示す回路図である。

　図７に示すスイッチング電源回路１００Ｘは、１次側の構成は上述したスイッチング電源回路１００と同様であるが、２次側については、スイッチング電源回路１００の２次側の回路を複数並列接続した構成としている。ここでは、一例として、４個の回路の並列接続としている。

　より具体的には、スイッチング電源回路１００Ｘでは、２次側回路２１０～２４０を並列接続している。２次側回路２１０～２４０の各々は、スイッチング電源回路１００における２次巻線Ｎ２、インダクタＬ１，Ｌ２、スイッチング素子ＳＷ３，ＳＷ４から構成される回路と同様の構成と有する。すなわち、２次側回路２１０～２４０の各々は、２次巻線Ｎ２に対応して２次巻線Ｎ２１～Ｎ２４、インダクタＬ１に対応してインダクタＬ１１～Ｌ１４，インダクタＬ２に対応してインダクタＬ２１～Ｌ２４、スイッチング素子ＳＷ３に対応してスイッチング素子ＳＷ３１～ＳＷ３４、スイッチング素子ＳＷ４に対応してスイッチング素子ＳＷ４１～ＳＷ４４を有する。

　なお、スイッチング電源回路１００Ｘにおいて、トランスＴｒは、１次巻線Ｎ１と２次巻線Ｎ２１～Ｎ２４から構成される。２次巻線Ｎ２１～Ｎ２４は、１次巻線Ｎ１と磁気結合される。

　そして、２次側回路２１０～２４０の各々の出力側に出力コンデンサＣ３が共通接続される。出力コンデンサＣ３の両端間に負荷Ｚが接続される。

　このような構成のスイッチング電源回路１００Ｘは、上述したスイッチング電源回路１００と同様にモードＡ～Ｄで動作し、スイッチング素子ＳＷ３と同様にスイッチング素子ＳＷ３１～ＳＷ３４が同期して駆動され、スイッチング素子ＳＷ４と同様にスイッチング素子ＳＷ４１～ＳＷ４４が同期して駆動される。

　このようなスイッチング電源回路１００Ｘであれば、インダクタ電流は、２次側回路２１０～２４０の各々におけるインダクタ出力電流ＩＬ２１～ＩＬ２４の４つに分流されるので、スイッチング素子ＳＷ３１～ＳＷ３４，ＳＷ４１～ＳＷ４４の各々に流れる電流を少なくすることで、これらのスイッチング素子のオン抵抗による導通損失を抑えることが可能となる。さらに、２次側回路２１０～２４０の各々でスイッチング素子を２個ずつ設けているので、さらに各スイッチング素子に流れる電流を小さくして導通損失を抑えることができる。

＜５．高効率化のための駆動方式の検討＞
　ここで、本願発明者は、図７に示すような構成のスイッチング電源回路１００Ｘにおいて、広い出力電力範囲で高効率を実現する駆動方式について検討した。

　上記特許文献１の駆動方式を仮にスイッチング電源回路１００Ｘに適用する場合、２次側回路２１０～２４０のいずれかにおけるスイッチング素子を常時オフとしても、スイッチング素子のボディダイオードに電流が流れるので、ダイオード損失により効率が低下する問題がある。そこで、別の駆動方式を検討した。

　スイッチング電源回路１００Ｘでは、１次側よりも２次側のほうが電流量が大きくなるので、上述したように２次側回路２１０～２４０を設け、各２次側回路にスイッチング素子を２個ずつ設けることで各スイッチング素子を流れる電流を小さくして導通損失を抑える意義が大きい。導通損失は、電流量の二乗で発生するからである。しかしながら、２次側のスイッチング素子の個数が２個×４＝８個と大きくなるので、スイッチング素子のゲート容量への充電によるゲート駆動損失が大きくなりやすい。

　さらに、スイッチング電源回路１００Ｘでは、電流量の大きい２次側のスイッチング素子には、導通損失を抑えるためにオン抵抗の小さい素子を使用するが、オン抵抗が小さいとサイズが大きくなり、結果としてゲート容量が大きくなる。従って、２次側のスイッチング素子でのゲート駆動損失が大きくなりやすい。

　ここで、図８は、１次側のスイッチング素子２個分（ＳＷ１，ＳＷ２）と、２次側のスイッチング素子８個分（ＳＷ３１～ＳＷ３４，ＳＷ４１～ＳＷ４４）について、それぞれゲート駆動電圧Ｖｇｓとゲート駆動損失Ｐｇt_ｌｏｓｓとの関係を示すグラフである。１次側、２次側ともにスイッチング素子は、ＧａＮを半導体材料として用いたトランジスタであるが、２次側のほうがゲート容量は大きい。また、図８は、スイッチング周波数を高周波数の一例とした場合の結果である。

　２次側のほうがスイッチング素子の個数が多く、スイッチング素子のゲート容量が大きいために、図８に示すように、２次側のスイッチング素子のほうがゲート駆動電圧Ｖｇｓを調整したときのゲート駆動損失Ｐｇｔ_ｌｏｓｓの変化が大きく、効率への影響が大きいことが分かる。

　また、図９は、スイッチング電源回路１００Ｘにおける２次側のスイッチング素子についてのゲート駆動電圧Ｖｇｓとオン抵抗Ｒｄｓｏｎとの関係を示すグラフである。ただし、図９は、所定のドレイン電流においての関係を示す。図９に示すように、ゲート駆動電圧Ｖｇｓを低くするほどオン抵抗は大きくなる。一方、図８で示したように、ゲート駆動電圧Ｖｇｓを低くするほどゲート駆動損失は小さくなる。従って、オン抵抗とゲート駆動損失は、トレードオフの関係となる。

　図１０は、スイッチング電源回路１００Ｘにおいて、２次側のスイッチング素子のゲート駆動電圧Ｖｇｓを所定の電圧Ｖ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）で変化させた場合の出力電力と効率との関係を示すグラフである。

　図１０に示すように、出力電力が小さい場合は、オン抵抗による導通損失よりもゲート駆動損失が支配的となるので、ゲート駆動電圧Ｖｇｓを小さくしたほうが効率は高くなり、出力電力が大きい場合は、ゲート駆動損失よりも導通損失のほうが支配的となるので、ゲート駆動電圧Ｖｇｓを大きくしてオン抵抗を小さくしたほうが効率が高くなる。すなわち、出力電力に応じて最適なゲート駆動電圧Ｖｇｓが存在することが確認された。

　従って、スイッチング電源回路１００Ｘにおいては、出力電力に応じて２次側のスイッチング素子を駆動するゲート駆動電圧Ｖｇｓを可変制御する方式が有効であることが見出された。より具体的には、出力電力が小さいほど、ゲート駆動電圧Ｖｇｓを小さくする制御を行えばよい。

　図１１は、スイッチング電源回路１００Ｘにおいて、２次側のスイッチング素子のゲート駆動電圧Ｖｇｓを可変制御した場合と、上記電圧Ｖ３で固定とした場合とで、出力電力と効率との関係を示すグラフである。図１１に示すように、所定の効率Ｅ（例えば９０％）以上となる出力電力範囲は、Ｖｇｓが可変の場合はΔＰ２で、Ｖｇｓが固定の場合はΔＰ１であり、ΔＰ２＞ΔＰ１となる。すなわち、ゲート駆動電圧Ｖｇｓを可変制御したほうが広い出力電力範囲で高効率を実現できることが分かる。また、ゲート駆動電圧Ｖｇｓを可変制御したほうが最大効率を高くすることができることも図１１から分かる。

＜６．第１実施形態＞
　上述した駆動方式の検討結果より、以下の各種実施形態に係るスイッチング電源回路を考案した。まず、第１実施形態に係るスイッチング電源回路について述べる。

　図１２は、第１実施形態に係るスイッチング電源回路１００ＸＡの構成を示す回路図である。図１２に示すスイッチング電源回路１００ＸＡは、上述したスイッチング電源回路１００Ｘ（図７）に対して電流検出部３１０を設けた構成としている。なお、図１２において、出力電圧Ｖｏｕｔはフィードバック制御のために不図示のエラーアンプに入力される。当該エラーアンプを含むフィードバック制御の構成については後述する。

　電流検出部３１０は、例えばホール素子方式の電流センサであり、検出した電流を電圧信号である電流検出信号Ｉｄｅｔとして出力する。電流検出部３１０は、出力コンデンサＣ３の後段に配置される。これにより、電流検出部３１０は、スイッチング電源回路１００ＸＡから負荷Ｚへ流れる出力電流Ｉｏｕｔを検出する。

　図１３は、図１２に示したスイッチング電源回路１００ＸＡにおける２次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Ｖｏｕｔのフィードバック制御に関する構成を示す回路図である。ただし、図１３では、２次側回路２２０～２４０については便宜上、図示を省略している。

　スイッチング電源回路１００ＸＡは、出力電圧Ｖｏｕｔのフィードバック制御を行うフィードバック制御部４１を有している。フィードバック制御部４１は、エラーアンプＥＲ１と、絶縁部ＩＳと、コンパレータＣＰ１，ＣＰ２と、ドライバＤｒ１～Ｄｒ４と、インバータＩＶ１，ＩＶ２と、プッシュプル回路ＰＰ１，ＰＰ２と、を有する。

　エラーアンプＥＲ１の一方の入力端に出力電圧Ｖｏｕｔが入力され、他方の入力端に参照電圧Ｖｒｅｆが入力される。エラーアンプＥＲ１は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの誤差を増幅して誤差信号Ｅｒｒ２として出力する。誤差信号Ｅｒｒ２は、フォトカプラ等を有する絶縁部ＩＳを介して誤差信号Ｅｒｒ１としてコンパレータＣＰ１の一方の入力端およびコンパレータＣＰ２の一方の入力端に入力される。

　コンパレータＣＰ１の他方の入力端には、三角波信号ＴＳ１が入力される。コンパレータＣＰ１は、誤差信号Ｅｒｒ１と三角波信号ＴＳ１とを比較し、比較結果としてのＰＷＭ信号ｐｗｍ１を出力する。ドライバＤｒ１は、ＰＷＭ信号ｐｗｍ１に基づいてスイッチング素子ＳＷ１のゲートを駆動するゲート駆動電圧Ｇ１を出力する。また、ＰＷＭ信号ｐｗｍ１は、インバータＩＶ１によってレベル反転されてドライバＤｒ３を介してプッシュプル回路ＰＰ１に入力される。なお、インバータＩＶ１には、絶縁を行うためのフォトカプラ等が含まれる。

　プッシュプル回路ＰＰ１は、ＮＰＮトランジスタＢＰ１１と、ＰＮＰトランジスタＢＰ１２と、を有する。ＮＰＮトランジスタＢＰ１１のコレクタには、電源電圧Ｖｄｄが印加される。ＮＰＮトランジスタＢＰ１１のベースとＰＮＰトランジスタＢＰ１２のベースとが接続される接続ノードＰ１には、ドライバＤｒ３の出力端が接続される。ＰＮＰトランジスタＢＰ１２のコレクタには、グランド電位が印加される。ＮＰＮトランジスタＢＰ１１のエミッタとＰＮＰトランジスタＢＰ１２のエミッタとが接続される接続ノードＰ２からスイッチング素子ＳＷ３１のゲートを駆動するゲート駆動電圧Ｇ３が出力される。

　ドライバＤｒ３の出力がＨｉｇｈの場合、ＮＰＮトランジスタＢＰ１１がオン、ＰＮＰトランジスタＢＰ１２がオフとなり、ゲート駆動電圧Ｇ３はＨｉｇｈとしての電源電圧Ｖｄｄとなる。一方、ドライバＤｒ３の出力がＬｏｗの場合、ＮＰＮトランジスタＢＰ１１がオフ、ＰＮＰトランジスタＢＰ１２がオンとなり、ゲート駆動電圧Ｇ３はＬｏｗとしてのグランド電位となる。なお、電源電圧Ｖｄｄは、後述する可変制御部４２により可変である。

　また、コンパレータＣＰ２の他方の入力端には、三角波信号ＴＳ２が入力される。三角波信号ＴＳ２は、三角波信号ＴＳ１に対して位相が１８０度ずれている。コンパレータＣＰ２は、誤差信号Ｅｒｒ１と三角波信号ＴＳ２とを比較し、比較結果としてのＰＷＭ信号ｐｗｍ２を出力する。ドライバＤｒ２は、ＰＷＭ信号ｐｗｍ２に基づいてスイッチング素子ＳＷ２のゲートを駆動するゲート駆動電圧Ｇ２を出力する。また、ＰＷＭ信号ｐｗｍ２は、インバータＩＶ２によってレベル反転されてドライバＤｒ４を介してプッシュプル回路ＰＰ２に入力される。なお、インバータＩＶ２には、絶縁を行うためのフォトカプラ等が含まれる。

　プッシュプル回路ＰＰ２は、ＮＰＮトランジスタＢＰ２１と、ＰＮＰトランジスタＢＰ２２と、を有する。ＮＰＮトランジスタＢＰ２１のコレクタには、電源電圧Ｖｄｄが印加される。ＮＰＮトランジスタＢＰ２１のベースとＰＮＰトランジスタＢＰ２２のベースとが接続される接続ノードＰ３には、ドライバＤｒ４の出力端が接続される。ＰＮＰトランジスタＢＰ２２のコレクタには、グランド電位が印加される。ＮＰＮトランジスタＢＰ２１のエミッタとＰＮＰトランジスタＢＰ２２のエミッタとが接続される接続ノードＰ４からスイッチング素子ＳＷ４１のゲートを駆動するゲート駆動電圧Ｇ４が出力される。

　ドライバＤｒ４の出力がＨｉｇｈの場合、ＮＰＮトランジスタＢＰ２１がオン、ＰＮＰトランジスタＢＰ２２がオフとなり、ゲート駆動電圧Ｇ４はＨｉｇｈとしての電源電圧Ｖｄｄとなる。一方、ドライバＤｒ４の出力がＬｏｗの場合、ＮＰＮトランジスタＢＰ２１がオフ、ＰＮＰトランジスタＢＰ２２がオンとなり、ゲート駆動電圧Ｇ４はＬｏｗとしてのグランド電位となる。

　このようなフィードバック制御部４１の構成により、出力電圧Ｖｏｕｔに応じてＰＷＭ信号ｐｗｍ１，ｐｗｍ２のデューティが調整され、１次側のスイッチング素子ＳＷ１，ＳＷ２がゲート駆動電圧Ｇ１，Ｇ２によってスイッチング制御される。これにより、出力電圧Ｖｏｕｔを簡易なデューティ制御によって安定化できる。なお、三角波信号ＴＳ１，ＴＳ２の周期がＰＷＭ信号ｐｗｍ１，ｐｗｍ２の周期、すなわちスイッチング周期となり、ＰＷＭ信号ｐｗｍ１とｐｗｍ２は位相が１８０度ずれる。

　また、インバータＩＶ１，ＩＶ２によりＰＷＭ信号ｐｗｍ１，ｐｗｍ２のレベル反転がされるので、ゲート駆動電圧Ｇ３，Ｇ４はゲート駆動電圧Ｇ１，Ｇ２に対してレベル反転される。

　これにより、例えば上述した図６（ただし、ＳＷ３，ＳＷ４はＳＷ３１，ＳＷ４１に相当）のタイミングチャートに示すようなスイッチング制御が実現される。

　また、スイッチング電源回路１００ＸＡは、図１３に示すように出力電流Ｉｏｕｔの検出結果に基づいて電源電圧Ｖｄｄの可変制御を行う可変制御部４２を有する。可変制御部４２は、基準電圧生成部４２Ａと、レギュレータＲＧと、を有している。

　基準電圧生成部４２Ａは、抵抗Ｒ１，Ｒ２と、コンデンサＣ４と、を有する。抵抗Ｒ１，Ｒ２は、電流検出部３１０の電流検出信号Ｉｄｅｔを出力する出力端と、グランド電位の印加端との間に直列に接続される。抵抗Ｒ１とＲ２とが接続される接続ノードＮＲ１と、グランド電位の印加端との間には、コンデンサＣ４が接続される。これにより、電圧信号である電流検出信号Ｉｄｅｔは、抵抗Ｒ１，Ｒ２によって分圧され、コンデンサＣ４によって平滑化されて基準電圧ＲＥＦとなる。すなわち、基準電圧生成部４２Ａは、電流検出信号に基づいて基準電圧ＲＥＦを生成する。なお、コンデンサＣ４は、必須ではない。

　レギュレータＲＧは、エラーアンプＥＲ２と、出力トランジスタＭ１と、抵抗Ｒ３，Ｒ４と、を有する。エラーアンプＥＲ２の一方の入力端には、基準電圧ＲＥＦが印加される。エラーアンプＥＲ２の出力端は、ｐチャネルＭＯＳＦＥＴにより構成される出力トランジスタＭ１のゲートに接続される。出力トランジスタＭ１のソースには、所定の入力電圧ＶＩが印加される。出力トランジスタＭ１のドレインは、抵抗Ｒ３の第１端と接続ノードＮＲ２にて接続される。抵抗Ｒ３の第２端は、抵抗Ｒ４の第１端と接続ノードＮＲ３にて接続される。接続ノードＮＲ３は、エラーアンプＥＲ２の他方の入力端に接続される。抵抗Ｒ４の第２端は、グランド電位の印加端に接続される。

　このようなレギュレータＲＧの構成により、接続ノードＮＲ３の電圧が基準電圧ＲＥＦと一致するように制御され、接続ノードＮＲ３の電圧に応じた出力電圧ＶＯが接続ノードＮＲ２に生成される。接続ノードＮＲ２は、プッシュプル回路ＰＰ１のＮＰＮトランジスタＢＰ１１のコレクタおよびプッシュプル回路ＰＰ２のＮＰＮトランジスタＢＰ２１のコレクタに接続されるので、出力電圧ＶＯが電源電圧ＶｄｄとしてＮＰＮトランジスタＢＰ１１，ＢＰ２１のコレクタに印加されることとなる。

　このような構成により、出力電力に関連する物理量である出力電流Ｉｏｕｔを電流検出部３１０により検出した結果である電流検出信号Ｉｄｅｔに応じて基準電圧ＲＥＦが生成され、レギュレータＲＧが基準電圧ＲＥＦに応じた出力電圧ＶＯ、すなわち電源電圧Ｖｄｄを生成してプッシュプル回路ＰＰ１，ＰＰ２に印加させる。電源電圧Ｖｄｄは、ＮＰＮトランジスタＢＰ１１，ＢＰ２１がオンのときにゲート駆動電圧Ｇ３，Ｇ４となってスイッチング素子ＳＷ３１，ＳＷ４１をオンとさせる。

　具体的には、出力電流Ｉｏｕｔが大きくなるほど、基準電圧ＲＥＦが高くなり、電源電圧Ｖｄｄが高くなるので、スイッチング素子ＳＷ３１，ＳＷ４１をオンさせるゲート駆動電圧Ｇ３，Ｇ４が高くなる。すなわち、出力電力に応じて２次側のスイッチング素子のゲート駆動電圧を可変とする制御が可能となる。

　特に、本実施形態では、電流検出部３１０の個数が少なくて済むという効果を有する。なお、スイッチング電源回路１００ＸＡにおける２次側回路２１０以外の２次側回路２２０～２４０におけるスイッチング素子の駆動については、例えば、ドライバＤｒ３，Ｄｒ４の出力端および電源電圧Ｖｄｄの印加端が接続されるプッシュプル回路ＰＰ１，ＰＰ２と同様の回路を２次側回路２２０～２４０の各々に対しても設ければよい。これにより、スイッチング素子ＳＷ３１～ＳＷ３４、スイッチング素子ＳＷ４１～ＳＷ４４それぞれを同期させてスイッチング制御できる。

　なお、図１３に示したフィードバック制御部４１の構成では、デッドタイムが考慮されていないが、必要に応じてデッドタイムを考慮した構成としてもよい。

＜７．第２実施形態＞
　次に、第２実施形態について述べる。ここでは、第１実施形態との相違点について主に述べる。図１４は、第２実施形態に係るスイッチング電源回路１００ＸＢの構成を示す回路図である。

　図１４に示すようにスイッチング電源回路１００ＸＢの第１実施形態（図１２）との相違点は、電流検出部の配置位置である。具体的には、スイッチング電源回路１００ＸＢでは、２次側回路２１０においてスイッチング素子ＳＷ３１，ＳＷ４１それぞれに流れる電流を検出する電流検出部３１０Ａ，３１０Ｂが設けられ、２次側回路２２０においてスイッチング素子ＳＷ３２，ＳＷ４２それぞれに流れる電流を検出する電流検出部３２０Ａ，３２０Ｂが設けられ、２次側回路２３０においてスイッチング素子ＳＷ３３，ＳＷ４３それぞれに流れる電流を検出する電流検出部３３０Ａ，３３０Ｂが設けられ、２次側回路２４０においてスイッチング素子ＳＷ３４，ＳＷ４４それぞれに流れる電流を検出する電流検出部３４０Ａ，３４０Ｂが設けられる。

　図１５は、図１４に示したスイッチング電源回路１００ＸＢにおける２次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Ｖｏｕｔのフィードバック制御に関する構成を示す回路図である。ただし、図１５では、２次側回路２２０～２４０については便宜上、図示を省略している。

　図１５に示すように、スイッチング電源回路１００ＸＢは、フィードバック制御部４１を有している。フィードバック制御部４１の構成は、第１実施形態（図１３）と同様であるので、詳述を省く。

　また、図１５に示すように、スイッチング電源回路１００ＸＢは、可変制御部４２１，４２２を有している。可変制御部４２１は、基準電圧生成部４２１Ａと、レギュレータＲＧ１と、を有している。基準電圧生成部４２１Ａは、抵抗Ｒ１１，Ｒ２１と、コンデンサＣ４１と、を有する。

　抵抗Ｒ１１の第１端には、電流検出部３１０Ａにより出力される電流検出信号Ｉｄｅｔ１が印加される。基準電圧生成部４２１Ａの構成は、第１実施形態（図１３）の基準電圧生成部４２Ａと同様である。また、レギュレータＲＧ１の構成は、第１実施形態のレギュレータＲＧと同様である。従って、電流検出信号Ｉｄｅｔ１に応じて基準電圧生成部４２１Ａにより基準電圧ＲＥＦ１が生成され、レギュレータＲＧ１は基準電圧ＲＥＦ１に応じた出力電圧ＶＯ１を生成し、電源電圧Ｖｄｄ１としてプッシュプル回路ＰＰ１におけるＮＰＮトランジスタＢＰ１１のコレクタに印加させる。

　また、可変制御部４２２は、基準電圧生成部４２２Ａと、レギュレータＲＧ２と、を有している。基準電圧生成部４２２Ａは、抵抗Ｒ１２，Ｒ２２と、コンデンサＣ４２と、を有する。

　抵抗Ｒ１２の第１端には、電流検出部３１０Ｂにより出力される電流検出信号Ｉｄｅｔ２が印加される。基準電圧生成部４２２Ａの構成は、第１実施形態（図１３）の基準電圧生成部４２Ａと同様である。また、レギュレータＲＧ２の構成は、第１実施形態のレギュレータＲＧと同様である。従って、電流検出信号Ｉｄｅｔ２に応じて基準電圧生成部４２２Ａにより基準電圧ＲＥＦ２が生成され、レギュレータＲＧ２は基準電圧ＲＥＦ２に応じた出力電圧ＶＯ２を生成し、電源電圧Ｖｄｄ２としてプッシュプル回路ＰＰ２におけるＮＰＮトランジスタＢＰ２１のコレクタに印加させる。

　このような構成により、出力電力に関連する物理量である２次側のスイッチング素子ＳＷ３１，ＳＷ４１それぞれを流れる電流Ｉ３，Ｉ４を電流検出部３１０Ａ，３１０Ｂ各々により検出した結果である電流検出信号Ｉｄｅｔ１，Ｉｄｅｔ２に応じて電源電圧Ｖｄｄ１，Ｖｄｄ２を生成してプッシュプル回路ＰＰ１，ＰＰ２に印加させる。電源電圧Ｖｄｄ１，Ｖｄｄ２は、ＮＰＮトランジスタＢＰ１１，ＢＰ２１がオンのときにゲート駆動電圧Ｇ３，Ｇ４となってスイッチング素子ＳＷ３１，ＳＷ４１をオンとさせる。

　具体的には、電流Ｉ３，Ｉ４が大きくなるほど、基準電圧ＲＥＦ１，ＲＥＦ２が高くなり、電源電圧Ｖｄｄ１，Ｖｄｄ２が高くなるので、スイッチング素子ＳＷ３１，ＳＷ４１をオンさせるゲート駆動電圧Ｇ３，Ｇ４が高くなる。すなわち、出力電力に応じて２次側のスイッチング素子のゲート駆動電圧を可変とする制御が可能となる。

　なお、２次側回路２２０～２４０におけるスイッチング素子の駆動については、２次側回路２２０～２４０の各々の電流検出部に対応して可変制御部４２１，４２２と同様の回路を設け、ドライバＤｒ３，Ｄｒ４の出力端および電源電圧Ｖｄｄ１，Ｖｄｄ２の印加端が接続されるプッシュプル回路ＰＰ１，ＰＰ２と同様の回路を２次側回路２２０～２４０の各々に対しても設ければよい。

　このような実施形態では、２次側回路２１０～２４０におけるインダクタ部品のバラツキや配線インピーダンスのバラツキがあった場合でも、２次側回路２１０～２４０におけるスイッチング素子それぞれに流れる電流を検出することで各スイッチング素子のゲート駆動電圧を可変制御するので、効率をより効果的に向上させることが可能となる。

＜８．第３実施形態＞
　次に、第３実施形態について述べる。ここでは、第１実施形態との相違点について主に述べる。図１６は、第３実施形態に係るスイッチング電源回路１００ＸＣの構成を示す回路図である。

　図１６に示すようにスイッチング電源回路１００ＸＣの第１実施形態（図１２）との相違点は、電流検出部の配置位置である。具体的には、スイッチング電源回路１００ＸＣでは、２次側回路２１０においてインダクタＬ１１，Ｌ１２それぞれに流れる電流を合成して生成されるインダクタ出力電流ＩＬ２１を検出する電流検出部３１０Ｃが設けられ、２次側回路２２０においてインダクタＬ１２，Ｌ２２それぞれに流れる電流を合成して生成されるインダクタ出力電流ＩＬ２２を検出する電流検出部３２０Ｃが設けられ、２次側回路２３０においてインダクタＬ１３，Ｌ２３それぞれに流れる電流を合成して生成されるインダクタ出力電流ＩＬ２３を検出する電流検出部３３０Ｃが設けられ、２次側回路２４０においてインダクタＬ１４，Ｌ２４それぞれに流れる電流を合成して生成されるインダクタ出力電流ＩＬ２４を検出する電流検出部３４０Ｃが設けられる。

　図１７は、図１６に示したスイッチング電源回路１００ＸＣにおける２次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Ｖｏｕｔのフィードバック制御に関する構成を示す回路図である。ただし、図１７では、２次側回路２２０～２４０については便宜上、図示を省略している。

　図１７に示すように、スイッチング電源回路１００ＸＣは、フィードバック制御部４１を有している。フィードバック制御部４１の構成は、第１実施形態（図１３）と同様であるので、詳述を省く。

　また、図１７に示すように、スイッチング電源回路１００ＸＣは、可変制御部４２を有している。可変制御部４２の構成は、第１実施形態（図１３）と同様であるので、詳述を省く。電流検出部３１０Ｃによりインダクタ出力電流ＩＬ２１を検出した結果である電流検出信号Ｉｄｅｔ１１は、抵抗Ｒ１の第１端に印加される。これにより、電流検出信号Ｉｄｅｔ１１に応じて基準電圧生成部４２Ａにより基準電圧ＲＥＦが生成され、レギュレータＲＧは基準電圧ＲＥＦに応じた出力電圧ＶＯを生成し、電源電圧Ｖｄｄとしてプッシュプル回路ＰＰ１，ＰＰ２におけるＮＰＮトランジスタＢＰ１１，ＢＰ２１のコレクタに印加させる。

　このような構成により、出力電力に関連する物理量であるインダクタ出力電流ＩＬ２１を電流検出部３１０Ｃにより検出した結果である電流検出信号Ｉｄｅｔ１１に応じて電源電圧Ｖｄｄを生成してプッシュプル回路ＰＰ１，ＰＰ２に印加させる。電源電圧Ｖｄｄは、ＮＰＮトランジスタＢＰ１１，ＢＰ２１がオンのときにゲート駆動電圧Ｇ３，Ｇ４となってスイッチング素子ＳＷ３１，ＳＷ４１をオンとさせる。

　具体的には、インダクタ出力電流ＩＬ２１が大きくなるほど、基準電圧ＲＥＦが高くなり、電源電圧Ｖｄｄが高くなるので、スイッチング素子ＳＷ３１，ＳＷ４１をオンさせるゲート駆動電圧Ｇ３，Ｇ４が高くなる。すなわち、出力電力に応じて２次側のスイッチング素子のゲート駆動電圧を可変とする制御が可能となる。

　なお、２次側回路２２０～２４０におけるスイッチング素子の駆動については、２次側回路２２０～２４０の各々の電流検出部３２０Ｃ、３３０Ｃ、３４０Ｃに対応して可変制御部４２と同様の回路を設け、ドライバＤｒ３，Ｄｒ４の出力端および電源電圧Ｖｄｄの印加端が接続されるプッシュプル回路ＰＰ１，ＰＰ２と同様の回路を２次側回路２２０～２４０の各々に対しても設ければよい。

　このような実施形態によれば、２次側回路２１０～２４０のそれぞれに流れる電流にバラツキがあるが、同じ２次側回路におけるスイッチング素子の各々にはほぼ同じ電流が流れる場合、２次側回路ごとにスイッチング素子のゲート駆動電圧を調整することで、効率をより効果的に向上させることが可能となる。また、本実施形態であれば、第２実施形態よりも電流検出部の個数を削減することができる。

　また、図１８は、第３実施形態の一変形例としてのスイッチング電源回路１００ＸＣ’の構成を示す回路図である。スイッチング電源回路１００ＸＣ’は、上述したスイッチング電源回路１００ＸＣと電流検出部の配置位置が異なる。より具体的には、２次側回路２１０において２次巻線Ｎ２１の第１端と、スイッチング素子ＳＷ４１のドレインとインダクタＬ１１の第１端とが接続される接続ノードＮＤ３１との間に電流検出部３１０Ｄを配置し、２次側回路２２０において２次巻線Ｎ２２の第１端と、スイッチング素子ＳＷ４２のドレインとインダクタＬ１２の第１端とが接続される接続ノードＮＤ３２との間に電流検出部３２０Ｄを配置し、２次側回路２３０において２次巻線Ｎ２３の第１端と、スイッチング素子ＳＷ４３のドレインとインダクタＬ１３の第１端とが接続される接続ノードＮＤ３３との間に電流検出部３３０Ｄを配置し、２次側回路２４０において２次巻線Ｎ２４の第１端と、スイッチング素子ＳＷ４４のドレインとインダクタＬ１４の第１端とが接続される接続ノードＮＤ３４との間に電流検出部３４０Ｄを配置している。

　このような構成であっても、第３実施形態と同様に、２次側回路ごとにスイッチング素子のゲート駆動電圧を調整することが可能となる。ただし、上述したモードＡ～モードＤの動作から分かるように、電流検出部３１０Ｄ～３４０Ｄに電流が流れない期間が生じるので、可変制御部４２における平滑化のためのコンデンサＣ４の容量を大きくする必要がある。その点では、電流検出部に電流が常時流れる第３実施形態のほうがコンデンサＣ４の容量が小さくなり、好ましい。

＜９．第４実施形態＞
　次に、第４実施形態について述べる。図１９は、第４実施形態に係るスイッチング電源回路１００ＸＤの構成を示す回路図である。

　図１９に示すようにスイッチング電源回路１００ＸＤは、スイッチング素子ＳＷ３１～ＳＷ３４の各々の温度を検出する温度検出部Ｔ３１～Ｔ３４と、スイッチング素子ＳＷ４１～ＳＷ４４の各々の温度を検出する温度検出部Ｔ４１～Ｔ４４と、を有する。

　図２０は、図１９に示したスイッチング電源回路１００ＸＤにおける２次側スイッチング素子のゲート駆動電圧可変制御に関する構成および出力電圧Ｖｏｕｔのフィードバック制御に関する構成を示す回路図である。ただし、図２０では、２次側回路２２０～２４０については便宜上、図示を省略している。

　図２０に示すように、スイッチング電源回路１００ＸＤは、フィードバック制御部４１を有している。フィードバック制御部４１の構成は、第１実施形態（図１３）と同様であるので、詳述を省く。

　また、図２０に示すように、スイッチング電源回路１００ＸＤは、可変制御部４３を有している。可変制御部４３は、演算部４３Ａと、レギュレータＲＧ１，ＲＧ２と、を有する。レギュレータＲＧ１，ＲＧ２は、第２実施形態（図１５）と同様の構成である。

　演算部４３Ａは、温度検出部Ｔ３１によりスイッチング素子ＳＷ３１の温度を検出した結果である温度検出信号Ｔｄｅｔ１と、温度検出部Ｔ４１によりスイッチング素子ＳＷ４１の温度を検出した結果である温度検出信号Ｔｄｅｔ２と、を取得する。また、演算部４３Ａは、スイッチング素子ＳＷ３１を駆動するゲート駆動電圧Ｇ３と、スイッチング素子ＳＷ４１を駆動するゲート駆動電圧Ｇ４も取得する。

　ここで、スイッチング素子の温度Ｔと、スイッチング素子における損失Ｐｌｏｓｓとの関係は、
　Ｔ＝Ｒｔｈ×Ｐｌｏｓｓ　（１）
となる。ただし、Ｒｔｈ：熱抵抗である。従って、スイッチング素子の温度Ｔを検出できれば、Ｒｔｈは既知であるので、損失Ｐｌｏｓｓを算出できる。

　そして、損失Ｐｌｏｓｓは、２次側のスイッチング損失はほぼ０であるので、次の式で表される。
　Ｐｌｏｓｓ＝Ｐｇａｔｅ＋Ｐｃｏｎｄ　　（２）
　ただし、Ｐｇａｔｅ：ゲート駆動損失、Ｐｃｏｎｄ：導通損失である。

　ここで、ゲート駆動損失Ｐｇａｔｅは、次の式で表される。
　Ｐｇａｔｅ＝Ｃ×Ｖｇｓ^２×ｆ^２　　（３）
　ただし、Ｃ：スイッチング素子のゲート容量、Ｖｇｓ：ゲート駆動電圧、ｆ：スイッチング周波数である。

　ゲート容量Ｃとスイッチング周波数ｆは既知であるので、ゲート駆動電圧Ｖｇｓを取得できれば、（３）式によりゲート駆動損失Ｐｇａｔｅは算出可能である。

　そして、ＰｌｏｓｓとＰｇａｔｅが算出されれば、（２）式により導通損失Ｐｃｏｎｄが算出される。

　演算部４３Ａは、このような算出方法により、温度検出信号Ｔｄｅｔ１とゲート駆動電圧Ｇ３によりスイッチング素子ＳＷ３１の導通損失Ｐｃｏｎｄを、温度検出信号Ｔｄｅｔ２とゲート駆動電圧Ｇ４によりスイッチング素子ＳＷ４１の導通損失Ｐｃｏｎｄを算出する。

　そして、演算部４３Ａは、スイッチング素子ＳＷ３１の導通損失Ｐｃｏｎｄの損失Ｐｌｏｓｓにおける割合に応じて基準電圧ＲＥＦ１をレギュレータＲＧ１に出力し、スイッチング素子ＳＷ４１の導通損失Ｐｃｏｎｄの損失Ｐｌｏｓｓにおける割合に応じて基準電圧ＲＥＦ２をレギュレータＲＧ２に出力する。より具体的には、上記割合が大きいほど、基準電圧を高くする。

　レギュレータＲＧ１により基準電圧ＲＥＦ１に応じた出力電圧ＶＯ１が電源電圧Ｖｄｄ１としてプッシュプル回路ＰＰ１に印加され、レギュレータＲＧ２により基準電圧ＲＥＦ２に応じた出力電圧ＶＯ２が電源電圧Ｖｄｄ２としてプッシュプル回路ＰＰ２に印加される。従って、スイッチング素子ＳＷ３１の導通損失Ｐｃｏｎｄの損失Ｐｌｏｓｓにおける割合が大きいほど、電源電圧Ｖｄｄ１が高くされ、スイッチング素子ＳＷ３１をオンとさせるゲート駆動電圧Ｇ３は高くなる。同様に、スイッチング素子ＳＷ４１の導通損失Ｐｃｏｎｄの損失Ｐｌｏｓｓにおける割合が大きいほど、電源電圧Ｖｄｄ２が高くされ、スイッチング素子ＳＷ４１をオンとさせるゲート駆動電圧Ｇ４は高くなる。

　すなわち、出力電力に関連する物理量であるスイッチング素子の温度を検出することで、ゲート駆動電圧を可変制御することができる。これにより、特に２次側に大電流が流れる場合に電流検出部を用いた構成では損失が問題となるところ、本実施形態では、電流検出部を用いる必要がなくなる。

　なお、演算部４３Ａは、算出された導通損失Ｐｃｏｎｄと、既知のオン抵抗により、スイッチング素子に流れる電流を算出し、算出された電流に応じて基準電圧を生成してもよい。

　また、２次側回路２２０～２４０のスイッチング素子の駆動については、上述の可変制御部４３およびプッシュプル回路ＰＰ１，ＰＰ２と同様の構成を２次側回路２２０～２４０のそれぞれについて設ければよい。

＜１０．回路レイアウト＞
　ここでは、以上説明した各種実施形態に係るスイッチング電源回路のレイアウトについて述べる。図２１Ａは、プリント基板ＰＣＢにおけるスイッチング電源回路のレイアウトの一例を表側から視た概略平面図である。図２１Ｂは、プリント基板ＰＣＢにおけるスイッチング電源回路のレイアウトの一例を裏側から視た概略平面図である。

　なお、図２１Ａおよび図２１Ｂにおいて、矩形状であるプリント基板ＰＣＢの縦方向の辺に沿う方向をＸ方向とし、Ｘ方向一方側をＸ１、Ｘ方向他方側をＸ２として示し、プリント基板ＰＣＢの横方向の辺に沿う方向をＹ方向とし、Ｙ方向一方側をＹ１、Ｙ方向他方側をＹ２として示す。プリント基板ＰＣＢの縦方向の辺は例えば３０ｍｍ、横方向の辺は例えば４０ｍｍである。

　図２１Ａに示すように、プリント基板ＰＣＢの表側から視ると、プリント基板ＰＣＢのＹ方向一方側の端部には、順にＸ方向他方側に向かってコンデンサＣ１Ａ、Ｃ１Ｂ、Ｃ２Ａ、およびＣ２Ｂが配置される。コンデンサＣ１ＡとコンデンサＣ１Ｂとの並列接続により入力コンデンサＣ１が形成され、コンデンサＣ２ＡとコンデンサＣ２Ｂとの並列接続により入力コンデンサＣ２が形成される。

　スイッチング素子ＳＷ１は、コンデンサＣ１ＢのＹ方向他方側に隣接して配置される。スイッチング素子ＳＷ２は、コンデンサＣ２ＡのＹ方向他方側に隣接して配置される。

　プリント基板ＰＣＢのＹ方向他方側の端部には、順にＸ方向他方側に向かってコンデンサＣ３Ａ、Ｃ３Ｂ、Ｃ３Ｃ、およびＣ３Ｄが配置される。スイッチング素子ＳＷ３１は、コンデンサＣ３ＡよりＹ方向一方側にコンデンサＣ３ＡとＹ方向に対向して配置される。スイッチング素子ＳＷ４１は、コンデンサＣ３ＢよりＹ方向一方側にコンデンサＣ３ＢとＹ方向に対向して配置される。スイッチング素子ＳＷ３２は、コンデンサＣ３ＣよりＹ方向一方側にコンデンサＣ３ＣとＹ方向に対向して配置される。スイッチング素子ＳＷ４２は、コンデンサＣ３ＤよりＹ方向一方側にコンデンサＣ３ＤとＹ方向に対向して配置される。

　スイッチング素子ＳＷ１，ＳＷ２と、スイッチング素子ＳＷ３１，ＳＷ４１，ＳＷ３２，ＳＷ４２とによりＹ方向に挟まれて、トランスＴｒの配置領域ＴｒＡが形成される。トランスＴｒは、後述するように、配線によって形成される。

　プリント基板ＰＣＢの表の面よりも厚み方向奥側（図２１Ａの紙面奥側）に、スイッチング素子ＳＷ３１からコンデンサＣ３Ａにかけて配線により形成されるインダクタＬ２１が配置される。プリント基板ＰＣＢの表の面よりも厚み方向奥側に、スイッチング素子ＳＷ４１からコンデンサＣ３Ｂにかけて配線により形成されるインダクタＬ１１が配置される。プリント基板ＰＣＢの表の面よりも厚み方向奥側に、スイッチング素子ＳＷ３２からコンデンサＣ３Ｃにかけて配線により形成されるインダクタＬ２２が配置される。プリント基板ＰＣＢの表の面よりも厚み方向奥側に、スイッチング素子ＳＷ４２からコンデンサＣ３Ｄにかけて配線により形成されるインダクタＬ１２が配置される。

　スイッチング素子ＳＷ４２およびコンデンサＣ３ＤのＸ軸方向他方側にスイッチング素子ＳＷ４２およびコンデンサＣ３ＤとＸ方向に対向して２次側ドライバ部ＤＲＶ２Ａが形成される。２次側ドライバ部ＤＲＶ２Ａは、スイッチング素子ＳＷ３１，ＳＷ４１，ＳＷ３２，ＳＷ４２を駆動する。

　また、図２１Ｂに示すように、プリント基板ＰＣＢの裏側から視ると、プリント基板ＰＣＢのＹ方向一方側にＸ方向に延びる１次側ドライバ部ＤＲＶ１が配置される。１次側ドライバ部ＤＲＶ１は、スイッチング素子ＳＷ１，ＳＷ２を駆動する。

　プリント基板ＰＣＢのＹ方向他方側の端部には、順にＸ方向一方側に向かってコンデンサＣ３Ｅ、Ｃ３Ｆ、Ｃ３Ｇ、およびＣ３Ｈが配置される。コンデンサＣ３Ａ～Ｃ３Ｈが並列接続されることで、出力コンデンサＣ３が形成される。スイッチング素子ＳＷ３３は、コンデンサＣ３ＥよりＹ方向一方側にコンデンサＣ３ＥとＹ方向に対向して配置される。スイッチング素子ＳＷ４３は、コンデンサＣ３ＦよりＹ方向一方側にコンデンサＣ３ＦとＹ方向に対向して配置される。スイッチング素子ＳＷ３４は、コンデンサＣ３ＧよりＹ方向一方側にコンデンサＣ３ＧとＹ方向に対向して配置される。スイッチング素子ＳＷ４４は、コンデンサＣ３ＨよりＹ方向一方側にコンデンサＣ３ＨとＹ方向に対向して配置される。

　１次側ドライバ部ＤＲＶ１と、スイッチング素子ＳＷ３３，ＳＷ４３，ＳＷ３４，ＳＷ４４とによりＹ方向に挟まれて、トランスＴｒの配置領域ＴｒＡが形成される。

　プリント基板ＰＣＢの裏の面よりも厚み方向奥側（図２１Ｂの紙面奥側）に、スイッチング素子ＳＷ３３からコンデンサＣ３Ｅにかけて配線により形成されるインダクタＬ２３が配置される。プリント基板ＰＣＢの裏の面よりも厚み方向奥側に、スイッチング素子ＳＷ４３からコンデンサＣ３Ｆにかけて配線により形成されるインダクタＬ１３が配置される。プリント基板ＰＣＢの裏の面よりも厚み方向奥側に、スイッチング素子ＳＷ３４からコンデンサＣ３Ｇにかけて配線により形成されるインダクタＬ２４が配置される。プリント基板ＰＣＢの裏の面よりも厚み方向奥側に、スイッチング素子ＳＷ４４からコンデンサＣ３Ｈにかけて配線により形成されるインダクタＬ１４が配置される。

　スイッチング素子ＳＷ４４およびコンデンサＣ３ＨのＸ軸方向一方側にスイッチング素子ＳＷ４４およびコンデンサＣ３ＨとＸ方向に対向して２次側ドライバ部ＤＲＶ２Ｂが形成される。２次側ドライバ部ＤＲＶ２Ｂは、スイッチング素子ＳＷ３３，ＳＷ４３，ＳＷ３４，ＳＷ４４を駆動する。

　ここで、図２２は、トランスＴｒを配線によって形成する場合の一例を示す概略図である。図２２の紙面上下方向がプリント基板ＰＣＢの厚み方向である。図２２の例では、プリント基板ＰＣＢは、厚み方向に８つの配線層を有する。各配線層に厚み方向一方側から順に、それぞれ巻き数１回分の巻配線Ｎ１Ａ、Ｎ２１、Ｎ１Ｂ、Ｎ２２、Ｎ１Ｃ、Ｎ２３、Ｎ１Ｄ、Ｎ２４が形成される。厚み方向に隣り合う配線層の間には絶縁層が配置される。巻配線Ｎ１Ａ、Ｎ１Ｂ、Ｎ１Ｃ、Ｎ１Ｄの隣り合うもの同士の間は、厚み方向に延びるスルーホールＴＨによって導通される。巻配線Ｎ１Ａ、Ｎ１Ｂ、Ｎ１Ｃ、Ｎ１ＤおよびスルーホールＴＨから１次巻線Ｎ１が形成される。すなわち、図２２では、１次巻線Ｎ１の巻き数は４回となる。また、巻配線Ｎ２１～Ｎ２４は、それぞれ２次巻線Ｎ２１～Ｎ２４に相当する。

　このようなトランスＴｒの構成によれば、１次側と２次側との磁気結合を強固とすることができる。

＜１１．半導体デバイス＞
　本実施形態のスイッチング電源回路における各種スイッチング素子には、例えば以下に説明するような半導体デバイスを用いてもよい。

　図２３は、半導体デバイスの斜視図である。図２４は、図２３に示す半導体デバイスにおけるトランジスタの平面図である。

　図２３に示すように、半導体デバイス１は、回路基板（図２３では不図示）に電気的に接続するためのリードフレーム１０と、リードフレーム１０に載せられるトランジスタ２０と、トランジスタ２０を封止する封止樹脂３０とを備える。トランジスタ２０は、窒化物半導体を用いたＨＥＭＴ（High　Electron　Mobility　Transistor）である。半導体デバイス１は、半導体デバイス１の横方向となる第１の方向Ｘの寸法が略５ｍｍ、半導体デバイス１の縦方向となる第２の方向Ｙの寸法が略６ｍｍ、半導体デバイス１の高さ方向Ｚが略０．６ｍｍのパッケージ（封止樹脂３０）からなる。半導体デバイス１は、表面実装形であり、リードフレームが封止樹脂３０の２方向から取り出される、所謂ＳＯＰ（Small　Outline　Package）である。

　半導体デバイス１の使用周波数範囲は、１ＭＨｚ以上かつ１００ＭＨｚ以下であり、好ましくは１ＭＨｚ以上かつ３０ＭＨｚ以下である。本実施形態の半導体デバイス１は、３０ＭＨｚで用いられる。また半導体デバイス１は、ドレイン電流の範囲が１Ａ以上かつ２００Ａ以下の範囲の回路に適用可能であり、ドレイン電流の範囲が１０Ａ以上かつ１００Ａ以下の範囲の回路に適用することが好ましい。

　封止樹脂３０は、例えばエポキシ樹脂により矩形板状に形成されている。封止樹脂３０は、上面となる表面３１と、高さ方向Ｚにおいて表面３１と対向する底面となる裏面３２を有する。裏面３２は、回路基板に実装される面となる。また封止樹脂３０は、第１の方向Ｘにおいて一方側の側面となる第１の横側面３３と、第１の方向Ｘにおいて他方側の側面となる第２の横側面３４と、第２の方向Ｙにおいて一方側の側面となる第１の縦側面３５と、第２の方向Ｙにおいて他方側の側面となる第２の縦側面３６とを有する。

　トランジスタ２０は、矩形板状に形成されている。平面視におけるトランジスタ２０の形状は、長方形である。トランジスタ２０は、第１の方向Ｘが長手方向となるようにリードフレーム１０に載せられている。図２４に示すように、トランジスタ２０の外形サイズの一例は、平面視において長手方向の一辺の長さＬ１が略４２００μｍであり、他の一辺の長さＬ２が略２１００μｍであるような縦横比が２：１の長方形である。なお、以降のトランジスタ２０の説明において、方向を示す場合は、トランジスタ２０がリードフレーム１０に載せられた状態におけるトランジスタ２０の方向のことをいう。

　トランジスタ２０は、リードフレーム１０（図２３参照）側となる一方の面である表面２０ａ及び表面２０ａと対向する他方の面である裏面２０ｂ（図２３参照）を有する。表面２０ａには、リードフレーム１０と電気的に接続するための５個のドレイン電極パッド２１、４個のソース電極パッド２２、及び１個のゲート電極パッド２３が設けられている。ドレイン電極パッド２１は、長手方向の長さＬＤが長い４個のドレイン電極パッド２１Ｐと、長手方向の長さＬＤＥが短い１個のドレイン電極パッド２１Ｑとからなる。なお、ドレイン電極パッド２１、ソース電極パッド２２、及びゲート電極パッド２３の個数は任意の設定事項である。このため、例えばドレイン電極パッド２１の個数とソース電極パッド２２の個数とが異なってもよい。またトランジスタ２０は、複数のゲート電極パッド２３を有してもよい。また以降の説明において、５個のドレイン電極パッド全体を示すときはドレイン電極パッド２１と称する。

　図２４に示すように、ドレイン電極パッド２１及びソース電極パッド２２は、平面視においてトランジスタ２０の長手方向（第１の方向Ｘ）において交互に配置されている。ドレイン電極パッド２１及びソース電極パッド２２のそれぞれは、トランジスタ２０の長手方向と直交する方向（第２の方向Ｙ）が長手方向となる略矩形状に形成されている。ドレイン電極パッド２１及びソース電極パッド２２は、互いに平行している。第１の方向Ｘにおいてトランジスタ２０の両端には、それぞれドレイン電極パッド２１が配置されている。

　ゲート電極パッド２３は、第１の方向Ｘにおいてトランジスタ２０の一端に配置されている。ゲート電極パッド２３は、第１の方向Ｘにおいてトランジスタ２０の一端に配置されたドレイン電極パッド２１Ｑと第２の方向Ｙにおいて隙間を空けて対向している。ゲート電極パッド２３はトランジスタ２０の第２の方向Ｙの一端寄りに配置され、ドレイン電極パッド２１Ｑはトランジスタ２０の第２の方向Ｙの他端寄りに配置されている。

　４個のドレイン電極パッド２１Ｐの長さＬＤと、４個のソース電極パッド２２の長さＬＳとは互いに等しい。ドレイン電極パッド２１Ｑの長さＬＤＥは、長さＬＤの半分以下である。ゲート電極パッド２３の長さＬＧは、長さＬＤＥと等しい。ドレイン電極パッド２１の幅ＷＤ、ソース電極パッド２２の幅ＷＳ、及びゲート電極パッド２３の幅ＷＧは、それぞれ等しい。第２の方向Ｙにおいてドレイン電極パッド２１、ソース電極パッド２２、及びゲート電極パッド２３の両端部は、第２の方向Ｙに向けて凸となる円弧状に形成されている。

　ドレイン電極パッド２１は第１の方向Ｘにおいて等間隔に配置され、ソース電極パッド２２は第１の方向Ｘにおいて等間隔に配置されている。４個のドレイン電極パッド２１Ｐ及び４個のソース電極パッド２２は、第２の方向Ｙにおいて同じ位置に配置されている。ドレイン電極パッド２１とこのドレイン電極パッド２１と第１の方向Ｘにおいて隣り合うソース電極パッド２２との間の距離Ｄｄｓは、それぞれ等しい。ゲート電極パッド２３と、第１の方向Ｘにおいてゲート電極パッド２３と隣り合うソース電極パッド２２との間の距離Ｄｓｇは、距離Ｄｄｓと等しい。

　図２４のトランジスタ２０の寸法関係は以下のとおりである。４個のドレイン電極パッド２１Ｐの長さＬＤ及び４個のソース電極パッド２２の長さＬＳは、略１７６０μｍであり、ドレイン電極パッド２１Ｑの長さＬＤＥは、略７５５μｍである。ゲート電極パッド２３の長さＬＧは、略７５５μｍである。ドレイン電極パッド２１の幅ＷＤ、ソース電極パッド２２の幅ＷＳ、及びゲート電極パッド２３の幅ＷＧのそれぞれは、略２４０μｍである。

　第２の方向Ｙにおけるゲート電極パッド２３とドレイン電極パッド２１Ｑとの間の距離Ｄｄｇは、略２５０μｍである。ドレイン電極パッド２１と、このドレイン電極パッド２１と第１の方向Ｘにおいて隣り合うソース電極パッド２２との間の距離Ｄｄｓのそれぞれは略２００μｍである。第１の方向Ｘにおいてゲート電極パッド２３と隣り合うソース電極パッド２２との間の距離Ｄｓｇは略２００μｍである。

　リードフレーム１０は、ドレイン電極パッド２１（図２４参照）と電気的に接続されるドレインフレーム１１、ソース電極パッド２２（図２４参照）と電気的に接続されるソースフレーム１２、及びゲート電極パッド２３（図２４参照）と電気的に接続されるゲートフレーム１３を備える。ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３のそれぞれは、例えば銅板をエッチング加工することにより形成されている。ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３は、互いに隙間を空けて配置されることにより、互いに電気的に絶縁している。

　ドレインフレーム１１は、平面視において封止樹脂３０の第１の縦側面３５寄りに配置されている。ドレインフレーム１１は、４個のドレイン端子１１ａと、これらドレイン端子１１ａを連結するドレイン連結部１１ｂと、ドレイン連結部１１ｂから第２の方向Ｙにおける第２の縦側面３６側に向けて延びる５本のドレインフレームフィンガー１１ｃとを備える。ドレインフレームフィンガー１１ｃは、第２の方向Ｙに沿って延びている。このように、ドレインフレーム１１は、櫛歯状に形成されている。４個のドレイン端子１１ａ、ドレイン連結部１１ｂ、及び５本のドレインフレームフィンガー１１ｃは、例えば単一部材により形成されている。なお、ドレイン端子１１ａの個数及びドレインフレームフィンガー１１ｃの本数は任意の設定事項である。例えばドレイン端子１１ａの個数とドレインフレームフィンガー１１ｃの本数とが同じであっても異なってもよい。またドレインフレームフィンガー１１ｃの本数は、図２４のトランジスタ２０のドレイン電極パッド２１の個数に応じて設定することが好ましい。

　ドレイン端子１１ａは、平面視において第２の方向Ｙが長手方向となる長方形に形成されている。ドレイン端子１１ａは、第１の方向Ｘにおいて等間隔に配置されている。ドレイン端子１１ａは、封止樹脂３０の第１の縦側面３５と隣り合う位置に配置されている。第２の方向Ｙにおいてドレイン端子１１ａの一方の端部は、第１の縦側面３５から封止樹脂３０の外部に向けて突出している。第２の方向Ｙにおいてドレイン端子１１ａの他方の端部は、ドレイン連結部１１ｂに連結されている。

　第１の方向Ｘにおけるドレイン連結部１１ｂの両端部には、母材となる鋼板（図示略）からドレインフレーム１１を形成するときに鋼板とドレインフレーム１１とを連結する第１タイバー部１１ｄがドレイン連結部１１ｂと一体に設けられている。第１タイバー部１１ｄは、ドレイン連結部１１ｂの両端部から第１の方向Ｘに沿って延びている。一方の第１タイバー部１１ｄは、ドレイン連結部１１ｂから第１の横側面３３までに亘って形成されている。他方の第１タイバー部１１ｄは、ドレイン連結部１１ｂから第２の横側面３４までに亘って形成されている。

　ドレインフレームフィンガー１１ｃは、第２の方向Ｙの長さが長い４本のドレインフレームフィンガー１１Ｐと、第２の方向Ｙの長さが短い１本のドレインフレームフィンガー１１Ｑとからなる。

　ドレインフレームフィンガー１１Ｐのうちの第１の横側面３３側の端部のドレインフレームフィンガー１１Ｐと、ドレインフレームフィンガー１１Ｑとには、第２タイバー部１１ｉ，１１ｊが設けられている。ドレインフレームフィンガー１１Ｐに設けられた第２タイバー部１１ｉは、封止樹脂３０の第２の方向Ｙの中央位置から第１の横側面３３に向けて第２の方向Ｙに沿って延びている。第２タイバー部１１ｉは、第１の横側面３３から露出する。ドレインフレームフィンガー１１Ｑに設けられた第２タイバー部１１ｊは、封止樹脂３０の第２の方向Ｙの中央位置から第２の横側面３４に向けて第２の方向Ｙに沿って延びている。第２タイバー部１１ｊは、第２の横側面３４から露出する。

　ソースフレーム１２は、平面視において封止樹脂３０の第２の縦側面３６寄りに配置されている。またソースフレーム１２は、平面視において封止樹脂３０の第１の横側面３３寄りに配置されている。ソースフレーム１２は、３個のソース端子１２ａと、これらソース端子１２ａを連結するソース連結部１２ｂと、ソース連結部１２ｂから第２の方向Ｙにおける第１の縦側面３５側に向けて延びる４本のソースフレームフィンガー１２ｃとを備える。ソースフレームフィンガー１２ｃは、第２の方向Ｙに沿って延びている。このように、ソースフレーム１２は、櫛歯状に形成されている。複数のソース端子１２ａ、ソース連結部１２ｂ、及び複数のソースフレームフィンガー１２ｃは、例えば単一部材により形成されている。なお、ソース端子１２ａの個数及びソースフレームフィンガー１２ｃの本数は任意の設定事項である。例えばソース端子１２ａの個数とソースフレームフィンガー１２ｃの本数とが同じであっても異なってもよい。またソースフレームフィンガー１２ｃの本数は、図２４のトランジスタ２０のソース電極パッド２２の個数に応じて設定することが好ましい。

　ソース端子１２ａは、平面視において第２の方向Ｙが長手方向となる長方形に形成されている。ソース端子１２ａは、第１の方向Ｘにおいて等間隔に配置されている。ソース端子１２ａは、封止樹脂３０の第２の縦側面３６と隣り合う位置に配置されている。第２の方向Ｙにおいてソース端子１２ａの一方の端部は、第２の縦側面３６から封止樹脂３０の外部に向けて突出している。第２の方向Ｙにおいてソース端子１２ａの他方の端部は、ソース連結部１２ｂに連結されている。ソース端子１２ａの第１の方向Ｘの位置は、ドレイン端子１１ａの第１の方向Ｘの位置と等しい。ソース端子１２ａの幅（ソース端子１２ａの第１の方向Ｘの寸法）は、ドレイン端子１１ａの幅と等しい。

　ソース連結部１２ｂにおける第１の横側面３３側の端部には、母材となる鋼板（図示略）からソースフレーム１２を形成するときに鋼板とソースフレーム１２とを連結するタイバー部１２ｄが設けられている。タイバー部１２ｄは、ソース連結部１２ｂの端部から第１の横側面３３までに亘って第１の方向Ｘに沿って延びている。

　ゲートフレーム１３は、平面視において封止樹脂３０の第２の縦側面３６寄りに配置されている。またゲートフレーム１３は、平面視において封止樹脂３０の第２の横側面３４寄りに配置されている。ゲートフレーム１３は、ゲート端子１３ａ、ゲート連結部１３ｂ、及びゲートフレームフィンガー１３ｃを備える。ゲートフレーム１３は、第１の方向Ｘにおいてソースフレーム１２と隣り合うように配置されている。

　ゲート端子１３ａは、平面視において第２の方向Ｙが長手方向となる長方形に形成されている。ゲート端子１３ａは、封止樹脂３０の第２の縦側面３６と隣り合う位置に配置されている。第２の方向Ｙにおいてゲート端子１３ａの一方の端部は、第２の縦側面３６から封止樹脂３０の外部に向けて突出している。第２の方向Ｙにおいてゲート端子１３ａの他方の端部は、ゲート連結部１３ｂに連結されている。ゲート端子１３ａの第１の方向Ｘの位置は、ドレイン端子１１ａのうちの第２の横側面３４側の端部に配置されたドレイン端子１１ａの第１の方向Ｘの位置と等しい。ゲート端子１３ａの幅（ゲート端子１３ａの第１の方向Ｘの寸法）は、ドレイン端子１１ａの幅と等しい。

　ゲート連結部１３ｂは、ゲート端子１３ａとゲートフレームフィンガー１３ｃとを連結している。ゲート連結部１３ｂの第２の方向Ｙの位置は、ソース連結部１２ｂの第２の方向Ｙの位置と等しい。ゲート連結部１３ｂにおける第２の横側面３４側の端部には、母材となる鋼板（図示略）からゲートフレーム１３を形成するときに鋼板とゲートフレーム１３とを連結するタイバー部１３ｄが設けられている。タイバー部１３ｄは、ゲート連結部１３ｂの端部から第２の横側面３４までに亘って第１の方向Ｘに沿って延びている。

　ゲートフレームフィンガー１３ｃは、ゲート連結部１３ｂに対してゲート端子１３ａとは反対側に配置されている。ゲートフレームフィンガー１３ｃは、ゲート連結部１３ｂの第１の横側面３３側の端部から第２の方向Ｙに沿って延びている。ゲートフレームフィンガー１３ｃの長さは、ソースフレームフィンガー１２ｃの長さよりも短い。

　ゲートフレームフィンガー１３ｃの第１の方向Ｘの位置は、ドレインフレームフィンガー１１Ｑの第１の方向Ｘの位置と等しい。ゲートフレームフィンガー１３ｃは、ソースフレームフィンガー１２ｃと平行している。ゲートフレームフィンガー１３ｃは、ドレインフレームフィンガー１１Ｑよりも第２の縦側面３６側に配置されている。すなわち、第２の方向Ｙにおいて、ゲートフレームフィンガー１３ｃの先端部は、ドレインフレームフィンガー１１Ｑの先端部と対向している。

＜１２．その他＞
　以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。

　例えば、上述した各種実施形態に係るスイッチング電源回路において２次側のみに限らず１次側のスイッチング素子のゲート駆動電圧を可変制御してもよい。

　また、絶縁型のスイッチング電源回路に限らず、非絶縁型のスイッチング電源回路におけるスイッチング素子にゲート駆動電圧の可変制御を適用してもよい。例えば、非絶縁型の降圧ＤＣ／ＤＣコンバータにおけるハイサイドおよび／またはローサイドのスイッチング素子に適用してもよい。

　本発明は、各種のスイッチング電源回路に利用することができる。

　　　１００、１００Ｘ、１００ＸＡ～１００ＸＤ　スイッチング電源回路
　　　２１０～２４０　２次側回路
　　　３１０、３１０Ａ～３４０Ａ、３１０Ｂ～３４０Ｂ、３１０Ｃ～３４０Ｃ、３１０Ｄ～３４０Ｄ　電流検出部
　　　４１　フィードバック制御部
　　　４２、４２１、４２２　可変制御部
　　　４２Ａ、４２１Ａ、４２２Ａ　基準電圧生成部
　　　４３　可変制御部
　　　４３Ａ　演算部
　　　ＲＧ、ＲＧ１、ＲＧ２　レギュレータ
　　　ＰＰ１、ＰＰ２　プッシュプル回路
　　　Ｃ１、Ｃ２　入力コンデンサ
　　　ＳＷ１～ＳＷ４、ＳＷ３１～ＳＷ３４、ＳＷ４１～ＳＷ４４　スイッチング素子
　　　Ｔｒ　トランス
　　　Ｎ１　１次巻線
　　　Ｎ２、Ｎ２１～Ｎ２４　２次巻線
　　　Ｌ１、Ｌ２、Ｌ１１～Ｌ１４、Ｌ２１～Ｌ２４　インダクタ
　　　Ｃ３　出力コンデンサ
　　　Ｒ１～Ｒ４、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２　抵抗
　　　Ｃ４、Ｃ４１、Ｃ４２　コンデンサ
　　　ＥＲ１、ＥＲ２、ＥＲ２１、ＥＲ２２　エラーアンプ
　　　ＩＳ　絶縁部
　　　ＣＰ１、ＣＰ２　コンパレータ
　　　Ｄｒ１～Ｄｒ４　ドライバ
　　　ＩＶ１、ＩＶ２　インバータ
　　　Ｍ１、Ｍ１１、Ｍ１２　出力トランジスタ
　　　ＢＰ１１、ＢＰ２１　ＮＰＮトランジスタ
　　　ＢＰ１２、ＢＰ２２　ＰＮＰトランジスタ
　　　Ｔ３１～Ｔ３４、Ｔ４１～Ｔ４４　温度検出部
　　　Ｚ　負荷

Claims

　スイッチング素子と、
　当該スイッチング電源回路の出力電力に関連する物理量を検出する検出部と、
　前記検出部による検出結果に基づいて前記スイッチング素子のゲート駆動電圧を可変制御する可変制御部と、
　を有するスイッチング電源回路。
　前記検出部は、前記物理量として当該スイッチング電源回路から負荷へ流れる出力電流を検出する電流検出部である請求項１に記載のスイッチング電源回路。
　前記検出部は、前記物理量として前記スイッチング素子に流れる電流を検出する電流検出部である請求項１に記載のスイッチング電源回路。
　前記可変制御部は、
　前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
　前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
　を、有する請求項２または請求項３に記載のスイッチング電源回路。
　前記基準電圧生成部は、前記電流検出信号を分圧する分圧抵抗を有する請求項４に記載のスイッチング電源回路。
　前記基準電圧生成部は、
前記電流検出信号が印加される第１端を有する第１抵抗と、
前記第１抵抗の第２端と接続される第１端とグランド電位が印加される第２端とを有する第１コンデンサと、
を有する、請求項４または請求項５に記載のスイッチング電源回路。
　前記レギュレータは、
　入力電圧が印加される第１端と前記出力電圧が生成される第２端とを有する出力トランジスタと、
　前記出力トランジスタの第２端と接続される第１端を有する第２抵抗と、
　前記第２抵抗の第２端と接続される第１端とグランド電位が印加される第２端とを有する第３抵抗と、
　前記第２抵抗と前記第３抵抗とが接続される接続ノードが接続される第１入力端と、前記基準電圧が印加される第２入力端と、前記出力トランジスタの制御端と接続される出力端とを有する第１エラーアンプと、
　を有する、請求項４から請求項６のいずれか１項に記載のスイッチング電源回路。
　前記出力電圧が電源電圧として印加され、ドライバの出力が入力され、前記ドライバの出力に応じて前記ゲート駆動電圧をレベルを切り替えて出力するプッシュプル回路をさらに有する、請求項４から請求項７のいずれか１項に記載のスイッチング電源回路。
　前記検出部は、前記物理量として前記スイッチング素子の温度を検出する温度検出部である、請求項１に記載のスイッチング電源回路。
　前記可変制御部は、前記温度検出部から出力される温度検出信号と前記ゲート駆動電圧に基づいて前記スイッチング素子の導通損失を算出する演算部を有する、請求項９に記載のスイッチング電源回路。
　当該スイッチング電源回路は絶縁型であり、
　前記スイッチング素子は、２次側に配置される、請求項１から請求項１０のいずれか１項に記載のスイッチング電源回路。
　第１入力電圧の印加端とグランド電位の印加端との間に直列接続される第１入力コンデンサおよび第２入力コンデンサと、
　第１入力電圧の印加端とグランド電位の印加端との間に直列接続される第１スイッチング素子および第２スイッチング素子と、
　前記第１入力コンデンサと前記第２入力コンデンサとが接続される第１接続ノードと、前記第１スイッチング素子と前記第２スイッチング素子とが接続される第２接続ノードとの間に接続される１次巻線と、２次巻線とを有するトランスと、
　前記２次巻線の第１端と接続される第１端を有する第１インダクタと、
　前記２次巻線の第２端と接続される第１端を有する第２インダクタと、
　前記第２インダクタの第１端と接続される第１端を有する第３スイッチング素子と、
　前記第１インダクタの第１端と接続される第１端を有する第４スイッチング素子と、
　前記第１インダクタの第２端と前記第２インダクタの第２端とが接続される第３接続ノードに接続される第１端と、前記第３スイッチング素子の第２端および前記第４スイッチング素子の第２端に接続される第２端と、を有する出力コンデンサと、
　を有する請求項１１に記載のスイッチング電源回路。
　前記２次巻線、前記第１インダクタ、前記第２インダクタ、前記第３スイッチング素子、および前記第４スイッチング素子から構成される２次側回路を複数有し、
　複数の前記２次側回路は並列に接続される、請求項１２に記載のスイッチング電源回路。
　前記検出部は、前記出力コンデンサの後段に配置される電流検出部である、請求項１２または請求項１３に記載のスイッチング電源回路。
　前記検出部は、前記第３スイッチング素子および前記第４スイッチング素子のそれぞれの電流を検出する電流検出部である、請求項１２または請求項１３に記載のスイッチング電源回路。
　前記検出部は、前記２次側回路ごとに１個ずつ設けられる電流検出部である、請求項１３に記載のスイッチング電源回路。
　前記電流検出部は、前記第３接続ノードの後段に配置され、
　前記可変制御部は、
　　前記電流検出部から出力される電流検出信号に基づいて基準電圧を生成する基準電圧生成部と、
　　前記基準電圧に基づいて、前記ゲート駆動電圧となる出力電圧を出力するレギュレータと、
　を、有し、
前記基準電圧生成部は、
前記電流検出信号が印加される第１端を有する第１抵抗と、
前記第１抵抗の第２端と接続される第１端とグランド電位が印加される第２端とを有する第１コンデンサと、
を有する、請求項１６に記載のスイッチング電源回路。
　前記検出部は、前記第３スイッチング素子および前記第４スイッチング素子のそれぞれの温度を検出する温度検出部である、請求項１２または請求項１３のいずれか１項に記載のスイッチング電源回路。
　前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子、および前記第４スイッチング素子は、ＧａＮ（窒化ガリウム）を半導体材料として構成される、請求項１２から請求項１８のいずれか１項に記載のスイッチング電源回路。