WO2020166567A1 - 電子モジュール及び電子モジュールの製造方法 - Google Patents
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- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/165—Containers
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/10—Mounting in enclosures
- H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
- H03H9/1071—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the SAW device
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1205—Capacitor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1206—Inductor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/141—Analog devices
- H01L2924/142—HF devices
- H01L2924/1421—RF devices
- H01L2924/14215—Low-noise amplifier [LNA]
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15158—Shape the die mounting substrate being other than a cuboid
- H01L2924/15159—Side view
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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Definitions
- the present invention generally relates to an electronic module and a method for manufacturing an electronic module, and more particularly, to an electronic module including an electronic element and a semiconductor element and a method for manufacturing the electronic module.
- a surface acoustic wave filter (acoustic wave element) embedded in an insulating layer (first insulating layer) and an electronic component sealed by the insulating layer (second insulating layer)
- a high-frequency module including (for example, refer to Patent Document 1).
- Patent Document 1 lists various filter devices, switches, chip inductors, chip capacitors, power amplifiers, ICs (Integrated Circuits), and the like as the electronic components.
- the semiconductor element is a semiconductor element.
- the generated heat may deteriorate (change) the electrical characteristics of the electronic device.
- An object of the present invention is to provide an electronic module and a method for manufacturing the electronic module, which can suppress deterioration of the electrical characteristics of the electronic element.
- the electronic module includes a semiconductor element, a first insulating layer, an electronic element, and a second insulating layer.
- the first insulating layer covers at least the outer peripheral surface of the semiconductor element.
- the first insulating layer has a first main surface and a second main surface facing each other.
- the electronic element is electrically connected to the semiconductor element and has electrical characteristics.
- the second insulating layer covers at least the outer peripheral surface of the electronic element.
- at least a part of the electronic element and at least a part of the semiconductor element overlap each other in a plan view from the thickness direction of the first insulating layer.
- the electronic module further includes a first intermediate layer and a second intermediate layer. The first intermediate layer is interposed between the electronic element and the semiconductor element.
- the first intermediate layer has a thermal conductivity lower than that of the first insulating layer and that of the second insulating layer.
- the second intermediate layer is interposed between the first insulating layer and the second insulating layer.
- the second intermediate layer has a thermal conductivity lower than that of the first insulating layer and that of the second insulating layer.
- a step is formed between the first main surface of the first insulating layer that is in contact with the second intermediate layer and the one main surface of the semiconductor element that is in contact with the first intermediate layer. is there.
- the distance between the second main surface of the first insulating layer and the first main surface is the second main surface of the first insulating layer and the semiconductor element of the semiconductor element. It is longer than the distance from the 1st major surface.
- An electronic module manufacturing method includes a temporary fixing material forming step, a semiconductor element arranging step, a first insulating layer forming step, a removing step, an intermediate layer forming step, and an electronic element arranging step. And a second insulating layer forming step.
- a temporary fixing material forming step a temporary fixing material having a smaller size in plan view than the one main surface in plan view is formed on one main surface of the support member.
- the semiconductor element arranging step the semiconductor element is arranged on the temporary fixing material with one main surface of the semiconductor element facing the temporary fixing material.
- the first main surface side of the support member covers at least the outer peripheral surface of the semiconductor element, and the first main surface of the support member on the one main surface side and the first main surface side A first insulating layer having a second main surface facing the main surface is formed.
- the support member and the temporary fixing material are removed after the first insulating layer forming step.
- the intermediate layer forming step after the removing step, a first intermediate layer is formed on the one main surface of the semiconductor element, and a second intermediate layer is formed on the first main surface of the first insulating layer.
- an electronic element having electrical characteristics, which is electrically connected to the semiconductor element is provided in at least the first intermediate layer in the thickness direction of the semiconductor element. It is arranged so as to overlap a part and at least a part of the semiconductor element.
- a second insulating layer that covers at least the outer peripheral surface of the electronic element is formed after the electronic element arranging step.
- the temporary fixing material forming step the temporary fixing material is formed in a size corresponding to the one main surface of the semiconductor element.
- both of the first intermediate layer and the second intermediate layer have a thermal conductivity higher than that of both the thermal conductivity of the first insulating layer and the thermal conductivity of the second insulating layer. It is formed using a low material.
- FIG. 1 is a cross-sectional view of the electronic module according to the first embodiment.
- FIG. 2 is an explanatory diagram of a heat transfer path of heat generated in a semiconductor element in the above electronic module.
- FIG. 3 is an explanatory diagram of a heat transfer path of heat generated in a semiconductor element in the above electronic module.
- 4A to 4D are process cross-sectional views for explaining the method for manufacturing the above electronic module.
- 5A to 5D are process cross-sectional views for explaining the method for manufacturing the electronic module of the above.
- 6A to 6D are process cross-sectional views for explaining the method for manufacturing the above electronic module.
- 7A to 7C are process cross-sectional views for explaining the method for manufacturing the above electronic module.
- FIG. 8 is a cross-sectional view of the electronic module according to the first modification of the first embodiment.
- FIG. 9 is a cross-sectional view of the electronic module according to the second modification of the first embodiment.
- FIG. 10 is a cross-sectional view of the electronic module according to the second embodiment.
- FIG. 11 is a cross-sectional view of the electronic module according to the third embodiment.
- the electronic module according to the first embodiment is a high frequency module 1.
- the high frequency module 1 according to the first embodiment includes a plurality of semiconductor elements 2, a first insulating layer 3, a plurality of acoustic wave elements (electronic elements) 4, and a second insulating layer 5.
- the first insulating layer 3 covers at least the outer peripheral surface 23 of each of the plurality of semiconductor elements 2.
- Each of the plurality of acoustic wave elements 4 is electrically connected to at least one corresponding semiconductor element 2 of the plurality of semiconductor elements 2.
- the second insulating layer 5 covers at least the outer peripheral surface 43 of each of the acoustic wave devices 4.
- the high frequency module 1 further includes a first intermediate layer 6 and a second intermediate layer 7.
- the first intermediate layer 6 is interposed between the acoustic wave device 4 and the semiconductor device 2 that overlap with each other in the thickness direction D1 of the first insulating layer 3.
- the second intermediate layer 7 is interposed between the first insulating layer 3 and the second insulating layer 5.
- the high frequency module 1 includes a plurality of metal wiring parts 9.
- the plurality of metal wiring parts 9 are directly connected to the semiconductor element 2.
- the high frequency module 1 further includes a plurality of through electrodes 10.
- Each of the plurality of through electrodes 10 is electrically connected to the corresponding metal wiring part 9 among the plurality of metal wiring parts 9.
- the plurality of through electrodes 10 penetrate the first insulating layer 3.
- the high frequency module 1 further includes a plurality of terminal electrodes 11. Each of the plurality of terminal electrodes 11 is electrically connected to the plurality of through electrodes 10 on a one-to-one basis.
- the high frequency module 1 further includes a plurality of bumps 12. The plurality of bumps 12 are connected to the plurality of terminal electrodes 11 on a one-to-one basis.
- each of the plurality of acoustic wave devices 4 has a plurality of external connection electrodes 45.
- the high-frequency module 1 includes a plurality of wiring portions 141 formed in the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7.
- the wiring layer 14 is composed of the intermediate layer 8 and the plurality of wiring portions 141.
- the high frequency module 1 includes a plurality of mounting electrodes 15 which are electrodes for mounting a plurality of acoustic wave devices 4 and which are formed on the wiring structure portion 14.
- Each of the plurality of mounting electrodes 15 includes one through electrode 10 of the plurality of through electrodes 10 and one of the plurality of metal wirings via one wiring portion 141 of the plurality of wiring portions 141 in the wiring structure portion 14. At least one of the metal wiring portions 9 of the portions 9 is electrically connected.
- the semiconductor element 2 is a semiconductor chip.
- the semiconductor element 2 includes one main surface 21 (hereinafter, also referred to as a first main surface 21), a second main surface 22 opposite to the first main surface 21 in the thickness direction of the semiconductor element 2, and an outer periphery. And a surface 23.
- the first main surface 21 and the second main surface 22 face each other.
- the thickness direction of the semiconductor element 2 and the thickness direction D1 of the first insulating layer 3 are parallel to each other.
- the outer peripheral shape of the semiconductor element 2 when the semiconductor element 2 is viewed from the thickness direction is, for example, a rectangular shape.
- the outer peripheral surface 23 of the semiconductor element 2 includes four side surfaces that connect the first main surface 21 on the acoustic wave element 4 side and the second main surface 22 facing the first main surface 21.
- the outer peripheral shape of the semiconductor element 2 is not limited to the rectangular shape, and may be, for example, a square shape.
- the semiconductor element 2 has a functional unit 27 that generates heat.
- the semiconductor element 2 includes a semiconductor substrate 26 having one main surface 261 and the other main surface 262, a functional portion 27 formed on the one main surface 261 side of the semiconductor substrate 26, a multilayer including a wiring layer and a passivation film.
- the structure portion 28 and the plurality of pad electrodes 25 electrically connected to the function portion 27 are provided.
- the first main surface 21 of the semiconductor element 2 includes the surface of the multilayer structure portion 28 and the surface of each of the plurality of pad electrodes 25.
- the second main surface 22 of the semiconductor element 2 includes the other main surface 262 of the semiconductor substrate 26.
- the semiconductor element 2 is, for example, a power amplifier.
- the functional unit 27 of the semiconductor element 2 has an amplification function.
- the semiconductor substrate 26 is, for example, a GaAs substrate, a Si substrate, an SOI (Silicon On Insulator) substrate, or the like.
- the functional unit 27 also includes transistors such as an HBT (Heterojunction Bipolar Transistor) and an FET (Field Effect Transistor).
- the plurality of pad electrodes 25 include an input terminal and an output terminal.
- the semiconductor element 2 is a power amplifier that amplifies the signal input to the input terminal and outputs the signal from the output terminal.
- the semiconductor element 2 amplifies the signal input to the input terminal and outputs the amplified signal to the SAW filter as the acoustic wave element 4 from the output terminal.
- the semiconductor element 2 is not limited to a power amplifier and may be, for example, a low noise amplifier that amplifies a high frequency signal from an antenna and outputs the amplified high frequency signal to a SAW (Surface Acoustic Wave) filter as the acoustic wave element 4.
- the semiconductor element 2 may be, for example, an IC (Integrated Circuit), MPU (Micro Processing Unit), RF (Radio Frequency) switch, or the like.
- the functional unit 27 of the semiconductor element 2 has a logical function.
- the functional unit 27 includes, for example, a register, an arithmetic circuit, a control circuit, and the like.
- the first insulating layer 3 is a resin structure holding a plurality of semiconductor elements 2.
- the first insulating layer 3 has a plate shape.
- the first insulating layer 3 has a first main surface 31 and a second main surface 32 opposite to the first main surface 31.
- the first main surface 31 and the second main surface 32 face each other.
- the outer peripheral shape of the first insulating layer 3 when viewed from the thickness direction D1 of the first insulating layer 3 is a rectangular shape, but is not limited to this and may be, for example, a square shape.
- the outer size of the first insulating layer 3 is larger than the outer size of the semiconductor element 2 when viewed from the thickness direction D1 of the first insulating layer 3. That is, the area of the first insulating layer 3 when the first insulating layer 3 is viewed from the thickness direction D1 in plan view is larger than the area of the semiconductor element 2 when the semiconductor element 2 is viewed from above in the thickness direction D1. ..
- the first insulating layer 3 has a plurality of recesses 34, each of which houses the semiconductor element 2.
- the plurality of recesses 34 are recessed from the first main surface 31 of the first insulating layer 3.
- the depth of each of the plurality of recesses 34 is larger than the thickness of the corresponding semiconductor element 2 (in other words, accommodated in the recess 34).
- the opening size of each of the plurality of recesses 34 is the same as the outer size of the corresponding semiconductor element 2.
- the first insulating layer 3 covers the outer peripheral surface 23 of the semiconductor element 2 and the second main surface 22 of the semiconductor element 2.
- the first insulating layer 3 is in contact with the outer peripheral surface 23 of the semiconductor element 2 and the second main surface 22.
- the first insulating layer 3 holds the semiconductor element 2 while not covering the first main surface 21 of the semiconductor element 2.
- the inner peripheral surface 340 of the recess 34 of the first insulating layer 3 has a first inner peripheral surface 341 that is in contact with the outer peripheral surface 23 of the semiconductor element 2 and a second inner surface of the first insulating layer 3 that is closer to the second inner peripheral surface 341 than the first inner peripheral surface 341.
- a second inner peripheral surface 342 which is separated from the main surface 32.
- the first insulating layer 3 has electric insulation.
- the first insulating layer 3 contains a resin.
- the first insulating layer 3 contains, for example, a filler mixed with the resin, in addition to the resin.
- the resin is, for example, an epoxy resin.
- the resin is not limited to the epoxy resin, and may be, for example, a polyimide resin, an acrylic resin, a urethane resin, or a silicone resin.
- the material of the filler is, for example, silicon oxide, silicon nitride, aluminum oxide, boron nitride, aluminum nitride, diamond, carbon or the like.
- the first insulating layer 3 may include a black pigment such as carbon black, in addition to the resin and the filler.
- the elastic wave element 4 is an example of an electronic element having electrical characteristics.
- the acoustic wave device 4 is, for example, a SAW filter.
- the semiconductor element 2 electrically connected to the acoustic wave element 4 is, for example, a power amplifier that amplifies a signal that has passed through the SAW filter as the acoustic wave element 4.
- the acoustic wave element 4 may be a duplexer using a SAW filter.
- the electronic module is not limited to the high frequency module 1.
- examples of the electronic device having electrical characteristics include a power device for a high frequency device, a sensor device (physical quantity sensor device) such as a magnetic sensor, an acceleration sensor, a gyro sensor, and an infrared sensor device. .. Since a magnetic sensor, an acceleration sensor, a gyro sensor, and the like are sensor devices that utilize the resonance of a structure, the resonance state is likely to shift greatly when the temperature changes, and the electrical characteristics thereof may deteriorate.
- the infrared sensor is a device that detects heat from the outside depending on whether or not the temperature of the infrared sensor changes, the electrical characteristics of the infrared sensor are likely to deteriorate. Further, in the acoustic wave device and the power supply device for high frequency, the electrical characteristics (specifically, the frequency characteristics) of the acoustic wave element and the high frequency power source device are easily deteriorated when the temperature changes.
- the elastic wave element 4 has one main surface 41 in the thickness direction (hereinafter, also referred to as the first main surface 41) and a second main surface 42 on the opposite side of the first main surface 41 in the thickness direction. And an outer peripheral surface 43.
- the first main surface 41 and the second main surface 42 face each other.
- the outer peripheral shape of the elastic wave element 4 when the elastic wave element 4 is viewed from the thickness direction is, for example, a rectangular shape.
- the outer peripheral surface 43 of the acoustic wave element 4 includes four side surfaces that connect the first principal surface 41 of the acoustic wave element 4 on the semiconductor element 2 side and the second principal surface 42 facing the first principal surface 41.
- the outer peripheral shape of the acoustic wave element 4 is not limited to a rectangular shape, and may be, for example, a square shape.
- the acoustic wave device 4 includes, for example, a piezoelectric substrate 46 and a plurality of IDT (Interdigital Transducer) electrodes 47. Note that, in FIGS. 1 and 2, only two IDT electrodes 47 of the plurality of IDT electrodes 47 are schematically illustrated.
- the piezoelectric substrate 46 has a rectangular shape in a plan view from the thickness direction, but is not limited to this, and may have a square shape, for example.
- the piezoelectric substrate 46 has one main surface 461 and the other main surface 462 which are opposite to each other in the thickness direction.
- the one main surface 461 and the other main surface 462 of the piezoelectric substrate 46 face each other.
- the piezoelectric substrate 46 is, for example, a lithium niobate (LiNbO 3 ) substrate, but is not limited to this, and may be, for example, a lithium tantalate (LiTaO 3 ) substrate, a crystal substrate, or the like.
- the plurality of IDT electrodes 47 are formed on the one main surface 461 of the piezoelectric substrate 46.
- each of the plurality of IDT electrodes 47 constitutes a functional part that generates heat.
- a plurality of surface acoustic wave resonators each including a plurality of IDT electrodes 47 are electrically connected to form a SAW filter.
- the acoustic wave device 4 includes a spacer layer 48 and a cover member 49.
- the spacer layer 48 and the cover member 49 are provided on the one main surface 461 side of the piezoelectric substrate 46.
- the spacer layer 48 surrounds the plurality of IDT electrodes 47 in a plan view from the thickness direction of the piezoelectric substrate 46.
- the spacer layer 48 has a frame shape (rectangular frame shape) in a plan view from the thickness direction of the piezoelectric substrate 46.
- the spacer layer 48 has electrical insulation.
- the material of the spacer layer 48 is, for example, a synthetic resin such as epoxy resin or polyimide.
- the cover member 49 has a flat plate shape. Although the cover member 49 has a rectangular shape in a plan view from the thickness direction of the piezoelectric substrate 46, it is not limited to this and may have a square shape, for example. In the acoustic wave device 4, the outer size of the cover member 49, the outer size of the spacer layer 48, and the outer size of the piezoelectric substrate 46 are substantially the same in a plan view from the thickness direction of the piezoelectric substrate 46.
- the cover member 49 is arranged on the spacer layer 48 so as to face the piezoelectric substrate 46 in the thickness direction of the piezoelectric substrate 46.
- the cover member 49 overlaps with the plurality of IDT electrodes 47 in the thickness direction of the piezoelectric substrate 46 and is separated from the plurality of IDT electrodes 47 in the thickness direction of the piezoelectric substrate 46.
- the cover member 49 has electrical insulation.
- the material of the cover member 49 is, for example, a synthetic resin such as epoxy resin or polyimide.
- the acoustic wave device 4 has a space S1 surrounded by the piezoelectric substrate 46, the spacer layer 48, and the cover member 49.
- the space S1 contains gas.
- the gas is, for example, air, an inert gas (for example, nitrogen gas), or the like.
- the plurality of external connection electrodes 45 include an input terminal, an output terminal and a ground terminal of the SAW filter.
- Each of the plurality of external connection electrodes 45 is, for example, a bump.
- Each bump is, for example, a solder bump.
- Each bump is not limited to a solder bump, and may be, for example, a gold bump.
- the main surface of the cover member 49 opposite to the piezoelectric substrate 46 side constitutes the first main surface 41 of the acoustic wave element 4, and the other main surface 462 of the piezoelectric substrate 46 is the acoustic wave element.
- the second main surface 42 of No. 4 is constituted.
- the outer peripheral surface 43 of the acoustic wave element 4 includes the outer peripheral surface of the piezoelectric substrate 46, the outer peripheral surface of the spacer layer 48, and the outer peripheral surface of the cover member 49.
- each of the plurality of IDT electrodes 47 on the one main surface 461 of the piezoelectric substrate 46 constitutes a functional portion of the acoustic wave element 4.
- the acoustic wave element 4 is arranged so as to at least partially overlap the semiconductor element 2 in a plan view from the thickness direction D1 of the first insulating layer 3.
- the second insulating layer 5 is a sealing layer that seals the plurality of acoustic wave devices 4.
- the second insulating layer 5 covers the first main surface 41, the second main surface 42, and the outer peripheral surface 43 of the plurality of acoustic wave devices 4.
- the second insulating layer 5 has a rectangular shape in a plan view from the thickness direction D1 of the first insulating layer 3, but the second insulating layer 5 is not limited to this and may have a square shape, for example.
- the second insulating layer 5 has substantially the same size as the first insulating layer 3 in a plan view from the thickness direction D1 of the first insulating layer 3.
- the second insulating layer 5 has a first main surface 51 on the first insulating layer 3 side and a second main surface 52 on the opposite side of the first main surface 51.
- the first main surface 51 and the second main surface 52 face each other.
- the second insulating layer 5 has electric insulation.
- the second insulating layer 5 contains a resin.
- the second insulating layer 5 contains, for example, a filler mixed with the resin, in addition to the resin.
- the resin of the second insulating layer 5 is, for example, polyimide resin, benzocyclobutene, polybenzoxazole, phenol resin, silicone resin, or the like.
- the material of the filler is, for example, silicon oxide, silicon nitride, aluminum oxide, boron nitride, aluminum nitride, diamond, carbon or the like.
- the second insulating layer 5 may include a black pigment such as carbon black in addition to the resin and the filler.
- the material of the second insulating layer 5 may be the same as the material of the first insulating layer 3 or may be a different material.
- Each of the plurality of metal wiring sections 9 is electrically connected to one semiconductor element 2 of the plurality of semiconductor elements 2, and is directly connected as shown in FIG. And preferred.
- the metal wiring portion 9 is directly connected to the pad electrode 25 of the semiconductor element 2.
- the metal wiring portion 9 extends on the second inner peripheral surface 342 of the first insulating layer 3 on the one main surface 21 side of the semiconductor element 2.
- the metal wiring portion 9 extends on the second inner peripheral surface 342 in the thickness direction D1 of the first insulating layer 3.
- the metal wiring portion 9 extends up to the first main surface 31 of the first insulating layer 3.
- the metal wiring portion 9 is arranged across the one main surface 21 of the semiconductor element 2, the second inner peripheral surface 342 of the first insulating layer 3, and the first main surface 31 of the first insulating layer 3. ..
- the metal wiring portion 9 includes the one main surface 21 of the semiconductor element 2, the second inner peripheral surface 342 of the first insulating layer 3, and the first main surface 31 of the first insulating layer 3.
- the through electrode 10 is arranged so as to straddle one end face 101. As a result, the metal wiring portion 9 electrically connects the semiconductor element 2 and the through electrode 10.
- the material of the metal wiring part 9 is, for example, a metal layer, an alloy layer, or a laminated body thereof.
- the metal layer is, for example, a copper layer or a laminate of a copper layer and a titanium layer.
- the material of the alloy layer is, for example, a material in which at least one selected from the group consisting of chromium, nickel, iron, cobalt, and zinc is added to copper, or a copper alloy.
- the copper alloy is an alloy containing copper and at least one selected from the group consisting of chromium, nickel, iron, cobalt, and zinc.
- the copper alloy is, for example, a copper-chromium alloy, a copper-nickel alloy, a copper-iron alloy, a copper-cobalt alloy, a copper-zinc alloy, or the like.
- the through electrode 10 is electrically connected to the metal wiring portion 9.
- the penetrating electrode 10 penetrates the first insulating layer 3.
- the through electrode 10 is arranged laterally of the semiconductor element 2 electrically connected to the through electrode 10.
- the through electrode 10 is separated from the outer peripheral surface 23 of the semiconductor element 2.
- the through electrode 10 is separated from the inner peripheral surface 340 of the recess 34 of the first insulating layer 3.
- the plurality of through electrodes 10 are separated from each other.
- the plurality of through electrodes 10 are held by the first insulating layer 3.
- the position and the number of the through electrodes 10 are not particularly limited.
- Each of the plurality of through electrodes 10 has a columnar shape (cylindrical shape).
- Each of the plurality of through electrodes 10 has one end face 101 (hereinafter, also referred to as a first end face 101) and a second end face 102, which are opposite to each other in a direction parallel to the thickness direction D1 of the first insulating layer 3. .. Part of the corresponding metal wiring portion 9 of the plurality of metal wiring portions 9 overlaps the first end surface 101 of each of the plurality of through electrodes 10.
- each of the plurality of through electrodes 10 is electrically connected to the corresponding metal wiring portion 9 of the plurality of metal wiring portions 9.
- each through electrode 10 is, for example, a metal.
- the material of each through electrode 10 is, for example, copper or gold.
- the plurality of terminal electrodes 11 are electrically connected to the plurality of through electrodes 10 on a one-to-one basis.
- the plurality of terminal electrodes 11 are formed on the second end surface 102 of the corresponding through electrode 10 among the plurality of through electrodes 10.
- Each of the plurality of terminal electrodes 11 is, for example, UBM (Under Bump Metal).
- Each terminal electrode 11 has, for example, a laminated structure of a nickel layer on the second end surface 102 of the through electrode 10 and a gold layer on this nickel layer.
- the plurality of bumps 12 are electrically connected to the plurality of terminal electrodes 11 on a one-to-one basis.
- the plurality of bumps 12 are formed on the corresponding terminal electrodes 11 among the plurality of terminal electrodes 11.
- Each bump 12 is, for example, a solder bump.
- Each bump 12 is not limited to a solder bump, but may be a gold bump, for example.
- the plurality of bumps 12 may be directly formed on the second end surface 102 of the corresponding through electrode 10 among the plurality of through electrodes 10.
- the plurality of mounting electrodes 15 are formed on the wiring structure portion 14. Accordingly, the plurality of mounting electrodes 15 are located away from the first main surface 31 of the first insulating layer 3 and the first main surface 21 of the semiconductor element 2 in the thickness direction D1 of the first insulating layer 3. ..
- Each of the plurality of mounting electrodes 15 is, for example, UBM (Under Bump Metal).
- Each mounting electrode 15 has, for example, a laminated structure of a nickel layer on the wiring structure portion 14 and a gold layer on this nickel layer.
- Each mounting electrode 15 is not limited to have a laminated structure and may have a single layer structure.
- the first intermediate layer 6 and the second intermediate layer 7 have electrical insulation properties.
- the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7 is interposed between the first structure body ST1 and the second structure body ST2.
- the first structure ST1 includes a plurality of semiconductor elements 2 and a first insulating layer 3.
- the second structure ST2 includes a plurality of acoustic wave devices 4 and a second insulating layer 5.
- the first intermediate layer 6 is interposed between the acoustic wave element 4 and the semiconductor element 2 that overlap with each other in the thickness direction D1 of the first insulating layer 3.
- the second intermediate layer 7 is interposed between the first main surface 31 of the first insulating layer 3 and the first main surface 51 of the second insulating layer 5.
- the material of the first intermediate layer 6 and the material of the second intermediate layer 7 are the same.
- the first intermediate layer 6 and the second intermediate layer 7 are integrally formed.
- the thermal conductivity of the first intermediate layer 6 and the thermal conductivity of the second intermediate layer 7 are smaller than the thermal conductivity of the first insulating layer 3 and smaller than the thermal conductivity of the second insulating layer 5.
- the material of the first intermediate layer 6 and the second intermediate layer 7 is, for example, resin.
- the materials of the first intermediate layer 6 and the second intermediate layer 7 are polyimide, benzocyclobutene, polybenzoxazole, cyclic olefin resin, phenol resin, maleimide resin, epoxy resin, and thermal conductivity. From the viewpoint of making the ratio smaller, a fillerless resin containing no filler is preferable.
- the first intermediate layer 6 and the second intermediate layer 7 are not limited to the fillerless resin and may include a resin and a filler.
- the insulating layer 3 may be a layer having a thermal conductivity smaller than that of the insulating layer 3.
- the first intermediate layer 6 and the second intermediate layer 7 for example, even when the same resin and the same filler as the second insulating layer 5 are included, by reducing the content ratio of the filler, for example, , A layer having a thermal conductivity smaller than that of the second insulating layer 5.
- the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7 has a planar main surface 81 on the second insulating layer 5 side.
- the main surface 81 of the intermediate layer 8 includes a main surface 61 of the first intermediate layer 6 on the second insulating layer 5 side and a main surface 71 of the second intermediate layer 7 on the second insulating layer 5 side. I'm out.
- the wiring structure section 14 is interposed between the plurality of mounting electrodes 15 and the plurality of semiconductor elements 2, the first insulating layer 3, and the plurality of metal wiring sections 9.
- the wiring structure portion 14 has a plurality of first main surfaces 31 of the first insulating layer 3, the first main surface 21 of each of the plurality of semiconductor elements 2, and a plurality of the plurality of semiconductor elements 2 in a plan view from the thickness direction D1 of the first insulating layer 3. It overlaps with the metal wiring portion 9.
- the wiring structure portion 14 includes a plurality of wiring portions 141 corresponding to the plurality of mounting electrodes 15, and an intermediate layer 8 as an insulating portion that electrically insulates the plurality of wiring portions 141 from each other.
- Each of the plurality of mounting electrodes 15 is formed on the corresponding wiring portion 141 of the plurality of wiring portions 141, and the corresponding metal wiring portion of the plurality of metal wiring portions 9 is interposed via the wiring portion 141. 9 and the like are electrically connected.
- the wiring structure unit 14 includes one wiring layer and two electrical insulation layers.
- the wiring layer is patterned into a predetermined pattern and includes a plurality of conductor portions corresponding to each of the plurality of wiring portions 141.
- the intermediate layer 8 in the wiring structure portion 14 includes a plurality of electrically insulating layers.
- the material of the wiring layer is, for example, copper, but is not limited to this.
- the material of each electrically insulating layer is the same as the material of the intermediate layer 8.
- the numbers of the wiring layers and the electric insulation layers in the wiring structure portion 14 are not particularly limited, and may be one or plural.
- the first main surface 31 of the first insulating layer 3 which is in contact with the second intermediate layer 7 and the first main surface of the semiconductor element 2 which is in contact with the first intermediate layer 6 There is a step between 21 and 21.
- the distance L1 (see FIGS. 2 and 3) between the second main surface 32 and the first main surface 31 of the first insulating layer 3 is the first insulation layer. It is longer than the distance L2 (see FIGS. 2 and 3) between the second major surface 32 of the layer 3 and the one major surface 21 of the semiconductor element 2.
- the shortest distance L6 (see FIGS. 2 and 3) between the main surface 21 of the semiconductor element 2 and the main surface 61 of the first intermediate layer 6 on the acoustic wave element 4 side is the same as that of the first insulating layer 3. It is longer than the shortest distance L7 (see FIGS. 2 and 3) between the first principal surface 31 and the principal surface 71 of the second intermediate layer 7 on the acoustic wave element 4 side.
- the following first to fifteenth steps are sequentially performed.
- the support member 110 is prepared as shown in FIG. 4A.
- the conductive layer 113 is provided over the support 111 with the adhesive layer 112 interposed therebetween. That is, in the first step, the conductive layer 113 is indirectly provided on the support 111.
- the main surface of the conductive layer 113 opposite to the support 111 side forms one main surface 114 of the support member 110.
- the support member 110 includes a support 111, an adhesive layer 112, and a conductive layer 113.
- the support 111 is made of, for example, a glass epoxy material.
- the adhesive layer 112 is made of, for example, an acrylic adhesive material.
- the adhesive layer 112 is directly provided on the support 111.
- the material of the conductive layer 113 is, for example, copper or nickel, but is not limited to this, and at least two kinds of materials selected from the group consisting of copper, chromium, nickel, iron, cobalt, zinc, palladium, and platinum may be used. It may be an alloy containing.
- the conductive layer 113 has a thickness of, for example, 20 ⁇ m.
- the support 111 is not limited to the glass epoxy material and may be made of, for example, a PET film, a PEN film, a polyimide film, a metal plate, a ceramic substrate, or the like.
- the first step constitutes a supporting member preparing step.
- the support member preparing step is a step of preparing the support member 110 including the support 111 and the conductive layer 113 indirectly provided on the support 111.
- a photoresist layer 115 having a plurality of openings 116 is formed on one main surface 114 of the support member 110.
- a photoresist layer 115 having a plurality of openings 116 is formed by using the photolithography technique.
- the plurality of openings 116 are formed in the photoresist layer 115 in the formation planned regions of the plurality of conductor pillars 100 (see FIG. 4C) corresponding to the plurality of through electrodes 10 one-to-one.
- the plurality of openings 116 expose portions of the conductive layer 113 that serve as bases of the conductive pillars 100.
- the plurality of conductor pillars 100 are a source of the plurality of through electrodes 10.
- Each of the plurality of conductor pillars 100 has a columnar shape (here, a cylindrical shape).
- a plurality of conductor pillars 100 are formed on one main surface 114 of the support member 110.
- the plurality of conductor pillars 100 are formed by electrolytic plating.
- electricity is applied between the anode arranged to face the photoresist layer 115 and the cathode formed of the conductive layer 113 through a plating solution containing copper sulfate, and the plurality of conductor pillars 100 are formed.
- the plating solution contains, for example, a surfactant, a leveling agent, a plating brightener and a defoaming agent in addition to copper sulfate.
- the photoresist layer 115 is removed.
- the photoresist layer 115 is stripped using an organic solvent or the like, and then a small amount of residue, deposits, or the like is removed by oxygen plasma.
- a plurality of temporary fixing members 120 having a smaller size in plan view than the one main surface 114 in plan view are formed on one main surface 114 of the support member 110.
- the plurality of temporary fixing materials 120 are resin adhesive layers for temporarily fixing the plurality of semiconductor elements 2 corresponding to each other one by one.
- the size (outer size in plan view) of each of the plurality of temporary fixing members 120 for example, the size (outer size in plan view) of the semiconductor element 2 when the corresponding semiconductor element 2 is temporarily fixed Decide so that they are approximately the same size.
- the resin adhesive layer is formed of, for example, a photosensitive positive resist.
- the fifth step constitutes a temporary fixing material forming step.
- the temporary fixing material forming step is a step of forming the temporary fixing material 120 smaller than the one main surface 114 on the one main surface 114 of the support member 110.
- the corresponding semiconductor element 2 of the plurality of semiconductor elements 2 is temporarily fixed on the plurality of temporary fixing members 120. More specifically, in the sixth step, the first main surfaces 21 of the plurality of semiconductor elements 2 are made to face the temporary fixing members 120 corresponding to the temporary fixing members 120 in a one-to-one correspondence among the plurality of temporary fixing members 120, and are arranged on the temporary fixing members 120. By doing so, the plurality of semiconductor elements 2 are temporarily fixed on the one main surface 114 of the support member 110. Due to the thickness of the temporary fixing material 120 interposed between the one main surface 114 of the support member 110 and the one main surface 21 of the semiconductor element 2, the first main surface 31 of the first insulating layer 3 in FIGS.
- the sixth step constitutes a semiconductor element placement step.
- the semiconductor element arranging step is a step of arranging the semiconductor element 2 on the temporary fixing material 120 with the one main surface 21 of the semiconductor element 2 facing the temporary fixing material 120.
- the plurality of semiconductor elements 2 may be temporarily fixed to one temporary fixing material 120, not only when the plurality of semiconductor elements 2 are in one-to-one correspondence with the plurality of temporary fixing materials 120.
- the first insulating layer (resin structure) 3 is formed on the one main surface 114 of the support member 110.
- the first insulating layer 3 is formed by a press forming method.
- the method for forming the first insulating layer 3 is not limited to the press molding method.
- the first insulating layer 3 may be molded by using, for example, a dispensing method, a printing method, a transfer molding method or the like.
- the first insulating layer 3 is formed on the main surface 114 of the supporting member 110, the plurality of conductor pillars 100, and the outer peripheral surface 23 and the second main surface 22 of each of the plurality of semiconductor elements 2. Mold to cover.
- the recess 34 is formed in the first insulating layer 3.
- the seventh step constitutes the first insulating layer forming step.
- the one main surface 114 side of the support member 110 covers at least the outer peripheral surface 23 of the semiconductor element 2, and the first main surface 31 and the first main surface 31 side of the support member 110 on the one main surface 114 side. It is a step of forming the first insulating layer 3 having the second main surface 32 facing the main surface 31.
- the thickness of the first insulating layer 3 formed in the seventh step is larger than the thickness of the first insulating layer 3 in the high frequency module 1. As a result, a part of the first insulating layer 3 is interposed between the second main surface 32 of the first insulating layer 3 formed in the seventh step and the conductor pillar 100.
- the support 111 and the adhesive layer 112 are removed from the structure shown in FIG. 5C. Thereby, in the eighth step, the conductive layer 113 is exposed.
- the adhesive force of the adhesive layer 112 is reduced and the support 111 is removed (peeled).
- the adhesive layer 112 is formed by, for example, heat-foaming or an adhesive whose adhesive force can be reduced by ultraviolet rays.
- the conductive layer 113 is removed from the structure of FIG. 5D, and further, the plurality of temporary fixing materials 120 are removed.
- the conductive layer 113 is removed by etching, for example.
- the temporary fixing material 120 is exposed and then developed to remove the temporary fixing material 120.
- a step corresponding to the thickness of the temporary fixing material 120 is formed between the first main surface 31 of the first insulating layer 3 and the first main surface 21 of the semiconductor element 2.
- the removal step of removing the support member 110 and the temporary fixing material 120 is configured by the eighth step and the ninth step after the first insulating layer forming step. There is.
- the plurality of metal wiring parts 9 and the first intermediate layer 6 are provided on the first main surface 31 side of the first insulating layer 3 and the first main surface 21 side of the semiconductor element 2.
- the wiring structure portion 14 including the second intermediate layer 7 and the plurality of mounting electrodes 15 are formed.
- the metal wiring portion 9 is formed, the corresponding pad electrode 25 of the semiconductor element 2, the second inner peripheral surface 342 of the recess 34 accommodating the semiconductor element 2, and the first insulating layer are formed.
- the metal wiring portion 9 is formed so as to extend over the first main surface 31 of No. 3 and the end surface of the corresponding conductor pillar 100.
- the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7 in the wiring structure portion 14 for example, an electrically insulating layer patterned by using a photolithography technique.
- a patterned wiring layer is formed by using a photolithography technique and an etching technique.
- the step of forming the intermediate layer 8 in the tenth step constitutes the intermediate layer forming step.
- the intermediate layer forming step after the removing step, the first intermediate layer 6 is formed on the one main surface 21 of the semiconductor element 2, and the second intermediate layer 7 is formed on the first main surface 31 of the first insulating layer 3. It is a process of forming.
- the eleventh step as shown in FIG. 6C, a plurality of acoustic wave elements 4 (electronic elements) are mounted on the structure shown in FIG. 6B.
- the plurality of external connection electrodes 45 of the acoustic wave device 4 are arranged on the corresponding plurality of mounting electrodes 15 and electrically and mechanically connected.
- the eleventh step constitutes an electronic element placement step.
- the electronic element arranging step after the intermediate layer forming step, the acoustic wave element 4 electrically connected to the semiconductor element 2 is provided in at least a part of the first intermediate layer 6 and the semiconductor element 2 in the thickness direction of the semiconductor element 2. Is a step of arranging so as to overlap at least a part of.
- the second insulating layer 5 that covers the plurality of acoustic wave devices 4 is formed.
- the second insulating layer 5 is formed so as to cover at least the outer peripheral surface 43 of each of the plurality of acoustic wave devices 4.
- the second insulation is performed so as to cover the outer peripheral surface 43, the second main surface 42, and the first main surface 41 of each of the plurality of acoustic wave elements 4.
- Form layer 5 In the twelfth step, the plurality of acoustic wave devices 4 are sealed with the second insulating layer 5.
- the twelfth step constitutes the second insulating layer forming step.
- the second insulating layer forming step is a step of forming the second insulating layer 5 that covers at least the outer peripheral surface 43 of the acoustic wave element 4 after the electronic element arranging step.
- the first insulating layer 3 is polished from the second main surface 32 side of the first insulating layer 3 until the thickness of the first insulating layer 3 becomes a predetermined value.
- the first insulation layer is exposed so that the tip end surface of each conductor pillar 100 is exposed and the second main surface 32 of the first insulation layer 3 is substantially flush with the tip end surface of each conductor pillar 100.
- Polish 3 it is essential that the tip end surface of each conductor pillar 100 is exposed, and it is not essential that the tip end surface of each conductor pillar 100 and the second main surface 32 of the first insulating layer 3 be flush. Absent.
- the plurality of through electrodes 10 are formed from the corresponding conductor pillars 100 of the plurality of conductor pillars 100.
- a plurality of terminal electrodes 11 and a plurality of bumps 12 are formed.
- the plurality of terminal electrodes 11 are formed by using, for example, sputtering or plating, a photolithography technique, and an etching technique.
- the support member 110 having a size capable of forming an assembly of a plurality of high frequency modules 1 is used as the support member 110 in the first step, and the first to fourteenth steps are performed.
- the process up to the step it is possible to form a structure that is a base of the plurality of high-frequency modules 1.
- the structure (see FIG. 7B) that is the source of the high frequency modules 1 is separated into individual high frequency modules 1.
- the fifteenth step is a dicing step.
- the high frequency modules 1 are obtained.
- dicing is performed using a dicing blade, but the present invention is not limited to this, and dicing may be performed using a laser, for example.
- the first main surface 31 of the first insulating layer 3 which is in contact with the second intermediate layer 7 and the one main surface 21 of the semiconductor element 2 which is in contact with the first intermediate layer 6 are provided. There is a step between them, and in the thickness direction D1 of the first insulating layer 3, the distance L1 between the second main surface 32 and the first main surface 31 of the first insulating layer 3 is equal to that of the first insulating layer 3. It is longer than the distance L2 between the second main surface 32 and the one main surface 21 of the semiconductor element 2.
- the heat generated in the semiconductor element 2 is less likely to be transmitted to the acoustic wave element 4, and the electrical characteristics (for example, frequency characteristics) of the acoustic wave element 4 deteriorate (change). Can be suppressed.
- FIGS. 2 and 3 are diagrams for explaining a transfer path of a part of heat generated in the semiconductor element 2.
- FIGS. 2 and 3 are views showing one high-frequency module 1 in different cross sections.
- some heat transfer paths are schematically indicated by the edging arrows.
- the heat generated in the semiconductor element 2 is the heat generated in the functional unit 27.
- a step is formed between the first main surface 31 of the first insulating layer 3 which is in contact with the second intermediate layer 7 and the first main surface 21 of the semiconductor element 2 which is in contact with the first intermediate layer 6.
- heat transferred from the semiconductor element 2 to the acoustic wave element 4 is reduced, thermal expansion of the piezoelectric substrate 46 of the acoustic wave element 4 is suppressed, and the frequency characteristic of the acoustic wave element 4 is suppressed. Is less likely to decrease.
- the high frequency module 1 can suppress the influence of heat generated in the semiconductor element 2 on the acoustic wave element 4 while achieving a low profile.
- the high-frequency module 1 when the thermal conductivity of each of the first insulating layer and the second insulating layer is reduced to suppress the influence of heat generated in the semiconductor element on the acoustic wave element.
- the ratio of the heat reaching the acoustic wave element side does not decrease so much, the heat is trapped inside the semiconductor element, and the temperature of the semiconductor element easily rises.
- the high-frequency module 1 according to the first embodiment can suppress the influence of heat generated in the semiconductor element 2 on the acoustic wave element 4, and can suppress the temperature rise of the semiconductor element 2. ..
- the method for manufacturing the high frequency module 1 according to the first embodiment can provide the high frequency module 1 that can suppress the deterioration of the electrical characteristics (for example, frequency characteristics) of the acoustic wave device 4.
- the high frequency module 1 further includes a metal wiring portion 9 directly connected to the semiconductor element 2.
- the metal wiring portion 9 extends on the second inner peripheral surface 342 of the first insulating layer 3 on the one main surface 21 side of the semiconductor element 2.
- the high-frequency module 1 according to the first embodiment further includes a penetrating electrode 10 that is electrically connected to the metal wiring portion 9 and penetrates the first insulating layer 3.
- a penetrating electrode 10 that is electrically connected to the metal wiring portion 9 and penetrates the first insulating layer 3.
- the high-frequency module 1a according to Modification 1 differs from the high-frequency module 1 according to the first embodiment in that the first intermediate layer 6a is provided instead of the first intermediate layer 6 of the high-frequency module 1 according to the first embodiment. To do. Regarding the high-frequency module 1a according to the first modification, the same components as those of the high-frequency module 1 according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
- the second intermediate surface is formed on the main surface 81a of the intermediate layer 8a.
- the main surface 61a of the first intermediate layer 6a is recessed from the main surface 71 of the layer 7.
- the intermediate layer 8a includes a first intermediate layer 6a and a second intermediate layer 7.
- the material of the first intermediate layer 6a is the same as the material of the first intermediate layer 6 of the high-frequency module 1 according to the first embodiment.
- the shortest distance L 6 between the one principal surface 21 of the semiconductor element 2 and the principal surface 61 a of the first intermediate layer 6 a on the acoustic wave element 4 side is the first insulating layer 3 It is longer than the shortest distance L7 between the first principal surface 31 and the principal surface 71 of the second intermediate layer 7 on the acoustic wave element 4 side.
- the high-frequency module 1b according to Modification 2 is extended from a portion overlapping with the through electrode 10 in the metal wiring portion 9 to the side opposite to the semiconductor element 2 side in a plan view from the thickness direction D1 of the first insulating layer 3.
- the high frequency module 1 according to the first embodiment is different from the high frequency module 1 in that it has a metal portion 93 that is formed.
- the metal wiring portion 9 extends to a region overlapping the bump 12 in the thickness direction D1 of the first insulating layer 3.
- the metal part 93 in the high frequency module 1b according to the second modification is further extended to a region that does not overlap the bump 12 in the thickness direction D1 of the first insulating layer 3.
- the shape of the metal portion 93 in the plan view from the thickness direction D1 of the first insulating layer 3 is linear, but is not limited to linear.
- the high frequency module 1b according to the second modification includes the metal portion 93, the heat generated in the semiconductor element 2 is less likely to be transmitted to the elastic wave element 4 as compared with the high frequency module 1 according to the first embodiment, and thus the elastic wave element 4 is reduced. It is possible to suppress the deterioration of the electrical characteristics of the.
- the heat is emitted from the first main surface 21 of the semiconductor element 2 and is transferred to the first intermediate layer 6.
- the heat toward the incoming acoustic wave element 4 side easily escapes to the first insulating layer 3 through the second inner peripheral surface 342 of the first insulating layer 3.
- the heat transferred from the semiconductor element 2 to the acoustic wave element 4 is reduced, and the electrical characteristics of the acoustic wave element 4 are less likely to be deteriorated.
- part of the heat generated in the semiconductor element 2 is easily transferred from the metal portion 93 to the second main surface 32 side of the first insulating layer 3.
- the heat transfer path from the metal portion 93 is schematically shown by an outline arrow.
- the high-frequency module 1c according to the second embodiment is different from the high-frequency module 1 according to the first embodiment in that the high-frequency module 1c further includes a second metal wiring portion 16 in addition to the metal wiring portion 9 (hereinafter, also referred to as the first metal wiring portion 9). Is different from.
- the same components as those of the high-frequency module 1 according to the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
- the second metal wiring portion 16 is formed on the second main surface 32 side of the first insulating layer 3 and is electrically connected to the through electrode 10. Therefore, the second metal wiring portion 16 is electrically connected to the first metal wiring portion 9 via the through electrode 10.
- the second metal wiring portion 16 is arranged across the second main surface 32 of the first insulating layer 3 and the second end surface 102 of the through electrode 10.
- the high frequency module 1c according to the second embodiment includes a plurality of second metal wiring portions 16 instead of the plurality of terminal electrodes 11 of the high frequency module 1 according to the first embodiment.
- the plurality of bumps 12 are arranged on the corresponding second metal wiring portion 16 among the plurality of second metal wiring portions 16. At least one bump 12 of the plurality of bumps 12 is arranged so as not to overlap the through electrode 10 but to overlap the semiconductor element 2 in a plan view from the thickness direction D1 of the first insulating layer 3.
- the second metal wiring portion 16 constitutes a rewiring portion that makes the positions of the through electrode 10 and the bump 12 different in a plan view from the thickness direction D1 of the first insulating layer 3.
- the second metal wiring portion 16 and the bump 12 are arranged so as to overlap the semiconductor element 2 in the thickness direction D1 of the first insulating layer 3, so that the semiconductor element 2 is generated.
- the generated heat becomes more difficult to be transmitted to the acoustic wave device 4.
- the second metal wiring portion 16 is not arranged so as to overlap the semiconductor element 2 in a plan view from the thickness direction D1, the second metal wiring portion 16 is not disposed so as to overlap with the second main surface of the first insulating layer 3. If it is formed on the side of 32 and the second metal wiring portion 16 is electrically connected to the through electrode 10, the effect of suppressing the temperature rise of the acoustic wave device 4 can be obtained.
- the high frequency module according to the modified example of the second embodiment further includes the third insulating layer formed on the second main surface 32 of the first insulating layer 3 in the high frequency module 1c according to the second embodiment.
- a part of the third insulating layer is interposed between a part of the second metal wiring part 16 and the second main surface 32 of the first insulating layer 3.
- the third insulating layer may be formed directly on the second main surface 32 of the first insulating layer 3 and on the second main surface 22 of the semiconductor element 2.
- the material of the third insulating layer is, for example, polyimide resin or the like.
- the high-frequency module 1d according to the third embodiment differs from the high-frequency module 1 according to the first embodiment in that the high-frequency module 1d according to the third embodiment further includes an electronic component 17 held by the first insulating layer 3 in addition to the semiconductor element 2.
- the same components as those of the high-frequency module 1 according to the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
- the dimension of the electronic component 17 in the thickness direction D1 of the first insulating layer 3 is larger than the thickness of the semiconductor element 2.
- the electronic component 17 is, for example, a passive element such as an inductor or a capacitor.
- the heat generated in the semiconductor element 2 is less likely to be transmitted to the acoustic wave element 4, and the deterioration of the electrical characteristics of the acoustic wave element 4 is suppressed. It becomes possible to do.
- the distance L2 between the second main surface 32 of the first insulating layer 3 and the one main surface 21 of the semiconductor element 2 is arranged between the second main surface 32 and the first main surface 31 of the first insulating layer 3 having a longer distance L1 (see FIG. 3). doing. Therefore, the height of the high frequency module 1d can be reduced as compared with the case where the electronic component 17 is arranged when the first insulating layer 3 has no step.
- the first to third embodiments described above are only one of various embodiments of the present invention.
- the first to third embodiments and the like can be variously modified according to the design and the like as long as the object of the present invention can be achieved.
- the number of semiconductor elements 2 is not limited to a plurality and may be one.
- the number of elastic wave elements 4 is not limited to a plurality, and may be one.
- the first intermediate layer 6 of the first intermediate layer 6 and the second intermediate layer 7 may be a gas layer.
- at least a part of the outer circumference of the second intermediate layer 7 is the outer circumference of the first insulating layer 3 and the second insulating layer 5 in a plan view from the thickness direction D1 of the first insulating layer 3. It may be located inside at least one of the outer circumference.
- the first insulating layer 3 has the recess 34 that houses the semiconductor element 2, but may have a through hole that houses the semiconductor element 2 instead of the recess 34.
- the first insulating layer 3 covers only the outer peripheral surface 23 of the first main surface 21, the second main surface 22, and the outer peripheral surface 23 of the semiconductor element 2.
- the inner peripheral surface of the through hole in the first insulating layer 3 has a first inner peripheral surface in contact with the outer peripheral surface 23 of the semiconductor element 2 and a second main surface of the first insulating layer 3 more than the first inner peripheral surface. A second inner peripheral surface remote from the surface 32.
- the elastic wave filter that constitutes the elastic wave element 4 is not limited to a SAW filter that uses surface acoustic waves, but may be an elastic wave filter that uses boundary acoustic waves, plate waves, or the like. Further, the structure of the acoustic wave device 4 is not limited to the example of FIG. For example, the acoustic wave device 4 may be a SAW filter having a structure different from that of FIG.
- the elastic wave element 4 may be a BAW (Bulk Acoustic Wave) filter that uses an elastic bulk wave.
- the BAW filter includes a substrate and a plurality of BAW resonators.
- the BAW resonator includes a first electrode, a piezoelectric film, and a second electrode.
- the first electrode is formed on the substrate.
- the piezoelectric film is formed on the first electrode.
- the second electrode is formed on the piezoelectric film.
- the substrate in the BAW filter includes, for example, a silicon substrate and an electric insulating film formed on the silicon substrate.
- the electric insulating film is, for example, a silicon oxide film.
- the piezoelectric film is made of lead zirconate titanate (PZT), for example.
- the substrate of the BAW filter has a cavity on the side opposite to the piezoelectric film side of the first electrode.
- the BAW resonator is an FBAR (Film Bulk Acoustic Resonator).
- FBAR Flexible Bulk Acoustic Resonator
- each of the plurality of BAW resonators constitutes a functional unit.
- the BAW resonator is not limited to the FBAR and may be, for example, an SMR (Solidly Mounted Resonator).
- the semiconductor element 2 is not limited to an active element, and may be, for example, a switch IC (Integrated Circuit) including a plurality of semiconductor switches.
- Each semiconductor switch is, for example, an FET (Field Effect Transistor).
- the high frequency module 1 may not include the through electrode 10, the terminal electrode 11 and the bump 12. In this case, for example, a part of the metal wiring portion 9 extending to the first main surface 31 of the first insulating layer 3 may be exposed without being covered with the second insulating layer 5. Further, in this case, in the method of manufacturing the high frequency module 1, the above-described second step of forming the photoresist layer 115 (see FIG. 4B), the third step of forming the conductor pillar 100 (see FIG. 4C), and the photoresist layer. Fourth step of removing 115 (see FIG. 4D), thirteenth step of polishing the first insulating layer 3 (see FIG. 7A), and fourteenth step of forming the terminal electrode 11 and the bump 12 (see FIG. 7B). Becomes unnecessary.
- the conductive layer 113 is indirectly provided on the support 111, but the present invention is not limited to this, and the conductive layer 113 is directly provided on the support 111. May be.
- the electronic module (high-frequency module 1; 1a; 1b; 1c; 1d) includes a semiconductor element (2), a first insulating layer (3), an electronic element (acoustic wave element 4), and 2 insulating layers (5).
- the first insulating layer (3) covers at least the outer peripheral surface (23) of the semiconductor element (2).
- the first insulating layer (3) has a first main surface (31) and a second main surface (32) facing each other.
- the electronic element (acoustic wave element 4) is electrically connected to the semiconductor element (2).
- the electronic element (acoustic wave element 4) has electrical characteristics.
- the second insulating layer (5) covers at least the outer peripheral surface (43) of the electronic element (acoustic wave element 4).
- the electronic module (high-frequency module 1; 1a; 1b; 1c; 1d), at least a part of the electronic element (acoustic wave element 4) in plan view from the thickness direction (D1) of the first insulating layer (3). At least a part of the semiconductor element (2) overlaps.
- the electronic module (high frequency module 1; 1a; 1b; 1c; 1d) further includes a first intermediate layer (6; 6a) and a second intermediate layer (7).
- the first intermediate layer (6; 6a) is interposed between the electronic element (acoustic wave element 4) and the semiconductor element (2).
- the first intermediate layer (6; 6a) has a thermal conductivity lower than that of the first insulating layer (3) and that of the second insulating layer (5).
- the second intermediate layer (7) is interposed between the first insulating layer (3) and the second insulating layer (5).
- the second intermediate layer (7) has a thermal conductivity lower than the thermal conductivity of the first insulating layer (3) and the thermal conductivity of the second insulating layer (5).
- the electronic module high-frequency module 1; 1a; 1b; 1c; 1d
- the first principal surface (31) in contact with the second intermediate layer (7) in the first insulating layer (3) and in the semiconductor element (2) There is a step between the one main surface (21) in contact with the first intermediate layer (6; 6a).
- the second main surface (32) and the first main surface (31) of the first insulating layer (3) In the electronic module (high frequency module 1; 1a; 1b; 1c; 1d), in the thickness direction (D1), the second main surface (32) and the first main surface (31) of the first insulating layer (3) The distance (L1) is longer than the distance (L2) between the second main surface (32) of the first insulating layer (3) and the one main surface (21) of the semiconductor element (2).
- the electronic module high-frequency module 1; 1a; 1b; 1c; 1d
- the first intermediate layer (6; 6a) contains a resin.
- the shortest distance (L6) between one main surface (21) of the semiconductor element (2) and the main surface (61; 61a) of the first intermediate layer (6; 6a) on the electronic element (acoustic wave element 4) side is: It is longer than the shortest distance (L7) between the first main surface (31) of the first insulating layer (3) and the main surface (71) of the second intermediate layer (7) on the acoustic wave device (4) side.
- the main surface (61; 61a) of the first intermediate layer (6; 6a) on the electronic element (acoustic wave element 4) side It becomes possible to suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4) regardless of the shape.
- the electronic module (high-frequency module 1; 1a; 1b; 1c; 1d) according to the third aspect further includes a metal wiring part (9) in the first or second aspect.
- the metal wiring portion (9) is electrically connected to the semiconductor element (2).
- the first insulating layer (3) has a recess (34) accommodating the semiconductor element (2).
- the inner peripheral surface (340) of the recess (34) of the first insulating layer (3) has a first inner peripheral surface (341) in contact with the outer peripheral surface (23) of the semiconductor element (2) and a first inner peripheral surface.
- the metal wiring portion (9) extends on the second inner peripheral surface (342) of the first insulating layer (3) on the one main surface (21) side of the semiconductor element (2).
- the heat generated in the semiconductor element (2) is easily transferred to the metal wiring portion (9), and the electronic element (elasticity) It becomes difficult to transmit to the wave element 4), and it is possible to further suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4).
- the metal wiring portion (9) has the first main surface (31) of the first insulating layer (3). ) It extends to the top.
- heat generated in the semiconductor element (2) is less likely to be transmitted to the electronic element (acoustic wave element 4), and the electronic element (elasticity element) is reduced. It is possible to further suppress the deterioration of the electrical characteristics of the wave element 4).
- the electronic module (high frequency module 1; 1a; 1b; 1c; 1d) according to the fifth aspect further includes a through electrode (10) in the fourth aspect.
- the through electrode (10) is electrically connected to the metal wiring portion (9).
- the penetrating electrode (10) penetrates the first insulating layer (3).
- the heat generated in the semiconductor element (2) is less likely to be transferred to the electronic element (acoustic wave element 4), and the electronic element It is possible to further suppress the deterioration of the electrical characteristics of (acoustic wave element 4).
- the electronic module (high-frequency module 1c) according to the sixth aspect further includes a second metal wiring section (16) in addition to the first metal wiring section as the metal wiring section (9) in the fifth aspect.
- the second metal wiring part (16) is formed on the second main surface (32) side of the first insulating layer (3) and is electrically connected to the through electrode (10).
- the heat generated in the semiconductor element (2) is less likely to be transferred to the electronic element (acoustic wave element 4), and the electricity of the electronic element (acoustic wave element 4) is reduced. It is possible to further suppress the deterioration of the physical characteristics.
- the semiconductor element (2) has a functional portion (27). ..
- One main surface (21) of the semiconductor element (2) is a surface on which the functional portion (27) is formed.
- the distance between the functional part (27) of the semiconductor element (2) and the electronic element (acoustic wave element 4) is shortened. Although it is achieved, the heat generated in the semiconductor element (2) is less likely to be transferred to the electronic element (acoustic wave element 4), and it is possible to suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4).
- the electronic element in any one of the first to seventh aspects, includes a functional unit (IDT). Electrode 47). The functional portion of the electronic element (acoustic wave element 4) faces the semiconductor element (2) side.
- the electronic module high-frequency module 1; 1a; 1b; 1c; 1d
- the heat generated in the semiconductor element (2) is less likely to be transferred to the functional portion of the electronic element (acoustic wave element 4), and it is possible to suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4).
- the first insulating layer (3) contains a filler. It is a resin layer.
- the first insulating layer is different from the case where the first insulating layer (3) is a resin layer containing no filler.
- the thermal conductivity of (3) can be increased, and the heat generated in the semiconductor element (2) can be easily released.
- the first intermediate layer (6; 6a) and the second intermediate layer. (7) is a fillerless resin layer.
- each of the first intermediate layer (6; 6a) and the second intermediate layer (7) is a resin containing a filler.
- the thermal conductivity of the first intermediate layer (6; 6a) and the thermal conductivity of the second intermediate layer (7) can be made smaller than in the case of a layer, and the heat generated in the semiconductor element (2) can be reduced. It becomes difficult to be transmitted to the electronic element (acoustic wave element 4) side.
- An electronic module manufacturing method is a temporary fixing material forming step, a semiconductor element arranging step, a first insulating layer forming step, a removing step, an intermediate layer forming step, an electronic element arranging step, A second insulating layer forming step.
- a temporary fixing material (120) having a smaller size in plan view than the one main surface (114) in plan view is formed on one main surface (114) of the support member (110).
- the semiconductor element (2) is arranged on the temporary fixing material (120) with one main surface (21) of the semiconductor element (2) facing the temporary fixing material (120).
- a first insulating layer (3) that covers at least the outer peripheral surface (23) of the semiconductor element (2) is formed on one main surface (114) side of the support member (110).
- the first insulating layer (3) has a first main surface (31) on one main surface (114) side of the support member (110) and a second main surface (32) facing the first main surface (31).
- the support member (110) and the temporary fixing material (120) are removed after the first insulating layer forming step.
- the intermediate layer forming step after the removing step, the first intermediate layer (6; 6a) is formed on the one main surface (21) of the semiconductor element (2) and the first main layer of the first insulating layer (3) is formed.
- a second intermediate layer (7) is formed on the surface (31).
- an electronic element (acoustic wave element 4) having electrical characteristics, which is electrically connected to the semiconductor element (2), is attached in the thickness direction of the semiconductor element (2).
- the first intermediate layer (6; 6a) and at least a part of the semiconductor element (2) are overlapped with each other.
- the second insulating layer forming step the second insulating layer (5) covering at least the outer peripheral surface (43) of the electronic element (acoustic wave element 4) is formed after the electronic element arranging step.
- the temporary fixing material (120) is formed in a size corresponding to one main surface (21) of the semiconductor element (2).
- both the first intermediate layer (6; 6a) and the second intermediate layer (7) have a thermal conductivity of the first insulating layer (3) and a thermal conductivity of the second insulating layer (5). And a material having a lower thermal conductivity than both materials.
- High frequency module (electronic module) 2 Semiconductor element 21 One main surface (first main surface) 22 2nd principal surface 23 outer peripheral surface 25 pad electrode 26 semiconductor substrate 261 one principal surface 262 other principal surface 27 functional part 28 multilayer structure part 3 1st insulating layer 31 1st principal surface 32 2nd principal surface 34 recess 340 inner peripheral surface 341 1st inner peripheral surface 342 2nd inner peripheral surface 4 elastic wave element (electronic element) 41 first main surface 42 second main surface 43 outer peripheral surface 45 external connection electrode 46 piezoelectric substrate 461 one main surface 462 other main surface 47 IDT electrode (functional part) 48 spacer layer 49 cover member 5 second insulating layer 51 first main surface 52 second main surface 6, 6a first intermediate layer 61, 61a main surface 7 second intermediate layer 71 main surface 8, 8a intermediate layer 81, 81a main Surface 9 Metal wiring part (first metal wiring part) 93 metal part 10 through electrode 101 one end face (first end face) 102 2nd end surface 11 Terminal electrode
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Abstract
電子素子の電気的特性の低下を抑制する。電子モジュールである高周波モジュール(1)は、半導体素子(2)と、第1絶縁層(3)と、電気的特性を有する電子素子である弾性波素子(4)と、第2絶縁層(5)と、を備え、第1中間層(6)と、第2中間層(7)と、を更に備える。第1中間層(6)は、弾性波素子(4)と半導体素子(2)との間に介在しており、第1絶縁層(3)及び第2絶縁層(5)よりも小さな熱伝導率を有する。第2中間層(7)は、第1絶縁層(3)と第2絶縁層(5)との間に介在しており、第1絶縁層(3)及び第2絶縁層(5)よりも小さな熱伝導率を有する。第1絶縁層(3)において第2中間層(7)に接している第1主面(31)と半導体素子(2)において第1中間層(6)に接している一の主面(21)との間には段差がある。第1絶縁層(3)の厚さ方向(D1)において、第1絶縁層(3)の第2主面(32)と第1主面(31)との距離(L1)が、第1絶縁層(3)の第2主面(32)と半導体素子(2)の一の主面(21)との距離(L2)よりも長い。
Description
本発明は、一般に電子モジュール及び電子モジュールの製造方法に関し、より詳細には、電子素子と半導体素子とを備える電子モジュール及び電子モジュールの製造方法に関する。
従来、電子モジュールの一例として、絶縁層(第1絶縁層)に埋設されている弾性表面波フィルタ(弾性波素子)と、絶縁層(第2絶縁層)によって封止されている電子部品と、を備える高周波モジュールが知られている(例えば、特許文献1参照)。
また、特許文献1に記載された高周波モジュールでは、平面視したときに、弾性表面波フィルタの一部が電子部品と重なるように配置されている。
特許文献1には、上記の電子部品として、各種フィルタ装置、スイッチ、チップインダクタ、チップコンデンサ、パワーアンプ、IC(Integrated Circuit)等が挙げられている。
特許文献1に記載された高周波モジュールでは、平面視で、弾性表面波フィルタのような電気的特性を有する電子素子とパワーアンプ等の半導体素子とが重なるように配置されている場合、半導体素子で発生した熱の影響で電子素子の電気的特性が低下(変化)する恐れがある。
本発明の目的は、電子素子の電気的特性の低下を抑制することが可能な電子モジュール及び電子モジュールの製造方法を提供することにある。
本発明の一態様に係る電子モジュールは、半導体素子と、第1絶縁層と、電子素子と、第2絶縁層と、を備える。前記第1絶縁層は、前記半導体素子の少なくとも外周面を覆っている。前記第1絶縁層は、互いに対向する第1主面及び第2主面を有する。前記電子素子は、前記半導体素子と電気的に接続されており、電気的特性を有する。前記第2絶縁層は、前記電子素子の少なくとも外周面を覆っている。この電子モジュールでは、前記第1絶縁層の厚さ方向からの平面視で、前記電子素子の少なくとも一部と前記半導体素子の少なくとも一部とが重なっている。この電子モジュールは、第1中間層と、第2中間層と、を更に備える。前記第1中間層は、前記電子素子と前記半導体素子との間に介在している。前記第1中間層は、前記第1絶縁層の熱伝導率及び前記第2絶縁層の熱伝導率よりも小さな熱伝導率を有する。前記第2中間層は、前記第1絶縁層と前記第2絶縁層との間に介在している。前記第2中間層は、前記第1絶縁層の熱伝導率及び前記第2絶縁層の熱伝導率よりも小さな熱伝導率を有する。この電子モジュールでは、前記第1絶縁層において前記第2中間層に接している前記第1主面と前記半導体素子において前記第1中間層に接している一の主面との間には段差がある。この電子モジュールでは、前記厚さ方向において、前記第1絶縁層の前記第2主面と前記第1主面との距離が、前記第1絶縁層の前記第2主面と前記半導体素子の前記一の主面との距離よりも長い。
本発明の一態様に係る電子モジュールの製造方法は、仮固定材形成工程と、半導体素子配置工程と、第1絶縁層形成工程と、除去工程と、中間層形成工程と、電子素子配置工程と、第2絶縁層形成工程と、を備える。前記仮固定材形成工程では、支持部材の一の主面上に平面視した前記一の主面よりも平面視でのサイズが小さな仮固定材を形成する。前記半導体素子配置工程では、前記仮固定材に半導体素子の一の主面を向けて前記半導体素子を前記仮固定材上に配置する。前記第1絶縁層形成工程では、前記支持部材の前記一の主面側に、前記半導体素子の少なくとも外周面を覆い、前記支持部材の前記一の主面側の第1主面及び前記第1主面に対向する第2主面を有する第1絶縁層を形成する。前記除去工程では、前記第1絶縁層形成工程の後で前記支持部材と前記仮固定材とを除去する。前記中間層形成工程では、前記除去工程の後で前記半導体素子の前記一の主面上に第1中間層を形成するとともに前記第1絶縁層の前記第1主面上に第2中間層を形成する。前記電子素子配置工程では、前記中間層形成工程の後で、前記半導体素子に電気的に接続する、電気的特性を有する電子素子を、前記半導体素子の厚さ方向において前記第1中間層の少なくとも一部及び前記半導体素子の少なくとも一部に重複するように配置する。前記第2絶縁層形成工程では、前記電子素子配置工程の後で前記電子素子の少なくとも外周面を覆う第2絶縁層を形成する。前記仮固定材形成工程では、前記仮固定材を前記半導体素子の前記一の主面に対応する大きさで形成する。前記中間層形成工程では、前記第1中間層及び前記第2中間層のいずれも、前記第1絶縁層の熱伝導率と前記第2絶縁層の熱伝導率との両方よりも熱伝導率の低い材料を用いて形成する。
本発明の一態様に係る電子モジュール及び電子モジュールの製造方法では、電子素子の電気的特性の低下を抑制することが可能となる。
以下の実施形態1~3等において参照する図1~3、4A~4D、5A~5D、6A~6D、7A~7C及び8~11は、いずれも模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
(実施形態1)
(1)電子モジュールの全体構成
実施形態1に係る電子モジュールは、高周波モジュール1である。実施形態1に係る高周波モジュール1は、図1及び2に示すように、複数の半導体素子2と、第1絶縁層3と、複数の弾性波素子(電子素子)4と、第2絶縁層5と、を備える。第1絶縁層3は、複数の半導体素子2の各々の少なくとも外周面23を覆っている。複数の弾性波素子4の各々は、複数の半導体素子2のうち対応する少なくとも1つの半導体素子2と電気的に接続されている。第2絶縁層5は、複数の弾性波素子4の各々の少なくとも外周面43を覆っている。高周波モジュール1では、互いに電気的に接続された半導体素子2と弾性波素子4との組に関して、第1絶縁層3の厚さ方向D1からの平面視で、弾性波素子4の少なくとも一部と半導体素子2の少なくとも一部とが重なっている。また、高周波モジュール1は、第1中間層6と、第2中間層7と、を更に備える。第1中間層6は、第1絶縁層3の厚さ方向D1において重なっている弾性波素子4と半導体素子2との間に介在している。第2中間層7は、第1絶縁層3と第2絶縁層5との間に介在している。
(1)電子モジュールの全体構成
実施形態1に係る電子モジュールは、高周波モジュール1である。実施形態1に係る高周波モジュール1は、図1及び2に示すように、複数の半導体素子2と、第1絶縁層3と、複数の弾性波素子(電子素子)4と、第2絶縁層5と、を備える。第1絶縁層3は、複数の半導体素子2の各々の少なくとも外周面23を覆っている。複数の弾性波素子4の各々は、複数の半導体素子2のうち対応する少なくとも1つの半導体素子2と電気的に接続されている。第2絶縁層5は、複数の弾性波素子4の各々の少なくとも外周面43を覆っている。高周波モジュール1では、互いに電気的に接続された半導体素子2と弾性波素子4との組に関して、第1絶縁層3の厚さ方向D1からの平面視で、弾性波素子4の少なくとも一部と半導体素子2の少なくとも一部とが重なっている。また、高周波モジュール1は、第1中間層6と、第2中間層7と、を更に備える。第1中間層6は、第1絶縁層3の厚さ方向D1において重なっている弾性波素子4と半導体素子2との間に介在している。第2中間層7は、第1絶縁層3と第2絶縁層5との間に介在している。
また、高周波モジュール1は、複数の金属配線部9を備える。複数の金属配線部9は、半導体素子2に直接接続されている。
また、高周波モジュール1は、複数の貫通電極10を更に備える。複数の貫通電極10の各々は、複数の金属配線部9のうち対応する金属配線部9に電気的に接続されている。複数の貫通電極10は、第1絶縁層3を貫通している。
また、高周波モジュール1は、複数の端子電極11を更に備える。複数の端子電極11の各々は、複数の貫通電極10に一対一で電気的に接続されている。ここにおいて、高周波モジュール1は、複数のバンプ12を更に備える。複数のバンプ12は、複数の端子電極11に一対一に接続されている。
高周波モジュール1では、複数の弾性波素子4の各々は、複数の外部接続電極45を有している。
実施形態1に係る高周波モジュール1は、第1中間層6と第2中間層7とを含む中間層8中に形成された複数の配線部141を備えている。実施形態1に係る高周波モジュール1では、中間層8と複数の配線部141とで配線構造部14を構成している。高周波モジュール1は、複数の弾性波素子4の実装用の電極であって配線構造部14上に形成された複数の実装用電極15を備えている。複数の実装用電極15の各々は、配線構造部14における複数の配線部141のうち1つの配線部141を介して、複数の貫通電極10のうちの1つの貫通電極10と、複数の金属配線部9のうちの1つの金属配線部9と、の少なくとも一方に電気的に接続されている。
(2)高周波モジュールの各構成要素
次に、高周波モジュール1の各構成要素について、図面を参照して説明する。
次に、高周波モジュール1の各構成要素について、図面を参照して説明する。
(2.1)半導体素子
半導体素子2は、半導体チップである。半導体素子2は、一の主面21(以下、第1主面21ともいう)と、半導体素子2の厚さ方向において第1主面21とは反対側にある第2主面22と、外周面23と、を有する。第1主面21及び第2主面22は、互いに対向している。高周波モジュール1では、半導体素子2の厚さ方向と第1絶縁層3の厚さ方向D1とが平行である。半導体素子2をその厚さ方向から見たときの半導体素子2の外周形状は、例えば、長方形状である。ここにおいて、半導体素子2の外周面23は、弾性波素子4側の第1主面21と、第1主面21と対向する第2主面22とを結ぶ4つの側面を含む。半導体素子2の外周形状は、長方形状に限らず、例えば正方形状であってもよい。
半導体素子2は、半導体チップである。半導体素子2は、一の主面21(以下、第1主面21ともいう)と、半導体素子2の厚さ方向において第1主面21とは反対側にある第2主面22と、外周面23と、を有する。第1主面21及び第2主面22は、互いに対向している。高周波モジュール1では、半導体素子2の厚さ方向と第1絶縁層3の厚さ方向D1とが平行である。半導体素子2をその厚さ方向から見たときの半導体素子2の外周形状は、例えば、長方形状である。ここにおいて、半導体素子2の外周面23は、弾性波素子4側の第1主面21と、第1主面21と対向する第2主面22とを結ぶ4つの側面を含む。半導体素子2の外周形状は、長方形状に限らず、例えば正方形状であってもよい。
半導体素子2は、発熱を伴う機能部27を有する。ここにおいて、半導体素子2は、一方主面261及び他方主面262を有する半導体基板26と、半導体基板26の一方主面261側に形成された機能部27と、配線層及びパッシベーション膜を含む多層構造部28と、機能部27に電気的に接続された複数のパッド電極25と、を備える。半導体素子2の第1主面21は、多層構造部28の表面と、複数のパッド電極25の各々の表面とを含む。半導体素子2の第2主面22は、半導体基板26の他方主面262を含む。
半導体素子2は、例えば、パワーアンプである。半導体素子2としてパワーアンプを用いる場合、半導体素子2の機能部27は、増幅機能を有する。この場合、半導体基板26は、例えばGaAs基板、Si基板、又はSOI(Silicon On Insulator)基板等である。また、機能部27は、例えば、HBT(Heterojunction Bipolar Transistor)、FET(Field Effect Transistor)等のトランジスタを含む。また、複数のパッド電極25は、入力端子と、出力端子と、を含む。この場合、半導体素子2は、入力端子に入力された信号を増幅して出力端子から出力するパワーアンプである。ここにおいて、半導体素子2は、入力端子に入力された信号を増幅して出力端子から弾性波素子4としてのSAWフィルタへ出力する。半導体素子2は、パワーアンプに限らず、例えば、アンテナからの高周波信号を増幅して弾性波素子4としてのSAW(Surface Acoustic Wave)フィルタへ出力するローノイズアンプであってもよい。また、半導体素子2は、例えば、IC(Integrated Circuit)、MPU(Micro Processing Unit)、RF(Radio Frequency)スイッチ等であってもよい。半導体素子2としてMPUを用いる場合、半導体素子2の機能部27は、論理機能を有する。この場合、機能部27は、例えば、レジスタ、演算回路、制御回路等を含む。
(2.2)第1絶縁層
第1絶縁層3は、複数の半導体素子2を保持している樹脂構造体である。第1絶縁層3は、板状である。第1絶縁層3は、第1主面31と、第1主面31とは反対側の第2主面32と、を有する。第1主面31及び第2主面32は、互いに対向する。
第1絶縁層3は、複数の半導体素子2を保持している樹脂構造体である。第1絶縁層3は、板状である。第1絶縁層3は、第1主面31と、第1主面31とは反対側の第2主面32と、を有する。第1主面31及び第2主面32は、互いに対向する。
第1絶縁層3の厚さ方向D1から見た第1絶縁層3の外周形状は、長方形状であるが、これに限らず、例えば、正方形状でもよい。第1絶縁層3の厚さ方向D1から見て、第1絶縁層3の外形サイズは、半導体素子2の外形サイズよりも大きい。すなわち、第1絶縁層3を厚さ方向D1から平面視したときの第1絶縁層3の面積は、半導体素子2を厚さ方向D1から平面視したときの半導体素子2の面積に比べて大きい。
第1絶縁層3は、各々が半導体素子2を収容している複数の凹部34を有する。複数の凹部34は、第1絶縁層3の第1主面31から凹んでいる。複数の凹部34の各々の深さは、対応する(言い換えれば、その凹部34において収容する)半導体素子2の厚さよりも大きい。第1絶縁層3の厚さ方向D1からの平面視で、複数の凹部34の各々の開口サイズは、対応する半導体素子2の外形サイズと同じである。ここにおいて、第1絶縁層3は、半導体素子2の外周面23と、半導体素子2の第2主面22と、を覆っている。第1絶縁層3は、半導体素子2の外周面23と第2主面22とに接している。第1絶縁層3は、半導体素子2の第1主面21を覆っていない状態で半導体素子2を保持している。第1絶縁層3の凹部34の内周面340は、半導体素子2の外周面23に接している第1内周面341と、第1内周面341よりも第1絶縁層3の第2主面32から離れている第2内周面342と、を含む。
第1絶縁層3は、電気絶縁性を有する。第1絶縁層3は、樹脂を含む。また、第1絶縁層3は、例えば、樹脂の他に、樹脂に混合されているフィラーを含んでいる。樹脂は、例えば、エポキシ樹脂である。ただし、樹脂は、エポキシ樹脂に限らず、例えば、ポリイミド樹脂、アクリル樹脂、ウレタン樹脂又はシリコーン樹脂であってもよい。フィラーの材料は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化ボロン、窒化アルミニウム、ダイヤモンド、カーボン等である。第1絶縁層3は、樹脂及びフィラーの他に、例えば、カーボンブラック等の黒色顔料を含んでいてもよい。
(2.3)弾性波素子
弾性波素子4は、電気的特性を有する電子素子の一例である。弾性波素子4は例えば、SAWフィルタである。この場合、弾性波素子4に電気的に接続されている半導体素子2は、例えば、弾性波素子4としてのSAWフィルタを通過した信号を増幅するパワーアンプである。また、弾性波素子4は、SAWフィルタを用いたデュプレクサであってもよい。なお、電子モジュールは、高周波モジュール1に限らない。電気的特性を有する電子素子は、弾性波素子4のほか、例えば、高周波素子用の電源デバイス、磁気センサ、加速度センサ、ジャイロセンサ等のセンサデバイス(物理量センサデバイス)、赤外線センサデバイス等が挙げられる。磁気センサ、加速度センサ、ジャイロセンサ等は、構造体の共振を利用したセンサデバイスであるため、温度変化があると共振状態が大きくずれやすく、その電気的特性が劣化する恐れがある。また、赤外線センサは、外部からの熱を自身の温度変化の有無で検出するデバイスであるため、温度変化があると電気的特性が劣化しやすくなる。また、弾性波素子や高周波用の電源デバイスは、温度変化があると、その電気的特性(具体的にはその周波数特性)が劣化しやすくなる。
弾性波素子4は、電気的特性を有する電子素子の一例である。弾性波素子4は例えば、SAWフィルタである。この場合、弾性波素子4に電気的に接続されている半導体素子2は、例えば、弾性波素子4としてのSAWフィルタを通過した信号を増幅するパワーアンプである。また、弾性波素子4は、SAWフィルタを用いたデュプレクサであってもよい。なお、電子モジュールは、高周波モジュール1に限らない。電気的特性を有する電子素子は、弾性波素子4のほか、例えば、高周波素子用の電源デバイス、磁気センサ、加速度センサ、ジャイロセンサ等のセンサデバイス(物理量センサデバイス)、赤外線センサデバイス等が挙げられる。磁気センサ、加速度センサ、ジャイロセンサ等は、構造体の共振を利用したセンサデバイスであるため、温度変化があると共振状態が大きくずれやすく、その電気的特性が劣化する恐れがある。また、赤外線センサは、外部からの熱を自身の温度変化の有無で検出するデバイスであるため、温度変化があると電気的特性が劣化しやすくなる。また、弾性波素子や高周波用の電源デバイスは、温度変化があると、その電気的特性(具体的にはその周波数特性)が劣化しやすくなる。
弾性波素子4は、その厚さ方向において一の主面41(以下、第1主面41ともいう)と、その厚さ方向において第1主面41とは反対側にある第2主面42と、外周面43と、を有する。第1主面41及び第2主面42は、互いに対向している。弾性波素子4をその厚さ方向から見たときの弾性波素子4の外周形状は、例えば、長方形状である。弾性波素子4の外周面43は、弾性波素子4における半導体素子2側の第1主面41と、第1主面41と対向する第2主面42とを結ぶ4つの側面を含む。弾性波素子4の外周形状は、長方形状に限らず、例えば正方形状であってもよい。
弾性波素子4は、例えば、圧電基板46と、複数のIDT(Interdigital Transducer)電極47と、を含む。なお、図1及び2では、複数のIDT電極47のうち2つのIDT電極47のみ模式的に図示してある。
圧電基板46は、その厚さ方向からの平面視で、長方形状であるが、これに限らず、例えば、正方形状であってもよい。圧電基板46は、その厚さ方向において互いに反対側にある一方主面461及び他方主面462を有する。圧電基板46の一方主面461及び他方主面462は、互いに対向する。圧電基板46は、例えばリチウムニオベイト(LiNbO3)基板であるが、これに限らず、例えば、リチウムタンタレート(LiTaO3)基板、水晶基板等であってもよい。弾性波素子4では、複数のIDT電極47は、圧電基板46の一方主面461上に形成されている。弾性波素子4では、複数のIDT電極47の各々が、発熱を伴う機能部を構成している。弾性波素子4では、複数のIDT電極47それぞれを含む複数の弾性表面波共振子が電気的に接続されてSAWフィルタを構成している。
弾性波素子4は、スペーサ層48と、カバー部材49と、を備える。スペーサ層48及びカバー部材49は、圧電基板46の一方主面461側に設けられている。
スペーサ層48は、圧電基板46の厚さ方向からの平面視で、複数のIDT電極47を囲んでいる。圧電基板46の厚さ方向からの平面視で、スペーサ層48は枠状(矩形枠状)である。スペーサ層48は、電気絶縁性を有する。スペーサ層48の材料は、例えば、エポキシ樹脂、ポリイミド等の合成樹脂である。
カバー部材49は、平板状である。圧電基板46の厚さ方向からの平面視で、カバー部材49は、長方形状であるが、これに限らず、例えば、正方形状であってもよい。弾性波素子4では、圧電基板46の厚さ方向からの平面視で、カバー部材49の外形サイズと、スペーサ層48の外形サイズと、圧電基板46の外形サイズと、が略同じである。カバー部材49は、圧電基板46の厚さ方向において圧電基板46に対向するようにスペーサ層48に配置されている。カバー部材49は、圧電基板46の厚さ方向において複数のIDT電極47と重複し、かつ、圧電基板46の厚さ方向において複数のIDT電極47から離れている。カバー部材49は、電気絶縁性を有する。カバー部材49の材料は、例えば、エポキシ樹脂、ポリイミド等の合成樹脂である。
弾性波素子4は、圧電基板46とスペーサ層48とカバー部材49とで囲まれた空間S1を有する。弾性波素子4では、空間S1には、気体が入っている。気体は、例えば、空気、不活性ガス(例えば、窒素ガス)等である。
複数の外部接続電極45は、SAWフィルタの入力端子、出力端子及びグランド端子を含む。複数の外部接続電極45の各々は、例えば、バンプである。各バンプは、例えば、はんだバンプである。各バンプは、はんだバンプに限らず、例えば金バンプであってもよい。
弾性波素子4では、カバー部材49における圧電基板46側とは反対側の主面が、弾性波素子4の第1主面41を構成し、圧電基板46の他方主面462が、弾性波素子4の第2主面42を構成している。また、弾性波素子4の外周面43は、圧電基板46の外周面と、スペーサ層48の外周面と、カバー部材49の外周面と、を含む。また、弾性波素子4では、上述のように、圧電基板46の一方主面461上の複数のIDT電極47の各々が、弾性波素子4の機能部を構成している。
弾性波素子4は、第1絶縁層3の厚さ方向D1からの平面視で半導体素子2と少なくとも一部重複して配置されている。
(2.4)第2絶縁層
第2絶縁層5は、複数の弾性波素子4を封止している封止層である。第2絶縁層5は、複数の弾性波素子4の第1主面41と第2主面42と外周面43とを覆っている。第1絶縁層3の厚さ方向D1からの平面視で、第2絶縁層5は、長方形状であるが、これに限らず、例えば、正方形状であってもよい。第1絶縁層3の厚さ方向D1からの平面視で、第2絶縁層5は、第1絶縁層3と略同じ大きさである。第2絶縁層5は、第1絶縁層3側の第1主面51と、第1主面51とは反対側の第2主面52と、を有する。第1主面51及び第2主面52は、互いに対向する。
第2絶縁層5は、複数の弾性波素子4を封止している封止層である。第2絶縁層5は、複数の弾性波素子4の第1主面41と第2主面42と外周面43とを覆っている。第1絶縁層3の厚さ方向D1からの平面視で、第2絶縁層5は、長方形状であるが、これに限らず、例えば、正方形状であってもよい。第1絶縁層3の厚さ方向D1からの平面視で、第2絶縁層5は、第1絶縁層3と略同じ大きさである。第2絶縁層5は、第1絶縁層3側の第1主面51と、第1主面51とは反対側の第2主面52と、を有する。第1主面51及び第2主面52は、互いに対向する。
第2絶縁層5は、電気絶縁性を有する。第2絶縁層5は、樹脂を含む。また、第2絶縁層5は、例えば、樹脂の他に、樹脂に混合されているフィラーを含んでいる。第2絶縁層5の樹脂は、例えば、ポリイミド樹脂、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール樹脂又はシリコーン樹脂等である。フィラーの材料は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化ボロン、窒化アルミニウム、ダイヤモンド、カーボン等である。第2絶縁層5は、樹脂及びフィラーの他に、例えば、カーボンブラック等の黒色顔料を含んでいてもよい。第2絶縁層5の材料は、第1絶縁層3と同じ材料であってもよいし、異なる材料であってもよい。
(2.5)金属配線部
複数の金属配線部9の各々は、複数の半導体素子2のうち1つの半導体素子2に電気的に接続されており、図1に示すように直接接続されていると好ましい。ここにおいて、金属配線部9は、半導体素子2のパッド電極25に直接接続されている。金属配線部9は、半導体素子2の一の主面21側において第1絶縁層3の第2内周面342上に延びている。金属配線部9は、第2内周面342上において第1絶縁層3の厚さ方向D1に沿って延びている。ここにおいて、金属配線部9は、第1絶縁層3の第1主面31上にまで延びている。つまり、金属配線部9は、半導体素子2の一の主面21と第1絶縁層3の第2内周面342と第1絶縁層3の第1主面31とに跨って配置されている。実施形態1に係る高周波モジュール1では、金属配線部9は、半導体素子2の一の主面21と第1絶縁層3の第2内周面342と第1絶縁層3の第1主面31と貫通電極10の一の端面101に跨って配置されている。これにより、金属配線部9は、半導体素子2と貫通電極10とを電気的に接続している。
複数の金属配線部9の各々は、複数の半導体素子2のうち1つの半導体素子2に電気的に接続されており、図1に示すように直接接続されていると好ましい。ここにおいて、金属配線部9は、半導体素子2のパッド電極25に直接接続されている。金属配線部9は、半導体素子2の一の主面21側において第1絶縁層3の第2内周面342上に延びている。金属配線部9は、第2内周面342上において第1絶縁層3の厚さ方向D1に沿って延びている。ここにおいて、金属配線部9は、第1絶縁層3の第1主面31上にまで延びている。つまり、金属配線部9は、半導体素子2の一の主面21と第1絶縁層3の第2内周面342と第1絶縁層3の第1主面31とに跨って配置されている。実施形態1に係る高周波モジュール1では、金属配線部9は、半導体素子2の一の主面21と第1絶縁層3の第2内周面342と第1絶縁層3の第1主面31と貫通電極10の一の端面101に跨って配置されている。これにより、金属配線部9は、半導体素子2と貫通電極10とを電気的に接続している。
金属配線部9の材料は、例えば金属層又は合金層又はそれらの積層体である。ここにおいて、金属層は、例えば、銅層、銅層とチタン層の積層体である。また、合金層の材料は、例えば、銅にクロム、ニッケル、鉄、コバルト、及び亜鉛からなる群から選択される少なくとも1種を添加した材料、又は、銅合金である。銅合金は、銅と、クロム、ニッケル、鉄、コバルト、及び亜鉛からなる群から選択される少なくとも1種と、を含む合金である。銅合金は、例えば、銅-クロム合金、銅-ニッケル合金、銅-鉄合金、銅-コバルト合金、銅-亜鉛合金等である。
(2.6)貫通電極
貫通電極10は、金属配線部9に電気的に接続されている。貫通電極10は、第1絶縁層3を貫通している。貫通電極10は、その貫通電極10に電気的に接続されている半導体素子2の側方に配置されている。貫通電極10は、半導体素子2の外周面23から離れている。ここにおいて、貫通電極10は、第1絶縁層3の凹部34の内周面340から離れている。複数の貫通電極10は、互いに離れている。複数の貫通電極10は、第1絶縁層3に保持されている。高周波モジュール1では、貫通電極10の位置及び数は、特に限定されない。
貫通電極10は、金属配線部9に電気的に接続されている。貫通電極10は、第1絶縁層3を貫通している。貫通電極10は、その貫通電極10に電気的に接続されている半導体素子2の側方に配置されている。貫通電極10は、半導体素子2の外周面23から離れている。ここにおいて、貫通電極10は、第1絶縁層3の凹部34の内周面340から離れている。複数の貫通電極10は、互いに離れている。複数の貫通電極10は、第1絶縁層3に保持されている。高周波モジュール1では、貫通電極10の位置及び数は、特に限定されない。
複数の貫通電極10の各々は、柱状(円柱状)である。複数の貫通電極10の各々は、第1絶縁層3の厚さ方向D1に平行な方向において互いに反対側にある一の端面101(以下、第1端面101ともいう)及び第2端面102を有する。複数の貫通電極10の各々の第1端面101には、複数の金属配線部9のうち対応する金属配線部9の一部が重なっている。高周波モジュール1では、複数の貫通電極10の各々が複数の金属配線部9のうち対応する金属配線部9と電気的に接続されている。
各貫通電極10の材料は、例えば、金属である。ここにおいて、各貫通電極10の材料は、例えば、銅又は金である。
(2.7)端子電極
複数の端子電極11は、複数の貫通電極10に一対一で電気的に接続されている。複数の端子電極11は、複数の貫通電極10のうち対応する貫通電極10の第2端面102上に形成されている。複数の端子電極11の各々は、例えば、UBM(Under Bump Metal)である。各端子電極11は、例えば、貫通電極10の第2端面102上のニッケル層と、このニッケル層上の金層と、の積層構造を有する。
複数の端子電極11は、複数の貫通電極10に一対一で電気的に接続されている。複数の端子電極11は、複数の貫通電極10のうち対応する貫通電極10の第2端面102上に形成されている。複数の端子電極11の各々は、例えば、UBM(Under Bump Metal)である。各端子電極11は、例えば、貫通電極10の第2端面102上のニッケル層と、このニッケル層上の金層と、の積層構造を有する。
(2.8)バンプ
複数のバンプ12は、複数の端子電極11に一対一で電気的に接続されている。複数のバンプ12は、複数の端子電極11のうち対応する端子電極11上に形成されている。各バンプ12は、例えば、はんだバンプである。各バンプ12は、はんだバンプに限らず、例えば金バンプであってもよい。なお、高周波モジュール1では、複数のバンプ12が、複数の貫通電極10のうち対応する貫通電極10の第2端面102上に直接形成されていてもよい。
複数のバンプ12は、複数の端子電極11に一対一で電気的に接続されている。複数のバンプ12は、複数の端子電極11のうち対応する端子電極11上に形成されている。各バンプ12は、例えば、はんだバンプである。各バンプ12は、はんだバンプに限らず、例えば金バンプであってもよい。なお、高周波モジュール1では、複数のバンプ12が、複数の貫通電極10のうち対応する貫通電極10の第2端面102上に直接形成されていてもよい。
(2.9)実装用電極
複数の実装用電極15は、配線構造部14上に形成されている。これにより、複数の実装用電極15は、第1絶縁層3の厚さ方向D1において第1絶縁層3の第1主面31及び半導体素子2の第1主面21から離れて位置している。
複数の実装用電極15は、配線構造部14上に形成されている。これにより、複数の実装用電極15は、第1絶縁層3の厚さ方向D1において第1絶縁層3の第1主面31及び半導体素子2の第1主面21から離れて位置している。
複数の実装用電極15の各々は、例えば、UBM(Under Bump Metal)である。各実装用電極15は、例えば、配線構造部14上のニッケル層と、このニッケル層上の金層と、の積層構造を有する。各実装用電極15は、積層構造を有する場合に限らず、単層構造であってもよい。
(2.10)第1中間層及び第2中間層
第1中間層6及び第2中間層7は、電気絶縁性を有する。第1中間層6と第2中間層7とを含む中間層8は、第1構造体ST1と、第2構造体ST2と、の間に介在している。第1構造体ST1は、複数の半導体素子2と、第1絶縁層3と、を含む。第2構造体ST2は、複数の弾性波素子4と、第2絶縁層5と、を含む。
第1中間層6及び第2中間層7は、電気絶縁性を有する。第1中間層6と第2中間層7とを含む中間層8は、第1構造体ST1と、第2構造体ST2と、の間に介在している。第1構造体ST1は、複数の半導体素子2と、第1絶縁層3と、を含む。第2構造体ST2は、複数の弾性波素子4と、第2絶縁層5と、を含む。
第1中間層6は、第1絶縁層3の厚さ方向D1において重なっている弾性波素子4と半導体素子2との間に介在している。第2中間層7は、第1絶縁層3の第1主面31と第2絶縁層5の第1主面51との間に介在している。
実施形態1に係る高周波モジュール1では、第1中間層6の材料と第2中間層7の材料とが、同じである。実施形態1に係る高周波モジュール1では、第1中間層6と第2中間層7とは一体に形成されている。
第1中間層6の熱伝導率及び第2中間層7の熱伝導率は、第1絶縁層3の熱伝導率よりも小さく、かつ、第2絶縁層5の熱伝導率よりも小さい。
第1中間層6及び第2中間層7の材料は、例えば、樹脂である。ここにおいて、第1中間層6及び第2中間層7の材料は、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、環オレフィン系樹脂、フェノール系樹脂、マレイミド系樹脂、エポキシ系の樹脂であり、熱伝導率をより小さくする観点から、フィラーを含んでいないフィラーレス樹脂であるのが好ましい。
第1中間層6及び第2中間層7は、フィラーレス樹脂に限らず、樹脂とフィラーとを含んでいてもよい。第1中間層6及び第2中間層7については、例えば、第1絶縁層3と同じ樹脂と同じフィラーとを含んでいる場合であっても、例えばフィラーの含有率を少なくすることにより、第1絶縁層3の熱伝導率よりも小さな熱伝導率を有する層とすることができる。また、第1中間層6及び第2中間層7については、例えば、第2絶縁層5と同じ樹脂と同じフィラーとを含んでいる場合であっても、例えばフィラーの含有率を少なくすることにより、第2絶縁層5の熱伝導率よりも小さな熱伝導率を有する層とすることができる。
実施形態1に係る高周波モジュール1では、第1中間層6と第2中間層7とを含む中間層8は、第2絶縁層5側の主面81が平面状となっている。ここにおいて、中間層8の主面81は、第1中間層6における第2絶縁層5側の主面61と、第2中間層7における第2絶縁層5側の主面71と、を含んでいる。
(2.11)配線構造部
配線構造部14は、複数の実装用電極15と、複数の半導体素子2、第1絶縁層3及び複数の金属配線部9と、の間に介在している。配線構造部14は、第1絶縁層3の厚さ方向D1からの平面視で、第1絶縁層3の第1主面31と複数の半導体素子2の各々の第1主面21と複数の金属配線部9とに重複している。
配線構造部14は、複数の実装用電極15と、複数の半導体素子2、第1絶縁層3及び複数の金属配線部9と、の間に介在している。配線構造部14は、第1絶縁層3の厚さ方向D1からの平面視で、第1絶縁層3の第1主面31と複数の半導体素子2の各々の第1主面21と複数の金属配線部9とに重複している。
配線構造部14は、複数の実装用電極15に対応する複数の配線部141と、複数の配線部141を互いに電気的に絶縁している絶縁部としての中間層8と、を含んでいる。複数の実装用電極15の各々は、複数の配線部141のうち対応する配線部141上に形成されており、その配線部141を介して、複数の金属配線部9のうち対応する金属配線部9等と電気的に接続されている。
配線構造部14は、1層の配線層と2層の電気絶縁層とを含んでいる。配線層は、所定パターンにパターニングされており、複数の配線部141の各々に対応する複数の導体部を含んでいる。配線構造部14における中間層8は、複数の電気絶縁層を含んでいる。配線層の材料は、例えば、銅であるが、これに限らない。各電気絶縁層の材料は、中間層8の材料と同じである。なお、配線構造部14における配線層及び電気絶縁層それぞれの数は、特に限定されず、1つでもよいし、複数でもよい。
(3)高周波モジュールの構造
高周波モジュール1では、第1絶縁層3において第2中間層7に接している第1主面31と半導体素子2において第1中間層6に接している一の主面21との間には段差がある。高周波モジュール1では、第1絶縁層3の厚さ方向D1において、第1絶縁層3の第2主面32と第1主面31との距離L1(図2及び3参照)が、第1絶縁層3の第2主面32と半導体素子2の一の主面21との距離L2(図2及び3参照)よりも長い。
高周波モジュール1では、第1絶縁層3において第2中間層7に接している第1主面31と半導体素子2において第1中間層6に接している一の主面21との間には段差がある。高周波モジュール1では、第1絶縁層3の厚さ方向D1において、第1絶縁層3の第2主面32と第1主面31との距離L1(図2及び3参照)が、第1絶縁層3の第2主面32と半導体素子2の一の主面21との距離L2(図2及び3参照)よりも長い。
高周波モジュール1では、半導体素子2の一の主面21と第1中間層6における弾性波素子4側の主面61との最短距離L6(図2及び3参照)は、第1絶縁層3の第1主面31と第2中間層7における弾性波素子4側の主面71との最短距離L7(図2及び3参照)よりも長い。
(4)高周波モジュールの製造方法
次に、実施形態1に係る高周波モジュール1の製造方法について、図4A~4D、5A~5D、6A~6D及び7A~7Cを参照して説明する。
次に、実施形態1に係る高周波モジュール1の製造方法について、図4A~4D、5A~5D、6A~6D及び7A~7Cを参照して説明する。
高周波モジュール1の製造方法では、例えば、以下の第1工程~第15工程を順次行う。
第1工程では、図4Aに示すように、支持部材110を準備する。第1工程では、支持体111上に接着層112を介して導電層113を設ける。つまり、第1工程では、支持体111上に間接的に導電層113を設ける。ここにおいて、導電層113における支持体111側とは反対側の主面が、支持部材110の一の主面114を構成している。支持部材110は、支持体111と、接着層112と、導電層113と、を含んでいる。支持体111は、例えば、ガラスエポキシ材で構成されている。接着層112は、例えば、アクリル系粘着材で構成されている。接着層112は、支持体111上に直接的に設けられている。導電層113の材料は、例えば、銅又はニッケルであるが、これに限らず、例えば銅、クロム、ニッケル、鉄、コバルト、亜鉛、パラジウム及び白金からなる群から選択された少なくとも2種の材料を含む合金であってもよい。導電層113の厚さは、例えば、20μmである。なお、支持体111は、ガラスエポキシ材に限らず、例えば、PETフィルム、PENフィルム、ポリイミドフィルム、金属板、セラミック基板等で構成されていてもよい。実施形態1に係る高周波モジュール1の製造方法では、第1工程が、支持部材準備工程を構成している。支持部材準備工程は、支持体111と、支持体111上に間接的に設けた導電層113と、を含む支持部材110を準備する工程である。
第2工程では、図4Bに示すように、支持部材110の一の主面114上に、複数の開口部116を有するフォトレジスト層115を形成する。第2工程では、フォトリソグラフィ技術を利用して、複数の開口部116を有するフォトレジスト層115を形成する。第2工程では、複数の開口部116を、フォトレジスト層115において、複数の貫通電極10に一対一に対応する複数の導体ピラー100(図4C参照)の各々の形成予定領域に形成する。複数の開口部116は、導電層113において導体ピラー100の下地となる部位を露出させる。複数の導体ピラー100は、複数の貫通電極10の元になる。複数の導体ピラー100の各々は、柱状(ここでは、円柱状)である。
第3工程では、図4Cに示すように、支持部材110の一の主面114上に複数の導体ピラー100を形成する。第3工程では、電解めっきによって複数の導体ピラー100を形成する。複数の導体ピラー100の形成にあたっては、硫酸銅を含むめっき液を介してフォトレジスト層115に対向配置された陽極と、導電層113からなる陰極との間に通電して、複数の導体ピラー100を導電層113上に析出させる。めっき液は、硫酸銅の他に、例えば、界面活性剤、レベリング剤、めっき光沢剤及び消泡剤等を含んでいる。
第4工程では、図4Dに示すように、フォトレジスト層115を除去する。第4工程では、例えば、フォトレジスト層115を、有機溶剤等を用いて剥離した後、酸素プラズマで微量の残留物、付着物等を除去する。
第5工程では、図5Aに示すように、支持部材110の一の主面114上に平面視した一の主面114よりも平面視でのサイズが小さな複数の仮固定材120を形成する。複数の仮固定材120は、一対一に対応する複数の半導体素子2を仮固定するための樹脂粘着層である。複数の仮固定材120の各々の大きさ(平面視での外形サイズ)については、例えば、対応する半導体素子2を仮固定したときに半導体素子2の大きさ(平面視での外形サイズ)と略同じ大きさとなるように決める。樹脂粘着層は、例えば、感光性を有するポジ型のレジストにより形成する。実施形態1に係る高周波モジュール1の製造方法では、第5工程が、仮固定材形成工程を構成している。仮固定材形成工程は、支持部材110の一の主面114上に一の主面114よりも小さな仮固定材120を形成する工程である。
第6工程では、図5Bに示すように、複数の仮固定材120の上に、複数の半導体素子2のうち対応する半導体素子2を仮固定する。より詳細には、第6工程では、複数の半導体素子2の第1主面21を複数の仮固定材120のうち一対一に対応する仮固定材120に対向させ、仮固定材120上に配置することで、支持部材110の一の主面114上に複数の半導体素子2を仮固定する。支持部材110の一の主面114と半導体素子2の一の主面21との間に介在する仮固定材120の厚さにより、図1及び2における第1絶縁層3の第1主面31と半導体素子2の第1主面21との段差を規定することができる。仮固定材120の厚さは、5μm以上20μm以下の範囲で適宜決めればよく、一例として、10μmである。実施形態1に係る高周波モジュール1の製造方法では、第6工程が、半導体素子配置工程を構成している。半導体素子配置工程は、仮固定材120に半導体素子2の一の主面21を向けて半導体素子2を仮固定材120上に配置する工程である。なお、第6工程では、複数の半導体素子2を複数の仮固定材120と一対一に対応させる場合にかぎらず、1つの仮固定材120に複数の半導体素子2を仮固定してもよい。
第7工程では、図5Cに示すように、支持部材110の一の主面114上に第1絶縁層(樹脂構造体)3を形成する。ここにおいて、第7工程では、第1絶縁層3をプレス成形法によって成形する。第1絶縁層3の形成法は、プレス成形法には限らない。第7工程では、例えば、ディスペンス法、印刷法、トランスファー成形法等を利用して第1絶縁層3を成形してもよい。第7工程では、第1絶縁層3を、支持部材110の一の主面114と、複数の導体ピラー100と、複数の半導体素子2の各々の外周面23及び第2主面22と、を覆うように成形する。これにより、第7工程では、第1絶縁層3に凹部34が形成される。
実施形態1に係る高周波モジュール1の製造方法では、第7工程が、第1絶縁層形成工程を構成している。第1絶縁層形成工程は、支持部材110の一の主面114側に、半導体素子2の少なくとも外周面23を覆い、支持部材110の一の主面114側の第1主面31及び第1主面31に対向する第2主面32を有する第1絶縁層3を形成する工程である。ただし、実施形態1に係る高周波モジュール1の製造方法では、第7工程で形成する第1絶縁層3の厚さが、高周波モジュール1における第1絶縁層3の厚さよりも厚い。これにより、第7工程で形成した第1絶縁層3の第2主面32と導体ピラー100との間には第1絶縁層3の一部が介在している。
第8工程では、図5Dに示すように、図5Cに示した構造体から支持体111及び接着層112を除去する。これにより、第8工程では、導電層113を露出させる。第8工程では、例えば、接着層112の粘着力を低下させ、支持体111を除去する(剥離する)。接着層112は、例えば、熱発泡させることによって、あるいは紫外線によって粘着力を低下させることが可能な接着剤によって形成されている。
第9工程では、図6Aに示すように、図5Dの構造体から導電層113を除去し、さらに、複数の仮固定材120を除去する。第9工程では、例えば、導電層113をエッチングすることによって除去する。また、第9工程では、例えば、仮固定材120を露光してから現像することにより仮固定材120を除去する。これにより、第1絶縁層3の第1主面31と半導体素子2の第1主面21との間には、仮固定材120の厚さに相当する段差が形成される。実施形態1に係る高周波モジュール1の製造方法では、第8工程と第9工程とで、第1絶縁層形成工程の後で支持部材110と仮固定材120とを除去する除去工程を構成している。
第10工程では、図6Bに示すように、第1絶縁層3の第1主面31側及び半導体素子2の第1主面21側に複数の金属配線部9と、第1中間層6と第2中間層7とを含む配線構造部14と、複数の実装用電極15と、を形成する。第10工程において、金属配線部9を形成する際は、対応する半導体素子2のパッド電極25と、この半導体素子2を収納している凹部34の第2内周面342と、第1絶縁層3の第1主面31と、対応する導体ピラー100の端面と、に跨るように金属配線部9を形成する。また、第10工程において、配線構造部14における第1中間層6と第2中間層7とを含む中間層8を形成する際は、例えば、フォトリソグラフィ技術を利用してパターニングされた電気絶縁層を形成する。また、配線構造部14における複数の配線部141を形成する際は、例えば、フォトリソグラフィ技術及びエッチング技術を利用してパターニングされた配線層を形成する。複数の実装用電極15を形成する際は、例えば、フォトリソグラフィ技術及びエッチング技術を利用してパターニングされた複数の実装用電極15を形成する。実施形態1に係る高周波モジュール1の製造方法では、第10工程において、中間層8を形成する工程が、中間層形成工程を構成している。中間層形成工程は、除去工程の後で半導体素子2の一の主面21上に第1中間層6を形成するとともに第1絶縁層3の第1主面31上に第2中間層7を形成する工程である。
第11工程では、図6Cに示すように、図6Bに示した構造体に対して複数の弾性波素子4(電子素子)を実装する。第11工程では、弾性波素子4の複数の外部接続電極45を対応する複数の実装用電極15上に配置して電気的かつ機械的に接続する。実施形態1に係る高周波モジュール1の製造方法では、第11工程が、電子素子配置工程を構成している。電子素子配置工程は、中間層形成工程の後で、半導体素子2に電気的に接続する弾性波素子4を、半導体素子2の厚さ方向において第1中間層6の少なくとも一部及び半導体素子2の少なくとも一部に重複するように配置する工程である。
第12工程では、図6Dに示すように、複数の弾性波素子4を覆う第2絶縁層5を形成する。第12工程では、複数の弾性波素子4の各々の少なくとも外周面43を覆うように第2絶縁層5を形成する。実施形態1に係る高周波モジュール1の製造方法では、第12工程において、複数の弾性波素子4の各々における外周面43と第2主面42と第1主面41とを覆うように第2絶縁層5を形成する。第12工程では、複数の弾性波素子4を第2絶縁層5で封止する。実施形態1に係る高周波モジュール1の製造方法では、第12工程が、第2絶縁層形成工程を構成している。第2絶縁層形成工程は、電子素子配置工程の後で弾性波素子4の少なくとも外周面43を覆う第2絶縁層5を形成する工程である。
第13工程では、図7Aに示すように、第1絶縁層3を所定の第1絶縁層3の厚さになるまで第1絶縁層3の第2主面32側から研磨する。ここにおいて、第13工程では、各導体ピラー100の先端面を露出させかつ第1絶縁層3の第2主面32を各導体ピラー100の先端面と略面一とするように第1絶縁層3を研磨する。第13工程では、各導体ピラー100の先端面を露出させることが必須であり、各導体ピラー100の先端面と第1絶縁層3の第2主面32とが面一となることは必須ではない。第13工程を行うことによって、複数の貫通電極10が、複数の導体ピラー100のうち対応する導体ピラー100から形成される。
第14工程では、図7Bに示すように、複数の端子電極11及び複数のバンプ12を形成する。ここにおいて、第14工程では、例えば、スパッタ又はめっき、フォトリソグラフィ技術及びエッチング技術を利用して複数の端子電極11を形成する。
実施形態1に係る高周波モジュール1の製造方法では、第1工程において支持部材110として複数の高周波モジュール1の集合体を形成可能な大きさの支持部材110を用いており、第1工程から第14工程まで行うことによって、複数の高周波モジュール1の元になる構造体を形成することができる。
第15工程では、図7Cに示すように、複数の高周波モジュール1の元になる構造体(図7B参照)を個々の高周波モジュール1に分離する。第15工程は、ダイシング工程である。これにより、第15工程では、複数の高周波モジュール1を得る。第15工程では、ダイシングブレードを用いてダイシングを行うが、これに限らず、例えば、レーザを用いてダイシングを行ってもよい。
(効果)
実施形態1に係る高周波モジュール1では、第1絶縁層3において第2中間層7に接している第1主面31と半導体素子2において第1中間層6に接している一の主面21との間には段差があり、第1絶縁層3の厚さ方向D1において、第1絶縁層3の第2主面32と第1主面31との距離L1が、第1絶縁層3の第2主面32と半導体素子2の一の主面21との距離L2よりも長い。これにより、実施形態1に係る高周波モジュール1では、半導体素子2で発生した熱が弾性波素子4へ伝わりにくくなり、弾性波素子4の電気的特性(例えば、周波数特性等)の低下(変化)を抑制することが可能となる。
実施形態1に係る高周波モジュール1では、第1絶縁層3において第2中間層7に接している第1主面31と半導体素子2において第1中間層6に接している一の主面21との間には段差があり、第1絶縁層3の厚さ方向D1において、第1絶縁層3の第2主面32と第1主面31との距離L1が、第1絶縁層3の第2主面32と半導体素子2の一の主面21との距離L2よりも長い。これにより、実施形態1に係る高周波モジュール1では、半導体素子2で発生した熱が弾性波素子4へ伝わりにくくなり、弾性波素子4の電気的特性(例えば、周波数特性等)の低下(変化)を抑制することが可能となる。
図2及び3は、半導体素子2で発生した熱の一部の伝達経路を説明するための図である。ここにおいて、図2と図3とは1つの高周波モジュール1を互いに異なる断面で見た図である。図2及び3では、熱の一部の伝達経路が、縁取り矢印で模式的に示されている。半導体素子2で発生する熱は、機能部27で発生する熱である。高周波モジュール1では、第1絶縁層3において第2中間層7に接している第1主面31と半導体素子2において第1中間層6に接している一の主面21との間に段差があることにより、図2及び3に示すように、半導体素子2で発生した熱のうち、半導体素子2の第1主面21から出て第1中間層6へ入り弾性波素子4側へ向かう熱が第1絶縁層3の第2内周面342を通って第1絶縁層3に逃げやすくなる。その結果、実施形態1に係る高周波モジュール1では、半導体素子2から弾性波素子4へ伝わる熱が減少し、弾性波素子4の圧電基板46の熱膨張が抑制され、弾性波素子4の周波数特性が低下しにくくなる。
ところで、特許文献1に記載された高周波モジュールにおいて半導体素子と弾性波素子との間の距離を長くすることにより、半導体素子で発生する熱の弾性波素子への影響を抑制しようとした場合、高周波モジュールの低背化が困難となる。これに対して、実施形態1に係る高周波モジュール1は、低背化を図りつつ、半導体素子2で発生する熱の弾性波素子4への影響を抑制することができる。
また、特許文献1に記載された高周波モジュールにおいて第1絶縁層及び第2絶縁層それぞれの熱伝導率を下げることにより、半導体素子で発生する熱の弾性波素子への影響を抑制しようとした場合、半導体素子で発生した熱のうち弾性波素子側に到達する熱の比率はそれほど下がらず、半導体素子内に熱がこもって半導体素子の温度が上昇しやすくなる。これに対し、実施形態1に係る高周波モジュール1は、半導体素子2で発生する熱の弾性波素子4への影響を抑制することができ、かつ、半導体素子2の温度上昇を抑制することができる。
また、実施形態1に係る高周波モジュール1の製造方法では、弾性波素子4の電気的特性(例えば、周波数特性等)の低下を抑制することが可能となる高周波モジュール1を提供できる。
また、高周波モジュール1は、半導体素子2に直接接続されている金属配線部9を更に備える。ここにおいて、金属配線部9は、半導体素子2の一の主面21側において第1絶縁層3の第2内周面342上に延びている。これにより、高周波モジュール1では、図3に示すように、半導体素子2で発生した熱が金属配線部9へ伝熱されやすくなって弾性波素子4へ伝わりにくくなり、弾性波素子4の温度上昇をより抑制する効果を得られる。なお、金属配線部9が第1絶縁層3の第1主面31上にまで延びている場合、上記効果はより顕著に現れる。
また、実施形態1に係る高周波モジュール1は、金属配線部9に電気的に接続されており、第1絶縁層3を貫通している貫通電極10を更に備える。これにより、高周波モジュール1では、半導体素子2で発生した熱が貫通電極10へ伝熱されやすくなって弾性波素子4へ伝わりにくくなり、弾性波素子4の温度上昇をより抑制する効果を得られる。
(実施形態1の変形例1)
以下、実施形態1の変形例1に係る電子モジュール(高周波モジュール1a)について、図8に基づいて説明する。
以下、実施形態1の変形例1に係る電子モジュール(高周波モジュール1a)について、図8に基づいて説明する。
変形例1に係る高周波モジュール1aは、実施形態1に係る高周波モジュール1の第1中間層6の代わりに、第1中間層6aを備えている点で、実施形態1に係る高周波モジュール1と相違する。変形例1に係る高周波モジュール1aに関し、実施形態1に係る高周波モジュール1と同様の構成要素については、同一の符号を付して説明を省略する。
変形例1に係る高周波モジュール1aでは、第1絶縁層3の第1主面31と半導体素子2の第1主面21との段差に起因して、中間層8aの主面81aにおいて第2中間層7の主面71よりも第1中間層6aの主面61aが凹んでいる。中間層8aは、第1中間層6aと、第2中間層7と、を含む。第1中間層6aの材料は、実施形態1に係る高周波モジュール1の第1中間層6の材料と同じである。
また、変形例1に係る高周波モジュール1aでは、半導体素子2の一の主面21と第1中間層6aにおける弾性波素子4側の主面61aとの最短距離L6は、第1絶縁層3の第1主面31と第2中間層7における弾性波素子4側の主面71との最短距離L7よりも長い。これにより、変形例1に係る高周波モジュール1aでは、実施形態1に係る高周波モジュール1と同様、半導体素子2で発生した熱が弾性波素子4へより伝わりにくくなり、弾性波素子4の電気的特性の低下を更に抑制することが可能となる。
(実施形態1の変形例2)
以下、実施形態1の変形例2に係る電子モジュール(高周波モジュール1b)について、図9に基づいて説明する。
以下、実施形態1の変形例2に係る電子モジュール(高周波モジュール1b)について、図9に基づいて説明する。
変形例2に係る高周波モジュール1bは、第1絶縁層3の厚さ方向D1からの平面視で、金属配線部9において貫通電極10に重複する部分から半導体素子2側とは反対側へ延長されている金属部93を有する点で、実施形態1に係る高周波モジュール1と相違する。
実施形態1に係る高周波モジュール1では、金属配線部9が第1絶縁層3の厚さ方向D1においてバンプ12に重複する領域まで延びている。これに対して、変形例2に係る高周波モジュール1bにおける金属部93は、第1絶縁層3の厚さ方向D1においてバンプ12に重複しない領域上まで更に延長されている。第1絶縁層3の厚さ方向D1からの平面視における金属部93の形状は、直線状であるが、直線状に限らない。
変形例2に係る高周波モジュール1bは、金属部93を備えるので、実施形態1に係る高周波モジュール1と比べて、半導体素子2で発生した熱が弾性波素子4へ伝わりにくくなり、弾性波素子4の電気的特性の低下を抑制することが可能となる。
変形例2に係る高周波モジュール1bでは、実施形態1に係る高周波モジュール1と同様に、半導体素子2で発生した熱のうち、半導体素子2の第1主面21から出て第1中間層6へ入り弾性波素子4側へ向かう熱が第1絶縁層3の第2内周面342を通って第1絶縁層3に逃げやすくなる。その結果、変形例2に係る高周波モジュール1bでは、半導体素子2から弾性波素子4へ伝わる熱が減少し、弾性波素子4の電気的特性が低下しにくくなる。
さらに、変形例2に係る高周波モジュール1bでは、半導体素子2で発生した熱の一部が金属部93から第1絶縁層3の第2主面32側へ伝熱されやすくなる。なお、図9では、金属部93からの熱の伝達経路が、縁取り矢印で模式的に示されている。
(実施形態2)
以下、実施形態2に係る電子モジュール(高周波モジュール1c)について、図10に基づいて説明する。
以下、実施形態2に係る電子モジュール(高周波モジュール1c)について、図10に基づいて説明する。
実施形態2に係る高周波モジュール1cは、金属配線部9(以下、第1金属配線部9ともいう)とは別に、第2金属配線部16を更に備える点で、実施形態1に係る高周波モジュール1と相違する。実施形態2に係る高周波モジュール1cに関し、実施形態1に係る高周波モジュール1と同様の構成要素については、同一の符号を付して説明を省略する。
第2金属配線部16は、第1絶縁層3の第2主面32側に形成されており、貫通電極10に電気的に接続されている。したがって、第2金属配線部16は、貫通電極10を介して第1金属配線部9と電気的に接続されている。第2金属配線部16は、第1絶縁層3の第2主面32と貫通電極10の第2端面102とに跨って配置されている。
実施形態2に係る高周波モジュール1cは、実施形態1に係る高周波モジュール1における複数の端子電極11の代わりに、複数の第2金属配線部16を備えている。
実施形態2に係る高周波モジュール1cでは、複数のバンプ12は、複数の第2金属配線部16のうち対応する第2金属配線部16上に配置されている。複数のバンプ12のうち少なくとも1つのバンプ12は、第1絶縁層3の厚さ方向D1からの平面視で貫通電極10とは重ならずに半導体素子2と重なるように配置されている。第2金属配線部16は、第1絶縁層3の厚さ方向D1からの平面視で貫通電極10とバンプ12との位置を異ならせる再配線部を構成している。
実施形態2に係る高周波モジュール1cでは、第2金属配線部16及びバンプ12を第1絶縁層3の厚さ方向D1において半導体素子2と重複するように配置してあるので、半導体素子2で発生した熱が、弾性波素子4に更に伝わりにくくなる。なお、厚さ方向D1からの平面視で第2金属配線部16が半導体素子2と重複するように配置されていなくても、第2金属配線部16が第1絶縁層3の第2主面32側に形成され、かつ、第2金属配線部16が貫通電極10に電気的に接続されていれば、弾性波素子4の温度上昇を抑制する効果は得られる。なお、実施形態2の変形例に係る高周波モジュールでは、実施形態2に係る高周波モジュール1cにおいて、第1絶縁層3の第2主面32上に形成されている第3絶縁層を更に備えていてもよい。この変形例では、第2金属配線部16の一部と第1絶縁層3の第2主面32との間に第3絶縁層の一部が介在する。ここにおいて、第3絶縁層は、第1絶縁層3の第2主面32上と半導体素子2の第2主面22上とに直接的に形成されていてもよい。第3絶縁層の材料は、例えば、ポリイミド樹脂等である。
(実施形態3)
以下、実施形態3に係る電子モジュール(高周波モジュール1d)について、図11に基づいて説明する。
以下、実施形態3に係る電子モジュール(高周波モジュール1d)について、図11に基づいて説明する。
実施形態3に係る高周波モジュール1dは、半導体素子2の他に、第1絶縁層3に保持されている電子部品17を更に備える点で、実施形態1に係る高周波モジュール1と相違する。実施形態3に係る高周波モジュール1dに関し、実施形態1に係る高周波モジュール1と同様の構成要素については、同一の符号を付して説明を省略する。
第1絶縁層3の厚さ方向D1における電子部品17の寸法は、半導体素子2の厚さよりも大きい。電子部品17は、例えば、インダクタ、キャパシタ等の受動素子である。
実施形態3に係る高周波モジュール1dは、実施形態1に係る高周波モジュール1と同様、半導体素子2で発生した熱が弾性波素子4へ伝わりにくくなり、弾性波素子4の電気的特性の低下を抑制することが可能となる。
また、実施形態3に係る高周波モジュール1dでは、第1絶縁層3のうち、第1絶縁層3の第2主面32と半導体素子2の一の主面21との間の距離L2(図3参照)より長い距離L1(図3参照)を有する第1絶縁層3の第2主面32と第1主面31との間に、半導体素子2の厚さより厚さの大きい電子部品17を配置している。そのため、第1絶縁層3に段差がない場合に電子部品17を配置する場合に比べて、高周波モジュール1dを低背化できる。
以上説明した実施形態1~3等は、本発明の様々な実施形態の一つに過ぎない。実施形態1~3等は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
例えば、半導体素子2の数は、複数に限らず、1つであってもよい。また、弾性波素子4の数は、複数に限らず、1つであってもよい。
また、中間層8は、第1中間層6と第2中間層7とのうち第1中間層6が気体層であってもよい。また、高周波モジュール1では、第1絶縁層3の厚さ方向D1からの平面視で、第2中間層7の外周の少なくとも一部が、第1絶縁層3の外周と第2絶縁層5の外周との少なくとも一方よりも内側に位置していてもよい。
第1絶縁層3は、半導体素子2を収容する凹部34を有しているが、凹部34の代わりに、半導体素子2を収容する貫通孔を有していてもよい。この場合、第1絶縁層3は、半導体素子2の第1主面21と第2主面22と外周面23とのうち外周面23のみを覆う。また、第1絶縁層3における貫通孔の内周面は、半導体素子2の外周面23に接している第1内周面と、第1内周面よりも第1絶縁層3の第2主面32から離れている第2内周面と、を含む。
また、弾性波素子4を構成する弾性波フィルタは、弾性表面波を利用するSAWフィルタに限らず、弾性境界波、板波等を利用する弾性波フィルタであってもよい。また、弾性波素子4の構造は、図1の例に限定されない。例えば、弾性波素子4は、図1とは異なる構造を有するSAWフィルタであってもよい。
また、弾性波素子4は、弾性バルク波を利用するBAW(Bulk Acoustic Wave)フィルタであってもよい。BAWフィルタは、基板と、複数のBAW共振子と、を備える。BAW共振子は、第1電極と、圧電体膜と、第2電極と、を含む。第1電極は、基板上に形成されている。圧電体膜は、第1電極上に形成されている。第2電極は、圧電体膜上に形成されている。
BAWフィルタにおける基板は、例えば、シリコン基板と、シリコン基板上に形成されている電気絶縁膜と、を含む。電気絶縁膜は、例えば、シリコン酸化膜である。圧電体膜は、例えば、チタン酸ジルコン酸鉛(PZT)からなる。
BAWフィルタの基板は、第1電極における圧電体膜側とは反対側に空洞を有する。BAW共振子は、FBAR(Film Bulk Acoustic Resonator)である。弾性波素子4がBAWフィルタの場合、複数のBAW共振子の各々が機能部を構成する。BAW共振子は、FBARに限らず、例えば、SMR(Solidly Mounted Resonator)であってもよい。
また、半導体素子2は、能動素子に限らず、例えば、複数の半導体スイッチを備えたスイッチIC(Integrated Circuit)であってもよい。各半導体スイッチは、例えば、FET(Field Effect Transistor)である。
また、高周波モジュール1は、貫通電極10、端子電極11及びバンプ12を備えていなくてもよい。この場合、例えば、第1絶縁層3の第1主面31上まで延びている金属配線部9の一部が、第2絶縁層5に覆われずに露出していればよい。また、この場合、高周波モジュール1の製造方法では、上述の、フォトレジスト層115を形成する第2工程(図4B参照)、導体ピラー100を形成する第3工程(図4C参照)、フォトレジスト層115を除去する第4工程(図4D参照)、第1絶縁層3を研磨する第13工程(図7A参照)、及び、端子電極11とバンプ12とを形成する第14工程(図7B参照)は、不要となる。
また、高周波モジュール1の製造方法における支持部材準備工程では、支持体111上に導電層113を間接的に設けているが、これに限らず、支持体111上に導電層113を直接的に設けてもよい。
(まとめ)
以上説明した実施形態1~3等から本明細書には以下の態様が開示されている。
以上説明した実施形態1~3等から本明細書には以下の態様が開示されている。
第1の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)は、半導体素子(2)と、第1絶縁層(3)と、電子素子(弾性波素子4)と、第2絶縁層(5)と、を備える。第1絶縁層(3)は、半導体素子(2)の少なくとも外周面(23)を覆っている。第1絶縁層(3)は、互いに対向する第1主面(31)及び第2主面(32)を有する。電子素子(弾性波素子4)は、半導体素子(2)と電気的に接続されている。電子素子(弾性波素子4)は、電気的特性を有する。第2絶縁層(5)は、電子素子(弾性波素子4)の少なくとも外周面(43)を覆っている。電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1絶縁層(3)の厚さ方向(D1)からの平面視で、電子素子(弾性波素子4)の少なくとも一部と半導体素子(2)の少なくとも一部とが重なっている。電子モジュール(高周波モジュール1;1a;1b;1c;1d)は、第1中間層(6;6a)と、第2中間層(7)と、を更に備える。第1中間層(6;6a)は、電子素子(弾性波素子4)と半導体素子(2)との間に介在している。第1中間層(6;6a)は、第1絶縁層(3)の熱伝導率及び第2絶縁層(5)の熱伝導率よりも小さな熱伝導率を有する。第2中間層(7)は、第1絶縁層(3)と第2絶縁層(5)との間に介在している。第2中間層(7)は、第1絶縁層(3)の熱伝導率及び第2絶縁層(5)の熱伝導率よりも小さな熱伝導率を有する。電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1絶縁層(3)において第2中間層(7)に接している第1主面(31)と半導体素子(2)において第1中間層(6;6a)に接している一の主面(21)との間には段差がある。電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、厚さ方向(D1)において、第1絶縁層(3)の第2主面(32)と第1主面(31)との距離(L1)が、第1絶縁層(3)の第2主面(32)と半導体素子(2)の一の主面(21)との距離(L2)よりも長い。
第1の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、電子素子(弾性波素子4)の電気的特性の低下を抑制することが可能となる。
第2の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1の態様において、第1中間層(6;6a)は、樹脂を含む。半導体素子(2)の一の主面(21)と第1中間層(6;6a)における電子素子(弾性波素子4)側の主面(61;61a)との最短距離(L6)は、第1絶縁層(3)の第1主面(31)と第2中間層(7)における弾性波素子(4)側の主面(71)との最短距離(L7)よりも長い。
第2の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1中間層(6;6a)における電子素子(弾性波素子4)側の主面(61;61a)の形状によらず、電子素子(弾性波素子4)の電気的特性の低下を抑制することが可能となる。
第3の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)は、第1又は2の態様において、金属配線部(9)を更に備える。金属配線部(9)は、半導体素子(2)に電気的に接続されている。第1絶縁層(3)は、半導体素子(2)を収容している凹部(34)を有する。第1絶縁層(3)の凹部(34)の内周面(340)は、半導体素子(2)の外周面(23)に接している第1内周面(341)と、第1内周面(341)よりも第1絶縁層(3)の第2主面(32)から離れている第2内周面(342)と、を含む。金属配線部(9)は、半導体素子(2)の一の主面(21)側において第1絶縁層(3)の第2内周面(342)上に延びている。
第3の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、半導体素子(2)で発生した熱が金属配線部(9)へ伝熱されやすくなって電子素子(弾性波素子4)へ伝わりにくくなり、電子素子(弾性波素子4)の電気的特性の低下を、より抑制することが可能となる。
第4の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第3の態様において、金属配線部(9)は第1絶縁層(3)の第1主面(31)上にまで延びている。
第4の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、半導体素子(2)で発生した熱が電子素子(弾性波素子4)へ伝わりにくくなり、電子素子(弾性波素子4)の電気的特性の低下を、より抑制することが可能となる。
第5の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)は、第4の態様において、貫通電極(10)を更に備える。貫通電極(10)は、金属配線部(9)に電気的に接続されている。貫通電極(10)は、第1絶縁層(3)を貫通している。
第5の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、半導体素子(2)で発生した熱が電子素子(弾性波素子4)へ、より伝わりにくくなり、電子素子(弾性波素子4)の電気的特性の低下を、より抑制することが可能となる。
第6の態様に係る電子モジュール(高周波モジュール1c)は、第5の態様において、金属配線部(9)としての第1金属配線部とは別に、第2金属配線部(16)を更に備える。第2金属配線部(16)は、第1絶縁層(3)の第2主面(32)側に形成されており、貫通電極(10)に電気的に接続されている。
第6の態様に係る電子モジュール(高周波モジュール1c)は、半導体素子(2)で発生した熱が電子素子(弾性波素子4)へ、より伝わりにくくなり、電子素子(弾性波素子4)の電気的特性の低下を、より抑制することが可能となる。
第7の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1~6の態様のいずれか一つにおいて、半導体素子(2)は、機能部(27)を有する。半導体素子(2)の一の主面(21)は、機能部(27)が形成されている側の面である。
第7の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、半導体素子(2)の機能部(27)と電子素子(弾性波素子4)との距離の短縮化を図りながらも、半導体素子(2)で発生した熱が電子素子(弾性波素子4)へ伝わりにくくなり、電子素子(弾性波素子4)の電気的特性の低下を抑制することが可能となる。
第8の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1~7の態様のいずれか一つにおいて、電子素子(弾性波素子4)は、機能部(IDT電極47)を有する。電子素子(弾性波素子4)の機能部が、半導体素子(2)側に向いている。
第8の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、半導体素子(2)と電子素子(弾性波素子4)の機能部との距離の短縮化を図りながらも、半導体素子(2)で発生した熱が電子素子(弾性波素子4)の機能部へ伝わりにくくなり、電子素子(弾性波素子4)の電気的特性の低下を抑制することが可能となる。
第9の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1~8の態様のいずれか一つにおいて、第1絶縁層(3)は、フィラーを含有している樹脂層である。
第9の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1絶縁層(3)がフィラーを含有していない樹脂層である場合と比べて、第1絶縁層(3)の熱伝導率を大きくすることができ、半導体素子(2)で発生した熱を逃がしやすくすることができる。
第10の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1~9の態様のいずれか一つにおいて、第1中間層(6;6a)及び第2中間層(7)は、フィラーレスの樹脂層である。
第10の態様に係る電子モジュール(高周波モジュール1;1a;1b;1c;1d)では、第1中間層(6;6a)及び第2中間層(7)の各々がフィラーを含有している樹脂層である場合と比べて、第1中間層(6;6a)の熱伝導率及び第2中間層(7)の熱伝導率を小さくすることができ、半導体素子(2)で発生した熱が電子素子(弾性波素子4)側へ伝わりにくくなる。
第11の態様に係る電子モジュールの製造方法は、仮固定材形成工程と、半導体素子配置工程と、第1絶縁層形成工程と、除去工程と、中間層形成工程と、電子素子配置工程と、第2絶縁層形成工程と、を備える。仮固定材形成工程では、支持部材(110)の一の主面(114)上に平面視した一の主面(114)よりも平面視でのサイズが小さな仮固定材(120)を形成する。半導体素子配置工程では、仮固定材(120)に半導体素子(2)の一の主面(21)を向けて半導体素子(2)を仮固定材(120)上に配置する。第1絶縁層形成工程では、支持部材(110)の一の主面(114)側に、半導体素子(2)の少なくとも外周面(23)を覆う第1絶縁層(3)を形成する。第1絶縁層(3)は、支持部材(110)の一の主面(114)側の第1主面(31)及び第1主面(31)に対向する第2主面(32)を有する。除去工程では、第1絶縁層形成工程の後で支持部材(110)と仮固定材(120)とを除去する。中間層形成工程では、除去工程の後で半導体素子(2)の一の主面(21)上に第1中間層(6;6a)を形成するとともに第1絶縁層(3)の第1主面(31)上に第2中間層(7)を形成する。電子素子配置工程では、中間層形成工程の後で、半導体素子(2)に電気的に接続する、電気的特性を有する電子素子(弾性波素子4)を、半導体素子(2)の厚さ方向において第1中間層(6;6a)の少なくとも一部及び半導体素子(2)の少なくとも一部に重複するように配置する。第2絶縁層形成工程では、電子素子配置工程の後で電子素子(弾性波素子4)の少なくとも外周面(43)を覆う第2絶縁層(5)を形成する。仮固定材形成工程では、仮固定材(120)を半導体素子(2)の一の主面(21)に対応する大きさで形成する。中間層形成工程では、第1中間層(6;6a)及び第2中間層(7)のいずれも、第1絶縁層(3)の熱伝導率と第2絶縁層(5)の熱伝導率との両方よりも熱伝導率の低い材料を用いて形成する。
第11の態様に係る電子モジュールの製造方法では、電子素子(弾性波素子4)の電気的特性の低下を抑制することが可能となる。
1、1a、1b、1c、1d 高周波モジュール(電子モジュール)
2 半導体素子
21 一の主面(第1主面)
22 第2主面
23 外周面
25 パッド電極
26 半導体基板
261 一方主面
262 他方主面
27 機能部
28 多層構造部
3 第1絶縁層
31 第1主面
32 第2主面
34 凹部
340 内周面
341 第1内周面
342 第2内周面
4 弾性波素子(電子素子)
41 第1主面
42 第2主面
43 外周面
45 外部接続電極
46 圧電基板
461 一方主面
462 他方主面
47 IDT電極(機能部)
48 スペーサ層
49 カバー部材
5 第2絶縁層
51 第1主面
52 第2主面
6、6a 第1中間層
61、61a 主面
7 第2中間層
71 主面
8、8a 中間層
81、81a 主面
9 金属配線部(第1金属配線部)
93 金属部
10 貫通電極
101 一の端面(第1端面)
102 第2端面
11 端子電極
12 バンプ
14 配線構造部
141 配線部
15 実装用電極
16 第2金属配線部
17 電子部品
100 導体ピラー
110 支持部材
111 支持体
112 接着層
113 導電層
114 一の主面
115 フォトレジスト層
116 開口部
120 仮固定材
D1 第1方向
L1 最短距離
L2 最短距離
S1 空間
ST1 第1構造体
ST2 第2構造体
2 半導体素子
21 一の主面(第1主面)
22 第2主面
23 外周面
25 パッド電極
26 半導体基板
261 一方主面
262 他方主面
27 機能部
28 多層構造部
3 第1絶縁層
31 第1主面
32 第2主面
34 凹部
340 内周面
341 第1内周面
342 第2内周面
4 弾性波素子(電子素子)
41 第1主面
42 第2主面
43 外周面
45 外部接続電極
46 圧電基板
461 一方主面
462 他方主面
47 IDT電極(機能部)
48 スペーサ層
49 カバー部材
5 第2絶縁層
51 第1主面
52 第2主面
6、6a 第1中間層
61、61a 主面
7 第2中間層
71 主面
8、8a 中間層
81、81a 主面
9 金属配線部(第1金属配線部)
93 金属部
10 貫通電極
101 一の端面(第1端面)
102 第2端面
11 端子電極
12 バンプ
14 配線構造部
141 配線部
15 実装用電極
16 第2金属配線部
17 電子部品
100 導体ピラー
110 支持部材
111 支持体
112 接着層
113 導電層
114 一の主面
115 フォトレジスト層
116 開口部
120 仮固定材
D1 第1方向
L1 最短距離
L2 最短距離
S1 空間
ST1 第1構造体
ST2 第2構造体
Claims (11)
- 半導体素子と、
前記半導体素子の少なくとも外周面を覆っており、互いに対向する第1主面及び第2主面を有する第1絶縁層と、
前記半導体素子と電気的に接続されており、電気的特性を有する電子素子と、
前記電子素子の少なくとも外周面を覆っている第2絶縁層と、を備え、
前記第1絶縁層の厚さ方向からの平面視で、前記電子素子の少なくとも一部と前記半導体素子の少なくとも一部とが重なっており、
前記電子素子と前記半導体素子との間に介在しており、前記第1絶縁層の熱伝導率及び前記第2絶縁層の熱伝導率よりも小さな熱伝導率を有する第1中間層と、
前記第1絶縁層と前記第2絶縁層との間に介在しており、前記第1絶縁層の熱伝導率及び前記第2絶縁層の熱伝導率よりも小さな熱伝導率を有する第2中間層と、を更に備え、
前記第1絶縁層において前記第2中間層に接している前記第1主面と前記半導体素子において前記第1中間層に接している一の主面との間には段差があり、前記厚さ方向において、前記第1絶縁層の前記第2主面と前記第1主面との距離が、前記第1絶縁層の前記第2主面と前記半導体素子の前記一の主面との距離よりも長い、
電子モジュール。 - 前記第1中間層は、樹脂を含み、
前記半導体素子の前記一の主面と前記第1中間層における前記電子素子側の主面との最短距離は、前記第1絶縁層の前記第1主面と前記第2中間層における前記電子素子側の主面との最短距離よりも長い、
請求項1に記載の電子モジュール。 - 前記半導体素子に電気的に接続されている金属配線部を更に備え、
前記第1絶縁層は、前記半導体素子を収容している凹部を有し、
前記第1絶縁層の前記凹部の内周面は、前記半導体素子の前記外周面に接している第1内周面と、前記第1内周面よりも前記第1絶縁層の前記第2主面から離れている第2内周面と、を含み、
前記金属配線部は、前記半導体素子の前記一の主面側において前記第1絶縁層の前記第2内周面上に延びている、
請求項1又は2に記載の電子モジュール。 - 前記金属配線部は前記第1絶縁層の前記第1主面上にまで延びている、
請求項3に記載の電子モジュール。 - 前記金属配線部に電気的に接続されており、前記第1絶縁層を貫通している貫通電極を更に備える、
請求項4に記載の電子モジュール。 - 前記金属配線部としての第1金属配線部とは別に、前記第1絶縁層の前記第2主面側に形成されており、前記貫通電極に電気的に接続されている第2金属配線部を更に備える、
請求項5に記載の電子モジュール。 - 前記半導体素子は、機能部を有し、
前記半導体素子の前記一の主面は、前記機能部が形成されている側の面である、
請求項1~6のいずれか一項に記載の電子モジュール。 - 前記電子素子は、機能部を有し、
前記電子素子の前記機能部が、前記半導体素子側に向いている、
請求項1~7のいずれか一項に記載の電子モジュール。 - 前記第1絶縁層は、フィラーを含有している樹脂層である、
請求項1~8のいずれか一項に記載の電子モジュール。 - 前記第1中間層及び前記第2中間層は、フィラーレスの樹脂層である、
請求項1~9のいずれか一項に記載の電子モジュール。 - 支持部材の一の主面上に平面視した前記一の主面よりも平面視でのサイズが小さな仮固定材を形成する仮固定材形成工程と、
前記仮固定材に半導体素子の一の主面を向けて前記半導体素子を前記仮固定材上に配置する半導体素子配置工程と、
前記支持部材の前記一の主面側に、前記半導体素子の少なくとも外周面を覆い、前記支持部材の前記一の主面側の第1主面及び前記第1主面に対向する第2主面を有する第1絶縁層を形成する第1絶縁層形成工程と、
前記第1絶縁層形成工程の後で前記支持部材と前記仮固定材とを除去する除去工程と、
前記除去工程の後で前記半導体素子の前記一の主面上に第1中間層を形成するとともに前記第1絶縁層の前記第1主面上に第2中間層を形成する中間層形成工程と、
前記中間層形成工程の後で、前記半導体素子に電気的に接続する、電気的特性を有する電子素子を、前記半導体素子の厚さ方向において前記第1中間層の少なくとも一部及び前記半導体素子の少なくとも一部に重複するように配置する電子素子配置工程と、
前記電子素子配置工程の後で前記電子素子の少なくとも外周面を覆う第2絶縁層を形成する第2絶縁層形成工程と、を備え、
前記仮固定材形成工程では、前記仮固定材を前記半導体素子の前記一の主面に対応する大きさで形成し、
前記中間層形成工程では、前記第1中間層及び前記第2中間層のいずれも、前記第1絶縁層の熱伝導率と前記第2絶縁層の熱伝導率との両方よりも熱伝導率の低い材料を用いて形成する、
電子モジュールの製造方法。
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