WO2020166567A1 - 電子モジュール及び電子モジュールの製造方法 - Google Patents

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岩本　敬
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株式会社村田製作所
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    • H03H9/02535—Details of surface acoustic wave devices
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    • H03H9/0542—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a lateral arrangement
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    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement

Definitions

  • the present invention generally relates to an electronic module and a method for manufacturing an electronic module, and more particularly, to an electronic module including an electronic element and a semiconductor element and a method for manufacturing the electronic module.
  • a surface acoustic wave filter (acoustic wave element) embedded in an insulating layer (first insulating layer) and an electronic component sealed by the insulating layer (second insulating layer)
  • a high-frequency module including (for example, refer to Patent Document 1).
  • Patent Document 1 lists various filter devices, switches, chip inductors, chip capacitors, power amplifiers, ICs (Integrated Circuits), and the like as the electronic components.
  • the semiconductor element is a semiconductor element.
  • the generated heat may deteriorate (change) the electrical characteristics of the electronic device.
  • An object of the present invention is to provide an electronic module and a method for manufacturing the electronic module, which can suppress deterioration of the electrical characteristics of the electronic element.
  • the electronic module includes a semiconductor element, a first insulating layer, an electronic element, and a second insulating layer.
  • the first insulating layer covers at least the outer peripheral surface of the semiconductor element.
  • the first insulating layer has a first main surface and a second main surface facing each other.
  • the electronic element is electrically connected to the semiconductor element and has electrical characteristics.
  • the second insulating layer covers at least the outer peripheral surface of the electronic element.
  • at least a part of the electronic element and at least a part of the semiconductor element overlap each other in a plan view from the thickness direction of the first insulating layer.
  • the electronic module further includes a first intermediate layer and a second intermediate layer. The first intermediate layer is interposed between the electronic element and the semiconductor element.
  • the first intermediate layer has a thermal conductivity lower than that of the first insulating layer and that of the second insulating layer.
  • the second intermediate layer is interposed between the first insulating layer and the second insulating layer.
  • the second intermediate layer has a thermal conductivity lower than that of the first insulating layer and that of the second insulating layer.
  • a step is formed between the first main surface of the first insulating layer that is in contact with the second intermediate layer and the one main surface of the semiconductor element that is in contact with the first intermediate layer. is there.
  • the distance between the second main surface of the first insulating layer and the first main surface is the second main surface of the first insulating layer and the semiconductor element of the semiconductor element. It is longer than the distance from the 1st major surface.
  • An electronic module manufacturing method includes a temporary fixing material forming step, a semiconductor element arranging step, a first insulating layer forming step, a removing step, an intermediate layer forming step, and an electronic element arranging step. And a second insulating layer forming step.
  • a temporary fixing material forming step a temporary fixing material having a smaller size in plan view than the one main surface in plan view is formed on one main surface of the support member.
  • the semiconductor element arranging step the semiconductor element is arranged on the temporary fixing material with one main surface of the semiconductor element facing the temporary fixing material.
  • the first main surface side of the support member covers at least the outer peripheral surface of the semiconductor element, and the first main surface of the support member on the one main surface side and the first main surface side A first insulating layer having a second main surface facing the main surface is formed.
  • the support member and the temporary fixing material are removed after the first insulating layer forming step.
  • the intermediate layer forming step after the removing step, a first intermediate layer is formed on the one main surface of the semiconductor element, and a second intermediate layer is formed on the first main surface of the first insulating layer.
  • an electronic element having electrical characteristics, which is electrically connected to the semiconductor element is provided in at least the first intermediate layer in the thickness direction of the semiconductor element. It is arranged so as to overlap a part and at least a part of the semiconductor element.
  • a second insulating layer that covers at least the outer peripheral surface of the electronic element is formed after the electronic element arranging step.
  • the temporary fixing material forming step the temporary fixing material is formed in a size corresponding to the one main surface of the semiconductor element.
  • both of the first intermediate layer and the second intermediate layer have a thermal conductivity higher than that of both the thermal conductivity of the first insulating layer and the thermal conductivity of the second insulating layer. It is formed using a low material.
  • FIG. 1 is a cross-sectional view of the electronic module according to the first embodiment.
  • FIG. 2 is an explanatory diagram of a heat transfer path of heat generated in a semiconductor element in the above electronic module.
  • FIG. 3 is an explanatory diagram of a heat transfer path of heat generated in a semiconductor element in the above electronic module.
  • 4A to 4D are process cross-sectional views for explaining the method for manufacturing the above electronic module.
  • 5A to 5D are process cross-sectional views for explaining the method for manufacturing the electronic module of the above.
  • 6A to 6D are process cross-sectional views for explaining the method for manufacturing the above electronic module.
  • 7A to 7C are process cross-sectional views for explaining the method for manufacturing the above electronic module.
  • FIG. 8 is a cross-sectional view of the electronic module according to the first modification of the first embodiment.
  • FIG. 9 is a cross-sectional view of the electronic module according to the second modification of the first embodiment.
  • FIG. 10 is a cross-sectional view of the electronic module according to the second embodiment.
  • FIG. 11 is a cross-sectional view of the electronic module according to the third embodiment.
  • the electronic module according to the first embodiment is a high frequency module 1.
  • the high frequency module 1 according to the first embodiment includes a plurality of semiconductor elements 2, a first insulating layer 3, a plurality of acoustic wave elements (electronic elements) 4, and a second insulating layer 5.
  • the first insulating layer 3 covers at least the outer peripheral surface 23 of each of the plurality of semiconductor elements 2.
  • Each of the plurality of acoustic wave elements 4 is electrically connected to at least one corresponding semiconductor element 2 of the plurality of semiconductor elements 2.
  • the second insulating layer 5 covers at least the outer peripheral surface 43 of each of the acoustic wave devices 4.
  • the high frequency module 1 further includes a first intermediate layer 6 and a second intermediate layer 7.
  • the first intermediate layer 6 is interposed between the acoustic wave device 4 and the semiconductor device 2 that overlap with each other in the thickness direction D1 of the first insulating layer 3.
  • the second intermediate layer 7 is interposed between the first insulating layer 3 and the second insulating layer 5.
  • the high frequency module 1 includes a plurality of metal wiring parts 9.
  • the plurality of metal wiring parts 9 are directly connected to the semiconductor element 2.
  • the high frequency module 1 further includes a plurality of through electrodes 10.
  • Each of the plurality of through electrodes 10 is electrically connected to the corresponding metal wiring part 9 among the plurality of metal wiring parts 9.
  • the plurality of through electrodes 10 penetrate the first insulating layer 3.
  • the high frequency module 1 further includes a plurality of terminal electrodes 11. Each of the plurality of terminal electrodes 11 is electrically connected to the plurality of through electrodes 10 on a one-to-one basis.
  • the high frequency module 1 further includes a plurality of bumps 12. The plurality of bumps 12 are connected to the plurality of terminal electrodes 11 on a one-to-one basis.
  • each of the plurality of acoustic wave devices 4 has a plurality of external connection electrodes 45.
  • the high-frequency module 1 includes a plurality of wiring portions 141 formed in the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7.
  • the wiring layer 14 is composed of the intermediate layer 8 and the plurality of wiring portions 141.
  • the high frequency module 1 includes a plurality of mounting electrodes 15 which are electrodes for mounting a plurality of acoustic wave devices 4 and which are formed on the wiring structure portion 14.
  • Each of the plurality of mounting electrodes 15 includes one through electrode 10 of the plurality of through electrodes 10 and one of the plurality of metal wirings via one wiring portion 141 of the plurality of wiring portions 141 in the wiring structure portion 14. At least one of the metal wiring portions 9 of the portions 9 is electrically connected.
  • the semiconductor element 2 is a semiconductor chip.
  • the semiconductor element 2 includes one main surface 21 (hereinafter, also referred to as a first main surface 21), a second main surface 22 opposite to the first main surface 21 in the thickness direction of the semiconductor element 2, and an outer periphery. And a surface 23.
  • the first main surface 21 and the second main surface 22 face each other.
  • the thickness direction of the semiconductor element 2 and the thickness direction D1 of the first insulating layer 3 are parallel to each other.
  • the outer peripheral shape of the semiconductor element 2 when the semiconductor element 2 is viewed from the thickness direction is, for example, a rectangular shape.
  • the outer peripheral surface 23 of the semiconductor element 2 includes four side surfaces that connect the first main surface 21 on the acoustic wave element 4 side and the second main surface 22 facing the first main surface 21.
  • the outer peripheral shape of the semiconductor element 2 is not limited to the rectangular shape, and may be, for example, a square shape.
  • the semiconductor element 2 has a functional unit 27 that generates heat.
  • the semiconductor element 2 includes a semiconductor substrate 26 having one main surface 261 and the other main surface 262, a functional portion 27 formed on the one main surface 261 side of the semiconductor substrate 26, a multilayer including a wiring layer and a passivation film.
  • the structure portion 28 and the plurality of pad electrodes 25 electrically connected to the function portion 27 are provided.
  • the first main surface 21 of the semiconductor element 2 includes the surface of the multilayer structure portion 28 and the surface of each of the plurality of pad electrodes 25.
  • the second main surface 22 of the semiconductor element 2 includes the other main surface 262 of the semiconductor substrate 26.
  • the semiconductor element 2 is, for example, a power amplifier.
  • the functional unit 27 of the semiconductor element 2 has an amplification function.
  • the semiconductor substrate 26 is, for example, a GaAs substrate, a Si substrate, an SOI (Silicon On Insulator) substrate, or the like.
  • the functional unit 27 also includes transistors such as an HBT (Heterojunction Bipolar Transistor) and an FET (Field Effect Transistor).
  • the plurality of pad electrodes 25 include an input terminal and an output terminal.
  • the semiconductor element 2 is a power amplifier that amplifies the signal input to the input terminal and outputs the signal from the output terminal.
  • the semiconductor element 2 amplifies the signal input to the input terminal and outputs the amplified signal to the SAW filter as the acoustic wave element 4 from the output terminal.
  • the semiconductor element 2 is not limited to a power amplifier and may be, for example, a low noise amplifier that amplifies a high frequency signal from an antenna and outputs the amplified high frequency signal to a SAW (Surface Acoustic Wave) filter as the acoustic wave element 4.
  • the semiconductor element 2 may be, for example, an IC (Integrated Circuit), MPU (Micro Processing Unit), RF (Radio Frequency) switch, or the like.
  • the functional unit 27 of the semiconductor element 2 has a logical function.
  • the functional unit 27 includes, for example, a register, an arithmetic circuit, a control circuit, and the like.
  • the first insulating layer 3 is a resin structure holding a plurality of semiconductor elements 2.
  • the first insulating layer 3 has a plate shape.
  • the first insulating layer 3 has a first main surface 31 and a second main surface 32 opposite to the first main surface 31.
  • the first main surface 31 and the second main surface 32 face each other.
  • the outer peripheral shape of the first insulating layer 3 when viewed from the thickness direction D1 of the first insulating layer 3 is a rectangular shape, but is not limited to this and may be, for example, a square shape.
  • the outer size of the first insulating layer 3 is larger than the outer size of the semiconductor element 2 when viewed from the thickness direction D1 of the first insulating layer 3. That is, the area of the first insulating layer 3 when the first insulating layer 3 is viewed from the thickness direction D1 in plan view is larger than the area of the semiconductor element 2 when the semiconductor element 2 is viewed from above in the thickness direction D1. ..
  • the first insulating layer 3 has a plurality of recesses 34, each of which houses the semiconductor element 2.
  • the plurality of recesses 34 are recessed from the first main surface 31 of the first insulating layer 3.
  • the depth of each of the plurality of recesses 34 is larger than the thickness of the corresponding semiconductor element 2 (in other words, accommodated in the recess 34).
  • the opening size of each of the plurality of recesses 34 is the same as the outer size of the corresponding semiconductor element 2.
  • the first insulating layer 3 covers the outer peripheral surface 23 of the semiconductor element 2 and the second main surface 22 of the semiconductor element 2.
  • the first insulating layer 3 is in contact with the outer peripheral surface 23 of the semiconductor element 2 and the second main surface 22.
  • the first insulating layer 3 holds the semiconductor element 2 while not covering the first main surface 21 of the semiconductor element 2.
  • the inner peripheral surface 340 of the recess 34 of the first insulating layer 3 has a first inner peripheral surface 341 that is in contact with the outer peripheral surface 23 of the semiconductor element 2 and a second inner surface of the first insulating layer 3 that is closer to the second inner peripheral surface 341 than the first inner peripheral surface 341.
  • a second inner peripheral surface 342 which is separated from the main surface 32.
  • the first insulating layer 3 has electric insulation.
  • the first insulating layer 3 contains a resin.
  • the first insulating layer 3 contains, for example, a filler mixed with the resin, in addition to the resin.
  • the resin is, for example, an epoxy resin.
  • the resin is not limited to the epoxy resin, and may be, for example, a polyimide resin, an acrylic resin, a urethane resin, or a silicone resin.
  • the material of the filler is, for example, silicon oxide, silicon nitride, aluminum oxide, boron nitride, aluminum nitride, diamond, carbon or the like.
  • the first insulating layer 3 may include a black pigment such as carbon black, in addition to the resin and the filler.
  • the elastic wave element 4 is an example of an electronic element having electrical characteristics.
  • the acoustic wave device 4 is, for example, a SAW filter.
  • the semiconductor element 2 electrically connected to the acoustic wave element 4 is, for example, a power amplifier that amplifies a signal that has passed through the SAW filter as the acoustic wave element 4.
  • the acoustic wave element 4 may be a duplexer using a SAW filter.
  • the electronic module is not limited to the high frequency module 1.
  • examples of the electronic device having electrical characteristics include a power device for a high frequency device, a sensor device (physical quantity sensor device) such as a magnetic sensor, an acceleration sensor, a gyro sensor, and an infrared sensor device. .. Since a magnetic sensor, an acceleration sensor, a gyro sensor, and the like are sensor devices that utilize the resonance of a structure, the resonance state is likely to shift greatly when the temperature changes, and the electrical characteristics thereof may deteriorate.
  • the infrared sensor is a device that detects heat from the outside depending on whether or not the temperature of the infrared sensor changes, the electrical characteristics of the infrared sensor are likely to deteriorate. Further, in the acoustic wave device and the power supply device for high frequency, the electrical characteristics (specifically, the frequency characteristics) of the acoustic wave element and the high frequency power source device are easily deteriorated when the temperature changes.
  • the elastic wave element 4 has one main surface 41 in the thickness direction (hereinafter, also referred to as the first main surface 41) and a second main surface 42 on the opposite side of the first main surface 41 in the thickness direction. And an outer peripheral surface 43.
  • the first main surface 41 and the second main surface 42 face each other.
  • the outer peripheral shape of the elastic wave element 4 when the elastic wave element 4 is viewed from the thickness direction is, for example, a rectangular shape.
  • the outer peripheral surface 43 of the acoustic wave element 4 includes four side surfaces that connect the first principal surface 41 of the acoustic wave element 4 on the semiconductor element 2 side and the second principal surface 42 facing the first principal surface 41.
  • the outer peripheral shape of the acoustic wave element 4 is not limited to a rectangular shape, and may be, for example, a square shape.
  • the acoustic wave device 4 includes, for example, a piezoelectric substrate 46 and a plurality of IDT (Interdigital Transducer) electrodes 47. Note that, in FIGS. 1 and 2, only two IDT electrodes 47 of the plurality of IDT electrodes 47 are schematically illustrated.
  • the piezoelectric substrate 46 has a rectangular shape in a plan view from the thickness direction, but is not limited to this, and may have a square shape, for example.
  • the piezoelectric substrate 46 has one main surface 461 and the other main surface 462 which are opposite to each other in the thickness direction.
  • the one main surface 461 and the other main surface 462 of the piezoelectric substrate 46 face each other.
  • the piezoelectric substrate 46 is, for example, a lithium niobate (LiNbO 3 ) substrate, but is not limited to this, and may be, for example, a lithium tantalate (LiTaO 3 ) substrate, a crystal substrate, or the like.
  • the plurality of IDT electrodes 47 are formed on the one main surface 461 of the piezoelectric substrate 46.
  • each of the plurality of IDT electrodes 47 constitutes a functional part that generates heat.
  • a plurality of surface acoustic wave resonators each including a plurality of IDT electrodes 47 are electrically connected to form a SAW filter.
  • the acoustic wave device 4 includes a spacer layer 48 and a cover member 49.
  • the spacer layer 48 and the cover member 49 are provided on the one main surface 461 side of the piezoelectric substrate 46.
  • the spacer layer 48 surrounds the plurality of IDT electrodes 47 in a plan view from the thickness direction of the piezoelectric substrate 46.
  • the spacer layer 48 has a frame shape (rectangular frame shape) in a plan view from the thickness direction of the piezoelectric substrate 46.
  • the spacer layer 48 has electrical insulation.
  • the material of the spacer layer 48 is, for example, a synthetic resin such as epoxy resin or polyimide.
  • the cover member 49 has a flat plate shape. Although the cover member 49 has a rectangular shape in a plan view from the thickness direction of the piezoelectric substrate 46, it is not limited to this and may have a square shape, for example. In the acoustic wave device 4, the outer size of the cover member 49, the outer size of the spacer layer 48, and the outer size of the piezoelectric substrate 46 are substantially the same in a plan view from the thickness direction of the piezoelectric substrate 46.
  • the cover member 49 is arranged on the spacer layer 48 so as to face the piezoelectric substrate 46 in the thickness direction of the piezoelectric substrate 46.
  • the cover member 49 overlaps with the plurality of IDT electrodes 47 in the thickness direction of the piezoelectric substrate 46 and is separated from the plurality of IDT electrodes 47 in the thickness direction of the piezoelectric substrate 46.
  • the cover member 49 has electrical insulation.
  • the material of the cover member 49 is, for example, a synthetic resin such as epoxy resin or polyimide.
  • the acoustic wave device 4 has a space S1 surrounded by the piezoelectric substrate 46, the spacer layer 48, and the cover member 49.
  • the space S1 contains gas.
  • the gas is, for example, air, an inert gas (for example, nitrogen gas), or the like.
  • the plurality of external connection electrodes 45 include an input terminal, an output terminal and a ground terminal of the SAW filter.
  • Each of the plurality of external connection electrodes 45 is, for example, a bump.
  • Each bump is, for example, a solder bump.
  • Each bump is not limited to a solder bump, and may be, for example, a gold bump.
  • the main surface of the cover member 49 opposite to the piezoelectric substrate 46 side constitutes the first main surface 41 of the acoustic wave element 4, and the other main surface 462 of the piezoelectric substrate 46 is the acoustic wave element.
  • the second main surface 42 of No. 4 is constituted.
  • the outer peripheral surface 43 of the acoustic wave element 4 includes the outer peripheral surface of the piezoelectric substrate 46, the outer peripheral surface of the spacer layer 48, and the outer peripheral surface of the cover member 49.
  • each of the plurality of IDT electrodes 47 on the one main surface 461 of the piezoelectric substrate 46 constitutes a functional portion of the acoustic wave element 4.
  • the acoustic wave element 4 is arranged so as to at least partially overlap the semiconductor element 2 in a plan view from the thickness direction D1 of the first insulating layer 3.
  • the second insulating layer 5 is a sealing layer that seals the plurality of acoustic wave devices 4.
  • the second insulating layer 5 covers the first main surface 41, the second main surface 42, and the outer peripheral surface 43 of the plurality of acoustic wave devices 4.
  • the second insulating layer 5 has a rectangular shape in a plan view from the thickness direction D1 of the first insulating layer 3, but the second insulating layer 5 is not limited to this and may have a square shape, for example.
  • the second insulating layer 5 has substantially the same size as the first insulating layer 3 in a plan view from the thickness direction D1 of the first insulating layer 3.
  • the second insulating layer 5 has a first main surface 51 on the first insulating layer 3 side and a second main surface 52 on the opposite side of the first main surface 51.
  • the first main surface 51 and the second main surface 52 face each other.
  • the second insulating layer 5 has electric insulation.
  • the second insulating layer 5 contains a resin.
  • the second insulating layer 5 contains, for example, a filler mixed with the resin, in addition to the resin.
  • the resin of the second insulating layer 5 is, for example, polyimide resin, benzocyclobutene, polybenzoxazole, phenol resin, silicone resin, or the like.
  • the material of the filler is, for example, silicon oxide, silicon nitride, aluminum oxide, boron nitride, aluminum nitride, diamond, carbon or the like.
  • the second insulating layer 5 may include a black pigment such as carbon black in addition to the resin and the filler.
  • the material of the second insulating layer 5 may be the same as the material of the first insulating layer 3 or may be a different material.
  • Each of the plurality of metal wiring sections 9 is electrically connected to one semiconductor element 2 of the plurality of semiconductor elements 2, and is directly connected as shown in FIG. And preferred.
  • the metal wiring portion 9 is directly connected to the pad electrode 25 of the semiconductor element 2.
  • the metal wiring portion 9 extends on the second inner peripheral surface 342 of the first insulating layer 3 on the one main surface 21 side of the semiconductor element 2.
  • the metal wiring portion 9 extends on the second inner peripheral surface 342 in the thickness direction D1 of the first insulating layer 3.
  • the metal wiring portion 9 extends up to the first main surface 31 of the first insulating layer 3.
  • the metal wiring portion 9 is arranged across the one main surface 21 of the semiconductor element 2, the second inner peripheral surface 342 of the first insulating layer 3, and the first main surface 31 of the first insulating layer 3. ..
  • the metal wiring portion 9 includes the one main surface 21 of the semiconductor element 2, the second inner peripheral surface 342 of the first insulating layer 3, and the first main surface 31 of the first insulating layer 3.
  • the through electrode 10 is arranged so as to straddle one end face 101. As a result, the metal wiring portion 9 electrically connects the semiconductor element 2 and the through electrode 10.
  • the material of the metal wiring part 9 is, for example, a metal layer, an alloy layer, or a laminated body thereof.
  • the metal layer is, for example, a copper layer or a laminate of a copper layer and a titanium layer.
  • the material of the alloy layer is, for example, a material in which at least one selected from the group consisting of chromium, nickel, iron, cobalt, and zinc is added to copper, or a copper alloy.
  • the copper alloy is an alloy containing copper and at least one selected from the group consisting of chromium, nickel, iron, cobalt, and zinc.
  • the copper alloy is, for example, a copper-chromium alloy, a copper-nickel alloy, a copper-iron alloy, a copper-cobalt alloy, a copper-zinc alloy, or the like.
  • the through electrode 10 is electrically connected to the metal wiring portion 9.
  • the penetrating electrode 10 penetrates the first insulating layer 3.
  • the through electrode 10 is arranged laterally of the semiconductor element 2 electrically connected to the through electrode 10.
  • the through electrode 10 is separated from the outer peripheral surface 23 of the semiconductor element 2.
  • the through electrode 10 is separated from the inner peripheral surface 340 of the recess 34 of the first insulating layer 3.
  • the plurality of through electrodes 10 are separated from each other.
  • the plurality of through electrodes 10 are held by the first insulating layer 3.
  • the position and the number of the through electrodes 10 are not particularly limited.
  • Each of the plurality of through electrodes 10 has a columnar shape (cylindrical shape).
  • Each of the plurality of through electrodes 10 has one end face 101 (hereinafter, also referred to as a first end face 101) and a second end face 102, which are opposite to each other in a direction parallel to the thickness direction D1 of the first insulating layer 3. .. Part of the corresponding metal wiring portion 9 of the plurality of metal wiring portions 9 overlaps the first end surface 101 of each of the plurality of through electrodes 10.
  • each of the plurality of through electrodes 10 is electrically connected to the corresponding metal wiring portion 9 of the plurality of metal wiring portions 9.
  • each through electrode 10 is, for example, a metal.
  • the material of each through electrode 10 is, for example, copper or gold.
  • the plurality of terminal electrodes 11 are electrically connected to the plurality of through electrodes 10 on a one-to-one basis.
  • the plurality of terminal electrodes 11 are formed on the second end surface 102 of the corresponding through electrode 10 among the plurality of through electrodes 10.
  • Each of the plurality of terminal electrodes 11 is, for example, UBM (Under Bump Metal).
  • Each terminal electrode 11 has, for example, a laminated structure of a nickel layer on the second end surface 102 of the through electrode 10 and a gold layer on this nickel layer.
  • the plurality of bumps 12 are electrically connected to the plurality of terminal electrodes 11 on a one-to-one basis.
  • the plurality of bumps 12 are formed on the corresponding terminal electrodes 11 among the plurality of terminal electrodes 11.
  • Each bump 12 is, for example, a solder bump.
  • Each bump 12 is not limited to a solder bump, but may be a gold bump, for example.
  • the plurality of bumps 12 may be directly formed on the second end surface 102 of the corresponding through electrode 10 among the plurality of through electrodes 10.
  • the plurality of mounting electrodes 15 are formed on the wiring structure portion 14. Accordingly, the plurality of mounting electrodes 15 are located away from the first main surface 31 of the first insulating layer 3 and the first main surface 21 of the semiconductor element 2 in the thickness direction D1 of the first insulating layer 3. ..
  • Each of the plurality of mounting electrodes 15 is, for example, UBM (Under Bump Metal).
  • Each mounting electrode 15 has, for example, a laminated structure of a nickel layer on the wiring structure portion 14 and a gold layer on this nickel layer.
  • Each mounting electrode 15 is not limited to have a laminated structure and may have a single layer structure.
  • the first intermediate layer 6 and the second intermediate layer 7 have electrical insulation properties.
  • the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7 is interposed between the first structure body ST1 and the second structure body ST2.
  • the first structure ST1 includes a plurality of semiconductor elements 2 and a first insulating layer 3.
  • the second structure ST2 includes a plurality of acoustic wave devices 4 and a second insulating layer 5.
  • the first intermediate layer 6 is interposed between the acoustic wave element 4 and the semiconductor element 2 that overlap with each other in the thickness direction D1 of the first insulating layer 3.
  • the second intermediate layer 7 is interposed between the first main surface 31 of the first insulating layer 3 and the first main surface 51 of the second insulating layer 5.
  • the material of the first intermediate layer 6 and the material of the second intermediate layer 7 are the same.
  • the first intermediate layer 6 and the second intermediate layer 7 are integrally formed.
  • the thermal conductivity of the first intermediate layer 6 and the thermal conductivity of the second intermediate layer 7 are smaller than the thermal conductivity of the first insulating layer 3 and smaller than the thermal conductivity of the second insulating layer 5.
  • the material of the first intermediate layer 6 and the second intermediate layer 7 is, for example, resin.
  • the materials of the first intermediate layer 6 and the second intermediate layer 7 are polyimide, benzocyclobutene, polybenzoxazole, cyclic olefin resin, phenol resin, maleimide resin, epoxy resin, and thermal conductivity. From the viewpoint of making the ratio smaller, a fillerless resin containing no filler is preferable.
  • the first intermediate layer 6 and the second intermediate layer 7 are not limited to the fillerless resin and may include a resin and a filler.
  • the insulating layer 3 may be a layer having a thermal conductivity smaller than that of the insulating layer 3.
  • the first intermediate layer 6 and the second intermediate layer 7 for example, even when the same resin and the same filler as the second insulating layer 5 are included, by reducing the content ratio of the filler, for example, , A layer having a thermal conductivity smaller than that of the second insulating layer 5.
  • the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7 has a planar main surface 81 on the second insulating layer 5 side.
  • the main surface 81 of the intermediate layer 8 includes a main surface 61 of the first intermediate layer 6 on the second insulating layer 5 side and a main surface 71 of the second intermediate layer 7 on the second insulating layer 5 side. I'm out.
  • the wiring structure section 14 is interposed between the plurality of mounting electrodes 15 and the plurality of semiconductor elements 2, the first insulating layer 3, and the plurality of metal wiring sections 9.
  • the wiring structure portion 14 has a plurality of first main surfaces 31 of the first insulating layer 3, the first main surface 21 of each of the plurality of semiconductor elements 2, and a plurality of the plurality of semiconductor elements 2 in a plan view from the thickness direction D1 of the first insulating layer 3. It overlaps with the metal wiring portion 9.
  • the wiring structure portion 14 includes a plurality of wiring portions 141 corresponding to the plurality of mounting electrodes 15, and an intermediate layer 8 as an insulating portion that electrically insulates the plurality of wiring portions 141 from each other.
  • Each of the plurality of mounting electrodes 15 is formed on the corresponding wiring portion 141 of the plurality of wiring portions 141, and the corresponding metal wiring portion of the plurality of metal wiring portions 9 is interposed via the wiring portion 141. 9 and the like are electrically connected.
  • the wiring structure unit 14 includes one wiring layer and two electrical insulation layers.
  • the wiring layer is patterned into a predetermined pattern and includes a plurality of conductor portions corresponding to each of the plurality of wiring portions 141.
  • the intermediate layer 8 in the wiring structure portion 14 includes a plurality of electrically insulating layers.
  • the material of the wiring layer is, for example, copper, but is not limited to this.
  • the material of each electrically insulating layer is the same as the material of the intermediate layer 8.
  • the numbers of the wiring layers and the electric insulation layers in the wiring structure portion 14 are not particularly limited, and may be one or plural.
  • the first main surface 31 of the first insulating layer 3 which is in contact with the second intermediate layer 7 and the first main surface of the semiconductor element 2 which is in contact with the first intermediate layer 6 There is a step between 21 and 21.
  • the distance L1 (see FIGS. 2 and 3) between the second main surface 32 and the first main surface 31 of the first insulating layer 3 is the first insulation layer. It is longer than the distance L2 (see FIGS. 2 and 3) between the second major surface 32 of the layer 3 and the one major surface 21 of the semiconductor element 2.
  • the shortest distance L6 (see FIGS. 2 and 3) between the main surface 21 of the semiconductor element 2 and the main surface 61 of the first intermediate layer 6 on the acoustic wave element 4 side is the same as that of the first insulating layer 3. It is longer than the shortest distance L7 (see FIGS. 2 and 3) between the first principal surface 31 and the principal surface 71 of the second intermediate layer 7 on the acoustic wave element 4 side.
  • the following first to fifteenth steps are sequentially performed.
  • the support member 110 is prepared as shown in FIG. 4A.
  • the conductive layer 113 is provided over the support 111 with the adhesive layer 112 interposed therebetween. That is, in the first step, the conductive layer 113 is indirectly provided on the support 111.
  • the main surface of the conductive layer 113 opposite to the support 111 side forms one main surface 114 of the support member 110.
  • the support member 110 includes a support 111, an adhesive layer 112, and a conductive layer 113.
  • the support 111 is made of, for example, a glass epoxy material.
  • the adhesive layer 112 is made of, for example, an acrylic adhesive material.
  • the adhesive layer 112 is directly provided on the support 111.
  • the material of the conductive layer 113 is, for example, copper or nickel, but is not limited to this, and at least two kinds of materials selected from the group consisting of copper, chromium, nickel, iron, cobalt, zinc, palladium, and platinum may be used. It may be an alloy containing.
  • the conductive layer 113 has a thickness of, for example, 20 ⁇ m.
  • the support 111 is not limited to the glass epoxy material and may be made of, for example, a PET film, a PEN film, a polyimide film, a metal plate, a ceramic substrate, or the like.
  • the first step constitutes a supporting member preparing step.
  • the support member preparing step is a step of preparing the support member 110 including the support 111 and the conductive layer 113 indirectly provided on the support 111.
  • a photoresist layer 115 having a plurality of openings 116 is formed on one main surface 114 of the support member 110.
  • a photoresist layer 115 having a plurality of openings 116 is formed by using the photolithography technique.
  • the plurality of openings 116 are formed in the photoresist layer 115 in the formation planned regions of the plurality of conductor pillars 100 (see FIG. 4C) corresponding to the plurality of through electrodes 10 one-to-one.
  • the plurality of openings 116 expose portions of the conductive layer 113 that serve as bases of the conductive pillars 100.
  • the plurality of conductor pillars 100 are a source of the plurality of through electrodes 10.
  • Each of the plurality of conductor pillars 100 has a columnar shape (here, a cylindrical shape).
  • a plurality of conductor pillars 100 are formed on one main surface 114 of the support member 110.
  • the plurality of conductor pillars 100 are formed by electrolytic plating.
  • electricity is applied between the anode arranged to face the photoresist layer 115 and the cathode formed of the conductive layer 113 through a plating solution containing copper sulfate, and the plurality of conductor pillars 100 are formed.
  • the plating solution contains, for example, a surfactant, a leveling agent, a plating brightener and a defoaming agent in addition to copper sulfate.
  • the photoresist layer 115 is removed.
  • the photoresist layer 115 is stripped using an organic solvent or the like, and then a small amount of residue, deposits, or the like is removed by oxygen plasma.
  • a plurality of temporary fixing members 120 having a smaller size in plan view than the one main surface 114 in plan view are formed on one main surface 114 of the support member 110.
  • the plurality of temporary fixing materials 120 are resin adhesive layers for temporarily fixing the plurality of semiconductor elements 2 corresponding to each other one by one.
  • the size (outer size in plan view) of each of the plurality of temporary fixing members 120 for example, the size (outer size in plan view) of the semiconductor element 2 when the corresponding semiconductor element 2 is temporarily fixed Decide so that they are approximately the same size.
  • the resin adhesive layer is formed of, for example, a photosensitive positive resist.
  • the fifth step constitutes a temporary fixing material forming step.
  • the temporary fixing material forming step is a step of forming the temporary fixing material 120 smaller than the one main surface 114 on the one main surface 114 of the support member 110.
  • the corresponding semiconductor element 2 of the plurality of semiconductor elements 2 is temporarily fixed on the plurality of temporary fixing members 120. More specifically, in the sixth step, the first main surfaces 21 of the plurality of semiconductor elements 2 are made to face the temporary fixing members 120 corresponding to the temporary fixing members 120 in a one-to-one correspondence among the plurality of temporary fixing members 120, and are arranged on the temporary fixing members 120. By doing so, the plurality of semiconductor elements 2 are temporarily fixed on the one main surface 114 of the support member 110. Due to the thickness of the temporary fixing material 120 interposed between the one main surface 114 of the support member 110 and the one main surface 21 of the semiconductor element 2, the first main surface 31 of the first insulating layer 3 in FIGS.
  • the sixth step constitutes a semiconductor element placement step.
  • the semiconductor element arranging step is a step of arranging the semiconductor element 2 on the temporary fixing material 120 with the one main surface 21 of the semiconductor element 2 facing the temporary fixing material 120.
  • the plurality of semiconductor elements 2 may be temporarily fixed to one temporary fixing material 120, not only when the plurality of semiconductor elements 2 are in one-to-one correspondence with the plurality of temporary fixing materials 120.
  • the first insulating layer (resin structure) 3 is formed on the one main surface 114 of the support member 110.
  • the first insulating layer 3 is formed by a press forming method.
  • the method for forming the first insulating layer 3 is not limited to the press molding method.
  • the first insulating layer 3 may be molded by using, for example, a dispensing method, a printing method, a transfer molding method or the like.
  • the first insulating layer 3 is formed on the main surface 114 of the supporting member 110, the plurality of conductor pillars 100, and the outer peripheral surface 23 and the second main surface 22 of each of the plurality of semiconductor elements 2. Mold to cover.
  • the recess 34 is formed in the first insulating layer 3.
  • the seventh step constitutes the first insulating layer forming step.
  • the one main surface 114 side of the support member 110 covers at least the outer peripheral surface 23 of the semiconductor element 2, and the first main surface 31 and the first main surface 31 side of the support member 110 on the one main surface 114 side. It is a step of forming the first insulating layer 3 having the second main surface 32 facing the main surface 31.
  • the thickness of the first insulating layer 3 formed in the seventh step is larger than the thickness of the first insulating layer 3 in the high frequency module 1. As a result, a part of the first insulating layer 3 is interposed between the second main surface 32 of the first insulating layer 3 formed in the seventh step and the conductor pillar 100.
  • the support 111 and the adhesive layer 112 are removed from the structure shown in FIG. 5C. Thereby, in the eighth step, the conductive layer 113 is exposed.
  • the adhesive force of the adhesive layer 112 is reduced and the support 111 is removed (peeled).
  • the adhesive layer 112 is formed by, for example, heat-foaming or an adhesive whose adhesive force can be reduced by ultraviolet rays.
  • the conductive layer 113 is removed from the structure of FIG. 5D, and further, the plurality of temporary fixing materials 120 are removed.
  • the conductive layer 113 is removed by etching, for example.
  • the temporary fixing material 120 is exposed and then developed to remove the temporary fixing material 120.
  • a step corresponding to the thickness of the temporary fixing material 120 is formed between the first main surface 31 of the first insulating layer 3 and the first main surface 21 of the semiconductor element 2.
  • the removal step of removing the support member 110 and the temporary fixing material 120 is configured by the eighth step and the ninth step after the first insulating layer forming step. There is.
  • the plurality of metal wiring parts 9 and the first intermediate layer 6 are provided on the first main surface 31 side of the first insulating layer 3 and the first main surface 21 side of the semiconductor element 2.
  • the wiring structure portion 14 including the second intermediate layer 7 and the plurality of mounting electrodes 15 are formed.
  • the metal wiring portion 9 is formed, the corresponding pad electrode 25 of the semiconductor element 2, the second inner peripheral surface 342 of the recess 34 accommodating the semiconductor element 2, and the first insulating layer are formed.
  • the metal wiring portion 9 is formed so as to extend over the first main surface 31 of No. 3 and the end surface of the corresponding conductor pillar 100.
  • the intermediate layer 8 including the first intermediate layer 6 and the second intermediate layer 7 in the wiring structure portion 14 for example, an electrically insulating layer patterned by using a photolithography technique.
  • a patterned wiring layer is formed by using a photolithography technique and an etching technique.
  • the step of forming the intermediate layer 8 in the tenth step constitutes the intermediate layer forming step.
  • the intermediate layer forming step after the removing step, the first intermediate layer 6 is formed on the one main surface 21 of the semiconductor element 2, and the second intermediate layer 7 is formed on the first main surface 31 of the first insulating layer 3. It is a process of forming.
  • the eleventh step as shown in FIG. 6C, a plurality of acoustic wave elements 4 (electronic elements) are mounted on the structure shown in FIG. 6B.
  • the plurality of external connection electrodes 45 of the acoustic wave device 4 are arranged on the corresponding plurality of mounting electrodes 15 and electrically and mechanically connected.
  • the eleventh step constitutes an electronic element placement step.
  • the electronic element arranging step after the intermediate layer forming step, the acoustic wave element 4 electrically connected to the semiconductor element 2 is provided in at least a part of the first intermediate layer 6 and the semiconductor element 2 in the thickness direction of the semiconductor element 2. Is a step of arranging so as to overlap at least a part of.
  • the second insulating layer 5 that covers the plurality of acoustic wave devices 4 is formed.
  • the second insulating layer 5 is formed so as to cover at least the outer peripheral surface 43 of each of the plurality of acoustic wave devices 4.
  • the second insulation is performed so as to cover the outer peripheral surface 43, the second main surface 42, and the first main surface 41 of each of the plurality of acoustic wave elements 4.
  • Form layer 5 In the twelfth step, the plurality of acoustic wave devices 4 are sealed with the second insulating layer 5.
  • the twelfth step constitutes the second insulating layer forming step.
  • the second insulating layer forming step is a step of forming the second insulating layer 5 that covers at least the outer peripheral surface 43 of the acoustic wave element 4 after the electronic element arranging step.
  • the first insulating layer 3 is polished from the second main surface 32 side of the first insulating layer 3 until the thickness of the first insulating layer 3 becomes a predetermined value.
  • the first insulation layer is exposed so that the tip end surface of each conductor pillar 100 is exposed and the second main surface 32 of the first insulation layer 3 is substantially flush with the tip end surface of each conductor pillar 100.
  • Polish 3 it is essential that the tip end surface of each conductor pillar 100 is exposed, and it is not essential that the tip end surface of each conductor pillar 100 and the second main surface 32 of the first insulating layer 3 be flush. Absent.
  • the plurality of through electrodes 10 are formed from the corresponding conductor pillars 100 of the plurality of conductor pillars 100.
  • a plurality of terminal electrodes 11 and a plurality of bumps 12 are formed.
  • the plurality of terminal electrodes 11 are formed by using, for example, sputtering or plating, a photolithography technique, and an etching technique.
  • the support member 110 having a size capable of forming an assembly of a plurality of high frequency modules 1 is used as the support member 110 in the first step, and the first to fourteenth steps are performed.
  • the process up to the step it is possible to form a structure that is a base of the plurality of high-frequency modules 1.
  • the structure (see FIG. 7B) that is the source of the high frequency modules 1 is separated into individual high frequency modules 1.
  • the fifteenth step is a dicing step.
  • the high frequency modules 1 are obtained.
  • dicing is performed using a dicing blade, but the present invention is not limited to this, and dicing may be performed using a laser, for example.
  • the first main surface 31 of the first insulating layer 3 which is in contact with the second intermediate layer 7 and the one main surface 21 of the semiconductor element 2 which is in contact with the first intermediate layer 6 are provided. There is a step between them, and in the thickness direction D1 of the first insulating layer 3, the distance L1 between the second main surface 32 and the first main surface 31 of the first insulating layer 3 is equal to that of the first insulating layer 3. It is longer than the distance L2 between the second main surface 32 and the one main surface 21 of the semiconductor element 2.
  • the heat generated in the semiconductor element 2 is less likely to be transmitted to the acoustic wave element 4, and the electrical characteristics (for example, frequency characteristics) of the acoustic wave element 4 deteriorate (change). Can be suppressed.
  • FIGS. 2 and 3 are diagrams for explaining a transfer path of a part of heat generated in the semiconductor element 2.
  • FIGS. 2 and 3 are views showing one high-frequency module 1 in different cross sections.
  • some heat transfer paths are schematically indicated by the edging arrows.
  • the heat generated in the semiconductor element 2 is the heat generated in the functional unit 27.
  • a step is formed between the first main surface 31 of the first insulating layer 3 which is in contact with the second intermediate layer 7 and the first main surface 21 of the semiconductor element 2 which is in contact with the first intermediate layer 6.
  • heat transferred from the semiconductor element 2 to the acoustic wave element 4 is reduced, thermal expansion of the piezoelectric substrate 46 of the acoustic wave element 4 is suppressed, and the frequency characteristic of the acoustic wave element 4 is suppressed. Is less likely to decrease.
  • the high frequency module 1 can suppress the influence of heat generated in the semiconductor element 2 on the acoustic wave element 4 while achieving a low profile.
  • the high-frequency module 1 when the thermal conductivity of each of the first insulating layer and the second insulating layer is reduced to suppress the influence of heat generated in the semiconductor element on the acoustic wave element.
  • the ratio of the heat reaching the acoustic wave element side does not decrease so much, the heat is trapped inside the semiconductor element, and the temperature of the semiconductor element easily rises.
  • the high-frequency module 1 according to the first embodiment can suppress the influence of heat generated in the semiconductor element 2 on the acoustic wave element 4, and can suppress the temperature rise of the semiconductor element 2. ..
  • the method for manufacturing the high frequency module 1 according to the first embodiment can provide the high frequency module 1 that can suppress the deterioration of the electrical characteristics (for example, frequency characteristics) of the acoustic wave device 4.
  • the high frequency module 1 further includes a metal wiring portion 9 directly connected to the semiconductor element 2.
  • the metal wiring portion 9 extends on the second inner peripheral surface 342 of the first insulating layer 3 on the one main surface 21 side of the semiconductor element 2.
  • the high-frequency module 1 according to the first embodiment further includes a penetrating electrode 10 that is electrically connected to the metal wiring portion 9 and penetrates the first insulating layer 3.
  • a penetrating electrode 10 that is electrically connected to the metal wiring portion 9 and penetrates the first insulating layer 3.
  • the high-frequency module 1a according to Modification 1 differs from the high-frequency module 1 according to the first embodiment in that the first intermediate layer 6a is provided instead of the first intermediate layer 6 of the high-frequency module 1 according to the first embodiment. To do. Regarding the high-frequency module 1a according to the first modification, the same components as those of the high-frequency module 1 according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted.
  • the second intermediate surface is formed on the main surface 81a of the intermediate layer 8a.
  • the main surface 61a of the first intermediate layer 6a is recessed from the main surface 71 of the layer 7.
  • the intermediate layer 8a includes a first intermediate layer 6a and a second intermediate layer 7.
  • the material of the first intermediate layer 6a is the same as the material of the first intermediate layer 6 of the high-frequency module 1 according to the first embodiment.
  • the shortest distance L 6 between the one principal surface 21 of the semiconductor element 2 and the principal surface 61 a of the first intermediate layer 6 a on the acoustic wave element 4 side is the first insulating layer 3 It is longer than the shortest distance L7 between the first principal surface 31 and the principal surface 71 of the second intermediate layer 7 on the acoustic wave element 4 side.
  • the high-frequency module 1b according to Modification 2 is extended from a portion overlapping with the through electrode 10 in the metal wiring portion 9 to the side opposite to the semiconductor element 2 side in a plan view from the thickness direction D1 of the first insulating layer 3.
  • the high frequency module 1 according to the first embodiment is different from the high frequency module 1 in that it has a metal portion 93 that is formed.
  • the metal wiring portion 9 extends to a region overlapping the bump 12 in the thickness direction D1 of the first insulating layer 3.
  • the metal part 93 in the high frequency module 1b according to the second modification is further extended to a region that does not overlap the bump 12 in the thickness direction D1 of the first insulating layer 3.
  • the shape of the metal portion 93 in the plan view from the thickness direction D1 of the first insulating layer 3 is linear, but is not limited to linear.
  • the high frequency module 1b according to the second modification includes the metal portion 93, the heat generated in the semiconductor element 2 is less likely to be transmitted to the elastic wave element 4 as compared with the high frequency module 1 according to the first embodiment, and thus the elastic wave element 4 is reduced. It is possible to suppress the deterioration of the electrical characteristics of the.
  • the heat is emitted from the first main surface 21 of the semiconductor element 2 and is transferred to the first intermediate layer 6.
  • the heat toward the incoming acoustic wave element 4 side easily escapes to the first insulating layer 3 through the second inner peripheral surface 342 of the first insulating layer 3.
  • the heat transferred from the semiconductor element 2 to the acoustic wave element 4 is reduced, and the electrical characteristics of the acoustic wave element 4 are less likely to be deteriorated.
  • part of the heat generated in the semiconductor element 2 is easily transferred from the metal portion 93 to the second main surface 32 side of the first insulating layer 3.
  • the heat transfer path from the metal portion 93 is schematically shown by an outline arrow.
  • the high-frequency module 1c according to the second embodiment is different from the high-frequency module 1 according to the first embodiment in that the high-frequency module 1c further includes a second metal wiring portion 16 in addition to the metal wiring portion 9 (hereinafter, also referred to as the first metal wiring portion 9). Is different from.
  • the same components as those of the high-frequency module 1 according to the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
  • the second metal wiring portion 16 is formed on the second main surface 32 side of the first insulating layer 3 and is electrically connected to the through electrode 10. Therefore, the second metal wiring portion 16 is electrically connected to the first metal wiring portion 9 via the through electrode 10.
  • the second metal wiring portion 16 is arranged across the second main surface 32 of the first insulating layer 3 and the second end surface 102 of the through electrode 10.
  • the high frequency module 1c according to the second embodiment includes a plurality of second metal wiring portions 16 instead of the plurality of terminal electrodes 11 of the high frequency module 1 according to the first embodiment.
  • the plurality of bumps 12 are arranged on the corresponding second metal wiring portion 16 among the plurality of second metal wiring portions 16. At least one bump 12 of the plurality of bumps 12 is arranged so as not to overlap the through electrode 10 but to overlap the semiconductor element 2 in a plan view from the thickness direction D1 of the first insulating layer 3.
  • the second metal wiring portion 16 constitutes a rewiring portion that makes the positions of the through electrode 10 and the bump 12 different in a plan view from the thickness direction D1 of the first insulating layer 3.
  • the second metal wiring portion 16 and the bump 12 are arranged so as to overlap the semiconductor element 2 in the thickness direction D1 of the first insulating layer 3, so that the semiconductor element 2 is generated.
  • the generated heat becomes more difficult to be transmitted to the acoustic wave device 4.
  • the second metal wiring portion 16 is not arranged so as to overlap the semiconductor element 2 in a plan view from the thickness direction D1, the second metal wiring portion 16 is not disposed so as to overlap with the second main surface of the first insulating layer 3. If it is formed on the side of 32 and the second metal wiring portion 16 is electrically connected to the through electrode 10, the effect of suppressing the temperature rise of the acoustic wave device 4 can be obtained.
  • the high frequency module according to the modified example of the second embodiment further includes the third insulating layer formed on the second main surface 32 of the first insulating layer 3 in the high frequency module 1c according to the second embodiment.
  • a part of the third insulating layer is interposed between a part of the second metal wiring part 16 and the second main surface 32 of the first insulating layer 3.
  • the third insulating layer may be formed directly on the second main surface 32 of the first insulating layer 3 and on the second main surface 22 of the semiconductor element 2.
  • the material of the third insulating layer is, for example, polyimide resin or the like.
  • the high-frequency module 1d according to the third embodiment differs from the high-frequency module 1 according to the first embodiment in that the high-frequency module 1d according to the third embodiment further includes an electronic component 17 held by the first insulating layer 3 in addition to the semiconductor element 2.
  • the same components as those of the high-frequency module 1 according to the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
  • the dimension of the electronic component 17 in the thickness direction D1 of the first insulating layer 3 is larger than the thickness of the semiconductor element 2.
  • the electronic component 17 is, for example, a passive element such as an inductor or a capacitor.
  • the heat generated in the semiconductor element 2 is less likely to be transmitted to the acoustic wave element 4, and the deterioration of the electrical characteristics of the acoustic wave element 4 is suppressed. It becomes possible to do.
  • the distance L2 between the second main surface 32 of the first insulating layer 3 and the one main surface 21 of the semiconductor element 2 is arranged between the second main surface 32 and the first main surface 31 of the first insulating layer 3 having a longer distance L1 (see FIG. 3). doing. Therefore, the height of the high frequency module 1d can be reduced as compared with the case where the electronic component 17 is arranged when the first insulating layer 3 has no step.
  • the first to third embodiments described above are only one of various embodiments of the present invention.
  • the first to third embodiments and the like can be variously modified according to the design and the like as long as the object of the present invention can be achieved.
  • the number of semiconductor elements 2 is not limited to a plurality and may be one.
  • the number of elastic wave elements 4 is not limited to a plurality, and may be one.
  • the first intermediate layer 6 of the first intermediate layer 6 and the second intermediate layer 7 may be a gas layer.
  • at least a part of the outer circumference of the second intermediate layer 7 is the outer circumference of the first insulating layer 3 and the second insulating layer 5 in a plan view from the thickness direction D1 of the first insulating layer 3. It may be located inside at least one of the outer circumference.
  • the first insulating layer 3 has the recess 34 that houses the semiconductor element 2, but may have a through hole that houses the semiconductor element 2 instead of the recess 34.
  • the first insulating layer 3 covers only the outer peripheral surface 23 of the first main surface 21, the second main surface 22, and the outer peripheral surface 23 of the semiconductor element 2.
  • the inner peripheral surface of the through hole in the first insulating layer 3 has a first inner peripheral surface in contact with the outer peripheral surface 23 of the semiconductor element 2 and a second main surface of the first insulating layer 3 more than the first inner peripheral surface. A second inner peripheral surface remote from the surface 32.
  • the elastic wave filter that constitutes the elastic wave element 4 is not limited to a SAW filter that uses surface acoustic waves, but may be an elastic wave filter that uses boundary acoustic waves, plate waves, or the like. Further, the structure of the acoustic wave device 4 is not limited to the example of FIG. For example, the acoustic wave device 4 may be a SAW filter having a structure different from that of FIG.
  • the elastic wave element 4 may be a BAW (Bulk Acoustic Wave) filter that uses an elastic bulk wave.
  • the BAW filter includes a substrate and a plurality of BAW resonators.
  • the BAW resonator includes a first electrode, a piezoelectric film, and a second electrode.
  • the first electrode is formed on the substrate.
  • the piezoelectric film is formed on the first electrode.
  • the second electrode is formed on the piezoelectric film.
  • the substrate in the BAW filter includes, for example, a silicon substrate and an electric insulating film formed on the silicon substrate.
  • the electric insulating film is, for example, a silicon oxide film.
  • the piezoelectric film is made of lead zirconate titanate (PZT), for example.
  • the substrate of the BAW filter has a cavity on the side opposite to the piezoelectric film side of the first electrode.
  • the BAW resonator is an FBAR (Film Bulk Acoustic Resonator).
  • FBAR Flexible Bulk Acoustic Resonator
  • each of the plurality of BAW resonators constitutes a functional unit.
  • the BAW resonator is not limited to the FBAR and may be, for example, an SMR (Solidly Mounted Resonator).
  • the semiconductor element 2 is not limited to an active element, and may be, for example, a switch IC (Integrated Circuit) including a plurality of semiconductor switches.
  • Each semiconductor switch is, for example, an FET (Field Effect Transistor).
  • the high frequency module 1 may not include the through electrode 10, the terminal electrode 11 and the bump 12. In this case, for example, a part of the metal wiring portion 9 extending to the first main surface 31 of the first insulating layer 3 may be exposed without being covered with the second insulating layer 5. Further, in this case, in the method of manufacturing the high frequency module 1, the above-described second step of forming the photoresist layer 115 (see FIG. 4B), the third step of forming the conductor pillar 100 (see FIG. 4C), and the photoresist layer. Fourth step of removing 115 (see FIG. 4D), thirteenth step of polishing the first insulating layer 3 (see FIG. 7A), and fourteenth step of forming the terminal electrode 11 and the bump 12 (see FIG. 7B). Becomes unnecessary.
  • the conductive layer 113 is indirectly provided on the support 111, but the present invention is not limited to this, and the conductive layer 113 is directly provided on the support 111. May be.
  • the electronic module (high-frequency module 1; 1a; 1b; 1c; 1d) includes a semiconductor element (2), a first insulating layer (3), an electronic element (acoustic wave element 4), and 2 insulating layers (5).
  • the first insulating layer (3) covers at least the outer peripheral surface (23) of the semiconductor element (2).
  • the first insulating layer (3) has a first main surface (31) and a second main surface (32) facing each other.
  • the electronic element (acoustic wave element 4) is electrically connected to the semiconductor element (2).
  • the electronic element (acoustic wave element 4) has electrical characteristics.
  • the second insulating layer (5) covers at least the outer peripheral surface (43) of the electronic element (acoustic wave element 4).
  • the electronic module (high-frequency module 1; 1a; 1b; 1c; 1d), at least a part of the electronic element (acoustic wave element 4) in plan view from the thickness direction (D1) of the first insulating layer (3). At least a part of the semiconductor element (2) overlaps.
  • the electronic module (high frequency module 1; 1a; 1b; 1c; 1d) further includes a first intermediate layer (6; 6a) and a second intermediate layer (7).
  • the first intermediate layer (6; 6a) is interposed between the electronic element (acoustic wave element 4) and the semiconductor element (2).
  • the first intermediate layer (6; 6a) has a thermal conductivity lower than that of the first insulating layer (3) and that of the second insulating layer (5).
  • the second intermediate layer (7) is interposed between the first insulating layer (3) and the second insulating layer (5).
  • the second intermediate layer (7) has a thermal conductivity lower than the thermal conductivity of the first insulating layer (3) and the thermal conductivity of the second insulating layer (5).
  • the electronic module high-frequency module 1; 1a; 1b; 1c; 1d
  • the first principal surface (31) in contact with the second intermediate layer (7) in the first insulating layer (3) and in the semiconductor element (2) There is a step between the one main surface (21) in contact with the first intermediate layer (6; 6a).
  • the second main surface (32) and the first main surface (31) of the first insulating layer (3) In the electronic module (high frequency module 1; 1a; 1b; 1c; 1d), in the thickness direction (D1), the second main surface (32) and the first main surface (31) of the first insulating layer (3) The distance (L1) is longer than the distance (L2) between the second main surface (32) of the first insulating layer (3) and the one main surface (21) of the semiconductor element (2).
  • the electronic module high-frequency module 1; 1a; 1b; 1c; 1d
  • the first intermediate layer (6; 6a) contains a resin.
  • the shortest distance (L6) between one main surface (21) of the semiconductor element (2) and the main surface (61; 61a) of the first intermediate layer (6; 6a) on the electronic element (acoustic wave element 4) side is: It is longer than the shortest distance (L7) between the first main surface (31) of the first insulating layer (3) and the main surface (71) of the second intermediate layer (7) on the acoustic wave device (4) side.
  • the main surface (61; 61a) of the first intermediate layer (6; 6a) on the electronic element (acoustic wave element 4) side It becomes possible to suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4) regardless of the shape.
  • the electronic module (high-frequency module 1; 1a; 1b; 1c; 1d) according to the third aspect further includes a metal wiring part (9) in the first or second aspect.
  • the metal wiring portion (9) is electrically connected to the semiconductor element (2).
  • the first insulating layer (3) has a recess (34) accommodating the semiconductor element (2).
  • the inner peripheral surface (340) of the recess (34) of the first insulating layer (3) has a first inner peripheral surface (341) in contact with the outer peripheral surface (23) of the semiconductor element (2) and a first inner peripheral surface.
  • the metal wiring portion (9) extends on the second inner peripheral surface (342) of the first insulating layer (3) on the one main surface (21) side of the semiconductor element (2).
  • the heat generated in the semiconductor element (2) is easily transferred to the metal wiring portion (9), and the electronic element (elasticity) It becomes difficult to transmit to the wave element 4), and it is possible to further suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4).
  • the metal wiring portion (9) has the first main surface (31) of the first insulating layer (3). ) It extends to the top.
  • heat generated in the semiconductor element (2) is less likely to be transmitted to the electronic element (acoustic wave element 4), and the electronic element (elasticity element) is reduced. It is possible to further suppress the deterioration of the electrical characteristics of the wave element 4).
  • the electronic module (high frequency module 1; 1a; 1b; 1c; 1d) according to the fifth aspect further includes a through electrode (10) in the fourth aspect.
  • the through electrode (10) is electrically connected to the metal wiring portion (9).
  • the penetrating electrode (10) penetrates the first insulating layer (3).
  • the heat generated in the semiconductor element (2) is less likely to be transferred to the electronic element (acoustic wave element 4), and the electronic element It is possible to further suppress the deterioration of the electrical characteristics of (acoustic wave element 4).
  • the electronic module (high-frequency module 1c) according to the sixth aspect further includes a second metal wiring section (16) in addition to the first metal wiring section as the metal wiring section (9) in the fifth aspect.
  • the second metal wiring part (16) is formed on the second main surface (32) side of the first insulating layer (3) and is electrically connected to the through electrode (10).
  • the heat generated in the semiconductor element (2) is less likely to be transferred to the electronic element (acoustic wave element 4), and the electricity of the electronic element (acoustic wave element 4) is reduced. It is possible to further suppress the deterioration of the physical characteristics.
  • the semiconductor element (2) has a functional portion (27). ..
  • One main surface (21) of the semiconductor element (2) is a surface on which the functional portion (27) is formed.
  • the distance between the functional part (27) of the semiconductor element (2) and the electronic element (acoustic wave element 4) is shortened. Although it is achieved, the heat generated in the semiconductor element (2) is less likely to be transferred to the electronic element (acoustic wave element 4), and it is possible to suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4).
  • the electronic element in any one of the first to seventh aspects, includes a functional unit (IDT). Electrode 47). The functional portion of the electronic element (acoustic wave element 4) faces the semiconductor element (2) side.
  • the electronic module high-frequency module 1; 1a; 1b; 1c; 1d
  • the heat generated in the semiconductor element (2) is less likely to be transferred to the functional portion of the electronic element (acoustic wave element 4), and it is possible to suppress the deterioration of the electrical characteristics of the electronic element (acoustic wave element 4).
  • the first insulating layer (3) contains a filler. It is a resin layer.
  • the first insulating layer is different from the case where the first insulating layer (3) is a resin layer containing no filler.
  • the thermal conductivity of (3) can be increased, and the heat generated in the semiconductor element (2) can be easily released.
  • the first intermediate layer (6; 6a) and the second intermediate layer. (7) is a fillerless resin layer.
  • each of the first intermediate layer (6; 6a) and the second intermediate layer (7) is a resin containing a filler.
  • the thermal conductivity of the first intermediate layer (6; 6a) and the thermal conductivity of the second intermediate layer (7) can be made smaller than in the case of a layer, and the heat generated in the semiconductor element (2) can be reduced. It becomes difficult to be transmitted to the electronic element (acoustic wave element 4) side.
  • An electronic module manufacturing method is a temporary fixing material forming step, a semiconductor element arranging step, a first insulating layer forming step, a removing step, an intermediate layer forming step, an electronic element arranging step, A second insulating layer forming step.
  • a temporary fixing material (120) having a smaller size in plan view than the one main surface (114) in plan view is formed on one main surface (114) of the support member (110).
  • the semiconductor element (2) is arranged on the temporary fixing material (120) with one main surface (21) of the semiconductor element (2) facing the temporary fixing material (120).
  • a first insulating layer (3) that covers at least the outer peripheral surface (23) of the semiconductor element (2) is formed on one main surface (114) side of the support member (110).
  • the first insulating layer (3) has a first main surface (31) on one main surface (114) side of the support member (110) and a second main surface (32) facing the first main surface (31).
  • the support member (110) and the temporary fixing material (120) are removed after the first insulating layer forming step.
  • the intermediate layer forming step after the removing step, the first intermediate layer (6; 6a) is formed on the one main surface (21) of the semiconductor element (2) and the first main layer of the first insulating layer (3) is formed.
  • a second intermediate layer (7) is formed on the surface (31).
  • an electronic element (acoustic wave element 4) having electrical characteristics, which is electrically connected to the semiconductor element (2), is attached in the thickness direction of the semiconductor element (2).
  • the first intermediate layer (6; 6a) and at least a part of the semiconductor element (2) are overlapped with each other.
  • the second insulating layer forming step the second insulating layer (5) covering at least the outer peripheral surface (43) of the electronic element (acoustic wave element 4) is formed after the electronic element arranging step.
  • the temporary fixing material (120) is formed in a size corresponding to one main surface (21) of the semiconductor element (2).
  • both the first intermediate layer (6; 6a) and the second intermediate layer (7) have a thermal conductivity of the first insulating layer (3) and a thermal conductivity of the second insulating layer (5). And a material having a lower thermal conductivity than both materials.
  • High frequency module (electronic module) 2 Semiconductor element 21 One main surface (first main surface) 22 2nd principal surface 23 outer peripheral surface 25 pad electrode 26 semiconductor substrate 261 one principal surface 262 other principal surface 27 functional part 28 multilayer structure part 3 1st insulating layer 31 1st principal surface 32 2nd principal surface 34 recess 340 inner peripheral surface 341 1st inner peripheral surface 342 2nd inner peripheral surface 4 elastic wave element (electronic element) 41 first main surface 42 second main surface 43 outer peripheral surface 45 external connection electrode 46 piezoelectric substrate 461 one main surface 462 other main surface 47 IDT electrode (functional part) 48 spacer layer 49 cover member 5 second insulating layer 51 first main surface 52 second main surface 6, 6a first intermediate layer 61, 61a main surface 7 second intermediate layer 71 main surface 8, 8a intermediate layer 81, 81a main Surface 9 Metal wiring part (first metal wiring part) 93 metal part 10 through electrode 101 one end face (first end face) 102 2nd end surface 11 Terminal electrode

Landscapes

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Abstract

電子素子の電気的特性の低下を抑制する。電子モジュールである高周波モジュール（１）は、半導体素子（２）と、第１絶縁層（３）と、電気的特性を有する電子素子である弾性波素子（４）と、第２絶縁層（５）と、を備え、第１中間層（６）と、第２中間層（７）と、を更に備える。第１中間層（６）は、弾性波素子（４）と半導体素子（２）との間に介在しており、第１絶縁層（３）及び第２絶縁層（５）よりも小さな熱伝導率を有する。第２中間層（７）は、第１絶縁層（３）と第２絶縁層（５）との間に介在しており、第１絶縁層（３）及び第２絶縁層（５）よりも小さな熱伝導率を有する。第１絶縁層（３）において第２中間層（７）に接している第１主面（３１）と半導体素子（２）において第１中間層（６）に接している一の主面（２１）との間には段差がある。第１絶縁層（３）の厚さ方向（Ｄ１）において、第１絶縁層（３）の第２主面（３２）と第１主面（３１）との距離（Ｌ１）が、第１絶縁層（３）の第２主面（３２）と半導体素子（２）の一の主面（２１）との距離（Ｌ２）よりも長い。

Description

電子モジュール及び電子モジュールの製造方法
　本発明は、一般に電子モジュール及び電子モジュールの製造方法に関し、より詳細には、電子素子と半導体素子とを備える電子モジュール及び電子モジュールの製造方法に関する。
　従来、電子モジュールの一例として、絶縁層（第１絶縁層）に埋設されている弾性表面波フィルタ（弾性波素子）と、絶縁層（第２絶縁層）によって封止されている電子部品と、を備える高周波モジュールが知られている（例えば、特許文献１参照）。
　また、特許文献１に記載された高周波モジュールでは、平面視したときに、弾性表面波フィルタの一部が電子部品と重なるように配置されている。
　特許文献１には、上記の電子部品として、各種フィルタ装置、スイッチ、チップインダクタ、チップコンデンサ、パワーアンプ、ＩＣ（Integrated Circuit）等が挙げられている。
国際公開第２０１７／１３８２９９号
　特許文献１に記載された高周波モジュールでは、平面視で、弾性表面波フィルタのような電気的特性を有する電子素子とパワーアンプ等の半導体素子とが重なるように配置されている場合、半導体素子で発生した熱の影響で電子素子の電気的特性が低下（変化）する恐れがある。
　本発明の目的は、電子素子の電気的特性の低下を抑制することが可能な電子モジュール及び電子モジュールの製造方法を提供することにある。
　本発明の一態様に係る電子モジュールは、半導体素子と、第１絶縁層と、電子素子と、第２絶縁層と、を備える。前記第１絶縁層は、前記半導体素子の少なくとも外周面を覆っている。前記第１絶縁層は、互いに対向する第１主面及び第２主面を有する。前記電子素子は、前記半導体素子と電気的に接続されており、電気的特性を有する。前記第２絶縁層は、前記電子素子の少なくとも外周面を覆っている。この電子モジュールでは、前記第１絶縁層の厚さ方向からの平面視で、前記電子素子の少なくとも一部と前記半導体素子の少なくとも一部とが重なっている。この電子モジュールは、第１中間層と、第２中間層と、を更に備える。前記第１中間層は、前記電子素子と前記半導体素子との間に介在している。前記第１中間層は、前記第１絶縁層の熱伝導率及び前記第２絶縁層の熱伝導率よりも小さな熱伝導率を有する。前記第２中間層は、前記第１絶縁層と前記第２絶縁層との間に介在している。前記第２中間層は、前記第１絶縁層の熱伝導率及び前記第２絶縁層の熱伝導率よりも小さな熱伝導率を有する。この電子モジュールでは、前記第１絶縁層において前記第２中間層に接している前記第１主面と前記半導体素子において前記第１中間層に接している一の主面との間には段差がある。この電子モジュールでは、前記厚さ方向において、前記第１絶縁層の前記第２主面と前記第１主面との距離が、前記第１絶縁層の前記第２主面と前記半導体素子の前記一の主面との距離よりも長い。
　本発明の一態様に係る電子モジュールの製造方法は、仮固定材形成工程と、半導体素子配置工程と、第１絶縁層形成工程と、除去工程と、中間層形成工程と、電子素子配置工程と、第２絶縁層形成工程と、を備える。前記仮固定材形成工程では、支持部材の一の主面上に平面視した前記一の主面よりも平面視でのサイズが小さな仮固定材を形成する。前記半導体素子配置工程では、前記仮固定材に半導体素子の一の主面を向けて前記半導体素子を前記仮固定材上に配置する。前記第１絶縁層形成工程では、前記支持部材の前記一の主面側に、前記半導体素子の少なくとも外周面を覆い、前記支持部材の前記一の主面側の第１主面及び前記第１主面に対向する第２主面を有する第１絶縁層を形成する。前記除去工程では、前記第１絶縁層形成工程の後で前記支持部材と前記仮固定材とを除去する。前記中間層形成工程では、前記除去工程の後で前記半導体素子の前記一の主面上に第１中間層を形成するとともに前記第１絶縁層の前記第１主面上に第２中間層を形成する。前記電子素子配置工程では、前記中間層形成工程の後で、前記半導体素子に電気的に接続する、電気的特性を有する電子素子を、前記半導体素子の厚さ方向において前記第１中間層の少なくとも一部及び前記半導体素子の少なくとも一部に重複するように配置する。前記第２絶縁層形成工程では、前記電子素子配置工程の後で前記電子素子の少なくとも外周面を覆う第２絶縁層を形成する。前記仮固定材形成工程では、前記仮固定材を前記半導体素子の前記一の主面に対応する大きさで形成する。前記中間層形成工程では、前記第１中間層及び前記第２中間層のいずれも、前記第１絶縁層の熱伝導率と前記第２絶縁層の熱伝導率との両方よりも熱伝導率の低い材料を用いて形成する。
　本発明の一態様に係る電子モジュール及び電子モジュールの製造方法では、電子素子の電気的特性の低下を抑制することが可能となる。
図１は、実施形態１に係る電子モジュールの断面図である。 図２は、同上の電子モジュールにおいて半導体素子で発生した熱の伝達経路の説明図である。 図３は、同上の電子モジュールにおいて半導体素子で発生した熱の伝達経路の説明図である。 図４Ａ～４Ｄは、同上の電子モジュールの製造方法を説明するための工程断面図である。 図５Ａ～５Ｄは、同上の電子モジュールの製造方法を説明するための工程断面図である。 図６Ａ～６Ｄは、同上の電子モジュールの製造方法を説明するための工程断面図である。 図７Ａ～７Ｃは、同上の電子モジュールの製造方法を説明するための工程断面図である。 図８は、実施形態１の変形例１に係る電子モジュールの断面図である。 図９は、実施形態１の変形例２に係る電子モジュールの断面図である。 図１０は、実施形態２に係る電子モジュールの断面図である。 図１１は、実施形態３に係る電子モジュールの断面図である。
　以下の実施形態１～３等において参照する図１～３、４Ａ～４Ｄ、５Ａ～５Ｄ、６Ａ～６Ｄ、７Ａ～７Ｃ及び８～１１は、いずれも模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
　（実施形態１）
　（１）電子モジュールの全体構成
　実施形態１に係る電子モジュールは、高周波モジュール１である。実施形態１に係る高周波モジュール１は、図１及び２に示すように、複数の半導体素子２と、第１絶縁層３と、複数の弾性波素子（電子素子）４と、第２絶縁層５と、を備える。第１絶縁層３は、複数の半導体素子２の各々の少なくとも外周面２３を覆っている。複数の弾性波素子４の各々は、複数の半導体素子２のうち対応する少なくとも１つの半導体素子２と電気的に接続されている。第２絶縁層５は、複数の弾性波素子４の各々の少なくとも外周面４３を覆っている。高周波モジュール１では、互いに電気的に接続された半導体素子２と弾性波素子４との組に関して、第１絶縁層３の厚さ方向Ｄ１からの平面視で、弾性波素子４の少なくとも一部と半導体素子２の少なくとも一部とが重なっている。また、高周波モジュール１は、第１中間層６と、第２中間層７と、を更に備える。第１中間層６は、第１絶縁層３の厚さ方向Ｄ１において重なっている弾性波素子４と半導体素子２との間に介在している。第２中間層７は、第１絶縁層３と第２絶縁層５との間に介在している。
　また、高周波モジュール１は、複数の金属配線部９を備える。複数の金属配線部９は、半導体素子２に直接接続されている。
　また、高周波モジュール１は、複数の貫通電極１０を更に備える。複数の貫通電極１０の各々は、複数の金属配線部９のうち対応する金属配線部９に電気的に接続されている。複数の貫通電極１０は、第１絶縁層３を貫通している。
　また、高周波モジュール１は、複数の端子電極１１を更に備える。複数の端子電極１１の各々は、複数の貫通電極１０に一対一で電気的に接続されている。ここにおいて、高周波モジュール１は、複数のバンプ１２を更に備える。複数のバンプ１２は、複数の端子電極１１に一対一に接続されている。
　高周波モジュール１では、複数の弾性波素子４の各々は、複数の外部接続電極４５を有している。
　実施形態１に係る高周波モジュール１は、第１中間層６と第２中間層７とを含む中間層８中に形成された複数の配線部１４１を備えている。実施形態１に係る高周波モジュール１では、中間層８と複数の配線部１４１とで配線構造部１４を構成している。高周波モジュール１は、複数の弾性波素子４の実装用の電極であって配線構造部１４上に形成された複数の実装用電極１５を備えている。複数の実装用電極１５の各々は、配線構造部１４における複数の配線部１４１のうち１つの配線部１４１を介して、複数の貫通電極１０のうちの１つの貫通電極１０と、複数の金属配線部９のうちの１つの金属配線部９と、の少なくとも一方に電気的に接続されている。
　（２）高周波モジュールの各構成要素
　次に、高周波モジュール１の各構成要素について、図面を参照して説明する。
　（２．１）半導体素子
　半導体素子２は、半導体チップである。半導体素子２は、一の主面２１（以下、第１主面２１ともいう）と、半導体素子２の厚さ方向において第１主面２１とは反対側にある第２主面２２と、外周面２３と、を有する。第１主面２１及び第２主面２２は、互いに対向している。高周波モジュール１では、半導体素子２の厚さ方向と第１絶縁層３の厚さ方向Ｄ１とが平行である。半導体素子２をその厚さ方向から見たときの半導体素子２の外周形状は、例えば、長方形状である。ここにおいて、半導体素子２の外周面２３は、弾性波素子４側の第１主面２１と、第１主面２１と対向する第２主面２２とを結ぶ４つの側面を含む。半導体素子２の外周形状は、長方形状に限らず、例えば正方形状であってもよい。
　半導体素子２は、発熱を伴う機能部２７を有する。ここにおいて、半導体素子２は、一方主面２６１及び他方主面２６２を有する半導体基板２６と、半導体基板２６の一方主面２６１側に形成された機能部２７と、配線層及びパッシベーション膜を含む多層構造部２８と、機能部２７に電気的に接続された複数のパッド電極２５と、を備える。半導体素子２の第１主面２１は、多層構造部２８の表面と、複数のパッド電極２５の各々の表面とを含む。半導体素子２の第２主面２２は、半導体基板２６の他方主面２６２を含む。
　半導体素子２は、例えば、パワーアンプである。半導体素子２としてパワーアンプを用いる場合、半導体素子２の機能部２７は、増幅機能を有する。この場合、半導体基板２６は、例えばＧａＡｓ基板、Ｓｉ基板、又はＳＯＩ（Silicon On Insulator）基板等である。また、機能部２７は、例えば、ＨＢＴ（Heterojunction Bipolar Transistor）、ＦＥＴ（Field Effect Transistor）等のトランジスタを含む。また、複数のパッド電極２５は、入力端子と、出力端子と、を含む。この場合、半導体素子２は、入力端子に入力された信号を増幅して出力端子から出力するパワーアンプである。ここにおいて、半導体素子２は、入力端子に入力された信号を増幅して出力端子から弾性波素子４としてのＳＡＷフィルタへ出力する。半導体素子２は、パワーアンプに限らず、例えば、アンテナからの高周波信号を増幅して弾性波素子４としてのＳＡＷ（Surface Acoustic Wave）フィルタへ出力するローノイズアンプであってもよい。また、半導体素子２は、例えば、ＩＣ（Integrated Circuit）、ＭＰＵ（Micro Processing Unit）、ＲＦ（Radio Frequency）スイッチ等であってもよい。半導体素子２としてＭＰＵを用いる場合、半導体素子２の機能部２７は、論理機能を有する。この場合、機能部２７は、例えば、レジスタ、演算回路、制御回路等を含む。
　（２．２）第１絶縁層
　第１絶縁層３は、複数の半導体素子２を保持している樹脂構造体である。第１絶縁層３は、板状である。第１絶縁層３は、第１主面３１と、第１主面３１とは反対側の第２主面３２と、を有する。第１主面３１及び第２主面３２は、互いに対向する。
　第１絶縁層３の厚さ方向Ｄ１から見た第１絶縁層３の外周形状は、長方形状であるが、これに限らず、例えば、正方形状でもよい。第１絶縁層３の厚さ方向Ｄ１から見て、第１絶縁層３の外形サイズは、半導体素子２の外形サイズよりも大きい。すなわち、第１絶縁層３を厚さ方向Ｄ１から平面視したときの第１絶縁層３の面積は、半導体素子２を厚さ方向Ｄ１から平面視したときの半導体素子２の面積に比べて大きい。
　第１絶縁層３は、各々が半導体素子２を収容している複数の凹部３４を有する。複数の凹部３４は、第１絶縁層３の第１主面３１から凹んでいる。複数の凹部３４の各々の深さは、対応する（言い換えれば、その凹部３４において収容する）半導体素子２の厚さよりも大きい。第１絶縁層３の厚さ方向Ｄ１からの平面視で、複数の凹部３４の各々の開口サイズは、対応する半導体素子２の外形サイズと同じである。ここにおいて、第１絶縁層３は、半導体素子２の外周面２３と、半導体素子２の第２主面２２と、を覆っている。第１絶縁層３は、半導体素子２の外周面２３と第２主面２２とに接している。第１絶縁層３は、半導体素子２の第１主面２１を覆っていない状態で半導体素子２を保持している。第１絶縁層３の凹部３４の内周面３４０は、半導体素子２の外周面２３に接している第１内周面３４１と、第１内周面３４１よりも第１絶縁層３の第２主面３２から離れている第２内周面３４２と、を含む。
　第１絶縁層３は、電気絶縁性を有する。第１絶縁層３は、樹脂を含む。また、第１絶縁層３は、例えば、樹脂の他に、樹脂に混合されているフィラーを含んでいる。樹脂は、例えば、エポキシ樹脂である。ただし、樹脂は、エポキシ樹脂に限らず、例えば、ポリイミド樹脂、アクリル樹脂、ウレタン樹脂又はシリコーン樹脂であってもよい。フィラーの材料は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化ボロン、窒化アルミニウム、ダイヤモンド、カーボン等である。第１絶縁層３は、樹脂及びフィラーの他に、例えば、カーボンブラック等の黒色顔料を含んでいてもよい。
　（２．３）弾性波素子
　弾性波素子４は、電気的特性を有する電子素子の一例である。弾性波素子４は例えば、ＳＡＷフィルタである。この場合、弾性波素子４に電気的に接続されている半導体素子２は、例えば、弾性波素子４としてのＳＡＷフィルタを通過した信号を増幅するパワーアンプである。また、弾性波素子４は、ＳＡＷフィルタを用いたデュプレクサであってもよい。なお、電子モジュールは、高周波モジュール１に限らない。電気的特性を有する電子素子は、弾性波素子４のほか、例えば、高周波素子用の電源デバイス、磁気センサ、加速度センサ、ジャイロセンサ等のセンサデバイス（物理量センサデバイス）、赤外線センサデバイス等が挙げられる。磁気センサ、加速度センサ、ジャイロセンサ等は、構造体の共振を利用したセンサデバイスであるため、温度変化があると共振状態が大きくずれやすく、その電気的特性が劣化する恐れがある。また、赤外線センサは、外部からの熱を自身の温度変化の有無で検出するデバイスであるため、温度変化があると電気的特性が劣化しやすくなる。また、弾性波素子や高周波用の電源デバイスは、温度変化があると、その電気的特性（具体的にはその周波数特性）が劣化しやすくなる。
　弾性波素子４は、その厚さ方向において一の主面４１（以下、第１主面４１ともいう）と、その厚さ方向において第１主面４１とは反対側にある第２主面４２と、外周面４３と、を有する。第１主面４１及び第２主面４２は、互いに対向している。弾性波素子４をその厚さ方向から見たときの弾性波素子４の外周形状は、例えば、長方形状である。弾性波素子４の外周面４３は、弾性波素子４における半導体素子２側の第１主面４１と、第１主面４１と対向する第２主面４２とを結ぶ４つの側面を含む。弾性波素子４の外周形状は、長方形状に限らず、例えば正方形状であってもよい。
　弾性波素子４は、例えば、圧電基板４６と、複数のＩＤＴ（Interdigital Transducer）電極４７と、を含む。なお、図１及び２では、複数のＩＤＴ電極４７のうち２つのＩＤＴ電極４７のみ模式的に図示してある。
　圧電基板４６は、その厚さ方向からの平面視で、長方形状であるが、これに限らず、例えば、正方形状であってもよい。圧電基板４６は、その厚さ方向において互いに反対側にある一方主面４６１及び他方主面４６２を有する。圧電基板４６の一方主面４６１及び他方主面４６２は、互いに対向する。圧電基板４６は、例えばリチウムニオベイト（ＬｉＮｂＯ３）基板であるが、これに限らず、例えば、リチウムタンタレート（ＬｉＴａＯ３）基板、水晶基板等であってもよい。弾性波素子４では、複数のＩＤＴ電極４７は、圧電基板４６の一方主面４６１上に形成されている。弾性波素子４では、複数のＩＤＴ電極４７の各々が、発熱を伴う機能部を構成している。弾性波素子４では、複数のＩＤＴ電極４７それぞれを含む複数の弾性表面波共振子が電気的に接続されてＳＡＷフィルタを構成している。
　弾性波素子４は、スペーサ層４８と、カバー部材４９と、を備える。スペーサ層４８及びカバー部材４９は、圧電基板４６の一方主面４６１側に設けられている。
　スペーサ層４８は、圧電基板４６の厚さ方向からの平面視で、複数のＩＤＴ電極４７を囲んでいる。圧電基板４６の厚さ方向からの平面視で、スペーサ層４８は枠状（矩形枠状）である。スペーサ層４８は、電気絶縁性を有する。スペーサ層４８の材料は、例えば、エポキシ樹脂、ポリイミド等の合成樹脂である。
　カバー部材４９は、平板状である。圧電基板４６の厚さ方向からの平面視で、カバー部材４９は、長方形状であるが、これに限らず、例えば、正方形状であってもよい。弾性波素子４では、圧電基板４６の厚さ方向からの平面視で、カバー部材４９の外形サイズと、スペーサ層４８の外形サイズと、圧電基板４６の外形サイズと、が略同じである。カバー部材４９は、圧電基板４６の厚さ方向において圧電基板４６に対向するようにスペーサ層４８に配置されている。カバー部材４９は、圧電基板４６の厚さ方向において複数のＩＤＴ電極４７と重複し、かつ、圧電基板４６の厚さ方向において複数のＩＤＴ電極４７から離れている。カバー部材４９は、電気絶縁性を有する。カバー部材４９の材料は、例えば、エポキシ樹脂、ポリイミド等の合成樹脂である。
　弾性波素子４は、圧電基板４６とスペーサ層４８とカバー部材４９とで囲まれた空間Ｓ１を有する。弾性波素子４では、空間Ｓ１には、気体が入っている。気体は、例えば、空気、不活性ガス（例えば、窒素ガス）等である。
　複数の外部接続電極４５は、ＳＡＷフィルタの入力端子、出力端子及びグランド端子を含む。複数の外部接続電極４５の各々は、例えば、バンプである。各バンプは、例えば、はんだバンプである。各バンプは、はんだバンプに限らず、例えば金バンプであってもよい。
　弾性波素子４では、カバー部材４９における圧電基板４６側とは反対側の主面が、弾性波素子４の第１主面４１を構成し、圧電基板４６の他方主面４６２が、弾性波素子４の第２主面４２を構成している。また、弾性波素子４の外周面４３は、圧電基板４６の外周面と、スペーサ層４８の外周面と、カバー部材４９の外周面と、を含む。また、弾性波素子４では、上述のように、圧電基板４６の一方主面４６１上の複数のＩＤＴ電極４７の各々が、弾性波素子４の機能部を構成している。
　弾性波素子４は、第１絶縁層３の厚さ方向Ｄ１からの平面視で半導体素子２と少なくとも一部重複して配置されている。
　（２．４）第２絶縁層
　第２絶縁層５は、複数の弾性波素子４を封止している封止層である。第２絶縁層５は、複数の弾性波素子４の第１主面４１と第２主面４２と外周面４３とを覆っている。第１絶縁層３の厚さ方向Ｄ１からの平面視で、第２絶縁層５は、長方形状であるが、これに限らず、例えば、正方形状であってもよい。第１絶縁層３の厚さ方向Ｄ１からの平面視で、第２絶縁層５は、第１絶縁層３と略同じ大きさである。第２絶縁層５は、第１絶縁層３側の第１主面５１と、第１主面５１とは反対側の第２主面５２と、を有する。第１主面５１及び第２主面５２は、互いに対向する。
　第２絶縁層５は、電気絶縁性を有する。第２絶縁層５は、樹脂を含む。また、第２絶縁層５は、例えば、樹脂の他に、樹脂に混合されているフィラーを含んでいる。第２絶縁層５の樹脂は、例えば、ポリイミド樹脂、ベンゾシクロブテン、ポリベンゾオキサゾール、フェノール樹脂又はシリコーン樹脂等である。フィラーの材料は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化ボロン、窒化アルミニウム、ダイヤモンド、カーボン等である。第２絶縁層５は、樹脂及びフィラーの他に、例えば、カーボンブラック等の黒色顔料を含んでいてもよい。第２絶縁層５の材料は、第１絶縁層３と同じ材料であってもよいし、異なる材料であってもよい。
　（２．５）金属配線部
　複数の金属配線部９の各々は、複数の半導体素子２のうち１つの半導体素子２に電気的に接続されており、図１に示すように直接接続されていると好ましい。ここにおいて、金属配線部９は、半導体素子２のパッド電極２５に直接接続されている。金属配線部９は、半導体素子２の一の主面２１側において第１絶縁層３の第２内周面３４２上に延びている。金属配線部９は、第２内周面３４２上において第１絶縁層３の厚さ方向Ｄ１に沿って延びている。ここにおいて、金属配線部９は、第１絶縁層３の第１主面３１上にまで延びている。つまり、金属配線部９は、半導体素子２の一の主面２１と第１絶縁層３の第２内周面３４２と第１絶縁層３の第１主面３１とに跨って配置されている。実施形態１に係る高周波モジュール１では、金属配線部９は、半導体素子２の一の主面２１と第１絶縁層３の第２内周面３４２と第１絶縁層３の第１主面３１と貫通電極１０の一の端面１０１に跨って配置されている。これにより、金属配線部９は、半導体素子２と貫通電極１０とを電気的に接続している。
　金属配線部９の材料は、例えば金属層又は合金層又はそれらの積層体である。ここにおいて、金属層は、例えば、銅層、銅層とチタン層の積層体である。また、合金層の材料は、例えば、銅にクロム、ニッケル、鉄、コバルト、及び亜鉛からなる群から選択される少なくとも１種を添加した材料、又は、銅合金である。銅合金は、銅と、クロム、ニッケル、鉄、コバルト、及び亜鉛からなる群から選択される少なくとも１種と、を含む合金である。銅合金は、例えば、銅－クロム合金、銅－ニッケル合金、銅－鉄合金、銅－コバルト合金、銅－亜鉛合金等である。
　（２．６）貫通電極
　貫通電極１０は、金属配線部９に電気的に接続されている。貫通電極１０は、第１絶縁層３を貫通している。貫通電極１０は、その貫通電極１０に電気的に接続されている半導体素子２の側方に配置されている。貫通電極１０は、半導体素子２の外周面２３から離れている。ここにおいて、貫通電極１０は、第１絶縁層３の凹部３４の内周面３４０から離れている。複数の貫通電極１０は、互いに離れている。複数の貫通電極１０は、第１絶縁層３に保持されている。高周波モジュール１では、貫通電極１０の位置及び数は、特に限定されない。
　複数の貫通電極１０の各々は、柱状（円柱状）である。複数の貫通電極１０の各々は、第１絶縁層３の厚さ方向Ｄ１に平行な方向において互いに反対側にある一の端面１０１（以下、第１端面１０１ともいう）及び第２端面１０２を有する。複数の貫通電極１０の各々の第１端面１０１には、複数の金属配線部９のうち対応する金属配線部９の一部が重なっている。高周波モジュール１では、複数の貫通電極１０の各々が複数の金属配線部９のうち対応する金属配線部９と電気的に接続されている。
　各貫通電極１０の材料は、例えば、金属である。ここにおいて、各貫通電極１０の材料は、例えば、銅又は金である。
　（２．７）端子電極
　複数の端子電極１１は、複数の貫通電極１０に一対一で電気的に接続されている。複数の端子電極１１は、複数の貫通電極１０のうち対応する貫通電極１０の第２端面１０２上に形成されている。複数の端子電極１１の各々は、例えば、ＵＢＭ（Under Bump Metal）である。各端子電極１１は、例えば、貫通電極１０の第２端面１０２上のニッケル層と、このニッケル層上の金層と、の積層構造を有する。
　（２．８）バンプ
　複数のバンプ１２は、複数の端子電極１１に一対一で電気的に接続されている。複数のバンプ１２は、複数の端子電極１１のうち対応する端子電極１１上に形成されている。各バンプ１２は、例えば、はんだバンプである。各バンプ１２は、はんだバンプに限らず、例えば金バンプであってもよい。なお、高周波モジュール１では、複数のバンプ１２が、複数の貫通電極１０のうち対応する貫通電極１０の第２端面１０２上に直接形成されていてもよい。
　（２．９）実装用電極
　複数の実装用電極１５は、配線構造部１４上に形成されている。これにより、複数の実装用電極１５は、第１絶縁層３の厚さ方向Ｄ１において第１絶縁層３の第１主面３１及び半導体素子２の第１主面２１から離れて位置している。
　複数の実装用電極１５の各々は、例えば、ＵＢＭ（Under Bump Metal）である。各実装用電極１５は、例えば、配線構造部１４上のニッケル層と、このニッケル層上の金層と、の積層構造を有する。各実装用電極１５は、積層構造を有する場合に限らず、単層構造であってもよい。
　（２．１０）第１中間層及び第２中間層
　第１中間層６及び第２中間層７は、電気絶縁性を有する。第１中間層６と第２中間層７とを含む中間層８は、第１構造体ＳＴ１と、第２構造体ＳＴ２と、の間に介在している。第１構造体ＳＴ１は、複数の半導体素子２と、第１絶縁層３と、を含む。第２構造体ＳＴ２は、複数の弾性波素子４と、第２絶縁層５と、を含む。
　第１中間層６は、第１絶縁層３の厚さ方向Ｄ１において重なっている弾性波素子４と半導体素子２との間に介在している。第２中間層７は、第１絶縁層３の第１主面３１と第２絶縁層５の第１主面５１との間に介在している。
　実施形態１に係る高周波モジュール１では、第１中間層６の材料と第２中間層７の材料とが、同じである。実施形態１に係る高周波モジュール１では、第１中間層６と第２中間層７とは一体に形成されている。
　第１中間層６の熱伝導率及び第２中間層７の熱伝導率は、第１絶縁層３の熱伝導率よりも小さく、かつ、第２絶縁層５の熱伝導率よりも小さい。
　第１中間層６及び第２中間層７の材料は、例えば、樹脂である。ここにおいて、第１中間層６及び第２中間層７の材料は、ポリイミド、ベンゾシクロブテン、ポリベンゾオキサゾール、環オレフィン系樹脂、フェノール系樹脂、マレイミド系樹脂、エポキシ系の樹脂であり、熱伝導率をより小さくする観点から、フィラーを含んでいないフィラーレス樹脂であるのが好ましい。
　第１中間層６及び第２中間層７は、フィラーレス樹脂に限らず、樹脂とフィラーとを含んでいてもよい。第１中間層６及び第２中間層７については、例えば、第１絶縁層３と同じ樹脂と同じフィラーとを含んでいる場合であっても、例えばフィラーの含有率を少なくすることにより、第１絶縁層３の熱伝導率よりも小さな熱伝導率を有する層とすることができる。また、第１中間層６及び第２中間層７については、例えば、第２絶縁層５と同じ樹脂と同じフィラーとを含んでいる場合であっても、例えばフィラーの含有率を少なくすることにより、第２絶縁層５の熱伝導率よりも小さな熱伝導率を有する層とすることができる。
　実施形態１に係る高周波モジュール１では、第１中間層６と第２中間層７とを含む中間層８は、第２絶縁層５側の主面８１が平面状となっている。ここにおいて、中間層８の主面８１は、第１中間層６における第２絶縁層５側の主面６１と、第２中間層７における第２絶縁層５側の主面７１と、を含んでいる。
　（２．１１）配線構造部
　配線構造部１４は、複数の実装用電極１５と、複数の半導体素子２、第１絶縁層３及び複数の金属配線部９と、の間に介在している。配線構造部１４は、第１絶縁層３の厚さ方向Ｄ１からの平面視で、第１絶縁層３の第１主面３１と複数の半導体素子２の各々の第１主面２１と複数の金属配線部９とに重複している。
　配線構造部１４は、複数の実装用電極１５に対応する複数の配線部１４１と、複数の配線部１４１を互いに電気的に絶縁している絶縁部としての中間層８と、を含んでいる。複数の実装用電極１５の各々は、複数の配線部１４１のうち対応する配線部１４１上に形成されており、その配線部１４１を介して、複数の金属配線部９のうち対応する金属配線部９等と電気的に接続されている。
　配線構造部１４は、１層の配線層と２層の電気絶縁層とを含んでいる。配線層は、所定パターンにパターニングされており、複数の配線部１４１の各々に対応する複数の導体部を含んでいる。配線構造部１４における中間層８は、複数の電気絶縁層を含んでいる。配線層の材料は、例えば、銅であるが、これに限らない。各電気絶縁層の材料は、中間層８の材料と同じである。なお、配線構造部１４における配線層及び電気絶縁層それぞれの数は、特に限定されず、１つでもよいし、複数でもよい。
　（３）高周波モジュールの構造
　高周波モジュール１では、第１絶縁層３において第２中間層７に接している第１主面３１と半導体素子２において第１中間層６に接している一の主面２１との間には段差がある。高周波モジュール１では、第１絶縁層３の厚さ方向Ｄ１において、第１絶縁層３の第２主面３２と第１主面３１との距離Ｌ１（図２及び３参照）が、第１絶縁層３の第２主面３２と半導体素子２の一の主面２１との距離Ｌ２（図２及び３参照）よりも長い。
　高周波モジュール１では、半導体素子２の一の主面２１と第１中間層６における弾性波素子４側の主面６１との最短距離Ｌ６（図２及び３参照）は、第１絶縁層３の第１主面３１と第２中間層７における弾性波素子４側の主面７１との最短距離Ｌ７（図２及び３参照）よりも長い。
　（４）高周波モジュールの製造方法
　次に、実施形態１に係る高周波モジュール１の製造方法について、図４Ａ～４Ｄ、５Ａ～５Ｄ、６Ａ～６Ｄ及び７Ａ～７Ｃを参照して説明する。
　高周波モジュール１の製造方法では、例えば、以下の第１工程～第１５工程を順次行う。
　第１工程では、図４Ａに示すように、支持部材１１０を準備する。第１工程では、支持体１１１上に接着層１１２を介して導電層１１３を設ける。つまり、第１工程では、支持体１１１上に間接的に導電層１１３を設ける。ここにおいて、導電層１１３における支持体１１１側とは反対側の主面が、支持部材１１０の一の主面１１４を構成している。支持部材１１０は、支持体１１１と、接着層１１２と、導電層１１３と、を含んでいる。支持体１１１は、例えば、ガラスエポキシ材で構成されている。接着層１１２は、例えば、アクリル系粘着材で構成されている。接着層１１２は、支持体１１１上に直接的に設けられている。導電層１１３の材料は、例えば、銅又はニッケルであるが、これに限らず、例えば銅、クロム、ニッケル、鉄、コバルト、亜鉛、パラジウム及び白金からなる群から選択された少なくとも２種の材料を含む合金であってもよい。導電層１１３の厚さは、例えば、２０μｍである。なお、支持体１１１は、ガラスエポキシ材に限らず、例えば、ＰＥＴフィルム、ＰＥＮフィルム、ポリイミドフィルム、金属板、セラミック基板等で構成されていてもよい。実施形態１に係る高周波モジュール１の製造方法では、第１工程が、支持部材準備工程を構成している。支持部材準備工程は、支持体１１１と、支持体１１１上に間接的に設けた導電層１１３と、を含む支持部材１１０を準備する工程である。
　第２工程では、図４Ｂに示すように、支持部材１１０の一の主面１１４上に、複数の開口部１１６を有するフォトレジスト層１１５を形成する。第２工程では、フォトリソグラフィ技術を利用して、複数の開口部１１６を有するフォトレジスト層１１５を形成する。第２工程では、複数の開口部１１６を、フォトレジスト層１１５において、複数の貫通電極１０に一対一に対応する複数の導体ピラー１００（図４Ｃ参照）の各々の形成予定領域に形成する。複数の開口部１１６は、導電層１１３において導体ピラー１００の下地となる部位を露出させる。複数の導体ピラー１００は、複数の貫通電極１０の元になる。複数の導体ピラー１００の各々は、柱状（ここでは、円柱状）である。
　第３工程では、図４Ｃに示すように、支持部材１１０の一の主面１１４上に複数の導体ピラー１００を形成する。第３工程では、電解めっきによって複数の導体ピラー１００を形成する。複数の導体ピラー１００の形成にあたっては、硫酸銅を含むめっき液を介してフォトレジスト層１１５に対向配置された陽極と、導電層１１３からなる陰極との間に通電して、複数の導体ピラー１００を導電層１１３上に析出させる。めっき液は、硫酸銅の他に、例えば、界面活性剤、レベリング剤、めっき光沢剤及び消泡剤等を含んでいる。
　第４工程では、図４Ｄに示すように、フォトレジスト層１１５を除去する。第４工程では、例えば、フォトレジスト層１１５を、有機溶剤等を用いて剥離した後、酸素プラズマで微量の残留物、付着物等を除去する。
　第５工程では、図５Ａに示すように、支持部材１１０の一の主面１１４上に平面視した一の主面１１４よりも平面視でのサイズが小さな複数の仮固定材１２０を形成する。複数の仮固定材１２０は、一対一に対応する複数の半導体素子２を仮固定するための樹脂粘着層である。複数の仮固定材１２０の各々の大きさ（平面視での外形サイズ）については、例えば、対応する半導体素子２を仮固定したときに半導体素子２の大きさ（平面視での外形サイズ）と略同じ大きさとなるように決める。樹脂粘着層は、例えば、感光性を有するポジ型のレジストにより形成する。実施形態１に係る高周波モジュール１の製造方法では、第５工程が、仮固定材形成工程を構成している。仮固定材形成工程は、支持部材１１０の一の主面１１４上に一の主面１１４よりも小さな仮固定材１２０を形成する工程である。
　第６工程では、図５Ｂに示すように、複数の仮固定材１２０の上に、複数の半導体素子２のうち対応する半導体素子２を仮固定する。より詳細には、第６工程では、複数の半導体素子２の第１主面２１を複数の仮固定材１２０のうち一対一に対応する仮固定材１２０に対向させ、仮固定材１２０上に配置することで、支持部材１１０の一の主面１１４上に複数の半導体素子２を仮固定する。支持部材１１０の一の主面１１４と半導体素子２の一の主面２１との間に介在する仮固定材１２０の厚さにより、図１及び２における第１絶縁層３の第１主面３１と半導体素子２の第１主面２１との段差を規定することができる。仮固定材１２０の厚さは、５μｍ以上２０μｍ以下の範囲で適宜決めればよく、一例として、１０μｍである。実施形態１に係る高周波モジュール１の製造方法では、第６工程が、半導体素子配置工程を構成している。半導体素子配置工程は、仮固定材１２０に半導体素子２の一の主面２１を向けて半導体素子２を仮固定材１２０上に配置する工程である。なお、第６工程では、複数の半導体素子２を複数の仮固定材１２０と一対一に対応させる場合にかぎらず、１つの仮固定材１２０に複数の半導体素子２を仮固定してもよい。
　第７工程では、図５Ｃに示すように、支持部材１１０の一の主面１１４上に第１絶縁層（樹脂構造体）３を形成する。ここにおいて、第７工程では、第１絶縁層３をプレス成形法によって成形する。第１絶縁層３の形成法は、プレス成形法には限らない。第７工程では、例えば、ディスペンス法、印刷法、トランスファー成形法等を利用して第１絶縁層３を成形してもよい。第７工程では、第１絶縁層３を、支持部材１１０の一の主面１１４と、複数の導体ピラー１００と、複数の半導体素子２の各々の外周面２３及び第２主面２２と、を覆うように成形する。これにより、第７工程では、第１絶縁層３に凹部３４が形成される。
　実施形態１に係る高周波モジュール１の製造方法では、第７工程が、第１絶縁層形成工程を構成している。第１絶縁層形成工程は、支持部材１１０の一の主面１１４側に、半導体素子２の少なくとも外周面２３を覆い、支持部材１１０の一の主面１１４側の第１主面３１及び第１主面３１に対向する第２主面３２を有する第１絶縁層３を形成する工程である。ただし、実施形態１に係る高周波モジュール１の製造方法では、第７工程で形成する第１絶縁層３の厚さが、高周波モジュール１における第１絶縁層３の厚さよりも厚い。これにより、第７工程で形成した第１絶縁層３の第２主面３２と導体ピラー１００との間には第１絶縁層３の一部が介在している。
　第８工程では、図５Ｄに示すように、図５Ｃに示した構造体から支持体１１１及び接着層１１２を除去する。これにより、第８工程では、導電層１１３を露出させる。第８工程では、例えば、接着層１１２の粘着力を低下させ、支持体１１１を除去する（剥離する）。接着層１１２は、例えば、熱発泡させることによって、あるいは紫外線によって粘着力を低下させることが可能な接着剤によって形成されている。
　第９工程では、図６Ａに示すように、図５Ｄの構造体から導電層１１３を除去し、さらに、複数の仮固定材１２０を除去する。第９工程では、例えば、導電層１１３をエッチングすることによって除去する。また、第９工程では、例えば、仮固定材１２０を露光してから現像することにより仮固定材１２０を除去する。これにより、第１絶縁層３の第１主面３１と半導体素子２の第１主面２１との間には、仮固定材１２０の厚さに相当する段差が形成される。実施形態１に係る高周波モジュール１の製造方法では、第８工程と第９工程とで、第１絶縁層形成工程の後で支持部材１１０と仮固定材１２０とを除去する除去工程を構成している。
　第１０工程では、図６Ｂに示すように、第１絶縁層３の第１主面３１側及び半導体素子２の第１主面２１側に複数の金属配線部９と、第１中間層６と第２中間層７とを含む配線構造部１４と、複数の実装用電極１５と、を形成する。第１０工程において、金属配線部９を形成する際は、対応する半導体素子２のパッド電極２５と、この半導体素子２を収納している凹部３４の第２内周面３４２と、第１絶縁層３の第１主面３１と、対応する導体ピラー１００の端面と、に跨るように金属配線部９を形成する。また、第１０工程において、配線構造部１４における第１中間層６と第２中間層７とを含む中間層８を形成する際は、例えば、フォトリソグラフィ技術を利用してパターニングされた電気絶縁層を形成する。また、配線構造部１４における複数の配線部１４１を形成する際は、例えば、フォトリソグラフィ技術及びエッチング技術を利用してパターニングされた配線層を形成する。複数の実装用電極１５を形成する際は、例えば、フォトリソグラフィ技術及びエッチング技術を利用してパターニングされた複数の実装用電極１５を形成する。実施形態１に係る高周波モジュール１の製造方法では、第１０工程において、中間層８を形成する工程が、中間層形成工程を構成している。中間層形成工程は、除去工程の後で半導体素子２の一の主面２１上に第１中間層６を形成するとともに第１絶縁層３の第１主面３１上に第２中間層７を形成する工程である。
　第１１工程では、図６Ｃに示すように、図６Ｂに示した構造体に対して複数の弾性波素子４（電子素子）を実装する。第１１工程では、弾性波素子４の複数の外部接続電極４５を対応する複数の実装用電極１５上に配置して電気的かつ機械的に接続する。実施形態１に係る高周波モジュール１の製造方法では、第１１工程が、電子素子配置工程を構成している。電子素子配置工程は、中間層形成工程の後で、半導体素子２に電気的に接続する弾性波素子４を、半導体素子２の厚さ方向において第１中間層６の少なくとも一部及び半導体素子２の少なくとも一部に重複するように配置する工程である。
　第１２工程では、図６Ｄに示すように、複数の弾性波素子４を覆う第２絶縁層５を形成する。第１２工程では、複数の弾性波素子４の各々の少なくとも外周面４３を覆うように第２絶縁層５を形成する。実施形態１に係る高周波モジュール１の製造方法では、第１２工程において、複数の弾性波素子４の各々における外周面４３と第２主面４２と第１主面４１とを覆うように第２絶縁層５を形成する。第１２工程では、複数の弾性波素子４を第２絶縁層５で封止する。実施形態１に係る高周波モジュール１の製造方法では、第１２工程が、第２絶縁層形成工程を構成している。第２絶縁層形成工程は、電子素子配置工程の後で弾性波素子４の少なくとも外周面４３を覆う第２絶縁層５を形成する工程である。
　第１３工程では、図７Ａに示すように、第１絶縁層３を所定の第１絶縁層３の厚さになるまで第１絶縁層３の第２主面３２側から研磨する。ここにおいて、第１３工程では、各導体ピラー１００の先端面を露出させかつ第１絶縁層３の第２主面３２を各導体ピラー１００の先端面と略面一とするように第１絶縁層３を研磨する。第１３工程では、各導体ピラー１００の先端面を露出させることが必須であり、各導体ピラー１００の先端面と第１絶縁層３の第２主面３２とが面一となることは必須ではない。第１３工程を行うことによって、複数の貫通電極１０が、複数の導体ピラー１００のうち対応する導体ピラー１００から形成される。
　第１４工程では、図７Ｂに示すように、複数の端子電極１１及び複数のバンプ１２を形成する。ここにおいて、第１４工程では、例えば、スパッタ又はめっき、フォトリソグラフィ技術及びエッチング技術を利用して複数の端子電極１１を形成する。
　実施形態１に係る高周波モジュール１の製造方法では、第１工程において支持部材１１０として複数の高周波モジュール１の集合体を形成可能な大きさの支持部材１１０を用いており、第１工程から第１４工程まで行うことによって、複数の高周波モジュール１の元になる構造体を形成することができる。
　第１５工程では、図７Ｃに示すように、複数の高周波モジュール１の元になる構造体（図７Ｂ参照）を個々の高周波モジュール１に分離する。第１５工程は、ダイシング工程である。これにより、第１５工程では、複数の高周波モジュール１を得る。第１５工程では、ダイシングブレードを用いてダイシングを行うが、これに限らず、例えば、レーザを用いてダイシングを行ってもよい。
　（効果）
　実施形態１に係る高周波モジュール１では、第１絶縁層３において第２中間層７に接している第１主面３１と半導体素子２において第１中間層６に接している一の主面２１との間には段差があり、第１絶縁層３の厚さ方向Ｄ１において、第１絶縁層３の第２主面３２と第１主面３１との距離Ｌ１が、第１絶縁層３の第２主面３２と半導体素子２の一の主面２１との距離Ｌ２よりも長い。これにより、実施形態１に係る高周波モジュール１では、半導体素子２で発生した熱が弾性波素子４へ伝わりにくくなり、弾性波素子４の電気的特性（例えば、周波数特性等）の低下（変化）を抑制することが可能となる。
　図２及び３は、半導体素子２で発生した熱の一部の伝達経路を説明するための図である。ここにおいて、図２と図３とは１つの高周波モジュール１を互いに異なる断面で見た図である。図２及び３では、熱の一部の伝達経路が、縁取り矢印で模式的に示されている。半導体素子２で発生する熱は、機能部２７で発生する熱である。高周波モジュール１では、第１絶縁層３において第２中間層７に接している第１主面３１と半導体素子２において第１中間層６に接している一の主面２１との間に段差があることにより、図２及び３に示すように、半導体素子２で発生した熱のうち、半導体素子２の第１主面２１から出て第１中間層６へ入り弾性波素子４側へ向かう熱が第１絶縁層３の第２内周面３４２を通って第１絶縁層３に逃げやすくなる。その結果、実施形態１に係る高周波モジュール１では、半導体素子２から弾性波素子４へ伝わる熱が減少し、弾性波素子４の圧電基板４６の熱膨張が抑制され、弾性波素子４の周波数特性が低下しにくくなる。
　ところで、特許文献１に記載された高周波モジュールにおいて半導体素子と弾性波素子との間の距離を長くすることにより、半導体素子で発生する熱の弾性波素子への影響を抑制しようとした場合、高周波モジュールの低背化が困難となる。これに対して、実施形態１に係る高周波モジュール１は、低背化を図りつつ、半導体素子２で発生する熱の弾性波素子４への影響を抑制することができる。
　また、特許文献１に記載された高周波モジュールにおいて第１絶縁層及び第２絶縁層それぞれの熱伝導率を下げることにより、半導体素子で発生する熱の弾性波素子への影響を抑制しようとした場合、半導体素子で発生した熱のうち弾性波素子側に到達する熱の比率はそれほど下がらず、半導体素子内に熱がこもって半導体素子の温度が上昇しやすくなる。これに対し、実施形態１に係る高周波モジュール１は、半導体素子２で発生する熱の弾性波素子４への影響を抑制することができ、かつ、半導体素子２の温度上昇を抑制することができる。
　また、実施形態１に係る高周波モジュール１の製造方法では、弾性波素子４の電気的特性（例えば、周波数特性等）の低下を抑制することが可能となる高周波モジュール１を提供できる。
　また、高周波モジュール１は、半導体素子２に直接接続されている金属配線部９を更に備える。ここにおいて、金属配線部９は、半導体素子２の一の主面２１側において第１絶縁層３の第２内周面３４２上に延びている。これにより、高周波モジュール１では、図３に示すように、半導体素子２で発生した熱が金属配線部９へ伝熱されやすくなって弾性波素子４へ伝わりにくくなり、弾性波素子４の温度上昇をより抑制する効果を得られる。なお、金属配線部９が第１絶縁層３の第１主面３１上にまで延びている場合、上記効果はより顕著に現れる。
　また、実施形態１に係る高周波モジュール１は、金属配線部９に電気的に接続されており、第１絶縁層３を貫通している貫通電極１０を更に備える。これにより、高周波モジュール１では、半導体素子２で発生した熱が貫通電極１０へ伝熱されやすくなって弾性波素子４へ伝わりにくくなり、弾性波素子４の温度上昇をより抑制する効果を得られる。
　（実施形態１の変形例１）
　以下、実施形態１の変形例１に係る電子モジュール（高周波モジュール１ａ）について、図８に基づいて説明する。
　変形例１に係る高周波モジュール１ａは、実施形態１に係る高周波モジュール１の第１中間層６の代わりに、第１中間層６ａを備えている点で、実施形態１に係る高周波モジュール１と相違する。変形例１に係る高周波モジュール１ａに関し、実施形態１に係る高周波モジュール１と同様の構成要素については、同一の符号を付して説明を省略する。
　変形例１に係る高周波モジュール１ａでは、第１絶縁層３の第１主面３１と半導体素子２の第１主面２１との段差に起因して、中間層８ａの主面８１ａにおいて第２中間層７の主面７１よりも第１中間層６ａの主面６１ａが凹んでいる。中間層８ａは、第１中間層６ａと、第２中間層７と、を含む。第１中間層６ａの材料は、実施形態１に係る高周波モジュール１の第１中間層６の材料と同じである。
　また、変形例１に係る高周波モジュール１ａでは、半導体素子２の一の主面２１と第１中間層６ａにおける弾性波素子４側の主面６１ａとの最短距離Ｌ６は、第１絶縁層３の第１主面３１と第２中間層７における弾性波素子４側の主面７１との最短距離Ｌ７よりも長い。これにより、変形例１に係る高周波モジュール１ａでは、実施形態１に係る高周波モジュール１と同様、半導体素子２で発生した熱が弾性波素子４へより伝わりにくくなり、弾性波素子４の電気的特性の低下を更に抑制することが可能となる。
　（実施形態１の変形例２）
　以下、実施形態１の変形例２に係る電子モジュール（高周波モジュール１ｂ）について、図９に基づいて説明する。
　変形例２に係る高周波モジュール１ｂは、第１絶縁層３の厚さ方向Ｄ１からの平面視で、金属配線部９において貫通電極１０に重複する部分から半導体素子２側とは反対側へ延長されている金属部９３を有する点で、実施形態１に係る高周波モジュール１と相違する。
　実施形態１に係る高周波モジュール１では、金属配線部９が第１絶縁層３の厚さ方向Ｄ１においてバンプ１２に重複する領域まで延びている。これに対して、変形例２に係る高周波モジュール１ｂにおける金属部９３は、第１絶縁層３の厚さ方向Ｄ１においてバンプ１２に重複しない領域上まで更に延長されている。第１絶縁層３の厚さ方向Ｄ１からの平面視における金属部９３の形状は、直線状であるが、直線状に限らない。
　変形例２に係る高周波モジュール１ｂは、金属部９３を備えるので、実施形態１に係る高周波モジュール１と比べて、半導体素子２で発生した熱が弾性波素子４へ伝わりにくくなり、弾性波素子４の電気的特性の低下を抑制することが可能となる。
　変形例２に係る高周波モジュール１ｂでは、実施形態１に係る高周波モジュール１と同様に、半導体素子２で発生した熱のうち、半導体素子２の第１主面２１から出て第１中間層６へ入り弾性波素子４側へ向かう熱が第１絶縁層３の第２内周面３４２を通って第１絶縁層３に逃げやすくなる。その結果、変形例２に係る高周波モジュール１ｂでは、半導体素子２から弾性波素子４へ伝わる熱が減少し、弾性波素子４の電気的特性が低下しにくくなる。
　さらに、変形例２に係る高周波モジュール１ｂでは、半導体素子２で発生した熱の一部が金属部９３から第１絶縁層３の第２主面３２側へ伝熱されやすくなる。なお、図９では、金属部９３からの熱の伝達経路が、縁取り矢印で模式的に示されている。
　（実施形態２）
　以下、実施形態２に係る電子モジュール（高周波モジュール１ｃ）について、図１０に基づいて説明する。
　実施形態２に係る高周波モジュール１ｃは、金属配線部９（以下、第１金属配線部９ともいう）とは別に、第２金属配線部１６を更に備える点で、実施形態１に係る高周波モジュール１と相違する。実施形態２に係る高周波モジュール１ｃに関し、実施形態１に係る高周波モジュール１と同様の構成要素については、同一の符号を付して説明を省略する。
　第２金属配線部１６は、第１絶縁層３の第２主面３２側に形成されており、貫通電極１０に電気的に接続されている。したがって、第２金属配線部１６は、貫通電極１０を介して第１金属配線部９と電気的に接続されている。第２金属配線部１６は、第１絶縁層３の第２主面３２と貫通電極１０の第２端面１０２とに跨って配置されている。
　実施形態２に係る高周波モジュール１ｃは、実施形態１に係る高周波モジュール１における複数の端子電極１１の代わりに、複数の第２金属配線部１６を備えている。
　実施形態２に係る高周波モジュール１ｃでは、複数のバンプ１２は、複数の第２金属配線部１６のうち対応する第２金属配線部１６上に配置されている。複数のバンプ１２のうち少なくとも１つのバンプ１２は、第１絶縁層３の厚さ方向Ｄ１からの平面視で貫通電極１０とは重ならずに半導体素子２と重なるように配置されている。第２金属配線部１６は、第１絶縁層３の厚さ方向Ｄ１からの平面視で貫通電極１０とバンプ１２との位置を異ならせる再配線部を構成している。
　実施形態２に係る高周波モジュール１ｃでは、第２金属配線部１６及びバンプ１２を第１絶縁層３の厚さ方向Ｄ１において半導体素子２と重複するように配置してあるので、半導体素子２で発生した熱が、弾性波素子４に更に伝わりにくくなる。なお、厚さ方向Ｄ１からの平面視で第２金属配線部１６が半導体素子２と重複するように配置されていなくても、第２金属配線部１６が第１絶縁層３の第２主面３２側に形成され、かつ、第２金属配線部１６が貫通電極１０に電気的に接続されていれば、弾性波素子４の温度上昇を抑制する効果は得られる。なお、実施形態２の変形例に係る高周波モジュールでは、実施形態２に係る高周波モジュール１ｃにおいて、第１絶縁層３の第２主面３２上に形成されている第３絶縁層を更に備えていてもよい。この変形例では、第２金属配線部１６の一部と第１絶縁層３の第２主面３２との間に第３絶縁層の一部が介在する。ここにおいて、第３絶縁層は、第１絶縁層３の第２主面３２上と半導体素子２の第２主面２２上とに直接的に形成されていてもよい。第３絶縁層の材料は、例えば、ポリイミド樹脂等である。
　（実施形態３）
　以下、実施形態３に係る電子モジュール（高周波モジュール１ｄ）について、図１１に基づいて説明する。
　実施形態３に係る高周波モジュール１ｄは、半導体素子２の他に、第１絶縁層３に保持されている電子部品１７を更に備える点で、実施形態１に係る高周波モジュール１と相違する。実施形態３に係る高周波モジュール１ｄに関し、実施形態１に係る高周波モジュール１と同様の構成要素については、同一の符号を付して説明を省略する。
　第１絶縁層３の厚さ方向Ｄ１における電子部品１７の寸法は、半導体素子２の厚さよりも大きい。電子部品１７は、例えば、インダクタ、キャパシタ等の受動素子である。
　実施形態３に係る高周波モジュール１ｄは、実施形態１に係る高周波モジュール１と同様、半導体素子２で発生した熱が弾性波素子４へ伝わりにくくなり、弾性波素子４の電気的特性の低下を抑制することが可能となる。
　また、実施形態３に係る高周波モジュール１ｄでは、第１絶縁層３のうち、第１絶縁層３の第２主面３２と半導体素子２の一の主面２１との間の距離Ｌ２（図３参照）より長い距離Ｌ１（図３参照）を有する第１絶縁層３の第２主面３２と第１主面３１との間に、半導体素子２の厚さより厚さの大きい電子部品１７を配置している。そのため、第１絶縁層３に段差がない場合に電子部品１７を配置する場合に比べて、高周波モジュール１ｄを低背化できる。
　以上説明した実施形態１～３等は、本発明の様々な実施形態の一つに過ぎない。実施形態１～３等は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、半導体素子２の数は、複数に限らず、１つであってもよい。また、弾性波素子４の数は、複数に限らず、１つであってもよい。
　また、中間層８は、第１中間層６と第２中間層７とのうち第１中間層６が気体層であってもよい。また、高周波モジュール１では、第１絶縁層３の厚さ方向Ｄ１からの平面視で、第２中間層７の外周の少なくとも一部が、第１絶縁層３の外周と第２絶縁層５の外周との少なくとも一方よりも内側に位置していてもよい。
　第１絶縁層３は、半導体素子２を収容する凹部３４を有しているが、凹部３４の代わりに、半導体素子２を収容する貫通孔を有していてもよい。この場合、第１絶縁層３は、半導体素子２の第１主面２１と第２主面２２と外周面２３とのうち外周面２３のみを覆う。また、第１絶縁層３における貫通孔の内周面は、半導体素子２の外周面２３に接している第１内周面と、第１内周面よりも第１絶縁層３の第２主面３２から離れている第２内周面と、を含む。
　また、弾性波素子４を構成する弾性波フィルタは、弾性表面波を利用するＳＡＷフィルタに限らず、弾性境界波、板波等を利用する弾性波フィルタであってもよい。また、弾性波素子４の構造は、図１の例に限定されない。例えば、弾性波素子４は、図１とは異なる構造を有するＳＡＷフィルタであってもよい。
　また、弾性波素子４は、弾性バルク波を利用するＢＡＷ（Bulk Acoustic Wave）フィルタであってもよい。ＢＡＷフィルタは、基板と、複数のＢＡＷ共振子と、を備える。ＢＡＷ共振子は、第１電極と、圧電体膜と、第２電極と、を含む。第１電極は、基板上に形成されている。圧電体膜は、第１電極上に形成されている。第２電極は、圧電体膜上に形成されている。
　ＢＡＷフィルタにおける基板は、例えば、シリコン基板と、シリコン基板上に形成されている電気絶縁膜と、を含む。電気絶縁膜は、例えば、シリコン酸化膜である。圧電体膜は、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）からなる。
　ＢＡＷフィルタの基板は、第１電極における圧電体膜側とは反対側に空洞を有する。ＢＡＷ共振子は、ＦＢＡＲ（Film Bulk Acoustic Resonator）である。弾性波素子４がＢＡＷフィルタの場合、複数のＢＡＷ共振子の各々が機能部を構成する。ＢＡＷ共振子は、ＦＢＡＲに限らず、例えば、ＳＭＲ（Solidly Mounted Resonator）であってもよい。
　また、半導体素子２は、能動素子に限らず、例えば、複数の半導体スイッチを備えたスイッチＩＣ（Integrated Circuit）であってもよい。各半導体スイッチは、例えば、ＦＥＴ（Field Effect Transistor）である。
　また、高周波モジュール１は、貫通電極１０、端子電極１１及びバンプ１２を備えていなくてもよい。この場合、例えば、第１絶縁層３の第１主面３１上まで延びている金属配線部９の一部が、第２絶縁層５に覆われずに露出していればよい。また、この場合、高周波モジュール１の製造方法では、上述の、フォトレジスト層１１５を形成する第２工程（図４Ｂ参照）、導体ピラー１００を形成する第３工程（図４Ｃ参照）、フォトレジスト層１１５を除去する第４工程（図４Ｄ参照）、第１絶縁層３を研磨する第１３工程（図７Ａ参照）、及び、端子電極１１とバンプ１２とを形成する第１４工程（図７Ｂ参照）は、不要となる。
　また、高周波モジュール１の製造方法における支持部材準備工程では、支持体１１１上に導電層１１３を間接的に設けているが、これに限らず、支持体１１１上に導電層１１３を直接的に設けてもよい。
　（まとめ）
　以上説明した実施形態１～３等から本明細書には以下の態様が開示されている。
　第１の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）は、半導体素子（２）と、第１絶縁層（３）と、電子素子（弾性波素子４）と、第２絶縁層（５）と、を備える。第１絶縁層（３）は、半導体素子（２）の少なくとも外周面（２３）を覆っている。第１絶縁層（３）は、互いに対向する第１主面（３１）及び第２主面（３２）を有する。電子素子（弾性波素子４）は、半導体素子（２）と電気的に接続されている。電子素子（弾性波素子４）は、電気的特性を有する。第２絶縁層（５）は、電子素子（弾性波素子４）の少なくとも外周面（４３）を覆っている。電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１絶縁層（３）の厚さ方向（Ｄ１）からの平面視で、電子素子（弾性波素子４）の少なくとも一部と半導体素子（２）の少なくとも一部とが重なっている。電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）は、第１中間層（６；６ａ）と、第２中間層（７）と、を更に備える。第１中間層（６；６ａ）は、電子素子（弾性波素子４）と半導体素子（２）との間に介在している。第１中間層（６；６ａ）は、第１絶縁層（３）の熱伝導率及び第２絶縁層（５）の熱伝導率よりも小さな熱伝導率を有する。第２中間層（７）は、第１絶縁層（３）と第２絶縁層（５）との間に介在している。第２中間層（７）は、第１絶縁層（３）の熱伝導率及び第２絶縁層（５）の熱伝導率よりも小さな熱伝導率を有する。電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１絶縁層（３）において第２中間層（７）に接している第１主面（３１）と半導体素子（２）において第１中間層（６；６ａ）に接している一の主面（２１）との間には段差がある。電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、厚さ方向（Ｄ１）において、第１絶縁層（３）の第２主面（３２）と第１主面（３１）との距離（Ｌ１）が、第１絶縁層（３）の第２主面（３２）と半導体素子（２）の一の主面（２１）との距離（Ｌ２）よりも長い。
　第１の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、電子素子（弾性波素子４）の電気的特性の低下を抑制することが可能となる。
　第２の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１の態様において、第１中間層（６；６ａ）は、樹脂を含む。半導体素子（２）の一の主面（２１）と第１中間層（６；６ａ）における電子素子（弾性波素子４）側の主面（６１；６１ａ）との最短距離（Ｌ６）は、第１絶縁層（３）の第１主面（３１）と第２中間層（７）における弾性波素子（４）側の主面（７１）との最短距離（Ｌ７）よりも長い。
　第２の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１中間層（６；６ａ）における電子素子（弾性波素子４）側の主面（６１；６１ａ）の形状によらず、電子素子（弾性波素子４）の電気的特性の低下を抑制することが可能となる。
　第３の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）は、第１又は２の態様において、金属配線部（９）を更に備える。金属配線部（９）は、半導体素子（２）に電気的に接続されている。第１絶縁層（３）は、半導体素子（２）を収容している凹部（３４）を有する。第１絶縁層（３）の凹部（３４）の内周面（３４０）は、半導体素子（２）の外周面（２３）に接している第１内周面（３４１）と、第１内周面（３４１）よりも第１絶縁層（３）の第２主面（３２）から離れている第２内周面（３４２）と、を含む。金属配線部（９）は、半導体素子（２）の一の主面（２１）側において第１絶縁層（３）の第２内周面（３４２）上に延びている。
　第３の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、半導体素子（２）で発生した熱が金属配線部（９）へ伝熱されやすくなって電子素子（弾性波素子４）へ伝わりにくくなり、電子素子（弾性波素子４）の電気的特性の低下を、より抑制することが可能となる。
　第４の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第３の態様において、金属配線部（９）は第１絶縁層（３）の第１主面（３１）上にまで延びている。
　第４の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、半導体素子（２）で発生した熱が電子素子（弾性波素子４）へ伝わりにくくなり、電子素子（弾性波素子４）の電気的特性の低下を、より抑制することが可能となる。
　第５の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）は、第４の態様において、貫通電極（１０）を更に備える。貫通電極（１０）は、金属配線部（９）に電気的に接続されている。貫通電極（１０）は、第１絶縁層（３）を貫通している。
　第５の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、半導体素子（２）で発生した熱が電子素子（弾性波素子４）へ、より伝わりにくくなり、電子素子（弾性波素子４）の電気的特性の低下を、より抑制することが可能となる。
　第６の態様に係る電子モジュール（高周波モジュール１ｃ）は、第５の態様において、金属配線部（９）としての第１金属配線部とは別に、第２金属配線部（１６）を更に備える。第２金属配線部（１６）は、第１絶縁層（３）の第２主面（３２）側に形成されており、貫通電極（１０）に電気的に接続されている。
　第６の態様に係る電子モジュール（高周波モジュール１ｃ）は、半導体素子（２）で発生した熱が電子素子（弾性波素子４）へ、より伝わりにくくなり、電子素子（弾性波素子４）の電気的特性の低下を、より抑制することが可能となる。
　第７の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１～６の態様のいずれか一つにおいて、半導体素子（２）は、機能部（２７）を有する。半導体素子（２）の一の主面（２１）は、機能部（２７）が形成されている側の面である。
　第７の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、半導体素子（２）の機能部（２７）と電子素子（弾性波素子４）との距離の短縮化を図りながらも、半導体素子（２）で発生した熱が電子素子（弾性波素子４）へ伝わりにくくなり、電子素子（弾性波素子４）の電気的特性の低下を抑制することが可能となる。
　第８の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１～７の態様のいずれか一つにおいて、電子素子（弾性波素子４）は、機能部（ＩＤＴ電極４７）を有する。電子素子（弾性波素子４）の機能部が、半導体素子（２）側に向いている。
　第８の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、半導体素子（２）と電子素子（弾性波素子４）の機能部との距離の短縮化を図りながらも、半導体素子（２）で発生した熱が電子素子（弾性波素子４）の機能部へ伝わりにくくなり、電子素子（弾性波素子４）の電気的特性の低下を抑制することが可能となる。
　第９の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１～８の態様のいずれか一つにおいて、第１絶縁層（３）は、フィラーを含有している樹脂層である。
　第９の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１絶縁層（３）がフィラーを含有していない樹脂層である場合と比べて、第１絶縁層（３）の熱伝導率を大きくすることができ、半導体素子（２）で発生した熱を逃がしやすくすることができる。
　第１０の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１～９の態様のいずれか一つにおいて、第１中間層（６；６ａ）及び第２中間層（７）は、フィラーレスの樹脂層である。
　第１０の態様に係る電子モジュール（高周波モジュール１；１ａ；１ｂ；１ｃ；１ｄ）では、第１中間層（６；６ａ）及び第２中間層（７）の各々がフィラーを含有している樹脂層である場合と比べて、第１中間層（６；６ａ）の熱伝導率及び第２中間層（７）の熱伝導率を小さくすることができ、半導体素子（２）で発生した熱が電子素子（弾性波素子４）側へ伝わりにくくなる。
　第１１の態様に係る電子モジュールの製造方法は、仮固定材形成工程と、半導体素子配置工程と、第１絶縁層形成工程と、除去工程と、中間層形成工程と、電子素子配置工程と、第２絶縁層形成工程と、を備える。仮固定材形成工程では、支持部材（１１０）の一の主面（１１４）上に平面視した一の主面（１１４）よりも平面視でのサイズが小さな仮固定材（１２０）を形成する。半導体素子配置工程では、仮固定材（１２０）に半導体素子（２）の一の主面（２１）を向けて半導体素子（２）を仮固定材（１２０）上に配置する。第１絶縁層形成工程では、支持部材（１１０）の一の主面（１１４）側に、半導体素子（２）の少なくとも外周面（２３）を覆う第１絶縁層（３）を形成する。第１絶縁層（３）は、支持部材（１１０）の一の主面（１１４）側の第１主面（３１）及び第１主面（３１）に対向する第２主面（３２）を有する。除去工程では、第１絶縁層形成工程の後で支持部材（１１０）と仮固定材（１２０）とを除去する。中間層形成工程では、除去工程の後で半導体素子（２）の一の主面（２１）上に第１中間層（６；６ａ）を形成するとともに第１絶縁層（３）の第１主面（３１）上に第２中間層（７）を形成する。電子素子配置工程では、中間層形成工程の後で、半導体素子（２）に電気的に接続する、電気的特性を有する電子素子（弾性波素子４）を、半導体素子（２）の厚さ方向において第１中間層（６；６ａ）の少なくとも一部及び半導体素子（２）の少なくとも一部に重複するように配置する。第２絶縁層形成工程では、電子素子配置工程の後で電子素子（弾性波素子４）の少なくとも外周面（４３）を覆う第２絶縁層（５）を形成する。仮固定材形成工程では、仮固定材（１２０）を半導体素子（２）の一の主面（２１）に対応する大きさで形成する。中間層形成工程では、第１中間層（６；６ａ）及び第２中間層（７）のいずれも、第１絶縁層（３）の熱伝導率と第２絶縁層（５）の熱伝導率との両方よりも熱伝導率の低い材料を用いて形成する。
　第１１の態様に係る電子モジュールの製造方法では、電子素子（弾性波素子４）の電気的特性の低下を抑制することが可能となる。
　１、１ａ、１ｂ、１ｃ、１ｄ　高周波モジュール（電子モジュール）
　２　半導体素子
　２１　一の主面（第１主面）
　２２　第２主面
　２３　外周面
　２５　パッド電極
　２６　半導体基板
　２６１　一方主面
　２６２　他方主面
　２７　機能部
　２８　多層構造部
　３　第１絶縁層
　３１　第１主面
　３２　第２主面
　３４　凹部
　３４０　内周面
　３４１　第１内周面
　３４２　第２内周面
　４　弾性波素子（電子素子）
　４１　第１主面
　４２　第２主面
　４３　外周面
　４５　外部接続電極
　４６　圧電基板
　４６１　一方主面
　４６２　他方主面
　４７　ＩＤＴ電極（機能部）
　４８　スペーサ層
　４９　カバー部材
　５　第２絶縁層
　５１　第１主面
　５２　第２主面
　６、６ａ　第１中間層
　６１、６１ａ　主面
　７　第２中間層
　７１　主面
　８、８ａ　中間層
　８１、８１ａ　主面
　９　金属配線部（第１金属配線部）
　９３　金属部
　１０　貫通電極
　１０１　一の端面（第１端面）
　１０２　第２端面
　１１　端子電極
　１２　バンプ
　１４　配線構造部
　１４１　配線部
　１５　実装用電極
　１６　第２金属配線部
　１７　電子部品
　１００　導体ピラー
　１１０　支持部材
　１１１　支持体
　１１２　接着層
　１１３　導電層
　１１４　一の主面
　１１５　フォトレジスト層
　１１６　開口部
　１２０　仮固定材
　Ｄ１　第１方向
　Ｌ１　最短距離
　Ｌ２　最短距離
　Ｓ１　空間
　ＳＴ１　第１構造体
　ＳＴ２　第２構造体

Claims (11)

  1. 　半導体素子と、
    　前記半導体素子の少なくとも外周面を覆っており、互いに対向する第１主面及び第２主面を有する第１絶縁層と、
    　前記半導体素子と電気的に接続されており、電気的特性を有する電子素子と、
    　前記電子素子の少なくとも外周面を覆っている第２絶縁層と、を備え、
    　前記第１絶縁層の厚さ方向からの平面視で、前記電子素子の少なくとも一部と前記半導体素子の少なくとも一部とが重なっており、
    　前記電子素子と前記半導体素子との間に介在しており、前記第１絶縁層の熱伝導率及び前記第２絶縁層の熱伝導率よりも小さな熱伝導率を有する第１中間層と、
    　前記第１絶縁層と前記第２絶縁層との間に介在しており、前記第１絶縁層の熱伝導率及び前記第２絶縁層の熱伝導率よりも小さな熱伝導率を有する第２中間層と、を更に備え、
    　前記第１絶縁層において前記第２中間層に接している前記第１主面と前記半導体素子において前記第１中間層に接している一の主面との間には段差があり、前記厚さ方向において、前記第１絶縁層の前記第２主面と前記第１主面との距離が、前記第１絶縁層の前記第２主面と前記半導体素子の前記一の主面との距離よりも長い、
    　電子モジュール。
  2. 　前記第１中間層は、樹脂を含み、
    　前記半導体素子の前記一の主面と前記第１中間層における前記電子素子側の主面との最短距離は、前記第１絶縁層の前記第１主面と前記第２中間層における前記電子素子側の主面との最短距離よりも長い、
    　請求項１に記載の電子モジュール。
  3. 　前記半導体素子に電気的に接続されている金属配線部を更に備え、
    　前記第１絶縁層は、前記半導体素子を収容している凹部を有し、
    　前記第１絶縁層の前記凹部の内周面は、前記半導体素子の前記外周面に接している第１内周面と、前記第１内周面よりも前記第１絶縁層の前記第２主面から離れている第２内周面と、を含み、
    　前記金属配線部は、前記半導体素子の前記一の主面側において前記第１絶縁層の前記第２内周面上に延びている、
    　請求項１又は２に記載の電子モジュール。
  4. 　前記金属配線部は前記第１絶縁層の前記第１主面上にまで延びている、
    　請求項３に記載の電子モジュール。
  5. 　前記金属配線部に電気的に接続されており、前記第１絶縁層を貫通している貫通電極を更に備える、
    　請求項４に記載の電子モジュール。
  6. 　前記金属配線部としての第１金属配線部とは別に、前記第１絶縁層の前記第２主面側に形成されており、前記貫通電極に電気的に接続されている第２金属配線部を更に備える、
    　請求項５に記載の電子モジュール。
  7. 　前記半導体素子は、機能部を有し、
    　前記半導体素子の前記一の主面は、前記機能部が形成されている側の面である、
    　請求項１～６のいずれか一項に記載の電子モジュール。
  8. 　前記電子素子は、機能部を有し、
    　前記電子素子の前記機能部が、前記半導体素子側に向いている、
    　請求項１～７のいずれか一項に記載の電子モジュール。
  9. 　前記第１絶縁層は、フィラーを含有している樹脂層である、
    　請求項１～８のいずれか一項に記載の電子モジュール。
  10. 　前記第１中間層及び前記第２中間層は、フィラーレスの樹脂層である、
    　請求項１～９のいずれか一項に記載の電子モジュール。
  11. 　支持部材の一の主面上に平面視した前記一の主面よりも平面視でのサイズが小さな仮固定材を形成する仮固定材形成工程と、
    　前記仮固定材に半導体素子の一の主面を向けて前記半導体素子を前記仮固定材上に配置する半導体素子配置工程と、
    　前記支持部材の前記一の主面側に、前記半導体素子の少なくとも外周面を覆い、前記支持部材の前記一の主面側の第１主面及び前記第１主面に対向する第２主面を有する第１絶縁層を形成する第１絶縁層形成工程と、
    　前記第１絶縁層形成工程の後で前記支持部材と前記仮固定材とを除去する除去工程と、
    　前記除去工程の後で前記半導体素子の前記一の主面上に第１中間層を形成するとともに前記第１絶縁層の前記第１主面上に第２中間層を形成する中間層形成工程と、
    　前記中間層形成工程の後で、前記半導体素子に電気的に接続する、電気的特性を有する電子素子を、前記半導体素子の厚さ方向において前記第１中間層の少なくとも一部及び前記半導体素子の少なくとも一部に重複するように配置する電子素子配置工程と、
    　前記電子素子配置工程の後で前記電子素子の少なくとも外周面を覆う第２絶縁層を形成する第２絶縁層形成工程と、を備え、
    　前記仮固定材形成工程では、前記仮固定材を前記半導体素子の前記一の主面に対応する大きさで形成し、
    　前記中間層形成工程では、前記第１中間層及び前記第２中間層のいずれも、前記第１絶縁層の熱伝導率と前記第２絶縁層の熱伝導率との両方よりも熱伝導率の低い材料を用いて形成する、
    　電子モジュールの製造方法。
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