WO2020138226A1 - 半導体素子の製造方法、半導体素子および基板 - Google Patents

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荒木　正浩
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京セラ株式会社
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    • H01L21/02647—Lateral overgrowth

Definitions

  • the present disclosure relates to a method for manufacturing a semiconductor element, a semiconductor element obtained by the method, and a substrate used for manufacturing the semiconductor element.
  • Patent Document 1 As a method of manufacturing a semiconductor element, it is known that after crystal growth of a semiconductor layer on a substrate, the substrate and the semiconductor layer are separated to manufacture a semiconductor element (for example, refer to Patent Document 1).
  • a first deposition suppressing mask that suppresses the growth of the semiconductor crystal is predetermined on the first surface of the substrate that has the first surface that is the starting point of the growth of the semiconductor crystal.
  • a semiconductor element of the present disclosure is a semiconductor element obtained by the above-described manufacturing method, and is a surface of a semiconductor element formed on a substrate by crystal growth and separated from the substrate, the surface facing the substrate before the separation. In addition, there is a step portion in which the uneven shape of the substrate surface is reversely transferred.
  • the substrate of the present disclosure is a substrate used in the method for manufacturing a semiconductor device described above, and has a first surface which is a starting point of growth of a semiconductor crystal, and is located on the opposite side to the first surface.
  • the second surface has a protective layer.
  • FIG. 6 is a diagram illustrating a first manufacturing process using the substrate in the initial state in the semiconductor element manufacturing method according to the embodiment.
  • FIG. 6 is a diagram illustrating a first manufacturing process using the substrate in the initial state in the semiconductor element manufacturing method according to the embodiment.
  • FIG. 6 is a diagram illustrating a first manufacturing process using the substrate in the initial state in the semiconductor element manufacturing method according to the embodiment.
  • FIG. 6 is a diagram illustrating a first manufacturing process using the substrate in the initial state in the semiconductor element manufacturing method according to the embodiment. It is a figure explaining the process of the 2nd manufacture using a recycling board. It is a figure explaining the process of the 2nd manufacture using a recycling board. It is a figure explaining the process of the 2nd manufacture using a recycling board. It is a figure explaining the process of the 2nd manufacture using a recycling board.
  • a semiconductor element may be manufactured by crystallizing a semiconductor layer on a substrate and then separating the substrate and the semiconductor layer.
  • a method for reusing a substrate (recycling step) for crystal-growing a semiconductor layer on a used substrate after separating the semiconductor layer (semiconductor element) is disclosed.
  • the semiconductor device manufacturing method is a substrate reuse process in which a process (also referred to as a step) of FIG. 1A to FIG. 1D corresponding to a first manufacturing first time and a process of FIG. 2A to FIG. 2D are repeatedly looped. Prepare once or more.
  • FIG. 1A shows the first mask formation step
  • FIG. 2A shows the second (substrate reuse step) mask re-formation step
  • FIG. 1B shows the first element formation step
  • FIG. 2B shows the second element re-formation step (substrate reuse step)
  • FIG. 1C shows the first mask removal step
  • FIG. 2C shows the second element re-use step.
  • FIG. 1D is a first element isolation step
  • FIG. 2D is a second (substrate reuse step) element isolation step.
  • FIG. 3A, FIG. 3B, FIG. 3C, FIG. 3D, FIG. 3E, and FIG. 3F show the number of times of repeating the element forming process and the element forming step from the first time to the sixth time among these six times of all repeating processes These are excerpted and described in order.
  • the substrate 1 commonly used in each process and each step has a flat first surface 1a, which is a starting point of semiconductor crystal growth, on a "front surface” which is a main surface. At least the surface of the first surface 1a is covered with a nitride semiconductor.
  • the substrate 1 used in the embodiment is, for example, a GaN substrate cut out from a gallium nitride (GaN) single crystal ingot.
  • the GaN substrate may be either an n-type substrate or a p-type substrate in which a semiconductor is doped with impurities.
  • a substrate having an impurity density of about 1 ⁇ 10 19 cm ⁇ 3 or less can be used.
  • a substrate having a GaN layer formed on the surface of a substrate other than GaN such as a sapphire substrate or a SiC substrate may be used as the substrate 1.
  • the surface of the substrate 1 is not limited to the GaN layer, and any substrate made of a nitride semiconductor can be used.
  • the substrate end face 1c is not essential, it is preferable that the substrate 1 is more protected if the substrate end face 1c also has a protective layer.
  • the protective layer 4 may be omitted if the substrate 1 itself does not easily change in quality.
  • the back surface of the substrate 1 is likely to be gradually thermally decomposed and deteriorated. Therefore, the thermal emissivity of the back surface of the substrate 1 and the in-plane distribution of the thermal emissivity are generated, and the growth condition of the semiconductor crystal is likely to deviate from the optimum condition, which causes a decrease in mass productivity.
  • the protective layer 4 By arranging the protective layer 4 on the back surface of the substrate 1 as in the present embodiment, alteration of the back surface of the substrate 1 can be suppressed, the growth conditions of semiconductor crystals can be stabilized, and mass productivity can be maintained.
  • the first method of manufacturing a semiconductor element using the substrate 1 described above corresponds to the steps of FIGS. 1A to 1D, and the first deposition suppressing mask 2 is formed on the first surface 1 a of the substrate 1.
  • a mask forming step (FIG. 1A) for forming, an element forming step (FIG. 1B) for forming the semiconductor layer 3 on the first surface 1a of the masked substrate 1, and the first deposition suppressing mask 2 is removed by etching. It includes a mask removing step and an element separating step of separating the semiconductor layer 3 from the first surface 1a of the substrate 1.
  • the first deposition suppressing mask 2 for suppressing the growth of the semiconductor crystal is formed in a predetermined pattern on the first surface 1a of the substrate 1 (GaN substrate).
  • a SiO 2 layer having a thickness of 100 nm or more and 500 nm or less is formed as the first deposition suppressing mask 2.
  • silicon oxide (SiO 2 ) that is a material of the first deposition suppressing mask 2 is formed on the first surface 1a by 100 nm or more and 500 nm or less by PCVD (Plasma Chemical Vapor Deposition) method or the like. Laminate about.
  • the unnecessary SiO 2 layer site is removed by photolithography and wet etching using HF (hydrofluoric acid) or dry etching using a fluorine-based gas such as CF 4 .
  • HF hydrofluoric acid
  • CF 4 fluorine-based gas
  • An exposed surface E seen from the strip-shaped groove (upward opening) between the masks 2 is a first crystal growth region in which the above-mentioned first surface 1a is exposed, and a device forming step (FIG. 1B) described later. ) Is a region which is a starting point of growth of a semiconductor crystal.
  • the opening width or groove width which is the width of the exposed surface E in the parallel direction (the horizontal direction in the drawing), is, for example, 2 ⁇ m or more and 20 ⁇ m or less.
  • the width of the first deposition suppressing mask 2 in the parallel direction is set to, for example, 150 ⁇ m or more and 200 ⁇ m or less.
  • the relationship between the width of the first deposition suppressing mask 2 in the parallel direction and the width of the exposed surface E in the parallel direction is that the semiconductor layer 3 of the substrate 1 of the semiconductor layer 3 formed in the subsequent element formation step (FIG. 1B) is performed. It may be set in consideration of the ratio between the crystal growth rate in the direction perpendicular to the surface (first surface 1a) and the crystal growth rate in the direction parallel to the surface of the substrate 1, and the thickness of the semiconductor layer 3 to be grown. ..
  • the mask pattern of the first deposition suppressing mask 2 may be a strip shape or a strip shape, or may be a grid shape in which a plurality of strip bodies are arranged vertically and horizontally. Any pattern may be used as long as it is a so-called repeat pattern (pattern) in which openings divided at constant intervals (repeat pitch) are repeated a plurality of times.
  • the first deposition suppressing mask 2 described above is used in consideration of the ease of peeling and separating the semiconductor layer 3 described later. Is covered.
  • the semiconductor layer 3 near the edge, which is located at the end of the substrate 1 can also be removed cleanly and reliably.
  • the first deposition suppressing mask 2 may be any material that does not grow the semiconductor layer from the surface of the mask material by vapor phase growth.
  • oxides such as zirconium oxide (ZrO x ), titanium oxide (TiO x ), and aluminum oxide (AlO x ) can be used.
  • transition metals such as chromium (Cr) and tungsten (W), molybdenum (Mo), tantalum (Ta), niobium (Nb) may be used.
  • a method suitable for the mask material such as vapor deposition, sputtering, and coating and hardening can be appropriately used.
  • a semiconductor crystal is grown from the exposed surface E, which is the first crystal growth region, so as to spread on the adjacent first deposition suppressing mask 2, and the semiconductor layer 3 to be an element is formed.
  • the semiconductor layer 3 in the present embodiment is a nitride semiconductor, and the nitride semiconductor is vapor-deposited (epitaxially grown) from the first surface 1a over the upper edge opening of the groove of the first deposition suppressing mask 2, Grow even on the first deposition suppressing mask 3.
  • a vapor phase growth method such as a vapor phase epitaxy (MOCVD: Metal Organic Chemical Vapor Deposition) method or a molecular beam vapor phase epitaxy (MBE) method can be used.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE molecular beam vapor phase epitaxy
  • the substrate 1 on which the first deposition suppressing mask 2 is patterned is inserted into the reaction chamber of the epitaxial device, and hydrogen gas and nitrogen gas are added.
  • the substrate 1 is heated to a predetermined growth temperature (for example, 1050° C. or higher and 1100° C. or lower). Up to).
  • a group III (containing group 13 element) raw material such as trimethylgallium (TMG) is supplied in addition to the above gas, and the semiconductor is exposed from the exposed surface E (crystal growth region).
  • TMG trimethylgallium
  • a GaN layer of a desired conductivity type can be obtained.
  • a source gas such as an n-type impurity such as Si or a p-type impurity such as Mg
  • a GaN layer of a desired conductivity type can be obtained.
  • the supply of the raw material is temporarily stopped to stop the growth of the semiconductor crystal to supply the raw material.
  • a “fragile portion” that facilitates peeling of the semiconductor layer 3 described later may be formed as a partial layer (film).
  • the fragile portion for example, when crystallizing a GaN layer, GaN and BN are provided between the opening-side upper semiconductor layer 3 in the groove and the lower semiconductor layer 3 on the exposed surface E side.
  • a layer made of a mixed crystal of AlN, InN, etc. may be formed as the fragile portion.
  • a semiconductor layer may be formed.
  • a weak portion having a superlattice structure may be formed by alternately stacking AlGaN layers and GaN layers. The crystal growth conditions are periodically changed to alternately stack layers of GaN having large crystal grains and layers of small crystal grains, or the concentration of silicon (Si) used as an N-type impurity of GaN.
  • the fragile portion may be formed by forming a layer in which the impurity concentration is changed, for example, by changing
  • the semiconductor layer 3 as the element S is to be separated/peeled from the substrate 1, a fragile portion which causes stress concentration and triggers cracking is formed, so that the crystal growth layer is separated from the substrate 1. It can be easily separated.
  • the upper surface (front surface) of the fragile portion is used as a starting point, and when the fragile portion is not produced, the above-described exposed surface E between the mask (the first portion of the substrate 1).
  • the above-described exposed surface E between the mask the first portion of the substrate 1.
  • the semiconductor layer 3 After the crystal growth surface exceeds the upper edge of the first deposition suppressing mask 2, the semiconductor layer 3 grows laterally (left and right in the drawing) along the upper surface of the first deposition suppressing mask 2. Therefore, the semiconductor layer 3 can be a semiconductor crystal layer having few threading dislocations and suitable for use in a laser device or the like.
  • the element forming step (first time) is finished before each semiconductor layer 3 which started to grow from the exposed surface E between the respective masks comes into contact with or adjoins the adjacent semiconductor layer 3. This is because when adjacent semiconductor layers 3 are in contact with each other, crystal defects such as cracks or threading dislocations are likely to occur at the contact portions.
  • the substrate 1 is taken out from the vapor phase growth apparatus (epitaxial apparatus), and the first deposition suppressing mask 2 is formed by using an etchant that does not substantially attack the grown semiconductor layer 3. Remove.
  • each deposition suppression mask 2 is removed, leaving the semiconductor layer 3 only on the exposed surface E between the masks, as shown in FIG. 1C, leaving only the connections consisting of thin semiconductor walls or columns. It becomes a substantially T-shaped form. With this shape, the semiconductor layer 3 can be smoothly separated.
  • the semiconductor layer 3 is formed on one surface (lower surface) by using a member (supporting substrate 6 or the like) or a jig having an adhesive layer 5 made of solder using a material such as AuSn-based alloy. This is a step of separating from the substrate 1 to form individual semiconductor elements S, respectively.
  • the support substrate 6 having the adhesive layer 5 on the lower surface is made to face the surface (first surface 1a) of the substrate 1 on which the semiconductor layer 3 is formed, and the adhesive layer 5 is pressed and heated on the semiconductor layer 3. Let it adhere.
  • Each of the semiconductor layers 3 is fragile and easily stressed, and is cracked and cut at the above-mentioned “connection portion of the thin semiconductor”, so that after the separation, as shown in the element separation step of FIG. 1D.
  • the semiconductor layer 3 is provided on both the upper semiconductor layer 3 (semiconductor element S) side and the first substrate 1a side of the lower substrate 1 on which a part of the above-mentioned “thin semiconductor connection portion” is separated. Remains as a "trace".
  • the first surface 1a of the substrate 1 having the above-mentioned "separation trace” is to be used again as the first crystal growth region, the first surface 1a is polished to flatten the first surface 1a. It was necessary to return to the right side.
  • the above-mentioned “separation mark” is not formed on the first surface without performing finishing processing such as polishing of the substrate 1.
  • the substrate 1 can be used again for manufacturing the semiconductor layer 3 even if it remains in the layer 1a.
  • FIGS. 2A to 2D and FIGS. 3A to 3F correspond to such a manufacturing method. 2B, the element forming step (second time), the mask removing step (second time) in FIG. 2C, and the element separation step (second time) in FIG. 2D in the substrate reuse step after the second deposition suppressing mask 2 is manufactured.
  • ) Is equivalent to the device forming step of FIG. 1B, the mask removing step of FIG. 1C for the first time, and the element separating process of FIG. 1D for the first time in the above-described first method of manufacturing a semiconductor device. .. Therefore, detailed description is omitted except for the state immediately before the mask formation step (second time) in FIG. 2A and the element formation process (second time) in FIG. 2B.
  • the deposition suppressing mask 2 is formed in the first mask forming process of FIG. 1A after the above-described first device isolation process of FIG. 1D is executed.
  • the second deposition suppression mask 2 having a pattern shape is formed at a position or a region different from the formation position of the formed first deposition suppression mask 2.
  • the mask re-formation shown in FIG. 2A in which the second crystal growth region, which is flat, is exposed as the exposed surface E between the mask patterns as in the case of the first mask formation process in FIG. 1A. Forming step.
  • the mask removal step (process) of FIG. 2C and the element isolation step (process) of FIG. 2D which are similar to those in the first manufacturing, are performed on the substrate 1 having the new semiconductor layer 3.
  • a semiconductor element S having a high quality semiconductor layer 3 equivalent to that obtained in the first production is repeatedly produced using the same substrate 1 without labor and cost such as polishing. be able to.
  • the deposition suppressing mask 2 is formed as follows in the mask reforming step each time the substrate reusing step is performed.
  • the deposition suppressing mask 2 is formed by sequentially shifting the formation position in a region including the region). Accordingly, the new semiconductor layer 3 can be manufactured a plurality of times using the same substrate 1 without undergoing polishing or the like.
  • the pattern of the deposition suppressing mask 2 is described as an example of a belt-shaped or striped pattern. For this reason, the number of times the substrate 1 is reused was limited to several times. However, if the mask pattern is set in a two-dimensional matrix form, such as a lattice pattern, as the mask pattern, the number of reuses of the substrate 1 can be further increased.
  • a flat area on the first surface 1a (front surface) having no separation mark can be used without waste as a pattern of the deposition suppressing mask 2.
  • the exposed surface E be continuously moved to the adjacent area, rather than being set to be scattered at intervals.
  • the protective layer 4 (Al 2 O 3 layer) described above is provided on the back surface (second surface 1b) located on the opposite side (lower side) to the first surface 1a.
  • the exposed surface E may be set as follows. As shown in FIG. 4, the protective layer 4 is removed to reverse the front and back of the substrate 1, and the exposed surface E, which is the starting point of the growth of the semiconductor crystal, is set on the second surface 1b (back surface) having no separation trace. May be. Even if the second surface 1b is used, the substrate 1 can be reused a plurality of times as in the case of using the first surface 1a.
  • the substrate for element manufacturing can be reused more times by properly combining various mask patterns. As a result, the cost for manufacturing the semiconductor element can be further reduced.
  • the unevenness of the separation mark as shown in FIG. 2D is formed on the back surface (substrate 1 side) of the separated semiconductor element S.
  • a step portion 8 in which 7 is reversely transferred is formed. This step portion 8 not only proves that the semiconductor element S is manufactured by the above-described manufacturing method, but also when the semiconductor element S is mounted on another substrate or the like, the adhesion of the semiconductor element S to the substrate electrode or the like is improved. Has the effect of improving.
  • the method for manufacturing a semiconductor device includes a mask forming step, an element forming step, a mask removing step, and an element separating step.
  • a first deposition suppressing mask that suppresses the growth of the semiconductor crystal is formed in a predetermined pattern on the first surface of the substrate that has a first surface that is a starting point of the growth of the semiconductor crystal. Then, the surface region not covered with the first deposition suppressing mask is used as the first crystal growth region.
  • the element forming step is a step of growing a semiconductor crystal from the first crystal growth region to the first deposition suppressing mask by vapor phase growth to form a semiconductor layer to be an element.
  • the mask removing step is a step of removing the first deposition suppressing mask.
  • the device isolation step is a step of separating the semiconductor layer from the substrate. Then, after the element isolation step, A substrate reuse step of using the substrate after separating the semiconductor layer is performed one or more times.
  • the substrate reuse step includes a mask re-forming step, an element re-forming step, a mask removing step, and an element separating step.
  • a second deposition suppressing mask is formed in a region including the first crystal growth region and different from the formation position of the first deposition suppressing mask formed in the mask forming process. And exposing the second crystal growth region which is not covered with the second deposition suppressing mask.
  • the element reforming step is a step of growing a semiconductor crystal from the second crystal growth region on the second deposition suppression mask adjacent to the second crystal growth region by vapor phase growth, and forming a semiconductor layer to be an element again. ..
  • the mask removing step is a step of removing the second deposition suppressing mask.
  • the element isolation step is a step of separating the formed semiconductor layer from the substrate.
  • a substrate for element manufacturing can be reused without spending time and labor such as polishing.
  • the substrate reuse step is repeated a plurality of times, and each time the substrate reuse step is performed, a second crystal serving as a starting point of the growth of the semiconductor crystal in the mask reforming step.
  • the position of the growth region may be set to an unused surface region in the element forming step and the element reforming step.
  • the edge region of the first surface may be covered with a deposition suppressing mask.
  • a protective layer that suppresses alteration of the substrate may be formed on the second surface located on the side opposite to the first surface.
  • At least one of the first deposition suppressing mask and the second deposition suppressing mask may contain silicon oxide.
  • At least one of the first deposition suppressing mask and the second deposition suppressing mask contains at least one element selected from the group consisting of tungsten, molybdenum, tantalum, and niobium. You may use what contains.
  • the semiconductor device of the present disclosure is a semiconductor device formed on a substrate by crystal growth and separated from the substrate, On the surface facing the substrate before the separation, a step portion in which the uneven shape of the first surface is reversely transferred may be provided.
  • the substrate of the present disclosure may have a first surface serving as a starting point of semiconductor crystal growth, and may have a protective layer on a second surface located on the opposite side to the first surface.

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Abstract

本開示の半導体素子の製造方法は、基板の第１面上の、第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とするマスク形成工程と、第１の結晶成長領域の上に半導体層を形成する素子形成工程と、マスクを除去するマスク除去工程と、半導体層を分離する素子分離工程と、を含む。また、前記素子分離工程の後に、前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、マスクに覆われていない第２の結晶成長領域を露出させるマスク再形成工程と、前記第２の結晶成長領域上に、素子となる半導体層を形成する素子再形成工程と、堆積抑制マスクを除去するマスク除去工程と、半導体層を基板から分離する素子分離工程と、からなる基板再使用工程を、１回以上行なう。

Description

半導体素子の製造方法、半導体素子および基板
　本開示は、半導体素子の製造方法およびそれにより得られる半導体素子、ならびに半導体素子の製造に用いられる基板に関する。
　半導体素子の製造方法として、基板上に半導体層を結晶成長させた後、基板と半導体層とを分離して、半導体素子を製造することが知られている（例えば、特許文献１を参照）。
特許第５０２３３１８号公報
　本開示の半導体素子の製造方法は、半導体結晶の成長の起点となる第１面を有する基板の該第１面上に、前記半導体結晶の成長を抑制する第１の堆積抑制マスクを予め定められたパターンで形成し、前記第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とするマスク形成工程と、気相成長によって、前記第１の結晶成長領域から前記第１の堆積抑制マスク上にかけて半導体結晶を成長させ、素子となる半導体層を形成する素子形成工程と、前記第１の堆積抑制マスクを除去するマスク除去工程と、前記半導体層を前記基板から分離する素子分離工程と、を含む。
　前記素子分離工程の後に、前記半導体層を分離した後の前記基板を使用する工程であって、前記第１の結晶成長領域を含む、前記のマスク形成工程で形成された前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、該第２の堆積抑制マスクに覆われていない第２の結晶成長領域を露出させるマスク再形成工程と、気相成長によって、前記第２の結晶成長領域から隣接する前記第２の堆積抑制マスク上に半導体結晶を成長させ、再度、素子となる半導体層を形成する素子再形成工程と、前記第２の堆積抑制マスクを除去するマスク除去工程と、前記形成された半導体層を前記基板から分離する素子分離工程と、を有する基板再使用工程を、１回以上行なう。
　また、本開示の半導体素子は、前述の製造方法により得られる半導体素子であって、結晶成長により基板上に形成され、該基板から分離された半導体素子の、前記分離前の基板との対向面に、前記基板表面の凹凸形状が反転転写された段部を有する。
　また、本開示の基板は、前述の半導体素子の製造方法に用いられる基板であって、半導体結晶の成長の起点となる第１面を有し、該第１面に対して反対側に位置する第２面に、保護層を有する。
実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。 実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。 実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。 実施形態の半導体素子の製造方法における、初期状態の基板を用いた１回目の製造の過程を説明する図である。 リサイクル基板を用いた２回目の製造の過程を説明する図である。 リサイクル基板を用いた２回目の製造の過程を説明する図である。 リサイクル基板を用いた２回目の製造の過程を説明する図である。 リサイクル基板を用いた２回目の製造の過程を説明する図である。 実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、１回目の素子形成工程後の状態を示す。 実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、２回目の素子形成工程後の状態を示す。 実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、３回目の素子形成工程後の状態を示す。図である。 実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、４回目の素子形成工程後の状態を示す図である。 実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、５回目の素子形成工程後の状態を示す図である。 実施形態の半導体素子の製造を複数回繰り返した場合における、半導体層形成後の構成を示す図であり、６回目の素子形成工程後の状態を示す図である。 基板の上下を反転させて使用する、他の実施形態の素子形成工程後の状態を示す図である。
　本開示の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
　以下、本開示の実施形態について、図面を参照しつつ説明する。図面は模式的に示したものであり、各図面における各層（膜）および素子、基板は、説明を容易にするためにそれぞれの厚みを強調して描いている。
　まず、本開示の半導体素子の製造方法が基礎とする構成の半導体素子の製造方法について説明する。
　本開示の半導体素子の製造方法が基礎とする構成の半導体素子の製造方法として、基板上に半導体層を結晶成長させた後、基板と半導体層とを分離して、半導体素子を製造することが知られている。
　また、半導体層（半導体素子）を分離した後の、使用済みの基板上に、再度、半導体層を結晶成長させる基板の再使用方法（リサイクル工程）が開示されている。
　実施形態の半導体素子の製造方法は、初回である製造第１回目に相当する図１Ａから図１Ｄの工程（ステップともいう）と、図２Ａから図２Ｄまでの工程を繰り返しループする基板再使用工程を１回以上備える。
　図１Ａは１回目のマスク形成工程、図２Ａは２回目（基板再使用工程）のマスク再形成ステップ、を示す。同様に、図１Ｂは１回目の素子形成工程、図２Ｂは２回目（基板再使用工程）の素子再形成ステップ、図１Ｃは１回目のマスク除去工程、図２Ｃは２回目（基板再使用工程）のマスク除去ステップ、図１Ｄは１回目の素子分離工程、図２Ｄは２回目（基板再使用工程）の素子分離ステップである。
　また、実施形態においては、前述の基板再使用工程を５回、第１回目の製造を合わせて計６回の半導体素子の製造を、同一の基板１を用いて行なうものとする。図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆは、これら６回の繰り返し全工程〔ステップ〕のうち、１回目から６回目までの素子形成工程および素子形成ステップを、繰り返し回数順に、抜粋して記載したものである。
　各工程および各ステップで共通して使用する基板１は、主面である「おもて面」に、半導体結晶の成長の起点となる平坦な第１面１ａを有する。第１面１ａは、少なくとも表面が、窒化物半導体で覆われている。実施形態で使用する基板１は、例えば、窒化ガリウム（ＧａＮ）単結晶インゴットから切り出したＧａＮ基板である。
　ＧａＮ基板は、半導体中に不純物がドーピングされたｎ型基板またはｐ型基板のどちらでもよい。基板の不純物密度は１×１０１９ｃｍ－３以下程度のものを使用することができる。また、基板１としては、ＧａＮ基板のほか、サファイア基板、ＳｉＣ基板などのＧａＮ以外の基板の表面にＧａＮ層を形成した基板を使用してもよい。
　基板１の表面は、ＧａＮ層に限定されることはなく、窒化物半導体で構成されている基板であれば使用可能である。ここでいう「窒化物半導体」とは、例えば、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）によって構成されるものいう。
　また、半導体結晶の成長の起点となる第１面１ａ（おもて面）を除く、第１面１ａに対して反対側（下側）に位置する基板１の平坦なうら面（第２面１ｂ）および基板端面（側面）１ｃには、後記の工程・ステップによる基板１の変質がしにくく、窒化物半導体の分解がしにくい保護層４（この例では、酸化アルミニウムまたはアルミナ等を含む層）が形成されていてもよい。ただし、基板端面１ｃは必須ではないが、基板端面１ｃにも保護層があると基板１がより保護されるのでよい。また、基板１自体の変質がしにくい場合などでは保護層４がなくてもよい。
　保護層４が無い場合には、基板１の裏面が徐々に熱分解し変質しやすい。そのため、基板１の裏面の熱輻射率および熱輻射率の面内分布が生じて、半導体結晶の成長条件が最適条件からずれやすく、量産性を低下させる要因となる。本実施形態のように、基板１の裏面に保護層４を位置させることによって、基板１の裏面の変質を抑制することができて、半導体結晶の成長条件を安定させ、量産性を維持することができる。
　前述の基板１を用いた、第１回目の半導体素子の製造方法は、図１Ａ～図１Ｄの工程に相当するものであり、基板１の第１面１ａ上に第１の堆積抑制マスク２を形成するマスク形成工程（図１Ａ）と、マスクされた基板１の第１面１ａ上に半導体層３を形成する素子形成工程（図１Ｂ）と、エッチングにより第１の堆積抑制マスク２を除去するマスク除去工程と、半導体層３を基板１の第１面１ａから分離する素子分離工程と、を含む。
マスク形成工程（１回目）
　マスク形成工程では、基板１（ＧａＮ基板）の第１面１ａ上に、半導体結晶（半導体層３）の成長を抑制する第１の堆積抑制マスク２を、予め定められたパターン状に形成する。
　具体的な例としては、第１の堆積抑制マスク２として、厚さ１００ｎｍ以上５００ｎｍ以下程度のＳｉＯ２層を形成する。ＳｉＯ２層の形成は、まず、第１面１ａ上に、第１の堆積抑制マスク２の材料となる酸化ケイ素（ＳｉＯ２）を、ＰＣＶＤ（Plasma Chemical Vapor Deposition)法などによって、１００ｎｍ以上５００ｎｍ以下程度積層する。
　続いて、フォトリソグラフィー法とＨＦ（フッ酸）系ウェットエッチング、または、ＣＦ４などのフッ素系のガスを用いたドライエッチングにより、不要のＳｉＯ２層部位を取り除く。これにより、予め定められたパターン状のＳｉＯ２層を、第１の堆積抑制マスク２に形成することができる。
　マスク２とマスク２の間の、帯状の溝（上向き開口）から覗く露出面Ｅは、前述の第１面１ａが露出する、第１の結晶成長領域であり、後記の素子形成工程（図１Ｂ）において、半導体結晶の成長の起点となる領域である。
　露出面Ｅの並行方向（図示左右方向）の幅である開口幅または溝幅は、例えば２μｍ以上２０μｍ以下である。また、実施形態における、第１の堆積抑制マスク２の並行方向の幅は、例えば１５０μｍ以上２００μｍ以下に設定される。
　第１の堆積抑制マスク２の並行方向の幅と、露出面Ｅの並行方向の幅との関係は、続いて行われる素子形成工程（図１Ｂ）において形成される半導体層３の、基板１の表面（第１面１ａ）に垂直な方向の結晶成長速度と、基板１の表面に平行な方向の結晶成長速度との比率、および、成長させる半導体層３の厚みを考慮して設定すればよい。
　また、第１の堆積抑制マスク２のマスクパターンとしては、帯状またはストライプ状のほか、帯状体が縦横に直交するように複数配置した格子状であってもよい。一定の間隔（リピートピッチ）で分断された開口が複数回繰り返される、いわゆるリピート柄（パターン）であれば、どのようなパターンであってもよい。
　さらに、基板１の第１面１ａにおける、基板１の端面１ｃ近傍の縁部領域も、後述の半導体層３の剥離・分離の容易さを考慮して、前述の第１の堆積抑制マスク２で覆われている。これにより、基板１の端に位置する、縁部近傍の半導体層３も、きれいに確実に剥離することができる。
　また、第１の堆積抑制マスク２を構成するマスク材料としては、例えばＳｉＯ２等の酸化シリコンを含むものを用いる。第１の堆積抑制マスク２は、気相成長によって、マスク材料の表面を起点として、半導体層が成長しない材料であればよい。酸化シリコンを含むもの以外では、例えば、酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化アルミニウム（ＡｌＯＸ）などの酸化物を用いることができる。あるいは、クロム（Ｃｒ）およびタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）などの遷移金属を使用してもよい。また、マスク材料の積層方法は、蒸着、スパッタリング、および塗布硬化など、マスク材料に適合した方法を適宜用いることができる。
素子形成工程（１回目）
　素子形成工程では、第１の結晶成長領域である露出面Ｅから、隣接する第１の堆積抑制マスク２の上に広がるように半導体結晶を成長させ、素子となる半導体層３を形成する。本実施形態における半導体層３は窒化物半導体であり、気相成長（エピタキシャル成長)により、窒化物半導体を、第１面１ａから、第１の堆積抑制マスク２の溝の上縁開口を越えて、該第１の堆積抑制マスク３の上にまで、成長させる。
　具体的な例として、素子形成工程には、ＩＩＩ族（第１３族元素）原料に塩化物を用いるハイドライド気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy)法、ＩＩＩ族原料に有機金属を用いる有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、または分子線気相成長（ＭＢＥ：Molecular Beam Epitaxy）法などの気相成長法を用いることができる。
　例えば、半導体層３であるＧａＮ層を、ＭＯＣＶＤ法で成長させる場合、まず、第１の堆積抑制マスク２がパターン形成された基板１を、エピタキシャル装置の反応室に挿入し、水素ガス、窒素ガス、または、水素と窒素の混合ガスと、アンモニアなどのＶ族原料（第１５族元素含有）ガスを供給しながら、基板１を加熱して、所定の成長温度（例えば、１０５０℃以上１１００℃以下）まで、昇温させる。
　ついで、基板１の温度が安定してから、上記ガスの他に、トリメチルガリウム（ＴＭＧ）などのＩＩＩ族（第１３族元素含有）原料を供給して、露出面Ｅ（結晶成長領域）から半導体層３を気相成長させる。
　この時、Ｓｉなどのｎ型不純物、または、Ｍｇなどのｐ型不純物などの原料ガスを供給することによって、所望の導電型のＧａＮ層を得ることができる。また、成長結晶が第１の堆積抑制マスク２間の溝の上縁開口を越える、または溝を埋め尽くす前に、原料の供給を一旦止めて、半導体結晶の成長をストップさせ、原料の供給を再開させる前に、後述の半導体層３の剥離を容易にする「脆弱部」を、部分的な層（膜）として形成してもよい。
　脆弱部（層）の例としては、例えば、ＧａＮ層を結晶成長させる場合、前述の溝内の開口側上部半導体層３と露出面Ｅ側の下部半導体層３との間に、ＧａＮと、ＢＮ、ＡｌＮ、ＩｎＮ等との混晶結晶からなる層を、脆弱部として形成してもよい。
　他にも、脆弱部として、結晶成長層とは格子定数の異なる、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１；０≦ｙ＜１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）からなる半導体層を形成してもよい。また、ＡｌＧａＮ層とＧａＮ層を交互に積層した、超格子構造の脆弱部を形成してもよい。結晶の成長条件を周期的に変化させて、ＧａＮの結晶粒の大きい層と結晶粒の小さな層とを交互に積み重ねるか、あるいは、ＧａＮのＮ型不純物として使用される、シリコン（Ｓｉ）の濃度を変化させる等、不純物濃度を変えた層を形成して、脆弱部を形成してもよい。
　これらのように、素子Ｓとして半導体層３を基板１から分離・剥離しようとした時に、応力が集中して割れのきっかけなる脆弱部を作製しておくことにより、結晶成長層を、基板１から容易に分離することが可能になる。
　つぎに、前述の脆弱部を作製した場合はその脆弱部の上面（表面）を起点として、脆弱部を作製しない場合は先に述べたマスクとマスクの間の露出面Ｅ（基板１の第１面１ａ）を起点として、続けてＧａＮを気相成長させる。
　半導体層３は、結晶成長面が第１の堆積抑制マスク２の上縁を越えた後は、第１の堆積抑制マスク２の上面に沿って横方向（図示左右方向）に成長する。そのため、半導体層３は、貫通転位が少ない、レーザ素子などへの使用に適した半導体結晶層とすることができる。
　そして、素子形成工程（１回目）は、それぞれのマスク間の露出面Ｅから成長を始めた各半導体層３が、隣接する半導体層３に接触または互いに重なる前に、終了する。これは、隣接する半導体層３どうしが接すると、その接触部分において、クラックまたは貫通転位などの結晶欠陥が生じやすくなるためである。
マスク除去工程（１回目）
　前述の素子形成工程（１回目）完了後、基板１を気相成長装置（エピタキシャル装置）から取り出し、成長した半導体層３を実質的に侵さないエッチャントを用いて、第１の堆積抑制マスク２を除去する。
　例えば、ＳｉＯ２膜からなるマスクの場合、ＨＦ系ウェットエッチングを行なう。エッチングによって、各堆積抑制マスク２が除去され、半導体層３は、図１Ｃに示すような、マスクとマスクの間の露出面Ｅ上に、細い半導体の壁または柱からなる接続部だけを残す、略Ｔ字状の態様となる。この形状により、半導体層３の分離を円滑に行なうことができるようになる。
素子分離工程（１回目）
　素子分離工程は、１つの面（下面）に、ＡｕＳｎ系の合金などの材料を用いたハンダからなる接着層５を有する部材（支持基板６等）または治具等を用いて、半導体層３を基板１から分離し、それぞれ、個々の半導体素子Ｓとする工程である。
　例えば、下面に接着層５を有する支持基板６を、基板１の半導体層３が形成された面（第１面１ａ）に対向させて、接着層５を半導体層３に加圧および加熱し、接着させる。
　その後、接着層５に接着し一体となった半導体層３を、上方に引き剥がすように外力を加え、これら半導体層３を、基板１の第１面１ａから引き上げる。これにより、半導体素子Ｓの本体を、傷付けることなく分離することができる。
　各半導体層３は、脆弱で応力がかかり易い、先に述べた「細い半導体の接続部」に亀裂が入って切断・分離されるため、図１Ｄの素子分離工程に示すように、分離後の半導体層３は、上側の半導体層３（半導体素子Ｓ）側と、下側の基板１の第１面１ａ側の両方に、前述の「細い半導体の接続部」の一部がそれぞれ、「分離跡（痕）」として残存する。
　そのため、前述の「分離跡」の残る基板１の第１面１ａを、再度、第１の結晶成長領域として使用しようとする場合、この第１面１ａを研磨して、第１面１ａを平坦な面に戻す必要があった。
　これに対して、実施形態の半導体素子の製造方法は、２回目以降の半導体層３の製造に際しても、基板１の研磨等の仕上げ加工を行なうことなく、前述の「分離跡」が第１面１ａに残ったままでも、この基板１を再度、半導体層３の製造に使用することができる。
　図２Ａから図２Ｄまで、および図３Ａから図３Ｆまでに示す実施形態は、このような製造方法に対応するものである。第２の堆積抑制マスク２作製後の、基板再使用工程における、図２Ｂの素子形成ステップ（２回目）と、図２Ｃのマスク除去ステップ（２回目）と、図２Ｄの素子分離ステップ（２回目）とは、前述の第１回目の半導体素子の製造方法における、図１Ｂ素子形成工程と、１回目の図１Ｃのマスク除去工程と、１回目の図１Ｄの素子分離工程と、それぞれ同等である。そのため、図２Ａマスク形成ステップ（２回目）と、図２Ｂの素子形成工程（２回目）の開始直前の状態以外、詳細な説明は省略する。また、基板１の再使用の２回目（半導体層３の製造は３回目）となる、マスク除去ステップ（Ｎ回目）と、素子分離ステップ（Ｎ回目）の説明も、同様に省略する。
　図２Ａおよび図１Ｂに示す、実施形態の半導体素子の製造方法は、堆積抑制マスク２が、前述の１回目の図１Ｄの素子分離工程の実行後に、１回目の図１Ａのマスク形成工程で形成された第１の堆積抑制マスク２の形成位置とは異なる位置または異なる領域に、パターン形状の第２の堆積抑制マスク２を形成する。このように、この製造方法では、マスクパターンの間に、１回目の図１Ａのマスク形成工程の場合と同様に平坦な、第２の結晶成長領域が露出面Ｅとして露出させる図２Ａのマスク再形成ステップ、を備える。
　そして、図２Ａのマスク再形成ステップに続く、図２Ｂの素子再形成工程においては、先に述べたような研磨加工等を経ることなく、新たな半導体層３を、平坦な露出面Ｅを起点として、作り上げることができる。
　さらに、この新たな半導体層３を有する基板１に対して、１回目の製造と同様の、図２Ｃのマスク除去ステップ（工程）および図２Ｄの素子分離ステップ（工程）を行なう。これにより、１回目の製造で得られたものと同等な、高品質な半導体層３からなる半導体素子Ｓを、同じ基板１を用いて、研磨等の手間やコストをかけることなく、繰り返し製造することができる。
　また、先にも述べたが、各半導体層３を切断・分離した跡には、前述の平坦な露出面Ｅが存在していた領域に、「細い半導体の接続部」の一部が「分離跡」として、その分離の度ごとに増える。これら残った「分離跡」が露出面に現れるのを避けるために、基板再使用工程を行なう度ごとに、マスク再形成ステップにおいては、次のように堆積抑制マスク２を形成する。つまり、それまでのマスク形成工程およびマスク再形成ステップで形成された堆積抑制マスク２の形成位置とは異なる領域に（初回（第１回）を含む前回までに使用された露出面Ｅ（結晶成長領域）を含む領域に）、形成位置を順次ずらせながら、堆積抑制マスク２を形成する。これにより、研磨加工等を経ることなく、新たな半導体層３を、複数回続けて、同じ基板１を用いて製造することができる。
　以上の実施形態では、堆積抑制マスク２のパターンとして、帯状またはストライプ状のものを例に説明した。このため、基板１の再使用回数は数回に留まった。しかし、マスクパターンとして、格子状等、マスク領域を二次元でマトリックス状に設定・作製する様式をとれば、基板１の再使用回数を、さらに増やすことが可能である。
　また、基板１の再使用回数を増やすため、堆積抑制マスク２のパターンとしては、分離跡のない、第１面１ａ（おもて面）上の平坦な領域を無駄なく使用できるようするとよい。このため、露出面Ｅは、間を空けて飛び飛びに設定するのではなく、隣接する領域に続けて移動させる方がよい。
　さらに、先にも述べた保護層４（Ａｌ２Ｏ３層）が第１面１ａに対して反対側（下側）に位置するうら面（第２面１ｂ）に設けられている基板１の場合には、次のようにして、露出面Ｅを設定してもよい。図４に示すように、保護層４を除去して基板１の表裏を反転させ、分離跡のない第２面１ｂ（うら面）に、半導体結晶の成長の起点となる露出面Ｅを設定してもよい。この第２面１ｂを用いても、第１面１ａを用いた場合と同様の、複数回の基板１の再使用が可能になる。
　以上のように、実施形態の半導体素子の製造方法によれば、種々のマスクパターンを使い分けて組み合わせることにより、より多くの回数、素子製造用の基板を再使用することができる。その結果、半導体素子の製造に関するコストをより低減することができる。
　２回目以降の、分離跡の形成された基板１を用いて半導体層３を製造した場合、分離した半導体素子Ｓの裏面（基板１側）には、図２Ｄに示すような、分離跡の凹凸７が反転転写された段部８が形成される。この段部８は、この半導体素子Ｓが前述の製造方法により製造されたことの証明にのみならず、他の基板等に実装された際は、半導体素子Ｓの基板電極等への密着性を向上させる効果を奏する。
　以上により、本開示は次の実施の形態が可能である。
　本開示の半導体素子の製造方法は、マスク形成工程と、素子形成工程と、マスク除去工程と、素子分離工程とを含む。
　前記マクス形成工程は、半導体結晶の成長の起点となる第１面を有する基板の該第１面上に、前記半導体結晶の成長を抑制する第１の堆積抑制マスクを予め定められたパターンで形成し、前記第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とする工程である。
　前記素子形成工程は、気相成長によって、前記第１の結晶成長領域から前記第１の堆積抑制マスク上にかけて半導体結晶を成長させ、素子となる半導体層を形成する工程である。
　前記マスク除去工程は、前記第１の堆積抑制マスクを除去する工程である。
　前記素子分離工程は、前記半導体層を前記基板から分離する工程である。
　そして、前記素子分離工程の後に、
　前記半導体層を分離した後の前記基板を使用する基板再使用工程を１回以上行なう。
　前記基板再使用工程は、マスク再形成工程と、素子再形成工程と、マスク除去工程と、素子分離工程とを含む。
　前記マスク再形成工程は、前記第１の結晶成長領域を含む、前記のマスク形成工程で形成された前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、前記第２の堆積抑制マスクに覆われていない第２の結晶成長領域を露出させる工程である。
　前記素子再形成工程は、気相成長によって、前記第２の結晶成長領域から隣接する前記第２の堆積抑制マスク上に半導体結晶を成長させ、再度、素子となる半導体層を形成する工程である。
　前記マスク除去工程は、前記第２の堆積抑制マスクを除去する工程である。
　素子分離工程は、形成された前記半導体層を前記基板から分離する工程である。
　本開示の半導体素子の製造方法によれば、研磨等の手間および時間をかけることなく、素子製造用の基板を再使用することができる。
　本開示の半導体素子の製造方法は、前記基板再使用工程を複数回、繰り返し、前記基板再使用工程の度に、前記マスク再形成工程において、前記半導体結晶の成長の起点となる第２の結晶成長領域の位置を、前記素子形成工程および前記素子再形成工程で未使用の表面領域に設定してもよい。
　本開示の半導体素子の製造方法は、前記第１面の縁部領域を堆積抑制マスクで覆ってもよい。
　本開示の半導体素子の製造方法は、前記第１面に対して反対側に位置する第２面に、基板の変質を抑制する保護層を形成してもよい。
　本開示の半導体素子の製造方法は、前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、酸化シリコンを含むものを用いてもよい。
　本開示の半導体素子の製造方法は、前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、タングステン、モリブデン、タンタル、ニオブからなる元素群のうち、少なくとも１種の元素を含有するものを用いてもよい。
　本開示の半導体素子は、結晶成長により基板上に形成され、該基板から分離された半導体素子であって、
　前記分離前の基板との対向面に、前記第１面の凹凸形状が反転転写された段部を有していてもよい。
　本開示の基板は、半導体結晶の成長の起点となる第１面を有し、該第１面に対して反対側に位置する第２面に、保護層を有してもよい。
　本開示は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本開示の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本開示の範囲内のものである。
　１　基板
　１ａ　第１面（おもて面）
　１ｂ　第２面（うら面）
　１ｃ　基板端面（側面）
　１ｄ　縁部
　２　堆積抑制マスク
　３　半導体層
　３ａ　半導体層の残部
　４　保護層
　７　凹凸
　８　段部
　Ｅ　露出面
　Ｓ　半導体素子

Claims (9)

  1. 　半導体結晶の成長の起点となる第１面を有する基板の該第１面上に、前記半導体結晶の成長を抑制する第１の堆積抑制マスクを予め定められたパターンで形成し、前記第１の堆積抑制マスクに覆われていない表面領域を第１の結晶成長領域とするマスク形成工程と、
    　気相成長によって、前記第１の結晶成長領域から前記第１の堆積抑制マスク上にかけて半導体結晶を成長させ、素子となる半導体層を形成する素子形成工程と、
    　前記第１の堆積抑制マスクを除去するマスク除去工程と、
    　前記半導体層を前記基板から分離する素子分離工程と、を含み、
    前記素子分離工程の後に、
    　前記半導体層を分離した後の前記基板を使用する工程であって、
    　　前記第１の結晶成長領域を含む、前記のマスク形成工程で形成された前記第１の堆積抑制マスクの形成位置とは異なる領域に、第２の堆積抑制マスクを形成して、該第２の堆積抑制マスクに覆われていない第２の結晶成長領域を露出させるマスク再形成工程と、
    　　気相成長によって、前記第２の結晶成長領域から隣接する前記第２の堆積抑制マスク上に半導体結晶を成長させ、再度、素子となる半導体層を形成する素子再形成工程と、
    　　前記第２の堆積抑制マスクを除去するマスク除去工程と、
    　　形成された前記半導体層を前記基板から分離する素子分離工程と、
    を有する基板再使用工程を、１回以上行なう半導体素子の製造方法。
  2. 　前記基板再使用工程を複数回、繰り返し、
    　前記基板再使用工程の度に、前記マスク再形成工程において、前記半導体結晶の成長の起点となる前記第２の結晶成長領域の位置を、前記素子形成工程および前記素子再形成工程で未使用の表面領域に設定する、請求項１に記載の半導体素子の製造方法。
  3. 　前記第１面の縁部領域を堆積抑制マスクで覆う、請求項１または２に記載の半導体素子の製造方法。
  4. 　前記第１面に対して反対側に位置する第２面に、基板の変質を抑制する保護層を形成する、請求項１～３のいずれか１つに記載の半導体素子の製造方法。
  5. 　前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、酸化シリコンを含むものを用いる、請求項１～４のいずれか１つに記載の半導体素子の製造方法。
  6. 　前記第１の堆積抑制マスクおよび前記第２の堆積抑制マスクの少なくとも一方は、タングステン、モリブデン、タンタル、ニオブからなる元素群のうち、少なくとも１種の元素を含有するものを用いる、請求項１～４のいずれか１つに記載の半導体素子の製造方法。
  7. 　結晶成長により基板上に形成され、該基板から分離された半導体素子であって、
    　前記分離前の基板との対向面に、前記第１面の凹凸形状が反転転写された段部を有する、半導体素子。
  8. 　半導体結晶の成長の起点となる第１面を有し、該第１面に対して反対側に位置する第２面に、保護層を有する、基板。
  9. 　前記基板の側面に保護層を有する、請求項８に記載の基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021020435A (ja) * 2019-07-30 2021-02-18 京セラ株式会社 積層体

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4942350B1 (ja) * 1969-06-25 1974-11-14
JPH02283077A (ja) * 1980-04-10 1990-11-20 Massachusetts Inst Of Technol <Mit> タンデム型ソーラーセルの製造法
JP2001168028A (ja) * 1999-12-03 2001-06-22 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物の結晶製造方法、窒化物系ｉｉｉ−ｖ族化合物結晶基板、窒化物系ｉｉｉ−ｖ族化合物結晶膜およびデバイスの製造方法
WO2003063215A1 (fr) * 2002-01-21 2003-07-31 Matsushita Electric Industrial Co., Ltd. Procede de fabrication d'un dispositif a semi-conducteurs a base de nitrures
JP2005517810A (ja) * 2002-02-14 2005-06-16 スリーエム イノベイティブ プロパティズ カンパニー 回路製造用のインライン堆積法
JP2013251304A (ja) * 2012-05-30 2013-12-12 Furukawa Co Ltd 積層体および積層体の製造方法
WO2018230150A1 (ja) * 2017-06-15 2018-12-20 株式会社サイオクス 窒化物半導体積層物、半導体装置、窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217564A (en) * 1980-04-10 1993-06-08 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
JP2019134101A (ja) * 2018-01-31 2019-08-08 京セラ株式会社 半導体素子の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4942350B1 (ja) * 1969-06-25 1974-11-14
JPH02283077A (ja) * 1980-04-10 1990-11-20 Massachusetts Inst Of Technol <Mit> タンデム型ソーラーセルの製造法
JP2001168028A (ja) * 1999-12-03 2001-06-22 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物の結晶製造方法、窒化物系ｉｉｉ−ｖ族化合物結晶基板、窒化物系ｉｉｉ−ｖ族化合物結晶膜およびデバイスの製造方法
WO2003063215A1 (fr) * 2002-01-21 2003-07-31 Matsushita Electric Industrial Co., Ltd. Procede de fabrication d'un dispositif a semi-conducteurs a base de nitrures
JP2005517810A (ja) * 2002-02-14 2005-06-16 スリーエム イノベイティブ プロパティズ カンパニー 回路製造用のインライン堆積法
JP2013251304A (ja) * 2012-05-30 2013-12-12 Furukawa Co Ltd 積層体および積層体の製造方法
WO2018230150A1 (ja) * 2017-06-15 2018-12-20 株式会社サイオクス 窒化物半導体積層物、半導体装置、窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021020435A (ja) * 2019-07-30 2021-02-18 京セラ株式会社 積層体
JP7378239B2 (ja) 2019-07-30 2023-11-13 京セラ株式会社 積層体、窒化物半導体層の製造方法

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