WO2020130409A1 - Analog-to-digital converter operating at low power-source voltage, and voltage control device included in same - Google Patents

Analog-to-digital converter operating at low power-source voltage, and voltage control device included in same Download PDF

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WO2020130409A1
WO2020130409A1 PCT/KR2019/016713 KR2019016713W WO2020130409A1 WO 2020130409 A1 WO2020130409 A1 WO 2020130409A1 KR 2019016713 W KR2019016713 W KR 2019016713W WO 2020130409 A1 WO2020130409 A1 WO 2020130409A1
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analog
voltage
digital
digital converter
deoc
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PCT/KR2019/016713
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백광현
김주언
정동규
김태형
유태근
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중앙대학교 산학협력단
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    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error

Definitions

  • Embodiments of the present invention relates to an analog-to-digital converter operating at a low power supply voltage and a voltage control device included therein.
  • SAR ADC asynchronous successive approximation register analog-to-digital converter
  • FIG. 1 is a view schematically showing the structure of a conventional SAR ADC.
  • the conventional SAR ADC includes a comparator 110, a continuous approximation register logic 120 (hereinafter referred to as "SAR logic”), and a capacitor digital-to-analog converter 130 (hereinafter referred to as CDAC). Includes).
  • the asynchronous SAR ADC 100 has a structure in which the output of the comparator 110 is input to the CDAC 130 through the SAR logic 120 to perform analog-to-digital conversion.
  • the comparator 110 receives the output of the CDAC 130 and determines whether the output of the input CDAC 130 is greater or less than a specified value (for example, 0) and outputs the determination result to the SAR logic 120 do. For accurate comparison of the comparator 110, time is required for the analog voltage of the CDAC 130 to be sufficiently stabilized.
  • asynchronous SAR ADC Successessive Approximation Resister Analog-to-Digital Converter
  • the SAR logic 120 functions to receive the output of the comparator 110 and output the output of the input comparator 110 to the CDAC 130.
  • the SAR logic 120 converts the analog input voltage into an n-bit digital signal by performing a successive approximation operation.
  • the conventional SAR ADC is vulnerable to unspecified environmental changes such as PVT (Process, Voltage, Temperature) changes, and thus has a disadvantage in that performance changes, that is, conversion rate changes are very large. If, in an expected condition, to design a SAR ADC that operates with desired performance, it is necessary to design a SAR ADC having a large margin, but in this case, there is a problem that unnecessary power consumption is caused in a favorable environment.
  • PVT Process, Voltage, Temperature
  • an analog-to-digital converter capable of reducing performance changes due to PVT (Process, Voltage, Temperature) changes and a voltage control device included therein I would like to suggest.
  • an analog-to-digital converter comprising: a digital-to-analog converter including a plurality of capacitors; A comparator comparing the output signal of the digital-to-analog converter with a predetermined value; A SAR logic circuit that converts an analog input voltage to an n-bit digital signal using the output signal of the comparator; And a voltage control unit controlling a voltage of at least a portion of a power supply voltage and a ground voltage for driving the comparator, wherein the voltage control unit controls the voltage of the at least a portion using a delayed end of conversion (DEOC).
  • the DEOC is an analog-to-digital converter characterized in that it is a time-delayed value of an end-of-conversion (EOC) signal indicating that the analog-to-digital conversion is completed through the plurality of capacitors.
  • the digital-to-analog converter further includes a plurality of switches, and the power supply voltage and the ground voltage can be further used to drive the plurality of switches.
  • the EOC may correspond to the conversion speed of the analog-to-digital converter.
  • the analog-to-digital converter is a Successive Approximation Register (SAR) analog-to-digital converter that sequentially converts bits from the most significant bit to the least significant bit, and the EOC may be a time point at which the least significant bit is determined in the plurality of capacitors.
  • SAR Successive Approximation Register
  • the voltage control unit may control the voltage of the at least a part by comparing the DEOC in the current sampling clock with the rising edge value of the next sampling clock.
  • the voltage control unit controls to decrease the power supply voltage or increase the ground voltage, and the DEOC is the rising edge of the next sampling clock When it occurs later than the value, the voltage control unit may control to increase the power supply voltage or lower the ground voltage.
  • the voltage control device included in the analog-to-digital converter the time delayer to output a DEOC by time delaying the EOC (End Of Conversion) signal in the current sampling clock;
  • a phase detector comparing the DEOC and a rising edge value in the next sampling clock;
  • a control signal generator for outputting a control signal for controlling at least a portion of a power supply voltage and a ground voltage for driving a comparator in the analog-to-digital converter using the output signal of the phase detector.
  • a voltage control device is provided.
  • the analog-to-digital converter according to the present invention has an advantage of reducing performance change due to PVT change while avoiding unnecessary power consumption.
  • FIG. 1 is a view schematically showing the structure of a conventional SAR ADC.
  • FIG. 2 is a view showing a schematic configuration of an analog-to-digital converter according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram of an analog-to-digital converter according to an embodiment of the present invention.
  • FIG. 4 is a diagram for explaining the concept of comparing a rising edge value of a DEOC signal and a next sampling clock according to the present invention.
  • 5 to 7 are diagrams showing a schematic of components in an analog-to-digital converter according to the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
  • FIG. 2 is a diagram illustrating a schematic configuration of an analog-to-digital converter according to an embodiment of the present invention
  • FIG. 3 is a circuit diagram of an analog-to-digital converter according to an embodiment of the present invention.
  • the analog-to-digital converter 200 according to an embodiment of the present invention, an asynchronous continuous approximation register analog-to-digital converter (SAR ADC: Successive Approximation) that sequentially converts bits from the most significant bit to the least significant bit Resister Analog-to-Digital Converter, hereinafter referred to as "SAR ADC"), digital analog conversion unit 210, comparator 220, SAR logic circuit 230, voltage control unit 240 and sampling It includes a clock generator 250.
  • SAR ADC asynchronous continuous approximation register analog-to-digital converter
  • the digital-to-analog converter 210 includes a plurality of capacitors, a plurality of switches (ACS), and a plurality of latches, and is responsible for generating a level voltage.
  • the comparator 220 receives the output signal of the digital-to-analog converter 210 and determines whether the output signal of the input digital-to-analog converter 210 is greater or less than a specified value (for example, 0). Outputs to SAR logic 230.
  • the SAR logic 320 converts an analog input voltage into an n-bit digital signal by performing a successive approximation operation based on the output signal of the comparator 220.
  • the voltage controller 240 controls a voltage of at least a portion of a power supply voltage and a ground voltage for driving a plurality of switches ACS in the digital-to-analog converter 210 together with the comparator 220.
  • the present invention periodically detects the current conversion speed of the SAR ADC, and when the conversion speed of the SAR ADC is slower or faster than the target speed by changing the PVT (Process, Voltage, Temperature), the SAR ADC is actively Provide feedback to respond.
  • PVT Process, Voltage, Temperature
  • the SAR ADC is actively Provide feedback to respond.
  • at least one of the power supply voltage and the ground voltage for the comparator 220 and/or the switch ACS is increased or decreased according to feedback.
  • the power voltage is raised and the ground is lowered, it consumes more current, but accelerates the switching speed of the digital-to-analog converter 210, thereby shortening the period of the comparator 220.
  • the voltage control unit 240 receives EOC (End Of Conversion) from the current sampling clock and the next sampling clock.
  • the sampling clock is output from the sampling clock generator 250.
  • the EOC is a signal indicating when the analog-to-digital conversion is completed through a plurality of capacitors in the digital-to-analog converter 210, and may correspond to the conversion speed of the analog-to-digital converter 200.
  • analog-to-digital converter 200 sequentially converts the bits from the most significant bit to the least significant bit in the case of the SAR ADC, it can be seen that the analog-to-digital conversion has been completed at the time when the least significant bit is determined.
  • the EOC is calculated, which means that it is completed.
  • the voltage controller 240 calculates a delayed end of conversion (DEOC) that delays the EOC in the current sampling clock for a predetermined time through a time delay (Delay, 241).
  • DEOC delayed end of conversion
  • the voltage control unit 240 compares the DEOC at the current sampling clock and the next sampling clock through the phase detector 242, so that the analog-to-digital conversion is performed within the comparison time given by the analog-to-digital converter 200 at the present time Confirm that it is complete. That is, the voltage controller 240 may control the voltage of at least a portion of the above by comparing DEOC in the current sampling clock with the rising edge value of the next sampling clock.
  • the voltage controller 240 may control the at least one voltage described above by comparing the EOC and the next sampling clock, but in this case, since the least significant bit may not be determined, in the present invention, the EOC is constant. Use a time delayed DEOC signal.
  • FIG. 4 discloses a diagram for explaining the concept of comparing the DEOC signal and the rising edge value of the next sampling clock.
  • the voltage controller 240 may control to decrease the power supply voltage or increase the ground voltage. In addition, when the DEOC is generated later than the rising edge value of the next sampling clock, the voltage controller 240 may control to increase the power supply voltage or lower the ground voltage.
  • the counter (Counter, In step 243, the digital code D DNC is increased to provide feedback to the analog-to-digital converter 200. And, if the DEOC is generated faster than the rising edge value of the next sampling clock (that is, the conversion speed of the current analog-to-digital converter 200 is fast), the analog-to-digital converter by reducing the digital code (D DNC ) at the counter 200).
  • the counter 243 uses at least a portion of a power supply voltage and a ground voltage for driving the switch ACS of the comparator 220 and the digital-to-analog converter 210 using the output signal of the phase detector 242.
  • a control signal generator that outputs a control signal (that is, a digital code (D DNC )) that controls the digital code
  • the digital code (D DNC ) is implemented as a thermometer code to guarantee monotonicity.
  • the conversion speed is adjusted by raising and lowering the power supply voltage and ground voltage of the switch ACS of the comparator 220 and the digital-to-analog converter 210.
  • the sampling clock is divided into two by the first TF/F 244 and divided by two.
  • Signal and DEOC can be compared.
  • the counter 243 may be updated once when the sampling clock is generated 4 times through the second TF/F 245. In this case, it is possible to update the digital code (D DNC ) of the new counter 243 by using the 4-division signal, which is the signal divided by the sampling clock twice.
  • the output value (D DNC ) of the counter 243 is applied to the VDD-Booster block and VSS-Sinker block in the comparator 220, this
  • the value of the moving capacitor varies depending on the value.
  • the period of the clock of the comparator 220 may be shortened, so that the period of the comparator 220 is shortened. By doing so, the conversion speed of the analog-to-digital converter 200 can be accelerated.
  • FIG. 6 is a block diagram of a switch in the digital-to-analog converter 210
  • FIG. 7 shows a clock generator of a comparator having multiple periods.
  • the present invention controls the power supply voltage and ground voltage of a plurality of switches (ACS) in the comparator 220 and the digital-to-analog converter 210 by comparing the DEOC and the next sampling clock, while avoiding unnecessary power consumption.
  • ACS switches

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  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

An analog-to-digital converter operating at a low power-source voltage, and a voltage control device included in same are disclosed. The disclosed analog-to-digital converter comprises: a digital-to-analog conversion unit comprising a plurality of capacitors; a comparator for comparing the output signal of the digital-to-analog conversion unit to a pre-designated value; an SAR logic circuit for converting an analog input voltage into an n-bit digital signal by using the output signal of the comparator; and a voltage control unit for controlling at least a partial voltage from among a power-source voltage for driving the comparator and a ground voltage, wherein the voltage control unit controls the at least partial voltage by using a delayed end of conversion (DEOC), and the DEOC can be a time-delayed value of an end of conversion (EOC) signal for informing that analog-to-digital conversion is completed through the plurality of capacitors.

Description

낮은 전원 전압에서 동작하는 아날로그 디지털 컨버터 및 이에 포함되는 전압 제어 장치Analog-to-digital converters operating at low supply voltages and voltage control devices included therein
본 발명의 실시예들은 낮은 전원 전압에서 동작하는 아날로그 디지털 컨버터 및 이에 포함되는 전압 제어 장치에 관한 것이다. Embodiments of the present invention relates to an analog-to-digital converter operating at a low power supply voltage and a voltage control device included therein.
모바일 기기와 같은 저전력 어플리케이션의 사용 증대에 따라, 적은 면적과 저전력의 장점을 갖는 비동기식 연속 근사 레지스터 아날로그 디지털 변환기(SAR ADC: Successive Approximation Resister Analog-to-Digital Converter, 이하, "SAR ADC"라 칭하기로 함)의 필요성은 더욱 증대되고 있다. As the use of low-power applications, such as mobile devices, increases, the asynchronous successive approximation register analog-to-digital converter (SAR ADC), which has the advantages of small area and low power, is hereinafter referred to as "SAR ADC". The need) is increasing.
도 1은 종래의 SAR ADC의 구조를 개략적으로 도시한 도면이다.1 is a view schematically showing the structure of a conventional SAR ADC.
도 1을 참조하면, 종래의 SAR ADC는 비교기(110), 연속 근사 레지스터 로직(120)(이하, "SAR 로직"이라 칭하기로 함) 및 캐패시터 디지털 아날로그 변환부(130)(이하 CDAC라 칭하기로 함)를 포함하여 구성된다.Referring to FIG. 1, the conventional SAR ADC includes a comparator 110, a continuous approximation register logic 120 (hereinafter referred to as "SAR logic"), and a capacitor digital-to-analog converter 130 (hereinafter referred to as CDAC). Includes).
도 1에 도시된 바와 같이, 비동기식 SAR ADC(100)는 비교기(110)의 출력이 SAR 로직(120)을 통해 CDAC(130)로 입력되어 아날로그 디지털 변환이 수행되는 구조이다. As shown in FIG. 1, the asynchronous SAR ADC 100 has a structure in which the output of the comparator 110 is input to the CDAC 130 through the SAR logic 120 to perform analog-to-digital conversion.
동기식 SAR ADC의 경우 순차적으로 진행되는 아날로그-디지털 변환이 외부 클럭에 의해 동기화되지만, 비동기식 SAR ADC는 내부 로직에 의해 아날로그-디지털 변환이 수행된다.In the case of a synchronous SAR ADC, the sequential analog-to-digital conversion is synchronized by an external clock, while the asynchronous SAR ADC is analog-to-digital converted by internal logic.
비교기(110)는 CDAC(130)의 출력을 입력받고, 입력된 CDAC(130)의 출력이 지정된 값(예를 들어, 0)보다 큰지 또는 작은지를 판단하여 판단 결과를 SAR 로직(120)으로 출력한다. 이러한 비교기(110)의 정확한 비교를 위해서는 CDAC(130)의 아날로그 전압이 충분히 안정화되기 위한 시간이 요구된다. 일반적으로 비동기식 SAR ADC(Successive Approximation Resister Analog-to-Digital Converter)에서는 딜레이 블록을 이용하여 이를 구현한다.The comparator 110 receives the output of the CDAC 130 and determines whether the output of the input CDAC 130 is greater or less than a specified value (for example, 0) and outputs the determination result to the SAR logic 120 do. For accurate comparison of the comparator 110, time is required for the analog voltage of the CDAC 130 to be sufficiently stabilized. In general, an asynchronous SAR ADC (Successive Approximation Resister Analog-to-Digital Converter) implements this using a delay block.
또한, SAR 로직(120)은 비교기(110)의 출력을 입력받고 입력된 비교기(110)의 출력을 CDAC(130)로 출력하는 기능을 한다. 이 때, SAR 로직(120)은 연속 근사(Successive Approximation) 동작을 수행하여 아날로그 입력 전압을 n 비트의 디지털 신호로 변환한다.In addition, the SAR logic 120 functions to receive the output of the comparator 110 and output the output of the input comparator 110 to the CDAC 130. In this case, the SAR logic 120 converts the analog input voltage into an n-bit digital signal by performing a successive approximation operation.
한편, 저전력으로 동작하는 SAR ADC를 구현하기 위해, 트랜지스터의 문턱 전압과 유사한 전압을 전원 전압으로 사용하는 기술들이 많이 연구되고 있다. On the other hand, in order to implement a SAR ADC operating at low power, techniques using a voltage similar to a threshold voltage of a transistor as a power source voltage have been studied a lot.
그러나, 종래의 SAR ADC는, PVT(Process, Voltage, Temperature) 변화 등과 같이 정해지지 않은 환경 변화에 취약하여, 성능 변화, 즉 변환 속도 변화가 매우 커지는 단점이 있다. 만약, 예상되는 조건에서 원하는 성능으로 동작하는 SAR ADC를 설계하기 위해서는 큰 마진(margin)을 가지는 SAR ADC를 설계하면 되지만, 이럴 경우 호의적인 환경에서는 불필요한 전력 소모를 야기하게 되는 문제점이 있다.However, the conventional SAR ADC is vulnerable to unspecified environmental changes such as PVT (Process, Voltage, Temperature) changes, and thus has a disadvantage in that performance changes, that is, conversion rate changes are very large. If, in an expected condition, to design a SAR ADC that operates with desired performance, it is necessary to design a SAR ADC having a large margin, but in this case, there is a problem that unnecessary power consumption is caused in a favorable environment.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 불필요한 전력 소모를 피하면서도 PVT(Process, Voltage, Temperature) 변화에 따른 성능 변화를 줄일 수 있는 아날로그 디지털 컨버터 및 이에 포함되는 전압 제어 장치를 제안하고자 한다. In order to solve the problems of the prior art as described above, in the present invention, while avoiding unnecessary power consumption, an analog-to-digital converter capable of reducing performance changes due to PVT (Process, Voltage, Temperature) changes and a voltage control device included therein I would like to suggest.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.Other objects of the present invention may be derived by those skilled in the art through the following examples.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 아날로그 디지털 컨버터에 있어서, 다수 개의 캐패시터를 포함하는 디지털 아날로그 변환부; 상기 디지털 아날로그 변환부의 출력 신호와 미리 지정된 값을 비교하는 비교기; 상기 비교기의 출력 신호를 이용하여 아날로그 입력 전압을 n 비트의 디지털 신호로 변환하는 SAR 논리 회로; 및 상기 비교기를 구동시키기 위한 전원 전압 및 접지 전압 중 적어도 일부의 전압을 제어하는 전압 제어부;를 포함하되, 상기 전압 제어부는, DEOC(Delayed End Of Conversion)를 이용하여 상기 적어도 일부의 전압을 제어하되, 상기 DEOC는 상기 다수 개의 캐패시터를 통해 아날로그 디지털 변환이 완료되었음을 알리는 EOC(End Of Conversion) 신호의 시간 지연된 값인 것을 특징으로 하는 아날로그 디지털 컨버터가 제공된다. According to a preferred embodiment of the present invention to achieve the above object, an analog-to-digital converter comprising: a digital-to-analog converter including a plurality of capacitors; A comparator comparing the output signal of the digital-to-analog converter with a predetermined value; A SAR logic circuit that converts an analog input voltage to an n-bit digital signal using the output signal of the comparator; And a voltage control unit controlling a voltage of at least a portion of a power supply voltage and a ground voltage for driving the comparator, wherein the voltage control unit controls the voltage of the at least a portion using a delayed end of conversion (DEOC). , The DEOC is an analog-to-digital converter characterized in that it is a time-delayed value of an end-of-conversion (EOC) signal indicating that the analog-to-digital conversion is completed through the plurality of capacitors.
상기 디지털 아날로그 변환부는 다수 개의 스위치를 더 포함하고, 상기 전원 전압 및 상기 접지 전압은 상기 다수 개의 스위치를 구동하는데 더 사용될 수 있다. The digital-to-analog converter further includes a plurality of switches, and the power supply voltage and the ground voltage can be further used to drive the plurality of switches.
상기 EOC는 상기 아날로그 디지털 컨버터의 변환 속도와 대응될 수 있다. The EOC may correspond to the conversion speed of the analog-to-digital converter.
상기 아날로그 디지털 컨버터는 최상위 비트부터 최하위 비트까지 순차적으로 비트를 변환하는 SAR(Successive Approximation Register) 아날로그 디지털 컨버터이고, 상기 EOC는 상기 다수 개의 캐패시터에서 상기 최하위 비트가 결정되는 시점일 수 있다. The analog-to-digital converter is a Successive Approximation Register (SAR) analog-to-digital converter that sequentially converts bits from the most significant bit to the least significant bit, and the EOC may be a time point at which the least significant bit is determined in the plurality of capacitors.
상기 전압 제어부는, 현재 샘플링 클럭에서의 상기 DEOC와 다음 번의 샘플링 클럭의 라이징 에지값을 비교하여 상기 적어도 일부의 전압을 제어할 수 있다. The voltage control unit may control the voltage of the at least a part by comparing the DEOC in the current sampling clock with the rising edge value of the next sampling clock.
상기 DEOC가 상기 다음 번의 샘플링 클럭의 라이징 에지값보다 빠르게 발생되는 경우, 상기 전압 제어부는 상기 전원 전압을 감소시키거나 상기 접지 전압을 상승시키도록 제어하고, 상기 DEOC가 상기 다음 번의 샘플링 클럭의 라이징 에지값보다 늦게 발생되는 경우, 상기 전압 제어부는 상기 전원 전압을 증가시키거나 상기 접지 전압을 하강시키도록 제어할 수 있다. When the DEOC is generated faster than the rising edge value of the next sampling clock, the voltage control unit controls to decrease the power supply voltage or increase the ground voltage, and the DEOC is the rising edge of the next sampling clock When it occurs later than the value, the voltage control unit may control to increase the power supply voltage or lower the ground voltage.
또한, 본 발명의 다른 실시예에 따르면, 아날로그 디지털 컨버터에 포함되는 전압 제어 장치에 있어서, 현재 샘플링 클럭에서의 EOC(End Of Conversion) 신호를 시간 지연하여 DEOC를 출력하는 시간 지연기; 상기 DEOC와 다음 번 샘플링 클럭에서의 라이징 에지값을 비교하는 위상 검출기; 및 상기 위상 검출기의 출력 신호를 이용하여 상기 아날로그 디지털 컨버터 내의 비교기를 구동시키기 위한 전원 전압 및 접지 전압 중 적어도 일부의 전압을 제어하는 제어 신호를 출력하는 제어 신호 생성부;를 포함하는 것을 특징으로 하는 전압 제어 장치가 제공된다.In addition, according to another embodiment of the present invention, the voltage control device included in the analog-to-digital converter, the time delayer to output a DEOC by time delaying the EOC (End Of Conversion) signal in the current sampling clock; A phase detector comparing the DEOC and a rising edge value in the next sampling clock; And a control signal generator for outputting a control signal for controlling at least a portion of a power supply voltage and a ground voltage for driving a comparator in the analog-to-digital converter using the output signal of the phase detector. A voltage control device is provided.
본 발명에 따른 아날로그 디지털 컨버터는 불필요한 전력 소모를 피하면서도 PVT 변화에 따른 성능 변화를 줄일 수 있는 장점이 있다. The analog-to-digital converter according to the present invention has an advantage of reducing performance change due to PVT change while avoiding unnecessary power consumption.
또한, 본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.In addition, it should be understood that the effects of the present invention are not limited to the above-described effects, and include all effects that can be deduced from the configuration of the invention described in the detailed description or claims.
도 1은 종래의 SAR ADC의 구조를 개략적으로 도시한 도면이다.1 is a view schematically showing the structure of a conventional SAR ADC.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 개략적인 구성을 도시한 도면이다. 2 is a view showing a schematic configuration of an analog-to-digital converter according to an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 회로도를 도시한 도면이다.3 is a circuit diagram of an analog-to-digital converter according to an embodiment of the present invention.
도 4은 본 발명에 따라서, DEOC 신호와 다음 번의 샘플링 클럭의 라이징 에지값을 비교의 개념을 설명하기 위한 도면이다. 4 is a diagram for explaining the concept of comparing a rising edge value of a DEOC signal and a next sampling clock according to the present invention.
도 5 내지 도 7은 본 발명에 따른 아날로그 디지털 컨버터 내의 구성요소의 스케메틱을 도시한 도면이다.5 to 7 are diagrams showing a schematic of components in an analog-to-digital converter according to the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.The present invention can be applied to a variety of transformations and may have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all conversions, equivalents, and substitutes included in the spirit and scope of the present invention. In the description of the present invention, when it is determined that a detailed description of related known technologies may obscure the subject matter of the present invention, the detailed description will be omitted.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, components, parts or combinations thereof described in the specification, but one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 개략적인 구성을 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 회로도를 도시한 도면이다. 2 is a diagram illustrating a schematic configuration of an analog-to-digital converter according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of an analog-to-digital converter according to an embodiment of the present invention.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(200)는, 최상위 비트부터 최하위 비트까지 순차적으로 비트를 변환하는 비동기식 연속 근사 레지스터 아날로그 디지털 변환기(SAR ADC: Successive Approximation Resister Analog-to-Digital Converter, 이하, "SAR ADC"라 칭하기로 함)일 수 있으며, 디지털 아날로그 변환부(210), 비교기(220), SAR 논리 회로(230), 전압 제어부(240) 및 샘플링 클럭 발생기(250)를 포함한다. 2 and 3, the analog-to-digital converter 200 according to an embodiment of the present invention, an asynchronous continuous approximation register analog-to-digital converter (SAR ADC: Successive Approximation) that sequentially converts bits from the most significant bit to the least significant bit Resister Analog-to-Digital Converter, hereinafter referred to as "SAR ADC"), digital analog conversion unit 210, comparator 220, SAR logic circuit 230, voltage control unit 240 and sampling It includes a clock generator 250.
디지털 아날로그 변환부(210)는 다수 개의 캐패시터, 다수 개의 스위치(ACS) 및 다수 개의 래치를 포함하며, 레벨 전압을 생성하는 역할을 담당한다. The digital-to-analog converter 210 includes a plurality of capacitors, a plurality of switches (ACS), and a plurality of latches, and is responsible for generating a level voltage.
비교기(220)는 디지털 아날로그 변환부(210)의 출력 신호를 입력받고, 입력된 디지털 아날로그 변환부(210)의 출력 신호가 지정된 값(예를 들어, 0)보다 큰지 또는 작은지를 판단하여 판단 결과를 SAR 로직(230)으로 출력한다. The comparator 220 receives the output signal of the digital-to-analog converter 210 and determines whether the output signal of the input digital-to-analog converter 210 is greater or less than a specified value (for example, 0). Outputs to SAR logic 230.
SAR 로직(320)은 비교기(220)의 출력 신호에 기초해 연속 근사(Successive Approximation) 동작을 수행하여 아날로그 입력 전압을 n 비트의 디지털 신호로 변환한다.The SAR logic 320 converts an analog input voltage into an n-bit digital signal by performing a successive approximation operation based on the output signal of the comparator 220.
전압 제어부(240)는 비교기(220)와 더불어 디지털 아날로그 변환부(210) 내의 다수 개의 스위치(ACS)를 구동시키기 위한 전원 전압 및 접지 전압 중 적어도 일부의 전압을 제어한다. The voltage controller 240 controls a voltage of at least a portion of a power supply voltage and a ground voltage for driving a plurality of switches ACS in the digital-to-analog converter 210 together with the comparator 220.
즉, 본 발명은 SAR ADC의 현재의 변환 속도를 주기적으로 감지하여, PVT(Process, Voltage, Temperature) 변화에 의해 SAR ADC의 변환 속도가 목표로 하는 속도보다 느려지거나 빨라졌을 때 SAR ADC가 능동적으로 반응할 수 있도록 피드백을 제공한다. 이를 위해, 본 발명에서는 피드백에 따라 비교기(220) 및/또는 스위치(ACS)에 대한 전원 전압과 접지 전압 중 적어도 하나를 상승 내지 하강시킨다. 이 때, 전원 전압이 상승되고 접지가 하강되는 경우, 더 많은 전류를 소모하지만 디지털 아날로그 변환부(210)의 스위칭 속도를 가속화하여 비교기(220)의 주기도 짧게 감소시킨다. That is, the present invention periodically detects the current conversion speed of the SAR ADC, and when the conversion speed of the SAR ADC is slower or faster than the target speed by changing the PVT (Process, Voltage, Temperature), the SAR ADC is actively Provide feedback to respond. To this end, in the present invention, at least one of the power supply voltage and the ground voltage for the comparator 220 and/or the switch ACS is increased or decreased according to feedback. At this time, when the power voltage is raised and the ground is lowered, it consumes more current, but accelerates the switching speed of the digital-to-analog converter 210, thereby shortening the period of the comparator 220.
이하, 도 2 및 도 3을 참조하여, 전압 제어부(240)의 동작을 포함하는 아날로그 디지털 컨버터(200)의 동작 내용을 상세하게 설명한다. Hereinafter, the operation contents of the analog-to-digital converter 200 including the operation of the voltage control unit 240 will be described in detail with reference to FIGS. 2 and 3.
먼저, 전압 제어부(240)로는 현재 샘플링 클럭에서의 EOC(End Of Conversion)와 다음 번의 샘플링 클럭을 입력받는다. 샘플링 클럭은 샘플링 클럭 생성부(250)에서 출력된다. First, the voltage control unit 240 receives EOC (End Of Conversion) from the current sampling clock and the next sampling clock. The sampling clock is output from the sampling clock generator 250.
이 때, EOC는 디지털 아날로그 변환부(210) 내의 다수 개의 캐패시터를 통해 아날로그 디지털 변환이 완료되었음을 알리는 시점의 신호로서, 아날로그 디지털 컨버터(200)의 변환 속도와 대응될 수 있다. At this time, the EOC is a signal indicating when the analog-to-digital conversion is completed through a plurality of capacitors in the digital-to-analog converter 210, and may correspond to the conversion speed of the analog-to-digital converter 200.
즉, 아날로그 디지털 컨버터(200)가 SAR ADC의 경우, 최상위 비트부터 최하위 비트까지 순차적으로 비트를 변환하므로, 최하위 비트가 결정되는 시점에 아날로그 디지털 변환이 완료되었음을 알 수 있으며, 이를 이용하여 아날로그 디지털 변환이 완료되었음을 의미하는 EOC가 산출된다. That is, since the analog-to-digital converter 200 sequentially converts the bits from the most significant bit to the least significant bit in the case of the SAR ADC, it can be seen that the analog-to-digital conversion has been completed at the time when the least significant bit is determined. The EOC is calculated, which means that it is completed.
다음으로, 전압 제어부(240)는 시간 지연기(Delay, 241)를 통해 현재 샘플링 클럭에서의 EOC를 일정 시간 지연시킨 DEOC(Delayed End Of Conversion)를 산출한다.Next, the voltage controller 240 calculates a delayed end of conversion (DEOC) that delays the EOC in the current sampling clock for a predetermined time through a time delay (Delay, 241).
그 후, 전압 제어부(240)는 위상 검출기(242)를 통해 현재 샘플링 클럭에서의 DEOC와 다음 번 샘플링 클럭을 비교하여 현재 시점에서의 아날로그 디지털 컨버터(200)가 주어진 비교 시간 내에 아날로그 디지털 변환이 모두 완료되는지를 확인한다. 즉, 전압 제어부(240)는 현재 샘플링 클럭에서의 DEOC와 다음 번의 샘플링 클럭의 라이징 에지값을 비교하여 상기한 적어도 일부의 전압을 제어할 수 있다. Thereafter, the voltage control unit 240 compares the DEOC at the current sampling clock and the next sampling clock through the phase detector 242, so that the analog-to-digital conversion is performed within the comparison time given by the analog-to-digital converter 200 at the present time Confirm that it is complete. That is, the voltage controller 240 may control the voltage of at least a portion of the above by comparing DEOC in the current sampling clock with the rising edge value of the next sampling clock.
한편, 전압 제어부(240)는 EOC와 다음 번 샘플링 클럭을 비교하여 상기한 적어도 하나의 전압을 제어할 수 있으나, 이 경우 최하위 비트가 결정되지 않는 경우가 발생할 수 있기 때문에, 본 발명에서는 EOC에서 일정 시간 지연된 DEOC 신호를 사용한다. On the other hand, the voltage controller 240 may control the at least one voltage described above by comparing the EOC and the next sampling clock, but in this case, since the least significant bit may not be determined, in the present invention, the EOC is constant. Use a time delayed DEOC signal.
도 4에서는 DEOC 신호와 다음 번의 샘플링 클럭의 라이징 에지값을 비교의 개념을 설명하기 위한 도면을 개시하고 있다. FIG. 4 discloses a diagram for explaining the concept of comparing the DEOC signal and the rising edge value of the next sampling clock.
도 4를 참조하면, 전압 제어부(240)는 DEOC가 다음 번의 샘플링 클럭의 라이징 에지값보다 빠르게 발생되는 경우, 전원 전압을 감소시키거나 접지 전압을 상승시키도록 제어할 수 있다. 또한, 전압 제어부(240)는 DEOC가 다음 번의 샘플링 클럭의 라이징 에지값보다 늦게 발생되는 경우, 전원 전압을 증가시키거나 접지 전압을 하강시키도록 제어할 수 있다. Referring to FIG. 4, when the DEOC is generated faster than the rising edge value of the next sampling clock, the voltage controller 240 may control to decrease the power supply voltage or increase the ground voltage. In addition, when the DEOC is generated later than the rising edge value of the next sampling clock, the voltage controller 240 may control to increase the power supply voltage or lower the ground voltage.
다시 말해, 위상 검출기(242)의 비교를 통해, DEOC가 다음 번의 샘플링 클럭의 라이징 에지값보다 늦게 발생된다면(즉, 현재의 아날로그 디지털 컨버터(200)의 변환 속도가 느리다면), 카운터(Counter, 243)에서 디지털 코드(DDNC)를 증가시켜 아날로그 디지털 컨버터(200)에 피드백을 준다. 그리고, DEOC가 다음 번의 샘플링 클럭의 라이징 에지값보다 빠르게 발생된다면(즉, 현재의 아날로그 디지털 컨버터(200)의 변환 속도가 빠르다면), 카운터에서 디지털 코드(DDNC)를 감소시켜 아날로그 디지털 컨버터(200)에 피드백을 준다. In other words, through the comparison of the phase detector 242, if the DEOC is generated later than the rising edge value of the next sampling clock (ie, the conversion speed of the current analog-to-digital converter 200 is slow), the counter (Counter, In step 243, the digital code D DNC is increased to provide feedback to the analog-to-digital converter 200. And, if the DEOC is generated faster than the rising edge value of the next sampling clock (that is, the conversion speed of the current analog-to-digital converter 200 is fast), the analog-to-digital converter by reducing the digital code (D DNC ) at the counter 200).
이 때, 카운터(243)는 위상 검출기(242)의 출력 신호를 이용하여 비교기(220) 및 디지털 아날로그 변환부(210)의 스위치(ACS)를 구동시키기 위한 전원 전압 및 접지 전압 중 적어도 일부의 전압을 제어하는 제어 신호(즉, 디지털 코드(DDNC))를 출력하는 제어 신호 생성부로서의 기능을 수행하는 것으로서, 디지털 코드(DDNC)는 thermometer 코드로 구현되어 단조성을 보장하며, 디지털 코드에 따라 비교기(220) 및 디지털 아날로그 변환부(210)의 스위치(ACS)의 전원 전압과 접지 전압을 상승 및 하강시킴으로써 변환 속도를 조절한다. At this time, the counter 243 uses at least a portion of a power supply voltage and a ground voltage for driving the switch ACS of the comparator 220 and the digital-to-analog converter 210 using the output signal of the phase detector 242. As a control signal generator that outputs a control signal (that is, a digital code (D DNC )) that controls the digital code, the digital code (D DNC ) is implemented as a thermometer code to guarantee monotonicity. The conversion speed is adjusted by raising and lowering the power supply voltage and ground voltage of the switch ACS of the comparator 220 and the digital-to-analog converter 210.
한편, 매 순간 DEOC과 샘플링 클럭을 매 순간마다 비교할 필요는 없으며, 샘플링 클럭이 2번 생겼을 때 한번만 비교해도 충분하므로, 제1 T-F/F(244)를 통해 샘플링 클럭을 2분주하고, 2분주한 신호와 DEOC를 비교할 수 있다. 그리고, 카운터(243)는 제2 T-F/F(245)를 통해 샘플링 클럭이 4번 생겼을 때 한 번 업데이트될 수 있다. 이 경우, 샘플링 클럭을 두 번 2분주한 신호인 4분주 신호를 이용하여 새로운 카운터(243)의 디지털 코드(DDNC)로 업데이트를 할 수 있다. On the other hand, it is not necessary to compare the DEOC and the sampling clock at every moment, and it is enough to compare the sampling clock only once when the sampling clock occurs twice, so the sampling clock is divided into two by the first TF/F 244 and divided by two. Signal and DEOC can be compared. Also, the counter 243 may be updated once when the sampling clock is generated 4 times through the second TF/F 245. In this case, it is possible to update the digital code (D DNC ) of the new counter 243 by using the 4-division signal, which is the signal divided by the sampling clock twice.
그리고, 도 5을 참조하면, 전원 전압과 접지 전압의 상승 및 하강의 동작은 카운터(243)의 출력값(DDNC)이 비교기(220) 내의 VDD-Booster 블록 및 VSS-Sinker 블록에 인가되고, 이 값에 따라 움직이는 캐패시터의 값이 달라지며, 디지털 코드(DDNC)이 커서 캐패시터가 많이 움직일수록 전원 전압이 더 많이 상승되고 접지 전압을 더 하강된다. 즉, 캐패시터는 일정량의 전하를 저장하여 갖고 있다가 순간적으로 캐패시터를 스위칭함으로써 전원 전압보다 더 높은 전압과 접지 전압보다 더 낮은 전압을 발생시킬 수 있다. 디지털 아날로그 변환부(210)의 스위칭이 가속화되면, 디지털 아날로그 변환부(210)의 안정화 시간이 짧아지기 때문에, 비교기(220)의 클럭의 주기가 짧아질 수 있으므로, 비교기(220)의 주기를 짧게 하여 아날로그 디지털 컨버터(200)의 변환 속도를 가속화할 수 있다. And, referring to Figure 5, the operation of the rise and fall of the power supply voltage and the ground voltage, the output value (D DNC ) of the counter 243 is applied to the VDD-Booster block and VSS-Sinker block in the comparator 220, this The value of the moving capacitor varies depending on the value. The larger the digital code (D DNC ), the more the capacitor moves, the more the power supply voltage rises and the more the ground voltage falls. That is, the capacitor stores a certain amount of charge and then momentarily switches the capacitor to generate a voltage higher than the power supply voltage and a voltage lower than the ground voltage. When the switching of the digital-to-analog converter 210 is accelerated, since the stabilization time of the digital-to-analog converter 210 is shortened, the period of the clock of the comparator 220 may be shortened, so that the period of the comparator 220 is shortened. By doing so, the conversion speed of the analog-to-digital converter 200 can be accelerated.
한편, 도 6에서는 디지털 아날로그 변환부(210) 내의 스위치의 블록도를 도시한 도면이고, 도 7은 다중 주기를 갖는 비교기의 클럭 발생기를 도시하고 있다. Meanwhile, FIG. 6 is a block diagram of a switch in the digital-to-analog converter 210, and FIG. 7 shows a clock generator of a comparator having multiple periods.
요컨대, 본 발명은 DEOC와 다음 번 샘플링 클럭의 비교를 통해 비교기(220) 및 디지털 아날로그 변환부(210) 내의 다수 개의 스위치(ACS)의 전원 전압 및 접지 전압을 제어함으로써 불필요한 전력 소모를 피하면서도 PVT 변화에 따른 성능 변화를 줄일 수 있는 장점이 있다.In short, the present invention controls the power supply voltage and ground voltage of a plurality of switches (ACS) in the comparator 220 and the digital-to-analog converter 210 by comparing the DEOC and the next sampling clock, while avoiding unnecessary power consumption. There is an advantage that can reduce the performance change according to the change.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다. As described above, the present invention has been described by specific matters such as specific components, etc. and limited embodiments and drawings, which are provided to help the overall understanding of the present invention, but the present invention is not limited to the above embodiments, Those skilled in the art to which the present invention pertains can make various modifications and variations from these descriptions. Accordingly, the spirit of the present invention should not be limited to the described embodiments, and should not be determined, and all claims that are equivalent or equivalent to the scope of the claims as well as the claims described below belong to the scope of the spirit of the invention. .

Claims (7)

  1. 아날로그 디지털 컨버터에 있어서, In the analog-to-digital converter,
    다수 개의 캐패시터를 포함하는 디지털 아날로그 변환부;A digital-to-analog conversion unit including a plurality of capacitors;
    상기 디지털 아날로그 변환부의 출력 신호와 미리 지정된 값을 비교하는 비교기; A comparator comparing the output signal of the digital-to-analog converter with a predetermined value;
    상기 비교기의 출력 신호를 이용하여 아날로그 입력 전압을 n 비트의 디지털 신호로 변환하는 SAR(Successive Approximation Register) 논리 회로; 및A SAR (Successive Approximation Register) logic circuit that converts an analog input voltage into an n-bit digital signal using the output signal of the comparator; And
    상기 비교기를 구동시키기 위한 전원 전압 및 접지 전압 중 적어도 일부의 전압을 제어하는 전압 제어부;를 포함하되, Includes a voltage control unit for controlling the voltage of at least a portion of the power supply voltage and the ground voltage for driving the comparator;
    상기 전압 제어부는, DEOC(Delayed End Of Conversion)를 이용하여 상기 적어도 일부의 전압을 제어하되, 상기 DEOC는 상기 다수 개의 캐패시터를 통해 아날로그 디지털 변환이 완료되었음을 알리는 EOC(End Of Conversion) 신호의 시간 지연된 값인 것을 특징으로 하는 아날로그 디지털 컨버터.The voltage control unit controls the voltage of the at least a part using a delayed end of conversion (DEOC), wherein the DEOC is delayed in time of an end of conversion (EOC) signal informing that analog digital conversion is completed through the plurality of capacitors. Analog-to-digital converter characterized by being a value.
  2. 제1항에 있어서, According to claim 1,
    상기 디지털 아날로그 변환부는 다수 개의 스위치를 더 포함하고, The digital-to-analog converter further includes a plurality of switches,
    상기 전원 전압 및 상기 접지 전압은 상기 다수 개의 스위치를 구동하는데 더 사용되는 것을 특징으로 하는 아날로그 디지털 컨버터.The power supply voltage and the ground voltage are analog-to-digital converters, characterized in that further used to drive the plurality of switches.
  3. 제1항에 있어서, According to claim 1,
    상기 EOC는 상기 아날로그 디지털 컨버터의 변환 속도와 대응되는 것을 특징으로 하는 아날로그 디지털 컨버터. The EOC is analog to digital converter, characterized in that corresponding to the conversion rate of the analog to digital converter.
  4. 제1항에 있어서, According to claim 1,
    상기 아날로그 디지털 컨버터는 최상위 비트부터 최하위 비트까지 순차적으로 비트를 변환하는 SAR 아날로그 디지털 컨버터이고, The analog-to-digital converter is a SAR analog-to-digital converter that sequentially converts bits from the most significant bit to the least significant bit,
    상기 EOC는 상기 다수 개의 캐패시터에서 상기 최하위 비트가 결정되는 시점인 것을 특징으로 하는 아날로그 디지털 컨버터.The EOC is an analog-to-digital converter characterized in that the least significant bit is determined at the plurality of capacitors.
  5. 제1항에 있어서, According to claim 1,
    상기 전압 제어부는, 현재 샘플링 클럭에서의 상기 DEOC와 다음 번의 샘플링 클럭의 라이징 에지값을 비교하여 상기 적어도 일부의 전압을 제어하는 것을 특징으로 하는 아날로그 디지털 컨버터.The voltage control unit compares the DEOC and the rising edge value of the next sampling clock in the current sampling clock to control the voltage of at least a portion of the analog-to-digital converter.
  6. 제5항에 있어서, The method of claim 5,
    상기 DEOC가 상기 다음 번의 샘플링 클럭의 라이징 에지값보다 빠르게 발생되는 경우, 상기 전압 제어부는 상기 전원 전압을 감소시키거나 상기 접지 전압을 상승시키도록 제어하고, When the DEOC is generated faster than the rising edge value of the next sampling clock, the voltage controller controls to decrease the power supply voltage or increase the ground voltage,
    상기 DEOC가 상기 다음 번의 샘플링 클럭의 라이징 에지값보다 늦게 발생되는 경우, 상기 전압 제어부는 상기 전원 전압을 증가시키거나 상기 접지 전압을 하강시키도록 제어하는 것을 특징으로 하는 특징으로 하는 아날로그 디지털 컨버터.When the DEOC is generated later than the rising edge value of the next sampling clock, the voltage controller controls the power supply voltage to increase or lower the ground voltage, characterized in that the analog-to-digital converter.
  7. 아날로그 디지털 컨버터에 포함되는 전압 제어 장치에 있어서, In the voltage control device included in the analog-to-digital converter,
    현재 샘플링 클럭에서의 EOC(End Of Conversion) 신호를 시간 지연하여 DEOC를 출력하는 시간 지연기;A time delayer to output a DEOC by time delaying the End Of Conversion (EOC) signal in the current sampling clock;
    상기 DEOC와 다음 번 샘플링 클럭에서의 라이징 에지값을 비교하는 위상 검출기; 및 A phase detector comparing the DEOC and a rising edge value in the next sampling clock; And
    상기 위상 검출기의 출력 신호를 이용하여 상기 아날로그 디지털 컨버터 내의 비교기를 구동시키기 위한 전원 전압 및 접지 전압 중 적어도 일부의 전압을 제어하는 제어 신호를 출력하는 제어 신호 생성부;를 포함하는 것을 특징으로 하는 전압 제어 장치.And a control signal generator for outputting a control signal for controlling a voltage of at least a part of a power supply voltage and a ground voltage for driving a comparator in the analog-to-digital converter using the output signal of the phase detector. controller.
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