WO2020120847A1 - Dispositif de fonction physiquement non clonable - Google Patents

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WO2020120847A1
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Nicolas Borrel
Jimmy Fort
Mathieu Lisart
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Stmicroelectronics (Rousset) Sas
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Definitions

  • TITLE Physically non-clonable function device
  • Modes of implementation and embodiment of the invention relate to physically non-clonable functions (PUF: Physical Unclonable Function), and in particular those performed within an integrated circuit.
  • PEF Physical Unclonable Function
  • a physically non-clonable function automatically generates a unique non-predictable code which depends on random or partially random physical characteristics of the physically non-clonable function. These physical characteristics can be caused by variations during the fabrication of the physically clonable function.
  • the content of the generated code which is unique because it differs from a physically non-clonable function to another physically non-clonable function, cannot be expected and may depend, for example, on a particular configuration of components during the power up the function.
  • a physically non-clonable function can be performed by a non-volatile memory which has a content upon power-up which depends on the partially random physical characteristics of the memory, these manufacturing variations leading to different physical characteristics for different memories.
  • Physically non-clonable functions can be performed using, for example, live or non-volatile memories, or ring oscillators or specific logic circuits.
  • the variability of the physically non-clonable function is due not only to the variability of the threshold voltages of the transistors but also to other parameters which are difficult to control, for example the formation of diodes resulting from connections between PMOS and NMOS transistors.
  • an integrated device of physically non-clonable functions is proposed based on a set of MOS transistors mounted in diodes having a random distribution of threshold voltages resulting during the conventional process for manufacturing transistors, implantations of dopants leading to implanted source and drain regions with
  • control transistors which will make it possible to define a reference current equal to or substantially equal to the average of the currents flowing in these control transistors.
  • the other transistors will be used to define the digital output code of the function physically not clonable. All of these other transistors have, by their random distribution of threshold voltages, a random distribution of drain-source currents and the comparison of each drain-source current of a transistor associated with a bit of the digital code with said reference current, will allow to define the logical value 0 or 1 of this bit.
  • a fixed gate voltage is imposed whatever the value of the source drain current passing through it.
  • an integrated circuit comprising at least one domain comprising a physically non-clonable function device.
  • Said device comprises a set of MOS transistors mounted in diodes having a random distribution of respective threshold voltages.
  • This set includes N first transistors and at least one second transistor.
  • the device also comprises at least one output node of said function capable of delivering a signal the level of which depends on the comparison between a first current obtained from a reference current equal to or substantially equal to the average of the currents flowing in the N first transistors, and a second current obtained from a current flowing in said at least one second transistor.
  • the term "obtained" has a very broad meaning.
  • a current obtained from another current can be equal to this other current or else different from this other current while being obtained from this other current, for example by algebraically adding an offset current to this other current.
  • the addition of an offset current to the reference current and the addition of the same offset current to the current flowing in said at least one second transistor makes it possible to implement an embodiment making it possible to further reduce the effects of aging of the transistors, or even to overcome them.
  • the group of N first transistors forms a group of “control” transistors which will make it possible to define said reference current.
  • This reference current can be equal to the average of the currents flowing in the N first transistors or in some cases slightly different from this average, for example to identify risks of instability in said comparison when the current flowing in a second transistor is too close to the reference current equal to said average.
  • the expression "equal to or substantially equal to said average” can be understood to mean “equal to said average except for a tolerance”. This tolerance can for example be equal to more or less a few tens of percent of said average.
  • each second transistor will be associated with an output signal whose value will make it possible to define a logical value of a bit of a unique digital code delivered by the physically non-clonable function, for example during the energizing said domain of the integrated circuit.
  • the number of second transistors is higher since it defines the number of bits of the code delivered by the function. And when this code is advantageously used as a key, it is preferable that this number of bits is large, at least greater than 10, for example 64 or 128.
  • the number N is sufficiently large.
  • N preferably greater than or equal to 10
  • this number N possibly being much greater, for example of the order of 100, without this value being limiting.
  • the number N of first transistors is equal to the number of second transistors.
  • the device further comprises a first means configured to impose on each first transistor a respective fixed gate voltage regardless of the value of the current flowing in this first transistor, and a second means configured to impose on each second transistor a respective gate voltage fixed whatever the value of the current flowing in this second transistor.
  • the first means comprises, for each first transistor, a first negative gain amplifier, the output of which is looped back via a first bias transistor on its input, which is also coupled to the gate of the first transistor.
  • the first bias transistor is advantageously intended to bias the gate of the first transistor, and has a first conduction electrode, for example the source, coupled to said input and a second conduction electrode, for example the drain.
  • bias transistors associated with the first N transistors are mutually connected.
  • the first amplifier will, via the source gate voltage of the first bias transistor, bias the gate of the first transistor, and will stabilize the gate voltage of the first transistor at a fixed value regardless of the value of the current flowing in this first transistor, due to the negative gain loopback of the output terminal on its input.
  • said first amplifier comprises a first input transistor, mounted as a common source, the gate of which is coupled to said input of the first amplifier, of which a first conduction electrode, for example the source, is connected to a reference supply terminal, for example the ground, and a second conduction electrode of which, for example the drain, is coupled to the output of the first amplifier which is itself, coupled to a first bias stage as well as to the gate of the first bias transistor.
  • the common source mounting of the first input transistor makes it possible to obtain the negative gain.
  • this transistor mounted as a common source will make it possible to better follow the variations in the manufacturing process and the temperature variations, and consequently to make the
  • the first amplifier further comprises a cascode transistor connected between the second electrode of the first input transistor and the output of the first amplifier.
  • This cascode transistor makes it possible to equalize the source drain voltage of the first input transistor with the source drain voltage of the first transistor, so as to place these two transistors in the same polarization state and in the same conduction regime.
  • the first N transistors, the first amplifier and the first bias transistor are of the same type of conductivity, for example of the type of conductivity N.
  • the second means comprises, for each second transistor, a second negative gain amplifier, the output of which is looped back via a second bias transistor on its input which is coupled to the gate of the second transistor.
  • the second bias transistor is advantageously intended to bias the gate of the second transistor, and has a first conduction electrode, for example the source, coupled to said input and a second conduction electrode, for example the drain, coupled (directly or indirectly) to the output node
  • said second amplifier comprises a second input transistor, mounted as a common source, the gate of which is coupled to said input of the second amplifier, of which a first conduction electrode is connected to a reference supply terminal and a second conduction electrode of which is coupled to the output of the second amplifier which is coupled to a second bias stage as well as to the gate of the second bias transistor.
  • the second amplifier advantageously further comprises a cascode transistor connected between the second conduction electrode of the second input transistor and the output of the second amplifier.
  • the second amplifier and the second bias transistor are of the same type of conductivity, for example of the type of conductivity N.
  • the first means and the second means are structurally identical, and the transistors of the first means and the transistors of the second means are paired transistors.
  • said first current can be the reference current and said second current is the current flowing in said at least one second transistor.
  • the device further comprises between the first means and the second means, a current mirror stage configured to deliver said reference current from the sum of the currents flowing in the first transistors .
  • the current mirror has a division ratio equal to 1 / N.
  • the current mirror preferably has an adjustable division ratio between several values comprising the value 1 / N and auxiliary values situated on either side. other of the value 1 / N.
  • said first current is said reference current algebraically increased by an offset current
  • said second current is the current flowing in said at least one second transistor algebraically increased by said offset current
  • algebraically increased by an offset current means “increased by an offset current” if this offset current is positive or “decreased by the absolute value of an offset current” if this offset current is negative.
  • the device comprises
  • each first branch comprises
  • a second part incorporating a first additional transistor mounted as a diode.
  • Said second part is common to all the first branches, and the first parts of all the first branches are connected to said second common part.
  • each second branch incorporates the corresponding second transistor, the corresponding second means and a second additional transistor mounted as a diode.
  • the first additional transistor and each second additional transistor are configured to have the same gate-source voltage and the same drain-source voltage.
  • the device comprises
  • a first additional current mirror incorporating said first additional transistor and configured to deliver, from the current flowing in said second common part, a first intermediate current equal to the average of the currents flowing in the N first transistors algebraically increased by the offset current , and
  • the first additional mirror has a division ratio equal to 1 / N and incorporates another first additional transistor, the first two additional transistors being configured to have the same gate-source voltage but respective drain-source voltages different.
  • Each second additional mirror has for example a division ratio equal to one and incorporates another second transistor additional, the two second additional transistors being configured to have the same gate-source voltage but different respective drain-source voltages.
  • the other first additional transistor and each other second additional transistor advantageously have the same gate-source voltage and the same drain-source voltage.
  • the device further comprises
  • a first system of cascoded current mirrors coupled between on the one hand the first additional current mirror and on the other hand each output node and configured to deliver said first current from the first intermediate current
  • the first system of cascoded current mirrors has a division ratio equal to one.
  • the first system of cascoded current mirrors preferably has an adjustable division ratio between several values comprising the value one and auxiliary values located on the one hand and else of value one.
  • a method for automatically generating a unique code that cannot be predicted at each output node of a physically non-clonable function device belonging to an integrated circuit as defined above, comprising at least one energizing the domain of the integrated circuit incorporating said device.
  • the method comprises at least two additional energizations with respectively shifts of the reference current with respect to the average of currents flowing in the N first transistors, the shifts being carried out respectively on either side of said average.
  • FIG. 1 schematically illustrates an embodiment of an integrated circuit according to the invention
  • FIG. 2 schematically illustrates an embodiment of a physically non-clonable function device according to the invention
  • FIG. 3 schematically illustrates a random distribution of threshold voltages of transistors of a function device
  • FIG. 4 schematically illustrates another random distribution relating to a physically non-clonable function according to the invention
  • FIG. 5 schematically illustrates a variant of the invention
  • FIGS. 6 and 7 schematically illustrate other embodiments and implementation of the invention.
  • the reference WF designates a semiconductor plate (or “wafer” in English) presenting in a conventional and known manner LDC cutting lines of the zones of the plate each containing an integrated circuit IC.
  • This integrated circuit IC here contains a domain DD incorporating a device DIS of function which is not physically clonable.
  • the substrate in and on which the various DIS devices are produced can be a solid substrate or else a substrate of the silicon on insulator type (SOI: Silicon On Insulator).
  • SOI Silicon On Insulator
  • FIG. 2 schematically illustrates a possible embodiment of a DIS device with a physically non-clonable function.
  • This device DIS here comprises a set of MOS transistors, here for example NMOS transistors, TR1 i, TR2j having a random distribution of respective threshold voltage.
  • This set of MOS transistors comprises a group of N first transistors TR1 1 -TR1N and in this example, K second transistors TR21 -TR2K which, as will be seen in more detail below, will make it possible to define the logical values of K bits a code generated at the output of the physically non-clonable function device DIS.
  • the random distribution DB 1 of threshold voltage VT is illustrated very schematically in FIG. 3 and can be reflected in particular, as illustrated in FIG. 4, by a random distribution DB2 of the ratio Ion / Ioff between the current Ion from the transistor to the on state and the current Ioff of the transistor in the off state
  • the values of the currents Ion of the various transistors TR1 i and TR2j vary around an average value of a few microamperes, for example between 1 and 10 microamperes, per micrometer with a deviation comprised for example between 15% and 50%.
  • each first transistor TR1 i (i varying from 1 to N) is an NMOS transistor arranged in a diode arrangement, that is to say the gate of which is connected to the drain, for example by metallization.
  • All the first transistors TR1 i are connected, by their source, to a reference supply voltage, for example the GND ground.
  • the device DIS further comprises a first means FM 1 1 - FM 1N, configured to impose on each first transistor TR1 i a respective fixed gate voltage regardless of the value of the current flowing in this first transistor TRl i.
  • this fixed gate voltage may not be identical for all the first transistors TR1 i.
  • the first FM 1 1 means comprises a first amplifier TRE 1 with negative gain, the output BS of which is looped back via a first bias transistor TRPL 1 on its input BE.
  • This input BE is coupled to the gate of the first transistor TRI 1.
  • the first bias transistor TRPL1 is intended to bias the gate of the first transistor TRI 1.
  • the first bias transistor TRPL 1 has a first conduction electrode, here the source S I, coupled to said input BE and a second conduction electrode, here the drain D l.
  • the N second conduction electrodes D l of the N first polarization transistors respectively associated with the N first transistors TR1 i, i varying from 1 to N, are mutually connected.
  • Said first amplifier comprises in this example, a first input transistor TRE 1, mounted as a common source, the gate of which is coupled to said input BE of the first amplifier.
  • the first input transistor TRE 1 has a first conduction electrode, here the source S, connected to the reference supply terminal GND and a second conduction electrode, here the drain D, coupled to the output BS of the first amplifier via a cascode transistor TRC 1, the gate of which is connected to the supply voltage Vdd.
  • This cascode transistor TRC which is not essential, makes it possible to equalize the source drain voltage of the first input transistor with the source drain voltage of the first transistor TR1 i, so as to place these two transistors in the same polarization state and in the same conduction regime.
  • the output BS of the first amplifier is coupled to a first polarization stage POL I of conventional and known structure.
  • the output BS is also coupled to the gate of the first bias transistor TRPL 1.
  • the first N transistors, the first amplifier and the first bias transistor are of the same type of conductivity, here the type of conductivity N. In other words, all these transistors are NMOS transistors.
  • the first amplifier having a negative gain, will, via the source gate voltage of the first bias transistor TRPL 1, bias the gate of the first transistor TR1 1, and will stabilize the gate voltage of the first transistor TRI 1 at a fixed value which let the value of the current flowing in this first transistor TR1 1 be due to the negative feedback of the output terminal on its input.
  • Each second transistor TR2j (j varying from 1 to K) is an NMOS transistor arranged in a diode arrangement, that is to say the gate of which is connected to the drain, for example by metallization.
  • All the second transistors TR2j are connected, by their source, to a reference supply voltage, for example the GND ground.
  • the device DIS further comprises a second means SM2j, j varying from 1 to K, configured to impose on each second transistor TR2j a respective fixed gate voltage regardless of the value of the current flowing in this second transistor TR2j.
  • this fixed gate voltage may not be identical for all the second transistors TR2j.
  • the structure of the means SM2j and that of the means FM l i are identical and the transistors which compose them are matched, so as to have characteristics which vary identically following variations in temperature or following an aging phenomenon.
  • the second means SM21 includes a second amplifier TRE2 with negative gain, the output BS of which is looped through a second bias transistor TRPL2 on its BE input.
  • This BE input is coupled to the gate of the second transistor
  • the second bias transistor TRPL2 is intended to bias the gate of the second transistor TR21.
  • the second bias transistor TRPL2 has a first conduction electrode, here the source S2, coupled to said input BE and a second conduction electrode, here the drain D2.
  • the second electrode D2 is coupled to an intermediate node
  • Ni l itself coupled to the output node NS I associated with the transistor TR21.
  • the K second conduction electrodes D2 of the K second polarization transistors respectively associated with the K second transistors TR2j, j varying from 1 to K, are respectively connected to the K intermediate nodes Nlj themselves respectively coupled to the K output nodes NSj, j varying from 1 to K.
  • Said second amplifier in this example comprises a second input transistor TRE2, mounted as a common source, the gate of which is coupled to said input BE of the second amplifier.
  • the second input transistor TRE2 has a first conduction electrode, here the source S, connected to the reference supply terminal GND and a second conduction electrode, here the drain D, coupled to the output BS of the second amplifier by through a cascode transistor TRC2, the gate of which is connected to the supply voltage Vdd.
  • This cascode transistor TRC2 not essential, has the same advantage as that explained above for the cascode transistor TRC 1.
  • the output BS of the second amplifier is coupled to a second polarization stage POL21 of conventional and known structure.
  • the output BS is also coupled to the gate of the second bias transistor TRPL2.
  • the second K transistors, the second amplifier and the second bias transistor are of the same type of conductivity, here the type of conductivity N. In other terms, all these transistors are NMOS transistors.
  • the second negative gain amplifier will, via the source gate voltage of the second bias transistor TRPL2, bias the gate of the second transistor TR21, and will stabilize the gate voltage of the second transistor TR21 at a fixed value regardless of the value of the current flowing in this second transistor TR21, due to the negative feedback of the output terminal on its input.
  • the device DIS also here includes a current mirror MR connected between the common drains D I of the first bias transistors TRPL 1 and each of the intermediate nodes Nlj.
  • the current mirror MR here comprises a main PMOS transistor referenced TRP, the source of which is connected to a supply terminal intended to receive a supply voltage Vdd.
  • This main transistor TRP is mounted as a diode with its gate connected to its drain.
  • the drain of the transistor TRP is connected to the terminal common to the common drains D I of the first bias transistors.
  • the current mirror MR also includes K secondary transistors TRSj, j varying from 1 to K, each connected between the supply voltage Vdd and the corresponding intermediate node Nlj.
  • the gates of the secondary transistors TRSj are connected to the gate and to the drain of the main transistor TRP.
  • the ratio between the size of the main transistor TRP and the size of each secondary transistor TRSj is equal to N, that is to say the number of first transistors TR1 i.
  • this size ratio can be obtained by a size of the transistor TRP actually N times greater than the size of a secondary transistor TRSj or else for example N main transistors of size 1 and connected in parallel.
  • a current Ip flows between the drain of the transistor TRP and the common drains of the first bias transistors TRPL 1.
  • This current Ip is equal to the sum of the currents flowing in the first transistors TRl i.
  • the outputs of the current mirror respectively deliver to the K intermediate nodes Nlj, a reference current, which is here equal to Ip / N.
  • This reference current is therefore here equal to the average of the currents flowing in the first transistors TRl i.
  • the current I2j passing through the second transistor TR2j can be located on one side or the other of the reference current Iref.
  • This output stage comprises a first auxiliary transistor PMOS TRXP forming part of the current mirror MR and also delivering the reference current Iref to an auxiliary current mirror MRX comprising a second auxiliary transistor NMOS TRXN, mounted as a diode, and a third auxiliary transistor TRN 1 delivering on its drain, connected to the output node NSj, the reference current Iref.
  • This output stage also includes a fourth auxiliary transistor PMOS TRP 1, mounted as a common source, the gate of which is connected to the intermediate node Nlj.
  • the drain of transistor TRP 1 and the drain of transistor TRN1 are mutually connected and form the output node NSj.
  • the output signal has a first level corresponding to a first logic value for the corresponding bit, for example the value 1. If the reference current Iref is less than the current I2j, the output signal has a second level corresponding to a second logic value for the corresponding bit, for example the value 0.
  • FIG. 5 makes it possible to detect bits of the digital code delivered by the device DIS whose values may not be stable and repeatable.
  • the device DIS of FIG. 2 when the device DIS of FIG. 2 is supplied, it may very well be that for certain second transistors, the currents passing through them have levels close to the level of the reference current Ief.
  • the characteristics of the output stage in particular can lead to comparisons giving unstable or non-repeatable values from one energization to another.
  • the logical values of the bits associated with these second transistors can switch from one power-up to another, for example due to the instability of comparison.
  • FIG. 5 makes it possible to detect these bits and to make a decision as to the management of their value.
  • the current mirror MR has an adjustable division ratio between several values comprising the value 1 / N and auxiliary values situated on either side of the value 1 / N.
  • This secondary transistor TRS 1 has a width N times smaller than that of the main transistor TRP.
  • the current mirror MR also includes in this example, four other secondary transistors TRS la, TRS lb, TRS lc and TRS ld respectively connected to said supply terminal by four other controllable switches SWl a, SWlb, SWl c and SWl d.
  • the drains of these four other secondary transistors TRS la, TRS lb, TRS lc and TRS ld, are also connected to the intermediate node Ni l.
  • the ratio of the width of each other secondary transistor to the width of the main transistor TRP is 1 / N +/- x%.
  • the ratio between the width of the secondary transistor TRS l a and the width of the main transistor TRP is equal to 1 / N + 5%.
  • the ratio between the width of the secondary transistor TRS l b and the width of the main transistor TRP is equal to 1 / N + 10%.
  • the ratio between the width of the secondary transistor TRS l c and the width of the main transistor TRP is equal to 1 / N - 5%.
  • the ratio between the width of the secondary transistor TRS l d and the width of the main transistor TRP is 1 / N - 10%.
  • the current delivered to the intermediate node will be offset by a few percent relative to the current Iref delivered by the secondary transistor TRS 1, that is to say relative to the average of the sum of the currents flowing in the N first transistors TRl i.
  • one selects for each intermediate node Nlj, one of the four switches SWl a to SW l d, for example the switch SWl b.
  • the logical values of the unstable bits are for example 0.
  • Processing means will then compare the digital code delivered to the output nodes NSj of the device DIS, bit by bit, so as to identify the bits whose logic values have changed between a shift to the right and a shift to the left of the reference current . These bits are considered unstable.
  • These processing means may include logic circuits.
  • the processing means make a decision as to the management of these unstable bits.
  • a first solution consists in not taking these unstable bits into account in the digital code delivered by the device DIS.
  • this decision will be stored in the DIS device.
  • the device DIS can then be returned to its first state corresponding to that illustrated in FIG. 2 (secondary transistors TRSj selected with current ratio equal to 1 / N) and the decision taken as to (x) unstable bit (s) remains memorized and valid for the following.
  • the production of the DIS device is obtained by conventional CMOS manufacturing methods.
  • FIGS. 6 and 7 which schematically illustrate another possible variant of the invention making it possible to reduce the effects of aging of the transistors, or even to overcome them.
  • the embodiments illustrated in FIGS. 2 and 5 in particular are entirely satisfactory, it turns out that the transistors TRP and TRS 1 of FIG. 2 generally age differently. Indeed, even if they have the same gate-source voltage, they respectively have different drain-source voltages.
  • the transistors TRPL 1 and TRPL2 illustrated in FIG. 2 and respectively incorporated in the first means FM1 1 and the second means SM21 also exhibit different aging, which may ultimately lead to different decision-making as to the value of the output bits of the function device that is not physically clonable, and therefore to a digital code that is not perfectly repeatable from one power-up to another.
  • the variant illustrated in FIGS. 6 to 7 therefore aims to reduce these aging effects, or even to overcome them, so as to more reliably propose the supply of a perfectly repeatable digital code from power-on to another of the physically non-clonable function device.
  • first transistors TRl i, of the second transistor (s) TR2j, and of their first means FMl i and respective second associated means SM2j being identical to those already described with reference to FIG. 2, these structures will not be described again .
  • the physically non-clonable function device DIS comprises, for each first transistor TRl i a first branch BRAl i incorporating this first transistor TRl i and the corresponding first means FM li.
  • the device DIS also includes for each second transistor TR2j a second branch BRBj incorporating this second transistor and the second corresponding means SM2j.
  • each first branch and each second branch are structurally identical, that is to say that they comprise structurally identical components or means even if the size of certain transistors may be different from a first branch to a second branch .
  • each first branch BRAi comprises a first part BRA l i incorporating the first corresponding transistor TRl i and the first corresponding means FMl i.
  • Each first branch also includes a second part BRA2C incorporating a first additional transistor TRA 1 mounted as a diode, this second part BRA2C being common to all the first branches BRAi.
  • the first parts BRAl i of all the first branches BRAi are connected to this second common part BRA2C.
  • each second branch BRBj comprises a first part BRB lj incorporating the second corresponding transistor TR2j and the second corresponding means SM2j and a second part BRB2j comprising a second additional transistor TRA2j mounted as a diode.
  • first additional transistor TRA 1 and each second additional transistor TRA2j are configured to have the same gate-source voltage and the same drain-source voltage, even if they do not have the same size.
  • the first additional transistor TRA 1 has a width N times greater than the width of each second additional transistor TRA2j.
  • the device DIS comprises a first additional current mirror MRC 1 incorporating the first additional transistor TRA1 as well as another first additional transistor TRA10. These first two additional transistors TRA 1 and TRA10 have the same gate-source voltage but different respective drain-source voltages.
  • the width of the first additional transistor TRA1 is N times greater than the width of the other first additional transistor TRA10.
  • the first intermediate current delivers through the first additional current mirror MRC 1 is the current Iref (equal to Ip / N) algebraically increased by the offset current lof.
  • this current Iref is equal to the average of the currents flowing in the N first transistors while the offset current lof is due to the fact that the first two additional transistors TRA 1 and TRA10 do not have the same drain-source voltage.
  • the device DIS also comprises, associated with each second branch BRBj, a second additional current mirror MRC2j incorporating the second additional transistor TRA2j as well as another second additional transistor TRA20j.
  • the two second additional transistors TRA2j and TRA20j have the same gate-source voltage but respective drain-source voltages.
  • this second additional current mirror MRC2j delivers a current equal to the second current I2j algebraically increased by the offset current lof.
  • this offset current is due to the fact that the two second additional transistors TRA2j and TRA20j do not have the same drain-source voltage.
  • this other second additional transistor TRA20j and the other first additional transistor TRA10 have not only the same gate-source voltage but also the same drain-source voltage.
  • the offset current lof delivered by each second current mirror MRC2j is equal to the offset current lof delivered by the first MRC 1 current mirror.
  • this first current and this second current which will be compared at the level of the output node NSj so as to deliver a bit having a logic value dependent on the comparison of these two currents.
  • the device DIS also comprises a first system of cascoded current mirrors coupled between on the one hand the first additional current mirror MRC 1 and on the other hand each output node Nlj or NSj.
  • This first system of cascoded current mirrors comprises in this example a first cascoded mirror SMR10 having a division ratio of 1, coupled to the output of the first additional mirror MRC 1 and a second cascoded mirror SMRl lj also having a division ratio of 1 and connected between the output of the first SMR10 cascoded mirror and the node Nlj.
  • the second cascoded mirror SMRl lj comprises in particular two PMOS transistors, referenced TRM lj and TRM2j, connected in series between the supply terminal (delivering the supply voltage Vdd) and the node Nlj.
  • the second cascoded mirror SMRl lj therefore delivers to the node Nlj the first current Iref + lof equal to the first intermediate current Iref + lof delivered by the additional current MRC1 since the division ratios of the cascoded mirrors SMR10 and SMRl lj are equal to 1.
  • the first cascoded mirror system also includes a third cascoded mirror SMR3j connected between the output of the first cascoded mirror SMR10 and the output node NSj.
  • This third SMR3 cascoded mirror also has a division ratio equal to 1 and therefore also delivers the first current equal to Iref + lof.
  • the device DIS also includes a second system of cascoded current mirrors SMR2j coupled between on the one hand each second additional mirror MRC2j and each output node Nlj.
  • This second system of SMR2j cascoded mirrors has a division ratio equal to 1 and is therefore configured to copy the second current I2j + lof delivered by the second additional current mirror MRC2j.
  • the current I2j passing through the second transistor TR2j can be located on one side or the other of the reference current Iref.
  • This output stage comprises a first additional PMOS transistor TRP lj whose gate is connected to the intermediate node Nlj and a second additional transistor TRP2j connected between the transistor TRP lj and the node NSj, and whose gate is connected to the gate of the cascode transistor TRM2j of the SMR1 cascoded current mirror lj.
  • the output stage also includes the two cascoded transistors of the current mirror SMR3j connected in series to the output node NSj.
  • the output signal has a first level corresponding to a first logic value for the corresponding bit, for example the value 0.
  • the output signal has a second level corresponding to a second logic value for the corresponding bit, for example the value 1.
  • the embodiment of FIG. 7 makes it possible to detect bits of the digital code delivered by the DIS device whose values may not be stable and repeatable.
  • the device DIS in FIG. 6 when the device DIS in FIG. 6 is supplied, it may very well be that for certain second transistors TR2j, the currents passing through them have levels close to the level of the reference current Ief.
  • the characteristics of the output stage in particular can lead to comparisons giving unstable or non-repeatable values from one energization to another.
  • the logical values of the bits associated with these second transistors can switch from one power-up to another, for example due to the instability of comparison.
  • FIG. 7 makes it possible to detect these bits and to make a decision as to the management of their value. This can advantageously be done when the DIS device is first powered up.
  • the cascoded current mirror SMR11j has an adjustable division ratio between several values comprising the value 1 and auxiliary values situated on either side of the value 1.
  • the current mirror SMRllj also comprises in this example, four other cascoded transistors TRMlaj, TRMlbj, TRMlcj, TRMldj and TRM2aj, TRM2bj, TRM2cj and TRM2dj respectively connected to said supply terminal by four other controllable switches SWlaj, SWlbj, SWlcj and SWldj .
  • the drains of these four other transistors TRM2aj, TRM2bj, TRM2cj and TRM2dj, are also connected to the intermediate node Nlj.
  • the ratio between the width of each other transistor and the width of the transistor TRMlj is equal to 1 +/- x%.
  • the ratio between the width of the transistor TRMlaj and the width of the transistor TRMlj is equal to 1 + 5%.
  • the ratio between the width of the transistor TRMlbj and the width of the transistor TRMlj is equal to 1 + 10%.
  • the ratio between the width of the transistor TRMlcj and the width of the transistor TRMlj is equal to 1 - 5%.
  • the ratio between the width of the transistor TRMldj and the width of the transistor TRMlj is equal to 1 -10%.
  • the current delivered to the intermediate node Nlj will be offset by a few percent relative to the current Iref delivered by the transistor TRMlj, that is to say relative to the average of the sum currents flowing in the first N TRli transistors.
  • the first current (Iref + Iof +/- x%) delivered to the node Nlj will be offset by a few percent compared to the first intermediate current (Iref + Iof) delivered by the first additional current mirror MRC 1
  • one selects for each intermediate node Nlj, one of the four switches SWl aj to SWl dj, for example the switch SWl bj.
  • the logical values of the unstable bits are for example 0.
  • Processing means will then compare the digital code delivered to the output nodes NSj of the device DIS, bit by bit, so as to identify the bits whose logic values have changed between a shift to the right and a shift to the left of the reference current .
  • These processing means may include logic circuits.
  • the processing means make a decision as to the management of these unstable bits.
  • a first solution consists in not taking these unstable bits into account in the digital code delivered by the device DIS.
  • the digital code will not contain these bits.
  • Another solution is to give an arbitrary logical value to these unstable bits.
  • this decision will be stored in the DIS device.
  • the device DIS can then be returned to its first state corresponding to that illustrated in FIG. 6 (TRM transistors lj selected with current ratio equal to 1) and the decision taken as to (x ) unstable bit (s) remains memorized and valid for the following.

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Abstract

Le dispositif de fonction physiquement non clonable (DIS) comprend un ensemble de transistors MOS (TR1i, TR2j) montés en diodes présentant une distribution aléatoire de tensions de seuil respectives, et comportant N premiers transistors et au moins un deuxième transistor. Au moins un nœud de sortie de ladite fonction est capable de délivrer un signal dont le niveau dépend de la comparaison entre un courant obtenu à partir d'un courant circulant dans ledit au moins un deuxième transistor et un courant obtenu à partir d'un courant de référence égal ou sensiblement égal à la moyenne des courants circulant dans les N premiers transistors. Un premier moyen (FM1i) est configuré pour imposer sur chaque premier transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce premier transistor, et un deuxième moyen (SM2j) est configuré pour imposer sur chaque deuxième transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor.

Description

DESCRIPTION
TITRE : Dispositif de fonction physiquement non clonable
Des modes de mise en œuvre et de réalisation de l’invention concernent les fonctions physiquement non clonables (PUF : Physical Unclonable Function), et tout particulièrement celles réalisées au sein d’un circuit intégré.
Une fonction physiquement non clonable permet de générer automatiquement un code unique non prédictible qui dépend de caractéristiques physiques aléatoires ou partiellement aléatoires de la fonction physiquement non clonable. Ces caractéristiques physiques peuvent être provoquées par des variations durant la fabrication de la fonction physiquement clonable.
Ainsi, le clonage d’une telle fonction est très difficile voire impossible.
Par ailleurs, le contenu du code généré, qui est unique, car différent d’une fonction physiquement non clonable à une autre fonction physiquement non clonable, ne peut pas être prévu et peut dépendre par exemple d’une configuration particulière de composants lors de la mise sous tension de la fonction. Ainsi, par exemple, une fonction physiquement non clonable peut être réalisée par une mémoire non volatile qui présente un contenu lors de la mise sous tension qui dépend des caractéristiques physiques partiellement aléatoires de la mémoire, ces variations de fabrication conduisant à des caractéristiques physiques différentes pour différentes mémoires.
On peut réaliser des fonctions physiquement non clonables à l’aide par exemple de mémoires vives ou non volatiles, ou encore d’oscillateurs en anneaux ou encore de circuits logiques spécifiques.
Cependant, ces dispositifs de l’art antérieur peuvent dans certains cas être plus ou moins facilement détectables au sein du circuit intégré ou alors être peu robustes vis-à-vis de modifications de température ou de vieillissement ou encore être sensibles à des attaques par injection de faute. Il a été proposé dans la demande de brevet français publiée sous le n° 3064435 une structure de fonction physiquement non clonable à base de transistors montés en diode, présentant une distribution aléatoire de tensions de seuil.
Bien qu’une telle solution permette d’obtenir une fonction physiquement non clonable difficilement détectable tout en étant suffisamment robuste vis-à-vis de variations de température ou de vieillissement, elle nécessite quelques aménagements dans les process classiques CMOS.
Par ailleurs la variabilité de la fonction physiquement non clonable est due non seulement à la variabilité des tensions de seuils des transistors mais également à d’autres paramètres difficilement maîtrisables comme par exemple la formation de diodes résultant de connexions entre des transistors PMOS et NMOS.
II existe donc un besoin de proposer une structure de fonction physiquement non clonable dont la variabilité d’autres paramètres soit réduite au maximum, voire supprimée, de façon à ce que la variation de la fonction soit essentiellement liée à la variabilité des tensions de seuil des transistors montés en diodes.
II existe également un besoin de pouvoir réaliser une telle fonction en utilisant des procédés de fabrication classiques CMOS sans nécessiter d’aménagements.
Selon un mode de réalisation, il est proposé un dispositif intégré de fonctions physiquement non clonables basé sur un ensemble de transistors MOS montés en diodes présentant une distribution aléatoire de tensions de seuil résultant lors du procédé classique de fabrication de transistors, des implantations de dopants conduisant à des régions implantées de source et de drain présentant des
caractéristiques non prédictibles différentes d’un transistor à un autre. On utilise alors un certain nombre de ces transistors comme groupe de transistors « témoins » qui vont permettre de définir un courant de référence égal ou sensiblement égal à la moyenne des courants circulant dans ces transistors témoins. Les autres transistors vont être utilisés pour définir le code numérique de sortie de la fonction physiquement non clonable. Tous ces autres transistors présentent, de par leur distribution aléatoire de tensions de seuils, une distribution aléatoire de courants drain-source et la comparaison de chaque courant drain-source d’un transistor associé à un bit du code numérique avec ledit courant de référence, va permettre de définir la valeur logique 0 ou 1 de ce bit.
Par ailleurs pour chaque transistor, que ce soit un transistor témoin, ou un transistor associé à un bit du code numérique délivré par ladite fonction, on impose une tension de grille fixe quelle que soit la valeur du courant drain source le traversant.
Ainsi on s’affranchit de la variabilité de certains paramètres telles que des diodes PMOS NMOS et on limite au maximum cette variabilité à celle des tensions de seuil des transistors.
Par ailleurs, il est possible selon un autre mode de réalisation de s’affranchir des effets du vieillissement des transistors en utilisant en particulier, de préférence, des branches structurellement identiques pour la génération des courants circulant dans les transistors
« témoins » et dans le ou les transistors associé(s) au(x) bit(s) du code numérique.
Selon un aspect il est proposé un circuit intégré comprenant au moins un domaine comportant un dispositif de fonction physiquement non clonable.
Ledit dispositif comprend un ensemble de transistors MOS montés en diodes présentant une distribution aléatoire de tensions de seuils respectives.
Cet ensemble comporte N premiers transistors et au moins un deuxième transistor.
Le dispositif comprend également au moins un nœud de sortie de ladite fonction capable de délivrer un signal dont le niveau dépend de la comparaison entre un premier courant obtenu à partir d’un courant de référence égal ou sensiblement égal à la moyenne des courants circulant dans les N premiers transistors, et un deuxième courant obtenu à partir d’un courant circulant dans ledit au moins un deuxième transistor. Le terme « obtenu » s’entend dans un sens très large.
Ainsi un courant obtenu à partir d’un autre courant peut être égal à cet autre courant ou bien différent de cet autre courant tout en étant obtenu à partir de cet autre courant, par exemple en additionnant algébriquement un courant de décalage (offset) à cet autre courant.
Et comme on le verra plus en détail ci-après, l’adj onction d’un courant de décalage au courant de référence et l’adjonction du même courant de décalage au courant circulant dans ledit au moins un deuxième transistor, permet d’implémenter un mode de réalisation permettant de réduire encore plus les effets du vieillissement des transistors, voire de s’en affranchir.
Le groupe de N premiers transistors forme un groupe de transistors « témoins » qui va permettre de définir ledit courant de référence.
Ce courant de référence peut être égal à la moyenne des courants circulant dans les N premiers transistors ou bien dans certains cas, légèrement différent de cette moyenne, pour par exemple identifier des risques d’instabilité dans ladite comparaison lorsque le courant circulant dans un deuxième transistor est trop proche du courant de référence égal à ladite moyenne.
Aussi l’expression « égal ou sensiblement égal à ladite moyenne » peut s’entendre comme signifiant « égal à ladite moyenne à une tolérance près ». Cette tolérance peut être par exemple égale à plus ou moins quelques dizaines de pourcents de ladite moyenne.
Comme indiqué ci-avant, chaque deuxième transistor va être associé à un signal de sortie dont la valeur va permettre de définir une valeur logique d’un bit d’un code numérique unique délivré par la fonction physiquement non clonable, par exemple lors de la mise sous tension dudit domaine du circuit intégré.
Alors que l’invention peut parfaitement s’appliquer avec un seul deuxième transistor, généralement, le nombre de deuxièmes transistors est plus élevé puisqu’il définit le nombre de bits du code délivré par la fonction. Et lorsque ce code est avantageusement utilisé en tant que clé, il est préférable que ce nombre de bits soit important, au moins supérieur à 10, par exemple 64 ou 128.
De même, de façon à obtenir une bonne définition du courant de référence, il est préférable que le nombre N soit suffisamment grand.
A titre indicatif, on pourra choisir un nombre N de préférence supérieur ou égal à 10, ce nombre N pouvant être toutefois bien supérieur, par exemple de l’ordre de 100, sans que cette valeur ne soit limitative.
De même, il est possible mais non nécessaire, que le nombre N de premiers transistors soit égal au nombre de deuxièmes transistors.
Le dispositif comprend en outre un premier moyen configuré pour imposer sur chaque premier transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce premier transistor, et un deuxième moyen configuré pour imposer sur chaque deuxième transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor.
Selon un mode de réalisation, le premier moyen comporte, pour chaque premier transistor, un premier amplificateur à gain négatif, dont la sortie est rebouclée par l’intermédiaire d’un premier transistor de polarisation sur son entrée, qui est également couplée à la grille du premier transistor.
Le premier transistor de polarisation est avantageusement destiné à polariser la grille du premier transistor, et a une première électrode de conduction, par exemple la source, couplée à ladite entrée et une deuxième électrode de conduction, par exemple le drain.
Les deuxièmes électrodes de conduction des premiers
transistors de polarisation associés aux N premiers transistors sont mutuellement connectées.
Le premier amplificateur va, via la tension grille source du premier transistor de polarisation, polariser la grille du premier transistor, et va stabiliser la tension de grille du premier transistor à une valeur fixe quelle que soit la valeur du courant circulant dans ce premier transistor, de par le rebouclage à gain négatif de la borne de sortie sur son entrée. Selon un mode de réalisation, ledit premier amplificateur comporte un premier transistor d’entrée, monté en source commune, dont la grille est couplée à ladite entrée du premier amplificateur, dont une première électrode de conduction, par exemple la source, est connectée à une borne d’alimentation de référence, par exemple la masse, et dont une deuxième électrode de conduction, par exemple le drain, est couplée à la sortie du premier amplificateur qui est elle- même, couplée à un premier étage de polarisation ainsi qu’à la grille du premier transistor de polarisation.
Le montage en source commune du premier transistor d’entrée permet d’obtenir le gain négatif.
Par ailleurs ce transistor monté en source commune va permettre de mieux suivre les variations de procédé de fabrication et les variations de température, et par conséquent de rendre la
variabilité du dispositif de fonction physiquement non clonable, moins sensible à de telles variations.
Selon un mode de réalisation, le premier amplificateur comprend en outre un transistor cascode connecté entre la deuxième électrode de du premier transistor d’entrée et la sortie du premier amplificateur.
Ce transistor cascode permet d’égaliser la tension drain source du premier transistor d’entrée avec la tension drain source du premier transistor, de façon à placer ces deux transistors dans le même état de polarisation et dans le même régime de conduction.
Les N premiers transistors, le premier amplificateur et le premier transistor de polarisation sont du même type de conductivité, par exemple du type de conductivité N.
Selon un mode de réalisation, le deuxième moyen comporte, pour chaque deuxième transistor, un deuxième amplificateur à gain négatif, dont la sortie est rebouclée par l’intermédiaire d’un deuxième transistor de polarisation sur son entrée qui est couplée à la grille du deuxième transistor.
Le deuxième transistor de polarisation est avantageusement destiné à polariser la grille du deuxième transistor, et a une première électrode de conduction, par exemple la source, couplée à ladite entrée et une deuxième électrode de conduction, par exemple le drain, couplée (directement ou indirectement) au nœud de sortie
correspondant.
Selon un mode de réalisation, ledit deuxième amplificateur comporte un deuxième transistor d’entrée, monté en source commune, dont la grille est couplée à ladite entrée du deuxième amplificateur, dont une première électrode de conduction est connectée à une borne d’alimentation de référence et dont une deuxième électrode de conduction est couplée à la sortie du deuxième amplificateur qui est couplée à un deuxième étage de polarisation ainsi qu’à la grille du deuxième transistor de polarisation.
Là encore le deuxième amplificateur comprend en outre avantageusement un transistor cascode connecté entre la deuxième électrode de conduction du deuxième transistor d’entrée et la sortie du deuxième amplificateur.
Selon un mode de réalisation, le deuxième amplificateur et le deuxième transistor de polarisation sont du même type de conductivité, par exemple du type de conductivité N.
De façon à être le moins sensible possible aux variations de température et aux effets du vieillissement des transistors, le premier moyen et le deuxième moyen sont structurellement identiques, et les transistors du premier moyen et les transistors du deuxième moyen sont des transistors appariés.
Comme indiqué ci-avant, selon une première variante, ledit premier courant peut être le courant de référence et ledit deuxième courant est le courant circulant dans ledit au moins un deuxième transistor.
Selon un mode de réalisation compatible avec cette première variante, le dispositif comprend en outre entre le premier moyen et le deuxième moyen, un étage de miroir de courant configurés pour délivrer ledit courant de référence à partir de la somme des courants circulant dans les premiers transistors. Dans un cas simple de réalisation, le miroir de courant a un rapport de division égal à 1 /N.
Cela étant, de façon à pouvoir détecter des bits instables du code numérique délivré par ladite fonction, le miroir de courant a de préférence un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1 /N et des valeurs auxiliaires situées de part et d’autre de la valeur 1/N.
Selon une deuxième variante, permettant en particulier de s’affranchir d’effets du vieillissement des transistors, il est possible d’aj outer algébriquement un courant de décalage au moins au courant circulant dans ledit au moins un deuxième transistor.
Cela étant, afin de s’affranchir encore plus d’effets du vieillissement des transistors, il préférable d’ajouter algébriquement un courant de décalage non seulement au courant circulant dans ledit au moins un deuxième transistor mais également au courant de référence.
En d’autres termes, selon un mode de réalisation, ledit premier courant est ledit courant de référence algébriquement augmenté d’un courant de décalage, et ledit deuxième courant est le courant circulant dans ledit au moins un deuxième transistor algébriquement augmenté dudit courant de décalage.
L’expression « algébriquement augmenté d’un courant de décalage » signifie « augmenté d’un courant de décalage » si ce courant de décalage est positif ou bien « diminué de la valeur absolue d’un courant de décalage » si ce courant de décalage est négatif.
Selon un mode de réalisation compatible avec cette deuxième variante, le dispositif comprend
-pour chaque premier transistor une première branche incorporant le premier transistor et le premier moyen correspondant, et
-pour chaque deuxième transistor, une deuxième branche incorporant le deuxième transistor et le deuxième moyen correspondant,
-chaque première branche et chaque deuxième branche étant
structurellement identiques. Selon un mode de réalisation, chaque première branche comporte
-une première partie incorporant le premier transistor correspondant et le premier moyen correspondant, et
-une deuxième partie incorporant un premier transistor additionnel monté en diode.
Ladite deuxième partie est commune à toutes les premières branches, et les premières parties de toutes les premières branches sont connectées à ladite deuxième partie commune.
Par ailleurs, selon ce mode de réalisation, chaque deuxième branche incorpore le deuxième transistor correspondant, le deuxième moyen correspondant et un deuxième transistor additionnel monté en diode.
Le premier transistor additionnel et chaque deuxième transistor additionnel sont configurés pour avoir une même tension grille-source et une même tension drain-source.
Selon un mode de réalisation, le dispositif comprend
-un premier miroir additionnel de courant incorporant ledit premier transistor additionnel et configuré pour délivrer, à partir du courant circulant dans ladite deuxième partie commune, un premier courant intermédiaire égal à la moyenne des courants circulant dans les N premiers transistors algébriquement augmentée du courant de décalage, et
-associé à chaque deuxième branche, un deuxième miroir additionnel de courant incorporant le deuxième transistor additionnel
correspondant et configuré pour délivrer ledit deuxième courant correspondant.
Selon un mode de réalisation, le premier miroir additionnel a un rapport de division égal à 1 /N et incorpore un autre premier transistor additionnel, les deux premiers transistors additionnels étant configurés pour avoir une même tension grille-source mais des tensions drain-source respectives différentes.
Chaque deuxième miroir additionnel a par exemple un rapport de division égal à un et incorpore un autre deuxième transistor additionnel, les deux deuxièmes transistors additionnels étant configurés pour avoir une même tension grille-source mais des tensions drain-source respectives différentes.
L’autre premier transistor additionnel et chaque autre deuxième transistor additionnel ont avantageusement la même tension grille- source et la même tension drain-source.
Le courant de décalage délivré par le premier miroir
additionnel et le courant de décalage délivré par chaque deuxième miroir additionnel sont alors identiques.
Selon un mode de réalisation, le dispositif comprend en outre
-un premier système de miroirs de courant cascodés couplé entre d’une part le premier miroir additionnel de courant et d’autre part chaque nœud de sortie et configuré pour délivrer ledit premier courant à partir du premier courant intermédiaire, et
-un deuxième système de miroirs de courant cascodés couplé entre chaque deuxième miroir additionnel et chaque nœud de sortie et configuré pour recopier le deuxième courant
Dans un cas simple de réalisation, le premier système de miroirs de courant cascodés a un rapport de division égal à un.
Cela étant, de façon à pouvoir détecter des bits instables du code numérique délivré par ladite fonction, le premier système de miroirs de courant cascodés a de préférence un rapport de division ajustable entre plusieurs valeurs comportant la valeur un et des valeurs auxiliaires situées de part et d’autre de la valeur un.
Selon un autre aspect, il est proposé un procédé de génération automatique d’un code unique non prédictible à chaque nœud de sortie d’un dispositif de fonction physiquement non clonable appartenant à un circuit intégré tel que défini ci-avant, comprenant au moins une mise sous tension du domaine du circuit intégré incorporant ledit dispositif.
Selon un mode de mise en œuvre, le procédé comprend au moins deux mises sous tension supplémentaires avec respectivement des décalages du courant de référence par rapport à la moyenne des courants circulant dans les N premiers transistors, les décalages étant respectivement effectués de part et d’autre de ladite moyenne.
Ceci permet avantageusement de détecter les bits instables du code numérique délivré en sortie du dispositif et de prendre une décision par exemple quant à la valeur logique de ces bits instables.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels
la figure 1 illustre schématiquement un mode de réalisation d’un circuit intégré selon l’invention,
la figure 2 illustre schématiquement un mode de réalisation d’un dispositif de fonction physiquement non clonable selon l’invention, la figure 3 illustre schématiquement une distribution aléatoire de tensions de seuil de transistors d’un dispositif de fonction
physiquement non clonable selon l’invention,
la figure 4 illustre schématiquement une autre distribution aléatoire relative à une fonction physiquement non clonable selon l’invention, la figure 5 illustre schématiquement une variante de l’invention, et les figures 6 et 7 illustrent schématiquement d’autres modes de réalisation et de mise en œuvre de l’invention.
Sur la figure 1 , la référence WF désigne une plaque semiconductrice (ou « wafer » en langue anglaise) présentant de façon classique et connue des lignes de découpe LDC des zones de la plaque contenant chacune un circuit intégré IC.
Ce circuit intégré IC contient ici un domaine DD incorporant un dispositif DIS de fonction physiquement non clonable.
Le substrat dans et sur lequel sont réalisés les différents dispositifs DIS peut être un substrat massif ou bien un substrat du type silicium sur isolant (SOI : Silicon On Insulator).
Par ailleurs, le dispositif DIS est ici réalisé dans une technologie CMOS 45 nanomètres, bien que cet exemple ne soit aucunement limitatif. La figure 2 illustre schématiquement un mode de réalisation possible d’un dispositif DIS de fonction physiquement non clonable.
Ce dispositif DIS comprend ici un ensemble de transistors MOS, ici par exemple des transistors NMOS, TRl i, TR2j présentant une distribution aléatoire de tension de seuil respective.
Cet ensemble de transistors MOS comporte un groupe de N premiers transistors TR1 1 -TR1N et dans cet exemple, K deuxièmes transistors TR21 -TR2K qui, comme on le verra plus en détails ci-après, vont permettre de définir les valeurs logiques de K bits d’un code généré en sortie du dispositif de fonction physiquement non clonable DIS.
La distribution aléatoire DB 1 de tension de seuil VT est illustrée très schématiquement sur la figure 3 et peut se traduire notamment, comme illustré sur la figure 4, par une distribution aléatoire DB2 du rapport Ion/Ioff entre le courant Ion du transistor à l’état passant et le courant Ioff du transistor à l’état bloqué.
A titre indicatif, dans l’exemple décrit ici, les valeurs des courants Ion des différents transistors TRl i et TR2j varient autour d’une valeur moyenne de quelques microampères, par exemple entre 1 et 10 microampères, par micromètre avec une déviation comprise par exemple entre 15% et 50%.
Bien entendu, ceci n’est qu’un exemple, et l’invention est compatible avec toute distribution aléatoire de valeurs, quel que soit l’étalement de cette distribution.
Si l’on revient maintenant à la figure 2, on voit que chaque premier transistor TRl i (i variant de 1 à N) est un transistor NMOS agencé selon un montage en diode c’est-à-dire dont la grille est reliée au drain, par, par exemple une métallisation.
Tous les premiers transistors TRl i sont connectés, par leur source, à une tension d’alimentation de référence, par exemple la masse GND.
Le dispositif DIS comprend en outre un premier moyen FM 1 1 - FM 1N, configuré pour imposer sur chaque premier transistor TRl i une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce premier transistor TRl i. Bien entendu cette tension de grille fixe peut ne pas être identique pour tous les premiers transistors TRl i.
On va décrire maintenant plus en détails le premier moyen FM I 1 associé au premier transistor TR1 1 , sachant que la structure de chaque moyens FM l i est identique.
Le premier moyen FM 1 1 comporte un premier amplificateur TRE 1 à gain négatif, dont la sortie BS est rebouclée par l’intermédiaire d’un premier transistor de polarisation TRPL 1 sur son entrée BE.
Cette entrée BE est couplée à la grille du premier transistor TRI 1 .
Le premier transistor de polarisation TRPL1 est destiné à polariser la grille du premier transistor TRI 1.
Le premier transistor de polarisation TRPL 1 a une première électrode de conduction, ici la source S I , couplée à ladite entrée BE et une deuxième électrode de conduction, ici le drain D l .
Les N deuxièmes électrodes de conduction D l des N premiers transistors de polarisation respectivement associés aux N premiers transistors TRl i, i variant de 1 à N, sont mutuellement connectées.
Ledit premier amplificateur comporte dans cet exemple, un premier transistor d’entrée TRE 1 , monté en source commune, dont la grille est couplée à ladite entrée BE du premier amplificateur.
Le premier transistor d’entrée TRE 1 a une première électrode de conduction, ici la source S, connectée à la borne d’alimentation de référence GND et une deuxième électrode de conduction, ici le drain D, couplée à la sortie BS du premier amplificateur par l’intermédiaire d’un transistor cascode TRC 1 dont la grille est reliée à la tension d’alimentation Vdd.
Ce transistor cascode TRC 1 , non indispensable, permet d’égaliser la tension drain source du premier transistor d’entrée avec la tension drain source du premier transistor TRl i , de façon à placer ces deux transistors dans le même état de polarisation et dans le même régime de conduction.
La sortie BS du premier amplificateur est couplée à un premier étage de polarisation POL I de structure classique et connue. La sortie BS est également couplée à la grille du premier transistor de polarisation TRPL 1 .
Les N premiers transistors, le premier amplificateur et le premier transistor de polarisation sont du même type de conductivité, ici le type de conductivité N. En d’autres termes, tous ces transistors sont des transistors NMOS.
Le premier amplificateur, ayant un gain négatif, va, via la tension grille source du premier transistor de polarisation TRPL 1 , polariser la grille du premier transistor TR1 1 , et va stabiliser la tension de grille du premier transistor TRI 1 à une valeur fixe quelle que soit la valeur du courant circulant dans ce premier transistor TR1 1 , de par le rebouclage négatif de la borne de sortie sur son entrée.
Chaque deuxième transistor TR2j (j variant de 1 à K) est un transistor NMOS agencé selon un montage en diode c’est-à-dire dont la grille est reliée au drain, par, par exemple une métallisation.
Tous les deuxièmes transistors TR2j sont connectés, par leur source, à une tension d’alimentation de référence, par exemple la masse GND.
Le dispositif DIS comprend en outre un deuxième moyen SM2j , j variant de 1 à K, configuré pour imposer sur chaque deuxième transistor TR2j une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor TR2j .
Bien entendu cette tension de grille fixe peut ne pas être identique pour tous les deuxièmes transistors TR2j .
On va décrire maintenant plus en détails le deuxième moyen
SM21 associé au deuxième transistor TR21 , sachant que là structure de chaque moyens SM2j est identique.
La structure des moyens SM2j et celle des moyens FM l i sont identiques et les transistors qui les composent sont appariés, de façon à avoir des caractéristiques variant de façon identique suite à des variations de température ou suite à un phénomène de vieillissement.
Plus précisément, le deuxième moyen SM21 comporte un deuxième amplificateur TRE2 à gain négatif, dont la sortie BS est rebouclée par intermédiaire d’un deuxième transistor de polarisation TRPL2 sur son entrée BE.
Cette entrée BE est couplée à la grille du deuxième transistor
TR21 .
Le deuxième transistor de polarisation TRPL2 est destiné à polariser la grille du deuxième transistor TR21 .
Le deuxième transistor de polarisation TRPL2 a une première électrode de conduction, ici la source S2, couplée à ladite entrée BE et une deuxième électrode de conduction, ici le drain D2.
La deuxième électrode D2 est couplée à un nœud intermédiaire
Ni l , lui-même couplé au nœud de sortie NS I associé au transistor TR21 .
Les K deuxièmes électrodes de conduction D2 des K deuxièmes transistors de polarisation respectivement associés aux K deuxièmes transistors TR2j , j variant de 1 à K, sont respectivement connectées aux K nœuds intermédiaires Nlj eux-mêmes respectivement couplés aux K nœuds de sortie NSj , j variant de 1 à K.
Ledit deuxième amplificateur comporte dans cet exemple, un deuxième transistor d’entrée TRE2, monté en source commune, dont la grille est couplée à ladite entrée BE du deuxième amplificateur.
Le deuxième transistor d’entrée TRE2 a une première électrode de conduction, ici la source S, connectée à la borne d’alimentation de référence GND et une deuxième électrode de conduction, ici le drain D, couplée à la sortie BS du deuxième amplificateur par l’intermédiaire d’un transistor cascode TRC2 dont la grille est reliée à la tension d’alimentation Vdd.
Ce transistor cascode TRC2, non indispensable, présente le même avantage que celui explicité ci-avant pour le transistor cascode TRC 1 .
La sortie BS du deuxième amplificateur est couplée à un deuxième étage de polarisation POL21 de structure classique et connue.
La sortie BS est également couplée à la grille du deuxième transistor de polarisation TRPL2.
Les K deuxièmes transistors, le deuxième amplificateur et le deuxième transistor de polarisation sont du même type de conductivité, ici le type de conductivité N. En d’autres ternies, tous ces transistors sont des transistors NMOS.
Le deuxième amplificateur à gain négatif, va, via la tension grille source du deuxième transistor de polarisation TRPL2, polariser la grille du deuxième transistor TR21 , et va stabiliser la tension de grille du deuxième transistor TR21 à une valeur fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor TR21 , de par le rebouclage négatif de la borne de sortie sur son entrée.
Le dispositif DIS comporte également ici un miroir de courant MR connecté entre les drains communs D I des premiers transistors de polarisation TRPL 1 et chacun des nœuds intermédiaires Nlj .
Le miroir de courant MR comporte ici un transistor principal PMOS référencé TRP dont la source est connectée à une borne d’alimentation destinée à recevoir une tension d’alimentation Vdd. Ce transistor principal TRP est monté en diode avec sa grille reliée à son drain.
Le drain du transistor TRP est connecté à la borne commune aux drains communs D I des premiers transistors de polarisation.
Le miroir de courant MR comporte également K transistors secondaires TRSj , j variant de 1 à K, connectés chacun entre la tension d’alimentation Vdd et le nœud intermédiaire correspondant Nlj .
Les grilles des transistors secondaires TRSj sont connectées à la grille et au drain du transistor principal TRP.
Le rapport entre la taille du transistor principal TRP et la taille de chaque transistor secondaire TRSj est égal à N, c’est-à-dire au nombre de premiers transistors TRl i.
En pratique, ce rapport de taille peut être obtenu par une taille du transistor TRP effectivement N fois plus importante que la taille d’un transistor secondaire TRSj ou bien par par exemple N transistors principaux de taille 1 et connectés en parallèle.
De ce fait, lorsque le dispositif est alimenté, un courant Ip circule entre le drain du transistor TRP et les drains communs des premiers transistors de polarisation TRPL 1 . Ce courant Ip est égal à la somme des courants circulant dans les premiers transistors TRl i. Les sorties du miroir de courant délivrent respectivement aux K nœuds intermédiaires Nlj , un courant de référence, qui est ici égal à Ip/N.
Ce courant de référence est donc ici égal à la moyenne des courants circulant dans les premiers transistors TRl i.
Compte tenu de la distribution aléatoire des tensions de seuil de l’ensemble des transistors TRl i, TR2j , le courant I2j traversant le deuxième transistor TR2j peut se situer d’un côté ou de l’autre du courant de référence Iref.
Et si le courant de référence Iref est supérieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj monte à Vdd.
Si le courant de référence Iref est inférieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj descend à 0.
Alors qu’il serait possible d’effectuer cette comparaison au niveau du nœud intermédiaire Nlj , ce nœud formant alors le nœud de sortie, il est préférable de prévoir un étage de sortie, avantageusement à haut gain, entre chaque nœud intermédiaire Nlj et le nœud de sortie NSj correspondant, de façon à effectuer une comparaison en courant.
Cet étage de sortie comporte un premier transistor auxiliaire PMOS TRXP faisant partie du miroir de courant MR et délivrant également le courant de référence Iref à un miroir de courant auxiliaire MRX comportant un deuxième transistor auxiliaire NMOS TRXN, monté en diode, et un troisième transistor auxiliaire TRN 1 délivrant sur son drain, connecté au nœud de sortie NSj , le courant de référence Iref.
Cet étage de sortie comporte également un quatrième transistor auxiliaire PMOS TRP 1 , monté en source commune, dont la grille est connectée au nœud intermédiaire Nlj .
Le drain du transistor TRP 1 et le drain du transistor TRN1 sont mutuellement connectés et forme le nœud de sortie NSj.
Au niveau de ce nœud de sortie, si le courant de référence Iref est supérieur au courant I2j , le signal de sortie a un premier niveau correspondant à une première valeur logique pour le bit correspondant, par exemple la valeur 1 . Si le courant de référence Iref est inférieur au courant I2j , le signal de sortie a un deuxième niveau correspondant à une deuxième valeur logique pour le bit correspondant, par exemple la valeur 0.
Le mode de réalisation de la figure 5 permet de détecter des bits du code numérique délivré par le dispositif DIS dont les valeurs pourraient ne pas être stables et répétables.
En effet, lorsque le dispositif DIS de la figure 2 est alimenté, il se peut très bien que pour certains deuxièmes transistors, les courants les traversant aient des niveaux proches du niveau du courant de référence Ief.
Dans ce cas, les caractéristiques de l’étage de sortie notamment peuvent conduire à des comparaisons donnant des valeurs instables ou non répétables d’une mise sous tension à une autre.
En d’autres termes les valeurs logiques des bits associés à ces deuxièmes transistors peuvent basculer d’une mise sous tension à une autre par exemple en raison de l’instabilité de comparaison.
Le mode de réalisation de la figure 5 permet de détecter ces bits et de prendre une décision quant à la gestion de leur valeur.
Ceci peut être effectué avantageusement lors de la première mise sous tension du dispositif DIS.
Comme illustré sur la figure 5, le miroir de courant MR a un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1/N et des valeurs auxiliaires situées de part et d’autre de la valeur 1 /N.
Plus précisément, on retrouve pour le premier nœud de sortie le transistor secondaire TRS 1 connecté au nœud intermédiaire Ni l . Ce transistor secondaire TRS 1 a une largeur N fois plus petite que celle du transistor principal TRP.
Il est connecté à la borne d’alimentation destinée à recevoir la tension d’alimentation Vdd, par un commutateur commandable SW1 .
Le miroir de courant MR comporte également dans cet exemple, quatre autres transistors secondaires TRS l a, TRS lb, TRS l c et TRS l d respectivement connectés à ladite borne d’alimentation par quatre autres commutateurs commandables SWl a, SWlb, SWl c et SWl d. Les drains de ces quatre autres transistors secondaires TRS l a, TRS l b, TRS l c et TRS l d, sont également connectés au nœud intermédiaire Ni l .
Le rapport entre la largeur de chaque autre transistor secondaire et la largeur du transistor principal TRP est égal à 1/N +/- x%.
Par exemple, le rapport entre la largeur du transistor secondaire TRS l a et la largeur du transistor principal TRP est égal à 1 /N + 5%.
Le rapport entre la largeur du transistor secondaire TRS l b et la largeur du transistor principal TRP est égal à 1/N + 10%.
Le rapport entre la largeur du transistor secondaire TRS l c et la largeur du transistor principal TRP est égal à 1 /N - 5% .
Le rapport entre la largeur du transistor secondaire TRS l d et la largeur du transistor principal TRP est égal à 1 /N - 10%.
Ainsi si on active l’un des autres transistors secondaires, le courant délivré au nœud intermédiaire sera décalé de quelques pourcents par rapport au courant Iref délivré par le transistor secondaire TRS 1 , c’est-à-dire par rapport à la moyenne de la somme des courants circulant dans les N premiers transistors TRl i.
La modification structurelle du miroir qui vient d’être décrit pour le nœud Ni l , se répète pour chaque nœud intermédiaire Nlj , j variant de 1 à K.
Lors de la première mise sous tension, on sélectionne pour chaque nœud intermédiaire Nlj , l’un des quatre commutateurs SWl a à SW l d, par exemple le commutateur SWl b.
Du fait de ce décalage du courant de référence, les valeurs logiques des bits instables valent par exemple 0.
On procède ensuite à un décalage du courant de référence dans l’autre sens, en activant le commutateur symétrique du commutateur SWl b, c’est le commutateur SWl d.
Ceci confère donc aux bits précédents les valeurs logiques 1 .
Des moyens de traitement vont alors comparer le code numérique délivré aux nœuds de sortie NSj du dispositif DIS, bit à bit, de façon à repérer les bits dont les valeurs logiques ont changé entre un décalage à droite et un décalage à gauche du courant de référence. Ces bits sont considérés comme instables.
Ces moyens de traitement peuvent comporter des circuits logiques.
Puis, les moyens de traitement prennent une décision quant à la gestion de ces bits instables.
A cet égard, trois solutions sont par exemple possibles.
Une première solution consiste à ne pas prendre en compte ces bits instables dans le code numérique délivré par le dispositif DIS .
Dans ce cas, le code numérique ne comportera pas ces bits. Une autre solution consiste à conférer une valeur logique arbitraire à ces bits instables.
Il est aussi possible choisir comme solution, une combinaison arbitraire des trois solutions précédentes.
Et, cette décision va être mémorisée dans le dispositif DIS. A l’issue de cette prise de décision, le dispositif DIS peut être alors replacé dans son premier état correspondant à celui illustré sur la figure 2 (transistors secondaires TRSj sélectionné avec rapport de courant égal à 1 /N) et la décision prise quant au(x) bit(s) instable(s) reste mémorisée et valable pour la suite.
Elle sera également valable lors de toutes les mises sous tension ultérieures pour lesquelles il ne sera plus nécessaire de procéder à des décalages du courant Iref.
On obtient alors un code numérique parfaitement répétable d’une mise sous tension à une autre.
II convient enfin de noter que la réalisation du dispositif DIS est obtenue par des procédés de fabrication classiques CMOS .
L’invention n’est pas limitée aux modes de réalisation et de mise en œuvre qui viennent d’être décrits mais en embrassent toutes les variantes.
A cet égard, on se réfère maintenant plus précisément aux figures
6 et 7 qui illustrent schématiquement une autre variante possible de l’invention permettant de réduire les effets du vieillissement des transistors, voire de s’en affranchir. En effet, bien que les modes de réalisation illustrés sur les figures 2 et 5 en particulier donnent toute satisfaction, il s’avère que les transistors TRP et TRS 1 de la figure 2 vieillissent en général différemment. En effet, même s’ils présentent une même tension grille- source, ils présentent respectivement des tensions drain-source différentes.
De ce fait, les transistors TRPL 1 et TRPL2 illustrés sur la figure 2 et respectivement incorporés dans le premier moyen FM1 1 et le deuxième moyen SM21 présentent également un vieillissement différent, ce qui peut conduire à terme à des prises de décision différentes quant à la valeur des bits de sortie du dispositif de fonction physiquement non clonable, et par conséquent à un code numérique non parfaitement répétable d’une mise sous tension à une autre.
La variante illustrée sur les figures 6 à 7 vise par conséquent à réduire ces effets de vieillissement, voire de s’en affranchir, de façon à proposer de façon plus fiable la fourniture d’un code numérique parfaitement répétable d’une mise sous tension à une autre du dispositif de fonction physiquement non clonable.
Dans le mode de réalisation illustré sur la figure 6, on retrouve les N premiers transistors montés en diodes TR1 1 -TR1N et les premiers moyens associés FMI 1 -FM 1N, ainsi que les deuxièmes transistors, dont, pour des raisons de simplification, seul le jeme, référencé TR2j , est représenté sur cette figure 6, avec son deuxième moyen associé SM2j et les autres moyens ou éléments affectés de l’indice j qui lui sont associés et qui seront décrits ci-après.
Les structures des premiers transistors TRl i, du ou des deuxièmes transistors TR2j , et de leurs premiers moyens FMl i et deuxièmes moyens SM2j respectifs associés, étant identiques à celles déjà décrites en référence à la figure 2, ces structures ne seront pas de nouveau décrites.
Comme illustré sur la figure 6, le dispositif de fonction physiquement non clonable DIS comprend, pour chaque premier transistor TRl i une première branche BRAl i incorporant ce premier transistor TRl i et le premier moyen correspondant FM li. Le dispositif DIS comporte également pour chaque deuxième transistor TR2j une deuxième branche BRBj incorporant ce deuxième transistor et le deuxième moyen correspondant SM2j .
Et, chaque première branche et chaque deuxième branche sont structurellement identiques, c’est-à-dire qu’elles comportent des composants ou des moyens structurellement identiques même si la taille de certains transistors peut être différente d’une première branche à une deuxième branche.
Plus précisément, chaque première branche BRAi comporte une première partie BRA l i incorporant le premier transistor correspondant TRl i et le premier moyen correspondant FMl i.
Chaque première branche comporte également une deuxième partie BRA2C incorporant un premier transistor additionnel TRA 1 monté en diode, cette deuxième partie BRA2C étant commune à toutes les premières branches BRAi.
Les premières parties BRAl i de toutes les premières branches BRAi sont connectées à cette deuxième partie commune BRA2C.
Par ailleurs, chaque deuxième branche BRBj comporte une première partie BRB lj incorporant le deuxième transistor correspondant TR2j et le deuxième moyen correspondant SM2j et une deuxième partie BRB2j comportant un deuxième transistor additionnel TRA2j monté en diode.
Et, le premier transistor additionnel TRA 1 et chaque deuxième transistor additionnel TRA2j sont configurés pour avoir une même tension grille-source et une même tension drain-source et ce, même s’ils ne présentent pas la même taille.
En effet, le premier transistor additionnel TRA 1 présente une largeur N fois plus grande que la largeur de chaque deuxième transistor additionnel TRA2j .
Par ailleurs, le dispositif DIS comprend un premier miroir additionnel de courant MRC 1 incorporant le premier transistor additionnel TRA1 ainsi qu’un autre premier transistor additionnel TRA10. Ces deux premiers transistors additionnels TRA 1 et TRA10 ont une même tension grille-source mais des tensions drain-source respectives différentes.
Par ailleurs, la largeur du premier transistor additionnel TRA1 est N fois plus grande que la largeur de l’autre premier transistor additionnel TRA10.
De ce fait, alors que le courant qui circule dans la deuxième partie BRA2C commune à toutes les premières branches BRAi, est le courant Ip égal à la somme des courants circulant dans les N premiers transistors TRl i, le premier courant intermédiaire délivre par le premier miroir additionnel de courant MRC 1 est le courant Iref (égal à Ip/N) algébriquement augmenté du courant de décalage lof.
Plus précisément, ce courant Iref est égal à la moyenne des courants circulant dans les N premiers transistors tandis que le courant de décalage lof est dû au fait que les deux premiers transistors additionnels TRA 1 et TRA10 ne présentent pas la même tension drain- source.
Le dispositif DIS comprend également, associé à chaque deuxième branche BRBj , un deuxième miroir additionnel de courant MRC2j incorporant le deuxième transistor additionnel TRA2j ainsi qu’un autre deuxième transistor additionnel TRA20j .
Les deux deuxièmes transistors additionnels TRA2j et TRA20j ont la même tension grille-source mais des tensions respectives drain- source différentes.
Ils présentent par ailleurs une même largeur. Par conséquent, ce deuxième miroir de courant additionnel MRC2j délivre un courant égal au deuxième courant I2j algébriquement augmenté du courant de décalage lof.
Là encore, ce courant de décalage est dû au fait que les deux deuxièmes transistors additionnels TRA2j et TRA20j ne présentent pas la même tension drain-source.
Par ailleurs, cet autre deuxième transistor additionnel TRA20j et l’autre premier transistor additionnel TRA10 présentent non seulement la même tension grille-source mais également la même tension drain- source.
Et, comme le deuxième transistor additionnel TRA2j et le premier transistor additionnel TRA1 présentent également la même tension grille-source et la même tension drain-source, le courant de décalage lof délivré par chaque deuxième miroir de courant MRC2j est égal au courant de décalage lof délivré par le premier miroir de courant MRC 1 .
Ainsi, comme on vient de le voir, on a d’une part un premier courant délivré par le premier miroir additionnel de courant MRC 1 et égal au courant Iref algébriquement augmenté du courant de décalage lof, et d’autre part un deuxième courant, délivré par le deuxième miroir de courant additionnel MRC2j et égal au courant I2j circulant dans le deuxième transistor TR2j, algébriquement augmenté du même courant de décalage lof.
Et, comme on va le voir maintenant, ce sont ce premier courant et ce deuxième courant qui vont être comparés au niveau du nœud de sortie NSj de façon à délivrer un bit ayant une valeur logique dépendant de la comparaison de ces deux courants.
Le dispositif DIS comporte également un premier système de miroirs de courant cascodés couplé entre d’une part le premier miroir additionnel de courant MRC 1 et d’autre part chaque nœud de sortie Nlj ou NSj .
Ce premier système de miroirs de courant cascodés comporte dans cet exemple un premier miroir cascodé SMR10 ayant un rapport de division de 1 , couplé à la sortie du premier miroir additionnel MRC 1 et un deuxième miroir cascodé SMRl lj ayant également un rapport de division de 1 et connecté entre la sortie du premier miroir cascodé SMR10 et le nœud Nlj .
Le deuxième miroir cascodé SMRl lj comporte notamment deux transistors PMOS, référencés TRM lj et TRM2j , connectés en série entre la borne d’alimentation (délivrant la tension d’alimentation Vdd) et le nœud Nlj . Le deuxième miroir cascodé SMRl lj délivre donc au nœud Nlj le premier courant Iref + lof égal au premier courant intermédiaire Iref + lof délivré par le courant additionnel MRC1 puisque les rapports de division des miroirs cascodés SMR10 et SMRl lj sont égaux à 1 .
Le premier système de miroirs cascodés comporte également un troisième miroir cascodé SMR3j connecté entre la sortie du premier miroir cascodé SMR10 et le nœud de sortie NSj .
Ce troisième miroir cascodé SMR3 a également un rapport de division égal à 1 et délivre donc également le premier courant égal à Iref + lof.
Le dispositif DIS comporte également un deuxième système de miroirs de courant cascodés SMR2j couplé entre d’une part chaque deuxième miroir additionnel MRC2j et chaque nœud de sortie Nlj .
Ce deuxième système de miroirs cascodés SMR2j a un rapport de division égal à 1 et est donc configuré pour recopier le deuxième courant I2j + lof délivré par le deuxième miroir de courant additionnel MRC2j .
Comme le courant de décalage lof est identique de part et d’autre du nœud intermédiaire Nlj , il va se compenser lors de la comparaison effectuée au nœud Nlj .
Compte tenu de la distribution aléatoire des tensions de seuil de l’ensemble des transistors TRl i, TR2j , le courant I2j traversant le deuxième transistor TR2j peut se situer d’un côté ou de l’autre du courant de référence Iref.
Et si le courant de référence Iref est supérieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj monte à Vdd.
Si le courant de référence Iref est inférieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj descend à 0.
Alors qu’il serait possible d’effectuer cette comparaison au niveau du nœud intermédiaire Nlj , ce nœud formant alors le nœud de sortie, il est préférable de prévoir un étage de sortie, avantageusement à haut gain, entre chaque nœud intermédiaire Nlj et le nœud de sortie NSj correspondant, de façon à effectuer une comparaison en courant au niveau du nœud de sortie NSj . Là encore, le courant de décalage lof présent de part et d’autre du nœud de sortie NSj se compense.
Cet étage de sortie comporte un premier transistor supplémentaire PMOS TRP lj dont la grille est connectée au nœud intermédiaire Nlj et un deuxième transistor supplémentaire TRP2j connecté entre le transistor TRP lj et le nœud NSj , et dont la grille est connectée à la grille du transistor cascode TRM2j du miroir de courant cascodé SMR1 lj .
L’étage de sortie comporte également les deux transistors cascodés du miroir de courant SMR3j connectés en série au nœud de sortie NSj .
Au niveau de ce nœud de sortie, si le courant de référence Iref est supérieur au courant I2j , le signal de sortie a un premier niveau correspondant à une première valeur logique pour le bit correspondant, par exemple la valeur 0.
Si le courant de référence Iref est inférieur au courant I2j , le signal de sortie a un deuxième niveau correspondant à une deuxième valeur logique pour le bit correspondant, par exemple la valeur 1 .
D’une façon analogue au mode de réalisation de la figure 5, le mode de réalisation de la figure 7 permet de détecter des bits du code numérique délivré par le dispositif DIS dont les valeurs pourraient ne pas être stables et répétables.
En effet, lorsque le dispositif DIS de la figure 6 est alimenté, il se peut très bien que pour certains deuxièmes transistors TR2j , les courants les traversant aient des niveaux proches du niveau du courant de référence Ief.
Dans ce cas, les caractéristiques de l’étage de sortie notamment peuvent conduire à des comparaisons donnant des valeurs instables ou non répétables d’une mise sous tension à une autre.
En d’autres termes les valeurs logiques des bits associés à ces deuxièmes transistors peuvent basculer d’une mise sous tension à une autre par exemple en raison de l’instabilité de comparaison.
Le mode de réalisation de la figure 7 permet de détecter ces bits et de prendre une décision quant à la gestion de leur valeur. Ceci peut être effectué avantageusement lors de la première mise sous tension du dispositif DIS.
Comme illustré sur la figure 7, le miroir de courant cascodé SMRllj a un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1 et des valeurs auxiliaires situées de part et d’autre de la valeur 1.
Plus précisément, on retrouve les deux transistors cascodés TRMlj et TRM2j connectés au nœud intermédiaire Nlj et connectés à la borne d’alimentation destinée à recevoir la tension d’alimentation Vdd, par un commutateur commandable SWlj.
Le miroir de courant SMRllj comporte également dans cet exemple, quatre autres transistors cascodés TRMlaj, TRMlbj, TRMlcj, TRMldj et TRM2aj, TRM2bj, TRM2cj et TRM2dj respectivement connectés à ladite borne d’alimentation par quatre autres commutateurs commandables SWlaj, SWlbj, SWlcj et SWldj.
Les drains de ces quatre autres transistors TRM2aj, TRM2bj, TRM2cj et TRM2dj, sont également connectés au nœud intermédiaire Nlj.
Le rapport entre la largeur de chaque autre transistor et la largeur du transistor TRMlj est égal à 1 +/- x%.
Par exemple, le rapport entre la largeur du transistor TRMlaj et la largeur du transistor TRMlj est égal à 1 + 5%.
Le rapport entre la largeur du transistor TRMlbj et la largeur du transistor TRMlj est égal à 1 + 10%.
Le rapport entre la largeur du transistor TRMlcj et la largeur du transistor TRMlj est égal à 1 - 5%.
Le rapport entre la largeur du transistor TRMldj et la largeur du transistor TRMlj est égal à 1 -10%.
Ainsi si on active l’un de ces autres transistors, le courant délivré au nœud intermédiaire Nlj sera décalé de quelques pourcents par rapport au courant Iref délivré par le transistor TRMlj, c’est-à-dire par rapport à la moyenne de la somme des courants circulant dans les N premiers transistors TRli. En d’autres termes le premier courant (Iref+Iof+/-x%) délivré au nœud Nlj sera décalé de quelques pourcents par rapport au premier courant intermédiaire (Iref+Iof) délivré par le premier miroir de courant additionnel MRC 1
La modification structurelle du miroir qui vient d’être décrit se répète pour chaque nœud intermédiaire Nlj , j variant de 1 à K.
Lors de la première mise sous tension, on sélectionne pour chaque nœud intermédiaire Nlj , l’un des quatre commutateurs SWl aj à SWl dj , par exemple le commutateur SWl bj .
Du fait de ce décalage du courant de référence, les valeurs logiques des bits instables valent par exemple 0.
On procède ensuite à un décalage du courant de référence dans l’autre sens, en activant le commutateur symétrique du commutateur SWl bj , c’est le commutateur SWl dj .
Ceci confère donc aux bits précédents les valeurs logiques 1 .
Des moyens de traitement vont alors comparer le code numérique délivré aux nœuds de sortie NSj du dispositif DIS, bit à bit, de façon à repérer les bits dont les valeurs logiques ont changé entre un décalage à droite et un décalage à gauche du courant de référence.
Ces bits sont considérés comme instables.
Ces moyens de traitement peuvent comporter des circuits logiques.
Puis, les moyens de traitement prennent une décision quant à la gestion de ces bits instables.
A cet égard, trois solutions sont par exemple possibles.
Une première solution consiste à ne pas prendre en compte ces bits instables dans le code numérique délivré par le dispositif DIS.
Dans ce cas, le code numérique ne comportera pas ces bits.
Une autre solution consiste à conférer une valeur logique arbitraire à ces bits instables.
Il est aussi possible choisir comme solution, une combinaison arbitraire des trois solutions précédentes.
Et, cette décision va être mémorisée dans le dispositif DIS. A l’issue de cette prise de décision, le dispositif DIS peut être alors replacé dans son premier état correspondant à celui illustré sur la figure 6 (transistors TRM lj sélectionné avec rapport de courant égal à 1 ) et la décision prise quant au(x) bit(s) instable(s) reste mémorisée et valable pour la suite.
Elle sera également valable lors de toutes les mises sous tension ultérieures pour lesquelles il ne sera plus nécessaire de procéder à des décalages du courant Iref.
On obtient alors un code numérique parfaitement répétable d’une mise sous tension à une autre.
Il convient enfin de noter que là encore la réalisation du dispositif DIS est obtenue par des procédés de fabrication classiques CMOS.

Claims

REVENDICATIONS
1 . Circuit intégré comprenant au moins un domaine (DD) comportant un dispositif de fonction physiquement non clonable (DIS), ledit dispositif (DIS) comprenant
-un ensemble de transistors MOS (TRl i, TR2j) montés en diodes présentant une distribution aléatoire de tensions de seuil respectives, ledit ensemble comportant N premiers transistors et au moins un deuxième transistor,
-un premier moyen (FMl i) configuré pour imposer sur chaque premier transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce premier transistor,
-un deuxième moyen (SM2j) configuré pour imposer sur chaque deuxième transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor,
-au moins un nœud de sortie de ladite fonction capable de délivrer un signal dont le niveau dépend de la comparaison entre un premier courant obtenu à partir d’un courant de référence égal ou sensiblement égal à la moyenne des courants circulant dans les N premiers
transistors, et un deuxième courant obtenu à partir d’un courant circulant dans ledit au moins un deuxième transistor.
2. Circuit intégré selon la revendication 1 , dans lequel le premier moyen (FM 1 1 ) comporte, pour chaque premier transistor (TR1 1 ), un premier amplificateur à gain négatif, dont la sortie (BS) est rebouclée par l’intermédiaire d’un premier transistor de polarisation (TRPL 1 ) sur son entrée (BE) qui est couplée à la grille du premier transistor (TR1 1 ), le premier transistor de polarisation (TRPL 1 ) ayant une première électrode de conduction (S I ) couplée à ladite entrée (BE) et une deuxième électrode de conduction (D l ), les deuxièmes électrodes de conduction (D l ) des premiers transistors de polarisation associés aux N premiers transistors (TRl i) étant mutuellement connectées.
3. Circuit intégré selon la revendication 2, dans lequel ledit premier amplificateur comporte un premier transistor d’entrée (TRE 1 ), monté en source commune, dont la grille est couplée à ladite entrée (BE) du premier amplificateur, dont une première électrode de conduction (S) est connectée à une borne d’alimentation de référence (GND) et dont une deuxième électrode de conduction (D) est couplée à la sortie (BS) du premier amplificateur qui est couplée à un premier étage de polarisation (POL 1 1 ) ainsi qu’à la grille du premier transistor de polarisation (TPRL 1 ).
4. Circuit intégré selon la revendication 3 , dans lequel le premier amplificateur comprend en outre un transistor cascode (TRC 1 ) connecté entre la deuxième électrode de conduction (D) du premier transistor d’entrée (TRE 1 ) et la sortie (BS) du premier amplificateur.
5. Circuit intégré selon l’une des revendications 2 à 4, dans lequel les N premiers transistors (TRl i), le premier amplificateur (TRE 1 , TRC 1 )) et le premier transistor de polarisation (TRPL 1 ) sont du même type de conductivité.
6. Circuit intégré selon l’une des revendications précédentes, dans lequel le deuxième moyen (SM21 ) comporte, pour chaque deuxième transistor, un deuxième amplificateur à gain négatif, dont la sortie (BS) est rebouclée par l’intermédiaire d’un deuxième transistor de polarisation (TRPL2) sur son entrée (BE) qui est couplée à la grille du deuxième transistor (TR2j), le deuxième transistor de polarisation (TRPL2) ayant une première électrode de conduction (S2) couplée à ladite entrée (BE) et une deuxième électrode de conduction (D2) couplée au nœud de sortie correspondant (Ni l , NSI 1 ).
7. Circuit intégré selon la revendication 6, dans lequel ledit deuxième amplificateur comporte un deuxième transistor d’entrée
(TRE2), monté en source commune, dont la grille est couplée à ladite entrée (BE) du deuxième amplificateur, dont une première électrode de conduction (S) est connectée à une borne d’alimentation de référence (GND) et dont une deuxième électrode de conduction (D) est couplée à la sortie (BS) du deuxième amplificateur qui est couplée à un deuxième étage de polarisation (POL21 ) ainsi qu’à la grille du deuxième transistor de polarisation (TRPL2).
8. Circuit intégré selon la revendication 7, dans lequel le deuxième amplificateur comprend en outre un transistor cascode (TRC2) connecté entre la deuxième électrode de conduction (D) du deuxième transistor d’entrée (TRE2) et la sortie (BS) du deuxième amplificateur.
9. Circuit intégré selon l’une des revendications 6 à 8, dans lequel chaque deuxième transistor (TR2j), le deuxième amplificateur (TRE2, TRC2) et le deuxième transistor de polarisation (TRPL2) sont du même type de conductivité.
10. Circuit intégré selon l’une des revendications 6 à 9 prise en combinaison avec l’une des revendications 2 à 5, dans lequel le premier moyen (FM l i) et le deuxième moyen (SM2j) sont structurellement identiques, et les transistors du premier moyen et les transistors du deuxième moyen sont des transistors appariés.
1 1 . Circuit intégré selon l’une des revendications précédentes, dans lequel ledit premier courant est ledit courant de référence (Iref), et ledit deuxième courant est le courant (I2j) circulant dans ledit au moins un deuxième transistor.
12. Circuit intégré selon la revendication 1 1 , comprenant entre le premier moyen et le deuxième moyen, un étage de miroir de courant (MR) configurés pour délivrer ledit courant de référence (Iref) à partir de la somme des courants circulant dans les premiers transistors.
13. Circuit intégré selon la revendication 12, dans lequel le miroir de courant (MR) a un rapport de division égal à 1 /N.
14. Circuit intégré selon la revendication 12, dans lequel le miroir de courant (MR) a un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1/N et des valeurs auxiliaires situées de part et d’autre de la valeur 1 /N.
1 5. Circuit intégré selon l’une des revendications 1 à 10, dans lequel ledit premier courant est ledit courant de référence (Iref) algébriquement augmenté d’un courant de décalage (lof), et ledit deuxième courant est le courant (I2j) circulant dans ledit au moins un deuxième transistor algébriquement augmenté dudit courant de décalage (lof).
16. Circuit intégré selon la revendication 15, dans lequel le dispositif comprend pour chaque premier transistor (TRl i), une première branche (BRAi) incorporant le premier transistor (TRl i) et le premier moyen correspondant (FMl i) et pour chaque deuxième transistor (TR2j) une deuxième branche (BRBj) incorporant le deuxième transistor (TR2j) et le deuxième moyen correspondant (SM2j), chaque première branche et chaque deuxième branche étant structurellement identiques.
17. Circuit intégré selon la revendication 16, dans lequel chaque première branche (BRAi)comporte une première partie (BRAl i) incorporant le premier transistor correspondant et le premier moyen correspondant, et une deuxième partie (BRA2C) incorporant un premier transistor additionnel (TRA1 ) monté en diode, ladite deuxième partie étant commune (BRA2C) à toutes les premières branches, et les premières parties de toutes les premières branches étant connectées à ladite deuxième partie commune, et chaque deuxième branche incorpore le deuxième transistor correspondant, le deuxième moyen correspondant et un deuxième transistor additionnel (TRA2j) monté en diode, le premier transistor additionnel (TRA1 ) et chaque deuxième transistor additionnel (TRA2j) étant configurés pour avoir une même tension grille-source et une même tension drain-source.
18. Circuit intégré selon la revendication 17, dans lequel le dispositif comprend
-un premier miroir additionnel de courant (MRC 1 ) incorporant ledit premier transistor additionnel et configuré pour délivrer, à partir du courant circulant dans ladite deuxième partie commune, un premier courant intermédiaire (Iref+Iof) égal à la moyenne des courants circulant dans les N premiers transistors algébriquement augmentée du courant de décalage, et
-associé à chaque deuxième branche, un deuxième miroir additionnel de courant (MRC2j) incorporant le deuxième transistor additionnel correspondant et configuré pour délivrer ledit deuxième courant correspondant (I2j+Iof).
19. Circuit intégré selon la revendication 18, dans lequel le premier miroir additionnel (MRC 1 ) a un rapport de division égal à 1/N et incorpore un autre premier transistor additionnel (TRA 10), les deux premiers transistors additionnels (TRA 1 , TRA 10) étant configurés pour avoir une même tension grille-source mais des tensions drain- source respectives différentes.
20. Circuit intégré selon la revendication 18 ou 19, dans lequel chaque deuxième miroir de courant additionnel (MRC2j) a un rapport de division égal à un et incorpore un autre deuxième transistor additionnel (TRA20j), les deux deuxièmes transistors additionnels (TRA2j , TRA20j) étant configurés pour avoir une même tension grille- source mais des tensions drain-source respectives différentes.
21 . Circuit intégré selon les revendications 19 et 20, dans lequel l’autre premier transistor additionnel (TRA10) et chaque autre transistor deuxième transistor additionnel (TRA20j) ont la même tension grille-source et la même tension drain-source.
22. Circuit intégré selon l’une des revendications 18 à 21 , dans lequel le dispositif comprend en outre
un premier système de miroirs de courant cascodés (SMR1 0, SMRl lj , SMR3j) couplé entre d’une part le premier miroir additionnel de courant (MRC 1 ) et d’autre part chaque nœud de sortie (NSj) et configuré pour délivrer ledit premier courant (Iref+Iof) à partir du premier courant intermédiaire, et
un deuxième système de miroirs de courant cascodés (SMR2j) couplé entre chaque deuxième miroir additionnel (MRC2j) et chaque nœud de sortie (NSj) et configuré pour recopier le deuxième courant (I2j+Iof) .
23. Circuit intégré selon la revendication 22, dans lequel le premier système de miroirs de courant cascodés (SMR10, SMRl lj , SMR3j) a un rapport de division égal à un.
24. Circuit intégré selon la revendication 22, dans lequel le premier système de miroirs de courant cascodés (SMR10, SMRl lj , SMR3j) a un rapport de division ajustable entre plusieurs valeurs comportant la valeur un et des valeurs auxiliaires situées de part et d’autre de la valeur un.
25. Procédé de génération automatique d’un code unique non prédictible à chaque nœud de sortie (NSj) d’un dispositif de fonction physiquement non clonable (DIS) appartenant à un circuit intégré selon l’une des revendications 1 à 24, comprenant au moins une mise sous tension du domaine du circuit intégré incorporant ledit dispositif.
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