WO2020090311A1

WO2020090311A1 - Solid-state imaging element

Info

Publication number: WO2020090311A1
Application number: PCT/JP2019/038136
Authority: WO
Inventors: 弘博朱
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2018-10-30
Filing date: 2019-09-27
Publication date: 2020-05-07

Abstract

In this solid-state imaging element which compares a variation in the amount of light and a threshold value, time required to adjust the threshold value is shortened. The solid-state imaging element is provided with a voltage comparison unit and a counting unit. In the solid-state imaging element, the voltage comparison unit compares an analog signal corresponding to a variation in incident light and a predetermined voltage indicating the boundary of a predetermined voltage range and outputs the comparison result as a voltage comparison result. Furthermore, in the solid-state imaging element, the counting unit counts a counter value each time a voltage comparison result indicating that the analog signal is out of the voltage range is outputted.

Description

固体撮像素子Solid-state image sensor

　本技術は、固体撮像素子に関する。詳しくは、光量の変化量が閾値を超えた旨を検出する固体撮像素子に関する。 The present technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that detects that the amount of change in light amount exceeds a threshold value.

　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、画素アドレスごとに、その画素の光量の変化量が閾値を超えた旨をアドレスイベントとしてリアルタイムに検出する検出回路を設けた非同期型の固体撮像素子が提案されている（例えば、特許文献１参照。）。このように、画素毎にアドレスイベントを検出する固体撮像素子は、ＤＶＳ（Dynamic Vision Sensor）と呼ばれる。このＤＶＳ内の検出回路は、入射光の変化量に応じた電圧信号と、閾値を示す閾値電圧とを比較することにより、アドレスイベントの有無を検出する。 Conventionally, a synchronous solid-state image sensor that captures image data (frame) in synchronization with a synchronization signal such as a vertical synchronization signal has been used in an imaging device or the like. In this general synchronous type solid-state image sensor, image data can be acquired only at every cycle (for example, 1/60 seconds) of a synchronous signal, so that higher-speed processing can be performed in fields such as traffic and robots. It will be difficult to respond when requested. Therefore, an asynchronous solid-state imaging device has been proposed, which is provided with a detection circuit that detects in real time as an address event that the amount of change in the light amount of the pixel exceeds a threshold value for each pixel address (for example, Patent Document 1). reference.). As described above, the solid-state image sensor that detects an address event for each pixel is called a DVS (Dynamic Vision Sensor). The detection circuit in the DVS detects the presence / absence of an address event by comparing a voltage signal corresponding to the amount of change in incident light with a threshold voltage indicating a threshold value.

特表２０１６－５３３１４０号公報Japanese Patent Publication No. 2016-533140

　上述の非同期型の固体撮像素子（すなわち、ＤＶＳ）では、同期型の固体撮像素子よりも遥かに高速にデータを生成して出力する。このため、例えば、交通分野において、人や障害物を画像認識する処理が高速に実行される。しかしながら、検出精度の向上を目的として閾値を調整する際に、調整が完了するまでに一定の時間を要するという問題がある。これは、閾値を示す閾値電圧を変更すると、変更後の電圧が安定するまでに時間がかかるためである。 The asynchronous solid-state image sensor (that is, DVS) described above generates and outputs data much faster than the synchronous solid-state image sensor. Therefore, for example, in the traffic field, the process of recognizing an image of a person or an obstacle is executed at high speed. However, when adjusting the threshold for the purpose of improving the detection accuracy, there is a problem that it takes a certain amount of time to complete the adjustment. This is because when the threshold voltage indicating the threshold is changed, it takes time for the changed voltage to stabilize.

　本技術はこのような状況に鑑みて生み出されたものであり、光量の変化量と閾値とを比較する固体撮像素子において、閾値の調整に要する時間を短くすることを目的とする。 The present technology was created in view of such a situation, and it is an object of the present invention to reduce the time required for adjusting the threshold in a solid-state image sensor that compares the amount of change in light quantity with the threshold.

　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入射光の変化量に応じたアナログ信号と所定の電圧範囲の境界を示す所定電圧とを比較して比較結果を電圧比較結果として出力する電圧比較部と、上記アナログ信号が上記電圧範囲外であることを示す上記電圧比較結果が出力されるたびに計数値を計数する計数部とを具備する固体撮像素子、および、その制御方法である。これにより、入射光の変化量に応じた計数値が計数されるという作用をもたらす。 The present technology has been made to solve the above-mentioned problems, and the first aspect thereof is to compare an analog signal according to the amount of change of incident light with a predetermined voltage indicating a boundary of a predetermined voltage range. And a voltage comparison unit that outputs the comparison result as a voltage comparison result, and a counting unit that counts a count value each time the voltage comparison result indicating that the analog signal is out of the voltage range is output. A solid-state image sensor and its control method. This brings about the effect that the count value corresponding to the amount of change of the incident light is counted.

　また、この第１の側面において、所定の制御信号を供給する制御回路をさらに具備し、上記計数部は、上記制御信号に従って上記計数値を示す複数のビットのいずれかを選択して出力してもよい。これにより、閾値に対応するビットが検出信号として出力されるという作用をもたらす。 Further, in the first aspect, a control circuit that supplies a predetermined control signal is further included, and the counting unit selects and outputs any one of a plurality of bits indicating the count value according to the control signal. Good. This brings about the effect that the bit corresponding to the threshold value is output as the detection signal.

　また、この第１の側面において、上記所定電圧は、上記電圧範囲の上限を示す上限電圧と上記電圧範囲の下限を示す下限電圧とを含み、上記計数部は、上記アナログ信号が上記上限電圧より高い旨を示す上記電圧比較結果が出力されるたびに計数値を計数する上限側カウンタと、上記アナログ信号が上記下限電圧より低い旨を示す上記電圧比較結果が出力されるたびに計数値を計数する下限側カウンタとを備えてもよい。これにより、入射光の増大量に応じた計数値と、減少量に応じた計数値とが計数されるという作用をもたらす。 Further, in the first aspect, the predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range, and the counting unit is configured such that the analog signal is higher than the upper limit voltage. An upper limit counter that counts the count value each time the voltage comparison result indicating high is output, and a count value each time the voltage comparison result indicating that the analog signal is lower than the lower limit voltage is output. And a lower limit counter for performing the operation. This brings about the effect that the count value according to the increase amount of the incident light and the count value according to the decrease amount are counted.

　また、この第１の側面において、前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、前記計数部は、前記可変電圧の値を示す極性信号に従って前記電圧比較部と前記上限カウンタとの間の経路を開閉する上限側スイッチと、前記極性信号に従って前記電圧比較部と前記下限カウンタとの間の経路を開閉する下限側スイッチとをさらに備えてもよい。これにより、可変電圧とアナログ信号とが比較されるという作用をもたらす。 Further, in the first aspect, the predetermined voltage is a variable voltage that fluctuates to one of an upper limit voltage and a lower limit voltage that are different from each other, and the counting unit compares the voltage according to a polarity signal indicating a value of the variable voltage. And a lower limit switch for opening and closing a path between the voltage comparison unit and the lower limit counter according to the polarity signal. This brings about the effect that the variable voltage and the analog signal are compared.

　また、この第１の側面において、上記入射光の光量に応じた画素信号と所定の参照信号とを比較して比較結果を参照信号比較結果として出力する参照信号比較部をさらに具備し、上記計数部は、上記電圧比較結果と上記参照信号比較結果とのいずれかを選択する選択部と、上記選択された比較結果に基づいて上記計数値を計数するカウンタとを備えてもよい。これにより、画像データが撮像されるという作用をもたらす。 Further, in the first aspect, a reference signal comparison unit that compares a pixel signal according to the light amount of the incident light with a predetermined reference signal and outputs a comparison result as a reference signal comparison result is further provided. The unit may include a selection unit that selects one of the voltage comparison result and the reference signal comparison result, and a counter that counts the count value based on the selected comparison result. This brings about the effect that image data is captured.

　また、この第１の側面において、上記所定電圧は、上記電圧範囲の上限を示す上限電圧と上記電圧範囲の下限を示す下限電圧とを含み、上記電圧比較結果は、上記上限電圧との比較結果を示す上限側比較結果と上記下限電圧との比較結果を示す下限側比較結果とを含み、上記カウンタは、前段カウンタおよび後段カウンタを備え、上記選択部は、上記上限側比較結果および上記下限側比較結果の一方と上記参照信号比較結果とのいずれかを選択して上記前段カウンタに供給する前段セレクタと、上記上限側比較結果および上記下限側比較結果の他方と上記前段カウンタの出力ビットとのいずれかを選択して上記後段カウンタに供給する後段セレクタとを備えてもよい。これにより、前段カウンタおよび後段カウンタのそれぞれのビット数を合計したサイズの計数値が計数されるという作用をもたらす。 In the first aspect, the predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range, and the voltage comparison result is a comparison result with the upper limit voltage. Including the upper limit side comparison result and the lower limit voltage comparison result indicating the lower limit voltage, the counter includes a front stage counter and a rear stage counter, the selection unit, the upper limit side comparison result and the lower limit side. A pre-stage selector that selects one of the comparison results and the reference signal comparison result and supplies it to the pre-stage counter, and the other of the upper limit side comparison result and the lower limit side comparison result and the output bit of the front stage counter. It may be provided with a rear stage selector that selects one of them and supplies it to the rear stage counter. This brings about the effect that the count value having a size obtained by adding the respective numbers of bits of the front-stage counter and the rear-stage counter is counted.

　また、この第１の側面において、上記カウンタは、さらに予備カウンタを備えてもよい。これにより、前段カウンタ、後段カウンタおよび予備カウンタのそれぞれのビット数を合計したサイズの計数値が拡大されるという作用をもたらす。 Also, in the first aspect, the counter may further include a backup counter. This brings about the effect that the count value of the size obtained by adding the respective numbers of bits of the front-stage counter, the rear-stage counter, and the spare counter is enlarged.

　また、この第１の側面において、上記予備カウンタは、上記後段カウンタの出力ビットに基づいて計数値を計数し、上記後段セレクタと上記予備カウンタとの間の経路を開閉するスイッチをさらに具備してもよい。これにより、前段カウンタ、後段カウンタおよび予備カウンタのそれぞれのビット数を合計したサイズの計数値が拡大されるという作用をもたらす。 Further, in the first aspect, the spare counter further includes a switch that counts a count value based on an output bit of the rear stage counter and opens / closes a path between the rear stage selector and the spare counter. Good. This brings about the effect that the count value of the size obtained by adding the respective numbers of bits of the front-stage counter, the rear-stage counter, and the spare counter is enlarged.

　また、この第１の側面において、上記予備カウンタは、上記前段セレクタと上記参照信号比較部との間に挿入されてもよい。これにより、前段カウンタ、後段カウンタおよび予備カウンタのそれぞれのビット数を合計したサイズの計数値が拡大されるという作用をもたらす。 Further, in the first aspect, the spare counter may be inserted between the pre-stage selector and the reference signal comparison unit. This brings about the effect that the count value of the size obtained by adding the respective numbers of bits of the front-stage counter, the rear-stage counter, and the spare counter is enlarged.

　また、この第１の側面において、所定の閾値を供給する制御回路と、上記計数部は、上記アナログ信号が上記電圧範囲外であることを示す上記電圧比較結果が出力されるたびに上記計数値を計数するカウンタと、上記計数値と上記閾値とを比較する閾値比較部とを備えてもよい。これにより、計数値と閾値との比較によりアドレスイベントが検出されるという作用をもたらす。 Further, in the first aspect, the control circuit that supplies a predetermined threshold value and the counting unit output the count value each time the voltage comparison result indicating that the analog signal is out of the voltage range is output. May be provided, and a threshold value comparing unit that compares the count value with the threshold value. This brings about the effect that an address event is detected by comparing the count value with the threshold value.

　また、この第１の側面において、上記所定電圧は、上記電圧範囲の上限を示す上限電圧と上記電圧範囲の下限を示す下限電圧とを含み、上記カウンタは、上記アナログ信号が上記上限電圧より高い旨を示す上記電圧比較結果が出力された場合には上記計数値に対して増分処理および減分処理の一方を行い、上記アナログ信号が上記下限電圧より低い旨を示す上記電圧比較結果が出力された場合には、上記計数値に対して上記増分処理および上記減分処理の他方を行ってもよい。これにより、増分値と減分値とが互いに相殺されるという作用をもたらす。 Further, in the first aspect, the predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range, and the counter has the analog signal higher than the upper limit voltage. When the voltage comparison result indicating that is output is output, one of increment processing and decrement processing is performed on the count value, and the voltage comparison result indicating that the analog signal is lower than the lower limit voltage is output. In this case, the other one of the increment processing and the decrement processing may be performed on the count value. This brings about the effect that the increment value and the decrement value cancel each other out.

　また、この第１の側面において、前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、前記カウンタは、前記可変電圧の値を示す極性信号と前記電圧比較結果とに基づいて前記増分処理および前記減分処理の一方を行ってもよい。これにより、可変電圧とアナログ信号とが比較されるという作用をもたらす。 Further, in the first aspect, the predetermined voltage is a variable voltage that fluctuates to one of an upper limit voltage and a lower limit voltage different from each other, and the counter is configured to compare the polarity signal indicating the value of the variable voltage with the voltage comparison result. One of the increment processing and the decrement processing may be performed based on This brings about the effect that the variable voltage and the analog signal are compared.

　また、この第１の側面において、上記電圧比較部は、複数の画素のそれぞれに配置され、上記計数部は、上記複数の画素を配列した画素ブロックに配置され、上記計数部は、上記複数の画素のそれぞれに対応する上記電圧比較結果を処理する比較結果処理部と、上記比較結果処理部の処理結果に基づいて上記計数値を計数するカウンタとを備えてもよい。これにより、複数の画素により計数部が共有されるという作用をもたらす。 In the first aspect, the voltage comparison unit is arranged in each of the plurality of pixels, the counting unit is arranged in a pixel block in which the plurality of pixels are arranged, and the counting unit is arranged in the plurality of pixels. A comparison result processing unit that processes the voltage comparison result corresponding to each pixel and a counter that counts the count value based on the processing result of the comparison result processing unit may be provided. This brings about an effect that the counting unit is shared by a plurality of pixels.

　また、この第１の側面において、前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、前記比較結果処理部は、前記上限電圧に対応する前記電圧比較結果を処理する上限側比較結果処理部と、前記下限電圧に対応する前記電圧比較結果を処理する下限側比較結果処理部とを備え、前記計数部は、前記可変電圧の値を示す極性信号に従って前記電圧比較部と前記上限側比較結果処理部との間の経路を開閉する上限側スイッチと、前記極性信号に従って前記電圧比較部と前記下限側比較結果処理部との間の経路を開閉する下限側スイッチとをさらに備えてもよい。これにより、可変電圧とアナログ信号とが比較されるという作用をもたらす。 Further, in the first aspect, the predetermined voltage is a variable voltage that changes to either an upper limit voltage or a lower limit voltage different from each other, and the comparison result processing unit outputs the voltage comparison result corresponding to the upper limit voltage. An upper limit side comparison result processing unit for processing, and a lower limit side comparison result processing unit for processing the voltage comparison result corresponding to the lower limit voltage, the counting unit, the voltage according to a polarity signal indicating the value of the variable voltage. An upper limit switch that opens and closes a path between a comparison unit and the upper limit comparison result processing unit, and a lower limit switch that opens and closes a path between the voltage comparison unit and the lower limit comparison result processing unit according to the polarity signal. And may be further provided. This brings about the effect that the variable voltage and the analog signal are compared.

　また、この第１の側面において、上記比較結果処理部は、上記複数の画素のそれぞれに対応する上記電圧比較結果の排他的論理和を上記処理結果として出力してもよい。これにより、排他的論理和に基づいて計数値が計数されるという作用をもたらす。 In the first aspect, the comparison result processing unit may output the exclusive OR of the voltage comparison results corresponding to each of the plurality of pixels as the processing result. This brings about the effect that the count value is counted based on the exclusive OR.

　また、この第１の側面において、上記比較結果処理部は、上記複数の画素のそれぞれに対応する上記電圧比較結果の論理和を上記処理結果として出力してもよい。これにより、論理和に基づいて計数値が計数されるという作用をもたらす。 Further, in the first aspect, the comparison result processing unit may output a logical sum of the voltage comparison results corresponding to each of the plurality of pixels as the processing result. This brings about the effect that the count value is counted based on the logical sum.

　また、この第１の側面において、上記比較結果処理部は、上記複数の画素のそれぞれに対応する上記電圧比較結果のいずれかを選択して上記処理結果として出力してもよい。これにより、選択された比較結果に基づいて計数値が計数されるという作用をもたらす。 Further, in the first aspect, the comparison result processing unit may select any one of the voltage comparison results corresponding to each of the plurality of pixels and output it as the processing result. This brings about the effect that the count value is counted based on the selected comparison result.

　また、この第１の側面において、上記電圧比較部は、光電流を電圧信号に変換する電流電圧変換部と、上記電圧信号を微分して上記アナログ信号として出力する微分回路と、上記アナログ信号と上記所定電圧とを比較するコンパレータとを備えてもよい。これにより、電圧信号の微分信号と所定電圧との比較結果が出力されるという作用をもたらす。 Further, in the first aspect, the voltage comparison unit includes a current-voltage conversion unit that converts a photocurrent into a voltage signal, a differentiation circuit that differentiates the voltage signal and outputs the analog signal, and the analog signal. A comparator that compares the predetermined voltage may be provided. This brings about the effect that the comparison result of the differential signal of the voltage signal and the predetermined voltage is output.

　また、この第１の側面において、上記計数値が計数されるたびに上記微分回路を制御して上記アナログ信号を所定の初期値にする初期化制御部をさらに具備してもよい。これにより、計数のたびにアナログ信号が初期化されるという作用をもたらす。 The first aspect may further include an initialization control unit that controls the differentiating circuit to set the analog signal to a predetermined initial value each time the count value is counted. This brings about the effect that the analog signal is initialized every time counting is performed.

　また、この第１の側面において、上記計数値と所定の閾値とを比較した結果を示す信号を転送し、上記信号を転送した後に上記計数値を初期化する転送部をさらに具備してもよい。これにより、転送時に計数値が初期化されるという作用をもたらす。 Further, in the first aspect, a transfer unit may be further provided that transfers a signal indicating a result of comparison between the count value and a predetermined threshold value, transfers the signal, and then initializes the count value. .. This brings about the effect that the count value is initialized at the time of transfer.

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of an imaging device in a 1st embodiment of this art. 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。It is a figure showing an example of a layered structure of a solid-state image sensing device in a 1st embodiment of this art. 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a solid-state image sensing device in a 1st embodiment of this art. 本技術の第１の実施の形態における画素の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a pixel in a 1st embodiment of this art. 本技術の第１の実施の形態における電圧比較部の一構成例を示す回路図である。It is a circuit diagram showing an example of 1 composition of a voltage comparison part in a 1st embodiment of this art. 本技術の第１の実施の形態におけるコンパレータの入出力特性の一例を示すグラフである。It is a graph which shows an example of the input-output characteristic of the comparator in a 1st embodiment of this art. 本技術の第１の実施の形態における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 1st embodiment of this art. 本技術の第１の実施の形態における上限側カウンタおよび下限側カウンタの一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of an upper limit side counter and a lower limit side counter in a 1st embodiment of this art. 本技術の第１の実施の形態における光量の変化量と計数値との関係の一例を示すグラフである。It is a graph which shows an example of the relation between the amount of change of the amount of light and a count value in a 1st embodiment of this art. 本技術の第１の実施の形態における初期化制御部の一構成例を示す回路図である。It is a circuit diagram showing an example of 1 composition of an initialization control part in a 1st embodiment of this art. 本技術の第１の実施の形態における初期化制御部の接続例を示す図である。It is a figure showing an example of connection of an initialization control part in a 1st embodiment of this art. 本技術の第１の実施の形態における初期化制御部の別の接続例を示す図である。It is a figure showing another example of connection of the initialization control part in a 1st embodiment of this art. 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。It is a flow chart which shows an example of operation of the solid-state image sensing device in a 1st embodiment of this art. 本技術の第１の実施の形態の第１の変形例における電圧比較部と制御回路の制御例とを示す図である。It is a figure which shows the control example of the voltage comparison part and control circuit in the 1st modification of 1st Embodiment of this technique. 本技術の第１の実施の形態の第１の変形例における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 1st modification of a 1st embodiment of this art. 本技術の第１の実施の形態の第２の変形例における画素アレイ部の一構成例を示す平面図である。It is a top view showing an example of 1 composition of a pixel array part in a 2nd modification of a 1st embodiment of this art. 本技術の第１の実施の形態の第２の変形例における画素ブロックの一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a pixel block in the 2nd modification of a 1st embodiment of this art. 本技術の第１の実施の形態の第２の変形例における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 2nd modification of a 1st embodiment of this art. 本技術の第１の実施の形態の第２の変形例における上限側比較結果処理部の一構成例を示す回路図である。It is a circuit diagram showing an example of 1 composition of an upper limit side comparison result processing part in the 2nd modification of a 1st embodiment of this art. 本技術の第１の実施の形態の第３の変形例における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 3rd modification of a 1st embodiment of this art. 本技術の第２の実施の形態における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 2nd embodiment of this art. 本技術の第２の実施の形態の変形例における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a modification of a 2nd embodiment of this art. 本技術の第３の実施の形態における固体撮像素子の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a solid-state image sensing device in a 3rd embodiment of this art. 本技術の第３の実施の形態における画素の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a pixel in a 3rd embodiment of this art. 本技術の第３の実施の形態における電圧比較部の一構成例を示す回路図である。It is a circuit diagram showing an example of 1 composition of a voltage comparison part in a 3rd embodiment of this art. 本技術の第３の実施の形態における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 3rd embodiment of this art. 本技術の第３の実施の形態における参照信号比較部の一構成例を示す回路図である。It is a circuit diagram showing an example of 1 composition of a reference signal comparison part in a 3rd embodiment of this art. 本技術の第３の実施の形態の第１の変形例における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 1st modification of a 3rd embodiment of this art. 本技術の第３の実施の形態の第２の変形例における計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter in a 2nd modification of a 3rd embodiment of this art. 本技術の第３の実施の形態の第２の変形例における予備カウンタを前段に配置した計数部の一構成例を示すブロック図である。It is a block diagram showing an example of 1 composition of a counter which arranged a backup counter in the former paragraph in the 2nd modification of a 3rd embodiment of this art. 本技術の第４の実施の形態に係る撮像装置の構成の一例を示すブロック図である。It is a block diagram showing an example of composition of an imaging device concerning a 4th embodiment of this art. 車両制御システムの概略的な構成例を示すブロック図である。It is a block diagram showing a schematic example of composition of a vehicle control system. 撮像部の設置位置の一例を示す説明図である。It is explanatory drawing which shows an example of the installation position of an imaging part.

　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（比較結果に基づいて計数する例）
　２．第２の実施の形態（比較結果に基づいて計数値を増分または減分する例）
　３．第３の実施の形態（参照信号との比較結果、または、電圧との比較結果に基づいて計数する例）
　４．第４の実施の形態（スキャン方式）
　５．移動体への応用例 Hereinafter, modes for carrying out the present technology (hereinafter, referred to as embodiments) will be described. The description will be given in the following order.
1. First embodiment (example of counting based on a comparison result)
2. Second embodiment (example of incrementing or decrementing a count value based on a comparison result)
3. Third Embodiment (Example of Counting Based on Comparison Result with Reference Signal or Comparison Result with Voltage)
4. Fourth embodiment (scan method)
5. Application example to mobile

　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、撮像レンズ１１０、固体撮像素子２００、記録部１２０および制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。 <1. First Embodiment>
[Example of configuration of imaging device]
FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology. The image pickup apparatus 100 includes an image pickup lens 110, a solid-state image pickup device 200, a recording unit 120, and a control unit 130. As the imaging device 100, a camera mounted on an industrial robot, a vehicle-mounted camera, or the like is assumed.

　撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、入射光を光電変換してアドレスイベントの有無を検出して、その検出結果を生成するものである。ここで、アドレスイベントは、オンイベントおよびオフイベントを含み、検出結果は、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とを含む。オンイベントは、入射光の光量の変化量が所定の上限閾値を超えた旨を意味する。一方、オフイベントは、光量の変化量が所定の下限閾値を下回った旨を意味する。固体撮像素子２００は、アドレスイベントの検出結果を処理し、その処理結果を示すデータを記録部１２０に信号線２０９を介して出力する。なお、固体撮像素子２００は、オンイベントおよびオフイベントの一方のみを検出してもよい。 The image pickup lens 110 collects incident light and guides it to the solid-state image pickup device 200. The solid-state image sensor 200 photoelectrically converts incident light to detect the presence or absence of an address event, and generates the detection result. Here, the address event includes an on event and an off event, and the detection result includes a 1-bit on-event detection result and a 1-bit off-event detection result. The on-event means that the amount of change in the amount of incident light exceeds a predetermined upper limit threshold. On the other hand, the off-event means that the amount of change in the light amount is below a predetermined lower limit threshold. The solid-state imaging device 200 processes the detection result of the address event, and outputs the data indicating the processing result to the recording unit 120 via the signal line 209. The solid-state image sensor 200 may detect only one of the on event and the off event.

　記録部１２０は、固体撮像素子２００からのデータを記録するものである。制御部１３０は、固体撮像素子２００を制御してアドレスイベントの有無を検出させるものである。 The recording unit 120 records the data from the solid-state image sensor 200. The control unit 130 controls the solid-state imaging device 200 to detect the presence or absence of an address event.

　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。 [Configuration example of solid-state image sensor]
FIG. 2 is a diagram showing an example of a laminated structure of the solid-state imaging device 200 according to the first embodiment of the present technology. The solid-state imaging device 200 includes a circuit chip 202 and a light receiving chip 201 stacked on the circuit chip 202. These chips are electrically connected via a connection part such as a via. In addition to vias, Cu-Cu bonding or bumps may be used for connection.

　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、制御回路２１１、信号処理部２１２、アービタ２１３および画素アレイ部２１４を備える。画素アレイ部２１４には、複数の画素３００が二次元格子状に配列される。 FIG. 3 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology. The solid-state imaging device 200 includes a control circuit 211, a signal processing unit 212, an arbiter 213, and a pixel array unit 214. In the pixel array unit 214, a plurality of pixels 300 are arranged in a two-dimensional lattice shape.

　制御回路２１１は、アドレスイベントを検出するための上限閾値および下限閾値を制御するものである。 The control circuit 211 controls an upper limit threshold and a lower limit threshold for detecting an address event.

　画素３００は、アドレスイベントの有無を検出するものである。この画素３００は、アドレスイベントを検出した際に、検出結果を示す検出信号の転送を要求するリクエストをアービタ２１３に供給する。そして、リクエストに対する応答を受け取ると画素３００は、検出信号を信号処理部２１２に供給する。 The pixel 300 detects the presence or absence of an address event. When the pixel 300 detects an address event, the pixel 300 supplies the arbiter 213 with a request for transfer of a detection signal indicating a detection result. Then, upon receiving the response to the request, the pixel 300 supplies the detection signal to the signal processing unit 212.

　アービタ２１３は、それぞれの画素ブロックからのリクエストを調停し、調停結果に基づいて応答を画素３００に送信するものである。 The arbiter 213 arbitrates a request from each pixel block and sends a response to the pixel 300 based on the arbitration result.

　信号処理部２１２は、画素アレイ部２１４からの検出信号に対し、画像認識処理などの所定の信号処理を実行するものである。この信号処理部２１２は、処理結果を示すデータを信号線２０９を介して記録部１２０に供給する。 The signal processing section 212 executes predetermined signal processing such as image recognition processing on the detection signal from the pixel array section 214. The signal processing unit 212 supplies data indicating the processing result to the recording unit 120 via the signal line 209.

　［画素の構成例］
　図４は、本技術の第１の実施の形態における画素３００の一構成例を示すブロック図である。この画素３００は、電圧比較部４００、計数部３１０、転送部３８０および初期化制御部３９０を備える。 [Example of pixel configuration]
FIG. 4 is a block diagram showing a configuration example of the pixel 300 according to the first embodiment of the present technology. The pixel 300 includes a voltage comparison unit 400, a counting unit 310, a transfer unit 380, and an initialization control unit 390.

　電圧比較部４００は、入射光の変化量に応じたアナログの微分信号と、所定の電圧範囲の境界を示す所定電圧（上限電圧や下限電圧）とを比較し、その比較結果ＣＯＭＰを計数部３１０に出力するものである。なお、微分信号は、特許請求の範囲に記載のアナログ信号の一例である。 The voltage comparison unit 400 compares an analog differential signal according to the amount of change of incident light with a predetermined voltage (upper limit voltage or lower limit voltage) indicating a boundary of a predetermined voltage range, and the comparison result COMP is counted by the counting unit 310. Is output to. The differential signal is an example of the analog signal described in the claims.

　計数部３１０は、微分信号が電圧範囲外であることを示す比較結果ＣＯＭＰが出力されるたびに計数値を計数するものである。この計数部３１０は、アドレスイベントの検出結果を示す検出信号ＤＥＴを計数値から生成し、転送部３８０に供給する。 The counting unit 310 counts the count value every time the comparison result COMP indicating that the differential signal is out of the voltage range is output. The counting unit 310 generates a detection signal DET indicating the detection result of the address event from the count value and supplies it to the transfer unit 380.

　転送部３８０は、検出信号ＤＥＴを転送し、転送後にリセット信号ＲＳＴを計数部３１０に供給して計数値を初期値に制御するものである。この転送部３８０は、アドレスイベントが検出された際に、検出信号ＤＥＴの転送を要求するリクエストをアービタ２１３に供給する。そして、リクエストに対する応答を受け取ると転送部３８０は、検出信号を信号処理部２１２に供給し、リセット信号ＲＳＴを計数部３１０に供給する。 The transfer unit 380 transfers the detection signal DET, supplies the reset signal RST to the counting unit 310 after the transfer, and controls the count value to the initial value. The transfer unit 380 supplies a request for transfer of the detection signal DET to the arbiter 213 when an address event is detected. Then, when receiving the response to the request, the transfer unit 380 supplies the detection signal to the signal processing unit 212 and the reset signal RST to the counting unit 310.

　初期化制御部３９０は、比較結果ＣＯＭＰにより計数値が計数されるたびにオートゼロ信号ＸＡＺを電圧比較部４００に供給して微分信号を初期値に制御するものである。 The initialization control unit 390 supplies the auto-zero signal XAZ to the voltage comparison unit 400 every time the count value is counted by the comparison result COMP to control the differential signal to the initial value.

　［電圧比較部の構成例］
　図５は、本技術の第１の実施の形態における電圧比較部４００の一構成例を示す回路図である。この電圧比較部４００は、対数応答部４１０、バッファ４２０、微分回路４３０およびコンパレータ４４０を備える。 [Configuration Example of Voltage Comparator]
FIG. 5 is a circuit diagram showing a configuration example of the voltage comparison unit 400 according to the first embodiment of the present technology. The voltage comparison section 400 includes a logarithmic response section 410, a buffer 420, a differentiating circuit 430, and a comparator 440.

　対数応答部４１０は、光電変換により光電流を生成し、その光電流を対数的に電圧に変換するものである。この対数応答部４１０は、光電変換素子４１１と電流電圧変換部４１６とを備える。 The logarithmic response unit 410 generates a photocurrent by photoelectric conversion and logarithmically converts the photocurrent into a voltage. The logarithmic response unit 410 includes a photoelectric conversion element 411 and a current / voltage conversion unit 416.

　光電変換素子４１１は、入射光に対する光電変換により光電流を生成するものである。電流電圧変換部４１６は、光電流を画素電圧Ｖｐに対数的に変換するものである。この電流電圧変換部４１６は、Ｎ型トランジスタ４１２および４１５と、コンデンサ４１３と、Ｐ型トランジスタ４１４とを備える。Ｎ型トランジスタ４１２、Ｐ型トランジスタ４１４およびＮ型トランジスタ４１５として、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。 The photoelectric conversion element 411 generates photoelectric current by photoelectric conversion of incident light. The current-voltage converter 416 logarithmically converts the photocurrent into the pixel voltage Vp. The current-voltage converter 416 includes N-

type transistors

412 and 415, a capacitor 413, and a P-type transistor 414. As the N-type transistor 412, the P-type transistor 414, and the N-type transistor 415, for example, a MOS (Metal-Oxide-Semiconductor) transistor is used.

　Ｎ型トランジスタ４１２のソースは光電変換素子４１１のカソードに接続され、ドレインは電源端子に接続される。Ｐ型トランジスタ４１４およびＮ型トランジスタ４１５は、電源端子と所定の基準電位（接地電位など）の基準端子との間において、直列に接続される。また、Ｐ型トランジスタ４１４およびＮ型トランジスタ４１５の接続点は、Ｎ型トランジスタ４１２のゲートとバッファ４２０の入力端子とに接続される。Ｎ型トランジスタ４１２および光電変換素子４１１の接続点は、Ｎ型トランジスタ４１５のゲートに接続される。 The source of the N-type transistor 412 is connected to the cathode of the photoelectric conversion element 411, and the drain is connected to the power supply terminal. The P-type transistor 414 and the N-type transistor 415 are connected in series between the power supply terminal and the reference terminal of a predetermined reference potential (ground potential or the like). The connection point between the P-type transistor 414 and the N-type transistor 415 is connected to the gate of the N-type transistor 412 and the input terminal of the buffer 420. The connection point between the N-type transistor 412 and the photoelectric conversion element 411 is connected to the gate of the N-type transistor 415.

　また、Ｐ型トランジスタ４１４のゲートには、所定のバイアス電圧Ｖ_ｂｌｏｇが印加される。コンデンサ４１３は、Ｎ型トランジスタ４１２のゲートとＮ型トランジスタ４１５のゲートとの間に挿入される。 Further, a predetermined bias voltage V _blog is applied to the gate of the P-type transistor 414. The capacitor 413 is inserted between the gate of the N-type transistor 412 and the gate of the N-type transistor 415.

　また、例えば、光電変換素子４１１が受光チップ２０１に配置され、その後段の回路が回路チップ２０２に配置される。なお、受光チップ２０１および回路チップ２０２のそれぞれに配置する回路や素子は、この構成に限定されない。例えば、光電変換素子４１１と、Ｎ型トランジスタ４１２および４１５と、コンデンサ４１３とを受光チップ２０１に配置し、その後段の回路を回路チップ２０２に配置することもできる。 Further, for example, the photoelectric conversion element 411 is arranged on the light receiving chip 201, and the circuit at the subsequent stage is arranged on the circuit chip 202. It should be noted that the circuits and elements arranged in each of the light receiving chip 201 and the circuit chip 202 are not limited to this configuration. For example, the photoelectric conversion element 411, the N-

type transistors

412 and 415, and the capacitor 413 can be arranged in the light receiving chip 201, and the circuit at the subsequent stage can be arranged in the circuit chip 202.

　バッファ４２０は、入力された画素電圧を微分回路４３０に出力するものである。このバッファ４２０により、後段を駆動する駆動力を向上させることができる。また、バッファ４２０により、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。 The buffer 420 outputs the input pixel voltage to the differentiating circuit 430. With this buffer 420, the driving force for driving the subsequent stage can be improved. Further, the buffer 420 can ensure the isolation of noise associated with the switching operation in the subsequent stage.

　また、バッファ４２０は、Ｐ型トランジスタ４２１および４２２を備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。 The buffer 420 also includes P-

type transistors

421 and 422. For example, MOS transistors are used as these transistors.

　バッファ４２０において、Ｐ型トランジスタ４２１および４２２は、電源端子と基準電位の端子との間において直列に接続される。また、Ｐ型トランジスタ４２２のゲートは、対数応答部４１０に接続され、Ｐ型トランジスタ４２１および４２２の接続点は、微分回路４３０に接続される。Ｐ型トランジスタ４２１のゲートには、所定のバイアス電圧Ｖ_ｂｓｆが印加される。 In the buffer 420, P-

type transistors

421 and 422 are connected in series between the power supply terminal and the reference potential terminal. The gate of the P-type transistor 422 is connected to the logarithmic response unit 410, and the connection point of the P-

type transistors

421 and 422 is connected to the differentiating circuit 430. A predetermined bias voltage V _bsf is applied to the gate of the P-type transistor 421.

　微分回路４３０は、微分演算により画素電圧Ｖｐの変化量を求めるものである。この画素電圧Ｖｐの変化量は、光量の変化量を示す。微分回路４３０は、光量の変化量を示す微分信号Ｖｏｕｔをコンパレータ４４０に供給する。 The differentiating circuit 430 obtains the amount of change in the pixel voltage Vp by differentiating operation. The change amount of the pixel voltage Vp indicates the change amount of the light amount. The differentiating circuit 430 supplies the differential signal Vout indicating the amount of change in the light amount to the comparator 440.

　また、微分回路４３０は、コンデンサ４３１および４３４と、Ｐ型トランジスタ４３２および４３３と、Ｎ型トランジスタ４３５とを備える。微分回路４３０内のトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。 Also, the differentiating circuit 430 includes

capacitors

431 and 434, P-

type transistors

432 and 433, and an N-type transistor 435. For example, a MOS transistor is used as the transistor in the differentiating circuit 430.

　Ｐ型トランジスタ４３３およびＮ型トランジスタ４３５は、電源端子と基準電位の端子との間において直列に接続される。Ｎ型トランジスタ４３５のゲートには、所定のバイアス電圧Ｖ_{ｂｄｉｆｆ}が入力される。これらのトランジスタは、Ｐ型トランジスタ４３３のゲートを入力端子４９１とし、Ｐ型トランジスタ４３３およびＮ型トランジスタ４３５の接続点を出力端子４９２とする反転回路として機能する。 The P-type transistor 433 and the N-type transistor 435 are connected in series between the power supply terminal and the reference potential terminal. A predetermined bias voltage V _bdiff is input to the gate of the N-type transistor 435. These transistors function as an inverting circuit in which the gate of the P-type transistor 433 serves as the input terminal 491 and the connection point of the P-type transistor 433 and the N-type transistor 435 serves as the output terminal 492.

　コンデンサ４３１は、バッファ４２０と入力端子４９１との間に挿入される。このコンデンサ４３１は、バッファ４２０からの画素電圧Ｖｐの時間微分（言い換えれば、変化量）に応じた電流を入力端子４９１に供給する。また、コンデンサ４３４は、入力端子４９１と出力端子４９２との間に挿入される。 The capacitor 431 is inserted between the buffer 420 and the input terminal 491. The capacitor 431 supplies to the input terminal 491 a current according to the time differentiation (in other words, the amount of change) of the pixel voltage Vp from the buffer 420. Further, the capacitor 434 is inserted between the input terminal 491 and the output terminal 492.

　Ｐ型トランジスタ４３２は、初期化制御部３９０からのオートゼロ信号ＸＡＺに従って入力端子４９１と出力端子４９２との間の経路を開閉するものである。初期化制御部３９０は、例えば、計数値が計数されるたびにオートゼロ信号ＸＡＺをハイレベルからローレベルにして初期化を指示する。そして、Ｐ型トランジスタ４３２は、オートゼロ信号ＸＡＺに従ってオン状態に移行し、微分信号Ｖｏｕｔを初期値にする。 The P-type transistor 432 opens and closes the path between the input terminal 491 and the output terminal 492 according to the auto-zero signal XAZ from the initialization control unit 390. The initialization control unit 390 sets the auto-zero signal XAZ to a low level from a high level and instructs initialization, for example, every time the count value is counted. Then, the P-type transistor 432 shifts to the ON state according to the auto-zero signal XAZ, and sets the differential signal Vout to the initial value.

　コンパレータ４４０は、微分信号Ｖｏｕｔと一定の電圧範囲の境界を示す所定電圧（上限電圧や下限電圧）とを比較するものである。このコンパレータ４４０は、Ｐ型トランジスタ４４１および４４３とＮ型トランジスタ４４２および４４４とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。 The comparator 440 compares the differential signal Vout with a predetermined voltage (upper limit voltage or lower limit voltage) indicating the boundary of a certain voltage range. The comparator 440 includes P-

type transistors

441 and 443 and N-

type transistors

442 and 444. For example, MOS transistors are used as these transistors.

　コンパレータ４４０においてＰ型トランジスタ４４１およびＮ型トランジスタ４４２は、電源端子と基準端子との間において直列に接続され、Ｐ型トランジスタ４４３およびＮ型トランジスタ４４４も、電源端子と基準端子との間において直列に接続される。また、Ｐ型トランジスタ４４１および４４３のゲートは、微分回路４３０に接続される。Ｎ型トランジスタ４４２のゲートには上限電圧Ｖ_ｈｉｇｈが印加され、Ｎ型トランジスタ４４４のゲートには下限電圧Ｖ_ｌｏｗが印加される。 In the comparator 440, the P-type transistor 441 and the N-type transistor 442 are connected in series between the power supply terminal and the reference terminal, and the P-type transistor 443 and the N-type transistor 444 are also connected in series between the power supply terminal and the reference terminal. Connected. The gates of the P-

type transistors

441 and 443 are connected to the differentiating circuit 430. The upper limit voltage V _high is applied to the gate of the N-type transistor 442, and the lower limit voltage V _low is applied to the gate of the N-type transistor 444.

　Ｐ型トランジスタ４４１およびＮ型トランジスタ４４２の接続点は、計数部３１０に接続され、この接続点の電圧が上限電圧との比較結果ＣＯＭＰ＋として出力される。Ｐ型トランジスタ４４３およびＮ型トランジスタ４４４の接続点も、計数部３１０に接続され、この接続点の電圧が下限電圧との比較結果ＣＯＭＰ－として出力される。このような接続により、微分信号Ｖｏｕｔが上限電圧Ｖ_ｈｉｇｈより高い場合にコンパレータ４４０は、ハイレベルの比較結果ＣＯＭＰ＋を出力し、微分信号Ｖｏｕｔが下限電圧Ｖ_ｌｏｗより低い場合にローレベルの比較結果ＣＯＭＰ－を出力する。比較結果ＣＯＭＰは、これらの比較結果ＣＯＭＰ＋およびＣＯＭＰ－からなる信号である。 The connection point of the P-type transistor 441 and the N-type transistor 442 is connected to the counting unit 310, and the voltage at this connection point is output as the comparison result COMP + with the upper limit voltage. The connection point of the P-type transistor 443 and the N-type transistor 444 is also connected to the counting unit 310, and the voltage at this connection point is output as the comparison result COMP- with the lower limit voltage. With such a connection, the comparator 440 outputs the high level comparison result COMP + when the differential signal Vout is higher than the upper limit voltage V _high , and the low level comparison result COMP when the differential signal Vout is lower than the lower limit voltage V _low. -Is output. The comparison result COMP is a signal including these comparison results COMP + and COMP−.

　なお、コンパレータ４４０は、上限電圧および下限電圧の両方を、微分信号Ｖｏｕｔと比較しているが、一方のみを微分信号Ｖｏｕｔと比較してもよい。この場合には、不要なトランジスタを削減することができる。例えば、上限電圧とのみ比較する際には、Ｐ型トランジスタ４４１およびＮ型トランジスタ４４２のみが配置される。 Although the comparator 440 compares both the upper limit voltage and the lower limit voltage with the differential signal Vout, only one of them may be compared with the differential signal Vout. In this case, unnecessary transistors can be eliminated. For example, when comparing only with the upper limit voltage, only the P-type transistor 441 and the N-type transistor 442 are arranged.

　図６は、本技術の第１の実施の形態におけるコンパレータ４４０の入出力特性の一例を示すグラフである。同図における縦軸は、コンパレータ４４０の出力信号（比較結果ＣＯＭＰ＋またはＣＯＭＰ－）のレベルを示し、横軸はコンパレータ４４０の入力信号（微分信号）のレベルを示す。また、実線は、比較結果ＣＯＭＰ＋の軌跡を示し、一点鎖線は、比較結果ＣＯＭＰ－の軌跡を示す。 FIG. 6 is a graph showing an example of the input / output characteristics of the comparator 440 according to the first embodiment of the present technology. In the figure, the vertical axis represents the level of the output signal (comparison result COMP + or COMP-) of the comparator 440, and the horizontal axis represents the level of the input signal (differential signal) of the comparator 440. The solid line shows the locus of the comparison result COMP +, and the alternate long and short dash line shows the locus of the comparison result COMP-.

　微分信号が「０」レベルのときの光量を基準とし、その基準に対する正の光量差（変動量）が上限電圧Ｖ_ｈｉｇｈに対応する値を超えると、比較結果ＣＯＭＰ＋はローレベルからハイレベルに変化する。この上限電圧Ｖ_ｈｉｇｈに対応する変化量を以下、「単位変化量（＋）」と称する。一方、基準に対する負の光量差が下限電圧Ｖ_ｌｏｗに対応する値を下回ると、比較結果ＣＯＭＰ－はハイレベルからローレベルに変化する。この下限電圧Ｖ_ｌｏｗに対応する変化量を以下、「単位変化量（－）」と称する。 If the positive light amount difference (variation amount) relative to the reference when the differential signal is at the “0” level exceeds the value corresponding to the upper limit voltage V _high , the comparison result COMP + changes from the low level to the high level. To do. The amount of change corresponding to this upper limit voltage V _high will be referred to as “unit change amount (+)” below. On the other hand, when the negative light amount difference from the reference falls below the value corresponding to the lower limit voltage V _low , the comparison result COMP− changes from the high level to the low level. Hereinafter, the amount of change corresponding to the lower limit voltage V _low will be referred to as “unit change amount (−)”.

　［計数部の構成例］
　図７は、本技術の第１の実施の形態における計数部３１０の一構成例を示すブロック図である。この計数部３１０は、上限側カウンタ３２０および下限側カウンタ３３０を備える。上限側カウンタ３２０および下限側カウンタ３３０として、例えば、バイナリカウンタが用いられる。また、制御回路２１１からの制御信号ＳＷは、上限側のＮ（Ｎは、整数）ビットの制御信号ＳＷ＋と下限側のＮ（Ｎは、整数）ビットの制御信号ＳＷ－とを含む。これらのうち、制御信号ＳＷ＋は上限側カウンタ３２０に入力され、制御信号ＳＷ－は下限側カウンタ３３０に入力される。 [Configuration Example of Counting Unit]
FIG. 7 is a block diagram showing a configuration example of the counting unit 310 according to the first embodiment of the present technology. The counting unit 310 includes an upper limit counter 320 and a lower limit counter 330. For example, a binary counter is used as the upper limit counter 320 and the lower limit counter 330. The control signal SW from the control circuit 211 includes an upper limit N (N is an integer) bit control signal SW + and a lower limit N (N is an integer) bit control signal SW−. Of these, the control signal SW + is input to the upper limit counter 320, and the control signal SW− is input to the lower limit counter 330.

　なお、上限側カウンタ３２０および下限側カウンタ３３０として、バイナリカウンタ以外のカウンタ（ジョンソンカウンタやグレイコードカウンタなど）を用いることもできる。また、ＬＦＳＲ（Linear Feedback Shift Register）や、ラッチおよび加算器などにより、上限側カウンタ３２０および下限側カウンタ３３０を実現することもできる。 Incidentally, as the upper limit counter 320 and the lower limit counter 330, counters other than the binary counter (Johnson counter, Gray code counter, etc.) can be used. Further, the upper limit counter 320 and the lower limit counter 330 can be realized by an LFSR (Linear Feedback Shift Register), a latch, an adder, and the like.

　上限側カウンタ３２０は、微分信号Ｖｏｕｔが上限電圧Ｖ_ｈｉｇｈより高いときの値（例えば、ハイレベル）の比較結果ＣＯＭＰ＋が出力されるたびに計数値を計数（例えば、１つ増分）するものである。また、上限側カウンタ３２０は、計数値を示すＮビットのうち第ｎ（ｎは、０乃至Ｎ－１の整数）桁のビットを、制御信号ＳＷ＋に従って選択し、検出信号ＤＥＴ＋として転送部３８０に出力する。 The upper limit counter 320 counts (for example, increments by 1) each time the comparison result COMP + of the value (for example, high level) when the differential signal Vout is higher than the upper limit voltage V _high is output. .. In addition, the upper limit counter 320 selects the bit of the n-th (n is an integer of 0 to N−1) digit among the N bits indicating the count value according to the control signal SW +, and outputs it to the transfer unit 380 as the detection signal DET +. Output.

　ここで、上述したように光量の変化量が単位変化量（＋）を超えるたびに、ハイレベルの比較結果ＣＯＭＰ＋が出力され、計数値が計数される。その計数値を示すＮビットのうち第ｎ桁は、バイナリカウンタの場合、計数値が２^ｎとなったときにハイレベルになる。したがって、この第ｎ桁のビットは、光量の変化量が、単位変化量（＋）×２^ｎを超えるか否かを示す。この単位変化量（＋）×２^ｎを上限閾値として設定した場合、第ｎ桁のビット（検出信号ＤＥＴ＋）は、光量の変化量が上限閾値を超えるか否か（言い換えれば、オンイベントの有無）を示す。 Here, as described above, every time the amount of change in the light amount exceeds the unit change amount (+), the high-level comparison result COMP + is output and the count value is counted. In the case of a binary counter, the n-th digit of the N bits indicating the count value becomes high level when the count value becomes 2 ⁿ . Therefore, the bit of the n-th digit indicates whether or not the change amount of the light amount exceeds the unit change amount (+) × 2 ⁿ . When this unit change amount (+) × 2 ⁿ is set as the upper limit threshold, the bit of the nth digit (detection signal DET +) indicates whether or not the change amount of the light amount exceeds the upper limit threshold (in other words, whether or not there is an on event). ) Is shown.

　下限側カウンタ３３０は、微分信号Ｖｏｕｔが下限電圧Ｖ_ｌｏｗより低いときの値（例えば、ローレベル）の比較結果ＣＯＭＰ－が出力されるたびに計数値を計数（例えば、１つ増分）するものである。また、下限側カウンタ３３０は、計数値を示すＮビットのうち第ｎ桁のビットを、制御信号ＳＷ－に従って選択し、検出信号ＤＥＴ－として転送部３８０に出力する。 The lower limit counter 330 counts (for example, increments by 1) each time a comparison result COMP-of a value (for example, low level) when the differential signal Vout is lower than the lower limit voltage V _low is output. is there. Further, the lower limit counter 330 selects the bit of the n-th digit among the N bits indicating the count value according to the control signal SW-, and outputs it to the transfer unit 380 as the detection signal DET-.

　下限側カウンタ３３０において、第ｎ桁のビット（検出信号ＤＥＴ－）は、光量の変化量が下限閾値を下回るか否か（言い換えれば、オフイベントの有無）を示す。 In the lower limit side counter 330, the bit of the nth digit (detection signal DET−) indicates whether or not the amount of change in the light amount is below the lower limit threshold (in other words, whether or not there is an off event).

　また、上限側カウンタ３２０および下限側カウンタ３３０のそれぞれの計数値は、転送部３８０からのリセット信号ＲＳＴにより、初期値（例えば、「０」）に初期化される。 Also, the count values of the upper limit counter 320 and the lower limit counter 330 are initialized to initial values (for example, “0”) by the reset signal RST from the transfer unit 380.

　なお、上限側カウンタ３２０および下限側カウンタ３３０の両方を配置する構成としているが、これらの一方のみを配置してもよい。例えば、オンイベントのみを検出する際には、下限側カウンタ３３０が不要となる。 Although both the upper limit counter 320 and the lower limit counter 330 are arranged, only one of them may be arranged. For example, the lower limit counter 330 is not necessary when only the on event is detected.

　また、上限側カウンタ３２０および下限側カウンタ３３０は、両方とも第ｎ桁を検出信号として出力しているが、互いに異なる桁を出力することもできる。例えば、上限側カウンタ３２０が、第３桁を検出信号ＤＥＴ＋として出力する一方で下限側カウンタ３３０が第２桁を検出信号ＤＥＴ＋として出力することもできる。 The upper limit counter 320 and the lower limit counter 330 both output the n-th digit as a detection signal, but they can also output different digits. For example, the upper limit counter 320 may output the third digit as the detection signal DET +, while the lower limit counter 330 may output the second digit as the detection signal DET +.

　また、上限側カウンタ３２０および下限側カウンタ３３０は、計数値を１つ増分（すなわち、インクリメント）しているが、増分値を２以上とすることもできる。また、これらのカウンタは、逆に計数値を減分することもできる。 Also, although the upper limit counter 320 and the lower limit counter 330 increment (ie, increment) the count value by one, the increment value can be two or more. Further, these counters can also decrement the count value.

　［カウンタの構成例］
　図８は、本技術の第１の実施の形態における上限側カウンタ３２０および下限側カウンタ３３０の一構成例を示すブロック図である。同図におけるａは、上限側カウンタ３２０の一構成例を示すブロック図であり、同図におけるｂは、下限側カウンタ３３０の一構成例を示すブロック図である。 [Counter configuration example]
FIG. 8 is a block diagram showing a configuration example of the upper limit counter 320 and the lower limit counter 330 according to the first embodiment of the present technology. In the figure, a is a block diagram showing one configuration example of the upper limit counter 320, and b in the figure is a block diagram showing one configuration example of the lower limit counter 330.

　上限側カウンタ３２０は、第０桁出力部３２１、第１桁出力部３２２および第２桁出力部３２３などのＮ個の第ｎ桁出力部と、スイッチ３２４、３２５および３２６などのＮ個のスイッチとを備える。また、制御回路２１１からの制御信号ＳＷ＋は、制御信号ＳＷ１＋、ＳＷ２＋およびＳＷ４＋などのＮ個の制御信号ＳＷ２^ｎ＋を含む。これらの制御信号は、Ｎ桁のいずれかの出力を指示する信号であり、例えば、Ｎ個のうち出力対象の桁に対応する制御信号のみがハイレベルに設定され、残りの制御信号がローレベルに設定される。 The upper limit counter 320 includes N n-th digit output units such as the 0-th digit output unit 321, the first digit output unit 322, and the second digit output unit 323, and N switches such as the

switches

324, 325, and 326. With. Further, the control signal SW + from the control circuit 211 includes N control signals SW2 ⁿ + such as the control signals SW1 +, SW2 + and SW4 +. These control signals are signals for instructing the output of any one of N digits. For example, only the control signal corresponding to the digit to be output out of N is set to the high level and the remaining control signals are set to the low level. Is set to.

　第０桁出力部３２１は、上限側カウンタ３２０の計数値を示すビット列のＬＳＢ（Least Significant Bit）、言い換えれば第０桁を出力するものである。この第０桁出力部３２１は、例えば、トグルフリップフロップにより実現され、比較結果ＣＯＭＰ＋が立ち下がるたびに保持値を反転し、保持値を第０桁として第１桁出力部３２２およびスイッチ３２４に出力する。 The 0th digit output unit 321 outputs the LSB (Least Significant Bit) of the bit string indicating the count value of the upper limit counter 320, in other words, the 0th digit. The 0th digit output unit 321 is realized by, for example, a toggle flip-flop, inverts the held value every time the comparison result COMP + falls, and outputs the held value to the 1st digit output unit 322 and the switch 324 as the 0th digit. To do.

　第１桁出力部３２２は、計数値を示すビット列の第１桁を出力するものである。この第１桁出力部３２２は、例えば、トグルフリップフロップにより実現され、第０桁が立ち下がるたびに保持値を反転し、保持値を第１桁として第２桁出力部３２３およびスイッチ３２５に出力する。 The first digit output unit 322 outputs the first digit of the bit string indicating the count value. The first digit output unit 322 is realized by, for example, a toggle flip-flop, inverts the held value every time the 0th digit falls, and outputs the held value as the first digit to the second digit output unit 323 and the switch 325. To do.

　第２桁出力部３２３は、計数値を示すビット列の第２桁を出力するものである。この第２桁出力部３２３は、例えば、トグルフリップフロップにより実現され、第１桁が立ち下がるたびに保持値を反転し、保持値を第２桁として出力する。 The second digit output unit 323 outputs the second digit of the bit string indicating the count value. The second digit output unit 323 is realized by, for example, a toggle flip-flop, inverts the held value every time the first digit falls, and outputs the held value as the second digit.

　スイッチ３２４は、制御信号ＳＷ１＋がハイレベルである場合に第０桁を検出信号ＤＥＴ＋として転送部３８０に出力するものである。 The switch 324 outputs the 0th digit as a detection signal DET + to the transfer unit 380 when the control signal SW1 + is at a high level.

　スイッチ３２５は、制御信号ＳＷ２＋がハイレベルである場合に第１桁を検出信号ＤＥＴ＋として転送部３８０に出力するものである。 The switch 325 outputs the first digit to the transfer unit 380 as the detection signal DET + when the control signal SW2 + is at a high level.

　スイッチ３２６は、制御信号ＳＷ４＋がハイレベルである場合に第２桁を検出信号ＤＥＴ＋として転送部３８０に出力するものである。 The switch 326 outputs the second digit to the transfer unit 380 as the detection signal DET + when the control signal SW4 + is at the high level.

　３桁以降の第ｎ桁出力部およびスイッチの構成は、第２桁までと同様である。上述の構成により、上限側カウンタ３２０は、制御信号ＳＷ２^ｎ＋に従って、Ｎビットのうち第ｎ桁を検出信号ＤＥＴ＋として出力する。 The configurations of the n-th digit output section and the switches after the third digit are the same as those up to the second digit. With the above configuration, the upper limit counter 320 outputs the n-th digit of N bits as the detection signal DET + according to the control signal SW2 ⁿ +.

　この検出信号ＤＥＴ＋は、光量の変化量が単位変化量（＋）×２^ｎの上限閾値を超えるか否かを示す。また、上限閾値は、デジタルの制御信号ＳＷ＋により変更することができる。 This detection signal DET + indicates whether or not the change amount of the light amount exceeds the upper limit threshold value of the unit change amount (+) × 2 ⁿ . Further, the upper limit threshold can be changed by the digital control signal SW +.

　ここで、一般的なＤＶＳでは、計数部３１０は配置されず、コンパレータの比較結果ＣＯＭＰがそのまま検出信号ＤＥＴとして出力される。この構成では、上限閾値がアナログの上限電圧Ｖ_ｈｉｇｈに対応する。そして、その閾値を変更するには、上限電圧Ｖ_ｈｉｇｈを増減する必要がある。しかし、アナログの電圧を増減すると、増減後の電圧が安定するまでに一定の時間を要し、閾値の調整が完了するまでの時間が長くなる。 Here, in a general DVS, the counting unit 310 is not arranged, and the comparison result COMP of the comparator is output as it is as the detection signal DET. In this configuration, the upper limit threshold corresponds to the analog upper limit voltage V _high . Then, in order to change the threshold value, it is necessary to increase or decrease the upper limit voltage V _high . However, when the analog voltage is increased / decreased, it takes a certain period of time for the increased / decreased voltage to stabilize, and the adjustment of the threshold value takes longer.

　これに対して、計数部３１０を設ける構成では、デジタルの制御信号ＳＷ＋により上限閾値を変更することができる。このため、アナログの電圧を増減する場合と比較して、閾値の調整に要する時間を短くすることができる。下限閾値についても同様である。 On the other hand, in the configuration in which the counting unit 310 is provided, the upper limit threshold can be changed by the digital control signal SW +. Therefore, the time required to adjust the threshold value can be shortened as compared with the case where the analog voltage is increased or decreased. The same applies to the lower threshold.

　また、アナログの電圧を増減するには、ＤＡＣ（Digital to Analog Converter）などのアナログ回路を動作させる必要があり、デジタル回路を動作させる場合よりも消費電力が大きくなる。これに対して、計数部３１０を設ける構成では、デジタルの制御回路２１１や計数部３１０を動作させればよいため、アナログの電圧を増減する場合と比較して消費電力が小さくなる。 Moreover, in order to increase or decrease the analog voltage, it is necessary to operate an analog circuit such as a DAC (Digital to Analog Converter), which consumes more power than when operating a digital circuit. On the other hand, in the configuration in which the counting unit 310 is provided, it is sufficient to operate the digital control circuit 211 and the counting unit 310, so that the power consumption is smaller than that in the case where the analog voltage is increased or decreased.

　下限側カウンタ３３０は、第０桁出力部３３１、第１桁出力部３３２および第２桁出力部３３３などのＮ個の第ｎ桁出力部と、スイッチ３３４、３３５および３３６などのＮ個のスイッチとを備える。これらの構成は、上限側カウンタ３２０と同様である。 The lower limit counter 330 includes N-th n-th digit output units such as the 0-th digit output unit 331, the first-digit output unit 332, and the second-digit output unit 333, and N switches such as the

switches

334, 335, and 336. With. These configurations are similar to those of the upper limit counter 320.

　図９は、本技術の第１の実施の形態における光量の変化量と計数値との関係の一例を示すグラフである。同図における縦軸は、上限側の計数値を示し、横軸は、光量の変化量を示す。 FIG. 9 is a graph showing an example of the relationship between the amount of change in light amount and the count value according to the first embodiment of the present technology. In the figure, the vertical axis represents the count value on the upper limit side, and the horizontal axis represents the change amount of the light amount.

　光量の変化量が単位変化量（＋）を超えるたびに上限側カウンタ３２０は、計数値をカウントアップする。また、上限側カウンタ３２０は、第ｎ桁のビットを検出信号ＤＥＴ＋として出力する。上限側カウンタ３２０をバイナリカウンタとし、単位変化量（＋）×２^ｎの積算変化量を上限閾値とした場合、第ｎ桁のビット（検出信号ＤＥＴ＋）は、光量の変化量が上限閾値を超えるか否か（言い換えれば、オンイベントの有無）を示す。上述したように、この上限閾値は、可変であり、制御信号ＳＷ＋により容易に変更することができる。オフイベントの検出に関しても同様に、下限閾値を容易に変更することができる。 The upper limit counter 320 counts up the count value each time the change amount of the light amount exceeds the unit change amount (+). Further, the upper limit counter 320 outputs the bit of the nth digit as the detection signal DET +. When the upper limit counter 320 is a binary counter and the integrated change amount of the unit change amount (+) × 2 ⁿ is the upper limit threshold value, the change amount of the light amount of the bit of the nth digit (detection signal DET +) exceeds the upper limit threshold value. It indicates whether or not (in other words, the presence or absence of an on event). As described above, this upper limit threshold value is variable and can be easily changed by the control signal SW +. Similarly, regarding the detection of the off event, the lower limit threshold value can be easily changed.

　図１０は、本技術の第１の実施の形態における初期化制御部３９０の一構成例を示す回路図である。この初期化制御部３９０は、遅延部３９１および３９２と、ＸＯＲ（排他的論理和）ゲート３９３および３９４とを備える。 FIG. 10 is a circuit diagram showing a configuration example of the initialization control unit 390 according to the first embodiment of the present technology. The initialization control unit 390 includes

delay units

391 and 392, and XOR (exclusive OR)

gates

393 and 394.

　遅延部３９１は、コンパレータ４４０からの比較結果ＣＯＭＰ＋を遅延させるものである。この遅延部３９１は、遅延した信号をＸＯＲゲート３９３に供給する。遅延部３９２は、コンパレータ４４０からの比較結果ＣＯＭＰ－を遅延させるものである。この遅延部３９１は、遅延した信号をＸＯＲゲート３９４に供給する。 The delay unit 391 delays the comparison result COMP + from the comparator 440. The delay unit 391 supplies the delayed signal to the XOR gate 393. The delay unit 392 delays the comparison result COMP- from the comparator 440. The delay unit 391 supplies the delayed signal to the XOR gate 394.

　ＸＯＲゲート３９３は、遅延前後の比較結果ＣＯＭＰ＋の排他的論理和を生成するものである。ＸＯＲゲート３９４は、遅延前後の比較結果ＣＯＭＰ－の排他的論理和を生成するものである。これらのＸＯＲゲート３９３および３９４によりパルス信号が生成される。このパルス信号は、オートゼロ信号ＸＡＺとして微分回路４３０に出力される。 The XOR gate 393 generates the exclusive OR of the comparison result COMP + before and after the delay. The XOR gate 394 generates an exclusive OR of the comparison result COMP- before and after the delay. A pulse signal is generated by these

XOR gates

393 and 394. This pulse signal is output to the differentiating circuit 430 as the auto-zero signal XAZ.

　なお、初期化制御部３９０は、比較結果ＣＯＭＰ＋やＣＯＭＰ－からオートゼロ信号ＸＡＺを生成しているが、この構成に限定されない。例えば、図１１に例示するように、初期化制御部３９０は、上限側カウンタ３２０や下限側カウンタ３３０のＬＳＢからオートゼロ信号ＸＡＺを生成することもできる。このようにＬＳＢの変化の検出により、確実にカウントした際に初期化を行うことができる。 The initialization control unit 390 generates the auto-zero signal XAZ from the comparison results COMP + and COMP-, but the configuration is not limited to this. For example, as illustrated in FIG. 11, the initialization control unit 390 can also generate the auto-zero signal XAZ from the LSBs of the upper limit counter 320 and the lower limit counter 330. In this way, by detecting the change in the LSB, it is possible to perform the initialization when the count is reliably performed.

　あるいは、図１２に例示するように、初期化制御部３９０は、上限側カウンタ３２０や下限側カウンタ３３０の複数の桁からからオートゼロ信号ＸＡＺを生成することもできる。例えば、上限側カウンタ３２０や下限側カウンタ３３０として、２ビットのジョンソンカウンタを用いる場合、計数値は、２進数で「００」、「０１」、「１１」および「１０」の順に計数される。このため、ＬＳＢだけでは、カウントの開始を検出することができない。この場合に初期化制御部３９０は、０桁目と１桁目を参照し、それらの組合せが「０１」となった際に初期化を行えばよい。 Alternatively, as illustrated in FIG. 12, the initialization control unit 390 may generate the auto-zero signal XAZ from a plurality of digits of the upper limit counter 320 and the lower limit counter 330. For example, when a 2-bit Johnson counter is used as the upper limit counter 320 and the lower limit counter 330, the count value is counted in binary order of “00”, “01”, “11” and “10”. Therefore, the LSB alone cannot detect the start of counting. In this case, the initialization control unit 390 may refer to the 0th digit and the 1st digit and perform initialization when the combination of them becomes "01".

　［撮像装置の動作例］
　図１３は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行された際に開始される。 [Operation example of imaging device]
FIG. 13 is a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for detecting an address event is executed.

　固体撮像素子２００は、計数部３１０の計数値を初期化し（ステップＳ９０１）、微分回路４３０を初期化する（ステップＳ９０２）。そして、コンパレータ４４０は、微分信号Ｖｏｕｔが、下限電圧Ｖ_ｌｏｗから上限電圧Ｖ_ｈｉｇｈまでの電圧範囲外であるか否かを判断する（ステップＳ９０３）。微分信号Ｖｏｕｔが電圧範囲内である場合（ステップＳ９０３：Ｎｏ）、コンパレータ４４０は、ステップＳ９０３を繰り返す。 The solid-state imaging device 200 initializes the count value of the counting unit 310 (step S901) and initializes the differentiating circuit 430 (step S902). Then, the comparator 440 determines whether or not the differential signal Vout is outside the voltage range from the lower limit voltage V _low to the upper limit voltage V _high (step S903). When the differential signal Vout is within the voltage range (step S903: No), the comparator 440 repeats step S903.

　一方、微分信号Ｖｏｕｔが電圧範囲外である場合（ステップＳ９０３：Ｙｅｓ）、計数部３１０は、計数値をカウントアップし（ステップＳ９０４）、上限側または下限側で計数値が２^ｎ以上であるか否かを判断する（ステップＳ９０５）。計数値が２^ｎ未満である場合（ステップＳ９０５：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返し実行する。 On the other hand, when the differential signal Vout is out of the voltage range (step S903: Yes), the counting unit 310 counts up the count value (step S904), and whether the count value is 2 ⁿ or more on the upper limit side or the lower limit side. It is determined whether or not (step S905). When the count value is less than 2 ⁿ (step S905: No), the solid-state imaging device 200 repeatedly executes step S902 and subsequent steps.

　計数値が２^ｎ以上である場合（ステップＳ９０５：Ｙｅｓ）、計数部３１０は、アドレスイベントを検出し（ステップＳ９０６）、転送部３８０は、検出信号を転送する（ステップＳ９０７）。ステップＳ９０７の後に、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。 When the count value is 2 ⁿ or more (step S905: Yes), the counting unit 310 detects the address event (step S906), and the transfer unit 380 transfers the detection signal (step S907). After step S907, the solid-state imaging device 200 repeatedly executes step S901 and subsequent steps.

　このように、本技術の第１の実施の形態によれば、比較結果ＣＯＭＰに基づいて計数部３１０が計数値を計数し、計数値の第ｎ桁を検出信号として出力するため、閾値に対応する２^ｎをデジタルの制御信号ＳＷにより調整することができる。これにより、閾値をアナログの電圧により調整する場合と比較して、調整に要する時間を短くすることができる。 As described above, according to the first embodiment of the present technology, the counting unit 310 counts the count value based on the comparison result COMP and outputs the n-th digit of the count value as the detection signal, which corresponds to the threshold value. 2 ⁿ can be adjusted by the digital control signal SW. As a result, the time required for the adjustment can be shortened as compared with the case where the threshold value is adjusted by the analog voltage.

　［第１の変形例］
　上述の第１の実施の形態では、コンパレータ４４０は、上限電圧および下限電圧の両方を、微分信号Ｖｏｕｔと比較していたが、可変電圧と微分信号Ｖｏｕｔとを比較することもできる。この第１の実施の形態の第１の変形例のコンパレータ４４０は、可変電圧と微分信号Ｖｏｕｔとを比較する点において第１の実施の形態と異なる。 [First Modification]
In the first embodiment described above, the comparator 440 compares both the upper limit voltage and the lower limit voltage with the differential signal Vout, but it is also possible to compare the variable voltage with the differential signal Vout. The comparator 440 of the first modified example of the first embodiment is different from that of the first embodiment in that a variable voltage is compared with a differential signal Vout.

　図１４は、本技術の第１の実施の形態の第１の変形例における電圧比較部４００と制御回路２１１の制御例とを示す図である。同図におけるａは、第１の実施の形態の第１の変形例における電圧比較部４００の一構成例を示す回路図である。同図におけるｂは、第１の実施の形態の第１の変形例における制御回路２１１による制御例を示す図である。 FIG. 14 is a diagram showing a control example of the voltage comparison unit 400 and the control circuit 211 in the first modified example of the first embodiment of the present technology. In the figure, a is a circuit diagram showing a configuration example of the voltage comparison unit 400 in the first modification of the first embodiment. B in the same figure is a diagram showing an example of control by the control circuit 211 in the first modification of the first embodiment.

　同図におけるａに例示するように、第１の変形例の電圧比較部４００において、コンパレータ４４０には、Ｐ型トランジスタ４４３およびＮ型トランジスタ４４４が設けられない。また、コンパレータ４４０には、上限電圧および下限電圧の代わりに、閾値電圧として、可変電圧Ｖｂが入力される。可変電圧Ｖｂは、例えば、制御回路２１１により生成される。コンパレータ４４０は、可変電圧Ｖｂとの比較結果ＣＯＭＰを計数部３１０に出力する。 As illustrated in a in the figure, in the voltage comparison unit 400 of the first modification, the comparator 440 does not include the P-type transistor 443 and the N-type transistor 444. Further, the variable voltage Vb is input to the comparator 440 as a threshold voltage instead of the upper limit voltage and the lower limit voltage. The variable voltage Vb is generated by the control circuit 211, for example. The comparator 440 outputs the comparison result COMP with the variable voltage Vb to the counting unit 310.

　また、同図におけるｂに例示するように、可変電圧Ｖｂの値は、制御回路２１１により、上限電圧Ｖ_ｈｉｇｈと下限電圧Ｖ_ｌｏｗとのいずれかに時分割で異なる値に制御される。また、制御回路２１１は、可変電圧Ｖｂが上限電圧Ｖ_ｈｉｇｈと下限電圧Ｖ_ｌｏｗとのいずれであるかを示す極性信号Ｖ_{ｐｏｌａｒｉｔｙ}を生成し、計数部３１０に供給する。例えば、可変電圧Ｖｂが上限電圧Ｖ_ｈｉｇｈである際に、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}にハイレベル（電源電圧ＶＤＤなど）が設定される。一方、可変電圧Ｖｂが下限電圧Ｖ_ｌｏｗである際に、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}にローレベル（接地電圧ＧＮＤなど）が設定される。 Further, as illustrated in b in the same figure, the value of the variable voltage Vb is controlled by the control circuit 211 to be a different value in a time division manner between the upper limit voltage V _high and the lower limit voltage V _low . The control circuit 211 also generates a polarity signal V _polarity indicating whether the variable voltage Vb is the upper limit voltage V _high or the lower limit voltage V _low, and supplies the polarity signal V _polarity to the counting unit 310. For example, when the variable voltage Vb is the upper limit voltage V _high , the polarity signal V _polarity is set to a high level (power supply voltage VDD or the like). On the other hand, when the variable voltage Vb is the lower limit voltage V _low , the polarity signal V _polarity is set to a low level (ground voltage GND or the like).

　図１５は、本技術の第１の実施の形態の第１の変形例における計数部３１０の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例の計数部３１０は、スイッチ３１１および３１２をさらに備える点において第１の実施の形態と異なる。 FIG. 15 is a block diagram showing a configuration example of the counting unit 310 in the first modified example of the first embodiment of the present technology. The counting unit 310 of the first modification of the first embodiment differs from that of the first embodiment in that it further includes

switches

311 and 312.

　スイッチ３１１は、制御回路２１１からの極性信号Ｖ_{ｐｏｌａｒｉｔｙ}に従って、電圧比較部４００と、上限側カウンタ３２０との間の経路を開閉するものである。スイッチ３１２は、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}に従って、電圧比較部４００と、下限側カウンタ３３０との間の経路を開閉するものである。極性信号Ｖ_{ｐｏｌａｒｉｔｙ}が、ハイレベル（すなわち、可変電圧Ｖｂが上限電圧Ｖ_ｈｉｇｈ）である際にスイッチ３１１が閉状態となり、スイッチ３１２が開状態となる。一方、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}が、ローレベル（すなわち、可変電圧Ｖｂが下限電圧Ｖ_ｌｏｗ）である際にスイッチ３１１が開状態となり、スイッチ３１２が閉状態となる。なお、スイッチ３１１は、特許請求の範囲に記載の上限側スイッチの一例であり、スイッチ３１２は、特許請求の範囲に記載の下限側スイッチの一例である。 The switch 311 opens and closes the path between the voltage comparison unit 400 and the upper limit counter 320 according to the polarity signal V _polarity from the control circuit 211. The switch 312 opens and closes the path between the voltage comparison unit 400 and the lower limit counter 330 according to the polarity signal V _polarity . When the polarity signal V _polarity is at a high level (that is, the variable voltage Vb is the upper limit voltage V _high ), the switch 311 is closed and the switch 312 is opened. On the other hand, when the polarity signal V _polarity is at a low level (that is, the variable voltage Vb is the lower limit voltage V _low ), the switch 311 is opened and the switch 312 is closed. The switch 311 is an example of the upper limit switch described in the claims, and the switch 312 is an example of the lower limit switch described in the claims.

　このように、本技術の第１の実施の形態の第１の変形例によれば、コンパレータ４４０は、可変電圧と微分信号Ｖｏｕｔとを比較するため、コンパレータ４４０内のトランジスタを削減することができる。 As described above, according to the first modification of the first embodiment of the present technology, the comparator 440 compares the variable voltage with the differential signal Vout, so that the number of transistors in the comparator 440 can be reduced. ..

　［第２の変形例］
　上述の第１の実施の形態では、画素３００ごとに計数部３１０を配置していたが、画素数が多くなるほど、計数部３１０の個数が多くなり、固体撮像素子２００の回路規模が増大するおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、複数の画素３００が、計数部３１０を共有する点において第１の実施の形態と異なる。 [Second Modification]
In the above-described first embodiment, the counting unit 310 is arranged for each pixel 300, but as the number of pixels increases, the number of counting units 310 increases and the circuit scale of the solid-state imaging device 200 may increase. There is. The solid-state imaging device 200 of the second modification of the first embodiment is different from the first embodiment in that the plurality of pixels 300 share the counting unit 310.

　図１６は、本技術の第１の実施の形態の第２の変形例における画素アレイ部２１４の一構成例を示す平面図である。この第１の実施の形態の変形例における画素アレイ部２１４は、複数の画素ブロック３０１により分割される点において第１の実施の形態と異なる。 FIG. 16 is a plan view showing a configuration example of the pixel array section 214 in the second modified example of the first embodiment of the present technology. The pixel array section 214 in the modification of the first embodiment is different from that of the first embodiment in that it is divided by a plurality of pixel blocks 301.

　画素ブロック３０１のそれぞれには、Ｍ（Ｍは、２以上の整数）個の画素３００が配列される。これらのＭ個の画素３００は、１つの計数部３１０を共有する。 In each pixel block 301, M (M is an integer of 2 or more) pixels 300 are arranged. These M pixels 300 share one counting unit 310.

　図１７は、本技術の第１の実施の形態の第２の変形例における画素ブロック３０１の一構成例を示すブロック図である。この第１の実施形態の第２の変形例の画素ブロック３０１は、Ｍ個の電圧比較部４００と、Ｍ個の初期化制御部３９０と、計数部３１０および転送部３８０とを備える。 FIG. 17 is a block diagram showing a configuration example of a pixel block 301 in the second modification example of the first embodiment of the present technology. The pixel block 301 of the second modification of the first embodiment includes M voltage comparison units 400, M initialization control units 390, a counting unit 310, and a transfer unit 380.

　ｍ（ｍは、０乃至Ｍ－１の整数）個目の電圧比較部４００は、比較結果ＣＯＭＰｍを計数部３１０とｍ個目の初期化制御部３９０とに出力する。ｍ個目の初期化制御部３９０は、ｍ個目の電圧比較部４００にオートゼロ信号ＸＡＺを供給する。 The m-th (m is an integer from 0 to M−1) -th voltage comparison unit 400 outputs the comparison result COMPm to the counting unit 310 and the m-th initialization control unit 390. The m-th initialization control unit 390 supplies the auto-zero signal XAZ to the m-th voltage comparison unit 400.

　ｍ個目の初期化制御部３９０と、ｍ個目の初期化制御部３９０と、計数部３１０および転送部３８０とが、ｍ個目の画素３００を構成する。すなわち、Ｍ個の画素３００は、計数部３１０および転送部３８０を共有する。 The m-th initialization control unit 390, the m-th initialization control unit 390, the counting unit 310, and the transfer unit 380 form the m-th pixel 300. That is, the M pixels 300 share the counting unit 310 and the transfer unit 380.

　図１８は、本技術の第１の実施の形態の第２の変形例における計数部３１０の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例の計数部３１０は、上限側比較結果処理部３４０および下限側比較結果処理部３５０をさらに備える点において第１の実施の形態と異なる。 FIG. 18 is a block diagram showing a configuration example of the counting unit 310 in the second modified example of the first embodiment of the present technology. The counting unit 310 of the second modified example of the first embodiment differs from that of the first embodiment in that an upper limit side comparison result processing unit 340 and a lower limit side comparison result processing unit 350 are further provided.

　上限側比較結果処理部３４０は、Ｍ個の画素のそれぞれの上限電圧との比較結果ＣＯＭＰｍ＋を処理して１ビットの信号を生成するものである。この上限側比較結果処理部３４０は、処理結果のビットを上限側カウンタ３２０に供給する。 The upper limit side comparison result processing unit 340 processes the comparison result COMPm + with the upper limit voltage of each of the M pixels to generate a 1-bit signal. The upper limit comparison result processing unit 340 supplies the bit of the processing result to the upper limit counter 320.

　下限側比較結果処理部３５０は、Ｍ個の画素のそれぞれの下限電圧との比較結果ＣＯＭＰｍ－を処理して１ビットの信号を生成するものである。この下限側比較結果処理部３５０は、処理結果のビットを下限側カウンタ３３０に供給する。 The lower limit side comparison result processing unit 350 processes the comparison result COMPm− with the lower limit voltage of each of the M pixels to generate a 1-bit signal. The lower limit comparison result processing unit 350 supplies the bit of the processing result to the lower limit counter 330.

　図１９は、本技術の第１の実施の形態の第２の変形例における上限側比較結果処理部３４０の一構成例を示す回路図である。同図におけるａは、ＸＯＲゲートを用いる場合の上限側比較結果処理部３４０の回路図の一例である。同図におけるｂは、ＯＲ（論理和）ゲートを用いる場合の上限側比較結果処理部３４０の回路図の一例である。同図におけるｃは、スイッチを用いる場合の上限側比較結果処理部３４０の回路図の一例である。 FIG. 19 is a circuit diagram showing a configuration example of the upper limit side comparison result processing unit 340 in the second modification example of the first embodiment of the present technology. In the figure, “a” is an example of a circuit diagram of the upper limit side comparison result processing unit 340 when the XOR gate is used. In the figure, b is an example of a circuit diagram of the upper limit side comparison result processing unit 340 when an OR (logical sum) gate is used. C in the figure is an example of a circuit diagram of the upper limit side comparison result processing unit 340 when a switch is used.

　同図におけるａに例示するように上限側比較結果処理部３４０には、ＸＯＲゲート３４１が配置される。このＸＯＲゲート３４１は、Ｍ個の比較結果ＣＯＭＰｍ＋の排他的論理和を比較結果ＣＯＭＰ＋（処理結果）として上限側カウンタ３２０に出力するものである。 An XOR gate 341 is arranged in the upper limit side comparison result processing unit 340 as illustrated in a in the figure. The XOR gate 341 outputs the exclusive OR of the M comparison results COMPm + to the upper limit counter 320 as the comparison result COMP + (processing result).

　なお、同図におけるｂに例示するように上限側比較結果処理部３４０にＸＯＲゲート３４１の代わりにＯＲゲート３４２を配置することもできる。このＯＲゲート３４２は、Ｍ個の比較結果ＣＯＭＰｍ＋の論理和を比較結果ＣＯＭＰ＋として上限側カウンタ３２０に出力するものである。 Note that an OR gate 342 may be arranged in the upper limit side comparison result processing unit 340 instead of the XOR gate 341 as illustrated in b in the figure. The OR gate 342 outputs the logical sum of the M comparison results COMPm + to the upper limit counter 320 as the comparison result COMP +.

　また、同図におけるｃに例示するように上限側比較結果処理部３４０にＸＯＲゲート３４１の代わりにＭ個のスイッチ３４３を配置することもできる。ｍ個目のスイッチ３４３は、制御回路２１１からの選択信号ＳＥＬＣに従って、ｍ個目の比較結果ＣＯＭＰｍ＋を比較結果ＣＯＭＰ＋として上限側カウンタ３２０に出力するものである。制御回路２１１は、選択信号ＳＥＬＣにより、Ｍ個の比較結果ＣＯＭＰｍ＋のいずれか１つを出力させる。出力させる比較結果は、例えば、一定期間ごとに切り替えられる。 Also, as illustrated in c in the figure, M switches 343 can be arranged in the upper limit side comparison result processing unit 340 instead of the XOR gate 341. The m-th switch 343 outputs the m-th comparison result COMPm + to the upper limit counter 320 as the comparison result COMP + according to the selection signal SELC from the control circuit 211. The control circuit 211 outputs any one of the M comparison results COMPm + according to the selection signal SELC. The comparison result to be output is switched, for example, at regular intervals.

　例えば、比較結果ＣＯＭＰ１＋が一定期間に亘ってハイレベルになり、少し遅れて比較結果ＣＯＭＰ２＋が一定期間に亘ってハイレベルになったものとする。また、比較結果ＣＯＭＰ１＋およびＣＯＭＰ２＋のそれぞれのハイレベルの期間が一部重なるものとする。この場合に、ＸＯＲゲート３４１を設ける構成では、上限側カウンタ３２０が２回カウントアップする。一方、ＯＲゲート３４２を設ける構成では、上限側カウンタ３２０が１回のみカウントアップする。このように、ＯＲゲート３４２を設ける構成では、カウント回数を低減することができる。 For example, it is assumed that the comparison result COMP1 + becomes high level for a certain period of time, and the comparison result COMP2 + becomes high level for a certain period of time after a short delay. Further, it is assumed that the high-level periods of the comparison results COMP1 + and COMP2 + partially overlap. In this case, in the configuration in which the XOR gate 341 is provided, the upper limit counter 320 counts up twice. On the other hand, in the configuration in which the OR gate 342 is provided, the upper limit counter 320 counts up only once. As described above, in the configuration in which the OR gate 342 is provided, the number of times of counting can be reduced.

　また、スイッチ３４３を配置する構成では、Ｍ個の画素のうち一部の比較結果のみを選択し、残りを出力せずに間引くことができる。 Also, in the configuration in which the switch 343 is arranged, it is possible to select only a part of the comparison results of the M pixels and to thin out the rest without outputting them.

　なお、下限側比較結果処理部３５０の構成は、上限側比較結果処理部３４０と同様である。 The configuration of the lower limit side comparison result processing unit 350 is similar to that of the upper limit side comparison result processing unit 340.

　このように、本技術の第１の実施の形態の第２の変形例によれば、複数の画素３００が１つの計数部３１０を共有するため、画素ごとに計数部３１０を配置する場合と比較して、固体撮像素子２００の回路規模を削減することができる。 As described above, according to the second modified example of the first embodiment of the present technology, since a plurality of pixels 300 share one counting unit 310, comparison with the case where the counting unit 310 is arranged for each pixel As a result, the circuit scale of the solid-state image sensor 200 can be reduced.

　［第３の変形例］
　上述の第１の実施の形態の第２の変形例では、コンパレータ４４０は、上限電圧および下限電圧の両方を、微分信号Ｖｏｕｔと比較していたが、可変電圧と微分信号Ｖｏｕｔとを比較することもできる。この第１の実施の形態の第３の変形例は、第２の変形例に第１の変形例をさらに適用したものである。 [Third Modification]
In the second modification of the first embodiment described above, the comparator 440 compares both the upper limit voltage and the lower limit voltage with the differential signal Vout. However, the comparator 440 compares the variable voltage with the differential signal Vout. You can also The third modification of the first embodiment is an application of the first modification to the second modification.

　図２０は、本技術の第１の実施の形態の第３の変形例における計数部３１０の一構成例を示すブロック図である。第１の実施の形態の第３の変形例におけるコンパレータ４４０および制御回路２１１の構成は、第１の実施の形態の第１の変形例と同様である。 FIG. 20 is a block diagram showing a configuration example of the counting unit 310 in the third modification example of the first embodiment of the present technology. The configurations of the comparator 440 and the control circuit 211 in the third modified example of the first embodiment are similar to those of the first modified example of the first embodiment.

　また、第３の変形例の計数部３１０は、スイッチ３１１乃至３１４などの複数のスイッチが設けられる。スイッチの個数は、入力される比較結果ＣＯＭＰｍの２倍である。例えば、比較結果ＣＯＭＰ１およびＣＯＭＰ２が入力される場合、スイッチ３１１乃至３１４の４個が配置される。 Also, the counting unit 310 of the third modified example is provided with a plurality of switches such as switches 311 to 314. The number of switches is twice the input comparison result COMPm. For example, when the comparison results COMP1 and COMP2 are input, four switches 311 to 314 are arranged.

　スイッチ３１１は、制御回路２１１からの極性信号Ｖ_{ｐｏｌａｒｉｔｙ}に従って、比較結果ＣＯＭＰ１に対応する電圧比較部４００と、上限側比較結果処理部３４０との間の経路を開閉するものである。スイッチ３１２は、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}に従って、比較結果ＣＯＭＰ２に対応する電圧比較部４００と、上限側比較結果処理部３４０との間の経路を開閉するものである。スイッチ３１３は、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}に従って、比較結果ＣＯＭＰ１に対応する電圧比較部４００と、下限側比較結果処理部３５０との間の経路を開閉するものである。スイッチ３１４は、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}に従って、比較結果ＣＯＭＰ２に対応する電圧比較部４００と、下限側比較結果処理部３５０との間の経路を開閉するものである。 The switch 311 opens and closes a path between the voltage comparison unit 400 corresponding to the comparison result COMP1 and the upper limit comparison result processing unit 340 according to the polarity signal V _polarity from the control circuit 211. The switch 312 opens and closes a path between the voltage comparison unit 400 corresponding to the comparison result COMP2 and the upper limit side comparison result processing unit 340 according to the polarity signal V _polarity . The switch 313 opens and closes a path between the voltage comparison unit 400 corresponding to the comparison result COMP1 and the lower limit side comparison result processing unit 350 according to the polarity signal V _polarity . The switch 314 opens and closes a path between the voltage comparison unit 400 corresponding to the comparison result COMP2 and the lower limit side comparison result processing unit 350 according to the polarity signal V _polarity .

　極性信号Ｖ_{ｐｏｌａｒｉｔｙ}が、ハイレベル（すなわち、可変電圧Ｖｂが上限電圧Ｖ_ｈｉｇｈ）である際にスイッチ３１１および３１２が閉状態となり、スイッチ３１３および３１４が開状態となる。一方、極性信号Ｖ_{ｐｏｌａｒｉｔｙ}が、ローレベル（すなわち、可変電圧Ｖｂが下限電圧Ｖ_ｌｏｗ）である際にスイッチ３１１および３１２が開状態となり、スイッチ３１３および３１４が閉状態となる。なお、スイッチ３１１および３１２は、特許請求の範囲に記載の上限側スイッチの一例であり、スイッチ３１３および３１４は、特許請求の範囲に記載の下限側スイッチの一例である。 When the polarity signal V _polarity is at a high level (that is, the variable voltage Vb is the upper limit voltage V _high ), the

switches

311 and 312 are closed and the

switches

313 and 314 are opened. On the other hand, when the polarity signal V _polarity is at the low level (that is, the variable voltage Vb is the lower limit voltage V _low ), the

switches

311 and 312 are open and the

switches

313 and 314 are closed. The

switches

311 and 312 are an example of an upper limit switch described in the claims, and the

switches

313 and 314 are an example of a lower limit switch described in the claims.

　比較結果が３個以上の場合には、比較結果が１つ増加するたびに、上限側および下限側にスイッチが１つずつ追加される。 If there are three or more comparison results, one switch is added to the upper limit side and one switch to the lower limit side each time the comparison result increases by one.

　このように、本技術の第１の実施の形態の第３の変形例によれば、コンパレータ４４０は、可変電圧と微分信号Ｖｏｕｔとを比較するため、コンパレータ４４０内のトランジスタを削減することができる。 As described above, according to the third modification of the first embodiment of the present technology, the comparator 440 compares the variable voltage with the differential signal Vout, so that the number of transistors in the comparator 440 can be reduced. ..

　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、微分信号Ｖｏｕｔが上限電圧より高くなった回数と、微分信号が上限電圧より低くなった回数とを上限側カウンタ３２０および下限側カウンタ３３０により個別に計数していた。ただし、この構成では、蛍光灯などでフリッカが生じた際に、フリッカによる周期的な明暗の変化をアドレスイベントして検出してしまい、アドレスイベントの検出回数が増大するおそれがある。この第２の実施の形態の計数部３１０は、アップダウンカウンタを配置してフリッカの影響を抑制した点において第１の実施の形態と異なる。 <2. Second Embodiment>
In the above-described first embodiment, the upper limit counter 320 and the lower limit counter 330 individually count the number of times the differential signal Vout is higher than the upper limit voltage and the number of times the differential signal is lower than the upper limit voltage. It was However, in this configuration, when flicker occurs in a fluorescent lamp or the like, a periodic change in brightness due to the flicker is detected as an address event, which may increase the number of address event detections. The counting unit 310 of the second embodiment differs from that of the first embodiment in that an up / down counter is arranged to suppress the influence of flicker.

　図２１は、本技術の第２の実施の形態における計数部３１０の一構成例を示すブロック図である。この第２の実施の形態の計数部３１０は、アップダウンカウンタ３６１、上限側比較回路３６２および下限側比較回路３６３を備える。 FIG. 21 is a block diagram showing a configuration example of the counting unit 310 according to the second embodiment of the present technology. The counting section 310 of the second embodiment includes an up / down counter 361, an upper limit side comparison circuit 362 and a lower limit side comparison circuit 363.

　アップダウンカウンタ３６１は、ハイレベルの比較結果ＣＯＭＰ＋が入力された際に計数値ＣＮＴの増分処理を行い、ローレベルの比較結果ＣＯＭＰ－が入力された際に計数値ＣＮＴの減分処理を行うものである。すなわち、微分信号Ｖｏｕｔが上限電圧より高くなったときに計数値ＣＮＴがカウントアップされ、微分信号Ｖｏｕｔが下限電圧より低くなったときに計数値ＣＮＴがカウントダウンされる。アップダウンカウンタ３６１は、計数値ＣＮＴを上限側比較回路３６２および下限側比較回路３６３に供給する。 The up / down counter 361 performs increment processing of the count value CNT when the high level comparison result COMP + is input, and performs decrement processing of the count value CNT when the low level comparison result COMP- is input. Is. That is, the count value CNT is counted up when the differential signal Vout becomes higher than the upper limit voltage, and the count value CNT is counted down when the differential signal Vout becomes lower than the lower limit voltage. The up / down counter 361 supplies the count value CNT to the upper limit side comparison circuit 362 and the lower limit side comparison circuit 363.

　なお、アップダウンカウンタ３６１は、比較結果ＣＯＭＰ＋により増分処理を行い、比較結果ＣＯＭＰ－により減分処理を行っているが、この構成に限定されない。アップダウンカウンタ３６１は、比較結果ＣＯＭＰ＋により減分処理を行い、比較結果ＣＯＭＰ－により増分処理を行うこともできる。 The up / down counter 361 performs the increment processing by the comparison result COMP + and the decrement processing by the comparison result COMP-, but the configuration is not limited to this. The up / down counter 361 can also perform decrement processing by the comparison result COMP + and increment processing by the comparison result COMP-.

　上限側比較回路３６２は、制御回路２１１からのデジタル値Ｄｔｈ＋と計数値ＣＮＴとを比較するものである。ここで、デジタル値Ｄｔｈ＋は、上限閾値を示す。この上限側比較回路３６２は、比較結果を検出信号ＤＥＴ＋として出力する。 The upper limit side comparison circuit 362 compares the digital value Dth + from the control circuit 211 with the count value CNT. Here, the digital value Dth + indicates an upper limit threshold. The upper limit side comparison circuit 362 outputs the comparison result as a detection signal DET +.

　下限側比較回路３６３は、制御回路２１１からのデジタル値Ｄｔｈ－と計数値ＣＮＴとを比較するものである。ここで、デジタル値Ｄｔｈ－は、下限閾値を示す。この下限側比較回路３６３は、比較結果を検出信号ＤＥＴ－として出力する。 The lower limit side comparison circuit 363 compares the digital value Dth− from the control circuit 211 with the count value CNT. Here, the digital value Dth- indicates a lower limit threshold. The lower limit side comparison circuit 363 outputs the comparison result as a detection signal DET-.

　例えば、フリッカにより、一定時間に亘って光量が増大し、その後に一定時間に亘って光量が減少したものとする。光量の増大により、微分信号Ｖｏｕｔが上限電圧より高くなった回数を１０回とし、光量の減少により、微分信号Ｖｏｕｔが下限電圧より低くなった回数を１０回とする。また、上限および下限の閾値を示す２^ｎを「８」とする。上限側カウンタ３２０および下限側カウンタ３３０により個別に計数する第１の実施の形態では、上限側カウンタ３２０および下限側カウンタ３３０のそれぞれで計数値が「８」を超え、オンイベントおよびオフイベントが１回ずつ検出される。 For example, it is assumed that the flicker causes the light amount to increase for a certain period of time and then decreases for a certain period of time. The number of times that the differential signal Vout becomes higher than the upper limit voltage due to the increase of the light amount is 10 times, and the number of times that the differential signal Vout becomes lower than the lower limit voltage due to the decrease of the light amount is 10 times. Further, 2 ⁿ indicating the upper limit threshold and the lower limit threshold is set to “8”. In the first embodiment in which the upper limit counter 320 and the lower limit counter 330 individually count, the count value of each of the upper limit counter 320 and the lower limit counter 330 exceeds “8”, and the on event and the off event are 1 It is detected one by one.

　これに対して、アップダウンカウンタ３６１を配置する場合、例えば、計数値の初期値を「－５」に設定し、上限側の閾値を示すデジタル値Ｄｔｈ＋を「＋８」とし、下限側の閾値を示すデジタル値Ｄｔｈ－を「－８」とする。これにより、光量増大時に計数値が「＋５」まで増分され、その後に計数値が「－５」まで減分される。計数値が「－８」乃至「＋８」の範囲内であるため、オンイベントおよびオフイベントのいずれも検出されない。このように、比較結果ＣＯＭＰ＋によるカウントアップと、比較結果ＣＯＭＰ－によるカウントダウンとが互いに相殺されるため、フリッカの影響を抑制することができる。 On the other hand, when arranging the up-down counter 361, for example, the initial value of the count value is set to “−5”, the digital value Dth + indicating the upper limit threshold is set to “+8”, and the lower limit threshold is set. The digital value Dth− shown is “−8”. As a result, the count value is incremented to “+5” when the light amount is increased, and then the count value is decremented to “−5”. Since the count value is within the range of “−8” to “+8”, neither an on event nor an off event is detected. In this way, the count-up by the comparison result COMP + and the count-down by the comparison result COMP- cancel each other out, so that the influence of flicker can be suppressed.

　また、第１の実施の形態のようにカウンタがいずれかの桁のみを出力する場合、例えば、バイナリカウンタでは、２^ｎ（８など）と、２^ｎ＋１（１６など）との間の値に閾値を調整することができない。これに対して、アップダウンカウンタ３６１は、第ｎ桁のみでなく、計数値ＣＮＴ全体を出力し、後段でデジタル値（閾値）と比較する。これにより、２^ｎと２^ｎ＋１との間を閾値とすることもできるようになり、閾値をより細かく調整することができる。 Further, when the counter outputs only one of the digits as in the first embodiment, for example, in the binary counter, the threshold value is set to a value between 2 ⁿ (8 etc.) and 2 ^{n + 1} (16 etc.). Can not be adjusted. On the other hand, the up / down counter 361 outputs not only the nth digit but the entire count value CNT, and compares it with the digital value (threshold value) in the subsequent stage. As a result, the threshold between 2 ⁿ and 2 ^{n + 1} can be set, and the threshold can be adjusted more finely.

　なお、アップダウンカウンタ３６１は、第１の実施の形態と同様に、上限閾値に対応する第ｎ_＋桁と、下限閾値に対応する第ｎ_－桁とを検出信号ＤＥＴ＋およびＤＥＴ－として出力することもできる。ここで、ｎ_＋およびｎ_－は、互いに異なる０乃至Ｎ－１の整数である。この場合、上限側比較回路３６２および下限側比較回路３６３は不要となる。また、計数部３１０に上限側比較回路３６２および下限側比較回路３６３の両方を配置しているが、一方のみを配置することもできる。 Incidentally, the up-down counter 361, as in the first embodiment, and the n ₊ digit corresponding to the upper limit threshold value, the n corresponding to the lower threshold _- outputting the digit as the detection signal DET + and DET- You can also Here, n ₊ and n ₋ are different integers from 0 to N−1. In this case, the upper limit comparison circuit 362 and the lower limit comparison circuit 363 are unnecessary. Further, although both the upper limit side comparison circuit 362 and the lower limit side comparison circuit 363 are arranged in the counting unit 310, only one of them may be arranged.

　このように、本技術の第２の実施の形態によれば、アップダウンカウンタ３６１は、比較結果ＣＯＭＰ＋により増分処理を行い、比較結果ＣＯＭＰ－により減分処理を行うため、光量の増大による増分と光量の減少による減分とを相殺することができる。これにより、光量が周期的に増減するフリッカによる影響を抑制することができる。 As described above, according to the second embodiment of the present technology, the up / down counter 361 performs the increment process according to the comparison result COMP + and the decrement process according to the comparison result COMP−. The decrease due to the decrease in the amount of light can be offset. As a result, it is possible to suppress the influence of flicker in which the light amount periodically increases and decreases.

　［変形例］
　上述の第２の実施の形態では、コンパレータ４４０は、上限電圧および下限電圧の両方を、微分信号Ｖｏｕｔと比較していたが、可変電圧と微分信号Ｖｏｕｔとを比較することもできる。この第２の実施の形態の変形例は、第２の実施の形態に第１の実施の形態の第１の変形例をさらに適用したものである。 [Modification]
In the above-described second embodiment, the comparator 440 compares both the upper limit voltage and the lower limit voltage with the differential signal Vout, but it is also possible to compare the variable voltage with the differential signal Vout. The modification of the second embodiment is a modification of the first embodiment further applied to the first modification of the first embodiment.

　図２２は、本技術の第２の実施の形態の変形例における計数部３１０の一構成例を示すブロック図である。第２の実施の形態の変形例におけるコンパレータ４４０および制御回路２１１の構成は、第１の実施の形態の第１の変形例と同様である。 FIG. 22 is a block diagram showing a configuration example of the counting unit 310 in the modified example of the second embodiment of the present technology. The configurations of the comparator 440 and the control circuit 211 in the modification of the second embodiment are similar to those of the first modification of the first embodiment.

　また、第２の実施の形態の変形例のアップダウンカウンタ３６１には、電圧比較部４００からの比較結果ＣＯＭＰと、制御回路２２１からの極性信号Ｖ_{ｐｏｌａｒｉｔｙ}とが入力される。このアップダウンカウンタ３６１は、ハイレベルの極性信号Ｖ_{ｐｏｌａｒｉｔｙ}とが入力された際に比較結果ＣＯＭＰに応じて計数値ＣＮＴの増分処理を行う。一方、アップダウンカウンタ３６１は、ローレベルの極性信号Ｖ_{ｐｏｌａｒｉｔｙ}とが入力された際に比較結果ＣＯＭＰに応じて計数値ＣＮＴの減分処理を行う。 Further, the comparison result COMP from the voltage comparison unit 400 and the polarity signal V _polarity from the control circuit 221 are input to the up / down counter 361 of the modification of the second embodiment. The up / down counter 361 increments the count value CNT according to the comparison result COMP when the high-level polarity signal V _polarity is input. On the other hand, the up / down counter 361 decrements the count value CNT according to the comparison result COMP when the low-level polarity signal V _polarity is input.

　このように、本技術の第２の実施の形態の変形例によれば、コンパレータ４４０は、可変電圧と微分信号Ｖｏｕｔとを比較するため、コンパレータ４４０内のトランジスタを削減することができる。 As described above, according to the modified example of the second embodiment of the present technology, the comparator 440 compares the variable voltage with the differential signal Vout, so that the number of transistors in the comparator 440 can be reduced.

　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、固体撮像素子２００がアドレスイベントの検出のみを行っていたが、交通事故の状況の記録などの用途で画像データの撮像が要求されることがある。この第３の実施の形態の固体撮像素子２００は、画像データをさらに撮像する点において第１の実施の形態と異なる。 <3. Third Embodiment>
In the above-described first embodiment, the solid-state image sensor 200 only detects an address event, but image data may be required to be captured for purposes such as recording the status of a traffic accident. The solid-state image sensor 200 of the third embodiment is different from that of the first embodiment in that image data is further imaged.

　図２３は、本技術の第３の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第３の実施の形態の固体撮像素子２００は、ＤＡＣ２１５をさらに備える点において第１の実施の形態と異なる。 FIG. 23 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the third embodiment of the present technology. The solid-state image sensor 200 of the third embodiment differs from that of the first embodiment in that it further includes a DAC 215.

　ＤＡＣ２１５は、ＤＡ（Digital to Analog）変換により所定の参照信号を生成するものである。例えば、スロープ状にレベルが変化するランプ信号が参照信号として生成される。このＤＡＣ２１５は、参照信号を画素３００のそれぞれに供給する。 The DAC 215 generates a predetermined reference signal by DA (Digital to Analog) conversion. For example, a ramp signal whose level changes in a slope is generated as a reference signal. The DAC 215 supplies the reference signal to each of the pixels 300.

　また、画素アレイ部２１４には、モード信号ＭＯＤＥが入力される。このモード信号ＭＯＤＥは、撮像モードおよび検出モードのいずれかを示す信号である。ここで、撮像モードは、参照信号を用いて画像データを撮像するモードである。一方、検出モードは、アドレスイベントを検出するモードである。撮像モードは、例えば、交通事故の状況を画像データにより記録するために用いられる。一方、検出モードは、画像認識などを行う際に用いられる。 A mode signal MODE is also input to the pixel array unit 214. The mode signal MODE is a signal indicating either the imaging mode or the detection mode. Here, the imaging mode is a mode in which image data is imaged using the reference signal. On the other hand, the detection mode is a mode for detecting an address event. The imaging mode is used, for example, to record the situation of a traffic accident with image data. On the other hand, the detection mode is used when performing image recognition or the like.

　図２４は、本技術の第３の実施の形態における画素３００の一構成例を示すブロック図である。この第３の実施の形態の画素３００は、参照信号比較部５００をさらに備える点において第１の実施の形態と異なる。 FIG. 24 is a block diagram showing a configuration example of the pixel 300 according to the third embodiment of the present technology. The pixel 300 according to the third embodiment is different from that according to the first embodiment in that the pixel 300 according to the third embodiment further includes a reference signal comparison unit 500.

　参照信号比較部５００は、光量に応じた画素信号と、ＤＡＣ２１５からの参照信号Ｖｒｅｆとを比較するものである。この参照信号比較部５００は、比較結果ＣＭを計数部３１０に供給する。参照信号比較部５００の詳細は、後述する。 The reference signal comparison unit 500 compares the pixel signal corresponding to the light amount with the reference signal Vref from the DAC 215. The reference signal comparison unit 500 supplies the comparison result CM to the counting unit 310. Details of the reference signal comparison unit 500 will be described later.

　第３の実施の形態の計数部３１０は、撮像モードにおいて、比較結果ＣＭが反転するまでの期間に亘って計数値を計数し、計数値ＣＮＴを信号処理部２１２に供給する。一方、検出モードにおいては、第１の実施の形態と同様にアドレスイベントを検出する。 The counting unit 310 according to the third embodiment counts the count value in the imaging mode until the comparison result CM is inverted, and supplies the count value CNT to the signal processing unit 212. On the other hand, in the detection mode, the address event is detected as in the first embodiment.

　図２５は、本技術の第３の実施の形態における電圧比較部４００の一構成例を示す回路図である。この第３の実施の形態の電圧比較部４００内のコンパレータ４４０には、Ｐ型トランジスタ４４３およびＮ型トランジスタ４４４が配置されない。このため、コンパレータ４４０は、オンイベントに関する比較結果ＣＯＭＰ＋のみを出力する。 FIG. 25 is a circuit diagram showing a configuration example of the voltage comparison unit 400 according to the third embodiment of the present technology. The P-type transistor 443 and the N-type transistor 444 are not arranged in the comparator 440 in the voltage comparison unit 400 according to the third embodiment. Therefore, the comparator 440 outputs only the comparison result COMP + regarding the ON event.

　また、第３の実施の形態の対数応答部４１０において、Ｎ型トランジスタ４１２は、光電流を変換した電圧信号を画素信号として参照信号比較部５００に供給する。 In addition, in the logarithmic response unit 410 of the third embodiment, the N-type transistor 412 supplies the voltage signal obtained by converting the photocurrent to the reference signal comparison unit 500 as a pixel signal.

　図２６は、本技術の第３の実施の形態における計数部３１０の一構成例を示すブロック図である。この第３の実施の形態の計数部３１０は、セレクタ３７１および上限側カウンタ３２０を備える。 FIG. 26 is a block diagram showing a configuration example of the counting unit 310 according to the third embodiment of the present technology. The counting unit 310 of the third embodiment includes a selector 371 and an upper limit counter 320.

　セレクタ３７１は、電圧比較部４００からの比較結果ＣＯＭＰ＋と、参照信号比較部５００からの比較結果ＣＭとのいずれかをモード信号ＭＯＤＥに従って選択するものである。このセレクタ３７１は、撮像モードにおいて比較結果ＣＭを選択して上限側カウンタ３２０に出力し、検出モードにおいて比較結果ＣＯＭＰ＋を選択して上限側カウンタ３２０に出力する。 The selector 371 selects either the comparison result COMP + from the voltage comparison unit 400 or the comparison result CM from the reference signal comparison unit 500 according to the mode signal MODE. The selector 371 selects the comparison result CM in the imaging mode and outputs it to the upper limit counter 320, and selects the comparison result COMP + in the detection mode and outputs it to the upper limit counter 320.

　第３の実施の形態の上限側カウンタ３２０には、モード信号ＭＯＤＥがさらに入力される。撮像モードにおいて上限側カウンタ３２０は、セレクタ３７１からの出力信号（比較結果ＣＭ）が初期値から反転するまでの期間に亘って計数値ＣＮＴを計数し、信号処理部２１２に供給する。信号処理部２１２は、画素毎の計数値ＣＮＴを示すデータを、その画素の画素データとして二次元格子状に配列し、画像データを生成する。 The mode signal MODE is further input to the upper limit counter 320 of the third embodiment. In the imaging mode, the upper limit counter 320 counts the count value CNT over the period until the output signal (comparison result CM) from the selector 371 is inverted from the initial value, and supplies the count value CNT to the signal processing unit 212. The signal processing unit 212 arranges the data indicating the count value CNT for each pixel in a two-dimensional lattice as pixel data of the pixel to generate image data.

　一方、検出モードにおいて上限側カウンタ３２０は、セレクタ３７１から、ハイレベルの出力信号（比較結果ＣＯＭＰ＋）が出力されるたびに計数値を計数し、制御信号ＳＷ＋に従って第ｎ桁を、オンイベントの検出信号ＤＥＴ＋として転送部３８０に出力する。 On the other hand, in the detection mode, the upper limit counter 320 counts the count value each time the selector 371 outputs the high-level output signal (comparison result COMP +), and detects the nth digit according to the control signal SW + to detect the on event. The signal is output to the transfer unit 380 as the signal DET +.

　図２７は、本技術の第３の実施の形態における参照信号比較部５００の一構成例を示す回路図である。この参照信号比較部５００は、セレクタ５１１、転送トランジスタ５１２、リセットトランジスタ５１３、増幅トランジスタ５１４およびコンパレータ５１５を備える。参照信号比較部５００内のトランジスタとして、例えば、Ｎ型のＭＯＳトランジスタが用いられる。 FIG. 27 is a circuit diagram showing a configuration example of the reference signal comparison unit 500 according to the third embodiment of the present technology. The reference signal comparison unit 500 includes a selector 511, a transfer transistor 512, a reset transistor 513, an amplification transistor 514, and a comparator 515. As a transistor in the reference signal comparison unit 500, for example, an N-type MOS transistor is used.

　セレクタ５１１は、モード信号ＭＯＤＥに従って、電源端子と、転送トランジスタ５１２とのいずれかを選択して電流電圧変換部４１６に接続するものである。このスイッチ５１１は、撮像モードにおいて転送トランジスタ５１２を電流電圧変換部４１６に接続し、検出モードにおいて電源端子を電流電圧変換部４１６に接続する。 The selector 511 selects either the power supply terminal or the transfer transistor 512 according to the mode signal MODE and connects it to the current-voltage conversion unit 416. The switch 511 connects the transfer transistor 512 to the current-voltage conversion unit 416 in the imaging mode, and connects the power supply terminal to the current-voltage conversion unit 416 in the detection mode.

　転送トランジスタ５１２は、制御回路２１１からの転送信号ＳＨに従って電流電圧変換部４１６からの電荷を浮遊拡散層に転送するものである。リセットトランジスタ５１３は、制御回路２１１からのリセット信号ＲＳＴに従って、浮遊拡散層を初期化するものである。増幅トランジスタ５１４は、浮遊拡散層の電位を増幅し、画素信号としてコンパレータ５１５に供給するものである。コンパレータ５１５は、画素信号と、ＤＡＣ２１５からの参照信号Ｖｒｅｆとを比較するものである。 The transfer transistor 512 transfers the electric charge from the current-voltage conversion unit 416 to the floating diffusion layer according to the transfer signal SH from the control circuit 211. The reset transistor 513 initializes the floating diffusion layer according to the reset signal RST from the control circuit 211. The amplification transistor 514 amplifies the potential of the floating diffusion layer and supplies it to the comparator 515 as a pixel signal. The comparator 515 compares the pixel signal with the reference signal Vref from the DAC 215.

　制御回路２１１は、撮像モードにおいて、露光終了の直前にリセット信号ＲＳＴによりリセットレベルを生成させ、露光終了時に転送信号ＳＨにより電荷を転送させて信号レベルを生成させる。 In the imaging mode, the control circuit 211 generates a reset level by the reset signal RST immediately before the end of exposure, and transfers a charge by the transfer signal SH at the end of exposure to generate a signal level.

　上述の構成により、計数部３１０は、オンイベントの検出処理と、画素データを生成するＡＤ変換処理との両方に用いられる。このため、ＡＤ変換のためのカウンタを計数部３１０の外部に追加する構成と比較して、固体撮像素子２００の回路規模を削減することができる。 With the above configuration, the counting unit 310 is used for both the on-event detection process and the AD conversion process for generating pixel data. Therefore, the circuit scale of the solid-state imaging device 200 can be reduced as compared with a configuration in which a counter for AD conversion is added to the outside of the counting unit 310.

　このように、本技術の第３の実施の形態によれば、計数部３１０は、参照信号との比較結果ＣＭと、閾値電圧との比較結果ＣＯＭＰ＋とのいずれかに基づいて計数値を計数するため、比較結果ＣＭに基づいて計数を行うカウンタを追加する必要が無くなる。これにより、そのカウンタを追加する場合と比較して、固体撮像素子２００の回路規模を削減することができる。 As described above, according to the third embodiment of the present technology, the counting unit 310 counts the count value based on either the comparison result CM with the reference signal or the comparison result COMP + with the threshold voltage. Therefore, it is not necessary to add a counter that counts based on the comparison result CM. As a result, the circuit scale of the solid-state imaging device 200 can be reduced as compared with the case where the counter is added.

　［第１の変形例］
　上述の第３の実施の形態では、計数部３１０は、Ｎビットの計数値ＣＮＴ（すなわち、画素データ）を出力していたが、Ｎビットでは、画素データのデータサイズが不足することがある。そこで、この第３の実施の形態の第１の変形例の計数部３１０は、画素データのサイズを拡大して、データサイズの不足を解消した点において、第３の実施の形態と異なる。 [First Modification]
Although the counting unit 310 outputs the N-bit count value CNT (that is, pixel data) in the above-described third embodiment, the data size of the pixel data may be insufficient with N bits. Therefore, the counting unit 310 of the first modified example of the third embodiment differs from that of the third embodiment in that the size of pixel data is enlarged to eliminate the lack of the data size.

　図２８は、本技術の第３の実施の形態の第１の変形例における計数部３１０の一構成例を示すブロック図である。この第３の実施の形態の第１の変形例の計数部３１０は、セレクタ３７２および下限側カウンタ３３０をさらに備える点において第３の実施の形態と異なる。 FIG. 28 is a block diagram showing a configuration example of the counting unit 310 in the first modified example of the third embodiment of the present technology. The counting unit 310 of the first modified example of the third embodiment differs from that of the third embodiment in that it further includes a selector 372 and a lower limit counter 330.

　また、第３の実施の形態の第１の変形例のコンパレータ４４０（不図示）には、Ｐ型トランジスタ４４３およびＮ型トランジスタ４４４がさらに配置され、コンパレータ４４０は、比較結果ＣＯＭＰ－をさらに出力するものとする。 Further, a P-type transistor 443 and an N-type transistor 444 are further arranged in the comparator 440 (not shown) of the first modification of the third embodiment, and the comparator 440 further outputs the comparison result COMP-. I shall.

　また、第３の実施の形態の第１の変形例の上限側カウンタ３２０は、撮像モードにおいて第Ｎ桁のビットをセレクタ３７２に供給する。また、上限側カウンタ３２０は、Ｎビットを、２Ｎビットの計数値ＣＮＴの下位桁のビット列として信号処理部２１２に供給する。 Also, the upper limit counter 320 of the first modification of the third embodiment supplies the Nth digit bit to the selector 372 in the imaging mode. The upper limit counter 320 also supplies the N bits to the signal processing unit 212 as a bit string of the lower digit of the count value CNT of 2N bits.

　セレクタ３７２は、モード信号ＭＯＤＥに従って、上限側カウンタ３２０からの第Ｎ桁と、比較結果ＣＯＭＰ－とのいずれかを下限側カウンタ３３０に出力するものである。なお、セレクタ３７１は、特許請求の範囲に記載の前段セレクタの一例であり、セレクタ３７２は、特許請求の範囲に記載の後段セレクタの一例である。セレクタ３７１および３７２からなる回路は、特許請求の範囲に記載の選択部の一例である。 The selector 372 outputs either the Nth digit from the upper limit counter 320 or the comparison result COMP− to the lower limit counter 330 according to the mode signal MODE. The selector 371 is an example of the pre-stage selector described in the claims, and the selector 372 is an example of the post-stage selector described in the claims. The circuit including the

selectors

371 and 372 is an example of the selection unit described in the claims.

　第３の実施の形態の第１の変形例の下限側カウンタ３３０は、撮像モードにおいてセレクタ３７２からハイレベルの出力信号（第Ｎ桁）が出力されるたびにＮビットの計数値を計数する。そして、下限側カウンタ３３０は、そのＮビットを２Ｎビットの計数値ＣＮＴの上位桁のビット列として信号処理部２１２に供給する。 The lower limit counter 330 of the first modification of the third embodiment counts an N-bit count value each time a high-level output signal (Nth digit) is output from the selector 372 in the imaging mode. Then, the lower limit counter 330 supplies the N bits to the signal processing unit 212 as a high-order bit string of the 2N-bit count value CNT.

　前段の上限側カウンタ３２０からのＮビットと後段の下限側カウンタ３３０からのＮビットとにより、２Ｎビットの計数値ＣＮＴが画素毎に生成される。信号処理部２１２は、画素毎の計数値ＣＮＴを示すデータを、その画素の画素データとして二次元格子状に配列し、画像データを生成する。なお、上限側カウンタ３２０は、特許請求の範囲に記載の前段カウンタの一例であり、下限側カウンタ３３０は、特許請求の範囲に記載の後段カウンタの一例である。 A 2N-bit count value CNT is generated for each pixel by N bits from the upper limit counter 320 in the preceding stage and N bits from the lower limit counter 330 in the subsequent stage. The signal processing unit 212 arranges the data indicating the count value CNT for each pixel in a two-dimensional lattice as pixel data of the pixel to generate image data. The upper limit side counter 320 is an example of the preceding stage counter described in the claims, and the lower limit side counter 330 is an example of the latter stage counter described in the claims.

　一方、検出モードにおいて下限側カウンタ３３０は、セレクタ３７１から、ローレベルの出力信号（比較結果ＣＯＭＰ－）が出力されるたびに計数値を計数し、制御信号ＳＷ－に従って第ｎ桁を、オフイベントの検出信号ＤＥＴ－として転送部３８０に出力する。 On the other hand, in the detection mode, the lower limit counter 330 counts the count value every time a low-level output signal (comparison result COMP-) is output from the selector 371, and the nth digit is turned off event according to the control signal SW-. Output to the transfer unit 380 as the detection signal DET-.

　なお、前段に上限側カウンタ３２０を配置し、後段に下限側カウンタ３３０を配置しているが、この構成に限定されない。逆に、上限側カウンタ３２０を後段に配置し、下限側カウンタ３３０を前段に配置することもできる。 Although the upper limit counter 320 is arranged in the front stage and the lower limit counter 330 is arranged in the rear stage, the configuration is not limited to this. Conversely, the upper limit counter 320 may be arranged in the latter stage and the lower limit counter 330 may be arranged in the former stage.

　このように、本技術の第３の実施の形態の第１の変形例によれば、上限側カウンタ３２０の後段に下限側カウンタ３３０をさらに配置したため、上限側カウンタ３２０のみの場合よりも大きなサイズ（２Ｎビットなど）の計数値を計数することができる。
　［第２の変形例］
　上述の第３の実施の形態の第１の変形例では、計数部３１０は、２Ｎビットの計数値ＣＮＴ（すなわち、画素データ）を出力していたが、２Ｎビットでは、画素データのデータサイズが不足することがある。そこで、この第３の実施の形態の第２の変形例の計数部３１０は、画素データのサイズをさらに拡大して、データサイズの不足を解消した点において、第３の実施の形態と異なる。 As described above, according to the first modified example of the third embodiment of the present technology, since the lower limit counter 330 is further arranged at the subsequent stage of the upper limit counter 320, the size larger than that of only the upper limit counter 320 is provided. It is possible to count a count value (such as 2N bits).
[Second Modification]
In the first modification of the above-described third embodiment, the counting unit 310 outputs the count value CNT (that is, pixel data) of 2N bits, but with 2N bits, the data size of pixel data is There may be a shortage. Therefore, the counting unit 310 of the second modification of the third embodiment differs from that of the third embodiment in that the size of the pixel data is further expanded to eliminate the lack of the data size.

　図２９は、本技術の第３の実施の形態の第２の変形例における計数部３１０の一構成例を示すブロック図である。この第３の実施の形態の第２の変形例の計数部３１０は、スイッチ３７３および予備カウンタ３７４をさらに備える点において第３の実施の形態と異なる。 FIG. 29 is a block diagram showing a configuration example of the counting unit 310 in the second modified example of the third embodiment of the present technology. The counting unit 310 of the second modified example of the third embodiment differs from that of the third embodiment in that it further includes a switch 373 and a spare counter 374.

　スイッチ３７３は、モード信号ＭＯＤＥに従って下限側カウンタ３３０の第Ｎ桁目を出力する端子と予備カウンタ３７４の入力端子との間の経路を開閉するものである。このスイッチ３７３は、撮像モードにおいて閉状態に移行し、検出モードにおいて開状態に移行する。 The switch 373 opens and closes the path between the terminal for outputting the Nth digit of the lower limit counter 330 and the input terminal of the spare counter 374 according to the mode signal MODE. The switch 373 shifts to the closed state in the imaging mode and shifts to the open state in the detection mode.

　予備カウンタ３７４は、撮像モードにおいて、スイッチ３７３からハイレベルの出力信号（第Ｎ桁）が出力されるたびにＭ（Ｍは、整数）ビットの計数値を計数するものである。予備カウンタ３７４は、そのＭビットを計数値ＣＮＴの上位桁のビット列として信号処理部２１２に供給する。上限側カウンタ３２０からのＮビットと下限側カウンタ３３０からのＮビットと予備カウンタ３７４のＭビットとにより、２Ｎ＋Ｍビットの計数値ＣＮＴが画素毎に生成される。 The spare counter 374 counts a count value of M (M is an integer) bits each time a high-level output signal (Nth digit) is output from the switch 373 in the imaging mode. The spare counter 374 supplies the M bits to the signal processing unit 212 as a bit string of the upper digit of the count value CNT. A count value CNT of 2N + M bits is generated for each pixel by the N bits from the upper limit counter 320, the N bits from the lower limit counter 330, and the M bits of the spare counter 374.

　なお、予備カウンタ３７４は、図３０に例示するように、上限側カウンタ３２０の前段に配置することもできる。セレクタ３７１と参照信号比較部５００との間に予備カウンタ３７４を配置することにより、図２９と比較して、上限側カウンタ３２０のＮ桁のＬＳＢの寄生容量を小さくすることができる。これにより、消費電力を削減することができる。 Note that the backup counter 374 can be arranged in the preceding stage of the upper limit counter 320, as illustrated in FIG. By arranging the spare counter 374 between the selector 371 and the reference signal comparison unit 500, it is possible to reduce the parasitic capacitance of the N digit LSB of the upper limit counter 320 as compared with FIG. Thereby, power consumption can be reduced.

　このように、本技術の第３の実施の形態の第１の変形例によれば、予備カウンタ３７４をさらに配置したため、上限側カウンタ３２０および下限カウンタ３３０のみの場合よりも大きなサイズ（２Ｎ＋Ｍビットなど）の計数値を計数することができる。 As described above, according to the first modification of the third embodiment of the present technology, since the spare counter 374 is further arranged, a size larger than the case of only the upper limit counter 320 and the lower limit counter 330 (2N + M bits, etc.). The counted value of) can be counted.

　＜４．第４の実施の形態に係る撮像装置（スキャン方式）＞
　上述した第１構成例に係る撮像装置２０は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。 <4. Imaging Device According to Fourth Embodiment (Scan Method)>
The imaging device 20 according to the first configuration example described above is an asynchronous imaging device that reads events by an asynchronous reading method. However, the event reading method is not limited to the asynchronous reading method, and may be the synchronous reading method. The image pickup apparatus to which the synchronous reading method is applied is the same scan type image pickup apparatus as a normal image pickup apparatus that performs image pickup at a predetermined frame rate.

　図３１は、本開示に係る技術が適用される撮像システム１０における撮像装置２０として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。 FIG. 31 is a block diagram showing an example of the configuration of an image capturing apparatus according to the second configuration example, that is, a scan type image capturing apparatus, which is used as the image capturing apparatus 20 in the image capturing system 10 to which the technology according to the present disclosure is applied. .

　図３１に示すように、本開示の撮像装置としての第２構成例に係る撮像装置２０は、画素アレイ部２１、駆動部２２、信号処理部２５、読出し領域選択部２７、及び、信号生成部２８を備える構成となっている。 As shown in FIG. 31, the imaging device 20 according to the second configuration example as the imaging device of the present disclosure includes a pixel array unit 21, a drive unit 22, a signal processing unit 25, a read area selection unit 27, and a signal generation unit. 28 is provided.

　画素アレイ部２１は、複数の画素３０を含む。複数の画素３０は、読出し領域選択部２７の選択信号に応答して出力信号を出力する。複数の画素３０のそれぞれの構成は、図４に記載の画素３００と同様である。複数の画素３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素３０は、図３１に示すように、行列状に２次元配置されていてもよい。 The pixel array unit 21 includes a plurality of pixels 30. The plurality of pixels 30 output an output signal in response to a selection signal from the read area selection unit 27. The configuration of each of the plurality of pixels 30 is similar to that of the pixel 300 illustrated in FIG. 4. The plurality of pixels 30 output an output signal corresponding to the amount of change in light intensity. The plurality of pixels 30 may be two-dimensionally arranged in a matrix as shown in FIG.

　駆動部２２は、複数の画素３０のそれぞれを駆動して、各画素３０で生成された画素信号を信号処理部２５に出力させる。尚、駆動部２２及び信号処理部２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２２及び信号処理部２５は無くてもよい。 The drive unit 22 drives each of the plurality of pixels 30 and outputs the pixel signal generated by each pixel 30 to the signal processing unit 25. The drive unit 22 and the signal processing unit 25 are circuit units for acquiring gradation information. Therefore, when only the event information is acquired, the drive unit 22 and the signal processing unit 25 may be omitted.

　読出し領域選択部２７は、画素アレイ部２１に含まれる複数の画素３０のうちの一部を選択する。具体的には、読出し領域選択部２７は、画素アレイ部２１の各画素３０からのリクエストに応じて選択領域を決定する。例えば、読出し領域選択部２７は、画素アレイ部２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２７は、画素アレイ部２１の各画素３０からのリクエストに応じて選択領域を決定してもよい。 The read area selection unit 27 selects a part of the plurality of pixels 30 included in the pixel array unit 21. Specifically, the read area selection unit 27 determines the selected area in response to a request from each pixel 30 of the pixel array unit 21. For example, the read area selection unit 27 selects any one or a plurality of rows included in the structure of the two-dimensional matrix corresponding to the pixel array unit 21. The read area selection unit 27 sequentially selects one or a plurality of rows according to a preset cycle. The read area selection unit 27 may determine the selected area in response to a request from each pixel 30 of the pixel array unit 21.

　信号生成部２８は、読出し領域選択部２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。 The signal generation unit 28 generates an event signal corresponding to an active pixel of the selected pixels that has detected an event, based on the output signal of the pixel selected by the read area selection unit 27. The event is an event in which the intensity of light changes. The active pixel is a pixel in which the amount of change in the intensity of light corresponding to the output signal exceeds or falls below a preset threshold value. For example, the signal generator 28 compares an output signal of a pixel with a reference signal, detects an active pixel that outputs an output signal when the output signal is larger or smaller than the reference signal, and generates an event signal corresponding to the active pixel. ..

　信号生成部２８については、例えば、信号生成部２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報もを出力する構成とすることができる。 The signal generation unit 28 may be configured to include, for example, a column selection circuit that arbitrates a signal that enters the signal generation unit 28. Further, the signal generation unit 28 may be configured to output not only the information of the active pixel in which the event is detected, but also the information of the inactive pixel in which the event is not detected.

　信号生成部２８からは、出力線１５を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２８から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。 The signal generation unit 28 outputs address information and time stamp information (for example, (X, Y, T)) of the active pixel in which the event is detected, through the output line 15. However, the data output from the signal generation unit 28 may be not only the address information and the time stamp information, but also frame format information (for example, (0,0,1,0, ...)). ..

　＜５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。 <5. Application to mobiles>
The technology according to the present disclosure (this technology) can be applied to various products. For example, the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. May be.

　図３２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 FIG. 32 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。 The vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001. In the example shown in FIG. 32, the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050. Further, as a functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio / video output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown.

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。 The drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs. For example, the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。 The body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs. For example, the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp. In this case, the body system control unit 12020 can be input with radio waves or signals of various switches transmitted from a portable device that substitutes for a key. The body system control unit 12020 receives input of these radio waves or signals and controls the vehicle door lock device, power window device, lamp, and the like.

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。 The vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000. For example, the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030. The vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image. The vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。 The image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light. The image pickup unit 12031 can output the electric signal as an image or as distance measurement information. The light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。 The in-vehicle information detection unit 12040 detects in-vehicle information. To the in-vehicle information detection unit 12040, for example, a driver state detection unit 12041 that detects the state of the driver is connected. The driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether or not the driver is asleep.

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。 The microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit. A control command can be output to 12010. For example, the microcomputer 12051 realizes functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, a vehicle collision warning, or a vehicle lane departure warning. It is possible to perform cooperative control for the purpose.

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。 Further, the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like on the basis of the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation.

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。 Further, the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。 The voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to an occupant of the vehicle or the outside of the vehicle. In the example of FIG. 32, an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices. The display unit 12062 may include at least one of an on-board display and a head-up display, for example.

　図３３は、撮像部１２０３１の設置位置の例を示す図である。 FIG. 33 is a diagram showing an example of the installation position of the imaging unit 12031.

　図３３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。 In FIG. 33, the image pickup unit 12031 includes

image pickup units

12101, 12102, 12103, 12104, and 12105.

　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。 The

imaging units

12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle. The image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire images in front of the vehicle 12100. The

imaging units

12102 and 12103 included in the side mirrors mainly acquire images of the side of the vehicle 12100. The image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100. The imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.

　なお、図３３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。 Note that FIG. 33 shows an example of the shooting range of the imaging units 12101 to 12104. The imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose, the imaging ranges 12112 and 12113 indicate the imaging ranges of the

imaging units

12102 and 12103 provided on the side mirrors, and the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.

　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。 At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information. For example, at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements or may be an image capturing element having pixels for phase difference detection.

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。 For example, the microcomputer 12051, based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object within the imaging range 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100). In particular, the closest three-dimensional object on the traveling path of the vehicle 12100, which travels in the substantially same direction as the vehicle 12100 at a predetermined speed (for example, 0 km / h or more), can be extracted as a preceding vehicle. it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, which autonomously travels without depending on the operation of the driver.

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。 For example, the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and the like. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.

　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。 At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays. For example, the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure for extracting a feature point in an image captured by the image capturing units 12101 to 12104 as an infrared camera and pattern matching processing on a series of feature points indicating the contour of an object are performed to determine whether or not the pedestrian is a pedestrian. The procedure for determining When the microcomputer 12051 determines that a pedestrian is present in the images captured by the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis. The display unit 12062 is controlled so as to superimpose. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には例えば、図１の撮像装置１００を、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、閾値の調整に要する時間を短縮してシステムの利便性や安全性を向上させることができる。 Above, an example of the vehicle control system to which the technology according to the present disclosure can be applied has been described. The technology according to the present disclosure can be applied to the image capturing unit 12031 and the like among the configurations described above. Specifically, for example, the imaging device 100 of FIG. 1 can be applied to the imaging unit 12031. By applying the technology according to the present disclosure to the imaging unit 12031, it is possible to shorten the time required for adjusting the threshold and improve the convenience and safety of the system.

　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。 Note that the above-described embodiment shows an example for embodying the present technology, and the matters in the embodiment and the matters specifying the invention in the claims have a correspondence relationship. Similarly, the matters specifying the invention in the claims and the matters having the same names in the embodiments of the present technology have a correspondence relationship. However, the present technology is not limited to the embodiments and can be embodied by making various modifications to the embodiments without departing from the scope of the invention.

　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。 Further, the processing procedure described in the above-described embodiment may be regarded as a method having these series of procedures, or as a program for causing a computer to execute the series of procedures or a recording medium storing the program. You can catch it. As this recording medium, for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.

　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。 It should be noted that the effects described in the present specification are merely examples and are not limited, and other effects may be present.

　なお、本技術は以下のような構成もとることができる。
（１）入射光の変化量に応じたアナログ信号と所定の電圧範囲の境界を示す所定電圧とを比較して比較結果を電圧比較結果として出力する電圧比較部と、
　前記アナログ信号が前記電圧範囲外であることを示す前記電圧比較結果が出力されるたびに計数値を計数する計数部と
を具備する固体撮像素子。
（２）所定の制御信号を供給する制御回路をさらに具備し、
　前記計数部は、前記制御信号に従って前記計数値を示す複数のビットのいずれかを選択して出力する
前記（１）記載の固体撮像素子。
（３）前記所定電圧は、前記電圧範囲の上限を示す上限電圧と前記電圧範囲の下限を示す下限電圧とを含み、
　前記計数部は、
　前記アナログ信号が前記上限電圧より高い旨を示す前記電圧比較結果が出力されるたびに計数値を計数する上限側カウンタと、
　前記アナログ信号が前記下限電圧より低い旨を示す前記電圧比較結果が出力されるたびに計数値を計数する下限側カウンタと
を備える前記（２）記載の固体撮像素子。
（４）前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、
　前記計数部は、
　前記可変電圧の値を示す極性信号に従って前記電圧比較部と前記上限カウンタとの間の経路を開閉する上限側スイッチと、
　前記極性信号に従って前記電圧比較部と前記下限カウンタとの間の経路を開閉する下限側スイッチと
をさらに備える
前記（３）記載の固体撮像素子。
（５）前記入射光の光量に応じた画素信号と所定の参照信号とを比較して比較結果を参照信号比較結果として出力する参照信号比較部をさらに具備し、
　前記計数部は、
　前記電圧比較結果と前記参照信号比較結果とのいずれかを選択する選択部と、
　前記選択された比較結果に基づいて前記計数値を計数するカウンタと
を備える前記（１）記載の固体撮像素子。
（６）前記所定電圧は、前記電圧範囲の上限を示す上限電圧と前記電圧範囲の下限を示す下限電圧とを含み、
　前記電圧比較結果は、前記上限電圧との比較結果を示す上限側比較結果と前記下限電圧との比較結果を示す下限側比較結果とを含み、
　前記カウンタは、前段カウンタおよび後段カウンタを備え、
　前記選択部は、
　前記上限側比較結果および前記下限側比較結果の一方と前記参照信号比較結果とのいずれかを選択して前記前段カウンタに供給する前段セレクタと、
　前記上限側比較結果および前記下限側比較結果の他方と前記前段カウンタの出力ビットとのいずれかを選択して前記後段カウンタに供給する後段セレクタと
を備える前記（５）記載の固体撮像素子。
（７）前記カウンタは、さらに予備カウンタを備える
前記（６）記載の固体撮像素子。
（８）前記予備カウンタは、前記後段カウンタの出力ビットに基づいて計数値を計数し、
　前記後段セレクタと前記予備カウンタとの間の経路を開閉するスイッチをさらに具備する
前記（７）記載の固体撮像素子。
（９）前記予備カウンタは、前記前段セレクタと前記参照信号比較部との間に挿入される
前記（７）記載の固体撮像素子。
（１０）所定の閾値を供給する制御回路と、
　前記計数部は、
　前記アナログ信号が前記電圧範囲外であることを示す前記電圧比較結果が出力されるたびに前記計数値を計数するカウンタと、
　前記計数値と前記閾値とを比較する閾値比較部と
を備える前記（１）記載の固体撮像素子。
（１１）前記所定電圧は、前記電圧範囲の上限を示す上限電圧と前記電圧範囲の下限を示す下限電圧とを含み、
　前記カウンタは、
　前記アナログ信号が前記上限電圧より高い旨を示す前記電圧比較結果が出力された場合には前記計数値に対して増分処理および減分処理の一方を行い、前記アナログ信号が前記下限電圧より低い旨を示す前記電圧比較結果が出力された場合には、前記計数値に対して前記増分処理および前記減分処理の他方を行う
前記（１０）記載の固体撮像素子。
（１２）前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、
　前記カウンタは、前記可変電圧の値を示す極性信号と前記電圧比較結果とに基づいて前記増分処理および前記減分処理の一方を行う
前記（１１）記載の固体撮像素子。
（１３）前記電圧比較部は、複数の画素のそれぞれに配置され、
　前記計数部は、前記複数の画素を配列した画素ブロックに配置され、
　前記計数部は、
　前記複数の画素のそれぞれに対応する前記電圧比較結果を処理する比較結果処理部と、
　前記比較結果処理部の処理結果に基づいて前記計数値を計数するカウンタと
を備える前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、
　前記比較結果処理部は、
　前記上限電圧に対応する前記電圧比較結果を処理する上限側比較結果処理部と、
　前記下限電圧に対応する前記電圧比較結果を処理する下限側比較結果処理部と
を備え、
　前記計数部は、
　前記可変電圧の値を示す極性信号に従って前記電圧比較部と前記上限側比較結果処理部との間の経路を開閉する上限側スイッチと、
　前記極性信号に従って前記電圧比較部と前記下限側比較結果処理部との間の経路を開閉する下限側スイッチと
をさらに備える
前記（１３）記載の固体撮像素子。
（１５）前記比較結果処理部は、前記複数の画素のそれぞれに対応する前記電圧比較結果の排他的論理和を前記処理結果として出力する
前記（１３）記載の固体撮像素子。
（１６）前記比較結果処理部は、前記複数の画素のそれぞれに対応する前記電圧比較結果の論理和を前記処理結果として出力する
前記（１３）記載の固体撮像素子。
（１７）前記比較結果処理部は、前記複数の画素のそれぞれに対応する前記電圧比較結果のいずれかを選択して前記処理結果として出力する
前記（１３）記載の固体撮像素子。
（１８）前記電圧比較部は、
　光電流を電圧信号に変換する電流電圧変換部と、
　前記電圧信号を微分して前記アナログ信号として出力する微分回路と、
　前記アナログ信号と前記所定電圧とを比較するコンパレータと
を備える
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（１９）前記計数値が計数されるたびに前記微分回路を制御して前記アナログ信号を所定の初期値にする初期化制御部をさらに具備する
前記（１８）記載の固体撮像素子。
（２０）前記計数値と所定の閾値とを比較した結果を示す信号を転送し、前記信号を転送した後に前記計数値を初期化する転送部をさらに具備する
前記（１）から（１９）のいずれかに記載の固体撮像素子。 In addition, the present technology may have the following configurations.
(1) A voltage comparison unit that compares an analog signal according to the amount of change in incident light with a predetermined voltage indicating a boundary of a predetermined voltage range and outputs a comparison result as a voltage comparison result,
A solid-state image sensor, comprising: a counter that counts a count value each time the voltage comparison result indicating that the analog signal is out of the voltage range is output.
(2) Further comprising a control circuit for supplying a predetermined control signal,
The solid-state imaging device according to (1), wherein the counting unit selects and outputs any one of a plurality of bits indicating the count value according to the control signal.
(3) The predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range,
The counting unit,
An upper limit counter that counts a count value each time the voltage comparison result indicating that the analog signal is higher than the upper limit voltage is output,
The lower limit counter that counts a count value each time the voltage comparison result indicating that the analog signal is lower than the lower limit voltage is output, and the solid-state imaging device according to (2).
(4) The predetermined voltage is a variable voltage that changes to either an upper limit voltage or a lower limit voltage different from each other,
The counting unit,
An upper limit switch that opens and closes a path between the voltage comparison unit and the upper limit counter according to a polarity signal indicating the value of the variable voltage,
The solid-state imaging device according to (3), further including: a lower limit switch that opens and closes a path between the voltage comparison unit and the lower limit counter according to the polarity signal.
(5) A reference signal comparison unit that further compares a pixel signal according to the light amount of the incident light with a predetermined reference signal and outputs a comparison result as a reference signal comparison result,
The counting unit,
A selection unit for selecting one of the voltage comparison result and the reference signal comparison result,
The solid-state imaging device according to (1), further comprising: a counter that counts the count value based on the selected comparison result.
(6) The predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range,
The voltage comparison result includes an upper limit side comparison result showing a comparison result with the upper limit voltage and a lower limit side comparison result showing a comparison result with the lower limit voltage,
The counter includes a front stage counter and a rear stage counter,
The selection unit,
A pre-stage selector that selects one of the upper limit side comparison result and the lower limit side comparison result and the reference signal comparison result and supplies the reference signal comparison result to the pre-stage counter,
The solid-state imaging device according to (5), further comprising: a rear stage selector that selects one of the other one of the upper limit side comparison result and the lower limit side comparison result and an output bit of the front stage counter and supplies the selected output bit to the rear stage counter.
(7) The solid-state imaging device according to (6), wherein the counter further includes a preliminary counter.
(8) The preliminary counter counts a count value based on the output bit of the latter-stage counter,
The solid-state imaging device according to (7), further including a switch that opens and closes a path between the latter-stage selector and the preliminary counter.
(9) The solid-state imaging device according to (7), wherein the spare counter is inserted between the pre-stage selector and the reference signal comparison unit.
(10) a control circuit that supplies a predetermined threshold,
The counting unit,
A counter that counts the count value each time the voltage comparison result indicating that the analog signal is outside the voltage range is output,
The solid-state imaging device according to (1), further including a threshold comparison unit that compares the count value with the threshold.
(11) The predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range,
The counter is
When the voltage comparison result indicating that the analog signal is higher than the upper limit voltage is output, one of increment processing and decrement processing is performed on the count value, and the analog signal is lower than the lower limit voltage. The solid-state imaging device according to (10), wherein when the voltage comparison result indicating is output, the other one of the increment process and the decrement process is performed on the count value.
(12) The predetermined voltage is a variable voltage that changes to either an upper limit voltage or a lower limit voltage different from each other,
The solid-state imaging device according to (11), wherein the counter performs one of the increment processing and the decrement processing based on a polarity signal indicating the value of the variable voltage and the voltage comparison result.
(13) The voltage comparison unit is arranged in each of a plurality of pixels,
The counting unit is arranged in a pixel block in which the plurality of pixels are arranged,
The counting unit,
A comparison result processing unit that processes the voltage comparison result corresponding to each of the plurality of pixels;
The solid-state imaging device according to any one of (1) to (12), further comprising: a counter that counts the count value based on a processing result of the comparison result processing unit.
(14) The predetermined voltage is a variable voltage that changes to either an upper limit voltage or a lower limit voltage different from each other,
The comparison result processing unit,
An upper limit side comparison result processing unit that processes the voltage comparison result corresponding to the upper limit voltage,
A lower limit side comparison result processing unit that processes the voltage comparison result corresponding to the lower limit voltage,
The counting unit,
An upper limit switch that opens and closes a path between the voltage comparison unit and the upper limit comparison result processing unit according to a polarity signal indicating the value of the variable voltage,
The solid-state imaging device according to (13), further including: a lower limit switch that opens and closes a path between the voltage comparison unit and the lower limit comparison result processing unit according to the polarity signal.
(15) The solid-state imaging device according to (13), wherein the comparison result processing unit outputs an exclusive OR of the voltage comparison results corresponding to each of the plurality of pixels as the processing result.
(16) The solid-state imaging device according to (13), wherein the comparison result processing unit outputs a logical sum of the voltage comparison results corresponding to each of the plurality of pixels as the processing result.
(17) The solid-state imaging device according to (13), wherein the comparison result processing section selects any one of the voltage comparison results corresponding to each of the plurality of pixels and outputs the selected result as the processing result.
(18) The voltage comparison unit is
A current-voltage converter that converts photocurrent into a voltage signal,
A differentiating circuit for differentiating the voltage signal and outputting it as the analog signal;
The solid-state imaging device according to any one of (1) to (17), including a comparator that compares the analog signal with the predetermined voltage.
(19) The solid-state imaging device according to (18), further including an initialization control unit that controls the differentiating circuit every time the count value is counted to set the analog signal to a predetermined initial value.
(20) The method according to any one of (1) to (19), further comprising: a transfer unit that transfers a signal indicating a result of comparing the count value with a predetermined threshold value, and initializes the count value after transferring the signal. The solid-state imaging device according to any one of claims.

　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　制御部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１１　制御回路
　２１２　信号処理部
　２１３　アービタ
　２１４　画素アレイ部
　２１５　ＤＡＣ
　３００　画素
　３０１　画素ブロック
　３１０　計数部
　３１１～３１４、３２４、３２５、３２６、３３４、３３５、３３６、３４３、３７３　スイッチ
　３２０　上限側カウンタ
　３２１、３３１　第０桁出力部
　３２２、３３２　第１桁出力部
　３２３、３３３　第２桁出力部
　３３０　下限側カウンタ
　３４０　上限側比較結果処理部
　３４１、３９３、３９４　ＸＯＲ（排他的論理和）ゲート
　３４２　ＯＲ（論理和）ゲート
　３５０　下限側比較結果処理部
　３６１　アップダウンカウンタ
　３６２　上限側比較回路
　３６３　下限側比較回路
　３７１、３７２、５１１　セレクタ
　３７４　予備カウンタ
　３８０　転送部
　３９０　初期化制御部
　３９１、３９２　遅延部
　４００　電圧比較部
　４１０　対数応答部
　４１１　光電変換素子
　４１２、４１５、４３５、４４２、４４４　Ｎ型トランジスタ
　４１３、４３１、４３４　コンデンサ
　４１４、４２１、４２２、４３２、４３３、４４１、４４３　Ｐ型トランジスタ
　４１６　電流電圧変換部
　４２０　バッファ
　４３０　微分回路
　４４０　コンパレータ
　５００　参照信号比較部
　５１２　転送トランジスタ
　５１３　リセットトランジスタ
　５１４　増幅トランジスタ
　５１５　コンパレータ
　１２０３１　撮像部 100 image pickup apparatus 110 image pickup lens 120 recording section 130 control section 200 solid-state image pickup element 201 light receiving chip 202 circuit chip 211 control circuit 212 signal processing section 213 arbiter 214 pixel array section 215 DAC
300 pixels 301 pixel blocks 310 counting units 311 to 314, 324, 325, 326, 334, 335, 336, 343, 373 switches 320 upper limit counters 321, 331 0th

digit output unit

322, 332 1st

digit output unit

323, 333 Second digit output unit 330 Lower limit counter 340 Upper limit comparison

result processing unit

341, 393, 394 XOR (exclusive OR) gate 342 OR (logical OR) gate 350 Lower limit comparison result processing unit 361 Up-down counter 362 Upper limit Side comparison circuit 363 Lower limit

side comparison circuit

371, 372, 511 Selector 374 Spare counter 380 Transfer unit 390

Initialization control unit

391, 392 Delay unit 400 Voltage comparison unit 410 Logarithmic response unit 411

Photoelectric conversion element

412, 415, 435, 442, 444 N

type tran Dista

413, 431, 434

Capacitor

414, 421, 422, 432, 433, 441, 443 P-type transistor 416 Current-voltage converter 420 Buffer 430 Differentiator 440 Comparator 500 Reference signal comparator 512 Transfer transistor 513 Reset transistor 514 Amplification transistor 515 Comparator 12031 Imaging unit

Claims

　入射光の変化量に応じたアナログ信号と所定の電圧範囲の境界を示す所定電圧とを比較して比較結果を電圧比較結果として出力する電圧比較部と、
　前記アナログ信号が前記電圧範囲外であることを示す前記電圧比較結果が出力されるたびに計数値を計数する計数部と
を具備する固体撮像素子。 A voltage comparison unit that compares an analog signal according to the amount of change in incident light with a predetermined voltage indicating the boundary of a predetermined voltage range and outputs the comparison result as a voltage comparison result,
A solid-state image sensor, comprising: a counter that counts a count value each time the voltage comparison result indicating that the analog signal is out of the voltage range is output.
　所定の制御信号を供給する制御回路をさらに具備し、
　前記計数部は、前記制御信号に従って前記計数値を示す複数のビットのいずれかを選択して出力する
請求項１記載の固体撮像素子。 Further comprising a control circuit for supplying a predetermined control signal,
The solid-state imaging device according to claim 1, wherein the counting unit selects and outputs any one of a plurality of bits indicating the count value according to the control signal.
　前記所定電圧は、前記電圧範囲の上限を示す上限電圧と前記電圧範囲の下限を示す下限電圧とを含み、
　前記計数部は、
　前記アナログ信号が前記上限電圧より高い旨を示す前記電圧比較結果が出力されるたびに計数値を計数する上限側カウンタと、
　前記アナログ信号が前記下限電圧より低い旨を示す前記電圧比較結果が出力されるたびに計数値を計数する下限側カウンタと
を備える請求項２記載の固体撮像素子。 The predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range,
The counting unit,
An upper limit counter that counts a count value each time the voltage comparison result indicating that the analog signal is higher than the upper limit voltage is output,
The solid-state imaging device according to claim 2, further comprising: a lower limit counter that counts a count value each time the voltage comparison result indicating that the analog signal is lower than the lower limit voltage is output.
　前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、
　前記計数部は、
　前記可変電圧の値を示す極性信号に従って前記電圧比較部と前記上限カウンタとの間の経路を開閉する上限側スイッチと、
　前記極性信号に従って前記電圧比較部と前記下限カウンタとの間の経路を開閉する下限側スイッチと
をさらに備える
請求項３記載の固体撮像素子。 The predetermined voltage is a variable voltage that fluctuates to either an upper limit voltage or a lower limit voltage different from each other,
The counting unit,
An upper limit switch that opens and closes a path between the voltage comparison unit and the upper limit counter according to a polarity signal indicating the value of the variable voltage,
The solid-state imaging device according to claim 3, further comprising: a lower limit switch that opens and closes a path between the voltage comparison unit and the lower limit counter according to the polarity signal.
　前記入射光の光量に応じた画素信号と所定の参照信号とを比較して比較結果を参照信号比較結果として出力する参照信号比較部をさらに具備し、
　前記計数部は、
　前記電圧比較結果と前記参照信号比較結果とのいずれかを選択する選択部と、
　前記選択された比較結果に基づいて前記計数値を計数するカウンタと
を備える請求項１記載の固体撮像素子。 Further comprising a reference signal comparison unit that compares a pixel signal according to the light amount of the incident light with a predetermined reference signal and outputs a comparison result as a reference signal comparison result,
The counting unit,
A selection unit for selecting one of the voltage comparison result and the reference signal comparison result,
The solid-state imaging device according to claim 1, further comprising a counter that counts the count value based on the selected comparison result.
　前記所定電圧は、前記電圧範囲の上限を示す上限電圧と前記電圧範囲の下限を示す下限電圧とを含み、
　前記電圧比較結果は、前記上限電圧との比較結果を示す上限側比較結果と前記下限電圧との比較結果を示す下限側比較結果とを含み、
　前記カウンタは、前段カウンタおよび後段カウンタを備え、
　前記選択部は、
　前記上限側比較結果および前記下限側比較結果の一方と前記参照信号比較結果とのいずれかを選択して前記前段カウンタに供給する前段セレクタと、
　前記上限側比較結果および前記下限側比較結果の他方と前記前段カウンタの出力ビットとのいずれかを選択して前記後段カウンタに供給する後段セレクタと
を備える請求項５記載の固体撮像素子。 The predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range,
The voltage comparison result includes an upper limit side comparison result showing a comparison result with the upper limit voltage and a lower limit side comparison result showing a comparison result with the lower limit voltage,
The counter includes a front stage counter and a rear stage counter,
The selection unit,
A pre-stage selector that selects one of the upper limit side comparison result and the lower limit side comparison result and the reference signal comparison result and supplies the reference signal comparison result to the pre-stage counter,
The solid-state imaging device according to claim 5, further comprising a rear stage selector that selects one of the other one of the upper limit side comparison result and the lower limit side comparison result and an output bit of the front stage counter and supplies the selected output bit to the rear stage counter.
　前記カウンタは、さらに予備カウンタを備える
請求項６記載の固体撮像素子。 The solid-state image sensor according to claim 6, wherein the counter further includes a preliminary counter.
　前記予備カウンタは、前記後段カウンタの出力ビットに基づいて計数値を計数し、
　前記後段セレクタと前記予備カウンタとの間の経路を開閉するスイッチをさらに具備する
請求項７記載の固体撮像素子。 The preliminary counter counts a count value based on the output bits of the latter-stage counter,
The solid-state imaging device according to claim 7, further comprising a switch that opens and closes a path between the latter stage selector and the preliminary counter.
　前記予備カウンタは、前記前段セレクタと前記参照信号比較部との間に挿入される
請求項７記載の固体撮像素子。 The solid-state imaging device according to claim 7, wherein the spare counter is inserted between the preceding stage selector and the reference signal comparison unit.
　所定の閾値を供給する制御回路と、
　前記計数部は、
　前記アナログ信号が前記電圧範囲外であることを示す前記電圧比較結果が出力されるたびに前記計数値を計数するカウンタと、
　前記計数値と前記閾値とを比較する閾値比較部と
を備える請求項１記載の固体撮像素子。 A control circuit for supplying a predetermined threshold,
The counting unit,
A counter that counts the count value each time the voltage comparison result indicating that the analog signal is outside the voltage range is output,
The solid-state image sensor according to claim 1, further comprising a threshold value comparison unit that compares the count value with the threshold value.
　前記所定電圧は、前記電圧範囲の上限を示す上限電圧と前記電圧範囲の下限を示す下限電圧とを含み、
　前記カウンタは、
　前記アナログ信号が前記上限電圧より高い旨を示す前記電圧比較結果が出力された場合には前記計数値に対して増分処理および減分処理の一方を行い、前記アナログ信号が前記下限電圧より低い旨を示す前記電圧比較結果が出力された場合には、前記計数値に対して前記増分処理および前記減分処理の他方を行う
請求項１０記載の固体撮像素子。 The predetermined voltage includes an upper limit voltage indicating an upper limit of the voltage range and a lower limit voltage indicating a lower limit of the voltage range,
The counter is
When the voltage comparison result indicating that the analog signal is higher than the upper limit voltage is output, one of increment processing and decrement processing is performed on the count value, and the analog signal is lower than the lower limit voltage. 11. The solid-state image sensor according to claim 10, wherein when the voltage comparison result indicating is output, the other one of the increment process and the decrement process is performed on the count value.
　前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、
　前記カウンタは、前記可変電圧の値を示す極性信号と前記電圧比較結果とに基づいて前記増分処理および前記減分処理の一方を行う
請求項１１記載の固体撮像素子。 The predetermined voltage is a variable voltage that fluctuates to either an upper limit voltage or a lower limit voltage different from each other,
The solid-state image sensor according to claim 11, wherein the counter performs one of the increment processing and the decrement processing based on a polarity signal indicating the value of the variable voltage and the voltage comparison result.
　前記電圧比較部は、複数の画素のそれぞれに配置され、
　前記計数部は、前記複数の画素を配列した画素ブロックに配置され、
　前記計数部は、
　前記複数の画素のそれぞれに対応する前記電圧比較結果を処理する比較結果処理部と、
　前記比較結果処理部の処理結果に基づいて前記計数値を計数するカウンタと
を備える請求項１記載の固体撮像素子。 The voltage comparison unit is arranged in each of a plurality of pixels,
The counting unit is arranged in a pixel block in which the plurality of pixels are arranged,
The counting unit,
A comparison result processing unit that processes the voltage comparison result corresponding to each of the plurality of pixels;
The solid-state imaging device according to claim 1, further comprising a counter that counts the count value based on a processing result of the comparison result processing unit.
　前記所定電圧は、互いに異なる上限電圧および下限電圧のいずれかに変動する可変電圧であり、
　前記比較結果処理部は、
　前記上限電圧に対応する前記電圧比較結果を処理する上限側比較結果処理部と、
　前記下限電圧に対応する前記電圧比較結果を処理する下限側比較結果処理部と
を備え、
　前記計数部は、
　前記可変電圧の値を示す極性信号に従って前記電圧比較部と前記上限側比較結果処理部との間の経路を開閉する上限側スイッチと、
　前記極性信号に従って前記電圧比較部と前記下限側比較結果処理部との間の経路を開閉する下限側スイッチと
をさらに備える
請求項１３記載の固体撮像素子。 The predetermined voltage is a variable voltage that fluctuates to either an upper limit voltage or a lower limit voltage different from each other,
The comparison result processing unit,
An upper limit side comparison result processing unit that processes the voltage comparison result corresponding to the upper limit voltage,
A lower limit side comparison result processing unit that processes the voltage comparison result corresponding to the lower limit voltage,
The counting unit,
An upper limit switch that opens and closes a path between the voltage comparison unit and the upper limit comparison result processing unit according to a polarity signal indicating the value of the variable voltage,
14. The solid-state imaging device according to claim 13, further comprising: a lower limit switch that opens and closes a path between the voltage comparison unit and the lower limit comparison result processing unit according to the polarity signal.
　前記比較結果処理部は、前記複数の画素のそれぞれに対応する前記電圧比較結果の排他的論理和を前記処理結果として出力する
請求項１３記載の固体撮像素子。 14. The solid-state imaging device according to claim 13, wherein the comparison result processing unit outputs an exclusive OR of the voltage comparison results corresponding to each of the plurality of pixels as the processing result.
　前記比較結果処理部は、前記複数の画素のそれぞれに対応する前記電圧比較結果の論理和を前記処理結果として出力する
請求項１３記載の固体撮像素子。 The solid-state image sensor according to claim 13, wherein the comparison result processing unit outputs a logical sum of the voltage comparison results corresponding to each of the plurality of pixels as the processing result.
　前記比較結果処理部は、前記複数の画素のそれぞれに対応する前記電圧比較結果のいずれかを選択して前記処理結果として出力する
請求項１３記載の固体撮像素子。 14. The solid-state image sensor according to claim 13, wherein the comparison result processing section selects one of the voltage comparison results corresponding to each of the plurality of pixels and outputs the selected result as the processing result.
　前記電圧比較部は、
　光電流を電圧信号に変換する電流電圧変換部と、
　前記電圧信号を微分して前記アナログ信号として出力する微分回路と、
　前記アナログ信号と前記所定電圧とを比較するコンパレータと
を備える
請求項１記載の固体撮像素子。 The voltage comparison unit,
A current-voltage converter that converts photocurrent into a voltage signal,
A differentiating circuit for differentiating the voltage signal and outputting it as the analog signal;
The solid-state image sensor according to claim 1, further comprising a comparator that compares the analog signal with the predetermined voltage.
　前記計数値が計数されるたびに前記微分回路を制御して前記アナログ信号を所定の初期値にする初期化制御部をさらに具備する
請求項１８記載の固体撮像素子。 The solid-state imaging device according to claim 18, further comprising an initialization control unit that controls the differentiating circuit each time the count value is counted to set the analog signal to a predetermined initial value.
　前記計数値と所定の閾値とを比較した結果を示す信号を転送し、前記信号を転送した後に前記計数値を初期化する転送部をさらに具備する
請求項１記載の固体撮像素子。 The solid-state imaging device according to claim 1, further comprising a transfer unit that transfers a signal indicating a result of comparison between the count value and a predetermined threshold value and initializes the count value after transferring the signal.