WO2020013403A1 - 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치 - Google Patents

발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치 Download PDF

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light emitting
reflective
reflective electrode
insulating pattern
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김대현
임현덕
조현민
강종혁
김동욱
임백현
임재익
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Definitions

  • the present invention relates to a light emitting device, a manufacturing method thereof, and a display device including the same.
  • LEDs Light emitting diodes exhibit relatively good durability even in harsh environmental conditions and have excellent performance in terms of lifetime and luminance.
  • connection of an electrode capable of supplying power to the light emitting diode is required, and the light emitting diode is associated with an application purpose, a reduction in the space occupied by the electrode, or a manufacturing method
  • the relationship between the arrangement of the electrode and the electrode has been studied in various ways.
  • the method of arranging the light emitting diode and the electrode may be classified into a method of directly growing the light emitting diode on the electrode and a method of independently growing the light emitting diode separately and then placing the light emitting diode on the electrode.
  • An object of the present invention is to provide a light emitting device, a manufacturing method thereof, and a display device including the same, which can prevent misalignment of an ultra-small light emitting diode and improve light emission efficiency of the micro-light emitting diode.
  • a light emitting device a substrate; A first electrode provided on the substrate and a second electrode provided on the same plane as the first electrode and spaced apart from the first electrode by a predetermined distance; An insulating pattern provided between the first electrode and the second electrode and overlapping a portion of the first electrode and a portion of the second electrode; At least one light emitting element provided on the insulating pattern and having a first end and a second end in a longitudinal direction; A first partition wall provided on the first electrode and a second partition wall provided on the second electrode; A first reflective electrode provided on the first partition wall and electrically connected to the first electrode; And a second reflective electrode provided on the second partition wall and electrically connected to the second electrode.
  • the insulating pattern when viewed in plan view, may have a width greater than the length of the light emitting device.
  • the first and second barrier ribs when viewed in a plan view, may be spaced apart from each other with the insulating pattern interposed therebetween.
  • the height of each of the first and second partition walls may be equal to or greater than the length of the light emitting device.
  • the width of the insulating pattern may be smaller than a distance between the first reflective electrode and the second reflective electrode and greater than a distance between the first electrode and the second electrode.
  • the first reflective electrode and the second reflective electrode may be provided on the same plane and spaced apart from each other.
  • the light emitting device may include: a first contact electrode provided on the first reflective electrode and electrically connecting the first end of the light emitting element to the first reflective electrode; And a second contact electrode provided on the second reflective electrode and electrically connecting the second end of the light emitting element and the second reflective electrode.
  • the light emitting device includes: a first conductive semiconductor layer doped with a first conductive dopant; A second conductive semiconductor layer doped with a second conductive dopant; And an active layer provided between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the light emitting device may include a circular columnar or polygonal light emitting diode having a micro-scale or nano-scale.
  • the above-described light emitting device includes forming a first electrode and a second electrode spaced apart on the same plane as the first electrode on a substrate; Forming an insulating pattern on the first and second electrodes and removing a portion thereof to form an insulating pattern overlapping a portion of each of the first and second electrodes; Injecting a solvent including a plurality of light emitting devices onto the insulating pattern; Forming an electric field between the first electrode and the second electrode to align the light emitting elements on the insulating pattern between the first electrode and the second electrode; Forming a first partition on the first electrode and forming a second partition on the second electrode; And forming a first reflective electrode electrically connected to the first electrode on the first partition wall, and forming a second reflective electrode electrically connected to the second electrode on the second partition wall.
  • a display device includes a substrate including a display area and a non-display area; And a plurality of pixels provided in the display area and including at least one sub-pixel.
  • the sub-pixel may include a pixel circuit unit including at least one transistor and a display element layer including at least one light emitting element electrically connected to the pixel circuit unit and emitting light. Can be.
  • the display element layer may include a first electrode extending on one side of the pixel circuit part and spaced apart on the same plane as the first electrode; An insulating pattern provided between the first electrode and the second electrode and overlapping a portion of the first electrode and a portion of the second electrode; And the light emitting element provided on the insulating pattern and having a first end and a second end in a longitudinal direction.
  • a first partition wall provided on the first electrode and a second partition wall provided on the second electrode;
  • a first reflective electrode provided on the first partition wall and electrically connected to the first electrode;
  • a second reflective electrode provided on the second partition wall and electrically connected to the second electrode.
  • a light emitting device which minimizes misalignment of the light emitting device by disposing an ultra-small light emitting device on an electrode for alignment and placing a reflective electrode electrically connected to the light emitting device on the electrode. May be provided.
  • a light emitting device capable of improving the light emission efficiency of the light emitting device can be provided.
  • a method of manufacturing the light emitting device may be provided.
  • a display device including the light emitting device may be provided.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 2A and 2B are plan views illustrating various types of unit light emitting regions of a light emitting device including the light emitting device of FIG. 1A.
  • 3A is a cross-sectional view taken along the line II ′ of FIG. 2A.
  • FIG. 3B illustrates a light emitting device according to another embodiment of the present invention, and is a cross-sectional view corresponding to lines I to I 'of FIG. 2A.
  • 4A through 4G are schematic plan views sequentially illustrating a method of manufacturing the light emitting device of FIG. 2A.
  • 5A through 5K are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIG. 3A.
  • FIG. 6 illustrates a display device according to an exemplary embodiment of the present invention.
  • FIG. 1A is a schematic plan view of a display device using the light emitting device illustrated in FIG. 1A as a light emitting source.
  • FIG. 7A through 7D are circuit diagrams illustrating a unit emission area of the display device of FIG. 6, according to various embodiments.
  • FIG. 8 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 6.
  • FIG. 9A is a cross-sectional view taken along the line II to II ′ of FIG. 8.
  • FIG. 9B illustrates a display device according to another exemplary embodiment, and is a cross-sectional view corresponding to lines II to II ′ of FIG. 8.
  • FIG. 10 is a cross-sectional view of a portion of the display device of FIG. 6 according to another exemplary embodiment.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the terms “comprise” or “have” are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only when the other part is “just above”, but also when there is another part in the middle.
  • the formed direction is not limited to the upper direction but includes a side or a lower part.
  • a part such as a layer, film, region, plate, etc. is “below” another part, this includes not only the other part “below” but also another part in the middle.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 1A and FIG. 1B although the circular columnar light emitting element was shown, this invention is not limited to this.
  • a light emitting device LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductors.
  • the active layer 12 may be interposed between the layers 11 and 13.
  • the light emitting device LD may be implemented as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the extension direction of the light emitting device LD is called a longitudinal direction
  • the light emitting device LD may have one end portion and the other end portion in the extension direction.
  • One of the first and second conductive semiconductor layers 11 and 13 may be disposed at one end thereof, and the other of the first and second conductive semiconductor layers 11 and 13 may be disposed at the other end thereof.
  • the light emitting device LD may be provided in a circular column shape, but is not limited thereto.
  • the light emitting device LD may include a rod-like shape or a bar-like shape that is long in the longitudinal direction (ie, the aspect ratio is greater than 1).
  • the length L of the light emitting element LD may be larger than its diameter.
  • the light emitting device LD may include, for example, a light emitting diode manufactured in a very small size to have a diameter and / or a length of about a micro scale or a nano scale.
  • the size of the light emitting device LD is not limited thereto, and the size of the light emitting device LD may be changed to meet the requirements of the lighting device or the self-light emitting display device to which the light emitting device LD is applied. It may be.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the light emitting device LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting device LD, the light emitting device LD emits light while the electron-hole pair is coupled in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. .
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto. In addition, various materials may form the second conductive semiconductor layer 13.
  • the light emitting device LD is illustrated in FIG. 1A in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13.
  • the semiconductor device may further include an upper electrode layer 15 disposed on the second conductive semiconductor layer 13.
  • the light emitting device LD may further include a lower electrode layer 16 disposed on the first conductive semiconductor layer 11 as shown in FIG. 1B in addition to the upper electrode layer 15. have.
  • the upper electrode layer 15 and the lower electrode layer 16 may be ohmic contact electrodes, but are not limited thereto.
  • the upper electrode layer 15 and the lower electrode 16 may include a metal or a metal oxide.
  • chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel ( Ni), ITO and oxides or alloys thereof may be used alone or in combination, but is not limited thereto.
  • Materials included in each of the upper electrode layer 15 and the lower electrode layer 16 may be the same or different from each other.
  • the light emitting device LD may further include an insulating coating 14.
  • the insulating film 14 may be omitted, and only a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 may be omitted. It may be provided to cover.
  • the insulating film 14 may be provided at a portion except one end of the light emitting device LD as illustrated in FIG. 1A. In this case, the upper electrode layer 15 of the light emitting element LD may be exposed.
  • the insulating film 14 may be provided at portions except for both ends of the light emitting device LD as illustrated in FIG. 1B. In this case, the upper electrode layer 15 and the lower electrode layer 16 of the light emitting element LD may be exposed.
  • FIG. 1A illustrates a state in which a part of the insulating film 14 is deleted.
  • all sides of the circular pillar may surround the insulating film 14. .
  • the insulating film 14 may be provided to surround at least a portion of an outer circumferential surface of the first conductive semiconductor layer 11, the active layer 12, and / or the second conductive semiconductor layer 13.
  • the insulating film 14 may be provided to surround at least an outer circumferential surface of the active layer 12.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, and TiO 2, but is not limited thereto. Various materials having insulating properties may be used.
  • the active layer 12 may be prevented from shorting with the first and / or second electrodes (not shown).
  • the insulating film 14 may prevent unwanted short circuits that may occur between the light emitting devices LD.
  • the light emitting device LD may be used as a light emitting source of various display devices.
  • FIG. 2A and 2B are plan views illustrating unit light emitting regions of various types of the light emitting device including the light emitting device of FIG. 1A
  • FIG. 3A is a cross-sectional view taken along line II ′ of FIG. 2A
  • FIG. 3B is another embodiment of the present invention.
  • the light emitting device according to the embodiment is shown, and is a cross-sectional view corresponding to the line II 'of FIG. 2A.
  • a plurality of light emitting devices are illustrated as being aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto.
  • the unit emission area may be a pixel area of one sub-pixel included in the light emitting display panel.
  • a light emitting device includes at least one sub pixel SP including a unit emission area 100.
  • the substrate may include a substrate SUB and a plurality of light emitting elements LD provided on the substrate.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be made of a material having flexibility to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the substrate (SUB) is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide (polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate It may include at least one of cellulose (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate). However, materials constituting the substrate SUB may be variously changed.
  • a barrier layer BRL may be provided on the substrate SUB to prevent the diffusion of impurities into the light emitting devices LD.
  • Each of the light emitting devices LD may include an active layer 12 interposed between a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductor layers 11 and 13. It may include. In example embodiments, the light emitting devices LD may further include an upper electrode layer 15 provided on the second conductive semiconductor layer 13.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2.
  • the first end EP1 has one of the first and second conductive semiconductor layers 11 and 13, and the second end EP2 has another one of the first and second conductive semiconductor layers 11 and 13. Can be arranged.
  • each light emitting device LD may emit light of any one of color and / or white light.
  • the first insulating layer INS1 may be provided on each of the light emitting devices LD to cover a portion of an upper surface of each of the light emitting devices LD. Thus, both ends EP1 and EP2 of the respective light emitting devices LD may be exposed to the outside.
  • the sub-pixel SP has a first connection line CNL1 extending in a first direction DR1 of the substrate SUB and a second connection line extending in parallel with an extension direction of the first connection wire CNL1. (CNL2).
  • the first connection line CNL1 may be disposed to correspond to the one sub pixel SP, and may electrically separate the one sub pixel SP from adjacent sub pixels. As a result, the one sub-pixel SP can be driven independently.
  • the second connection line CNL2 may extend to the adjacent sub pixel as well as the one sub pixel SP.
  • the one sub pixel SP and the adjacent sub pixel may be commonly connected to the second connection line CNL2.
  • the unit emission region 100 of the one sub-pixel SP includes first and second electrodes ETL1 and ETL2, first and second partitions PW1 and PW2, and first and second reflective electrodes REL1 and REL2 and first and second contact electrodes CNE1 and CNE2 may be further included.
  • the first electrode ETL1 may be provided on the substrate SUB.
  • the first electrode ETL1 may be disposed adjacent to the first end EP1 of each of the light emitting devices LD.
  • the first electrode ETL1 may branch from the first connection line CNL1 and extend along a second direction DR2 crossing the first direction DR1.
  • the first electrode ETL1 is branched from the first connection line CNL1 to the other side of the first-first electrode ETL1_1 and the second electrode ETL2 branched to one side of the second electrode ETL2. It may include the 1-2 electrode ETL1_2.
  • the second positive electrode ETL2 may be disposed between the first-first electrode ETL1_1 and the first-second electrode ETL1_2.
  • the first-first electrode ETL1_1 and the first-second electrode ETL1_2 may have a bar shape extending along the second direction DR2.
  • the first-first electrode ETL1_1 and the first-second electrode ETL1_2 may be electrically connected to the first connection line CNL1.
  • the first-first electrode ETL1_1 and the first-second electrode ETL1_2 may be integrally provided with the first connection line CNL1.
  • the second electrode ETL2 may be provided on the same plane as the first electrode ETL2 and disposed adjacent to the second end EP2 of each of the light emitting devices LD.
  • the second electrode ETL2 may branch from the second connection line CNL2 and extend in the second direction DR2.
  • the second electrode ETL2 may be electrically connected to the second connection line CNL2.
  • the second electrode ETL2 may be integrally provided with the second connection line CNL2.
  • first electrode ETL1 and the second electrode ETL2 may be spaced apart from each other with the light emitting devices LD interposed therebetween.
  • first electrode ETL1 and the second electrode ETL2 may be alternately disposed along the first direction DR1 in the unit emission region 100.
  • the first electrode ETL1 and the second electrode ETL2 may be made of a conductive material.
  • the first electrode ETL1 and the second electrode ETL2 may be alignment electrodes for aligning the light emitting devices LD in the unit emission area 100 of the one sub-pixel SP.
  • a first alignment voltage is connected to the first electrode ETL1 through the first connection line CNL1.
  • the second alignment voltage may be applied to the second electrode ETL2 through the second connection line CNL2.
  • the first alignment voltage and the second alignment voltage may have different voltage levels.
  • the light emitting devices LD may be aligned on the substrate SUB between the first electrode ETL1 and the second electrode ETL2 by the electric field.
  • the first electrode ETL1 and the second electrode ETL2 may be connected to both ends EP1 of each of the light emitting devices LD when the light emitting devices LD are driven.
  • EP2 may function as a driving electrode for applying a predetermined voltage, but the present invention is not limited thereto.
  • the first reflective electrode REL1 and the second reflective electrode REL2 drive the light emitting elements LD instead of the first electrode ETL1 and the second electrode ETL2. It can also function as a drive electrode.
  • the first and second partitions PW1 and PW2 may partition the unit emission region 100 of the one sub-pixel SP.
  • the first partition PW1 and the second partition PW2 may be spaced apart from each other on the substrate SUB.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other on the substrate SUB by more than one length of one light emitting element LD.
  • the first and second barrier ribs PW1 and PW2 may be an insulating material including an inorganic material or an organic material, but the present invention is not limited thereto.
  • Each of the first and second barrier ribs PW1 and PW2 may have a trapezoidal cross section in which a side surface is inclined at a predetermined angle and a width of a lower surface is larger than a width of an upper surface, as shown in FIG. 3A. It is not limited to this.
  • each of the first and second barrier ribs PW2 and PW2 has a cross section of a semicircle, a semi-ellipse, and the like, which are narrower from the one surface of the substrate SUB toward the upper portion as shown in FIG. 3B.
  • Branch may include a curved surface, but the present invention is not limited thereto.
  • Shapes of the first and second partition walls PW1 and PW2 may be variously changed within a range capable of improving light emission efficiency of light emitted from each of the light emitting devices LD.
  • the first partition PW1 may be provided on the first electrode ETL1, and the second partition PW2 may be provided on the second electrode ETL2. .
  • the first partition PW1 may connect the first-first partition PW1_1 provided on the first-first electrode ETL1_1 and the first-second partition PW1_2 provided on the first-second electrode ETL1_2. It may include.
  • first-first partition PW1_1 and the first-second partition PW1_2 may be spaced apart from each other with the second partition PW2 interposed therebetween.
  • the first-first partition PW1_1, the first-second partition PW1_2, and the second partition PW2 may be disposed on the same plane on the substrate SUB, and have the same height h. It can have
  • Each of the first reflective electrode REL1 and the second reflective electrode REL2 may be provided on a corresponding partition wall.
  • the first reflective electrode REL1 may be provided on the first partition PW1
  • the second reflective electrode REL2 may be provided on the second partition PW2.
  • the first and second reflective electrodes REL1 and REL2 may be provided to correspond to the shapes of the first and second partitions PW1 and PW2. Accordingly, the first reflective electrode REL1 may have a shape corresponding to the inclination of the first partition PW1, and the second reflective electrode REL2 may correspond to the inclination of the second partition PW2. It may have a shape.
  • the first and second reflective electrodes REL1 and REL2 may be provided to be spaced apart from each other with the light emitting devices LD interposed therebetween on the substrate SUB.
  • the first reflective electrode REL1 is disposed adjacent to one end of each of the both ends EP1 and EP2 of each of the light emitting devices LD, and the first contact electrode CNE1 may be electrically connected to each of the light emitting devices LD.
  • the second reflective electrode REL2 is disposed adjacent to the other end of both ends EP1 and EP2 of each of the light emitting devices LD, and the light emitting devices LD are disposed through the second contact electrode CNE2. Can be electrically connected to each other.
  • the first reflective electrode REL1 and the second reflective electrode REL2 may be disposed on the same plane and have the same height. When the first reflective electrode REL1 and the second reflective electrode REL2 have the same height, each of the light emitting elements LD may be more stably provided to the first and second reflective electrodes REL1 and REL2. Can be connected.
  • the first and second reflective electrodes REL1 and REL2 may be made of a conductive material.
  • the conductive material may be Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), ZnO ( zinc oxide), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as PEDOT.
  • first and second reflective electrodes REL1 and REL2 may be formed as a single layer, but the present invention is not limited thereto, and two or more of metals, alloys, conductive oxides, and conductive polymers may be used. This laminated film can be formed.
  • the materials of the first and second reflective electrodes REL1 and REL2 are not limited to the above materials.
  • the first and second reflective electrodes REL1 and REL2 may emit light emitted from both ends EP1 and EP2 of each of the light emitting devices LD in a direction in which an image is displayed (for example, a front direction). It can be made of a conductive material having a constant reflectance to proceed to).
  • both ends of each of the light emitting devices LD may be formed.
  • Light emitted from EP1 and EP2 may be reflected by the first and second reflective electrodes REL1 and REL2 and further travel in the front direction. Therefore, the efficiency of light emitted from each of the light emitting elements LD may be improved.
  • the first and second partitions PW1 and PW2 may be disposed at each of the light emitting elements LD together with the first and second reflective electrodes REL1 and REL2 provided thereon. It can function as a reflecting member for improving the efficiency of the emitted light.
  • the first reflective electrode REL1 may include a first-first reflective electrode REL1_1 and a first-second reflective electrode REL1_2.
  • the second reflective electrode REL2 may be disposed between the first-first reflective electrode REL1_1 and the first-second reflective electrode REL1_2.
  • the first-first reflective electrode REL1_1 may be provided on the first-first partition PW1_1, and the first-second reflective electrode REL1_2 may be provided on the first-second partition PW1_2. have.
  • the first-first reflective electrode REL1_1, the first-second reflective electrode REL1_2, and the second reflective electrode REL2 may have a bar shape extending along the second direction DR2. Can have
  • the first-first reflective electrode REL1_1 may be electrically connected to the first-first electrode ETL1_1, and the first-second reflective electrode REL1_2 may be electrically connected to the first-second electrode ETL1_2.
  • the second reflective electrode REL2 may be electrically connected to the second electrode ETL2.
  • first and second reflective electrodes REL1 and REL2 are illustrated as being directly provided on the substrate SUB, but the present invention is not limited thereto.
  • a component may be further provided between the first and second reflective electrodes REL1 and REL2 and the substrate SUB to drive the light emitting device in a passive matrix or an active matrix.
  • signal wires When the light emitting device is driven by the active matrix, signal wires, an insulating layer, a transistor, and / or the like may be provided between the first and second reflective electrodes REL1 and REL2 and the substrate SUB.
  • the signal lines may include scan lines, data lines, power lines, and the like, and the transistor may be connected to the signal lines and include a gate electrode, a semiconductor layer, a source electrode, and a drain electrode.
  • One reflective electrode of the first and second reflective electrodes REL1 and REL2 may be an anode electrode, and the other reflective electrode may be a cathode electrode.
  • the first reflective electrode REL1 may be an anode electrode
  • the second reflective electrode REL2 may be an anode electrode.
  • one electrode of the source and drain electrodes of the transistor may be connected to any one of the first and second reflective electrodes REL1 and REL2, and the data signal of the data line may be connected through the transistor. It can be applied to either electrode.
  • the signal lines, the insulating layer, and / or the transistor may be provided in various numbers and forms.
  • the first reflective electrode REL1 may be electrically connected to the transistor through a contact hole (not shown). As a result, a signal provided to the transistor may be applied to the first reflective electrode REL1.
  • the second reflective electrode REL2 may be electrically connected to the signal line through a contact hole (not shown) when the light emitting device is driven by an active matrix. Thus, the voltage of the signal line may be applied to the second reflective electrode REL2.
  • the first electrode ETL1 may be used as the anode instead of the first reflective electrode REL1
  • the second electrode ETL2 may be used as the second reflective electrode REL2. Instead it can be utilized as the cathode electrode.
  • one electrode of the source and drain electrodes of the transistor may be connected to the first electrode ETL1, and the data signal of the data line through the transistor is connected to the first electrode through the first electrode ETL1. It may be applied to the reflective electrode REL1.
  • the signal line may be connected to the second electrode ETL2, and the signal provided to the signal line may be applied to the second reflective electrode REL2 through the second electrode ETL2.
  • the first reflective electrode REL1 may overlap the first electrode ETL1
  • the second reflective electrode REL2 may overlap the second electrode ETL2.
  • the light emitting devices LD may include a plurality of first light emitting devices LD1 arranged between the first-first reflective electrode REL1_1 and the second reflective electrode REL2. And a plurality of second light emitting devices LD2 arranged between the second reflective electrode REL2 and the 1-2 reflective electrode REL1_2.
  • the first reflective electrode REL1 may electrically and / or physically stably connect any one of the first reflective electrode REL1 and one of both ends EP1 and EP2 of each of the light emitting devices LD.
  • One contact electrode CNE1 may be provided.
  • the first contact electrode CNE1 may be made of a transparent conductive material such that light emitted from each of the light emitting elements LD and reflected by the first reflective electrode REL1 may travel in the front direction without loss.
  • the transparent conductive material may include ITO, IZO, ITZO, or the like.
  • the material of the first contact electrode CNE1 is not limited to the above materials.
  • the first contact electrode CNE1 may cover the first reflective electrode REL1 and overlap the first reflective electrode REL1 when viewed in plan view. In addition, the first contact electrode CNE1 may partially overlap one end of one of both ends EP1 and EP2 of each of the light emitting devices LD.
  • the first contact electrode CNE1 may include the first-first contact electrode CNE1_1 and the first-second reflective electrode REL1_2 provided on the first-first reflective electrode REL1_1. ) May include the first-second contact electrode CNE1_2 provided on the second contact electrode CNE1_2.
  • the first-first contact electrode CNE1_1 may overlap the first end EP1 and the first-first reflective electrode REL1_1 of each of the first light emitting devices LD1.
  • the first-second contact electrode CNE1_2 may overlap the second end EP2 and the first-second reflective electrode REL1_2 of each of the second light emitting devices LD2 in plan view. .
  • the second insulating layer INS2 may be provided on the first contact electrode CNE1 to cover the first contact electrode CNE1.
  • the second insulating layer INS2 may prevent the first contact electrode CNE1 from being exposed to the outside to prevent corrosion of the first contact electrode CNE1.
  • the second contact electrode CNE2 may be provided on the second reflective electrode REL2.
  • the second contact electrode CNE2 may cover the second reflective electrode REL2 and may overlap the second reflective electrode REL2 when viewed in plan view.
  • the second contact electrode CNE2 may overlap the second end EP2 of each of the first light emitting devices LD1 and the first end EP1 of each of the second light emitting devices LD2, respectively. Can be.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but the present invention is not limited thereto.
  • the third insulating layer INS3 covering the second contact electrode CNE2 may be provided on the second contact electrode CNE2.
  • the third insulating layer INS3 may prevent the second contact electrode CNE2 from being exposed to the outside to prevent corrosion of the second contact electrode CNE2.
  • An overcoat layer OC may be provided on the third insulating layer INS3.
  • the overcoat layer OC may include the first and second partition walls PW1 and PW2, the first and second reflective electrodes REL1 and REL2, and the first and second contact electrodes CNE1 disposed under the overcoat layer OC. , CNE2), or the like, may be a planarization layer for alleviating the step generated by CNE2). In addition, the overcoat layer OC may be an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the light emitting devices LD.
  • the overcoat layer OC may be omitted.
  • the second insulating layer INS2 may serve as an encapsulation layer that prevents oxygen and moisture from penetrating into the light emitting devices LD.
  • a first end EP1 of each of the first light emitting devices LD1 is connected to the first-first reflecting electrode REL1_1, and a second of each of the first light emitting devices LD1 is formed.
  • the end EP2 may be connected to one side of the second reflective electrode REL2. Accordingly, both ends EP1 and EP2 of each of the first light emitting devices LD1 may receive a predetermined voltage through the first-first reflective electrode REL1_1 and the second reflective electrode REL2. have.
  • the pair of residue-holes in the active layer 12 of each of the first light emitting devices LD1 may emit light.
  • a first end EP1 of each of the second light emitting devices LD2 is connected to the other side of the second reflective electrode REL2, and a second end EP2 of each of the second light emitting devices LD2 is provided. ) May be connected to the first-second reflective electrode REL1_2. Accordingly, both ends EP1 and EP2 of each of the second light emitting devices LD2 may receive a predetermined voltage through the second reflective electrode REL2 and the first-second reflective electrode REL1_2. have. As a result, electron-hole pairs are combined in the active layer 12 of each of the second light emitting devices LD2, and each of the second light emitting devices LD2 may emit light.
  • the unit emission region 100 of the one sub pixel SP may further include a first insulating pattern INSP1 and a second insulating pattern INSP2.
  • Each of the first insulating pattern INSP1 and the second insulating pattern INSP2 may include any one of an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating pattern INSP1 may be disposed between the first-first electrode ETL1_1 and the second electrode ETL2 in plan view.
  • the first insulating pattern INSP1 may be disposed between the first-first reflective electrode REL1_1 and the second reflective electrode REL2 in plan view.
  • the first insulating pattern INSP1 may have a bar shape extending along the second direction DR2 and may overlap each of the first light emitting devices LD1.
  • the second insulating pattern INSP2 may be disposed between the second electrode ETL2 and the first-second electrode ETL1_2 in a plan view.
  • the second insulating pattern INSP2 may be disposed between the second reflective electrode REL2 and the first-second reflective electrode REL1_2 when viewed in plan view.
  • the second insulating pattern INSP2 may have a bar shape extending along the second direction DR2 and may overlap each of the second light emitting devices LD2.
  • the first light emitting devices LD1 may be provided on the first insulating pattern INSP1, and the second light emitting devices LD2 may be disposed on the second insulating pattern INSP2. Can be provided.
  • the width W1 of the first insulating pattern INSP1 in the horizontal direction may be greater than the length L of the first light emitting devices LD1.
  • the width W1 of the first insulating pattern INSP1 in the horizontal direction may be greater than the gap W2 between the first-first electrode ETL1_1 and the second electrode ETL2.
  • the width W1 of the first insulating pattern INSP1 in the horizontal direction may be smaller than the gap W3 between the first-first reflective electrode REL1_1 and the second reflective electrode REL2. .
  • the thickness d of the first insulating pattern INSP1 may be about 0 nm to about 300 nm.
  • the second insulating pattern INSP2 may have the same structure as the first insulating pattern INSP1.
  • the unit emission area 100 of the one sub-pixel SP may further include a bridge pattern BRP extending in the first direction DR1 as illustrated in FIG. 2B.
  • the bridge pattern BRP may be integrally provided with the first connection line CNL1 to be electrically and physically connected to the first connection line CNL1.
  • the first alignment voltage may be transferred to the first connection line CNL1 through the bridge pattern BRP.
  • the first alignment voltage transferred to the first connection line CNL1 may be supplied to the first-first electrode ETL1_1 and the first-second electrode ETL1_2 branched from the first connection line CNL1. Can be.
  • the first-first electrode ETL1_1, the second electrode ETL2, and the first-second electrode ETL1_2 may be provided on the substrate SUB provided with the barrier layer BRL.
  • the first-first electrode ETL1_1, the second electrode ETL2, and the first-second electrode ETL1_2 may be disposed at predetermined intervals on the barrier layer BRL.
  • the first insulating pattern INSP1 is provided between the first-first electrode ETL1_1 and the second electrode ETL2, and between the second electrode ETL2 and the first-second electrode ETL1_2.
  • the second insulating pattern INSP2 may be provided.
  • the first insulating pattern INSP1 may overlap one side of the first-first electrode ETL1_1 and one side of the second electrode ETL2, respectively.
  • the second insulating pattern INSP2 may overlap the other side of the second electrode ETL2 and one side of the 1-2 electrode ETL1_2, respectively.
  • the first insulating pattern INSP1 fills the space between the substrate SUB and the first light emitting element LD1 and stably supports the first light emitting element LD1 to allow the first light emitting element LD1 to be secured. You can prevent their departure.
  • the second insulating pattern INSP2 fills the space between the substrate SUB and the second light emitting devices LD2, and stably supports the second light emitting devices LD2 so as to stably support the second light emitting devices LD. The departure of the LD2) can be prevented.
  • the first light emitting devices LD1 may be aligned on the first insulating pattern INSP1, and the second light emitting devices LD2 may be aligned on the second insulating pattern INSP2.
  • the first light emitting devices LD1 may be aligned on a portion of an upper surface of the first insulating pattern INSP1
  • the second light emitting devices LD2 may be disposed on a portion of the upper surface of the second insulating pattern INSP2. Can be aligned.
  • the length L of each of the first light emitting devices LD1 is smaller than the width W1 of the first insulating pattern INSP1 in the horizontal direction, and the length L of each of the second light emitting devices LD2. ) May be smaller than the width of the second insulating pattern INSP2 in the horizontal direction.
  • the first-first partition PW1_1 is provided on the first-first electrode ETL1_1
  • the second partition PW2 is provided on the second electrode ETL2
  • the first-second partition wall PW1_2 may be provided on the ETL1_2.
  • the height h of each of the first-first partition PW1_1, the first-second partition PW1_2, and the second partition PW2 may be defined by the first and second partitions PW1_1 and PW2. It may be larger than the length L of each of the light emitting devices LD.
  • the first-first reflective electrode REL1_1 is provided on the first-first partition PW1_1
  • the second reflective electrode REL2 is provided on the second partition PW2
  • the first-second partition wall The first-second reflective electrode REL1_2 may be provided on the PW1_2.
  • the first-first reflective electrode REL1_1, the second reflective electrode REL2, and the first-second reflective electrode REL1_2 are provided on the same plane and have a shape corresponding to the shape of the corresponding partition wall. Can be.
  • the first insulating layer INS1 may be provided on each of the first and second light emitting devices LD1 and LD2.
  • the first insulating layer INS1 may include any one of an inorganic insulating film made of an inorganic material and an organic insulating film made of an organic material.
  • the first-first contact electrode CNE1_1 may be provided on the first-first reflective electrode REL1_1, and the first-second contact electrode CNE1_2 may be provided on the first-second reflective electrode REL1_2. have.
  • Each may be provided with a first capping layer (not shown).
  • the first capping layer may prevent damage to the first-first reflective electrode REL1_1 and the first-second reflective electrode REL1_2 due to defects occurring during the manufacturing process of the light emitting device.
  • the first capping layer may further enhance the adhesion between the first-first reflective electrode REL1_1 and the first-second reflective electrode REL1_2 and the substrate SUB.
  • the second insulating layer INS2 may be provided on the substrate SUB provided with the first-first contact electrode CNE1_1 and the first-second contact electrode CNE1_2.
  • the second insulating layer INS2 is disposed on the substrate SUB to cover the first-first contact electrode CNE1_1, the first-second contact electrode CNE1_2, and the first insulating layer INS1. Can be provided.
  • the second contact electrode CNE2 electrically connected to the second reflective electrode REL2 may be provided on the substrate SUB provided with the second insulating layer INS2.
  • a second capping layer (not shown) may be provided between the second reflective electrode REL2 and the second contact electrode CNE2.
  • the second capping layer prevents damage of the second reflective electrode REL2 due to a defect generated during the manufacturing process of the light emitting device, and prevents adhesion between the second reflective electrode REL2 and the substrate SUB. It can be further strengthened.
  • the third insulating layer INS3 may be provided on the substrate SUB on which the second contact electrode CNE2 is provided.
  • the third insulating layer INS3 may include any one of an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the overcoat layer OC may be provided on the third insulating layer INS3.
  • the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2 correspond to the first and second light emitting devices LD1 and LD2. It may be provided on the substrate SUB after being aligned on the insulating pattern.
  • the first and second light emitting devices LD1 and LD2 are not affected by the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2. It may be aligned with a desired area in the unit emission area 100 of the one sub-pixel SP. As a result, abnormal alignment defects in which the first and second light emitting devices LD1 and LD2 are aligned in an undesired area may be reduced.
  • each of the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2 may be based on an alignment condition of the first and second light emitting devices LD1 and LD2. It can be free from the back. That is, the restriction on the design of each of the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2 may be relaxed. Accordingly, each of the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2 is emitted from each of the first and second light emitting devices LD1 and LD2. It can be changed into various shapes within the range that can improve the efficiency of the light.
  • the height h of each of the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2 is higher than a predetermined level.
  • each of the first-first partition PW1_1, the second partition PW2, and the first-second partition PW1_2 may correspond to each of the first and second light emitting devices LD1 and LD2.
  • the first and second light emitting devices LD1 and LD2 may be designed to have a height h greater than or equal to a length L of each.
  • the first-first reflective electrode REL1_1 is formed by the height h of the first-first partition PW1_1. It may include a protrusion protruding from the SUB toward the front direction. In this case, the light emitted from the first end EP1 of each of the first light emitting devices LD1 may be more concentrated in the front direction by the protrusion of the first-first reflective electrode REL1_1. . Therefore, the light emission efficiency of the light emitted from the first end EP1 of each of the first light emitting devices LD1 may be improved.
  • the second reflective electrode REL2 is extended from the substrate SUB by the height h of the second partition PW2. It may include a protrusion protruding toward the front direction.
  • the light emitted from the second end EP1 of each of the first light emitting devices LD1 and the first end EP1 of each of the second light emitting devices LD2 may receive the second reflective electrode REL2.
  • the projection of the) can be more concentrated reflected in the front direction. Accordingly, the efficiency of light emitted from the second end EP2 of each of the first light emitting devices LD1 and the first end EP1 of each of the second light emitting devices LD2 may be improved.
  • the first-second reflective electrode REL1_2 is equal to the height h of the first-second partition wall PW1_2. It may include a protrusion protruding from the substrate SUB toward the front direction. In this case, the light emitted from the second end EP2 of each of the second light emitting devices LD2 may be more intensively reflected in the front direction by the protrusion of the first-second reflective electrode REL1_2. . Therefore, the efficiency of light emitted from the first end EP1 of each of the second light emitting devices LD2 may be improved.
  • the first insulating pattern INSP1 and the second insulating pattern INSP2 may be provided only in a portion of the substrate SUB within the unit emission region 100.
  • the first insulating pattern INSP1 may be provided between the substrate SUB and the first light emitting devices LD1 between the first-first electrode ETL1_1 and the second electrode ETL2. Can be.
  • the second insulating pattern INSP2 may be provided between the substrate SUB and the second light emitting devices LD2 between the second electrode ETL2 and the first-second electrode ETL1_2.
  • a portion of the light emitted from each of the first and second light emitting devices LD1 and LD2 may flow into the first and second insulating patterns INSP1 and INSP2.
  • first and second insulating patterns INSP1 and INSP2 are provided in the entire area of the substrate SUB, a part of the light emitted from each of the first and second light emitting devices LD1 and LD2 may be formed. Light loss may occur by guiding to the undesired region through the first and second insulating patterns INSP1 and INSP2. As a result, the light emission efficiency of the first and second light emitting devices LD1 and LD2 may decrease.
  • the first and second insulating patterns INSP1 and INSP2 are disposed only between the first electrode ETL1 and the second electrode ETL2 so that the first and second light emitting devices ( The light emitted from each of the LD1 and the LD2 may be blocked to guide the unwanted area.
  • the light emitted from each of the first and second light emitting devices LD1 and LD2 may be reflected in the front direction without loss.
  • the light emission efficiency of the first and second light emitting devices LD1 and LD2 may be improved.
  • FIGS. 5A to 5K are cross-sectional views sequentially illustrating the manufacturing method of the light emitting device of FIG. 3A.
  • a first connection extending in a first direction DR1 on the substrate SUB of the unit emission region 100 of the sub pixel SP.
  • a second connection line CNL2 extending in parallel to the line CNL1 and the first connection line CNL1 is formed.
  • first electrode ETL1 and the second connection wiring extending from the first connection wiring CNL1 along the second direction DR2 crossing the first direction DR1 on the substrate SUB.
  • a second electrode ETL2 extending from the CNL2 along the second direction DR2 is formed.
  • the first connection line CNL1 and the first electrode ETL1 may be integrally provided, and the second connection line CNL2 and the second electrode ETL2 may be integrally provided.
  • the first electrode ETL1 and the second electrode ETL2 may be spaced apart from each other on the same plane.
  • the first electrode ETL1 may include a first-first electrode ETL1_1 and a first-second electrode ETL1_2 branched from the first connection line CNL1 with the second electrode ETL2 interposed therebetween. Can be.
  • the first insulating material layer may be formed.
  • a portion of the first insulating pattern INSP1 and the second insulating pattern INPS2 are formed by removing the portion.
  • the first insulating material layer may include any one of an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating pattern INSP1 may be formed only on the substrate SUB between the first-first electrode ETL1_1 and the second electrode ETL2.
  • the first insulating pattern INSP1 may have a bar shape extending along the second direction DR in a plan view.
  • the first insulating pattern INSP1 may overlap one side of the first-first electrode ETL1_1 and one side of the second electrode ETL2, respectively.
  • the second insulating pattern INSP2 may be provided only on the substrate SUB between the second electrode ETL2 and the first-second electrode ETL1_2.
  • the second insulating pattern INSP2 may have the same shape as the first insulating pattern INSP1, but the present invention is not limited thereto.
  • the second insulating pattern INPS2 may overlap the other side of the second electrode ETL2 and one side of the 1-2 electrode ETL1_2, respectively.
  • the first and second electrodes ETL1 and ETL2 are respectively provided through the first and second connection wires CNL1 and CNL2.
  • An alignment voltage is applied to form an electric field between the first electrode ETL1 and the second electrode ETL2.
  • An electric field may be formed between the first and second electrodes ETL1 and ETL2 according to a potential difference between the first and second electrodes ETL1 and ETL2.
  • the light emitting devices LD are introduced onto the substrate SUB by using an inkjet printing method.
  • a nozzle is disposed on the substrate SUB, and a solvent SL including the light emitting devices LD is dropped through the nozzle to expose the light emitting devices LD to the unit light emitting region 100.
  • the solvent SL may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent SL may include a material that can be vaporized by room temperature or heat.
  • the solvent SL may be in the form of an ink or a paste.
  • the method of inserting the light emitting devices LD on the substrate SUB is not limited thereto, and the method of inserting the light emitting devices LD may be changed. Thereafter, the solvent SL may be removed.
  • the light emitting devices LD When the light emitting devices LD are disposed on the substrate SUB, self-alignment of the light emitting devices LD is performed due to an electric field formed between the first electrode ETL1 and the second electrode ETL2. This can be induced. Accordingly, the light emitting devices LD may be aligned between the first electrode ETL1 and the second electrode ETL2.
  • the light emitting devices LD may be aligned on the first insulating pattern INSP1 and the second insulating pattern INSP2, respectively.
  • the electric field is formed between the first-first electrode ETL1_1 and the second electrode ETL2, a portion of the light emitting elements LD, for example, the first light emitting elements LD1 may be formed in the first-first electrode. It may be aligned on the first insulating pattern INSP1 between the first electrode ETL1_1 and the second electrode ETL2.
  • the second light emitting elements LD2 may be configured as the remaining part of the light emitting elements LD. It may be aligned on the second insulating pattern INSP2 between the electrode ETL2 and the first-second electrode ETL1_2.
  • the first connection line CNL1 is disposed between adjacent sub pixels along the first direction DR1 so that each sub pixel SP can be driven independently. ).
  • the first electrode ETL1 of each sub pixel SP When the first electrode ETL1 of each sub pixel SP is connected to a pixel driving circuit including a transistor or the like in the corresponding sub pixel SP, the first electrodes ETL1 are connected to adjacent sub pixels along the first direction DR1.
  • the first connection line CNL1 which is commonly connected, is cut for each sub pixel SP. In this case, the first electrode ETL1 connected to the first connection line CNL1 may be separated for each sub-pixel SP.
  • the second electrode ETL2 of each of the sub pixels disposed adjacent to each other in the first direction DR1 of the substrate SUB may be commonly connected to the same second connection line CNL2. Therefore, the second electrodes ETL2 of each of the sub pixels disposed adjacent to each other in the first direction DR1 may be electrically connected to each other without being separated from each other.
  • the present invention is not limited thereto.
  • each of the second connection lines CNL2 that are commonly connected between the subpixels disposed adjacent to each other in the first direction DR1 may be used.
  • the second electrode ETL2 connected to the second connection line CNL2 may be separated for each sub-pixel SP by cutting to correspond to the pixel SP.
  • a second insulating material layer (not shown) is formed on the substrate SUB on which the light emitting devices LD are aligned. Afterwards, the second insulating material layer is patterned using a mask to form a first partition PW1 and a second partition PW2.
  • the second insulating material layer may include any one of an inorganic insulating film made of an inorganic material and an organic insulating film made of an organic material.
  • the second insulating material layer may include the organic insulating film.
  • the first partition PW1 may be formed on the first electrode ETL1, and the second partition PW2 may be formed on the second electrode ETL2.
  • the width of the first partition PW1 in the horizontal direction may be smaller than the width of the first electrode ETL1 in the horizontal direction.
  • the present invention is not limited thereto.
  • the width of the first partition PW1 in the horizontal direction may be the same as the width of the first electrode ETL1 in the horizontal direction.
  • the width of the second partition PW2 in the horizontal direction may be smaller than the width of the second electrode ETL2 in the horizontal direction.
  • the present invention is not limited thereto.
  • the width of the second partition PW2 in the horizontal direction may be the same as the width of the second electrode ETL2 in the horizontal direction.
  • each of the first and second barrier ribs PW1 and PW2 may be greater than the length L of each of the light emitting devices LD.
  • each of the first and second barrier ribs PW1 and PW2 may have various shapes within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • a first conductive layer (not shown) is formed on the substrate SUB including the first and second partition walls PW1 and PW2. ), The first conductive layer is patterned using a mask to form a first reflective electrode REL1 and a second reflective electrode REL2.
  • the first reflective electrode REL1 may be formed on the first partition PW1 and electrically connected to the first electrode ETL1.
  • the second reflective electrode REL2 may be formed on the second partition wall PW2 and electrically connected to the second electrode ETL2.
  • the first reflective electrode REL1 is disposed adjacent to one end of each of the end portions EP1 and EP2 of each of the light emitting elements LD, and the second reflective electrode REL2 is the light emitting elements LD. ) May be disposed adjacent to the other end of each of the two ends (EP1, EP2).
  • the first reflective electrode REL1 and the second reflective electrode REL2 may be spaced apart from each other on the same plane.
  • the first reflective electrode REL1 may correspond to the shape of the first partition PW1
  • the second reflective electrode REL2 may correspond to the shape of the second partition PW2.
  • the first reflective electrode REL1 may include a protrusion protruding from the upper surface of the substrate SUB by the height h of the first partition wall PW1 and the second reflective electrode REL2.
  • FIG. 2 may include a protrusion protruding from the upper surface of the substrate SUB by the height h of the second partition wall PW2.
  • both ends EP1 of each of the light emitting elements LD may be formed.
  • the light emitted from EP2 may be more concentrated in the front direction by the first and second reflective electrodes REL1 and REL2.
  • the front direction may mean a direction in which the image is displayed in the light emitting device according to an embodiment of the present invention.
  • a third insulating material layer (not shown) is formed on the first reflective electrode REL1 and the second reflective electrode REL2. Thereafter, the third insulating material layer is patterned using a mask to form a first insulating layer INS1.
  • the first insulating layer INS1 may be formed on a portion of an upper surface of each of the light emitting devices LD to expose both ends EP1 and EP2 of each of the light emitting devices LD.
  • the third insulating material layer may be patterned together to form the first insulating layer INS1 during a mask process of forming the second insulating layer INS2, which will be described later.
  • the mask may be formed using the mask.
  • the second conductive layer is patterned to form the first contact electrode CNE1.
  • the first contact electrode CNE1 may be formed on the first reflective electrode REL1 and electrically connected to the first reflective electrode REL1.
  • the first contact electrode CNE1 is formed on one end of one of both ends EP1 and EP2 of each of the light emitting elements LD to be electrically connected to one end of each of the light emitting elements LD. Can be connected.
  • each of the first reflective electrode REL1 and the light emitting devices LD may be electrically connected to the first contact electrode CNE1.
  • a fourth mask is used to form a fourth insulating material layer.
  • the second insulating layer INS2 is formed by patterning the insulating material layer.
  • the fourth insulating material layer may include any one of an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first contact electrode CNE1 is not exposed to the outside by the second insulating layer INS2, and both ends EP1, respectively of the second reflective electrode REL2 and the light emitting elements LD, The other end of EP2) may be exposed to the outside.
  • a third conductive layer (not shown) on the substrate SUB including the second insulating layer INS2.
  • the third conductive layer is patterned using a mask to form a second contact electrode CNE2.
  • the second contact electrode CNE2 may be formed on the second reflective electrode REL2 exposed to the outside and electrically connected to the second reflective electrode REL2.
  • the second contact electrode CNE2 may be formed on the other end of each of the light emitting devices LD exposed to the outside and may be electrically connected to the other end of each of the light emitting devices LD.
  • the second reflective electrode REL2 and the other end of each of the light emitting devices LD may be electrically connected to each other through the second contact electrode CNE2.
  • a third insulating layer INS3 is formed on the entire surface of the substrate SUB including the second contact electrode CNE2.
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed as a single layer as shown in the figure, but is not limited thereto, and may be made of multiple layers.
  • an overcoat layer OC is formed on the third insulating layer INS3.
  • FIG. 6 illustrates a display device according to an exemplary embodiment of the present invention.
  • FIG. 1A is a schematic plan view of a display device using the light emitting device illustrated in FIG. 1A as a light emitting source.
  • FIG. 6 the structure of the display device is briefly illustrated based on a display area where an image is displayed for convenience.
  • at least one driving circuit eg, a scan driver and a data driver
  • a plurality of signal wires which are not shown, may be further disposed on the display device.
  • a display device includes a substrate SUB, a plurality of pixels PXL provided on the substrate SUB and including at least one light emitting element LD. ), A driving part (not shown) provided on the substrate SUB and driving the pixels PXL, and a wiring part (not shown) connecting the pixels PXL and the driving part. .
  • the display device may be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor for controlling an amount of current supplied to the light emitting element LD and a switching transistor for transferring a data signal to the driving transistor. And the like.
  • an active matrix display device that selects and lights each pixel PXL in terms of resolution, contrast, and operation speed has become mainstream.
  • the present invention is not limited thereto, and a passive matrix in which lighting is performed for each pixel PXL group is performed.
  • the display device may also use components (eg, first and second reflective electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in a central area of the display device, and the non-display area NDA may be disposed in an edge area of the display device so as to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may be an area where the pixels PXL for displaying an image are provided.
  • the non-display area NDA may be an area in which a driving part for driving the pixels PXL and a portion of a wiring part connecting the pixels PXL and the driving part are provided.
  • the display area DA may have various shapes.
  • the display area DA may include a closed polygon including a straight line, a circle including a curved line, an ellipse, a semicircle including a straight line and a curved line, and a semi-ellipse. It may be provided in a shape.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the display area DA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • Each of the pixels PXL may be provided in plural as a minimum unit for displaying the image.
  • Each of the pixels PXL may include the light emitting element LD driven by a corresponding scan signal and a data signal.
  • the light emitting device LD may have a size that is as small as a micro scale or a nano scale and may be connected in parallel with adjacent light emitting devices.
  • the light emitting element LD may configure a light source of each pixel PXL.
  • the pixels PXL are provided in plural and arranged in a matrix form along rows extending in a first direction DR1 and columns extending in a second direction DR2 crossing the first direction DR1. Can be. However, the arrangement form of the pixels PXL is not particularly limited and may be arranged in various forms.
  • the driver may provide a signal to each pixel PXL through the wiring unit, and thus control the driving of each pixel PXL. 6, the wiring portion is omitted for convenience of description.
  • the driver may include a scan driver that provides a scan signal to the pixels PXL through a scan line, an emission driver that provides a light emission control signal to the pixels PXL through a light emission control line, and the pixel through a data line.
  • the data driver may provide a data signal to the PXLs, and a timing controller. The timing controller may control the scan driver, the light emitting driver, and the data driver.
  • the first alignment line ARL1 and the second alignment line ARL2 may be provided in the non-display area NDA.
  • the first alignment line ARL1 and the second alignment line ARL2 extend along the second direction DR2, and before each light emitting element LD is aligned in the display area DA, each pixel (
  • the first and second electrodes included in the PXL may be electrically connected to the first and second electrodes (see ETL1 and ETL2 of FIG. 2A).
  • a first alignment voltage may be applied to the first alignment line ARL1, and a second alignment voltage having a voltage level different from the first alignment voltage may be applied to the second alignment line ARL2.
  • the first alignment line ARL1 and the second alignment line ARL2 may be electrically separated from each pixel PXL in a process after aligning the light emitting elements LD in the display area DA. have.
  • the first alignment line ARL1 and the second alignment line ARL2 may remain during the manufacturing process of the display device and remain in the non-display area NDA, but the present invention is limited thereto. It doesn't happen.
  • the first alignment line ARL1 and the second alignment line ARL2 are removed in a process after aligning the light emitting elements LD in the display area DA, thereby removing the non-display area. It may not remain in the (NDA).
  • FIG. 7A through 7C are circuit diagrams illustrating a unit emission area of the display device of FIG. 6, according to various embodiments.
  • the unit emission area may be a pixel area in which one sub-pixel included in one pixel is provided.
  • the one sub pixel may be configured as an active pixel.
  • the type, structure, and / or driving method of the one sub pixel is not particularly limited.
  • the one sub-pixel may be composed of pixels of a passive or active display device having various structures currently known.
  • one sub-pixel SP includes a plurality of light emitting elements LD connected in parallel between the first driving power source VDD and the second driving power source VDD.
  • the pixel driving circuit 144 may be connected to drive the light emitting devices LD.
  • a first electrode (eg, an anode) of each of the light emitting devices LD is connected to a first driving power supply VDD via the pixel driving circuit 144, and a second of the light emitting devices LD is connected to the first driving power supply VDD.
  • An electrode eg, a cathode electrode is connected to the second drive power supply VSS.
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the second driving power source VSS may have a potential lower than or equal to a threshold voltage of each of the light emitting devices LD than the potential of the first power source VDD.
  • Each of the light emitting elements LD may emit light at a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the light emitting devices LD are connected in parallel with each other in the same direction (eg, forward direction) between the first and second driving power sources VDD and VSS.
  • the present invention is not limited thereto.
  • some of the light emitting elements LD may be connected in a forward direction between the first and second driving power sources VDD and VSS, and another part may be connected in a reverse direction.
  • One of the second driving power sources VDD and VSS may be supplied in the form of an AC voltage.
  • the light emitting devices LD may alternately emit light in groups of the same connection direction.
  • the one sub-pixel SP may include only a single light emitting element LD.
  • the pixel driving circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 7A.
  • the first electrode of the first transistor T1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor T1 may be different electrodes, for example, when the first electrode is a source electrode, the second electrode may be a drain electrode.
  • the gate electrode of the first transistor T1 is connected to the scan line Si.
  • the first transistor T1 is turned on when a scan signal of a voltage (for example, a low voltage) at which the first transistor T1 is turned on is supplied from the scan line Si.
  • the data line Dj and the first node N1 are electrically connected to each other. In this case, a data signal of a corresponding frame is supplied to the data line Dj, and thus the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor T2 (drive transistor) is connected to the first driving power supply VDD, and the second electrode is electrically connected to the first electrode of each of the light emitting elements LD.
  • the gate electrode of the second transistor T2 is connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • the first transistor T1 for transmitting the data signal into the sub-pixel SP, the storage capacitor Cst for storing the data signal, and the data signal may correspond to the first signal T1.
  • the pixel driving circuit 144 having a relatively simple structure including the second transistor T2 for supplying driving current to the light emitting devices LD is illustrated.
  • the present invention is not limited thereto, and the structure of the pixel driving circuit 144 may be variously modified.
  • the pixel driving circuit 144 may include a transistor device for compensating the threshold voltage of the second transistor T2, a transistor device for initializing the first node N1, and / or the light emitting devices ( Of course, it may further include at least one transistor element such as a transistor element for controlling the emission time of the LD), or other circuit elements such as a boosting capacitor for boosting the voltage of the first node (N1). .
  • transistors included in the pixel driving circuit 144 for example, the first and second transistors T1 and T2 are illustrated as P-type transistors, but the present invention is not limited thereto. Do not. That is, at least one of the first and second transistors T1 and T2 included in the pixel driving circuit 144 may be changed to an N type transistor.
  • the first and second transistors T1 and T2 may be implemented as N-type transistors.
  • the pixel driving circuit 144 illustrated in FIG. 7B is similar in structure or operation to the pixel driving circuit 144 of FIG. 7A except for the change of the connection position of some components due to the transistor type change. Therefore, detailed description thereof will be omitted.
  • the pixel driving circuit 144 may further include a third transistor T3 in addition to the first and second transistors T1 and T2 as shown in FIG. 7C.
  • the gate electrode of the third transistor T3 is connected to the control line CLi, and the second electrode is connected to the first electrode of each of the light emitting elements LD.
  • the first electrode of the third transistor T3 is connected to the data line Dj.
  • the third transistor T3 is turned on when a control signal is supplied to the control line CLi, and is turned off in other cases.
  • the third transistor T3 is illustrated as a P-type transistor in FIG. 7C, but may be changed to an N-type transistor.
  • at least one of the first to third transistors T1 to T3 included in the pixel driving circuit 144 may be changed to an N type transistor.
  • all of the first to third transistors T1 to T3 included in the pixel driving circuit 144 may be changed to N-type transistors.
  • FIG. 7D is a circuit diagram illustrating a unit emission area of the display device of FIG. 6 according to another exemplary embodiment.
  • one sub-pixel SP is connected to a plurality of light emitting devices LD connected in parallel between the first driving power supply VDD and the second driving power supply VDD.
  • the pixel driving circuit 144 driving the light emitting elements LD may be included.
  • An anode electrode of each of the light emitting devices LD is connected to a first driving power supply VDD via the pixel driving circuit 144, and a cathode of the light emitting devices LD is connected to a second driving power supply VSS. ) Is connected.
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the second driving power source VSS may have a potential lower than or equal to a threshold voltage of each of the light emitting devices LD than the potential of the first power source VDD.
  • Each of the light emitting elements LD may emit light at a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the pixel driving circuit 144 may be connected to the scan line Si and the data line Dj of the one sub pixel SP.
  • the pixel driving circuit 144 of the one sub-pixel SP includes the display area DA.
  • the pixel driving circuit 144 may be further connected to at least one other scan line.
  • the one sub-pixel SP disposed in the i-th row of the display area DA may have an i-1 th scan line Si-1 and / or an i + 1 th scan line Si + 1. ) May be further connected.
  • the pixel driving circuit 144 may be further connected to a third power source in addition to the first and second driving power sources VDD and VSS.
  • the pixel driving circuit 144 may also be connected to the initialization power supply Vint.
  • the pixel driving circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode of the first transistor T1 (eg, a driving transistor), for example, a source electrode, is connected to the first driving power source VDD via the fifth transistor T5, and the other electrode, for example, a drain An electrode may be connected to one end portion of the light emitting elements LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 corresponds to the voltage of the first node N1 and is connected to the first driving power source VDD and the second driving power source VSS via the light emitting elements LD. Control the drive current flowing in between.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj connected to the one sub-pixel SP and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i th scan line Si connected to the one sub pixel SP.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the i-th scan line Si to turn the j-th data line Dj into the second transistor T2. It is electrically connected to the source electrode of the first transistor T1. Therefore, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • a gate-on voltage eg, a low voltage
  • the third transistor T3 is connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the i-th scan line Si, so that the drain electrode of the first transistor T1 and the first node N1 are turned on. ) Is electrically connected. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when a scan signal of a gate-on voltage is supplied to the i ⁇ 1 th scan line Si ⁇ 1 to convert the voltage of the initialization power supply Vint to the first node.
  • the initialization power supply Vint may have a voltage less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first driving power supply VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to a corresponding light emission control line, for example, an i-th light emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal having the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the first transistor T1 and one end of each of the light emitting elements LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th light emission control line Ei.
  • the sixth transistor T6 is turned off when the light emission control signal having the gate-off voltage is supplied to the i-th light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one end of each of the light emitting elements LD and the initialization power source Vint.
  • the gate electrode of the seventh transistor T7 is connected to any one of the next scan lines, for example, an i + 1 th scan line Si + 1.
  • the seventh transistor T7 is turned on when a scan signal of a gate-on voltage is supplied to the i + 1 th scan line Si + 1 to convert the voltage of the initialization power supply Vint to the light emitting devices. (LD) Feed at each end.
  • the storage capacitor Cst is connected between the first driving power source VDD and the first node N1.
  • the storage capacitor Cst stores a voltage corresponding to the data signal supplied to the first node N1 and the threshold voltage of the first transistor T1 in each frame period.
  • first to seventh transistors T1 to T7 are illustrated as P-type transistors in FIG. 7D, the present invention is not limited thereto. That is, at least one of the first to second transistors T1 to T7 included in the pixel driving circuit 144 may be changed to an N type transistor.
  • FIG. 8 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 6, and FIG. 9A is a cross-sectional view taken along the line II to II ′ of FIG. 8, and FIG. 9B. 8 illustrates a display device according to another exemplary embodiment of the present invention, which is a cross-sectional view corresponding to lines II to II 'of FIG.
  • each sub-pixel for convenience, a plurality of light emitting devices provided in each sub-pixel are illustrated to be aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto. For example, at least some of the light emitting devices may be aligned in a direction crossing the horizontal direction.
  • the transistors connected to the light emitting devices and the signal lines connected to the transistors are omitted.
  • the unit emission area may be a pixel area of one sub-pixel.
  • a display device may include a substrate SUB provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include a first sub pixel SP1, a second sub pixel SP2, and a third sub pixel SP3 provided on the substrate SUB.
  • the unit emission region 100 of each of the first to third sub-pixels SP1, SP2, and SP3 includes the substrate SUB, the pixel circuit portion PCL provided on the substrate SUB, and the pixel circuit portion PCL. ) May include a display device layer DPL.
  • the pixel circuit part PCL includes a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and a driving voltage line DVL. can do.
  • the pixel circuit part PCL may further include a protective layer PSV provided on the first and second transistors T1 and T2 and the driving voltage line DVL.
  • the display element layer DPL includes first and second electrodes ETL1 and ETL2, first and second partitions PW1 and PW2, and first and second reflective electrodes provided on the passivation layer PSV.
  • REL1 and REL2 first and second connection wires CNL1 and CNL2, a plurality of light emitting devices LD, and first and second contact electrodes CNE1 and CNE2 may be included.
  • the pixel circuit unit PCL will be described first, and then the display element layer DPL will be described.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be made of a material having flexibility to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the buffer layer BFL may be provided on the substrate SUB to prevent diffusion of impurities into the first and second transistors T1 and T2.
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least two or more layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on materials and process conditions of the substrate SUB.
  • the first transistor T1 is a driving transistor electrically connected to some of the light emitting elements LD provided in the display element layer DPL to drive corresponding light emitting elements LD.
  • the transistor T2 may be a switching transistor for switching the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, a drain, and a source electrode DE and SE.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the drain electrode DEEL1 and a second region in contact with the source electrode SE.
  • An area between the first area and the second area may be a channel area.
  • the first region may be one of a source region and a drain region, and the second region may be the other region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region may be an intrinsic semiconductor as a semiconductor pattern which is not doped with impurities.
  • the first region and the second region may be semiconductor patterns doped with the impurity.
  • the gate electrode GE may be provided on the semiconductor layer SCL with a gate insulating layer GI interposed therebetween.
  • Each of the drain electrode DE and the source electrode SE may have a first region and a second region of the semiconductor layer SCL through contact holes penetrating through the interlayer insulating layer ILD and the gate insulating layer GI. Can be contacted.
  • the driving voltage line DVL may be provided on the interlayer insulating layer ILD, but is not limited thereto. In some embodiments, the driving voltage line DVL may be disposed on the insulating layer included in the pixel circuit unit PCL. Can be provided. The second driving power source VSS may be applied to the driving voltage line DVL.
  • the passivation layer PSV may include a through hole TH exposing the drain electrode DE of the first transistor T1 and a via hole VH exposing the driving voltage line DVL.
  • the first and second electrodes ETL1 and ETL2 may be spaced apart from each other on the protective layer PSV.
  • the first electrode ETL1 and the second electrode ETL2 align the light emitting elements LD in the unit emission regions 100 of the first to third sub-pixels SP1 to SP3, respectively. can do.
  • the first electrode ETL1 may be electrically connected to the first alignment line ARL1 through the first connection line CNL1 extending in the first direction DR1 of the substrate SUB.
  • the second electrode ETL2 may be electrically connected to the second alignment line ARL2 through the second connection line CNL2 extending in parallel with the first connection line CNL1.
  • the electrical connection between the first alignment line ARL1 and the first electrode ETL1 is cut off, and the second alignment line ARL2 and the second electrode ( The electrical connection of ETL2) can also be broken.
  • the first electrode ETL1 may be electrically connected to the drain electrode DE of the first transistor T1 through the through hole TH of the protective layer PSV. .
  • the signal provided to the first transistor T1 may be transmitted to the first electrode ETL1.
  • the signal transmitted to the first electrode ETL1 may be transmitted to the first reflective electrode REL1 through the first electrode ETL1.
  • the second electrode ETL2 may be electrically connected to the driving voltage line DVL through the via hole VH of the protective layer PSV.
  • the second driving power source VSS of the driving voltage line DVL may be transferred to the second electrode ETL2.
  • the second driving power source VSS delivered to the second electrode ETL2 may be delivered to the second reflective electrode REL2 through the second electrode ETL2.
  • the drain electrode DE of the first transistor T1 is electrically connected directly to the first reflective electrode REL1 through the through hole TH, and the driving voltage line DVL
  • the via hole VH may be directly and electrically connected to the second reflective electrode REL2.
  • the signal provided to the first transistor T1 is directly transmitted to the first reflective electrode REL1
  • the second driving power source VSS of the driving voltage line DVL is the second reflective electrode REL2.
  • the drain electrode DE of the first transistor T1 and the first reflective electrode REL1 are directly connected, and the driving voltage line DVL and the second reflective electrode REL2 are directly connected. This will be described later with reference to FIG. 10.
  • the first electrode ETL1 may include a first-first electrode ETL1_1 and a first-second electrode ETL1_2 with the second electrode ETL2 interposed therebetween.
  • the first-first electrode ETL1_1 and the first-second electrode ETL1_2 may be branched from the first connection line CNL1 in a second direction DR2 crossing the first direction DR1. .
  • the first-first electrode ETL1_1, the first-second electrode ETL1_2, and the first connection line CNL1 may be integrally provided on the passivation layer PSV of the pixel circuit unit PCL. / Or may be physically connected to each other, but the present invention is not limited thereto.
  • the first-first and first-second electrodes ETL1_1 and ETL1_2 and the first connection line CNL1 may be provided on different layers to separate contact means (for example, contact holes and / or contacts). Electrical connection), or the like.
  • the second electrode ETL2 may branch from the second connection line CNL2 and extend in the second direction DR2.
  • the second electrode ETL2 and the second connection line CNL2 may be integrally provided on the protective layer PSV of the pixel circuit unit PCL to be electrically and / or physically connected to each other. It is not limited.
  • the second electrode ETL2 and the second connection line CNL2 may be provided on different layers and electrically connected to each other through separate contact means.
  • the display element layer DPL includes a first insulating pattern INSP1 and the second electrode ETL2 and the first-2 disposed between the first-first electrode ETL1_1 and the second electrode ETL2.
  • the display device may further include a second insulating pattern INSP2 disposed between the electrodes ETL1_2.
  • the first insulating pattern INSP1 and the second insulating pattern INSP2 may include any one of an inorganic insulating film including an inorganic material or an organic insulating film including an organic material.
  • the first insulating pattern INSP1 may overlap one side of the first-first electrode ETL1_1 and one side of the second electrode ETL2, respectively.
  • the second insulating pattern INSP2 may overlap the other side of the second electrode ETL2 and one side of the 1-2 electrode ETL1_2, respectively.
  • the thickness d of each of the first and second insulating patterns INSP1 and INSP2 may be about 0 nm to about 300 nm.
  • the width W1 in the horizontal direction (for example, the first direction DR1) of each of the first insulation pattern INSP1 and the second insulation pattern INSP2 may correspond to each of the light emitting devices LD. May be greater than the length (L).
  • the second insulating pattern INSP2 may have the same structure as the first insulating pattern INSP1.
  • the light emitting devices LD may be aligned on each of the first insulating pattern INSP1 and the second insulating pattern INSP2.
  • Each of the light emitting devices LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductor layers 11 and 13 as shown in FIG. 1A.
  • An active layer 12 interposed therebetween, and the upper electrode 15 provided on the second conductive semiconductor layer 13 may be included.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2.
  • the light emitting devices LD may include a plurality of first light emitting devices LD1 arranged on the first insulating pattern INSP1 and a plurality of second light emitting devices arranged on the second insulating pattern INSP2. (LD2).
  • the first partition PW1 and the second partition PW2 may partition the unit emission regions 100 of each of the first to third sub-pixels SP1 to SP3.
  • the first partition PW1 may be provided on the first electrode ETL1, and the second partition PW2 may be provided on the second electrode ETL2.
  • the first partition PW1 and the second partition PW2 may be spaced apart from each other on the same plane.
  • the first partition PW1 and the second partition PW2 may be provided in a trapezoidal shape inclined at a predetermined angle, but the present invention is not limited thereto.
  • the first partition PW1 and the second partition PW2 may have a semicircle, a semi-ellipse, and the like, which are narrower toward the top from the protective layer PSV, as shown in FIG. 9B. It may be made of a curved surface having a cross section of, but the present invention is not limited thereto.
  • the shapes of the first and second partition walls PW1 and PW2 may be variously changed within a range capable of improving the light emission efficiency of the light emitted from the light emitting devices LD.
  • the first partition PW1 and the second partition PW2 may have a height h greater than the length L of each of the light emitting devices LD.
  • the first reflective electrode REL1 and the second reflective electrode REL2 may emit light emitted from both ends EP1 and EP2 of each of the light emitting elements LD in a direction in which an image of the display device is displayed. For example, it can be reflected in the front direction).
  • the first reflective electrode REL1 may be provided on the first partition wall PW1, and the second reflective electrode REL2 may be provided on the second partition wall PW2.
  • the first reflective electrode REL1 and the second reflective electrode REL2 may have a shape corresponding to the shape of the corresponding partition wall.
  • each of the first and second reflective electrodes REL1 and RLE2 corresponds to the trapezoidal shape. It may include a protruding protrusion having a slope to be.
  • each of the first and second reflective electrodes REL1 and REL2 may be the semi-ellipse. It may include a protruding protrusion having a curvature corresponding to the shape.
  • the first reflective electrode REL1 and the second reflective electrode REL2 may be spaced apart from each other on the same plane.
  • the width W3 between the first reflective electrode REL1 and the second reflective electrode REL2 is in the horizontal direction of each of the first and second insulating patterns INSP1 and INSP2. It may be larger than the width W1.
  • the first reflective electrode REL1 is disposed adjacent to one end of each of the both ends EP1 and EP2 of each of the light emitting devices LD, and the light emitting devices through the first contact electrode CNE1.
  • LD can be electrically connected to each.
  • the second reflective electrode REL2 may be disposed adjacent to the other end of each of the light emitting devices LD, and may be electrically connected to each of the light emitting devices LD through the second contact electrode CNE2. .
  • the first reflective electrode REL1 may be electrically connected to the first electrode ETLL1. Therefore, the signal of the first transistor T1 transferred to the first electrode ETL1 may be transmitted to the first reflective electrode REL1.
  • the signal of the first transistor T1 transmitted to the first reflective electrode REL1 is connected to one of both ends EP1 and EP2 of each of the light emitting devices LD through the first contact electrode CNE1. Finally delivered to the end.
  • the second reflective electrode REL2 may be electrically connected to the second electrode ETL2. Therefore, the second driving power source VSS delivered to the second electrode ETL2 may be delivered to the second reflective electrode REL2.
  • the second driving power source VSS transferred to the second reflective electrode REL2 is connected to the other ends of the both ends EP1 and EP2 of the light emitting elements LD through the second contact electrode CNE2. Finally it can be delivered.
  • the display device may display an image corresponding to the light.
  • the embodiment of the present invention is implemented.
  • the display device according to the example can minimize misalignment of the light emitting elements LD.
  • the display device design the first and second partitions PW1 and PW2 in various shapes without being restricted by the alignment conditions of the light emitting devices LD.
  • the efficiency of light emitted from both ends EP1 and EP2 of each of the LDs can be further improved.
  • FIG. 10 is a cross-sectional view of a portion of the display device of FIG. 6 according to another exemplary embodiment.
  • the present embodiment in order to avoid overlapping description, a different point from the above-described embodiment will be mainly described. Parts not specifically described in this embodiment are according to the above-described embodiment, wherein the same numbers indicate the same components, and the similar numbers represent similar components.
  • the display device illustrated in FIG. 10 is the display device of FIGS. 8 and 9A except that the first reflective electrode is directly connected to the first transistor of the pixel circuit portion, and the second reflective electrode is directly connected to the driving voltage line. It may have substantially the same or similar configuration.
  • a display device may include a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and the pixel circuit portion.
  • the display device layer DPL may be provided on the PCL.
  • the pixel circuit part PCL includes a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and a driving voltage line DVL. can do.
  • the pixel circuit unit PCL may include a passivation layer PSV covering the first and second transistors T1 and T2 and the driving voltage line DVL.
  • the passivation layer PSV includes a through hole TH exposing a part of the drain electrode DE of the first transistor T1 and a via hole VH exposing a part of the driving voltage line DVL. can do.
  • the display element layer DPL includes first and second electrodes ETL1 and ETL2, first and second insulating patterns INSP1 and INSP2, first and second partitions PW1 and PW2, and a first electrode. And second reflective electrodes REL1 and REL2, first and second connection wires CNL1 and CNL2, a plurality of light emitting devices LD, and first and second contact electrodes CNE1 and CNE2. can do.
  • the first electrode ETL1 and the second electrode ETL2 may be provided at predetermined intervals on the protective layer PSV.
  • an electric field may be formed between the first electrode ETL1 and the second electrode ETL2.
  • the light emitting devices LD may be aligned between the first electrode ETL1 and the second electrode ETL2 by the electric field.
  • the first partition PW1 and the second partition PW2 may be provided on corresponding electrodes after the light emitting devices LD are aligned.
  • the first partition PW1 may be provided on the first electrode ETL1
  • the second partition PW2 may be provided on the second electrode ETL2.
  • the first reflective electrode REL1 may be provided on the first partition wall PW1 and electrically connected to the first electrode ETL1.
  • the second reflective electrode REL2 may be provided on the second partition wall PW2 and electrically connected to the second electrode ETL2.
  • the first reflective electrode REL1 may be an anode of each of the light emitting elements LD
  • the second reflective electrode REL2 may be each of the light emitting elements LD. It may be a cathode electrode.
  • the first reflective electrode REL1 may be electrically connected to the drain electrode DE of the first transistor T1 through the through hole TH of the protective layer PSV.
  • the signal of the first transistor T1 is transmitted to the first reflective electrode REL1, and both ends EP1 and EP2 of each of the light emitting elements LD are disposed through the first contact electrode CNE1. May be finally delivered to one end of
  • the second reflective electrode REL2 may be electrically connected to the driving voltage line DVL through the via hole VH of the protective layer PSV.
  • a second driving power source (see VSS of FIG. 7A) of the driving voltage line DVL is transferred to the second reflective electrode REL2, and the light emitting elements (eg, through the second contact electrode CNE2). LD) can be finally delivered to the other of both ends EP1, EP2.
  • the display device may display an image corresponding to the light.
  • the display device may be employed in various electronic devices.
  • the display device may be applied to various wearable devices such as a television, a laptop, a mobile phone, a smart phone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.
  • various wearable devices such as a television, a laptop, a mobile phone, a smart phone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.

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Abstract

발광 장치는, 기판; 상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 제공되며 상기 제1 전극으로부터 일정 간격 이격된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 제공되며, 상기 제1 전극의 일부와 상기 제2 전극의 일부에 각각 중첩되는 절연 패턴; 및 상기 절연 패턴 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 제1 전극 상에 제공된 제1 격벽 및 상기 제2 전극 상에 제공된 제2 격벽; 상기 제1 격벽 상에 제공되고, 상기 제1 전극과 전기적으로 연결된 제1 반사 전극; 및 상기 제2 격벽 상에 제공되고, 상기 제2 전극과 전기적으로 연결된 제2 반사 전극을 포함할 수 있다.

Description

발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
본 발명은 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다.
상기 발광 다이오드를 조명 장치나 표시 장치 등에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소 또는 제조 방법과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
상기 발광 다이오드와 상기 전극의 배치 방식은, 상기 전극에 상기 발광 다이오드를 직접 성장시키는 방식과 상기 발광 다이오드를 별도로 독립 성장시킨 후, 상기 발광 다이오드를 상기 전극에 배치하는 방식으로 분류할 수 있다.
후자의 방식의 경우, 상기 발광 다이오드가 나노 단위의 초소형일 경우, 상기 발광 다이오드를 상기 전극에 배치시키기가 어렵다는 문제점이 있다.
본 발명은 초소형 발광 다이오드의 정렬 불량을 방지하며 상기 초소형 발광 다이오드의 출광 효율을 향상시킬 수 있는 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 발광 장치는, 기판; 상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 제공되며 상기 제1 전극으로부터 일정 간격 이격된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 제공되며, 상기 제1 전극의 일부와 상기 제2 전극의 일부에 각각 중첩되는 절연 패턴; 및 상기 절연 패턴 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 제1 전극 상에 제공된 제1 격벽 및 상기 제2 전극 상에 제공된 제2 격벽; 상기 제1 격벽 상에 제공되고 상기 제1 전극과 전기적으로 연결된 제1 반사 전극; 및 상기 제2 격벽 상에 제공되고 상기 제2 전극과 전기적으로 연결된 제2 반사 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 절연 패턴은 상기 발광 소자의 길이보다 큰 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 격벽과 상기 제2 격벽은 상기 절연 패턴을 사이에 두고 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 격벽과 상기 제2 격벽 각각의 높이는 상기 발광 소자의 길이와 같거나 이보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 패턴의 폭은 상기 제1 반사 전극과 상기 제2 반사 전극 사이의 간격보다 작고 상기 제1 전극과 상기 제2 전극 사이의 간격보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극과 상기 제2 반사 전극은 동일 평면 상에 제공되며 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 제1 반사 전극 상에 제공되며, 상기 발광 소자의 제1 단부와 상기 제1 반사 전극을 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 반사 전극 상에 제공되며, 상기 발광 소자의 제2 단부와 상기 제2 반사 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층; 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함할 수 있다.
상술한 발광 장치는 기판 상에 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극 상에 절연 물질층을 형성하고 그 일부를 제거하여 상기 제1 및 제2 전극 각각의 일부와 중첩되는 절연 패턴을 형성하는 단계; 상기 절연 패턴 상에 복수의 발광 소자들을 포함하는 용매를 투입하는 단계; 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하여, 상기 발광 소자들을 상기 제1 전극과 상기 제2 전극 사이의 상기 절연 패턴 상에 정렬하는 단계; 상기 제1 전극 상에 제1 격벽을 형성하고, 상기 제2 전극 상에 제2 격벽을 형성하는 단계; 및 상기 제1 격벽 상에 상기 제1 전극과 전기적으로 연결되는 제1 반사 전극을 형성하고, 상기 제2 격벽 상에 상기 제2 전극과 전기적으로 연결되는 제2 반사 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 적어도 하나의 서브 화소들을 포함하는 복수의 화소들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 화소는, 적어도 하나의 트랜지스터를 포함하는 화소 회로부 및 상기 화소 회로부에 전기적으로 연결되며 광을 출사하는 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함할 수 있다.
상기 표시 소자층은 상기 화소 회로부 상에 제공되며 일 방향으로 연장된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 제공되며, 상기 제1 전극의 일부와 상기 제2 전극의 일부에 각각 중첩되는 절연 패턴; 및 상기 절연 패턴 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 상기 발광 소자; 상기 제1 전극 상에 제공된 제1 격벽 및 상기 제2 전극 상에 제공된 제2 격벽; 상기 제1 격벽 상에 제공되고 상기 제1 전극과 전기적으로 연결된 제1 반사 전극; 및 상기 제2 격벽 상에 제공되고 상기 제2 전극과 전기적으로 연결된 제2 반사 전극을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 정렬을 위한 전극 상에 초소형의 발광 소자를 배치하고, 상기 전극 상에 상기 발광 소자에 전기적으로 연결된 반사 전극을 배치함으로써 상기 발광 소자의 정렬 불량을 최소화한 발광 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 발광 소자의 출광 효율을 향상시킬 수 있는 발광 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 발광 장치를 제조하는 방법이 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 발광 장치를 포함한 표시 장치가 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다.
도 2a 및 도 2b는 도 1a의 발광 소자를 포함한 발광 장치의 다양한 형태의 단위 발광 영역을 나타내는 평면도들이다.
도 3a은 도 2a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 3b는 본 발명의 다른 실시예에 따른 발광 장치를 도시한 것으로, 도 2a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 4a 내지 도 4g는 도 2a의 발광 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 5a 내지 도 5k는 도 3a의 발광 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 7a 내지 도 7d는 도 6의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 8은 도 6에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 9a는 도 8의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 9b는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 10은 도 6의 표시 장치의 일부를 다른 실시예에 따라 도시한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 발광 소자(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층제로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 상기 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
상기 발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 상기 발광 소자(LD)는 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 발광 소자(LD)의 길이(L)는 그 직경보다 클 수 있다.
이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
다만, 상기 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 상기 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 도 1a에 도시된 바와 같이 상기 제2 도전성 반도체층(13) 상부에 배치되는 상부 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 상기 발광 소자(LD)는 상기 상부 전극층(15) 외에도 도 1b에 도시된 바와 같이 상기 제1 도전성 반도체층(11) 상에 배치되는 하부 전극층(16)을 더 포함할 수 있다.
상기 상부 전극층(15)과 상기 하부 전극층(16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 상기 상부 전극층(15)과 상기 하부 전극(16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 상부 전극층(15)과 상기 하부 전극층(16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
상기 절연성 피막(14)은 도 1a에 도시된 바와 같이 상기 발광 소자(LD)의 일측 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 상기 발광 소자(LD)의 상기 상부 전극층(15)은 노출될 수 있다.
또한, 상기 절연성 피막(14)은 도 1b에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 상기 발광 소자(LD)의 상기 상부 전극층(15)과 상기 하부 전극층(16)은 노출될 수 있다.
설명의 편의를 위해, 도 1a에서는 상기 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로, 실제 발광 소자(LD)는 원 기둥의 측면이 모두 상기 절연성 피막(14)을 둘러싸일 수 있다.
상기 절연성 피막(14)은 상기 제1 도전성 반도체층(11), 상기 활성층(12) 및/또는 상기 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 상기 절연성 피막(14)은 적어도 상기 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 발광 소자(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하여 배치되는 경우, 상기 절연성 피막(14)은 상기 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다.
도 2a 및 도 2b는 도 1a의 발광 소자를 포함한 발광 장치의 다양한 형태의 단위 발광 영역을 나타내는 평면도들이고, 도 3a는 도 2a의 Ⅰ ~ Ⅰ'선에 따른 단면도이며, 도 3b는 본 발명의 다른 실시예에 따른 발광 장치를 도시한 것으로, 도 2a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 2a 및 도 2b에 있어서, 편의를 위하여 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다.
도 2a 및 도 2b에 있어서, 단위 발광 영역은 발광 표시 패널에 포함된 하나의 서브 화소의 화소 영역일 수 있다.
도 1a, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 발광 장치는 단위 발광 영역(100)을 포함하는 적어도 하나의 서브 화소(SP)를 포함하는 기판(SUB)과, 상기 기판 상에 제공된 복수의 발광 소자들(LD)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 기판(SUB) 상에는 상기 발광 소자들(LD)에 불술물이 확산되는 것을 방지하는 배리어층(BRL)이 제공될 수 있다.
상기 발광 소자들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 상기 발광 소자들(LD)은 상기 제2 도전성 반도체층(13) 상부에 제공된 상부 전극층(15)을 더 포함할 수 있다.
상기 발광 소자들(LD) 각각은 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다.
상기 제1 단부(EP1)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 제2 단부(EP2)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 각 발광 소자(LD)는 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다.
상기 각 발광 소자(LD) 상에는 상기 각 발광 소자(LD)의 상면 일부를 커버하는 제1 절연층(INS1)이 제공될 수 있다. 이로 인해, 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)는 외부로 노출될 수 있다.
상기 서브 화소(SP)는 상기 기판(SUB)의 제1 방향(DR1)으로 연장되는 제1 연결 배선(CNL1) 및 상기 제1 연결 배선(CNL1)의 연장 방향과 평행하게 연장된 제2 연결 배선(CNL2)을 포함할 수 있다.
상기 제1 연결 배선(CNL1)은 상기 하나의 서브 화소(SP) 내에 대응되도록 배치되고, 상기 하나의 서브 화소(SP)를 인접한 서브 화소들과 전기적으로 분리시킬 수 있다. 이로 인해, 상기 하나의 서브 화소(SP)는 독립적으로 구동할 수 있다.
상기 제2 연결 배선(CNL2)은 상기 하나의 서브 화소(SP)뿐만 아니라 상기 인접한 서브 화소로 연장될 수 있다. 이에, 상기 하나의 서브 화소(SP) 및 상기 인접한 서브 화소는 상기 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
상기 하나의 서브 화소(SP)의 단위 발광 영역(100)은 제1 및 제2 전극(ETL1, ETL2)과, 제1 및 제2 격벽(PW1, PW2)과, 제1 및 제2 반사 전극(REL1, REL2)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 더 포함할 수 있다.
상기 제1 전극(ETL1)은 상기 기판(SUB) 상에 제공될 수 있다. 상기 제1 전극(ETL1)은 상기 발광 소자들(LD) 각각의 제1 단부(EP1)에 인접하게 배치될 수 있다. 상기 제1 전극(ETL1)은 상기 제1 연결 배선(CNL1)으로부터 분기되어 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
상기 제1 전극(ETL1)은 상기 제1 연결 배선(CNL1)으로부터 상기 제2 전극(ETL2)의 일 측으로 분기된 제1-1 전극(ETL1_1) 및 상기 제2 전극(ETL2)의 타 측으로 분기된 제1-2 전극(ETL1_2)을 포함할 수 있다. 상기 제2 정전극(ETL2)은 상기 제1-1 전극(ETL1_1)과 상기 제1-2 전극(ETL1_2) 사이에 배치될 수 있다.
상기 제1-1 전극(ETL1_1)과 상기 제1-2 전극(ETL1_2)은 상기 제2 방향(DR2)을 따라 연장되는 바(bar) 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극(ETL1_1)과 상기 제1-2 전극(ETL1_2)은 상기 제1 연결 배선(CNL1)에 전기적으로 연결될 수 있다. 상기 제1-1 전극(ETL1_1)과 상기 제1-2 전극(ETL1_2)은 상기 제1 연결 배선(CNL1)과 일체로 제공될 수 있다.
상기 제2 전극(ETL2)은 상기 제1 전극(ETL2)과 동일 평면 상에 제공되며 상기 발광 소자들(LD) 각각의 제2 단부(EP2)에 인접하게 배치될 수 있다.
상기 제2 전극(ETL2)은 상기 제2 연결 배선(CNL2)으로부터 분기되어 상기 제2 방향(DR2)으로 연장될 수 있다. 상기 제2 전극(ETL2)은 상기 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 전극(ETL2)은 상기 제2 연결 배선(CNL2)과 일체로 제공될 수 있다.
평면 상에서 볼 때, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 상기 발광 소자들(LD)을 사이에 두고 일정 간격 이격될 수 있다. 또한, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 상기 단위 발광 영역(100) 내에서 상기 제1 방향(DR1)을 따라 교번하여 배치될 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 도전성 재료로 이루어질 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 상기 하나의 서브 화소(SP)의 단위 발광 영역(100) 내에 상기 발광 소자들(LD)을 정렬시키기 위한 정렬 전극일 수 있다.
상기 하나의 서브 화소(SP)의 단위 발광 영역(100) 내에 상기 발광 소자들(LD)이 정렬되기 전, 상기 제1 전극(ETL1)에는 상기 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고 상기 제2 전극(ETL2)에는 상기 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 상기 제1 정렬 전압과 상기 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 전압이 인가됨에 따라 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 전계가 형성될 수 있다.
상기 전계에 의해 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이의 상기 기판(SUB) 상에 상기 발광 소자들(LD)이 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 상기 발광 소자들(LD)을 구동할 때 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 소정의 전압을 인가하는 구동 전극으로 기능할 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 예를 들어, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)을 대신하여, 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)이 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수도 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 하나의 서브 화소(SP)의 단위 발광 영역(100)을 구획할 수 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 상기 기판(SUB) 상에서 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 및 제2 격벽(PW1, PW2)은 하나의 발광 소자(LD)의 길이 이상으로 상기 기판(SUB) 상에서 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질일 수 있으나, 이에 본 발명이 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2) 각각은 도 3a에 도시된 바와 같이 측면이 소정 각도로 경사지고 하부 면의 폭이 상부 면의 폭보다 큰 사다리꼴의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 및 제2 격벽(PW2, PW2) 각각은 도 3b에 도시된 바와 같이 상기 기판(SUB)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2)의 형상은 상기 발광 소자들(LD) 각각에서 출사된 광의 출광 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 격벽(PW1)은 상기 제1 전극(ETL1) 상에 제공되고, 상기 제2 격벽(PW2)은 상기 제2 전극(ETL2) 상에 제공될 수 있다.
상기 제1 격벽(PW1)은 상기 제1-1 전극(ETL1_1) 상에 제공된 제1-1 격벽(PW1_1) 및 상기 제1-2 전극(ETL1_2) 상에 제공된 제1-2 격벽(PW1_2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 격벽(PW1_1)과 상기 제1-2 격벽(PW1_2)은 상기 제2 격벽(PW2)을 사이에 두고 이격될 수 있다.
상기 제1-1 격벽(PW1_1)과, 상기 제1-2 격벽(PW1_2)과, 상기 제2 격벽(PW2)은 상기 기판(SUB) 상의 동일 평면 상에 배치될 수 있으며, 동일한 높이(h)를 가질 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 각각은 대응하는 격벽 상에 제공될 수 있다. 예를 들어, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 따라서, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 경사도에 대응되는 형상을 가질 수 있고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 경사도에 대응되는 형상을 가질 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 기판(SUB) 상에서 상기 발광 소자들(LD) 각각을 사이에 두고 서로 이격되도록 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)이 동일한 높이를 가지면, 상기 각 발광 소자들(LD) 각각이 상기 제1 및 제2 반사 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
또한, 상기 제1 및 제2 반사 전극(REL1, REL2)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
여기서, 상기 제1 및 제2 반사 전극(REL1, REL2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광이 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
특히, 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 상기 제1 및 제2 반사 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 발광 소자들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 상기 제1 및 제2 반사 전극(REL1, REL2)과 함께 상기 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 제1-1 반사 전극(REL1_1) 및 제1-2 반사 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2) 사이에 상기 제2 반사 전극(REL2)이 배치될 수 있다.
상기 제1-1 반사 전극(REL1_1)은 상기 제1-1 격벽(PW1_1) 상에 제공되고, 상기 제1-2 반사 전극(REL1_2)은 상기 제1-2 격벽(PW1_2) 상에 제공될 수 있다.
상기 제1-1 반사 전극(REL1_1)과, 상기 제1-2 반사 전극(REL1_2)과, 상기 제2 반사 전극(REL2)은 상기 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있다.
상기 제1-1 반사 전극(REL1_1)은 상기 제1-1 전극(ETL1_1)과 전기적으로 연결될 수 있고, 상기 제1-2 반사 전극(REL1_2)은 상기 제1-2 전극(ETL1_2)과 전기적으로 연결될 수 있으며, 상기 제2 반사 전극(REL2)은 상기 제2 전극(ETL2)과 전기적으로 연결될 수 있다.
설명의 편의를 위하여, 상기 제1 및 제2 반사 전극(REL1, REL2)이 상기 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 상기 발광 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
상기 발광 장치가 상기 액티브 매트릭스로 구동되는 경우, 상기 제1 및 제2 반사 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 신호 배선들, 절연층 및/또는 트랜지스터 등이 제공될 수 있다.
상기 신호 배선들은 스캔 배선, 데이터 배선, 전원 배선 등을 포함할 수 있으며 상기 트랜지스터는 상기 신호 배선들에 연결되며 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 반사 전극은 애노드 전극일 수 있으며, 나머지 하나의 반사 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)이 애노드 전극이고, 상기 제2 반사 전극(REL2)이 애노드 전극일 수 있다.
이러한 경우, 상기 트랜지스터의 소스 및 드레인 전극 중 하나의 전극은 상기 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 전극에 연결될 수 있으며, 상기 트랜지스터를 통해 상기 데이터 배선의 데이터 신호가 상기 어느 하나의 전극에 인가될 수 있다. 여기서, 신호 배선들, 상기 절연층 및/또는 상기 트랜지스터 등은 다양한 개수와 형태로 제공될 수 있음은 물론이다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 컨택 홀(미도시)을 통해 상기 트랜지스터에 전기적으로 연결될 수 있다. 이로 인해, 상기 트랜지스터에 제공된 신호가 상기 제1 반사 전극(REL1)으로 인가될 수 있다.
또한, 상기 제2 반사 전극(REL2)은 상기 발광 장치가 액티브 매트릭스로 구동될 경우, 컨택 홀(미도시)을 통해 상기 신호 배선에 전기적으로 연결될 수 있다. 이로 인해, 상기 신호 배선의 전압이 상기 제2 반사 전극(REL2)으로 인가될 수 있다.
실시예에 따라, 상기 제1 전극(ETL1)이 상기 제1 반사 전극(REL1)을 대신하여 상기 애노드 전극으로 활용될 수 있고, 상기 제2 전극(ETL2)이 상기 제2 반사 전극(REL2)을 대신하여 상기 캐소드 전극으로 활용될 수 있다.
이러한 경우, 상기 트랜지스터의 소스 및 드레인 전극 중 하나의 전극은 상기 제1 전극(ETL1)에 연결될 수 있으며, 상기 트랜지스터를 통해 상기 데이터 배선의 데이터 신호는 상기 제1 전극(ETL1)을 통해 상기 제1 반사 전극(REL1)에 인가될 수 있다. 또한, 상기 신호 배선은 상기 제2 전극(ETL2)에 연결될 수 있으며, 상기 신호 배선에 제공된 신호는 상기 제2 전극(ETL2)을 통해 상기 제2 반사 전극(REL2)으로 인가될 수 있다.
평면 상에서 볼 때, 상기 제1 반사 전극(REL1)은 상기 제1 전극(ETL1)과 중첩되고, 상기 제2 반사 전극(REL2)은 상기 제2 전극(ETL2)과 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD)은 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자(LD1)들 및 상기 제2 반사 전극(REL2)과 상기 제1-2 반사 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자(LD2)들로 구분될 수 있다.
상기 제1 반사 전극(REL1) 상에는 상기 제1 반사 전극(REL1)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나를 전기적 및/또는 물리적으로 안정되게 연결하는 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각으로부터 출사되어 상기 제1 반사 전극(REL1)에 의해 반사된 광이 손실 없이 상기 정면 방향으로 진행될 수 있도록 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 상기 투명 도전성 재료는 ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제1 반사 전극(REL1)을 커버하며 상기 제1 반사 전극(REL1)과 중첩될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 제1-1 반사 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 반사 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 발광 소자(LD1)들 각각의 제1 단부(EP1)와 상기 제1-1 반사 전극(REL1_1)에 중첩될 수 있다. 또한, 상기 제1-2 컨택 전극(CNE1_2)은 평면 상에서 볼 때 상기 제2 발광 소자(LD2)들 각각의 제2 단부(EP2)와 상기 제1-2 반사 전극(REL1_2)에 중첩될 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
상기 제2 반사 전극(REL2) 상에는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제2 반사 전극(REL2)을 커버하며 상기 제2 반사 전극(REL2)과 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제1 발광 소자(LD1)들 각각의 제2 단부(EP2) 및 상기 제2 발광 소자(LD2)들 각각의 제1 단부(EP1)에 각각 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 컨택 전극(CNE2) 상에는 상기 제2 컨택 전극(CNE2)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 상기 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 상기 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다.
상기 제3 절연층(INS3) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 제1 및 제2 격벽(PW1, PW2), 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 상기 오버 코트층(OC)은 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제2 절연층(INS2)이 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 상기 제1 발광 소자(LD1)들 각각의 제1 단부(EP1)는 상기 제1-1 반사 전극(REL1_1)에 연결되고, 상기 제1 발광 소자(LD1)들 각각의 제2 단부(EP2)는 상기 제2 반사 전극(REL2)의 일측에 연결될 수 있다. 이에 따라, 상기 제1 발광 소자(LD1)들 각각의 양 단부(EP1, EP2)는 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2)을 통해 소정의 전압을 전달받을 수 있다. 이로 인해, 상기 제1 발광 소자(LD1)들 각각의 활성층(12)에서 잔자-정공 쌍이 결합하면서 상기 제1 발광 소자(LD1)들 각각은 광을 방출할 수 있다.
또한, 상기 제2 발광 소자(LD2)들 각각의 제1 단부(EP1)는 상기 제2 반사 전극(REL2)의 타측에 연결되고, 상기 제2 발광 소자(LD2)들 각각의 제2 단부(EP2)는 상기 제1-2 반사 전극(REL1_2)에 연결될 수 있다. 이에 따라, 상기 제2 발광 소자(LD2)들 각각의 양 단부(EP1, EP2)는 상기 제2 반사 전극(REL2)과 상기 제1-2 반사 전극(REL1_2)을 통해 소정의 전압을 전달받을 수 있다. 이로 인해, 상기 제2 발광 소자(LD2)들 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제2 발광 소자(LD2)들 각각은 광을 방출할 수 있다.
한편, 상기 하나의 서브 화소(SP)의 단위 발광 영역(100)은 제1 절연 패턴(INSP1)과 제2 절연 패턴(INSP2)을 더 포함할 수 있다.
상기 제1 절연 패턴(INSP1)과 상기 제2 절연 패턴(INSP2) 각각은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막 중 어느 하나를 포함할 수 있다.
상기 제1 절연 패턴(INSP1)은, 평면 상에서 볼 때, 상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이에 배치될 수 있다. 또한, 상기 제1 절연 패턴(INSP1)은, 평면 상에서 볼 때, 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2) 사이에 배치될 수 있다. 상기 제1 절연 패턴(INSP1)은 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가지며, 상기 제1 발광 소자(LD1)들 각각과 중첩될 수 있다.
상기 제2 절연 패턴(INSP2)은, 평면 상에서 볼 때, 상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이에 배치될 수 있다. 또한, 상기 제2 절연 패턴(INSP2)은, 평면 상에서 볼 때, 상기 제2 반사 전극(REL2)과 상기 제1-2 반사 전극(REL1_2) 사이에 배치될 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가지며, 상기 제2 발광 소자(LD2)들 각각과 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 소자(LD1)들은 상기 제1 절연 패턴(INSP1) 상에 제공되고, 상기 제2 발광 소자(LD2)들은 상기 제2 절연 패턴(INSP2) 상에 제공될 수 있다.
평면 상에서 볼 때, 상기 제1 절연 패턴(INSP1)의 가로 방향(일 예로, 상기 제1 방향)으로의 폭(W1)은 상기 제1 발광 소자(LD1)들의 길이(L)보다 클 수 있다. 또한, 상기 제1 절연 패턴(INSP1)의 가로 방향으로의 폭(W1)은 상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이의 간격(W2)보다 클 수 있다. 이에 더해, 상기 제1 절연 패턴(INSP1)의 가로 방향으로의 폭(W1)은 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2) 사이의 간격(W3)보다 작을 수 있다.
상기 제1 절연 패턴(INSP1)의 두께(d)는 0 ~ 300nm 정도일 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제1 절연 패턴(INSP1)과 동일한 구조로 이루어질 수 있다.
실시예에 따라, 상기 하나의 서브 화소(SP)의 단위 발광 영역(100)은 도 2b에 도시된 바와 같이 상기 제1 방향(DR1)으로 연장된 브릿지 패턴(BRP)을 더 포함할 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 연결 배선(CNL1)과 일체로 제공되어 상기 제1 연결 배선(CNL1)에 전기적 및 물리적으로 연결될 수 있다. 이러한 경우, 상기 제1 정렬 전압은 상기 브릿지 패턴(BRP)을 통해 상기 제1 연결 배선(CNL1)으로 전달될 수 있다. 상기 제1 연결 배선(CNL1)으로 전달된 상기 제1 정렬 전압은 상기 제1 연결 배선(CNL1)으로부터 분기된 상기 제1-1 전극(ETL1_1)과 상기 제1-2 전극(ETL1_2)에 공급될 수 있다.
하기에서는, 도 2a 및 도 3a를 참조하여 본 발명의 일 실시예에 따른 발광 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 배리어층(BRL)이 제공된 상기 기판(SUB) 상에 상기 제1-1 전극(ETL1_1), 상기 제2 전극(ETL2), 및 상기 제1-2 전극(ETL1_2)이 제공될 수 있다.
상기 제1-1 전극(ETL1_1)과, 상기 제2 전극(ETL2)과, 상기 제1-2 전극(ETL1_2)은 상기 배리어층(BRL) 상에서 일정 간격 이격되어 배치될 수 있다.
상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이에 상기 제1 절연 패턴(INSP1)이 제공되고, 상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이에 상기 제2 절연 패턴(INSP2)이 제공될 수 있다.
상기 제1 절연 패턴(INSP1)은 상기 제1-1 전극(ETL1_1)의 일 측면과 상기 제2 전극(ETL2)의 일 측면에 각각 중첩될 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제2 전극(ETL2)의 타 측면과 상기 제1-2 전극(ETL1_2)의 일 측면에 각각 중첩될 수 있다.
상기 제1 절연 패턴(INSP1)은 상기 기판(SUB)과 상기 제1 발광 소자(LD1)들 사이의 공간을 메우며 상기 제1 발광 소자(LD1)들을 안정적으로 지지하여 상기 제1 발광 소자(LD1)들의 이탈을 방지할 수 있다. 마찬가지로, 상기 제2 절연 패턴(INSP2)은 상기 기판(SUB)과 상기 제2 발광 소자(LD2)들 사이의 공간을 메우며 상기 제2 발광 소자(LD2)들을 안정적으로 지지하여 상기 제2 발광 소자(LD2)들의 이탈을 방지할 수 있다.
상기 제1 절연 패턴(INSP1) 상에 상기 제1 발광 소자(LD1)들이 정렬되고, 상기 제2 절연 패턴(INSP2) 상에 상기 제2 발광 소자(LD2)들이 정렬될 수 있다. 구체적으로, 상기 제1 발광 소자(LD1)들은 상기 제1 절연 패턴(INSP1)의 상면 일부 상에 정렬되고, 상기 제2 발광 소자(LD2)들은 상기 제2 절연 패턴(INSP2)의 상면 일부 상에 정렬될 수 있다.
상기 제1 발광 소자(LD1)들 각각의 길이(L)는 상기 제1 절연 패턴(INSP1)의 가로 방향으로의 폭(W1)보다 작고, 상기 제2 발광 소자(LD2)들 각각의 길이(L)는 상기 제2 절연 패턴(INSP2)의 가로 방향으로의 폭보다 작을 수 있다.
상기 제1-1 전극(ETL1_1) 상에 상기 제1-1 격벽(PW1_1)이 제공되고, 상기 제2 전극(ETL2) 상에 상기 제2 격벽(PW2)이 제공되며, 상기 제1-2 전극(ETL1_2) 상에 상기 제1-2 격벽(PW1_2)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 격벽(PW1_1), 상기 제1-2 격벽(PW1_2), 및 상기 제2 격벽(PW2) 각각의 높이(h)는 상기 제1 및 제2 발광 소자들(LD) 각각의 길이(L)보다 클 수 있다.
상기 제1-1 격벽(PW1_1) 상에는 상기 제1-1 반사 전극(REL1_1)이 제공되고, 상기 제2 격벽(PW2) 상에는 상기 제2 반사 전극(REL2)이 제공되며, 상기 제1-2 격벽(PW1_2) 상에는 상기 제1-2 반사 전극(REL1_2)이 제공될 수 있다.
상기 제1-1 반사 전극(REL1_1), 상기 제2 반사 전극(REL2), 및 상기 제1-2 반사 전극(REL1_2)은 동일 평면 상에 제공되고, 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 발광 소자(LD1)들과 상기 제2 발광 소자(LD2)들 각각의 상부에는 상기 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막 중 어느 하나를 포함할 수 있다.
상기 제1-1 반사 전극(REL1_1) 상에는 상기 제1-1 컨택 전극(CNE1_1)이 제공되고, 상기 제1-2 반사 전극(REL1_2) 상에는 상기 제1-2 컨택 전극(CNE1_2)이 제공될 수 있다.
실시예에 따라, 상기 제1-1 반사 전극(REL1_1)과 상기 제1-1 컨택 전극(CNE1_1) 사이 및 상기 제1-2 반사 전극(REL1_2)과 상기 제1-2 컨택 전극(CNE1_2) 사이 각각에 제1 캡핑층(미도시)이 제공될 수 있다.
상기 제1 캡핑층은 상기 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제1-1 반사 전극(REL1_1) 및 상기 제1-2 반사 전극(REL1_2)의 손상을 방지할 수 있다. 또한, 상기 제1 캡핑층은 상기 제1-1 반사 전극(REL1_1) 및 상기 제1-2 반사 전극(REL1_2) 각각과 상기 기판(SUB)의 접착력을 더욱 강화시킬 수 있다.
상기 제1-1 컨택 전극(CNE1_1)과 상기 제1-2 컨택 전극(CNE1_2)이 제공된 상기 기판(SUB) 상에 상기 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1-1 컨택 전극(CNE1_1), 상기 제1-2 컨택 전극(CNE1_2), 및 상기 제1 절연층(INS1)을 커버하도록 상기 기판(SUB) 상에 제공될 수 있다.
상기 제2 절연층(INS2)이 제공된 상기 기판(SUB) 상에 상기 제2 반사 전극(REL2)과 전기적으로 연결되는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
실시예에 따라, 상기 제2 반사 전극(REL2)과 상기 제2 컨택 전극(CNE2) 사이에 제2 캡핑층(미도시)이 제공될 수 있다.
상기 제2 캡핑층은 상기 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제2 반사 전극(REL2)의 손상을 방지하며, 상기 제2 반사 전극(REL2)과 상기 기판(SUB)의 접착력을 더욱 강화시킬 수 있다.
상기 제2 컨택 전극(CNE2)이 제공된 상기 기판(SUB) 상에 상기 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막 중 어느 하나를 포함할 수 있다.
상기 제3 절연층(INS3) 상에 상기 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2)은 상기 제1 및 제2 발광 소자(LD1, LD2)들이 대응하는 절연 패턴 상에 정렬된 이후에 상기 기판(SUB) 상에 제공될 수 있다.
이러한 경우, 상기 제1 및 제2 발광 소자(LD1, LD2)들은 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 상기 제1-2 격벽(PW1_2)에 영향을 받지 않으면서 상기 하나의 서브 화소(SP)의 단위 발광 영역(100) 내의 목적하는 영역에 정렬될 수 있다. 이로 인해, 상기 제1 및 제2 발광 소자(LD1, LD2)들이 원하지 않는 영역에 정렬되는 비정상적인 정렬 불량이 줄어들 수 있다.
또한, 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2) 각각의 설계는 상기 제1 및 제2 발광 소자(LD1, LD2)들의 정렬 조건 등으로부터 자유로울 수 있다. 즉, 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2) 각각의 설계에 대한 제약이 완화될 수 있다. 따라서, 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2) 각각은 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양한 형상으로 변경될 수 있다.
특히, 본 발명의 일 실시예에서는, 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2) 각각의 높이(h)를 일정 수준 이상으로 높게 설계할 수 있다. 예를 들어, 상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2) 각각은 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각의 출광 효율을 향상시키기 위해 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각의 길이(L) 이상의 높이(h)를 갖도록 설계될 수 있다.
상기 제1-1 격벽(PW1_1)이 일정 수준 이상의 높이(h)를 갖도록 설계되면, 상기 제1-1 반사 전극(REL1_1)은 상기 제1-1 격벽(PW1_1)의 높이(h)만큼 상기 기판(SUB)으로부터 상기 정면 방향을 향하도록 돌출된 돌출부를 포함할 수 있다. 이러한 경우, 상기 제1 발광 소자(LD1)들 각각의 제1 단부(EP1)에서 출사된 광은 상기 제1-1 반사 전극(REL1_1)의 돌출부에 의해 상기 정면 방향으로 더욱 집중적으로 반사될 수 있다. 따라서, 상기 제1 발광 소자(LD1)들 각각의 제1 단부(EP1)에서 출사된 광의 출광 효율이 향상될 수 있다.
마찬가지로, 상기 제2 격벽(PW2)이 일정 수준 이상의 높이(h)를 갖도록 설계되면, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 높이(h)만큼 상기 기판(SUB)으로부터 상기 정면 방향을 향하도록 돌출된 돌출부를 포함할 수 있다. 이러한 경우, 상기 제1 발광 소자(LD1)들 각각의 제2 단부(EP1)와 상기 제2 발광 소자(LD2)들 각각의 제1 단부(EP1)에서 출사된 광은 상기 제2 반사 전극(REL2)의 돌출부에 의해 상기 정면 방향으로 더욱 집중적으로 반사될 수 있다. 따라서, 상기 제1 발광 소자(LD1)들 각각의 제2 단부(EP2)와 상기 제2 발광 소자(LD2)들 각각의 제1 단부(EP1)에서 출사된 광의 효율이 향상될 수 있다.
또한, 상기 제1-2 격벽(PW2)이 일정 수준 이상의 높이(h)를 갖도록 설계되면, 상기 제1-2 반사 전극(REL1_2)은 상기 제1-2 격벽(PW1_2)의 높이(h)만큼 상기 기판(SUB)으로부터 상기 정면 방향을 향하도록 돌출된 돌출부를 포함할 수 있다. 이러한 경우, 상기 제2 발광 소자(LD2)들 각각의 제2 단부(EP2)에서 출사된 광은 상기 제1-2 반사 전극(REL1_2)의 돌출부에 의해 상기 정면 방향으로 더욱 집중적으로 반사될 수 있다. 따라서, 상기 제2 발광 소자(LD2)들 각각의 제1 단부(EP1)에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연 패턴(INSP1)과 상기 제2 절연 패턴(INSP2)은 상기 단위 발광 영역(100) 내에서 상기 기판(SUB)의 일부 영역에만 제공될 수 있다.
구체적으로, 상기 제1 절연 패턴(INSP1)은 상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이에서 상기 기판(SUB)과 상기 제1 발광 소자(LD1)들 사이에 제공될 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이에서 상기 기판(SUB)과 상기 제2 발광 소자(LD2)들 사이에 제공될 수 있다.
이때, 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각에서 출사된 광의 일부가 상기 제1 및 제2 절연 패턴(INSP1, INSP2)으로 유입될 수 있다.
만일, 상기 제1 및 제2 절연 패턴(INSP1, INSP2)이 상기 기판(SUB)의 전 영역에 제공될 경우, 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각에서 출사된 광의 일부는 상기 제1 및 제2 절연 패턴(INSP1, INSP2)을 통해 원하지 않는 영역으로 유도(guiding)되어 광의 손실이 발생할 수 있다. 이로 인해, 상기 제1 및 제2 발광 소자(LD1, LD2)들의 출광 효율이 저하될 수 있다.
본 발명의 일 실시예에서는, 상기 제1 및 제2 절연 패턴(INSP1, INSP2)을 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에만 배치하여 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각에서 출사된 광이 원하지 않는 영역으로 유도(guiding)되는 경로를 차단할 수 있다.
결국, 본 발명의 일 실시예에 따르면, 상기 제1 및 제2 발광 소자(LD1, LD2)들 각각에서 출사된 광이 손실 없이 상기 정면 방향으로 반사될 수 있다. 이로 인하여, 상기 제1 및 제2 발광 소자(LD1, LD2)들의 출광 효율이 향상될 수 있다.
도 4a 내지 도 4g는 도 2a의 발광 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이고, 도 5a 내지 도 5k는 도 3a의 발광 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 1a, 도 2a, 도 3a, 도 4a, 및 도 5a를 참조하면, 서브 화소(SP)의 단위 발광 영역(100)의 기판(SUB) 상에 제1 방향(DR1)으로 연장된 제1 연결 배선(CNL1)과 상기 제1 연결 배선(CNL1)에 평행하게 연장된 제2 연결 배선(CNL2)을 형성한다.
또한, 상기 기판(SUB) 상에 상기 제1 연결 배선(CNL1)으로부터 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장된 제1 전극(ETL1)과 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)을 따라 연장된 제2 전극(ETL2)을 형성한다.
상기 제1 연결 배선(CNL1)과 상기 제1 전극(ETL1)은 일체로 제공되고, 상기 제2 연결 배선(CNL2)과 상기 제2 전극(ETL2)은 일체로 제공될 수 있다. 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 동일 평면 상에서 일정 간격 이격될 수 있다.
상기 제1 전극(ETL1)은 상기 제2 전극(ETL2)을 사이에 두고 상기 제1 연결 배선(CNL1)으로부터 분기된 제1-1 전극(ETL1_1)과 제1-2 전극(ETL1_2)을 포함할 수 있다.
도 1a, 도 2a, 도 3a, 도 4b, 도 5a, 및 도 5b를 참조하면, 상기 기판(SUB) 상에 제1 절연 물질층(미도시)을 형성한 후, 상기 제1 절연 물질층의 일부를 제거하여 제1 절연 패턴(INSP1)과 제2 절연 패턴(INPS2)을 형성한다.
상기 제1 절연 물질층은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막 중 어느 하나를 포함할 수 있다.
상기 제1 절연 패턴(INSP1)은 상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이의 상기 기판(SUB) 상에만 형성될 수 있다. 상기 제1 절연 패턴(INSP1)은 평면 상에서 볼 때 제2 방향(DR)을 따라 연장된 바(bar) 형상을 가질 수 있다. 상기 제1 절연 패턴(INSP1)은 상기 제1-1 전극(ETL1_1)의 일 측면과 상기 제2 전극(ETL2)의 일 측면에 각각 중첩할 수 있다.
상기 제2 절연 패턴(INSP2)은 상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이의 상기 기판(SUB) 상에만 제공될 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제1 절연 패턴(INSP1)과 동일한 형상을 가질 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 상기 제2 절연 패턴(INPS2)은 상기 제2 전극(ETL2)의 타 측면과 상기 제1-2 전극(ETL1_2)의 일 측면에 각각 중첩할 수 있다.
도 1a, 도 2a, 도 3a, 도 4c, 도 5a 내지 도 5d를 참조하면, 상기 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 상기 제1 및 제2 전극(ETL1, ETL2) 각각에 정렬 전압을 인가하여 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 전계를 형성한다.
상기 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 상기 제1 및 제2 전극(ETL1, ETL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 및 제2 전극(ETL1, ETL2) 사이에는 상기 제1 및 제2 전극(ETL1, ETL2)의 전위차에 따른 전계가 형성될 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 상기 기판(SUB) 상에 발광 소자들(LD)을 투입한다.
일 예로, 상기 기판(SUB) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 발광 소자들(LD)을 포함하는 용매(SL)를 투하하여 상기 발광 소자들(LD)을 상기 단위 발광 영역(100)의 기판(SUB) 상에 투입할 수 있다. 상기 용매(SL)는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 예를 들어, 상기 용매(SL)는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 상기 용매(SL)는 잉크 또는 페이스트의 형태일 수 있다.
상기 기판(SUB) 상에 상기 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 변경될 수 있다. 이후, 상기 용매(SL)는 제거될 수 있다.
상기 발광 소자들(LD)이 상기 기판(SUB) 상에 투입되는 경우, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 상기 발광 소자들(LD)이 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD)은 상기 제1 절연 패턴(INSP1)과 상기 제2 절연 패턴(INSP2) 상에 각각 정렬될 수 있다.
상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이에 상기 전계가 형성되므로, 상기 발광 소자들(LD)의 일부, 일 예로 제1 발광 소자들(LD1)은 상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이의 상기 제1 절연 패턴(INSP1) 상에 정렬될 수 있다.
*상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이에 상기 전계가 형성되므로, 상기 발광 소자들(LD)의 나머지, 일 예로 제2 발광 소자들(LD2)은 상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이의 상기 제2 절연 패턴(INSP2) 상에 정렬될 수 있다.
상기 발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 서브 화소(SP)가 독립적으로 구동될 수 있도록 상기 제1 방향(DR1)을 따라 인접한 서브 화소들 사이에서 상기 제1 연결 배선(CNL1)을 분리한다.
각 서브 화소(SP)의 상기 제1 전극(ETL1)이 대응하는 서브 화소(SP) 내의 트랜지스터 등을 포함한 화소 구동 회로에 연결된다고 할 때, 상기 제1 방향(DR1)을 따라 인접한 서브 화소들에 공통으로 연결되어 있던 상기 제1 연결 배선(CNL1)을 각 서브 화소(SP)별로 끊어준다. 이러한 경우, 상기 제1 연결 배선(CNL1)에 연결된 상기 제1 전극(ETL1)은 각 서브 화소(SP) 별로 분리될 수 있다.
한편, 상기 기판(SUB)의 상기 제1 방향(DR1)을 따라 인접하게 배치된 서브 화소들 각각의 제2 전극(ETL2)은 동일한 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다. 따라서, 상기 제1 방향(DR1)을 따라 인접하게 배치된 서브 화소들 각각의 제2 전극(ETL2)은 서로 분리되지 않고 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 예컨대 다른 실시예에서는 상기 제1 방향(DR1)을 따라 인접하게 배치된 서브 화소들 사이에 공통으로 연결되어 있던 상기 제2 연결 배선(CNL2)을 각 서브 화소(SP)에 대응되도록 끊어줌으로써, 상기 제2 연결 배선(CNL2)에 연결된 상기 제2 전극(ETL2)을 각 서브 화소(SP)별로 분리할 수 있다.
도 1a, 도 2a, 도 3a, 도 4d, 및 도 5a 내지 도 5e를 참조하면, 상기 발광 소자들(LD)이 정렬된 상기 기판(SUB) 상에 제2 절연 물질층(미도시)을 형성한 후, 마스크를 이용하여 상기 제2 절연 물질층을 패터닝하여 제1 격벽(PW1)과 제2 격벽(PW2)을 형성한다.
상기 제2 절연 물질층은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막 중 어느 하나를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제2 절연 물질층은 상기 유기 절연막을 포함할 수 있다.
상기 제1 격벽(PW1)은 상기 제1 전극(ETL1) 상에 형성되고, 상기 제2 격벽(PW2)은 상기 제2 전극(ETL2) 상에 형성될 수 있다.
평면 상에서 볼 때, 상기 제1 격벽(PW1)의 가로 방향(예컨대, 제1 방향(DR1))으로의 폭은 상기 제1 전극(ETL1)의 가로 방향으로의 폭보다 좁을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 상기 제1 격벽(PW1)의 가로 방향으로의 폭은 상기 제1 전극(ETL1)의 가로 방향으로의 폭과 동일할 수도 있다.
또한, 평면 상에서 볼 때, 상기 제2 격벽(PW2)의 가로 방향으로의 폭은 상기 제2 전극(ETL2)의 가로 방향으로의 폭보다 좁을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 상기 제2 격벽(PW2)의 가로 방향으로의 폭은 상기 제2 전극(ETL2)의 가로 방향으로의 폭과 동일할 수도 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2) 각각의 높이(h)는 상기 발광 소자들(LD) 각각의 길이(L)보다 클 수 있다. 또한, 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2) 각각은 상기 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양한 형상을 가질 수 있다.
도 1a, 도 2a, 도 3a, 도 4e, 및 도 5a 내지 도 5f를 참조하면, 상기 제1 및 제2 격벽(PW1, PW2)을 포함한 상기 기판(SUB) 상에 제1 도전층(미도시)을 형성한 후, 마스크를 이용하여 상기 제1 도전층을 패터닝하여 제1 반사 전극(REL1)과 제2 반사 전극(REL2)을 형성한다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 형성되고, 상기 제1 전극(ETL1)과 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 형성되고, 상기 제2 전극(ETL2)과 전기적으로 연결될 수 있다.
상기 제1 반사 전극(REL1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제2 반사 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 하나의 단부에 인접하게 배치될 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 동일 평면 상에서 일정 간격 이격될 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응되며 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 형상에 대응될 수 있다.
일 예로, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 높이(h)만큼 상기 기판(SUB)의 상면으로부터 돌출된 돌출부를 포함할 수 있고, 상기 제2 반사 전극(REL2)도 상기 제2 격벽(PW2)의 높이(h)만큼 상기 기판(SUB)의 상면으로부터 돌출된 돌출부를 포함할 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)이 대응하는 격벽의 형상에 따라 일정 수준 이상으로 돌출된 돌출부를 포함하는 경우, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광이 상기 제1 및 제2 반사 전극(REL1, REL2)에 의해 정면 방향으로 더욱 집중적으로 반사될 수 있다. 본 발명의 일 실시예에 있어서, 상기 정면 방향은 본 발명의 일 실시예에 따른 발광 장치에서 화상이 표시되는 방향을 의미할 수 있다.
도 1a, 도 2a, 도 3a, 및 도 5a 내지 도 5g를 참조하면, 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 상에 제3 절연 물질층(미도시)을 형성한 후, 마스크를 이용하여 상기 제3 절연 물질층을 패터닝하여 제1 절연층(INS1)을 형성한다.
상기 제1 절연층(INS1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 노출하도록 상기 발광 소자들(LD) 각각의 상면 일부 상에 형성될 수 있다.
실시예에 따라, 상기 제3 절연 물질층은 후술할 제2 절연층(INS2)을 형성하는 마스크 공정 시에 함께 패터닝되어 상기 제1 절연층(INS1)을 형성할 수도 있다.
도 1a, 도 2a, 도 3a, 도 4f, 및 도 5a 내지 도 5h를 참조하면, 상기 제1 절연층(INS1) 상에 제2 도전층(미도시)을 형성한 후, 마스크를 이용하여 상기 제2 도전층을 패터닝하여 제1 컨택 전극(CNE1)을 형성한다.
상기 제1 컨택 전극(CNE1)은 상기 제1 반사 전극(REL1) 상에 형성되어 상기 제1 반사 전극(REL1)과 전기적으로 연결될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에 형성되어 상기 발광 소자들(LD) 각각의 하나의 단부와 전기적으로 연결될 수 있다.
따라서, 상기 제1 반사 전극(REL1)과 상기 발광 소자들(LD) 각각의 하나의 단부는 상기 제1 컨택 전극(CNE1)을 통해 전기적으로 연결될 수 있다.
도 1a, 도 2a, 도 3a, 및 도 5a 내지 도 5i를 참조하면, 상기 제1 컨택 전극(CNE1) 상에 제4 절연 물질층(미도시)을 형성한 후, 마스크를 이용하여 상기 제4 절연 물질층을 패터닝하여 상기 제2 절연층(INS2)을 형성한다.
상기 제4 절연 물질층은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막 중 어느 하나를 포함할 수 있다.
이때, 상기 제1 컨택 전극(CNE1)은 상기 제2 절연층(INS2)에 의해 외부로 노출되지 않으며, 상기 제2 반사 전극(REL2)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부는 외부로 노출될 수 있다.
도 1a, 도 2a, 도 3a, 도 4g, 및 도 5a 내지 도 5j를 참조하면, 상기 제2 절연층(INS2)을 포함한 기판(SUB) 상에 제3 도전층(미도시)을 형성한 후, 마스크를 이용하여 상기 제3 도전층을 패터닝하여 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 제2 반사 전극(REL2) 상에 형성되어 상기 제2 반사 전극(REL2)과 전기적으로 연결될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 발광 소자들(LD) 각각의 나머지 단부 상에 형성되어 상기 발광 소자들(LD) 각각의 나머지 단부와 전기적으로 연결될 수 있다.
따라서, 상기 제2 반사 전극(REL2)과 상기 발광 소자들(LD) 각각의 나머지의 단부는 상기 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다.
도 1a, 도 2a, 도 3a, 및 도 5a 내지 도 5k를 참조하면, 상기 제2 컨택 전극(CNE2)을 포함한 상기 기판(SUB) 전면에 제3 절연층(INS3)을 형성한다.
상기 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
이어, 상기 제3 절연층(INS3) 상에 오버 코트층(OC)을 형성한다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 6에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소(PXL)들, 상기 기판(SUB) 상에 제공되며 상기 화소(PXL)들을 구동하는 구동부(미도시), 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 표시 장치는 상기 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 상기 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 상기 화소(PXL)들 각각은 상기 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 상기 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 반사 전극 등)을 사용할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 상기 표시 영역(DA)은 상기 표시 장치의 중앙 영역에 배치되고, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소(PXL)들 각각은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 상기 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소(PXL)들 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 상기 발광 소자(LD)를 포함할 수 있다. 상기 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 상기 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
상기 화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어할 수 있다. 도 6에는 설명의 편의를 위해 상기 배선부가 생략되었다
상기 구동부는 스캔 라인을 통해 상기 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 상기 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 상기 화소(PXL)들에 상기 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부, 상기 발광 구동부, 및 상기 데이터 구동부를 제어할 수 있다.
한편, 상기 비표시 영역(NDA)에는 제1 정렬 배선(ARL1)과 제2 정렬 배선(ARL2)이 제공될 수 있다.
상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 발광 소자(LD)를 상기 표시 영역(DA) 내에 정렬하기 전에 각 화소(PXL)에 포함된 제1 및 제2 전극(도 2a의, ETL1, ETL2 참고)에 전기적으로 연결될 수 있다. 상기 제1 정렬 배선(ARL1)에는 제1 정렬 전압이 인가될 수 있고, 상기 제2 정렬 배선(ARL2)에는 상기 제1 정렬 전압과 상이한 전압 레벨을 갖는 제2 정렬 전압이 인가될 수 있다.
상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2)은 상기 표시 영역(DA) 내에 상기 발광 소자들(LD)을 정렬한 이후의 공정에서 각 화소(PXL)와 전기적으로 분리될 수 있다.
상술한 바와 같이, 상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2)은 상기 표시 장치의 제조 공정 중에 잔류하여 상기 비표시 영역(NDA) 내에 남아있을 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 실시예에 따라, 상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2)은 상기 표시 영역(DA) 내에 상기 발광 소자들(LD)을 정렬한 이후의 공정에서 제거되어 상기 비표시 영역(NDA) 내에 남아있지 않을 수도 있다.
도 7a 내지 도 7c는 도 6의 표시 장치의 단위 발광 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 7a 내지 도 7c에 있어서, 상기 단위 발광 영역은 하나의 화소에 포함된 하나의 서브 화소가 제공되는 화소 영역일 수 있다. 또한, 도 7a 내지 도 7c에 있어서, 상기 하나의 서브 화소는 능동형 화소로 구성될 수 있다. 다만, 상기 하나의 서브 화소의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 상기 하나의 서브 화소는 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
우선, 도 6 및 도 7a를 참조하면, 하나의 서브 화소(SP)는 제1 구동 전원(VDD)과 제2 구동 전원(VDD) 사이에 병렬로 연결된 복수의 발광 소자들(LD)과, 이에 접속되어 상기 발광 소자들(LD)을 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 발광 소자들(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 전원(VDD)의 전위보다 상기 발광 소자들(LD) 각각의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 발광 소자들(LD) 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 7a 내지 도 7c에 있어서, 상기 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 상기 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있고, 상기 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 상기 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 상기 하나의 서브 화소(SP)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 화소 구동 회로(144)의 구조가 도 7a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(T1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(T1)는, 상기 스캔 라인(Si)으로부터 상기 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 상기 데이터라인(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 발광 소자들(LD) 각각의 상기 제1 전극에 전기적으로 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 7a에서는 상기 데이터 신호를 상기 서브 화소(SP) 내부로 전달하기 위한 상기 제1 트랜지스터(T1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 발광 소자들(LD)로 공급하기 위한 상기 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 상기 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 화소 구동 회로(144)는 상기 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 7a에서는 상기 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 화소 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 6 및 도 7b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 7b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 7a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
실시예에 따라, 상기 화소 구동 회로(144)는 도 7c에 도시된 바와 같이 상기 제1 및 제2 트랜지스터(T1, T2) 이외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
상기 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결되고, 제2 전극은 상기 발광 소자들(LD) 각각의 상기 제1 전극에 연결된다. 그리고, 상기 제3 트랜지스터(T3)의 제1 전극은 상기 데이터 라인(Dj)에 연결된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 제어 라인(CLi)으로 제어신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프된다.
편의를 위하여, 도 7c에서는 상기 제3 트랜지스터(T3)를 P타입의 트랜지스터로 도시하였으나, N타입의 트랜지스터로 변경될 수도 있다. 예를 들어, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 중 적어도 하나가 N타입의 트랜지스터로 변경될 수 있다. 또한, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 모두가 N타입의 트랜지스터로 변경될 수 있다.
도 7d는 도 6의 표시 장치의 단위 발광 영역을 다른 실시예에 따라 나타낸 회로도이다.
도 6 및 도 7d를 참조하면, 하나의 서브 화소(SP)는 제1 구동 전원(VDD)과 제2 구동 전원(VDD) 사이에 병렬로 연결된 복수의 발광 소자들(LD)과, 이에 접속되어 상기 발광 소자들(LD)을 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 발광 소자들(LD) 각각의 애노드 전극은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 발광 소자들(LD)의 캐소드 전극은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 전원(VDD)의 전위보다 상기 발광 소자들(LD) 각각의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 발광 소자들(LD) 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
상기 화소 구동 회로(144)는 상기 하나의 서브 화소(SP)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 상기 하나의 서브 화소(SP)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 상기 하나의 서브 화소(SP)의 화소 구동 회로(144)는 상기 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 상기 표시 영역(DA)의 i번째 행에 배치된 상기 하나의 서브 화소(SP)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 상기 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 상기 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
상기 화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자들(LD)의 일측 단부에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 상기 제1 노드(N1)의 전압에 대응하여, 상기 발광 소자들(LD)을 경유하여 상기 제1 구동 전원(VDD)과 상기 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 상기 하나의 서브 화소(SP)에 연결된 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 하나의 서브 화소(SP)에 연결된 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)을 상기 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 상기 제2 트랜지스터(T2)가 턴-온되면, 상기 j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 상기 제1 트랜지스터(T1)로 전달된다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 연결한다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 제1 노드(N1)로 전달한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전원(VDD)과 상기 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 발광 소자들(LD) 각각의 일 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 발광 소자들(LD) 각각의 일 단부와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자들(LD) 각각의 일 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전원(VDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 상기 제1 노드(N1)로 공급되는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 7d에서는 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제2 트랜지스터들(T1 ~ T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 8은 도 6에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 9a는 도 8의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 9b는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 8에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 8에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 도 8에 있어서, 단위 발광 영역은 하나의 서브 화소의 화소 영역일 수 있다.
도 1a 내지 도 9b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 기판(SUB)을 포함할 수 있다.
상기 화소(PXL)들 각각은 상기 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
상기 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각의 단위 발광 영역(100)은 상기 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
상기 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 제1 및 제2 전극(ETL1, ETL2)과, 제1 및 제2 격벽(PW1, PW2)과, 제1 및 제2 반사 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
편의를 위하여, 상기 화소 회로부(PCL)를 우선 설명한 후 상기 표시 소자층(DPL)을 설명한다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되며, 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 상기 발광 소자들(LD) 중 일부에 전기적으로 연결되어 대응하는 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 드레인 및 소스 전극(DE, SE)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 드레인 전극(DEEL1)에 접촉되는 제1 영역과 상기 소스 전극(SE)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 상기 제2 영역은 나머지 하나의 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 드레인 전극(DE)과 상기 소스 전극(SE) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 층간 절연층(ILD) 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 상기 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 관통 홀(TH) 및 상기 구동 전압 배선(DVL)을 노출하는 비아 홀(VH)을 포함할 수 있다.
상기 제1 및 제2 전극(ETL1, ETL2)은 상기 보호층(PSV) 상에서 일정 간격 이격될 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 상기 발광 소자들(LD)을 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 단위 발광 영역(100) 내에 정렬하는 역할을 할 수 있다. 이를 위하여, 상기 제1 전극(ETL1)은 상기 기판(SUB)의 제1 방향(DR1)으로 연장된 제1 연결 배선(CNL1)을 통해 제1 정렬 배선(ARL1)에 전기적으로 연결될 수 있다. 또한, 상기 제2 전극(ETL2)은 상기 제1 연결 배선(CNL1)과 평행하게 연장된 제2 연결 배선(CNL2)을 통해 제2 정렬 배선(ARL2)에 전기적으로 연결될 수 있다.
상기 발광 소자들(LD)의 정렬이 완료되면, 상기 제1 정렬 배선(ARL1)과 상기 제1 전극(ETL1)의 전기적 연결이 끊어지고, 상기 제2 정렬 배선(ARL2)과 상기 제2 전극(ETL2)의 전기적 연결도 끊어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(ETL1)은 상기 보호층(PSV)의 관통 홀(TH)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 이로 인해, 상기 제1 트랜지스터(T1)로 제공된 신호가 상기 제1 전극(ETL1)으로 전달될 수 있다. 상기 제1 전극(ETL1)으로 전달된 상기 신호는 상기 제1 전극(ETL1)을 통해 상기 제1 반사 전극(REL1)으로 전달될 수 있다.
또한, 상기 제2 전극(ETL2)은 상기 보호층(PSV)의 비아 홀(VH)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 상기 제2 전극(ETL2)으로 전달될 수 있다. 상기 제2 전극(ETL2)으로 전달된 상기 제2 구동 전원(VSS)은 상기 제2 전극(ETL2)을 통해 상기 제2 반사 전극(REL2)으로 전달될 수 있다.
실시예에 따라, 상기 제1 트랜지스터(T1)의 드레인 전극(DE)은 상기 관통 홀(TH)을 통해 상기 제1 반사 전극(REL1)에 직접 전기적으로 연결되고, 상기 구동 전압 배선(DVL)은 상기 비아 홀(VH)을 통해 상기 제2 반사 전극(REL2)에 직접 전기적으로 연결될 수 있다. 이러한 경우, 상기 제1 트랜지스터(T1)로 제공된 신호는 상기 제1 반사 전극(REL1)으로 직접 전달되고, 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)은 상기 제2 반사 전극(REL2)으로 직접 전달될 수 있다. 상기 제1 트랜지스터(T1)의 드레인 전극(DE)과 상기 제1 반사 전극(REL1)이 직접 연결되고 상기 구동 전압 배선(DVL)과 상기 제2 반사 전극(REL2)이 직접 연결되는 실시예에 대해서는 도 10을 참조하여 후술하기로 한다.
상기 제1 전극(ETL1)은 상기 제2 전극(ETL2)을 사이에 둔 제1-1 전극(ETL1_1)과 제1-2 전극(ETL1_2)을 포함할 수 있다.
상기 제1-1 전극(ETL1_1)과 상기 제1-2 전극(ETL1_2)은 상기 제1 연결 배선(CNL1)으로부터 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 분기될 수 있다.
상기 제1-1 전극(ETL1_1), 상기 제1-2 전극(ETL1_2), 및 상기 제1 연결 배선(CNL1)은 상기 화소 회로부(PCL)의 보호층(PSV) 상에 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 제1-1 및 제1-2 전극(ETL1_1, ETL1_2)과 상기 제1 연결 배선(CNL1)이 서로 상이한 층에 제공되어 별도의 컨택 수단(일 예로, 컨택 홀 및/또는 컨택 전극 등)을 통해 전기적으로 연결될 수도 있다.
상기 제2 전극(ETL2)은 상기 제2 연결 배선(CNL2)으로부터 분기되어 상기 제2 방향(DR2)으로 연장될 수 있다. 상기 제2 전극(ETL2)과 상기 제2 연결 배선(CNL2)은 상기 화소 회로부(PCL)의 보호층(PSV) 상에 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 전극(ETL2)과 상기 제2 연결 배선(CNL2)은 서로 상이한 층에 제공되어 별도의 컨택 수단을 통해 전기적으로 연결될 수도 있다.
상기 표시 소자층(DPL)은 상기 제1-1 전극(ETL1_1)과 상기 제2 전극(ETL2) 사이에 배치된 제1 절연 패턴(INSP1) 및 상기 제2 전극(ETL2)과 상기 제1-2 전극(ETL1_2) 사이에 배치된 제2 절연 패턴(INSP2)을 더 포함할 수 있다.
상기 제1 절연 패턴(INSP1)과 상기 제2 절연 패턴(INSP2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막 중 어느 하나를 포함할 수 있다.
상기 제1 절연 패턴(INSP1)은 상기 제1-1 전극(ETL1_1)의 일 측면과 상기 제2 전극(ETL2)의 일 측면에 각각 중첩할 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제2 전극(ETL2)의 타 측면과 상기 제1-2 전극(ETL1_2)의 일 측면에 각각 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 절연 패턴(INSP1, INSP2) 각각의 두께(d)는 0 ~ 300nm 정도일 수 있다. 또한, 상기 제1 절연 패턴(INSP1)과 상기 제2 절연 패턴(INSP2) 각각의 가로 방향(일 예로, 상기 제1 방향(DR1))으로의 폭(W1)은 상기 발광 소자들(LD) 각각의 길이(L)보다 클 수 있다. 상기 제2 절연 패턴(INSP2)은 상기 제1 절연 패턴(INSP1)과 동일한 구조로 이루어질 수 있다.
상기 발광 소자들(LD)은 상기 제1 절연 패턴(INSP1)과 상기 제2 절연 패턴(INSP2) 각각의 상에 정렬될 수 있다.
상기 발광 소자들(LD) 각각은, 도 1a에 도시된 바와 같이, 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12), 상기 제2 도전성 반도체층(13) 상부에 제공된 상부 전극(15)을 포함할 수 있다.
상기 발광 소자들(LD) 각각은 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다.
상기 발광 소자들(LD)은 상기 제1 절연 패턴(INSP1) 상에 정렬된 복수의 제1 발광 소자들(LD1)과 상기 제2 절연 패턴(INSP2) 상에 정렬된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 단위 발광 영역(100)을 구획할 수 있다.
상기 제1 격벽(PW1)은 상기 제1 전극(ETL1) 상에 제공되고, 상기 제2 격벽(PW2)은 상기 제2 전극(ETL2) 상에 제공될 수 있다. 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 동일 평면 상에서 일정 간격 이격될 수 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은, 도 9a에 도시된 바와 같이, 측면이 소정 각도로 경사진 사다리꼴 형상으로 제공될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 실시예에 따라, 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은, 도 9b에 도시된 바와 같이, 상기 보호층(PSV)으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 갖는 곡면으로으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2)의 형상은 상기 발광 소자들(LD)에서 출사된 광의 출광 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 상기 발광 소자들(LD) 각각의 길이(L)보다 큰 높이(h)를 가질 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광을 상기 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 반사시킬 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다. 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
예를 들어, 상기 제1 및 제2 격벽(PW1, PW2)이 도 9a에 도시된 바와 같이 사다리꼴 형상을 갖는 경우, 상기 제1 및 제2 반사 전극(REL1, RLE2) 각각은 상기 사다리꼴 형상에 대응되는 경사도를 갖는 돌출된 돌출부를 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 격벽(PW1, PW2)이 도 9b에 도시된 바와 같이 반타원 형상을 갖는 경우, 상기 제1 및 제2 반사 전극(REL1, REL2) 각각은 상기 반타원 형상에 대응되는 곡률을 갖는 돌출된 돌출부를 포함할 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 동일 평면 상에서 일정 간격 이격될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 사이의 폭(W3)은 상기 제1 및 제2 절연 패턴(INSP1, INSP2) 각각의 가로 방향으로의 폭(W1)보다 클 수 있다.
상기 제1 반사 전극(REL1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 발광 소자들(LD) 각각의 나머지 단부에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1 전극(ETLL1)과 전기적으로 연결될 수 있다. 따라서, 상기 제1 전극(ETL1)으로 전달된 상기 제1 트랜지스터(T1)의 신호는 상기 제1 반사 전극(REL1)으로 전달될 수 있다. 상기 제1 반사 전극(REL1)으로 전달된 상기 제1 트랜지스터(T1)의 신호는 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 최종적으로 전달될 수 있다.
상기 제2 반사 전극(REL2)은 상기 제2 전극(ETL2)과 전기적으로 연결될 수 있다. 따라서, 상기 제2 전극(ETL2)으로 전달된 상기 제2 구동 전원(VSS)은 상기 제2 반사 전극(REL2)으로 전달될 수 있다. 상기 제2 반사 전극(REL2)으로 전달된 상기 제2 구동 전원(VSS)은 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 최종적으로 전달될 수 있다.
상술한 바와 같이, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에 소정의 전압이 인가되면, 상기 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 광이 방출될 수 있다. 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광은 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)으로 이동하여 상기 정면 방향으로 반사될 수 있다. 이로 인해, 상기 표시 장치는 상기 광에 대응하는 영상을 표시할 수 있다.
상술한 바와 같이, 상기 발광 소자들(LD)이 대응하는 서브 화소의 단위 발광 영역(100) 내에 정렬된 이후에 상기 제1 및 제2 격벽(PW1, PW2)이 제공되므로, 본 발명의 일 실시예에 따른 표시 장치는 상기 발광 소자들(LD)의 정렬 불량을 최소화할 수 있다.
또한, 본 발명의 일 실예에 따른 표시 장치는 상기 발광 소자들(LD)의 정렬 조건 등에 제약을 받지 않으면서 상기 제1 및 제2 격벽(PW1, PW2)을 다양한 형상으로 설계하여 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광의 효율을 더욱 향상시킬 수 있다.
도 10은 도 6의 표시 장치의 일부를 다른 실시예에 따라 도시한 단면도이다. 본 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 10에 도시된 표시 장치는, 제1 반사 전극이 화소 회로부의 제1 트랜지스터에 직접 연결되고, 제2 반사 전극이 구동 전압 배선에 직접 연결되는 점을 제외하면 도 8 및 도 9a의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 1a, 도 6, 도 8, 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL)을 커버하는 보호층(PSV)을 포함할 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출하는 관통 홀(TH) 및 상기 구동 전압 배선(DVL)의 일부를 노출하는 비아 홀(VH)을 포함할 수 있다.
상기 표시 소자층(DPL)은 제1 및 제2 전극(ETL1, ETL2)과, 제1 및 제2 절연 패턴(INSP1, INSP2)과, 제1 및 제2 격벽(PW1, PW2)과, 제1 및 제2 반사 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2)은 상기 보호층(PSV) 상에서 일정 간격 이격되어 제공될 수 있다.
상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 각각에 정렬 전압이 인가되면, 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 전계가 형성될 수 있다. 상기 전계에 의해 상기 발광 소자들(LD)이 상기 제1 전극(ETL1)과 상기 제2 전극(ETL2) 사이에 정렬될 수 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 상기 발광 소자들(LD)이 정렬된 이후에, 대응하는 전극 상에 제공될 수 있다. 구체적으로, 상기 제1 격벽(PW1)은 상기 제1 전극(ETL1) 상에 제공되고, 상기 제2 격벽(PW2)은 상기 제2 전극(ETL2) 상에 제공될 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되며 상기 제1 전극(ETL1)과 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공되며 상기 제2 전극(ETL2)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 상기 발광 소자들(LD) 각각의 애노드 전극일 수 있고, 상기 제2 반사 전극(REL2)은 상기 발광 소자들(LD) 각각의 캐소드 전극일 수 있다.
상기 제1 반사 전극(REL1)은 상기 보호층(PSV)의 관통 홀(TH)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 이러한 경우, 상기 제1 트랜지스터(T1)의 신호가 상기 제1 반사 전극(REL1)으로 전달되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 최종적으로 전달될 수 있다.
상기 제2 반사 전극(REL2)은 상기 보호층(PSV)의 비아 홀(VH)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이러한 경우, 상기 구동 전압 배선(DVL)의 제2 구동 전원(도 7a의 VSS 참고)이 상기 제2 반사 전극(REL2)으로 전달되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 최종적으로 전달될 수 있다.
상술한 바와 같이, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에 소정의 전압이 인가되면, 상기 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 광이 방출될 수 있다. 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광은 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)으로 이동하여 상기 정면 방향으로 반사될 수 있다. 이로 인해, 상기 표시 장치는 상기 광에 대응하는 영상을 표시할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 제공되며 상기 제1 전극으로부터 일정 간격 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 제공되며, 상기 제1 전극의 일부와 상기 제2 전극의 일부에 각각 중첩되는 절연 패턴; 및
    상기 절연 패턴 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자;
    상기 제1 전극 상에 제공된 제1 격벽 및 상기 제2 전극 상에 제공된 제2 격벽;
    상기 제1 격벽 상에 제공되고 상기 제1 전극과 전기적으로 연결된 제1 반사 전극; 및
    상기 제2 격벽 상에 제공되고 상기 제2 전극과 전기적으로 연결된 제2 반사 전극을 포함하는 발광 장치.
  2. 제1 항에 있어서,
    평면 상으로 볼 때, 상기 절연 패턴은 상기 발광 소자의 길이보다 큰 폭을 갖는 발광 장치.
  3. 제2 항에 있어서,
    평면 상에서 볼 때, 상기 제1 격벽과 상기 제2 격벽은 상기 절연 패턴을 사이에 두고 일정 간격 이격되는 발광 장치.
  4. 제3 항에 있어서,
    상기 제1 격벽과 상기 제2 격벽 각각의 높이는 상기 발광 소자의 길이와 같거나 이보다 큰 발광 장치.
  5. 제3 항에 있어서,
    상기 절연 패턴의 폭은 상기 제1 반사 전극과 상기 제2 반사 전극 사이의 간격보다 작고 상기 제1 전극과 상기 제2 전극 사이의 간격보다 큰 발광 장치.
  6. 제3 항에 있어서,
    상기 제1 반사 전극과 상기 제2 반사 전극은 동일 평면 상에 제공되며 일정 간격 이격되는 발광 장치.
  7. 제3 항에 있어서,
    상기 제1 반사 전극 상에 제공되며, 상기 발광 소자의 제1 단부와 상기 제1 반사 전극을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 반사 전극 상에 제공되며, 상기 발광 소자의 제2 단부와 상기 제2 반사 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 발광 장치.
  8. 제3 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함하는 발광 장치.
  9. 제8 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 발광 장치.
  10. 기판 상에 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극 상에 절연 물질층을 형성하고 그 일부를 제거하여 상기 제1 및 제2 전극 각각의 일부와 중첩되는 절연 패턴을 형성하는 단계;
    상기 절연 패턴 상에 복수의 발광 소자들을 포함하는 용매를 투입하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하여, 상기 발광 소자들을 상기 제1 전극과 상기 제2 전극 사이의 상기 절연 패턴 상에 정렬하는 단계;
    상기 제1 전극 상에 제1 격벽을 형성하고, 상기 제2 전극 상에 제2 격벽을 형성하는 단계; 및
    상기 제1 격벽 상에 상기 제1 전극과 전기적으로 연결되는 제1 반사 전극을 형성하고, 상기 제2 격벽 상에 상기 제2 전극과 전기적으로 연결되는 제2 반사 전극을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 절연 패턴을 형성하는 단계는,
    상기 절연 패턴이 상기 발광 소자들 각각의 길이보다 큰 폭을 가지며 상기 제1 전극의 일부와 상기 제2 전극의 일부에 각각 중첩되도록 상기 절연 물질층에 대해 마스크 공정을 수행하는 단계를 포함하는 발광 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 반사 전극 상에 상기 발광 소자들 각각의 양 단부 중 하나의 단부와 상기 제1 반사 전극을 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및
    상기 제2 반사 전극 상에 상기 발광 소자들 각각의 양 단부 중 나머지 단부와 상기 제2 반사 전극을 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 더 포함하는 발광 장치의 제조 방법.
  13. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 표시 영역에 제공되며, 적어도 하나의 서브 화소들을 포함하는 복수의 화소들을 포함하고,
    상기 서브 화소는, 적어도 하나의 트랜지스터를 포함하는 화소 회로부 및 상기 화소 회로부에 전기적으로 연결되며 광을 출사하는 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 화소 회로부 상에 제공되며 일 방향으로 연장된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 제공되며, 상기 제1 전극의 일부와 상기 제2 전극의 일부에 각각 중첩되는 절연 패턴;
    상기 절연 패턴 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 상기 발광 소자;
    상기 제1 전극 상에 제공된 제1 격벽 및 상기 제2 전극 상에 제공된 제2 격벽;
    상기 제1 격벽 상에 제공되고 상기 제1 전극과 전기적으로 연결된 제1 반사 전극; 및
    상기 제2 격벽 상에 제공되고 상기 제2 전극과 전기적으로 연결된 제2 반사 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    평면 상으로 볼 때, 상기 절연 패턴은 상기 발광 소자의 길이보다 큰 폭을 갖는 표시 장치.
  15. 제14 항에 있어서,
    평면 상에서 볼 때, 상기 제1 격벽과 상기 제2 격벽은 상기 절연 패턴을 사이에 두고 일정 간격 이격되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 격벽과 상기 제2 격벽 각각의 높이는 상기 발광 소자의 길이와 같거나 이보다 큰 표시 장치.
  17. 제15 항에 있어서,
    상기 절연 패턴의 폭은 상기 제1 반사 전극과 상기 제2 반사 전극 사이의 간격보다 작고 상기 제1 전극과 상기 제2 전극 사이의 간격보다 큰 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 반사 전극과 상기 제2 반사 전극은 동일 평면 상에 제공되며 일정 간격 이격된 표시 장치.
  19. 제16 항에 있어서,
    상기 표시 소자층은,
    상기 제1 반사 전극 상에 제공되며, 상기 발광 소자의 제1 단부와 상기 제1 반사 전극을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 반사 전극 상에 제공되며, 상기 발광 소자의 제2 단부와 상기 제2 반사 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  20. 제16 항에 있어서,
    상기 표시 소자층은,
    상기 일 방향과 교차하는 타 방향을 따라 연장되고, 상기 제1 전극과 전기적으로 연결된 제1 연결 배선; 및
    상기 제1 연결 배선과 평행한 방향으로 연장되고, 상기 제2 전극과 전기적으로 연결된 제2 연결 배선을 더 포함하는 표시 장치.
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