WO2019235147A1 - 表示装置 - Google Patents

Abstract

製造コストの高騰を抑制することが可能な表示装置を提供する。又は、低消費電力化を図ることのできる表示装置を提供する。　表示装置は、表示領域に位置し第１色を呈する第１画素を含む複数種類の画素を備える。各々の前記画素は、画素電極と、発光素子と、駆動トランジスタと、前記画素電極と対向配置され定電位に保持される第１容量電極層と、前記画素電極及び前記第１容量電極層とともに補助容量を形成する絶縁層と、を有する。前記複数種類の画素の前記補助容量の値のうち、前記第１画素の前記補助容量の値が最も大きい。

Description

表示装置

　本発明の実施形態は、表示装置に関する。

　表示装置として、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示装置が知られている。近年では、より高精細な表示装置として、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示装置（以下、マイクロＬＥＤ表示装置と称する）が開発されている。

　マイクロＬＥＤディスプレイは、従来の液晶ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示装置として注目されている。

特開２０１８－１４４７５号公報

　本実施形態は、製造コストの高騰を抑制することが可能な表示装置を提供する。又は、低消費電力化を図ることのできる表示装置を提供する。

　一実施形態に係る表示装置は、
　表示領域に位置し、第１色を呈する第１画素を含む複数種類の画素を備え、各々の前記画素は、画素電極と、前記画素電極に電気的に接続された第１電極を含む発光素子と、前記発光素子への電流値を制御する駆動トランジスタと、前記画素電極と対向配置され定電位に保持される第１容量電極層と、前記画素電極と前記第１容量電極層との間に介在し前記画素電極及び前記第１容量電極層とともに補助容量を形成する絶縁層と、を有し、前記複数種類の画素の前記補助容量の値のうち、前記第１画素の前記補助容量の値が最も大きい。

図１は、一実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置の回路構成を示す平面図である。 図３は、上記表示装置を示す断面図である。 図４は、上記表示装置の変形例を示す断面図である。 図５は、上記表示装置の構成の一例について説明するための回路図である。 図６は、画素におけるリセット動作、オフセットキャンセル動作及び書き込み動作に関する各種信号の出力例を示すタイミングチャートである。 図７は、上記表示装置の駆動方法を説明するための回路図であり、駆動トランジスタのソース側のリセット動作について説明するための図である。 図８は、図７に続く上記駆動方法を説明するための回路図であり、駆動トランジスタのゲート側のリセット動作について説明するための図である。 図９は、図８に続く上記駆動方法を説明するための回路図であり、オフセットキャンセル動作について説明するための図である。 図１０は、図９に続く上記駆動方法を説明するための回路図であり、映像信号の書き込み動作について説明するための図である。 図１１は、図１０に続く上記駆動方法を説明するための回路図であり、発光素子の発光動作について説明するための図である。 図１２は、上記表示装置の表示パネルの単個の主画素の構成を示す平面図であり、第１電極、導電層、画素電極などを示す図である。 図１３は、図１２の線ＸＩＩＩ－ＸＩＩＩに沿って上記表示パネルを示す断面図であり、第１電極、導電層、画素電極などを示す図である。 図１４は、上記実施形態の変形例１に係る表示装置の表示パネルの単個の主画素の構成を示す平面図であり、導電層、画素電極、発光素子などを示す図である。 図１５は、上記実施形態の変形例２に係る表示装置の表示パネルの単個の主画素の構成を示す平面図であり、第１電極、導電層、画素電極、発光素子などを示す図である。 図１６は、図１５の線ＸＶＩ－ＸＶＩに沿って上記表示パネルを示す断面図であり、第１電極、導電層、画素電極、発光素子などを示す図である。 図１７は、上記実施形態の変形例３に係る表示装置の表示パネルの単個の主画素の構成を示す平面図であり、第１電極、導電層、画素電極、発光素子などを示す図である。 図１８は、上記実施形態の変形例４に係る表示装置の表示パネルの単個の主画素の構成を示す平面図であり、導電層、画素電極、発光素子などを示す図である。 図１９は、上記実施形態の変形例５に係る表示装置の表示パネルを示す断面図であり、第１電極、導電層、画素電極、対向電極などを示す図である。 図２０は、上記実施形態の変形例６に係る表示装置の表示パネルを示す断面図であり、第１電極、導電層、画素電極、対向電極などを示す図である。

　（一実施形態）
　以下に、本発明の一実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

　図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。

　以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。

　図１に示すように、表示装置１は、表示パネル２、第１回路基板３及び第２回路基板４等を備えている。　
　表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡの外側の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。

　表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の主画素ＰＸを備えている。　
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。

　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、第１回路基板３の下に配置されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。

　上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の主画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。

　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。

　図２は、表示装置１の回路構成を示す平面図である。　
　図２に示すように、表示装置１は、アクティブマトリクス型の表示パネル２を備えている。表示パネル２は、絶縁基板２１と、絶縁基板２１の上に配置された複数の主画素ＰＸ、各種の配線、ゲートドライバＧＤ１，ＧＤ２、及び選択回路ＳＤと、を有している。

　複数の主画素ＰＸは、表示領域ＤＡにてマトリクス状に配列されている。各々の主画素ＰＸは、複数の画素ＳＰを有している。本実施形態において、主画素ＰＸは、第１色を呈する第１画素ＳＰＲ、第２色を呈する第２画素ＳＰＧ、及び第３色を呈する第３画素ＳＰＢの３種類の画素を含んでいる。ここでは、第１色は赤色であり、第２色は緑色であり、第３色は青色である。

　主画素ＰＸは、発光素子（マイクロＬＥＤ）と、発光素子に駆動電流を供給し発光素子を駆動するための画素回路と、を含んでいる。上記画素回路は、後述する駆動トランジスタ及び各種のスイッチング素子などを含んでいる。ここで、本実施形態において、主画素ＰＸ、及び画素ＳＰの用語で説明したが、主画素ＰＸを画素と言い換えることが可能である。この場合、画素ＳＰは副画素である。

　上記各種の配線は、表示領域ＤＡにて延在し、非表示領域ＮＤＡに引き出されている。図２には、各種の配線の一部として、複数本の制御配線ＳＳＧと、複数本の画像信号線ＶＬと、を例示している。ゲートドライバＧＤ１，ＧＤ２、及び選択回路ＳＤは、非表示領域ＮＤＡに位置している。表示領域ＤＡにおいて、制御配線ＳＳＧ及び画像信号線ＶＬは、画素ＳＰに接続されている。制御配線ＳＳＧは、非表示領域ＮＤＡにてゲートドライバＧＤ１，ＧＤ２に接続されている。画像信号線ＶＬは、非表示領域ＮＤＡにて選択回路ＳＤに接続されている。　
　ゲートドライバＧＤ１，ＧＤ２、及び選択回路ＳＤには、パネルドライバ５から各種の信号や電圧が与えられる。

　図３は、上記表示装置を示す断面図である。ここでは、上記のマイクロＬＥＤと称される微小な発光ダイオードが表示素子として画素電極上に実装された例について説明する。図３においては、表示領域ＤＡ及び非表示領域ＮＤＡについて主に示している。なお、非表示領域ＮＤＡは、折り曲げられる折り曲げ領域ＢＡと、端子領域ＭＴと、を含んでいる。

　図３に示すように、表示パネル２のアレイ基板ＡＲは、絶縁基板２１を備えている。絶縁基板２１としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。絶縁基板２１の材質は、ＴＦＴ（Thin Film Transistor）を製造する際の処理温度に耐える材質であればよい。絶縁基板２１が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基板２１にポリイミドなどを用いる場合、絶縁基板２１を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。

　絶縁基板２１上には、三層積層構造のアンダーコート層２２が設けられている。アンダーコート層２２は、シリコン酸化物（ＳｉＯ２）で形成された第１層２２ａ、シリコン窒化物（ＳｉＮ）で形成された第２層２２ｂ、及びシリコン酸化物（ＳｉＯ２）で形成された第３層２２ｃを有している。最下層の第１層２２ａは基材である絶縁基板２１との密着性向上のため、中間層の第２層２２ｂは外部からの水分及び不純物のブロック膜として、最上層の第３層２２ｃは第２層２２ｂ中に含有する水素原子が後述する半導体層ＳＣ側に拡散しないようにするブロック膜として、それぞれ設けられている。なお、アンダーコート層２２は、この構造に限定されるものではない。アンダーコート層２２は、更に積層があってもよいし、単層構造あるいは二層構造であってもよい。例えば、絶縁基板２１がガラスである場合、シリコン窒化膜は比較的密着性がよいため、当該絶縁基板２１上に直接シリコン窒化膜を形成しても構わない。

　遮光層２３は、絶縁基板２１の上に配置されている。遮光層２３の位置は、後にＴＦＴを形成する箇所に合わせられている。本実施形態において、遮光層２３は、金属で形成されている。但し、遮光層２３は、黒色層など、遮光性を有する材料で形成されていればよい。また、本実施形態において、遮光層２３は、第１層２２ａの上に設けられ、第２層２２ｂで覆われている。なお、本実施形態と異なり、遮光層２３は、絶縁基板２１の上に設けられ、第１層２２ａで覆われていてもよい。遮光層２３によれば、ＴＦＴのチャネル層の裏面への光の侵入を抑制することができるため、絶縁基板２１側から入射され得る光に起因したＴＦＴ特性の変化を抑制することが可能である。また、遮光層２３を導電層で形成した場合には、当該遮光層２３に所定の電位を与えることで、ＴＦＴにバックゲート効果を付与することが可能である。

　上記したアンダーコート層２２上には、駆動トランジスタＤＲＴなどの薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成される。ＴＦＴとしては半導体層ＳＣにポリシリコンを利用するポリシリコンＴＦＴを例としている。本実施形態において、低温ポリシリコンを利用して半導体層ＳＣが形成されている。ここでは、駆動トランジスタＤＲＴは、Ｎチャネル型のＴＦＴ（ＮｃｈＴＦＴ）である。ＮｃｈＴＦＴの半導体層ＳＣは、第１領域と、第２領域と、第１領域及び第２領域の間のチャネル領域と、チャネル領域及び第１領域の間並びにチャネル領域及び第２領域の間にそれぞれ設けられた低濃度不純物領域と、を有している。第１及び第２領域の一方がソース領域として機能し、第１及び第２領域の他方がドレイン領域として機能している。なお、アレイ基板ＡＲは、ＮｃｈＴＦＴだけではなくＰチャネル型のＴＦＴ（ＰｃｈＴＦＴ）を含んでいてもよい。その場合、ＮｃｈＴＦＴとＰｃｈＴＦＴを同時に形成してもよい。また、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体を利用してもよい。

　ゲート絶縁膜ＧＩはシリコン酸化膜を用い、ゲート電極ＧＥはＭｏＷ（モリブデン・タングステン）で形成されている。なお、ゲート電極ＧＥなど、ゲート絶縁膜ＧＩの上に形成される配線や電極を、１ｓｔ配線、又は１ｓｔメタルと称する場合がある。ゲート電極ＧＥは、ＴＦＴのゲート電極としての機能に加え、後述する保持容量電極としての機能も有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。

　ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上には、層間絶縁膜２４が設けられている。層間絶縁膜２４は、ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上に、例えば、シリコン窒化膜及びシリコン酸化膜を順に積層して構成されている。ゲート絶縁膜ＧＩ及び層間絶縁膜２４は、折り曲げ領域ＢＡに設けられていない。そのため、折り曲げ領域ＢＡを含む絶縁基板２１上の全領域に、ゲート絶縁膜ＧＩ及び層間絶縁膜２４を形成した後、ゲート絶縁膜ＧＩ及び層間絶縁膜２４にパターニングを行って、ゲート絶縁膜ＧＩ及び層間絶縁膜２４のうち少なくとも折り曲げ領域ＢＡに相当する箇所を除去している。更に、層間絶縁膜２４などの除去によってアンダーコート層２２が露出するため、当該アンダーコート層２２についてもパターニングを行って折り曲げ領域ＢＡに相当する箇所を除去している。アンダーコート層２２を除去した後には、絶縁基板２１を構成する例えばポリイミドが露出する。なお、アンダーコート層２２のエッチングを通じて、絶縁基板２１の上面が一部浸食された膜減りを生ずる場合がある。

　この場合、層間絶縁膜２４の端部における段差部分及びアンダーコート層２２の端部における段差部分のそれぞれの下層に図示しない配線パターンを形成しておいても良い。これによれば、引き回し配線ＬＬが段差部分を横切って形成される際に、引き回し配線ＬＬは配線パターンの上を通る。層間絶縁膜２４とアンダーコート層２２との間にはゲート絶縁膜ＧＩがあり、アンダーコート層２２と絶縁基板２１との間には例えば遮光層２３があるので、それらの層を利用して配線パターンを形成することができる。

　層間絶縁膜２４の上に、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬが設けられている。第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。なお、第１電極Ｅ１など、層間絶縁膜２４の上に形成される配線や電極を、２ｎｄ配線、又は２ｎｄメタルと称する場合がある。

　第１電極Ｅ１は半導体層ＳＣの第１領域に接続され、第２電極Ｅ２は半導体層ＳＣの第２領域に接続されている。例えば、半導体層ＳＣの第１領域がソース領域として機能する場合、第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極である。第１電極Ｅ１は、層間絶縁膜２４、及びＴＦＴのゲート電極（保持容量電極）ＧＥとともに保持容量Ｃｓを形成している。引き回し配線ＬＬは、絶縁基板２１の周縁の端部まで延在され、第１回路基板３やパネルドライバ（駆動ＩＣ）５を接続する端子を形成する。

　なお、引き回し配線ＬＬは、折り曲げ領域ＢＡを横切って端子部に到達するように形成されるため、層間絶縁膜２４及びアンダーコート層２２の段差を横切る。上記したように段差部分には遮光層２３による配線パターンが形成されているため、引き回し配線ＬＬが段差の凹部で段切れを生じたとしても、下の配線パターンにコンタクトすることで導通を維持することが可能である。

　平坦化膜２５は、層間絶縁膜２４、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬの上に形成され、ＴＦＴ及び引き回し配線ＬＬを覆っている。平坦化膜２５としては感光性アクリル等の有機絶縁材料が多く用いられる。平坦化膜２５は、ＣＶＤ（chemical-vapor deposition）等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れている。

　平坦化膜２５は、画素コンタクト部及び周辺領域では除去される。平坦化膜２５の上に、導電層２６が設けられている。導電層２６は、酸化物導電層として、例えばＩＴＯで形成されている。導電層２６は、例えば、平坦化膜２５の除去により第１電極Ｅ１及び引き回し配線ＬＬが露出した箇所を被覆する導電層２６ａを含んでいる。導電層２６ａは、製造工程で第１電極Ｅ１や引き回し配線ＬＬの露出部がダメージを負わないようにバリア膜として設けることを目的の一つとしている。平坦化膜２５及び導電層２６は、絶縁層２７で被覆されている。例えば、絶縁層２７はシリコン窒化膜で形成されている。

　絶縁層２７の上に、画素電極２８が形成されている。画素電極２８は、絶縁層２７の開口を介して導電層２６ａにコンタクトし、第１電極Ｅ１に電気的に接続されている。ここでは、画素電極２８は、発光素子３０を実装するための接続端子となる。画素電極２８は、単一の導電層、又は二層以上の導電層を含む積層体で形成されている。本実施形態において、画素電極２８は、二層積層構造（Ａｌ系／Ｍｏ系）が採用され、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。　
　画素部において、上記導電層２６は導電層２６ｂを含んでいる。導電層２６ｂは、画素電極２８と対向配置され、定電位に保持され、第１容量電極層として機能している。導電層２６ｂは、画素電極２８の下方に位置している。絶縁層２７は、画素電極２８と導電層２６ｂとの間に介在している。導電層２６ｂ、絶縁層２７、及び画素電極２８は、補助容量Ｃａｄを形成している。なお、上記導電層２６は、端子部の表面を形成する導電層２６ｃを含んでいる。

　絶縁層２７及び画素電極２８の上に絶縁層２９が設けられている。絶縁層２９は、例えばシリコン窒化物で形成されている。絶縁層２９は、画素電極２８の端部等を絶縁すると共に、画素電極２８の表面の一部に発光素子（マイクロＬＥＤ）３０を実装するための開口を有している。絶縁層２９の開口の大きさは、発光素子３０の実装工程における実装ずれ量等を考慮し、発光素子３０よりも一回り大きめの開口とする。例えば発光素子３０が実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。

　表示領域ＤＡにおいて、アレイ基板ＡＲの上に、発光素子３０が実装される。発光素子３０は、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子３０は、Ｒ、Ｇ、Ｂの発光色を有するものがそれぞれ用意されており、対応する画素電極２８に陽極側端子が接触し固定されている。発光素子３０の陽極ＡＮと画素電極２８との間の接合は、両者の間で良好な導通が確保でき、かつ、アレイ基板ＡＲの形成物を破損しないものであれば特に限定されない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３０をアレイ基板ＡＲ上に載せた後に焼成結合する等の手法、あるいは画素電極２８の表面と、発光素子の陽極ＡＮとに同系材料を用い、超音波接合等の固相接合の手法を採用することができる。

　発光素子３０は、画素電極２８に電気的に接続されている陽極ＡＮの反対側に陰極ＣＡを有している。画素電極２８及び絶縁層２９の上には、発光素子３０が実装された後、素子絶縁層３１が設けられている。素子絶縁層３１は、絶縁層２９の上で、発光素子３０の間の空隙部に充填された樹脂材料で形成されている。素子絶縁層３１は、発光素子３０のうち陰極ＣＡの表面を露出させている。

　対向電極３２は、少なくとも表示領域ＤＡに位置し、全ての画素の発光素子３０を覆っている。対向電極３２は、全ての陰極ＣＡの対向電極３２側の表面と素子絶縁層３１の上に配置され、全ての陰極ＣＡに接触し、全ての陰極ＣＡと電気的に接続されている。対向電極３２は、全ての画素で共用されている。対向電極３２は、表示領域ＤＡの外側に設けられた陰極コンタクト部でアレイ基板ＡＲ側に設けられた配線（後述する第２電源線４２）と接続されている。そのため、対向電極３２は、第２電源線４２の電位と同一の定電位に保持され、第２電源線４２と全ての発光素子３０の陰極ＣＡとを電気的に接続している。

　対向電極３２は、発光素子３０からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばＩＴＯを用いて形成される。なお、ＩＴＯで形成される上記導電層２６を１ｓｔＩＴＯと称する場合があり、ＩＴＯで形成される対向電極３２を２ｎｄＩＴＯと称する場合がある。

　一方、発光素子３０の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極２８の表面とを少なくとも絶縁できればよい。この場合、図４に示すように発光素子３０の陰極ＣＡまで達しないような膜厚で素子絶縁層３１を形成し、続けて上記対向電極３２を形成する。対向電極３２が形成される表面には発光素子３０の実装に伴う凹凸の一部が残存しているが、対向電極３２を形成する材料が段切れすることなく連続的に覆うことができればよい。

　上記のように、アレイ基板ＡＲは、絶縁基板２１から対向電極３２までの構造を有している。本実施形態に係る発光素子３０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、必要に応じて、対向電極３２の上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。このカバー部材やタッチパネル基板は、表示装置１との空隙を埋めるために樹脂等を用いた充填剤を介して設けられてもよい。

　次に、図５を参照して、表示装置１の回路構成について説明する。上記した複数の主画素ＰＸは、同様に構成されている。そこで、図４においては、複数の主画素ＰＸのうちの１つの主画素ＰＸを代表して説明する。主画素ＰＸの第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢは、同様に構成されている。そこで、ここでは、便宜的に、第３画素ＳＰＢの構成（画素回路など）について主に説明する。

　図５に示すように、第３画素ＳＰＢは、発光素子３０と、発光素子３０に駆動電流を供給する画素回路ＰＣと、を有している。画素回路ＰＣは、図３に示した画素電極２８に電気的に接続されている。画素回路ＰＣは、複数の素子として、駆動トランジスタＤＲＴ、発光制御トランジスタＣＣＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、保持容量Ｃｓ及び補助容量Ｃａｄを含んでいる。ゲートドライバＧＤ１は、リセットトランジスタＲＳＴを含んでいる。なお、図５に示す出力トランジスタＢＣＴは、第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢに対して１つ配置されている。図５において、各トランジスタは、ＮｃｈＴＦＴである。また、図５に示す素子容量Ｃｌｅｄは、発光素子３０の内部容量であり、陽極ＡＮと陰極ＣＡとの間の容量である。

　なお、発光制御トランジスタＣＣＴ、リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、及び出力トランジスタＢＣＴは、それぞれトランジスタで構成されていなくともよい。発光制御トランジスタＣＣＴ、リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、及び出力トランジスタＢＣＴは、それぞれ、発光制御スイッチ、リセットスイッチ、画素スイッチ、初期化スイッチ、及び出力スイッチとして機能するものであればよい。

　以下の説明においては、トランジスタのソース電極及びドレイン電極の一方を第１電極、他方を第２電極とする。また、容量素子の一方の電極を第１電極、他方の電極を第２電極とする。

　駆動トランジスタＤＲＴ、画素電極２８（図３）、及び発光素子３０は、第１電源線４１と第２電源線４２との間で直列に接続されている。第１電源線４１は定電位に保持され、第２電源線４２は第１電源線４１の電位と異なる定電位に保持されている。本実施形態において、第１電源線４１の電位ＰＶＤＤは、第２電源線４２の電位ＰＶＳＳより高い。

　駆動トランジスタＤＲＴの第１電極は、発光素子３０（図３の陽極ＡＮ）、保持容量Ｃｓの第１電極（図３の第１電極Ｅ１）、及び補助容量Ｃａｄの第１電極（図３の画素電極２８）に接続されている。駆動トランジスタＤＲＴの第２電極は、発光制御トランジスタＣＣＴの第１電極に接続されている。駆動トランジスタＤＲＴは、発光素子３０への電流値を制御するように構成されている。

　発光制御トランジスタＣＣＴの第２電極は、出力トランジスタＢＣＴの第１電極と接続されている。また、発光制御トランジスタＣＣＴの第２電極は、リセット配線ＳＶを介してリセットトランジスタＲＳＴの第１電極に接続されている。　
　出力トランジスタＢＣＴの第２電極は、第１電源線４１に接続されている。また、発光素子３０（図３の陰極ＣＡ）は、第２電源線４２に接続されている。

　画素トランジスタＳＳＴの第１電極は、駆動トランジスタＤＲＴのゲート電極、初期化トランジスタＩＳＴの第１電極及び保持容量Ｃｓの第２電極に接続されている。画素トランジスタＳＳＴの第２電極は、画像信号線ＶＬに接続されている。初期化トランジスタＩＳＴの第２電極は、初期化電源線ＢＬに接続されている。

　保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極と第１電極（ソース電極）との間に電気的に接続されている。本実施形態において、保持容量Ｃｓの値（容量サイズ）は、補助容量Ｃａｄの値（容量サイズ）より小さい。なお、上記のことは、第１画素ＳＰＲ、及び第２画素ＳＰＧにおいても同様である。すなわち、保持容量Ｃｓの値は、第１画素ＳＰＲの補助容量Ｃａｄの値、第２画素ＳＰＧの補助容量Ｃａｄの値、及び第３画素ＳＰＢの補助容量Ｃａｄの値の何れよりも小さい。

　補助容量Ｃａｄの第２電極（図３の導電層２６ｂ）は、定電位に保持されている。本実施形態において、補助容量Ｃａｄの第２電極は、第１電源線４１に接続され、第１電源線４１の電位と同一の定電位（ＰＶＤＤ）に保持されている。但し、本実施形態と異なり、補助容量Ｃａｄの第２電極は、第２電源線４２の電位と同一の定電位（ＰＶＳＳ）に保持されていてもよく、又は第３電源線の電位と同一の定電位に保持されていてもよい。上記第３電源線としては、定電位に保持される配線として、初期化電源線ＢＬ、又はリセット電源線ＲＬを挙げることができる。　
　ここで、リセットトランジスタＲＳＴはゲートドライバＧＤ１に設けられ、当該リセットトランジスタＲＳＴの第２電極は、リセット電源線ＲＬに接続されている。

　画像信号線ＶＬには、映像信号などの画像信号Ｖｓｉｇが供給され、初期化電源線ＢＬには初期化電位Ｖｉｎｉに設定され、リセット電源線ＲＬはリセット電源電位Ｖｒｓｔに設定される。なお、画像信号Ｖｓｉｇは、上記した画像信号に基づいて画素（ここでは、第３画素ＳＰＢ）に書き込まれる信号である。

　発光制御トランジスタＣＣＴのゲート電極は、制御配線ＳＣＧに接続されている。この制御配線ＳＣＧには、発光制御信号ＣＧが供給される。　
　出力トランジスタＢＣＴのゲート電極は、制御配線ＳＢＧに接続されている。この制御配線ＳＢＧには、出力制御信号ＢＧが供給される。　
　画素トランジスタＳＳＴのゲート電極は、制御配線ＳＳＧに接続されている。この制御配線ＳＳＧには、画素制御信号ＳＧが供給される。　
　初期化トランジスタＩＳＴのゲート電極は、制御配線ＳＩＧに接続されている。この制御配線ＳＩＧには、初期化制御信号ＩＧが供給される。　
　リセットトランジスタＲＳＴのゲート電極は、制御配線ＳＲＧに接続されている。この制御配線ＳＲＧには、リセット制御信号ＲＧが供給される。

　図５においては、上記の全てのトランジスタがＮｃｈＴＦＴであるものとして説明したが、例えば駆動トランジスタＤＲＴ以外のトランジスタはＰｃｈＴＦＴであってもよく、ＮｃｈＴＦＴ及びＰｃｈＴＦＴが混在していてもよい。　
　また、駆動トランジスタＤＲＴがＰｃｈＴＦＴであってもよい。その場合、本実施形態とは逆向きに、発光素子３０に電流が流れるように構成されていればよい。何れの場合においても、補助容量Ｃａｄは、発光素子３０の電極のうち駆動トランジスタＤＲＴ側の第１電極に結合されていればよい。

　表示装置１は、２つのゲートドライバＧＤ１，ＧＤ２（図２）を備えているため、１つの画素ＳＰに、両側のゲートドライバＧＤ１，ＧＤ２から給電することが可能である。ここでは、上記した制御配線ＳＳＧについては両側給電方式が採用されており、他の制御配線ＳＣＧ、制御配線ＳＢＧ、制御配線ＳＩＧ、リセット配線ＳＶなどについては片側給電方式が採用されているものとする。但し、表示装置１は、２つのゲートドライバＧＤ１，ＧＤ２（図２）を備えていなくともよく、少なくとも１つのゲートドライバＧＤを備えていればよい。

　なお、図５において説明した回路構成は一例であり、上記した駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを含むものであれば、表示装置１の回路構成は他の構成であっても構わない。例えば図５において説明した回路構成のうちの一部が省略されていてもよいし、他の構成が追加されても構わない。

　図６は、主画素ＰＸにおけるリセット動作、オフセットキャンセル（ＯＣ）動作、書き込み動作及び発光動作に関する各種信号の出力例を示すタイミングチャートである。ここでは、主に制御配線ＳＲＧ、制御配線ＳＢＧ、制御配線ＳＣＧ、制御配線ＳＩＧ及び制御配線ＳＳＧに供給される信号について説明する。

　なお、主画素ＰＸにおけるリセット動作及びオフセットキャンセル動作は、当該主画素ＰＸの２行単位で行われるものとする。図６において、リセット動作及びオフセットキャンセル動作の対象となる２行の主画素ＰＸ（以下、１行目及び２行目の主画素ＰＸと表記）に接続されている制御配線に関し、制御配線ＳＲＧに与えられるリセット制御信号をＲＧ１２、制御配線ＳＢＧに与えられる出力制御信号をＢＧ１２、制御配線ＳＣＧに与えられる発光制御信号をＣＧ１２、制御配線ＳＩＧに与えられる初期化制御信号をＩＧ１２、として示している。なお、１行目の主画素ＰＸに接続される制御配線ＳＳＧに与えられる画素制御信号はＳＧ１、２行目の主画素ＰＸに接続される制御配線ＳＳＧに与えられる画素制御信号はＳＧ２、として示している。

　同様に、上記した１行目及び２行目の主画素ＰＸの次にリセット動作及びオフセットキャンセル動作の対象となる２行の主画素ＰＸ（以下、３行目及び４行目の主画素ＰＸと表記）に接続されている制御配線に関し、制御配線ＳＲＧに与えられるリセット制御信号をＲＧ３４、制御配線ＳＢＧに与えられる出力制御信号をＢＧ３４、制御配線ＳＣＧに与えられる発光制御信号をＣＧ３４、制御配線ＳＩＧに与えられる初期化制御信号をＩＧ３４、として示している。なお、３行目の主画素ＰＸに接続される制御配線ＳＳＧに与えられる画素制御信号はＳＧ３、４行目の主画素ＰＸに接続される制御配線ＳＳＧに与えられる画素制御信号はＳＧ４、として示している。　
　図６では、１行目～４行目の主画素ＰＸに対する各種の信号のタイミングを示しているが、例えば５行目以降の主画素ＰＸについても同様である。

　以下、１行目及び２行目の主画素ＰＸのリセット動作、オフセットキャンセル動作、画像信号の書き込み動作及び発光動作に係る信号について説明する。なお、各種の動作の詳細については、図７～図１１を用いて後述する。各主画素ＰＸにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作は、パネルドライバ５から出力される信号（ＳＥＬＲ／Ｇ／Ｂ）に従って画素ＳＰＲ、ＳＰＧ及びＳＰＢ（ＲＧＢ）のうちの１つを選択することにより実行される。

　また、表示装置１の回路構成においては全てのトランジスタがＮｃｈＴＦＴである場合を想定しており、このようなトランジスタのゲート電極にロー（Ｌ）レベルの信号が供給されると当該トランジスタはオフ状態（非導通状態）となる。一方、このようなトランジスタのゲート電極にハイ（Ｈ）レベルの信号が供給されると当該トランジスタはオン状態（導通状態）となる。

　図６及び図５に示すように、まず、保持容量Ｃｓのリセット動作に先立って、出力制御信号ＢＧ１２がＨレベルからＬレベルになると共にリセット制御信号ＲＧ１２がＬレベルからＨレベルになる。これにより、出力トランジスタＢＣＴを介した第１電源線４１と第２電源線４２との間での電流が遮られると共に、リセット配線ＳＶの電圧で出力トランジスタＢＣＴと発光素子３０の陽極ＡＮとの間がリセットされる。

　次に、初期化制御信号ＩＧ１２がＬレベルからＨレベルになる。初期化トランジスタＩＳＴがオン状態となることにより、初期化電位Ｖｉｎｉの初期化電源線ＢＬと保持容量Ｃｓとが導通し、初期化電圧（Ｖｉｎｉ）で保持容量Ｃｓがリセットされる。

　なお、保持容量Ｃｓのリセットに先立って信号がＬレベルになっていた出力制御信号ＢＧ１２は、保持容量Ｃｓのリセット期間の完了に伴いＨレベルになる。また、リセット制御信号ＲＧ１２は、保持容量Ｃｓのリセット期間の完了に伴いＬレベルになる。　
　また、初期化制御信号ＩＧ１２は、オフセットキャンセル期間の完了に伴いＬレベルになる。

　その後、発光制御信号ＣＧ１２は、ＨレベルからＬレベルになる。これにより、発光制御トランジスタＣＣＴを介した第１電源線４１と第２電源線４２との間での電流が遮られる。　
　これに合わせて、画素制御信号ＳＧ１がＬレベルからＨレベルになる。この場合、画像信号線ＶＬを介して画像信号Ｖｓｉｇに応じた電流が画素トランジスタＳＳＴを通じて保持容量Ｃｓ等に流れ、当該保持容量Ｃｓには画像信号Ｖｓｉｇに応じた電荷が蓄積される。これにより、１行目の主画素ＰＸ（画素ＳＰＲ、ＳＰＧ及びＳＰＢ）への書き込み動作が完了する。

　次に、画素制御信号ＳＧ２がＬレベルからＨレベルになる。この場合、画像信号線ＶＬを介して画像信号Ｖｓｉｇに応じた電流が画素トランジスタＳＳＴを通じて保持容量Ｃｓ等に流れ、当該保持容量Ｃｓには映像信号に応じた電荷が蓄積される。これにより、２行目の主画素ＰＸ（画素ＳＰＲ、ＳＰＧ及びＳＰＢ）への書き込み動作が完了する。　
　書き込み動作が完了した場合、上記した画像信号Ｖｓｉｇに基づいて決定される電流値に従って発光素子３０に電流が流れることにより、当該発光素子３０が発光する。

　ここでは、１行目及び２行目の主画素ＰＸのリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作に係る信号について説明したが、３行目及び４行目の主画素ＰＸにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作についても同様である。

　図６においてはリセット動作及びオフセットキャンセル動作が２行単位で（つまり、２行一括で）実施されるものとして説明したが、このような構成によれば、表示パネル２の非表示領域ＮＤＡの面積（幅）の削減、消費電力の低減などを実現することができる。

　以下、図７～図１１を参照して、表示装置１の動作の概要について説明する。まず、駆動トランジスタＤＲＴのソース側のリセット動作について説明する。　
　なお、以下の説明においては、上記した保持容量Ｃｓの第１電極と接続される駆動トランジスタＤＲＴの第１電極がソース電極、発光制御トランジスタＣＣＴの第１電極と接続される駆動トランジスタＤＲＴの第２電極がドレイン電極であるものとして説明する。

　図７に示すように、駆動トランジスタＤＲＴのソース側のリセット動作の場合、出力制御信号ＢＧ、初期化制御信号ＩＧ、及び画素制御信号ＳＧをＬレベルとし、リセット制御信号ＲＧ、及び発光制御信号ＣＧをＨレベルとする。　
　これによれば、出力トランジスタＢＣＴはＯＦＦ状態（ＢＣＴ＝ＯＦＦ）、リセットトランジスタＲＳＴはＯＮ状態（ＲＳＴ＝ＯＮ）、発光制御トランジスタＣＣＴはＯＮ状態（ＣＣＴ＝ＯＮ）、初期化トランジスタＩＳＴはＯＦＦ状態（ＩＳＴ＝ＯＦＦ）、画素トランジスタＳＳＴはＯＦＦ状態（ＳＳＴ＝ＯＦＦ）となる。ソースリセット動作では、リセットトランジスタＲＳＴはＯＮ状態に切り替えられている。

　これにより、駆動トランジスタＤＲＴのソース電極及びドレイン電極のそれぞれの電位はリセット電源電位Ｖｒｓｔと同電位にリセットされ、ソースリセット動作は完了する。なお、リセット電源電位Ｖｒｓｔとしては、例えば上記電位ＰＶＳＳよりも低い電位に設定される。例えば、リセット電源電位Ｖｒｓｔは－２Ｖである。

　ソースリセット動作の際、駆動トランジスタＤＲＴがＯＮ状態であってもＯＦＦ状態であっても、当該駆動トランジスタＤＲＴのソース電極は－２Ｖ（リセット電源電位Ｖｒｓｔ）に引かれるため、駆動トランジスタＤＲＴはＯＮ状態となる。なお、画像信号Ｖｓｉｇの最小値は０Ｖである。そして、発光素子３０の陽極ＡＮ側は－２Ｖとなり、陰極ＣＡ側（ＰＶＳＳ＝０Ｖ）よりも低くなるため、当該発光素子３０は消灯する。

　なお、保持容量Ｃｓには前フレームで書き込まれた画像信号Ｖｓｉｇによる電圧が保持されているが、保持容量Ｃｓの第２電極は電気的にフローティング状態にあるので、当該保持容量Ｃｓの充放電は行われず、保持容量Ｃｓの第１電極の電位の変化に応じて第２電極の電位が変化する。

　次に、駆動トランジスタＤＲＴのゲート側のリセット動作について説明する。　
　図８に示すように、駆動トランジスタＤＲＴのゲート側のリセット動作の場合、初期化制御信号ＩＧをＬレベルからＨレベルに切り替える。これによれば、初期化トランジスタＩＳＴはＯＮ状態に切り替えられ、ゲートリセット動作が開始される。なお、出力トランジスタＢＣＴ及び画素トランジスタＳＳＴはＯＦＦ状態に、リセットトランジスタＲＳＴ及び発光制御トランジスタＣＣＴはＯＮ状態に、維持される。

　この場合、駆動トランジスタＤＲＴのソース電極及び保持容量Ｃｓの第１電極にはリセット電源電圧（Ｖｒｓｔ）が供給され、駆動トランジスタＤＲＴのゲート電極には初期化トランジスタＩＳＴを介して初期化電圧（Ｖｉｎｉ）が供給される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化電圧（Ｖｉｎｉ）に対応する電位にリセットされ、前フレームの情報がリセットされる。

　ここで、初期化電位Ｖｉｎｉとしては、リセット電源電位Ｖｒｓｔよりも高い電位に設定されている。例えば、初期化電位Ｖｉｎｉは＋１．２Ｖである。ゲートリセット動作において、駆動トランジスタＤＲＴでは、ソース電極の電位（Ｖｒｓｔ）に対するゲート電極の電位（Ｖｉｎｉ）がハイレベルになるため、駆動トランジスタＤＲＴはオン状態となる。

　また、この期間において、保持容量Ｃｓには、リセット電源電位Ｖｒｓｔと初期化電位Ｖｉｎｉとの差に基づく電荷が保持される。なお、駆動トランジスタＤＲＴがＯＮ状態であっても、出力トランジスタＢＣＴがＯＦＦ状態であるため、図８に示すゲートリセット動作において発光素子３０は点灯（発光）しない。

　次に、オフセットキャンセル動作について説明する。　
　図９に示すように、オフセットキャンセル動作の場合、出力制御信号ＢＧをＬレベルからＨレベルに切り替え、リセット制御信号ＲＧをＨレベルからＬレベルに切り替える。これによれば、出力トランジスタＢＣＴはＯＮ状態に、リセットトランジスタＲＳＴはＯＦＦ状態に、それぞれ切り替えられる。

　この場合、駆動トランジスタＤＲＴのドレイン電極には、出力トランジスタＢＣＴを介して第１電源線４１から電流が流れ込む。　
　ここで、駆動トランジスタＤＲＴはオン状態となっているため、駆動トランジスタＤＲＴのドレイン電極に供給された電流は駆動トランジスタＤＲＴのチャネルを流れ、当該駆動トランジスタＤＲＴのソース電極の電位が上昇する。その後、駆動トランジスタＤＲＴのソース電極の電位とゲート電極の電位との差が駆動トランジスタＤＲＴのしきい値電圧（Ｖｔｈ）に達すると、駆動トランジスタＤＲＴはオフ状態となる。言い換えると、駆動トランジスタＤＲＴのゲート電極－ソース電極間の電圧はトランジスタＤＲＴのしきい値に概ね等しい電圧に収束し、このしきい値に相当する電位差が保持容量Ｃｓに保持される。

　具体的には、駆動トランジスタＤＲＴのゲート電極には初期化電圧（Ｖｉｎｉ）が供給されており、当該駆動トランジスタＤＲＴのソース電極の電位がＶｉｎｉ－Ｖｔｈに達すると駆動トランジスタＤＲＴはオフ状態となる。これにより、駆動トランジスタＤＲＴのＶｔｈのばらつき分のオフセットが当該駆動トランジスタＤＲＴのゲート電極－ソース電極間に生じる。これにより、駆動トランジスタＤＲＴのしきい値のオフセットキャンセル動作は完了する。

　次に、画像信号（映像信号）Ｖｓｉｇの書き込み動作について説明する。　
　図１０に示すように、書き込み動作の場合、発光制御信号ＣＧ及び初期化制御信号ＩＧをＨレベルからＬレベルに切り替え、画素制御信号ＳＧをＬレベルからＨレベルに切り替える。

　これによれば、発光制御トランジスタＣＣＴ及び初期化トランジスタＩＳＴはＯＦＦ状態に、画素トランジスタＳＳＴはＯＮ状態に、それぞれ切り替えられる。この場合、画素トランジスタＳＳＴを通じて画像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲート電極に書き込まれる。例えば、画像信号Ｖｓｉｇの電圧値は、０～５Ｖの範囲内の値である。そして、本実施形態において、画像信号Ｖｓｉｇのダイナミックレンジは、第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢで同一である。

　ここで、駆動トランジスタＤＲＴのソース電極は上記したオフセットキャンセル動作によりＶｔｈの値毎に異なる電位となっているため、同じ画像信号を書き込む場合であっても当該駆動トランジスタＤＲＴの電圧Ｖｇｓは異なる。画像信号Ｖｓｉｇの書込みが完了した駆動トランジスタＤＲＴにおいて、電圧Ｖｇｓは次の式１で表される。　

　なお、図６において説明したように、例えば１行目の主画素ＰＸに対する書き込みが完了した後は、同様にして２行目の画素に対する書き込みが行われる。第２行の画素に対する書き込みが行われる場合、１行目の主画素ＰＸについては画素トランジスタＳＳＴをＯＦＦ状態とする。　
　上記した書き込み動作においては、発光制御トランジスタＣＣＴがＯＦＦ状態であるため、発光素子３０は点灯（発光）しない。

　次に、発光素子３０を発光させる発光動作について説明する。　
　図１１に示すように、発光動作の場合、画素制御信号ＳＧをＨレベルからＬレベルに切り替え、発光制御信号ＣＧをＬレベルからＨレベルに切り替える。これによれば、画素トランジスタＳＳＴはＯＦＦ状態に、発光制御トランジスタＣＣＴはＯＮ状態に切り替えられる。この場合、上記した書き込み動作によって書き込まれた駆動トランジスタＤＲＴのゲート電極の電位に応じて当該駆動トランジスタＤＲＴを通り、発光素子３０に電流Ｉｌｅｄが流れ、当該発光素子３０が点灯（発光）する。

　発光期間において、電流Ｉｌｅｄは、駆動トランジスタＤＲＴから与えられる出力電流（駆動トランジスタＤＲＴの飽和領域の出力電流）Ｉｄｒｔに相当する（Ｉｌｅｄ＝Ｉｄｒｔ）。駆動トランジスタＤＲＴの利得係数をβとすると、出力電流Ｉｄｒｔは次の式２で表される。　

　そして、上記式２に上記式１を代入することにより、出力電流Ｉｄｒｔは次の式３で表される。　

　このため、出力電流Ｉｄｒｔは、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈに依存しない値となり、出力電流Ｉｄｒｔへの駆動トランジスタＤＲＴのしきい値電圧のばらつきによる影響を排除することができる。

　なお、上記利得係数βは、次の式で定義される。　
β＝１／２×Ｃｏｘ×μ×Ｗ／Ｌ　
　なお、Ｃｏｘは単位面積当たりのゲート静電容量、μはキャリア移動度、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長である。

　ここで、本願発明者らが発光素子３０の発光効率を調査したところ、色（種類）毎に、発光効率が異なることが分かった。言い換えると、最大階調を得るために必要な電流Ｉｌｅｄ（出力電流Ｉｄｒｔ）の値が、第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢで互いに異なることが分かった。具体的には、画素ＳＰＲ，ＳＰＧ，ＳＰＢの発光素子３０のうち、赤色を呈する第１画素ＳＰＲの発光素子３０の発光効率が最も低いことが分かった。

　そこで、第１画素ＳＰＲによる赤色発光の輝度レベル、第２画素ＳＰＧによる緑色発光の輝度レベル、及び第３画素ＳＰＢによる青色発光の輝度レベルのバランスを調整するため、第２画素ＳＰＧ、及び第３画素ＳＰＢに与える画像信号Ｖｓｉｇの電圧値を０～５Ｖの範囲内の値にし、一方で、第１画素ＳＰＲに与える画像信号Ｖｓｉｇの電圧値を例えば０～７Ｖの範囲内の値にすることが考えられる。

　しかしながら、上記の場合、第１画素ＳＰＲに与える画像信号Ｖｓｉｇのダイナミックレンジを、第２画素ＳＰＧ、及び第３画素ＳＰＢに与える画像信号Ｖｓｉｇのダイナミックレンジより大きくする必要が生じる。その結果、画像信号Ｖｓｉｇの値が、パネルドライバ５のアナログ出力の電圧スペックを超える場合があり得る。そのため、既存のパネルドライバ５では、十分な電圧耐久性を得ることが困難となる。十分な電圧耐久性を有するパネルドライバ５を用いるためには、新たにパネルドライバ５を開発する必要があり、パネルドライバ５の製造コストの高騰を招くこととなる。その他、パネルドライバ５の低消費電力化が困難となる。

　そこで、本実施形態では、補助容量Ｃａｄの値（容量サイズ）を調整することで、赤色、緑色、及び青色の輝度レベルのバランスを調整するものである。具体的には、上記式３から分かるように、少なくとも、発光効率の最も低い第１画素ＳＰＲの補助容量Ｃａｄの値を相対的に大きくするものである。補助容量Ｃａｄを保持容量Ｃｓに対して大きく取ることによって、上記式３中の（Ｃｌｅｄ＋Ｃａｄ）／（Ｃｓ＋Ｃａｄ＋Ｃｌｅｄ）の値が１に近づくため、（Ｖｓｉｇ－Ｖｉｎｉ）で示されるＤＲＴのゲート・ソース間電圧の減衰を小さくすることができる。すなわち、第１画素ＳＰＲにおける電流Ｉｌｅｄ（出力電流Ｉｄｒｔ）の減衰量を小さくすることで、赤色、緑色、及び青色の輝度レベルのバランスを調整することが可能となる。

　これにより、画像信号Ｖｓｉｇのダイナミックレンジを、第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢで揃えることができる。又は、第１画素ＳＰＲに与える画像信号Ｖｓｉｇのダイナミックレンジを、第２画素ＳＰＧ、及び第３画素ＳＰＢに与える画像信号Ｖｓｉｇのダイナミックレンジに近づけることができる。

　既存のパネルドライバ５を使用することが可能となるため、製造コストの高騰を抑制することができる。パネルドライバ５が十分な電圧耐久性を得ることが困難となる事態を回避することができる。また、パネルドライバ５の低消費電力化が可能となるものである。

　次に、第１画素ＳＰＲの補助容量Ｃａｄの値を第２画素ＳＰＧ、及び第３画素ＳＰＢの補助容量Ｃａｄの値より大きくする場合の表示パネル２の構成について説明する。ここでは、第１画素ＳＰＲの補助容量Ｃａｄの値が最も大きく、第３画素ＳＰＢの補助容量Ｃａｄの値が最も小さく、第２画素ＳＰＧの補助容量Ｃａｄの値が上記２つの値の間となる場合を例に説明する。なせなら、本願発明者らが発光素子３０の発光効率を調査したところ、青色を呈する第３画素ＳＰＢの発光素子３０の発光効率が最も高く、緑色を呈する第２画素ＳＰＧの発光素子３０の発光効率が第３画素ＳＰＢの発光素子３０の発光効率より低いことがさらに分かったためである。これにより、赤色、緑色、及び青色の輝度レベルのバランスを微調整することが可能となる。

　図１２及び図１３は、画素ＳＰの導電層のレイアウト例であり、平面視である図１２におけるＸＩＩＩ－ＸＩＩＩ間の断面視を図１３に示している。図１２に示すように、第１画素ＳＰＲを含む隣合う２以上の画素ＳＰは、単個の導電層（第１容量電極層）２６ｂを共用している。導電層２６ｂは、２以上の画素ＳＰに亘って連続的に延在し、２以上の画素ＳＰの画素電極２８と対向している。導電層２６ｂは、画素電極２８の下方に位置している。本実施形態において、全ての画素ＳＰが単個の導電層２６ｂを共用している。導電層２６ａは、導電層２６ｂの開口ＯＰの内側に位置している。

　図１２の平面視において、複数種類の画素ＳＰＲ，ＳＰＧ，ＳＰＢの画素電極２８のサイズのうち、第１画素ＳＰＲの画素電極２８Ｒのサイズが最も大きく、第３画素ＳＰＢの画素電極２８Ｂのサイズが最も小さい。第２画素ＳＰＧの画素電極２８Ｇのサイズは、画素電極２８Ｒのサイズより小さく、画素電極２８Ｂのサイズより大きい。より詳しくは、画素電極２８が導電層２６ｂに重なる面積に関し、第１画素ＳＰＲが最も大きく、第３画素ＳＰＢが最も小さい。なお、図１２において、画素電極２８が導電層２６ｂに重なる領域には斜線を付している。

　補助容量Ｃａｄの値は、画素電極２８が導電層２６ｂに重なる面積に比例している。そのため、補助容量Ｃａｄの値は、画素ＳＰの種類によって異なっている。複数種類の画素ＳＰの補助容量Ｃａｄの値のうち、第１画素ＳＰＲの補助容量Ｃａｄの値が最も大きく、第３画素ＳＰＢの補助容量Ｃａｄの値が最も小さい。

　図１２の平面視において、配置領域ＬＡＲ，ＬＡＧ，ＬＡＢは、第１方向Ｘに並んでいる。ここで、配置領域ＬＡＲは、第１画素ＳＰＲの画素回路ＰＣ（図３）のうち補助容量Ｃａｄ以外の残りの素子が配置される領域である。配置領域ＬＡＧは、第２画素ＳＰＧの画素回路ＰＣのうち補助容量Ｃａｄ以外の残りの素子が配置される領域である。配置領域ＬＡＢは、第３画素ＳＰＢの画素回路ＰＣのうち補助容量Ｃａｄ以外の残りの素子が配置される領域である。

　図１２の平面視において、画素電極２８Ｒは、配置領域ＬＡＲに位置し、第１画素ＳＰＲに隣合う第２画素ＳＰＧの配置領域ＬＡＧにさらに位置している。なお、画素電極２８Ｇ及び画素電極２８Ｂの各々は、配置領域ＬＡＧ及び配置領域ＬＡＢに位置している。上記のように、本実施形態において、画素電極２８は、隣の画素ＳＰの配置領域ＬＡに位置するように設けることが可能である。なぜなら、画素回路ＰＣ（図３）のうち補助容量Ｃａｄ以外の残りの素子は、導電層（第１容量電極層）２６ｂの下方に位置しているためである。

　上記のように構成された一実施形態に係る表示装置１によれば、複数種類の画素ＳＰの補助容量Ｃａｄの値のうち、第１画素ＳＰＲの補助容量Ｃａｄの値が最も大きい。そして、第３画素ＳＰＢの補助容量Ｃａｄの値が最も小さい。そのため、赤色、緑色、及び青色の輝度レベルのバランスを調整することができる。これにより、画像信号Ｖｓｉｇのダイナミックレンジを、第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢで揃えることができる。又は、第１画素ＳＰＲに与える画像信号Ｖｓｉｇのダイナミックレンジを、第２画素ＳＰＧ、及び第３画素ＳＰＢに与える画像信号Ｖｓｉｇのダイナミックレンジに近づけることができる。　
　上記のことから、製造コストの高騰を抑制することが可能な表示装置１を得ることができる。さらに、低消費電力化を図ることのできる表示装置１を得ることができる。

　（変形例１）
　次に、上記実施形態の変形例１に係る表示装置１について説明する。図１４は、上記実施形態の変形例１に係る表示装置１の表示パネル２の単個の主画素ＰＸの構成を示す平面図であり、導電層２６ａ，２６ｂ、画素電極２８Ｒ，２８Ｇ，２８Ｂ、発光素子３０などを示す図である。

　図１４に示すように、変形例１では、大まかに、画素電極２８Ｒが長方形の形状を有し、第２方向Ｙに延在している点で上記実施形態と相違している。第１方向Ｘにおいて、画素電極２８Ｒは、画素電極２８Ｇ及び画素電極２８Ｂの両方と対向している。図１４においても、画素電極２８が導電層２６ｂに重なる領域には斜線を付している。画素電極２８が導電層２６ｂに重なる面積に関し、第２画素ＳＰＧと第３画素ＳＰＢとで同一であり、第１画素ＳＰＲが最も大きい。複数種類の画素ＳＰの補助容量Ｃａｄの値に関し、第２画素ＳＰＧと第３画素ＳＰＢとで同一であり、第１画素ＳＰＲが最も大きい。

　上記のように構成された変形例１において、第１画素ＳＰＲの補助容量Ｃａｄの値を相対的に大きくすることができる。例えば、第１画素ＳＰＲの補助容量Ｃａｄの値を、第２画素ＳＰＧ及び第３画素ＳＰＢの各々の補助容量Ｃａｄの値の２倍以上に調整することができる。そのため、本変形例１においても、上記実施形態と同様の効果を得ることができる。

　（変形例２）
　次に、上記実施形態の変形例２に係る表示装置１について説明する。図１５は、上記実施形態の変形例２に係る表示装置１の表示パネル２の単個の主画素ＰＸの構成を示す平面図であり、第１電極Ｅ１、導電層ＥＲ，ＥＧ，ＥＢ、画素電極２８Ｒ，２８Ｇ，２８Ｂ、発光素子３０などを示す図である。図１６は、図１５の線ＸＶＩ－ＸＶＩに沿って上記表示パネル２を示す断面図であり、第１電極Ｅ１、導電層ＥＲ、画素電極２８Ｒ、発光素子３０などを示す図である。

　図１５及び図１６に示すように、変形例２では、大まかに、導電層ＥＲ，ＥＧ，ＥＢがそれぞれ第１容量電極層として機能している点で上記実施形態と相違している。変形例２の表示パネル２は、導電層２６ｂ無しに形成されている。第１画素ＳＰＲは、第１方向Ｘに第２画素ＳＰＧ及び第３画素ＳＰＢの両方と対向している。第２画素ＳＰＧは、第２方向Ｙに第３画素ＳＰＢと対向している。導電層ＥＲ，ＥＧ，ＥＢは、定電位の電源線に接続されている。例えば、導電層ＥＲ，ＥＧ，ＥＢは、第１電源線４１に接続されている。導電層ＥＲ，ＥＧ，ＥＢは、第１電源線４１の一部を構成していてもよい。なお、導電層ＥＲ，ＥＧ，ＥＢを、それぞれ配線と称したり、電極と称したりした方が適当な場合があり得る。

　図１５の平面視において、画素電極２８は、単個の導電層のみに重なっている。画素電極２８Ｒは第１画素ＳＰＲの導電層ＥＲに重なり、画素電極２８Ｇは第２画素ＳＰＧの導電層ＥＧに重なり、画素電極２８Ｂは第３画素ＳＰＢの導電層ＥＢに重なっている。複数種類の画素のうち、第１画素ＳＰＲを代表して説明すると、第１画素ＳＰＲの補助容量Ｃａｄは、導電層ＥＲ、平坦化膜２５、絶縁層２７、及び画素電極２８Ｒで形成されている。

　画素電極２８Ｒは導電層２６ａにコンタクトしている。但し、表示パネル２は、導電層２６ａ無しに形成されていてもよい。その場合、画素電極２８Ｒは第１電極Ｅ１に直にコンタクトしていてもよい。　
　導電層ＥＲ，ＥＧ，ＥＢは、層間絶縁膜２４と平坦化膜２５との間に設けられている。但し、導電層ＥＲ，ＥＧ，ＥＢを設ける層は、特に限定されるものではない。例えば、導電層ＥＲ，ＥＧ，ＥＢは、平坦化膜２５と絶縁層２７との間に設けられていてもよい。

　図１５において、画素電極２８が導電層ＥＲ、ＥＧ、又はＥＢに重なる領域には斜線を付している。画素電極２８が導電層ＥＲ、ＥＧ、又はＥＢに重なる面積に関し、第２画素ＳＰＧと第３画素ＳＰＢとで同一であり、第１画素ＳＰＲが最も大きい。複数種類の画素ＳＰの補助容量Ｃａｄの値に関し、第２画素ＳＰＧと第３画素ＳＰＢとで同一であり、第１画素ＳＰＲが最も大きい。　
　上記のことから、変形例２においても、上記実施形態と同様の効果を得ることができる。

　（変形例３）
　次に、上記実施形態の変形例３に係る表示装置１について説明する。図１７は、上記実施形態の変形例３に係る表示装置１の表示パネル２の単個の主画素ＰＸの構成を示す平面図であり、第１電極Ｅ１、導電層ＥＲ，ＥＧ，ＥＢ、画素電極２８Ｒ，２８Ｇ，２８Ｂ、発光素子３０などを示す図である。　
　図１７に示すように、主画素ＰＸにおいて、第１画素ＳＰＲ、第２画素ＳＰＧ、及び第３画素ＳＰＢは、第１方向Ｘに並んでいてもよい。画素電極２８Ｒ，２８Ｇ，２８Ｂは第１方向Ｘに並び、導電層ＥＲ，ＥＧ，ＥＢは第１方向Ｘに並んでいる。第２方向Ｙにおいて、画素電極２８Ｒ，２８Ｇ，２８Ｂは同一の長さを有している。第１方向Ｘにおいて、画素電極２８Ｇ及び画素電極２８Ｂは同一の幅を有し、画素電極２８Ｒは最も大きい幅を有している。

　図１７において、画素電極２８が導電層ＥＲ、ＥＧ、又はＥＢに重なる領域には斜線を付している。画素電極２８が導電層ＥＲ、ＥＧ、又はＥＢに重なる面積に関し、第２画素ＳＰＧと第３画素ＳＰＢとで同一であり、第１画素ＳＰＲが最も大きい。複数種類の画素ＳＰの補助容量Ｃａｄの値に関し、第２画素ＳＰＧと第３画素ＳＰＢとで同一であり、第１画素ＳＰＲが最も大きい。　
　上記のことから、変形例３においても、上記実施形態と同様の効果を得ることができる。

　（変形例４）
　次に、上記実施形態の変形例４に係る表示装置１について説明する。図１８は、上記実施形態の変形例４に係る表示装置１の表示パネル２の単個の主画素ＰＸの構成を示す平面図であり、導電層２６ａ，２６ｂ、画素電極２８Ｒ，２８Ｇ，２８Ｂ、発光素子３０などを示す図である。　
　図１８に示すように、発光素子３０の陽極ＡＮ（第１電極）と陰極ＣＡ（第２電極）とが対向する面積は、複数種類の画素ＳＰのうち第１画素ＳＰＲにおいて最も大きくともよい。本実施形態において、第２画素ＳＰＧ及び第３画素ＳＰＢはそれぞれ１個の発光素子３０を有しているのに対し、第１画素ＳＰＲは２個の発光素子３０を有している。第１画素ＳＰＲが１個の発光素子３０を有している場合と比較し、第１画素ＳＰＲの発光素子３０における電流密度を低くすることができる。電流Ｉｌｅｄ（出力電流Ｉｄｒｔ）の値が相対的に大きくなる第１画素ＳＰＲにおいて、発光素子３０における電流密度を低くすることができる。そのため、第１画素ＳＰＲの発光素子３０の製品寿命の長期化を図ることができる。

　変形例４の表示パネル２は、上記発光素子３０に関する構成以外、上記変形例１の表示パネル２と同様に構成されている。上記のことから、変形例４においても、上記実施形態と同様の効果を得ることができる。

　（変形例５）
　次に、上記実施形態の変形例５に係る表示装置１について説明する。図１９は、上記実施形態の変形例５に係る表示装置１の表示パネル２を示す断面図であり、第１電極Ｅ１、導電層２６ａ、画素電極２８、対向電極３２などを示す図である。　
　図１９に示すように、本変形例５において、補助容量Ｃａｄの第１容量電極層は、画素電極２８の上方に位置する対向電極３２の一部で構成されていてもよい。画素電極２８、素子絶縁層（絶縁層）３１、及び対向電極３２は、補助容量Ｃａｄを形成している。

　複数種類の画素の補助容量Ｃａｄの値に関し、第２画素と第３画素とで同一であり、第１画素が最も大きい。なお、上記と異なり、複数種類の画素の補助容量Ｃａｄの値のうち、第１画素の補助容量Ｃａｄの値が最も大きく、第３画素の補助容量Ｃａｄの値が最も小さくともよい。　
　上記のことから、変形例５においても、上記実施形態と同様の効果を得ることができる。

　（変形例６）
　次に、上記実施形態の変形例６に係る表示装置１について説明する。図２０は、上記実施形態の変形例６に係る表示装置１の表示パネル２を示す断面図であり、第１電極Ｅ１、導電層２６ａ，２６ｂ、画素電極２８、対向電極３２などを示す図である。　
　図２０に示すように、本変形例６の各々の画素において、補助容量Ｃａｄは、第１容量成分Ｃａｄ１と、第２容量成分Ｃａｄ２と、を含んでいてもよい。第１容量電極層としての導電層２６ｂは、画素電極２８の下方に位置している。第１容量成分Ｃａｄ１は、画素電極２８、絶縁層２７、及び導電層２６ｂで形成されている。第２容量成分Ｃａｄ２は、画素電極２８、素子絶縁層（絶縁層）３１、及び対向電極３２で形成されている。

　この場合、導電層２６ｂは、対向電極３２と同一の定電位に保持されていてもよい。又は、導電層２６ｂは、対向電極３２と異なる定電位に保持されていてもよい。後者の場合、導電層２６ｂは、第１電源線４１又は第３電源線の電位と同一の定電位に保持されている。補助容量Ｃａｄの値は、第１容量成分Ｃａｄ１の容量値と第２容量成分Ｃａｄ２の容量値との和である。

　複数種類の画素の補助容量Ｃａｄの値に関し、第２画素と第３画素とで同一であり、第１画素が最も大きい。なお、上記と異なり、複数種類の画素の補助容量Ｃａｄの値のうち、第１画素の補助容量Ｃａｄの値が最も大きく、第３画素の補助容量Ｃａｄの値が最も小さくともよい。　
　上記のことから、変形例６においても、上記実施形態と同様の効果を得ることができる。

　本発明の一実施形態及び変形例を説明したが、上記の実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記の実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。必要に応じて、実施形態及び変形例を組合せることも可能である。

　例えば、上記の実施形態においては、発光素子としてマイクロＬＥＤを用いたマイクロＬＥＤ表示装置について主に説明した。しかしながら、本実施形態に係る表示装置１は、発光素子として有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置等であってもよい。色毎に有機ＥＬ素子の発光効率が異なる場合に効果的である。

Claims (12)

1. 　表示領域に位置し、第１色を呈する第１画素を含む複数種類の画素を備え、
   　各々の前記画素は、
   　　画素電極と、
   　　前記画素電極に電気的に接続された第１電極を含む発光素子と、
   　　前記発光素子への電流値を制御する駆動トランジスタと、
   　　前記画素電極と対向配置され定電位に保持される第１容量電極層と、
   　　前記画素電極と前記第１容量電極層との間に介在し前記画素電極及び前記第１容量電極層とともに補助容量を形成する絶縁層と、を有し、
   　前記複数種類の画素の前記補助容量の値のうち、前記第１画素の前記補助容量の値が最も大きい、
   表示装置。
2. 　前記発光素子は、マイクロ発光ダイオードである、
   請求項１に記載の表示装置。
3. 　前記複数種類の画素は、第２色を呈する第２画素と、第３色を呈する第３画素と、をさらに含み、
   　前記第１色は赤色であり、前記第２色は緑色であり、前記第３色は青色であり、
   　前記補助容量の値は、前記画素の種類によって異なり、
   　前記複数種類の画素の前記補助容量の値のうち、前記第３画素の前記補助容量の値が最も小さい、
   請求項１に記載の表示装置。
4. 　各々の前記画素は、
   　　前記駆動トランジスタのゲート電極とソース電極との間に電気的に接続された保持容量をさらに有し、
   　前記保持容量の値は、前記補助容量の値より小さい、
   請求項１に記載の表示装置。
5. 　前記複数種類の画素は、第２色を呈する第２画素と、第３色を呈する第３画素と、をさらに含み、
   　前記第１色は赤色であり、前記第２色は緑色であり、前記第３色は青色であり、
   　前記保持容量の値は、前記第１画素の前記補助容量の値、前記第２画素の前記補助容量の値、及び前記第３画素の前記補助容量の値の何れよりも小さい、
   請求項４に記載の表示装置。
6. 　前記画素電極は、前記第１容量電極層と対向し、
   　平面視において、前記複数種類の画素の前記画素電極のサイズのうち、前記第１画素の前記画素電極のサイズが最も大きい、
   請求項１に記載の表示装置。
7. 　前記第１画素を含む隣合う２以上の画素は、単個の前記第１容量電極層を共用し、
   　前記単個の第１容量電極層は、前記２以上の画素に亘って連続的に延在し、前記２以上の画素の前記画素電極と対向している、
   請求項１に記載の表示装置。
8. 　前記第１容量電極層は、前記画素電極の下方に位置し、
   　前記画素電極は、前記第１容量電極層と対向し、
   　平面視において、前記複数種類の画素の前記画素電極のサイズのうち、前記第１画素の前記画素電極のサイズが最も大きく、
   　各々の前記画素は、
   　　前記画素電極に電気的に接続された画素回路をさらに有し、
   　前記画素回路は、前記駆動トランジスタ及び前記補助容量を含む複数の素子を具備し、
   　前記画素回路のうち前記補助容量以外の残りの素子は、前記第１容量電極層の下方に位置し、
   　平面視において、前記第１画素の前記画素電極は、前記第１画素の前記残りの素子の配置領域に位置し、前記第１画素に隣合う画素の前記残りの素子の配置領域にさらに位置している、
   請求項７に記載の表示装置。
9. 　定電位に保持される第１電源線と、
   　前記第１電源線の電位と異なる定電位に保持される第２電源線と、
   　定電位に保持される第３電源線と、をさらに備え、
   　前記発光素子は、前記第２電源線に電気的に接続された第２電極をさらに含み、
   　各々の前記画素において、前記駆動トランジスタ、前記画素電極、及び前記発光素子は、前記第１電源線と前記第２電源線との間で直列に接続され、
   　前記第１容量電極層は、前記第１電源線、前記第２電源線、及び第３電源線の何れか一の電源線の電位と同一の定電位に保持される、
   請求項１に記載の表示装置。
10. 　前記表示領域に位置し、全ての前記画素の前記発光素子を覆い、前記第２電源線の電位と同一の定電位に保持され、前記第２電源線と全ての前記発光素子の前記第２電極とを電気的に接続し、前記全ての画素で共用される対向電極をさらに備え、
    　前記第１容量電極層は、前記第１電源線の一部及び前記対向電極の一部の何れか一方で構成されている、
    請求項９に記載の表示装置。
11. 　前記複数の画素電極の上に配置された他の絶縁層と、
    　前記表示領域に位置し、前記他の絶縁層の上に配置され、全ての前記画素の前記発光素子を覆い、定電位に保持され、全ての前記発光素子の第２電極と電気的に接続され、前記全ての画素で共用される対向電極と、をさらに備え、
    　前記第１容量電極層は、前記画素電極の下方に位置し、
    　各々の前記画素において、前記補助容量は、前記画素電極、前記絶縁層、及び前記第１容量電極層で形成される第１容量成分と、前記画素電極、前記他の絶縁層、及び前記対向電極で形成される第２容量成分と、を含み、
    　前記補助容量の値は、前記第１容量成分の容量値と前記第２容量成分の容量値との和である、
    請求項１に記載の表示装置。
12. 　前記表示領域に位置し、前記全ての画素で共用される対向電極をさらに備え、
    　前記発光素子は、前記対向電極に電気的に接続された第２電極をさらに含み、
    　前記第１電極と前記第２電極とが対向する面積は、前記複数種類の画素のうち前記第１画素において最も大きい、
    請求項１に記載の表示装置。

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