WO2019230217A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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雅樹 榊原
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to a solid-state imaging device, an imaging apparatus, and a control method for the solid-state imaging device. More specifically, the present invention relates to a solid-state imaging device, an imaging device, and a control method for the solid-state imaging device that detect that an amount of change in luminance exceeds a threshold as an address event.
  • a synchronous solid-state imaging device that captures image data (frame) in synchronization with a synchronization signal such as a vertical synchronization signal has been used in an imaging apparatus or the like.
  • image data can be acquired only at the period of the synchronization signal (for example, 1/60 seconds). For this reason, it becomes difficult to cope with a case where higher-speed processing is required in fields related to automatic driving, user interfaces of wearable devices, and the like. Therefore, an asynchronous solid-state imaging device has been proposed that includes a plurality of pixels that detect in real time that the amount of change in luminance exceeds a threshold value as an address event and transmit a request, and an arbiter that arbitrates those requests.
  • an abnormal defective pixel is specified by analyzing a detection result at the time of irradiation with pulsed light.
  • the detection result is output via an arbiter that arbitrates requests from pixels, even if a defective pixel is detected, it is specified whether a failure has occurred in the circuit in the pixel or the arbiter. There is a problem that can not be.
  • the present technology has been created in view of such a situation, and aims to identify a failure point in a solid-state imaging device in which an arbiter arbitrates a request.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology provides a plurality of requests for generating a request for transmitting a predetermined detection signal when a predetermined event is detected.
  • the request of each of the plurality of pixels is output as an output request, and when the test is instructed, a plurality of new requests are generated and each of the requests is output.
  • a test circuit that outputs the request; an arbiter that arbitrates the output request; a communication circuit that transmits the detection signal based on the arbitration result of the arbiter; and when the test is instructed, based on the detection signal
  • a solid-state imaging device including a failure determination unit that determines whether or not the arbiter has failed, and a control method thereof. As a result, it is possible to determine whether or not the arbiter is out of order.
  • the test circuit includes a transistor for supplying a predetermined potential to a signal line connected to the arbiter when the test is instructed, and the request is transmitted via the signal line. May be output. As a result, a request having a predetermined potential is forcibly output.
  • the test circuit may include a logical product gate that outputs a logical product of the request and a control signal instructing the test as the output request.
  • each of the plurality of pixels is assigned a different address
  • the test circuit causes the new request corresponding to a part of the address to be output as the output request. May be.
  • the fault location in the arbiter is further specified.
  • the pixel array unit in which the plurality of pixels are arranged is divided into a predetermined number of regions, the arbiter includes an arbiter block for each region, and the failure determination unit includes A failed arbiter block among the arbiter blocks may be specified based on the detection signal. As a result, the fault location in the arbiter is further specified.
  • a part of the pixels may be disposed on the light receiving chip, the rest of the pixels may be disposed on the circuit chip, and the light receiving chip may be stacked on the circuit chip. As a result, an increase in the area of the chip is suppressed.
  • a plurality of pixels that generate a request for requesting transmission of a predetermined detection signal when a predetermined event is detected, and the plurality of pixels when a test is not instructed.
  • a test circuit that outputs each request of a pixel as an output request and generates a plurality of new requests and outputs each as the output request when the test is instructed, and an arbiter that arbitrates the output request
  • a communication circuit that transmits the detection signal based on the arbitration result of the arbiter, and a failure determination unit that determines whether the arbiter has failed based on the detection signal when the test is instructed
  • a signal processing unit that executes predetermined processing on the detection signal. As a result, it is determined whether or not the arbiter is out of order and the predetermined process is executed.
  • AER Address Event Representation
  • 3 is a timing chart illustrating an example of a handshake in the first embodiment of the present technology.
  • 6 is a flowchart illustrating an example of the operation of the solid-state imaging element according to the first embodiment of the present technology.
  • FIG. 1 is a block diagram illustrating a configuration example of the imaging apparatus 100 according to the first embodiment of the present technology.
  • the imaging apparatus 100 is an apparatus for imaging image data, and includes an optical unit 110, a solid-state imaging device 200, and a DSP (Digital Signal Processing) circuit 120. Further, the imaging apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a camera mounted on an industrial robot, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects light from the subject and guides it to the solid-state imaging device 200.
  • the solid-state imaging device 200 detects, as an address event, that the absolute value of the luminance change amount exceeds the absolute value of the threshold value for each pixel.
  • the solid-state imaging device 200 generates a detection signal indicating the presence / absence of an address event for each pixel and supplies the detection signal to the DSP circuit 120 via a signal line 209.
  • the DSP circuit 120 performs predetermined signal processing on image data composed of detection signals.
  • the DSP circuit 120 outputs the processed image data and event data to the frame memory 160 or the like via the bus 150.
  • the DSP circuit 120 is an example of a signal processing unit described in the claims.
  • the display unit 130 displays image data and event data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal in accordance with a user operation.
  • the bus 150 is a common path for the optical unit 110, the solid-state imaging device 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state imaging device 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a diagram illustrating an example of a stacked structure of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a light receiving chip 201 and a circuit chip 202 stacked on the light receiving chip 201.
  • FIG. 3 is a block diagram illustrating a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a column arbiter 213, a column AER circuit 220, a column address encoder 214, a pixel array unit 300, and a state machine 215.
  • the solid-state imaging device 200 includes a row address encoder 216, a row AER circuit 260, a row arbiter 600, a column test circuit 410, a row test circuit 420, and a test control circuit 430.
  • the test control circuit 430 includes a control signal supply unit 431 and a failure determination unit 432.
  • a plurality of pixels 310 are arranged in a two-dimensional grid.
  • a set of pixels arranged in a predetermined direction in the pixel array unit 300 is referred to as a “row”, and a set of pixels arranged in a direction perpendicular to the row is referred to as a “column”.
  • the pixel 310 generates a differential signal indicating the amount of change in voltage according to the photocurrent, and compares the level of the signal with a predetermined threshold value. This comparison result indicates the detection result of the address event.
  • the threshold value for comparison with the differential signal includes two different threshold values, the larger threshold value among them being the upper limit threshold value, and the smaller threshold value being the lower limit threshold value.
  • the address event includes an on event and an off event, and the detection result includes a detection result of a 1-bit on event and a detection result of a 1-bit off event. The on event is detected when the differential signal exceeds the upper threshold value, and the off event is detected when the differential signal falls below the lower threshold value.
  • the pixel 310 transmits and receives requests and responses (hereinafter referred to as “handshake”) to and from the row test circuit 420 when an address event is detected.
  • the request is a signal for requesting the state machine 215 to externally transmit an address event detection signal.
  • the pixel 310 performs a handshake with the column test circuit 410.
  • the column test circuit 410 transmits and receives requests and responses to and from the column AER circuit 220.
  • the column test circuit 410 outputs requests from all rows to the column AER circuit 220 as they are when the test is not instructed by the control signal from the test control circuit 430.
  • the column test circuit 410 newly generates a request for all columns and outputs the request to the column AER circuit 220.
  • the column test circuit 410 outputs the response from the column AER circuit 220 to the pixel 310 as it is.
  • the row test circuit 420 transmits and receives requests and responses to and from the row AER circuit 260.
  • the row test circuit 420 outputs requests from all rows to the row AER circuit 260 as they are when a test is not instructed by the control signal from the test control circuit 430. On the other hand, when the test is instructed, the row test circuit 420 newly generates a request for all rows and outputs the request to the row AER circuit 260.
  • the row test circuit 420 outputs the response from the row AER circuit 260 to the pixel 310 as it is.
  • the circuit composed of the column test circuit 410 and the row test circuit 420 is an example of the test circuit described in the claims.
  • the column arbiter 213 arbitrates a request from the column AER circuit 220 and transmits a response to the column AER circuit 220 based on the arbitration result.
  • the column AER circuit 220 transmits and receives (handshakes) requests and responses between each column, the column arbiter 213, and the state machine 215.
  • the column address encoder 214 encodes the address of the column where the address event has occurred and transmits it to the state machine 215.
  • the row address encoder 216 encodes the address of the row where the address event has occurred and transmits it to the state machine 215.
  • the row arbiter 600 arbitrates the request from the row AER circuit 260 and transmits a response to the row AER circuit 260 based on the arbitration result.
  • the column arbiter 213 and the row arbiter 600 are examples of arbiters described in the claims.
  • the row AER circuit 260 transmits / receives (handshakes) a request and a response between each row, the row arbiter 600, and the state machine 215.
  • the state machine 215 transmits a detection signal based on the arbitration results of the column arbiter 213 and the row arbiter 600.
  • the state machine 215 receives a request from the column AER circuit 220 and the row AER circuit 260, the state machine 215 decodes data from the column address encoder 214 and the row address encoder 216 to identify the detected address of the address event.
  • Image data is generated by arranging detection signals of address events for each pixel in a two-dimensional grid.
  • the state machine 215 transmits the image data to the DSP circuit 120 and the failure determination unit 432.
  • the state machine 215 is an example of a communication circuit described in the claims.
  • the control signal supply unit 431 supplies a control signal to each of the column test circuit 410 and the row test circuit 420 when a test is instructed by the mode signal MODE.
  • the mode signal MODE is a signal indicating either a test mode in which the solid-state image sensor 200 is tested or a normal mode in which no test is performed.
  • the mode signal MODE is generated by a user operation or execution of a predetermined application.
  • the failure determination unit 432 determines whether there is a failure in the column arbiter 213 or the row arbiter 600 based on a detection signal from the state machine 215 when a test is instructed. During the test, the column test circuit 410 and the row test circuit 420 output requests for all rows and all columns, that is, all pixels. For this reason, if there is no failure in the state machine 215 and there is no failure in the column arbiter 213 or the row arbiter 600, detection signals for all pixels are transmitted from the state machine 215. On the other hand, if there is no failure in the state machine 215 and there is a failure in the column arbiter 213 or the row arbiter 600, detection signals for some pixels may not be output. Therefore, the failure determination unit 432 can determine whether there is a failure in the column arbiter 213 or the row arbiter 600 based on whether or not detection signals for all the pixels have been transmitted.
  • a test can be performed by adding a selector that selects a test signal and a signal from the preceding stage and outputs it to the subsequent stage after the logarithmic response unit 320, buffer 330, and differentiation circuit 340 in FIG. It can also be done. In combination with this test method, it is possible to specify which of the circuits in the pixel or the arbiter has a failure.
  • test control circuit 430 is arranged in the solid-state imaging device 200, a part or all of the circuits in the test control circuit 430 can be arranged outside the solid-state imaging device 200 (such as the DSP circuit 120). .
  • FIG. 4 is a circuit diagram illustrating a configuration example of the pixel 310 according to the first embodiment of the present technology.
  • the pixel 310 includes a logarithmic response unit 320, a buffer 330, a differentiation circuit 340, a comparator 350, and an AER logic circuit 360.
  • the logarithmic response unit 320 includes nMOS (negative channel MOS) transistors 321 and 323, a photodiode 322, and a pMOS (positive channel MOS) transistor 324.
  • the photodiode 322 generates a photocurrent by photoelectric conversion with respect to incident light.
  • the pMOS transistor 324 and the nMOS transistor 323 are connected in series between the power supply and the ground terminal.
  • the gate of the nMOS transistor 321 is connected to the connection point of the pMOS transistor 324 and the nMOS transistor 323, the source is connected to the photodiode 322, and the drain is connected to the power supply terminal.
  • a bias voltage Vblog is applied to the gate of the pMOS transistor 324. With such connection, the photocurrent flowing through the photodiode 322 is logarithmically converted to the voltage Vp.
  • the photodiode 322 is arranged on the light receiving chip 201, and other circuits are arranged on the circuit chip 202.
  • the ground of the light receiving chip 201 and the ground of the circuit chip 202 are separated from each other to prevent interference.
  • the buffer 330 includes pMOS transistors 331 and 332 connected in series between the power supply and the ground terminal.
  • the gate of the pMOS transistor 332 on the ground side is connected to the logarithmic response unit 320, and the bias voltage Vbsf is applied to the gate of the pMOS transistor 331 on the power supply side.
  • the connection point between the pMOS transistors 331 and 332 is connected to the differentiation circuit 340. By this connection, impedance conversion with respect to Vp is performed.
  • the differentiation circuit 340 includes capacitors 341 and 343, pMOS transistors 342 and 344, and an nMOS transistor 345.
  • One end of the capacitor 341 is connected to the buffer 330, and the other end is connected to one end of the capacitor 343 and the gate of the pMOS transistor 344.
  • a reset signal xrst is input to the gate of the pMOS transistor 342, and the source and drain are connected to both ends of the capacitor 343.
  • the pMOS transistor 344 and the nMOS transistor 345 are connected in series between the power supply and the ground terminal.
  • the other end of the capacitor 343 is connected to a connection point between the pMOS transistor 344 and the nMOS transistor 345.
  • a bias voltage Vba is applied to the gate of the ground-side nMOS transistor 345, and the connection point between the pMOS transistor 344 and the nMOS transistor 345 is also connected to the comparator 350. With such a connection, a differential signal is generated and output to the comparator 350.
  • the differential signal is initialized by the reset signal xrst.
  • the comparator 350 includes pMOS transistors 351 and 353 and nMOS transistors 352 and 354.
  • the pMOS transistor 351 and the nMOS transistor 352 are connected in series between the power supply and the ground terminal, and the pMOS transistor 353 and the nMOS transistor 354 are also connected in series between the power supply and the ground terminal.
  • the gates of the pMOS transistors 351 and 353 are connected to the differentiation circuit 340.
  • a predetermined upper threshold value Von is applied to the gate of the nMOS transistor 352, and a predetermined lower threshold value Voff is applied to the gate of the nMOS transistor 354.
  • connection point between the pMOS transistor 351 and the nMOS transistor 352 is connected to the AER logic circuit 360, and the voltage at this connection point is output as the comparison result VCH.
  • the connection point between the pMOS transistor 353 and the nMOS transistor 354 is also connected to the AER logic circuit 360, and the voltage at this connection point is output as the comparison result VCL.
  • the comparator 350 outputs a high level comparison result VCH when the differential signal exceeds the upper limit threshold Von, and outputs a low level comparison result VCL when the differential signal falls below the lower limit threshold Voff. To do.
  • the comparison result VCH indicates the detection result of the on event
  • the comparison result VCL indicates the detection result of the off event.
  • the comparator 350 detects both the on event and the off event, but may detect only one of them. For example, when detecting only an ON event, only the corresponding pMOS transistor 351 and nMOS transistor 352 are arranged.
  • the AER logic circuit 360 performs handshaking based on the comparison results VCH and VCL.
  • the AER logic circuit 360 performs a handshake with the row AER circuit 260 when an address event occurs.
  • the AER logic circuit 360 performs handshaking with the column AER circuit 220, and resets the differentiation circuit 340 with the reset signal xrst.
  • FIG. 5 is a graph illustrating an example of input / output characteristics of the comparator 350 according to the first embodiment of the present technology.
  • the vertical axis indicates the level of the output signal (VCH or VCL) of the comparator 350
  • the horizontal axis indicates the level of the input signal (differential signal) of the comparator 350.
  • the solid line indicates the locus of the comparison result VCH
  • the alternate long and short dash line indicates the locus of the comparison result VCL.
  • the comparison result VCH changes from low level to high level, and an on event is detected.
  • the differential signal falls below the lower limit threshold Voff, the comparison result VCL changes from a high level to a low level, and an off event is detected.
  • FIG. 6 is a block diagram illustrating a configuration example of the AER logic circuit 360 according to the first embodiment of the present technology.
  • the AER logic circuit 360 includes nMOS transistors 361 to 363, 365 to 368, 370 and 371, pMOS transistors 364 and 369, and a capacitor 372.
  • NMOS transistors 361 and 362 are connected in series.
  • the comparison result VCH is input to the gates of the nMOS transistors 362 and 363, and the response AckYp1 is input to the gate of the nMOS transistor 361.
  • the sources of the nMOS transistors 362 and 363 are grounded, and a request ReqHXp1 is output from the drain of the nMOS transistor 361 to the column test circuit 410.
  • Request ReqYp 1 is output from the drain of nMOS transistor 363 to row test circuit 420.
  • the pMOS transistor 364 and the nMOS transistor 365 are connected in series between the power supply and the ground terminal.
  • the comparison result VCL is input to the gate of the pMOS transistor 364, and the bias voltage Vbaer is applied to the gate of the nMOS transistor 365.
  • NMOS transistors 366 and 367 are connected in series.
  • the gates of nMOS transistors 367 and 368 are connected to the connection point of pMOS transistor 364 and nMOS transistor 365.
  • the response AckYp1 is input to the gate of the nMOS transistor 366.
  • the sources of the nMOS transistors 367 and 368 are grounded, and a request ReqLXp1 is output from the drain of the nMOS transistor 366 to the column test circuit 410.
  • Request ReqYp 1 is output from the drain of nMOS transistor 368 to row test circuit 420.
  • the pMOS transistor 369 and the nMOS transistors 370 and 371 are connected in series between the power supply and the ground terminal.
  • a bias voltage Vbrst is applied to the gate of the pMOS transistor 369.
  • the response AckYp1 is input to the gate of the nMOS transistor 370, and the response AckXp1 is input to the gate of the nMOS transistor 371.
  • One end of the capacitor 372 is connected to the power supply, and the other end is connected to a connection point between the pMOS transistor 369 and the nMOS transistor 370.
  • the voltage at the connection point between the pMOS transistor 369 and the nMOS transistor 370 is output to the differentiation circuit 340 as the reset signal xrst.
  • the AER logic circuit 360 transmits the low-level request ReqYp1 to the row AER circuit 260.
  • the AER logic circuit 360 transmits a low level request ReqHXp1 to the column AER circuit 410.
  • the AER logic circuit 360 outputs a low level reset signal xrst to the differentiation circuit 340.
  • the AER logic circuit 360 transmits a low-level request ReqYp1 to the row test circuit 420.
  • the AER logic circuit 360 transmits a low level request ReqLXp1 to the column test circuit 410.
  • the AER logic circuit 360 outputs a low level reset signal xrst to the differentiation circuit 340.
  • FIG. 7 is a circuit diagram illustrating a configuration example of the row test circuit 420 according to the first embodiment of the present technology.
  • an nMOS transistor 421 is arranged for each row.
  • the nMOS transistor 421 supplies a predetermined potential to a signal line that transmits a request of a corresponding row in accordance with a control signal T_ReqY from the test control circuit 430.
  • a low level signal is transmitted as a request, a low level (ground potential or the like) is supplied to the signal line.
  • the test control circuit 430 transmits a high level control signal T_ReqY.
  • T_ReqY the high level control signal
  • the signal line is forcibly controlled to the low level, and the low-level request ReqYq1 is output to the row AER circuit 260.
  • the request ReqYp1 is an example of an output request described in the claims.
  • the test control circuit 430 transmits a low-level control signal T_ReqY.
  • the request ReqYp1 in the first row of the pixel array unit 300 is directly output to the row AER circuit 260 as the request ReqYq1.
  • the second and subsequent lines are the same applies to the second and subsequent lines.
  • the response AckYp1 of the first row from the row AER circuit 260 is supplied to the pixel array unit 300 as it is. The same applies to the second and subsequent lines.
  • FIG. 8 is a diagram illustrating an example of the operation of the row test circuit 420 according to the first embodiment of the present technology.
  • the row test circuit 420 When the control signal T_ReqY is at a low level, the row test circuit 420 outputs the request ReqYp1 as it is as a request ReqYq1.
  • the row test circuit 420 forcibly outputs a low-level request ReqYq1 indicating that there is a request regardless of the request ReqYp1.
  • FIG. 9 is a circuit diagram illustrating a configuration example of the column test circuit 410 according to the first embodiment of the present technology.
  • nMOS transistors 411 and 412 are arranged for each row.
  • the nMOS transistor 411 supplies a predetermined potential (such as a ground potential) to a signal line that transmits a request for a corresponding column in accordance with a control signal T_ReqLXp from the test control circuit 430.
  • the nMOS transistor 412 supplies a predetermined potential to a signal line that transmits a request for a corresponding column in accordance with a control signal T_ReqHXp from the test control circuit 430.
  • the test control circuit 430 sets one of the control signals T_ReqLXp and T_ReqHXp to the high level and the other to the low level.
  • the control signal T_ReqHXp is controlled to a high level
  • the control signal T_ReqLXp is controlled to a high level.
  • a low-level request ReqLXq1 or a low-level ReqHXq1 is output to the column AER circuit 220.
  • Requests ReqLXq1 and ReqHXq1 are examples of output requests described in the claims.
  • the test control circuit 430 transmits low-level control signals T_ReqLXp and T_ReqHXp.
  • requests ReqLXp1 and ReqHXp1 in the first row of the pixel array unit 300 are output to the column AER circuit 220 as requests ReqLXq1 and ReqHXq1 as they are.
  • the second and subsequent lines are low-level control signals.
  • the column test circuit 410 and the row test circuit 420 forcibly set the potential to the low level even when the signal line for transmitting the request is not at the low level. If a response (such as AckYp1) is sent back at this time, the response is sent back even though the request is not sent, so there is a risk of an unexpected pixel state and a state such as deadlock. is there. For this reason, in the test mode, the test control circuit 430 desirably resets all the pixels. For example, the test control circuit 430 sets the reset state by inputting the high-level bias voltage Vbrst in the AER logic circuit 360 illustrated in FIG.
  • FIG. 10 is a block diagram illustrating a configuration example of the row AER circuit 260 according to the first embodiment of the present technology.
  • the row AER circuit 260 includes a row AER block 270 for each row.
  • the row AER block 270 performs a handshake between the corresponding row, the row arbiter 600, and the state machine 215.
  • FIG. 11 is a circuit diagram illustrating a configuration example of the row AER block 270 according to the first embodiment of the present technology.
  • the row AER block 270 includes a pMOS transistor 271, nMOS transistors 272 and 273, a NOR (negative OR) gate 276, and inverters 274 and 275.
  • the pMOS transistor 271 and the nMOS transistors 272 and 273 are connected in series between the power supply and the ground terminal.
  • a control signal LOAD from the state machine 215 is input to the gates of the pMOS transistor 271 and the nMOS transistor 272.
  • This control signal LOAD is a signal for instructing reading of the detection result of the address event.
  • xCHIP_ACK obtained by inverting the response CHIP_ACK from the state machine 215 is input to the gate of the nMOS transistor 273.
  • the NOR gate 276 outputs a negative logical sum of two input values to the row arbiter 600 as a request ReqYa1.
  • the response CHIP_ACK from the state machine 215 is input to one of the input terminals of the NOR gate 276.
  • the other input terminal of the NOR gate 276 is connected to a connection point between the pMOS transistor 271 and the nMOS transistor 272 and a signal line for transmitting the request ReqYq1 from the row test circuit 420.
  • the inverter 275 inverts the response AckYa1 from the row arbiter 600 and outputs it to the inverter 274.
  • the inverter 274 inverts the signal from the inverter 275 and outputs it as a response AckYp1 to the row test circuit 420.
  • the row AER block 270 when the low level request ReqYq1 is input, the row AER block 270 outputs the low level request ReqYa1 if the response CHIP_ACK is high level. Further, the row AER block 270 delays the high-level response AckYa1 and outputs it as the response AckYp1.
  • FIG. 12 is a block diagram illustrating a configuration example of the column AER circuit 220 according to the first embodiment of the present technology.
  • the column AER circuit 220 includes a column AER block 221 for each column.
  • the column AER block 221 performs handshaking between the corresponding column, the state machine 215, and the column arbiter 213.
  • FIG. 13 is a block diagram illustrating a configuration example of the column AER block 221 according to the first embodiment of the present technology.
  • the column AER block 221 includes an H-side column AER block 222, an L-side column AER block 223, and an OR (logical sum) gate 224.
  • the H side column AER block 222 performs handshake when a low level request ReqHXq1 is input.
  • the H side column AER block 222 outputs a signal obtained by delaying the high level response AckHXa1 to the OR gate 224.
  • the L side column AER block 223 performs handshake when a low level request ReqLXq1 is input.
  • the L side column AER block 223 outputs a signal obtained by delaying the high level response AckLXa1 to the OR gate 224.
  • the low-level request from the pixel array unit 300 is inverted by the H-side column AER block 222 and the L-side column AER block 223.
  • the configurations of the H side column AER block 222 and the L side column AER block 223 are the same as the row AER block 270 illustrated in FIG. Note that the configuration of the AER blocks in these rows and columns is not limited to the circuit illustrated in FIG. 12 as long as handshaking can be performed.
  • the OR gate 224 outputs a logical sum of signals from the H side column AER block 222 and the L side column AER block 223 as a response AckXp1.
  • FIG. 14 is a block diagram illustrating a configuration example of the row arbiter 600 according to the first embodiment of the present technology.
  • Arbiter block 610 arbitrates requests from the first line and requests from the second line.
  • the arbiter block 610 performs handshake with the arbiter block 652 and outputs a response to the first or second line based on the arbitration result.
  • the arbiter block 650 arbitrates requests from the third line and requests from the fourth line.
  • the arbiter block 650 performs handshake with the arbiter block 652 and outputs a response to the third or fourth line based on the arbitration result.
  • the arbiter block 651 arbitrates requests from the 5th line and requests from the 6th line.
  • the arbiter block 651 performs handshake with the arbiter block 653, and outputs a response to the fifth or sixth line based on the arbitration result.
  • the arbiter block 652 arbitrates a request from the arbiter block 610 and a request from the arbiter block 650.
  • the arbiter block 652 performs a handshake with the arbiter block 654 and outputs a response to the arbiter block 610 or 650 based on the arbitration result.
  • the arbiter block 653 arbitrates between the request from the arbiter block 651 and the request from the seventh line.
  • the arbiter block 653 performs handshake with the arbiter block 654 and outputs a response to the arbiter block 651 or the seventh line based on the arbitration result.
  • the arbiter block 654 arbitrates between the request from the arbiter block 652 and the request from the arbiter block 653.
  • the arbiter block 654 delays the response to the earlier request by the inverters 601 and 602 and supplies it to the arbiter block 652 or 653.
  • the configuration of the column arbiter 213 is the same as that of the row arbiter 600. Further, the configuration of these arbiters is not limited to the configuration illustrated in the figure as long as requests can be arbitrated.
  • FIG. 15 is a timing chart illustrating an example of a handshake according to the first embodiment of the present technology.
  • the pixel 310 When the response AckYp1 is received, the pixel 310 outputs a low-level request ReqHXp1 when an on event occurs. When an off event occurs, a low-level request ReqLXp1 is output.
  • the column AER block 221 When the request ReqHXp1 is received, the column AER block 221 returns a high-level response AckXp1 if the response CHIP_ACK is high. Upon receipt of the response AckXp1, the pixel 310 generates a low level reset signal xrst and initializes the requests ReqYp1 and ReqHXp1 to a high level.
  • the column AER block 221 outputs a low-level request CHIP_REQ.
  • the state machine 215 transfers the address event detection result to the DSP circuit 120 and returns a low-level response CHIP_ACK.
  • the row AER block 270 initializes the response AckYp1 to the low level if the request ReqYp1 is at the high level.
  • the column AER block 221 initializes the response AckXp1 to the low level if the request ReqHXp1 is at the high level.
  • the pixel 310 When the response AckXp1 is initialized, the pixel 310 initializes the reset signal xrst to high level, and the column AER block 221 initializes the request CHIP_REQ to high level. Further, the state machine 215 initializes the response CHIP_ACK to a high level.
  • FIG. 16 is a flowchart illustrating an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a test is instructed by the mode signal MODE.
  • the test control circuit 430 in the solid-state imaging device 200 controls the column test circuit 410 and the row test circuit 420 to forcibly output requests for all rows and all columns (step S901). Then, the column arbiter 213 and the row arbiter 600 arbitrate these requests (step S902).
  • the state machine 215 transmits a detection signal for each pixel based on the arbitration result (step S903).
  • the test control circuit 430 determines whether there is a failure in the column arbiter 213 and the row arbiter 600 based on these detection signals (step S904). After step S904, the solid-state imaging device 200 stops the operation for the test.
  • the column test circuit 410 and the row test circuit 420 generate a request and supply the request to the arbiter at the time of the test. Whether or not there is a failure can be determined. This makes it possible to determine which one of the pixel and the arbiter is out of order, and therefore, it is possible to specify the fault location in the solid-state imaging device including them.
  • the test control circuit 430 outputs a low-level request by shifting the nMOS transistors 411 and 421 to the ON state during the test.
  • the signal line for transmitting the request and the ground terminal are short-circuited during the test, power consumption may increase.
  • the first modification of the first embodiment differs from the first embodiment in that an increase in power consumption is suppressed by arranging an AND gate instead of the nMOS transistor 411 and the like.
  • FIG. 17 is a circuit diagram showing a configuration example of the row test circuit 420 in the first modification example of the first embodiment of the present technology.
  • the row test circuit 420 according to the modification of the first embodiment is different from the first embodiment in that an AND (logical product) gate 422 is arranged instead of the nMOS transistor 421.
  • the AND gate 422 outputs a logical product of a request (ReqYp1 and the like) from a corresponding row in the pixel array unit 300 and a control signal T_ReqY from the test control circuit 430 to the row AER circuit 260.
  • FIG. 18 is a circuit diagram showing a configuration example of the AND gate 422 in the first modification example of the first embodiment of the present technology.
  • the AND gate 422 includes pMOS transistors 422-1 to 422-3 and nMOS transistors 422-4 to 422-6.
  • the pMOS transistor 422-1 and the nMOS transistors 422-4 and 422-5 are connected in series between the power supply terminal and the ground terminal.
  • the pMOS transistor 422-3 and the nMOS transistor 422-6 are connected in series between the power supply terminal and the ground terminal.
  • the source of the nMOS transistor 422-2 is connected to the power supply terminal.
  • the drain of the nMOS transistor 422-2 is connected to the connection point of the pMOS transistor 422-1 and the nMOS transistor 422-4 and the gate of the pMOS transistor 422-3 and the nMOS transistor 422-6.
  • a request (ReqYp1 or the like) from a corresponding row in the pixel array unit 300 is input to the gates of the nMOS transistor 422-4 and the pMOS transistor 422-2.
  • the control signal T_ReqY from the test control circuit 430 is input to the gates of the pMOS transistor 422-1 and the nMOS transistor 422-5. From the connection point of the pMOS transistor 422-3 and the nMOS transistor 422-6, a request (ReqYq1 etc.) for the corresponding row is output.
  • FIG. 19 is a diagram illustrating an example of the operation of the row test circuit 420 in the first modification example of the first embodiment of the present technology.
  • the row test circuit 420 forcibly outputs the low-level request ReqYq1 regardless of the request ReqYp1.
  • the row test circuit 420 outputs the request ReqYp1 as it is as the request ReqYq1.
  • the nMOS transistor 425 is turned off by the low-level control signal T_ReqY. For this reason, it is not necessary to charge and discharge the signal line and the ground terminal for transmitting a request during the test, and an increase in power consumption can be suppressed as compared with the first embodiment.
  • FIG. 20 is a circuit diagram showing a configuration example of the column test circuit 410 in the first modification example of the first embodiment of the present technology.
  • the column test circuit 410 according to the first modification of the first embodiment is different from the first embodiment in that AND gates 413 and 414 are arranged instead of the nMOS transistors 411 and 412.
  • the circuit configuration of these AND gates 413 and 414 is the same as that of the AND gate 422.
  • the AND gate 422 and the like output the logical product of the request (ReqYp1 and the like) and the control signal T_ReqY. And the ground terminal can be prevented from being short-circuited. Thereby, the increase in power consumption can be suppressed.
  • FIG. 21 is a circuit diagram showing a configuration example of the pixel 310 in the second modification example of the first embodiment of the present technology.
  • the pixel 310 of the second modification example of the first embodiment is different from the first embodiment in that nMOS transistors 321 and 323 are further arranged on the light receiving chip 201 in addition to the photodiode 322. .
  • the circuit scale of the circuit chip 202 can be reduced by the amount of those transistors. Further, by using only N-type transistors in the light receiving chip 201, the number of steps for forming transistors can be reduced as compared with the case where N-type transistors and P-type transistors are mixed. Thereby, the manufacturing cost of the light receiving chip 201 can be reduced.
  • the circuit arranged on each chip is not limited to this configuration.
  • the logarithmic response unit 320 and the buffer 330 can be arranged on the light receiving chip 201 and the others can be arranged on the circuit chip 202.
  • the logarithmic response unit 320, the buffer 330, the differentiation circuit 340, and the comparator 350 can be arranged on the light receiving chip 201, and the others can be arranged on the circuit chip 202.
  • the ground of the light receiving chip 201 and the ground of the circuit chip 202 can be connected without being separated as illustrated in FIG. Similarly, in the configurations illustrated in FIGS. 4 and 23, the ground can be connected.
  • the circuit scale of the circuit chip 202 is increased. Can be reduced.
  • the failure location in the solid-state imaging device 200 is specified by determining which of the pixel or the arbiter has a failure. However, in the first embodiment, the solid-state imaging device 200 cannot further specify the failure location as to which of the plurality of arbiter blocks in the arbiter has a failure.
  • the solid-state imaging device 200 according to the second embodiment is different from the first embodiment in that a request is output to a specific row or column to further specify a failure location.
  • FIG. 25 is a block diagram illustrating a configuration example of the test control circuit 430 according to the second embodiment of the present technology.
  • the test control circuit 430 according to the second embodiment includes a control signal supply unit 433 and a failure determination unit 434.
  • control signal supply unit 433 forcibly outputs a request for all rows and all columns by the control signal.
  • the failure determination unit 434 divides the pixel array unit 300 into a plurality of areas and calculates the address event detection frequency as a statistic for each area. Moreover, the failure determination unit 434 calculates an average value of detection frequencies in each area. Then, the failure determination unit 434 extracts an area whose detection frequency is less than the average value as an area corresponding to the arbiter block having the failure, and supplies the address range of the area to the control signal supply unit 433.
  • the control signal supply unit 433 forcibly outputs a request for the row and column of the area extracted by the failure determination unit 434.
  • the failure determination unit 434 further divides the extracted area into a plurality of areas, and calculates a detection frequency for each area. Then, the failure determination unit 434 extracts an area whose detection frequency is less than the average value, and supplies the address range of the area to the control signal supply unit 433. Thereafter, the failure determination unit 434 and the control signal supply unit 433 repeat the same control to narrow down the area corresponding to the arbiter block having the failure. Then, after narrowing down to the minimum unit area (for example, an area of 2 rows ⁇ 2 columns) where failure detection is possible, the failure determination unit 434 sends a failure signal indicating the arbiter block corresponding to that area to the DSP circuit 120 as a failure location. Output.
  • the minimum unit area for example, an area of 2 rows ⁇ 2 columns
  • arbiters can be classified into fair arbiters and unfair arbiters.
  • the fair arbiter is a circuit that has a signal input at the same time as an internal state and can perform processing preferentially. After the priority processing, the priority of the re-input signal is lowered, and the input is accepted after the processing of other high-priority portions is completed.
  • the unfair arbiter has a quick response because it does not have an internal state for simultaneous input. However, if the request is re-input immediately after the processing is completed, it will be processed regardless of the priority order, so the circuit that can respond at high speed due to manufacturing variations will preferentially process it. .
  • the detection points of the address event are distributed without concentrating on a specific row, column, or pixel.
  • the unfair arbiter there is a possibility that the detection points are concentrated on a specific row or column. When narrowing down the failure locations, it is desirable that the detection locations are not concentrated. Therefore, it is desirable to use a fair arbiter as the column arbiter 213 and the row arbiter 600 of the second embodiment.
  • FIG. 26 is a circuit diagram illustrating a configuration example of the row test circuit 420 according to the second embodiment of the present technology.
  • the row test circuit 420 of the second embodiment is different from that of the first embodiment in that an OR (logical sum) gate 426 and a row decoder 427 are further provided. These OR gate 426 and row decoder 427 are provided for each row.
  • the control signal Y_Ctrl from the test control circuit 430 is input to the row decoders 427 of all rows. This control signal Y_Ctrl is obtained by encoding a row address for outputting a request and a mode signal MODE.
  • the row side decoder 427 decodes the control signal Y_Ctrl.
  • the row decoder 427 generates control signals T_ReqY and EN based on the decoded row address and mode signal MODE, and supplies the control signal T_ReqY to the gate of the nMOS transistor 421 and the control signal EN to the OR gate 426.
  • the OR gate 426 outputs a logical sum of the control signal EN and the corresponding row request (ReqYp1 or the like) to the row AER circuit 260.
  • FIG. 27 is a diagram illustrating an example of the operation of the row-side decoder 427 according to the second embodiment of the present technology.
  • the row side decoder 427 When the mode signal MODE is a value indicating a normal mode (for example, a logical value “0”), the row side decoder 427 outputs low level control signals T_ReqY and EN.
  • the row decoder 427 determines whether or not the decoded row address matches the row address corresponding to itself. .
  • the row decoder 427 If they match, the row decoder 427 outputs a high level control signal T_ReqY and a low level control signal EN. As a result, a low level request is forcibly output from the line. In the case of mismatch, the row decoder 427 outputs a low level control signal T_ReqY and a high level control signal EN. As a result, a high level is forcibly output from the line, and the request is blocked.
  • test control circuit 430 can output only a request for a specific row address and block a request for the remaining row address by the control signal Y_Ctrl. The same applies to the column address.
  • FIG. 28 is a circuit diagram illustrating a configuration example of the column test circuit 410 according to the second embodiment of the present technology.
  • the column test circuit 410 according to the second embodiment is different from the first embodiment in that OR gates 415 and 417 and column side decoders 416 and 418 are further provided for each column.
  • the configuration of the column side decoders 416 and 418 is the same as that of the row side decoder 427. However, the column side decoder 416 decodes the control signal X_CtrlL, and the column side decoder 418 decodes the control signal X_CtrlH. These control signals are obtained by encoding the column address and the mode signal MODE. When outputting the on-event detection signal, the test control circuit 430 outputs a request from a specific column address by the control signal X_CtrlH, and blocks all column address requests by the control signal X_CtrlL.
  • test control circuit 430 when outputting an off-event detection signal, the test control circuit 430 outputs a request from a specific column address by the control signal X_CtrlL, and blocks all column address requests by the control signal X_CtrlH.
  • OR gates 415 and 417 are the same as that of the OR gate 426.
  • FIG. 29 is a diagram for describing a test method according to the second embodiment of the present technology.
  • the vertical axis indicates the address event detection frequency
  • the horizontal axis indicates the address.
  • a in the figure shows an example of the detection result of the area B1
  • b in the figure shows an example of the detection result of the area B2 adjacent to the area B1.
  • C in the same figure shows an example of the detection result of area B3 adjacent to area B2.
  • the failure determination unit 434 calculates the detection frequency of the area B1 as illustrated in a in FIG. Further, the failure determination unit 434 calculates the detection frequencies of the areas B2 and B3 as exemplified in b and c in the figure. Similarly, for each of the areas other than the areas B1 to B3, the detection frequency is calculated for each area.
  • the failure determination unit 434 extracts the area as an area corresponding to the arbiter block having the failure.
  • the control signal supply unit 433 forcibly outputs a request for the row and column of the extracted area B3 and blocks the request for the remaining area.
  • FIG. 30 is a diagram for explaining a method of further dividing the area and narrowing down the failure location in the second embodiment of the present technology.
  • a in the same figure shows an example of the detection result of area B31 among the areas which divided area B3.
  • B in the figure shows an example of the detection result of the area B32 adjacent to the area B31 among the areas obtained by dividing the area B3.
  • C in the figure shows an example of the detection result of any of the areas obtained by dividing the area B32.
  • the failure determination unit 434 calculates the detection frequency of each of the areas B31 and B32 among a plurality of areas obtained by further dividing the extracted area B3, as illustrated in a and b in FIG.
  • the failure determination unit 434 extracts the area as an area corresponding to the arbiter block having the failure.
  • the control signal supply unit 433 forcibly outputs a request for the row and column of the extracted area B32 and blocks the request for the remaining row and column.
  • the failure determination unit 434 calculates the detection frequency of any of a plurality of areas obtained by further dividing the extracted area B32 as illustrated in c in FIG.
  • the solid-state imaging device 200 repeats the processing illustrated in FIGS. 29 and 30 to subdivide the area and narrow down the failure locations.
  • FIG. 31 is a diagram illustrating an example of detection of a failure part according to the second embodiment of the present technology.
  • the detection frequency becomes very small.
  • the failure determination unit 434 determines that there is a failure in the block arbiter corresponding to the area.
  • the test control circuit 430 outputs a request corresponding to a part of all the addresses.
  • the location can be specified.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device that is mounted on any type of mobile body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 32 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an out-of-vehicle information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, a sound image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 12020 can be input with radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle on which the vehicle control system 12000 is mounted.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal corresponding to the amount of received light.
  • the imaging unit 12031 can output an electrical signal as an image, or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared rays.
  • the vehicle interior information detection unit 12040 detects vehicle interior information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the vehicle interior information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver is asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside / outside the vehicle acquired by the vehicle outside information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up traveling based on inter-vehicle distance, vehicle speed maintenance traveling, vehicle collision warning, or vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of automatic driving that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare, such as switching from a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits an output signal of at least one of sound and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 33 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door, and an upper part of a windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the passenger compartment is mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 33 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, an overhead image when the vehicle 12100 is viewed from above is obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • cooperative control for the purpose of autonomous driving or the like autonomously traveling without depending on the operation of the driver can be performed.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object to other three-dimensional objects such as a two-wheeled vehicle, a normal vehicle, a large vehicle, a pedestrian, and a utility pole based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles.
  • the microcomputer 12051 identifies obstacles around the vehicle 12100 as obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is connected via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration or avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the captured images of the imaging units 12101 to 12104. Such pedestrian recognition is, for example, whether or not the user is a pedestrian by performing a pattern matching process on a sequence of feature points indicating the outline of an object and a procedure for extracting feature points in the captured images of the imaging units 12101 to 12104 as infrared cameras. It is carried out by the procedure for determining.
  • the audio image output unit 12052 When the microcomputer 12051 determines that there is a pedestrian in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 has a rectangular contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to be superimposed and displayed.
  • voice image output part 12052 may control the display part 12062 so that the icon etc. which show a pedestrian may be displayed on a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031.
  • this technique can also take the following structures.
  • a solid-state imaging device comprising: a failure determination unit that determines whether or not the arbiter has failed based on the detection signal when the test is instructed.
  • the test circuit includes a transistor that supplies a predetermined potential to a signal line connected to the arbiter when the test is instructed, The solid-state imaging device according to (1), wherein the request is output via the signal line.
  • Different addresses are assigned to each of the plurality of pixels, The solid-state imaging device according to any one of (1) to (3), wherein the test circuit outputs the new request corresponding to a part of the address as the output request.
  • the pixel array section in which the plurality of pixels are arranged is divided into a predetermined number of regions,
  • the arbiter includes an arbiter block for each region,
  • a part of the pixels is disposed on the light receiving chip, The rest of the pixels are arranged on a circuit chip, The solid-state imaging device according to any one of (1) to (5), wherein the light receiving chip is stacked on the circuit chip.
  • a request generation procedure for generating a request for requesting transmission of a predetermined detection signal when a plurality of pixels detect a predetermined event;
  • the request for each of the plurality of pixels is output as an output request.
  • a plurality of new requests are generated and each is output as the output request.
  • a control method for a solid-state imaging device comprising: a failure determination procedure for determining whether or not the arbiter has failed based on the detection signal when the test is instructed.
  • DESCRIPTION OF SYMBOLS 100 Image pick-up device 110 Optical part 120 DSP circuit 130 Display part 140 Operation part 150 Bus 160 Frame memory 170 Memory

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Abstract

リクエストをアービタが調停する固体撮像素子において、故障個所を特定する。　複数の画素は、所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する。テスト回路は、テストが指示されていない場合には複数の画素のそれぞれのリクエストを出力リクエストとして出力し、テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力する。アービタは、出力リクエストを調停する。通信回路は、アービタの調停結果に基づいて前記検出信号を送信する。故障判定部は、テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、輝度の変化量が閾値を超えた旨をアドレスイベントとして検出する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができない。このため、自動運転やウェアラブルデバイスのユーザインターフェースなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、輝度の変化量が閾値を超えた旨をアドレスイベントとしてリアルタイムに検出してリクエストを送信する複数の画素と、それらのリクエストを調停するアービタとを設けた非同期型の固体撮像素子が提案されている（例えば、特許文献１参照。）。このような固体撮像素子の動作をテストする方法としては、例えば、パルス光を照射する変調光源を載置し、そのパルス光の照射時の検出結果を分析するテスト方法が挙げられる。
特表２０１６－５３３１４０号公報
　上述の非同期型のテスト方法では、パルス光の照射時の検出結果を分析することにより、異常のある欠陥画素を特定している。しかしながら、その検出結果は、画素からのリクエストを調停するアービタを経由して出力されるため、欠陥画素が検出されても、画素内の回路とアービタとのいずれで故障が生じたのかを特定することができないという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、リクエストをアービタが調停する固体撮像素子において、故障個所を特定することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する複数の画素と、テストが指示されていない場合には上記複数の画素のそれぞれの上記リクエストを出力リクエストとして出力し、上記テストが指示された場合には新たな複数のリクエストを生成して各々を上記出力リクエストとして出力するテスト回路と、上記出力リクエストを調停するアービタと、上記アービタの調停結果に基づいて上記検出信号を送信する通信回路と、上記テストが指示された場合には上記検出信号に基づいて上記アービタが故障しているか否かを判定する故障判定部とを具備する固体撮像素子、および、その制御方法である。これにより、アービタが故障しているか否かが判定されるという作用をもたらす。
　また、この第１の側面において、上記テスト回路は、上記テストが指示された場合には上記アービタに接続された信号線に所定電位を供給するトランジスタを備え、上記リクエストは、上記信号線を介して出力されてもよい。これにより、所定電位のリクエストが強制的に出力されるという作用をもたらす。
　また、この第１の側面において、上記テスト回路は、上記リクエストと上記テストを指示する制御信号との論理積を上記出力リクエストとして出力する論理積ゲートを備えてもよい。これにより、リクエストを伝送する信号線と接地端子との短絡が防止されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素のそれぞれには、互いに異なるアドレスが割り当てられ、上記テスト回路は、上記アドレスのうち一部に対応する上記新たなリクエストを上記出力リクエストとして出力させてもよい。これにより、アービタ内の故障個所がさらに特定されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素が配列された画素アレイ部は、所定数の領域に分割され、上記アービタは、上記領域ごとにアービタブロックを含み、上記故障判定部は、上記検出信号に基づいて上記アービタブロックのうち故障したアービタブロックを特定してもよい。これにより、アービタ内の故障個所がさらに特定されるという作用をもたらす。
　また、この第１の側面において、上記画素の一部は、受光チップに配置され、上記画素の残りは、回路チップに配置され、上記受光チップは、上記回路チップに積層されてもよい。これにより、チップの面積の増大が抑制されるという作用をもたらす。
　また、本技術の第２の側面は、所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する複数の画素と、テストが指示されていない場合には上記複数の画素のそれぞれの上記リクエストを出力リクエストとして出力し、上記テストが指示された場合には新たな複数のリクエストを生成して各々を上記出力リクエストとして出力するテスト回路と、上記出力リクエストを調停するアービタと、上記アービタの調停結果に基づいて上記検出信号を送信する通信回路と、上記テストが指示された場合には上記検出信号に基づいて上記アービタが故障しているか否かを判定する故障判定部と、上記検出信号に対して所定の処理を実行する信号処理部とを具備する撮像装置である。これにより、アービタが故障しているか否かが判定され、所定の処理が実行されるという作用をもたらす。
　本技術によれば、リクエストをアービタが調停する固体撮像素子において、アービタの故障の有無を判断するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの入出力特性の一例を示すグラフである。 本技術の第１の実施の形態におけるＡＥＲ（Address Event Representation）ロジック回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における行テスト回路の一構成例を示す回路図である。 本技術の第１の実施の形態における行テスト回路の動作の一例を示す図である。 本技術の第１の実施の形態における列テスト回路の一構成例を示す回路図である。 本技術の第１の実施の形態における行ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における行ＡＥＲブロックの一構成例を示す回路図である。 本技術の第１の実施の形態における列ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における列ＡＥＲブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態における行アービタの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における行テスト回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例におけるＡＮＤ（論理積）ゲートの一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例における行テスト回路の動作の一例を示す図である。 本技術の第１の実施の形態の第１の変形例における列テスト回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例におけるバッファまでを受光チップに配置した画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例におけるコンパレータまでを受光チップに配置した画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例におけるグランドを接続した画素の一構成例を示す回路図である。 本技術の第２の実施の形態におけるテスト制御回路の一構成例を示すブロック図である。 本技術の第２の実施の形態における行テスト回路の一構成例を示す回路図である。 本技術の第２の実施の形態における行側デコーダの動作の一例を示す図である。 本技術の第２の実施の形態における列テスト回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるテスト方法を説明するための図である。 本技術の第２の実施の形態におけるエリアをさらに分割して故障個所を絞り込む方法を説明するための図である。 本技術の第２の実施の形態における故障個所の検出例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（テスト時にテスト回路にリクエストを出力させる例）
　２．第２の実施の形態（テスト時に特定のアドレスのリクエストをテスト回路に出力させる例）
　３．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画素毎に、輝度の変化量の絶対値が閾値の絶対値を超えた旨をアドレスイベントとして検出するものである。この固体撮像素子２００は、画素ごとにアドレスイベントの有無を表す検出信号を生成し、ＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、検出信号からなる画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データ、及び、イベントデータをバス１５０を介してフレームメモリ１６０などに出力する。なお、ＤＳＰ回路１２０は、特許請求の範囲に記載の信号処理部の一例である。
　表示部１３０は、画像データ、及び、イベントデータを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、受光チップ２０１と、その受光チップ２０１に積層された回路チップ２０２とを備える。
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、列アービタ２１３、列ＡＥＲ回路２２０、列アドレスエンコーダ２１４、画素アレイ部３００およびステートマシン２１５を備える。また、固体撮像素子２００は、行アドレスエンコーダ２１６、行ＡＥＲ回路２６０、行アービタ６００、列テスト回路４１０、行テスト回路４２０およびテスト制御回路４３０を備える。テスト制御回路４３０は、制御信号供給部４３１および故障判定部４３２を備える。また、画素アレイ部３００には、二次元格子状に複数の画素３１０が配列される。以下、画素アレイ部３００において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
　画素３１０は、光電流に応じた電圧の変化量を示す微分信号を生成し、その信号のレベルと所定の閾値とを比較する。この比較結果は、アドレスイベントの検出結果を示す。ここで、微分信号と比較するための閾値は、互いに異なる２つの閾値を含み、それらのうち大きい方の閾値を上限閾値とし、小さい方の閾値を下限閾値とする。また、アドレスイベントは、オンイベントおよびオフイベントを含み、その検出結果は、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とを含む。オンイベントは、微分信号が上限閾値を超えた際に検出され、オフイベントは、その微分信号が下限閾値を下回った際に検出される。
　画素３１０は、アドレスイベントを検出した際に行テスト回路４２０との間で、リクエストおよび応答の送受信（以下、「ハンドシェイク」と称する。）を行う。ここで、リクエストは、アドレスイベントの検出信号の外部送信をステートマシン２１５に要求する信号である。次に画素３１０は、列テスト回路４１０との間でハンドシェイクを行う。
　列テスト回路４１０は、列ＡＥＲ回路２２０との間でリクエストおよび応答を送受信するものである。この列テスト回路４１０は、テスト制御回路４３０からの制御信号によりテストが指示されていない場合には全行からのリクエストをそのまま列ＡＥＲ回路２２０に出力する。一方、テストが指示された場合に列テスト回路４１０は、全列について新たにリクエストを生成して列ＡＥＲ回路２２０に出力する。また、列テスト回路４１０は、列ＡＥＲ回路２２０からの応答をそのまま画素３１０に出力する。
　行テスト回路４２０は、行ＡＥＲ回路２６０との間でリクエストおよび応答を送受信するものである。この行テスト回路４２０は、テスト制御回路４３０からの制御信号によりテストが指示されていない場合には全行からのリクエストをそのまま行ＡＥＲ回路２６０に出力する。一方、テストが指示された場合に行テスト回路４２０は、全行について新たにリクエストを生成して行ＡＥＲ回路２６０に出力する。また、行テスト回路４２０は、行ＡＥＲ回路２６０からの応答をそのまま画素３１０に出力する。
　なお、列テスト回路４１０および行テスト回路４２０からなる回路は、特許請求の範囲に記載のテスト回路の一例である。
　列アービタ２１３は、列ＡＥＲ回路２２０からのリクエストを調停して調停結果に基づいて応答を列ＡＥＲ回路２２０に送信するものである。
　列ＡＥＲ回路２２０は、列のそれぞれと、列アービタ２１３と、ステートマシン２１５との間で、リクエストおよび応答を送受信（ハンドシェイク）するものである。
　列アドレスエンコーダ２１４は、アドレスイベントの発生した列のアドレスをエンコードしてステートマシン２１５に送信するものである。
　行アドレスエンコーダ２１６は、アドレスイベントの発生した行のアドレスをエンコードしてステートマシン２１５に送信するものである。
　行アービタ６００は、行ＡＥＲ回路２６０からのリクエストを調停して調停結果に基づいて応答を行ＡＥＲ回路２６０に送信するものである。なお、列アービタ２１３および行アービタ６００は、特許請求の範囲に記載のアービタの一例である。
　行ＡＥＲ回路２６０は、行のそれぞれと、行アービタ６００と、ステートマシン２１５との間でリクエストおよび応答を送受信（ハンドシェイク）するものである。
　ステートマシン２１５は、列アービタ２１３および行アービタ６００の調停結果に基づいて検出信号を送信するものである。このステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０からリクエストを受信すると、列アドレスエンコーダ２１４および行アドレスエンコーダ２１６からのデータをデコードして、アドレスイベントの検出されたアドレスを特定する。画素毎のアドレスイベントの検出信号を２次元格子状に配列することにより、画像データが生成される。ステートマシン２１５は、その画像データをＤＳＰ回路１２０および故障判定部４３２に送信する。なお、ステートマシン２１５は、特許請求の範囲に記載の通信回路の一例である。
　制御信号供給部４３１は、モード信号ＭＯＤＥによりテストが指示された場合に、列テスト回路４１０および行テスト回路４２０のそれぞれに制御信号を供給するものである。ここで、モード信号ＭＯＤＥは、固体撮像素子２００のテストを行うテストモードと、テストを行わない通常モードとのいずれかを示す信号である。このモード信号ＭＯＤＥは、ユーザの操作や、所定のアプリケーションの実行により生成される。
　故障判定部４３２は、テストが指示された場合に、ステートマシン２１５からの検出信号に基づいて、列アービタ２１３や行アービタ６００の故障の有無を判定するものである。テストの際には、列テスト回路４１０および行テスト回路４２０により、全行および全列、すなわち全画素についてリクエストが出力される。このため、ステートマシン２１５に故障が無く、列アービタ２１３や行アービタ６００にも故障が無ければ、ステートマシン２１５から全画素の検出信号が送信される。一方、ステートマシン２１５に故障が無く、列アービタ２１３や行アービタ６００に故障がある場合には、一部の画素の検出信号が出力されなくなるおそれがある。このため、故障判定部４３２は、全画素の検出信号が送信されたか否かにより、列アービタ２１３や行アービタ６００の故障の有無を判定することができる。
　また、全画素にパルス光を照射する変調光源を載置し、そのパルス光の照射時の検出結果を分析するテスト方法と組み合わせれば、画素およびアービタのいずれかに故障があるのかを特定することができる。
　あるいは、変調光源を用いずに、後述図４の対数応答部３２０、バッファ３３０や微分回路３４０の後段にテスト信号と前段からの信号とを選択して後段に出力するセレクタを追加してテストを行うこともできる。このテスト方法と組み合わせれば、画素内の各回路とアービタとのいずれに故障があるのかを特定することができる。
　なお、テスト制御回路４３０を固体撮像素子２００内に配置しているが、テスト制御回路４３０内の回路の一部または全てを固体撮像素子２００の外部（ＤＳＰ回路１２０など）に配置することもできる。
　［画素の構成例］
　図４は、本技術の第１の実施の形態における画素３１０の一構成例を示す回路図である。この画素３１０は、対数応答部３２０、バッファ３３０、微分回路３４０、コンパレータ３５０およびＡＥＲロジック回路３６０を備える。
　対数応答部３２０は、ｎＭＯＳ（negative channel MOS）トランジスタ３２１および３２３と、フォトダイオード３２２と、ｐＭＯＳ（positive channel MOS）トランジスタ３２４とを備える。
　フォトダイオード３２２は、入射光に対する光電変換により光電流を生成するものである。ｐＭＯＳトランジスタ３２４およびｎＭＯＳトランジスタ３２３は、電源と接地端子との間において直列に接続される。また、ｎＭＯＳトランジスタ３２１のゲートは、ｐＭＯＳトランジスタ３２４およびｎＭＯＳトランジスタ３２３の接続点に接続され、ソースはフォトダイオード３２２に接続され、ドレインは電源端子に接続される。そして、ｐＭＯＳトランジスタ３２４のゲートには、バイアス電圧Ｖｂｌｏｇが印加される。このような接続により、フォトダイオード３２２に流れる光電流は、対数的に電圧Ｖｐに変換される。
　また、フォトダイオード３２２は受光チップ２０１に配置され、それ以外の回路は、回路チップ２０２に配置される。また、受光チップ２０１のグランドと回路チップ２０２のグランドとは、干渉対策のために互いに分離されている。
　また、バッファ３３０は、電源および接地端子の間において直列に接続されたｐＭＯＳトランジスタ３３１および３３２を備える。接地側のｐＭＯＳトランジスタ３３２のゲートは、対数応答部３２０に接続され、電源側のｐＭＯＳトランジスタ３３１のゲートには、バイアス電圧Ｖｂｓｆが印加される。また、ｐＭＯＳトランジスタ３３１および３３２の接続点は、微分回路３４０に接続される。この接続により、Ｖｐに対するインピーダンス変換が行われる。
　微分回路３４０は、容量３４１および３４３と、ｐＭＯＳトランジスタ３４２および３４４と、ｎＭＯＳトランジスタ３４５とを備える。
　容量３４１の一端は、バッファ３３０に接続され、他端は、容量３４３の一端とｐＭＯＳトランジスタ３４４のゲートとに接続される。ｐＭＯＳトランジスタ３４２のゲートにはリセット信号ｘｒｓｔが入力され、ソースおよびドレインは容量３４３の両端に接続される。ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５は電源と接地端子との間において直列に接続される。また、容量３４３の他端は、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点に接続される。接地側のｎＭＯＳトランジスタ３４５のゲートには、バイアス電圧Ｖｂａが印加され、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点はコンパレータ３５０にも接続される。このような接続により、微分信号が生成されてコンパレータ３５０に出力される。また、微分信号は、リセット信号ｘｒｓｔにより初期化される。
　コンパレータ３５０は、ｐＭＯＳトランジスタ３５１および３５３とｎＭＯＳトランジスタ３５２および３５４とを備える。ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２は、電源と接地端子との間において直列に接続され、ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４も、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３５１および３５３のゲートは、微分回路３４０に接続される。ｎＭＯＳトランジスタ３５２のゲートには、所定の上限閾値Ｖｏｎが印加され、ｎＭＯＳトランジスタ３５４のゲートには、所定の下限閾値Ｖｏｆｆが印加される。
　ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２の接続点は、ＡＥＲロジック回路３６０に接続され、この接続点の電圧が比較結果ＶＣＨとして出力される。ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４の接続点も、ＡＥＲロジック回路３６０に接続され、この接続点の電圧が比較結果ＶＣＬとして出力される。このような接続により、微分信号が上限閾値Ｖｏｎを超えた場合にコンパレータ３５０は、ハイレベルの比較結果ＶＣＨを出力し、微分信号が下限閾値Ｖｏｆｆを下回った場合にローレベルの比較結果ＶＣＬを出力する。この比較結果ＶＣＨは、オンイベントの検出結果を示し、比較結果ＶＣＬは、オフイベントの検出結果を示す。
　なお、コンパレータ３５０は、オンイベントおよびオフイベントの両方を検出しているが、一方のみを検出してもよい。例えば、オンイベントのみを検出する際には、対応するｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２のみが配置される。
　ＡＥＲロジック回路３６０は、比較結果ＶＣＨおよびＶＣＬに基づいてハンドシェイクを行うものである。このＡＥＲロジック回路３６０は、アドレスイベントが生じた場合に行ＡＥＲ回路２６０との間でハンドシェイクを行う。次にＡＥＲロジック回路３６０は、列ＡＥＲ回路２２０との間でハンドシェイクを行い、リセット信号ｘｒｓｔにより微分回路３４０をリセットする。
　図５は、本技術の第１の実施の形態におけるコンパレータ３５０の入出力特性の一例を示すグラフである。同図における縦軸は、コンパレータ３５０の出力信号（ＶＣＨまたはＶＣＬ）のレベルを示し、横軸はコンパレータ３５０の入力信号（微分信号）のレベルを示す。また、実線は、比較結果ＶＣＨの軌跡を示し、一点鎖線は、比較結果ＶＣＬの軌跡を示す。
　輝度に応じた電圧の変化量（すなわち、微分信号）が上限閾値Ｖｏｎを超えると、比較結果ＶＣＨはローレベルからハイレベルに変化してオンイベントが検出される。一方、微分信号が下限閾値Ｖｏｆｆを下回ると、比較結果ＶＣＬはハイレベルからローレベルに変化してオフイベントが検出される。
　［ＡＥＲロジック回路の構成例］
　図６は、本技術の第１の実施の形態におけるＡＥＲロジック回路３６０の一構成例を示すブロック図である。このＡＥＲロジック回路３６０は、ｎＭＯＳトランジスタ３６１乃至３６３、３６５乃至３６８、３７０および３７１と、ｐＭＯＳトランジスタ３６４および３６９と、容量３７２とを備える。
　ｎＭＯＳトランジスタ３６１および３６２は直列に接続される。ｎＭＯＳトランジスタ３６２および３６３のゲートには、比較結果ＶＣＨが入力され、ｎＭＯＳトランジスタ３６１のゲートには応答ＡｃｋＹｐ１が入力される。また、ｎＭＯＳトランジスタ３６２および３６３のソースは接地され、ｎＭＯＳトランジスタ３６１のドレインから列テスト回路４１０へリクエストＲｅｑＨＸｐ１が出力される。ｎＭＯＳトランジスタ３６３のドレインから行テスト回路４２０へリクエストＲｅｑＹｐ１が出力される。
　ｐＭＯＳトランジスタ３６４およびｎＭＯＳトランジスタ３６５は電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３６４のゲートには比較結果ＶＣＬが入力され、ｎＭＯＳトランジスタ３６５のゲートには、バイアス電圧Ｖｂａｅｒが印加される。
　ｎＭＯＳトランジスタ３６６および３６７は直列に接続される。ｎＭＯＳトランジスタ３６７および３６８のゲートは、ｐＭＯＳトランジスタ３６４およびｎＭＯＳトランジスタ３６５の接続点に接続される。ｎＭＯＳトランジスタ３６６のゲートには応答ＡｃｋＹｐ１が入力される。また、ｎＭＯＳトランジスタ３６７および３６８のソースは接地され、ｎＭＯＳトランジスタ３６６のドレインから列テスト回路４１０へリクエストＲｅｑＬＸｐ１が出力される。ｎＭＯＳトランジスタ３６８のドレインから行テスト回路４２０へリクエストＲｅｑＹｐ１が出力される。
　ｐＭＯＳトランジスタ３６９とｎＭＯＳトランジスタ３７０および３７１とは、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３６９のゲートにはバイアス電圧Ｖｂｒｓｔが印加される。ｎＭＯＳトランジスタ３７０のゲートには応答ＡｃｋＹｐ１が入力され、ｎＭＯＳトランジスタ３７１のゲートには応答ＡｃｋＸｐ１が入力される。容量３７２の一端は、電源に接続され、他端は、ｐＭＯＳトランジスタ３６９およびｎＭＯＳトランジスタ３７０の接続点に接続される。また、ｐＭＯＳトランジスタ３６９およびｎＭＯＳトランジスタ３７０の接続点の電圧は、リセット信号ｘｒｓｔとして微分回路３４０へ出力される。
　上述の構成により、ハイレベルの比較結果ＶＣＨが入力される（すなわち、オンイベントが検出される）とＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行テスト回路４２０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＨＸｐ１を列ＡＥＲ回路４１０に送信する。次いで列テスト回路４１０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリセット信号ｘｒｓｔを微分回路３４０に出力する。
　また、ローレベルの比較結果ＶＣＬが入力される（すなわち、オフイベントが検出される）とＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＹｐ１を行テスト回路４２０へ送信する。そして、行テスト回路４２０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＬＸｐ１を列テスト回路４１０に送信する。次いで列テスト回路４１０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリセット信号ｘｒｓｔを微分回路３４０に出力する。
　図７は、本技術の第１の実施の形態における行テスト回路４２０の一構成例を示す回路図である。この行テスト回路４２０には、行ごとにｎＭＯＳトランジスタ４２１が配置される。
　ｎＭＯＳトランジスタ４２１は、テスト制御回路４３０からの制御信号Ｔ_ＲｅｑＹに従って、対応する行のリクエストを伝送する信号線に所定電位を供給するものである。リクエストとして、ローレベルの信号が伝送される場合には、ローレベル（接地電位など）が信号線に供給される。
　テストが指示された場合にテスト制御回路４３０は、ハイレベルの制御信号Ｔ_ＲｅｑＹを送信する。これにより、画素アレイ部３００の１行目のリクエストＲｅｑＹｐ１に関わらず、信号線は強制的にローレベルに制御され、ローレベルのリクエストＲｅｑＹｑ１が行ＡＥＲ回路２６０に出力される。２行目以降についても同様である。なお、リクエストＲｅｑＹｐ１は、特許請求の範囲に記載の出力リクエストの一例である。
　一方、テストが指示されていない場合にテスト制御回路４３０は、ローレベルの制御信号Ｔ_ＲｅｑＹを送信する。これにより、画素アレイ部３００の１行目のリクエストＲｅｑＹｐ１がそのままリクエストＲｅｑＹｑ１として行ＡＥＲ回路２６０に出力される。２行目以降についても同様である。
　また、行ＡＥＲ回路２６０からの１行目の応答ＡｃｋＹｐ１は、そのまま画素アレイ部３００に供給される。２行目以降についても同様である。
　図８は、本技術の第１の実施の形態における行テスト回路４２０の動作の一例を示す図である。制御信号Ｔ_ＲｅｑＹがローレベルである場合に行テスト回路４２０は、リクエストＲｅｑＹｐ１をそのままリクエストＲｅｑＹｑ１としてスルー出力する。
　一方、制御信号Ｔ_ＲｅｑＹがハイレベルである場合に行テスト回路４２０は、リクエストＲｅｑＹｐ１に関わらず、リクエスト有りを示すローレベルのリクエストＲｅｑＹｑ１を強制的に出力する。
　［列テスト回路の構成例］
　図９は、本技術の第１の実施の形態における列テスト回路４１０の一構成例を示す回路図である。この列テスト回路４１０には、行ごとにｎＭＯＳトランジスタ４１１および４１２が配置される。
　ｎＭＯＳトランジスタ４１１は、テスト制御回路４３０からの制御信号Ｔ_ＲｅｑＬＸｐに従って、対応する列のリクエストを伝送する信号線に所定電位（接地電位など）を供給するものである。ｎＭＯＳトランジスタ４１２は、テスト制御回路４３０からの制御信号Ｔ_ＲｅｑＨＸｐに従って、対応する列のリクエストを伝送する信号線に所定電位を供給するものである。
　テストが指示された場合にテスト制御回路４３０は、制御信号Ｔ_ＲｅｑＬＸｐおよびＴ_ＲｅｑＨＸｐの一方をハイレベルに、他方をローレベルにする。オンイベントの検出信号を出力させる場合には制御信号Ｔ_ＲｅｑＨＸｐがハイレベルに制御され、オフイベントの検出信号を出力させる場合には制御信号Ｔ_ＲｅｑＬＸｐがハイレベルに制御される。これらの制御信号により、ローレベルのリクエストＲｅｑＬＸｑ１、または、ローレベルのＲｅｑＨＸｑ１が列ＡＥＲ回路２２０に出力される。２行目以降についても同様である。なお、リクエストＲｅｑＬＸｑ１およびＲｅｑＨＸｑ１は、特許請求の範囲に記載の出力リクエストの一例である。
　一方、テストが指示されていない場合にテスト制御回路４３０は、ローレベルの制御信号Ｔ_ＲｅｑＬＸｐおよびＴ_ＲｅｑＨＸｐを送信する。これにより、画素アレイ部３００の１行目のリクエストＲｅｑＬＸｐ１およびＲｅｑＨＸｐ１がそのままリクエストＲｅｑＬＸｑ１およびＲｅｑＨＸｑ１として列ＡＥＲ回路２２０に出力される。２行目以降についても同様である。
　なお、上述したように列テスト回路４１０および行テスト回路４２０は、リクエストを伝送する信号線がローレベルでない場合においても強制的に、その電位をローレベルにしている。このときに応答（ＡｃｋＹｐ１など）が返信されると、本来、リクエストが送信されていないにも関わらず、応答が返信されるために想定外の画素状態となり、デッドロックなどの状態になるおそれがある。このため、テストモードにおいて、テスト制御回路４３０は、全画素をリセット状態にすることが望ましい。例えば、テスト制御回路４３０は、図６に例示したＡＥＲロジック回路３６０において、ハイレベルのバイアス電圧Ｖｂｒｓｔを入力することにより、リセット状態にする。
　［行ＡＥＲ回路の構成例］
　図１０は、本技術の第１の実施の形態における行ＡＥＲ回路２６０の一構成例を示すブロック図である。この行ＡＥＲ回路２６０は、行ごとに、行ＡＥＲブロック２７０を備える。行ＡＥＲブロック２７０は、対応する行と行アービタ６００とステートマシン２１５との間でハンドシェイクを行うものである。
　［行ＡＥＲブロックの構成例］
　図１１は、本技術の第１の実施の形態における行ＡＥＲブロック２７０の一構成例を示す回路図である。この行ＡＥＲブロック２７０は、ｐＭＯＳトランジスタ２７１と、ｎＭＯＳトランジスタ２７２および２７３と、ＮＯＲ（否定論理和）ゲート２７６と、インバータ２７４および２７５とを備える。
　ｐＭＯＳトランジスタ２７１と、ｎＭＯＳトランジスタ２７２および２７３とは、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ２７１およびｎＭＯＳトランジスタ２７２のゲートには、ステートマシン２１５からの制御信号ＬＯＡＤが入力される。この制御信号ＬＯＡＤは、アドレスイベントの検出結果の読出しを指示する信号である。また、ｎＭＯＳトランジスタ２７３のゲートには、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫを反転したｘＣＨＩＰ_ＡＣＫが入力される。
　ＮＯＲゲート２７６は、２つの入力値の否定論理和をリクエストＲｅｑＹａ１として行アービタ６００に出力するものである。ＮＯＲゲート２７６の入力端子の一方には、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫが入力される。ＮＯＲゲート２７６の入力端子の他方は、ｐＭＯＳトランジスタ２７１およびｎＭＯＳトランジスタ２７２の接続点と、行テスト回路４２０からのリクエストＲｅｑＹｑ１を伝送する信号線とに接続される。
　インバータ２７５は、行アービタ６００からの応答ＡｃｋＹａ１を反転してインバータ２７４に出力するものである。インバータ２７４は、インバータ２７５からの信号を反転して応答ＡｃｋＹｐ１として、行テスト回路４２０へ出力するものである。
　上述の構成により、行ＡＥＲブロック２７０は、ローレベルのリクエストＲｅｑＹｑ１が入力されると、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ローレベルのリクエストＲｅｑＹａ１を出力する。また、行ＡＥＲブロック２７０は、ハイレベルの応答ＡｃｋＹａ１を遅延させて応答ＡｃｋＹｐ１として出力する。
　［列ＡＥＲ回路の構成例］
　図１２は、本技術の第１の実施の形態における列ＡＥＲ回路２２０の一構成例を示すブロック図である。この列ＡＥＲ回路２２０は、列ごとに列ＡＥＲブロック２２１を備える。列ＡＥＲブロック２２１は、対応する列と、ステートマシン２１５と、列アービタ２１３との間でハンドシェイクを行うものである。
　［列ＡＥＲブロックの構成例］
　図１３は、本技術の第１の実施の形態における列ＡＥＲブロック２２１の一構成例を示すブロック図である。この列ＡＥＲブロック２２１は、Ｈ側列ＡＥＲブロック２２２、Ｌ側列ＡＥＲブロック２２３およびＯＲ（論理和）ゲート２２４を備える。
　Ｈ側列ＡＥＲブロック２２２は、ローレベルのリクエストＲｅｑＨＸｑ１が入力されるとハンドシェイクを行うものである。このＨ側列ＡＥＲブロック２２２は、ハイレベルの応答ＡｃｋＨＸａ１を遅延させた信号をＯＲゲート２２４に出力する。Ｌ側列ＡＥＲブロック２２３は、ローレベルのリクエストＲｅｑＬＸｑ１が入力されるとハンドシェイクを行うものである。このＬ側列ＡＥＲブロック２２３は、ハイレベルの応答ＡｃｋＬＸａ１を遅延させた信号をＯＲゲート２２４に出力する。また、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３により、画素アレイ部３００からのローレベルのリクエストが反転される。これらのＨ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３の構成は、図１１に例示した行ＡＥＲブロック２７０と同様である。なお、これらの行や列のＡＥＲブロックの構成は、ハンドシェイクを行うことができるものであれば、図１２に例示した回路に限定されない。
　ＯＲゲート２２４は、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３からの信号の論理和を応答ＡｃｋＸｐ１として出力するものである。
　［行アービタの構成例］
　図１４は、本技術の第１の実施の形態における行アービタ６００の一構成例を示すブロック図である。この行アービタ６００は、アービタブロック６１０、６５０乃至６５４とインバータ６０１および６０２とを備える。なお、同図は、垂直のイベントドリブンの画素数を７画素とした場合の図である。例えば、垂直のイベントドリブンの画素数が１０００画素であれば、２＾１０段（＝１０２４画素分）までカバーする１０段のアービタが設けられる。
　アービタブロック６１０は、１行目からのリクエストと２行目からのリクエストとを調停するものである。このアービタブロック６１０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を１行目または２行目に出力する。
　アービタブロック６５０は、３行目からのリクエストと４行目からのリクエストとを調停するものである。このアービタブロック６５０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を３行目または４行目に出力する。
　アービタブロック６５１は、５行目からのリクエストと６行目からのリクエストとを調停するものである。このアービタブロック６５１は、アービタブロック６５３との間でハンドシェイクを行い、調停結果に基づいて応答を５行目または６行目に出力する。
　アービタブロック６５２は、アービタブロック６１０からのリクエストとアービタブロック６５０からのリクエストとを調停するものである。このアービタブロック６５２は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６１０または６５０に出力する。
　アービタブロック６５３は、アービタブロック６５１からのリクエストと７行目からのリクエストとを調停するものである。このアービタブロック６５３は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６５１または７行目に出力する。
　アービタブロック６５４は、アービタブロック６５２からのリクエストとアービタブロック６５３からのリクエストとを調停するものである。このアービタブロック６５４は、早い方のリクエストに対する応答をインバータ６０１および６０２で遅延させてアービタブロック６５２または６５３に供給する。
　なお、列アービタ２１３の構成は、行アービタ６００と同様である。また、これらのアービタの構成は、リクエストを調停することができるのであれば、同図に例示した構成に限定されない。
　図１５は、本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。画素３１０がローレベルのリクエストＲｅｑＹｐ１を出力すると、行ＡＥＲブロック２７０は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＹｐ１を返す。
　応答ＡｃｋＹｐ１を受け取ると画素３１０は、オンイベントが生じた場合にはローレベルのリクエストＲｅｑＨＸｐ１を出力する。なお、オフイベントが生じた場合にはローレベルのリクエストＲｅｑＬＸｐ１が出力される。
　リクエストＲｅｑＨＸｐ１を受け取ると列ＡＥＲブロック２２１は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＸｐ１を返す。応答ＡｃｋＸｐ１を受け取ると画素３１０は、ローレベルのリセット信号ｘｒｓｔを生成してリクエストＲｅｑＹｐ１およびＲｅｑＨＸｐ１とをハイレベルに初期化する。
　また、応答ＡｃｋＸｐ１を出力すると、列ＡＥＲブロック２２１は、ローレベルのリクエストＣＨＩＰ_ＲＥＱを出力する。リクエストＣＨＩＰ_ＲＥＱを受け取るとステートマシン２１５は、アドレスイベントの検出結果をＤＳＰ回路１２０に転送し、ローレベルの応答ＣＨＩＰ_ＡＣＫを返す。
　応答ＣＨＩＰ_ＡＣＫを受け取ると行ＡＥＲブロック２７０は、リクエストＲｅｑＹｐ１がハイレベルであれば、応答ＡｃｋＹｐ１をローレベルに初期化する。また、応答ＣＨＩＰ_ＡＣＫを受け取ると列ＡＥＲブロック２２１は、リクエストＲｅｑＨＸｐ１がハイレベルであれば、応答ＡｃｋＸｐ１をローレベルに初期化する。
　応答ＡｃｋＸｐ１が初期化されると画素３１０は、リセット信号ｘｒｓｔをハイレベルに初期化し、列ＡＥＲブロック２２１は、リクエストＣＨＩＰ_ＲＥＱをハイレベルに初期化する。また、ステートマシン２１５は、応答ＣＨＩＰ_ＡＣＫをハイレベルに初期化する。
　［固体撮像素子の動作例］
　図１６は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、モード信号ＭＯＤＥによりテストが指示されたときに開始される。
　固体撮像素子２００内のテスト制御回路４３０は、列テスト回路４１０および行テスト回路４２０を制御して全行および全列についてリクエストを強制的に出力させる（ステップＳ９０１）。そして、列アービタ２１３および行アービタ６００は、それらのリクエストを調停する（ステップＳ９０２）。
　ステートマシン２１５は、調停結果に基づいて画素毎に検出信号を送信する（ステップＳ９０３）。テスト制御回路４３０は、それらの検出信号に基づいて列アービタ２１３および行アービタ６００の故障の有無を判定する（ステップＳ９０４）。ステップＳ９０４の後に、固体撮像素子２００は、テストのための動作を停止する。
　このように、本技術の第１の実施の形態によれば、テスト時に列テスト回路４１０および行テスト回路４２０がリクエストを生成してアービタに供給するため、アービタによるリクエストの調停結果から、そのアービタの故障の有無を判定することができる。これにより、画素およびアービタのいずれが故障しているかを判断することができるため、それらを含む固体撮像素子内の故障個所を特定することができる。
　［第１の変形例］
　上述の第１の実施の形態では、テスト制御回路４３０は、テスト時にｎＭＯＳトランジスタ４１１および４２１をオン状態に移行させることによりローレベルのリクエストを出力させていた。しかし、この構成では、リクエストを伝送する信号線と接地端子とがテスト時に短絡されるため、消費電力が増大するおそれがある。この第１の実施の形態の第１の変形例は、ｎＭＯＳトランジスタ４１１等の代わりにＡＮＤゲートを配置して消費電力の増大を抑制した点において第１の実施の形態と異なる。
　図１７は、本技術の第１の実施の形態の第１の変形例における行テスト回路４２０の一構成例を示す回路図である。この第１の実施の形態の変形例の行テスト回路４２０は、ｎＭＯＳトランジスタ４２１の代わりにＡＮＤ（論理積）ゲート４２２が配置される点において第１の実施の形態と異なる。
　ＡＮＤゲート４２２は、画素アレイ部３００内の対応する行からのリクエスト（ＲｅｑＹｐ１など）とテスト制御回路４３０からの制御信号Ｔ_ＲｅｑＹとの論理積を行ＡＥＲ回路２６０へ出力するものである。
　図１８は、本技術の第１の実施の形態の第１の変形例におけるＡＮＤゲート４２２の一構成例を示す回路図である。このＡＮＤゲート４２２は、ｐＭＯＳトランジスタ４２２－１乃至４２２－３と、ｎＭＯＳトランジスタ４２２－４乃至４２２－６とを備える。ｐＭＯＳトランジスタ４２２－１とｎＭＯＳトランジスタ４２２－４および４２２－５とは、電源端子と接地端子との間に直列に接続される。また、ｐＭＯＳトランジスタ４２２－３とｎＭＯＳトランジスタ４２２－６とは、電源端子と接地端子との間に直列に接続される。ｎＭＯＳトランジスタ４２２－２のソースは、電源端子に接続される。ｎＭＯＳトランジスタ４２２－２のドレインは、ｐＭＯＳトランジスタ４２２－１およびｎＭＯＳトランジスタ４２２－４の接続点とｐＭＯＳトランジスタ４２２－３およびｎＭＯＳトランジスタ４２２－６のゲートとに接続される。
　また、ｎＭＯＳトランジスタ４２２－４およびｐＭＯＳトランジスタ４２２－２のゲートには、画素アレイ部３００内の対応する行からのリクエスト（ＲｅｑＹｐ１など）が入力される。ｐＭＯＳトランジスタ４２２－１およびｎＭＯＳトランジスタ４２２－５のゲートには、テスト制御回路４３０からの制御信号Ｔ_ＲｅｑＹが入力される。ｐＭＯＳトランジスタ４２２－３およびｎＭＯＳトランジスタ４２２－６の接続点からは、対応する行のリクエスト（ＲｅｑＹｑ１など）が出力される。
　図１９は、本技術の第１の実施の形態の第１の変形例における行テスト回路４２０の動作の一例を示す図である。制御信号Ｔ_ＲｅｑＹがローレベルである場合に行テスト回路４２０は、リクエストＲｅｑＹｐ１に関わらず、ローレベルのリクエストＲｅｑＹｑ１を強制的に出力する。
　一方、制御信号Ｔ_ＲｅｑＹがハイレベルである場合に行テスト回路４２０は、リクエストＲｅｑＹｐ１をそのままリクエストＲｅｑＹｑ１としてスルー出力する。
　図１８および図１９に例示したように、テスト時には、ローレベルの制御信号Ｔ_ＲｅｑＹによりｎＭＯＳトランジスタ４２５がオフ状態となる。このため、テスト時にリクエストを伝送する信号線と接地端子を充放電する必要が無くなり、第１の実施の形態と比較して消費電力の増大を抑制することができる。
　図２０は、本技術の第１の実施の形態の第１の変形例における列テスト回路４１０の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の列テスト回路４１０は、ｎＭＯＳトランジスタ４１１および４１２の代わりにＡＮＤゲート４１３および４１４が配置される点において第１の実施の形態と異なる。これらのＡＮＤゲート４１３および４１４の回路構成は、ＡＮＤゲート４２２と同様である。
　このように、本技術の第１の実施の形態の第１の変形例では、リクエスト（ＲｅｑＹｐ１など）と制御信号Ｔ_ＲｅｑＹとの論理積をＡＮＤゲート４２２等が出力するため、リクエストを伝送する信号線と接地端子との短絡を防止することができる。これにより、消費電力の増大を抑制することができる。
　［第２の変形例］
　上述の第１の実施の形態では、フォトダイオード３２２以外の素子を回路チップ２０２に配置していたが、画素数の増大に伴って、回路チップ２０２内の回路の回路規模が増大するおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、ｎＭＯＳトランジスタ３２１および３２３を受光チップ２０１に設けた点において第１の実施の形態と異なる。
　図２１は、本技術の第１の実施の形態の第２の変形例における画素３１０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例の画素３１０は、受光チップ２０１に、フォトダイオード３２２に加えて、ｎＭＯＳトランジスタ３２１および３２３がさらに配置される点において第１の実施の形態と異なる。
　ｎＭＯＳトランジスタ３２１および３２３を受光チップ２０１に配置することにより、それらのトランジスタの分、回路チップ２０２の回路規模を削減することができる。また、受光チップ２０１内のトランジスタをＮ型のみにすることにより、Ｎ型トランジスタおよびＰ型トランジスタを混在させる場合と比較して、トランジスタを形成する際の工程数を削減することができる。これにより、受光チップ２０１の製造コストを削減することができる。
　なお、対数応答部３２０の一部を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置しているが、それぞれのチップへ配置する回路は、この構成に限定されない。例えば、図２２に例示するように対数応答部３２０およびバッファ３３０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、図２３に例示するように対数応答部３２０、バッファ３３０、微分回路３４０およびコンパレータ３５０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。
　また、図２１に例示した積層構造において、図２４に例示するように受光チップ２０１のグランドと回路チップ２０２のグランドとを分離せずに接続することもできる。図４および図２３に例示した構成においても同様に、グランドを接続することができる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、フォトダイオード３２２に加えて、ｎＭＯＳトランジスタ３２１および３２３も受光チップ２０１に配置したため、回路チップ２０２の回路規模を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、画素およびアービタのいずれに故障があるかを判断して固体撮像素子２００内の故障個所を特定していた。しかし、第１の実施の形態では、固体撮像素子２００は、アービタ内の複数のアービタブロックのいずれに故障があるかについて故障個所をさらに特定することができなかった。この第２の実施の形態の固体撮像素子２００は、特定の行または列にリクエストを出力させて故障個所をさらに特定する点において第１の実施の形態と異なる。
　図２５は、本技術の第２の実施の形態におけるテスト制御回路４３０の一構成例を示すブロック図である。この第２の実施の形態のテスト制御回路４３０は、制御信号供給部４３３および故障判定部４３４を備える。
　制御信号供給部４３３は、テストが指示されると、制御信号により全行および全列について強制的にリクエストを出力させる。
　一方、故障判定部４３４は、テストが指示されると、画素アレイ部３００を複数のエリアに分割し、エリアごとにアドレスイベントの検出頻度を統計量として算出する。また、故障判定部４３４は、各エリアの検出頻度の平均値を算出する。そして、故障判定部４３４は、検出頻度が平均値未満のエリアを、故障のあるアービタブロックに対応するエリアとして抽出し、そのエリアのアドレス範囲を制御信号供給部４３３に供給する。
　制御信号供給部４３３は、故障判定部４３４により抽出されたエリアの行および列について強制的にリクエストを出力させる。
　そして、故障判定部４３４は、抽出したエリアを複数のエリアにさらに分割し、エリアごとに検出頻度を算出する。そして、故障判定部４３４は、検出頻度が平均値未満のエリアを抽出し、そのエリアのアドレス範囲を制御信号供給部４３３に供給する。以降、故障判定部４３４および制御信号供給部４３３は、同様の制御を繰り返して故障のあるアービタブロックに対応するエリアを絞り込んでゆく。そして、故障検出可能な最小単位のエリア（例えば、２行×２列のエリア）まで絞り込むと、故障判定部４３４は、そのエリアに対応するアービタブロックを故障個所として示す故障信号をＤＳＰ回路１２０に出力する。
　ここでアービタは、フェアアービタとアンフェアアービタとに分類することができる。フェアアービタは、同時刻に入力された信号を内部ステートとして持ち、優先的に処理をすることができる回路である。優先処理された後は再入力の信号の優先度が下がり、他の優先度の高い個所の処理が終わった後に入力を受け付けるようになる。一方でアンフェアアービタは、同時入力の内部ステートを持たないため応答は早い。しかし、処理が終わった後、すぐにリクエストが再入力されると優先順位いかんにかかわらず処理しようとするため、製造ばらつきなどにより高速に応答可能となった回路が優先的に処理をしてしまう。このため、フェアアービタでは、全画素についてリクエストを出力させた際に、アドレスイベントの検出個所が特定の行、列や画素に集中せずに分散される。一方、アンフェアアービタでは、特定の行や列に検出箇所が集中するおそれがある。故障個所を絞り込む際には、検出箇所が集中しない方が望ましいため、第２の実施の形態の列アービタ２１３および行アービタ６００として、フェアアービタを用いることが望ましい。
　図２６は、本技術の第２の実施の形態における行テスト回路４２０の一構成例を示す回路図である。この第２の実施の形態の行テスト回路４２０は、ＯＲ（論理和）ゲート４２６および行側デコーダ４２７をさらに備える点において第１の実施の形態と異なる。これらのＯＲゲート４２６および行側デコーダ４２７は、行ごとに設けられる。また、全行の行側デコーダ４２７には、テスト制御回路４３０からの制御信号Ｙ＿Ｃｔｒｌが入力される。この制御信号Ｙ＿Ｃｔｒｌは、リクエストを出力させる行アドレスと、モード信号ＭＯＤＥとを符号化したものである。
　行側デコーダ４２７は、制御信号Ｙ＿Ｃｔｒｌを復号するものである。この行側デコーダ４２７は、復号した行アドレスおよびモード信号ＭＯＤＥに基づいて制御信号Ｔ_ＲｅｑＹおよびＥＮを生成し、制御信号Ｔ_ＲｅｑＹをｎＭＯＳトランジスタ４２１のゲートへ、制御信号ＥＮをＯＲゲート４２６へ供給する。
　ＯＲゲート４２６は、制御信号ＥＮと、対応する行のリクエスト（ＲｅｑＹｐ１など）との論理和を行ＡＥＲ回路２６０へ出力するものである。
　図２７は、本技術の第２の実施の形態における行側デコーダ４２７の動作の一例を示す図である。モード信号ＭＯＤＥが通常モードを示す値（例えば、論理値「０」）の場合、行側デコーダ４２７は、ローレベルの制御信号Ｔ_ＲｅｑＹおよびＥＮを出力する。
　一方、モード信号ＭＯＤＥがテストモードを示す値（例えば、論理値「１」）の場合、行側デコーダ４２７は、復号した行アドレスが、自身に対応する行アドレスに一致するか否かを判断する。
　一致する場合に行側デコーダ４２７は、ハイレベルの制御信号Ｔ_ＲｅｑＹと、ローレベルの制御信号ＥＮとを出力する。これにより、その行から強制的にローレベルのリクエストが出力される。また、不一致の場合に行側デコーダ４２７は、ローレベルの制御信号Ｔ_ＲｅｑＹと、ハイレベルの制御信号ＥＮとを出力する。これにより、その行から強制的にハイレベルが出力され、リクエストが遮断される。
　このようにテスト制御回路４３０は、制御信号Ｙ＿Ｃｔｒｌにより、特定の行アドレスのリクエストのみを出力させ、残りの行アドレスのリクエストを遮断させることができる。列アドレスについても同様である。
　図２８は、本技術の第２の実施の形態における列テスト回路４１０の一構成例を示す回路図である。この第２の実施の形態の列テスト回路４１０は、ＯＲゲート４１５および４１７と、列側デコーダ４１６および４１８とを列ごとにさらに備える点において第１の実施の形態と異なる。
　列側デコーダ４１６および４１８との構成は、行側デコーダ４２７と同様である。ただし、列側デコーダ４１６は、制御信号Ｘ＿ＣｔｒｌＬを復号し、列側デコーダ４１８は、制御信号Ｘ＿ＣｔｒｌＨを復号する。これらの制御信号は、列アドレスおよびモード信号ＭＯＤＥを符号化したものである。オンイベントの検出信号を出力させる場合にテスト制御回路４３０は、制御信号Ｘ＿ＣｔｒｌＨにより特定の列アドレスからリクエストを出力させ、制御信号Ｘ＿ＣｔｒｌＬにより全ての列アドレスのリクエストを遮断させる。一方、オフイベントの検出信号を出力させる場合にテスト制御回路４３０は、制御信号Ｘ＿ＣｔｒｌＬにより特定の列アドレスからリクエストを出力させ、制御信号Ｘ＿ＣｔｒｌＨにより全ての列アドレスのリクエストを遮断させる。
　ＯＲゲート４１５および４１７の構成は、ＯＲゲート４２６と同様である。
　図２９は、本技術の第２の実施の形態におけるテスト方法を説明するための図である。同図における縦軸は、アドレスイベントの検出頻度を示し、横軸は、アドレスを示す。同図におけるａは、エリアＢ１の検出結果の一例を示し、同図におけるｂは、エリアＢ１に隣接するエリアＢ２の検出結果の一例を示す。同図におけるｃは、エリアＢ２に隣接するエリアＢ３の検出結果の一例を示す。
　故障判定部４３４は、テストが指示されると、同図におけるａに例示するようにエリアＢ１の検出頻度を算出する。また、故障判定部４３４は、同図におけるｂおよびｃに例示するようにエリアＢ２およびＢ３の検出頻度を算出する。エリアＢ１乃至Ｂ３以外のエリアのそれぞれについても同様にエリアごとに検出頻度が算出される。
　ここで、エリアＢ３の検出頻度が、全アドレスの平均値よりも低いものとする。この場合に故障判定部４３４は、そのエリアを、故障のあるアービタブロックに対応するエリアとして抽出する。制御信号供給部４３３は、抽出されたエリアＢ３の行および列について強制的にリクエストを出力させ、残りのエリアについてはリクエストを遮断させる。
　図３０は、本技術の第２の実施の形態におけるエリアをさらに分割して故障個所を絞り込む方法を説明するための図である。同図におけるａは、エリアＢ３を分割したエリアのうちエリアＢ３１の検出結果の一例を示す。同図におけるｂは、エリアＢ３を分割したエリアのうちエリアＢ３１に隣接するエリアＢ３２の検出結果の一例を示す。同図におけるｃは、エリアＢ３２を分割したエリアのいずれかの検出結果の一例を示す。
　故障判定部４３４は、同図におけるａおよびｂに例示するように、抽出したエリアＢ３をさらに分割した複数のエリアのうちエリアＢ３１およびＢ３２のそれぞれの検出頻度を算出する。
　ここで、エリアＢ３２の検出頻度が、平均値よりも低いものとする。この場合に故障判定部４３４は、そのエリアを、故障のあるアービタブロックに対応するエリアとして抽出する。制御信号供給部４３３は、抽出されたエリアＢ３２の行および列について強制的にリクエストを出力させ、残りの行および列についてリクエストを遮断させる。
　故障判定部４３４は、同図におけるｃに例示するように、抽出したエリアＢ３２をさらに分割した複数のエリアのいずれかの検出頻度を算出する。固体撮像素子２００は、図２９および図３０に例示した処理を繰り返し、エリアを細分化して故障個所を絞り込んでゆく。
　図３１は、本技術の第２の実施の形態における故障個所の検出例を示す図である。エリアＢ３２を細分化したエリアの一部において、検出頻度が非常に小さくなる。故障判定部４３４は、そのエリアに対応するブロックアービタについて故障があると判定する。
　このように、本技術の第２の実施の形態によれば、テスト制御回路４３０は、全アドレスのうち一部に対応するリクエストを出力させるため、リクエストを出力させるアドレスを絞り込んでアービタ内の故障個所を特定することができる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３３は、撮像部１２０３１の設置位置の例を示す図である。
　図３３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、その故障個所を特定することができるため、システムの安全性や信頼性を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する複数の画素と、
　テストが指示されていない場合には前記複数の画素のそれぞれの前記リクエストを出力リクエストとして出力し、前記テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力するテスト回路と、
　前記出力リクエストを調停するアービタと、
　前記アービタの調停結果に基づいて前記検出信号を送信する通信回路と、
　前記テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する故障判定部と
を具備する固体撮像素子。
（２）前記テスト回路は、前記テストが指示された場合には前記アービタに接続された信号線に所定電位を供給するトランジスタを備え、
　前記リクエストは、前記信号線を介して出力される
前記（１）記載の固体撮像素子。
（３）前記テスト回路は、前記リクエストと前記テストを指示する制御信号との論理積を前記出力リクエストとして出力する論理積ゲートを備える
前記（１）記載の固体撮像素子。
（４）前記複数の画素のそれぞれには、互いに異なるアドレスが割り当てられ、
　前記テスト回路は、前記アドレスのうち一部に対応する前記新たなリクエストを前記出力リクエストとして出力させる
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記複数の画素が配列された画素アレイ部は、所定数の領域に分割され、
　前記アービタは、前記領域ごとにアービタブロックを含み、
　前記故障判定部は、前記検出信号に基づいて前記アービタブロックのうち故障したアービタブロックを特定する
前記（４）記載の固体撮像素子。
（６）前記画素の一部は、受光チップに配置され、
　前記画素の残りは、回路チップに配置され、
　前記受光チップは、前記回路チップに積層される
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する複数の画素と、
　テストが指示されていない場合には前記複数の画素のそれぞれの前記リクエストを出力リクエストとして出力し、前記テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力するテスト回路と、
　前記出力リクエストを調停するアービタと、
　前記アービタの調停結果に基づいて前記検出信号を送信する通信回路と、
　前記テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する故障判定部と、
　前記検出信号に対して所定の処理を実行する信号処理部と
を具備する撮像装置。
（８）複数の画素が所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成するリクエスト生成手順と、
　テストが指示されていない場合には前記複数の画素のそれぞれの前記リクエストを出力リクエストとして出力し、前記テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力するテスト手順と、
　前記出力リクエストを調停する調停手順と、
　前記アービタの調停結果に基づいて前記検出信号を送信する通信手順と、
　前記テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する故障判定手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１３　列アービタ
　２１４　列アドレスエンコーダ
　２１５　ステートマシン
　２１６　行アドレスエンコーダ
　２２０　列ＡＥＲ回路
　２２１　列ＡＥＲブロック
　２２２　Ｈ側列ＡＥＲブロック
　２２３　Ｌ側列ＡＥＲブロック
　２２４、４１５、４１７、４２６　ＯＲ（論理和）ゲート
　２６０　行ＡＥＲ回路
　２７０　行ＡＥＲブロック
　２７１、３２４、３３１、３３２、３４２、３４４、３５１、３５３、３６４、３６９、４２２－１、４２２－２、４２２－３　ｐＭＯＳトランジスタ
　２７２、２７３、３２１、３２３、３４５、３５２、３５４、３６１～３６３、３６５～３６８、３７０、３７１、４１１、４１２、４２１、４２２－４、４２２－５、４２２－６　ｎＭＯＳトランジスタ
　２７４、２７５、６０１、６０２　インバータ
　２７６　ＮＯＲ（否定論理和）ゲート
　３００　画素アレイ部
　３１０　画素
　３２０　対数応答部
　３２２　フォトダイオード
　３３０　バッファ
　３４０　微分回路
　３４１、３４３、３７２　容量
　３５０　コンパレータ
　３６０　ＡＥＲロジック回路
　４１０　列テスト回路
　４１３、４１４、４２２　ＡＮＤ（論理積）ゲート
　４１６、４１８　列側デコーダ
　４２０　行テスト回路　４２７　行側デコーダ
　４３０　テスト制御回路
　４３１、４３３　制御信号供給部
　４３２、４３４　故障判定部
　６００　行アービタ
　６１０、６５０～６５４　アービタブロック
　１２０３１　撮像部

Claims (8)

  1. 　所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する複数の画素と、
    　テストが指示されていない場合には前記複数の画素のそれぞれの前記リクエストを出力リクエストとして出力し、前記テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力するテスト回路と、
    　前記出力リクエストを調停するアービタと、
    　前記アービタの調停結果に基づいて前記検出信号を送信する通信回路と、
    　前記テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する故障判定部と
    を具備する固体撮像素子。
  2. 　前記テスト回路は、前記テストが指示された場合には前記アービタに接続された信号線に所定電位を供給するトランジスタを備え、
    　前記リクエストは、前記信号線を介して出力される
    請求項１記載の固体撮像素子。
  3. 　前記テスト回路は、前記リクエストと前記テストを指示する制御信号との論理積を前記出力リクエストとして出力する論理積ゲートを備える
    請求項１記載の固体撮像素子。
  4. 　前記複数の画素のそれぞれには、互いに異なるアドレスが割り当てられ、
    　前記テスト回路は、前記アドレスのうち一部に対応する前記新たなリクエストを前記出力リクエストとして出力させる
    請求項１記載の固体撮像素子。
  5. 　前記複数の画素が配列された画素アレイ部は、所定数の領域に分割され、
    　前記アービタは、前記領域ごとにアービタブロックを含み、
    　前記故障判定部は、前記検出信号に基づいて前記アービタブロックのうち故障したアービタブロックを特定する
    請求項４記載の固体撮像素子。
  6. 　前記画素の一部は、受光チップに配置され、
    　前記画素の残りは、回路チップに配置され、
    　前記受光チップは、前記回路チップに積層される
    請求項１記載の固体撮像素子。
  7. 　所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成する複数の画素と、
    　テストが指示されていない場合には前記複数の画素のそれぞれの前記リクエストを出力リクエストとして出力し、前記テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力するテスト回路と、
    　前記出力リクエストを調停するアービタと、
    　前記アービタの調停結果に基づいて前記検出信号を送信する通信回路と、
    　前記テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する故障判定部と、
    　前記検出信号に対して所定の処理を実行する信号処理部と
    を具備する撮像装置。
  8. 　複数の画素が所定のイベントを検出した場合には所定の検出信号の送信を要求するリクエストを生成するリクエスト生成手順と、
    　テストが指示されていない場合には前記複数の画素のそれぞれの前記リクエストを出力リクエストとして出力し、前記テストが指示された場合には新たな複数のリクエストを生成して各々を前記出力リクエストとして出力するテスト手順と、
    　前記出力リクエストを調停する調停手順と、
    　前記アービタの調停結果に基づいて前記検出信号を送信する通信手順と、
    　前記テストが指示された場合には前記検出信号に基づいて前記アービタが故障しているか否かを判定する故障判定手順と
    を具備する固体撮像素子の制御方法。
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