WO2019181443A1 - シリコンウェーハの製造方法 - Google Patents

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正彬 大関
健作 五十嵐
阿部　達夫
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    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Definitions

  • the present invention relates to a method for manufacturing a silicon wafer.
  • a silicon wafer as a substrate is required to have both a suppression of finer surface defects and a high level of flatness.
  • a silicon wafer is manufactured by slicing a single crystal ingot pulled up by, for example, the Czochralski (CZ) method, and then performing multistage polishing after grinding such as lapping. (See Patent Document 1).
  • the wafer polishing process is very important for both surface defect suppression and flatness.
  • a surface defect such as a scratch may be produced in the polishing process, and this defect may have a depth of 1 ⁇ m or more depending on polishing conditions.
  • the flatness is impaired by the non-uniformity of the pressure distribution applied to the wafer during polishing.
  • polishing of a silicon wafer is performed in multiple stages.
  • the multistage here refers to a polishing process using different polishing cloths or roughness of abrasive grains.
  • a silicon wafer is processed by two or more polishing steps, and a soft polishing cloth and fine abrasive grains are used as the number of steps increases.
  • polishing process becomes shallow by performing multistage grinding
  • the number of steps in the polishing step is small. This is because local maximum and minimum points appear in the radial allowance distribution in each polishing step, which leads to deterioration of, for example, SFQR (Light Front Last Squares Range). Since the position of the maximum / minimum differs depending on the polishing conditions, the more the maximum / minimum points appear in the radial direction as the polishing process is repeated, the flatness is impaired.
  • SFQR Light Front Last Squares Range
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing a silicon wafer that can suppress an increase in surface defects and improve flatness while reducing the polishing step. .
  • the present invention provides a method for producing a silicon wafer having a dry etching step between a rough polishing step and a final polishing step, In the dry etching step, the silicon wafer after the rough polishing step is dry etched at an etching rate of 0.3 ⁇ m / min or less.
  • Such a silicon wafer manufacturing method can suppress an increase in surface defects and improve flatness while reducing the polishing process.
  • the rough polishing step before the dry etching step is a double-side polishing step.
  • the finish polishing step after the dry etching step is a single-side polishing step.
  • polishing cloth having higher hardness than the polishing cloth used in the finish polishing step.
  • the silicon wafer manufacturing method of the present invention can suppress an increase in surface defects and improve flatness while reducing the polishing process.
  • FIG. It is a flowchart which shows an example of the manufacturing method of the conventional silicon wafer.
  • the present inventors have focused on replacing any polishing process other than the first rough polishing process and the final finish polishing process with etching, particularly dry etching, in multi-stage polishing of a silicon wafer.
  • the present inventors have found that, within a predetermined etching rate range, it is possible to suppress an increase in surface defects and improve flatness while reducing the polishing process, and to improve the present invention. Completed.
  • the present invention is a method for manufacturing a silicon wafer having a dry etching step between a rough polishing step and a final polishing step, wherein the silicon wafer after the rough polishing step is 0.3 ⁇ m in the dry etching step.
  • This is a method for manufacturing a silicon wafer that is dry-etched at an etching rate of less than / min.
  • FIG. 1 is a flowchart showing an example of a method for producing a silicon wafer according to the present invention. For example, after slicing a single crystal ingot pulled up by the CZ method, lapping and grinding are performed, and then a silicon wafer is manufactured through a rough polishing process, a dry etching process, and a final polishing process described below.
  • the crystal pulling step, slicing step, lapping, and grinding step are not particularly limited, and a conventionally known method can be used.
  • a rough polishing step is provided before the dry etching step, particularly to improve long wavelength roughness.
  • a rough polishing process is performed on the wafer after the grinding process in order to mirror the front and back surfaces.
  • double-side polishing may be performed once or a plurality of times, and single-side polishing may be performed once or a plurality of times. From the viewpoint of productivity, it is preferable to perform double-side polishing (double-side simultaneous polishing). If this polishing is not performed, the long wavelength roughness will deteriorate.
  • This rough polishing step and the finish polishing step described below can be performed according to a conventional polishing method using a resin pad and a polishing slurry containing abrasive grains, and the abrasive contains colloidal silica as an abrasive grain and an alkali. It can be.
  • ⁇ Dry etching process> in order to remove defects generated in the double-side polishing step (rough polishing step) without deteriorating flatness, the wafer after the rough polishing step is washed and dried, and then dry etching is performed.
  • the method of washing and drying is not particularly limited, and may be performed by a conventionally known method.
  • etching There are two types of etching: wet etching using acid or alkali and dry etching using plasma gas.
  • wet etching has a high selectivity and makes defects large.
  • dry etching since dry etching is strong isotropic, it is suitable for removing the surface uniformly without increasing defects, and therefore dry etching is used in the present invention.
  • the allowance for dry etching depends on the defect depth depending on the conditions of the double-side polishing step (rough polishing step), but it is sufficient to remove 0.5 ⁇ m or more. Dry etching is performed only on the wafer surface using plasma gas. From the viewpoint of flatness, it is preferable not to supply plasma only to a local area on the wafer surface, but to supply plasma uniformly over the entire wafer surface.
  • the dry etching method is not particularly limited, and for example, O 2 gas and CF 4 gas can be supplied at flow rates of 100 and 500 sccm, respectively.
  • the chamber pressure during dry etching is 40 Pa and the output is 500 W, which can be performed at room temperature.
  • “normal temperature” means an ambient temperature in a normal state, and is usually in the range of 15 to 30 ° C., typically 25 ° C.
  • the etching rate needs to be 0.3 ⁇ m / min or less.
  • the etching rate is faster than 0.3 ⁇ m / min, plasma damage to the wafer surface increases, ion damage is deeply introduced, and micro-roughness deteriorates, so that a lot of machining allowance is required thereafter. End up.
  • the etching rate is preferably 0.1 ⁇ m / min or more. If it is this range, a silicon wafer can be etched efficiently.
  • the finish polishing step can be a single-side polishing step. In this final polishing step, it is preferable to use a resin pad and abrasive grains that are softer than the polishing step before dry etching.
  • “hardness” in the present invention means Shore A hardness.
  • the silicon wafer manufacturing method of the present invention is as described above, an increase in LLS defects can be suppressed and an improvement in flatness can be achieved while reducing the polishing step.
  • Example 1 Comparative Examples 1 to 4
  • a flow (Comparative Example 1) is assumed in which a three-stage polishing process (two rough polishing processes and one final polishing process) is performed on a wafer (diameter: 300 mm) after the grinding process. Then, the effect of replacing the second rough polishing step with a dry etching step was verified.
  • Polishing allowance was 5 ⁇ m, 1 ⁇ m, and 10 nm in order.
  • a flow that does not simply perform the second rough polishing step is a comparative example 2
  • a flow that introduces a dry etching step instead of the second rough polishing step and removes 1 ⁇ m is a comparative example 3, 4 and examples 1 to 3. It was.
  • Comparative Examples 3 and 4 and Examples 1 to 3 have different dry etching rates. In both Examples and Comparative Examples, the rough polishing step was performed by double-side polishing, and the final polishing step was performed by single-side polishing.
  • a resin pad was used as the polishing cloth, and a slurry obtained by adding ammonia and a water-soluble polymer to colloidal silica was used, and the rotation speed of the surface plate and the polishing head was 30 rpm. .
  • the flatness and defect evaluation of each silicon wafer after the final polishing process were performed.
  • the flatness is evaluated by measuring SFQRmax, which is the maximum value of SFQR, using KLA Tencor's WaferSight, and the defect evaluation is measuring the number of LLS defects using SP3, manufactured by KLA Tencor. It was done by doing.
  • the machining allowance shape in the rough polishing process 2 of Comparative Example 1 and the dry etching process of Example 1 was measured and evaluated using WaferSight manufactured by KLA Tencor. The results are shown in FIG.
  • the machining allowance shape is disturbed in the rough polishing step 2 of Comparative Example 1, and the flatness is impaired in this step, whereas in the dry etching step in Example 1, It was shown that the machining allowance shape was flat, and the deterioration of flatness was minimized.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

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Abstract

本発明は、粗研磨工程と仕上げ研磨工程との間にドライエッチング工程を有するシリコンウェーハの製造方法であって、前記ドライエッチング工程において、前記粗研磨工程後のシリコンウェーハを、０．３μｍ／ｍｉｎ以下のエッチングレートでドライエッチングすることを特徴とするシリコンウェーハの製造方法である。これにより、研磨工程を削減しつつも表面欠陥の増加を抑制し、フラットネスを改善できるシリコンウェーハの製造方法が提供される。

Description

シリコンウェーハの製造方法
　本発明は、シリコンウェーハの製造方法に関する。
　シリコンを用いた半導体デバイスは微細化が進むにつれ、基板となるシリコンウェーハにはより微細な表面欠陥の抑制とフラットネスの高い次元での両立が求められている。図５に示したように、一般的に、シリコンウェーハは例えばチョクラルスキー（ＣＺ）法により引き上げられた単結晶インゴットをスライスした後、ラッピング等の研削の後、多段研磨を行うことで作製される（特許文献１参照）。
　表面欠陥の抑制も平坦性もウェーハ研磨工程が非常に重要となる。例えば研磨工程ではスクラッチ等の表面欠陥を作製してしまうことがあり、この欠陥は研磨条件によっては１μｍ以上の深さを有することもある。また、平坦性は研磨時のウェーハにかかる圧力分布の不均一性により損なわれることが知られている。
　一般的にシリコンウェーハの研磨は多段で行われる。ここで言う多段とは、異なる研磨布や砥粒の粗さを用いた研磨工程を指す。一般的にシリコンウェーハは２段以上の研磨工程により加工され、段数が進むにつれ軟質な研磨布、きめ細かい砥粒が用いられる。また、多段研磨を行うことでその研磨工程で導入される欠陥の深さも浅くなっていく。
　この多段研磨工程では、
「任意の研磨工程で導入される欠陥の最大深さ＜その後の研磨工程の総取り代」
という不等式を満足しなければ、任意の研磨工程で導入された欠陥が残存してしまう。例えば２段研磨を想定した場合、１段目で導入される欠陥の最大深さが１００ｎｍであれば、２段目の研磨取り代は１００ｎｍ以上にしなければならない。３段研磨を想定した場合、１段目で導入される欠陥の最大深さが１００ｎｍ、２段目で導入される欠陥の最大深さが１０ｎｍであるとしたら、２段目と３段目の合計取り代は１００ｎｍ以上で、かつ、３段目の合計取り代が１０ｎｍ以上である必要がある。このように、多段研磨にはＬＬＳ（Ｌｏｃａｌｉｚｅｄ　ｌｉｇｈｔ　ｓｃａｔｔｅｒｓ）悪化を防ぐための取り代的要請が存在する。
　一方、フラットネスの観点で研磨工程を考察すると、研磨工程の段数は少ない方が好ましい。なぜなら、各研磨工程でそれぞれ径方向の取り代分布において極大、極小点が現れ、それが例えばＳＦＱＲ（Ｓｉｇｈｔ　Ｆｒｏｎｔ　Ｌｅａｓｔ　Ｓｑｕａｒｅｓ　Ｒａｎｇｅ）の悪化につながってしまう。研磨条件によって極大極小の位置が異なるため、研磨工程を重ねるほど径方向に多くの極大極小点が現れてしまい、フラットネスが損なわれる。
特開２００８－２０５１４７号公報
　フラットネス改善のためには研磨工程を少なくすることが望ましいが、研磨工程を減らすと取り代が足りなくなってしまい前研磨工程で発生させた欠陥が最終研磨工程を経ても残存し表面欠陥（ＬＬＳ欠陥）が増加してしまう。
　本発明は、上記問題を解決するためになされたものであり、研磨工程を削減しつつも表面欠陥の増加を抑制し、フラットネスを改善できるシリコンウェーハの製造方法を提供することを目的とする。
　上記課題を達成するために、本発明では、粗研磨工程と仕上げ研磨工程との間にドライエッチング工程を有するシリコンウェーハの製造方法であって、
　前記ドライエッチング工程において、前記粗研磨工程後のシリコンウェーハを、０．３μｍ／ｍｉｎ以下のエッチングレートでドライエッチングすることを特徴とするシリコンウェーハの製造方法を提供する。
　このようなシリコンウェーハの製造方法であれば、研磨工程を削減しつつも表面欠陥の増加を抑制し、フラットネスを改善できる。
　また、このとき、前記ドライエッチング工程を行う前の前記粗研磨工程が、両面研磨工程であることが好ましい。
　また、前記ドライエッチング工程を行った後の前記仕上げ研磨工程が、片面研磨工程であることが好ましい。
　さらに、前記粗研磨工程において、前記仕上げ研磨工程で用いる研磨布よりも高い硬度を有する研磨布を用いることが好ましい。
　上記のような条件で、シリコンウェーハを製造することで、より表面欠陥の増加を抑制し、フラットネスを改善することができる。
　以上のように、本発明のシリコンウェーハの製造方法であれば、研磨工程を削減しつつも表面欠陥の増加を抑制し、フラットネスを改善できる。
本発明のシリコンウェーハの製造方法の一例を示すフロー図である。 実施例及び比較例を説明するためのフロー図である。 実施例及び比較例における、シリコンウェーハの平坦性と表面欠陥を比較したグラフである。 比較例１の粗研磨工程２及び実施例１のドライエッチング工程での取り代形状を示すグラフである。 従来のシリコンウェーハの製造方法の一例を示すフロー図である。
　上述のように、研磨工程を削減しつつも表面欠陥の増加を抑制し、フラットネスを改善できるシリコンウェーハの製造方法の開発が求められていた。
　表面欠陥を増加させることなく研磨工程を削減するために、研磨を行わずになおかつ前工程で発生させた欠陥を除去しなければならない。そこで、本発明者等は、シリコンウェーハの多段研磨において、１段目の粗研磨工程及び最終仕上げ研磨工程以外の任意の研磨工程をエッチング、特にはドライエッチングに置き換えることに着目した。
　しかしながら、ドライエッチングのレートが速いと表面へのプラズマダメージが増加し、イオンダメージが深く導入され、また、マイクロラフネスが悪化するなどしてその後多くの研磨取り代が必要となってしまう。そこで、本発明者等は鋭意検討を重ねた結果、所定のエッチングレートの範囲であれば、研磨工程を削減しつつも表面欠陥の増加を抑制し、フラットネスを改善できることを見出し、本発明を完成させた。
　即ち、本発明は、粗研磨工程と仕上げ研磨工程との間にドライエッチング工程を有するシリコンウェーハの製造方法であって、前記ドライエッチング工程において、前記粗研磨工程後のシリコンウェーハを、０．３μｍ／ｍｉｎ以下のエッチングレートでドライエッチングするシリコンウェーハの製造方法である。
　以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
［シリコンウェーハの製造方法］
　本発明シリコンウェーハの製造方法について、図を参照して説明する。図１は、本発明のシリコンウェーハの製造方法の一例を示すフロー図である。
　例えばＣＺ法により引き上げられた単結晶インゴットをスライスした後、ラップ、研削がされ、その後、以下で説明する粗研磨工程、ドライエッチング工程、及び仕上げ研磨工程を経てシリコンウェーハが製造される。結晶引き上げ工程、スライス工程及び、ラップ、研削工程は特に限定されず、従来公知の方法を用いることができる。
＜粗研磨工程＞
　ドライエッチングには粗さの改善能力がないため、本発明においては、ドライエッチング工程の前に粗研磨工程を設け特に長波長の粗さを改善する。
　研削工程後のウェーハに対し、表裏面を鏡面化するために粗研磨工程を行う。表裏面の鏡面化は両面研磨を１回ないし複数回行ってもよいし、片面研磨を表裏１回ないし複数回行ってもよい。生産性の観点から両面研磨（両面同時研磨）を行うことが好ましい。この研磨を行わないと長波長の粗さが悪化してしまう。
　この粗研磨工程及び以下で説明する仕上げ研磨工程は、樹脂パッドと砥粒を含む研磨スラリーとを用いる従来の研磨方法に従って行うことができ、研磨剤は、砥粒としてのコロイダルシリカ、アルカリを含むものとすることができる。
＜ドライエッチング工程＞
　次に、フラットネスを悪化させることなく両面研磨工程（粗研磨工程）で生じた欠陥を除去するため、粗研磨工程後のウェーハを洗浄、乾燥したのちドライエッチングを行う。洗浄、乾燥の方法は特に限定されず、従来公知の方法で行えばよい。
　エッチングには酸やアルカリを用いるウェットエッチングとプラズマガスを用いるドライエッチングの２種類あるが、ウェットエッチングでは選択性が大きく、欠陥を巨大化させてしまう。一方、ドライエッチングは等方性が強いため、欠陥を大きくすることなく均一に表面を除去することに向いているため、本発明においてはドライエッチングを用いる。
　本来二次研磨（２段目の粗研磨）で除去すべき取り代をドライエッチングにより除去することで、その前工程（粗研磨工程）で発生した欠陥の除去ができる。ドライエッチングは砥粒やパッドによるウェーハ表面への接触がない加工方法のため、原理的に１００ｎｍを超えるような深い欠陥は発生しない。
　ドライエッチングの取り代は両面研磨工程（粗研磨工程）の条件による欠陥深さによるが、０．５μｍ以上除去することで十分である。ドライエッチングはプラズマガスを用いウェーハの表面のみに行う。フラットネスの観点から、ウェーハ表面の局所的な領域にのみプラズマを供給するのではなく、ウェーハ全面にプラズマを供給し均一に供給することが好ましい。ドライエッチングの方法は特に限定されないが、例えば、Ｏ２ガス、ＣＦ４ガスをそれぞれ１００、５００ｓｃｃｍの流量で供給して行うことができる。また、ドライエッチング中のチャンバー圧力は４０Ｐａ、出力は５００Ｗとし、常温で行うことができる。なお、本発明において「常温」とは、通常の状態における周囲温度を意味し、通常１５～３０℃の範囲の温度であり、典型的には２５℃である。
　本発明のシリコンウェーハの製造方法のドライエッチング工程において、エッチングレートは０．３μｍ／ｍｉｎ以下とする必要がある。エッチングレートが０．３μｍ／ｍｉｎより速い場合、ウェーハ表面へのプラズマダメージが増加し、イオンダメージが深く導入され、また、マイクロラフネスが悪化するなどしてその後多くの研磨取り代が必要となってしまう。一方で、エッチングレートは０．１μｍ／ｍｉｎ以上であることが好ましい。この範囲であれば、効率よくシリコンウェーハのエッチングを行うことができる。
＜仕上げ研磨工程＞
　ドライエッチングにはマイクロラフネスを除去する能力はなく、また研磨ほどではないが表面に浅い欠陥（微小欠陥）を作ってしまう。したがって、最後に、マイクロラフネスや微小欠陥を除去するために再度研磨（仕上げ研磨）を行う。仕上げ研磨工程は、片面研磨工程とすることができる。この仕上げ研磨工程ではドライエッチング前の研磨工程より硬度の柔らかい樹脂パッドと砥粒を用いて行うことが好ましい。ここで、本発明において「硬度」とはショアＡ硬度を意味する。
　上記のような本発明のシリコンウェーハの製造方法であれば、研磨工程を削減しつつもＬＬＳ欠陥の増加を抑制し、フラットネスの改善を達成することができる。
　以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１～３、比較例１～４）
　図２に示したように、研削工程後のウェーハ（直径：３００ｍｍ）に対し、３段の研磨工程（粗研磨工程２段及び仕上げ研磨工程１段）を行うフロー（比較例１）を想定し、その２段目の粗研磨工程をドライエッチング工程に置き換えることの効果を検証した。
　研磨取り代は順に５μｍ、１μｍ、１０ｎｍとした。単純に２段目の粗研磨工程を行わないフローを比較例２、２段目の粗研磨工程の代わりにドライエッチング工程を導入し１μｍ除去するフローを比較例３，４及び実施例１～３とした。下表１に示したように、比較例３，４及び実施例１～３はドライエッチングレートが異なっている。なお、実施例及び比較例共に、粗研磨工程は両面研磨で行い、仕上げ研磨工程は片面研磨で行った。
　また、各研磨工程において、研磨布には樹脂パッドを用い、研磨スラリーにはコロイダルシリカにアンモニアと水溶性高分子ポリマーが添加されたものを用い、定盤及び研磨ヘッドの回転数は３０ｒｐｍとした。
　エッチングレート以外のドライエッチング条件は下記に示す通りである。
チャンバー圧力　　　　　　　　　　　４０Ｐａ
チャンバー温度　　　　　　　　　　　常温
出力　　　　　　　　　　　　　　　　５００Ｗ
Ｏ２ガス流量　　　　　　　　　　　　１００ｓｃｃｍ
ＣＦ４ガス流量　　　　　　　　　　　５００ｓｃｃｍ
Figure JPOXMLDOC01-appb-T000001
　仕上げ研磨工程後の各シリコンウェーハの平坦性及び欠陥評価を行った。平坦性の評価としては、ＫＬＡテンコール社製のＷａｆｅｒＳｉｇｈｔを用いてＳＦＱＲの最大値であるＳＦＱＲｍａｘを測定することにより行い、欠陥評価としては、ＫＬＡテンコール社製のＳＰ３を用いてＬＬＳ欠陥の個数を測定することにより行った。
　また、比較例１の粗研磨工程２及び実施例１のドライエッチング工程における取り代形状をＫＬＡテンコール社製のＷａｆｅｒＳｉｇｈｔを用いて測定して評価した。結果を図４に示した。
　実施例１～３及び比較例１～４におけるＳＦＱＲｍａｘ及びＬＬＳ欠陥数の結果を図３に示した。なお、ＳＦＱＲｍａｘ及びＬＬＳ欠陥数は、一般の方法である比較例１を１００として相対表示した。比較例２ではＳＦＱＲｍａｘが改善していた。これは粗研磨工程２での悪化分がなくなったためであると考えられる。一方ＬＬＳ欠陥は比較例１に比べて大幅に悪化していた。これは粗研磨工程１で作った欠陥を仕上げ研磨工程３の取り代だけでは除去できなかったことが原因と考えられる。比較例３，４ではドライエッチングを用いて十分なエッチングを行っているにもかかわらずＬＬＳ欠陥は増加してしまった。これはエッチングレートが速いことによるプラズマダメージが原因と考えられる。一方、エッチングレートを０．３μｍ／ｍｉｎ以下に抑えた実施例１～３ではＬＬＳ欠陥の増加は見られず、また研磨工程を削減しているのでＳＦＱＲｍａｘも良好であった。
　また、図４に示したように、比較例１の粗研磨工程２では取り代形状が乱れており、この工程において平坦性が損なわれていたのに対し、実施例１におけるドライエッチング工程では、取り代形状が平坦であり、平坦性の悪化を最小限にとどめていたことが示された。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
 

Claims (4)

  1. 　粗研磨工程と仕上げ研磨工程との間にドライエッチング工程を有するシリコンウェーハの製造方法であって、
    　前記ドライエッチング工程において、前記粗研磨工程後のシリコンウェーハを、０．３μｍ／ｍｉｎ以下のエッチングレートでドライエッチングすることを特徴とするシリコンウェーハの製造方法。
  2. 　前記ドライエッチング工程を行う前の前記粗研磨工程が、両面研磨工程であることを特徴とする請求項１に記載のシリコンウェーハの製造方法。
  3. 　前記ドライエッチング工程を行った後の前記仕上げ研磨工程が、片面研磨工程であることを特徴とする請求項１又は請求項２に記載のシリコンウェーハの製造方法。
  4. 　前記粗研磨工程において、前記仕上げ研磨工程で用いる研磨布よりも高い硬度を有する研磨布を用いることを特徴とする請求項１から請求項３のいずれか一項に記載のシリコンウェーハの製造方法。
PCT/JP2019/008192 2018-03-22 2019-03-01 シリコンウェーハの製造方法 WO2019181443A1 (ja)

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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044154A (ja) * 1999-08-04 2001-02-16 Mitsubishi Materials Silicon Corp 半導体ウェーハの製造方法
JP2002176013A (ja) * 2000-12-06 2002-06-21 Sumitomo Metal Ind Ltd 半導体基板の平坦化方法
JP2002329690A (ja) * 2001-04-27 2002-11-15 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの製造方法
JP2004235478A (ja) * 2003-01-30 2004-08-19 Sumitomo Mitsubishi Silicon Corp 貼り合わせｓｏｉ基板およびその製造方法
JP2005123483A (ja) * 2003-10-17 2005-05-12 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハのプラズマエッチング方法
JP2011167819A (ja) * 2010-02-19 2011-09-01 Shin Etsu Handotai Co Ltd 研磨ヘッド及び研磨装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044154A (ja) * 1999-08-04 2001-02-16 Mitsubishi Materials Silicon Corp 半導体ウェーハの製造方法
JP2002176013A (ja) * 2000-12-06 2002-06-21 Sumitomo Metal Ind Ltd 半導体基板の平坦化方法
JP2002329690A (ja) * 2001-04-27 2002-11-15 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの製造方法
JP2004235478A (ja) * 2003-01-30 2004-08-19 Sumitomo Mitsubishi Silicon Corp 貼り合わせｓｏｉ基板およびその製造方法
JP2005123483A (ja) * 2003-10-17 2005-05-12 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハのプラズマエッチング方法
JP2011167819A (ja) * 2010-02-19 2011-09-01 Shin Etsu Handotai Co Ltd 研磨ヘッド及び研磨装置

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