WO2019145814A1 - 記憶装置、半導体装置、および電子機器 - Google Patents

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山崎舜平
加藤清
熱海知昭
長塚修平
國武寛司
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株式会社半導体エネルギー研究所
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    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Definitions

  • One embodiment of the present invention relates to a memory device.
  • the present invention relates to a memory device that can function by utilizing semiconductor characteristics.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including an integrated circuit, an electronic component including a chip in a package, and an electronic device including an integrated circuit are examples of a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in the present specification and the like relates to an object, a method, or a method of manufacturing.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • DRAM Dynamic Random Access Memory
  • a storage device also referred to as a memory
  • Patent Document 1 and Non-Patent Document 1 show an example in which a transistor using an oxide semiconductor (also referred to as an oxide semiconductor transistor or an OS transistor) is applied to a memory cell of a DRAM.
  • an oxide semiconductor transistor Since an oxide semiconductor transistor has extremely small leakage current (off current) in an off state, memory content can be held for a long time by applying the oxide semiconductor transistor to a memory cell of a DRAM. That is, a DRAM with low refresh frequency and low power consumption can be manufactured.
  • the oxide semiconductor transistor is a thin film transistor and can be stacked. For example, by forming a peripheral circuit using a Si transistor formed on a single crystal silicon substrate and forming a memory cell using an oxide semiconductor transistor formed thereabove, a chip area can be reduced.
  • oxide semiconductor DRAM in which an oxide semiconductor transistor is applied to a memory cell
  • DOSRAM registered trademark, Dynamic Oxide Semiconductor Random Access Memory, Dosram
  • oxide semiconductors have recently attracted attention as semiconductors applicable to transistors.
  • oxide semiconductors for example, oxides of multicomponent metals such as indium oxide and zinc oxide, as well as oxides of multicomponent metals, are known.
  • oxides of multi-element metals in particular, research on In-Ga-Zn oxide (also referred to as IGZO) has been actively conducted.
  • Non-Patent Documents 2 to 4 a c-axis aligned crystalline (CAAC) structure and an nc (nanocrystalline) structure which are neither single crystal nor amorphous are found in an oxide semiconductor (Non-Patent Documents 2 to 4) reference).
  • Non-Patent Document 2 and Non-Patent Document 3 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, non-patent documents 5 and 6 show that even oxide semiconductors that are less crystalline than the CAAC structure and the nc structure have minute crystals.
  • Non-Patent Document 7 reports that the off-state current of a transistor using an oxide semiconductor is very small, and Non-Patent Document 8 and Non-patent document 9 utilize an extremely small off-current property in LSI and Display has been reported.
  • Yamazaki et al. "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p. Q3012-Q3022 S. Yamazaki, “ECS Transactions”, 2014, volume 64, issue 10, p. 155-164 K. Kato et al. , “Japanese Journal of Applied Physics", 2012, volume 51, p. 021201-1-021201-7 S. Matsuda et al. “2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p. T216-T217 S. Amano et al. , “SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p. 626-629
  • a first circuit is formed using a transistor formed on a semiconductor substrate such as a single crystal silicon substrate and a second circuit is formed using an oxide semiconductor transistor formed thereover, the first circuit is formed. It is possible that the noise due to the operation affects the second circuit, or the noise due to the operation of the second circuit affects the first circuit.
  • One embodiment of the present invention is a memory device in which a memory cell including an oxide semiconductor transistor is stacked over a peripheral circuit formed over a single crystal silicon substrate, and noise due to operation of the peripheral circuit is a memory cell.
  • One of the issues is to reduce the degree to which
  • the first circuit in a semiconductor device in which a second circuit including an oxide semiconductor transistor is stacked over a first circuit formed over a semiconductor substrate, the first circuit operates. It is an object to reduce the degree to which noise due to the second circuit or noise due to the operation of the second circuit affects the first circuit.
  • an object of one embodiment of the present invention is to provide an electronic device including the above-described memory device or the above-described semiconductor device.
  • one form of this invention does not necessarily need to solve all the above-mentioned subjects, as long as it can solve at least one subject.
  • the above description of the problems does not disturb the existence of other problems. Problems other than these are naturally apparent from the description of the specification, claims, drawings, and the like, and it is possible to extract the problems other than these from the descriptions of the specification, claims, drawings, and the like. It is possible.
  • One embodiment of the present invention is a semiconductor device including first to N-th (N is an integer of 2 or more) electrodes and first and second circuits.
  • the first circuit and the second circuit are electrically connected through a plurality of wirings, and the second circuit includes first to Nth regions.
  • the first to Nth regions each have a first transistor, and in the first to Nth regions, a Kth (K is an integer of 1 or more and N or less) region is through the Kth electrode, It has a region overlapping with the first circuit.
  • the Kth electrode functions as a back gate of the first transistor included in the Kth region.
  • any of the first to M (M is an integer of 2 or more) potentials are applied to each of the first to Nth electrodes, and the first to Mth potentials are different from each other. .
  • the first transistor has a metal oxide in the channel formation region.
  • the first transistor overlaps with the layer containing silicon and nitrogen, and the resistivity of the layer is 1 ⁇ 10 10 or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the first circuit includes a second transistor, and the second transistor includes silicon in a channel formation region.
  • One embodiment of the present invention is a memory device including first to N-th (N is an integer of 2 or more) electrodes, a control circuit, and a cell array.
  • the control circuit has a function of controlling the cell array, and the cell array has first to Nth regions.
  • Each of the first to Nth regions has a plurality of memory cells, and each of the memory cells has a first transistor and a capacitor, and Kth (K is 1 or more and N or more) in the first to Nth regions.
  • Kth K is 1 or more and N or more
  • the following integer region) has a region overlapping with the first circuit via the Kth electrode.
  • the Kth electrode functions as a back gate of the first transistor included in the memory cell in the Kth region.
  • any of the first to M (M is an integer of 2 or more) potentials are applied to each of the first to Nth electrodes, and the first to Mth potentials are different from each other. .
  • the first transistor has a metal oxide in the channel formation region.
  • the first transistor overlaps with the layer containing silicon and nitrogen, and the resistivity of the layer is 1 ⁇ 10 10 or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the first circuit includes a second transistor, and the second transistor includes silicon in a channel formation region.
  • One embodiment of the present invention is a memory device including first and second electrodes, a control circuit, and a cell array.
  • the control circuit has a function of controlling the cell array, and the cell array has first and second regions.
  • Each of the first and second regions has a plurality of memory cells, and each of the memory cells has a first transistor and a capacitor, and the first region overlaps with the control circuit through the first electrode.
  • the second region has a region overlapping with the control circuit via the second electrode.
  • the first electrode functions as a back gate of the first transistor included in the memory cell in the first region
  • the second electrode functions as a back gate of the first transistor included in the memory cell in the second region.
  • the potential applied to the first electrode is different from the potential applied to the second electrode.
  • the first transistor has a metal oxide in the channel formation region.
  • the first transistor overlaps with the layer containing silicon and nitrogen, and the resistivity of the layer is 1 ⁇ 10 10 or more and 1 ⁇ 10 15 ⁇ cm or less.
  • control circuit includes a second transistor, and the second transistor includes silicon in a channel formation region.
  • noise due to operation of the peripheral circuit is a memory cell.
  • the degree of influence can be reduced.
  • the first circuit operates in a semiconductor device in which a second circuit including an oxide semiconductor transistor is stacked over a first circuit formed over a semiconductor substrate. It is possible to reduce the extent to which noise due to the second circuit or noise due to the operation of the second circuit affects the first circuit.
  • an electronic device including the above-described storage device or the above-described semiconductor device can be provided.
  • FIG. 2 is a block diagram showing a configuration example of a memory.
  • A Top view showing a configuration example of a memory cell array
  • B A circuit diagram showing a configuration example of a memory cell.
  • A), (B), and (C) are circuit diagrams showing configuration examples of memory cells.
  • the top view which shows the example of the shape of (A) and (B) conductive layer.
  • the top view which shows the example of the shape of (A) and (B) conductive layer.
  • FIG. 7 is a top view showing a positional relationship between a conductive layer and a transistor.
  • the perspective schematic which shows the structural example of memory.
  • FIG. 2 is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 7A to 7C are cross-sectional views showing a structural example of a transistor.
  • A Top view showing a structural example of a transistor, (B), (C) A sectional view showing a structural example of a transistor.
  • A Top view showing a structural example of a transistor, (B), (C) A sectional view showing a structural example of a transistor.
  • FIGS. 2A to 2C are diagrams showing an example of the configuration of an electronic device.
  • FIGS. 6A and 6B show cross sections of transistors.
  • FIGS. 7A and 7B show electrical characteristics of transistors.
  • FIGS. 7A and 7B show electrical characteristics of transistors.
  • FIG. 18 shows a capacitance model of a transistor.
  • FIGS. 7A and 7B show electrical characteristics of transistors.
  • FIGS. 7A and 7B show electrical characteristics of transistors.
  • membrane and the term “layer” can be interchanged with each other.
  • conductive layer to the term “conductive film”.
  • insulating film to the term “insulating layer”.
  • the term indicating the arrangement such as “upper” or “lower” does not limit that the positional relationship between components is “directly on” or “directly below”.
  • the expression "a gate electrode on a gate insulating layer” does not exclude those including other components between the gate insulating layer and the gate electrode.
  • the term “electrically connected” includes the case where they are connected via "something having an electrical function".
  • the “thing having an electrical function” is not particularly limited as long as it can transmit and receive electrical signals between connection targets.
  • “those having some electrical action” include electrodes, wirings, switching elements such as transistors, resistance elements, inductors, capacitance elements, elements having various other functions, and the like.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (the drain terminal, the drain region, or the drain electrode) and the source (the source terminal, the source region, or the source electrode), and the source and drain Current can flow between them.
  • a channel formation region refers to a region through which current mainly flows.
  • the functions of the source and the drain may be switched when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably.
  • an off-state current is a drain current when the transistor is in an off state (also referred to as a non-conduction state or a cutoff state) unless otherwise specified.
  • the voltage Vgs of the gate to the source is lower than the threshold voltage Vth in the n-channel transistor, and the voltage Vgs of the gate to the source is the threshold in the p-channel transistor The state is higher than the voltage Vth. That is, the off current of the n-channel transistor may be a drain current when the voltage Vgs of the gate with respect to the source is lower than the threshold voltage Vth.
  • the drain may be read as a source. That is, the off current may refer to the source current when the transistor is in the off state. Also, in the same meaning as the off current, it may be referred to as a leak current. In addition, in this specification and the like, the off-state current may indicate a current flowing between the source and the drain when the transistor is in the off state.
  • metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors), and the like.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where the metal oxide has at least one of an amplification action, a rectification action, and a switching action, the metal oxide can be called a metal oxide semiconductor. That is, a transistor having a metal oxide in a channel formation region can be referred to as an “oxide semiconductor transistor” or an “OS transistor”. Similarly, the “transistor using an oxide semiconductor” described above is also a transistor including a metal oxide in a channel formation region.
  • metal oxides having nitrogen may also be referred to as metal oxides.
  • a metal oxide having nitrogen may be referred to as metal oxynitride. Details of the metal oxide will be described later.
  • a memory device is a memory device that can function by utilizing semiconductor characteristics, and is also called a memory (hereinafter referred to as a memory).
  • a memory device has a structure in which memory cells using an oxide semiconductor transistor (hereinafter referred to as an OS transistor) are stacked over a peripheral circuit formed over a semiconductor substrate.
  • an OS transistor oxide semiconductor transistor
  • FIG. 1 is a schematic perspective view showing a configuration example of a memory 100 according to an embodiment of the present invention.
  • the memory 100 has a layer 101 and a layer 201, and has a structure in which the layer 201 is stacked above the layer 101.
  • the layer 101 and the layer 201 are each provided with a circuit that can function by utilizing semiconductor characteristics, the layer 101 is provided with a peripheral circuit 110, and the layer 201 is provided with a memory cell array 210 (in FIG. 2, "Memory Cell Array" is provided.
  • the layer 201 also has a conductive layer 50 and a conductive layer 60 below the memory cell array 210.
  • the conductive layer 50 and the conductive layer 60 will be described later.
  • the flow of main signals is indicated by arrows or lines, and power supply lines and the like are omitted.
  • the peripheral circuit 110 includes a row decoder 121, a word line driver circuit 122, a bit line driver circuit 130, a column decoder 131, an output circuit 140, a control logic circuit 150, and a VBG control circuit 160.
  • Peripheral circuit 110 has a function as a control circuit of memory cell array 210.
  • Peripheral circuit 110 is configured using a transistor formed on semiconductor substrate SUB.
  • the semiconductor substrate SUB is not particularly limited as long as it can have a channel formation region of a transistor.
  • a single crystal silicon substrate, a single crystal germanium substrate, a compound semiconductor substrate (such as a SiC substrate or a GaN substrate), or an SOI (Silicon on Insulator) substrate can be used.
  • an SOI substrate oxygen ions were implanted into a mirror-polished wafer and then heated at high temperature to form an oxide layer at a certain depth from the surface and eliminate defects generated in the surface layer.
  • the formed SOI substrate may be used.
  • a transistor formed using a single crystal substrate has a single crystal semiconductor in a channel formation region.
  • a case where a single crystal silicon substrate is used as the semiconductor substrate SUB will be described.
  • a transistor formed over a single crystal silicon substrate is referred to as a Si transistor.
  • the peripheral circuit 110 configured using a Si transistor can operate at high speed.
  • the memory cell array 210 has a plurality of memory cells 211 (denoted as “Memory Cell” in FIG. 2).
  • the memory cell array 210 is configured using an OS transistor. Since the band gap of the oxide semiconductor is 2.5 eV or more, preferably 3.0 eV or more, the OS transistor has small leakage current due to thermal excitation and extremely small off-state current. Note that the off current refers to a current flowing between the source and the drain when the transistor is in the off state.
  • the metal oxide used for the channel formation region of the transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn).
  • an oxide semiconductor an In-M-Zn oxide (element M is, for example, Al, Ga, Y or Sn) is typical.
  • the oxide semiconductor can be i-type (intrinsic) or substantially i-type by reducing impurities such as moisture and hydrogen to be electron donors (donors) and reducing oxygen vacancies.
  • Such an oxide semiconductor can be referred to as a highly purified oxide semiconductor. The details of the OS transistor will be described in Embodiment 3.
  • the memory cell 211 has a function of storing data.
  • the memory cell 211 may have a function of storing binary (high level and low level) data, or may have a function of storing multi-valued data of four or more levels. Alternatively, it may have a function of storing analog data.
  • An OS transistor is suitable as a transistor used for the memory cell 211 because the off current is extremely small.
  • the OS transistor can have, for example, an off-state current of 1 ⁇ m or less in the channel width of 100 zA / ⁇ m or less, 10 zA / ⁇ m or less, 1 zA / ⁇ m or less, or 10 yA / ⁇ m or less.
  • an off-state current of 1 ⁇ m or less in the channel width of 100 zA / ⁇ m or less, 10 zA / ⁇ m or less, 1 zA / ⁇ m or less, or 10 yA / ⁇ m or less.
  • the refresh frequency of the memory cell 211 can be reduced.
  • the refresh operation of the memory cell 211 can be eliminated.
  • the power consumption of the memory 100 can be reduced.
  • circuits required for the refresh operation can be reduced.
  • the off-state current of the OS transistor hardly increases even under high temperature, the data stored in the memory cell 211 is unlikely to disappear even under high temperature due to the heat generation of the peripheral circuit 110.
  • the reliability of the memory 100 can be improved.
  • the OS transistor is a thin film transistor and can be stacked over the semiconductor substrate SUB.
  • Each memory cell 211 included in the memory cell array 210 is connected to the wiring WL and the wiring BL.
  • the memory cell 211 is selected by the potential supplied to the wiring WL, and a potential corresponding to data to be written to the memory cell 211 is supplied to the wiring BL, whereby data is written to the memory cell 211.
  • the memory cell 211 is selected by the potential supplied to the wiring WL, and data stored in the memory cell 211 is read from the memory cell 211 by changing the potential of the wiring BL.
  • the wiring WL functions as a word line of the memory cell 211
  • the wiring BL functions as a bit line of the memory cell 211.
  • a potential supplied through the wiring BL and a potential read through the wiring BL are referred to as data signals in this specification and the like.
  • FIG. 1 shows an example of the configuration when the open type is applied.
  • FIG. 2 is a block diagram showing a configuration example of the memory 100. As shown in FIG. 2
  • the bit line driver circuit 130 is connected to the wiring BL, and includes a precharge circuit 132, a sense amplifier 133, and a write circuit 134.
  • the precharge circuit 132 has a function of precharging the wiring BL.
  • the sense amplifier 133 has a function of amplifying a data signal read from the wiring BL, and the writing circuit 134 has a function of writing a data signal on the wiring BL.
  • the amplified data signal is output to the outside of the memory 100 as a digital data signal RDATA through the output circuit 140.
  • the word line driver circuit 122 is connected to the wiring WL and has a function of driving the wiring WL.
  • the word line driver circuit 122 drives the wiring WL to select a memory cell 211 to which data is written or read.
  • the memory 100 is externally supplied with a low power supply potential VSS, a high power supply potential VDD for the peripheral circuit 110, and a high power supply potential VIH for the memory cell array 210 as power supplies.
  • the high power supply potential VDD is a potential higher than the low power supply potential VSS.
  • the high power supply potential VIH can be a potential higher than the high power supply potential VDD, or the same potential as the high power supply potential VDD.
  • control signals CE, WE, RE
  • an address signal ADDR is input to the memory 100 from the outside.
  • the address signal ADDR is input to the row decoder 121 and the column decoder 131, and WDATA is input to the bit line driver circuit 130.
  • the control logic circuit 150 processes control signals (CE, WE, RE) input from the outside to generate control signals for the row decoder 121 and the column decoder 131.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 150 is not limited to this, and another control signal may be input as needed.
  • each circuit, each signal, and each potential described above can be discarded as appropriate. Alternatively, other circuits, other signals or other potentials may be added.
  • FIG. 3A is a top view showing a configuration example of the memory cell array 210. As shown in FIG. The details of the memory cell array 210 will be described with reference to FIG.
  • Memory cell array 210 is divided into memory cell array 220 located above conductive layer 50 and memory cell array 230 located above conductive layer 60.
  • the memory cell array 220 has n (n is an integer of 1 or more) memory cells 211 in one row, and k (k is an integer of 1 or more) rows, and the memory cells 211 are arranged in a matrix.
  • [1, 1], [1, n], [k, 1], [k, n] represent the address of the memory cell 211
  • the memory cell array 220 is k ⁇ n.
  • Memory cells 211 are provided.
  • the memory cell array 230 includes n memory cells 211 in m ⁇ k (m is an integer of k + 1 or more) rows in one row, and the memory cells 211 are arranged in a matrix.
  • [k + 1, 1], [k + 1, n], [m, 1], and [m, n] represent the address of the memory cell 211, and the memory cell array 230 k) having n memory cells 211;
  • Memory cell array 220 and memory cell array 230 have n wirings BL (BL (1) to BL (n)).
  • the memory cell array 220 has k wirings WL (WL (1) to WL (k)), and the memory cell array 230 has m ⁇ k wirings WL (WL (k + 1) to WL (m)).
  • Each memory cell 211 is connected to the wiring BL and the wiring WL, and the wiring BL is connected to the bit line driver circuit 130 and the wiring WL is connected to the word line driver circuit 122 as shown in FIGS. 1 and 2. . Therefore, each memory cell 211 is electrically connected to the bit line driver circuit 130 through the wiring BL, and is electrically connected to the word line driver circuit 122 through the wiring WL.
  • conductive layer 50 and conductive layer 60 are electrically connected to VBG control circuit 160 (see FIGS. 1 and 2).
  • the potential generated by the VBG control circuit 160 can be applied to the conductive layer 50 and the conductive layer 60.
  • FIG. 3B is a circuit diagram showing a configuration example of the memory cell 211.
  • the memory cell 211 includes a transistor M11 and a capacitive element CA.
  • the transistor M11 has a front gate (sometimes simply referred to as a gate) and a back gate.
  • One of the source and the drain of the transistor M11 is electrically connected to the first terminal of the capacitive element CA, and the other of the source and the drain of the transistor M11 is connected to the wiring BL.
  • the gate of the transistor M11 is connected to the wiring WL, and the back gate of the transistor M11 is connected to the wiring VBG. Further, the second terminal of the capacitive element CA is connected to the wiring CAL.
  • the wiring BL has a function as a bit line of the memory cell 211
  • the wiring WL has a function as a word line of the memory cell 211
  • the wiring CAL applies a predetermined potential to the second terminal of the capacitive element CA. Act as wiring for.
  • the wiring VBG functions as a wiring for applying a potential to the back gate of the transistor M11.
  • the wiring VBG is connected to the conductive layer 50 or the conductive layer 60, and the potential applied to the conductive layer 50 or the conductive layer 60 can be applied to the back gate of the transistor M11.
  • the conductive layer 50 or the conductive layer 60 can be used as a back gate of the transistor M11. That is, the potential generated by the VBG control circuit 160 can be applied to the back gate of the transistor M11 through the conductive layer 50 or the conductive layer 60.
  • the threshold voltage of the transistor M11 can be increased or decreased.
  • the transistor M11 has a function as a switch which brings the first terminal of the capacitive element CA and the wiring BL into conduction or nonconduction. Data writing or reading is performed by applying a high-level potential to the wiring WL and setting the first terminal of the capacitive element CA and the wiring BL in a conductive state.
  • the memory cell 211 is a memory that holds data by storing charge in the capacitor element CA, and data held in the memory cell 211 is written or read via the wiring BL and the transistor M11.
  • the transistor M11 is a transistor (OS transistor) having a metal oxide in a channel formation region.
  • a metal oxide containing any one of indium, an element M (the element M is aluminum, gallium, yttrium, or tin), or zinc can be used for a channel formation region of the transistor M11.
  • metal oxides of indium, gallium and zinc are preferred.
  • the off-state current of the OS transistor is very small, data written to the memory cell 211 can be held for a long time. Therefore, the refresh frequency of the memory cell 211 can be reduced, and the memory 100 can be a memory with low power consumption. Alternatively, the refresh operation of the memory cell 211 can be eliminated. Alternatively, the memory 100 can be a highly reliable memory which is unlikely to lose data even under high temperature.
  • the above-described DOSRAM can be configured.
  • ⁇ Memory cell 2> The configuration of the memory cell 211 is not limited to the above. Another configuration example of the memory cell 211 is described with reference to the memory cell 212 illustrated in FIG.
  • the memory cell 212 includes a transistor M12, a transistor M13, and a capacitive element CB.
  • the transistor M12 has a front gate and a back gate.
  • One of the source and the drain of the transistor M12 is electrically connected to the first terminal of the capacitor CB and the gate of the transistor M13, and the other of the source and the drain of the transistor M12 is connected to the wiring WBL.
  • the gate of the transistor M12 is connected to the wiring WL, and the back gate of the transistor M12 is connected to the wiring VBG.
  • the second terminal of the capacitive element CB is connected to the wiring CAL.
  • One of the source and the drain of the transistor M13 is connected to the wiring SL, and the other of the source and the drain of the transistor M13 is connected to the wiring RBL.
  • the wiring WBL has a function as a write bit line
  • the wiring RBL has a function as a read bit line
  • the wiring WL has a function as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CB.
  • the wiring VBG functions as a wiring for applying a potential to the back gate of the transistor M12.
  • the wiring VBG is connected to the conductive layer 50 or the conductive layer 60, and the potential applied to the conductive layer 50 or the conductive layer 60 can be applied to the back gate of the transistor M12.
  • the conductive layer 50 or the conductive layer 60 can be used as a back gate of the transistor M12. That is, the potential generated by the VBG control circuit 160 can be applied to the back gate of the transistor M12 through the conductive layer 50 or the conductive layer 60.
  • the threshold voltage of the transistor M12 can be increased or decreased.
  • the transistor M12 has a function as a switch which electrically connects or disconnects the first terminal of the capacitive element CB and the wiring WBL.
  • Data writing is performed by applying a high level potential to the wiring WL and setting the first terminal of the capacitor CB and the wiring WBL in a conductive state. Specifically, when the transistor M12 is in a conductive state, a potential corresponding to data to be written is applied to the wiring WBL, and the potential is written to the first terminal of the capacitor CB and the gate of the transistor M13. After that, a low-level potential is applied to the wiring WL to turn off the transistor M12, whereby the potential of the first terminal of the capacitor CB and the potential of the gate of the transistor M13 are held.
  • Data is read out by applying a predetermined potential to the wiring SL.
  • the current flowing between the source and the drain of the transistor M13 is determined by the potential of the gate of the transistor M13 and the potential of one of the source and the drain of the transistor M13 (wiring SL), and the current causes the source of the transistor M13 or the source
  • the other potential of the drain is determined. Therefore, by reading out the potential of the wiring RBL connected to the other of the source and the drain of the transistor M13, the potential held in the first terminal of the capacitive element CB (or the gate of the transistor M13) can be read out.
  • the transistor M12 is a transistor (OS transistor) having a metal oxide in the channel formation region, as in the transistor M11.
  • the transistor M13 is not particularly limited.
  • an OS transistor may be used as the transistor M13, or a Si transistor may be used.
  • the memory cell 212 is a gain cell type memory cell of two transistors and one capacitance element. Even when the capacity of the capacitor is small, the gain cell memory cell can operate as a memory by amplifying the accumulated charge with the nearest transistor.
  • non-SRAM nonvolatile oxide semiconductor random access memory
  • the memory cell 212 may have a configuration in which the wiring WBL and the wiring RBL are combined into one wiring BL.
  • a configuration example in which the wiring WBL and the wiring RBL are combined into one wiring BL is illustrated in FIG. 4B.
  • the other of the source or the drain of the transistor M12 and the other of the source or the drain of the transistor M13 are connected to the wiring BL. That is, in the memory cell 213, the write bit line and the read bit line operate as one wire BL. In this case, when data is written, the wiring SL is preferably electrically brought into a floating state (floating).
  • the memory cell 212 may be a gain cell type memory cell of three transistors and one capacitor element.
  • a configuration example where the memory cell 212 is a gain cell type memory cell of three transistors and one capacitance element will be described using the memory cell 214 shown in FIG. 4C.
  • the memory cell 214 includes transistors M14 to M16 and a capacitive element CC.
  • the transistor M14 has a front gate and a back gate.
  • One of the source and the drain of the transistor M14 is electrically connected to the first terminal of the capacitive element CC and the gate of the transistor M15, and the other of the source or the drain of the transistor M14 is connected to the wiring BL.
  • the gate of the transistor M14 is connected to the wiring WL, and the back gate of the transistor M14 is connected to the wiring VBG.
  • the second terminal of capacitive element CC is electrically connected to wiring CAL and one of the source and the drain of transistor M15, and the other of the source and the drain of transistor M15 is electrically connected to one of the source or the drain of transistor M16. It is connected to the.
  • the other of the source and the drain of the transistor M16 is connected to the wiring BL, and the gate of the transistor M16 is connected to the wiring RWL.
  • the wiring BL has a function as a bit line
  • the wiring WL has a function as a write word line
  • the wiring RWL has a function as a read word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CC (for example, a low level potential is applied as the predetermined potential).
  • the wiring VBG functions as a wiring for applying a potential to the back gate of the transistor M14.
  • the wiring VBG is connected to the conductive layer 50 or the conductive layer 60, and the potential applied to the conductive layer 50 or the conductive layer 60 can be applied to the back gate of the transistor M14.
  • the conductive layer 50 or the conductive layer 60 can be used as a back gate of the transistor M14. That is, the potential generated by the VBG control circuit 160 can be applied to the back gate of the transistor M14 through the conductive layer 50 or the conductive layer 60.
  • the threshold voltage of the transistor M14 can be increased or decreased.
  • the transistor M14 has a function as a switch for electrically connecting or disconnecting the first terminal of the capacitive element CC and the wiring BL.
  • the transistor M16 includes the other of the source or drain of the transistor M15 and the wiring BL. , Has a function as a switch to turn on or off.
  • Data writing is performed by applying a high-level potential to the wiring WL and bringing the first terminal of the capacitor CC and the wiring BL into conduction. Specifically, when the transistor M14 is in a conductive state, a potential corresponding to data to be written is applied to the wiring BL, and the potential is written to the first terminal of the capacitive element CC and the gate of the transistor M15. After that, a low level potential is applied to the wiring WL to turn off the transistor M14, whereby the potential of the first terminal of the capacitor CC and the potential of the gate of the transistor M15 are held.
  • Data reading is performed by applying (precharging) a predetermined potential to the wiring BL, then setting the wiring BL electrically floating (floating) and applying a high level potential to the wiring RWL.
  • a high level potential to the wiring RWL By applying a high level potential to the wiring RWL, the transistor M16 is turned on, and the other of the source and the drain of the transistor M15 is electrically connected to the wiring BL.
  • a voltage corresponding to the potential difference between the wiring BL and the wiring CAL is applied between the source and the drain of the transistor M15, and the current flowing between the source and the drain of the transistor M15 is the potential of the gate of the transistor M15. And the voltage applied between the source and the drain.
  • the potential of the wiring BL is changed by the current flowing between the source and the drain of the transistor M15, the potential of the wiring BL is read to read the first terminal of the capacitive element CC (or the gate of the transistor M15). The potential held can be read out.
  • the transistor M14 is a transistor (OS transistor) having a metal oxide in the channel formation region, as in the transistor M11.
  • the transistors M15 and M16 are not particularly limited.
  • an OS transistor may be used for the transistor M15 and the transistor M16, or a Si transistor may be used.
  • the configuration of the memory cell 211 is not limited to these, and the circuit configuration can be changed as appropriate. .
  • the layer 201 has the conductive layer 50 below the memory cell array 220 and the conductive layer 60 below the memory cell array 230. Then, in the k ⁇ n memory cells 211 included in the memory cell array 220, the potential of the conductive layer 50 is applied to the back gate of the transistor M11, and the (m ⁇ k) ⁇ n memory cells 211 included in the memory cell array 230. The potential of the conductive layer 60 is applied to the back gate of the transistor M11.
  • the transistor M11 of the memory cell 211 included in the memory cell array 220 and the transistor M11 of the memory cell 211 included in the memory cell array 230 are The transistors can have different threshold voltages.
  • the threshold voltage is shifted to the negative by raising the potential applied to the back gate of the OS transistor, and the threshold voltage is shifted by lowering the potential applied to the back gate of the OS transistor. Shift to plus. Further, the on-state current of the transistor can be increased by shifting the threshold voltage to the negative side, and the off-state current of the transistor can be reduced by shifting the threshold voltage to the positive side. Note that the potential applied to the back gate of the OS transistor is generated by the VBG control circuit 160.
  • the on current of the transistor is increased, and the data writing or reading speed is increased. be able to.
  • the off-state current of the transistor can be reduced and the data holding time can be extended.
  • the layer 201 includes the conductive layer 50 below the memory cell array 220 and the conductive layer 60 below the memory cell array 230, so that noise due to the operation of the peripheral circuit 110 may occur in the memory cell array 220 and the memory cell array 230. The degree of influence can be reduced.
  • conductive layer 50 and conductive layer 60 reduce the extent to which noise due to the operation of peripheral circuit 110 affects memory cell array 220 and memory cell array 230, and the operating speed of the memory cell array in which data is written or read. Speeding up the data storage time of the memory cell array performing data retention.
  • the conductive layer 50 and the conductive layer 60 may have a stripe shape, a grid shape, a mesh shape, or the like. Alternatively, the conductive layer 50 and a portion of the conductive layer 60 may have an opening.
  • the example (top view) in case the conductive layer 50 and the conductive layer 60 are stripe form is shown to FIG. 5 (A) and FIG. 5 (B), and the example (top view) in the case of a grid shape is shown.
  • An example (top view) in the case of mesh shape shown in FIG. 6 (A) is shown in FIG. 6 (B).
  • the conductive layer 50 and the conductive layer 60 have a stripe shape illustrated in FIG. 5B
  • the positional relationship between the conductive layer 50 and the conductive layer 60 and the transistor M11 is illustrated in FIG.
  • the transistor M11 is provided on the conductive layer 50 and the conductive layer 60.
  • parasitic capacitance of the memory cell array 210 can be reduced, for example.
  • the number of conductive layers included in the layer 201 may be one, or three or more. It is also good.
  • a schematic perspective view of the case where the number of conductive layers included in the layer 201 is one is shown in FIG. In the memory 100 shown in FIG. 8, the layer 201 has a conductive layer 70 below the memory cell array 210.
  • a conductive layer 50 is provided below the memory cell 211 connected to the wirings WL (1) to WL (k), and the wirings WL (k + 1) to
  • the conductive layer 60 is provided below the memory cell 211 connected to WL (m)
  • the conductive layer 50 may be provided below the memory cell 211 and the conductive layer 60 may be provided below the memory cell 211 connected to the wirings BL (l + 1) to BL (n).
  • the memory 100 has a structure in which the layer 201 is stacked above the layer 101, and the layer 201 has the conductive layer 50 and the conductive layer 60 below the memory cell array 210, and the conductive layer 50 and The conductive layer 60 reduces noise due to the operation of the peripheral circuit 110 provided in the layer 101.
  • the conductive layer 50 and the conductive layer 60 apply a potential to the back gate of the OS transistor to hold a part of the memory cell array 210 at a high operating speed or a part of the memory cell array 210 for data. A long time memory cell array can be obtained.
  • Si transistor applicable to the peripheral circuit 110 described in the above embodiment and an OS transistor applicable to the memory cell 211
  • the Si transistor and the OS transistor are collectively referred to as a semiconductor device.
  • the semiconductor device illustrated in FIG. 9 includes a transistor 300, a transistor 500, a transistor 501, and a capacitor 600.
  • 10A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 10B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 10C is a cross section of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in a channel formation region. Since the transistor 500 has low off-state current, stored data can be held for a long time by using the transistor 500 for a semiconductor device. That is, power consumption of the semiconductor device can be reduced because the frequency of the refresh operation is low or the refresh operation is not necessary.
  • the transistor 501 has a configuration similar to that of the transistor 500.
  • the transistor 500 and the transistor 501 are provided above the transistor 300, and the capacitor 600 is provided above the transistor 500 and the transistor 501.
  • the transistor 300 is provided over a substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 formed of part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b.
  • a conductor 316 includes a conductor 316, an insulator 315, a semiconductor region 313 formed of part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b.
  • the top surface of the semiconductor region 313 and the side surface in the channel width direction are covered with the conductor 316 with the insulator 315 interposed therebetween.
  • the effective channel width can be increased and the on-characteristic of the transistor 300 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel transistor or an n-channel transistor.
  • a semiconductor such as a silicon-based semiconductor is preferably included in a region where the channel of the semiconductor region 313 is to be formed, a region in the vicinity thereof, a low resistance region 314a to be a source or drain region, a low resistance region 314b, and the like.
  • crystalline silicon is included.
  • it may be formed using a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide) or the like. It is also possible to use silicon whose effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • the low-resistance region 314a and the low-resistance region 314b impart p-type conductivity such as an element imparting n-type conductivity such as arsenic or phosphorus or p-type conductivity such as boron in addition to the semiconductor material applied to the semiconductor region 313 Containing elements.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon containing an element imparting n-type conductivity such as arsenic or phosphorus or an element imparting p-type conductivity such as boron, a metal material, an alloy Materials or conductive materials such as metal oxide materials can be used.
  • the Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use a conductive material laminated with a metal material such as tungsten or aluminum, and it is particularly preferable to use tungsten from the viewpoint of heat resistance.
  • the transistor 300 illustrated in FIG. 9 is an example and is not limited to the structure, and an appropriate transistor may be used depending on the circuit configuration and the driving method.
  • the transistor 300 may be formed using an oxide semiconductor.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked over the transistor 300.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used as the insulator 320, the insulator 322, the insulator 324, and the insulator 326. Just do it.
  • the insulator 322 may have a function as a planarization film which planarizes a difference in level caused by the transistor 300 or the like provided therebelow.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to enhance the planarity.
  • CMP chemical mechanical polishing
  • a film having a barrier property to prevent diffusion of hydrogen or an impurity from the substrate 311, the transistor 300, or the like to the region where the transistor 500 and the transistor 501 are provided is preferably used.
  • a film having a barrier property to hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may be reduced. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 501, and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of desorption of hydrogen.
  • the desorbed amount of hydrogen can be analyzed using, for example, a thermal desorption gas analysis (TDS analysis) or the like.
  • TDS analysis the amount of desorption of hydrogen in the insulator 324 is converted to the amount of desorption of hydrogen atoms per area of the insulator 324 in the range where the surface temperature of the film is 50 ° C. to 500 ° C. In this case, it is 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a dielectric constant lower than that of the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less of the relative permittivity of the insulator 324, and more preferably 0.6 times or less.
  • a conductor 328 electrically connected to the capacitor 600 or the transistor 500 or the like, a conductor 330, or the like is embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • the conductor which has a function as a plug or wiring may put several structure together, and may provide the same code
  • the wiring and the plug may be integrated. That is, a part of the conductor may function as a wiring, and another part of the conductor may function as a plug.
  • each plug and a wiring As a material of each plug and a wiring (conductor 328 and conductor 330 and the like), a single layer or a stack of a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material It can be used. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material It can be used. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of
  • An insulator 350, an insulator 352, and an insulator 354 are sequentially stacked over the insulator 326 and the conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or a wiring electrically connected to the transistor 300. Note that the conductor 356 can be provided using a material similar to the conductor 328 and the conductor 330.
  • an insulator having a barrier property to hydrogen is preferably used.
  • the conductor 356 preferably includes a conductor having a barrier property to hydrogen.
  • a conductor having a barrier to hydrogen is formed in an opening of the insulator 350 having a barrier to hydrogen.
  • the tantalum nitride layer having a barrier property to hydrogen preferably has a structure in contact with the insulator 350 having a barrier property to hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked and provided.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or a wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 366 preferably includes a conductor having a barrier property to hydrogen.
  • a conductor having a barrier to hydrogen is formed in an opening of the insulator 360 having a barrier to hydrogen.
  • An insulator 370, an insulator 372, and an insulator 374 are sequentially stacked over the insulator 364 and the conductor 366.
  • a conductor 376 is formed over the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wire. Note that the conductor 376 can be provided using a material similar to the conductor 328 and the conductor 330.
  • an insulator having a barrier property to hydrogen is preferably used.
  • the conductor 376 preferably includes a conductor having a barrier property to hydrogen.
  • a conductor having a barrier to hydrogen is formed in an opening portion of the insulator 370 having a barrier to hydrogen.
  • An insulator 380, an insulator 382, and an insulator 384 are sequentially stacked over the insulator 374 and the conductor 376.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having a barrier property to hydrogen.
  • a conductor having a barrier to hydrogen is formed in an opening of the insulator 380 having a barrier to hydrogen.
  • the semiconductor device has been described above, the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, and the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • An insulator 511, an insulator 512, an insulator 514, an insulator 515, and an insulator 516 are sequentially stacked over the insulator 384.
  • a material having a barrier property to oxygen or hydrogen is preferably used.
  • the insulator 511 and the insulator 514 have a barrier property to prevent diffusion of hydrogen and impurities from, for example, a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 500, the transistor 501, and the like are provided. It is preferred to use a membrane. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property to hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may be reduced. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 501, and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of desorption of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 511 and the insulator 514.
  • aluminum oxide has a high blocking effect of preventing permeation of the film against both oxygen and impurities such as hydrogen and moisture which cause fluctuation of the electrical characteristics of the transistor.
  • aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed in the transistor 500 and the transistor 501 during and after the manufacturing process of the transistor.
  • the release of oxygen from the oxide of the transistor 500 and the transistor 501 can be suppressed. Therefore, it is suitable for being used as a protective film for the transistor 500 and the transistor 501.
  • a material similar to that of the insulator 320 can be used for the insulator 512 and the insulator 516.
  • a material having a relatively low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the conductor 518 In the insulator 511, the insulator 512, the insulator 514, the insulator 515, and the insulator 516, the conductor 518, a conductor (conductor 503) included in the transistor 500, and the like are embedded. Note that the conductor 518 has a function as a plug electrically connected to the capacitor 600 or the transistor 300, or a wiring.
  • the conductor 518 can be provided using a material similar to the conductor 328 and the conductor 330.
  • the conductor 518 in a region in contact with the insulator 511 and the insulator 514 is preferably a conductor having a barrier property to oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property to oxygen, hydrogen, and water, and hydrogen diffusion from the transistor 300 to the transistor 500 and the transistor 501 can be suppressed. it can.
  • the transistor 500 and the transistor 501 are provided above the insulator 516.
  • the conductor 503 and the insulator 515 which covers the side surface of the conductor 503 are provided over the insulator 514.
  • an insulator 516 (see FIG. 9) is disposed on the insulator 515.
  • the transistor 500 includes an insulator 521 disposed over the insulator 516 and the conductor 503, an insulator 522 disposed over the insulator 521, and an insulator 524 disposed over the insulator 522.
  • the transistor 501 also has a structure similar to that of the transistor 500.
  • the detailed description of the transistor 501 can be understood by replacing the transistor 500 with the transistor 501.
  • the detailed description of the transistor 501 is omitted.
  • the insulator 544 is provided between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580. Is preferred.
  • the conductor 560 is provided so as to be embedded inside the conductor 560a and the conductor 560a provided inside the insulator 550. It is preferable to have the conductor 560 b.
  • the insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530 a, the oxide 530 b, and the oxide 530 c may be collectively referred to as the oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as a conductor 542.
  • the transistor 500 illustrates a structure in which three layers of the oxide 530 a, the oxide 530 b, and the oxide 530 c are stacked in the region where a channel is formed and in the vicinity thereof, the present invention is limited thereto It is not a thing.
  • a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided.
  • the conductor 560 is illustrated as a stacked-layer structure of two layers, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure of three or more layers.
  • the transistor 500 illustrated in FIGS. 9, 10A, and 10B is an example, and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration and a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged between the source electrode and the drain electrode in a self-aligned manner.
  • the conductor 560 can be formed without providing a positioning margin, so that the area occupied by the transistor 500 can be reduced.
  • the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thus, parasitic capacitance formed between the conductor 560 and the conductor 542a and the conductor 542b can be reduced. Thus, the switching speed of the transistor 500 can be improved and high frequency characteristics can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the Vth of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently and not in conjunction with the potential applied to the conductor 560.
  • the Vth of the transistor 500 can be larger than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be smaller than when no potential is applied.
  • the conductor 503 is disposed so as to overlap with the oxide 530 and the conductor 560. Thus, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can.
  • a structure of a transistor which electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the insulator 521, the insulator 522, the insulator 524, and the insulator 550 have a function as a gate insulator.
  • the insulator 524 which is in contact with the oxide 530 is preferably an insulator which contains oxygen at a higher proportion than the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 524. By providing the insulator containing such excess oxygen in contact with the oxide 530, oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide from which oxygen is released by heating is a desorption amount of oxygen of at least 1.0 ⁇ 10 18 atoms / cm 3 , preferably 1 in terms of oxygen atom in TDS (thermal desorption spectroscopy) analysis. It is an oxide film having a concentration of not less than 0 ⁇ 10 19 atoms / cm 3 , more preferably not less than 2.0 ⁇ 10 19 atoms / cm 3 , or not less than 3.0 ⁇ 10 20 atoms / cm 3 .
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 522 preferably has a function of suppressing the diffusion of oxygen (eg, oxygen atom, oxygen molecule, and the like) (the above-described oxygen is difficult to transmit).
  • oxygen eg, oxygen atom, oxygen molecule, and the like
  • the insulator 522 has a function of suppressing diffusion of oxygen and impurities, oxygen included in the oxide 530 is not diffused to the insulator 521 side, which is preferable.
  • the conductor 503 can be inhibited from reacting with the insulator 524 or the oxygen included in the oxide 530.
  • the insulator 522 is, for example, so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator containing a -k material in a single layer or a stack. As the miniaturization and higher integration of transistors progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential at the time of transistor operation while maintaining the physical thickness.
  • an insulator including an oxide of one or both of an impurity and an insulating material having a function of suppressing diffusion of oxygen or the like (the above-described oxygen is difficult to transmit).
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 522 suppresses release of oxygen from the oxide 530 and entry of an impurity such as hydrogen to the oxide 530 from the periphery of the transistor 500. Act as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 521 having a stacked structure which is thermally stable and has a high relative dielectric constant can be obtained.
  • the insulator 521, the insulator 522, and the insulator 524 may have a stacked structure of four or more layers.
  • the invention is not limited to the laminated structure made of the same material, but may be a laminated structure made of different materials.
  • a metal oxide which functions as an oxide semiconductor is preferably used as the oxide 530 including a channel formation region.
  • the oxide 530 the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium It is preferable to use a metal oxide such as one or more selected from hafnium, tantalum, tungsten, or magnesium.
  • an In-Ga oxide or an In-Zn oxide may be used as the oxide 530.
  • the metal oxide which functions as a channel formation region in the oxide 530 one having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used.
  • a metal oxide with a large band gap the off-state current of the transistor can be reduced.
  • the oxide 530 includes the oxide 530 a under the oxide 530 b, so that diffusion of impurities from the structure formed below the oxide 530 a to the oxide 530 b can be suppressed. Further, by including the oxide 530 c over the oxide 530 b, diffusion of impurities from the structure formed above the oxide 530 c to the oxide 530 b can be suppressed.
  • the oxide 530 preferably has a stacked-layer structure with oxides having different atomic ratios of metal atoms.
  • the atomic ratio of the element M in the constituent elements is larger than the atomic ratio of the element M in the constituent elements of the metal oxide used for the oxide 530b.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530 a.
  • a metal oxide which can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c be higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530 a and the oxide 530 c be smaller than the electron affinity of the oxide 530 b.
  • the energy level at the bottom of the conduction band changes gradually.
  • the energy level at the bottom of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c can be said to be continuously changed or connected continuously.
  • the density of defect states in the mixed layer formed in the interface between the oxide 530 a and the oxide 530 b and the interface between the oxide 530 b and the oxide 530 c may be lowered.
  • the oxide 530 a and the oxide 530 b, and the oxide 530 b and the oxide 530 c have a common element other than oxygen (contains as a main component), so that a mixed layer with low defect state density is formed.
  • the oxide 530 b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 530 a and the oxide 530 c.
  • the main route of the carrier is the oxide 530 b.
  • the oxide 530 a and the oxide 530 c described above the density of defect states in the interface between the oxide 530 a and the oxide 530 b and the interface between the oxide 530 b and the oxide 530 c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain high on-state current.
  • a conductor 542 (a conductor 542a and a conductor 542b) functioning as a source electrode and a drain electrode is provided over the oxide 530b.
  • the conductor 542 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum or an alloy containing the above-described metal element as a component, or an alloy in which the above-described metal element is combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material which maintains conductivity even by absorbing oxygen.
  • a region 543 (a region 543a and a region 543b) may be formed as a low resistance region in the oxide 530 at the interface with the conductor 542 and in the vicinity thereof. is there.
  • the region 543a functions as one of a source region or a drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543 may be reduced.
  • a metal compound layer including a metal contained in the conductor 542 and a component of the oxide 530 may be formed in the region 543. In such a case, the carrier density in the region 543 is increased, and the region 543 becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542 and suppresses oxidation of the conductor 542. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used. it can.
  • the insulator 544 aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like which is an insulator containing one or both oxides of aluminum and hafnium is preferably used.
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is hard to crystallize in heat treatment in a later step.
  • the insulator 544 is not an essential component in the case where the conductor 542 is a material having oxidation resistance or the conductivity does not significantly decrease even if oxygen is absorbed. It may be appropriately designed according to the transistor characteristics to be obtained.
  • the insulator 515 suppresses oxidation of the side surface of the conductor 503.
  • a material similar to that of the insulator 544 can be used.
  • a region where the insulator 515 and the insulator 544 are in contact with each other may be provided outside the transistor 500.
  • the insulator 550 functions as a gate insulator.
  • the insulator 550 is preferably disposed in contact with the inner side (upper surface and side surface) of the oxide 530 c.
  • the insulator 550 is preferably formed using an insulator from which oxygen is released by heating.
  • the desorption amount of oxygen in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms / cm. It is an oxide film which is cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and vacancies.
  • Silicon oxide can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • oxygen released by heating from an insulator or a conductor is referred to as “excess oxygen”.
  • Oxygen is effectively supplied from the insulator 550 to the channel formation region of the oxide 530 b through the oxide 530 c by providing the insulator having excess oxygen as the insulator 550 in contact with the top surface of the oxide 530 c. be able to. Further, similarly to the insulator 524, the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced. The thickness of the insulator 550 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply the oxide 530 with excess oxygen of the insulator 550.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a reduction in the amount of excess oxygen supplied to the oxide 530 can be suppressed. Further, the oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • the metal oxide a material that can be used for the insulator 544 may be used.
  • the conductor 560 functioning as the first gate electrode is shown as a two-layer structure in FIGS. 10A and 10B, but may have a single-layer structure or a stacked structure of three or more layers. It is also good.
  • the conductor 560a has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 etc.), copper atoms, etc. It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atom, oxygen molecule, and the like). Since the conductor 560a has a function of suppressing the diffusion of oxygen, the oxygen contained in the insulator 550 can suppress the oxidation of the conductor 560b and the decrease in conductivity. As a conductive material having a function of suppressing oxygen diffusion, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 560 b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductor with high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560 b may have a stacked structure, for example, a stacked structure of titanium and titanium nitride and the above conductive material.
  • the insulator 580 is provided over the conductor 542 via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having voids It is preferable to have a resin or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having holes are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530 c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530 c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed to overlap with the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and in the region between the conductor 542a and the conductor 542b.
  • the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape with a high aspect ratio, the conductor 560 is formed without collapsing in the process. Can.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 550.
  • an excess oxygen region can be provided for the insulator 550 and the insulator 580.
  • oxygen can be supplied to the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used as the insulator 574.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used as the insulator 574.
  • aluminum oxide has high barrier properties and can suppress the diffusion of hydrogen and nitrogen even if it is a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, the aluminum oxide film formed by the sputtering method can have not only an oxygen supply source but also a function as a barrier film of an impurity such as hydrogen.
  • an insulator 581 functioning as an interlayer film is preferably provided over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film, like the insulator 524 and the like.
  • a conductor 546 (a conductor 546a and a conductor 546b) is arranged in an opening formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 546 a and the conductor 546 b are provided to face each other with the conductor 560 interposed therebetween.
  • An insulator 582 is provided over the insulator 581.
  • a substance having a barrier property to oxygen or hydrogen is preferably used. Therefore, for the insulator 582, a material similar to that of the insulator 514 can be used.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used.
  • aluminum oxide has a high blocking effect of preventing permeation of the film against both oxygen and impurities such as hydrogen and moisture which cause fluctuation of the electrical characteristics of the transistor.
  • aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed in the transistor 500 during and after the manufacturing process of the transistor. Further, release of oxygen from the oxide of the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • an insulator 586 is provided over the insulator 582.
  • the insulator 586 can be formed of the same material as the insulator 320.
  • parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • an insulator 587 is provided over the insulator 586.
  • the insulator 587 can be formed of the same material as the insulator 514.
  • an insulating material with a resistivity of 1 ⁇ 10 10 or more and 1 ⁇ 10 15 ⁇ cm or less for the insulator 587 plasma damage caused at the time of film formation, etching, or the like can be reduced.
  • silicon nitride having a resistivity of 1 ⁇ 10 14 ⁇ cm or less, preferably 1 ⁇ 10 13 ⁇ cm or less may be used as the insulator 587.
  • the insulating material is not limited to the insulator 587, and another insulating material with a resistivity of 1 ⁇ 10 10 or more and 1 ⁇ 10 15 ⁇ cm or less may be used.
  • silicon nitride with a resistivity of 1 ⁇ 10 14 ⁇ cm or less, preferably 1 ⁇ 10 13 ⁇ cm or less may be used for the insulator 515, the insulator 574, and / or the insulator 582.
  • the insulator 544 In the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, the insulator 586, and the insulator 587, a conductor 546 and the like are embedded.
  • the insulator 521, the insulator 522, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, the insulator 586, and the insulator 587, the conductor 548 or the like is embedded. .
  • the conductor 546 and the conductor 548 function as a plug electrically connected to the capacitor 600, the transistor 500, or the transistor 300, or a wiring.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • the capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug electrically connected to the transistor 500 or the like, or a wiring.
  • the conductor 610 has a function as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 can be formed of a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, scandium, or a metal nitride film containing the above-described elements (components A tantalum nitride film, a titanium nitride film, a molybdenum nitride film, a tungsten nitride film, or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide
  • Conductive materials such as indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 each have a single-layer structure in FIG. 9, the present invention is not limited to this structure, and a stacked structure of two or more layers may be employed. For example, between a conductor having a barrier property and a conductor having high conductivity, a conductor having high adhesion to a conductor having a barrier property and a conductor having high conductivity may be formed.
  • a conductor 620 is provided to overlap with the conductor 610 through the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten In the case of forming simultaneously with other structures such as a conductor, Cu (copper) or Al (aluminum) or the like which is a low resistance metal material may be used.
  • An insulator 650 is provided over the conductor 620 and the insulator 630.
  • the insulator 650 can be provided using a material similar to that of the insulator 320.
  • the insulator 650 may function as a planarization film covering the uneven shape below it.
  • a transistor including an oxide semiconductor in a semiconductor device using a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • miniaturization or high integration can be achieved.
  • transistor 500 in the semiconductor device described in this embodiment is not limited to the above structure.
  • a structural example which can be used for the transistor 500 will be described.
  • FIG. 11A is a top view of the transistor 510A.
  • FIG. 11B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 11C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 11A, some elements are omitted for clarity of the drawing.
  • the transistor 510A is a modification of the transistor 500. Therefore, in order to reduce repetition of the description, points different from the transistor 500 will be mainly described.
  • the transistor 510A includes a conductor 560 (conductor 560a and a conductor 560b) functioning as a first gate electrode, a conductor 503 functioning as a second gate electrode, and an insulator functioning as a first gate insulating film.
  • An insulator 530 which functions as the body 550, a second gate insulating film, an insulator 522, and an insulator 524, and an oxide 530 (an oxide 530a, an oxide 530b, and an oxide each having a region where a channel is formed) And 530c), a conductor 542a functioning as one of a source and a drain, a conductor 542b functioning as the other of the source and the drain, and an insulator 544.
  • the insulator 544 covers the side surface of the conductor 560 through the oxide 530c and the insulator 550. With such a structure, entry of impurities from the side surface of the conductor 560 can be prevented.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the insulator 550 may function as a first gate insulator.
  • the insulator 521, the insulator 522, and the insulator 524 may function as a second gate insulator.
  • FIG. 11 illustrates a stacked structure of three layers as the second gate insulator, a stacked structure of two or less layers or four or more layers may be used. In that case, the invention is not limited to the laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the insulator 550 may have a stacked structure similarly to the second gate insulator.
  • the insulator that functions as a gate insulator into a stacked structure of a high-k material and a thermally stable material, it is possible to reduce the gate potential during transistor operation while maintaining the physical thickness. It becomes.
  • a stacked structure with high thermal stability and high dielectric constant can be obtained.
  • One of the conductor 542 a and the conductor 542 b functions as a source electrode, and the other functions as a drain electrode.
  • a barrier layer may be provided over the conductor 542.
  • the barrier layer preferably uses a substance having a barrier property to oxygen or hydrogen. According to this structure, when the insulator 544 is formed, oxidation of the conductor 542 can be suppressed.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property to oxygen or hydrogen such as aluminum oxide, hafnium oxide, or gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the range of material selection of the conductor 542 can be broadened.
  • a material with low oxidation resistance such as tungsten or aluminum, with high conductivity can be used.
  • a conductor which can be easily formed or processed can be used.
  • a conductor 560 functioning as a first gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms is preferably used.
  • a conductive material having a function of suppressing the diffusion of oxygen eg, at least one of oxygen atom, oxygen molecule, and the like).
  • the conductor 560 a has a function of suppressing the diffusion of oxygen, material selectivity of the conductor 560 b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and a decrease in conductivity can be prevented.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide or the like is preferably used.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a.
  • the electric resistance value of the conductor 560a can be reduced to be a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductor with high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560 b may have a stacked structure, for example, a stack of titanium and titanium nitride and the above conductive material.
  • the transistor 510A may be electrically connected to another structure through a plug or a wiring such as the insulator 580, the insulator 574, and the conductor 546 embedded in the insulator 581.
  • An insulator 515 and an insulator 516 may be provided adjacent to the side surface of the conductor 503.
  • an insulating film to be the insulator 515 and the insulator 516 is formed over the patterned conductor 503, and the upper surface of the conductor 503 is exposed in the upper portion of the insulating film. It can be realized by removing using a CMP method or the like.
  • the average surface roughness (Ra) of the top surface of the conductor 503 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less.
  • the planarity of the insulating layer formed over the conductor 503 can be improved and the crystallinity of the oxide 530 can be improved.
  • the insulator 544 and the insulator 515 may be in contact with each other in a region other than the region where the transistor 510A is formed (see FIG. 11B). Such a configuration can be realized by removing a part of the insulator 516 to expose a part of the insulator 515 and then depositing the insulator 544.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or a stack.
  • a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • the conductor 546 for example, a layered structure of hydrogen and tantalum nitride or the like, which is a conductor having a barrier property to oxygen, and tungsten, which has high conductivity, can be used as a wiring. While being held, diffusion of impurities from the outside can be suppressed.
  • a semiconductor device including a transistor including an oxide semiconductor with large on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off current can be provided.
  • FIG. 12A is a top view of the transistor 510B.
  • FIG. 12B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 12C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 12A. Note that in the top view of FIG. 12A, some elements are omitted for clarity of the drawing.
  • the transistor 510B is a modification of the transistor 510A. Therefore, in order to reduce the repetition of the description, points different from the transistor 510A will be mainly described.
  • the transistor 510B has a region where the conductor 542 (the conductor 542a and the conductor 542b), the oxide 530c, the insulator 550, the oxide 551, and the conductor 560 overlap with each other. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • a conductor 560 functioning as a first gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms is preferably used.
  • a conductive material having a function of suppressing the diffusion of oxygen eg, at least one of oxygen atom, oxygen molecule, and the like).
  • the conductor 560 a has a function of suppressing the diffusion of oxygen, material selectivity of the conductor 560 b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and a decrease in conductivity can be prevented.
  • the material used for the conductor 560a may be determined in consideration of the work function.
  • the conductor 560a may be formed of titanium nitride
  • the conductor 560b may be formed of tungsten.
  • the conductor 560a and the conductor 560b may be formed by a known film formation method such as a sputtering method or a CVD method.
  • the film formation temperature in the case of forming titanium nitride by a CVD method is preferably 380 ° C. or more and 500 ° C. or less, and more preferably 400 ° C. or more and 450 ° C. or less.
  • the oxide 551 may be formed using the same material as another insulator. Further, an In-M-Zn oxide containing excess oxygen as the oxide 551 (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum And metal oxides such as cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. may be used. For example, an In—Ga—Zn oxide is deposited as the oxide 551 by a sputtering method.
  • the flow ratio of oxygen contained in the sputtering gas is preferably 70% or more, more preferably 80% or more, and still more preferably 100%.
  • oxygen can be supplied not only to the oxide 551 but also to the insulator 550 which is a formation surface of the oxide 551. Further, by increasing the flow ratio of oxygen contained in the sputtering gas, the amount of oxygen supplied to the insulator 550 can be increased.
  • the oxide 551 may be omitted depending on the purpose and the like.
  • the insulator 544 is preferably provided so as to cover the top surface and the side surface of the conductor 560, the side surface of the insulator 550, and the side surface of the oxide 530c.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen can be used.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • oxidation of the conductor 560 can be suppressed. Further, with the insulator 544, diffusion of impurities such as water and hydrogen included in the insulator 580 to the transistor 510B can be suppressed.
  • an insulator 576 (an insulator 576a and an insulator 576b) having a barrier property may be provided between the conductor 546 and the insulator 580. With the insulator 576, oxygen in the insulator 580 can be reacted with the conductor 546 to suppress oxidation of the conductor 546.
  • the insulator 576 having a barrier property, the range of material selection of the conductor used for the plug and the wiring can be expanded.
  • the conductor 546 can have a property of absorbing oxygen and a metal material with high conductivity.
  • FIG. 13A is a top view of the transistor 510C.
  • 13B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 13A.
  • 13C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 13A. Note that in the top view of FIG. 13A, some elements are omitted for clarity of the drawing.
  • the transistor 510C is a modified example of the above transistor. Therefore, in order to reduce the repetition of the description, points different from the above transistor are mainly described.
  • the conductor 547a is disposed between the conductor 542a and the oxide 530b
  • the conductor 547b is disposed between the conductor 542b and the oxide 530b.
  • the conductor 542a extends beyond the top surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side, and has a region in contact with the top surface of the oxide 530b.
  • the conductor 547 a conductor that can be used for the conductor 542 may be used.
  • the thickness of the conductor 547 is preferably at least larger than that of the conductor 542.
  • the transistor 510C illustrated in FIG. 13 can bring the conductor 542 closer to the conductor 560 than the transistor 510A.
  • the conductor 560 can be overlapped with the end of the conductor 542 a and the end of the conductor 542 b. Accordingly, the substantial channel length of the transistor 510C can be shortened, and the on current and the frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is preferably provided to overlap with the conductor 542a (conductor 542b). With such a configuration, the conductor 547a (conductor 547b) functions as a stopper in etching for forming an opening in which the conductor 546a (conductor 546b) is embedded, and the oxide 530b is over-etched. It can prevent.
  • the insulator 545 may be provided on and in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen and excess oxygen from entering the transistor 510C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used, for example.
  • FIG. 14A is a top view of the transistor 510D.
  • FIG. 14B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG. 14C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. 14A. Note that in the top view of FIG. 14A, some elements are omitted for clarity of the drawing.
  • the transistor 510D is a modified example of the above transistor. Therefore, in order to reduce the repetition of the description, points different from the above transistor are mainly described.
  • the transistor 510D includes the insulator 550 over the oxide 530c and the metal oxide 552 over the insulator 550.
  • the conductor 560 is provided over the metal oxide 552
  • the insulator 570 is provided over the conductor 560.
  • an insulator 571 is provided over the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 which suppresses diffusion of oxygen between the insulator 550 and the conductor 560, diffusion of oxygen to the conductor 560 is suppressed. That is, a reduction in the amount of oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 by oxygen can be suppressed.
  • the metal oxide 552 may have a function as part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the electric resistance value of the metal oxide 552 can be reduced to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 552 may have a function as part of the gate insulating layer. Therefore, in the case of using silicon oxide, silicon oxynitride, or the like for the insulator 550, it is preferable that the metal oxide 552 be a metal oxide which is a high-k material having a high dielectric constant. With the laminated structure, a laminated structure stable to heat and having a high dielectric constant can be obtained. Therefore, while maintaining the physical film thickness, it is possible to reduce the gate potential applied at the time of transistor operation. In addition, the equivalent oxide thickness (EOT) of the insulating layer which functions as a gate insulating layer can be reduced.
  • EOT equivalent oxide thickness
  • the metal oxide 552 is illustrated as a single layer in the transistor 510D, a stacked-layer structure of two or more layers may be employed.
  • a metal oxide which functions as a part of the gate electrode and a metal oxide which functions as a part of the gate insulating layer may be stacked.
  • the on current of the transistor 510D can be improved without weakening the influence of the electric field from the conductor 560.
  • the physical thickness of the insulator 550 and the metal oxide 552 maintains the distance between the conductor 560 and the oxide 530, whereby the conductor 560 and the oxide 530 can be obtained. Leakage current with the oxide 530 can be suppressed. Therefore, by providing the laminated structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530, and the electric field strength applied from the conductor 560 to the oxide 530 can be obtained. It can be easily adjusted appropriately.
  • the oxide semiconductor that can be used for the oxide 530 can be used as the metal oxide 552 by reducing the resistance.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), or the like which is an insulating layer containing an oxide of one or both of aluminum and hafnium is preferably used.
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is hard to crystallize in heat treatment in a later step.
  • the metal oxide 552 is not an essential component. It may be appropriately designed according to the transistor characteristics to be obtained.
  • an insulating material which has a function of suppressing permeation of impurities such as water or hydrogen and oxygen can be used.
  • impurities such as water or hydrogen and oxygen
  • aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen from above the insulator 570 can be suppressed from being mixed into the oxide 530 through the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask.
  • the side surface of the conductor 560 is substantially vertical, specifically, the angle between the side surface of the conductor 560 and the substrate surface is 75 degrees or more and 100 degrees or less, Preferably, it can be 80 degrees or more and 95 degrees or less.
  • the insulator 571 may also function as a barrier layer by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 570 may not be provided.
  • the side surfaces of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c are selectively removed to substantially coincide with each other. Thus, part of the surface of the oxide 530b can be exposed.
  • the transistor 510D includes a region 531a and a region 531b in part of the exposed surface of the oxide 530b.
  • One of the region 531a or the region 531b functions as a source region, and the other functions as a drain region.
  • the regions 531a and 531b are formed by introducing an impurity element such as phosphorus or boron onto the surface of the exposed oxide 530b by using, for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment. It can be realized by In the present embodiment and the like, the term "impurity element" refers to an element other than the main component element.
  • a metal film is formed after part of the surface of the oxide 530 b is exposed, and then heat treatment is performed to diffuse elements contained in the metal film into the oxide 530 b to form the regions 531 a and 531 b.
  • the region 531a and the region 531b may be referred to as an "impurity region” or a "low resistance region”.
  • the regions 531 a and 531 b can be formed in a self-aligned manner.
  • the conductor 560 does not overlap with the region 531a and / or the region 531b, so that parasitic capacitance can be reduced.
  • an offset region is not formed between the channel formation region and the source / drain region (the region 531a or the region 531b).
  • an offset region may be provided between the channel formation region and the source / drain region.
  • the offset region is a region where the electric resistivity is high, and is a region where the introduction of the impurity element described above is not performed.
  • the formation of the offset region can be realized by introducing the above-described impurity element after the formation of the insulator 575.
  • the insulator 575 also functions as a mask in the same manner as the insulator 571 or the like.
  • the impurity element is not introduced into the region of the oxide 530 b which overlaps with the insulator 575, and the electric resistivity of the region can be kept high.
  • the transistor 510D further includes an insulator 575 on the side surfaces of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c.
  • the insulator 575 is preferably an insulator with a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide with vacancy, or resin Is preferred.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having a void is preferably used as the insulator 575 because an excess oxygen region can be easily formed in the insulator 575 in a later step.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 510D includes an insulator 544 over the insulator 575 and the oxide 530.
  • the insulator 544 is preferably formed using a sputtering method. By using the sputtering method, an insulator with few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 544.
  • an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure.
  • the insulator 544 absorbs hydrogen and water from the oxide 530 and the insulator 575, whereby the concentration of hydrogen in the oxide 530 and the insulator 575 can be reduced.
  • FIG. 15A is a top view of the transistor 510E.
  • FIG. 15B is a cross-sectional view of a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 15C is a cross-sectional view of a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 15A, some elements are omitted for clarity of the drawing.
  • the transistor 510E is a modified example of the above transistor. Therefore, in order to prevent repetition of the description, points different from the above transistor are mainly described.
  • regions 531a and 531b are provided in part of the exposed surface of the oxide 530b without providing the conductor 542.
  • One of the region 531a or the region 531b functions as a source region, and the other functions as a drain region.
  • an insulator 541 is provided between the oxide 530 b and the insulator 544.
  • a region 531 (a region 531a and a region 531b) illustrated in FIG. 15 is a region in which the following element is added to the oxide 530b.
  • the region 531 can be formed, for example, by using a dummy gate.
  • a dummy gate may be provided over the oxide 530b, and the element that reduces the resistance of the oxide 530b may be added using the dummy gate as a mask. That is, the element is added to a region where the oxide 530 does not overlap with the dummy gate, whereby the region 531 is formed.
  • a method of adding the element an ion injection method in which an ionized source gas is separated by mass separation, an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, etc. Can be used.
  • boron or phosphorus can typically be mentioned.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas or the like may be used.
  • the noble gas include helium, neon, argon, krypton, xenon and the like.
  • concentration of the element may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • boron and phosphorus are preferable because they can use equipment of an amorphous silicon or low-temperature polysilicon production line. Existing equipment can be diverted and equipment investment can be suppressed.
  • an insulating film to be the insulator 541 and an insulating film to be the insulator 544 may be formed over the oxide 530 b and the dummy gate.
  • the insulating film to be the insulator 580 is subjected to a CMP (Chemical Mechanical Polishing) treatment to obtain the insulator 580 Removing part of the insulating film to expose the dummy gate.
  • CMP Chemical Mechanical Polishing
  • part of the insulator 541 in contact with the dummy gate may be removed. Therefore, the insulator 544 and the insulator 541 are exposed on the side surface of the opening provided in the insulator 580, and a part of the region 531 provided in the oxide 530b is exposed on the bottom surface of the opening.
  • an oxide film to be the oxide 530 c, an insulating film to be the insulator 550, and a conductive film to be the conductor 560 are sequentially formed in the opening, and then CMP treatment or the like is performed until the insulator 580 is exposed.
  • CMP treatment or the like is performed until the insulator 580 is exposed.
  • the insulator 541 and the insulator 544 are not essential components. It may be appropriately designed according to the transistor characteristics to be obtained.
  • the transistor illustrated in FIG. 15 can divert an existing device, and further, since the conductor 542 is not provided, cost can be reduced.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • the CAC-OS or CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and functions as a semiconductor throughout the material.
  • the conductive function is a function of causing electrons (or holes) to be carriers
  • the insulating function is a carrier. It is a function that does not flow electrons.
  • a function of switching can be imparted to the CAC-OS or the CAC-metal oxide by causing the conductive function and the insulating function to be complementary to each other.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as connected in a cloud shape with a blurred periphery.
  • the conductive region and the insulating region are each dispersed in the material with a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap resulting from the insulating region and a component having a narrow gap resulting from the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the above-described CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on current, and high field effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite (matrix composite) or a metal matrix composite (metal matrix composite).
  • Oxide semiconductors can be divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • non-single crystal oxide semiconductor for example, c-axis aligned crystalline oxide semiconductor (CAAC-OS), polycrystalline oxide semiconductor, nanocrystalline oxide semiconductor (nc-OS), pseudo amorphous oxide semiconductor (a-like) OS: amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • a thin film with high crystallinity is preferably used as the oxide semiconductor used for the semiconductor of the transistor.
  • the stability or the reliability of the transistor can be improved.
  • the thin film include a thin film of a single crystal oxide semiconductor or a thin film of a polycrystalline oxide semiconductor.
  • a high temperature or laser heating step is required in order to form a thin film of a single crystal oxide semiconductor or a thin film of a polycrystalline oxide semiconductor on a substrate. Therefore, the cost of the manufacturing process increases, and the throughput also decreases.
  • CAAC-IGZO In-Ga-Zn oxide
  • nc-IGZO In-Ga-Zn oxide having an nc structure was discovered (see Non-Patent Document 4).
  • nc-IGZO has periodicity in atomic arrangement in a minute area (for example, an area of 1 nm or more and 3 nm or less) and regularity in crystal orientation is not observed between different areas. There is.
  • Non-Patent Document 5 and Non-Patent Document 6 show the transition of the average crystal size by the irradiation of an electron beam to the thin films of the above-described CAAC-IGZO, nc-IGZO, and IGZO with low crystallinity.
  • a low crystalline IGZO thin film crystalline IGZO of about 1 nm has been observed even before electron beam irradiation. Therefore, it is reported here that in IGZO, the presence of a completely amorphous structure could not be confirmed.
  • the thin film of CAAC-IGZO and the thin film of nc-IGZO have high stability to electron beam irradiation as compared with the thin film of IGZO having low crystallinity. Therefore, it is preferable to use a thin film of CAAC-IGZO or a thin film of nc-IGZO as a semiconductor of the transistor.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion refers to a portion where the orientation of the lattice arrangement changes between the region in which the lattice arrangement is aligned and the region in which another lattice arrangement is aligned in the region where the plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but may not be regular hexagons and may be non-hexagonal. Moreover, distortion may have a lattice arrangement such as pentagon and heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, or that the bonding distance between atoms is changed due to metal element substitution. It is thought that it is for.
  • a CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer containing element M, zinc and oxygen (hereinafter referred to as (M, Zn) layer) are stacked. It tends to have a structure (also referred to as a layered structure).
  • In layer a layer containing indium and oxygen
  • M, Zn zinc and oxygen
  • indium and the element M can be substituted with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as a (In, M, Zn) layer.
  • indium in the In layer is substituted with the element M, it can also be represented as an (In, M) layer.
  • the CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS can not confirm clear crystal grain boundaries, so that it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur.
  • the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, generation of defects, or the like, so that the CAAC-OS can also be said to be an oxide semiconductor with few impurities or defects (such as oxygen vacancies). Therefore, the oxide semiconductor having a CAAC-OS has stable physical properties. Therefore, an oxide semiconductor having a CAAC-OS is resistant to heat and has high reliability.
  • the CAAC-OS is stable also to a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom of the manufacturing process can be expanded.
  • the nc-OS has periodicity in atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • nc-OS has no regularity in crystal orientation among different nanocrystals. Therefore, no orientation can be seen in the entire film. Therefore, the nc-OS may not be distinguished from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a wrinkle or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • Non-Patent Document 7 shows that there is.
  • a low power consumption CPU or the like to which a characteristic that a leak current of a transistor including an oxide semiconductor is low is applied is disclosed (see Non-Patent Document 8).
  • Non-Patent Document 9 application of a transistor including an oxide semiconductor to a display device utilizing a characteristic that a leakage current of the transistor is low has been reported (see Non-Patent Document 9).
  • the displayed image is switched several tens of times per second.
  • the number of times of switching images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such fast screen switching which is difficult for human eyes to perceive, is considered as the cause of eye fatigue. Therefore, it has been proposed to reduce the number of image rewrites by reducing the refresh rate of the display device.
  • power consumption of the display device can be reduced by driving with a lower refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • an oxide semiconductor with low carrier density is preferably used for the transistor.
  • the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states.
  • the low impurity concentration and the low density of defect level states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. It should be cm 3 or more.
  • the density of trap states may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave like fixed charge. Therefore, the transistor in which the channel formation region is formed in the oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • the impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect state may be formed and a carrier may be generated. Therefore, a transistor including an oxide semiconductor which contains an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in an oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, in SIMS. Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which may form an oxygen vacancy.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor including an oxide semiconductor which contains hydrogen is likely to be normally on.
  • hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • CAAC structure and an nc structure contributes to the improvement of the electrical characteristics and reliability of a transistor using an oxide semiconductor having a CAAC structure or an nc structure, as well as cost reduction and throughput improvement of a manufacturing process.
  • researches on application of the transistor to a display device and an LSI using the characteristic that the leakage current of the transistor is low have been advanced.
  • Embodiment 4 In this embodiment, an example of an electronic device mounted with the memory device described in the above embodiment will be described.
  • the memory device according to one embodiment of the present invention can be mounted in various electronic devices.
  • the memory device according to one embodiment of the present invention can be used as a memory incorporated in an electronic device.
  • the electronic devices include, for example, television devices, desktop or notebook personal computers, monitors for computers, etc., large-sized game machines such as digital signage (Digital Signage), pachinko machines, etc.
  • digital signage Digital Signage
  • pachinko machines large-sized game machines
  • electronic devices equipped with screens, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, portable information terminals, sound reproduction devices, etc. may be mentioned.
  • An electronic device of one embodiment of the present invention may have an antenna. By receiving the signal with the antenna, display of images, information, and the like can be performed on the display portion.
  • the antenna may be used for contactless power transmission.
  • An electronic device is a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow, humidity, inclination, vibration, odor, or infrared.
  • An electronic device in one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function of displaying date or time, etc., a function of executing various software (programs), wireless communication A function, a function of reading a program or data recorded in a recording medium, or the like can be provided.
  • FIG. 16 shows an example of the electronic device.
  • FIG. 16A shows a mobile phone (smart phone) which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 as an input interface, and a button is provided in the housing 5510.
  • a desktop information terminal 5300 is illustrated in FIG.
  • the desktop information terminal 5300 includes a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the smartphone and the desktop information terminal are illustrated as examples of the electronic device in FIGS. 16A and 16B, an information terminal other than the smartphone and the desktop information terminal is applied. be able to.
  • an information terminal other than a smart phone and a desktop information terminal for example, a PDA (Personal Digital Assistant), a notebook information terminal, a work station, etc. may be mentioned.
  • FIG. 16C shows an electric refrigerator-freezer 5800 which is an example of the electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803 and the like.
  • the electric refrigerator-freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Appliances, washing machines, dryers, audiovisual equipment etc. may be mentioned.
  • FIG. 16D illustrates a portable game console 5200 which is an example of the game console.
  • the portable game machine includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • FIG. 16D illustrates a portable game machine as an example of the game machine
  • a game machine to which the storage device according to one embodiment of the present invention can be applied is not limited to this.
  • a game machine to which the storage device according to one aspect of the present invention can be applied for example, a home-use stationary game machine, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a sports facility Pitching machines for batting practice.
  • FIG. 16 (E1) shows a car 5700 which is an example of a moving body
  • FIG. 16 (E2) shows a periphery of a windshield in a room of the car.
  • FIG. 16E2 illustrates a display panel 5704 attached to a pillar, in addition to the display panel 5701 attached to the dashboard, the display panel 5702, and the display panel 5703.
  • the display panel 5701 to the display panel 5703 can provide various information by displaying a speedometer, a tachometer, a travel distance, a fuel gauge, a gear state, settings of an air conditioner, and the like.
  • display items, layouts, and the like displayed on the display panel can be appropriately changed in accordance with the user's preference, and design can be enhanced.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 By projecting an image from an imaging device (not shown) provided in the automobile 5700 on the display panel 5704, it is possible to complement the view (dead angle) blocked by the pillar. That is, by displaying an image from an imaging device provided outside the automobile 5700, a blind spot can be compensated to enhance safety. In addition, by displaying an image that complements the invisible part, it is possible to check the safety more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • a mobile body is not limited to a motor vehicle.
  • a moving body a train, a monorail, a ship, a flying body (helicopter, unmanned aircraft (drone), airplane, rocket) and the like can also be mentioned, and a storage device according to one embodiment of the present invention It can apply.
  • a storage device can perform high-speed operation even in a low temperature environment because data retention time is long even in a high temperature environment.
  • the storage device according to one embodiment of the present invention for the various electronic devices described above, it is possible to provide a highly reliable electronic device which can reliably operate in high temperature environments and low temperature environments. it can. In addition, power consumption of the electronic device can be reduced.
  • the potential applied to the back gate in FIG. 17A, 17B, etc., “Back Gate Electrode”
  • the threshold voltage we investigated the relationship between In the present embodiment, the potential applied to the back gate V BG, the front gate (Fig. 17 (A), in such (B), referred to as "Front Gate Electrode") the potential applied to V FG, a source ( In FIG. 17A, the current flowing between “S / D Electrode” and the drain (in FIG. 17A, “S / D Electrode”) is extrapolated to I ds and ⁇ I ds.
  • the threshold voltage obtained by the method be V th .
  • FIG. 17A and 17B show cross-sectional TEM (transmission electron microscope) images of the manufactured OS transistor.
  • FIG. 17A is a cross-sectional TEM image of the OS transistor in the channel length direction
  • FIG. 17B is a cross-sectional TEM image of the OS transistor in the channel width direction.
  • the OS transistor has a back gate.
  • the thickness of the back gate insulating film BGI (denoted as “Back Gate Insulator” in FIGS. 17A and 17B, and 21) is 30 nm in EOT (equivalent SiO 2 film thickness, Equivalent Oxide Thickness),
  • the thickness of the oxide forming the channel formation region (in FIGS. 17A and 17B, “CAAC-IGZO” and in FIG. 21, “CAAC-IGZO (Active Layer)”) has a thickness of 17 nm
  • the thickness of the front gate insulating film FGI (denoted as “Front Gate Insulator” in FIGS. 17A, 17B, and 21) is 6.1 nm, 8.0 nm, 11.2 nm, and 3 nm in EOT. The conditions were made.
  • the channel length is 0.37 um and the channel width is 0.24 um.
  • the potential V BG applied to the back gate is 2 V from 0 V to ⁇ 8 V for an OS transistor having a thickness of 6.1 nm for the front gate insulating film FGI (denoted as “t FGI ” in the figure).
  • the relationship between the potential VFG applied to the front gate and the current I ds flowing between the source and the drain (hereinafter referred to as a V FG -I ds curve) is shown.
  • the potential V BG applied to the back gate By setting the potential V BG applied to the back gate to a negative potential, the V FG -I ds curve is shifted to the positive.
  • FIG. 18B shows a V FG -I ds curve when the horizontal axis is aligned with the threshold voltage V th . Even when the potential V BG applied to the back gate is different, the V FG -I ds curves approximately overlap, and only the threshold voltage V th is changed by the potential V BG applied to the back gate. I understand that.
  • FIG. 19A V FG ⁇ when the potential V BG applied to the back gate is changed at intervals of 2 V from 0 V to ⁇ 8 V for the OS transistor in which the thickness of the front gate insulating film FGI is 8.0 nm.
  • the I ds curve is shown.
  • FIG. 19B shows V FG ⁇ when the potential V BG applied to the back gate is changed at intervals of 2 V from 0 V to ⁇ 8 V for the OS transistor whose front gate insulating film FGI has a thickness of 11.2 nm.
  • the I ds curve is shown.
  • the thickness of the front gate insulating film FGI (FIG. 18A and FIG. 19A, “t The V FG -I ds curve is shifted more positively in the OS transistor whose front gate insulating film FGI has a thickness of 8.0 nm than in the case of the OS transistor whose FGI 2 is “6.1 nm”.
  • the front gate insulating film is thicker than the OS transistor having a thickness of 8.0 nm of the front gate insulating film FGI.
  • the V FG -I ds curve is shifted more positively in the OS transistor whose FGI thickness is 11.2 nm.
  • FIG. 20A shows the potential V BG to be applied to the back gate, and the V FG -I ds curve in each of the OS transistors having 6.1 nm, 8.0 nm, and 11.2 nm thickness of the front gate insulating film FGI.
  • the relationship with the extracted threshold voltage V th is shown.
  • the relationship between the potential V BG applied to the back gate and the threshold voltage V th shown in FIG. 20A is an average of eight samples of the OS transistor.
  • the threshold voltage V th changes approximately linearly with the potential V BG applied to the back gate in each of the OS transistors having 6.1 nm, 8.0 nm, and 11.2 nm thickness of the front gate insulating film FGI. You can see that
  • the thickness of the front gate insulating film FGI, the amount of change in the threshold voltage V th with respect to the potential V BG applied to the back gate (hereinafter referred to as ⁇ V th / ⁇ V BG ), and the sub The relationship with the threshold coefficient (Subthreshold Swing, SS) is shown.
  • ⁇ V th / ⁇ V BG is approximately linear to the thickness of the front gate insulating film FGI, and the intercept of the approximate curve has a value close to 0 V / V.
  • the subthreshold coefficient is also approximately linear to the thickness of the front gate insulating film FGI, and the intercept of the approximate curve has a value close to 60 mV / dec.
  • the OS transistor does not control the threshold voltage by the addition of impurities like a Si transistor.
  • the OS transistor in the region where the potential V FG applied to the front gate is smaller than the threshold voltage V th , the space charge concentration in the channel formation region is small, and the contribution of space charge to band bending is small. Therefore, the channel formation region of the OS transistor can be approximated to a simple capacitance model shown in FIG. 21 in a region where the potential V FG applied to the front gate is smaller than the threshold voltage V th .
  • the oxide forming the channel forming region, the interface potential of the front gate insulating film FGI is V CH
  • the oxide forming the channel forming region, the capacitance on the front gate side of the interface of the front gate insulating film FGI is C F
  • An oxide that forms a channel formation region and a capacitance on the back gate side with respect to the interface between the front gate insulating film FGI are defined as C B.
  • the amount of change in the interface potential V CH when the potential V FG applied to the front gate or the potential V BG applied to the back gate is changed is given by the following formulas (1) and (2).
  • the threshold voltage V th is, with respect to the potential V BG applied to the back gate, it can be seen that becomes the ratio of the capacitance C B to volume C F to a straight line and the slope.
  • the subthreshold coefficient is expressed by the following equation (4).
  • both ⁇ V th / ⁇ V BG and the subthreshold coefficient depend on the ratio of capacitance C F to capacitance C B.
  • the OS transistor in order to control the threshold voltage by the back gate, the ratio of the capacitance C F to the capacitance C B , in particular, the thickness of the front gate insulating film FGI and the thickness of the back gate insulating film BGI, the OS transistor Can be designed for
  • the electrical characteristics in the subthreshold region of the OS transistor are such that the off-state current of the OS transistor is very small, and in the measurement using one OS transistor (indicated as "One FET" in FIG. 22A), the evaluation device Due to the lower limit of detection, sufficient evaluation can not be performed (see FIG. 18A, FIG. 19A, and FIG. 19B). Therefore, the method of parallel coupling and evaluation of several tens of thousands to hundreds of thousands of OS transistors reported in Non-Patent Document 7 (in FIG. 22A, ninety thousand OS transistors are parallel coupled and evaluated, The measurement is performed with high accuracy by the “Parallelized 90,000 FETs”) and the method using the data retention test circuit (“Data retention test circuit” in FIG. 22A), and the results are shown in FIG. shown in V FG -I ds curve of 22 (a) (aligned horizontal axis representing the threshold voltage V th).
  • the subthreshold region of the OS transistor continues to a region where the current I ds flowing between the source and the drain is very small. Therefore, current I ds flowing between the source and the drain has subthreshold characteristics, ie, the source and the drain, in a wide potential range in a region where the potential V FG applied to the front gate is smaller than threshold voltage V th.
  • the current I ds flowing during the period of time has an exponential function with respect to the potential V.sub.FG applied to the front gate.
  • the threshold voltage V th is shifted to the positive side (FIG. 22B, a negative potential is applied to the potential V BG applied to the back gate to shift the threshold voltage V th to the positive side, “Positive shift by negative V By writing “ BG ”, it is possible to reduce the current I ds flowing between the source and the drain (“Significantly decreased” in FIG. 22B).
  • the OS transistor can realize various electrical characteristics in accordance with the application by controlling the threshold voltage V th with the potential V BG applied to the back gate.
  • CA capacitive element
  • CB capacitive element
  • CC capacitive element
  • SUB semiconductor substrate

Landscapes

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Abstract

要約書 新規な記憶装置、新規な半導体装置を提供する。 制御回路の上方に、 複数のメモリセルを含むセルアレイが積層して設けられた記憶装置であって、 セ ルアレイは複数のブロック毎に動作する。 また、 制御回路とセルアレイの間には、 複数の電極を有す る。 電極は、 ブロック毎かつブロックと重なるように設けられ、 ブロック毎に電極の電位を変えるこ とができる。 電極は、 メモリセルに含まれるトランジスタのバックゲートとしての機能を有し、 ブロ ック毎に電極の電位を変えることで、メモリセルに含まれるトランジスタの電気特性を変化させるこ とができる。また、電極は、制御回路で生じるノイズを低減することができる。

Description

記憶装置、半導体装置、および電子機器
本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記憶装置に関する。
また、本発明の一形態は、半導体装置に関する。本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、各種電子機器に、記憶装置（メモリともいう）として広く用いられている。ＤＲＡＭのメモリセルに、酸化物半導体を用いたトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタともいう）を適用した例が、特許文献１および非特許文献１に示されている。
酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいため、酸化物半導体トランジスタをＤＲＡＭのメモリセルに適用することで、記憶内容を長期にわたり保持することができる。すなわち、リフレッシュ頻度が少なく、消費電力の少ないＤＲＡＭを作製することができる。
また、酸化物半導体トランジスタは、薄膜トランジスタであり、積層して設けることができる。例えば、単結晶シリコン基板に形成したＳｉトランジスタを用いて周辺回路を構成し、その上方に形成した酸化物半導体トランジスタを用いてメモリセルを構成することで、チップ面積を削減することができる。
本明細書等では、酸化物半導体トランジスタがメモリセルに適用されたＤＲＡＭを、「酸化物半導体ＤＲＡＭ」、または、「ＤＯＳＲＡＭ（登録商標、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、ドスラム）」と呼ぶ。
一方、酸化物半導体は、トランジスタに適用可能な半導体として、近年注目されている。酸化物半導体として、例えば、酸化インジウム、酸化亜鉛など、一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献２乃至非特許文献４参照）。
非特許文献２および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いて、トランジスタを作製する技術が開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献５および非特許文献６に示されている。
非特許文献７では、酸化物半導体を用いたトランジスタの、オフ電流が非常に小さいことが報告され、非特許文献８および非特許文献９では、オフ電流が非常に小さい性質を利用した、ＬＳＩおよびディスプレイが報告されている。
特開２０１２−２５６８２０号公報
Ｔ．Ｏｎｕｋｉ　ｅｔ　ａｌ．，"ＤＲＡＭ　ｗｉｔｈ　Ｓｔｏｒａｇｅ　Ｃａｐａｃｉｔａｎｃｅ　ｏｆ　３．９ｆＦ　ｕｓｉｎｇ　ＣＡＡＣ−ＯＳ　Ｔｒａｎｓｉｓｔｏｒ　ｗｉｔｈ　Ｌ　ｏｆ　６０ｎｍ　ａｎｄ　ｈａｖｉｎｇ　Ｍｏｒｅ　Ｔｈａｎ　１−ｈ　Ｒｅｔｅｎｔｉｏｎ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ"，Ｅｘｔ．Ａｂｓｔｒ．ＳＳＤＭ，２０１４，ｐｐ．４３０−４３１． Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
上述のように、単結晶シリコン基板に形成したＳｉトランジスタを用いて周辺回路を構成し、その上方に形成した酸化物半導体トランジスタを用いてメモリセルを構成した場合、周辺回路が動作することによるノイズがメモリセルに影響することがあった。
すなわち、単結晶シリコン基板など半導体基板に形成したトランジスタを用いて第１の回路を構成し、その上方に形成した酸化物半導体トランジスタを用いて第２の回路を構成した場合、第１の回路が動作することによるノイズが第２の回路に、または、第２の回路が動作することによるノイズが第１の回路に影響する可能性があった。
本発明の一形態は、単結晶シリコン基板に構成した周辺回路の上方に、酸化物半導体トランジスタを用いたメモリセルを積層して設けた記憶装置において、周辺回路が動作することによるノイズがメモリセルに影響する程度を低減することを課題の一つとする。
または、本発明の一形態は、半導体基板に構成した第１の回路の上方に、酸化物半導体トランジスタを用いた第２の回路を積層して設けた半導体装置において、第１の回路が動作することによるノイズが第２の回路に、または、第２の回路が動作することによるノイズが第１の回路に影響する程度を低減することを課題の一つとする。
または、本発明の一形態は、上述の記憶装置、または、上述の半導体装置を有する電子機器を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、第１乃至第Ｎ（Ｎは２以上の整数）の電極と、第１および第２の回路とを有する半導体装置である。第１の回路と第２の回路は、複数の配線を介して電気的に接続され、第２の回路は、第１乃至第Ｎの領域を有する。第１乃至第Ｎの領域は、それぞれ第１トランジスタを有し、第１乃至第Ｎの領域において、第Ｋ（Ｋは１以上Ｎ以下の整数）の領域は、第Ｋの電極を介して、第１の回路と重なる領域を有する。第Ｋの電極は、第Ｋの領域が有する第１トランジスタのバックゲートとして機能する。
また、上記形態において、第１乃至第Ｍ（Ｍは２以上の整数）の電位のいずれかが、第１乃至第Ｎの電極のそれぞれに印加され、第１乃至第Ｍの電位は、互いに異なる。
また、上記形態において、第１トランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第１トランジスタは、シリコンおよび窒素を含む層と重なり、層の抵抗率は１×１０１０以上１×１０１５Ωｃｍ以下である。
また、上記形態において、第１の回路は、第２トランジスタを有し、第２トランジスタは、チャネル形成領域にシリコンを有する。
また、本発明の一形態は、第１乃至第Ｎ（Ｎは２以上の整数）の電極と、制御回路と、セルアレイとを有する記憶装置である。制御回路は、セルアレイを制御する機能を有し、セルアレイは、第１乃至第Ｎの領域を有する。第１乃至第Ｎの領域は、それぞれ複数のメモリセルを有し、メモリセルは、それぞれ第１トランジスタおよび容量素子を有し、第１乃至第Ｎの領域において、第Ｋ（Ｋは１以上Ｎ以下の整数）の領域は、第Ｋの電極を介して、第１の回路と重なる領域を有する。第Ｋの電極は、第Ｋの領域において、メモリセルが有する第１トランジスタのバックゲートとして機能する。
また、上記形態において、第１乃至第Ｍ（Ｍは２以上の整数）の電位のいずれかが、第１乃至第Ｎの電極のそれぞれに印加され、第１乃至第Ｍの電位は、互いに異なる。
また、上記形態において、第１トランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第１トランジスタは、シリコンおよび窒素を含む層と重なり、層の抵抗率は１×１０１０以上１×１０１５Ωｃｍ以下である。
また、上記形態において、第１の回路は、第２トランジスタを有し、第２トランジスタは、チャネル形成領域にシリコンを有する。
また、本発明の一形態は、第１および第２の電極と、制御回路と、セルアレイとを有する記憶装置である。制御回路は、セルアレイを制御する機能を有し、セルアレイは、第１および第２の領域を有する。第１および第２の領域は、それぞれ複数のメモリセルを有し、メモリセルは、それぞれ第１トランジスタおよび容量素子を有し、第１の領域は、第１の電極を介して制御回路と重なる領域を有し、第２の領域は、第２の電極を介して制御回路と重なる領域を有する。第１の電極は、第１の領域においてメモリセルが有する第１トランジスタのバックゲートとして機能し、第２の電極は、第２の領域においてメモリセルが有する第１トランジスタのバックゲートとして機能する。
また、上記形態において、第１の電極に印加される電位と、第２の電極に印加される電位は、異なる。
また、上記形態において、第１トランジスタは、チャネル形成領域に金属酸化物を有する。
また、上記形態において、第１トランジスタは、シリコンおよび窒素を含む層と重なり、層の抵抗率は１×１０１０以上１×１０１５Ωｃｍ以下である。
また、上記形態において、制御回路は、第２トランジスタを有し、第２トランジスタは、チャネル形成領域にシリコンを有する。
本発明の一形態により、単結晶シリコン基板に構成した周辺回路の上方に、酸化物半導体トランジスタを用いたメモリセルを積層して設けた記憶装置において、周辺回路が動作することによるノイズがメモリセルに影響する程度を低減することができる。
または、本発明の一形態により、半導体基板に構成した第１の回路の上方に、酸化物半導体トランジスタを用いた第２の回路を積層して設けた半導体装置において、第１の回路が動作することによるノイズが第２の回路に、または、第２の回路が動作することによるノイズが第１の回路に影響する程度を低減することができる。
または、本発明の一形態により、上述の記憶装置、または、上述の半導体装置を有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
メモリの構成例を示す斜視概略図。 メモリの構成例を示すブロック図。 （Ａ）メモリセルアレイの構成例を示す上面図、（Ｂ）メモリセルの構成例を示す回路図。 （Ａ）、（Ｂ）、（Ｃ）メモリセルの構成例を示す回路図。 （Ａ）、（Ｂ）導電層の形状の例を示す上面図。 （Ａ）、（Ｂ）導電層の形状の例を示す上面図。 導電層とトランジスタの位置関係を示す上面図。 メモリの構成例を示す斜視概略図。 半導体装置の構成例を示す断面図。 （Ａ）、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）、（Ｅ２）電子機器の構成例を示す図。 （Ａ）、（Ｂ）トランジスタの断面を示す図。 （Ａ）、（Ｂ）トランジスタの電気特性を示す図。 （Ａ）、（Ｂ）トランジスタの電気特性を示す図。 （Ａ）トランジスタのしきい値電圧を示す図、（Ｂ）トランジスタのしきい値電圧の変化量とサブスレッショルド係数を示す図。 トランジスタの容量モデルを示す図。 （Ａ）、（Ｂ）トランジスタの電気特性を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている（以下、メモリという）。また、本発明の一形態に係わる記憶装置は、半導体基板に構成した周辺回路の上方に、酸化物半導体トランジスタ（以下、ＯＳトランジスタという）を用いたメモリセルを積層して設けた構造を有する。
＜メモリの構成例１＞
図１は、本発明の一形態に係わるメモリ１００の構成例を示す斜視概略図である。
メモリ１００は、層１０１および層２０１を有し、層１０１の上方に層２０１が積層された構造を有する。層１０１および層２０１には、それぞれ、半導体特性を利用することで機能しうる回路が設けられており、層１０１には周辺回路１１０が設けられ、層２０１にはメモリセルアレイ２１０（図２では、「Ｍｅｍｏｒｙ　Ｃｅｌｌ　Ａｒｒａｙ」と表記）が設けられている。また、層２０１は、メモリセルアレイ２１０の下方に、導電層５０および導電層６０を有する。導電層５０および導電層６０については、後述する。なお、本実施の形態で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略している。
周辺回路１１０は、ローデコーダ１２１、ワード線ドライバ回路１２２、ビット線ドライバ回路１３０、カラムデコーダ１３１、出力回路１４０、コントロールロジック回路１５０、および、ＶＢＧコントロール回路１６０を有する。周辺回路１１０は、メモリセルアレイ２１０の制御回路としての機能を有する。
周辺回路１１０は、半導体基板ＳＵＢに形成したトランジスタを用いて構成されている。半導体基板ＳＵＢは、トランジスタのチャネル形成領域を有することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
また、ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成したトランジスタは、チャネル形成領域に単結晶半導体を有する。
本実施の形態では、半導体基板ＳＵＢに単結晶シリコン基板を用いた場合について説明する。また、単結晶シリコン基板に形成したトランジスタを、Ｓｉトランジスタと呼ぶ。Ｓｉトランジスタを用いて構成された周辺回路１１０は、高速な動作が可能である。
メモリセルアレイ２１０は、複数のメモリセル２１１（図２では、「Ｍｅｍｏｒｙ　Ｃｅｌｌ」と表記）を有する。
メモリセルアレイ２１０は、ＯＳトランジスタを用いて構成されている。酸化物半導体のバンドギャップは２．５ｅＶ以上、好ましくは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流をいう。
トランジスタのチャネル形成領域に用いられる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態３で説明する。
メモリセル２１１は、データを記憶する機能を有する。メモリセル２１１は、２値（ハイレベルおよびローレベル）のデータを記憶する機能を有していてもよいし、４値以上の多値データを記憶する機能を有していてもよい。または、アナログデータを記憶する機能を有していてもよい。ＯＳトランジスタはオフ電流が極めて小さいため、メモリセル２１１に用いるトランジスタとして好適である。
ＯＳトランジスタは、例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、または１０ｚＡ／μｍ以下、または１ｚＡ／μｍ以下、または１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセル２１１に用いることにより、メモリセル２１１に記憶したデータを長期間に渡って保持することができる。
メモリセル２１１にＯＳトランジスタを用いることで、メモリセル２１１のリフレッシュ頻度を少なくすることができる。または、メモリセル２１１のリフレッシュ動作を不要にすることができる。メモリセル２１１のリフレッシュ頻度を少なくすることで、メモリ１００の消費電力を低減することができる。または、メモリセル２１１のリフレッシュ動作を不要にすることで、リフレッシュ動作に要する回路を削減することができる。
ＯＳトランジスタは高温下でもオフ電流が増加しにくいため、周辺回路１１０の発熱による高温下においても、メモリセル２１１に記憶したデータの消失が生じにくい。ＯＳトランジスタを用いることで、メモリ１００の信頼性を高めることができる。
また、ＯＳトランジスタは薄膜トランジスタであり、半導体基板ＳＵＢの上方に積層して設けることができる。
メモリセルアレイ２１０が有する各メモリセル２１１は、配線ＷＬおよび配線ＢＬと接続されている。配線ＷＬに供給される電位によってメモリセル２１１の選択が行われ、メモリセル２１１に書き込むデータに対応した電位が配線ＢＬに供給されることにより、メモリセル２１１にデータが書き込まれる。または、配線ＷＬに供給される電位によってメモリセル２１１の選択が行われ、メモリセル２１１に記憶したデータが配線ＢＬの電位を変化させることにより、メモリセル２１１からデータが読み出される。
すなわち、配線ＷＬはメモリセル２１１のワード線としての機能を有し、配線ＢＬはメモリセル２１１のビット線としての機能を有する。また、配線ＢＬを介して供給される電位、および、配線ＢＬを介して読み出される電位を、本明細書等ではデータ信号と呼ぶ。
なお、メモリセルアレイ２１０におけるメモリセル２１１のレイアウト方式として、折り返し型や開放型などを適用することができる。折り返し型を適用する場合、配線ＷＬの電位変化によって、配線ＢＬに出力される読み出し電位に生じるノイズを低減することができる。また、開放型を適用する場合、折り返し型に比べてメモリセル２１１の密度を高めることができ、メモリセルアレイ２１０の面積を縮小することができる。図１では開放型を適用した場合の構成例を示している。
＜メモリの構成例２＞
図２は、メモリ１００の構成例を示すブロック図である。
ビット線ドライバ回路１３０は、配線ＢＬと接続され、プリチャージ回路１３２、センスアンプ１３３、および書き込み回路１３４を有する。プリチャージ回路１３２は、配線ＢＬをプリチャージする機能を有する。センスアンプ１３３は、配線ＢＬから読み出されたデータ信号を増幅する機能を有し、書き込み回路１３４は、配線ＢＬにデータ信号を書き込む機能を有する。増幅されたデータ信号は、出力回路１４０を介して、デジタルのデータ信号ＲＤＡＴＡとしてメモリ１００の外部に出力される。
ワード線ドライバ回路１２２は、配線ＷＬと接続され、配線ＷＬを駆動する機能を有する。ワード線ドライバ回路１２２は、配線ＷＬを駆動することで、データの書き込みまたは読み出しを行うメモリセル２１１を選択する。
メモリ１００には、外部から電源として、低電源電位ＶＳＳ、周辺回路１１０用の高電源電位ＶＤＤ、メモリセルアレイ２１０用の高電源電位ＶＩＨが供給される。ここで、高電源電位ＶＤＤは、低電源電位ＶＳＳよりも高い電位である。また、例えば、高電源電位ＶＩＨは、高電源電位ＶＤＤより高い電位、もしくは高電源電位ＶＤＤと同電位とすることができる。
また、メモリ１００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ１２１およびカラムデコーダ１３１に入力され、ＷＤＡＴＡはビット線ドライバ回路１３０に入力される。
コントロールロジック回路１５０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ１２１およびカラムデコーダ１３１の制御信号を生成する。ＣＥはチップイネーブル信号であり、ＷＥは書き込みイネーブル信号であり、ＲＥは読み出しイネーブル信号である。コントロールロジック回路１５０が処理する信号は、これに限定されるものではなく、必要に応じて他の制御信号を入力してもよい。
なお、メモリ１００において、上述の各回路、各信号および各電位は、必要に応じて適宜取捨することができる。あるいは、他の回路、他の信号または他の電位を追加してもよい。
＜メモリセルアレイ＞
図３（Ａ）は、メモリセルアレイ２１０の構成例を示す上面図である。図３（Ａ）を用いて、メモリセルアレイ２１０の詳細を説明する。
メモリセルアレイ２１０は、導電層５０の上方に位置するメモリセルアレイ２２０、および、導電層６０の上方に位置するメモリセルアレイ２３０に分けられる。
メモリセルアレイ２２０は、一行にｎ（ｎは１以上の整数）個のメモリセル２１１をｋ（ｋは１以上の整数）行有し、メモリセル２１１は行列状に配置されている。図３（Ａ）において、［１，１］、［１，ｎ］、［ｋ，１］、［ｋ，ｎ］は、メモリセル２１１のアドレスを表しており、メモリセルアレイ２２０は、ｋ×ｎ個のメモリセル２１１を有する。
また、メモリセルアレイ２３０は、一行にｎ個のメモリセル２１１をｍ−ｋ（ｍはｋ＋１以上の整数）行有し、メモリセル２１１は行列状に配置されている。図３（Ａ）において、［ｋ＋１，１］、［ｋ＋１，ｎ］、［ｍ，１］、［ｍ，ｎ］は、メモリセル２１１のアドレスを表しており、メモリセルアレイ２３０は、（ｍ−ｋ）×ｎ個のメモリセル２１１を有する。
メモリセルアレイ２２０およびメモリセルアレイ２３０は、ｎ本の配線ＢＬ（ＢＬ（１）乃至ＢＬ（ｎ））を有する。また、メモリセルアレイ２２０は、ｋ本の配線ＷＬ（ＷＬ（１）乃至ＷＬ（ｋ））を有し、メモリセルアレイ２３０は、ｍ−ｋ本の配線ＷＬ（ＷＬ（ｋ＋１）乃至ＷＬ（ｍ））を有する。
個々のメモリセル２１１は配線ＢＬおよび配線ＷＬと接続され、図１および図２に示すように、配線ＢＬはビット線ドライバ回路１３０と接続され、配線ＷＬはワード線ドライバ回路１２２と接続されている。そのため、個々のメモリセル２１１は、配線ＢＬを介してビット線ドライバ回路１３０と電気的に接続され、配線ＷＬを介してワード線ドライバ回路１２２と電気的に接続されている。
また、図示していないが、導電層５０および導電層６０は、ＶＢＧコントロール回路１６０（図１および図２参照）と電気的に接続されている。ＶＢＧコントロール回路１６０が生成した電位を、導電層５０および導電層６０に印加することができる。
＜メモリセル１＞
図３（Ｂ）は、メモリセル２１１の構成例を示す回路図である。
メモリセル２１１は、トランジスタＭ１１と、容量素子ＣＡとを有する。なお、トランジスタＭ１１は、フロントゲート（単にゲートと呼ぶ場合がある）およびバックゲートを有する。
トランジスタＭ１１のソースまたはドレインの一方は、容量素子ＣＡの第１端子と電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＶＢＧと接続されている。また、容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＬはメモリセル２１１のビット線としての機能を有し、配線ＷＬはメモリセル２１１のワード線としての機能を有し、配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。また、配線ＶＢＧは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。
ここで、配線ＶＢＧは、導電層５０または導電層６０と接続されており、導電層５０または導電層６０に印加された電位を、トランジスタＭ１１のバックゲートに印加することができる。または、導電層５０または導電層６０を、トランジスタＭ１１のバックゲートとして使用することができる。すなわち、導電層５０または導電層６０を介して、ＶＢＧコントロール回路１６０が生成した電位をトランジスタＭ１１のバックゲートに印加することができる。
トランジスタＭ１１のバックゲートに、ＶＢＧコントロール回路１６０が生成した電位を印加することで、トランジスタＭ１１のしきい値電圧を増減することができる。
そして、トランジスタＭ１１は、容量素子ＣＡの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。データの書き込みまたは読み出しは、配線ＷＬにハイレベルの電位を印加し、容量素子ＣＡの第１端子と配線ＢＬとを、導通状態とすることによって行われる。メモリセル２１１は、容量素子ＣＡに電荷を蓄積することでデータを保持するメモリであり、メモリセル２１１に保持されるデータは、配線ＢＬおよびトランジスタＭ１１を介して、書き込みまたは読み出しが行われる。
なお、トランジスタＭ１１は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。例えば、トランジスタＭ１１のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
ＯＳトランジスタはオフ電流が非常に小さいため、メモリセル２１１に書き込んだデータを長時間保持することができる。そのため、メモリセル２１１のリフレッシュ頻度を少なくすることができ、メモリ１００を消費電力の少ないメモリとすることができる。または、メモリセル２１１のリフレッシュ動作を不要にすることができる。または、メモリ１００を、高温下においてもデータの消失が生じにくい、信頼性の高いメモリとすることができる。
トランジスタＭ１１にＯＳトランジスタを用いることで、上述のＤＯＳＲＡＭを構成することができる。
＜メモリセル２＞
なお、メモリセル２１１の構成は、上記に限られない。メモリセル２１１の別の構成例を、図４（Ａ）に示すメモリセル２１２を用いて説明する。
メモリセル２１２は、トランジスタＭ１２と、トランジスタＭ１３と、容量素子ＣＢとを有する。トランジスタＭ１２は、フロントゲートおよびバックゲートを有する。
トランジスタＭ１２のソースまたはドレインの一方は、容量素子ＣＢの第１端子、および、トランジスタＭ１３のゲートと電気的に接続され、トランジスタＭ１２のソースまたはドレインの他方は、配線ＷＢＬと接続されている。トランジスタＭ１２のゲートは、配線ＷＬと接続され、トランジスタＭ１２のバックゲートは、配線ＶＢＧと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ１３のソースまたはドレインの一方は、配線ＳＬと接続され、トランジスタＭ１３のソースまたはドレインの他方は、配線ＲＢＬと接続されている。
配線ＷＢＬは書き込みビット線としての機能を有し、配線ＲＢＬは読み出しビット線としての機能を有し、配線ＷＬはワード線としての機能を有する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。また、配線ＶＢＧは、トランジスタＭ１２のバックゲートに電位を印加するための配線として機能する。
ここで、配線ＶＢＧは、導電層５０または導電層６０と接続されており、導電層５０または導電層６０に印加された電位を、トランジスタＭ１２のバックゲートに印加することができる。または、導電層５０または導電層６０を、トランジスタＭ１２のバックゲートとして使用することができる。すなわち、導電層５０または導電層６０を介して、ＶＢＧコントロール回路１６０が生成した電位をトランジスタＭ１２のバックゲートに印加することができる。
トランジスタＭ１２のバックゲートに、ＶＢＧコントロール回路１６０が生成した電位を印加することで、トランジスタＭ１２のしきい値電圧を増減することができる。
そして、トランジスタＭ１２は、容量素子ＣＢの第１端子と配線ＷＢＬとを、導通または非導通とするスイッチとしての機能を有する。
データの書き込みは、配線ＷＬにハイレベルの電位を印加し、容量素子ＣＢの第１端子と配線ＷＢＬとを、導通状態とすることによって行われる。具体的には、トランジスタＭ１２が導通状態のとき、配線ＷＢＬに、書き込むデータに対応した電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ１３のゲートに該電位を書き込むことによって行われる。その後、配線ＷＬにローレベルの電位を印加し、トランジスタＭ１２を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ１３のゲートの電位を保持する。
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ１３のソースとドレインとの間に流れる電流は、トランジスタＭ１３のゲートの電位、およびトランジスタＭ１３のソースまたはドレインの一方（配線ＳＬ）の電位によって決まり、また、前記電流によって、トランジスタＭ１３のソースまたはドレインの他方の電位が決まる。そのため、トランジスタＭ１３のソースまたはドレインの他方と接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ１３のゲート）に保持されている電位を読み出すことができる。
なお、トランジスタＭ１２は、トランジスタＭ１１と同様、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。また、トランジスタＭ１３は、特に限定されない。例えば、トランジスタＭ１３にＯＳトランジスタを用いてもよいし、Ｓｉトランジスタを用いてもよい。
メモリセル２１２は、２トランジスタ１容量素子のゲインセル型のメモリセルである。ゲインセル型のメモリセルは、容量素子の容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。
また、トランジスタＭ１２に、オフ電流が非常に小さいＯＳトランジスタを用いることで、電力の供給が停止された期間においても蓄積した電荷を保持することができ、メモリセル２１２は、不揮発メモリとしての性質を有する。ＯＳトランジスタを用いた、ゲインセル型のメモリセルによって構成されるメモリを、本明細書等では、「ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）」と呼ぶ。なお、ＮＯＳＲＡＭは、容量素子の充放電によってデータの書き換えを行うため、原理的には書き換え回数に制約はない。
また、メモリセル２１２は、配線ＷＢＬと配線ＲＢＬを、一本の配線ＢＬとしてまとめた構成であってもよい。配線ＷＢＬと配線ＲＢＬを、一本の配線ＢＬとしてまとめた構成例を、図４（Ｂ）に示す。
図４（Ｂ）に示すメモリセル２１３は、トランジスタＭ１２のソースまたはドレインの他方、および、トランジスタＭ１３のソースまたはドレインの他方が、配線ＢＬと接続されている。つまり、メモリセル２１３は、書き込みビット線と読み出しビット線が、１本の配線ＢＬとして動作する構成となっている。この場合、データを書き込む際は、配線ＳＬを電気的に浮遊状態（フローティング）とすることが好ましい。
＜メモリセル３＞
また、メモリセル２１２を、３トランジスタ１容量素子のゲインセル型のメモリセルとしてもよい。メモリセル２１２を、３トランジスタ１容量素子のゲインセル型のメモリセルとした場合の構成例を、図４（Ｃ）に示すメモリセル２１４を用いて説明する。
メモリセル２１４は、トランジスタＭ１４乃至トランジスタＭ１６と、容量素子ＣＣとを有する。トランジスタＭ１４は、フロントゲートおよびバックゲートを有する。
トランジスタＭ１４のソースまたはドレインの一方は、容量素子ＣＣの第１端子、および、トランジスタＭ１５のゲートと電気的に接続され、トランジスタＭ１４のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１４のゲートは、配線ＷＬと接続され、トランジスタＭ１４のバックゲートは、配線ＶＢＧと接続されている。容量素子ＣＣの第２端子は、配線ＣＡＬ、および、トランジスタＭ１５のソースまたはドレインの一方と電気的に接続され、トランジスタＭ１５のソースまたはドレインの他方は、トランジスタＭ１６のソースまたはドレインの一方と電気的に接続されている。トランジスタＭ１６のソースまたはドレインの他方は、配線ＢＬと接続され、トランジスタＭ１６のゲートは、配線ＲＷＬと接続されている。
配線ＢＬはビット線としての機能を有し、配線ＷＬは書き込みワード線としての機能を有し、配線ＲＷＬは読み出しワード線としての機能を有する。配線ＣＡＬは、容量素子ＣＣの第２端子に所定の電位を印加するための配線として機能する（例えば、所定の電位としてローレベルの電位を印加する）。また、配線ＶＢＧは、トランジスタＭ１４のバックゲートに電位を印加するための配線として機能する。
ここで、配線ＶＢＧは、導電層５０または導電層６０と接続されており、導電層５０または導電層６０に印加された電位を、トランジスタＭ１４のバックゲートに印加することができる。または、導電層５０または導電層６０を、トランジスタＭ１４のバックゲートとして使用することができる。すなわち、導電層５０または導電層６０を介して、ＶＢＧコントロール回路１６０が生成した電位をトランジスタＭ１４のバックゲートに印加することができる。
トランジスタＭ１４のバックゲートに、ＶＢＧコントロール回路１６０が生成した電位を印加することで、トランジスタＭ１４のしきい値電圧を増減することができる。
そして、トランジスタＭ１４は、容量素子ＣＣの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有し、トランジスタＭ１６は、トランジスタＭ１５のソースまたはドレインの他方と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。
データの書き込みは、配線ＷＬにハイレベルの電位を印加し、容量素子ＣＣの第１端子と配線ＢＬとを、導通状態とすることによって行われる。具体的には、トランジスタＭ１４が導通状態のとき、配線ＢＬに、書き込むデータに対応した電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ１５のゲートに該電位を書き込むことによって行われる。その後、配線ＷＬにローレベルの電位を印加し、トランジスタＭ１４を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ１５のゲートの電位を保持する。
データの読み出しは、配線ＢＬに所定の電位を印加（プリチャージ）し、その後配線ＢＬを電気的に浮遊状態（フローティング）とし、かつ配線ＲＷＬにハイレベルの電位を印加することによって行われる。配線ＲＷＬにハイレベルの電位を印加することで、トランジスタＭ１６は導通状態となり、トランジスタＭ１５のソースまたはドレインの他方と配線ＢＬとは、電気的に接続状態となる。このとき、トランジスタＭ１５のソースとドレインの間には、配線ＢＬと配線ＣＡＬとの電位差に応じた電圧が印加され、トランジスタＭ１５のソースとドレインとの間に流れる電流は、トランジスタＭ１５のゲートの電位、および前記ソースとドレインの間に印加される電圧によって決まる。
ここで、配線ＢＬの電位は、トランジスタＭ１５のソースとドレインとの間に流れる電流によって変化するため、配線ＢＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ１５のゲート）に保持されている電位を読み出すことができる。
なお、トランジスタＭ１４は、トランジスタＭ１１と同様、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。また、トランジスタＭ１５およびトランジスタＭ１６は、特に限定されない。例えば、トランジスタＭ１５およびトランジスタＭ１６にＯＳトランジスタを用いてもよいし、Ｓｉトランジスタを用いてもよい。
図４（Ａ）乃至図４（Ｃ）を用いて、メモリセル２１１の別の構成例を説明したが、メモリセル２１１の構成はこれらに限定されず、回路の構成を適宜変更することができる。
＜導電層＞
上述のように、層２０１は、メモリセルアレイ２２０の下方に導電層５０を有し、メモリセルアレイ２３０の下方に導電層６０を有する。そして、メモリセルアレイ２２０が有するｋ×ｎ個のメモリセル２１１において、導電層５０の電位はトランジスタＭ１１のバックゲートに印加され、メモリセルアレイ２３０が有する（ｍ−ｋ）×ｎ個のメモリセル２１１において、導電層６０の電位はトランジスタＭ１１のバックゲートに印加される。
ＯＳトランジスタは、バックゲートに印加する電位によってしきい値電圧を増減することができるため、メモリセルアレイ２２０が有するメモリセル２１１のトランジスタＭ１１と、メモリセルアレイ２３０が有するメモリセル２１１のトランジスタＭ１１とは、異なるしきい値電圧を有するトランジスタとすることができる。
具体的には、ＯＳトランジスタのバックゲートに印加する電位を高くすることで、しきい値電圧はマイナスにシフトし、ＯＳトランジスタのバックゲートに印加する電位を低くすることで、しきい値電圧はプラスにシフトする。また、しきい値電圧をマイナスにシフトすることで、トランジスタのオン電流を増加することができ、しきい値電圧をプラスにシフトすることで、トランジスタのオフ電流を低減することができる。なお、ＯＳトランジスタのバックゲートに印加する電位は、ＶＢＧコントロール回路１６０が生成する。
すなわち、データの書き込みまたは読み出しを行っているメモリセルアレイに対して、その下方に位置する導電層の電位を高くすることで、トランジスタのオン電流を増加し、データの書き込みまたは読み出し速度を高速化することができる。また、データの保持を行っているメモリセルアレイに対して、その下方に位置する導電層の電位を低くすることで、トランジスタのオフ電流を低減し、データの保持時間を長くすることができる。
また、層２０１は、メモリセルアレイ２２０の下方に導電層５０を有し、メモリセルアレイ２３０の下方に導電層６０を有することで、周辺回路１１０が動作することによるノイズがメモリセルアレイ２２０およびメモリセルアレイ２３０に影響する程度を低減することができる。
つまり、導電層５０および導電層６０は、周辺回路１１０が動作することによるノイズがメモリセルアレイ２２０およびメモリセルアレイ２３０に影響する程度を低減し、データの書き込みまたは読み出しを行っているメモリセルアレイの動作速度を高速化し、データの保持を行っているメモリセルアレイのデータ保持時間を長くすることができる。
導電層５０および導電層６０は、ストライプ状、田の字状、メッシュ状などの形状であってもよい。もしくは、導電層５０および導電層６０の一部に開口部を有していてもよい。導電層５０および導電層６０が、ストライプ状である場合の例（上面図）を図５（Ａ）および図５（Ｂ）に示し、田の字状である場合の例（上面図）を図６（Ａ）に示し、メッシュ状である場合の例（上面図）を図６（Ｂ）に示す。
また、導電層５０および導電層６０が、図５（Ｂ）に示すストライプ状である場合、導電層５０および導電層６０とトランジスタＭ１１の位置関係を、図７に示す。図７に示すように、トランジスタＭ１１は、導電層５０および導電層６０上に設けられる。導電層５０および導電層６０が、ストライプ状などの形状である、もしくは開口部を有することで、例えば、メモリセルアレイ２１０の寄生容量を削減することができる。
なお、本実施の形態では、層２０１が導電層５０および導電層６０を有する例を説明したが、層２０１が有する導電層の数は１つであってもよいし、３つ以上であってもよい。層２０１が有する導電層の数が１つの場合の斜視概略図を、図８に示す。図８に示すメモリ１００において、層２０１はメモリセルアレイ２１０の下方に、導電層７０を有する。
また、本実施の形態において、図１および図３では、配線ＷＬ（１）乃至配線ＷＬ（ｋ）と接続されたメモリセル２１１の下方に導電層５０を有し、配線ＷＬ（ｋ＋１）乃至配線ＷＬ（ｍ）と接続されたメモリセル２１１の下方に導電層６０を有する例を説明したが、配線ＢＬ（１）乃至配線ＢＬ（ｌ）（ｌは１以上ｎ−１以下の整数）と接続されたメモリセル２１１の下方に導電層５０を有し、配線ＢＬ（ｌ＋１）乃至配線ＢＬ（ｎ）と接続されたメモリセル２１１の下方に導電層６０を有していてもよい。
上述のように、メモリ１００は、層１０１の上方に層２０１が積層された構造を有し、層２０１は、メモリセルアレイ２１０の下方に導電層５０および導電層６０を有し、導電層５０および導電層６０は、層１０１に設けられた周辺回路１１０が動作することによるノイズを低減する。また、導電層５０および導電層６０は、ＯＳトランジスタのバックゲートに電位を印加することで、メモリセルアレイ２１０の一部を動作速度の速いメモリセルアレイ、または、メモリセルアレイ２１０の一部をデータの保持時間が長いメモリセルアレイとすることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した周辺回路１１０に適用可能なＳｉトランジスタ、およびメモリセル２１１に適用可能なＯＳトランジスタの構成例について説明する。なお、本実施の形態では、前記ＳｉトランジスタおよびＯＳトランジスタを合わせて、半導体装置と呼ぶ。
＜半導体装置の構成例＞
図９に示す半導体装置は、トランジスタ３００、トランジスタ５００、トランジスタ５０１、および容量素子６００を有している。図１０（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１０（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１０（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。トランジスタ５０１はトランジスタ５００と同様の構成を有する。
トランジスタ５００およびトランジスタ５０１はトランジスタ３００の上方に設けられ、容量素子６００は、トランジスタ５００およびトランジスタ５０１の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１０（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大してトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ５００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００およびトランジスタ５０１が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００およびトランジスタ５０１と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ分析）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、容量素子６００またはトランジスタ５００等と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。
また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線とプラグが一体物であってもよい。すなわち、導電体の一部が配線として機能し、該導電体の他の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と電気的に接続するプラグまたは配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ５００およびトランジスタ５０１と、をバリア層により分離することができ、トランジスタ３００からトランジスタ５００およびトランジスタ５０１への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図９において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ５００およびトランジスタ５０１とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００およびトランジスタ５０１への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ５００およびトランジスタ５０１とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００およびトランジスタ５０１への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ５００およびトランジスタ５０１とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００およびトランジスタ５０１への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１５、および絶縁体５１６が、順に積層して設けられている。絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１５、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１１、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００およびトランジスタ５０１などを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００およびトランジスタ５０１と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１１、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００およびトランジスタ５０１への混入を防止することができる。また、トランジスタ５００およびトランジスタ５０１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００およびトランジスタ５０１に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１５、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１１、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００およびトランジスタ５０１への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００およびトランジスタ５０１が設けられている。
図９、図１０（Ａ）、および図１０（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４上に、導電体５０３と、導電体５０３の側面を覆う絶縁体５１５が配置されている。また、絶縁体５１５上に絶縁体５１６（図９参照）が配置されている。また、トランジスタ５００は、絶縁体５１６と導電体５０３の上に配置された絶縁体５２１と、絶縁体５２１の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
なお、トランジスタ５０１もトランジスタ５００と同様の構造を有する。トランジスタ５０１の詳細な説明は、トランジスタ５００をトランジスタ５０１に読み換えれば理解できる。よって、トランジスタ５０１の詳細な説明は省略する。
また、図１０（Ａ）および図１０（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１０（Ａ）および図１０（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１０（Ａ）および図１０（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に、絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図９、図１０（Ａ）、および図１０（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
絶縁体５２１、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁体としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２１側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、絶縁体５２１、絶縁体５２２、および絶縁体５２４が、４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１０（Ａ）に示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
また、絶縁体５１５は、導電体５０３側面の酸化を抑制する。絶縁体５１５として、絶縁体５４４と同様の材料を用いることができる。また、トランジスタ５００の外側に、絶縁体５１５と絶縁体５４４が接する領域を設けてもよい。
絶縁体５５０は、ゲート絶縁体として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。なお、本明細書等では、絶縁体または導電体などから加熱により放出される酸素を「過剰酸素」という。
過剰酸素を有する絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図１０（Ａ）および図１０（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４６（導電体５４６ａおよび導電体５４６ｂ）を配置する。導電体５４６ａおよび導電体５４６ｂは、導電体５６０を挟んで対向して設ける。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５８６上には、絶縁体５８７が設けられている。絶縁体５８７は、絶縁体５１４と同様の材料を用いることができる。また、絶縁体５８７に抵抗率が１×１０１０以上１×１０１５Ωｃｍ以下の絶縁材料を用いることで、成膜時またはエッチング時などで生じるプラズマダメージを低減することができる。例えば、絶縁体５８７として抵抗率が１×１０１４Ωｃｍ以下、好ましくは１×１０１３Ωｃｍ以下の窒化シリコンを用いればよい。なお、絶縁体５８７に限らず、他の絶縁体に抵抗率が１×１０１０以上１×１０１５Ωｃｍ以下の絶縁材料を用いてもよい。例えば、絶縁体５１５、絶縁体５７４、および／または絶縁体５８２に抵抗率が１×１０１４Ωｃｍ以下、好ましくは１×１０１３Ωｃｍ以下の窒化シリコンを用いてもよい。
また、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、絶縁体５８６、および絶縁体５８７には、導電体５４６等が埋め込まれている。また、絶縁体５２１、絶縁体５２２、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、絶縁体５８６、および絶縁体５８７には、導電体５４８等が埋め込まれている。
導電体５４６および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体５４６および導電体５４８は、導電体３２８および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００等と電気的に接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２および導電体６１０は、同時に形成することができる。
導電体６１２および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図９では、導電体６１２および導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図１１（Ａ）乃至図１１（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図１１（Ａ）はトランジスタ５１０Ａの上面図である。図１１（Ｂ）は、図１１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１１（Ｃ）は、図１１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ａはトランジスタ５００の変形例である。よって、説明の繰り返しを減らすため、主にトランジスタ５００と異なる点について説明する。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０３と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５４４と、を有する。
また、図１１に示すトランジスタ５１０Ａでは、絶縁体５４４が、酸化物５３０ｃおよび絶縁体５５０を介して、導電体５６０の側面を覆っている。このような構造にすることで、導電体５６０の側面側からの不純物の浸入を防ぐことができる。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。よって、絶縁体５５０は、第１のゲート絶縁体として機能する場合がある。また、絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する場合がある。
なお、図１１では、第２のゲート絶縁体として、３層の積層構造を示したが、２層以下、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁体と同様に、積層構造としてもよい。ゲート絶縁体として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
導電体５４２ａおよび導電体５４２ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５４４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５７４、および絶縁体５８１に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
導電体５０３の側面に隣接して絶縁体５１５および絶縁体５１６を設けてもよい。このような構成は、例えば、パターン形成された導電体５０３の上に絶縁体５１５および絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０３の上面が露出するまでＣＭＰ法などを用いて除去することで実現できる。
ここで、導電体５０３の上面の平坦性を良好にすることが好ましい。例えば、導電体５０３上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０３の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０の結晶性の向上を図ることができる。
また、トランジスタ５１０Ａが形成される領域以外の領域で、絶縁体５４４と絶縁体５１５が接していてもよい（図１１（Ｂ）参照）。このような構成は、絶縁体５１６の一部を除去して絶縁体５１５の一部を露出させ、その後に絶縁体５４４を成膜することで実現できる。
また、導電体５４６の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１２（Ａ）乃至図１２（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図１２（Ａ）はトランジスタ５１０Ｂの上面図である。図１２（Ｂ）は、図１２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２（Ｃ）は、図１２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを減らすため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、酸化物５５１、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、トランジスタのＶｔｈを調整するために、導電体５６０ａに用いる材料を、仕事関数を考慮して決定してもよい。例えば、導電体５６０ａを窒化チタン、導電体５６０ｂをタングステンで形成してもよい。導電体５６０ａおよび導電体５６０ｂは、スパッタリング法またはＣＶＤ法などの既知の成膜方法で形成すればよい。なお、窒化チタンをＣＶＤ法で成膜する場合の成膜温度は３８０℃以上５００℃以下が好ましく、４００℃以上４５０℃以下がより好ましい。
酸化物５５１は、他の絶縁体と同様の材料を用いて形成してもよい。また、酸化物５５１として、過剰酸素を含むＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いてもよい。例えば、酸化物５５１として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法で成膜する。具体的には、例えば原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて、酸素を含むスパッタリングガスを用いて成膜する。酸化物５５１をスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の流量比は７０％以上が好ましく、８０％以上がさらに好ましく、１００％がより好ましい。
スパッタリングガスに酸素を含むガスを用いることで、酸化物５５１だけでなく、酸化物５５１の被形成面である絶縁体５５０に酸素を供給することができる。また、スパッタリングガスに含まれる酸素の流量比を大きくすることで、絶縁体５５０への酸素供給量を増やすことができる。
また、絶縁体５５０上に酸化物５５１を設けることで、絶縁体５５０に含まれる過剰酸素が導電体５６０へ拡散しにくくなる。よって、トランジスタの信頼性を高めることができる。なお、酸化物５５１は、目的などによっては省略される場合がある。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５４４を設けることが好ましい。なお、絶縁体５４４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることができる。
＜トランジスタの構造例３＞
図１３（Ａ）乃至図１３（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図１３（Ａ）はトランジスタ５１０Ｃの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃは上記トランジスタの変形例である。よって、説明の繰り返しを減らすため、主に上記トランジスタと異なる点について説明する。
図１３に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
図１３に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１３に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
＜トランジスタの構造例４＞
図１４（Ａ）乃至図１４（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図１４（Ａ）はトランジスタ５１０Ｄの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを減らすため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ｄは、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁層の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁層として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５４４を有する。絶縁体５４４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５４４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５４４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図１５（Ａ）乃至図１５（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図１５（Ａ）はトランジスタ５１０Ｅの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１５（Ａ）乃至図１５（Ｃ）では、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５４４の間に、絶縁体５４１を有する。
図１５に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５４１となる絶縁膜、および絶縁体５４４となる絶縁膜を成膜してもよい。絶縁体５４１となる絶縁膜、および絶縁体５４４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５４４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５４１の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５４４、および絶縁体５４１が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１５に示すトランジスタを形成することができる。
なお、絶縁体５４１、および絶縁体５４４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１５に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。
＜金属酸化物の構成＞
本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献２および非特許文献３で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ）が発見された（非特許文献４参照）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献５および非特許文献６では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、上記酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献７に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献８参照）。
また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献９参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
なお、本実施の形態は、本明細書に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した記憶装置を搭載した電子機器の一例について説明する。
本発明の一形態に係わる記憶装置は、様々な電子機器に搭載することができる。特に、本発明の一形態に係わる記憶装置は、電子機器に内蔵されるメモリとして用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一形態の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、または赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１６に、電子機器の例を示す。
図１６（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
図１６（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３とを有する。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図１６（Ａ）、図１６（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
図１６（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
図１６（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
図１６（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一形態に係わる記憶装置を適用できるゲーム機はこれに限定されない。本発明の一形態に係わる記憶装置を適用できるゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
図１６（Ｅ１）は移動体の一例である自動車５７００を示し、図１６（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１６（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一形態に係わる記憶装置を適用することができる。
本発明の一形態に係わる記憶装置は、温度の高い環境においてもデータの保持時間が長く、温度の低い環境においても高速動作を行うことができる。上記の各種電子機器に、本発明の一形態に係わる記憶装置を用いることにより、温度の高い環境においても低い環境においても確実に動作することができる、信頼性の高い電子機器を提供することができる。また、電子機器の低消費電力化を図ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。
本実施例では、メモリセル２１１に用いることができるＯＳトランジスタについて、バックゲート（図１７（Ａ）、（Ｂ）等では、「Ｂａｃｋ　Ｇａｔｅ　Ｅｌｅｃｔｒｏｄｅ」と表記）に印加する電位と、しきい値電圧の関係について調査を行った。なお、本実施例において、バックゲートに印加する電位をＶＢＧ、フロントゲート（図１７（Ａ）、（Ｂ）等では、「Ｆｒｏｎｔ　Ｇａｔｅ　Ｅｌｅｃｔｒｏｄｅ」と表記）に印加する電位をＶＦＧ、ソース（図１７（Ａ）では、「Ｓ／Ｄ　Ｅｌｅｃｔｒｏｄｅ」と表記）とドレイン（図１７（Ａ）では、「Ｓ／Ｄ　Ｅｌｅｃｔｒｏｄｅ」と表記）との間に流れる電流をＩｄｓ、√Ｉｄｓ外挿法で求めたしきい値電圧をＶｔｈとする。
また、本実施例で行う議論は、他のしきい値電圧の定義、例えば、定電流法で求めたものについても同様に成り立つことが確認されている。
図１７（Ａ）および（Ｂ）に、作製したＯＳトランジスタの断面ＴＥＭ（透過型電子顕微鏡、Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像を示す。図１７（Ａ）は、ＯＳトランジスタのチャネル長方向の断面ＴＥＭ像であり、図１７（Ｂ）は、ＯＳトランジスタのチャネル幅方向の断面ＴＥＭ像である。当該ＯＳトランジスタは、バックゲートを有する。
バックゲート絶縁膜ＢＧＩ（図１７（Ａ）、（Ｂ）、および図２１では、「Ｂａｃｋ　Ｇａｔｅ　Ｉｎｓｕｌａｔｏｒ」と表記）の厚さは、ＥＯＴ（ＳｉＯ２膜換算膜厚、Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）で３０ｎｍ、チャネル形成領域を形成する酸化物（図１７（Ａ）および（Ｂ）では、「ＣＡＡＣ−ＩＧＺＯ」と表記、図２１では、「ＣＡＡＣ−ＩＧＺＯ（Ａｃｔｉｖｅ　Ｌａｙｅｒ）」と表記）の厚さは１７ｎｍ、フロントゲート絶縁膜ＦＧＩ（図１７（Ａ）、（Ｂ）、および図２１では、「Ｆｒｏｎｔ　Ｇａｔｅ　Ｉｎｓｕｌａｔｏｒ」と表記）の厚さは、ＥＯＴで６．１ｎｍ、８．０ｎｍ、１１．２ｎｍと、３条件作製した。チャネル長は０．３７ｕｍ、チャネル幅は０．２４ｕｍである。
図１８（Ａ）に、フロントゲート絶縁膜ＦＧＩの厚さ（図では、「ｔＦＧＩ」と表記）が６．１ｎｍのＯＳトランジスタについて、バックゲートに印加する電位ＶＢＧを０Ｖから−８Ｖまで２Ｖおきに変化させた場合の、フロントゲートに印加する電位ＶＦＧと、ソースとドレインとの間に流れる電流Ｉｄｓとの関係（以後、ＶＦＧ−Ｉｄｓ曲線という）を示す。バックゲートに印加する電位ＶＢＧを負電位とすることで、ＶＦＧ−Ｉｄｓ曲線はプラスにシフトする。
図１８（Ｂ）に、横軸をしきい値電圧Ｖｔｈでそろえた場合のＶＦＧ−Ｉｄｓ曲線を示す。バックゲートに印加する電位ＶＢＧが異なる場合でも、ＶＦＧ−Ｉｄｓ曲線はおおよそ重なっており、バックゲートに印加する電位ＶＢＧによって変化しているのは、しきい値電圧Ｖｔｈのみであることがわかる。
図１９（Ａ）に、フロントゲート絶縁膜ＦＧＩの厚さが８．０ｎｍのＯＳトランジスタについて、バックゲートに印加する電位ＶＢＧを０Ｖから−８Ｖまで２Ｖおきに変化させた場合の、ＶＦＧ−Ｉｄｓ曲線を示す。図１９（Ｂ）に、フロントゲート絶縁膜ＦＧＩの厚さが１１．２ｎｍのＯＳトランジスタについて、バックゲートに印加する電位ＶＢＧを０Ｖから−８Ｖまで２Ｖおきに変化させた場合の、ＶＦＧ−Ｉｄｓ曲線を示す。
図１８（Ａ）および図１９（Ａ）より、バックゲートに印加する電位ＶＢＧが同じ場合でも、フロントゲート絶縁膜ＦＧＩの厚さ（図１８（Ａ）および図１９（Ａ）では、「ｔＦＧＩ」と表記）が６．１ｎｍのＯＳトランジスタよりも、フロントゲート絶縁膜ＦＧＩの厚さが８．０ｎｍのＯＳトランジスタの方が、ＶＦＧ−Ｉｄｓ曲線はよりプラスにシフトしている。
また、図１９（Ａ）および図１９（Ｂ）より、バックゲートに印加する電位ＶＢＧが同じ場合でも、フロントゲート絶縁膜ＦＧＩの厚さが８．０ｎｍのＯＳトランジスタよりも、フロントゲート絶縁膜ＦＧＩの厚さが１１．２ｎｍのＯＳトランジスタの方が、ＶＦＧ−Ｉｄｓ曲線はよりプラスにシフトしている。
図２０（Ａ）に、フロントゲート絶縁膜ＦＧＩの厚さが６．１ｎｍ、８．０ｎｍ、１１．２ｎｍのＯＳトランジスタのそれぞれにおいて、バックゲートに印加する電位ＶＢＧと、ＶＦＧ−Ｉｄｓ曲線より抽出したしきい値電圧Ｖｔｈとの関係を示す。図２０（Ａ）に示す、バックゲートに印加する電位ＶＢＧとしきい値電圧Ｖｔｈとの関係は、それぞれ、ＯＳトランジスタ８サンプルの平均である。フロントゲート絶縁膜ＦＧＩの厚さが６．１ｎｍ、８．０ｎｍ、１１．２ｎｍのＯＳトランジスタのそれぞれにおいて、しきい値電圧Ｖｔｈは、バックゲートに印加する電位ＶＢＧに対しておおよそ線形に変化していることがわかる。
図２０（Ｂ）に、フロントゲート絶縁膜ＦＧＩの厚さと、バックゲートに印加する電位ＶＢＧに対するしきい値電圧Ｖｔｈの変化量（以後、∂Ｖｔｈ／∂ＶＢＧという）、および、サブスレッショルド係数（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、Ｓ．Ｓ．）との関係を示す。
∂Ｖｔｈ／∂ＶＢＧは、フロントゲート絶縁膜ＦＧＩの厚さに対しておおよそ線形であり、近似曲線の切片は、０Ｖ／Ｖに近い値となっている。サブスレッショルド係数も、フロントゲート絶縁膜ＦＧＩの厚さに対しておおよそ線形であり、近似曲線の切片は、６０ｍＶ／ｄｅｃに近い値となっている。
ＯＳトランジスタは、Ｓｉトランジスタのように、不純物添加によるしきい値電圧の制御を行わない。ＯＳトランジスタにおいて、フロントゲートに印加する電位ＶＦＧがしきい値電圧Ｖｔｈより小さな領域では、チャネル形成領域中の空間電荷濃度が小さく、バンド曲りへの空間電荷の寄与は小さい。そのため、ＯＳトランジスタのチャネル形成領域は、フロントゲートに印加する電位ＶＦＧがしきい値電圧Ｖｔｈより小さな領域では、図２１に示す、シンプルな容量モデルに近似することができる。
チャネル形成領域を形成する酸化物と、フロントゲート絶縁膜ＦＧＩの界面ポテンシャルをＶＣＨ、チャネル形成領域を形成する酸化物と、フロントゲート絶縁膜ＦＧＩの界面よりもフロントゲート側の容量をＣＦ、チャネル形成領域を形成する酸化物と、フロントゲート絶縁膜ＦＧＩの界面よりもバックゲート側の容量をＣＢ、と定義する。
フロントゲートに印加する電位ＶＦＧ、または、バックゲートに印加する電位ＶＢＧを変化させた場合の、界面ポテンシャルＶＣＨの変化量は、以下の式（１）および式（２）で与えられる。
Figure JPOXMLDOC01-appb-M000001
バックゲートに印加する電位ＶＢＧにかかわらず、フロントゲートに印加する電位ＶＦＧと、しきい値電圧Ｖｔｈが等しくなる界面ポテンシャルＶＣＨが変わらないとすれば、∂Ｖｔｈ／∂ＶＢＧについて、以下の式（３）が得られる。
Figure JPOXMLDOC01-appb-M000002
式（３）から、しきい値電圧Ｖｔｈが、バックゲートに印加する電位ＶＢＧに対して、容量ＣＦに対する容量ＣＢの比を傾きとした直線になることが理解できる。
また、同じ容量モデルに基づくと、サブスレッショルド係数は、以下の式（４）で表される。
Figure JPOXMLDOC01-appb-M000003
式（３）および式（４）から、∂Ｖｔｈ／∂ＶＢＧとサブスレッショルド係数は、ともに、容量ＣＦと容量ＣＢの比に依存している。ＯＳトランジスタにおいて、バックゲートによるしきい値電圧の制御を行うには、容量ＣＦと容量ＣＢの比、特に、フロントゲート絶縁膜ＦＧＩの厚さとバックゲート絶縁膜ＢＧＩの厚さによって、ＯＳトランジスタの電気特性をデザインすることができる。
なお、ＯＳトランジスタのサブスレッショルド領域における電気特性は、ＯＳトランジスタのオフ電流が非常に小さく、１つのＯＳトランジスタを用いた測定（図２２（Ａ）では、「Ｏｎｅ　ＦＥＴ」と表記）では、評価装置の検出下限のため、十分な評価ができない（図１８（Ａ）、図１９（Ａ）、および図１９（Ｂ）参照）。そこで、非特許文献７で報告されている、数万乃至数十万のＯＳトランジスタを並列結合させて評価する方法（図２２（Ａ）では、９万のＯＳトランジスタを並列結合させて評価し、「Ｐａｒａｌｌｅｌｉｚｅｄ　９０，０００　ＦＥＴｓ」と表記）、および、データ保持試験回路を用いた方法（図２２（Ａ）では、「Ｄａｔａ　ｒｅｔｅｎｔｉｏｎ　ｔｅｓｔ　ｃｉｒｃｕｉｔ」と表記）により、高い精度で測定し、その結果を図２２（Ａ）のＶＦＧ−Ｉｄｓ曲線（横軸をしきい値電圧Ｖｔｈでそろえた）に示す。
図２２（Ａ）からは、ＯＳトランジスタのサブスレッショルド領域が、ソースとドレインとの間に流れる電流Ｉｄｓが非常に小さな領域まで続いていることがわかる。そのため、フロントゲートに印加する電位ＶＦＧが、しきい値電圧Ｖｔｈより小さな領域における広い電位範囲において、ソースとドレインとの間に流れる電流Ｉｄｓは、サブスレッショルド特性、すなわち、ソースとドレインとの間に流れる電流Ｉｄｓがフロントゲートに印加する電位ＶＦＧに対する指数関数、となる振る舞いを示す。
ｎチャネル型トランジスタのサブスレッショルド領域において、フロントゲートに印加する電位ＶＦＧからしきい値電圧Ｖｔｈを引いた値が低いほど、ソースとドレインとの間に流れる電流Ｉｄｓは小さくなるため、しきい値電圧Ｖｔｈをプラスにシフトさせる（図２２（Ｂ）では、バックゲートに印加する電位ＶＢＧに負電位を与えてしきい値電圧Ｖｔｈをプラスにシフトさせ、「Ｐｏｓｉｔｉｖｅ　ｓｈｉｆｔ　ｂｙ　ｎｅｇａｔｉｖｅ　ＶＢＧ」と表記）ことで、ソースとドレインとの間に流れる電流Ｉｄｓを小さくする（図２２（Ｂ）では、「Ｓｉｇｎｉｆｉｃａｎｔｌｙ　ｄｅｃｒｅａｓｅ」と表記）ことができる。
ＯＳトランジスタのサブスレッショルド領域は、ソースとドレインとの間に流れる電流Ｉｄｓが非常に小さな領域まで続いているため、図２２（Ｂ）に示すように、バックゲートに印加する電位ＶＢＧによってしきい値電圧Ｖｔｈを変化させることで、サブスレッショルド領域におけるソースとドレインとの間に流れる電流Ｉｄｓを大きく変化させることができる。
以上のように、ＯＳトランジスタは、バックゲートに印加する電位ＶＢＧによってしきい値電圧Ｖｔｈの制御を行うことで、用途にあわせたさまざまな電気特性を実現することができる。
本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する実施の形態と適宜組み合わせて実施することができる。
ＣＡ：容量素子　、　ＣＢ：容量素子　、　ＣＣ：容量素子　、　Ｍ１１：トランジスタ　、　Ｍ１２：トランジスタ　、　Ｍ１３：トランジスタ　、　Ｍ１４：トランジスタ　、　Ｍ１５：トランジスタ　、　Ｍ１６：トランジスタ　、　ＳＵＢ：半導体基板　、　５０：導電層　、　６０：導電層　、　７０：導電層　、　１００：メモリ　、　１０１：層　、　１１０：周辺回路　、　１２１：ローデコーダ　、　１２２：ワード線ドライバ回路　、　１３０：ビット線ドライバ回路　、　１３１：カラムデコーダ　、　１３２：プリチャージ回路　、　１３３：センスアンプ　、　１３４：回路　、　１４０：出力回路　、　１５０：コントロールロジック回路　、　１６０：ＶＢＧコントロール回路　、　２０１：層　、　２１０：メモリセルアレイ　、　２１１：メモリセル　、　２１２：メモリセル　、　２１３：メモリセル　、　２１４：メモリセル　、　２２０：メモリセルアレイ　、　２３０：メモリセルアレイ　、　３００：トランジスタ　、　３１１：基板　、　３１３：半導体領域　、　３１４ａ：低抵抗領域　、　３１４ｂ：低抵抗領域　、　３１５：絶縁体　、　３１６：導電体　、　３２０：絶縁体　、　３２２：絶縁体　、　３２４：絶縁体　、　３２６：絶縁体　、　３２８：導電体　、　３３０：導電体　、　３５０：絶縁体　、　３５２：絶縁体　、　３５４：絶縁体　、　３５６：導電体　、　３６０：絶縁体　、　３６２：絶縁体　、　３６４：絶縁体　、　３６６：導電体　、　３７０：絶縁体　、　３７２：絶縁体　、　３７４：絶縁体　、　３７６：導電体　、　３８０：絶縁体　、　３８２：絶縁体　、　３８４：絶縁体　、　３８６：導電体　、　５００：トランジスタ　、　５０１：トランジスタ　、　５０３：導電体　、　５１０Ａ：トランジスタ　、　５１０Ｂ：トランジスタ　、　５１０Ｃ：トランジスタ　、　５１０Ｄ：トランジスタ　、　５１０Ｅ：トランジスタ　、　５１１：絶縁体　、　５１２：絶縁体　、　５１４：絶縁体　、　５１５：絶縁体　、　５１６：絶縁体　、　５１８：導電体　、　５２１：絶縁体　、　５２２：絶縁体　、　５２４：絶縁体　、　５３０：酸化物　、　５３０ａ：酸化物　、　５３０ｂ：酸化物　、　５３０ｃ：酸化物　、　５３１：領域　、　５３１ａ：領域　、　５３１ｂ：領域　、　５４１：絶縁体　、　５４２：導電体　、　５４２ａ：導電体　、　５４２ｂ：導電体　、　５４３：領域　、　５４３ａ：領域　、　５４３ｂ：領域　、　５４４：絶縁体　、　５４５：絶縁体　、　５４６：導電体　、　５４６ａ：導電体　、　５４６ｂ：導電体　、　５４７：導電体　、　５４７ａ：導電体　、　５４７ｂ：導電体　、　５４８：導電体　、　５５０：絶縁体　、　５５１：酸化物　、　５５２：金属酸化物　、　５６０：導電体　、　５６０ａ：導電体　、　５６０ｂ：導電体　、　５７０：絶縁体　、　５７１：絶縁体　、　５７４：絶縁体　、　５７５：絶縁体　、　５７６：絶縁体　、　５７６ａ：絶縁体　、　５７６ｂ：絶縁体　、　５８０：絶縁体　、　５８１：絶縁体　、　５８２：絶縁体　、　５８６：絶縁体　、　５８７：絶縁体　、　６００：容量素子　、　６１０：導電体　、　６１２：導電体　、　６２０：導電体　、　６３０：絶縁体　、　６５０：絶縁体　、　５２００：携帯ゲーム機　、　５２０１：筐体　、　５２０２：表示部　、　５２０３：ボタン　、　５３００：デスクトップ型情報端末　、　５３０１：本体　、　５３０２：ディスプレイ　、　５３０３：キーボード　、　５５００：情報端末　、　５５１０：筐体　、　５５１１：表示部　、　５７００：自動車　、　５７０１：表示パネル　、　５７０２：表示パネル　、　５７０３：表示パネル　、　５７０４：表示パネル　、　５８００：電気冷凍冷蔵庫　、　５８０１：筐体　、　５８０２：冷蔵室用扉　、　５８０３：冷凍室用扉

Claims (15)

  1. 　第１乃至第Ｎ（Ｎは２以上の整数）の電極と、
    　第１および第２の回路と、を有し、
    　前記第１の回路と、前記第２の回路は、複数の配線を介して電気的に接続され、
    　前記第２の回路は、第１乃至第Ｎの領域を有し、
    　前記第１乃至第Ｎの領域は、それぞれ、第１トランジスタを有し、
    　前記第１乃至第Ｎの領域において、第Ｋ（Ｋは１以上Ｎ以下の整数）の前記領域は、第Ｋの前記電極を介して、前記第１の回路と重なる領域を有し、
    　前記第Ｋの電極は、前記第Ｋの領域が有する前記第１トランジスタのバックゲートとして機能する、半導体装置。
  2. 　請求項１において、
    　第１乃至第Ｍ（Ｍは２以上の整数）の電位のいずれかが、前記第１乃至第Ｎの電極のそれぞれに印加され、
    　前記第１乃至第Ｍの電位は、互いに異なる、半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記第１トランジスタは、シリコンおよび窒素を含む層と重なり、
    　前記層の抵抗率は１×１０１０以上１×１０１５Ωｃｍ以下である、半導体装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記第１の回路は、第２トランジスタを有し、
    　前記第２トランジスタは、チャネル形成領域にシリコンを有する、半導体装置。
  6. 　第１乃至第Ｎ（Ｎは２以上の整数）の電極と、
    　制御回路と、
    　セルアレイと、を有し、
    　前記制御回路は、前記セルアレイを制御する機能を有し、
    　前記セルアレイは、第１乃至第Ｎの領域を有し、
    　前記第１乃至第Ｎの領域は、それぞれ、複数のメモリセルを有し、
    　前記複数のメモリセルは、それぞれ、第１トランジスタおよび容量素子を有し、
    　前記第１乃至第Ｎの領域において、第Ｋ（Ｋは１以上Ｎ以下の整数）の前記領域は、第Ｋの前記電極を介して、前記第１の回路と重なる領域を有し、
    　前記第Ｋの電極は、前記第Ｋの領域において、前記メモリセルが有する前記第１トランジスタのバックゲートとして機能する、記憶装置。
  7. 　請求項６において、
    　第１乃至第Ｍ（Ｍは２以上の整数）の電位のいずれかが、前記第１乃至第Ｎの電極のそれぞれに印加され、
    　前記第１乃至第Ｍの電位は、互いに異なる、記憶装置。
  8. 　請求項６または請求項７において、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  9. 　請求項６乃至請求項８のいずれか一項において、
    　前記第１トランジスタは、シリコンおよび窒素を含む層と重なり、
    　前記層の抵抗率は１×１０１０以上１×１０１５Ωｃｍ以下である、記憶装置。
  10. 　請求項６乃至請求項９のいずれか一項において、
    　前記第１の回路は、第２トランジスタを有し、
    　前記第２トランジスタは、チャネル形成領域にシリコンを有する、記憶装置。
  11. 　第１および第２の電極と、
    　制御回路と、
    　セルアレイと、を有し、
    　前記制御回路は、前記セルアレイを制御する機能を有し、
    　前記セルアレイは、第１および第２の領域を有し、
    　前記第１および第２の領域は、それぞれ、複数のメモリセルを有し、
    　前記複数のメモリセルは、それぞれ、第１トランジスタおよび容量素子を有し、
    　前記第１の領域は、前記第１の電極を介して、前記制御回路と重なる領域を有し、
    　前記第２の領域は、前記第２の電極を介して、前記制御回路と重なる領域を有し、
    　前記第１の電極は、前記第１の領域において、前記メモリセルが有する前記第１トランジスタのバックゲートとして機能し、
    　前記第２の電極は、前記第２の領域において、前記メモリセルが有する前記第１トランジスタのバックゲートとして機能する、記憶装置。
  12. 　請求項１１において、
    　前記第１の電極に印加される電位と、前記第２の電極に印加される電位は、異なる、記憶装置。
  13. 　請求項１１または請求項１２において、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  14. 　請求項１１乃至請求項１３のいずれか一項において、
    　前記第１トランジスタは、シリコンおよび窒素を含む層と重なり、
    　前記層の抵抗率は１×１０１０以上１×１０１５Ωｃｍ以下である、記憶装置。
  15. 　請求項１１乃至請求項１４のいずれか一項において、
    　前記制御回路は、第２トランジスタを有し、
    　前記第２トランジスタは、チャネル形成領域にシリコンを有する、記憶装置。
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