WO2019111497A1

WO2019111497A1 - 電力変換装置

Info

Publication number: WO2019111497A1
Application number: PCT/JP2018/035224
Authority: WO
Inventors: 直章藤居; 賢治花村
Original assignee: パナソニックＩｐマネジメント株式会社
Priority date: 2017-12-05
Filing date: 2018-09-21
Publication date: 2019-06-13
Also published as: JP2019103313A; JP6814982B2

Abstract

インバータ回路は、各々が、複数のスイッチング素子及び少なくとも１つのキャパシタを含む複数のフライングキャパシタ回路を有し、直流電源から入力される直流電力を交流電力に変換する。制御回路５０は、当該複数のスイッチング素子を制御する。制御回路５０は、当該複数のフライングキャパシタ回路に含まれる当該複数のキャパシタを初期充電する際に、当該複数のキャパシタが直流電源の両端間に直列に接続されるように当該複数のスイッチング素子を制御する。

Description

電力変換装置

　本発明は、直流電力を交流電力に変換する電力変換装置に関する。

　太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。フライングキャパシタを用いたマルチレベル電力変換装置では、直流電力から交流電力に変換するインバータ動作をする際、フライングキャパシタを初期充電する必要がある。

特開２０１４－９３８３８号公報

　フライングキャパシタを初期充電するために、初期充電用の電源を別途追加すると、回路規模が大きくなり、コストが増大する。また制御も煩雑になる。

　本発明はこうした状況に鑑みなされたものであり、その目的は、フライングキャパシタの初期充電を簡易かつ安価に実現する電力変換装置を提供することにある。

　上記課題を解決するために、本発明のある態様の電力変換装置は、各々が、複数のスイッチング素子及び少なくとも１つのキャパシタを含む複数のフライングキャパシタ回路を有し、直流電源から入力される直流電力を交流電力に変換するインバータ回路と、前記複数のスイッチング素子を制御するための制御回路と、を備える。前記制御回路は、前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを初期充電する際に、当該複数のキャパシタが前記直流電源の両端間に直列に接続されるように前記複数のスイッチング素子を制御する。

　本発明によれば、フライングキャパシタの初期充電を簡易かつ安価に実現することができる。

本発明の実施の形態１に係る電力変換装置の構成を説明するための図である。実施の形態１に係る電力変換装置の通常動作時における第１スイッチング素子～第２４スイッチング素子のスイッチングパターンの一例をまとめた図である。実施の形態１に係る電力変換装置の初期充電時における第１スイッチング素子～第２４スイッチング素子のスイッチングパターンをまとめた図である。初期充電パターンＡにおける電流経路を示す図である。初期充電パターンＢにおける電流経路を示す図である。本発明の実施の形態２に係る電力変換装置の構成を説明するための図である。本発明の実施の形態３に係る電力変換装置の構成を説明するための図である。本発明の実施の形態４に係る電力変換装置の構成を説明するための図である。別の実施の形態に係る電力変換装置の構成を説明するための図である。

　図１は、本発明の実施の形態１に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源から供給される直流電力を交流電力に変換して、商用電力系統又は交流負荷に出力するインバータ装置である。直流電源は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力電圧を調整可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１間は、直流バスで接続される。なお直流電源は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されてもよい。

　電力変換装置１はインバータ回路と制御回路５０を備える。インバータ回路は、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０、第３フライングキャパシタ回路３０、及び第４フライングキャパシタ回路４０を含み、直流電源から入力される直流電力を交流電力に変換する。

　第１フライングキャパシタ回路１０と第２フライングキャパシタ回路２０は直列接続され、直流電源の両端間に接続される。第３フライングキャパシタ回路３０と第４フライングキャパシタ回路４０は直列接続され、直流電源の両端間に接続される。

　第１フライングキャパシタ回路１０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、及び第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４は直列接続され、直流電源の正極に接続されたハイサイド配線と第２フライングキャパシタ回路２０の間に接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続される。

　第２フライングキャパシタ回路２０は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、及び第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８は直列接続され、第１フライングキャパシタ回路１０と、直流電源の負極に接続されたローサイド配線の間に接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続される。

　第３フライングキャパシタ回路３０は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、及び第３キャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２は直列接続され、直流電源の正極に接続されたハイサイド配線と第４フライングキャパシタ回路４０の間に接続される。第３キャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続される。

　第４フライングキャパシタ回路４０は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、及び第４キャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６は直列接続され、第３フライングキャパシタ回路３０と、直流電源の負極に接続されたローサイド配線の間に接続される。第４キャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続される。

　第１スイッチング素子Ｑ１及び第９スイッチング素子Ｑ９の上側端子は、直流電源の正極に接続されたハイサイド配線に接続され、第８スイッチング素子Ｑ８及び第１６スイッチング素子Ｑ１６の下側端子は、直流電源の負極に接続されたローサイド配線に接続される。第４スイッチング素子Ｑ４の下側端子と第５スイッチング素子Ｑ５の上側端子が接続され、第１２スイッチング素子Ｑ１２の下側端子と第１３スイッチング素子Ｑ１３の上側端子が接続される。

　第１フライングキャパシタ回路１０と第２フライングキャパシタ回路２０間の接続点（具体的には、第４スイッチング素子Ｑ４と第５スイッチング素子Ｑ５間の接続点）と、第３フライングキャパシタ回路３０と第４フライングキャパシタ回路４０間の接続点（具体的には、第１２スイッチング素子Ｑ１２と第１３スイッチング素子Ｑ１３間の接続点）との間が、中間配線で接続される。直流電源の正極に接続されたハイサイド配線と当該中間配線間に第５キャパシタＣ５が接続され、当該中間配線と、直流電源の負極に接続されたローサイド配線間に第６キャパシタＣ６が接続される。

　第１フライングキャパシタ回路１０の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点に設けられた出力端からは、第１スイッチング素子Ｑ１の上側端子に印加される直流電源の電位Ｅ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される電位Ｅ／２［Ｖ］の間の範囲の電位が出力される。第１キャパシタＣ１はＥ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｅ／４［Ｖ］の電圧を中心として充放電が繰り返されるため、第１フライングキャパシタ回路１０からは、概ね、Ｅ［Ｖ］、３Ｅ／４［Ｖ］、Ｅ／２［Ｖ］の３レベルの電位が出力されることになる。

　第２フライングキャパシタ回路２０の第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点に設けられた出力端からは、第５スイッチング素子Ｑ５の上側端子に印加される電位Ｅ／２［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第２キャパシタＣ２はＥ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｅ／４［Ｖ］の電圧を中心として充放電が繰り返されるため、第２フライングキャパシタ回路２０からは、概ね、Ｅ／２［Ｖ］、Ｅ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力されることになる。

　第３フライングキャパシタ回路３０の第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１の接続点に設けられた出力端からは、第９スイッチング素子Ｑ９の上側端子に印加される直流電源の電位Ｅ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される電位Ｅ／２［Ｖ］の間の範囲の電位が出力される。第３キャパシタＣ３はＥ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｅ／４［Ｖ］の電圧を中心として充放電が繰り返されるため、第３フライングキャパシタ回路３０からは、概ね、Ｅ［Ｖ］、３Ｅ／４［Ｖ］、Ｅ／２［Ｖ］の３レベルの電位が出力されることになる。

　第４フライングキャパシタ回路４０の第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点に設けられた出力端からは、第１３スイッチング素子Ｑ１３の上側端子に印加される電位Ｅ／２［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第４キャパシタＣ４はＥ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｅ／４［Ｖ］の電圧を中心として充放電が繰り返されるため、第４フライングキャパシタ回路４０からは、概ね、Ｅ／２［Ｖ］、Ｅ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力されることになる。

　上記のインバータ回路は、第１出力回路、第２出力回路、及び図示しないフィルタ回路をさらに含む。第１出力回路は、第１フライングキャパシタ回路１０の出力端（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路２０の出力端（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路は、直列接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０を含む。

　第２出力回路は、第３フライングキャパシタ回路３０の出力端（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路４０の出力端（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路は、直列接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４を含む。

　なお耐圧が高いスイッチング素子を使用する場合、第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４は、それぞれ１つのスイッチング素子で構成することができる。

　第１出力回路の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９間の接続点）と、第２出力回路の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３間の接続点）から、３レベル以上の電圧（本実施の形態では５レベルの電圧）がフィルタ回路に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路の中点からＵ相の電力を出力し、第２出力回路の中点からＷ相の電力を出力する。

　フィルタ回路は、リアクトルとキャパシタを含み、第１出力回路及び第２出力回路から出力される電圧及び電流の高調波成分を減衰させて、より正規の正弦波に近づける。フィルタ回路の出力電力が、電力変換装置１の出力交流電力となる。

　上記の第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４には例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用することができる。第１還流ダイオードＤ１～第２４還流ダイオードＤ２４は、第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４にそれぞれ並列に、逆向きに形成／接続される。第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４にＮチャネルＭＯＳＦＥＴを使用する場合、第１還流ダイオードＤ１～第２４還流ダイオードＤ２４は、ソースからドレイン方向に形成される寄生ダイオードを利用できる。

　本実施の形態では、第１フライングキャパシタ回路１０～第４フライングキャパシタ回路４０にそれぞれ含まれる第１キャパシタＣ１～第４キャパシタＣ４を直列に初期充電するための経路を備える。

　第１整流ダイオードＤａは、第１キャパシタＣ１の下側端子から第３キャパシタＣ３の上側端子を繋ぐ経路上に挿入され、第１キャパシタＣ１から第３キャパシタＣ３の方向に電流を整流する。第１キャパシタＣ１と第１整流ダイオードＤａ間に、第１電流制限抵抗Ｒａが挿入される。第１電流制限抵抗Ｒａは第１整流ダイオードＤａを保護するための電流制限素子であり、第１整流ダイオードＤａの容量が大きい場合は省略可能である。

　第２整流ダイオードＤｂは、第２キャパシタＣ２の下側端子から第４キャパシタＣ４の上側端子を繋ぐ経路上に挿入され、第２キャパシタＣ２から第４キャパシタＣ４の方向に電流を整流する。第２キャパシタＣ２と第２整流ダイオードＤｂ間に、第２電流制限抵抗Ｒｂが挿入される。第２電流制限抵抗Ｒｂは第２整流ダイオードＤｂを保護するための電流制限素子であり、第２整流ダイオードＤｂの容量が大きい場合は省略可能である。

　第３整流ダイオードＤｃは、第３キャパシタＣ３の下側端子から第１キャパシタＣ１の上側端子を繋ぐ経路上に挿入され、第３キャパシタＣ３から第１キャパシタＣ１の方向に電流を整流する。第３キャパシタＣ３と第３整流ダイオードＤｃ間に、第３電流制限抵抗Ｒｃが挿入される。第３電流制限抵抗Ｒｃは第３整流ダイオードＤｃを保護するための電流制限素子であり、第３整流ダイオードＤｃの容量が大きい場合は省略可能である。

　第４整流ダイオードＤｄは、第４キャパシタＣ４の下側端子から第２キャパシタＣ２の上側端子を繋ぐ経路上に挿入され、第４キャパシタＣ４から第２キャパシタＣ２の方向に電流を整流する。第４キャパシタＣ４と第４整流ダイオードＤｄ間に、第４電流制限抵抗Ｒｄが挿入される。第４電流制限抵抗Ｒｄは第４整流ダイオードＤｄを保護するための電流制限素子であり、第４整流ダイオードＤｄの容量が大きい場合は省略可能である。

　制御回路５０は、第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４のオン／オフ状態を制御して、直流電源から入力される直流電力を交流電力に変換する。

　図２は、実施の形態１に係る電力変換装置１の通常動作時における第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４のスイッチングパターンの一例をまとめた図である。スイッチングパターン１～４は、Ｕ相が＋でＷ相が－である極性の出力電圧を出力する時のスイッチングパターンであり、スイッチングパターン５～８は、Ｕ相が－でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンである。

　スイッチングパターン１は、＋Ｅ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン１では、制御回路５０は、第１フライングキャパシタ回路１０の第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２をオン状態、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４をオフ状態に制御して、第１フライングキャパシタ回路１０からＥ［Ｖ］を出力させるとともに、第１出力回路の第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオン状態、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオフ状態に制御して、第１フライングキャパシタ回路１０から出力されるＥ［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第４フライングキャパシタ回路４０の第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６をオン状態、第１３スイッチング素子Ｑ１３及び第１４スイッチング素子Ｑ１４をオフ状態に制御して、第４フライングキャパシタ回路４０から０［Ｖ］を出力させるとともに、第２出力回路の第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御して、第４フライングキャパシタ回路４０から出力される０［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から＋Ｅ［Ｖ］の電圧が出力される。

　このとき、第１フライングキャパシタ回路１０と直列接続された第２フライングキャパシタ回路２０を、第１フライングキャパシタ回路１０と連動して同じスイッチングパターンで制御すると、第１フライングキャパシタ回路１０から出力される電位と第２フライングキャパシタ回路２０から出力される電位の差をＥ／２［Ｖ］とすることができる。具体的には、制御回路５０は、第２フライングキャパシタ回路２０の第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６をオン状態、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオフ状態に制御して、第２フライングキャパシタ回路２０からＥ／２［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位Ｅ［Ｖ］と第２フライングキャパシタ回路２０から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、第４フライングキャパシタ回路４０と直列接続された第３フライングキャパシタ回路３０を、第４フライングキャパシタ回路４０と連動して同じスイッチングパターンで制御すると、第３フライングキャパシタ回路３０から出力される電位と第４フライングキャパシタ回路４０から出力される電位の差をＥ／２［Ｖ］とすることができる。具体的には、制御回路５０は、第３フライングキャパシタ回路３０の第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２をオン状態、第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０をオフ状態に制御して、第３フライングキャパシタ回路３０からＥ／２［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位Ｅ／２［Ｖ］と第４フライングキャパシタ回路４０から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン１において、第１キャパシタＣ１～第４キャパシタＣ４は充電も放電もされず、電荷が維持される。

　スイッチングパターン２は、＋Ｅ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン２では、制御回路５０は、第１フライングキャパシタ回路１０の第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３をオン状態、第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４をオフ状態に制御して、第１フライングキャパシタ回路１０から３Ｅ／４［Ｖ］を出力させるとともに、第１出力回路の第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオン状態、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオフ状態に制御して、第１フライングキャパシタ回路１０から出力される３Ｅ／４［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第４フライングキャパシタ回路４０の第１４スイッチング素子Ｑ１４及び第１６スイッチング素子Ｑ１６をオン状態、第１３スイッチング素子Ｑ１３及び第１５スイッチング素子Ｑ１５をオフ状態に制御して、第４フライングキャパシタ回路４０からＥ／４［Ｖ］を出力させるとともに、第２出力回路の第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御して、第４フライングキャパシタ回路４０から出力されるＥ／４［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から＋Ｅ／２［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第２フライングキャパシタ回路２０の第５スイッチング素子Ｑ５及び第７スイッチング素子Ｑ７をオン状態、第６スイッチング素子Ｑ６及び第８スイッチング素子Ｑ８をオフ状態に制御して、第２フライングキャパシタ回路２０からＥ／４［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位３Ｅ／４［Ｖ］と第２フライングキャパシタ回路２０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第３フライングキャパシタ回路３０の第１０スイッチング素子Ｑ１０及び第１２スイッチング素子Ｑ１２をオン状態、第９スイッチング素子Ｑ９及び第１１スイッチング素子Ｑ１１をオフ状態に制御して、第３フライングキャパシタ回路３０から３Ｅ／４［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位３Ｅ／４［Ｖ］と第４フライングキャパシタ回路４０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン２において、第１キャパシタＣ１及び第４キャパシタＣ４は充電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。

　スイッチングパターン３は、＋Ｅ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン３では、制御回路５０は、第１フライングキャパシタ回路１０の第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４をオン状態、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３をオフ状態に制御して、第１フライングキャパシタ回路１０から３Ｅ／４［Ｖ］を出力させるとともに、第１出力回路の第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオン状態、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオフ状態に制御して、第１フライングキャパシタ回路１０から出力される３Ｅ／４［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第４フライングキャパシタ回路４０の第１３スイッチング素子Ｑ１３及び第１５スイッチング素子Ｑ１５をオン状態、第１４スイッチング素子Ｑ１４及び第１６スイッチング素子Ｑ１６をオフ状態に制御して、第４フライングキャパシタ回路４０からＥ／４［Ｖ］を出力させるとともに、第２出力回路の第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御して、第４フライングキャパシタ回路４０から出力されるＥ／４［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から＋Ｅ／２［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第２フライングキャパシタ回路２０の第６スイッチング素子Ｑ６及び第８スイッチング素子Ｑ８をオン状態、第５スイッチング素子Ｑ５及び第７スイッチング素子Ｑ７をオフ状態に制御して、第２フライングキャパシタ回路２０からＥ／４［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位３Ｅ／４［Ｖ］と第２フライングキャパシタ回路２０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第３フライングキャパシタ回路３０の第９スイッチング素子Ｑ９及び第１１スイッチング素子Ｑ１１をオン状態、第１０スイッチング素子Ｑ１０及び第１２スイッチング素子Ｑ１２をオフ状態に制御して、第３フライングキャパシタ回路３０から３Ｅ／４［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位３Ｅ／４［Ｖ］と第４フライングキャパシタ回路４０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン３において、第１キャパシタＣ１及び第４キャパシタＣ４は放電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。

　スイッチングパターン４は、＋０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン４では、制御回路５０は、第１フライングキャパシタ回路１０の第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４をオン状態、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２をオフ状態に制御して、第１フライングキャパシタ回路１０からＥ／２［Ｖ］を出力させるとともに、第１出力回路の第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオン状態、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオフ状態に制御して、第１フライングキャパシタ回路１０から出力されるＥ／２［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第４フライングキャパシタ回路４０の第１３スイッチング素子Ｑ１３及び第１４スイッチング素子Ｑ１４をオン状態、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６をオフ状態に制御して、第４フライングキャパシタ回路４０からＥ／２［Ｖ］を出力させるとともに、第２出力回路の第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態にして、第４フライングキャパシタ回路４０から出力されるＥ／２［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から＋０［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第２フライングキャパシタ回路２０の第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオン状態、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６をオフ状態に制御して、第２フライングキャパシタ回路２０から０［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位Ｅ／２［Ｖ］と第２フライングキャパシタ回路２０から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第３フライングキャパシタ回路３０の第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０をオン状態、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２をオフ状態に制御して、第３フライングキャパシタ回路３０からＥ［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位Ｅ［Ｖ］と第４フライングキャパシタ回路４０から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン４において、第１キャパシタＣ１～第４キャパシタＣ４は充電も放電もされず、電荷が維持される。

　スイッチングパターン５は、－Ｅ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン５では、制御回路５０は、第２フライングキャパシタ回路２０の第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオン状態、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６をオフ状態に制御して、第２フライングキャパシタ回路２０から０［Ｖ］を出力させるとともに、第１出力回路の第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオン状態、第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオフ状態に制御して、第２フライングキャパシタ回路２０から出力される０［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第３フライングキャパシタ回路３０の第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０をオン状態、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２をオフ状態に制御して、第３フライングキャパシタ回路３０からＥ［Ｖ］を出力させるとともに、第２出力回路の第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御して、第３フライングキャパシタ回路３０から出力されるＥ［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から－Ｅ［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第１フライングキャパシタ回路１０の第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４をオン状態、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２をオフ状態に制御して、第１フライングキャパシタ回路１０からＥ／２［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位Ｅ／２［Ｖ］と第２フライングキャパシタ回路２０から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第４フライングキャパシタ回路４０の第１３スイッチング素子Ｑ１３及び第１４スイッチング素子Ｑ１４をオン状態、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６をオフ状態に制御して、第４フライングキャパシタ回路４０からＥ／２［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位Ｅ［Ｖ］と第４フライングキャパシタ回路４０から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン５において、第１キャパシタＣ１～第４キャパシタＣ４は充電も放電もされず、電荷が維持される。

　スイッチングパターン６は、－Ｅ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン６では、制御回路５０は、第２フライングキャパシタ回路２０の第６スイッチング素子Ｑ６及び第８スイッチング素子Ｑ８をオン状態、第５スイッチング素子Ｑ５及び第７スイッチング素子Ｑ７をオフ状態に制御して、第２フライングキャパシタ回路２０からＥ／４［Ｖ］を出力させるとともに、第１出力回路の第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオン状態、第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオフ状態に制御して、第２フライングキャパシタ回路２０から出力されるＥ／４［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第３フライングキャパシタ回路３０の第９スイッチング素子Ｑ９及び第１１スイッチング素子Ｑ１１をオン状態、第１０スイッチング素子Ｑ１０及び第１２スイッチング素子Ｑ１２をオフ状態に制御して、第３フライングキャパシタ回路３０から３Ｅ／４［Ｖ］を出力させるとともに、第２出力回路の第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御して、第３フライングキャパシタ回路３０から出力される３Ｅ／４［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から－Ｅ／２［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第１フライングキャパシタ回路１０の第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４をオン状態、第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３をオフ状態に制御して、第１フライングキャパシタ回路１０から３Ｅ／４［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位３Ｅ／４［Ｖ］と第２フライングキャパシタ回路２０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第４フライングキャパシタ回路４０の第１３スイッチング素子Ｑ１３及び第１５スイッチング素子Ｑ１５をオン状態、第１４スイッチング素子Ｑ１４及び第１６スイッチング素子Ｑ１６をオフ状態に制御して、第４フライングキャパシタ回路４０からＥ／４［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位３Ｅ／４［Ｖ］と第４フライングキャパシタ回路４０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン６において、第２キャパシタＣ２及び第３キャパシタＣ３は充電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。

　スイッチングパターン７は、－Ｅ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン７では、制御回路５０は、第２フライングキャパシタ回路２０の第５スイッチング素子Ｑ５及び第７スイッチング素子Ｑ７をオン状態、第６スイッチング素子Ｑ６及び第８スイッチング素子Ｑ８をオフ状態に制御して、第２フライングキャパシタ回路２０からＥ／４［Ｖ］を出力させるとともに、第１出力回路の第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオン状態、第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオフ状態に制御して、第２フライングキャパシタ回路２０から出力されるＥ／４［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第３フライングキャパシタ回路３０の第１０スイッチング素子Ｑ１０及び第１２スイッチング素子Ｑ１２をオン状態、第９スイッチング素子Ｑ９及び第１１スイッチング素子Ｑ１１をオフ状態に制御して、第３フライングキャパシタ回路３０から３Ｅ／４［Ｖ］を出力させるとともに、第２出力回路の第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御して、第３フライングキャパシタ回路３０から出力される３Ｅ／４［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から－Ｅ／２［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第１フライングキャパシタ回路１０の第１スイッチング素子Ｑ１及び第３スイッチング素子Ｑ３をオン状態、第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４をオフ状態に制御して、第１フライングキャパシタ回路１０から３Ｅ／４［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位３Ｅ／４［Ｖ］と第２フライングキャパシタ回路２０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第４フライングキャパシタ回路４０の第１４スイッチング素子Ｑ１４及び第１６スイッチング素子Ｑ１６をオン状態、第１３スイッチング素子Ｑ１３及び第１５スイッチング素子Ｑ１５をオフ状態に制御して、第４フライングキャパシタ回路４０からＥ／４［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位３Ｅ／４［Ｖ］と第４フライングキャパシタ回路４０から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン７において、第２キャパシタＣ２及び第３キャパシタＣ３は放電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。

　スイッチングパターン８は、－０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン８では、制御回路５０は、第２フライングキャパシタ回路２０の第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６をオン状態、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオフ状態に制御して、第２フライングキャパシタ回路２０からＥ／２［Ｖ］を出力させるとともに、第１出力回路の第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０をオン状態、第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８をオフ状態に制御して、第２フライングキャパシタ回路２０から出力されるＥ／２［Ｖ］を第１出力回路の出力端ＯＵＴ（Ｕ）から出力させる。

　また、制御回路５０は、第３フライングキャパシタ回路３０の第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２をオン状態、第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０をオフ状態に制御して、第３フライングキャパシタ回路３０からＥ／２［Ｖ］を出力させるとともに、第２出力回路の第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御して、第３フライングキャパシタ回路３０から出力されるＥ／２［Ｖ］を第２出力回路の出力端ＯＵＴ（Ｗ）から出力させる。これにより、Ｕ相の出力端ＯＵＴ（Ｕ）及びＷ相の出力端ＯＵＴ（Ｗ）から－０［Ｖ］の電圧が出力される。

　このとき、制御回路５０は、第１フライングキャパシタ回路１０の第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２をオン状態、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４をオフ状態に制御して、第１フライングキャパシタ回路１０からＥ［Ｖ］を出力させる。第１フライングキャパシタ回路１０から出力される電位Ｅ［Ｖ］と第２フライングキャパシタ回路２０から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。

　同様に、制御回路５０は、第４フライングキャパシタ回路４０の第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６をオン状態、第１３スイッチング素子Ｑ１３及び第１４スイッチング素子Ｑ１４をオフ状態に制御して、第４フライングキャパシタ回路４０から０［Ｖ］を出力させる。第３フライングキャパシタ回路３０から出力される電位Ｅ／２［Ｖ］と第４フライングキャパシタ回路４０から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。スイッチングパターン８において、第１キャパシタＣ１～第４キャパシタＣ４は充電も放電もされず、電荷が維持される。

　以上のように、本実施の形態に係る電力変換装置１は、－Ｅ、－Ｅ／２、０、＋Ｅ／２、＋Ｅの５段階の電圧を出力することができるが、上記全てのスイッチングパターンにおいて、第１フライングキャパシタ回路１０の出力電圧と第２フライングキャパシタ回路２０の出力電圧の差はＥ／２［Ｖ］以下であり、第３フライングキャパシタ回路３０の出力電圧と第４フライングキャパシタ回路４０の出力電圧の差もＥ／２［Ｖ］以下である。

　また、交流電力の半波を生成するために、Ｕ相が＋でＷ相が－である極性の出力電圧を出力する期間は、第１出力回路及び第２出力回路の第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４はオン状態で、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２はオフ状態である。

　また、交流電力の逆極性の半波を生成するために、Ｕ相が－でＷ相が＋である極性の出力電圧を出力する期間は、第１出力回路及び第２出力回路の第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２はオン状態で、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４はオフ状態である。このように、第１出力回路及び第２出力回路の第１７スイッチング素子Ｑ１７～第２４スイッチング素子Ｑ２４は、電力変換装置１の出力電圧の極性が切り替わる時のみにオンオフが切り替えられる。

　上述のように、インバータ回路の通常動作を行う前に、第１キャパシタＣ１～第４キャパシタＣ４の各々の電圧がＥ／４［Ｖ］になるように、第１キャパシタＣ１～第４キャパシタＣ４を初期充電する必要がある。制御回路５０は、直流電源の電圧Ｅが所定の電圧まで上昇するとインバータ回路を起動させ、第１キャパシタＣ１～第４キャパシタＣ４の初期充電を開始する。制御回路１５は、第１キャパシタＣ１～第４キャパシタＣ４を初期充電する際、第１キャパシタＣ１～第４キャパシタＣ４が、直流電源の両端間に直列に接続されるように、第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４を制御する。制御回路５０は、第１キャパシタＣ１～第４キャパシタＣ４の各々の電圧がＥ／４［Ｖ］に到達すると（初期充電完了）、通常動作に移行する。

　図３は、実施の形態１に係る電力変換装置１の初期充電時における第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。スイッチングパターン９は、初期充電パターンＡのスイッチングパターンである。制御回路５０は、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６をオン状態に制御し、その他のスイッチング素子をオフ状態に制御する。

　スイッチングパターン１０は、初期充電パターンＢのスイッチングパターンである。制御回路５０は、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３をオン状態に制御し、その他のスイッチング素子をオフ状態に制御する。

　図４は、初期充電パターンＡにおける電流経路を示す図である。初期充電パターンＡでは、直流電流の正極から、第１スイッチング素子Ｑ１→第１キャパシタＣ１→第１電流制限抵抗Ｒａ→第１整流ダイオードＤａ→第３キャパシタＣ３→第１２スイッチング素子Ｑ１２→第５スイッチング素子Ｑ５→第２キャパシタＣ２→第２電流制限抵抗Ｒｂ→第２整流ダイオードＤｂ→第４キャパシタＣ４→第１６スイッチング素子Ｑ１６を経由して、直流電源の負極に電流が流れる。

　図５は、初期充電パターンＢにおける電流経路を示す図である。初期充電パターンＢでは、直流電流の正極から、第９スイッチング素子Ｑ９→第３キャパシタＣ３→第３電流制限抵抗Ｒｃ→第３整流ダイオードＤｃ→第１キャパシタＣ１→第４スイッチング素子Ｑ４→第１３スイッチング素子Ｑ１３→第４キャパシタＣ４→第４電流制限抵抗Ｒｄ→第４整流ダイオードＤｄ→第２キャパシタＣ２→第８スイッチング素子Ｑ８を経由して、直流電源の負極に電流が流れる。

　制御回路５０は、初期充電パターンＡと初期充電パターンＢを交互に繰り返してもよい。例えば、通常動作時の切替タイミング（スイッチングパターン１～８間の切替タイミング）に同期させて、初期充電パターンＡと初期充電パターンＢを交互に切り替える。この場合、初期充電パターン用の、通常動作時とタイミングが異なる別のクロックを生成する必要がなくなる。初期充電パターンＡ、Ｂ、及びその混合パターンのいずれの場合においても、第１キャパシタＣ１～第４キャパシタＣ４の各々の電圧がＥ／４［Ｖ］に充電される。

　以上説明したように実施の形態１によれば、フライングキャパシタとして作用する第１キャパシタＣ１～第４キャパシタＣ４の初期充電時に、第１キャパシタＣ１～第４キャパシタＣ４が直流電源の両端間に直列接続されるように第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４を制御する。これにより、第１キャパシタＣ１～第４キャパシタＣ４の初期充電を簡易かつ安価に実現することができる。初期充電用の別の電源を追加する必要がないため、回路規模及びコストの増大を抑制することができる。

　第１キャパシタＣ１～第４キャパシタＣ４間を直列に繋ぐ経路（以下、初期充電経路という）には、通常動作時、基本的に電流が流れない。ただし、第１キャパシタＣ１～第４キャパシタＣ４間の電圧バランスが崩れた場合、第１キャパシタＣ１～第４キャパシタＣ４間の電圧が等しくなるように、初期充電経路に電流が流れる。例えば、直流電源が太陽光発電システムの場合、日射変動などにより電圧Ｅが変動する。その場合、第１キャパシタＣ１～第４キャパシタＣ４は、第１キャパシタＣ１～第４キャパシタＣ４間の電圧バランスを維持したまま、電圧が変動する必要があるが、第１キャパシタＣ１～第４キャパシタＣ４間の電圧変動にばらつきが発生する場合がある。その場合、初期充電経路を電流が流れることにより、第１キャパシタＣ１～第４キャパシタＣ４間の電圧バランスが維持される。

　図６は、本発明の実施の形態２に係る電力変換装置１の構成を説明するための図である。実施の形態２に係る電力変換装置１は、実施の形態１に係る電力変換装置１の第１整流ダイオードＤａを第２５スイッチング素子Ｑ２５に、第２整流ダイオードＤｂを第２６スイッチング素子Ｑ２６に、第３整流ダイオードＤｃを第２７スイッチング素子Ｑ２７に、第４整流ダイオードＤｄを第２８スイッチング素子Ｑ２８にそれぞれ置き換えた構成である。

　第２５スイッチング素子Ｑ２５～第２８スイッチング素子Ｑ２８には、それぞれ並列に、第１ボディダイオードＤ２５～第４ボディダイオードＤ２８が形成／接続される。第２５スイッチング素子Ｑ２５～第２８スイッチング素子Ｑ２８は、初期充電経路の電流の向きに対して、第１ボディダイオードＤ２５～第４ボディダイオードＤ２８が順方向になる向きに接続される。制御回路５０は、初期充電時、第２５スイッチング素子Ｑ２５～第２８スイッチング素子Ｑ２８をオン状態に制御する。通常動作時は、第２５スイッチング素子Ｑ２５～第２８スイッチング素子Ｑ２８をオン状態に制御してもよいし、オフ状態に制御してもよい。

　以上説明したように実施の形態２によれば、実施の形態１と同様の効果を奏する。さらに実施の形態２では、第１整流ダイオードＤａ～第４整流ダイオードＤｄを第２５スイッチング素子Ｑ２５～第２８スイッチング素子Ｑ２８に置き換えたことにより、初期充電経路における導通損失を低減することができる。従って、電力変換装置１全体としての電力変換効率を向上させることができる。通常、スイッチング素子（例えば、ＭＯＳＦＥＴ）のオン抵抗による電圧降下より、ダイオードの順方向降下電圧Ｖｆの方が大きくなるため、上記置き換えにより変換効率が向上する。

　図７は、本発明の実施の形態３に係る電力変換装置１の構成を説明するための図である。実施の形態３に係る電力変換装置１は、実施の形態１に係る電力変換装置１に対して、突入電流防止回路６０が追加された構成である。突入電流防止回路６０は、直流電源とインバータ回路の間に介在する。突入電流防止回路６０は、第１リレーＳ１、第２リレーＳ２、第５電流制限抵抗Ｒｅを含む。第１リレーＳ１及び第５電流制限抵抗Ｒｅは直列接続されて電流制限経路を形成し、当該電流制限経路と、第２リレーＳ２を含む非電流制限経路が並列接続される。

　制御回路５０は、初期充電時に突入電流防止回路６０を有効化し、通常動作時に突入電流防止回路６０を無効化する。具体的には制御回路５０は、初期充電時に第１リレーＳ１をオン状態、第２リレーＳ２をオフ状態に制御し、通常動作時に第１リレーＳ１をオフ状態、第２リレーＳ２をオン状態に制御する。

　以上説明したように実施の形態３によれば、実施の形態１と同様の効果を奏する。さらに実施の形態３では、初期充電時に突入電流防止回路６０を有効化することにより、インバータ回路の起動時に突入電流により、第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４の少なくとも１つに、耐圧オーバーが発生することを防止することができる。

　図８は、本発明の実施の形態４に係る電力変換装置１の構成を説明するための図である。実施の形態４に係る電力変換装置１は、実施の形態１に係る電力変換装置１に対して、第１分圧抵抗Ｒ１～第１６分圧抵抗Ｒ１６、及び第１電圧検出回路７１～第４電圧検出回路７４が追加された構成である。

　第１分圧抵抗Ｒ１～第８分圧抵抗Ｒ８は、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８にそれぞれ並列に接続され、直流電源の電圧Ｅを分圧する。第９分圧抵抗Ｒ９～第１６分圧抵抗Ｒ１６は、第９スイッチング素子Ｑ９～第１６スイッチング素子Ｑ１６にそれぞれ並列に接続され、直流電源の電圧Ｅを分圧する。

　第１電圧検出回路７１は、第１キャパシタＣ１の電圧を検出して制御回路５０に出力する。第２電圧検出回路７２は、第２キャパシタＣ２の電圧を検出して制御回路５０に出力する。第３電圧検出回路７３は、第３キャパシタＣ３の電圧を検出して制御回路５０に出力する。第４電圧検出回路７４は、第４キャパシタＣ４の電圧を検出して制御回路５０に出力する。

　初期充電パターンＡにおいて、制御回路５０は、第１電圧検出回路７１により検出される第１キャパシタＣ１の電圧が、第４スイッチング素子Ｑ４の耐圧以上の所定値を超えた後、第１スイッチング素子Ｑ１をターンオンする。制御回路５０は、第２電圧検出回路７２により検出される第２キャパシタＣ２の電圧が、第８スイッチング素子Ｑ８の耐圧以上の所定値を超えた後、第５スイッチング素子Ｑ５をターンオンする。

　第１スイッチング素子Ｑ１がターンオンする前の状態では、第１分圧抵抗Ｒ１を介して第１キャパシタＣ１が充電される。第１スイッチング素子Ｑ１がターンオンされると、第２スイッチング素子Ｑ２～第４スイッチング素子Ｑ４間にＥ／２［Ｖ］が印加される。第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３の両端電圧は、第１キャパシタＣ１の電圧と等価になるため、第１キャパシタＣ１の電圧が低い状態では、第４スイッチング素子Ｑ４の大きな電圧が印加される可能性がある。

　本インバータ回路では、直流電源の電圧Ｅが、直列接続された４つのスイッチング素子に印加されるスイッチングパターンがある。例えば、上記スイッチングパターン１では、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２の４つに直流電源の電圧Ｅが印加される。従って、第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４には、Ｅ／４［Ｖ］以上の耐圧のスイッチング素子を使用する必要がある。

　直流電源に太陽光発電システムが使用される場合、直流電源の電圧Ｅが最大４５０Ｖ程度まで上昇することがある。本実施の形態では、第１スイッチング素子Ｑ１～第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のスイッチング素子を使用する。この例では上記所定値は、（Ｅ／２－１５０）Ｖ未満であればよく、例えば、（Ｅ／２－１４０）Ｖに設定される。

　第１キャパシタＣ１の電圧が、（Ｅ／２－１５０）Ｖより高ければ、第１スイッチング素子Ｑ１がターンオンされたときに、第４スイッチング素子Ｑ４に印加される電圧は、（Ｅ／２－（Ｅ／２－１５０））Ｖ未満となり、第４スイッチング素子Ｑ４が耐圧オーバーになることを防止することができる。第２キャパシタＣ２と第８スイッチング素子Ｑ８の関係も同様である。

　初期充電パターンＢにおいて、制御回路５０は、第３電圧検出回路７３により検出される第３キャパシタＣ３の電圧が、第１２スイッチング素子Ｑ１２の耐圧以上の所定値を超えた後、第９スイッチング素子Ｑ９をターンオンする。制御回路５０は、第４電圧検出回路７４により検出される第４キャパシタＣ４の電圧が、第１６スイッチング素子Ｑ１６の耐圧以上の所定値を超えた後、第１３スイッチング素子Ｑ１３をターンオンする。初期充電パターンＢにおいても、初期充電パターンＡと同様の考察があてはまる。

　以上説明したように実施の形態４によれば、実施の形態１と同様の効果を奏する。さらに実施の形態４では、初期充電時に、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５に耐圧オーバーが発生することを防止することができる。

　なお実施の形態４では、上記中間配線、第５キャパシタＣ５及び第６キャパシタＣ６を省略可能である。第１分圧抵抗Ｒ１～第８分圧抵抗Ｒ８により、第１フライングキャパシタ回路１０と第２フライングキャパシタ回路２０との間の接続点の電位をＥ／２［Ｖ］に維持でき、第９分圧抵抗Ｒ９～第１６分圧抵抗Ｒ１６により、第３フライングキャパシタ回路３０と第４フライングキャパシタ回路４０との間の接続点の電位をＥ／２［Ｖ］に維持できるためである。上記実施の形態１～３においても、当該２つの接続点の電位をＥ／２［Ｖ］に維持できれば、上記中間配線は省略可能である。当該２つの接続点の電位は、例えば、直流電源の電圧Ｅの抵抗分圧／容量分割で維持することができる。

　以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

　上述した初期充電方法は、実施の形態１～４に示した回路構成以外の、対称性を持つフライングキャパシタ回路を用いた電力変換装置１にも適用可能である。

　図９は、別の実施の形態に係る電力変換装置１の構成を説明するための図である。本実施の形態では、２つの対称な、２段のフライングキャパシタ回路を備える。第１フライングキャパシタ回路は、直列接続された６つのスイッチング素子Ｑａ１～Ｑａ６及び２つのキャパシタＣａ１、Ｃａ２を備える。キャパシタＣａ１は、スイッチング素子Ｑａ２、Ｑａ３間の接続点とスイッチング素子Ｑａ４、Ｑａ５間の接続点との間に接続される。キャパシタＣａ１には、Ｅ／４の電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑａ１、Ｑａ２間の接続点とスイッチング素子Ｑａ５、Ｑａ６間の接続点との間に接続される。キャパシタＣａ２には、Ｅ／２の電圧が充電される。

　第２フライングキャパシタ回路は、直列接続された６つのスイッチング素子Ｑｂ１～Ｑｂ６及び２つのキャパシタＣｂ１、Ｃｂ２を備える。キャパシタＣｂ１は、スイッチング素子Ｑｂ２、Ｑｂ３間の接続点とスイッチング素子Ｑｂ４、Ｑｂ５間の接続点との間に接続される。キャパシタＣｂ１には、Ｅ／４の電圧が充電される。キャパシタＣｂ２は、スイッチング素子Ｑｂ１、Ｑｂ２間の接続点とスイッチング素子Ｑｂ５、Ｑｂ６間の接続点との間に接続される。キャパシタＣｂ２には、Ｅ／２の電圧が充電される。

　スイッチング素子Ｑｂ１、Ｑｂ２間の接続点とスイッチング素子Ｑａ５、Ｑａ６間の接続点との間に、スイッチング素子Ｑｃ１が接続され、スイッチング素子Ｑａ１、Ｑａ２間の接続点とスイッチング素子Ｑｂ５、Ｑｂ６間の接続点との間に、スイッチング素子Ｑｃ２が接続される。スイッチング素子Ｑｂ２、Ｑｂ３間の接続点とスイッチング素子Ｑａ４、Ｑａ５間の接続点との間に、スイッチング素子Ｑｃ３が接続され、スイッチング素子Ｑａ２、Ｑａ３間の接続点とスイッチング素子Ｑｂ４、Ｑｂ５間の接続点との間に、スイッチング素子Ｑｃ４が接続される。

　制御回路は、初期充電する際、スイッチング素子Ｑａ１、スイッチング素子Ｑｂ６、スイッチング素子Ｑｃ１をオン状態、その他のスイッチング素子をオフ状態に制御する。この場合、直流電流の正極から、スイッチング素子Ｑａ１→キャパシタＣａ２→スイッチング素子Ｑｃ１→キャパシタＣｂ２→スイッチング素子Ｑｂ６を経由して、直流電源の負極に電流が流れる。

　また制御回路は、初期充電する際、スイッチング素子Ｑｂ１、スイッチング素子Ｑａ６、スイッチング素子Ｑｃ２をオン状態、その他のスイッチング素子をオフ状態に制御する。この場合、直流電流の正極から、スイッチング素子Ｑｂ１→キャパシタＣｂ２→スイッチング素子Ｑｃ２→キャパシタＣａ２→スイッチング素子Ｑａ６を経由して、直流電源の負極に電流が流れる。

　いずれの場合も、直流電源に対してキャパシタＣａ２、Ｃｂ２が直列に接続され、キャパシタＣａ１、Ｃａ２にそれぞれＥ／２の電圧を充電することができる。なおスイッチング素子Ｑｃ１、Ｑｃ２はダイオードに置き換えてもよい。

　次に制御回路は、キャパシタＣａ２、Ｃｂ２にそれぞれＥ／２の電圧が充電された状態において、スイッチング素子Ｑａ２、スイッチング素子Ｑｂ５、スイッチング素子Ｑｃ３をオン状態、その他のスイッチング素子をオフ状態に制御する。この場合、キャパシタＣａ２の上側端子から、スイッチング素子Ｑａ２→キャパシタＣａ１→スイッチング素子Ｑｃ３→キャパシタＣｂ１→スイッチング素子Ｑｂ５を経由して、キャパシタＣｂ２の下側端子に電流が流れる。

　また制御回路は、キャパシタＣａ２、Ｃｂ２にそれぞれＥ／２の電圧が充電された状態において、スイッチング素子Ｑｂ２、スイッチング素子Ｑａ５、スイッチング素子Ｑｃ４をオン状態、その他のスイッチング素子をオフ状態に制御する。この場合、キャパシタＣｂ２の上側端子から、スイッチング素子Ｑｂ２→キャパシタＣｂ１→スイッチング素子Ｑｃ４→キャパシタＣａ１→スイッチング素子Ｑａ５を経由して、キャパシタＣａ２の下側端子に電流が流れる。

　いずれの場合も、キャパシタＣａ２、Ｃｂ２に対して、キャパシタＣａ１、Ｃｂ１が直列に接続され、キャパシタＣａ１、Ｃｂ１にそれぞれＥ／４の電圧を充電することができる。

　なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
　各々が、複数のスイッチング素子及び少なくとも１つのキャパシタを含む複数のフライングキャパシタ回路を有し、直流電源から入力される直流電力を交流電力に変換するインバータ回路と、
　前記複数のスイッチング素子を制御するための制御回路（５０）と、を備え、
　前記制御回路（５０）は、前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを初期充電する際に、当該複数のキャパシタが前記直流電源の両端間に直列に接続されるように前記複数のスイッチング素子を制御することを特徴とする電力変換装置（１）。
　これによれば、複数のフライングキャパシタ回路に含まれる複数のキャパシタを、別の補助電源を設けずとも、簡単に初期充電することができる。
［項目２］
　前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを直列に初期充電するための経路を更に備えることを特徴とする項目１に記載の電力変換装置（１）。
　これによれば、直流電源の両端間に、複数のフライングキャパシタ回路に含まれる複数のキャパシタを直列接続させることができる。
［項目３］
　前記インバータ回路は、
　前記直流電源の両端間に直列に接続された第１フライングキャパシタ回路（１０）及び第２フライングキャパシタ回路（２０）と、
　前記直流電源の両端間に直列に接続された第３フライングキャパシタ回路（３０）及び第４フライングキャパシタ回路（４０）と、を有し、
　前記電力変換装置（１）は、
　前記第１フライングキャパシタ回路（１０）の第１キャパシタ（Ｃ１）の下側端子から前記第３フライングキャパシタ回路（３０）の第３キャパシタ（Ｃ３）の上側端子を繋ぐ経路に挿入され、前記第１キャパシタ（Ｃ１）から前記第３キャパシタ（Ｃ３）への方向に電流を整流する第１整流回路と、
　前記第２フライングキャパシタ回路（２０）の第２キャパシタ（Ｃ２）の下側端子から前記第４フライングキャパシタ回路（４０）の第４キャパシタ（Ｃ４）の上側端子を繋ぐ経路に挿入され、前記第２キャパシタ（Ｃ２）から前記第４キャパシタ（Ｃ４）の方向に電流を整流する第２整流回路と、
　前記第３フライングキャパシタ回路（３０）の前記第３キャパシタ（Ｃ３）の下側端子から前記第１フライングキャパシタ回路（１０）の前記第１キャパシタ（Ｃ１）の上側端子を繋ぐ経路上に挿入され、前記第３キャパシタ（Ｃ３）から前記第１キャパシタ（Ｃ１）の方向に電流を整流する第３整流回路と、
　前記第４フライングキャパシタ回路（４０）の前記第４キャパシタ（Ｃ４）の下側端子から前記第２フライングキャパシタ回路（２０）の前記第２キャパシタ（Ｃ２）の上側端子を繋ぐ経路上に挿入され、前記第４キャパシタ（Ｃ４）から前記第２キャパシタ（Ｃ２）の方向に電流を整流する第２整流回路と、
　を更に備えることを項目１又は２に記載の電力変換装置（１）。
　これによれば、第１キャパシタ（Ｃ１）～第４キャパシタ（Ｃ４）を、別の補助電源を設けずとも、簡単に初期充電することができる。
［項目４］
　前記第１フライングキャパシタ回路（１０）は、
　直列接続された第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、
　前記第１スイッチング素子（Ｑ１）と前記第２スイッチング素子（Ｑ２）との接続点と、前記第３スイッチング素子（Ｑ３）と前記第４スイッチング素子（Ｑ４）との接続点との間に接続された前記第１キャパシタ（Ｃ１）と、を含み、
　前記第２フライングキャパシタ回路（２０）は、
　直列接続された第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、
　前記第５スイッチング素子（Ｑ５）と前記第６スイッチング素子（Ｑ６）との接続点と、前記第７スイッチング素子（Ｑ７）と前記第８スイッチング素子（Ｑ８）との接続点との間に接続された前記第２キャパシタ（Ｃ２）と、を含み、
　前記第３フライングキャパシタ回路（３０）は、
　直列接続された第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、
　前記第９スイッチング素子（Ｑ９）と前記第１０スイッチング素子（Ｑ１０）との接続点と、前記第１１スイッチング素子（Ｑ１１）と前記第１２スイッチング素子（Ｑ１２）との接続点との間に接続された前記第３キャパシタ（Ｃ３）と、を含み、
　前記第４フライングキャパシタ回路（４０）は、
　直列接続された第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、
　前記第１３スイッチング素子（Ｑ１３）と前記第１４スイッチング素子（Ｑ１４）との接続点と、前記第１５スイッチング素子（Ｑ１５）と前記第１６スイッチング素子（Ｑ１６）との接続点との間に接続された前記第４キャパシタ（Ｃ４）と、を含み、
　前記第１スイッチング素子（Ｑ１）及び前記第９スイッチング素子（Ｑ９）の上側端子は、前記直流電源の正極に接続され、
　前記第８スイッチング素子（Ｑ８）及び前記第１６スイッチング素子（Ｑ１６）の下側端子は、前記直流電源の負極に接続され、
　前記第４スイッチング素子（Ｑ４）の下側端子と前記第５スイッチング素子（Ｑ５）の上側端子が接続され、
　前記第１２スイッチング素子（Ｑ１２）の下側端子と前記第１３スイッチング素子（Ｑ１３）の上側端子が接続され、
　前記制御回路（５０）は、前記第１キャパシタ（Ｃ１）～前記第４キャパシタ（Ｃ４）の初期充電の際に、前記第１スイッチング素子（Ｑ１）～前記第１６スイッチング素子（Ｑ１６）のオン／オフを制御して、前記第１キャパシタ（Ｃ１）～前記第４キャパシタ（Ｃ４）を直列に接続することを特徴とする項目３に記載の電力変換装置（１）。
　これによれば、第１スイッチング素子（Ｑ１）～第１６スイッチング素子（Ｑ１６）を制御することにより、第１キャパシタ（Ｃ１）～第４キャパシタ（Ｃ４）を簡単に初期充電することができる。
［項目５］
　前記制御回路（５０）は、前記第１キャパシタ（Ｃ１）～前記第４キャパシタ（Ｃ４）の初期充電の際に、前記第１スイッチング素子（Ｑ１）～前記第１６スイッチング素子（Ｑ１６）の内、前記第１スイッチング素子（Ｑ１）、前記第５スイッチング素子（Ｑ５）、前記第１２スイッチング素子（Ｑ１２）及び前記第１６スイッチング素子（Ｑ１６）をオン状態、その他のスイッチング素子（Ｑ２～Ｑ４、Ｑ６～Ｑ１１、Ｑ１３～Ｑ１５）をオフ状態に制御することを特徴とする項目４に記載の電力変換装置（１）。
　これによれば、第１キャパシタ（Ｃ１）→第３キャパシタ（Ｃ３）→第２キャパシタ（Ｃ２）→第４キャパシタ（Ｃ４）の経路で初期充電することができる。
［項目６］
　前記制御回路（５０）は、前記第１キャパシタ（Ｃ１）～前記第４キャパシタ（Ｃ４）の初期充電の際に、前記第１スイッチング素子（Ｑ１）～前記第１６スイッチング素子（Ｑ１６）の内、前記第４スイッチング素子（Ｑ４）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）及び前記第１３スイッチング素子（Ｑ１３）をオン状態、その他のスイッチング素子（Ｑ１～Ｑ３、Ｑ５～Ｑ７、Ｑ１０～Ｑ１２、Ｑ１４～Ｑ１６）をオフ状態に制御することを特徴とする項目４に記載の電力変換装置（１）。
　これによれば、第３キャパシタ（Ｃ３）→第１キャパシタ（Ｃ１）→第４キャパシタ（Ｃ４）→第２キャパシタ（Ｃ２）の経路で初期充電することができる。
［項目７］
　前記制御回路（５０）は、前記第１キャパシタ（Ｃ１）～前記第４キャパシタ（Ｃ４）の初期充電の際に、
　前記第１スイッチング素子（Ｑ１）～前記第１６スイッチング素子（Ｑ１６）の内、前記第１スイッチング素子（Ｑ１）、前記第５スイッチング素子（Ｑ５）、前記第１２スイッチング素子（Ｑ１２）及び前記第１６スイッチング素子（Ｑ１６）をオン状態、その他のスイッチング素子（Ｑ２～Ｑ４、Ｑ６～Ｑ１１、Ｑ１３～Ｑ１５）をオフ状態に制御する第１のスイッチングパターンと、
　前記第１スイッチング素子（Ｑ１）～前記第１６スイッチング素子（Ｑ１６）の内、前記第４スイッチング素子（Ｑ４）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）及び前記第１３スイッチング素子（Ｑ１３）をオン状態、その他のスイッチング素子（Ｑ１～Ｑ３、Ｑ５～Ｑ７、Ｑ１０～Ｑ１２、Ｑ１４～Ｑ１６）をオフ状態に制御する第２のスイッチングパターンと、
　を交互に繰り返すことを特徴とする項目４に記載の電力変換装置（１）。
　これによれば、初期充電時に通常動作時と同じクロックタイミングで、第１スイッチング素子（Ｑ１）～第１６スイッチング素子（Ｑ１６）を制御することができる。
［項目８］
　前記第１スイッチング素子（Ｑ１）～前記第８スイッチング素子（Ｑ８）とそれぞれ並列に接続され、前記直流電源の電圧を分圧する第１抵抗（Ｒ１）～第８抵抗（Ｒ８）と、
　前記第９スイッチング素子（Ｑ９）～前記第１６スイッチング素子（Ｑ１６）とそれぞれ並列に接続され、前記直流電源の電圧を分圧する第９抵抗（Ｒ９）～第１６抵抗（Ｒ１６）と、
　を更に備えることを特徴とする項目４から７のいずれか１項に記載の電力変換装置（１）。
　これによれば、第１スイッチング素子（Ｑ１）～第１６スイッチング素子（Ｑ１６）を介さずに、第１キャパシタ（Ｃ１）～第４キャパシタ（Ｃ４）を充電することができる。
［項目９］
　前記第１キャパシタ（Ｃ１）の電圧を検出する第１電圧検出回路（７１）と、
　前記第２キャパシタ（Ｃ２）の電圧を検出する第２電圧検出回路（７２）と、
　前記第３キャパシタ（Ｃ３）の電圧を検出する第３電圧検出回路（７３）と、
　前記第４キャパシタ（Ｃ４）の電圧を検出する第４電圧検出回路（７４）と、を更に備え、
　前記制御回路（５０）は、前記第１キャパシタ（Ｃ１）を初期充電する際に、前記第１電圧検出回路（７１）により検出される前記第１キャパシタ（Ｃ１）の電圧が、前記第４スイッチング素子（Ｑ４）の耐圧以上の所定値を超えた後、前記第１スイッチング素子（Ｑ１）をターンオン可能な状態に制御し、
　前記制御回路（５０）は、前記第２キャパシタ（Ｃ２）を初期充電する際に、前記第２電圧検出回路（７２）により検出される前記第２キャパシタ（Ｃ２）の電圧が、前記第８スイッチング素子（Ｑ８）の耐圧以上の所定値を超えた後、前記第５スイッチング素子（Ｑ５）をターンオン可能な状態に制御し、
　前記制御回路（５０）は、前記第３キャパシタ（Ｃ３）を初期充電する際に、前記第３電圧検出回路（７３）により検出される前記第３キャパシタ（Ｃ３）の電圧が、前記第１２スイッチング素子（Ｑ１２）の耐圧以上の所定値を超えた後、前記第９スイッチング素子（Ｑ９）をターンオン可能な状態に制御し、
　前記制御回路（５０）は、前記第４キャパシタ（Ｃ４）を初期充電する際に、前記第４電圧検出回路（７４）により検出される前記第４キャパシタ（Ｃ４）の電圧が、前記第１６スイッチング素子（Ｑ１６）の耐圧以上の所定値を超えた後、前記第１３スイッチング素子（Ｑ１３）をターンオン可能な状態に制御することを特徴とする項目８に記載の電力変換装置（１）。
　これによれば、第４スイッチング素子（Ｑ４）、第８スイッチング素子（Ｑ８）、第１２スイッチング素子（Ｑ１２）、第１６スイッチング素子（Ｑ１６）に耐圧オーバーが発生することを防止することができる。
［項目１０］
　前記インバータ回路は、
　前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）との接続点と、前記第６スイッチング素子（Ｑ６）と前記第７スイッチング素子（Ｑ７）との接続点との間を接続する、複数のスイッチング素子が直列接続された第１出力回路と、
　前記第１０スイッチング素子（Ｑ１０）と前記第１１スイッチング素子（Ｑ１１）との接続点と、前記第１４スイッチング素子（Ｑ１４）と前記第１５スイッチング素子（Ｑ１５）との接続点との間を接続する、複数のスイッチング素子が直列接続された第２出力回路と、を更に備え、
　前記第１出力回路の中点と、前記第２出力回路の中点から交流電力を出力することを特徴とする項目４から９のいずれか１項に記載の電力変換装置（１）。
　これによれば、第１出力回路の中点と、第２出力回路の中点から、それぞれ極性の異なる電位を出力することができる。
［項目１１］
　前記第１整流回路～前記第４整流回路は、それぞれダイオード（Ｄａ～Ｄｂ）を含むことを特徴とする項目３から１０のいずれか１項に記載の電力変換装置（１）。
　これによれば、第１整流回路～第４整流回路を安価に作成することができる。
［項目１２］
　前記第１整流回路～前記第４整流回路は、それぞれスイッチング素子（Ｑ２５～Ｑ２８）を含むことを特徴とする項目３から１０のいずれか１項に記載の電力変換装置（１）。
　これによれば、第１整流回路～第４整流回路の導通損失を低減することができる。
［項目１３］
　前記直流電源と前記インバータ回路の間に介在する突入電流防止回路（６０）を更に備え、
　前記制御回路（５０）は、前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを初期充電する際に、前記突入電流防止回路（６０）を有効化することを特徴とする項目１から１２のいずれか１項に記載の電力変換装置（１）。
　これによれば、第１スイッチング素子（Ｑ１）～第１６スイッチング素子（Ｑ１６）の少なくとも１つに、耐圧オーバーが発生することを防止することができる。

　１　電力変換装置、　１０　第１フライングキャパシタ回路、　２０　第２フライングキャパシタ回路、　３０　第３フライングキャパシタ回路、　４０　第４フライングキャパシタ回路、　５０　制御回路、　６０　突入電流防止回路、　７１　第１電圧検出回路、　７２　第２電圧検出回路、　７３　第３電圧検出回路、　７４　第４電圧検出回路、　Ｑ１　第１スイッチング素子、　Ｑ２　第２スイッチング素子、　Ｑ３　第３スイッチング素子、　Ｑ４　第４スイッチング素子、　Ｑ５　第５スイッチング素子、　Ｑ６　第６スイッチング素子、　Ｑ７　第７スイッチング素子、　Ｑ８　第８スイッチング素子、　Ｑ９　第９スイッチング素子、　Ｑ１０　第１０スイッチング素子、　Ｑ１１　第１１スイッチング素子、　Ｑ１２　第１２スイッチング素子、　Ｑ１３　第１３スイッチング素子、　Ｑ１４　第１４スイッチング素子、　Ｑ１５　第１５スイッチング素子、　Ｑ１６　第１６スイッチング素子、　Ｑ１７　第１７スイッチング素子、　Ｑ１８　第１８スイッチング素子、　Ｑ１９　第１９スイッチング素子、　Ｑ２０　第２０スイッチング素子、　Ｑ２１　第２１スイッチング素子、　Ｑ２２　第２２スイッチング素子、　Ｑ２３　第２３スイッチング素子、　Ｑ２４　第２４スイッチング素子、　Ｑ２５　第２５スイッチング素子、　Ｑ２６　第２６スイッチング素子、　Ｑ２７　第２７スイッチング素子、　Ｑ２８　第２８スイッチング素子、　Ｃ１　第１キャパシタ、　Ｃ２　第２キャパシタ、　Ｃ３　第３キャパシタ、　Ｃ４　第４キャパシタ。

　本発明は、太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナに利用可能である。

Claims

　各々が、複数のスイッチング素子及び少なくとも１つのキャパシタを含む複数のフライングキャパシタ回路を有し、直流電源から入力される直流電力を交流電力に変換するインバータ回路と、
　前記複数のスイッチング素子を制御するための制御回路と、を備え、
　前記制御回路は、前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを初期充電する際に、当該複数のキャパシタが前記直流電源の両端間に直列に接続されるように前記複数のスイッチング素子を制御することを特徴とする電力変換装置。
　前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを直列に初期充電するための経路を更に備えることを特徴とする請求項１に記載の電力変換装置。
　前記インバータ回路は、
　前記直流電源の両端間に直列に接続された第１フライングキャパシタ回路及び第２フライングキャパシタ回路と、
　前記直流電源の両端間に直列に接続された第３フライングキャパシタ回路及び第４フライングキャパシタ回路と、を有し、
　前記電力変換装置は、
　前記第１フライングキャパシタ回路の第１キャパシタの下側端子から前記第３フライングキャパシタ回路の第３キャパシタの上側端子を繋ぐ経路に挿入され、前記第１キャパシタから前記第３キャパシタへの方向に電流を整流する第１整流回路と、
　前記第２フライングキャパシタ回路の第２キャパシタの下側端子から前記第４フライングキャパシタ回路の第４キャパシタの上側端子を繋ぐ経路に挿入され、前記第２キャパシタから前記第４キャパシタの方向に電流を整流する第２整流回路と、
　前記第３フライングキャパシタ回路の前記第３キャパシタの下側端子から前記第１フライングキャパシタ回路の前記第１キャパシタの上側端子を繋ぐ経路上に挿入され、前記第３キャパシタから前記第１キャパシタの方向に電流を整流する第３整流回路と、
　前記第４フライングキャパシタ回路の前記第４キャパシタの下側端子から前記第２フライングキャパシタ回路の前記第２キャパシタの上側端子を繋ぐ経路上に挿入され、前記第４キャパシタから前記第２キャパシタの方向に電流を整流する第２整流回路と、
　を更に備えることを請求項１又は２に記載の電力変換装置。
　前記第１フライングキャパシタ回路は、
　直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、
　前記第１スイッチング素子と前記第２スイッチング素子との接続点と、前記第３スイッチング素子と前記第４スイッチング素子との接続点との間に接続された前記第１キャパシタと、を含み、
　前記第２フライングキャパシタ回路は、
　直列接続された第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、
　前記第５スイッチング素子と前記第６スイッチング素子との接続点と、前記第７スイッチング素子と前記第８スイッチング素子との接続点との間に接続された前記第２キャパシタと、を含み、
　前記第３フライングキャパシタ回路は、
　直列接続された第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、
　前記第９スイッチング素子と前記第１０スイッチング素子との接続点と、前記第１１スイッチング素子と前記第１２スイッチング素子との接続点との間に接続された前記第３キャパシタと、を含み、
　前記第４フライングキャパシタ回路は、
　直列接続された第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、
　前記第１３スイッチング素子と前記第１４スイッチング素子との接続点と、前記第１５スイッチング素子と前記第１６スイッチング素子との接続点との間に接続された前記第４キャパシタと、を含み、
　前記第１スイッチング素子及び前記第９スイッチング素子の上側端子は、前記直流電源の正極に接続され、
　前記第８スイッチング素子及び前記第１６スイッチング素子の下側端子は、前記直流電源の負極に接続され、
　前記第４スイッチング素子の下側端子と前記第５スイッチング素子の上側端子が接続され、
　前記第１２スイッチング素子の下側端子と前記第１３スイッチング素子の上側端子が接続され、
　前記制御回路は、前記第１キャパシタ～前記第４キャパシタの初期充電の際に、前記第１スイッチング素子～前記第１６スイッチング素子のオン／オフを制御して、前記第１キャパシタ～前記第４キャパシタを直列に接続することを特徴とする請求項３に記載の電力変換装置。
　前記制御回路は、前記第１キャパシタ～前記第４キャパシタの初期充電の際に、前記第１スイッチング素子～前記第１６スイッチング素子の内、前記第１スイッチング素子、前記第５スイッチング素子、前記第１２スイッチング素子及び前記第１６スイッチング素子をオン状態、その他のスイッチング素子をオフ状態に制御することを特徴とする請求項４に記載の電力変換装置。
　前記制御回路は、前記第１キャパシタ～前記第４キャパシタの初期充電の際に、前記第１スイッチング素子～前記第１６スイッチング素子の内、前記第４スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子及び前記第１３スイッチング素子をオン状態、その他のスイッチング素子をオフ状態に制御することを特徴とする請求項４に記載の電力変換装置。
　前記制御回路は、前記第１キャパシタ～前記第４キャパシタの初期充電の際に、
　前記第１スイッチング素子～前記第１６スイッチング素子の内、前記第１スイッチング素子、前記第５スイッチング素子、前記第１２スイッチング素子及び前記第１６スイッチング素子をオン状態、その他のスイッチング素子をオフ状態に制御する第１のスイッチングパターンと、
　前記第１スイッチング素子～前記第１６スイッチング素子の内、前記第４スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子及び前記第１３スイッチング素子をオン状態、その他のスイッチング素子をオフ状態に制御する第２のスイッチングパターンと、
　を交互に繰り返すことを特徴とする請求項４に記載の電力変換装置。
　前記第１スイッチング素子～前記第８スイッチング素子とそれぞれ並列に接続され、前記直流電源の電圧を分圧する第１抵抗～第８抵抗と、
　前記第９スイッチング素子～前記第１６スイッチング素子とそれぞれ並列に接続され、前記直流電源の電圧を分圧する第９抵抗～第１６抵抗と、
　を更に備えることを特徴とする請求項４から７のいずれか１項に記載の電力変換装置。
　前記第１キャパシタの電圧を検出する第１電圧検出回路と、
　前記第２キャパシタの電圧を検出する第２電圧検出回路と、
　前記第３キャパシタの電圧を検出する第３電圧検出回路と、
　前記第４キャパシタの電圧を検出する第４電圧検出回路と、を更に備え、
　前記制御回路は、前記第１キャパシタを初期充電する際に、前記第１電圧検出回路により検出される前記第１キャパシタの電圧が、前記第４スイッチング素子の耐圧以上の所定値を超えた後、前記第１スイッチング素子をターンオン可能な状態に制御し、
　前記制御回路は、前記第２キャパシタを初期充電する際に、前記第２電圧検出回路により検出される前記第２キャパシタの電圧が、前記第８スイッチング素子の耐圧以上の所定値を超えた後、前記第５スイッチング素子をターンオン可能な状態に制御し、
　前記制御回路は、前記第３キャパシタを初期充電する際に、前記第３電圧検出回路により検出される前記第３キャパシタの電圧が、前記第１２スイッチング素子の耐圧以上の所定値を超えた後、前記第９スイッチング素子をターンオン可能な状態に制御し、
　前記制御回路は、前記第４キャパシタを初期充電する際に、前記第４電圧検出回路により検出される前記第４キャパシタの電圧が、前記第１６スイッチング素子の耐圧以上の所定値を超えた後、前記第１３スイッチング素子をターンオン可能な状態に制御することを特徴とする請求項８に記載の電力変換装置。
　前記インバータ回路は、
　前記第２スイッチング素子と前記第３スイッチング素子との接続点と、前記第６スイッチング素子と前記第７スイッチング素子との接続点との間を接続する、複数のスイッチング素子が直列接続された第１出力回路と、
　前記第１０スイッチング素子と前記第１１スイッチング素子との接続点と、前記第１４スイッチング素子と前記第１５スイッチング素子との接続点との間を接続する、複数のスイッチング素子が直列接続された第２出力回路と、を更に備え、
　前記第１出力回路の中点と、前記第２出力回路の中点から交流電力を出力することを特徴とする請求項４から９のいずれか１項に記載の電力変換装置。
　前記第１整流回路～前記第４整流回路は、それぞれダイオードを含むことを特徴とする請求項３から１０のいずれか１項に記載の電力変換装置。
　前記第１整流回路～前記第４整流回路は、それぞれスイッチング素子を含むことを特徴とする請求項３から１０のいずれか１項に記載の電力変換装置。
　前記直流電源と前記インバータ回路の間に介在する突入電流防止回路を更に備え、
　前記制御回路は、前記複数のフライングキャパシタ回路に含まれる複数のキャパシタを初期充電する際に、前記突入電流防止回路を有効化することを特徴とする請求項１から１２のいずれか１項に記載の電力変換装置。