WO2019045277A1

WO2019045277A1 - Light emitting device for pixel and led display device

Info

Publication number: WO2019045277A1
Application number: PCT/KR2018/008332
Authority: WO
Inventors: 오승현; 유태경; 조성식; 김민표; 신지유; 김대원
Original assignee: 주식회사 루멘스
Priority date: 2017-08-28
Filing date: 2018-07-24
Publication date: 2019-03-07

Abstract

A light emitting device is disclosed. The light emitting device comprises a mount substrate on which a first electrode pad, a second electrode pad, a third electrode pad, and a fourth electrode pad are formed; a first vertical LED chip which is mounted on the mount substrate such that a lower portion thereof is connected to the first electrode pad; a second vertical LED chip which is mounted on the mount substrate such that a lower portion thereof is connected to the second electrode pad; a third vertical LED chip which is mounted on the mount substrate such that a lower portion thereof is connected to the third electrode pad; a conductive light transmitting plate which is electrically connected to the upper portion of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip; and a conductor which connects the conductive light transmitting plate and the fourth electrode pad, wherein individual driving power is applied to the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip, respectively, through the first electrode pad, the second electrode pad, and the third electrode pad, respectively, or through the fourth electrode pad.

Description

픽셀용 발광소자 및 엘이디 디스플레이 장치Light emitting device for pixel and LED display device

본 발명은 작은 크기를 갖는 R, G, B 버티컬 엘이디 칩들이 작은 영역 안에 작은 간격으로 배치될 수 있어, 디스플레이용 픽셀로 유리하게 이용될 수 있는 픽셀용 발광소자와, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치에 관한 것이다.The present invention relates to a light emitting element for a pixel which can be arranged at a small interval in a small area and which can be advantageously used as a pixel for display, and a light emitting element for a pixel, which is provided between the mount substrate and the light transmitting plate A plurality of pixel units are arrayed in each pixel unit, and each of the pixel units includes first, second, third and fourth electrode pads individually driven by first, second, third and fourth electrode pads formed on a substrate, And third and fourth vertical LED chips.

통상적인 풀-컬러 엘이디 디스플레이 장치에 있어서, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성된다. 근래 들어서는, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 각 픽셀을 구성하는 엘이디 디스플레이 장치도 제안된 바 있다.In a typical full-color LED display device, each pixel consists of a red LED, a green LED, and a blue LED. In recent years, an LED display device has been proposed which constitutes each pixel with a red LED, a green LED, a blue LED and a white LED.

엘이디 디스플레이 장치 제작을 위해 RGB를 구현하기 위한 기술로 패키지 온 모듈 기술과 칩온 모듈 기술이 있다. 패키지 온 모듈 기술은, 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 모듈화하여 이를 엘이디 디스플레이 장치에 적용하는 것으로서, 작은 크기의 디스플레이 장치에 이용되기 어렵고 디스플레이 장치의 해상도를 높이는데 어려움이 있다. 칩온 모듈 기술은 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩을 패키지에 넣지 않고 직접 기판에 실장하여 모듈을 구성하는 기술로서, 패키지 온 모듈 기술에 비해 상대적으로 작은 크기로 구현 가능하여 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다. There are package-on module technology and chip-on-module technology for implementing RGB for manufacturing LED display device. The package-on-module technology is a method of modularizing a blue LED package, a green LED package, and a red LED package and applying the module to an LED display device, which is difficult to use in a small-sized display device and difficult to increase the resolution of the display device. The chip-on-module technology is a technology to construct a module by directly mounting a blue LED chip, a green LED chip, and a red LED chip on a substrate without putting it in a package. The technology can be implemented in a relatively small size compared to the package- And color reproducibility.

그러나, 종래에는 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩으로 이용되는 엘이디 칩 구조가 상부 또는 하부에 모두 전극이 필요한 래터럴 칩(lateral chip) 구조이거나 플립 칩(flip chip) 구조이어서, 소형화에 여전히 한계가 있다. 특히, 래터럴 칩 구조를 포함하는 엘이디 칩을 이용하는 경우, 본딩 와이어가 추가로 더 필요하다는 단점이 있다. However, conventionally, the LED chip structure used as a blue LED chip, a green LED chip, and a red LED chip has a lateral chip structure or a flip chip structure requiring electrodes at both the top and bottom, There is a limit. Particularly, in the case of using an LED chip including a lateral chip structure, there is a disadvantage that an additional bonding wire is required.

따라서, 당해 기술 분야에는 작은 크기를 갖는 R, G, B 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 작은 간격으로 배치되도록 하는 기술이 요구된다.Thus, there is a need in the art for techniques to allow smaller size R, G, B vertical LED chips to be arranged at smaller intervals in a smaller area.

본 발명이 해결하고자 하는 하나의 과제는, 복수의 버티컬 엘이디 칩을 작은 영역 안에 작은 간격으로 배치하여 디스플레이 장치의 픽셀 용으로 유리하게 이용될 수 있는 발광소자를 제공하는 것이다.One problem to be solved by the present invention is to provide a light emitting device which can be advantageously used for a pixel of a display device by disposing a plurality of vertical LED chips at a small interval in a small area.

본 발명이 해결하고자 하는 다른 과제는, 본 발명이 해결하고자 하는 과제는, 픽셀 유닛을 구성하는 엘이디 칩들이 보다 작은 영역 안에 보다 작은 간격으로 배치될 수 있도록, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a light emitting device having a plurality of LED chips arranged between a mounting substrate and a light transmitting plate so that LED chips constituting a pixel unit can be arranged at smaller intervals in a smaller area. Pixel units are arrayed, and each of the pixel units includes first, second, third, and fourth pixel electrodes individually driven by first, second, third, and fourth electrode pads formed on a substrate and a light- And an LED display device including a fourth vertical LED chip.

본 발명의 일측면에 따른 픽셀용 발광소자는, 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩; 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및 상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며, 상기 제 1 전극패드, 상기 제 2 전극패드 및 상기 제 3 전극패드 각각을 통해 또는 상기 제4 전극패드를 통해, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각으로 개별 구동 전원이 인가된다. According to an aspect of the present invention, there is provided a light emitting device for a pixel, comprising: a mount substrate on which a first electrode pad, a second electrode pad, a third electrode pad and a fourth electrode pad are formed; A first vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the first electrode pad; A second vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the second electrode pad; A third vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the third electrode pad; A conductive light transmitting plate electrically connected to the upper portion of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip; And a conductor connecting the conductive light transmitting plate and the fourth electrode pad, wherein the first electrode pad, the second electrode pad, and the third electrode pad, respectively, or through the fourth electrode pad, Individual driving power is applied to each of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip.

이때, 상기 제4 전극패드는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단일 수 있다. 이때, 상기 전도체가 상기 제4 전극패드와 직접 연결되므로, 상기 제4 전극패드가 상기 개별 구동 전원의 공통 입력단인 경우, 상기 전도체도 상기 개별 구동 전원의 공통 입력단이 되고, 상기 제4 전극패드가 상기 개별 구동 전원의 공통 출력단이 경우, 상기 전도체도 상기 개별 구동 전원의 공통 출력단이 된다.At this time, the fourth electrode pad may be a common input terminal of the individual driving power source or a common output single terminal. In this case, since the conductor is directly connected to the fourth electrode pad, when the fourth electrode pad is a common input terminal of the separate driving power source, the conductor also serves as a common input terminal of the individual driving power source, In the case of the common output terminal of the separate drive power source, the conductor also becomes the common output terminal of the individual drive power source.

다시 말해, 상기 제1 전극패드, 상기 제2 전극패드 및 상기 제3 전극패드가 개별 입력단인 경우, 상기 제4 전극패드(또는, 상기 제4 전극패드와 연결된 전도체)는 공통 출력단이 되고, 상기 제1 전극패드, 상기 제2 전극패드 및 상기 제3 전극패드가 개별 출력단인 경우, 상기 제4 전극패드(또는, 상기 제4 전극패드와 연결된 전도체)는 공통 입력단이 된다. In other words, when the first electrode pad, the second electrode pad, and the third electrode pad are separate input terminals, the fourth electrode pad (or the conductor connected to the fourth electrode pad) becomes a common output terminal, When the first electrode pad, the second electrode pad, and the third electrode pad are separate output terminals, the fourth electrode pad (or the conductor connected to the fourth electrode pad) becomes a common input terminal.

더 나아가, 상기 제1, 2, 3 전극패드 측에 스위칭 제어부가 형성되어 있어, 상기 제1, 2, 3 전극패드가 출력단일 경우 스위칭 제어부가 출력 측에서 제어를 하고, 상기 제1, 2, 3 전극패드가 입력단일 경우 스위칭 제어부가 입력 측에서 제어를 하여, RGB 칩들, 즉, 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩이 각각 개별 제어될 수 있다.A switching control unit is formed on the first, second, and third electrode pads, and when the first, second, and third electrode pads are output, the switching control unit performs control on the output side, When the three-electrode pad is a single input, the switching control unit controls the input side so that the RGB chips, that is, the first vertical LED chip, the second vertical LED chip and the third vertical LED chip can be individually controlled.

여기에서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 조합은 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 모두를 포함하는 조합, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 어느 두 버티컬 엘이디 칩을 포함하는 조합, 그리고, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 하나의 버티컬 엘이디 칩을 포함하는 조합을 모두 포함하는 것으로 정의한다. Here, the combination of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip includes both the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip A combination of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip, and a combination of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip, And a combination of one of the third vertical LED chips and the vertical LED chip.

일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩일 수 있다.According to an embodiment, the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip may be a blue LED chip, a green LED chip, and a red LED chip, respectively.

일 실시예에 따라, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함할 수 있다.According to one embodiment, the conductive light transmitting plate may include ITO (Indium Tin Oxide).

일 실시예에 따라, 상기 도전성 광 투과판은 광 투과판 모재와 상기 광 투과판 모재에 형성된 ITO(Indium Tin Oxide) 패턴을 포함할 수 있다.According to an embodiment, the conductive light transmitting plate may include a light transmitting plate base material and an ITO (Indium Tin Oxide) pattern formed on the base material of the light transmitting plate.

일 실시예에 따라, 상기 발광소자는 상기 마운트 기판과 상기 도전성 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함할 수 있다.According to one embodiment, the light emitting device may further include an electrically insulating underfill filled between the mount substrate and the conductive light transmitting plate.

일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는다.According to one embodiment, the upper and lower portions of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip have opposite polarities.

일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.According to one embodiment, each of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip includes an n-type semiconductor layer, an active layer and a p-type semiconductor layer between the bottom and the top.

일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함한다.According to an embodiment, at least one of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip includes a surface on which the semiconductor layer growth substrate is removed.

일 실시예에 따라, 상기 발광소자는, 상기 도전성 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항소자들을 더 포함한다.According to one embodiment, the light emitting device is disposed at a lower portion of the conductive light transmitting plate, and between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, And a resistor disposed between the upper portion of the third vertical LED chip and the conductor.

일 실시예에 따라, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것이 바람직하다.According to an embodiment, the distance between the first vertical LED chip and the second vertical LED chip is preferably equal to the distance between the second vertical LED chip and the third vertical LED chip.

본 발명의 일측면에 따른 픽셀용 발광소자 제조방법은 다수의 패드 그룹을 포함하고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판을 준비하는 단계; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 다수의 제1 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 다수의 제2 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 다수의 제3 버티컬 엘이디 칩을 실장하는 단계; 다수의 전도체 각각을 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 설치하는 단계; 도전성 광 투과판을 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상면에 부착시켜 패널을 제작하는 단계; 및 상기 패널을 패드 그룹 단위로 절단하는 단계를 포함한다.A method of manufacturing a light emitting device for a pixel according to an aspect of the present invention includes a plurality of pad groups, each pad group including a first electrode pad, a second electrode pad, a third electrode pad, ; Mounting a plurality of first vertical LED chips on the mount substrate such that a lower portion of the first vertical LED chip is connected to the first electrode pad; Mounting a plurality of second vertical LED chips on the mount substrate such that a lower portion of the second vertical LED chip is connected to the second electrode pad; Mounting a plurality of third vertical LED chips on the mount substrate so that the lower portion is connected to the third electrode pad; Installing each of the plurality of conductors on the mount substrate to be connected to the fourth electrode pad; Attaching a conductive light transmitting plate to an upper portion of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip and the upper surface of the conductor to manufacture a panel; And cutting the panel into pad groups.

일 실시예에 따라, 상기 제1 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제1 버티컬 엘이디 칩을 포함하는 제1 웨이퍼를 준비하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩 각각의 하부를 상기 다수의 제1 전극패드에 본딩하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 제거하는 단계를 포함한다.According to one embodiment, the step of mounting the first vertical LED chip comprises the steps of preparing a first wafer including a sapphire substrate and a plurality of first vertical LED chips formed on a sapphire substrate surface, Bonding the lower portion of each of the vertical LED chips to the plurality of first electrode pads, and removing the sapphire substrate from the plurality of first vertical LED chips.

일 실시예에 따라, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제2 버티컬 엘이디 칩을 포함하는 제2 웨이퍼를 준비하는 단계와, 상기 다수의 하부 전극을 상기 다수의 제2 전극패드에 본딩하는 단계와, 상기 다수의 제2 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 제거하는 단계를 포함한다.According to an embodiment, the step of mounting the second vertical LED chip may include preparing a second wafer including a sapphire substrate and a plurality of second vertical LED chips formed on the sapphire substrate surface, Bonding the second electrode pad to the plurality of second electrode pads, and removing the sapphire substrate from the plurality of second vertical LED chips.

본 발명의 또 다른 측면에 따른 엘이디 디스플레이 장치는, 다수의 패드 그룹이 행렬 배열로 어레이되고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판; 상기 마운트 기판의 상부에 이격되어 위치하고, 행렬 배열된 다수의 전극 패턴이 형성된 광 투과판; 및 상기 마운트 기판과 상기 광 투과판 사이에 위치하며, 행렬 배열로 어레이된 다수의 픽셀 유닛을 포함하며, 상기 다수의 픽셀 유닛 각각은, 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩과, 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩과, 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩과, 하부가 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 제공되는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상부는 공통적으로 상기 다수의 전극 패턴 중 하나의 전극 패턴에 공통적으로 연결되며, 상기 픽셀 유닛으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어된다.According to another aspect of the present invention, there is provided an LED display device including a plurality of pad groups arranged in a matrix array, and each of the pad groups including a first electrode pad, a second electrode pad, a third electrode pad and a fourth electrode pad Mount substrate; A light transmitting plate spaced apart from the upper surface of the mount substrate and having a plurality of electrode patterns arranged in a matrix; And a plurality of pixel units arranged between the mount substrate and the light transmission plate and arrayed in a matrix array, wherein each of the plurality of pixel units is mounted on the mount substrate so that a lower portion thereof is connected to the first electrode pad, A second vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the second electrode pad, a third vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the third electrode pad, And a conductor provided on the mount substrate so that a lower portion thereof is connected to the fourth electrode pad, wherein the upper portion of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip, Are commonly connected to one of the electrode patterns of the plurality of electrode patterns, and the light emitted from the pixel unit So that the color changes, the first vertical LED chip, wherein the second vertical LED chip, and the third vertical LED chip is individually controlled.

일 실시예에 따라, 상기 다수의 전극 패턴은 광 투과성을 갖는다.According to one embodiment, the plurality of electrode patterns have light transmittance.

일 실시예에 따라, 상기 다수의 전극 패턴은 광 투과판 모재의 일면에 형성된 ITO(Indium Tin Oxide)로 이루어진다.According to one embodiment, the plurality of electrode patterns are formed of ITO (Indium Tin Oxide) formed on one surface of the light-transmitting plate base material.

일 실시예에 따라, 상기 마운트 기판은 TFT 기판인 것이 선호된다.According to one embodiment, the mount substrate is preferably a TFT substrate.

일 실시예에 따라, 상기 엘이디 디스플레이 장치는 상기 마운트 기판과 상기 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함한다.According to one embodiment, the LED display device further includes an electrically insulating underfill which is filled between the mount substrate and the light transmitting plate.

일 실시예에 따라, 상기 엘이디 디스플레이 장치는 상기 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함한다.According to one embodiment, the LED display device is disposed at a lower portion of the light transmitting plate, and is disposed between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, 3 vertical diode chip and the conductor.

일 실시예에 따라, 상기 픽셀 유닛 각각의 내에서 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것이 바람직하다.According to an embodiment, in each of the pixel units, an interval between the first vertical LED chip and the second vertical LED chip is preferably equal to an interval between the second vertical LED chip and the third vertical LED chip Do.

본 개시에 따르면, 복수의 버티컬 엘이디 칩을 작은 영역 안에 작은 간격으로 배치하여 디스플레이 장치의 픽셀 용으로 유리하게 이용될 수 있는 발광소자가 구현된다. ITO 유리와 같은 도전성 광 투과판을 전도체를 이용하여 마운트 기판 상의 특정 전극패드에 연결하여 공통 전극패드로 이용할 수 있다. 이는 발광소자의 소형화를 가능하게 한다. 또한, 마운트 기판의 회로 라인의 일부를 생략하는 것을 가능하게 한다. 또한 마운트 기판 광 투과판 사이에 언더 필 공정을 통해 형성된 전기 절연성 언더필은 열팽창 계수 차이로 인한 칩 본딩 불량을 개선하다. 또한, 본 발명에 따른 발광소자는 기존 제품 대비 와이어 본딩 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다.According to the present disclosure, a plurality of vertical LED chips are arranged at small intervals in a small area to realize a light emitting device which can be advantageously used for pixels of a display device. A conductive light transmitting plate such as an ITO glass can be used as a common electrode pad by connecting to a specific electrode pad on a mount substrate by using a conductor. This enables miniaturization of the light emitting element. Further, it is possible to omit a part of the circuit line of the mount substrate. In addition, the electrically insulating underfill formed through the underfill process between the mount substrate light transmitting plates improves chip bonding defects due to the difference in thermal expansion coefficient. In addition, the light emitting device according to the present invention has an advantage that it can be manufactured in a much smaller size and in a reduced process time due to shortening of the wire bonding time compared to the existing product.

본 개시에 따르면, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치를 제공되며, 이 엘이디 디스플레이 장치는 다수의 픽셀 유닛 각각을 구성하는 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 간격으로 배치될 수 있다. 따라서, 엘이디 디스플레이 장치의 소형화가 가능하다. 또한, 마운트 기판의 회로 라인의 일부를 생략하는 것이 가능하다. 또한 마운트 기판 광 투과판 사이에 언더 필 공정을 통해 형성된 전기 절연성 언더필은 열팽창 계수 차이로 인한 칩 본딩 불량을 개선한다. 또한, 본 발명에 따른 발광소자는 기존 제품 대비 와이어 본딩 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다.According to the present disclosure, a plurality of pixel units are arrayed between a mount substrate and a light transmitting plate, and each pixel unit includes a light transmitting electrode pattern formed on a light transmitting plate, first, second, third and fourth electrodes The LED display device includes first, second, third, and fourth vertical LED chips individually driven by pads. The LED display device includes a plurality of pixel units, As shown in FIG. Therefore, miniaturization of the LED display device is possible. It is also possible to omit a part of the circuit line of the mount substrate. Also, the electrically insulating underfill formed between the mount substrate light transmitting plates through the underfill process improves chip bonding defects due to the difference in thermal expansion coefficient. In addition, the light emitting device according to the present invention has an advantage that it can be manufactured in a much smaller size and in a reduced process time due to shortening of the wire bonding time compared to the existing product.

수 내지 수백 마이크로미터 크기의 버티컬 엘이디 칩들의 상부에서 이들 버티컬 엘이디 칩들과 공통 전극을 기존의 본딩와이어로 연결하는 것은 실질적으로 불가능하며, 가능하다 하더라고, 본딩와이어가 갖는 일정 이상의 선 두께로 인해, 버티컬 엘이디 칩의 상부 광 방출면이 본딩와이어에 의해 가려, 발광 효율이 크게 떨어질 수 밖에 없다. 그러나, 본 개시에 따르면, 본 발명의 또 다른 측면에 따르면, 본딩와이어 없이버티컬 엘이디 칩드롸 공통 전극을 전기적으로 연결할 수 있다. Although it is practically impossible and possible to connect these vertical LED chips and the common electrode with the conventional bonding wires on the top of the vertical LED chips of several to several hundreds of micrometers in size, The upper light emitting surface of the LED chip is covered by the bonding wire, and the luminous efficiency is greatly reduced. However, according to the present disclosure, according to another aspect of the present invention, a common electrode can be electrically connected to a vertical LED chip without a bonding wire.

또한, 본 개시에 따르면, 파장이 다른 복수의 버티컬 엘이디 칩과 공통 전극과 지지층을 먼저 형성하고 그 위에 패턴홀이 형성된 마스크를 형성한 후 패텬홀을 통해 금속을 증착하여 패턴 배선층을 형성하는 방식으로 대량 생산이 가능하다. 또한, 정밀하고 미세하게 패턴 배선층을 형성할 수 있으며, 버티컬 엘이디 칩들의 크기를 더욱 더 줄이는 것이 가능하다. 이는, 본 발명에 따른 마이크로 엘이디 모듈이 디스플레이 장치에 적용될 때, 디스플레이 장치의 영상 품질을 높이는데 크게 기여할 수 있다.According to the present invention, a plurality of vertical LED chips having different wavelengths, a common electrode and a supporting layer are formed first, a mask having a pattern hole formed thereon is formed, and a metal is deposited through a pattern hole to form a pattern wiring layer Mass production is possible. In addition, it is possible to form a pattern wiring layer precisely and finely, and it is possible to further reduce the size of the vertical LED chips. When the micro-LED module according to the present invention is applied to a display device, it can greatly contribute to enhancement of the image quality of the display device.

또한, 본 개시에 따르면, 제1 수직형 엘이디 칩, 제2 수직형 엘이디 칩 및 제3 수직형 엘이디 칩이 하부의 개별 전극들과 상부의 개별 전극들과 연결된 공통 전극부에 의해 개별 구동가능하게 구성될 수 있으며, 이때, 공통 전극부는 배선 패턴층과 연결되거나 또는 배선 패턴층 자체일 수 있다. 공통 전극부가 배선 패턴층 자체인 경우에는, 픽셀 유닛의 평면 점유 면적을 더욱 감소시킬 수 있다는 장점을 제공한다. 또한, 이 경우, 제1, 제2 및 제3 수직형 엘이디 칩의 상부 또는 상부 전극들을 연결하기 위한 공통 전극부가 ITO나 도선성 패턴을 갖는 광 투과판이 아닌 배선패턴층이므로 제1, 제2 및 제3 수직형 엘이디 칩의 상부를 공통 전극부로 연결함에 있어서 제1, 제2 및 제3 수직형 엘이디 칩의 기울어짐이나 틸트를 방지할 수 있다.According to the present disclosure, the first vertical type LED chip, the second vertical type LED chip and the third vertical type LED chip can be individually driven by the lower individual electrodes and the common electrode portion connected to the upper individual electrodes And the common electrode portion may be connected to the wiring pattern layer or may be the wiring pattern layer itself. In the case where the common electrode portion is the wiring pattern layer itself, it provides an advantage that the planar occupation area of the pixel unit can be further reduced. In this case, since the common electrode portion for connecting the upper or upper electrodes of the first, second, and third vertical LED chips is not a light transmitting plate having ITO or a conductive pattern, the first, second, The first, second, and third vertical LED chips can be prevented from tilting and tilting when the upper portion of the third vertical LED chip is connected to the common electrode portion.

또한, 본 개시에 따르면, TSV(Through Silicone Via) 또는 TGV(Through Glass Via) 공법 또는 그와 유사한 공법을 적용한 증착에 의해 제1, 제2, 제3 버티컬 엘이디 칩의 상단면에 배선 패턴층을 형성할 수 있고, 이를 통해, 배선 패턴층이 마이크로미터 단위의 버티컬 엘이디들의 상부 전극들을 정밀하게 연결할 수 있다. 통상 마이크로미터 단위의 버티컬 엘이디 칩들을 포함하는 패키지 구조의 엘이디 픽셀 유닛을 PCB에 바로 연결시 RGB 전체 병렬로 구동되어 VF 편차 및 전류 구동의 편차가 생기지만, 본 개시에 따라 제작된 엘이디 픽셀 유닛은 개별 전류 구동 제어가 가능하다. In addition, according to the present disclosure, a wiring pattern layer is formed on the upper surfaces of first, second, and third vertical LED chips by deposition using a through silicon nitride (TSV) or through glass (TGV) So that the wiring pattern layer can precisely connect the upper electrodes of the vertical LEDs in the unit of micrometers. When an LED pixel unit of a package structure including vertical micrometer-unit vertical LED chips is directly connected to a PCB, all of RGB is driven in parallel to cause deviation of VF deviation and current driving. However, the LED pixel unit manufactured according to the present disclosure Individual current drive control is possible.

또한, 본 개시에 따르면, 마이크로미터 단위의 버티컬 엘이디 칩들을 범프볼들로 접속부들이 형성된 지지 기판에 접합한 후, 그 접속부들과 마운트 기판의 배선부들을 각각 솔더로 연결하므로, 제작시에 리멜팅이 발생 문제를 보완할 수 있다. 버티컬 엘이디 칩들의 상면은 수 마이크로미터 단위의 배선 연결을 위한 증착 포이트가 취약하여 운반시 증착 부분이 손상되거나 분리될 수 있는데, 본 개시에 따르면, 엘이디 픽셀 유닛 내 버티컬 엘이디 칩들을 모두 지지하는 지지층 상에 증착된 배선 패턴층이 적용되므로, 버티컬 엘이디 칩들 사이의 원치 않는 움직임을 막을 수 있어, 배선 패턴층의 손상을 막을 수 있다.Further, according to the present disclosure, since the vertical LED chips of micrometer unit are bonded to the support substrate having the connection parts formed by the bump balls, and the connection parts and the wiring parts of the mount substrate are respectively connected by the solder, This problem can be compensated. The upper surface of the vertical LED chips may have a weak vapor-deposition point for wiring connection of several micrometers, so that the vapor-deposited portion may be damaged or separated during transportation. According to the present disclosure, a support layer supporting all of the vertical- The undesired movement between the vertical LED chips can be prevented and damage to the wiring pattern layer can be prevented.

도 1a는 실시예 A-1에 따른 픽셀용 발광소자를 도시한 사시도이고,1A is a perspective view showing a light emitting element for a pixel according to Embodiment A-1,

도 1b는 실시예 A-1에 따른 픽셀용 발광소자를 도시한 평면도이고,1B is a plan view showing a light emitting element for a pixel according to Embodiment A-1,

도 2는 실시예 A-1에 따른 픽셀용 발광소자를 도시한 분해사시도이고,2 is an exploded perspective view showing a light-emitting element for a pixel according to Embodiment A-1,

도 3은 도 1b의 I-I를 따라 취해진 단면도이고,3 is a cross-sectional view taken along line I-I of FIG. 1B,

도 4 내지 도 11은 실시예 A-1에 따른 픽셀용 발광소자 제조방법을 설명하기 위한 도면들이고,FIGS. 4 to 11 are views for explaining a method of manufacturing a light emitting device for a pixel according to Example A-1,

도 12는 실시예 A-2에 따른 픽셀용 발광소자로서, 도전성 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 발광소자를 설명하기 위한 도면이고,12 is a light-emitting element for a pixel according to Embodiment A-2, which is disposed at the lower portion of the conductive light transmitting plate, and between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, 3 vertical diode chip and a conductor, and FIG. 5B is a view for explaining a light emitting device having a structure further including resistive elements,

도 13은 실시예 A-3에 따른 엘이디 디스플레이 장치를 도시한 평면도이고, 13 is a plan view showing an LED display device according to Embodiment A-3,

도 14는 실시예 A-3에 따른 엘이디 디스플레이 장치를 부분적으로 도시한 부분 확대 사시도이고,14 is a partially enlarged perspective view partially showing an LED display device according to Embodiment A-3,

도 15는 도 14에 도시된 엘이디 디스플레이 장치의 분해 사시도이고,Fig. 15 is an exploded perspective view of the LED display device shown in Fig. 14,

도 16은 도 13의 A-A를 따라 취해진 단면도이고,Fig. 16 is a sectional view taken along the line A-A in Fig. 13,

도 17은 실시예 A-4에 따른 엘이디 디스플레이 장치로서, 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 엘이디 디스플레이 장치를 설명하기 위한 도면이고,Fig. 17 is an LED display device according to Embodiment A-4, which is disposed at the lower portion of the light transmitting plate, and between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, FIG. 7 is a view for explaining an LED display device having a structure further including resistance elements disposed between the upper portion of the LED chip and the conductor,

도 18은 실시예 B-1에 따라 행렬 배열된 다수의 픽셀 유닛을 포함하는 마이크로 엘이디 모듈을 도시한 평면도이고,18 is a plan view showing a micro-LED module including a plurality of pixel units arranged in a matrix according to Embodiment B-1,

도 19 도 18에 도시된 픽셀 유닛을 확대하여 도시한 평면도이고,19 is an enlarged plan view of the pixel unit shown in Fig. 18,

도 20 도 19의 a-a 단면, b-b 단면 및 c-c 단면을 도시한 도면들이고,20 is a view showing a cross section a-a, a cross-section b-b, and a cross-section cc of FIG. 19,

도 21 및 도 22는 실시예 B-2 및 B-3에 따른 마이크로 엘이디 모듈들을 설명하기 위한 도면들이고,Figs. 21 and 22 are views for explaining the micro-LED modules according to Embodiments B-2 and B-3,

도 23 내지 도 29는 실시예 B-4에 따른 마이크로 엘이디 모듈 제조방법을 설명하기 위한 도면들이고,FIGS. 23 to 29 are views for explaining a method of manufacturing a micro-LED module according to Example B-4,

도 30은 실시예 C-1에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,30 is a plan view showing a micro-LED module according to Example C-1,

도 31은 도 30 A-A 단면, B-B 단면, C-C 단면을 도시한 단면도들이고,31 is a cross-sectional view of the cross section taken along the line A-A, B-B and C-C of Fig. 30,

도 32는 실시예 C-2에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,32 is a cross-sectional view showing a micro-LED module according to Embodiment C-2,

도 33은 실시예 C-2에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,33 is a plan view showing a micro-LED module according to Embodiment C-2,

도 34는 실시예 C-3에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,34 is a cross-sectional view illustrating a micro-LED module according to Example C-3,

도 35는 실시예 C-3에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,35 is a plan view showing a micro-LED module according to an embodiment C-3,

도 36은 실시예 C-4에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,36 is a cross-sectional view of a micro-LED module according to Example C-4,

도 37은, 실시예 D에 따른 엘이디 디스플레이 패널을 설명하기 위한 단면도로서, 도시의 편의를 위해 버티컬 엘이디 칩들과 공통 전극이 일렬로 나란한 상태가 되도록 도시한 도면이고,FIG. 37 is a cross-sectional view for explaining an LED display panel according to Embodiment D, in which the vertical LED chips and the common electrode are arranged in a line in order for convenience of illustration.

도 38은 실시예 D-1에 따른 엘이디 디스플레이 패널의 일 실시예를 설명하기 위한 평면도이고,38 is a plan view for explaining an embodiment of an LED display panel according to embodiment D-1,

도 39는 실시예 D-1에 따른 엘이디 픽셀 유닛을 설명하기 위한 평면도이고,39 is a plan view for explaining an LED pixel unit according to embodiment D-1,

도 40은 실시예 D-2에 따른 엘이디 픽셀 유닛을 설명하기 위한 평면도이고,40 is a plan view for explaining an LED pixel unit according to Embodiment D-2,

도 41은 실시예 D-3에 따른 엘이디 필셀 유닛을 설명하기 위한 평면도이다.41 is a plan view for explaining an LED filler unit according to an embodiment D-3.

[실시예 A][Example A]

<실시예 A-1><Example A-1>

도 1a, 도 1b, 도 2 및 도 3을 참조하면, 실시예 A-1에 따른 픽셀용 발광소자(1)는 마운트 기판(100)과, 제1 버티컬 엘이디 칩(200)과, 제2 버티컬 엘이디 칩(300)과, 제3 버티컬 엘이디 칩(400)과, 도전성 광 투과판(500)을 포함한다.Referring to FIGS. 1A, 1B, 2 and 3, a light emitting device 1 for a pixel according to Embodiment A-1 includes a mount substrate 100, a first vertical LED chip 200, An LED chip 300, a third vertical LED chip 400, and a conductive light transmitting plate 500.

상기 마운트 기판(100)은 대략 사각형으로 형성되며, 그 상면에는 대략 사각형의 배열로 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)가 형성된다. 상기 마운트 기판(100)은 PCB(Printed Circuit Board)일 수 있다.The mount substrate 100 is formed in a substantially rectangular shape and includes a first electrode pad 110, a second electrode pad 120, a third electrode pad 130, and a fourth electrode pad 140 are formed. The mount substrate 100 may be a printed circuit board (PCB).

상기 도전성 광 투과판(500)은 상기 마운트 기판(100)과 일정 간격 이격된 채 상기 마운트 기판(100)의 상부에 위치한다. 상기 도전성 광 투과판(500)은 유리와 같은 광 투과 판에 ITO(Indium Tin Oxide)와 같은 도전성 재료가 코팅되어 형성될 수 있다. ITO는 광 투과판의 일면 전체 영역에 형성될 수 있고 일정 패턴으로 형성될 수도 있다.The conductive light transmitting plate 500 is disposed on the mount substrate 100 at a predetermined distance from the mount substrate 100. The conductive light transmitting plate 500 may be formed by coating a light transmitting plate such as glass with a conductive material such as ITO (Indium Tin Oxide). The ITO may be formed on the whole area of one side of the light transmitting plate and may be formed in a predetermined pattern.

상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 마운트 기판(100)과 상기 도전성 광 투과판(500) 사이에 샌드위치식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디 칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다The first vertical LED chip 300, the third vertical LED chip 300 and the third vertical LED chip 400 are sandwiched between the mount substrate 100 and the conductive light transmitting plate 500 . The first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 may have a structure for exposing all semiconductor layers of opposite polarity on the upper or lower surface, Unlike a lateral type or flip chip type LED chip, which requires a stepped structure to limit the area of the upper surface or the lower surface, only one electrode is required for each of the upper surface and the lower surface, , Can be integrated in an area corresponding to the existing chip scale

상기 제1 버티컬 엘이디 칩(200)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(250)과 하부 전극(210)을 포함한다. 또한, 상기 제1 버티컬 엘이디 칩(200)은 상기 상부 전극(250)과 상기 하부 전극(210) 사이에 상기 하부 전극(210)으로부터 상기 상부 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.The first vertical LED chip 200 is a gallium nitride semiconductor chip emitting blue light and includes an upper electrode 250 and a lower electrode 210. The first vertical LED chip 200 includes a p-type semiconductor layer 220 formed between the upper electrode 250 and the lower electrode 210 in order from the lower electrode 210 toward the upper electrode 250 ), An active layer 230, and an n-type semiconductor layer 240.

상기 제2 버티컬 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(350)과 하부 전극(310)을 포함한다. 또한, 상기 제2 버티컬 엘이디 칩(300)은 상기 상부 전극(350)과 상기 하부 전극(310) 사이에 상기 하부 전극(310)으로부터 상기 상부 전극(350)을 향해 차례로 형성된 p형 반도체층(320), 활성층(330) 및 n형 반도체층(340)을 포함한다.The second vertical LED chip 300 is a gallium nitride semiconductor chip emitting green light and includes an upper electrode 350 and a lower electrode 310. The second vertical LED chip 300 includes a p-type semiconductor layer 320 formed in order from the lower electrode 310 toward the upper electrode 350 between the upper electrode 350 and the lower electrode 310, ), An active layer 330, and an n-type semiconductor layer 340.

상기 제3 버티컬 엘이디 칩(400)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 상부 전극(450)과 하부 전극(410)을 포함한다. 또한, 상기 제3 버티컬 엘이디 칩(400)은 상기 상부 전극(450)과 상기 하부 전극(410) 사이에 상기 하부 전극(410)으로부터 상기 상부 전극(450)을 향해 차례로 형성된 p형 반도체층(420), 활성층(430) 및 n형 반도체층(440)을 포함한다. The third vertical LED chip 400 is a gallium arsenide type semiconductor chip emitting red light and includes an upper electrode 450 and a lower electrode 410. The third vertical LED chip 400 includes a p-type semiconductor layer 420 formed in order from the lower electrode 410 toward the upper electrode 450 between the upper electrode 450 and the lower electrode 410 ), An active layer 430, and an n-type semiconductor layer 440.

상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 상부 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 상부 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.The

upper electrodes

250, 350 and 450 may be transparent electrodes such as ITO, and the upper and

lower electrodes

210, 310 and 410 may be metal electrodes. The

upper electrodes

250, 350 and 450 and / or the upper and

lower electrodes

210, 310 and 410 may be omitted. In this case, the semiconductor layer or the ohmic contact layer may be formed on the upper surface of the LED chip And / or lower.

본 실시예에 있어서, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 하부 전극(210, 310, 410)은 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 상부 전극(250, 350, 450)은 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.The

lower electrodes

210, 310, and 410 of the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 are connected to the p-type semiconductor layer And the

upper electrodes

250 and 350 of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are connected to the first vertical LED chip 220, the second vertical LED chip 320, And 450 are connected to the n-type semiconductor layers 240, 340, and 440 to have n-type polarity.

한편, 상기 제1 버티컬 엘이디 칩(200)은, 하부 전극(210)이 상기 제1 전극패드(110)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제2 버티컬 엘이디 칩(300)은, 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제3 버티컬 엘이디 칩(400)은, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(200) 및 제3 버티컬 엘이디 칩(400)의 제 전극패드(110), 제 전극패드(120) 및 제3 전극패드(130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용된다.The first vertical LED chip 200 is mounted on the mount substrate 100 so that the lower electrode 210 is connected to the first electrode pad 110. The second vertical LED chip 300 is mounted on the mount substrate 100 so that the lower electrode 310 is connected to the second electrode pad 120. The third vertical LED chip 400 is mounted on the mount substrate 100 such that the lower electrode 410 is connected to the third electrode pad 130. The first vertical LED chip 200, the second vertical LED chip 200 and the first electrode pad 110, the first electrode pad 120 and the third electrode pad 130 of the third vertical LED chip 400 A conductive adhesive material (b) is used for adhering to the substrate.

또한, 상기 픽셀용 발광소자(1)는 하단이 상기 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100) 상에 세워져 형성된 강성 전도체(600)를 포함한다. 강성 전도체(600)과 제4 전극패드(140) 사이의 접착에도 전도성 접착물질(b)이 이용된다.The light emitting device 1 for a pixel includes a rigid conductor 600 formed on the mount substrate 100 so that its lower end is connected to the fourth electrode pad 140. The conductive adhesive material (b) is also used for adhesion between the rigid conductor 600 and the fourth electrode pad 140.

또한, 상기 도전성 광 투과판(500)은, 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250), 상기 제2 버티컬 엘이디 칩(30)의 상부 전극(350), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450), 그리고 상기 전도체(600)의 상단과 연결되도록, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 및 상기 전도체(600)의 상단에 올려져 결합된다. 상기 도전성 광 투과판(500)의 부착에도 도전성 접착 물질(b)이 이용되는 것이 바람직하다.The conductive light transmitting plate 500 is electrically connected to the upper electrode 250 of the first vertical LED chip 200, the upper electrode 350 of the second vertical LED chip 30, The second vertical LED chip 300 and the third vertical LED chip 400 are connected to the upper electrode 450 of the first vertical LED chip 400 and the upper end of the conductor 600, And the upper end of the conductor 600. As shown in Fig. It is preferable that the conductive adhesive material (b) is also used for the attachment of the conductive light transmitting plate (500).

상기 도전성 광 투과판(500)이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)들과 연결되고 상기 도전성 광 투과판(500)이 상기 제4 전극패드(140)와 연결되므로, 제1 전극패드(110), 제2 전극패드(120) 및 제3 전극패드(130)는, 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 구동을 위한 개별 전극패드로서 역할을 하고, 상기 제4 전극패드(140)는 공통 전극패드로서의 기능을 한다. The conductive light transmitting plate 500 is connected to the

upper electrodes

250, 350 and 450 of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, The first electrode pad 110, the second electrode pad 120, and the third electrode pad 130 are connected to the first electrode pad 140 and the second electrode pad 120, respectively, since the conductive light transmitting plate 500 is connected to the fourth electrode pad 140. [ And serves as an individual electrode pad for driving the vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400. The fourth electrode pad 140 serves as a common electrode pad, .

전술한 구성에 의해, 상기 제 1 전극패드(110), 상기 제 2 전극패드(120) 및 상기 제 3 전극패드(130) 각각을 통해 또는 상기 제4 전극패드(140)를 통해, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 각각으로 개별 구동 전원이 인가된다. 이때, 상기 제4 전극패드(140)는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단일 수 있다. 여기에서, 상기 전도체(600)가 상기 제4 전극패드(140)와 직접 연결되므로, 상기 제4 전극패드(140)가 상기 개별 구동 전원의 공통 입력단인 경우, 상기 전도체(600)도 상기 개별 구동 전원의 공통 입력단이 되고, 상기 제4 전극패드(140)가 상기 개별 구동 전원의 공통 출력단이 경우, 상기 전도체(600)도 상기 개별 구동 전원의 공통 출력단이 된다.The first electrode pad 110, the second electrode pad 120, and the third electrode pad 130, respectively, or through the fourth electrode pad 140, Individual driving power is applied to each of the vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400. At this time, the fourth electrode pad 140 may be a common input terminal of the individual driving power source or may be a single common output terminal. In this case, since the conductor 600 is directly connected to the fourth electrode pad 140, when the fourth electrode pad 140 is a common input terminal of the separate driving power source, When the fourth electrode pad 140 is a common output terminal of the separate driving power, the conductor 600 becomes a common output terminal of the separate driving power.

다시 말해, 상기 제1 전극패드(110), 상기 제2 전극패드(120) 및 상기 제3 전극패드(130)가 개별 입력단인 경우, 상기 제4 전극패드(140) 또는 상기 제4 전극패드(140)와 연결된 전도체(600)는 공통 출력단이 되고, 상기 제1 전극패드(110), 상기 제2 전극패드(120) 및 상기 제3 전극패드(130)가 개별 출력단인 경우, 상기 제4 전극패드(140) 또는 상기 제4 전극패드(140)와 연결된 전도체(600)는 공통 입력단이 된다.In other words, when the first electrode pad 110, the second electrode pad 120, and the third electrode pad 130 are separate input terminals, the fourth electrode pad 140 or the fourth electrode pad When the first electrode pad 110, the second electrode pad 120, and the third electrode pad 130 are separate output terminals, the conductor 600 connected to the fourth electrode 140 is a common output terminal, The pad 140 or the conductor 600 connected to the fourth electrode pad 140 serves as a common input terminal.

더 나아가, 상기 제1, 2, 3 전극패드(110, 120, 130) 측에 스위칭 제어부(미도시됨)가 형성되어 있어, 상기 제1, 2, 3 전극패드(110, 120, 130)가 출력단일 경우 스위칭 제어부가 출력 측에서 제어를 하고, 상기 제1, 2, 3 전극패드(110, 120, 130)가 입력단일 경우 스위칭 제어부가 입력 측에서 제어를 하여, RGB 칩들, 즉, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 각각 개별 제어될 수 있다.The first, second and

third electrode pads

110, 120 and 130 are connected to the first, second and

third electrode pads

110, 120 and 130, respectively, The switching control unit performs control on the output side, and when the first, second, and

third electrode pads

110, 120, and 130 are input, the switching control unit controls the input side to output the RGB chips, The vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 may be individually controlled.

따라서, 본 실시예에 따른 픽셀용 발광소자(1)에 있어서는, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어될 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 조합으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다. 상기 발광소자(1)에서 방출되는 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.Therefore, in the light emitting device 1 for a pixel according to the present embodiment, the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 can be individually controlled. The first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are individually controlled so that the first vertical LED chip 200, the second vertical LED chip 300, And the third vertical LED chip 400 can be changed into various colors, thereby realizing a full color display. The gap between the first vertical LED chip 300 and the second vertical LED chip 300 and the gap between the first vertical LED chip 300 and the second vertical LED chip 300 may be adjusted to increase color uniformity emitted from the light emitting device 1. [ And the third vertical LED chip 400 are equal to each other.

또한, 상기 마운트 기판(100)과 상기 도전성 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필(900)이 채워져 형성될 수 있다.The first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 may be connected between the mount substrate 100 and the conductive light transmitting plate 500 And an electrically insulating underfill 900 for protecting the electrodes.

또한, 색변환 효율을 증가할 수 있도록 마운트 기판(100)을 블랙, 화이트, 또는 투명 재료로 형성하고, 버티컬 엘이디 칩들(200, 300, 400)의 측면에 몰딩재를 형성할 수 있다. 몰딩재료는 블랙 또는 화이트일 수 있다. 일반적인 마운트 기판의 경우 세라믹 또는 FR 4/CEM 등으로 제작되며, 이들은 블랙 계열 또는 화이트일 수 있으며, 이들은 비아(Via) 형성을 통해 전극을 형성하게 된다. 이에 반해 투명한 유리(Glass) 또는 플라스틱 수지 계열인 경우, 투명하거나 블랙 컴파운드를 혼합한 계열일 수 있고, 이들은 비아 형성을 통해 전극을 형성하거나 사이드 메탈(side metal) 증착 방식을 통해 전극을 형성하게 된다.Also, the mounting substrate 100 may be formed of black, white, or transparent material so as to increase the color conversion efficiency, and a molding material may be formed on the side surfaces of the

vertical LED chips

200, 300, and 400. The molding material may be black or white. Typical mount substrates are made of ceramics or FR 4 / CEM, which can be black or white, and they form an electrode through the formation of vias. On the other hand, in the case of transparent glass or plastic resin series, it may be a transparent or black compound mixed series, which forms an electrode through the formation of a via or an electrode through a side metal deposition method .

이제 도 4 내지 도 11을 참조하여 실시예 A-1에 따른 픽셀용 발광소자 제조방법을 설명한다. 도 4 내지 도 11에 있어서의 방위는, 도 1a, 1b 2 및 3에 있어서의 방위와 일치시키기 위한 것으로서, 제조 공정의 실제 방위나 방향과 무관함에 유의한다.Now, a method of manufacturing a light-emitting element for a pixel according to Embodiment A-1 will be described with reference to Figs. 4 to 11. Fig. It should be noted that the orientations in Figs. 4 to 11 coincide with the orientations in Figs. 1A, 1B2 and 3, and are independent of the actual orientation and orientation of the manufacturing process.

먼저 도 4를 참조하면, 일면(하부면)에 다수의 패드 그룹(G)을 포함하고, 패드 그룹(G) 각각이 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)를 포함하는 마운트 기판(100)이 준비된다. 상기 마운트 기판(100)은 예컨대 PCB(Printed Circuit Board)일 수 있다. 또한, 상기 마운트 기판(100)에는 스위치 등과 같은 여러 요소들이 제공될 수 있다.Referring to FIG. 4, a plurality of pad groups G are formed on one surface (lower surface), and each pad group G includes a first electrode pad 110, a second electrode pad 120, A mount substrate 100 including a pad 130 and a fourth electrode pad 140 is prepared. The mount substrate 100 may be a PCB (Printed Circuit Board), for example. In addition, the mount substrate 100 may be provided with various elements such as switches and the like.

다음, 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩을 상기 마운트 기판(100) 상에 실장하는 단계가 수행된다. 본 실시예 있어서는, 제1 버티컬 엘이디 칩과 제2 버티컬 엘이디 칩이 사파이어 기판 상에서 성장된 질화갈륨계 반도체층을 포함하여 이루어진 것으로서, 이하 설명되는 바와 같이, 실장 공정 중에 사파이어 기판을 제거하는 것이 요구된다. 반면, 제3 버티컬 엘이디 칩은 임의의 성장 기판 상에서 갈륨 아세나이드 계열 반도체층을 포함하여 이루어진 것으로 실장 공정 중에 성장 기판을 제거할 수도 있지만 도전성 성장 기판을 이용하는 경우에는 필수적인 것이 아님에 유의힌다. Next, a step of mounting the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip on the mount substrate 100 is performed. In this embodiment, the first vertical LED chip and the second vertical LED chip include a gallium nitride-based semiconductor layer grown on a sapphire substrate, and as described below, it is required to remove the sapphire substrate during the mounting process . On the other hand, it is noted that the third vertical LED chip includes a gallium arsenide-based semiconductor layer on an arbitrary growth substrate and may be removed during the mounting process, but it is not essential when the conductive growth substrate is used.

제1 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 5의 (a)에 도시된 것과 같이 사파이어 기판(201)과 상기 사파이어 기판(201)에 형성된 다수의 제1 버티컬 엘이디 칩(200)을 포함하는 제1 웨이퍼(W1)가 준비된다. 그리고, 상기 다수의 제1 버티컬 엘이디 칩(200) 각각에는 하부 전극(210)이 형성된다. 상기 제2 버티컬 엘이디 칩(200)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.5A, a sapphire substrate 201 and a plurality of first vertical LED chips 200 formed on the sapphire substrate 201 are included in the initial stage of the mounting of the first vertical LED chip The first wafer W1 is prepared. A lower electrode 210 is formed on each of the plurality of first vertical LED chips 200. The second vertical LED chip 200 includes an n-type semiconductor layer of a gallium nitride type grown on a sapphire substrate, an active layer and a p-type semiconductor layer.

또한 제2 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 5의 (b)에 도시된 것과 같이 사파이어 기판(301)과 상기 사파이어 기판(301)에 형성된 다수의 제2 버티컬 엘이디 칩(300)을 포함하는 제2 웨이퍼(W2)가 준비된다. 그리고, 상기 다수의 제2 버티컬 엘이디 칩(300) 각각에는 하부 전극(310)이 형성된다. 상기 제2 버티컬 엘이디 칩(300)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.5 (b), the sapphire substrate 301 and the plurality of second vertical LED chips 300 formed on the sapphire substrate 301 are formed as the initial stages of the mounting of the second vertical LED chip, The second wafer W2 is prepared. A lower electrode 310 is formed on each of the plurality of second vertical LED chips 300. The second vertical LED chip 300 includes an n-type semiconductor layer of a gallium nitride series grown on a sapphire substrate, an active layer and a p-type semiconductor layer.

다음 도 6에 도시된 바와 같이, 상기 다수의 하부 전극(210)과 상기 다수의 제1 전극패드(110) 사이가 본딩되도록 제1 웨이퍼(W1)를 마운트 기판(100)에 실장하는 단계와 상기 다수의 제1 버티컬 엘이디 칩(200)으로부터 상기 사파이어 기판(201)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(201)이 제거되고 남은 다수의 제1 버티컬 엘이디 칩(200)이 마운트 기판(100) 상에 실장된 상태로 존재하게 된다. 사파이어 기판(201)의 제거에는 LLO(Laser Lift Off) 공정이 이용되는 것이 바람직하다. 그리고, 상기 제1 웨이퍼(W1)를 마운트 기판(100)에 실장하는 단계는 전사 프린팅 공정이 이용되는 것이 바람직하다.6, mounting the first wafer W1 on the mount substrate 100 to bond the plurality of lower electrodes 210 and the plurality of first electrode pads 110 to each other, And the step of removing the sapphire substrate 201 from the plurality of first vertical LED chips 200 is performed in order. As a result, the sapphire substrate 201 is removed and a plurality of remaining vertical LED chips 200 are mounted on the mount substrate 100. The removal of the sapphire substrate 201 is preferably performed using an LLO (Laser Lift Off) process. The step of mounting the first wafer W1 on the mount substrate 100 is preferably a transfer printing process.

또한, 도 7에 도시된 바와 같이, 상기 다수의 하부 전극(310)과 상기 다수의 제2 전극패드(120) 사이가 본딩되도록 제2 웨이퍼(W2)를 마운트 기판(100)에 실장하는 단계와 상기 다수의 제2 버티컬 엘이디 칩(300)으로부터 상기 사파이어 기판(301)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(301)이 제거되고 남은 다수의 제2 버티컬 엘이디 칩(300)이 마운트 기판(100) 상에 실장된 상태로 존재하게 된다. 사파이어 기판(301)의 제거에는 LLO(Laser Lift Off) 공정이 이용되는 것이 바람직하다. 상기 제2 웨이퍼(W2)를 마운트 기판(100)에 실장하는 단계는 전사 프린팅 공정이 이용되는 것이 바람직하다. 7, mounting the second wafer W2 on the mount substrate 100 to bond the plurality of lower electrodes 310 and the plurality of second electrode pads 120 to each other, And the step of removing the sapphire substrate 301 from the plurality of second vertical LED chips 300 are sequentially performed. As a result, the sapphire substrate 301 is removed and a plurality of remaining second vertical LED chips 300 are mounted on the mount substrate 100. The removal of the sapphire substrate 301 is preferably performed using an LLO (Laser Lift Off) process. The step of mounting the second wafer W2 on the mount substrate 100 is preferably a transfer printing process.

위와 같이, 하부 전극(210)이 제1 전극패드(110)와 연결되도록 상기 마운트 기판(100)에 다수의 제1 버티컬 엘이디 칩(200)을 실장하고 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록 상기 마운트 기판(100)에 다수의 제2 버티컬 엘이디 칩(300)을 실장한 후에는, 도 8에 도시된 바와 같이, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록 상기 마운트 기판(100)에 다수의 제3 버티컬 엘이디 칩(400)을 실장한다. 제3 버티컬 엘이디 칩(400)의 실장은, 제1 및 제2 버티컬 엘이디 칩의 실장 방식과 같이 유사하게 웨이퍼 상태로 실장한 후 기판을 분리할 수도 있고, 대안적으로, 웨이퍼 상태가 아닌 칩 상태로 실장항 수도 있다. A plurality of first vertical LED chips 200 are mounted on the mount substrate 100 so that the lower electrode 210 is connected to the first electrode pad 110 and the lower electrode 310 is mounted on the second electrode pad 110. [ A plurality of second vertical LED chips 300 are mounted on the mount substrate 100 so that the lower electrode 410 is connected to the third electrode pad 130 A plurality of third vertical LED chips 400 are mounted on the mount substrate 100 so as to be connected to the plurality of third vertical LED chips 400. The mounting of the third vertical LED chip 400 may be performed by mounting the wafer in a state similar to the mounting method of the first and second vertical LED chips and then separating the substrate. Alternatively, As shown in FIG.

다음, 도 9에 도시된 바와 같이, 수직 방향으로 기다란 다수의 로드형 전도체(600) 각각을 상기 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100)에 설치하는 단계가 수행된다. 상기 전도체(600)는, 예컨대, Cu, Au, Ag 등과 같이 전도성이 좋은 금속 또는 이를 포함하는 합금으로 이루어진 것으로서, 미리 제작하여 마운트 기판(100)에 본딩하거나 또는 마운트 기판(100)에 직접 형성할 수 있다.Next, as shown in FIG. 9, a step of mounting each rod-shaped conductor 600 elongated in the vertical direction on the mount substrate 100 to be connected to the fourth electrode pad 140 is performed. The conductor 600 is made of a metal having good conductivity such as Cu, Au, Ag or the like or an alloy containing the same. The conductor 600 may be manufactured in advance and bonded to the mount substrate 100 or directly to the mount substrate 100 .

다음 도 10에 도시된 바와 같이, 도전성 광 투과판(500)을 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)과 상기 전도체(600)의 상면에 올려 결합하여 패널(P)을 제작하는 단계가 수행된다. 이때, 상부 전극(250, 350, 450)은 투명전극이거나 또는 생략되는 것이 바람직하다.10, the conductive light transmitting plate 500 is connected to the upper electrode (not shown) of the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 250, 350, 450) and the upper surface of the conductor 600 to form the panel P. At this time, it is preferable that the

upper electrodes

250, 350 and 450 are transparent electrodes or omitted.

상기 도전성 광 투과판(5000)은 유리 등과 같은 광 투과판의 하부면에 예컨대 ITO와 같은 투명 도전성 물질을 코팅하여 형성할 수 있다. 대안적으로, 도전성 광 투과판(500)이 광 투과성을 가지면서도 도전성을 갖는 단일 판 재료로 제작될 수도 있다. 패널(P) 제작시 도전성 광 투과판(500)과 마운트 기판(100) 사이에 절연성 언터필(900)이 채워져 형성될 수 있다.The conductive light transmitting plate 5000 may be formed by coating a transparent conductive material such as ITO on a lower surface of a light transmitting plate such as glass. Alternatively, the conductive light transmitting plate 500 may be made of a single plate material having optical transparency and conductivity. An insulating tablet 900 may be filled between the conductive light transmitting plate 500 and the mount substrate 100 when the panel P is manufactured.

전술한 단계들에 의해, 대면적의 도전성 광 투과판과 대면적 마운트 기판 사이에 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩, 제3 버티컬 엘이디 칩 및 전도체가 샌드위치식으로 개재되어 있는 하나의 패널(P)이 만들어진다. By the above-described steps, a first vertical LED chip, a second vertical LED chip, a third vertical LED chip and a panel sandwiched between the large-area conductive light transmitting plate and the large- (P) is formed.

최종적으로, 상기 패널(P)을 전술한 패드 그룹(G)의 단위로 절단하는 단계가 수행되며, 이에 의해, 도 1 내지 도 3에 도시된 것과 같은 픽셀용 발광소자(1)가 다수개 만들어진다.Finally, a step of cutting the panel P into units of the above-described pad group G is performed, whereby a plurality of light-emitting elements 1 for pixels as shown in Figs. 1 to 3 are made .

<실시예 A-2><Example A-2>

실시예 A-2에 따르면, 백색(White color)을 구현하기 위해 도전성 광 투과판(500)의 하부에 저항소자가 더 배치될 수 있으며, 그 예가 도 12에 도시되어 있다. 도 12는 실시예 A-2에 따른 픽셀용 발광소자를 설명하기 위한 도면으로서, 도 12의 (a)에 도시된 바와 같이, 저항소자들(710, 720, 730)이 도전성 광 투과판(500; 도 1a 또는 도 2 참조)의 하부에서, 제1 버티컬 엘이디 칩(200)의 상부와 전도체(600) 사이, 제2 버티컬 엘이디 칩(300)의 상부와 전도체(600) 사이, 및 제3 버티컬 엘이디 칩(400)의 상부와 전도체(600) 사이에 배치된다. 도 12의 (b)는 (a)에 도시된 구조의 등가회로도이다. 이렇게 저항소자들(710, 720, 730)을 배치함으로써, 백색을 구현할 수 있게 된다. 더 나아가, 도전성 광 투과판(500)의 하부에 추가로 집적회로(IC)를 더 배치하여, 풀 컬러를 구현할 수 있도록 할 수 있다.According to Embodiment A-2, a resistive element may be further disposed under the conductive light transmitting plate 500 to realize a white color, and an example thereof is shown in FIG. FIG. 12 is a view for explaining a light emitting element for a pixel according to Embodiment A-2. As shown in FIG. 12 (a),

resistive elements

710, 720 and 730 are disposed on a conductive light transmitting plate 500 Between the upper portion of the first vertical LED chip 200 and the conductor 600, between the upper portion of the second vertical LED chip 300 and the conductor 600, and between the third vertical And is disposed between the upper portion of the LED chip 400 and the conductor 600. 12 (b) is an equivalent circuit diagram of the structure shown in (a). By arranging the

resistance elements

710, 720 and 730 in this manner, it is possible to realize white color. Furthermore, an integrated circuit (IC) may be further disposed under the conductive light transmitting plate 500 to realize full color.

<실시예 A-3><Example A-3>

도 13 내지 도 16를 참조하면, 실시예 A-3에 따른 엘이디 디스플레이 장치(1000)는 직사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100)과 대략 동일한 형상과 면적을 가지며 상기 마운트 기판(100)의 상부에 이격되어 위치하는 광 투과판(500)과, 상기 마운트 기판(100)과 상기 광 투과판(500) 사이에 위치하며 행렬 배열로 어레이된 다수의 픽셀 유닛(2)을 포함한다. 또한, 상기 다수의 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)과 제3 버티컬 엘이디 칩(400)과 전도체(600)를 포함한다.13 to 16, the LED display device 1000 according to the embodiment A-3 includes a mount substrate 100 having a rectangular shape and a mount substrate 100 having substantially the same shape and area as the mount substrate 100, A plurality of pixel units 2 arranged between the mount substrate 100 and the light transmitting plate 500 and arrayed in a matrix array, do. Each of the plurality of pixel units 2 includes a first vertical LED chip 200, a second vertical LED chip 300, a third vertical LED chip 400, and a conductor 600.

상기 마운트 기판(100)은 상기 다수의 픽셀 유닛(2)에 상응하게 행렬 배열로 어레이된 다수의 패드 그룹(G)을 상면에 포함하며, 상기 다수의 패드 그룹(G) 각각은 대략 사각형의 배열로 상기 마운트 기판(100)의 상면에 형성된 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)를 포함한다. 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있지만, 바람직하게는, TFT 기판일 수 있다.The mount substrate 100 includes a plurality of pad groups G arranged on the upper surface in a matrix array corresponding to the plurality of pixel units 2 and each of the plurality of pad groups G has a substantially rectangular array A first electrode pad 110, a second electrode pad 120, a third electrode pad 130 and a fourth electrode pad 140 formed on the upper surface of the mount substrate 100. The mount substrate 100 may be a thin film transistor (TFT) substrate or a printed circuit board (PCB), but may preferably be a TFT substrate.

앞에서 언급한 바와 같이, 상기 광 투과판(500)은 상기 마운트 기판(100)과 일정 간격 이격된 채 상기 마운트 기판(100)의 상부에 위치한다. 또한, 상기 광 투과판(500)은 유리와 같은 절연성 광 투과판 모재에 ITO(Indium Tin Oxide)와 같은 도전성 재료를 코팅하여 형성한 다수의 광 투과 전극 패턴(510)을 포함한다. 상기 다수의 광 투과 전극 패턴(510)은 상기 다수의 픽셀 유닛(2)의 배열에 상응하게 또는 상기 다수의 패드 그룹(G)의 배열에 상응하게 어레이되어 있다.As described above, the light transmitting plate 500 is disposed on the mount substrate 100 at a predetermined distance from the mount substrate 100. The light transmitting plate 500 includes a plurality of light transmitting electrode patterns 510 formed by coating a conductive material such as ITO (Indium Tin Oxide) on an insulating light transmitting plate base material such as glass. The plurality of light transmitting electrode patterns 510 are arrayed corresponding to the arrangement of the plurality of pixel units 2 or corresponding to the arrangement of the plurality of pad groups G. [

상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 마운트 기판(100)과 상기 광 투과판(500) 사이에 샌드위치 식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디 칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다.The first vertical LED chip 300, the third vertical LED chip 300 and the third vertical LED chip 400 are sandwiched between the mount substrate 100 and the light transmitting plate 500, do. The first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 may have a structure for exposing all semiconductor layers of opposite polarity on the upper or lower surface, Unlike a lateral type or flip chip type LED chip, which requires a stepped structure to limit the area of the upper surface or the lower surface, only one electrode is required for each of the upper surface and the lower surface, , And can be integrated in an area corresponding to the existing chip scale.

상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 상부 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.The

upper electrodes

250, 350 and 450 may be transparent electrodes such as ITO, and the

lower electrodes

210, 310 and 410 may be metal electrodes. The

upper electrodes

250, 350 and 450 and / or the upper and

lower electrodes

upper electrodes

한편, 상기 제1 버티컬 엘이디 칩(200)은, 하부 전극(210)이 상기 제1 전극패드(110)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제2 버티컬 엘이디 칩(300)은, 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제3 버티컬 엘이디 칩(400)은, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(200) 및 제3 버티컬 엘이디 칩(400)의 제1 전극패드(110), 제 전극패드(120) 및 제3 전극패드(130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용된다.The first vertical LED chip 200 is mounted on the mount substrate 100 so that the lower electrode 210 is connected to the first electrode pad 110. The second vertical LED chip 300 is mounted on the mount substrate 100 so that the lower electrode 310 is connected to the second electrode pad 120. The third vertical LED chip 400 is mounted on the mount substrate 100 such that the lower electrode 410 is connected to the third electrode pad 130. The first electrode pad 110, the first electrode pad 120 and the third electrode pad 130 of the first vertical LED chip 200, the second vertical LED chip 200 and the third vertical LED chip 400, A conductive adhesive material (b) is used to adhere to each.

또한, 전술한 전도체(600)은, 충분한 강성을 갖는 전도체로서, 각 패드 그룹의 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100) 상에 세워져 형성된다. 강성 전도체(600)와 제4 전극패드(140) 사이의 접착에도 전도성 접착물질(b)이 이용된다.In addition, the above-described conductor 600 is formed as a conductor having sufficient rigidity on the mount substrate 100 so as to be connected to the fourth electrode pad 140 of each pad group. The conductive adhesive material (b) is also used for adhesion between the rigid conductor (600) and the fourth electrode pad (140).

앞에서 언급한 바와 같이, 상기 광 투과판(500)은 이격된 상태로 행렬 배열된 다수의 광 투과 전극 패턴(510; 2개만 도시함)을 포함한다. 그리고, 해당 픽셀 유닛(2)의 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250), 상기 제2 버티컬 엘이디 칩(303)의 상부 전극(350), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450), 그리고 상기 전도체(600)의 상단이 해당 광 투과 전극 패턴(510)에 연결되도록, 상기 광 투과판(500)은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 및 상기 전도체(600)의 상단에 올려져 결합된다.As described above, the light transmitting plate 500 includes a plurality of light transmitting electrode patterns 510 (only two are shown) arranged in a matrix. The upper electrode 250 of the first vertical LED chip 200, the upper electrode 350 of the second vertical LED chip 303, the third vertical LED chip 400 of the pixel unit 2, The upper electrode 450 of the first vertical LED chip 200 and the upper end of the conductor 600 are connected to the corresponding light transmitting electrode pattern 510. The light transmitting plate 500 is connected to the first vertical LED chip 200, The LED chip 300 is mounted on the upper portion of the third vertical LED chip 400 and the upper end of the conductor 600.

상기 광 투과판(500)의 부착에도 도전성 접착 물질(b)이 이용되는 것이 바람직하다.It is preferable that the conductive adhesive material (b) is also used to attach the light transmitting plate (500).

상기 광 투과판(500)에 형성된 특정 광 투과 전극 패턴(510)이 특정 픽셀 유닛(2)의 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450) 및 전도체(600)의 상단과 연결되므로, 해당 픽셀 유닛(2)의 상기 제1 전극패드(110), 제2 전극패드(120) 및 제3 전극패드(130)는, 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 구동을 위한 개별 전극패드로서 역할을 하고, 상기 제4 전극패드(140)는 공통 전극패드로서의 기능을 한다. 따라서, 각 픽셀 유닛(2)의 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어될 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 픽셀 유닛(2)으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다.The specific light transmitting electrode pattern 510 formed on the light transmitting plate 500 is electrically connected to the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED 300 of the specific pixel unit 2, The first electrode pad 110 and the second electrode pad 120 of the pixel unit 2 are connected to the upper ends of the

upper electrodes

250, 350 and 450 of the chip 400 and the upper end of the conductor 600, The three electrode pads 130 serve as individual electrode pads for driving the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, The four-electrode pad 140 functions as a common electrode pad. Therefore, the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 of each pixel unit 2 can be individually controlled. The light emitted from the pixel unit 2 can be changed into various colors by individually controlling the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, Accordingly, it is possible to realize a full color display.

위와 같은 구성 하에서, 상기 픽셀 유닛(2)으로부터 나온 광의 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.The distance between the first vertical LED chip 200 and the second vertical LED chip 300 and the spacing between the first vertical LED chip 200 and the second vertical LED chip 300 may be adjusted so as to increase the color uniformity of the light emitted from the pixel unit 2, The distance between the LED chip 300 and the third vertical LED chip 400 is preferably the same.

또한, 상기 마운트 기판(100)과 상기 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필(900)이 채워져 형성될 수 있다.The first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are protected from the external environment between the mount substrate 100 and the light transmitting plate 500. [ An electrically insulating underfill 900 may be filled.

또한, 색변환 효율을 증가시킬 수 있도록 상기 마운트 기판(100)을 블랙, 화이트 또는 투명 재료로 형성하고, 버티컬 엘이디 칩들(200, 300, 400)의 측면에 몰딩재를 형성할 수 있다. 몰댕재의 재료는 블랙 또는 화이트일 수 있다. 일반적인 마운트 기판의 경우 세라믹 또는 FR 4/CEM 등으로 제작되며, 이들은 블랙 계역 또는 화이트일 수 있으며, 이들은 비아(Via) 형성을 통해 전극을 형성하게 된다. 이에 반해 투명한 유리(Glass) 또는 플라스틱 수지 계열인 경우, 투명하거나 블랙 컴파운드를 혼합한 계열일 수 있고, 이들은 비아 형성을 통해 전극을 형성하거나 사이드 메탈(side metal) 증착 방식을 통해 전극을 형성하게 된다.Further, the mount substrate 100 may be formed of black, white, or a transparent material so as to increase color conversion efficiency, and a molding material may be formed on the side surfaces of the

vertical LED chips

200, 300, and 400. The material of the molten material may be black or white. Typical mount substrates are made of ceramics or FR 4 / CEM, which can be black or white and they form an electrode through the formation of vias. On the other hand, in the case of transparent glass or plastic resin series, it may be a transparent or black compound mixed series, which forms an electrode through the formation of a via or an electrode through a side metal deposition method .

본 실시예에 따른 LED 디스플레이 장치 제조방법은 앞선 실시예에서 설명된 픽셀 소자의 제조방법 중 도 4 내지 도 10을 참조로 하여 설명된 내용과 실질적의 동일하다. 다만, 도 11에 도시된 것과 달리 픽셀 단위로 분리되지 않고 다수의 픽셀을 포함하도록 분리되는 것에 차이가 있다. 따라서, 중복을 피하기 위해 설명을 생략한다.The manufacturing method of the LED display device according to this embodiment is substantially the same as that described with reference to Figs. 4 to 10 of the method of manufacturing the pixel element described in the foregoing embodiment. However, unlike the one shown in FIG. 11, the pixel is divided into a plurality of pixels without being divided into a plurality of pixels. Therefore, the description will be omitted in order to avoid redundancy.

<실시예 A-4><Example A-4>

도 17은 실시예 A-4에 따른 엘이디 디스플레이 장치를 도시한 도면으로서, 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 엘이디 디스플레이 장치를 설명하기 위한 도면이다.17 is a view showing an LED display device according to Embodiment A-4, which is disposed at the lower portion of the light transmitting plate, between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, And a resistor element disposed between the upper portion and the conductor of the third vertical LED chip.

도 17을 참조하면, 광 투과판(500)의 하부에 저항소자가 배치될 수 있다. 각 픽셀 유닛 내에는 저항소자들(710, 720, 730)이 광 투과판(500; 도 13 참조)의 하부에서 제1 버티컬 엘이디 칩(200)의 상부와 전도체(600) 사이, 및 제3 버티컬 엘이디 칩(400)의 상부와 전도체(600) 사이에 배치된다. 이렇게 저항소자들(710, 720, 730)을 배치함으로써 백색을 구현할 수 있고, 더 나아가, 광 투과판(500)의 하부에 추가로 집적회로(IC)를 더 배치하여, 풀 커러를 구현할 수 있도록 할 수 있다.Referring to FIG. 17, a resistance element may be disposed below the light transmitting plate 500. In each pixel unit, the

resistance elements

710, 720 and 730 are arranged between the upper part of the first vertical LED chip 200 and the conductor 600 at the lower part of the light transmitting plate 500 (see FIG. 13) And is disposed between the upper portion of the LED chip 400 and the conductor 600. By arranging the

resistive elements

710, 720 and 730 in this way, it is possible to realize white color, and furthermore, an integrated circuit (IC) can be additionally disposed in the lower portion of the light transmitting plate 500, can do.

본 실시예에 있어서는, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)이 광 투과판(500)의 저면에 형성된 광 투과 전극 패턴들일 수 있다. 따라서, 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250)과 전도체(600)의 상부 사이, 상기 제2 버티컬 엘이디 칩(300)의 상부 전극(350)과 전도체(600)의 상부 사이, 그리고, 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450)과 전도체(600)의 상부 사이에 상기 저항소자들(710, 720, 730) 각각 연결된다.The

upper electrodes

250, 350 and 450 of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are connected to the light transmitting plate 500 may be formed. Therefore, between the upper electrode 250 of the first vertical LED chip 200 and the upper portion of the conductor 600, between the upper electrode 350 of the second vertical LED chip 300 and the upper portion of the conductor 600, The

resistor elements

710, 720 and 730 are respectively connected between the upper electrode 450 of the third vertical LED chip 400 and the upper portion of the conductor 600.

[실시예 B][Example B]

<실시예 B-1>&Lt; Example B-1 >

도 18을 참조하면, 실시예 B-1에 따른 마이크로 엘이디 모듈 (1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 행렬 배열로 배열된 다수의 픽셀 유닛(2)을 포함한다. 본 실시예에서는, 마이크로 모듈(1000)이 하나의 마운트 기판(100) 상에 다수의 픽셀 유닛(2)이 배열된 것이지만, 하나의 마운트 기판(100) 상에 하나의 픽셀 유닛(2)이 위치하는 엘이디 모듈 또한 본 발명의 범위 내에 있다는 것에 유의한다.Referring to FIG. 18, a micro-LED module 1000 according to Embodiment B-1 includes a mount substrate 100 having a rectangular or square shape, a plurality of pixel units (not shown) arranged in a matrix array on the mount substrate 100 2). In this embodiment, a plurality of pixel units 2 are arranged on one mount substrate 100 of a micro module 1000, but one pixel unit 2 is positioned on one mount substrate 100 It is also within the scope of the present invention.

도 19 및 도 20을 참조하면, 상기 픽셀 유닛(2) 각각은 상기 마운트 기판(100) 상에 마운트된 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)과 제3 버티컬 엘이디 칩(400)과 공통 전극(600)을 포함한다. 이때, 상기 제1 버티컬 엘이디 칩(100), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들은 상기 마운트 기판(100)의 배선(미도시됨)에 개별 구동 가능하게 연결되고, 상기 공통 전극(600)의 하부는 상기 마운트 기판(100)에 접지된다. 이때, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600) 각각의 상면 폭은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기를 갖는다.19 and 20, each of the pixel units 2 includes a first vertical LED chip 200, a second vertical LED chip 300, and a third vertical LED chip 300 mounted on the mount substrate 100, (400) and a common electrode (600). At this time, the lower electrodes of the first vertical LED chip 100, the second vertical LED chip 300 and the third vertical LED chip 400 are connected to the wiring (not shown) of the mount substrate 100 And the lower portion of the common electrode 600 is grounded to the mount substrate 100. At this time, the mount substrate 100 may be a thin film transistor (TFT) substrate or a printed circuit board (PCB). The top surface width of each of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600 is 100 μm or less, and most preferably 30 μm to 70 μm .

또한, 상기 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)의 상부, 제2 버티컬 엘이디 칩(300)의 상부 및 제3 버티컬 엘이디 칩(400)의 상부와 상기 공통 전극(600)의 상부를 전기적으로 연결하는 패턴 배선층(700)을 포함한다. 또한, 상기 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성된 채 상기 패턴 배선층(700)을 지지하는 지지층(800)을 포함한다.Each of the pixel units 2 is connected to the upper part of the first vertical LED chip 200, the upper part of the second vertical LED chip 300 and the upper part of the third vertical LED chip 400, And a pattern wiring layer 700 electrically connecting the upper portions. Each of the pixel units 2 is formed so as to be in contact with the sides of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600 And a supporting layer 800 for supporting the pattern wiring layer 700.

상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은, 청색 엘이디 칩(200), 녹색 엘이디 칩(300) 및 적색 엘이디 칩(400)으로서, 정육면체 또는 직육면체 형태를 갖는다. 또한, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은 제1 도전형 반도체층 및 제2 도전형 반도체층과 이들 사이에 개재된 활성층을 포함한다. 그리고, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과 상기 공통 전극(600)은 대략 정사각형 배열된다.Each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 includes a blue LED chip 200, a green LED chip 300 and a red LED chip 400 ), And has a cube shape or a rectangular parallelepiped shape. Each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 includes a first conductive type semiconductor layer and a second conductive type semiconductor layer, Lt; / RTI > The first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 and the common electrode 600 are arranged in a substantially square shape.

상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면들에는 전술한 패턴 배선층(700)이 연결되는 연결 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)이 제공된다. 또한, 상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)은 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면에서 서로간에 가장 인접하는 코너들에 위치한다.The upper surface of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600 are connected to a connection wiring The first connection area 201, the second connection area 301, the third connection area 401 and the fourth connection area 601 are provided. The first connection region 201, the second connection region 301, the third connection region 401 and the fourth connection region 601 may include a first vertical LED chip 200, The third vertical LED chip 400, and the common electrode 600. In this case, as shown in FIG.

상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 각각에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 상부 전극이 제공될 수 있으며, 상부 전극은 상기 패턴 배선층(700) 형성 전에 형성될 수도 있고, 상기 패턴 배선층(700)의 형성시 상기 패턴 배선층(700)의 일부로서 형성될 수도 있다. The first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 300, and the third vertical LED chip 300 are connected to the first connection region 201, the second connection region 301 and the third connection region 401, The upper electrode may be formed before the pattern wiring layer 700 is formed and the upper electrode may be formed as a part of the pattern wiring layer 700 when the pattern wiring layer 700 is formed It is possible.

한편, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 하부에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)의 개별 구동을 위해 상기 마운트 기판(100)의 배선들과 개별 접속되는 하부 전극들이 형성된다.The first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are disposed under the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, The lower electrodes individually connected to the wirings of the mount substrate 100 are formed for individual driving of the third vertical LED chip 300 and the third vertical LED chip 400.

상기 지지층(800)은, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 그리고 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체화되도록, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 절연성 수지재료에 의해 형성된다. 상기 지지층(800)은, 전술한 패턴 배선층(700)을 아래에서 지지하는 역할을 하여, 패턴 배선층(700)의 형성을 가능하게 한다. 또한, 상기 지지층(800)은 패턴 배선층(700)을 지지하는 역할 외에도, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)을 고정, 유지하는 역할을 할 수 있으며, 더 나아가, 광을 흡수하는 블랙 컬러 등의 광 ??수성 재료 또는 광을 반사하는 광 반사성 재료에 의해 형성될 때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)으로부터 발생한 광들이 원치 않게 간섭되는 것을 막는 역할을 한다. The support layer 800 is formed to be in contact with the side surfaces of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600, Silicon, an epoxy molding compound (EMC), a polyimide film, or the like so as to be integrated with the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, And the like. The support layer 800 serves to support the above-described pattern wiring layer 700 from below and enables the formation of the pattern wiring layer 700. In addition to supporting the pattern wiring layer 700, the support layer 800 may include a first vertical LED chip 200, a second vertical LED chip 300, a third vertical LED chip 400, and a common electrode 600 When the first vertical LED chip 200 is formed by a light reflecting material that reflects light or a light emitting material such as black color that absorbs light, The second vertical LED chip 300, and the third vertical LED chip 400 from being undesirably interfered with.

상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들과 동일 평면을 이루는 것이 바람직하다. 여기에서, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들은 에피 구조물의 상면이거나 또는 에피 구조물의 상면에 형성된 상부 전극의 상면일 수 있다.The upper surface of the support layer 800 is preferably flush with the upper surfaces of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400. The upper surfaces of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 may be the upper surface of the epitaxial structure or the upper surface of the upper electrode formed on the upper surface of the epitaxial structure. It may be a top surface.

상기 패턴 배선층(700)은 상기 지지층(800) 상에 지지되도록 형성되어 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)을 연결한다. 이때, 상기 배선 배턴층(700)은 상기 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상면을 가리는 것을 최소화할 수 있도록, 상기 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 일부 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)에만 연결된다.The pattern wiring layer 700 is formed to be supported on the support layer 800 and is electrically connected to the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, (600). At this time, the wiring batten layer 700 may be formed on the upper surface of the first vertical LED chip 300, the second vertical LED chip 300, and the third vertical LED chip 400 so that the upper surface of the first vertical LED chip 300, A portion of the corner of the vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600, that is, the first connection region 201, The third connection area 401, and the fourth connection area 601, as shown in FIG.

본 실시예에서, 상기 패턴 배선층(700)은 대략 "ㄷ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 직선형 제1 배선부(701)과, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 배선부(701)의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 배선부(702)와, 상기 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 배선부(701)의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 배선부(703)으로 이루어진다.The pattern interconnect layer 700 is formed in a substantially C shape so that the first interconnecting region 201 of the first vertical LED chip 200 and the second interconnecting region 200 of the second vertical LED chip 300 are connected to each other, The first vertical wiring part 701 connected to the first wiring part 701 and the second vertical wiring part 701 connected to the end of the first wiring part 701 in the second connection area 301 of the second vertical LED chip 300, A second linear wiring portion 702 connecting the first vertical LED chip 300 and the third vertical LED chip 400 to the third connection region 401 of the third vertical LED chip 400, And a fourth wiring region 603 connected to the third connection region 401 and the fourth connection region 601 of the common electrode 600. The third wiring region 601 is connected to the end of the second wiring portion 701 in the connection region 401, (703).

한편, 상기 지지층(800)은, 상기 제1 버티컬 엘이디 칩(200)의 측면과, 상기 제2 버티컬 엘이디 칩(300)의 측면, 상기 제3 버티컬 엘이디 칩(400)의 측면을 모두 덮도록 형성되되, 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하고, 저면은 이웃한 버티컬 엘이디 칩들 사이의 또는 공통 전극과 그와 이웃하는 버티컬 엘이디 칩 사이가 오목한 면으로 형성된다.The support layer 800 may be formed to cover both the side surfaces of the first vertical LED chip 200 and the third vertical LED chip 300, And the upper surface is preferably a flat surface which is coplanar with the upper surfaces of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, A concave surface is formed between one vertical LED chip or between a common electrode and an adjacent vertical LED chip.

<실시예 B-2>&Lt; Example B-2 >

도 21은 실시예 B-2를 보여주며, 도 21을 참조하면, 패턴 배선층(700')은 공통 전극(600)의 제4 연결 영역(601)과 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)을 연결하는 제1 배선부(701')와, 공통 전극(600)의 제4 연결 영역(601)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제2 배선부(702'), 공통 전극(600)의 제4 연결 영역(601)과 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제3 배선부(703')를 포함하며, 상기 제1 배선부(701')와 상기 제2 배선부(702')와 상기 제3 배선부(703')는 상기 제4 연결 영역(601)에서 연결되어 있다. 본 실시예에서 있어서도, 배선층(700')은 하부의 지지층(800)에 접하여 지지된다.21, the pattern wiring layer 700 'includes a fourth connection region 601 of the common electrode 600 and a first connection region 601 of the first vertical LED chip 200, A first wiring portion 701 'for connecting the connection region 201 and a second connection region 301 of the second vertical LED chip 300 are connected to each other by connecting the fourth connection region 601 of the common electrode 600 and the second connection region 301 of the second vertical LED chip 300. [ A third wiring portion 703 'connecting the fourth connection region 601 of the common electrode 600 and the third connection region 401 of the third vertical LED chip 400, The first wiring portion 701 ', the second wiring portion 702', and the third wiring portion 703 'are connected to each other in the fourth connection region 601. Also in this embodiment, the wiring layer 700 'is held in contact with the lower support layer 800.

<실시예 B-3>&Lt; Example B-3 >

도 22는 실시예 B-3를 보여주며, 도 22를 참조하면, 패턴 배선층(700")은 대략 "ㅁ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 직선형 제1 배선부(701")과, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 배선부(701")의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 배선부(702")와, 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 배선부(701")의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 배선부(703")와, 상기 제4 연결 영역(601)에서 상기 제3 배선부(703")의 단부와 연결되며 상기 제4 연결 영역(601)과 상기 제1 연결 영역(201)을 연결하는 직선형 제4 배선부(704")를 포함한다.22, the pattern interconnect layer 700 " is formed in a substantially " ㅁ " shape, and the first interconnect region 201 of the first vertical LED chip 200 is formed in a substantially planar shape, And a second connection region 301 of the second vertical LED chip 300. The second vertical connection region 301 of the second vertical LED chip 300 is connected to the first connection region 301 of the second vertical LED chip 300, A second linear wiring portion 702 " connected to the end of the first wiring portion 701 " and connecting the second connection region 301 to the third connection region 401 of the third vertical LED chip 400, Connected to the end of the second wiring part 701 "in the third connection area 401 of the third vertical LED chip 400 and connected to the third connection area 401 and the common electrode 600, A third wiring portion 703 "which is connected to an end of the third wiring portion 703" in the fourth connection region 601 and which is connected to the fourth connection region 603 " (601) and the first connection area And a linear fourth wiring portion 704 "

패턴 배선층(700, 700'또는 700")이 도 2, 도 4 또는 도 5에 도시된 것과 같이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 영역들에 연결되어 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 코너를 제외한 나머지 영역들을 가리지 않도록 형성됨으로써, 발광 효율을 보다 더 높일 수 있다.The pattern wiring layer 700, 700 ', or 700' may be formed on the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED 300 as shown in FIG. 2, FIG. 4, The corner portions of the first vertical LED chip 300, the second vertical LED chip 300 and the third vertical LED chip 400 are connected to the corner regions of the chip 400 and the common electrode 600, It is possible to further increase the luminous efficiency.

<실시예 B-4>&Lt; Example B-4 >

이제 도 23 내지 도 29를 참조하여 실시예 B-4에 따른 마이크로 엘이디 모듈 제조방법을 설명한다.Now, a method of manufacturing a micro-LED module according to Example B-4 will be described with reference to FIGS.

도시 및 설명의 편의를 위해, 도 23 내지 도 29는 제1, 제2, 제3 버티컬 엘이디 칩과 공통 전극이 일열로 배열된 것으로 도시된 것으로 보여지지만 실제로는 도 2에 도시된 것과 같이 사각형으로 배열된 것임에 유의한다.For convenience of illustration and explanation, FIGS. 23 to 29 show the first, second, and third vertical LED chips and the common electrodes shown as being arranged in a row, but in reality, as shown in FIG. 2, .

먼저 도 23을 참조하면, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(400)을 접착제층(5)이 있는 지지 기판(4) 상에 부착한다. 이들의 배열은 도 2에 도시된 것과 같을 수 있으며, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 광 방출이 이루어지는 부분이 상부라 할 때, 도 6에서 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 상부는 아래로 향한 채 상기 지지 기판(4)에 접착되어 있다.23, the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 400 are connected to a supporting substrate (not shown) having an adhesive layer 5 4). 2, and a portion where light is emitted from the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 is referred to as an upper portion 6, the upper portions of the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 are bonded to the support substrate 4 with their downward facing.

다음 도 24를 참조하면, 지지 기판(4)에 접착되어 있는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 사이로, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 광차단 절연성 수지재료를 채워 넣어 지지층(800)을 형성한다. 이때, 액상의 광차단 절연성 수지재료는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 측면들 대한 접촉력이 커서 상기 측면들을 모두 덮되 넘치지 않는 양으로 채워진 후 굳어지므로, 상기 지지 기판(4)과 접하지 않는 면에는 오목부(801)들을 포함하는 면 형성된다. 반면, 상기 지지 기판(4)과 접하는 면은 있는 플랫한 면(802)으로 형성된다.Referring to FIG. 24, the first vertical LED chip 300, the third vertical LED chip 400, and the common electrode 600, which are bonded to the support substrate 4, are interposed between the first vertical LED chip 200, the second vertical LED chip 300, , Epoxy, silicone, EMC (Epoxy Molding Compound), polyimide, or the like is filled in the supporting layer 800 to form the supporting layer 800. At this time, the liquid light blocking insulating resin material has a large contact force with the side surfaces of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, and the common electrode 600, Since the side surfaces are all covered with an amount not overflowing and then hardened, a surface including recesses 801 is formed on the surface not in contact with the supporting substrate 4. [ On the other hand, the surface in contact with the support substrate 4 is formed as a flat surface 802.

다음 도 25를 참조하면, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)이 부착되어 있고 지지층(800)이 일체화되어 있는 지지 기판(4)을 뒤집고 그 지지 기판(4)을 1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)과 지지층(800)으로부터 제거한다. 상기 지지 기판(4)과 접해 있었던 지지층(800)의 플랫한 면(802)과, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 상부면은 동일 평면을 이루며, 오목부(801)들을 포함하는 지지층(800)과 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 하부면에는 임시로 칩 유지 시트(6)가 부착되어 있을 수 있다.25, the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, and the common electrode 600 are attached and the supporting layer 800 is integrated The support substrate 4 is turned over and the support substrate 4 is connected to the vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600, ). A flat surface 802 of the supporting layer 800 in contact with the supporting substrate 4 and a flat surface 802 of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, The upper surface of the electrode 600 is formed in the same plane and includes a supporting layer 800 including concave portions 801 and a first vertical LED chip 200, a second vertical LED chip 300, a third vertical LED chip 400 and the common electrode 600 may be temporarily attached with a chip holding sheet 6.

다음 도 26을 참조하면, 칩 유지 시트(6)가 제거된 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)은 하부가 마운트 기판(100) 상에 접하도록 마운트된다. 이때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)의 하부 전극들이 마운트 기판(100) 상의 배선들과 개별 본딩된다. 전술한 여러 단계들에 의해 마운트 기판(100)과, 상기 마운트 기판에 마운트된 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과, 상기 마운트 기판(100) 상에 배치된 공통 전극(600)과, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디(300) 칩 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면과 접하여 형성된 지지층(800)을 포함하는 구조물의 준비가 완료된다.26, the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400, from which the chip holding sheet 6 is removed, As shown in Fig. At this time, the lower electrodes of the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 are individually bonded to the wirings on the mount substrate 100. The first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 mounted on the mount substrate, and the second vertical LED chip 300 mounted on the mount substrate 100 by the above- A second vertical LED chip 300 and a third vertical LED chip 400 and a common electrode 600 disposed on the substrate 100. The first vertical LED chip 200, The support layer 800 formed in contact with the side surface of the support layer 800 is completed.

다음 도 27을 참조하면, 상기 지지층(800)의 상부 플랫한 면 및 그와 동일 평면을 이루는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 상부에 예컨대 도 2에 도시된 패턴 배선층에 형상에 상응하는"ㄷ"형의 패턴홀(7a)을 갖는 마스크(7)가 형성된다. 상기 패턴홀(7a)을 갖는 마스크(7)는 예컨대 PR막 형성 후 노광을 통해 패턴홀(7a)이 형성된 것일 수 있다. Referring to FIG. 27, a first vertical LED chip 200, a second vertical LED chip 300, and a third vertical LED chip 400, which are flush with the upper flat surface of the support layer 800, And a mask 7 having a pattern hole 7a corresponding to the shape of the pattern wiring layer shown in Fig. 2, for example, is formed on the common electrode 600. [ For example, the mask 7 having the pattern holes 7a may be formed with a pattern hole 7a through exposure after forming a PR film.

다음 도 28을 참조하면, 패턴홀(7a)를 통한 스퍼터링/증착을 통해, 상기 제1 버티컬 엘이디 칩(200)의 상부(전극), 상기 제2 버티컬 엘이디칩(300)의 상부(전극), 제3 버티컬 엘이디 칩(400)의 상부(전극)과 상기 공통 전극(800) 상부를 연결하는 패턴 배선층(700)이 형성된다. 이때, 상기 패턴 배선층(700)은 그 아래에 위치하는 지지층(800)에 의해 지지된다.Referring to FIG. 28, an upper portion (electrode) of the first vertical LED chip 200, an upper portion (electrode) of the second vertical LED chip 300, and a lower portion of the first vertical LED chip 300 are formed through sputtering / A pattern wiring layer 700 connecting an upper portion (electrode) of the third vertical LED chip 400 and an upper portion of the common electrode 800 is formed. At this time, the pattern wiring layer 700 is supported by the underlying support layer 800.

다음 도 29를 참조하면, 마스크(7)가 제거되며, 이에 따라, 전기 절연성을 갖는 지지층(800)에 의해 지지된 상태로 제1, 제2 및 제3 버티컬 엘이디 칩(200, 300, 400)의 상부 (전극)들과 상기 공통 전극(600)을 전기적으로 연결하는 패턴 배선층(700)이 형성된 마이크로 엘이디 모듈이 제작된다. 이 마이크로 엘이디 모듈은 제1, 제2, 제3 버티컬 엘이디 칩(200, 300, 400)의 하부(전극)이 마운트 기판(100)의 배선들에 개별 접속되고, 마운트 기판(100)에 접지된 공통 전극(600)에 상기 제1, 제2, 제3 버티컬 엘이디 칩(200, 300, 400)의 하부(전극)이 공통적으로 연결되므로, 상기 제1, 제2, 제3 버티컬 엘이디 칩(200, 300, 400)의 개별 구동이 가능하게 된다.29, the mask 7 is removed so that the first, second, and third

vertical LED chips

200, 300, and 400 are supported by the support layer 800 having electrical insulation. And a pattern wiring layer 700 for electrically connecting the upper portions (electrodes) of the common electrode 600 to the common electrode 600 are formed. In this micro-LED module, the lower parts (electrodes) of the first, second, and third

vertical LED chips

200, 300, and 400 are individually connected to the wirings of the mount substrate 100, Second, and third

vertical LED chips

200, 300, and 400 are commonly connected to the common electrode 600. Therefore, the first, second, and third

vertical LED chips

200, , 300, and 400 can be individually driven.

[실시예 C][Example C]

<실시예 C-1>&Lt; Example C-1 >

도 30 및 도 31을 참조하면, 실시예 C-1에 따른 마이크로 엘이디 모듈 (1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 배치된 픽셀 유닛(2)을 포함한다. 이때, 하나의 마운트 기판(100) 상에 하나의 픽셀 유닛(2)이 배치되거나 또는 복수개의 픽셀 유닛(2)들이 매트릭스 형태로 배치될 수 있다. 픽셀 유닛(2)이 매트릭스 형태로 복수개로 배치된 경우, 복수개로 배치되는 픽셀 유닛(2)은 가로 방향 또는 세로 방향으로의 가상 직선을 따라 배열된 2개 이상의 픽셀 유닛(2)을 포함한다.30 and 31, a micro-LED module 1000 according to Embodiment C-1 includes a mount substrate 100 having a rectangular or square shape, a pixel unit 2 disposed on the mount substrate 100, . At this time, one pixel unit 2 may be disposed on one mount substrate 100, or a plurality of pixel units 2 may be arranged in a matrix form. When a plurality of pixel units 2 are arranged in a matrix form, the plurality of pixel units 2 include two or more pixel units 2 arranged along a virtual straight line in a horizontal direction or a vertical direction.

상기 픽셀 유닛(2)은 상기 마운트 기판(100) 상에 마운트된 청색광을 발하는 제1 수직형 엘이디 칩(200)과, 적색광을 발하는 제2 수직형 엘이디 칩(300)과, 녹색광을 발하는 제3 수직형 엘이디 칩(400)과, 공통 전극부(500)을 포함한다. 본 실시예에서, 픽셀 유닛(2)이 3개의 수직형 엘이디 칩(200, 300, 400)을 포함하지만 그 보다 많은 수의 수직형 엘이디 칩을 포함할 수도 있다.The pixel unit 2 includes a first vertical LED chip 200 emitting blue light mounted on the mount substrate 100, a second vertical LED chip 300 emitting red light, a third vertical LED chip 300 emitting green light, A vertical LED chip 400, and a common electrode unit 500. In this embodiment, the pixel unit 2 includes three

vertical LED chips

200, 300 and 400, but may also include a larger number of vertical LED chips.

이때, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 제3 엘이디 수직형 엘이디 칩(400) 사이의 순서는 바뀔 수 있음에 유의한다.It should be noted that the order of the first vertical LED chip 200, the second vertical LED chip 300, and the third LED vertical LED chip 400 may be changed.

상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300), 제3 수직형 엘이디 칩(400) 각각은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기의 폭을 갖는다. 그리고, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다.Each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 has a width of 100 μm or less and most preferably 30 to 70 μm. The mount substrate 100 may be a thin film transistor (TFT) substrate or a printed circuit board (PCB).

또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 제1 도전형 반도체층(20)과, 활성층(30)과, 제2 도전형 반도체층(40)을 포함한다. 추가적으로, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 제2 도전형 반도체층(40)의 상면에 상부 전극(50)을 더 포함할 수 있다. 상기 상부 전극(50)은 광을 투과하는 투명전극층이거나 또는 제2 도전형 반도체층(40)의 일부만을 덮는 금속 전극을 포함할 수 있다. 또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 마운트 기판(100)의 배선들에 개별적으로 연결되는 하부 전극(10)을 더 포함한다. 이때, 상기 하부 전극(10)은 반사 전극인 것이 바람직하다. 이때, 상기 하부 전극(10)은 각 수직형 엘이디 칩(200, 300 또는 400) 하부에 개별적으로 형성되어 입력 전극으로서의 기능을 하고, 상기 상부 전극(50)은 각 수직형 엘이디 칩(200, 300 또는 400) 하부에 개별적으로 형성되어 출력 전극으로서의 기능을 한다.Each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 includes a first conductivity type semiconductor layer 20, an active layer 30 ) And a second conductivity type semiconductor layer (40). In addition, each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 may be formed on the upper surface of the second conductive type semiconductor layer 40, And may further include an electrode 50. The upper electrode 50 may include a transparent electrode layer that transmits light or a metal electrode that covers only a portion of the second conductive type semiconductor layer 40. Each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 is connected to the wirings of the mount substrate 100, And further includes an electrode (10). At this time, the lower electrode 10 is preferably a reflective electrode. At this time, the lower electrode 10 is individually formed under the

vertical LED chips

200, 300, or 400 to function as an input electrode, and the upper electrode 50 is connected to the

vertical LED chips

200 and 300 Or 400) to function as an output electrode.

또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 상부 전극(50)의 상면 일부와 상기 하부 전극(10)의 하면 일부를 제외한 나머지 부분들, 특히, 반도체층들의 측면들을 덮는 쉴드부(60)를 더 포함한다. 상기 쉴드부(60)는 전기 절연성을 갖는 패시베이션층일 수 있다.Each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 includes a part of the upper surface of the

upper electrode

50, 10, in particular, the shield portion 60 covering the sides of the semiconductor layers. The shield portion 60 may be a passivation layer having electrical insulation.

또한, 상기 마이크로 엘이디 모듈(1000)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300), 상기 제3 수직형 엘이디 칩(400)의 측면들을 덮도록 형성되고, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각의 상면을 노출시키는 오프닝을 갖는 지지부(800)과, 상기 지지부(800) 상에 형성되며, 상기 공통 전극부(500)의 상면과 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 배선패턴층(700)을 포함한다. 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 상기 지지부(800)에 형성된 오프닝들에 의해 노출된 것이다.The micro LED module 1000 is formed to cover the side surfaces of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 A support 800 having an opening for exposing an upper surface of each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, The second vertical type LED chip 300 and the third vertical type LED chip 400 are formed on the upper surface of the common electrode unit 500 and the first vertical type LED chip 200, And a wiring pattern layer 700 connecting the upper surfaces of the wiring pattern layers 700. The upper surfaces of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are exposed by the openings formed in the support portion 800.

상기 배선패턴층(700)과 직접 접촉하는 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 도시된 바와 같이 상부 전극(50)의 표면일 수 있다The upper surface of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400, which are in direct contact with the wiring pattern layer 700, May be the surface of the upper electrode 50

상기 지지부(800)은 이웃하는 수직형 엘이디 칩들 사이의 광 간섭을 막도록 블랙 매트릭스 재료와 같은 광 흡수성 재료로 형성되는 것이 바람직하다. 또한, 상기 지지부(800)은 전기 절연성을 갖는 것이 바람직하다.The support portion 800 is preferably formed of a light absorbing material such as a black matrix material to prevent optical interference between neighboring vertical LED chips. Further, it is preferable that the support portion 800 has electrical insulation property.

또한, 상기 지지부(800)은 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)과 상기 공통 전극부(500)이 상기 마운트 기판(100) 상에 마운트된 후 상기 마운트 기판(100) 상에 형성되어 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮을 수 있다.The supporting part 800 may be formed on the first vertical LED chip 300, the third vertical LED chip 400 and the common electrode part 500, The second vertical type LED chip 300 and the third vertical type LED chip 400 are formed on the mount substrate 100 after being mounted on the mount substrate 100. The first vertical type LED chip 300, As shown in FIG.

대안적으로, 상기 지지부(800)은 상기 마운트 기판(110)이 아닌 희생 기판(미도시됨) 상에 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 하부면이 희생기판을 향하도록 부착한 후, 희생 기판 상에서 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮도록 형성된 것일 수 있다. 이 경우, 전술한 배선패턴층(700)을 지지부(800) 상에 형성하여 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 공통적으로 전기 연결한 후, 상기 희생 기판을 제거하고, 그 희생 기판이 제거된 면이 상기 마운트 기판(100)과 접하도록, 지지부(800)에 일체화된 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 마운트 기판(100)에 마운트될 수도 있다.Alternatively, the support 800 may include a first vertical LED chip 200, a second vertical LED chip 300, and a third vertical LED chip 300 on a sacrificial substrate (not shown) Type LED chip 400 is attached on the sacrificial substrate so that the lower surface faces the sacrificial substrate, and then the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400, respectively. In this case, the wiring pattern layer 700 may be formed on the supporting portion 800 so that the first vertical type LED chip 200, the second vertical type LED chip 300, and the third vertical type LED chip 400, The sacrificial substrate is removed and the surface of the sacrificial substrate is removed from the mount substrate 100. The first vertical type LED chip integrated with the support portion 800 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 may be mounted on the mount substrate 100.

상기 배선패턴층(700)은 상기 공통 전극부(500)의 상면에서 시작하여 상기 지지부(800)의 상면을 3개의 경로로 지나 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면과 각각 연결되도록 형성된다.The wiring pattern layer 700 starts from the upper surface of the common electrode unit 500 and passes over the upper surface of the supporting unit 800 through three paths so that the first vertical LED chip 200, Chip 300 and the upper surface of the third vertical LED chip 400, respectively.

이때, 상기 배선패턴층(700)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 최소한으로 가릴 수 있도록, 상기 공통 전극부(500)의 상면에서 분기되어 나온 3개의 선형 배선 패턴으로 형성된다. 더 구체적으로, 상기 배선패턴층(700)은, 상기 지지부(800)의 상단면에 지지되도록 형성된 채, 상기 공통 전극부(500)의 상면과 상기 제1 수직형 엘이디 칩(200)의 상면을 연결하는 선형의 제1 배선부(701)와, 상기 공통 전극부(500)의 상면과 상기 제2 수직형 엘이디 칩(300)의 상면을 연결하는 제1 배선부(702)와, 상기 공통 전극부(500)의 상면과 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 제3 배선부(703)를 포함한다.At this time, the wiring pattern layer 700 may cover the upper surface of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 at a minimum And is formed by three linear wiring patterns branched from the upper surface of the common electrode unit 500. [ More specifically, the wiring pattern layer 700 is formed on the upper surface of the common electrode unit 500 and the upper surface of the first vertical LED chip 200, A first wiring portion 702 connecting a top surface of the common electrode portion 500 and an upper surface of the second vertical LED chip 300, And a third wiring portion 703 connecting the upper surface of the first vertical LED chip 400 and the upper surface of the third vertical LED chip 400.

상기 배선패턴층(700)은 상기 지지부(1800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면을 덮고 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면 및 상기 공통 전극부(500)의 상면을 부분적으로 노출시키는 패턴홀을 포함하는 마스크 위로 금속을 증착하여 형성될 수 있다. 증착은 스퍼터링과 같은 물리적 기상 증착 또는 화학적 기상 증착 방법이 이용될 수 있다. 금속 대신에 예를 들면 광 투과성과 도전성을 갖는 ITO 등과 같은 도전성 비금속 물질이 수직형 엘이디 칩(200, 300, 400)의 상면 및 상기 공통 전극부(500)와 접하도록 증착되어 형성될 수도 있다. The wiring pattern layer 700 covers the upper surfaces of the supporting portion 1800 and the first, second and third

vertical LED chips

200, 300 and 400, And a pattern hole for partially exposing the upper surfaces of the

chips

200, 300, and 400 and the upper surface of the common electrode unit 500. For the deposition, physical vapor deposition such as sputtering or a chemical vapor deposition method may be used. A conductive nonmetallic material such as ITO having light transmittance and conductivity may be deposited and formed on the upper surfaces of the

vertical LED chips

200, 300, and 400 and the common electrode unit 500 so as to be in contact with each other.

덧붙여, 마이크로 엘이디 모듈(1000)은 상기 배선패턴층(700)을 보호하기 위해 상기 배선패턴층(700)을 덮는 절연성 물질층을 더 포함할 수 있다. 상기 절연성 물질층은 적어도 상기 배선패턴층(700)의 상면을 덮도록 형성된다. 상기 절연성 물질층은, 광 불투과성을 갖는 경우에는, 도시된 바와 같이, 최소한의 면적으로 상기 배선패턴층만을 가리도록 형성되지만, 광투과성을 갖는 경우에는, 상기 지지부와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 모두 덮도록 형성될 수도 있다.In addition, the micro-LED module 1000 may further include an insulating material layer covering the wiring pattern layer 700 to protect the wiring pattern layer 700. The insulating material layer is formed to cover at least the upper surface of the wiring pattern layer 700. As shown in the figure, the insulating material layer is formed so as to cover only the wiring pattern layer with a minimum area in the case of having a light-impermeable property. However, if the insulating material layer has light permeability, And may be formed to cover all of the third vertical

type LED chips

200, 300, and 400.

앞에서 간략하게 언급한 바와 같이, 상기 지지부(800)을 형성하는 공정 및 그에 뒤 이은 배선패턴층(700)을 형성하는 공정은 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 및 공통 전극부(500)이 마운트 기판(100)에 마운트된 상태로 수행될 수도 있고, 대안적으로, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 및 공통 전극부(500)이 마운트 기판(100)이 아닌 희생기판(미도시됨)에 마운트된 상태로 수행될 수도 있다.The process of forming the support portion 800 and the subsequent process of forming the wiring pattern layer 700 may be performed by using the first, second, and third

vertical LED chips

200, 300, Second and third

vertical LED chips

200, 300, and 400 and the common electrode unit 500 may be mounted on the mount substrate 100. Alternatively, the first, second, and third vertical LED chips 200, The common electrode unit 500 may be mounted on a sacrificial substrate (not shown) instead of the mount substrate 100.

전자의 경우에는, 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)과 상기 공통 전극부(500)을 연결하는 배선패턴층(700)을 상기 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층(900)을 형성하는 공정만이 필요하지만, 후자의 경우에는 절연성 물질층을 형성하는 공정 후에, 희생 기판을 제거하고, 다음, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 하부 전극층(10)과 상기 공통 전극부(500)의 하부를 마운트 기판(100)의 배선들에 접속시키는 공정이 추가로 요구된다.In the former case, a wiring pattern layer 700 connecting the first, second and third

vertical LED chips

200, 300, and 400 and the common electrode unit 500 is formed on the supporting unit 800 Only the step of forming the insulating material layer 900 following the step of forming the insulating material layer 900 is required. In the latter case, the sacrificial substrate is removed after the step of forming the insulating material layer, A step of connecting the lower electrode layer 10 of the third

vertical LED chips

200, 300 and 400 and the lower portion of the common electrode unit 500 to the wirings of the mount substrate 100 is further required.

도 32 및 도 33을 참조하면, 실시예 C-2에 따른 마이크로 엘이디 모듈은(1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 배치된 하나 이상의 픽셀 유닛(2)을 포함한다. Referring to FIGS. 32 and 33, a micro-LED module 1000 according to the embodiment C-2 includes a mount substrate 100 having a rectangular or square shape, at least one pixel unit 100 arranged on the mount substrate 100, (2).

상기 픽셀 유닛(2)은 상기 마운트 기판(100) 상에 마운트된 청색광을 발하는 제1 수직형 엘이디 칩(200), 적색광을 발하는 제2 수직형 엘이디 칩(300) 및 녹색광을 발하는 제3 수직형 엘이디 칩(400)을 포함한다. 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 제3 엘이디 수직형 엘이디 칩(400) 사이의 순서는 바뀔 수 있음에 유의한다.The pixel unit 2 includes a first vertical LED chip 200 emitting blue light mounted on the mount substrate 100, a second vertical LED chip 300 emitting red light, and a third vertical LED chip 300 emitting green light. And an LED chip 400. Note that the order of the first vertical LED chip 200, the second vertical LED chip 300 and the third LED vertical LED chip 400 may be changed.

또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 제1 도전형 반도체층(20)과, 활성층(30)과, 제2 도전형 반도체층(40)을 포함한다. 추가적으로, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 제2 도전형 반도체층(40)의 상면에 상부 전극층(50)를 더 포함할 수 있다. Each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 includes a first conductivity type semiconductor layer 20, an active layer 30 ) And a second conductivity type semiconductor layer (40). In addition, each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 may be formed on the upper surface of the second conductive type semiconductor layer 40, And may further include an electrode layer 50.

또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 마운트 기판(100)의 배선들에 개별적으로 연결되는 하부 전극층(10)을 더 포함한다. 이때, 상기 하부 전극층(10)은 반사 전극인 것이 바람직하다.Each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 is connected to the wirings of the mount substrate 100, And an electrode layer (10). At this time, the lower electrode layer 10 is preferably a reflective electrode.

또한, 상기 마이크로 엘이디 모듈(1000)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 측면들을 덮도록 형성되고, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각의 상면을 노출시키는 오프닝을 갖는 절연성 지지부(800)과, 상기 절연성 지지부(800) 상에 형성되며 상기 오프닝 각각을 통해 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면과 공통적으로 연결되어 공통 전극부의 기능을 수행하는 배선패턴층(700)을 포함한다.The micro LED module 1000 is formed to cover the sides of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 An insulating supporting part 800 having an opening for exposing an upper surface of each of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400, The first vertical LED chip 300 and the third vertical LED chip 400 are formed on the insulating supporting portion 800 and are electrically connected to the upper surface of the first vertical LED chip 300, And a wiring pattern layer 700 that is connected to the common electrode portion and functions as a common electrode portion.

앞선 실시예의 지지부는 상부 전극을 상단에 구비한 수직형 엘이디 칩의 상단면보다 높게 형성되어 수직형 엘이디 칩의 상단, 즉, 상부 전극의 일부를 덮었지만, 본 실시에에서의 지지부(800)은 수직형 엘이디 칩의 상단면과 동일 높이로 형성된다.Although the support portion of the above embodiment is formed higher than the upper surface of the vertical type LED chip having the upper electrode at the upper end to cover a part of the upper end of the vertical type LED chip, that is, the upper electrode, And is formed to have the same height as the top surface of the LED chip.

상기 배선패턴층(700)과 직접 접촉하는 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 상기 제2 도전형 반도체층(40)의 표면이거나, 상기 제2 도전형 반도체층(40) 상에 형성된 투명전극층(50)의 표면이거나, 또는, 상기 제2 도전형 반도체층(40) 또는 상기 투명전극층(50)에 형성된 금속 전극(미도시됨)의 표면일 수 있다.The upper surface of the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400, which are in direct contact with the wiring pattern layer 700, Type semiconductor layer 40 or the surface of the transparent electrode layer 50 formed on the second conductivity type semiconductor layer 40 or the surface of the second conductivity type semiconductor layer 40 or the transparent electrode layer 50 (Not shown) formed on the substrate (not shown).

상기 절연성 지지부(800)은 이웃하는 수직형 엘이디 칩들 사이의 광 간섭을 막도록 블랙 매트릭스 재료와 같은 광 흡수성 재료로 형성되는 것이 바람직하다.The insulating support 800 is preferably formed of a light absorbing material such as a black matrix material to prevent light interference between neighboring vertical LED chips.

또한, 상기 절연성 지지부(800)은 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)이 상기 마운트 기판(100) 상에 마운트된 후 상기 마운트 기판(100) 상에 형성되어 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮을 수 있다.The insulating support part 800 may be formed on the mount substrate 100 such that the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 are mounted on the mount substrate 100 The first vertical LED chip 300 and the third vertical LED chip 400 may be formed on the mount substrate 100 to cover the sides of the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400.

대안적으로, 상기 절연성 지지부(800)은 상기 마운트 기판(110)이 아닌 희생 기판(미도시됨) 상에 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 하부면이 희생기판을 향하도록 부착한 후, 희생 기판 상에서 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮도록 형성된 것일 수 있다. 이 경우, 전술한 배선패턴층(700)을 절연성 지지부(800) 상에 형성하여 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 공통적으로 전기 연결한 후, 상기 희생 기판을 제거하고, 그 희생 기판이 제거된 면이 상기 마운트 기판(100)과 접하도록, 절연성 지지부(800)에 일체화된 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 마운트 기판(100)에 마운트될 수도 있다.Alternatively, the insulative support portion 800 may include a first vertical LED chip 200, a second vertical LED chip 300, and a third vertical LED chip 300 on a sacrificial substrate (not shown) After attaching the vertical LED chip 400 so that the lower surface faces the sacrificial substrate, the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 300, (Not shown). In this case, the wiring pattern layer 700 is formed on the insulating supporting portion 800 to form the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 The first and second

vertical LEDs

800 and 800 are integrally connected to the insulating substrate 800 so that the sacrificial substrate is removed and the surface on which the sacrificial substrate is removed comes into contact with the mount substrate 100. [ The second vertical type LED chip 300 and the third vertical type LED chip 400 may be mounted on the mount substrate 100.

상기 배선패턴층(700)은 상기 절연성 지지부(800)의 상면과 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 지나도록 형성되며, 이때, 상기 배선패턴층(700이 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 최소한으로 가릴 수 있도록 미세 폭을 갖는 선 형태로 형성된다. The wiring pattern layer 700 is formed on the upper surface of the insulating support portion 800 and the upper surface of the first vertical type LED chip 200 and the second vertical type LED chip 300, The wiring pattern layer 700 is formed on the upper surface of the first vertical type LED chip 300 and the second vertical type LED chip 300. In this case, In a line shape having a fine width so as to cover the minimum width.

상기 배선패턴층(700)은, 상기 절연성 지지부(800)의 상면에 지지되도록 형성된 채, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 제1 배선부(701)와, 상기 제1 배선부(701)와 연결되고 상기 절연성 지지부(800)의 측면을 따라 연장되어 상기 마운트 기판(100)에 연결, 접지되는 제2 배선부(702)를 일체로 포함한다. The wiring pattern layer 700 is formed to be supported on the upper surface of the insulating supporting portion 800 and is electrically connected to the first vertical type LED chip 200, the second vertical type LED chip 300, A first wiring portion 701 connected to the upper surface of the LED chip 400 and a second wiring portion 701 connected to the first wiring portion 701 and extending along a side surface of the insulating support portion 800, And a second wiring portion 702 to be grounded.

이때, 상기 배선패턴층(700)의 적어도 일부는 상기 절연성 지지부(800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면을 덮고 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 부분적으로 노출시키는 패턴홀을 포함하는 마스크 위로 금속을 증착하여 형성될 수 있다.At least a part of the wiring pattern layer 700 covers the upper surface of the insulating support portion 800 and the first, second and third

vertical LED chips

200, 300 and 400, , And a pattern hole that partially exposes the third vertical type LED chips (200, 300, 400).

본 실시예에서는, 상기 제1 배선부(701)가 하나의 픽셀 유닛 내 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이는 물론이고 이웃하는 픽셀 유닛의 수직형 엘이디 칩 사이도 연결하도록 형성된다. 따라서, 본 실시예에서는, 하나의 제2 배선부(702)가 여러 개의 픽셀 유닛에 포함된 수직형 엘이디 칩들에 공통적으로 연결될 수 있다. 대안적으로, 하나의 픽셀 유닛에 대하여 각각 하나씩의 제1 배선부(701)와 하나씩의 제2 배선부(702)가 제공될 수 있으며, 이 경우, 제2 배선부(702)는 상기 절연성 지지부(800)을 관통하도록 형성될 수 있다.In this embodiment, the first wiring portion 701 is formed between the first, second, and third

vertical LED chips

200, 300, and 400 in one pixel unit as well as between the vertical LEDs of neighboring pixel units And are formed to connect between the chips. Accordingly, in this embodiment, one second wiring portion 702 can be commonly connected to the vertical type LED chips included in the plurality of pixel units. Alternatively, the first wiring portion 701 and the second wiring portion 702 may be provided for one pixel unit, respectively. In this case, the second wiring portion 702 may be provided on the insulating support portion 702. In this case, (Not shown).

덧붙여, 본 실시예에 따른 마이크로 엘이디 모듈 (1000)은 상기 배선패턴층(700)을 보호하기 위해 상기 배선패턴층(700)을 덮는 절연성 물질층(900)을 더 포함할 수 있다. 상기 절연성 물질층(900)은 적어도 상기 배선패턴층(700)의 상면을 덮도록 형성된다. 상기 절연성 물질층(900)은, 광 불투과성을 갖는 경우에는, 도시된 바와 같이, 최소한의 면적으로 상기 배선패턴층(700)만을 가리도록 형성되지만, 광투과성을 갖는 경우에는, 상기 절연성 지지부(800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 모두 덮도록 형성될 수도 있다.In addition, the micro-LED module 1000 according to the present embodiment may further include an insulating material layer 900 covering the wiring pattern layer 700 to protect the wiring pattern layer 700. The insulating material layer 900 is formed to cover at least the upper surface of the wiring pattern layer 700. As shown in the figure, the insulating material layer 900 is formed so as to cover only the wiring pattern layer 700 with a minimum area in the case of having a light-impermeable property. However, if the insulating material layer 900 has light permeability, 800, and the first, second, and third

vertical LED chips

200, 300, and 400.

앞에서 간략하게 언급한 바와 같이, 상기 절연성 지지부(800)을 형성하는 공정 및 그에 뒤 이은 배선패턴층(700)을 형성하는 공정은 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)이 마운트 기판(100)에 마운트된 상태로 수행될 수도 있고, 대안적으로, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)이 마운트 기판(100)이 아닌 희생기판(미도시됨)에 마운트된 상태로 수행될 수도 있다.The process of forming the insulating support portion 800 and the subsequent process of forming the wiring pattern layer 700 may be performed by using the first, second, and third

vertical LED chips

200 and 300 400 and 400 may be mounted on the mount substrate 100. Alternatively, the first, second and third

vertical LED chips

200, 300 and 400 may be mounted on the mount substrate 100. Alternatively, Or may be performed while being mounted on a sacrificial substrate (not shown).

전자의 경우에는, 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 중 하나와 상기 마운트 기판(100) 사이를 연결하는 배선패턴층(700)을 절연성 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층(900)을 형성하는 공정만이 필요하지만, 후자의 경우에는 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 중 하나와 희생 기판 사이를 연결하는 배선패턴층(700)을 절연성 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층을 형성하는 공정 후에, 희생 기판을 제거하고, 다음, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 하부 전극과 상기 배선 패턴층(700)의 제2 배선부(702) 하단을 마운트 기판(100)의 배선들에 접속시키는 공정이 추가로 요구된다.In the case of the former, one of the first, second and third vertical

type LED chips

200, 300 and 400 and one of the first, second and third vertical

type LED chips

200, 300 and 400, Only the step of forming the wiring pattern layer 700 connecting between the mount substrates 100 on the insulating supporting portion 800 and the subsequent step of forming the insulating material layer 900 are required. The first and second

vertical LED chips

200, 300, and 400 are connected to each other through the first, second, and third

vertical LED chips

200, 300, and 400 and between the first, The sacrificial substrate is removed after the step of forming the wiring pattern layer 700 on the insulating supporting portion 800 and the step of forming the insulating material layer thereafter and then the first, The step of connecting the lower electrode of the LED chips 200, 300 and 400 and the lower end of the second wiring portion 702 of the wiring pattern layer 700 to the wirings of the mount substrate 100 is further required It is.

도 34 및 도 35는 실시예 C-3에 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.Figs. 34 and 35 are views for explaining the micro-LED module according to the embodiment C-3. Fig.

도 34 및 도35를 참조하면, 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)은 쉴드부(60)를 일체로 포함한다. 상기 쉴드부(60)는 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 제1도전형 반도체층(20), 활성층(30) 및 제2 도전형 반도체층(40)의 측면을 덮도록 형성된다. 상기 쉴드부(60)는 광을 반사 또는 흡수하는 재료로 형성될 수 있으며, 가장 바람직하게는, DBR(Distributed Bragg Reflector) 또는 금속 반사부와 같은 반사부로 형성된다. 앞에서 설명한 제1 실시예의 쉴드부(60) 구성 또한 본 실시예와 같을 수 있음에 유의한다.Referring to FIGS. 34 and 35, the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 integrally include a shield portion 60. The shield portion 60 includes a first conductive type semiconductor layer 20 of the first vertical type LED chip 200, a second vertical type LED chip 300 and a third vertical type LED chip 400, an active layer 30 And the side surfaces of the second conductivity type semiconductor layer 40 are formed. The shield portion 60 may be formed of a material that reflects or absorbs light, and is most preferably formed of a reflector such as a DBR (Distributed Bragg Reflector) or a metal reflector. Note that the configuration of the shield portion 60 of the first embodiment described above may also be the same as this embodiment.

본 실시예에서와 같이, 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)이 쉴드부(60)를 구비하여 광 간섭이 없는 경우에는, 앞선 제2 실시예와 달리, 절연성 지지부(800)을 투광성 재료로 형성할 수 있고, 이 경우, 절연성 지지부(800)이 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 덮도록 형성되되, 상기 1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면 일부만을 노출시키는 오프닝이 형성되고, 배선패턴층(700)은 상기 1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면과 연결되는 돌기형 접속부(703)를 포함한다. When the first vertical type LED chip 200, the second vertical type LED chip 300 and the third vertical type LED chip 400 are provided with the shield portion 60 and there is no optical interference The insulating supporting portion 800 can be formed of a transparent material such as the first vertical type LED chip 200 and the second vertical type LED chip 800. In this case, 300, and the third vertical LED chip 400. The first vertical LED chip 300, the second vertical LED chip 300, and the third vertical LED chip 400 are formed to cover the upper surface of the first vertical LED chip 300 and the third vertical LED chip 400, And the wiring pattern layer 700 is connected to the upper surface of the first vertical LED chip 300 and the third vertical LED chip 400, And a protruding connection portion 703.

도 36은 실시예 C-4에 따른 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.36 is a view for explaining a micro-LED module according to the embodiment C-4.

도 36을 참조하면, 각각이 쉴드부(60)를 측면에 구비하는 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 외곽 프로파일을 따라 절연성 지지부(800), 배선패턴층(700) 및 절연성 물질층(900)이 스탭커버 공정에 의해 차례로 형성된다. 절연성 지지부(800) 및 절연성 물질층(900)은 투광성을 갖는 절연성 재료, 바람직하게는, SiO₂를 증착하여 형성된 패시베이션층일 수 있다. 가장 먼저 절연성 지지부(800)이 형성되며, 절연성 지지부(800)에는 상기 제1, 제2 및 제 3 수직형 엘이디 칩(200, 300, 400)의 상면을 노출시키는 오프닝이 형성된다. 오프닝이 형성된 절연성 지지부(800)의 표면을 따라 금속이 증착되어, 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 상면 또는 그 상면 상의 전극에 접속되는 배선패턴층(700)이 형성된다. 상기 배선패턴층(700)은 앞선 실시예와 마찬가지로 상기 절연성 지지부(800)의 상면을 따라 이어져 상기 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 상면에 공통적으로 연결되는 제1 배선부(701)와, 상기 제1 배선부(701)과 연결된 채 상기 절연성 지지부(800)의 측면을 따라 연장되어 마운트 기판(100)에 접속되는 제2 배선부(702)를 포함한다. 또한, 상기 배선패턴층(700)을 덮도록 절연성 물질층(900)이 더 형성된다. 이웃하는 수직형 엘이디 칩(200과 300 사이 또는 300과 400)는 이웃하는 쉴드부(60) 사이가 맞대어져 있을 수 있으며, 이 경우, 쉴드부(60)도 지지부의 기능 일부를 하게 된다.Referring to FIG. 36, each of the first, second and third vertical

type LED chips

200, 300, and 400 having the shield portion 60 on the side surface thereof is electrically connected to the insulating support portion 800, A layer 700 and an insulating material layer 900 are sequentially formed by a step cover process. The insulating support 800 and the insulating material layer 900 may be a light-transmitting insulating material, preferably a passivation layer formed by depositing SiO ₂ . The opening for exposing the upper surfaces of the first, second, and third

vertical LED chips

200, 300, and 400 is formed in the insulating supporting portion 800. A metal is deposited along the surface of the insulating support portion 800 where the opening is formed to form a wiring pattern layer (not shown) connected to the upper surface of the first, second, and third

vertical LED chips

200, 300, 700 are formed. The wiring pattern layer 700 extends along the upper surface of the insulating support portion 800 and is connected to the upper surfaces of the first, second and third

vertical LED chips

200, 300, and 400 in a similar manner as in the previous embodiment. And a second wiring portion 702 extending along the side surface of the insulating support portion 800 and connected to the mount substrate 100 while being connected to the first wiring portion 701 do. Further, an insulating material layer 900 is further formed to cover the wiring pattern layer 700. The neighboring

vertical LED chips

200 and 300 or 300 and 400 may be in contact with each other between neighboring shield portions 60. In this case, the shield portion 60 also functions as a part of the support portion.

[실시예 D][Example D]

도 37은, 실시예 D에 따른 디스플레이 패널을 설명하기 위한 단면도로서, 도시의 편의를 위해 버티컬 엘이디 칩들과 공통 전극이 일렬로 나란한 상태가 되도록 도시한 도면이다. FIG. 37 is a cross-sectional view for explaining a display panel according to Embodiment D, in which the vertical LED chips and the common electrode are arranged in a line in order for convenience of illustration.

도 37을 참조하면, 엘이디 디스플레이 패널은, 복수개의 엘이디 픽셀 유닛(2)들과, 상기 엘이디 픽셀 유닛(2)들이 배치되는 마운트 기판(100)을 포함한다. 상기 마운트 기판(100)은 직사각형 또는 정사각형의 형태로 형성되고, 상기 복수개의 엘이디 픽셀 유닛(2)들은 상기 마운트 기판(100) 상에 행렬 배열로 배열된다.37, the LED display panel includes a plurality of LED pixel units 2 and a mount substrate 100 on which the LED pixel units 2 are arranged. The mount substrate 100 is formed in a rectangular or square shape, and the plurality of LED pixel units 2 are arranged in a matrix array on the mount substrate 100.

상기 복수개의 엘이디 픽셀 유닛(2)들 각각은, 전류 인가에 의해 적색광을 발하는 제1 버티컬 엘이디 칩(200), 전류 인가에 의해 녹색광을 발하는 제2 버티컬 엘이디 칩(300) 및 전류 인가에 의해 청색광을 발하는 제3 버티컬 엘이디 칩(400)을 포함한다. 또한, 상기 복수개의 엘이디 픽셀 유닛(2)들 각각은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극들에 공통적으로 연결되는 공통 전극(600)을 포함한다.Each of the plurality of LED pixel units 2 includes a first vertical LED chip 200 that emits red light by applying a current, a second vertical LED chip 300 that emits green light by applying a current, and a second vertical LED chip 300 that emits blue light And a third vertical LED chip 400 which emits light. In addition, each of the plurality of LED pixel units 2 is commonly connected to the upper electrodes of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 And a common electrode 600 connected thereto.

또한, 상기 복수개의 엘이디 픽셀 유닛(2)들 각각은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들에 각각 개별적으로 연결되는 제1 접속부(510), 제2 접속부(520) 및 제3 접속부(530)와, 상기 공통 전극(600)의 하부에 연결되는 제4 접속부(540)를 포함한다.Each of the plurality of LED pixel units 2 is connected to the lower electrodes of the first vertical LED chip 300, the second vertical LED chip 300 and the third vertical LED chip 400, A second connection part 520 and a third connection part 530 connected to the common electrode 600 and a fourth connection part 540 connected to the lower part of the common electrode 600.

도 37에서 구체적인 도시를 생략하였지만, 상부 전극의 위치는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 상단으로 정해지고, 하부 전극의 위치는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 하단에 구비되어 있다. 그리고, 상기 상부 전극과 상기 하부전극은 다른 전기적 극성을 갖는다.37, the position of the upper electrode is defined as the upper end of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, and the position of the lower electrode Is provided at the lower ends of the first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400. The upper electrode and the lower electrode have different electrical polarities.

한편, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)이 지지되는 지지 기판(501)에 형성된다. The first connection unit 510, the second connection unit 520, the third connection unit 530 and the fourth connection unit 540 are connected to the first vertical LED chip 200, (300), the third vertical LED chip (400), and the common electrode (600).

상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는 상기 지지 기판(501)을 관통하는 제1 비아 홀, 상기 제2 비아 홀, 제3 비아 홀 및 상기 제4 비아 홀에 각각 형성되는 제1 비아(512), 제2 비아(522), 제3 비아(532) 및 제4 비아(542)를 각각 포함한다. 이때, 상기 지지 기판(501)은 유리 또는 실리콘 기판과 같은 전기 절연성 기판이며, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532), 및 상기 제4 비아(542)는 상기 제1 비아 홀, 상기 제2 비아홀, 상기 제3 비아 홀 및 상기 제4 비아 홀의 내부면에 증착된 금속 재료, 바람직하게는, Au에 의해 형성될 수 있다. 상기 금속 재료의 증착량 제어를 통해 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)는 내부에 중공(V)을 갖도록 형성되며, 이 중공(V)는 이하 설명되는 솔더 일부의 유입을 허용하여 더욱 더 안정적인 본딩을 가능하게 한다.The first connection part 510, the second connection part 520, the third connection part 530 and the fourth connection part 540 may include a first via hole passing through the support substrate 501, A second via 522, a third via 532, and a fourth via 542, which are formed in the first, second, third, and fourth via holes, respectively. The support substrate 501 is an electrically insulating substrate such as a glass or a silicon substrate and the first via 512, the second via 522, the third via 532, 542 may be formed of a metal material, preferably Au, deposited on the inner surfaces of the first via hole, the second via hole, the third via hole, and the fourth via hole. The first via 512, the second via 522, the third via 532, and the fourth via 542 are formed to have a hollow V by controlling the deposition amount of the metal material. And this hollow (V) permits the inflow of a part of the solder, which will be described below, to enable more stable bonding.

또한. 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 상부와 각각 접촉하도록, 상기 지지 기판(501) 상에 분리되어 형성되는 제1 전극막(513), 제2 전극막(523), 제3 전극막(533) 및 제4 전극막(543)을 더 포함한다.Also. The first connection part 510, the second connection part 520, the third connection part 530 and the fourth connection part 540 are formed on the first via 512, the second via 522, A first electrode film 513, a second electrode film 523, and a second electrode film 543 formed separately on the support substrate 501 so as to be in contact with the third vias 532 and the upper portion of the fourth vias 542, respectively. A three-electrode film 533 and a fourth electrode film 543.

한편, 상기 엘이디 픽셀 유닛(2)은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지층(800)을 더 포함한다. 상기 지지층(800)에 의해 지지된 패턴 배선층(700)에 의해 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극들과 상기 공통 전극(600)의 상부면이 연결된다.Meanwhile, the LED pixel unit 2 is connected to the side surfaces of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600, And a support layer 800 formed to be in contact with and electrically insulative. The upper vertical electrodes of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are electrically connected to each other by the pattern interconnection layer 700 supported by the supporting layer 800, And the upper surface of the common electrode 600 is connected.

상기 지지층(800)은 상기 패턴 배선층(700)을 지지하는 플랫한 상부면과, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디(300) 칩 사이, 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이, 상기 제1 또는 제3 버티컬 엘이디 칩(200 또는 400)과 상기 공통 전극(600) 사이에 오목부(810)를 포함하는 하부면을 포함한다.The support layer 800 may be formed on a flat upper surface that supports the pattern interconnection layer 700 and between the first vertical LED chip 200 and the second vertical LED chip 300 and between the second vertical LED chip 300 And a lower surface including a recess 810 between the first vertical LED chip 400 and the third vertical LED chip 400 or between the first or third

vertical LED chip

200 or 400 and the common electrode 600.

이때, 상기 지지층(800)은, 상기 마운트 기판 상에 배치되기 전에, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체로 패키지화된 것이다. 이때, 상기 지지층(800)은 광 흡수 또는 광 반사성 물질이 포함된 수지 재료로 형성된다. 상기 지지층(800)의 저면이 오목한 면들을 포함하는 것과 달리 상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 상기 공통 전극(600)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하다. 또한, 상기 지지 기판(501)과 지지층(800) 사이에는 지기 기판(501)에 대한 신뢰성 있는 결합과 버티컬 엘이디칩들을 보호하기 위해 위해 수지 재료를 채워 형성한 언더필층(1100)이 형성된다. The supporting layer 800 may be formed on the mounting substrate such that the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, And is packaged integrally with the electrode 600. At this time, the supporting layer 800 is formed of a resin material containing a light absorbing or light reflecting material. The upper surface of the support layer 800 may be formed on the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 300 400 and the upper surface of the common electrode 600 are flat. An underfill layer 1100 is formed between the supporting substrate 501 and the supporting layer 800 by filling the resin layer with a reliable material to protect the supporting substrate 501 and the vertical LED chip.

한편, 상기 제1 전극막(513)과 상기 제1 버티컬 엘이디 칩(200)의 하부 전극 사이, 상기 제2 전극막(523)과 상기 제2 버티컬 엘이디 칩(300)의 하부 전극 사이, 상기 제3 전극막(533)과 상기 제3 버티컬 엘이디 칩(400)의 하부 전극 사이, 및 상기 공통 전극(600)의 하부와 상기 제4 전극막(543)의 사이 각각은 범프볼(bump ball; 180)들에 의해 연결된다. 이때, 상기 범프볼(180)들은 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 또는 상기 제4 비아(542)의 주변을 따라 형성된다. 다시 말해, 복수개의 범프볼(180)들, 더 바람직하게는, 3개 이상의 범프볼(180)들이 하나의 비아(512, 522 또는 532)의 중심에 대하여 일정한 거리를 유지한 채 일정한 간격으로 형성되는 것이 바람직하다.The first electrode film 513 and the lower electrode of the first vertical LED chip 200 are disposed between the second electrode film 523 and the lower electrode of the second vertical LED chip 300, The bump ball 180 is formed between the third electrode film 533 and the lower electrode of the third vertical LED chip 400 and between the lower portion of the common electrode 600 and the fourth electrode film 543, Lt; / RTI > At this time, the bump balls 180 are formed along the periphery of the first via 512, the second via 522, the third via 532, or the fourth via 542. In other words, the plurality of bump balls 180, more preferably, three or more bump balls 180 are formed at regular intervals with a constant distance from the center of one via 512, 522, or 532 .

상기 제1 전극막(512), 상기 제2 전극막(522), 상기 제3 전극막(532) 및 상기 제4 전극막(542)은 전극 분리선(L)들에 의해 한정되며, 상기 전극 분리선(L)들은 상기 지지 기판(501)에 적층된 금속층이 식각되어 형성된다. 상기 금속층은 접착제, 더 구체적으로는 UV 경화성 접착제(502)에 의해 상기 지지 기판(501)에 접합된 구리 포일(foil)일 수 있다. The first electrode film 512, the second electrode film 522, the third electrode film 532 and the fourth electrode film 542 are defined by electrode separation lines L, (L) are formed by etching the metal layer stacked on the support substrate 501. The metal layer may be a copper foil bonded to the support substrate 501 by an adhesive, more specifically a UV curable adhesive 502.

본 실시예에 따르면, 유리 또는 실리콘 기판과 같은 지지 기판(501)과 구리 포일을 UV 경화성 접착층(502)에 의해 접합한 후, 구리 포일을 식각하여 상기 제1 전극막(512), 상기 제2 전극막(522), 상기 제3 전극막(532) 및 상기 제4 전극막(542)을 형성한 후, 지지 기판(501)과 구리 포일을 접합한 접합체에 제1, 제2 및 제3 비아홀을 형성하고, 그 제1, 제2, 제3 및 제4 비아홀에 Au를 증착함으로써, 상기 제1, 제2, 제3 및 제4 전극막(512, 522, 532 및 542)과 각각 접해 있는 제1, 제2, 제3 및 제4 비아(512, 512, 532, 542)를 형성할 수 있다.According to this embodiment, after the support foil 501 such as a glass or a silicon substrate and the copper foil are bonded by the UV curable adhesive layer 502, the copper foil is etched to form the first electrode film 512, After the electrode film 522, the third electrode film 532 and the fourth electrode film 542 are formed, the first, second, and third via holes 541 and 542 are formed in the junction body in which the support substrate 501 and the copper foil are joined. Second, third and

fourth electrode films

512, 522, 532 and 542 are formed by depositing Au on the first, second, third and fourth via holes, respectively. First, second, third and

fourth vias

512, 512, 532, and 542 may be formed.

도 37에서는 버티컬 엘이디 칩들(200, 300, 400)과 공통 전극(600)이 하나의 단면을 따라 일렬로 배열된 것처럼 도시되고 패턴 배선층(500)이 그 일렬을 따라 직선 형태인 것으로 도시되어 있지만, 이는 도시의 편의를 위한 것이며, 가장 바람직하게는, 3개의 버티컬 엘이디 칩들(200, 300, 400)과 하나의 공통 전극(600)이 사각형으로 배열될 수 있다(도 38 참조). 패턴 배선층(700)에 의해 버티컬 엘이디 칩들(200, 300, 400)이 가려지는 영역이 최소로 될 수 있도록, 패턴 배선층(700)은 매우 작은 선폭을 갖는 선형으로 형성되는 것이 바람직하다.Although the

vertical LED chips

200, 300, and 400 and the common electrode 600 are shown as being arranged in a line along one cross section and the pattern wiring layer 500 is shown as being linear along one row, Most preferably, three

vertical LED chips

200, 300, and 400 and one common electrode 600 may be arranged in a rectangular shape (see FIG. 38). The pattern wiring layer 700 is preferably formed in a linear shape having a very small line width so that the region where the

vertical LED chips

200, 300 and 400 are covered by the pattern wiring layer 700 can be minimized.

한편, 위와 같은 구조를 갖는 복수개의 엘이디 픽셀 유닛(2)들이 마운트 기판(100) 상에 실장된다. On the other hand, a plurality of LED pixel units 2 having the above structure are mounted on the mount substrate 100.

한편, 상기 마운트 기판(100)은 제1 배선부(110), 제2 배선부(120), 제3 배선부(130) 및 제4 배선부(140)를 포함한다. 그리고, 상기 제1 배선부(110), 상기 제2 배선부(120), 상기 제3 배선부(130) 및 상기 제4 배선부(140)는, 상기 제1 버티컬 에이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)을 개별 구동시키는 전원 입/출력단들이 형성되도록, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540) 각각에 개별 연결된다. 앞에서 언급한 바와 같이, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)은 제1 비아(512), 제2 비아(522), 제3 비아(532) 및 제4 비아(542)를 포함한다. 그리고, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 하단은 지지 기판(501)의 저면에서 노출된 채 마운트 기판(100)의 상면과 마주한다.The mount substrate 100 includes a first wiring portion 110, a second wiring portion 120, a third wiring portion 130, and a fourth wiring portion 140. The first wiring part 110, the second wiring part 120, the third wiring part 130 and the fourth wiring part 140 are formed on the first vertical ad chip 200, Output terminals for driving the second vertical LED chip 300 and the third vertical LED chip 400 are formed in the first connection part 510 and the second connection part 520. The first connection part 510, (530) and the fourth connection part (540). The first connection part 510, the second connection part 520, the third connection part 530 and the fourth connection part 540 are electrically connected to the first via 512, the second via 522, A third via 532, and a fourth via 542. The third via 532 and the fourth via 542 are shown in FIG. The lower ends of the first vias 512, the second vias 522, the third vias 532 and the fourth vias 542 are exposed from the bottom surface of the supporting substrate 501, 100).

한편, 솔더(190)들이 상기 제1 배선부(110)의 상단과 상기 제1 비아(512)의 사이, 상기 제2 배선부(120)의 상단과 상기 제2 비아(522)의 사이, 상기 제3 배선부(130)의 상단과 상기 제3 비아(532)의 사이, 상기 제4 배선부(140)의 상단과 상기 제4 비아(542)의 사이를 연결한다. 이때, 상기 솔더(190)들 각각은 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 중공(V) 각각에 부분적으로 유입될 수 있다. 솔더(190)들이 상기 비아들(512, 522, 532, 542)의 중공(V)에 유입된 후 굳어져 엘이디 픽셀 유닛(2)들을 고정하므로, 보다 더 신뢰성 있는 결합이 가능하다.The solder 190 may be formed between the upper end of the first wiring part 110 and the first via 512, between the upper end of the second wiring part 120 and the second via 522, The upper ends of the third wiring parts 130 and the third vias 532 and the upper ends of the fourth wiring parts 140 and the fourth vias 542 are connected. At this time, each of the solders 190 is partially formed in the hollow (V) of the first via 512, the second via 522, the third via 532, and the fourth via 542 Can be introduced. More reliable bonding is possible since the solders 190 are hardened after fixing them in the hollow V of the

vias

512, 522, 532 and 542 to fix the LED pixel units 2.

앞에서 언급한 바와 같이, 상기 엘이디 픽셀 유닛(2)은 복수개이다. 상기 제1 배선부(110)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제1 접속부(510)들에 공통적으로 연결되고, 상기 제2 배선부(120)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제2 접속부(520)들에 공통적으로 연결되고, 상기 제3 배선부(130)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제3 접속부(530)들에 공통적으로 연결되고, 상기 제4 배선부(140)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제4 접속부(540)들에 공통적으로 연결된다. As mentioned above, the number of the LED pixel units 2 is plural. The first wiring part 110 is commonly connected to the first connection parts 510 of the plurality of LED pixel units 2 and the second wiring part 120 is connected to the plurality of LED pixel units 2, The third wiring part 130 is commonly connected to the third connection parts 530 of the plurality of LED pixel units 2 and the fourth wiring part 130 is commonly connected to the second connection parts 520 of the plurality of LED pixel units 2, (140) is commonly connected to fourth connections (540) of the plurality of LED pixel units (2).

여기에서, 상기 제1 배선부(110)는, 제1 절연층(101) 상에 형성된 제1 배선 패턴(111)과, 하단에서 상기 제1 배선 패턴(111)과 연결되고 상단에서 솔더(190)에 의해 제1 비아(512)와 연결되는 제1 배선 비아(112)를 포함한다. 또한, 상기 제2 배선부(120)는, 제2 절연층(102) 상에 형성된 제2 배선 패턴(121)과, 하단에서 상기 제2 배선 패턴(121)과 연결되고 상단에서 솔더(190)에 의해 상기 제2 비아(522)와 연결되는 제2 배선 비아(122)를 포함한다. 상기 제3 배선부(130)는, 제2 절연층(102) 저면에 형성된 제3 배선 패턴(131)과, 하단에서 상기 제3 배선 패턴(131)과 연결되고 상단에서 솔더(190)에 의해 제3 비아(532)와 연결되는 제3 배선 비아(132)를 포함한다. 상기 제4 배선부(140)은 제4 배선 패턴(141)과, 하단에서 상기 제4 배선 패턴(141)과 연결되고 상단에서 솔더(190)에 의해 제4 비아(542)와 연결되는 제4 배선 비아(142)를 포함한다. The first wiring part 110 includes a first wiring pattern 111 formed on the first insulating layer 101 and a second wiring pattern 111 connected to the first wiring pattern 111 on the lower side and solder 190 And a first wiring via 112 connected to the first via 512 by a second wiring via 512. The second wiring part 120 is connected to the second wiring pattern 121 formed on the second insulating layer 102 and the second wiring pattern 121 on the lower end and the solder 190 on the upper part. And a second wiring via 122 connected to the second via 522 by a second via hole 522. The third wiring part 130 is connected to the third wiring pattern 131 formed at the bottom of the second insulating layer 102 and the third wiring pattern 131 at the bottom, And a third wiring via 132 connected to the third via 532. The fourth wiring part 140 includes a fourth wiring pattern 141 and a fourth wiring pattern 141 connected to the fourth wiring pattern 141 at the lower end and connected to the fourth via 542 by a solder 190 at the upper end. Wiring vias 142 are formed.

도 37은, 엘이디 픽셀 유닛(2) 내 버티컬 엘이디 칩(200, 300, 400)들과 엘이디 픽셀 유닛(2) 내 접속부들(510, 520, 530, 540) 사이의 연결 관계와, 엘이디 픽셀 유닛(2) 내 접속부들(510, 520, 530, 540)과 마운트 기판(100)의 배선부들(110, 120, 130, 140) 사이의 연결 관계를 모두 보이도록 하기 위해, 실제로는 하나의 단면으로 표시될 수 없는 부분들을 하나의 단면으로 표시한 도면임에 유의한다.37 is a diagram showing a connection relationship between the

vertical LED chips

200, 300 and 400 in the LED pixel unit 2 and the

connections

510, 520, 530 and 540 in the LED pixel unit 2, In order to show all the connection relationships between the

connection portions

510, 520, 530 and 540 of the mount substrate 2 and the

wiring portions

110, 120, 130 and 140 of the mount substrate 100, It should be noted that the drawings show portions that can not be displayed in one cross section.

도 38, 도 39, 도 40 및 도 41를 보면, 엘이디 디스플레이 패널 평면 및 엘이디 픽셀 유닛 평면의 여러 다양한 실시예(D-1, D-2, D-3)를 볼 수 있다. 이때, 도 38, 도 39, 도 40 및 도 41은, 설명하고자 하는 여러 구성들 및 연결관계들을 한 단면에서 모두 보여주기 위해 쓰인 도 37과 일치되지 않는 부분이 있음에 유의해야 할 것이다. 38, 39, 40 and 41, various different embodiments (D-1, D-2, D-3) of the LED display panel plane and the LED pixel unit plane can be seen. It should be noted that FIGS. 38, 39, 40, and 41 do not coincide with FIG. 37, which is used to show all the various configurations and connection relationships to be described in one section.

도 38를 참조하면, 엘이디 디스플레이 패널(1000)에 있어서, 마운트 기판(100)의 형상(즉, 평면 형상)이 정사각형 또는 직사각형으로 되어 있고, 다수의 엘이디 픽셀 유닛(2)들은 상기 마운트 기판(100) 상에 행렬 배열로 배열됨을 알 수 있다.38, in the LED display panel 1000, the shape (i.e., the planar shape) of the mount substrate 100 is a square or a rectangle, and a plurality of LED pixel units 2 are formed on the mount substrate 100 ) Arranged in a matrix array.

도 39을 참조하면, 각 엘이디 픽셀 유닛(2) 내에서, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)은 지지 기판(501) 상에 사각형으로 배열되며, 상기 지지 기판(501)은, 제1 버티컬 엘이디 칩(200)의 하부전극, 제2 버티컬 엘이디 칩(300)의 하부전극 및 제3 버티컬 엘이디 칩(400)의 하부전극 및 공통 전극(600)의 하부면에 전기적으로 연결되는 제1 접속부(510; 도 37 참조), 제2 접속부(520; 도 37 참조) 및 제3 접속부(530; 도 37 참조)와, 상기 공통 전극(600)의 하부에 연결되는 제4 접속부(540; 도 37 참조)가 형성된 것이다. 이때, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들은 제1 내지 제3 접속부(510, 520, 530; 도 37 참조)를 통해 마운트 기판(100)에 개별 구동 가능하게 연결되고, 상기 공통 전극(600)의 하부는 제4 접속부(540; 도 37 참조)를 통해 마운트 기판(100; 도 37 참조)에 접지될 수 있다.39, the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, and the common electrode 600 are supported in the respective LED pixel units 2, The supporting substrate 501 is connected to the lower electrode of the first vertical LED chip 200, the lower electrode of the second vertical LED chip 300, and the third vertical LED chip 400 37), the second connection part 520 (see FIG. 37) and the third connection part 530 (see FIG. 37), which are electrically connected to the lower surface of the common electrode 600 and the lower surface of the common electrode 600, And a fourth connection unit 540 (refer to FIG. 37) connected to a lower portion of the common electrode 600. [ At this time, the lower electrodes of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 are connected to the first through

third connection parts

510, 520, 530 And the lower portion of the common electrode 600 is grounded to the mount substrate 100 (see FIG. 37) through a fourth connecting portion 540 (see FIG. 37) .

이때, 상기 마운트 기판은 도 37에 도시된 구조의 기판이거나 또는 다른 구조를 갖는 TFT(Thin Film Transistor) 기판 또는 PCB(Printed Circuit Board)일 수 있다.At this time, the mount substrate may be a substrate having the structure shown in FIG. 37 or a TFT (Thin Film Transistor) substrate or a PCB (Printed Circuit Board) having another structure.

상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600) 각각의 상면 폭은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기를 갖는다.The top surface width of each of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600 is 100 μm or less, and most preferably 30 μm to 70 μm .

또한, 상기 엘이디 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)의 상부, 제2 버티컬 엘이디 칩(300)의 상부 및 제3 버티컬 엘이디 칩(400)의 상부와 상기 공통 전극(600)의 상부를 전기적으로 연결하는 패턴 배선층(700)을 포함한다. 또한, 상기 엘이디 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성된 채 상기 패턴 배선층(700)을 지지하는 지지층(800)을 포함한다.Each of the LED pixel units 2 is connected to the upper part of the first vertical LED chip 200, the upper part of the second vertical LED chip 300 and the upper part of the third vertical LED chip 400, And a pattern wiring layer 700 for electrically connecting the upper portion of the pattern wiring layer 700. [ Each of the LED pixel units 2 is connected to the side surfaces of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600, And a support layer 800 for supporting the pattern wiring layer 700.

상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은, 적색 엘이디 칩(200), 녹색 엘이디 칩(300) 및 청색 엘이디 칩(400)으로서, 정육면체 또는 직육면체 형태를 갖는다. 또한, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은 제1 도전형 반도체층 및 제2 도전형 반도체층과 이들 사이에 개재된 활성층을 포함한다. 그리고, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과 상기 공통 전극(600)은 대략 정사각형 배열된다.Each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 includes a red LED chip 200, a green LED chip 300 and a blue LED chip 400 ), And has a cube shape or a rectangular parallelepiped shape. Each of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 includes a first conductive type semiconductor layer and a second conductive type semiconductor layer, Lt; / RTI > The first vertical LED chip 200, the second vertical LED chip 300, and the third vertical LED chip 400 and the common electrode 600 are arranged in a substantially square shape.

상기 지지층(800)은, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 그리고 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체화되도록, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 절연성 수지재료에 의해 형성된다. 상기 지지층(800)은, 전술한 패턴 배선층(700)을 아래에서 지지하는 역할을 하여, 패턴 배선층(700)의 형성을 가능하게 한다. 또한, 상기 지지층(800)은 패턴 배선층(700)을 지지하는 역할 외에도, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)을 고정, 유지하는 역할을 할 수 있으며, 더 나아가, 상기 지지층(800)은, 광을 흡수하는 블랙 컬러 등의 광 흡수성 재료 또는 광을 반사하는 광 반사성 재료에 의해 형성될 때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)으로부터 발생한 광들이 원치 않게 간섭되는 것을 막는 역할을 하고, 더 나아가, 외부에서 유입된 광을 반사시키지 않고 흡수하는 역할을 할 수 있다.The support layer 800 is formed to be in contact with the side surfaces of the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400 and the common electrode 600, Silicon, an epoxy molding compound (EMC), a polyimide film, or the like so as to be integrated with the first vertical LED chip 200, the second vertical LED chip 300, the third vertical LED chip 400, And the like. The support layer 800 serves to support the above-described pattern wiring layer 700 from below and enables the formation of the pattern wiring layer 700. In addition to supporting the pattern wiring layer 700, the support layer 800 may include a first vertical LED chip 200, a second vertical LED chip 300, a third vertical LED chip 400, and a common electrode 600 When the support layer 800 is formed of a light absorbing material such as black color absorbing light or a light reflecting material that reflects light, the first vertical And prevents the light generated from the LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400 from being undesirably interfered with. Further, It can play a role of absorption.

본 실시예에서, 상기 패턴 배선층(700)은 대략 "ㄷ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제1 직선 패턴부(701)와, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 직선 패턴부(701)의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제2 직선 패턴부(702)와, 상기 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 직선 패턴부(702)의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 직선 패턴부(703)으로 이루어진다.The pattern interconnect layer 700 is formed in a substantially C shape so that the first interconnecting region 201 of the first vertical LED chip 200 and the second interconnecting region 200 of the second vertical LED chip 300 are connected to each other, A first linear pattern unit 701 connected to the first linear pattern unit 701 and connected to an end of the first linear pattern unit 701 in a second connection area 301 of the second vertical LED chip 300, A second linear pattern portion 702 connecting the second connection region 301 and the third connection region 401 of the third vertical LED chip 400 and a second linear pattern portion 702 connecting the third vertical LED chip 400, The third linear region 702 is connected to the end of the second linear pattern unit 702 in the third connection region 401 and connects the third connection region 401 and the fourth connection region 601 of the common electrode 600, And a linear pattern portion 703.

한편, 상기 지지층(800)은, 상기 제1 버티컬 엘이디 칩(200)의 측면과, 상기 제2 버티컬 엘이디 칩(300)의 측면, 상기 제3 버티컬 엘이디 칩(400)의 측면을 모두 덮도록 형성되되, 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하고, 저면은 이웃한 버티컬 엘이디 칩들 사이의 또는 공통 전극과 그와 이웃하는 버티컬 엘이디 칩 사이가 오목한 면으로 형성된다.The supporting layer 800 may be formed to cover both the side surfaces of the first vertical LED chip 200 and the third vertical LED chip 300, And the upper surface is preferably a flat surface which is coplanar with the upper surfaces of the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED chip 400, A concave surface is formed between one vertical LED chip or between a common electrode and an adjacent vertical LED chip.

도 40는 D-2 실시예를 보여주며, 도 40를 참조하면, 패턴 배선층(700')은 공통 전극(600)의 제4 연결 영역(601)과 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)을 연결하는 제1 직선 패턴부(701')와, 공통 전극(600)의 제4 연결 영역(601)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제2 직선 패턴부(702'), 공통 전극(600)의 제4 연결 영역(601)과 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제3 직선 패턴부(703')를 포함하며, 상기 제1 직선 배선부(701')와 상기 제2 직선 패턴부(702')와 상기 제3 직선 패턴부(703')는 상기 제4 연결 영역(601)에서 연결되어 있다. 본 실시예에서 있어서도, 패턴 배선층(700')은 하부의 지지층(800)에 접하여 지지된다.40 shows a D-2 embodiment. Referring to FIG. 40, the pattern interconnection layer 700 'includes a fourth connection region 601 of the common electrode 600 and a first connection region 601 of the first vertical- A first linear pattern portion 701 'connecting the connection region 201 and a second connection region 301 between the fourth connection region 601 of the common electrode 600 and the second vertical LED chip 300 And a third linear pattern part 702 'connecting the fourth connection area 601 of the common electrode 600 and the third connection area 401 of the third vertical LED chip 400. The second linear pattern part 702' The first straight line portion 701 ', the second straight line pattern portion 702', and the third straight line pattern portion 703 'are formed in the fourth connection region 601 It is connected. Also in this embodiment, the pattern wiring layer 700 'is held in contact with the lower support layer 800.

도 41은 D-3 실시예를 보여주며, 도 41를 참조하면, 패턴 배선층(700")은 대략 "ㅁ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제1 직선 패턴부(701")와, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 직선 패턴부(701")의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 직선 패턴부(702")와, 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 직선 패턴부(701")의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 제3 직선 패턴부(703")와, 상기 제4 연결 영역(601)에서 상기 제3 직선 패턴부(703")의 단부와 연결되며 상기 제4 연결 영역(601)과 상기 제1 연결 영역(201)을 연결하는 제4 직선 패턴부(704")를 포함한다.41 shows a D-3 embodiment. Referring to FIG. 41, the pattern wiring layer 700 " is formed in a substantially " And a second connecting area 301 of the second vertical LED chip 300 and a second connecting area 301 of the second vertical LED chip 300 and a second connecting area 301 of the second vertical LED chip 300, A second straight line pattern portion connected to an end of the first linear pattern portion 701 "and connecting the second connection region 301 to the third connection region 401 of the third vertical LED chip 400 And the third connection region 401 and the common electrode 401 are connected to the end of the second linear pattern portion 701 " in the third connection region 401 of the third vertical LED chip 400, A third straight line pattern portion 703 "connecting the fourth connection region 601 of the third straight line pattern portion 600 and a third straight line pattern portion 703" The fourth connection area 601 and Group comprises a fourth straight pattern portion (704 ") for connecting the first connection region 201. The

패턴 배선층(700, 700'또는 700")이 도 39, 도 40 또는 도 41에 도시된 것과 같이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 영역들에 연결되어 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 코너를 제외한 나머지 영역들을 가리지 않도록 형성됨으로써, 발광 효율을 보다 더 높일 수 있다.The

pattern wiring layer

700, 700 'or 700 "may be formed on the first vertical LED chip 200, the second vertical LED chip 300 and the third vertical LED 300 as shown in FIG. 39, FIG. 40, The corner portions of the first vertical LED chip 300, the second vertical LED chip 300 and the third vertical LED chip 400 are connected to the corner regions of the chip 400 and the common electrode 600, It is possible to further increase the luminous efficiency.

Claims

제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판;A mount substrate on which a first electrode pad, a second electrode pad, a third electrode pad and a fourth electrode pad are formed;

하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩;A first vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the first electrode pad;

하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩;A second vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the second electrode pad;

하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩; A third vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the third electrode pad;

상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및A conductive light transmitting plate electrically connected to the upper portion of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip; And

상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며,And a conductor connecting the conductive light transmitting plate and the fourth electrode pad,

상기 제 1 전극패드, 상기 제 2 전극패드 및 상기 제 3 전극패드 각각을 통해 또는 상기 제4 전극패드를 통해, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각으로 개별 구동 전원이 인가되는 것을 특징으로 하는 발광소자.The first vertical LED chip, the second vertical LED chip, and the third vertical LED chip are respectively connected to the first electrode pad, the second electrode pad, and the third electrode pad through the fourth electrode pad, And an individual driving power source is applied to the light emitting element.
청구항 1에 있어서, 상기 제4 전극패드는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단인 것을 특징으로 하는 발광소자. The light emitting device of claim 1, wherein the fourth electrode pad is a common input terminal or a common output terminal of the separate driving power source.
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩인 것을 특징으로 하는 발광소자.The light emitting device according to claim 1, wherein the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip are blue LED chips, green LED chips, and red LED chips, respectively.
청구항 1에 있어서, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함하는 것을 특징으로 하는 발광소자.The light emitting device according to claim 1, wherein the conductive light transmitting plate comprises ITO (Indium Tin Oxide).
청구항 1에 있어서, 상기 도전성 광 투과판은 광 투과판 모재와 상기 광 투과판 모재에 형성된 ITO(Indium Tin Oxide) 패턴을 포함하는 것을 특징으로 하는 발광소자.The light emitting device of claim 1, wherein the conductive light transmitting plate comprises a light transmitting plate base material and an ITO (Indium Tin Oxide) pattern formed on the base material of the light transmitting plate.
청구항 1에 있어서, 상기 마운트 기판과 상기 도전성 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함하는 것을 특징으로 하는 발광소자.The light emitting device according to claim 1, further comprising an electrically insulating underfill which is filled between the mount substrate and the conductive light transmitting plate.
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는 것을 특징으로 하는 발광소자. The light emitting device according to claim 1, wherein the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip have an electric polarity opposite to that of the first vertical LED chip.
청구항 7에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 발광소자.[Claim 7] The method of claim 7, wherein each of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip includes an n-type semiconductor layer, an active layer and a p- .
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함하는 것을 특징으로 하는 발광소자.The light emitting device of claim 1, wherein at least one of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip includes a surface on which the semiconductor layer growth substrate is removed.
청구항 1에 있어서, 상기 도전성 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함하는 것을 특징으로 하는 발광소자.The light emitting device according to claim 1, further comprising: a second light emitting diode chip disposed below the conductive light transmitting plate, between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, Further comprising resistive elements disposed between the top and the conductor.
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것을 특징으로 하는 발광소자.The light emitting device according to claim 1, wherein an interval between the first vertical LED chip and the second vertical LED chip is equal to a distance between the second vertical LED chip and the third vertical LED chip.
다수의 패드 그룹을 포함하고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판을 준비하는 단계;Preparing a mount substrate including a plurality of pad groups, each pad group including a first electrode pad, a second electrode pad, a third electrode pad, and a fourth electrode pad;

하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 다수의 제1 버티컬 엘이디 칩을 실장하는 단계;Mounting a plurality of first vertical LED chips on the mount substrate such that a lower portion of the first vertical LED chip is connected to the first electrode pad;

하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 다수의 제2 버티컬 엘이디 칩을 실장하는 단계;Mounting a plurality of second vertical LED chips on the mount substrate such that a lower portion of the second vertical LED chip is connected to the second electrode pad;

하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 다수의 제3 버티컬 엘이디 칩을 실장하는 단계;Mounting a plurality of third vertical LED chips on the mount substrate so that the lower portion is connected to the third electrode pad;

다수의 전도체 각각을 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 설치하는 단계; 및Installing each of the plurality of conductors on the mount substrate to be connected to the fourth electrode pad; And

도전성 광 투과판을 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상면에 부착시켜 패널을 제작하는 단계; 및 Attaching a conductive light transmitting plate to an upper portion of the first vertical LED chip, the second vertical LED chip, and the third vertical LED chip and the upper surface of the conductor to manufacture a panel; And

상기 패널을 패드 그룹 단위로 절단하는 단계를 포함하는 발광소자 제조방법.And cutting the panel in units of pad groups.
청구항 12에 있어서, 상기 제1 버티컬 엘이디 칩을 실장하는 단계는,[12] The method of claim 12, wherein the step of mounting the first vertical-

사파이어 기판과 사파이어 기판면에 형성된 다수의 제1 버티컬 엘이디 칩을 포함하는 제1 웨이퍼를 준비하는 단계와,Preparing a first wafer including a sapphire substrate and a plurality of first vertical LED chips formed on a sapphire substrate surface;

상기 다수의 제1 버티컬 엘이디 칩 각각의 하부를 상기 다수의 제1 전극패드에 본딩하는 단계와,Bonding a lower portion of each of the plurality of first vertical LED chips to the plurality of first electrode pads,

상기 다수의 제1 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 LLO 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 발광소자 제조방법.And removing the sapphire substrate from the plurality of first vertical LED chips by an LLO process.
청구항 13에 있어서, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는,[14] The method of claim 13, wherein the step of mounting the second vertical-

사파이어 기판과 사파이어 기판면에 형성된 다수의 제2 버티컬 엘이디 칩을 포함하는 제2 웨이퍼를 준비하는 단계와,Preparing a second wafer including a sapphire substrate and a plurality of second vertical LED chips formed on a sapphire substrate surface;

상기 다수의 하부 전극을 상기 다수의 제2 전극패드에 본딩하는 단계와,Bonding the plurality of lower electrodes to the plurality of second electrode pads,

상기 다수의 제2 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 LLO 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 발광소자 제조방법.And removing the sapphire substrate from the plurality of second vertical LED chips by an LLO process.
다수의 패드 그룹이 행렬 배열로 어레이되고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판;A plurality of pad groups arranged in a matrix array, each pad group including a first electrode pad, a second electrode pad, a third electrode pad and a fourth electrode pad;

상기 마운트 기판의 상부에 이격되어 위치하고, 행렬 배열된 다수의 전극 패턴이 형성된 광 투과판; 및A light transmitting plate spaced apart from the upper surface of the mount substrate and having a plurality of electrode patterns arranged in a matrix; And

상기 마운트 기판과 상기 광 투과판 사이에 위치하며, 행렬 배열로 어레이된 다수의 픽셀 유닛을 포함하며,A plurality of pixel units positioned between the mount substrate and the light transmitting plate and arrayed in a matrix array,

상기 픽셀 유닛 각각은, 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩과, 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩과, 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩과, 하부가 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 제공되는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상부는 공통적으로 상기 다수의 전극 패턴 중 하나의 전극 패턴에 공통적으로 연결되며, 상기 픽셀 유닛으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어되는 것을 특징으로 하는 엘이디 디스플레이 장치. Each of the pixel units includes a first vertical LED chip mounted on the mount substrate so that a lower portion thereof is connected to the first electrode pad and a second vertical LED chip mounted on the mount substrate so that a lower portion thereof is connected to the second electrode pad, A third vertical LED chip mounted on the mount substrate such that a lower portion thereof is connected to the third electrode pad and a conductor provided on the mount substrate so that a lower portion thereof is connected to the fourth electrode pad, The LED chip, the second vertical LED chip, the third vertical LED chip, and the upper portion of the conductor are commonly connected to one electrode pattern of the plurality of electrode patterns, and the color of the light emitted from the pixel unit is The first vertical LED chip, the second vertical LED chip and the third vertical LED chip are individually controlled LED display device, characterized in that the.
청구항 15에 있어서, 상기 다수의 전극 패턴은 광 투과성을 갖는 것을 특징으로 하는 엘이디 디스플레이 장치.16. The LED display device according to claim 15, wherein the plurality of electrode patterns have light transmittance.
청구항 15에 있어서, 상기 다수의 전극 패턴은 광 투과판 모재의 일면에 형성된 ITO(Indium Tin Oxide)로 이루어진 것을 특징을 하는 엘이디 디스플레이 장치.[16] The LED display device of claim 15, wherein the plurality of electrode patterns are formed of ITO (Indium Tin Oxide) formed on one surface of the light transmitting plate base material.
청구항 15에 있어서, 상기 마운트 기판은 TFT 기판인 것을 특징으로 하는 엘이디 디스플레이 장치.16. The LED display device according to claim 15, wherein the mount substrate is a TFT substrate.
청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩인 것을 특징으로 하는 엘이디 디스플레이 장치.16. The LED display device according to claim 15, wherein each of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip is a blue LED chip, a green LED chip, and a red LED chip.
청구항 15에 있어서, 상기 마운트 기판과 상기 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.16. The LED display device according to claim 15, further comprising an electrically insulating underfill which is filled between the mount substrate and the light transmitting plate.
청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는 것을 특징으로 하는 엘이디 디스플레이 장치.16. The LED display device according to claim 15, wherein upper and lower portions of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip have opposite polarities.
청구항 21에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.[22] The display device according to claim 21, wherein each of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip includes an n-type semiconductor layer, an active layer and a p-type semiconductor layer between the lower portion and the upper portion .
청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.16. The LED display device according to claim 15, wherein at least one of the first vertical LED chip, the second vertical LED chip and the third vertical LED chip includes a surface on which the semiconductor layer growth substrate is removed.
청구항 15에 있어서, 상기 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.16. The vertical LED chip according to claim 15, further comprising: a second vertical LED chip disposed below the light transmitting plate, between the upper portion of the first vertical LED chip and the conductor, between the upper portion of the second vertical LED chip and the conductor, And the resistor is disposed between the first electrode and the second electrode.
청구항 15에 있어서, 상기 픽셀 유닛 각각의 내에서 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것을 특징으로 하는 엘이디 디스플레이 장치.16. The liquid crystal display of claim 15, wherein an interval between the first vertical LED chip and the second vertical LED chip in each of the pixel units is equal to an interval between the second vertical LED chip and the third vertical LED chip .