WO2019016940A1 - 表示装置およびその駆動方法 - Google Patents
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- G09G3/3275—Details of drivers for data electrodes
- G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
Definitions
- the present invention relates to a display device, and more particularly to a display device including a display element driven by current such as an organic EL (Electro Luminescence) display device and a method of driving the same.
- a display element driven by current such as an organic EL (Electro Luminescence) display device and a method of driving the same.
- organic EL display devices provided with pixel circuits including organic electro luminescence (Electro Luminescence) elements (hereinafter referred to as “organic EL elements”) have been put to practical use.
- the pixel circuit of the organic EL display device includes, in addition to the organic EL element, a drive transistor, a write control transistor, a holding capacitor, and the like.
- a thin film transistor (hereinafter referred to as "TFT") is used for the drive transistor and the write control transistor, and a holding capacitor is connected to a gate terminal as a control terminal of the drive transistor.
- the organic EL element is a self-luminous display element that emits light with luminance according to the amount of current flowing therethrough.
- the driving transistor is provided in series with the organic EL element, and controls the amount of current flowing to the organic EL element in accordance with the voltage held by the holding capacitor.
- Patent Documents 1 to 3 The matters relating to the organic EL display as described above are described in Patent Documents 1 to 3.
- Patent Document 1 in a pixel circuit of a display device having an organic light emitting element, an initialization voltage is determined in accordance with a threshold voltage fluctuation of the drive transistor M1 or a change in gradation data. It is described that the voltage difference is made constant (paragraphs [0041] to [0046], [0067]).
- Patent Document 3 mentions a configuration in which a reset voltage Vrst applied to bring the drive transistor 11a constituting the pixel 16 in the EL display device into a reset state is changed according to the video signal voltage Vdata (paragraph [ 0036].
- the time required for the threshold compensation (hereinafter referred to as “time required for threshold compensation”) is
- the initial gate-source voltage Vgs0 corresponds to the difference between the initial voltage Vini and the data voltage, depending on the gate-source voltage Vgs (hereinafter referred to as "initial gate-source voltage Vgs0") of the drive transistor at the start of charging.
- the threshold compensation required time depends on the data voltage, and the threshold compensation required time differs depending on the gradation value of the pixel to be formed by the pixel circuit.
- the initial gate-source voltage Vgs0 when forming a high gradation pixel (when the data voltage is low), the initial gate-source voltage Vgs0 is small, so data The charging speed of the holding capacitor by the voltage is low, and the time required for threshold compensation becomes long. It is conceivable to use a sufficiently low voltage as the initial voltage Vini to increase the charge rate. However, when the initial voltage Vini is lowered, when forming a low gradation pixel (when the data voltage is high), since the difference between the data voltage and the initial voltage Vini is large, the time required for threshold compensation becomes long.
- the time which can be secured for charging the storage capacitor by the data voltage is also shortened. For this reason, depending on the gradation value of the pixel, the time required for threshold compensation may be insufficient, and the display quality may be degraded.
- Patent Document 1 good compensation performance can be ensured by making the voltage difference between the initialization voltage and the gradation data constant.
- each pixel circuit needs a pre-data write operation for making the voltage difference between the initialization voltage and the gradation data constant.
- Patent Document 3 does not disclose a specific configuration for making the voltage difference between the initialization voltage and the gradation data constant.
- an organic EL display device or the like capable of sufficiently performing threshold compensation in the pixel circuit regardless of the gradation value of each pixel of the image to be displayed without requiring addition / change of the configuration or the predata write operation for the pixel circuit. It is desirable to provide a current driven display device.
- a display device includes a plurality of data signal lines, a plurality of scanning signal lines intersecting the plurality of data lines, the plurality of data signal lines, and the plurality of scanning signal lines. And a plurality of pixel circuits arranged in a matrix along the A plurality of initialization signal lines disposed to correspond to the plurality of data signal lines, A data signal line drive circuit for driving the plurality of data signal lines; And a scanning signal line drive circuit for selectively driving the plurality of scanning signal lines, Each of the plurality of pixel circuits corresponds to any one of the plurality of data signal lines and corresponds to any one of the plurality of scanning signal lines, Each pixel circuit includes a display element driven by a current, a drive transistor connected in series with the display element to control a drive current of the display element, and a control terminal of the drive transistor connected to a control terminal of the drive transistor.
- the data signal line drive circuit is A plurality of drive data signals in the form of an analog voltage signal generated by delaying a plurality of data signals representing an image to be displayed by a predetermined time are generated, and the plurality of drive data signals are applied to the plurality of data signal lines, respectively.
- Driving signal generation circuit A plurality of initialization signals each having a plurality of values obtained by subtracting or adding the same predetermined value to each value of the plurality of data signals according to the configuration of the pixel circuit in the form of an analog voltage signal
- an initialization signal generation circuit that generates and applies the plurality of initialization signals to the plurality of initialization signal lines.
- a driving method includes a plurality of data signal lines, a plurality of scanning signal lines crossing the plurality of data lines, the plurality of data signal lines, and the plurality of scanning signals.
- a method of driving a display device comprising: a plurality of pixel circuits arranged in a matrix along a line, The display device further includes a plurality of initialization signal lines arranged to correspond to the plurality of data signal lines, Each of the plurality of pixel circuits corresponds to any one of the plurality of data signal lines and corresponds to any one of the plurality of scanning signal lines, Each pixel circuit includes a display element driven by a current, a drive transistor connected in series with the display element to control a drive current of the display element, and a control terminal of the drive transistor connected to a control terminal of the drive transistor.
- the voltage of the corresponding initialization signal line is applied to the holding capacitor before the corresponding scanning signal line is in the selected state, and the corresponding scanning signal line is When in the selected state, the drive transistor is diode-connected, and the voltage of the corresponding data signal line is applied to the holding capacitor via the drive transistor.
- the driving method is A data signal line driving step for driving the plurality of data signal lines; And a scan signal line drive step of sequentially selecting the plurality of scan signal lines,
- the data signal line driving step Generating, in the form of an analog voltage signal, a plurality of driving data signals in which a plurality of data signals representing an image to be displayed are delayed by a predetermined time; Applying the plurality of driving data signals to the plurality of data signal lines, respectively;
- a plurality of initialization signals each having a plurality of values obtained by subtracting or adding the same predetermined value to each value of the plurality of data signals according to the configuration of the pixel circuit in the form of an analog voltage signal Generating steps, Applying the plurality of generated initialization signals to the plurality of initialization signal lines.
- the voltage of the corresponding initialization signal line is applied to the holding capacitor before the corresponding scanning signal line is selected, and the corresponding scanning signal line is selected.
- the drive transistor is diode-connected, and the voltage of the corresponding data signal line is applied to the holding capacitor through the drive transistor.
- a plurality of drive data signals obtained by delaying a plurality of data signals representing an image to be displayed by a predetermined time are applied in the form of analog voltage signals to the plurality of data signal lines, and the plurality of initialization signals
- a plurality of initialization signals each having a plurality of values obtained by subtracting or adding the same predetermined value to each value of the plurality of data signals according to the configuration of the pixel circuit are analog voltage signals Applied in the form of
- the voltage between the control terminal of the drive transistor and the conduction terminal on the data signal line side is related to the voltage of the corresponding data signal line (voltage indicating pixel data to be written).
- the same predetermined value is obtained. As this predetermined value increases, the amount of charge in the holding capacitor increases, but the display is made by determining the predetermined value in advance from the viewpoint of shortening the time required for threshold compensation taking into account the amount of charge and the compensation speed. The variation and fluctuation of the threshold voltage of the drive transistor in each pixel circuit can be sufficiently compensated regardless of the gradation value of each pixel of the image to be processed.
- FIG. 1 is a block diagram showing an entire configuration of a display device according to a first embodiment. It is a circuit diagram showing composition of a pixel circuit in a 1st embodiment of the above. It is a signal waveform diagram for demonstrating the drive of the display apparatus which concerns on the said 1st Embodiment. It is a block diagram for demonstrating initialization operation
- FIG. 16 is a circuit diagram for describing a configuration of a demultiplexer included in a data signal line drive circuit in the third embodiment. It is a signal waveform diagram for demonstrating the drive of the display apparatus which concerns on the said 3rd Embodiment.
- FIG. 21 is a circuit diagram for describing an initialization operation of a control terminal of a drive transistor in a pixel circuit in the third embodiment.
- a gate terminal corresponds to a control terminal
- one of a drain terminal and a source terminal corresponds to a first conduction terminal
- the other corresponds to a second conduction terminal.
- the transistors in each embodiment are described as being all P-channel transistors, the present invention is not limited thereto.
- the transistor in each embodiment is, for example, a thin film transistor, the present invention is not limited thereto.
- “connection” in the present specification means “electrical connection” unless specifically stated otherwise, and in the range not departing from the gist of the present invention, not only when it means direct connection but also other connections. It also includes the case of implying an indirect connection through an element.
- FIG. 1 is a block diagram showing the overall configuration of a display device 10 according to the first embodiment.
- the display device 10 is an organic EL display device that performs internal compensation. That is, in the display device 10, when writing pixel data to each pixel circuit, the storage capacitor is charged with the voltage (data voltage) of the data signal through the drive transistor in the diode connection state in the pixel circuit. Variations and fluctuations in the threshold voltage of the drive transistor are compensated (details will be described later).
- the display device 10 includes a display unit 11, a display control circuit 20, a data side drive circuit (also referred to as “data driver”) 30, and a scanning signal line drive / emission control circuit 40.
- the scanning signal line drive / light emission control circuit 40 is a dual circuit of a scanning signal line drive circuit (also referred to as “gate driver”) and a light emission control circuit (also referred to as emission driver). The circuit and the light emission control circuit may be separated. Further, the scanning signal line drive / light emission control circuit 40 may be formed integrally with the display unit 11.
- the display unit 11 includes m (m is an integer of 2 or more) data signal lines D1 to Dm and n + 1 (n is an integer of 2 or more) scan signal lines G0 to Gn crossing these.
- N emission control lines (also referred to as "emission lines") E1 to En are arranged along n scanning signal lines G1 to Gn, respectively, and m emission data lines D1 to Dm are respectively provided.
- m initialization signal lines VINI1 to VINIm are arranged.
- the display unit 11 is provided with m ⁇ n pixel circuits 15.
- the m ⁇ n pixel circuits 15 include m data signal lines D1 to Dm and n data circuits.
- each pixel circuit 15 corresponds to any one of m data signal lines D1 to Dm, and n scanning signal lines G1 to
- the pixel circuit corresponding to the i-th scanning signal line Gi and the j-th data signal line Dj is referred to as “i-th row j-th column And the symbol “Pix (j, i)”.
- the m initialization signal lines VINI1 to VINIm correspond to the m data signal lines D1 to Dm, respectively
- the n emission control lines E1 to En correspond to the n scanning signal lines G1 to Gn, respectively.
- each pixel circuit 15 corresponds to any one of m initialization signal lines VINI 1 to VINIm, and also corresponds to any one of n emission control lines E 1 to En.
- the m data signal lines D1 to Dm and the m initialization signal lines VINI1 to VINIm are connected to the data side drive circuit 30, and the data side drive circuit 30 functions as a data signal line drive circuit.
- the n + 1 scanning signal lines G 0 to Gn and the n light emission control lines E 1 to En are connected to the scanning side drive / light emission control circuit 40.
- the display unit 11 is provided with a power supply line (not shown) common to the pixel circuits 15. More specifically, a power supply line for supplying a high level power supply voltage ELVDD for driving an organic EL element to be described later (hereinafter referred to as "high level power supply line” and denoted by the same reference symbol ELVDD as the high level power supply voltage) And a power supply line for supplying a low level power supply voltage ELVSS for driving the organic EL element (hereinafter referred to as a "low level power supply line” and denoted by the same reference symbol ELVSS as the low level power supply voltage). . These voltages ELVDD and ELVSS are supplied from a power supply circuit (not shown).
- the display control circuit 20 receives an input signal Sin including image information representing an image to be displayed and timing control information for image display from the outside of the display device 10, and based on the input signal Sin, the data side control signal Scd and scanning The side control signal Scs is generated, and the data side control signal Scd is output to the data side drive circuit (data signal line drive circuit) 30, and the scan side control signal Scs is output to the scan signal line drive / emission control circuit 40.
- the data side drive circuit 30 includes a serial / parallel conversion / latch circuit 32, a data signal delay circuit 34, a look-up table (hereinafter abbreviated as "LUT") 36, and an initial / data voltage generation circuit 38.
- the data side drive circuit 30 functions as a drive signal generation circuit that generates data signals D (1, i) to D (m, i) for driving the data signal lines D1 to Dm, and an initialization signal. It also functions as an initialization signal generation circuit that generates initialization signals Vini (1, i + 1) to Vini (m, i + 1) to be supplied to lines VINI1 to VINIm (this point is the data side in the second embodiment described later). The same applies to the drive circuit 30b).
- the data side control signal Scd supplied from the display control circuit 20 to the data side drive circuit 30 includes a digital image signal DA representing an image to be displayed, a data side start pulse signal DSP, a data side clock signal DCK, and a latch pulse. Based on these signals, serial / parallel conversion / latch circuit 32 converts digital image signal DA representing an image to be displayed from serial form to parallel form, and based on latch pulse signal LS. The data for one line of the image to be displayed is output in parallel for each horizontal period.
- a serial-parallel conversion / latch circuit 32 are m internal digital signals d (1, i) to d (m,) corresponding to one row of image data to be written to the display section 11 in the i-th horizontal period immediately before the i-1 horizontal period. i) is output in parallel, and the outputs of the internal digital signals d (1, i) to d (m, i) are maintained during the (i-1) th horizontal period (see FIGS. 3 and 4 described later).
- the data signal delay circuit 34 delays the internal digital signals d (1, i) to d (m, i) for one row output from the serial / parallel conversion / latch circuit 32 by one horizontal period.
- these internal digital signals d (1, i) to d (m, i) are output from the data signal delay circuit 34 in the ith horizontal period.
- d (1, i + 1) to d (m, i + 1) are output in parallel.
- the predetermined value ⁇ V is a fixed value, and an appropriate value is determined in advance in consideration of a compensation speed described later and a charge amount at the time of data writing.
- the initial / data voltage generation circuit 38 functions as a DA converter, and outputs m internal digital signals d (1, i) to d (m, i) output from the data signal delay circuit 34 to m analog voltage signals.
- a first DA conversion circuit for converting data signals D (1, i) to D (m, i), and initialization of m initialization digital signals output from the LUT 36 into m analog voltage signals
- a second DA conversion circuit for converting signals Vini (1, i + 1) to Vini (m, i + 1), respectively.
- the initial / data voltage generation circuit 38 has an output buffer circuit realized by using a voltage follower or the like, and in the i-th horizontal scanning period, the data signals D (1, i) to D (m, i) Is output through the output buffer circuit and applied to the data signal lines D1 to Dm in the display unit 11, and the initialization signals Vini (1, i + 1) to Vini (m, i + 1) are output through the output buffer circuit. Then, the signal is outputted and applied to initialization signal lines VINI1 to VINIm in the display unit 11, respectively.
- the data signal D (j, i) indicates pixel data to be written to the pixel circuit Pix (j, i) in the i-th row and the j-th column.
- the scan signal line drive / light emission control circuit 40 drives the scan signal lines G0 to Gn and the light emission control lines E1 to En based on the scan side control signal Scs from the display control circuit 20. More specifically, the scanning signal line drive / light emission control circuit 40 sequentially selects one scanning signal line from the scanning signal lines G0 to Gm based on the scanning side control signal Scs, and selects the selected scanning signal line Gk. Apply an active signal (low level voltage) to it. As a result, the m pixel circuits Pix (1, k) to Pix (m, k) corresponding to the selected scanning signal line Gk (1 ⁇ k ⁇ n) are collectively selected.
- the data-side drive circuit 30 In the k-th horizontal period, the data-side drive circuit 30 generates m data signals D (1, k) to D (m, k) corresponding to the digital image signal DA based on the data-side control signal Scd.
- the data signal lines D1 to Dm are respectively applied.
- voltages of m data signals D (1, k) to D (m, k) are selected as pixel data in the selected m pixel circuits Pix (1, k) to Pix (m, k). Will be written.
- the scanning signal line drive / light emission control circuit 40 applies a light emission control signal (high level voltage) indicating no light emission in the (i-1) -th horizontal period and the ith horizontal period to the ith light emission control line Ei.
- a light emission control signal (low level voltage) indicating light emission is applied.
- the organic EL elements in the pixel circuit (hereinafter also referred to as "pixel circuit in the i-th row") Pix (1, i) to Pix (m, i) corresponding to the i-th scanning signal line Gi are the light emission control lines Ei. While the voltage is low, that is, while the light emission control line Ei is in the selected state, light is emitted with luminance according to the data voltage written to the pixel circuits Pix (1, i) to Pix (m, i).
- FIG. 2 is a circuit diagram showing a configuration of the pixel circuit 15, and more specifically, a circuit diagram showing a configuration of a pixel circuit Pix (j, i) corresponding to the i-th scanning signal line Gi and the j-th data signal line Dj. (1 ⁇ i ⁇ n, 1 ⁇ j ⁇ m).
- the pixel circuit 15 includes an organic EL element OLED, a drive transistor M1, a write transistor M2, a compensation transistor M3, an initialization transistor M4, a power supply transistor M5, a light emission control transistor M6, and , And includes a data holding capacitor C1 for holding a data voltage.
- corresponding scanning signal lines (referred to as “corresponding scanning signal lines” for convenience in the description focusing on the pixel circuits) Gi, and scanning signal lines (scanning signal lines G1 to Gn) immediately before the corresponding scanning signal lines Gi.
- the scanning signal line immediately before in the scanning order which is referred to as “preceding scanning signal line” Gi-1 for convenience in the description focusing on the pixel circuit
- the corresponding emission control line for convenience in the description focusing on the pixel circuit Line “) Ei
- the corresponding data signal line (referred to as“ corresponding data signal line ”for convenience in the description focusing on the pixel circuit) Dj
- the corresponding initialization signal line (corresponding corresponding to the description focusing on the pixel circuit Are connected, the high level power supply line ELVDD, and the low level power supply line ELVSS.
- the write transistor M2 has a gate terminal connected to the corresponding scanning signal line Gi and a source terminal connected to the corresponding data signal line Dj, and functions as a switching element.
- the write transistor M2 supplies the voltage of the corresponding data signal line Dj, that is, the voltage of the data signal D (j, i) as the data voltage to the drive transistor M1 in response to the selection of the corresponding scan signal line Gi.
- the source terminal as the first conduction terminal of the drive transistor M1 is connected to the drain terminal of the write transistor M2.
- the drive transistor M1 supplies a drive current I corresponding to the gate-source voltage Vgs to the organic EL element OLED.
- the compensation transistor M3 is provided between the gate terminal as the control terminal of the drive transistor M1 and the drain terminal as the second conduction terminal, and functions as a switching element.
- the gate terminal of the compensation transistor M3 is connected to the corresponding scanning signal line Gi.
- the compensation transistor M3 makes the drive transistor M1 in a diode connection state according to the selection of the corresponding scanning signal line Gi.
- the gate terminal of the initialization transistor M4 is connected to the preceding scan signal line Gi-1, and is provided between the gate terminal of the drive transistor M1 and the corresponding initialization signal line VINIj, and functions as a switching element.
- the initializing transistor M4 applies the voltage of the corresponding initializing signal line VINIj, that is, the voltage of the initializing signal Vini (j, i) to the data holding capacitor C1 in response to the selection of the preceding scanning signal line Gi-1.
- the voltage (hereinafter referred to as "gate voltage”) Vg of the gate terminal of the drive transistor M1 is initialized.
- the power supply transistor M5 has a gate terminal connected to the light emission control line Ei, is provided between the high level power supply line ELVDD and the first conductive terminal of the drive transistor M1, and functions as a switching element.
- the power supply transistor M5 supplies the high level power supply voltage ELVDD to the source terminal as the first conduction terminal of the drive transistor M1 according to the selection of the light emission control line Ei.
- the light emission control transistor M6 has a gate terminal connected to the light emission control line Ei, is provided between the drain terminal as the second conduction terminal of the drive transistor M1 and the anode of the organic EL element OLED, and functions as a switching element Do.
- the light emission control transistor M6 transmits the drive current I to the organic EL element OLED in accordance with the selection of the light emission control line Ei.
- the data holding capacitor C1 has a first terminal connected to the high level power supply line ELVDD, and a second terminal connected to the gate terminal of the driving transistor M1.
- the data holding capacitor C1 is charged with the voltage (data voltage) of the corresponding data signal line Dj when the corresponding scanning signal line Gi is in the selected state, and holds the data voltage written by this charging, thereby the corresponding scanning.
- the gate voltage Vg of the drive transistor M1 is maintained.
- the voltage of the corresponding initialization signal line VINIj is applied to (the second terminal of) the data holding capacitor C1 in accordance with the selection of the preceding scanning signal line Gi-1, so that the gate voltage of the drive transistor M1 Vg is initialized.
- the organic EL element OLED has an anode connected to the second conduction terminal of the drive transistor M1 via the light emission control transistor M6, and a cathode connected to the low level power supply line ELVSS.
- the organic EL element OLED emits light at a luminance corresponding to the drive current I.
- FIG. 3 is a signal waveform diagram for explaining the driving of the display device 10 according to the present embodiment
- FIG. 4 is an initial stage of the gate terminal of the drive transistor M1 of the pixel circuit Pix (j, i) in the present embodiment. It is a block diagram for demonstrating the conversion operation.
- FIG. 3 shows changes in respective signals in initialization and pixel data writing in the pixel circuit Pix (j, i) in the i-th row and the j-th column.
- a period from time t1 to t6 is a non-light emission period of the pixel circuits Pix (1, i) to Pix (m, i) in the i-th row.
- the period from time t2 to t4 is the (i-1) -th horizontal period
- the period from time t2 to t3 is the selection period of the (i-1) -th scanning signal line Gi-1 ("i-1st scanning selection period" or It is called "scanning selection period”.
- the scan selection period (t2 to t3) corresponds to the discharge period of the pixel circuits Pix (1, i) to Pix (m, i) in the i-th row, and the pixel circuits Pix (1, i) on the i-1th row. It also corresponds to the write / threshold compensation period of ⁇ 1) to Pix (m, i ⁇ 1).
- the period from time t4 to t7 is the ith horizontal period
- the period from time t4 to t5 is the selection period of the ith scanning signal line Gi (referred to as "the ith scanning selection period” or simply “scanning selection period”) .
- the scan selection period (t4 to t5) corresponds to the write / threshold compensation period of the pixel circuits Pix (1, i) to Pix (m, i) in the i-th row, and the pixel circuit Pix (i + 1) -th row is selected. , I + 1) to Pix (m, i + 1).
- Data signal D (j, i-1) is applied to data signal line Dj by data side drive circuit 30 from time t1 to the start time t2 of the (i-1) th scan selection period, and the initialization signal line An initialization signal Vini (j, i) is applied to VINIj.
- the operation of the data side drive circuit 30 at this time will be described with reference to FIG.
- the serial-to-parallel conversion / latch circuit 32 From time t1 to the start time t2 of the (i-1) -th horizontal period, the serial-to-parallel conversion / latch circuit 32 generates the pixel circuits Pix (1, i) to Pix in the i-th row of the display unit 11 in the i-th horizontal period. Outputting m internal digital signals d (1, i) to d (m, i) corresponding to one line of image data to be written to (m, i) in parallel (see FIG. 4); The output of the internal digital signals d (1, i) to d (m, i) is maintained during the -1 scanning selection period (t2 to t3).
- Data signal delay circuit 34 delays internal digital signals d (1, i) to d (m, i) for one row by one horizontal period. Therefore, these internal digital signals d (1, i) to d (m, i) are output from data signal delay circuit 34 in the ith horizontal period (see FIG. 1).
- the internal digital signals d (1, i-1) to d (m,) for one row stored in the data signal delay circuit 34. i-1) is output from the data signal delay circuit 34 and input to the initial / data voltage generation circuit 38.
- the internal digital signals d (1, i) to d (m, i) output from the serial / parallel conversion / latch circuit 32 are also input to the LUT 36, thereby subtracting their respective values by a predetermined value ⁇ V. It is converted into m digital signals having values. These m digital signals are also input to the initial / data voltage generation circuit 38 as m digital initialization signals.
- the initial / data voltage generation circuit 38 generates m internal digital signals d (1, i-1) to d (m, i-1) output from the data signal delay circuit 34.
- Data signals D (1, i-1) to D (m, i-1) which are analog voltage signals are respectively converted.
- These data signals D (1, i-1) to D (m, i-1) are applied to the data signal lines D1 to Dm in the display unit 11 at least during the (i-1) th scan selection period (t2 to t3). Each is applied (see FIG. 3).
- the initial / data voltage generation circuit 38 converts the m initialization digital signals output from the LUT 36 into initialization signals Vini (1, i) to Vini (m, i) which are m analog voltage signals. Do. These initialization signals Vini (1, i) to Vini (m, i) are respectively applied to initialization signal lines VINI1 to VINIm in the display unit 11 at least during the (i-1) th scan selection period (t2 to t3). (See Figure 3).
- the voltage of the data signals D (1, i-1) to D (m, i-1) becomes a data signal by the operation of the data side drive circuit 30 as described above.
- the pixel circuits Pix (1, i-1) to Pix (m, i-1) in the (i-1) -th row are written via the lines D1 to Dm. Further, by the operation of the data side drive circuit 30, the voltage of the initialization signals Vin (1, i) to Vini (m, i) is set to the pixel circuit Pix in the i-th row through the initialization signal lines VINI1 to VINIm.
- the voltages are respectively given as (1, i) to Pix (m, i) as initialization voltages.
- the voltage of the corresponding initialization signal line VINIj is applied to the data holding capacitor C1 through the initialization transistor M4, whereby the charge of the data holding capacitor C1 is generated. Is discharged to initialize the gate voltage Vg of the drive transistor M1.
- the serial-to-parallel conversion / latch circuit 32 generates the pixel circuit Pix in the (i + 1) th row of the display unit 11 in the (i + 1) -th horizontal period from the end time t3 of the i-1th scan selection period to the start time t4 of the i-th horizontal period.
- M internal digital signals d (1, i + 1) to d (m, i + 1) corresponding to one row of image data to be written to (1, i + 1) to Pix (m, i + 1) are output in parallel (see FIG. 1), maintaining the output of the internal digital signals d (1, i + 1) to d (m, i + 1) for at least the ith scan selection period (t4 to t5).
- the data signal delay circuit 34 delays the internal digital signals d (1, i + 1) to d (m, i + 1) for one row output from the serial / parallel conversion / latch circuit 32 by one horizontal period.
- the internal digital signal d (1, i) for one row stored in data signal delay circuit 34 from the end time t3 of the (i-1) th scan selection period to the start time t4 of the ith horizontal period. ... D (m, i) are output from the data signal delay circuit 34 and input to the initial / data voltage generation circuit 38.
- the internal digital signals d (1, i + 1) to d (m, i + 1) output from the serial / parallel conversion / latch circuit 32 are also input to the LUT 36, thereby subtracting their respective values by a predetermined value ⁇ V. It is converted into m digital signals having values. These m digital signals are also input to the initial / data voltage generation circuit 38 as m digital initialization signals.
- the initial / data voltage generation circuit 38 outputs m internal digital signals d (1, i) to d (m, i) output from the data signal delay circuit 34 to m analog voltage signals.
- Each data signal D (1, i) to D (m, i) is converted.
- These data signals D (1, i) to D (m, i) are respectively applied to data signal lines D1 to Dm in the display unit 11 at least during the i-th scan selection period (t4 to t5) (see FIG. 3).
- the initial / data voltage generation circuit 38 converts the m initialization digital signals output from the LUT 36 into initialization signals Vini (1, i + 1) to Vini (m, i + 1) which are m analog voltage signals. Do.
- initialization signals Vini (1, i + 1) to Vini (m, i + 1) are respectively applied to initialization signal lines VINI1 to VINIm in display unit 11 at least during the i-th scan selection period (t4 to t5). (See Figure 3).
- the voltage of the data signals D (1, i) to D (m, i) is transmitted through the data signal lines D1 to Dm by the operation of the data side drive circuit 30 as described above.
- the data is written to the pixel circuits Pix (1, i) to Pix (m, i) in the i-th row.
- the voltage of the corresponding data signal line Dj is applied to the data holding capacitor C1 through the drive transistor M1 in the diode connection state.
- variations and fluctuations in the threshold voltage of the drive transistor M1 are compensated.
- the operation of the pixel circuit at this time will be described with reference to FIG. 2 focusing on the pixel circuit Pix (j, i) in the i-th row and the j-th column.
- the initialization transistor M4 is in the on state in the (i-1) th scan selection period (t2 to t3), and the voltage of the corresponding initialization signal line VINIj is
- the gate voltage Vg of the drive transistor M1 is initialized to the voltage of the initialization signal Vini (j, i) by being supplied to the data holding capacitor C1 through the initialization transistor M4.
- the initialization signal Vini (j, i) is an analog voltage signal generated by the above-described operation in the data side drive circuit 30 (see FIG.
- the gate voltage Vg of the drive transistor M1 has the value of the initialization signal Vini (j, i) represented by the above equation (1).
- the write transistor M2 and the compensation transistor M3 are in the on state, and the voltage of the corresponding data signal line Dj, that is, the voltage of the data signal D (j, i) Data holding capacitor C1 is applied through transistor M2 and drive transistor M1 in a diode connection state.
- the gate voltage Vg of the drive transistor M1 changes toward a value corresponding to the data signal D (j, i).
- the gate voltage Vg is D (j, i) from the value of the initialization signal Vini (j, i) in the ith selection scan period (t4 to t5). It changes toward)-
- the gate voltage Vg has reached D (j, i)-
- the write transistor M2 and the compensation transistor M3 change to the off state, and after time t5, the data holding capacitor C1 holds the voltage indicated by ELVDD-D (j, i) +
- the voltage of the light emission control line Ei changes to the low level.
- the power supply transistor M5 and the light emission control transistor M6 are turned on.
- This current I1 is expressed by the following equation using a constant K relating to the characteristics of the drive transistor M1, assuming that the gate-source voltage of the drive transistor M1 is Vgs (> 0).
- I1 K (Vgs-
- Vgs ELVDD-D (j, i) +
- I1 K (ELVDD-D (j, i) +
- ) K (ELVDD-D (j, i)) 2 ... (4)
- the organic EL element OLED sets the voltage of the data signal D (j, i) written as the data voltage to the pixel circuit Pix (j, i) regardless of the threshold voltage Vth of the drive transistor M1. It emits light with the corresponding brightness.
- the voltage of the data signal D (j, i) is the data voltage (pixel data) in the i-th scan selection period (t4 to t5) This is a period during which data is written to the data holding capacitor C1. At this time, the data voltage is written via the drive transistor M1 in the diode connection state to compensate for variations and fluctuations in the threshold voltage. Therefore, the ith scan selection period (t4 to t5) corresponds to the threshold compensation period.
- the compensation speed of the threshold voltage of the drive transistor M1 depends on the gate-source voltage of the drive transistor M1, that is, the initial gate-source voltage Vgs0 at the start time t4 of the threshold compensation period, and the initial gate-source voltage Vgs0 (> 0 The larger the compensation speed, the larger the compensation speed.
- the compensation speed does not depend on the data voltage (data signal D (j, i)) to be written to the pixel circuit Pix (j, i).
- the compensation speed is increased.
- data is held in the selected scanning period (t4 to t5) as the threshold compensation period.
- the charge amount (charge amount to be stored) in the capacitor C1 becomes large. Therefore, in the present embodiment, an appropriate predetermined value ⁇ V is determined in advance based on computer simulation, experiments, or the like from the viewpoint of shortening the time required for threshold value compensation in consideration of the charge amount and the compensation speed.
- the initialization signal Vini (j, i) to be supplied to each pixel circuit Pix (j, i) is a value obtained by subtracting the predetermined value ⁇ V from the value of the data signal D (j, i). Therefore, the gate-source voltage Vgs at the start of the threshold compensation period, that is, the initial gate-source voltage Vgs0 becomes equal to the predetermined value ⁇ V. Therefore, according to the present embodiment, even if the horizontal period is shortened due to the increase in resolution of the display device, the variation in threshold voltage of the drive transistor in each pixel circuit or the threshold value of each pixel of the image to be displayed. Fluctuation compensation (internal compensation) can be sufficiently performed.
- Second embodiment> In the data-side drive circuit 30b according to the first embodiment, m internal digital signals d (1) corresponding to one row of image data to be written to the pixel circuits Pix (1, i) to Pix (m, i). , I) to d (m, i) by performing digital processing by data signal delay circuit 34 and LUT 36, m internal digital signals and m initialization digital signals delayed by one horizontal period are generated. Data signals D (1, i) to D (m, i) as analog voltage signals to be applied to the data signal lines D1 to Dm in the i-th selection scanning period are generated by DA conversion of these signals.
- the configuration of the data side drive circuit 30 is not limited to such a configuration.
- the data driver circuit may output m internal digital signals d (1, i) to d (m) corresponding to one row of image data to be written to the pixel circuits Pix (1, i) to Pix (m, i).
- FIG. 5 is a block diagram showing the overall configuration of a display device 10b according to the second embodiment.
- the display device 10b is also an organic EL display device that performs internal compensation.
- the configuration of the data side drive circuit 30b is different from the configuration of the data side drive circuit 30 in the first embodiment, but the other configuration and the operation of the other configuration are the first embodiment. (See FIGS. 1 to 3 and 5). Therefore, in the following, the same reference numerals are given to the same parts as those of the first embodiment in the configuration of the present embodiment, and the detailed description will be omitted.
- the present embodiment will be described focusing on the data side drive circuit 30b.
- the data side drive circuit 30b in this embodiment includes a serial-parallel conversion / latch circuit 32, a DA conversion circuit 33, a data signal delay circuit 34a as an analog delay circuit, an analog subtraction circuit 36a, and an output.
- a buffer circuit 39 is included.
- the serial-to-parallel conversion / latch circuit 32 converts the digital image signal DA representing the image to be displayed, the data side start pulse signal DSP, the data side clock signal DCK, and the latch pulse signal LS.
- the digital image signal DA representing the image to be displayed is converted from serial form to parallel form and displayed based on the latch pulse signal LS. Data for one line of the image are output in parallel for each horizontal period.
- the serial-parallel conversion / latch circuit 32 should write to the pixel circuits Pix (1, i) to Pix (m, i) in the i-th row during the i-th horizontal period immediately before the i-1 horizontal period.
- the m internal digital signals d (1, i) to d (m, i) corresponding to one row of image data are output in parallel, and the internal digital signal d (1, 1) is output during the (i-1) -th horizontal period. i) Maintain the output of d (m, i). Further, the serial / parallel conversion / latch circuit 32 is for one row to be written to the pixel circuits Pix (1, i + 1) to Pix (m, i + 1) in the (i + 1) th row immediately before the ith horizontal period.
- the m internal digital signals d (1, i + 1) to d (m, i + 1) corresponding to the image data are output in parallel, and during the i-th horizontal period, the internal digital signals d (1, i + 1) to d (m) , I + 1) are maintained.
- the DA conversion circuit 33 converts these internal digital signals d (1, i + 1) to d (m, i + 1) into data signals D (1, i + 1) to D (m, i + 1) which are analog voltage signals. These data signals D (1, i + 1) to D (m, i + 1) are input to data signal delay circuit 34a and analog subtraction circuit 26a.
- the data signal delay circuit 34a delays each of the data signals D (1, i + 1) to D (m, i + 1) by one horizontal period as an analog voltage signal.
- the data signal delay circuit 34a as such an analog delay circuit can be realized, for example, using a capacitor for holding an analog voltage signal and a transistor as a switching element.
- the data signals D (1, i + 1) to D (m, i + 1) delayed by one horizontal period are output from the data side drive circuit 30 b through the output buffer circuit 39 and at least during the (i + 1) th scan selection period.
- Data signal lines D1 to Dm are respectively applied.
- the analog subtraction circuit 36a is an analog operation that subtracts the predetermined value ⁇ V from each value of the data signals D (1, i + 1) to D (m, i + 1) by analog processing instead of the LUT 26 in the first embodiment. It is a circuit.
- an analog subtraction circuit 36a can be realized using a capacitor that holds an analog voltage signal and a transistor as a switching element, or an operational amplifier, a resistance element, and the like.
- the m analog voltage signals as subtraction results obtained by the analog subtraction circuit 36a are output from the data side drive circuit 30b through the output buffer circuit 39 as initialization signals Vini (1, i + 1) to Vini (m, i + 1). , And is applied to the initialization signal lines VINI1 to VINIm, respectively, for at least the i-th scan selection period.
- the output buffer circuit 39 has the same configuration as the output buffer circuit included in the initial / data voltage generation circuit 38 in the first embodiment, and is realized using a voltage follower or the like.
- the initialization signals Vini (1, i) to Vini (m, i) are at least during the (i-1) th scan selection period, as in the first embodiment.
- Data signals D (1, i) to D (m, i) are applied to data signal lines D1 to Dm, respectively, for at least the i-th scan selection period. 3). Therefore, the driving method of the display device 10b according to the present embodiment is substantially the same as that of the first embodiment, and each pixel circuit Pix (j, i) operates in the same manner (FIG. 2, FIG. 3). reference). Therefore, the present embodiment exhibits the same effects as those of the first embodiment.
- the circuit amount of the DA conversion circuit is greatly reduced (1/2) as compared with the first embodiment (see FIGS. 4 and 5), as an analog delay circuit
- the data signal delay circuit 34a and the analog subtraction circuit 36a it is possible to reduce the entire circuit amount of the data side drive circuit 30b.
- the data signal lines D1 to Dm in the display unit 11 are directly connected to the data side drive circuits 30 and 30b, but instead, the data side drive circuit and the data signal are used.
- a demultiplexing circuit is provided between lines D1 to Dm, and each data signal D (j, i) generated by the data side drive circuit is demultiplexed to form two or more data signal lines (source line Drive method (hereinafter referred to as “SSD (Source Shared Driving) method)” may be adopted.
- SSD Source Shared Driving
- FIG. 6 is a block diagram showing the overall configuration of a display device 10c according to the third embodiment.
- the display device 10c is an organic EL display device which performs internal compensation as in the first and second embodiments, but the first and second display devices 10c are different in that the SSD system having a multiplicity of 3 is employed. This is different from the embodiment of FIG.
- this display device 10c performs color display with three primary colors of red, green and blue, and sets three data signal lines corresponding to the three primary colors as one set to three data signal lines in each set. An SSD system that drives in a divided manner is adopted.
- the display device 10c includes a display unit 11c, a display control circuit 20, a data signal line drive circuit 35, and a scanning signal line drive / emission control circuit 40.
- three data signal lines consisting of R data signal lines Drj, G data signal lines Dgj, and B data signal lines Dbj respectively corresponding to red, green and blue constituting the three primary colors are considered as one set.
- m sets (3 m) of data signal lines Dr1, Dg1, Db1 to Drm, Dgm, Dbm and n + 1 scanning signal lines G0 to Gn intersecting these are arranged, and the 3 m data signals
- VIN Ibj are grouped as one set.
- n emission control lines E1 to En are disposed along n scanning signal lines G1 to Gn, respectively.
- the pixel circuit corresponding to the i-th scanning signal line Gi and the j-th R data signal line Drj is referred to as "the i-th row j-th R pixel circuit"
- a pixel circuit indicated by a code "Pr (j, i)" and corresponding to the ith scanning signal line Gi and the j-th G data signal line Dgj is referred to as "i-th row j-th G pixel circuit".
- a pixel circuit indicated by “Pg (j, i)" and corresponding to the i-th scanning signal line Gi and the j-th B data signal line Dbj is referred to as "the i-th row j-th B pixel circuit" It is indicated by Pb (j, i) ".
- each pixel circuit 15 (Px (j, i)) in the present embodiment is the same as the configuration of the pixel circuit 15 in the first embodiment, so the same reference numerals are given to the same portions. Is omitted (see FIG. 2).
- the n + 1 scanning signal lines G0 to Gn and the n emission control lines E1 to En, which are connected to the demultiplexing circuit 50, are connected to the scanning signal line drive / emission control circuit 40 as in the first embodiment. It is done.
- a high level power supply line for supplying the high level power supply voltage ELVDD is used as a power supply line (not shown) common to the pixel circuits 15 in the display section 11c.
- a power supply line (denoted by the same reference symbol ELVSS as the low level power supply voltage) for supplying the low level power supply voltage ELVSS.
- the display control circuit 20 receives an input signal Sin from the outside of the display device 10c, and generates a data side control signal Scd and a scan side control signal Scs based on the input signal Sin.
- the control signal Scd is output to a data-side drive circuit 30 c described later in the data signal line drive circuit 35, and the scan-side control signal Scs is output to the scan signal line drive / emission control circuit 40.
- the display control circuit 20 outputs an R selection control signal SSDr, a G selection control signal SSDg, and a B selection control signal SSDb to a demultiplexer circuit 50 described later in the data signal line drive circuit 35.
- the data signal line drive circuit 35 includes a data side drive circuit 30c and a demultiplexer circuit 50.
- the data side drive circuit 30c has the same configuration as any of the data side drive circuits 30 and 30b in the first and second embodiments. However, in the present embodiment, since the SSD method having a multiplicity of 3 as described above is adopted, the data-side drive circuit 30c functions as a time-division data signal generation circuit and a time-division initialization signal It also functions as a generation circuit. That is, based on the data side control signal Scd from the display control circuit 20, the data side drive circuit 30c controls the R data signal Dr (j, i) and G data to be applied to the R data signal line Drj in each horizontal period.
- Output G data signal Dg (j, i) to be applied to signal line Dgj and B data signal Db (j, i) to be applied to B data signal line Dbj as data signal D (j, i) in a time division manner (J 1 to m).
- the data side drive circuit 30c controls the R initialization signal Vinir (j, i + 1), G to be applied to the R initialization signal line VINIrj in each horizontal period based on the data control signal Scd from the display control circuit 20.
- the data signals Dr (j, i), Dg (j, i), Db (j, i) are the pixel circuits Pr (j, i), Pg (j, i) of the i-th row and the j-th group, respectively. It shows pixel data to be written to Pb (j, i).
- the demultiplexing circuit 50 has m demultiplexers consisting of first to m-th demultiplexers 51 to 5m.
- the R selection control signal SSDr, the G selection control signal SSDg, and the B selection control signal SSDb output from the display control circuit 20 are applied to all the demultiplexers 51 to 5m.
- the data driver circuit 30c has m data output terminals Ta1 to Tam and m initialization output terminals Tb1 to Tbm, and the input side of the j-th demultiplexer 5j is the j-th data output The output side is connected to the three data signal lines Drj, Dgj, Dbj of the j-th set, which are connected to the terminal Taj and the initialization output terminal Tbj.
- each demultiplexer 5j includes, as switching elements, three data selection transistors including an R data selection transistor Mdr, a G data selection transistor Mdg, and a B data selection transistor Mdb. It includes three initialization selection transistors including an R initialization selection transistor Mir, a G initialization selection transistor Mig, and a B initialization selection transistor Mib.
- R, G, and B selection control signals SSDr, SSDg, and SSDb are applied to gate terminals as control terminals of R, G, and B data selection transistors Mdr, Mdg, and Mdb, respectively.
- the R, G, and B selection control signals SSDr, SSDg, and SSDb are also applied to gate terminals as control terminals of the initialization select transistors Mir, Mig, and Mib, respectively.
- drain terminals as first conduction terminals of R, G, and B data select transistors Mdr, Mdg, Mdb are j-th set of R, G, and B data signal lines
- the source terminals of Drj, Dgj, and Dbj, which are respectively connected to the second conduction terminals of R, G, and B data selection transistors Mdr, Mdg, and Mdb, are all connected to the j-th data in data side drive circuit 30c. It is connected to the output terminal Tar.
- Drain terminals as first conduction terminals of R, G, and B initialization selection transistors Mir, Mig, and Mib are connected to j-th R, G, and B initialization signal lines VINIrj, VINIgj, and VINIbj, respectively.
- the source terminals of the R, G, and B initialization selection transistors Mir, Mig, Mib as the second conduction terminals are all connected to the j-th initialization output terminal Tbj in the data side drive circuit 30c. There is.
- FIG. 8 is a signal waveform diagram for explaining the driving of the display device 10c according to the present embodiment
- FIG. 9 is an initialization of the gate terminal (control terminal) of the drive transistor M1 of the pixel circuit 15 in the present embodiment. It is a block diagram for demonstrating operation
- FIG. 8 shows changes in respective signals in initialization and pixel data writing in three pixel circuits Pr (j, i), Pg (i, j), Pb (i, j) in the i-th row and j-th set. ing.
- the period from time t1 to t7 is the (i-1) -th horizontal period, and the period from time t5 to t6 is the selection period of the (i-1) -th scanning signal line Gi-1, ie, the scanning selection period within the (i-1) -th horizontal period. is there.
- the period from time t7 to t13 is the ith horizontal period, and the period from time t11 to t12 is the selection period of the ith scanning signal line Gi, that is, the scanning selection period within the ith horizontal period.
- the R selection control signal SSDr and the G selection control signal SSDg are provided in a period (hereinafter referred to as a “pre-selection period”) before the start time of the scan selection period.
- And B selection control signals SSDb sequentially go low (active) for a predetermined period, so that in each demultiplexer 5j, the R data selection transistor Mdr, the G data selection transistor Mdg, and the B data selection transistor Mdb
- the predetermined period is sequentially turned on, and the selection transistor for R initialization Mir, the selection transistor for G initialization Mig, and the selection transistor B for B initialization are sequentially turned on for the predetermined period (see FIG. 7). .
- the R selection control signal SSDr and the G selection control are generated from the data output terminal Tar of the data driver circuit 30c in the pre-selection period (t1 to t5) in the (i-1) th horizontal period.
- R data signal Dr (j, i-1), G data signal Dg (j, i-1), and B data signal Db (j, i-1) are interlocked with signals SSDg and B selection control signal SSDb. It is output sequentially.
- the voltage of the R data signal Dr (j, i-1), the G data signal Dg (j, i-1), and the B data signal Db (j, i-1), which are sequentially output, is the above-mentioned demultiplexer 5j.
- the data line capacitance Cdrj which is the line capacitance of the line Drj, is charged, and the voltage of the G data signal Dg (j, i-1) is maintained while the G selection control signal SSDg is low (hereinafter referred to as the "G line charging period").
- the data line capacitance Cdgj which is the wiring capacitance of the G data signal line Dgj, is charged, and the B data signal Db (j, i-1) is in a period in which the B selection control signal SSDb is low (hereinafter referred to as "B line charging period").
- the data line capacitance Cdbj which is the wiring capacitance of the B data signal line Dbj, is charged with the voltage of As shown in FIG.
- the voltage of the data signal line Dbj is held at least during a scan selection period (t5 to t6) in the horizontal period.
- the R selection control signal SSDr or G is selected in the pre-selection period (t1 to t5) in the (i-1) th horizontal period.
- the R initialization signal Vinir (j, i), the G initialization signal Vinig (j, i), and the B initialization signal Vinib (j, i) are sequentially interlocked with the control signal SSDg and the B selection control signal SSDb. It is output.
- the voltages of the R initialization signal Vinir (j, i), the G initialization signal Vinig (j, i), and the B initialization signal Vinib (j, i) that are sequentially output are initialized by the demultiplexer 5 j.
- the wiring capacitance formed is called “initialization line capacitance Cixj”).
- the voltage of the R initialization signal Vinir (j, i) charges the initialization line capacitance Cirj which is the wiring capacitance of the R initialization signal line VINIri
- the initialization line capacitance Cigj which is the wiring capacitance of the G initialization signal line VINIgj
- the B initialization signal Vinib (j , And i) charge the initialization line capacitance Cibj, which is the wiring capacitance of the B initialization signal line VINIbj.
- the voltage of the R initialization signal line VINIrj at the end of the R line charging period the voltage of the G initialization signal line VINIgj at the end of the G line charging period, and the end of the B line charging period.
- the voltage of the B initialization signal line VINIbj is held at least during a scan selection period (t5 to t6) within the horizontal period.
- the voltage of R data signal line Drj that is, the voltage of R data signal Dr (j, i-1) held in data line capacitance Cdrj is i-1 row j
- the voltage of the G data signal line Dgj that is, the voltage of the G data signal Dg (j, i-1) held in the data line capacitance Cdgj is written in the R pixel circuit Pr (j, i-1) of the set as the pixel data.
- the voltage of R initialization signal line VINIrj that is, the voltage of R initialization signal Vinir (j, i) held in initialization line capacitance Cirj
- the gate voltage Vg of the drive transistor M1 is initialized by being supplied to the data holding capacitor C1 in the R pixel circuit Pr (j, i) of the eye.
- the voltage of the G initialization signal line VINIgj that is, the voltage of the G initialization signal Vinig (j, i) held in the initialization line capacitance Cigj is in the i th row j th G pixel circuit Pg (j, i)
- the gate voltage Vg of the drive transistor M1 is initialized by being applied to the data holding capacitor C1, and the B initialization signal Vinib (j, j) held by the voltage of the B initialization signal line VINIbj, that is, the initialization line capacitance Cibj.
- the voltage of i) is applied to the data holding capacitor C1 in the i-th row and j-th set of B pixel circuits Pb (j, i) to initialize the gate voltage Vg of the drive transistor M1.
- the R data select transistor Mdr the G data select transistor Mdg, and B are selected.
- the data selection transistor Mdb is sequentially turned on for each predetermined period, and the R initialization selection transistor Mir, the G initialization selection transistor Mig, and the B initialization selection transistor Mib are also sequentially turned on for the predetermined period. (See Figure 7).
- the R selection control signal SSDr In the pre-selection period (t7 to t11) in the ith horizontal period, the R selection control signal SSDr, the G selection control signals SSDg, and B as shown in FIG. 8 from the data output terminal Tar of the data driver circuit 30c.
- the R data signal Dr (j, i), the G data signal Dg (j, i), and the B data signal Db (j, i) are sequentially output in conjunction with the selection control signal SSDb.
- the data are supplied to Dgj and Dbj, and are held in the wiring capacitances of the data signal lines Drj, Dgj and Dbj, respectively. That is, in the R-line charging period in the pre-selection period (t7 to t11), the data line capacitance Cdrj, which is the wiring capacitance of the R data signal line Drj, is charged with the voltage of the R data signal Dr (j, i).
- Data line capacitance Cdgj which is the wiring capacitance of G data signal line Dgj, is charged with the voltage of G data signal Dg (j, i) in the line charging period, and the voltage of B data signal Db (j, i) is charged in the B line charging period.
- the data line capacitance Cdbj which is the wiring capacitance of the B data signal line Dbj, is charged.
- the voltage of R data signal line Drj at the end of R line charging period, the voltage of G data signal line Dgj at the end of G line charging period, and the voltage of B data signal line Dbj at the end of B line charging period are And at least for a scanning selection period (t11 to t12) in the horizontal period.
- the R selection control signal SSDr and the G selection control signal SSDg as shown in FIG. 8 from the initialization output terminal Tbj of the data driver circuit 30c.
- the R initialization signal Vinir (j, i + 1), the G initialization signal Vinig (j, i + 1), and the B initialization signal Vinib (j, i + 1) are sequentially output in synchronization with the, and B selection control signals SSDb. .
- the voltages of the R initialization signal Vinir (j, i + 1), the G initialization signal Vinig (j, i + 1), and the B initialization signal Vinib (j, i + 1) that are sequentially output are initialized by the demultiplexer 5 j.
- the signal lines VINIrj, VINIgj, and VINIbj are respectively supplied, and held in the wiring capacitances of the initialization signal lines VINIrj, VINIgj, and VINIbj, ie, initialization line capacitances Cirj, Cigj, and Cibj.
- the voltage of R data signal line Drj that is, the voltage of R data signal Dr (j, i) held in data line capacitance Cdrj
- the voltage of the G data signal line Dgj written to the pixel circuit Pr (j, i) as pixel data that is, the voltage of the G data signal Dg (j, i) held in the data line capacitance Cdgj is the i-th row j-th group
- the voltage of the B data signal line Dbj written to the G pixel circuit Pg (j, i) as pixel data that is, the voltage of the B data signal Db (j, i) held in the data line capacitance Cdbj is the i-th row j set
- Are written as pixel data in the B pixel circuit Pb (j, i) of Writing of pixel data to the pixel circuit Px (i, j) (x r, g, b) in the i-th row and j
- R initialization signal Vinir (j, i) is applied to data holding capacitor C1 through initialization transistor M4, whereby the gate voltage Vg of drive transistor M1 becomes the voltage of R initialization signal Vinir (j, i). It is initialized (see FIGS. 8 and 9).
- the gate voltage Vg of the drive transistor M1 is equal to the value of the R initialization signal Vinir (j, i) shown by the above equation (6). It has become.
- the writing transistor M2 and the compensating transistor M3 are in the on state, and the voltage of the R data signal line Drj, that is, the R data signal Dr (j, i) is the writing transistor M2.
- the data holding capacitor C1 via the drive transistor M1 in the diode connection state (see FIG. 2).
- the gate voltage Vg of the drive transistor M1 changes toward a value corresponding to the R data signal Dr (j, i).
- the gate voltage Vg changes from the value of the R initialization signal Vinir (j, i) toward Dr (j, i)-
- the gate voltage Vg has reached Dr (j, i) ⁇
- the gate voltage Vg of the drive transistor M1 is G represented by the following equation (7).
- the B pixel circuit Pb (i, j) immediately before the scanning selection period (t11 to t12) in the i-th horizontal period, the B pixel circuit Pb (i, j) has a value of the initialization signal Vinig (j, i).
- the gate voltage Vg is a value of the B initialization signal Vinib (j, i) represented by the following equation (8).
- the B data signal Db (j, i) passes through the writing transistor M 2 and the driving transistor M 1 in the diode connection state in the scanning selection period (t 11 to t 12).
- gate voltage Vg of drive transistor M1 is driven to a value corresponding to B data signal Db (j, i), that is, Db (j, i)-
- the gate voltage Vg of the drive transistor M1 in the G pixel circuit Pg (i, j) has reached Dg (j, i)-
- the gate voltage Vg of the driving transistor M1 in the B pixel circuit Pb (i, j) has reached Db (j, i)-
- the data holding capacitor C1 in the R pixel circuit Pr (i, j), the G pixel circuit Pg (i, j), and the B pixel circuit Pb (i, j) is ELVDD-Dr (j, i).
- the voltage of the light emission control line Ei changes to the low level.
- the power supply transistor M5 and the light emission control transistor M6 are turned on.
- I1 K (Vgsx ⁇
- Vgsx ELVDD-Dx (j, i) +
- I1 K (ELVDD-Dx (j, i) +
- ) 2 K (ELVDD-Dx (j, i)) 2 ... (11)
- the organic EL element OLED receives the pixel circuit Px (j, i) regardless of the threshold voltage Vthx of the drive transistor M1.
- the emission color in the R pixel circuit Pr (i, j) is red
- the emission color in the G pixel circuit Pg (i, j) is green
- the emission color in the B pixel circuit Pb (i, j) is blue It is.
- the scan selection period (t11 to t12) in the i-th horizontal period is the data signal Dx ( j, i) is a period during which data is stored in the data holding capacitor C1 as a data voltage indicating pixel data.
- the variation or fluctuation of the threshold voltage is compensated by writing the data voltage via the drive transistor M1 in the diode connection state. Ru. Therefore, the scan selection period (t11 to t12) corresponds to a threshold compensation period.
- the compensation speed of the threshold voltage of the drive transistor M1 depends on the initial gate-source voltage Vgs0 which is the gate-source voltage of the drive transistor M1 at the start time t11 of the threshold compensation period, and the initial gate-source voltage Vgs0 (> The compensation speed increases as 0) increases.
- the compensation speed depends on the data voltage (data signal Dx (j, i)) to be written to each pixel circuit Px (j, i).
- any pixel circuit Px (i, j) As for the predetermined value ⁇ V, an appropriate value is determined in advance based on computer simulation, experiments, and the like from the viewpoint of shortening the time required for threshold compensation, as in the first embodiment.
- the initial gate-source voltage Vgs0 in each pixel circuit Px (j, i) becomes the same fixed value (the predetermined value ⁇ V). Therefore, according to the present embodiment, as in the first and second embodiments, even if the horizontal period is shortened due to the increase in resolution of the display device, the pixels regardless of the tone value of each pixel of the image to be displayed Compensation (internal compensation) of variation and fluctuation of the threshold voltage of the drive transistor in the circuit can be sufficiently performed.
- the data signal line drive circuit 35 demultiplexes each data signal D (j, i) output from the data side drive circuit 30 c and
- the initialization signals Vini (j, i) supplied to the data signal lines Drj, Dgj, Dbj and output from the data side drive circuit 30 c are demultiplexed to three initialization signal lines VINIrj, VINIgj, VINIbj. It is configured to give. Therefore, according to the present embodiment, the circuit amount of the data side drive circuit 30c can be significantly reduced while achieving the same effect as that of the first or second embodiment.
- the data side drive circuits 30, 30b in the first and second embodiments are not limited to the configurations shown in FIGS. 1 and 5, and can realize the drive method shown in FIG. If there is, it may be another configuration.
- the gate voltage Vg of the drive transistor M1 is a preceding scan signal.
- the present invention is not limited to this, and a non-emission period (non-selection period for the emission control line Ei) It may be configured to be initialized before the selection period of the corresponding scanning signal line Gi.
- the data signal delay circuit in the data side drive circuit 30 is 34 does not delay the internal digital signals d (1, i) to d (m, i) by one horizontal period, but according to the temporal relationship between the other period and the selection period of the corresponding scanning signal line Gi. It is configured to be delayed by a predetermined time.
- the pixel circuit having the configuration shown in FIG. 2 using a P-channel transistor as the drive transistor M1 is used.
- the configuration of the pixel circuit is the same as that shown in FIG.
- the configuration is not limited, and another configuration may be used as long as it is a pixel circuit that performs internal compensation using diode connection, and a configuration using an N-channel transistor as the drive transistor M1 may be used.
- the initialization signal Vini (j, i) is generated as an analog voltage signal having a value obtained by subtracting the predetermined value ⁇ V from the data signal D (j, i).
- the initialization signal Vini (j, i) may be generated as an analog voltage signal having. More generally, calculation based on a predetermined value ⁇ V appropriately determined in advance so that the difference between the data signal D (j, i) and the initialization signal Vini (j, i) becomes the same predetermined value ⁇ V. The processing generates the initialization signal Vini (j, i).
- the SSD system with a multiplicity of 3 is adopted (see FIGS. 6 and 7), but the SSD system with a multiplicity of 2 may be adopted, and the multiplicity is 4
- the above SSD method may be adopted.
- an organic EL display device that displays a color image based on four primary colors of R (red), G (green), B (blue), and W (white)
- four data signal lines corresponding to the four primary colors A plurality of data signal lines in the display unit may be grouped into m sets of data signal line groups as one set, and an SSD method with a multiplicity of 4 may be adopted.
- the plurality of initialization signal lines in the display unit 11c are also grouped into m groups of initialization signal lines, with four initialization signal lines respectively corresponding to the four data signal lines in each set being one set. Be done.
- the present invention is not limited to the organic EL display device, and a display element driven by current can be used. It is applicable if it is the display apparatus of the used internal compensation system.
- the display element that can be used here is a display element whose luminance or transmittance is controlled by current, and is, for example, an organic EL element, that is, an organic light emitting diode (Organic Light Emitting Diode (OLED)), an inorganic light emitting diode A quantum dot light emitting diode (QLED) or the like can be used.
- OLED Organic Light Emitting Diode
- QLED quantum dot light emitting diode
- Mdr, Mdg, Mdb data selection transistors Mir, Mig, Mib: initialization selection transistors
- M1 drive transistors
- M2 writing transistors
- M3 compensation transistors
- M4 initialization transistors
- M5 power supply transistors
- Light emission control transistor C1 ... Data holding capacitor (holding capacity)
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Abstract
本願は、画素回路につき構成の追加や変更等を行うことなく、表示すべき画像の各画素の階調値に拘わらず画素回路で十分に閾値補償を行える有機EL表示装置を開示する。 表示部において各データ信号線Djに沿って初期化信号線VINIjが配設されている。データ信号線駆動回路は、各画素回路Pix(j,i)に対応データ信号線Djを介してデータ信号D(j,i)を画素データとして書き込む前に、当該データ信号D(j,i)の値から所定値ΔV(固定値)だけ減算した値の初期化信号Vini(j,i)を対応初期化信号線VINIjを介して当該画素回路Pix(j、i)に与えることにより駆動トランジスタM1のゲート電圧Vgを初期化する。これにより、各画素回路Pix(j,i)での閾値補償動作の開始時点における駆動トランジスタのゲート・ソース間電圧Vgs0が画素データの示す階調値に拘わらず一定となる。
Description
本発明は表示装置に関し、より詳しくは、有機EL(Electro Luminescence)表示装置等の電流で駆動される表示素子を備えた表示装置およびその駆動方法に関する。
近年、有機エレクトロルミネッセンス(Electro Luminescence)素子(以下「有機EL素子」という)を含む画素回路を備えた有機EL表示装置が実用化されている。有機EL表示装置の画素回路は、有機EL素子に加えて、駆動トランジスタや、書き込み制御トランジスタ、保持キャパシタ等を含んでいる。駆動トランジスタや書き込み制御トランジスタには、薄膜トランジスタ(Thin Film Transistor)(以下「TFT」という)が使用され、駆動トランジスタの制御端子としてのゲート端子に保持キャパシタが接続され、この保持キャパシタには、駆動回路からデータ信号線を介して、表示すべき画像を表す映像信号に応じた電圧(より詳しくは当該画素回路で形成すべき画素の階調値を示す電圧であり、以下「データ電圧」という)が与えられる。有機EL素子は、それに流れる電流の量に応じた輝度で発光する自発光型表示素子である。駆動トランジスタは、有機EL素子と直列に設けられ、保持キャパシタに保持される電圧にしたがって、有機EL素子に流れる電流の量を制御する。
有機EL素子と駆動トランジスタの特性には、ばらつきや変動が発生する。このため、有機EL表示装置において高画質表示を行うためには、これらの素子の特性のばらつきや変動を補償する必要がある。有機EL表示装置については、素子の特性の補償を画素回路の内部で行う方法と、画素回路の外部で行う方法とが知られている。前者の方法では、駆動トランジスタのゲート端子の電圧すなわち保持キャパシタに保持される電圧を所定レベルに初期化した後(以下、初期化された時点の当該ゲート端子の電圧を「初期電圧Vini」という)、ダイオード接続状態とした駆動トランジスタを介してデータ電圧で保持キャパシタを充電する。これにより、駆動トランジスタにおける閾値電圧のばらつきや変動が補償される(以下、この閾値電圧のばらつきや変動の補償を「閾値補償」という)。
上記のような有機EL表示装置に関連する事項が特許文献1~3に記載されている。例えば特許文献1には、有機発光素子を有する表示装置の画素回路において、駆動トランジスタM1の閾値電圧変動や階調データの変化に応じて初期化電圧を決定し、初期化電圧と階調データの電圧差を一定にすることが記載されている(段落[0041]~[0046]、[0067])。また特許文献3では、EL表示装置における画素16を構成する駆動トランジスタ11aをリセット状態にするために印加されるリセット電圧Vrstを映像信号電圧Vdataに応じて変化させる構成に言及されている(段落[0036])。
上記のようにダイオード接続状態の駆動トランジスタを介して保持キャパシタを充電することにより閾値補償を行う有機EL表示装置では、この閾値補償に必要な時間(以下「閾値補償所要時間」という)は、その充電の開始時点における駆動トランジスタのゲート・ソース間電圧Vgs(以下「初期ゲート・ソース間電圧Vgs0」という)に依存し、初期ゲート・ソース間電圧Vgs0は初期電圧Viniとデータ電圧との差に相当する。通常、初期電圧Viniとして固定電圧が与えられるので、閾値補償所要時間はデータ電圧に依存することになり、当該画素回路によって形成すべき画素の階調値によって閾値補償所要時間が異なる。
例えばPチャネル型TFTを駆動トランジスタとして使用する画素回路(後述の図2参照)では、高階調の画素を形成するときには(データ電圧が低いときには)、初期ゲート・ソース間電圧Vgs0が小さいので、データ電圧による保持キャパシタの充電速度が低く、閾値補償所要時間が長くなる。この充電速度を上げるために初期電圧Viniとして十分に低い電圧を使用することが考えられる。しかし、初期電圧Viniを低下させると、低階調の画素を形成するとき(データ電圧が高いとき)に、データ電圧と初期電圧Viniとの差が大きいので、閾値補償所要時間が長くなる。一方、近年の表示画像の高精細化に伴って水平期間が短くなると、データ電圧による保持キャパシタの充電に確保可能な時間も短くなる。このため、画素の階調値によっては閾値補償所要時間が不足し、表示品質が低下することがある。
これに対し特許文献1の上記表示装置では、初期化電圧と階調データの電圧差を一定にすることで良好な補償性能を確保することができる。しかし、特許文献1の上記表示装置では、初期化電圧と階調データの電圧差を一定にするためのプリデータ書き込み動作およびそのための構成が各画素回路において必要となる。また特許文献3には、初期化電圧と階調データの電圧差を一定にするための具体的な構成は開示されていない。
そこで、画素回路につき構成の追加・変更やプリデータ書き込み動作を必要とすることなく、表示すべき画像の各画素の階調値に拘わらず画素回路で十分に閾値補償を行える有機EL表示装置等の電流駆動型の表示装置を提供することが望まれている。
本発明のいくつかの実施形態に係る表示装置は、複数のデータ信号線と、前記複数のデータ線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
前記複数のデータ信号線にそれぞれ対応するように配設された複数の初期化信号線と、
前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか1つに対応するとともに前記複数の走査信号線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子と直列に接続され前記表示素子の駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され前記表示素子の駆動電流を制御するための電圧を保持する保持キャパシタとを含み、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が前記保持キャパシタに与えられ、当該対応する走査信号線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が前記駆動トランジスタを介して前記保持キャパシタに与えられるように構成されており、
前記データ信号線駆動回路は、
表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号をアナログ電圧信号の形態で生成し、当該複数の駆動用データ信号を前記複数のデータ信号線にそれぞれ印加する駆動用信号生成回路と、
前記複数のデータ信号のそれぞれの値に対し同一の所定値を前記画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号をアナログ電圧信号の形態で生成し、当該複数の初期化信号を前記複数の初期化信号線に印加する初期化信号生成回路とを含む。
前記複数のデータ信号線にそれぞれ対応するように配設された複数の初期化信号線と、
前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか1つに対応するとともに前記複数の走査信号線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子と直列に接続され前記表示素子の駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され前記表示素子の駆動電流を制御するための電圧を保持する保持キャパシタとを含み、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が前記保持キャパシタに与えられ、当該対応する走査信号線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が前記駆動トランジスタを介して前記保持キャパシタに与えられるように構成されており、
前記データ信号線駆動回路は、
表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号をアナログ電圧信号の形態で生成し、当該複数の駆動用データ信号を前記複数のデータ信号線にそれぞれ印加する駆動用信号生成回路と、
前記複数のデータ信号のそれぞれの値に対し同一の所定値を前記画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号をアナログ電圧信号の形態で生成し、当該複数の初期化信号を前記複数の初期化信号線に印加する初期化信号生成回路とを含む。
本発明の他のいくつかの実施形態に係る駆動方法は、複数のデータ信号線と、前記複数のデータ線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
前記表示装置は、前記複数のデータ信号線にそれぞれ対応するように配設された複数の初期化信号線を更に有し、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか1つに対応するとともに前記複数の走査信号線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子と直列に接続され前記表示素子の駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され前記表示素子の駆動電流を制御するための電圧を保持する保持キャパシタとを含み、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が前記保持キャパシタに与えられ、当該対応する走査信号線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が前記駆動トランジスタを介して前記保持キャパシタに与えられるように構成されており、
前記駆動方法は、
前記複数のデータ信号線を駆動するデータ信号線駆動ステップと、
前記複数の走査信号線を順次に選択する走査信号線駆動ステップとを備え、
前記データ信号線駆動ステップは、
表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号をアナログ電圧信号の形態で生成するステップと、
前記複数の駆動用データ信号を前記複数のデータ信号線にそれぞれ印加するステップと、
前記複数のデータ信号のそれぞれの値に対し同一の所定値を前記画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号をアナログ電圧信号の形態で生成するステップと、
前記生成された複数の初期化信号を前記複数の初期化信号線に印加するステップとを含む。
前記表示装置は、前記複数のデータ信号線にそれぞれ対応するように配設された複数の初期化信号線を更に有し、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか1つに対応するとともに前記複数の走査信号線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子と直列に接続され前記表示素子の駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され前記表示素子の駆動電流を制御するための電圧を保持する保持キャパシタとを含み、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が前記保持キャパシタに与えられ、当該対応する走査信号線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が前記駆動トランジスタを介して前記保持キャパシタに与えられるように構成されており、
前記駆動方法は、
前記複数のデータ信号線を駆動するデータ信号線駆動ステップと、
前記複数の走査信号線を順次に選択する走査信号線駆動ステップとを備え、
前記データ信号線駆動ステップは、
表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号をアナログ電圧信号の形態で生成するステップと、
前記複数の駆動用データ信号を前記複数のデータ信号線にそれぞれ印加するステップと、
前記複数のデータ信号のそれぞれの値に対し同一の所定値を前記画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号をアナログ電圧信号の形態で生成するステップと、
前記生成された複数の初期化信号を前記複数の初期化信号線に印加するステップとを含む。
本発明の上記いくつかの実施形態では、各画素回路は、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が保持キャパシタに与えられ、対応する走査信号線が選択状態のときに駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が駆動トランジスタを介して保持キャパシタに与えられるように構成されている。また、上記複数のデータ信号線には、表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号がアナログ電圧信号の形態で印加され、上記複数の初期化信号線には、当該複数のデータ信号のそれぞれの値に対し同一の所定値を画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号がアナログ電圧信号の形態で印加される。その結果、各画素回路では、対応する走査信号線の選択期間の前に、当該選択期間に保持キャパシタに与えるべきデータ信号線の電圧に対し同一の所定電圧(所定値)を減算または加算した電圧が初期化電圧として保持キャパシタに与えられており、駆動トランジスタの制御端子の電圧は当該初期化電圧に等しくなっている。このため、当該選択期間の開始時点では、駆動トランジスタにおける当該制御端子とデータ信号線側の導通端子との間の電圧は、対応するデータ信号線の電圧(書き込むべき画素データを示す電圧)に拘わらず同一の所定値となる。この所定値が大きくなると保持キャパシタでの充電量が多くなるが、この充電量と補償速度を勘案して閾値補償所要時間を短縮するという観点から予め当該所定値を決定しておくことにより、表示すべき画像の各画素の階調値に拘わらず各画素回路内での駆動トランジスタの閾値電圧のばらつきや変動を十分に補償することができる。
以下、添付図面を参照しながら各実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第1導通端子に相当し、他方は第2導通端子に相当する。また、各実施形態におけるトランジスタはすべてPチャネル型であるものとして説明するが、本発明はこれに限定されない。さらに、各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらにまた、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
<1.第1の実施形態>
<1.1 全体構成>
図1は、第1の実施形態に係る表示装置10の全体構成を示すブロック図である。この表示装置10は、内部補償を行う有機EL表示装置である。すなわち、この表示装置10では、各画素回路に画素データを書き込む際に、当該画素回路内においてダイオード接続状態の駆動トランジスタを介して保持キャパシタをデータ信号の電圧(データ電圧)で充電することにより当該駆動トランジスタの閾値電圧のばらつきや変動が補償される(詳細は後述)。
<1.1 全体構成>
図1は、第1の実施形態に係る表示装置10の全体構成を示すブロック図である。この表示装置10は、内部補償を行う有機EL表示装置である。すなわち、この表示装置10では、各画素回路に画素データを書き込む際に、当該画素回路内においてダイオード接続状態の駆動トランジスタを介して保持キャパシタをデータ信号の電圧(データ電圧)で充電することにより当該駆動トランジスタの閾値電圧のばらつきや変動が補償される(詳細は後述)。
図1に示すように、この表示装置10は、表示部11、表示制御回路20、データ側駆動回路(「データドライバ」とも呼ばれる)30、および、走査信号線駆動/発光制御回路40を備えている。走査信号線駆動/発光制御回路40は、走査信号線駆動回路(「ゲートドライバ」とも呼ばれる)と発光制御回路(エミッションドライバとも呼ばれる)の兼用回路であるが、これに代えて、走査信号線駆動回路と発光制御回路とが分離された構成であってもよい。また、走査信号線駆動/発光制御回路40は表示部11と一体的に形成されていてもよい。これらの点は、後述の他の実施形態や変形例においても同様である。
表示部11には、m本(mは2以上の整数)のデータ信号線D1~Dmと、これらに交差するn+1本(nは2以上の整数)の走査信号線G0~Gnとが配設されており、n本の走査信号線G1~Gnにそれぞれ沿ってn本の発光制御線(「エミッションライン」とも呼ばれる)E1~Enが配設され、m本のデータ信号線D1~Dmにそれぞれ沿ってm本の初期化信号線VINI1~VINImが配設されている。また図1に示すように、表示部11にはm×n個の画素回路15が設けられており、これらm×n個の画素回路15は、m本のデータ信号線D1~Dmおよびn本の走査信号線G1~Gnに沿ってマトリクス状に配置されており、各画素回路15は、m本のデータ信号線D1~Dmのいずれか1つに対応するとともにn本の走査信号線G1~Gnのいずれか1つに対応する(以下、各画素回路15を区別する場合には、i番目の走査信号線Giおよびj番目のデータ信号線Djに対応する画素回路を「i行j列目の画素回路」といい、符号“Pix(j,i)”で示すものとする)。m本の初期化信号線VINI1~VINImはm本のデータ信号線D1~Dmにそれぞれ対応し、n本の発光制御線E1~Enはn本の走査信号線G1~Gnにそれぞれ対応する。したがって、各画素回路15は、m本の初期化信号線VINI1~VINImのいずれか1つにも対応し、さらに、n本の発光制御線E1~Enのいずれか1つにも対応する。m本のデータ信号線D1~Dmおよびm本の初期化信号線VINI1~VINImはデータ側駆動回路30に接続されており、このデータ側駆動回路30はデータ信号線駆動回路として機能する。n+1本の走査信号線G0~Gnおよびn本の発光制御線E1~Enは走査側駆動/発光制御回路40に接続されている。
また表示部11には、各画素回路15に共通の図示しない電源線が配設されている。より詳細には、後述の有機EL素子を駆動するためのハイレベル電源電圧ELVDDを供給するための電源線(以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じく符号ELVDDで表す。)および有機EL素子を駆動するためのローレベル電源電圧ELVSSを供給するための電源線(以下「ローレベル電源線」といい、ローレベル電源電圧と同じく符号ELVSSで表す。)が配設されている。これらの電圧ELVDD,ELVSSは、図示しない電源回路から供給される。
表示制御回路20は、表示すべき画像を表す画像情報および画像表示のためのタイミング制御情報を含む入力信号Sinを表示装置10の外部から受け取り、この入力信号Sinに基づきデータ側制御信号Scdおよび走査側制御信号Scsを生成し、データ側制御信号Scdをデータ側駆動回路(データ信号線駆動回路)30に、走査側制御信号Scsを走査信号線駆動/発光制御回路40にそれぞれ出力する。
図1に示すようにデータ側駆動回路30は、直並列変換/ラッチ回路32、データ信号遅延回路34、ルックアップテーブル(以下「LUT」と略記する)36、および、初期/データ電圧生成回路38を含んでいる。このデータ側駆動回路30は、データ信号線D1~Dmを駆動するためのデータ信号D(1,i)~D(m,i)を生成する駆動用信号生成回路として機能するとともに、初期化信号線VINI1~VINImに与えるべき初期化信号Vini(1,i+1)~Vini(m,i+1)を生成する初期化信号生成回路としても機能する(この点は、後述の第2の実施形態におけるデータ側駆動回路30bについても同様である)。表示制御回路20からデータ側駆動回路30に与えられる上記データ側制御信号Scdには、表示すべき画像を表すデジタル画像信号DA、データ側スタートパルス信号DSP、データ側クロック信号DCK、および、ラッチパルス信号LS等が含まれており、直並列変換/ラッチ回路32は、これらの信号に基づき、表示すべき画像を表すデジタル画像信号DAを直列形式から並列形式に変換し、ラッチパルス信号LSに基づき、表示すべき画像の1行分のデータを1水平期間毎に並列に出力する。表示部11におけるi番目の走査信号線がアクティブ(本実施形態ではローレベル)となる水平期間を「第i水平期間」(i=1~n)と呼ぶものとすると、直並列変換/ラッチ回路32は、第i-1水平期間の直前において、第i水平期間に表示部11に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)を並列に出力し、当該第i-1水平期間の間、内部デジタル信号d(1,i)~d(m,i)の出力を維持する(後述の図3、図4参照)。データ信号遅延回路34は、直並列変換/ラッチ回路32から出力される1行分の内部デジタル信号d(1,i)~d(m,i)を1水平期間だけ遅延させる。これにより、これらの内部デジタル信号d(1,i)~d(m,i)は第i水平期間においてデータ信号遅延回路34から出力される。この第i水平期間では、図1に示すように、直並列変換/ラッチ回路32からは、第i+1水平期間に表示部11に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i+1)~d(m,i+1)が並列に出力される。
LUT36は、直並列変換/ラッチ回路32から出力される各内部デジタル信号d(j,i+1)をその値から後述の所定値ΔV(>0)だけ減算した値を有する信号に変換するように構成されている(j=1~m)。すなわちLUT36は、各内部デジタル信号d(j,i+1)の値から所定値ΔVだけ減算するデジタル演算回路として機能し、減算結果に相当するm個の信号を初期化デジタル信号として出力する。ここで所定値ΔVは、固定値であり、後述の補償速度やデータ書き込み時の充電量を考慮してその適切な値が予め決定される。
初期/データ電圧生成回路38は、DA変換器として機能し、データ信号遅延回路34から出力されるmの内部デジタル信号d(1,i)~d(m,i)をm個のアナログ電圧信号であるデータ信号D(1,i)~D(m,i)にそれぞれ変換する第1DA変換回路と、LUT36から出力されるm個の初期化デジタル信号をm個のアナログ電圧信号である初期化信号Vini(1,i+1)~Vini(m,i+1)にそれぞれ変換する第2DA変換回路とを含んでいる。また、初期/データ電圧生成回路38は、電圧ホロア等を用いて実現される出力バッファ回路を有し、第i水平走査期間において、上記データ信号D(1,i)~D(m,i)を当該出力バッファ回路を介して出力し表示部11におけるデータ信号線D1~Dmにそれぞれ印加するとともに、上記初期化信号Vini(1,i+1)~Vini(m,i+1)を当該出力バッファ回路を介して出力し表示部11における初期化信号線VINI1~VINImにそれぞれ印加する。なお、データ信号D(j,i)はi行j列目の画素回路Pix(j,i)に書き込むべき画素データを示している。
走査信号線駆動/発光制御回路40は、表示制御回路20からの走査側制御信号Scsに基づき走査信号線G0~Gnおよび発光制御線E1~Enを駆動する。より詳細には、走査信号線駆動/発光制御回路40は、走査側制御信号Scsに基づき走査信号線G0~Gmの中から1本の走査信号線を順に選択し、選択した走査信号線Gkに対してアクティブな信号(ローレベル電圧)を印加する。これにより、選択された走査信号線Gk(1≦k≦n)に対応したm個の画素回路Pix(1,k)~Pix(m,k)が一括して選択される。上述のようにデータ側駆動回路30は、第k水平期間において、データ側制御信号Scdに基づきデジタル画像信号DAに応じたm個のデータ信号D(1,k)~D(m,k)をデータ信号線D1~Dmにそれぞれ印加する。これにより、選択されたm個の画素回路Pix(1,k)~Pix(m,k)にm個のデータ信号D(1,k)~D(m,k)の電圧が画素データとしてそれぞれ書き込まれる。また走査信号線駆動/発光制御回路40は、i番目の発光制御線Eiに対し、第i-1水平期間および第i水平期間では非発光を示す発光制御信号(ハイレベル電圧)を印加し、それ以外の期間では発光を示す発光制御信号(ローレベル電圧)を印加する。i番目の走査信号線Giに対応する画素回路(以下「i行目の画素回路」ともいう)Pix(1,i)~Pix(m,i)内の有機EL素子は、発光制御線Eiの電圧がローレベルである間すなわち発光制御線Eiが選択状態である間、画素回路Pix(1,i)~Pix(m,i)にそれぞれ書き込まれたデータ電圧に応じた輝度で発光する。
<1.2 画素回路の構成>
図2は、画素回路15の構成を示す回路図、より詳しくは、i番目の走査信号線Giおよびj番目のデータ信号線Djに対応する画素回路Pix(j,i)の構成を示す回路図である(1≦i≦n、1≦j≦m)。図2に示すように画素回路15は、有機EL素子OLED、駆動トランジスタM1、書込用トランジスタM2、補償用トランジスタM3、初期化用トランジスタM4、電源供給用トランジスタM5、発光制御用トランジスタM6、および、データ電圧を保持するためのデータ保持キャパシタC1を含んでいる。
図2は、画素回路15の構成を示す回路図、より詳しくは、i番目の走査信号線Giおよびj番目のデータ信号線Djに対応する画素回路Pix(j,i)の構成を示す回路図である(1≦i≦n、1≦j≦m)。図2に示すように画素回路15は、有機EL素子OLED、駆動トランジスタM1、書込用トランジスタM2、補償用トランジスタM3、初期化用トランジスタM4、電源供給用トランジスタM5、発光制御用トランジスタM6、および、データ電圧を保持するためのデータ保持キャパシタC1を含んでいる。
画素回路15には、それに対応する走査信号線(画素回路に注目した説明において便宜上「対応走査信号線」という)Gi、対応走査信号線Giの直前の走査信号線(走査信号線G1~Gnの走査順における直前の走査信号線であり、画素回路に注目した説明において便宜上「先行走査信号線」という)Gi-1、それに対応する発光制御線(画素回路に注目した説明において便宜上「対応発光制御線」という)Ei、それに対応するデータ信号線(画素回路に注目した説明において便宜上「対応データ信号線」という)Dj、それに対応する初期化信号線(画素回路に注目した説明において便宜上「対応初期化信号線」という)VINIj、ハイレベル電源線ELVDD、および、ローレベル電源線ELVSSが接続されている。
画素回路15では、書込用トランジスタM2は、対応走査信号線Giにゲート端子が接続され、対応データ信号線Djにソース端子が接続されており、スイッチング素子として機能する。書込用トランジスタM2は、対応走査信号線Giの選択に応じて、対応データ信号線Djの電圧すなわちデータ信号D(j,i)の電圧をデータ電圧として駆動トランジスタM1に供給する。駆動トランジスタM1の第1導通端子としてのソース端子は、書込用トランジスタM2のドレイン端子に接続されている。駆動トランジスタM1は、ゲート・ソース間電圧Vgsに応じた駆動電流Iを有機EL素子OLEDに供給する。補償用トランジスタM3は、駆動トランジスタM1の制御端子としてのゲート端子と第2導通端子としてのドレイン端子との間に設けられており、スイッチング素子として機能する。補償用トランジスタM3のゲート端子は対応走査信号線Giに接続されている。補償用トランジスタM3は、対応走査信号線Giの選択に応じて駆動トランジスタM1をダイオード接続状態にする。
初期化用トランジスタM4は、先行走査信号線Gi-1にゲート端子が接続され、駆動トランジスタM1のゲート端子と対応初期化信号線VINIjとの間に設けられており、スイッチング素子として機能する。この初期化用トランジスタM4は、先行走査信号線Gi-1の選択に応じて、対応初期化信号線VINIjの電圧すなわち初期化信号Vini(j,i)の電圧をデータ保持キャパシタC1に与えることにより駆動トランジスタM1のゲート端子の電圧(以下「ゲート電圧」という)Vgを初期化する。
電源供給用トランジスタM5は、発光制御線Eiにゲート端子が接続され、ハイレベル電源線ELVDDと駆動トランジスタM1の第1導通端子との間に設けられてており、スイッチング素子として機能する。電源供給用トランジスタM5は、発光制御線Eiの選択に応じてハイレベル電源電圧ELVDDを駆動トランジスタM1の第1導通端子としてのソース端子に供給する。発光制御用トランジスタM6は、発光制御線Eiにゲート端子が接続され、駆動トランジスタM1の第2導通端子としてのドレイン端子と有機EL素子OLEDのアノードとの間に設けられており、スイッチング素子として機能する。発光制御用トランジスタM6は、発光制御線Eiの選択に応じて上記駆動電流Iを有機EL素子OLEDに伝達する。
データ保持キャパシタC1は、その第1端子がハイレベル電源線ELVDDに接続され、その第2端子が駆動トランジスタM1のゲート端子に接続されている。このデータ保持キャパシタC1は、対応走査信号線Giが選択状態であるときに対応データ信号線Djの電圧(データ電圧)で充電され、この充電によって書き込まれたデータ電圧を保持することで、対応走査信号線Giが非選択状態であるときに駆動トランジスタM1のゲート電圧Vgを維持する。なお既述のように、先行走査信号線Gi-1の選択に応じて対応初期化信号線VINIjの電圧がこのデータ保持キャパシタC1(の第2端子)に与えられることにより駆動トランジスタM1のゲート電圧Vgが初期化される。
有機EL素子OLEDは、アノードが発光制御用トランジスタM6を介して駆動トランジスタM1の第2導通端子に接続され、カソードがローレベル電源線ELVSSに接続されている。有機EL素子OLEDは、上記駆動電流Iに応じた輝度で発光する。
<1.3 駆動方法>
次に、本実施形態に係る表示装置10の駆動方法につき、図2に示したi行j列目の画素回路Pix(j,i)に着目し図1~図4を参照して説明する。図3は、本実施形態に係る表示装置10の駆動を説明するための信号波形図であり、図4は、本実施形態における画素回路Pix(j,i)の駆動トランジスタM1のゲート端子の初期化動作を説明するためのブロック図である。
次に、本実施形態に係る表示装置10の駆動方法につき、図2に示したi行j列目の画素回路Pix(j,i)に着目し図1~図4を参照して説明する。図3は、本実施形態に係る表示装置10の駆動を説明するための信号波形図であり、図4は、本実施形態における画素回路Pix(j,i)の駆動トランジスタM1のゲート端子の初期化動作を説明するためのブロック図である。
図3は、i行j列目の画素回路Pix(j,i)における初期化および画素データ書込における各信号の変化を示している。図3において、時刻t1~t6の期間は、i行目の画素回路Pix(1,i)~Pix(m,i)の非発光期間である。時刻t2~t4の期間は第i-1水平期間であり、時刻t2~t3の期間はi-1番目の走査信号線Gi-1の選択期間(「第i-1走査選択期間」または単に「走査選択期間」という)である。この走査選択期間(t2~t3)は、i行目の画素回路Pix(1,i)~Pix(m,i)の放電期間に相当し、i-1行目の画素回路Pix(1,i-1)~Pix(m,i-1)の書込/閾値補償期間にも相当する。時刻t4~t7の期間は第i水平期間であり、時刻t4~t5の期間はi番目の走査信号線Giの選択期間(「第i走査選択期間」または単に「走査選択期間」という)である。この走査選択期間(t4~t5)は、i行目の画素回路Pix(1,i)~Pix(m,i)の書込/閾値補償期間に相当し、i+1行目の画素回路Pix(1,i+1)~Pix(m,i+1)の放電期間にも相当する。
i行j列目の画素回路Pix(j,i)では、図3に示すように時刻t1において発光制御線Eiの電圧がローレベルからハイレベルに変化すると、発光制御用トランジスタM6はオン状態からオフ状態に変化し、有機EL素子OLEDは非発光状態となる。この時刻t1から第i-1走査選択期間の開始時点t2までの間に、データ側駆動回路30により、データ信号線Djにデータ信号D(j,i-1)が印加され、初期化信号線VINIjに初期化信号Vini(j,i)が印加される。このときのデータ側駆動回路30の動作を図4を参照して説明する。
時刻t1から第i-1水平期間の開始時点t2までの間に、直並列変換/ラッチ回路32は、第i水平期間において表示部11のi行目の画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)を並列に出力し(図4参照)、少なくとも第i-1走査選択期間(t2~t3)の間、内部デジタル信号d(1,i)~d(m,i)の出力を維持する。データ信号遅延回路34は、この1行分の内部デジタル信号d(1,i)~d(m,i)を1水平期間だけ遅延させる。したがって、これらの内部デジタル信号d(1,i)~d(m,i)は第i水平期間においてデータ信号遅延回路34から出力される(図1参照)。
また、時刻t1から第i-1水平期間の開始時点t2までの間に、データ信号遅延回路34に記憶されている1行分の内部デジタル信号d(1,i-1)~d(m,i-1)がデータ信号遅延回路34から出力され、初期/データ電圧生成回路38に入力される。一方、直並列変換/ラッチ回路32から出力される内部デジタル信号d(1,i)~d(m,i)は、LUT36にも入力され、これにより、それぞれの値を所定値ΔVだけ減算した値を有するm個のデジタル信号に変換される。これらm個のデジタル信号も、m個のデジタル初期化信号として初期/データ電圧生成回路38に入力される。
図4に示すように初期/データ電圧生成回路38は、データ信号遅延回路34から出力されるmの内部デジタル信号d(1,i-1)~d(m,i-1)をm個のアナログ電圧信号であるデータ信号D(1,i-1)~D(m,i-1)にそれぞれ変換する。これらのデータ信号D(1,i-1)~D(m,i-1)は、少なくとも第i-1走査選択期間(t2~t3)の間、表示部11におけるデータ信号線D1~Dmにそれぞれ印加される(図3参照)。また初期/データ電圧生成回路38は、LUT36から出力されるm個の初期化デジタル信号をm個のアナログ電圧信号である初期化信号Vini(1,i)~Vini(m,i)にそれぞれ変換する。これらの初期化信号Vini(1,i)~Vini(m,i)は、少なくとも第i-1走査選択期間(t2~t3)の間、表示部11における初期化信号線VINI1~VINImにそれぞれ印加される(図3参照)。
第i-1選択走査期間(t2~t3)では、このようなデータ側駆動回路30の動作により、データ信号D(1,i-1)~D(m,i-1)の電圧がデータ信号線D1~Dmを介してi-1行目の画素回路Pix(1,i-1)~Pix(m,i-1)にそれぞれ書き込まれる。また、このようなデータ側駆動回路30の動作により、初期化信号Vin(1,i)~Vini(m,i)の電圧が初期化信号線VINI1~VINImを介してi行目の画素回路Pix(1,i)~Pix(m,i)に初期化電圧としてそれぞれ与えられる。このときi行目の各画素回路Pix(j,i)において、対応初期化信号線VINIjの電圧が初期化用トランジスタM4を介してデータ保持キャパシタC1に与えられることで、データ保持キャパシタC1の電荷が放電されて駆動トランジスタM1のゲート電圧Vgが初期化される。
第i-1走査選択期間の終了時点t3から第i水平期間の開始時点t4までの間に、直並列変換/ラッチ回路32は、第i+1水平期間において表示部11のi+1行目の画素回路Pix(1,i+1)~Pix(m,i+1)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i+1)~d(m,i+1)を並列に出力し(図1参照)、少なくとも第i走査選択期間(t4~t5)の間、内部デジタル信号d(1,i+1)~d(m,i+1)の出力を維持する。データ信号遅延回路34は、直並列変換/ラッチ回路32から出力される1行分の内部デジタル信号d(1,i+1)~d(m,i+1)を1水平期間だけ遅延させる。
また、第i-1走査選択期間の終了時点t3から第i水平期間の開始時点t4までの間に、データ信号遅延回路34に記憶されている1行分の内部デジタル信号d(1,i)~d(m,i)がデータ信号遅延回路34から出力され、初期/データ電圧生成回路38に入力される。一方、直並列変換/ラッチ回路32から出力される内部デジタル信号d(1,i+1)~d(m,i+1)は、LUT36にも入力され、これにより、それぞれの値を所定値ΔVだけ減算した値を有するm個のデジタル信号に変換される。これらm個のデジタル信号も、m個のデジタル初期化信号として初期/データ電圧生成回路38に入力される。
図1に示すように初期/データ電圧生成回路38は、データ信号遅延回路34から出力されるmの内部デジタル信号d(1,i)~d(m,i)をm個のアナログ電圧信号であるデータ信号D(1,i)~D(m,i)にそれぞれ変換する。これらのデータ信号D(1,i)~D(m,i)は、少なくとも第i走査選択期間(t4~t5)の間、表示部11におけるデータ信号線D1~Dmにそれぞれ印加される(図3参照)。また初期/データ電圧生成回路38は、LUT36から出力されるm個の初期化デジタル信号をm個のアナログ電圧信号である初期化信号Vini(1,i+1)~Vini(m,i+1)にそれぞれ変換する。これらの初期化信号Vini(1,i+1)~Vini(m,i+1)は、少なくとも第i走査選択期間(t4~t5)の間、表示部11における初期化信号線VINI1~VINImにそれぞれ印加される(図3参照)。
第i選択走査期間(t4~t5)では、このようなデータ側駆動回路30の動作により、データ信号D(1,i)~D(m,i)の電圧がデータ信号線D1~Dmを介してi行目の画素回路Pix(1,i)~Pix(m,i)にそれぞれ書き込まれる。このときi行目の各画素回路Pix(j,i)(j=1~m)において、対応データ信号線Djの電圧がダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられることで、当該駆動トランジスタM1の閾値電圧のばらつきや変動が補償される。このときの画素回路の動作を、i行j列目の画素回路Pix(j,i)に着目し図2を参照して説明する。
i行j列目の画素回路Pix(j,i)では、第i-1走査選択期間(t2~t3)において、初期化用トランジスタM4がオン状態であり、対応初期化信号線VINIjの電圧が初期化用トランジスタM4を介してデータ保持キャパシタC1に与えられることで、駆動トランジスタM1のゲート電圧Vgが初期化信号Vini(j,i)の電圧に初期化される。この初期化信号Vini(j,i)は、データ側駆動回路30における既述の動作により生成されるアナログ電圧信号であって(図4参照)、内部デジタル信号d(j,i)の値から所定値ΔVだけ減算した値を有している。このため、この初期化信号Vini(j,i)は次式のように表すことができる。
Vini(j,i)=D(j,i)-ΔV …(1)
Vini(j,i)=D(j,i)-ΔV …(1)
したがって、第i走査選択期間の開始時点t4では、駆動トランジスタM1のゲート電圧Vgは、上式(1)により示される初期化信号Vini(j,i)の値となっている。第i走査選択期間(t4~t5)では、書込用トランジスタM2および補償用トランジスタM3がオン状態であり、対応データ信号線Djの電圧すなわちデータ信号D(j,i)の電圧が書込用トランジスタM2およびダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられる。これにより、駆動トランジスタM1のゲート電圧Vgは、データ信号D(j,i)に応じた値に向かって変化する。すなわち、駆動トランジスタM1の閾値電圧をVth(<0)とすると、第i選択走査期間(t4~t5)においてゲート電圧Vgは、初期化信号Vini(j,i)の値からD(j,i)-|Vth|に向かって変化する。ここでは説明の便宜上、第i走査選択期間の終了時点t5においてゲート電圧VgはD(j,i)-|Vth|に到達しているものとする。
時刻t5において、書込用トランジスタM2および補償用トランジスタM3はオフ状態に変化し、時刻t5以降、データ保持キャパシタC1はELVDD-D(j,i)+|Vth|で示される電圧を保持する。
その後、時刻t6において、発光制御線Eiの電圧がローレベルに変化する。これに伴い、電源供給用トランジスタM5および発光制御用トランジスタM6がオン状態に変化する。時刻t6以降、ハイレベル電源線ELVDDから電源供給用トランジスタM5、駆動トランジスタM1、発光制御用トランジスタM6、および、有機EL素子OLEDを経由してローレベル電源線ELVSSに電流が流れる。この電流I1は、駆動トランジスタM1のゲート・ソース間電圧をVgs(>0)とすると、駆動トランジスタM1の特性に関する定数Kを用いて次式で示される。
I1=K(Vgs-|Vth|)2 …(2)
電源供給用トランジスタM5がオン状態のとき、駆動トランジスタM1のゲート・ソース間電圧Vgsは、データ保持キャパシタC1に保持される電圧に相当し、
Vgs=ELVDD-D(j,i)+|Vth| …(3)
である。したがって、上記電流I1は次式で与えられる。
I1=K(ELVDD-D(j,i)+|Vth|-|Vth|)
=K(ELVDD-D(j,i))2 …(4)
I1=K(Vgs-|Vth|)2 …(2)
電源供給用トランジスタM5がオン状態のとき、駆動トランジスタM1のゲート・ソース間電圧Vgsは、データ保持キャパシタC1に保持される電圧に相当し、
Vgs=ELVDD-D(j,i)+|Vth| …(3)
である。したがって、上記電流I1は次式で与えられる。
I1=K(ELVDD-D(j,i)+|Vth|-|Vth|)
=K(ELVDD-D(j,i))2 …(4)
このように時刻t6以降、有機EL素子OLEDは、駆動トランジスタM1の閾値電圧Vthにかかわらず、画素回路Pix(j,i)にデータ電圧として書き込まれたデータ信号D(j,i)の電圧に応じた輝度で発光する。
<1.4 作用および効果>
上記のようにi行j列目の画素回路Pix(j,i)において、第i走査選択期間(t4~t5)は、データ信号D(j,i)の電圧がデータ電圧(画素データ)としてデータ保持キャパシタC1に書き込まれる期間であり、このときダイオード接続状態の駆動トランジスタM1を介してデータ電圧を書き込むことで閾値電圧のばらつきや変動が補償される。このため、第i走査選択期間(t4~t5)は閾値補償期間に相当する。駆動トランジスタM1の閾値電圧の補償速度は閾値補償期間の開始時点t4における当該駆動トランジスタM1のゲート・ソース間電圧すなわち初期ゲート・ソース間電圧Vgs0に依存し、初期ゲート・ソース間電圧Vgs0(>0)が大きいほど補償速度が大きくなる。
上記のようにi行j列目の画素回路Pix(j,i)において、第i走査選択期間(t4~t5)は、データ信号D(j,i)の電圧がデータ電圧(画素データ)としてデータ保持キャパシタC1に書き込まれる期間であり、このときダイオード接続状態の駆動トランジスタM1を介してデータ電圧を書き込むことで閾値電圧のばらつきや変動が補償される。このため、第i走査選択期間(t4~t5)は閾値補償期間に相当する。駆動トランジスタM1の閾値電圧の補償速度は閾値補償期間の開始時点t4における当該駆動トランジスタM1のゲート・ソース間電圧すなわち初期ゲート・ソース間電圧Vgs0に依存し、初期ゲート・ソース間電圧Vgs0(>0)が大きいほど補償速度が大きくなる。
本実施形態では、第i走査選択期間の開始時点t4における駆動トランジスタM1のゲート電圧VgはVini(j,i)=D(j,i)-ΔVであるので、初期ゲート・ソース間電圧Vgs0は次式で表される。
Vgs0=D(j,i)-Vini(j,i)
=ΔV …(5)
既述のように所定値ΔV(>0)は固定値であるので、補償速度は、画素回路Pix(j,i)に書き込むべきデータ電圧(データ信号D(j,i))に依存しない。
Vgs0=D(j,i)-Vini(j,i)
=ΔV …(5)
既述のように所定値ΔV(>0)は固定値であるので、補償速度は、画素回路Pix(j,i)に書き込むべきデータ電圧(データ信号D(j,i))に依存しない。
上記より、所定値ΔV(=D(j,i)-Vini(j,i))を大きくするほど、補償速度が大きくなるが、閾値補償期間としての選択走査期間(t4~t5)においてデータ保持キャパシタC1における充電量(蓄積すべき電荷量)が大きくなる。そこで本実施形態では、この充電量と補償速度を勘案して閾値補償所要時間を短縮化するという観点から、計算機シミュレーションや実験等に基づき適切な所定値ΔVが予め決定される。
このようにして本実施形態では、各画素回路Pix(j,i)に与えるべき初期化信号Vini(j,i)はデータ信号D(j,i)の値から上記所定値ΔVを減算した値の信号として生成されることから、閾値補償期間の開始時点のゲート・ソース間電圧Vgsすなわち初期ゲート・ソース間電圧Vgs0は上記所定値ΔVに等しくなる。したがって本実施形態によれば、表示装置の高解像度化によって水平期間が短くなっても、表示すべき画像の各画素の階調値に拘わらず各画素回路内の駆動トランジスタの閾値電圧のばらつきや変動の補償(内部補償)を十分に行うことができる。
<2.第2の実施形態>
上記第1の実施形態におけるデータ側駆動回路30bでは、画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)に対してデータ信号遅延回路34およびLUT36によるデジタル処理を施すことにより、1水平期間だけ遅延させたm個の内部デジタル信号およびm個の初期化デジタル信号が生成され、これらをDA変換することにより、第i選択走査期間においてデータ信号線D1~Dmに印加すべきアナログ電圧信号としてのデータ信号D(1,i)~D(m,i)が出力されるとともに、第i-1走査選択期間において初期化信号線VINI1~VINImに印加すべき初期化信号Vini(1,i)~Vini(m,i)が出力される(図1、図3、図4)。しかし、データ側駆動回路30の構成は、このような構成に限定されるものではない。例えばデータ側駆動回路は、画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)に対してまずDA変換を行うことにより、アナログ電圧信号としてデータ信号D(1,i)~D(m,i)を生成し、その後、これらデータ信号D(1,i)~D(m,i)に対しアナログ処理を施すことにより、第i選択走査期間においてデータ信号線D1~Dmに印加すべきデータ信号D(1,i)~D(m,i)を出力するとともに、第i-1走査選択期間において初期化信号線VINI1~VINImに印加すべき初期化信号Vini(1,i)~Vini(m,i)を出力するように構成されていてもよい。以下、このようなデータ側駆動回路を備える表示装置を第2の実施形態として説明する。
上記第1の実施形態におけるデータ側駆動回路30bでは、画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)に対してデータ信号遅延回路34およびLUT36によるデジタル処理を施すことにより、1水平期間だけ遅延させたm個の内部デジタル信号およびm個の初期化デジタル信号が生成され、これらをDA変換することにより、第i選択走査期間においてデータ信号線D1~Dmに印加すべきアナログ電圧信号としてのデータ信号D(1,i)~D(m,i)が出力されるとともに、第i-1走査選択期間において初期化信号線VINI1~VINImに印加すべき初期化信号Vini(1,i)~Vini(m,i)が出力される(図1、図3、図4)。しかし、データ側駆動回路30の構成は、このような構成に限定されるものではない。例えばデータ側駆動回路は、画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)に対してまずDA変換を行うことにより、アナログ電圧信号としてデータ信号D(1,i)~D(m,i)を生成し、その後、これらデータ信号D(1,i)~D(m,i)に対しアナログ処理を施すことにより、第i選択走査期間においてデータ信号線D1~Dmに印加すべきデータ信号D(1,i)~D(m,i)を出力するとともに、第i-1走査選択期間において初期化信号線VINI1~VINImに印加すべき初期化信号Vini(1,i)~Vini(m,i)を出力するように構成されていてもよい。以下、このようなデータ側駆動回路を備える表示装置を第2の実施形態として説明する。
図5は、第2の実施形態に係る表示装置10bの全体構成を示すブロック図である。この表示装置10bも、内部補償を行う有機EL表示装置である。
この表示装置10bでは、データ側駆動回路30bの構成が上記第1の実施形態におけるデータ側駆動回路30の構成と相違するが、その他の構成および当該他の構成の動作は上記第1の実施形態と同様である(図1~図3、図5参照)。そこで以下では、本実施形態の構成のうち上記第1の実施形態と同一部分には同一の参照符号を付して詳しい説明を省略する。以下、本実施形態につきデータ側駆動回路30bを中心に説明する。
図5に示すように、本実施形態におけるデータ側駆動回路30bは、直並列変換/ラッチ回路32、DA変換回路33、アナログ遅延回路としてのデータ信号遅延回路34a、アナログ減算回路36a、および、出力バッファ回路39を含んでいる。
直並列変換/ラッチ回路32は、上記第1の実施形態と同様、表示すべき画像を表すデジタル画像信号DA、データ側スタートパルス信号DSP、データ側クロック信号DCK、および、ラッチパルス信号LS等を含むデータ側制御信号Scdを表示制御回路20から受け取り、これらの信号に基づき、表示すべき画像を表すデジタル画像信号DAを直列形式から並列形式に変換し、ラッチパルス信号LSに基づき、表示すべき画像の1行分のデータを1水平期間毎に並列に出力する。より詳しくは、直並列変換/ラッチ回路32は、第i-1水平期間の直前において、第i水平期間にi行目の画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)を並列に出力し、第i-1水平期間の間、内部デジタル信号d(1,i)~d(m,i)の出力を維持する。また直並列変換/ラッチ回路32は、第i水平期間の直前には、第i+1水平期間にi+1行目の画素回路Pix(1,i+1)~Pix(m,i+1)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i+1)~d(m,i+1)を並列に出力し、第i水平期間の間、内部デジタル信号d(1,i+1)~d(m,i+1)の出力を維持する。
DA変換回路33は、これらの内部デジタル信号d(1,i+1)~d(m,i+1)をアナログ電圧信号であるデータ信号D(1,i+1)~D(m,i+1)にそれぞれ変換する。これらのデータ信号D(1,i+1)~D(m,i+1)は、データ信号遅延回路34aおよびアナログ減算回路26aに入力される。
データ信号遅延回路34aは、上記第1の実施形態におけるデータ信号遅延回路34とは異なり、データ信号D(1,i+1)~D(m,i+1)のそれぞれをアナログ電圧信号として1水平期間だけ遅延させる。このようなアナログ遅延回路としてのデータ信号遅延回路34aは、例えば、アナログ電圧信号を保持するためのキャパシタとスイッチング素子としてのトランジスタとを用いて実現することができる。1水平期間だけ遅延させた後のデータ信号D(1,i+1)~D(m,i+1)は、出力バッファ回路39を経てデータ側駆動回路30bから出力され、少なくとも第i+1走査選択期間の間、データ信号線D1~Dmにそれぞれ印加される。一方、その直前の水平期間である第i水平期間では、i行目の画素回路Pix(1,i)~Pix(m,i)に書き込むべき1行分の画像データに相当するm個の内部デジタル信号d(1,i)~d(m,i)をDA変換することにより得られたデータ信号D(1,i)~D(m,i)がデータ信号遅延回路34aから出力される。これらのデータ信号D(1,i)~D(m,i)は、出力バッファ回路39を経てデータ側駆動回路30bから出力され、少なくとも第i走査選択期間の間、データ信号線D1~Dmにそれぞれ印加される。
アナログ減算回路36aは、上記第1の実施形態におけるLUT26の代わりに、アナログ処理によってデータ信号D(1,i+1)~D(m,i+1)のそれぞれの値から上記所定値ΔVを減算するアナログ演算回路である。例えば、アナログ電圧信号を保持するキャパシタとスイッチング素子としてのトランジスタ、または、演算増幅器と抵抗素子等を用いて、このようなアナログ減算回路36aを実現することができる。このアナログ減算回路36aにより得られる減算結果としてのm個のアナログ電圧信号は、初期化信号Vini(1,i+1)~Vini(m,i+1)として出力バッファ回路39を経てデータ側駆動回路30bから出力され、少なくとも第i走査選択期間の間、初期化信号線VINI1~VINImにそれぞれ印加される。
なお、出力バッファ回路39は、上記第1の実施形態における初期/データ電圧生成回路38に含まれる出力バッファ回路と同様の構成を有し、電圧ホロア等を用いて実現される。
上記のようなデータ側駆動回路30bによれば、上記第1の実施形態と同様、少なくとも第i-1走査選択期間の間、初期化信号Vini(1,i)~Vini(m,i)が初期化信号線INI1~VINImにそれぞれ印加され、少なくとも第i走査選択期間の間、データ信号D(1,i)~D(m,i)がデータ信号線D1~Dmにそれぞれ印加される(図3参照)。このため、本実施形態に係る表示装置10bの駆動方法は、上記第1の実施形態と実質的に同じであり、各画素回路Pix(j,i)は同様に動作する(図2、図3参照)。したがって本実施形態は、上記第1の実施形態と同様の効果を奏する。これに加えて本実施形態によれば、上記第1の実施形態に比べDA変換回路の回路量が大幅(1/2)に削減されるので(図4および図5参照)、アナログ遅延回路としてのデータ信号遅延回路34aおよびアナログ減算回路36aを適切な構成とすることで、データ側駆動回路30bの全体の回路量を低減することができる。
<3.第3の実施形態>
上記第1および第2の実施形態では、表示部11におけるデータ信号線D1~Dmはデータ側駆動回路30,30bに直接に接続されているが、これに代えて、データ側駆動回路とデータ信号線D1~Dmとの間にデマルチプレクス回路を設け、データ側駆動回路で生成された各データ信号D(j,i)を逆多重化して表示部11における2以上のデータ信号線(ソースライン)に与える駆動方式(以下「SSD(Source Shared Driving)方式」と呼ぶ)を採用してもよい。以下、SSD方式を採用した有機EL表示装置を第3の実施形態として説明する。
上記第1および第2の実施形態では、表示部11におけるデータ信号線D1~Dmはデータ側駆動回路30,30bに直接に接続されているが、これに代えて、データ側駆動回路とデータ信号線D1~Dmとの間にデマルチプレクス回路を設け、データ側駆動回路で生成された各データ信号D(j,i)を逆多重化して表示部11における2以上のデータ信号線(ソースライン)に与える駆動方式(以下「SSD(Source Shared Driving)方式」と呼ぶ)を採用してもよい。以下、SSD方式を採用した有機EL表示装置を第3の実施形態として説明する。
<3.1 構成>
図6は、第3の実施形態に係る表示装置10cの全体構成を示すブロック図である。この表示装置10cは、上記第1および第2の実施形態と同様、内部補償を行う有機EL表示装置であるが、多重度が3のSSD方式が採用されている点で上記第1および第2の実施形態と相違する。また、この表示装置10cは、赤、緑、および青の3原色によるカラー表示を行い、当該3原色に対応する3本のデータ信号線を1組として各組における3本のデータ信号線を時分割的に駆動するSSD方式が採用されている。このSSD方式の採用に伴い、当該3原色に対応する3本のデータ信号線にそれぞれ対応する3本の初期化信号線を1組として各組における3本の初期化信号線に初期化信号が時分割的に与えられる。本実施形態の構成のうちこれらの点に関する構成以外は、上記第1または第2の実施形態と同様であるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。
図6は、第3の実施形態に係る表示装置10cの全体構成を示すブロック図である。この表示装置10cは、上記第1および第2の実施形態と同様、内部補償を行う有機EL表示装置であるが、多重度が3のSSD方式が採用されている点で上記第1および第2の実施形態と相違する。また、この表示装置10cは、赤、緑、および青の3原色によるカラー表示を行い、当該3原色に対応する3本のデータ信号線を1組として各組における3本のデータ信号線を時分割的に駆動するSSD方式が採用されている。このSSD方式の採用に伴い、当該3原色に対応する3本のデータ信号線にそれぞれ対応する3本の初期化信号線を1組として各組における3本の初期化信号線に初期化信号が時分割的に与えられる。本実施形態の構成のうちこれらの点に関する構成以外は、上記第1または第2の実施形態と同様であるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。
図6に示すように、本実施形態に係る表示装置10cは、表示部11c、表示制御回路20、データ信号線駆動回路35、および、走査信号線駆動/発光制御回路40を備えている。
表示部11cには、3原色を構成する赤、緑、青にそれぞれ対応するRデータ信号線Drj、Gデータ信号線Dgj、Bデータ信号線Dbjからなる3本のデータ信号線を1組とするm組(3m本)のデータ信号線Dr1,Dg1,Db1~Drm,Dgm,Dbmと、これらに交差するn+1本の走査信号線G0~Gnとが配設されており、当該3m本のデータ信号線Dx1~Dxm(x=r,g,b)にそれぞれ沿って3m本の初期化信号線VINIx1~VINIxm(x=r,g,b)が配設されている。これら3m本の初期化信号線VINIx1~VINIxm(x=r,g,b)も、Rデータ信号線Drj、Gデータ信号線Dgj、Bデータ信号線Dbjにそれぞれ対応する初期化信号線VINIrj,VINIgj,VINIbjからなる3本の初期化信号線を1組として組み分けされている。以下では「Xデータ信号線」に対応する初期化信号線を「X初期化信号線」ともいう(X=R,G,B)。また上記第1の実施形態と同様、n本の走査信号線G1~Gnに沿ってn本の発光制御線E1~Enがそれぞれ配設されている。
また図6に示すように、表示部11cには3m×n個の画素回路15が3m本のデータ信号線Dx1~Dxm(x=r,g,b)およびn本の走査信号線G1~Gnに沿ってマトリクス状に配置されており、各画素回路15は、3m本のデータ信号線Dx1~Dxm(x=r,g,b)のいずれか1つに対応するとともに、n本の走査信号線G1~Gnのいずれか1つに対応する。以下において各画素回路15を区別する場合には、i番目の走査信号線Giおよびj組目のRデータ信号線Drjに対応する画素回路を「i行j組目のR画素回路」といい、符号“Pr(j,i)”で示し、i番目の走査信号線Giおよびj組目のGデータ信号線Dgjに対応する画素回路を「i行j組目のG画素回路」といい、符号“Pg(j,i)”で示し、i番目の走査信号線Giおよびj組目のBデータ信号線Dbjに対応する画素回路を「i行j組目のB画素回路」といい、符号“Pb(j,i)”で示するものとする。なお、各画素回路Px(j,i)は、3m本の初期化信号線VINIx1~VINIxmのいずれか1つにも対応し、かつ、n本の発光制御線E1~Enのいずれか1つにも対応する(x=r,g,b)。本実施形態における各画素回路15(Px(j,i))の構成は上記第1の実施形態における画素回路15の構成と同様であるので、同一部分には同一の参照符号を付して説明を省略する(図2参照)。
3m本のデータ信号線Dx1~Dxm(x=r,g,b)および3m本の初期化信号線VINIx1~VINIxm(x=r,g,b)は、データ信号線駆動回路35内の後述のデマルチプレクス回路50に接続され、n+1本の走査信号線G0~Gnおよびn本の発光制御線E1~Enは、上記第1の実施形態と同様、走査信号線駆動/発光制御回路40に接続されている。
また表示部11cには、上記第1の実施形態と同様、各画素回路15に共通の電源線(不図示)として、ハイレベル電源電圧ELVDDを供給するためのハイレベル電源線(ハイレベル電源電圧と同じく符号ELVDDで表す。)およびローレベル電源電圧ELVSSを供給するための電源線(ローレベル電源電圧と同じく符号ELVSSで表す。)が配設されている。
表示制御回路20は、上記第1の実施形態と同様、入力信号Sinを表示装置10cの外部から受け取り、この入力信号Sinに基づきデータ側制御信号Scdおよび走査側制御信号Scsを生成し、データ側制御信号Scdをデータ信号線駆動回路35内の後述のデータ側駆動回路30cに、走査側制御信号Scsを走査信号線駆動/発光制御回路40にそれぞれ出力する。これに加えて表示制御回路20は、データ信号線駆動回路35内の後述のデマルチプレクス回路50にR選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbを出力する。
図6に示すように、データ信号線駆動回路35は、データ側駆動回路30cおよびデマルチプレクス回路50を含んでいる。このデータ信号線駆動回路35は、データ信号線Dx1~Dxmを駆動するためのデータ信号Dx(1,i)~Dx(m,i)を生成する駆動用信号生成回路として機能するとともに、初期化信号線VINIx1~VINIxmに与えるべき初期化信号Vinix(1,i+1)~Vinix(m,i+1)を生成する初期化信号生成回路としても機能する(x=r,g,b)。
データ側駆動回路30cは、上記第1および第2の実施形態におけるデータ側駆動回路30,30bのいずれかと同様の構成を有している。ただし、本実施形態では既述のような多重度が3のSSD方式が採用されていることから、このデータ側駆動回路30cは、時分割データ信号生成回路として機能するとともに、時分割初期化信号生成回路としても機能する。すなわち、このデータ側駆動回路30cは、表示制御回路20からのデータ側制御信号Scdに基づき、各水平期間において、Rデータ信号線Drjに印加すべきRデータ信号Dr(j,i)、Gデータ信号線Dgjに印加すべきGデータ信号Dg(j,i)、Bデータ信号線Dbjに印加すべきBデータ信号Db(j,i)を時分割的にデータ信号D(j,i)として出力する(j=1~m)。また、このデータ側駆動回路30cは、表示制御回路20からのデータ側制御信号Scdに基づき各水平期間において、R初期化信号線VINIrjに印加すべきR初期化信号Vinir(j,i+1)、G初期化信号線VINIgjに印加すべきG初期化信号Vinig(j,i+1)、B初期化信号線VINIbjに印加すべきB初期化信号Vinib(j,i+1)を、時分割的に初期化信号Vini(j,i+1)として出力する(j=1~m)。すなわち、各水平期間は第1から第3期間からなる3つの期間を含み、第i水平期間では、第1期間にRデータ信号Dr(j,i)およびR初期化信号Vinir(j,i+1)が出力され、第2期間にGデータ信号Dg(j,i)およびG初期化信号Vinig(j,i+1)が出力され、第3期間にBデータ信号Db(j,i)およびB初期化信号Vinib(j,i+1)が出力される。なお、データ信号Dr(j,i)、Dg(j,i)、Db(j,i)は、それぞれ、i行j組目の画素回路Pr(j,i)、Pg(j,i)、Pb(j,i)に書き込むべき画素データを示している。
デマルチプレクス回路50は、第1から第mデマルチプレクサ51~5mからなるm個のデマルチプレクサを有している。各デマルチプレクサ5j(j=1~m)は同一の構成を有しており、データ側駆動回路30cから出力されるデータ信号D(j,i)を逆多重化するデータ用デマルチプレクサとして機能するとともに、データ側駆動回路30cから出力される初期化信号Vini(j,i)を逆多重化する初期化用デマルチプレクサとしても機能する。表示制御回路20から出力されるR選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbは、全てのデマルチプレクサ51~5mに与えられる。データ側駆動回路30cは、m個のデータ用出力端子Ta1~Tamおよびm個の初期化用出力端子Tb1~Tbmを有しており、第jデマルチプレクサ5jの入力側はj番目のデータ用出力端子Tajおよび初期化用出力端子Tbjに接続され、出力側はj組目の3本のデータ信号線Drj,Dgj,Dbjに接続されている。
図7は、第jデマルチプレクサ5jの構成を説明するための回路図である(j=1~m)。図7に示すように各デマルチプレクサ5jは、スイッチング素子として、Rデータ用選択トランジスタMdr、Gデータ用選択トランジスタMdg、およびBデータ用選択トランジスタMdbからなる3個のデータ用選択トランジスタを含むとともに、R初期化用選択トランジスタMir、G初期化用選択トランジスタMig、およびB初期化用選択トランジスタMibからなる3個の初期化用選択トランジスタを含んでいる。R、G、およびBデータ用選択トランジスタMdr,Mdg,Mdbの制御端子としてのゲート端子には、R、G、およびB選択制御信号SSDr,SSDg,SSDbがそれぞれ与えられ、R、G、およびB初期化用選択トランジスタMir,Mig,Mibの制御端子としてのゲート端子にも、R、G、およびB選択制御信号SSDr,SSDg,SSDbがそれぞれ与えられる。各データ用選択トランジスタMdxは、そのゲート端子に与えられる選択制御信号SSDxがローレベル(アクティブ)のときオン状態であり、ハイレベル(非アクティブ)のときオフ状態である(x=r,g,b)。また、各初期化用選択トランジスタMixも、そのゲート端子に与えられる選択制御信号SSDxがローレベル(アクティブ)のときオン状態であり、ハイレベル(非アクティブ)のときオフ状態である(x=r,g,b)。
第jデマルチプレクサ5jにおける選択トランジスタのうち、R、G、およびBデータ用選択トランジスタMdr,Mdg,Mdbの第1導通端子としてのドレイン端子は、j組目のR、G、およびBデータ信号線Drj,Dgj,Dbjにそれぞれ接続されており、R、G、およびBデータ用選択トランジスタMdr,Mdg,Mdbの第2導通端子としてのソース端子はいずれもデータ側駆動回路30cにおけるj番目のデータ用出力端子Tajに接続されている。R、G、およびB初期化用選択トランジスタMir,Mig,Mibの第1導通端子としてのドレイン端子は、j組目のR、G、およびB初期化信号線VINIrj,VINIgj,VINIbjにそれぞれ接続されており、R、G、およびB初期化用選択トランジスタMir,Mig,Mibの第2導通端子としてのソース端子はいずれもデータ側駆動回路30cにおけるj番目の初期化用出力端子Tbjに接続されている。
<3.2 駆動方法>
次に、本実施形態に係る表示装置10cの駆動方法につき、i行j組目の3個の画素回路Pr(j,i),Pg(j,i),Pb(j,i)に着目し図2および図6~図9を参照して説明する。図8は、本実施形態に係る表示装置10cの駆動を説明するための信号波形図であり、図9は、本実施形態における画素回路15の駆動トランジスタM1のゲート端子(制御端子)の初期化動作を説明するためのブロック図である。
次に、本実施形態に係る表示装置10cの駆動方法につき、i行j組目の3個の画素回路Pr(j,i),Pg(j,i),Pb(j,i)に着目し図2および図6~図9を参照して説明する。図8は、本実施形態に係る表示装置10cの駆動を説明するための信号波形図であり、図9は、本実施形態における画素回路15の駆動トランジスタM1のゲート端子(制御端子)の初期化動作を説明するためのブロック図である。
図8は、i行j組目の3個の画素回路Pr(j,i),Pg(i,j),Pb(i,j)における初期化および画素データ書込における各信号の変化を示している。図8において、時刻t1~t13の期間は、i行目の画素回路Px(1,i)~Px(m,i)(x=r,g,b)の非発光期間である。時刻t1~t7の期間は第i-1水平期間であり、時刻t5~t6の期間はi-1番目の走査信号線Gi-1の選択期間すなわち第i-1水平期間内の走査選択期間である。この走査選択期間(t5~t6)は、i行目の画素回路Px(1,i)~Px(m,i)(x=r,g,b)の放電期間に相当し、i-1行目の画素回路Px(1,i-1)~Px(m,i-1)(x=r,g,b)の書込/閾値補償期間にも相当する。時刻t7~t13の期間は第i水平期間であり、時刻t11~t12の期間はi番目の走査信号線Giの選択期間すなわち第i水平期間内の走査選択期間である。この走査選択期間(t11~t12)は、i行目の画素回路Px(1,i)~Px(m,i)(x=r,g,b)の書込/閾値補償期間に相当し、i+1行目の画素回路Px(1,i+1)~Px(m,i+1)(x=r,g,b)の放電期間にも相当する。
本実施形態では、図8に示すように各水平期間において、その走査選択期間の開始時点よりも前の期間(以下「選択前期間」という)に、R選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbが所定期間ずつ順次ローレベル(アクティブ)となることにより、各デマルチプレクサ5jにおいて、Rデータ用選択トランジスタMdr、Gデータ用選択トランジスタMdg、およびBデータ用選択トランジスタMdbが当該所定期間ずつ順次オン状態になるとともに、R初期化用選択トランジスタMir、G初期化用選択トランジスタMig、およびB初期化用選択トランジスタMibも当該所定期間ずつ順次オン状態になる(図7参照)。
一方、データ側駆動回路30cのデータ用出力端子Tajからは、第i-1水平期間内の選択前期間(t1~t5)において、図8に示すように、R選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbに連動してRデータ信号Dr(j,i-1)、Gデータ信号Dg(j,i-1)、およびBデータ信号Db(j,i-1)が順次に出力される。これら順次に出力されるRデータ信号Dr(j,i-1)、Gデータ信号Dg(j,i-1)、およびBデータ信号Db(j,i-1)の電圧は、上記デマルチプレクサ5jによってデータ信号線Drj,Dgj,Dbjにそれぞれ供給され、それらのデータ信号線Drj,Dgj,Dbjの配線容量にそれぞれ保持される(以下、各データ信号線Dxj(x=r,g,b)に形成される配線容量を「データライン容量Cdxj」という)。すなわち選択前期間(t1~t5)のうち、R選択制御信号SSDrがローレベルの期間(以下「Rライン充電期間」という)ではRデータ信号Dr(j,i-1)の電圧でRデータ信号線Drjの配線容量であるデータライン容量Cdrjが充電され、G選択制御信号SSDgがローレベルの期間(以下「Gライン充電期間」という)ではGデータ信号Dg(j,i-1)の電圧でGデータ信号線Dgjの配線容量であるデータライン容量Cdgjが充電され、B選択制御信号SSDbがローレベルの期間(以下「Bライン充電期間」という)ではBデータ信号Db(j,i-1)の電圧でBデータ信号線Dbjの配線容量であるデータライン容量Cdbjが充電される。図8に示すように、Rライン充電期間の終了時のRデータ信号線Drjの電圧、Gライン充電期間の終了時のGデータ信号線Dgjの電圧、および、Bライン充電期間の終了時のBデータ信号線Dbjの電圧は、少なくとも当該水平期間内の走査選択期間(t5~t6)の間は保持される。
また、データ側駆動回路30cの初期化用出力端子Tbjからは、第i-1水平期間内の選択前期間(t1~t5)において、図8に示すように、R選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbに連動してR初期化信号Vinir(j,i)、G初期化信号Vinig(j,i)、およびB初期化信号Vinib(j,i)が順次に出力される。これら順次に出力されるR初期化信号Vinir(j,i)、G初期化信号Vinig(j,i)、およびB初期化信号Vinib(j,i)の電圧は、上記デマルチプレクサ5jによって初期化信号線VINIrj,VINIgj,VINIbjにそれぞれ供給され、それらの初期化信号線VINIrj,VINIgj,VINIbjの配線容量にそれぞれ保持される(以下、各初期化信号線VINIxj(x=r,g,b)に形成される配線容量を「初期化ライン容量Cixj」という)。すなわち選択前期間(t1~t5)のうち、Rライン充電期間ではR初期化信号Vinir(j,i)の電圧でR初期化信号線VINIriの配線容量である初期化ライン容量Cirjが充電され、Gライン充電期間ではG初期化信号Vinig(j,i)の電圧でG初期化信号線VINIgjの配線容量である初期化ライン容量Cigjが充電され、Bライン充電期間ではB初期化信号Vinib(j,i)の電圧でB初期化信号線VINIbjの配線容量である初期化ライン容量Cibjが充電される。図8に示すように、Rライン充電期間の終了時のR初期化信号線VINIrjの電圧、Gライン充電期間の終了時のG初期化信号線VINIgjの電圧、および、Bライン充電期間の終了時のB初期化信号線VINIbjの電圧は、少なくとも当該水平期間内の走査選択期間(t5~t6)の間は保持される。
その後、走査選択期間(t5~t6)の開始時点で走査信号線Gi-1の電圧がローレベル(アクティブ)に変化し、この走査選択期間(t5~t6)の間、当該電圧はローレベルに維持される。このため、この走査選択期間(t5~t6)の間、i-1行j組目の各画素回路Px(j,i-1)(x=r,g,b)における書込用トランジスタM2および補償用トランジスタM3はオン状態であり、i行j組目の各画素回路Px(j,i)(x=r,g,b)における初期化用トランジスタM4もオン状態である(図2参照)。
したがって、この走査選択期間(t5~t6)において、Rデータ信号線Drjの電圧、すなわちデータライン容量Cdrjに保持されたRデータ信号Dr(j,i-1)の電圧が、i-1行j組目のR画素回路Pr(j,i-1)に画素データとして書き込まれ、Gデータ信号線Dgjの電圧すなわちデータライン容量Cdgjに保持されたGデータ信号Dg(j,i-1)の電圧が、i-1行j組目のG画素回路Pg(j,i-1)に画素データとして書き込まれ、Bデータ信号線Dbjの電圧すなわちデータライン容量Cdbjに保持されたBデータ信号Db(j,i-1)の電圧が、i-1行j組目のB画素回路Pb(j,i-1)に画素データとして書き込まれる。
また、この走査選択期間(t5~t6)において、R初期化信号線VINIrjの電圧、すなわち初期化ライン容量Cirjに保持されたR初期化信号Vinir(j,i)の電圧が、i行j組目のR画素回路Pr(j,i)におけるデータ保持キャパシタC1に与えられることで、駆動トランジスタM1のゲート電圧Vgが初期化される。また、G初期化信号線VINIgjの電圧すなわち初期化ライン容量Cigjに保持されたG初期化信号Vinig(j,i)の電圧が、i行j組目のG画素回路Pg(j,i)におけるデータ保持キャパシタC1に与えられることで、駆動トランジスタM1のゲート電圧Vgが初期化されるとともに、B初期化信号線VINIbjの電圧すなわち初期化ライン容量Cibjに保持されたB初期化信号Vinib(j,i)の電圧が、i行j組目のB画素回路Pb(j,i)におけるデータ保持キャパシタC1に与えられることで、駆動トランジスタM1のゲート電圧Vgが初期化される。
次の水平期間である第i水平期間(t7~t13)内の選択前期間(t7~t11)においても、各デマルチプレクサ5jでは、Rデータ用選択トランジスタMdr、Gデータ用選択トランジスタMdg、およびBデータ用選択トランジスタMdbが所定期間ずつ順次オン状態になるとともに、R初期化用選択トランジスタMir、G初期化用選択トランジスタMig、およびB初期化用選択トランジスタMibも当該所定期間ずつ順次オン状態になる(図7参照)。
この第i水平期間内の選択前期間(t7~t11)において、データ側駆動回路30cのデータ用出力端子Tajから、図8に示すようにR選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbに連動してRデータ信号Dr(j,i)、Gデータ信号Dg(j,i)、およびBデータ信号Db(j,i)が順次に出力される。これら順次に出力されるRデータ信号Dr(j,i)、Gデータ信号Dg(j,i)、およびBデータ信号Db(j,i)の電圧は、上記デマルチプレクサ5jによってデータ信号線Drj,Dgj,Dbjにそれぞれ供給され、それらのデータ信号線Drj,Dgj,Dbjの配線容量にそれぞれ保持される。すなわち、この選択前期間(t7~t11)のうち、Rライン充電期間ではRデータ信号Dr(j,i)の電圧でRデータ信号線Drjの配線容量であるデータライン容量Cdrjが充電され、Gライン充電期間ではGデータ信号Dg(j,i)の電圧でGデータ信号線Dgjの配線容量であるデータライン容量Cdgjが充電され、Bライン充電期間ではBデータ信号Db(j,i)の電圧でBデータ信号線Dbjの配線容量であるデータライン容量Cdbjが充電される。Rライン充電期間の終了時のRデータ信号線Drjの電圧、Gライン充電期間の終了時のGデータ信号線Dgjの電圧、および、Bライン充電期間の終了時のBデータ信号線Dbjの電圧は、少なくとも当該水平期間内の走査選択期間(t11~t12)の間は保持される。
また、この第i水平期間内の選択前期間(t7~t11)において、データ側駆動回路30cの初期化用出力端子Tbjから、図8に示すようにR選択制御信号SSDr、G選択制御信号SSDg,およびB選択制御信号SSDbに連動してR初期化信号Vinir(j,i+1)、G初期化信号Vinig(j,i+1)、およびB初期化信号Vinib(j,i+1)が順次に出力される。これら順次に出力されるR初期化信号Vinir(j,i+1)、G初期化信号Vinig(j,i+1)、およびB初期化信号Vinib(j,i+1)の電圧は、上記デマルチプレクサ5jによって初期化信号線VINIrj,VINIgj,VINIbjにそれぞれ供給され、それらの初期化信号線VINIrj,VINIgj,VINIbjの配線容量すなわち初期化ライン容量Cirj,Cigj,Cibjにそれぞれ保持される。
その後、この走査選択期間(t11~t12)の開始時点で走査信号線Giの電圧がローレベル(アクティブ)に変化し、この走査選択期間(t11~t12)の間、当該電圧はローレベルに維持される。このため、この走査選択期間(t11~t12)の間、i行j組目の各画素回路Px(j,i)(x=r,g,b)における書込用トランジスタM2および補償用トランジスタM3はオン状態である(図2参照)。
したがって、この走査選択期間(t11~t12)において、Rデータ信号線Drjの電圧、すなわちデータライン容量Cdrjに保持されたRデータ信号Dr(j,i)の電圧が、i行j組目のR画素回路Pr(j,i)に画素データとして書き込まれ、Gデータ信号線Dgjの電圧すなわちデータライン容量Cdgjに保持されたGデータ信号Dg(j,i)の電圧が、i行j組目のG画素回路Pg(j,i)に画素データとして書き込まれ、Bデータ信号線Dbjの電圧すなわちデータライン容量Cdbjに保持されたBデータ信号Db(j,i)の電圧が、i行j組目のB画素回路Pb(j,i)に画素データとして書き込まれる。これらi行j組目の画素回路Px(i,j)(x=r,g,b)への画素データの書き込みを、i行j組目のR画素回路Pr(i,j)への画素データの書き込みを例に挙げて更に詳しく説明する。なお以下において、i行j組目の各画素回路Px(i,j)における駆動トランジスタの閾値電圧(<0)を“Vthx”で示すものとする(x=r,g,b)。
i行j組目のR画素回路Pr(j,i)では、既述のように、第i-1水平期間内の走査選択期間(t5~t6)において、R初期化信号線VINIrjの電圧すなわちR初期化信号Vinir(j,i)が初期化用トランジスタM4を介してデータ保持キャパシタC1に与えられることで、駆動トランジスタM1のゲート電圧VgがR初期化信号Vinir(j,i)の電圧に初期化される(図8、図9参照)。このR初期化信号Vinir(j,i)は、上記第1または第2の実施形態におけるデータ側駆動回路30,30bと同様の構成を有するデータ側駆動回路30c内で生成されるアナログ電圧信号であり(図4、図5参照)、次式のように表すことができる。
Vinir(j,i)=Dr(j,i)-ΔV …(6)
Vinir(j,i)=Dr(j,i)-ΔV …(6)
したがって、第i水平期間内の走査選択期間(t11~t12)の直前では、駆動トランジスタM1のゲート電圧Vgは、上式(6)により示されるR初期化信号Vinir(j,i)の値となっている。この走査選択期間(t11~t12)では、書込用トランジスタM2および補償用トランジスタM3がオン状態であり、Rデータ信号線Drjの電圧すなわちRデータ信号Dr(j,i)が書込用トランジスタM2およびダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられる(図2参照)。これにより、駆動トランジスタM1のゲート電圧Vgは、Rデータ信号Dr(j,i)に応じた値に向かって変化する。すなわち、この選択走査期間(t11~t12)においてゲート電圧Vgは、R初期化信号Vinir(j,i)の値からDr(j,i)-|Vthr|に向かって変化する。ここでは説明の便宜上、この走査選択期間の終了時点t12においてゲート電圧VgはDr(j,i)-|Vthr|に到達しているものとする。
i行j組目のG画素回路Pg(i,j)およびB画素回路Pb(i,j)についても、R画素回路Pr(i,j)への画素データの上記書込動作と同様の書き込み動作が行われる。すなわち、G画素回路Pg(i,j)では、第i水平期間内の走査選択期間(t11~t12)の直前には、駆動トランジスタM1のゲート電圧Vgは、下記式(7)により示されるG初期化信号Vinig(j,i)の値となっており、B画素回路Pb(i,j)では、第i水平期間内の走査選択期間(t11~t12)の直前には、駆動トランジスタM1のゲート電圧Vgは、下記式(8)により示されるB初期化信号Vinib(j,i)の値となっている。
Vinig(j,i)=Dg(j,i)-ΔV …(7)
Vinib(j,i)=Db(j,i)-ΔV …(8)
G画素回路Pg(i,j)では、この走査選択期間(t11~t12)において、Gデータ信号Dg(j,i)が書込用トランジスタM2およびダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられることにより(図2参照)、駆動トランジスタM1のゲート電圧Vgは、Gデータ信号Dg(j,i)に応じた値すなわちDg(j,i)-|Vthg|に向かって変化する。また、B画素回路Pb(i,j)では、この走査選択期間(t11~t12)において、Bデータ信号Db(j,i)が書込用トランジスタM2およびダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられることにより(図2参照)、駆動トランジスタM1のゲート電圧Vgは、Bデータ信号Db(j,i)に応じた値すなわちDb(j,i)-|Vthb|に向かって変化する。ここでは説明の便宜上、この走査選択期間の終了時点t12において、G画素回路Pg(i,j)における駆動トランジスタM1のゲート電圧VgはDg(j,i)-|Vthg|に到達しているものとし、B画素回路Pb(i,j)における駆動トランジスタM1のゲート電圧VgはDb(j,i)-|Vthb|に到達しているものとする。
Vinig(j,i)=Dg(j,i)-ΔV …(7)
Vinib(j,i)=Db(j,i)-ΔV …(8)
G画素回路Pg(i,j)では、この走査選択期間(t11~t12)において、Gデータ信号Dg(j,i)が書込用トランジスタM2およびダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられることにより(図2参照)、駆動トランジスタM1のゲート電圧Vgは、Gデータ信号Dg(j,i)に応じた値すなわちDg(j,i)-|Vthg|に向かって変化する。また、B画素回路Pb(i,j)では、この走査選択期間(t11~t12)において、Bデータ信号Db(j,i)が書込用トランジスタM2およびダイオード接続状態の駆動トランジスタM1を介してデータ保持キャパシタC1に与えられることにより(図2参照)、駆動トランジスタM1のゲート電圧Vgは、Bデータ信号Db(j,i)に応じた値すなわちDb(j,i)-|Vthb|に向かって変化する。ここでは説明の便宜上、この走査選択期間の終了時点t12において、G画素回路Pg(i,j)における駆動トランジスタM1のゲート電圧VgはDg(j,i)-|Vthg|に到達しているものとし、B画素回路Pb(i,j)における駆動トランジスタM1のゲート電圧VgはDb(j,i)-|Vthb|に到達しているものとする。
この走査選択期間の終了時点t12において、i行j組目の各画素回路Px(i,j)(x=r,g,b)では、書込用トランジスタM2および補償用トランジスタM3はオフ状態に変化する。この時刻t12以降、R画素回路Pr(i,j)、G画素回路Pg(i,j)、および、B画素回路Pb(i,j)におけるデータ保持キャパシタC1は、ELVDD-Dr(j,i)+|Vthr|で示される電圧、ELVDD-Dg(j,i)+|Vthg|で示される電圧、および、ELVDD-Db(j,i)+|Vthb|で示される電圧をそれぞれ保持する。
その後、時刻t13において、発光制御線Eiの電圧がローレベルに変化する。これに伴い、i行j組目の各画素回路Px(j,i)(x=r,g,b)において、電源供給用トランジスタM5および発光制御用トランジスタM6がオン状態に変化する。時刻t13以降、ハイレベル電源線ELVDDから電源供給用トランジスタM5、駆動トランジスタM1、発光制御用トランジスタM6、および、有機EL素子OLEDを経由してローレベル電源線ELVSSに電流が流れる。この電流I1は、各画素回路Px(i,j)における駆動トランジスタM1のゲート・ソース間電圧をVgsx(>0)とすると、駆動トランジスタM1の特性に関する定数Kを用いて次式で示される(x=r,g,b)。
I1=K(Vgsx-|Vthx|)2 …(9)
電源供給用トランジスタM5がオン状態のとき、駆動トランジスタM1のゲート・ソース間電圧Vgsxは、データ保持キャパシタC1に保持される電圧に相当し、
Vgsx=ELVDD-Dx(j,i)+|Vthx| …(10)
である。したがって、上記電流I1は次式で与えられる。
I1=K(ELVDD-Dx(j,i)+|Vthx|-|Vthx|)2
=K(ELVDD-Dx(j,i))2 …(11)
I1=K(Vgsx-|Vthx|)2 …(9)
電源供給用トランジスタM5がオン状態のとき、駆動トランジスタM1のゲート・ソース間電圧Vgsxは、データ保持キャパシタC1に保持される電圧に相当し、
Vgsx=ELVDD-Dx(j,i)+|Vthx| …(10)
である。したがって、上記電流I1は次式で与えられる。
I1=K(ELVDD-Dx(j,i)+|Vthx|-|Vthx|)2
=K(ELVDD-Dx(j,i))2 …(11)
このように時刻t13以降、i行j組目の各画素回路Px(i,j)において、有機EL素子OLEDは、駆動トランジスタM1の閾値電圧Vthxにかかわらず、画素回路Px(j,i)に画素データとして書き込まれたデータ信号Dx(j,i)の電圧に応じた輝度で発光する(x=r,g,b)。ただし、R画素回路Pr(i,j)における発光色は赤であり、G画素回路Pg(i,j)における発光色は緑であり、B画素回路Pb(i,j)における発光色は青である。
<3.3 作用および効果>
上記のようにi行j組目の各画素回路Px(j,i)(x=r,g,b)において、第i水平期間内の走査選択期間(t11~t12)は、データ信号Dx(j,i)が画素データを示すデータ電圧としてデータ保持キャパシタC1に書き込まれる期間であり、このときダイオード接続状態の駆動トランジスタM1を介してデータ電圧を書き込むことで閾値電圧のばらつきや変動が補償される。このため、この走査選択期間(t11~t12)は閾値補償期間に相当する。駆動トランジスタM1の閾値電圧の補償速度は閾値補償期間の開始時点t11における当該駆動トランジスタM1のゲート・ソース間電圧である初期ゲート・ソース間電圧Vgs0に依存し、初期ゲート・ソース間電圧Vgs0(>0)が大きいほど補償速度が大きくなる。
上記のようにi行j組目の各画素回路Px(j,i)(x=r,g,b)において、第i水平期間内の走査選択期間(t11~t12)は、データ信号Dx(j,i)が画素データを示すデータ電圧としてデータ保持キャパシタC1に書き込まれる期間であり、このときダイオード接続状態の駆動トランジスタM1を介してデータ電圧を書き込むことで閾値電圧のばらつきや変動が補償される。このため、この走査選択期間(t11~t12)は閾値補償期間に相当する。駆動トランジスタM1の閾値電圧の補償速度は閾値補償期間の開始時点t11における当該駆動トランジスタM1のゲート・ソース間電圧である初期ゲート・ソース間電圧Vgs0に依存し、初期ゲート・ソース間電圧Vgs0(>0)が大きいほど補償速度が大きくなる。
本実施形態では、第i水平期間内の走査選択期間の開始時点t11における各画素回路Px(i,j)の駆動トランジスタM1のゲート電圧VgはVinix(j,i)=Dx(j,i)-ΔVであるので(x=r,g,b)、初期ゲート・ソース間電圧Vgs0は次式で表される。
Vgs0=Dx(j,i)-Vini(j,i)
=ΔV
既述のように所定値ΔV(>0)は固定値であるので、補償速度は、各画素回路Px(j,i)に書き込むべきデータ電圧(データ信号Dx(j,i))に依存せず、いずれの画素回路Px(i,j)においても同じである。なお、所定値ΔVについては、上記第1の実施形態と同様、閾値補償所要時間を短縮化するという観点から、計算機シミュレーションや実験等に基づき適切な値が予め決定される。
Vgs0=Dx(j,i)-Vini(j,i)
=ΔV
既述のように所定値ΔV(>0)は固定値であるので、補償速度は、各画素回路Px(j,i)に書き込むべきデータ電圧(データ信号Dx(j,i))に依存せず、いずれの画素回路Px(i,j)においても同じである。なお、所定値ΔVについては、上記第1の実施形態と同様、閾値補償所要時間を短縮化するという観点から、計算機シミュレーションや実験等に基づき適切な値が予め決定される。
このようにして本実施形態では、各画素回路Px(j,i)における初期ゲート・ソース間電圧Vgs0は同一の固定値(上記所定値ΔV)となる。したがって本実施形態によれば、上記第1および第2の実施形態と同様、表示装置の高解像度化によって水平期間が短くなっても、表示すべき画像の各画素の階調値に拘わらず画素回路内での駆動トランジスタの閾値電圧のばらつきや変動の補償(内部補償)を十分に行うことができる。
また本実施形態では、SSD方式が採用されていることから、データ信号線駆動回路35は、データ側駆動回路30cから出力される各データ信号D(j,i)を逆多重化して3本のデータ信号線Drj,Dgj,Dbjに与え、かつ、データ側駆動回路30cから出力される各初期化信号Vini(j,i)を逆多重化して3本の初期化信号線VINIrj,VINIgj,VINIbjに与えるように構成されている。このため本実施形態によれば、上記第1または第2の実施形態と同様の効果を奏しつつ、データ側駆動回路30cの回路量を大幅に低減することができる。
<4.変形例>
本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいてさらに種々の変形を施すことができる。
本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいてさらに種々の変形を施すことができる。
例えば、上記第1および第2の実施形態におけるデータ側駆動回路30,30bは、図1、図5に示す構成に限定されるものではなく、図3に示された駆動方法を実現できるものであれば、他の構成であってもよい。
また、上記第1~第3の実施形態は、各画素回路Pix(j,i)またはPx(j,i)(x=r,g,b)において駆動トランジスタM1のゲート電圧Vgが先行走査信号線Gi-1の選択期間に初期化されるように構成されているが(図2、図3参照)、これに限定されるものではなく、非発光期間(発光制御線Eiに非選択期間)において対応走査信号線Giの選択期間よりも前に初期化されるように構成されていればよい。なお、例えば上記第1の実施形態において先行走査信号線Gi-1の選択期間以外の他の期間で駆動トランジスタM1のゲート電圧Vgを初期化する場合、データ側駆動回路30内のデータ信号遅延回路34は、内部デジタル信号d(1,i)~d(m,i)を1水平期間だけ遅延させるのではなく、当該他の期間と対応走査信号線Giの選択期間との時間的関係に応じた所定時間だけ遅延させる構成となる。
また、上記第1から第3の実施形態では、駆動トランジスタM1としてPチャネル型のトランジスタを使用した図2に示す構成の画素回路が使用されているが、画素回路の構成は図2の構成に限定されるものではなく、ダイオード接続を利用して内部補償を行う画素回路であれば他の構成であってもよく、駆動トランジスタM1としてNチャネル型のトランジスタを使用した構成であってもよい。なお例えば、上記第1の実施形態におけるデータ側駆動回路30では、データ信号D(j,i)から所定値ΔVを減算した値を有するアナログ電圧信号として初期化信号Vini(j,i)が生成されるが(図3、図4参照)、画素回路においてNチャネル型の駆動トランジスタを使用した他の構成を採用した場合には、データ信号D(j,i)に所定値ΔVを加算した値を有するアナログ電圧信号として初期化信号Vini(j,i)が生成されることもある。より一般的には、データ信号D(j,i)と初期化信号Vini(j,i)との差が同一の所定値ΔVとなるように、予め適切に決められた所定値ΔVに基づく演算処理により当該初期化信号Vini(j,i)が生成される。
また、上記第3の実施形態では多重度が3のSSD方式が採用されているが(図6、図7参照)、多重度が2のSSD方式を採用してもよいし、多重度が4以上のSSD方式を採用してもよい。例えば、R(赤)、G(緑)、B(青)、W(白)の4原色に基づきカラー画像を表示する有機EL表示装置において、当該4つの原色に対応する4本のデータ信号線を1組として表示部における複数のデータ信号線をm組のデータ信号線群にグループ化し、多重度が4のSSD方式を採用してもよい。この場合、表示部11cにおける複数の初期化信号線も、各組の4本のデータ信号線にそれぞれ対応する4本の初期化信号線を1組としてm組の初期化信号線群にグループ化される。
また、上記第3の実施形態における各デマルチプレクサ5jにおいて、データ用選択トランジスタMdxおよび初期化用選択トランジスタMixには同一の選択制御信号SSDxが与えられるが(x=r、g、b)、それらの選択トランジスタMdx,Mixに異なる選択制御信号を与えるようにしてもよい。すなわち、上記第3の実施形態におけるR選択制御信号SSDr、G選択制御信号SSDg、およびB選択制御信号SSDbを、データ用選択トランジスタMdr,Mdg,Mdbの制御端子に与えるべきRデータ用選択制御信号SSDdr、Gデータ用選択制御信号SSDdg,およびBデータ用選択制御信号SSDdbと、初期化用選択トランジスタMir,Mig,Mibの制御端子に与えるべきR初期化用選択制御信号SSDir、G初期化用選択制御信号SSDig,およびB初期化用択制御信号SSDibとに分離してもよい。この場合、初期化用選択制御信号SSDixのアクティブ期間をデータ用選択制御信号SSDdxのアクティブ期間と異ならせることができる(x=r,g,b)。
なお以上において、有機EL表示装置を例に挙げて各実施形態およびその変形例が説明されたが、本発明は、有機EL表示装置に限定されるものではなく、電流で駆動される表示素子を用いた内部補償方式の表示装置であれば適用可能である。ここで使用可能な表示素子は、電流によって輝度または透過率等が制御される表示素子であり、例えば、有機EL素子すなわち有機発光ダイオード(Organic Light Emitting Diode(OLED))の他、無機発光ダイオードや量子ドット発光ダイオード(Quantum dot Light Emitting Diode(QLED))等が使用可能である。
10,10b,10c…有機EL表示装置
11,11c …表示部
15 …画素回路
Pix(j,i) …画素回路(i=1~n、j=1~m)
Pr(j,i) …R画素回路(i=1~n、j=1~m)
Pg(j,i) …G画素回路(i=1~n、j=1~m)
Pb(j,i) …B画素回路(i=1~n、j=1~m)
20 …表示制御回路
30,30b,30c…データ側駆動回路
34 …データ信号遅延回路(デジタル遅延回路)
34a …データ信号遅延回路(アナログ遅延回路)
36 …ルックアップテーブル(デジタル演算回路)
36a …アナログ減算回路(アナログ演算回路)
35 …データ信号線駆動回路
40 …走査信号線駆動/発光制御回路
50 …デマルチプレクス回路
51~5m …デマルチプレクサ
Gi …走査信号線(i=1~n)
Ei …発光制御線(i=1~n)
Dj …データ信号線(j=1~m)
Drj,Dgj,Dbj …データ信号線(j=1~m)
VINIj …初期化信号線(j=1~m)
VINIrj,VINIgj,VINIbj …初期化信号線(j=1~m)
Taj …データ用出力端子(j=1~m)
Tbj …初期化用出力端子(j=1~m)
Mdr,Mdg,Mdb …データ用選択トランジスタ
Mir,Mig,Mib …初期化用選択トランジスタ
M1 …駆動トランジスタ
M2 …書込用トランジスタ
M3 …補償込用トランジスタ
M4 …初期化用トランジスタ
M5 …電源供給用トランジスタ
M6 …発光制御用トランジスタ
C1 …データ保持キャパシタ(保持容量)
OLED …有機EL素子
SSDx …選択制御信号(x=r,g,b)
11,11c …表示部
15 …画素回路
Pix(j,i) …画素回路(i=1~n、j=1~m)
Pr(j,i) …R画素回路(i=1~n、j=1~m)
Pg(j,i) …G画素回路(i=1~n、j=1~m)
Pb(j,i) …B画素回路(i=1~n、j=1~m)
20 …表示制御回路
30,30b,30c…データ側駆動回路
34 …データ信号遅延回路(デジタル遅延回路)
34a …データ信号遅延回路(アナログ遅延回路)
36 …ルックアップテーブル(デジタル演算回路)
36a …アナログ減算回路(アナログ演算回路)
35 …データ信号線駆動回路
40 …走査信号線駆動/発光制御回路
50 …デマルチプレクス回路
51~5m …デマルチプレクサ
Gi …走査信号線(i=1~n)
Ei …発光制御線(i=1~n)
Dj …データ信号線(j=1~m)
Drj,Dgj,Dbj …データ信号線(j=1~m)
VINIj …初期化信号線(j=1~m)
VINIrj,VINIgj,VINIbj …初期化信号線(j=1~m)
Taj …データ用出力端子(j=1~m)
Tbj …初期化用出力端子(j=1~m)
Mdr,Mdg,Mdb …データ用選択トランジスタ
Mir,Mig,Mib …初期化用選択トランジスタ
M1 …駆動トランジスタ
M2 …書込用トランジスタ
M3 …補償込用トランジスタ
M4 …初期化用トランジスタ
M5 …電源供給用トランジスタ
M6 …発光制御用トランジスタ
C1 …データ保持キャパシタ(保持容量)
OLED …有機EL素子
SSDx …選択制御信号(x=r,g,b)
Claims (6)
- 複数のデータ信号線と、前記複数のデータ線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
前記複数のデータ信号線にそれぞれ対応するように配設された複数の初期化信号線と、
前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか1つに対応するとともに前記複数の走査信号線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子と直列に接続され前記表示素子の駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され前記表示素子の駆動電流を制御するための電圧を保持する保持キャパシタとを含み、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が前記保持キャパシタに与えられ、当該対応する走査信号線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が前記駆動トランジスタを介して前記保持キャパシタに与えられるように構成されており、
前記データ信号線駆動回路は、
表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号をアナログ電圧信号の形態で生成し、当該複数の駆動用データ信号を前記複数のデータ信号線にそれぞれ印加する駆動用信号生成回路と、
前記複数のデータ信号のそれぞれの値に対し同一の所定値を前記画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号をアナログ電圧信号の形態で生成し、当該複数の初期化信号を前記複数の初期化信号線にそれぞれ印加する初期化信号生成回路とを含む、表示装置。 - 前記駆動用信号生成回路は、
前記複数のデータ信号を所定時間だけ遅延させた複数の遅延データ信号をデジタル信号の形態で生成するデジタル遅延回路と、
前記複数の遅延データ信号をアナログ信号に変換することにより前記複数の駆動用データ信号を生成する第1DA変換回路とを含み、
前記初期化信号生成回路は、
前記複数のデータ信号のそれぞれが示すデジタル値に対し前記所定値としての同一デジタル値を前記画素回路の構成に応じて減算または加算することにより複数のデジタル初期化信号を生成するデジタル演算回路と、
前記複数のデジタル初期化信号をアナログ信号に変換することにより前記複数の初期化信号を生成する第2DA変換回路とを含む、請求項1に記載の表示装置。 - 前記駆動用信号生成回路は、
前記複数のデータ信号としてのデジタル信号をアナログ信号に変換することにより複数のアナログデータ信号をアナログ電圧信号の形態で生成するDA変換回路と、
前記複数のアナログデータ信号を所定時間だけ遅延させることにより前記複数の駆動用データ信号を生成するアナログ遅延回路とを含み、
前記初期化信号生成回路は、前記複数のアナログデータ信号のそれぞれに対し前記所定値としての同一電圧を前記画素回路の構成に応じて減算または加算することにより前記複数の初期化信号を生成するアナログ演算回路を含む、請求項1に記載の表示装置。 - 前記駆動用信号生成回路は、
2つ以上のデータ信号線を1組として前記複数のデータ信号線をグループ化することにより得られる複数組のデータ信号線群にそれぞれ対応する複数のデータ用出力端子を有し、各データ用出力端子から、前記複数の駆動用データ信号のうち当該データ用出力端子に対応する組の2つ以上のデータ信号線にそれぞれ印加すべき2つ以上の駆動用データ信号を時分割的に出力する時分割データ信号生成回路と、
前記複数のデータ用出力端子にそれぞれ接続され、前記複数組のデータ信号線群にそれぞれ対応する複数のデータ用デマルチプレクサとを含み、
各データ用デマルチプレクサは、それに接続されたデータ用出力端子から時分割的に出力される前記2つ以上の駆動用データ信号を対応する組の前記2つ以上のデータ信号線にそれぞれ与え、
前記初期化信号生成回路は、
前記2つ以上のデータ信号線に対応する2つ以上の初期化信号線を1組として前記複数の初期化信号線をグループ化することにより得られる複数組の初期化信号線群にそれぞれ対応する複数の初期化用出力端子を有し、各初期化用出力端子から、前記複数の初期化信号のうち当該初期化用出力端子に対応する組の2つ以上の初期化信号線にそれぞれ印加すべき2つ以上の初期化信号を時分割的に出力する時分割初期化信号生成回路と、
前記複数の初期化用出力端子にそれぞれ接続され、前記複数組の初期化信号線群にそれぞれ対応する複数の初期化用デマルチプレクサとを含み、
各初期化用デマルチプレクサは、それに接続された初期化用出力端子から時分割的に出力される前記2つ以上の初期化信号を対応する組の前記2つ以上の初期化信号線にそれぞれ与える、請求項1に記載の表示装置。 - 前記走査信号線駆動回路は、前記複数の走査信号線が順次に選択されるように前記複数の走査信号線を駆動し、
各画素回路は、
対応する走査信号線の前に選択される走査信号線に制御端子が接続されたスイッチング素子としての初期化用トランジスタと、
前記対応する走査信号線に制御端子が接続されたスイッチング素子としての書込用トランジスタと、
前記対応する走査信号線に制御端子が接続されたスイッチング素子としての補償用トランジスタとを含み、
各画素回路において、
前記駆動トランジスタの前記制御端子および前記保持キャパシタは、前記初期化用トランジスタを介して対応する初期化信号線に接続され、
前記駆動トランジスタの第1導通端子は、前記書込用トランジスタを介して対応するデータ信号線に接続され、
前記駆動トランジスタの第2導通端子は、前記補償用トランジスタを介して前記駆動トランジスタの前記制御端子に接続されている、請求項1から4のいずれか1項に記載の表示装置。 - 複数のデータ信号線と、前記複数のデータ線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
前記表示装置は、前記複数のデータ信号線にそれぞれ対応するように配設された複数の初期化信号線を更に有し、
前記複数の画素回路のそれぞれは、前記複数のデータ信号線のいずれか1つに対応するとともに前記複数の走査信号線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子と直列に接続され前記表示素子の駆動電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され前記表示素子の駆動電流を制御するための電圧を保持する保持キャパシタとを含み、対応する走査信号線が選択状態となる前に対応する初期化信号線の電圧が前記保持キャパシタに与えられ、当該対応する走査信号線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ信号線の電圧が前記駆動トランジスタを介して前記保持キャパシタに与えられるように構成されており、
前記駆動方法は、
前記複数のデータ信号線を駆動するデータ信号線駆動ステップと、
前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップとを備え、
前記データ信号線駆動ステップは、
表示すべき画像を表す複数のデータ信号を所定時間だけ遅延させた複数の駆動用データ信号をアナログ電圧信号の形態で生成するステップと、
前記複数の駆動用データ信号を前記複数のデータ信号線にそれぞれ印加するステップと、
前記複数のデータ信号のそれぞれの値に対し同一の所定値を前記画素回路の構成に応じて減算または加算することにより得られる複数の値をそれぞれ有する複数の初期化信号をアナログ電圧信号の形態で生成するステップと、
前記生成された複数の初期化信号を前記複数の初期化信号線に印加するステップとを含む、駆動方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2017-07-21 WO PCT/JP2017/026455 patent/WO2019016940A1/ja active Application Filing
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