WO2018212630A1 - 레이저 다이오드 - Google Patents

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WO2018212630A1
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light emitting
electrode
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bonding pad
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박수익
이건화
이용경
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엘지이노텍 주식회사
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    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Definitions

  • Embodiments relate to an object detecting apparatus including a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes or laser diodes using group 3-5 or 2-6 compound semiconductor materials have been developed using thin film growth technology and device materials.
  • a light emitting device such as a light emitting diode or a laser diode using a group 3 to 5 or 2 to 6 group compound semiconductor material may implement a white light source having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • a light-receiving device such as a photodetector or a solar cell
  • a Group 3-5 Group 2 or Group 6 compound semiconductor material development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths.
  • a light receiving device has the advantages of fast response speed, safety, environmental friendliness and easy control of the device material, so that it can be easily used in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • the light emitting device may be provided as a pn junction diode having a characteristic in which electrical energy is converted into light energy using, for example, a group 3-5 element or a group 2-6 element on the periodic table.
  • Various wavelengths can be realized by adjusting the composition ratio.
  • the embodiment can provide a semiconductor device having excellent heat dissipation characteristics, a method of manufacturing the same, a semiconductor device package, and an object detecting apparatus.
  • the embodiment can provide a semiconductor device, a method of manufacturing the same, a semiconductor device package, and an object detecting apparatus capable of providing high output light by increasing light extraction efficiency.
  • the embodiment can provide a semiconductor device, a method of manufacturing the same, a semiconductor device package, and an object detecting apparatus capable of increasing power conversion efficiency.
  • Laser diode the substrate; A first conductivity type reflective layer disposed on the substrate; A plurality of light emitting structures provided with a plurality of light emitting structures including an active layer and a second conductive reflecting layer disposed on the first conductive reflecting layer; A first electrode electrically connected to the first conductive reflection layer; A second electrode electrically connected to the second conductive reflection layer; A first insulating layer disposed on the first electrode; A first bonding pad disposed on the plurality of light emitting structures and electrically connected to the first electrode; And a second bonding pad spaced apart from the first bonding pad on the plurality of light emitting structures and electrically connected to the second electrode.
  • the substrate has a length in a first direction and a width in a second direction perpendicular to the first direction
  • the first bonding pad has a first side and a second side in the first direction
  • the first side surface of the first bonding pad is closer to the first side surface of the first direction of the substrate than the second side surface
  • the second bonding pad has a third side surface and a fourth side surface in the first direction.
  • the third side surface of the second bonding pad is closer to the second side surface of the first bonding pad than the fourth side surface
  • the first insulating layer is formed in the third direction perpendicular to the first and second directions.
  • first openings overlapping the first bonding pads
  • second openings overlapping the second bonding pads
  • first openings of the first insulating layer are spaced apart in the first direction.
  • a first group disposed close to the second side surface of the first bonding pad, and And a second group spaced apart from the first group in the second direction, wherein the second openings of the first insulating layer are spaced apart from the first direction and close to the third side surface of the second bonding pad.
  • the first electrode is disposed under the first bonding pad and under the second bonding pad, and provides a plurality of openings that expose the active layer and the second conductive reflective layer of the plurality of light emitting structures. can do.
  • the second electrode is disposed under the first bonding pad and under the second bonding pad, and is disposed around the active layer of the plurality of light emitting structures under the first bonding pad. It is possible to provide a plurality of openings to expose the.
  • the second electrode may contact an upper surface of the second conductivity type reflective layer of the light emitting structures.
  • the laser diode according to the embodiment may further include a second insulating layer disposed between the first electrode and the second electrode.
  • the second insulating layer may include a plurality of first openings and a plurality of second openings disposed under the first bonding pad, and the first bonding pad and the first electrode may be separated from each other.
  • the second conductive reflecting layer and the second electrode of the plurality of light emitting structures may be electrically connected through a plurality of second openings provided in the second insulating layer. Can be.
  • the second insulating layer may include a plurality of openings disposed under the second bonding pad, and the second conductive reflection layer and the second electrode of the plurality of light emitting structures may be disposed in the second insulating layer. It may be electrically connected through a plurality of openings provided in the.
  • the second electrode may include an upper electrode disposed in contact with an upper surface of the second conductive reflective layer of the plurality of light emitting structures, and a connection electrode disposed on the first electrode between the plurality of light emitting structures. It may include.
  • the substrate may be provided as an intrinsic semiconductor substrate.
  • the reflectance of the first conductivity type reflective layer may be provided smaller than the reflectance of the second conductivity type reflective layer.
  • the semiconductor device may be disposed in a first region, and may include a first reflective layer of a first conductivity type, a first active layer disposed on the first reflective layer, and a second conductive layer of a second conductivity type disposed on the first active layer.
  • a first light emitting structure comprising a; A third reflective layer of a first conductivity type, a second active layer disposed on the third reflective layer, and a fourth conductive layer of a second conductive type disposed on the second active layer in a second area, the first light emitting structure being spaced apart from the first light emitting structure
  • a second light emitting structure comprising a; A first opening disposed in the first region and the second region and electrically connected to the first reflective layer and the third reflective layer and disposed on the first reflective layer to expose the first active layer and the second reflective layer; A first electrode disposed over the third reflective layer and providing a second opening exposing the second active layer and the fourth reflective layer; The first area disposed in the first area and electrically connected to the second reflective layer, the first area disposed in the second area and electrically connected to the fourth reflective layer, and disposed around the first active layer in the first area.
  • a second electrode providing a third opening that exposes the electrode;
  • a fourth opening disposed on the second electrode in the first region and the second region, the fourth opening exposing the first electrode disposed in a region provided with the third opening in the first region;
  • a first insulating layer providing a fifth opening in the region, the fifth opening exposing the second electrode disposed around the second active layer;
  • a first bonding pad disposed on the first light emitting structure in the first region and electrically connected to the first electrode disposed around the first active layer through a region provided with the fourth opening;
  • the second light emitting structure is disposed on the second light emitting structure in the second area, is spaced apart from the first bonding pad, and is electrically connected to the second electrode disposed around the second active layer through a region provided with the fifth opening.
  • a second bonding pad may include.
  • an area of the fourth opening may be greater than or equal to an area of the first active layer, and an area of the fifth opening may be greater than or equal to an area of the second active layer.
  • a first plurality of light emitting structures including the first light emitting structure may be disposed under the first bonding pads, and a second plurality of light emitting elements including the second light emitting structures below the second bonding pads.
  • a structure is disposed, and each of the first plurality of light emitting structures and the second plurality of light emitting structures includes a first conductive reflective layer, an active layer disposed on the first conductive reflective layer, and a second conductive reflective layer disposed on the active layer. It may include.
  • the second electrode may be in contact with an upper surface of the second conductive reflecting layer of the first plurality of light emitting structures and may be in contact with an upper surface of the second conductive reflecting layer of the second plurality of light emitting structures.
  • the second electrode may be disposed between the first plurality of light emitting structures and the first bonding pad in the first region, and the second electrode may be disposed in the second region. And a second electrode disposed between the second bonding pad and the second electrode, the second electrode providing a plurality of openings below the first bonding pad to expose an upper surface of the first electrode.
  • the second electrode may be electrically connected to the conductive reflective layer, and the second electrode may be electrically connected to the second conductive reflective layer of the second plurality of light emitting structures under the second bonding pad.
  • the semiconductor device may further include a second insulating layer disposed between the first electrode and the second electrode, and the second insulating layer may further include a second layer of the first plurality of light emitting structures under the first bonding pad. Providing a plurality of openings electrically connected to the conductive reflection layer and the second electrode, and providing a plurality of openings electrically connected to the first conductive reflection layer and the first bonding pad of the first plurality of light emitting structures.
  • the second insulating layer may provide a plurality of openings electrically connected to the second conductive reflection layer of the second plurality of light emitting structures and the second electrode under the second bonding pad.
  • the first electrode may be disposed between the first plurality of light emitting structures and the first bonding pads in the first region, and the first electrode may be disposed in the second area of the second plurality of light emitting structures.
  • the first bonding pad wherein the first electrode provides a plurality of openings exposing a second conductive reflective layer of the first plurality of light emitting structures under the first bonding pad. Electrically connected to a first conductivity type reflective layer of the light emitting structure, wherein the first electrode provides a plurality of openings exposing the second conductivity type reflective layer of the second plurality of light emitting structures under the second bonding pad; 2 may be electrically connected to the first conductivity type reflective layer of the plurality of light emitting structures.
  • the second electrode may include an upper electrode disposed in contact with an upper surface of the second reflective layer and an upper surface of the fourth reflective layer, and between the first light emitting structure and the second light emitting structure. It may include a connection electrode disposed on one electrode.
  • the method may further include a first conductivity type reflective layer that physically connects the first reflective layer and the third reflective layer, and the first electrode may be disposed in contact with an upper surface of the first conductive reflective layer.
  • the semiconductor device may further include a substrate disposed under the first light emitting structure and the second light emitting structure, and the substrate may be provided as an intrinsic semiconductor substrate.
  • a reflectance of the first reflecting layer may be smaller than that of the second reflecting layer, and a reflectance of the third reflecting layer may be smaller than that of the fourth reflecting layer.
  • the first insulating layer may include a plurality of fifth openings electrically connected to the second bonding pads and the second electrode in the second region, and the plurality of fifth openings may include the second bonding. Under the pad, more may be provided in an area disposed closer to the first bonding pad than in an area farther from the first bonding pad.
  • the first insulating layer may include a plurality of fourth openings electrically connected to the first bonding pads and the first electrode in the first region, and the plurality of fourth openings may be formed in the first bonding layer. Under the pad, more may be provided in an area disposed closer to the second bonding pad than in an area farther from the second bonding pad.
  • an upper surface area of the first electrode contacting the lower surface of the first bonding pad through the fourth opening may be provided in a space surrounded by the first plurality of light emitting structures.
  • an area of an upper surface area of the first electrode in contact with a lower surface of the first bonding pad may be larger than an area of an upper surface of the first active layer.
  • an upper surface area of the second electrode contacting the lower surface of the second bonding pad through the fifth opening may be provided in a space surrounded by the second plurality of light emitting structures.
  • the area of the upper surface area of the second electrode in contact with the lower surface of the second bonding pad may be provided larger than the area of the upper surface of the second active layer.
  • a semiconductor device package includes a submount: a semiconductor device disposed on the submount, wherein the semiconductor device is disposed in a first region, and includes a first reflective layer and a first reflective layer of a first conductivity type.
  • a first light emitting structure comprising a first active layer disposed above and a second reflective layer of a second conductivity type disposed on the first active layer; A third reflective layer of a first conductivity type, a second active layer disposed on the third reflective layer, and a fourth conductive layer of a second conductive type disposed on the second active layer in a second area, the first light emitting structure being spaced apart from the first light emitting structure
  • a second light emitting structure comprising a; A first opening disposed in the first region and the second region and electrically connected to the first reflective layer and the third reflective layer and disposed on the first reflective layer to expose the first active layer and the second reflective layer; A first electrode disposed over the third reflective layer and providing a second opening exposing the second active layer and the fourth reflective layer; The first
  • a second electrode providing a third opening that exposes the electrode;
  • a fourth opening disposed on the second electrode in the first region and the second region, the fourth opening exposing the first electrode disposed in a region provided with the third opening in the first region;
  • a first insulating layer providing a fifth opening in the region, the fifth opening exposing the second electrode disposed around the second active layer;
  • a first bonding pad disposed on the first light emitting structure in the first region and electrically connected to the first electrode disposed around the first active layer through a region provided with the fourth opening;
  • the second light emitting structure is disposed on the second light emitting structure in the second area, is spaced apart from the first bonding pad, and is electrically connected to the second electrode disposed around the second active layer through a region provided with the fifth opening.
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated by the semiconductor device may be emitted to the outside through the second surface.
  • An object detecting apparatus includes a semiconductor device package and a light receiving unit receiving incident light reflected from light emitted from the semiconductor device package, wherein the semiconductor device package includes: a submount: a semiconductor device disposed on the submount
  • the semiconductor device includes: a first reflective layer of a first conductivity type, a first active layer disposed on the first reflective layer, and a second conductive type agent disposed on the first active layer;
  • a first light emitting structure comprising a reflective layer;
  • a second light emitting structure comprising a;
  • a second electrode providing a third opening that exposes the electrode;
  • a fourth opening disposed on the second electrode in the first region and the second region, the fourth opening exposing the first electrode disposed in a region provided with the third opening in the first region;
  • a first insulating layer providing a fifth opening in the region, the fifth opening exposing the second electrode disposed around the second active layer;
  • a first bonding pad disposed on the first light emitting structure in the first region and electrically connected to the first electrode disposed around the first active layer through a region provided with the fourth opening;
  • the second light emitting structure is disposed on the second light emitting structure in the second area, is spaced apart from the first bonding pad, and is electrically connected to the second electrode disposed around the second active layer through a region provided with the fifth opening.
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated by the semiconductor device may be emitted to the outside through the second surface.
  • a semiconductor device manufacturing method may include forming a first conductive reflection layer, an active layer, and a second conductive reflection layer on a substrate; Performing a mesa etching on the second conductive reflection layer and the active layer and forming a plurality of light emitting structures spaced apart from each other; Forming a first electrode disposed on the first conductivity type reflective layer and exposing the plurality of light emitting structures; Forming a first insulating layer on the first electrode and exposing top surfaces of the plurality of light emitting structures; An upper electrode disposed in contact with an upper surface of the plurality of light emitting structures exposed by the first insulating layer, and a connection electrode disposed on the first insulating layer and connecting the upper electrode; Forming a second electrode providing a first opening that exposes a portion of the top surface portion of the layer; A second opening disposed on the second electrode, the second opening being formed in a region provided with the first opening and exposing a portion of the upper surface of the first electrode, and a third opening exposing
  • Laser diode the substrate; A first conductivity type reflective layer disposed on the substrate; A plurality of light emitting structures provided with a plurality of light emitting structures including an active layer and a second conductive reflecting layer disposed on the first conductive reflecting layer; A first electrode electrically connected to the first conductive reflection layer; A second electrode electrically connected to the second conductive reflection layer; A first insulating layer disposed on the first electrode and providing an opening; A first bonding pad disposed on the plurality of light emitting structures and electrically connected to the first electrode; And a second bonding pad spaced apart from the first bonding pad on the plurality of light emitting structures and electrically connected to the second electrode.
  • the opening of the first insulating layer may be disposed in the first zone and the second zone and disposed between the plurality of light emitting structures, and the shortest distance between the openings may be provided smaller than the shortest distance between the light emitting structures.
  • the first electrode is disposed under the first bonding pad and under the second bonding pad, and provides a plurality of openings that expose the active layer and the second conductive reflective layer of the plurality of light emitting structures. can do.
  • the second electrode is disposed under the first bonding pad and under the second bonding pad, and is disposed around the active layer of the plurality of light emitting structures under the first bonding pad. It is possible to provide a plurality of openings to expose the.
  • the second electrode may contact an upper surface of the second conductivity type reflective layer of the light emitting structures.
  • the laser diode according to the embodiment may further include a second insulating layer disposed between the first electrode and the second electrode.
  • the second insulating layer may include a plurality of first openings and a plurality of second openings disposed under the first bonding pad, and the first bonding pad and the first electrode may be separated from each other.
  • the second conductive reflecting layer and the second electrode of the plurality of light emitting structures may be electrically connected through a plurality of second openings provided in the second insulating layer. Can be.
  • the second insulating layer may include a plurality of openings disposed under the second bonding pad, and the second conductive reflection layer and the second electrode of the plurality of light emitting structures may be disposed in the second insulating layer. It may be electrically connected through a plurality of openings provided in the.
  • the second electrode may include an upper electrode disposed in contact with an upper surface of the second conductive reflective layer of the plurality of light emitting structures, and a connection electrode disposed on the first electrode between the plurality of light emitting structures. It may include.
  • the substrate may be provided as an intrinsic semiconductor substrate.
  • the reflectance of the first conductivity type reflective layer may be provided smaller than the reflectance of the second conductivity type reflective layer.
  • the semiconductor device may be disposed in a first region, and may include a first reflective layer of a first conductivity type, a first active layer disposed on the first reflective layer, and a second conductive layer of a second conductivity type disposed on the first active layer.
  • a first light emitting structure comprising a; A third reflective layer of a first conductivity type, a second active layer disposed on the third reflective layer, and a fourth conductive layer of a second conductive type disposed on the second active layer in a second area, the first light emitting structure being spaced apart from the first light emitting structure
  • a second light emitting structure comprising a; A first opening disposed in the first region and the second region and electrically connected to the first reflective layer and the third reflective layer and disposed on the first reflective layer to expose the first active layer and the second reflective layer; A first electrode disposed over the third reflective layer and providing a second opening exposing the second active layer and the fourth reflective layer; The first area disposed in the first area and electrically connected to the second reflective layer, the first area disposed in the second area and electrically connected to the fourth reflective layer, and disposed around the first active layer in the first area.
  • a second electrode exposing the electrode and providing a third opening having an area smaller than that of the first active layer;
  • a fourth opening disposed on the second electrode in the first region and the second region, the fourth opening exposing the first electrode disposed in a region provided with the third opening in the first region;
  • a first insulating layer exposing the second electrode disposed around the second active layer in a region and providing a fifth opening having a smaller area than the area of the second active layer;
  • a first bonding pad disposed on the first light emitting structure in the first region and electrically connected to the first electrode disposed around the first active layer through a region provided with the fourth opening;
  • the second light emitting structure is disposed on the second light emitting structure in the second area, is spaced apart from the first bonding pad, and is electrically connected to the second electrode disposed around the second active layer through a region provided with the fifth opening.
  • a second bonding pad may include.
  • a first plurality of light emitting structures including the first light emitting structure may be disposed under the first bonding pads, and a second plurality of light emitting elements including the second light emitting structures below the second bonding pads.
  • a structure is disposed, and each of the first plurality of light emitting structures and the second plurality of light emitting structures includes a first conductive reflective layer, an active layer disposed on the first conductive reflective layer, and a second conductive reflective layer disposed on the active layer. It may include.
  • the second electrode may be provided in contact with an upper surface of the second conductive reflective layer of the first plurality of light emitting structures and in contact with an upper surface of the second conductive reflective layer of the second plurality of light emitting structures. Can be.
  • the second electrode may be disposed between the first plurality of light emitting structures and the first bonding pad in the first region, and the second electrode may be disposed in the second region. And a second electrode disposed between the second bonding pad and the second electrode, the second electrode providing a plurality of openings below the first bonding pad to expose an upper surface of the first electrode.
  • the second electrode may be electrically connected to the conductive reflective layer, and the second electrode may be electrically connected to the second conductive reflective layer of the second plurality of light emitting structures under the second bonding pad.
  • the semiconductor device may further include a second insulating layer disposed between the first electrode and the second electrode, and the second insulating layer may be disposed under the first bonding pad. And a plurality of openings electrically connected to the second conductive reflection layer of the second electrode and the second electrode, and providing a plurality of openings electrically connected to the first conductive reflection layer of the first plurality of light emitting structures and the first bonding pad.
  • the second insulating layer may provide a plurality of openings electrically connected to the second conductive reflective layer of the second plurality of light emitting structures and the second electrode under the second bonding pad.
  • the first electrode may be disposed between the first plurality of light emitting structures and the first bonding pads in the first region, and the first electrode may be disposed in the second area of the second plurality of light emitting structures.
  • the first bonding pad wherein the first electrode provides a plurality of openings exposing a second conductive reflective layer of the first plurality of light emitting structures under the first bonding pad. Electrically connected to a first conductivity type reflective layer of the light emitting structure, wherein the first electrode provides a plurality of openings exposing the second conductivity type reflective layer of the second plurality of light emitting structures under the second bonding pad; 2 may be electrically connected to the first conductivity type reflective layer of the plurality of light emitting structures.
  • the second electrode may include an upper electrode disposed in contact with an upper surface of the second reflective layer and an upper surface of the fourth reflective layer, and between the first light emitting structure and the second light emitting structure. It may be disposed above one electrode.
  • the semiconductor device may further include a first conductivity type reflection layer that physically connects the first reflection layer and the third reflection layer, and the first electrode may be disposed in contact with an upper surface of the first conductivity type reflection layer. Can be.
  • the semiconductor device may further include a substrate disposed under the first light emitting structure and the second light emitting structure, and the substrate may be provided as an intrinsic semiconductor substrate.
  • a reflectance of the first reflecting layer may be smaller than that of the second reflecting layer, and a reflectance of the third reflecting layer may be smaller than that of the fourth reflecting layer.
  • an upper surface area of the first electrode contacting the lower surface of the first bonding pad through the fourth opening may be provided in a space surrounded by the first plurality of light emitting structures.
  • an upper surface area of the second electrode contacting the lower surface of the second bonding pad through the fifth opening may be provided in a space surrounded by the second plurality of light emitting structures.
  • a semiconductor device package includes a submount: a semiconductor device disposed on the submount, wherein the semiconductor device is disposed in a first region, and includes a first reflective layer and a first reflective layer of a first conductivity type.
  • a first light emitting structure comprising a first active layer disposed above and a second reflective layer of a second conductivity type disposed on the first active layer; A third reflective layer of a first conductivity type, a second active layer disposed on the third reflective layer, and a fourth conductive layer of a second conductive type disposed on the second active layer in a second area, the first light emitting structure being spaced apart from the first light emitting structure
  • a second light emitting structure comprising a; A first opening disposed in the first region and the second region and electrically connected to the first reflective layer and the third reflective layer and disposed on the first reflective layer to expose the first active layer and the second reflective layer; A first electrode disposed over the third reflective layer and providing a second opening exposing the second active layer and the fourth reflective layer; The first
  • a second electrode exposing the electrode and providing a third opening having an area smaller than that of the first active layer;
  • a fourth opening disposed on the second electrode in the first region and the second region, the fourth opening exposing the first electrode disposed in a region provided with the third opening in the first region;
  • a first insulating layer exposing the second electrode disposed around the second active layer in a region and providing a fifth opening having a smaller area than the area of the second active layer;
  • a first bonding pad disposed on the first light emitting structure in the first region and electrically connected to the first electrode disposed around the first active layer through a region provided with the fourth opening;
  • the second light emitting structure is disposed on the second light emitting structure in the second area, is spaced apart from the first bonding pad, and is electrically connected to the second electrode disposed around the second active layer through a region provided with the fifth opening.
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated by the semiconductor device may be emitted to the outside through the second surface.
  • An object detecting apparatus includes a semiconductor device package and a light receiving unit receiving incident light reflected from light emitted from the semiconductor device package, wherein the semiconductor device package includes: a submount: a semiconductor device disposed on the submount
  • the semiconductor device includes: a first reflective layer of a first conductivity type, a first active layer disposed on the first reflective layer, and a second conductive type agent disposed on the first active layer;
  • a first light emitting structure comprising a reflective layer;
  • a second light emitting structure comprising a;
  • a second electrode exposing the electrode and providing a third opening having an area smaller than that of the first active layer;
  • a fourth opening disposed on the second electrode in the first region and the second region, the fourth opening exposing the first electrode disposed in a region provided with the third opening in the first region;
  • a first insulating layer exposing the second electrode disposed around the second active layer in a region and providing a fifth opening having a smaller area than the area of the second active layer;
  • a first bonding pad disposed on the first light emitting structure in the first region and electrically connected to the first electrode disposed around the first active layer through a region provided with the fourth opening;
  • the second light emitting structure is disposed on the second light emitting structure in the second area, is spaced apart from the first bonding pad, and is electrically connected to the second electrode disposed around the second active layer through a region provided with the fifth opening.
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated by the semiconductor device may be emitted to the outside through the second surface.
  • a semiconductor device manufacturing method may include forming a first conductive reflection layer, an active layer, and a second conductive reflection layer on a substrate; Performing a mesa etching on the second conductive reflection layer and the active layer and forming a plurality of light emitting structures spaced apart from each other; Forming a first electrode disposed on the first conductivity type reflective layer and exposing the plurality of light emitting structures; Forming a first insulating layer on the first electrode and exposing top surfaces of the plurality of light emitting structures; An upper electrode disposed in contact with an upper surface of the plurality of light emitting structures exposed by the first insulating layer, and a connection electrode disposed on the first insulating layer and connecting the upper electrode; Forming a second electrode providing a first opening that exposes a portion of the top surface portion of the layer; A second opening disposed on the second electrode, the second opening being formed in a region provided with the first opening to expose a portion of the upper surface of the first electrode and having a smaller area than the area
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of providing excellent heat dissipation characteristics.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage that the light extraction efficiency can be improved and high light can be provided.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of improving power conversion efficiency.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of reducing manufacturing cost and improving reliability.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an A1 region of the semiconductor device illustrated in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 2.
  • FIG. 4 is a view illustrating a region B1 of the semiconductor device illustrated in FIG. 1.
  • FIG. 5 is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 4.
  • FIG. 6 is a diagram illustrating a contact area between a bonding pad and an electrode in a semiconductor device according to an embodiment of the present invention.
  • FIG. 7 is a diagram illustrating an example of a conventional semiconductor device.
  • FIGS. 8A to 8C are views illustrating an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 9A to 9C are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 10A to 10C are views illustrating an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 11A to 11C are views illustrating an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 12A to 12C are views illustrating an example in which a third insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 13A to 13C are views illustrating an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 14 is a diagram illustrating another example of a semiconductor device in accordance with an embodiment of the present invention.
  • FIG. 15 is a view illustrating shapes of a third insulating layer, a first bonding pad, and a second bonding pad applied to the semiconductor device illustrated in FIG. 14.
  • 16 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 17 is a view illustrating shapes of a third insulating layer, a first bonding pad, and a second bonding pad applied to the semiconductor device illustrated in FIG. 16.
  • FIG. 18 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 19 illustrates an A2 region of the semiconductor device illustrated in FIG. 18.
  • FIG. 20 is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 19.
  • FIG. 21 is a view illustrating a region B2 of the semiconductor device illustrated in FIG. 18.
  • FIG. 22 is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 21.
  • FIG. 23 is a diagram illustrating a contact area between a bonding pad and an electrode in a semiconductor device according to example embodiments.
  • 24A to 24C are views illustrating an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 25A to 25C are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 26A to 26C are diagrams illustrating an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 27A to 27C illustrate an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 28A to 28C are diagrams illustrating an example in which a third insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 29A to 29C are diagrams illustrating an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 30 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • FIG. 31 is a perspective view of a mobile terminal to which an autofocusing apparatus including a semiconductor device package according to an embodiment of the present invention is applied.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the criteria for the above / above or below each layer will be described with reference to the drawings, but embodiments are not limited thereto.
  • an object detecting apparatus including a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
  • the semiconductor device according to the embodiment of the present invention may be selected from light emitting devices including light emitting diode devices and laser diode devices.
  • the semiconductor device according to the embodiment may be a vertical cavity surface emitting laser (VCSEL) semiconductor device.
  • VCSEL vertical cavity surface emitting laser
  • VCSEL Vertical cavity surface emitting laser
  • the vertical cavity surface emitting laser (VCSEL) semiconductor device may comprise a single light emitting aperture or a plurality of light emitting apertures emitting a circular beam.
  • the light emitting aperture may be provided, for example, in a diameter of several micrometers to several tens of micrometers.
  • FIGS. 1 to 5 Next, a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 is a view showing a semiconductor device according to an embodiment of the present invention
  • FIG. 2 is a view showing an A1 region of the semiconductor device shown in FIG. 1
  • FIG. 4 is a cross-sectional view illustrating a region B1 of the semiconductor device illustrated in FIG. 1
  • FIG. 5 is a cross-sectional view taken along line BB of the semiconductor device illustrated in FIG. 4.
  • the first bonding pad 155 and the second bonding disposed on the upper portion of the lower portion may be easily identified so that the arrangement relationship between the components located at the lower portion may be easily understood.
  • Pad 165 was treated transparent.
  • the semiconductor device 200 may include a plurality of light emitting structures P11, P12, P21, P22,..., A first electrode 150, and a second electrode.
  • the electrode 160 may include a first bonding pad 155 and a second bonding pad 165.
  • the semiconductor device 200 may be a vertical cavity surface emitting laser (VCSEL), and may generate light generated by the light emitting structures P11, P12, P21, P22,. It can emit at a beam angle of view.
  • Each of the plurality of light emitting structures P11, P12, P21, P22,... May include a first conductivity type reflective layer, an active layer, and a second conductivity type reflective layer.
  • the reflective layer may be provided as a distributed bragg reflector (DBR) layer.
  • DBR distributed bragg reflector
  • the semiconductor device 200 may include a first bonding pad 155 disposed in a first region and a second bonding pad 165 disposed in a second region. It may include. The first bonding pad 155 and the second bonding pad 165 may be spaced apart from each other.
  • the semiconductor device 200 may include a plurality of first light emitting structures P11, P12, P13, P14, P15, and P16 disposed in the first region. ).
  • the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be disposed under the first bonding pad 155.
  • the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be spaced apart from each other.
  • the first plurality of light emitting structures P11, P12, P13, P14, P15, P16, ... may include a first conductive reflective layer, an active layer disposed on the first conductive reflective layer, and a second conductive reflective layer disposed on the active layer, respectively. It may include.
  • the first conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be referred to as a lower reflective layer.
  • the second conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be referred to as an upper reflective layer.
  • the first conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be electrically connected to each other.
  • the first conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be physically connected to each other.
  • the active layers constituting the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be spaced apart from each other.
  • the second conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be spaced apart from each other.
  • the second conductivity type reflective layers of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be electrically connected to each other.
  • the semiconductor device 200 may include the second plurality of light emitting structures P21, P22, P23, P24, and P25 disposed in the second region. , P26, ).
  • the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be disposed under the second bonding pad 165.
  • the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be spaced apart from each other.
  • the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May include a first conductive reflecting layer, an active layer disposed on the first conductive reflecting layer, and a second conductive reflecting layer disposed on the active layer, respectively. It may include.
  • the first conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be referred to as a lower reflective layer.
  • the second conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be referred to as an upper reflective layer.
  • the first conductivity type reflective layers of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be electrically connected to each other.
  • the first conductivity type reflective layers constituting the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be physically connected to each other.
  • first conductive reflective layers constituting the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... The first plurality of light emitting structures P11, P12, P13, P14, P15, P16, ... may be electrically connected to the first conductivity type reflective layers.
  • the first plurality of light emitting structures P11, P12, P13, P14, P15, P16, ...) and the first conductivity type reflective layers may be physically connected to each other.
  • the active layers constituting the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be spaced apart from each other.
  • the active layers may be spaced apart from each other.
  • the second conductive reflective layers constituting the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be spaced apart from each other.
  • the second conductive reflection layers forming the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be electrically connected to each other.
  • the second conductive reflective layers constituting the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,..., The first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be spaced apart from each other with the second conductivity type reflective layers.
  • the first plurality of light emitting structures P11, P12, P13, P14, P15, P16, ... and the second conductive reflection layers forming the second conductive reflection layer may be electrically connected to each other.
  • the first bonding pad 155 and the second bonding pad 165 may be spaced apart from each other.
  • the first bonding pad 155 may be electrically connected to the first electrode 150.
  • the first electrode 150 may be disposed under the first bonding pad 155.
  • the lower surface of the first bonding pad 155 may be disposed in direct contact with the upper surface of the first electrode 150.
  • the first electrode 150 may be electrically connected to a first conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • the first electrode 150 may be electrically connected to a first conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the second bonding pad 165 may be electrically connected to the second electrode 160.
  • the second electrode 160 may be disposed under the second bonding pad 165.
  • the lower surface of the second bonding pad 165 may be disposed in direct contact with the upper surface of the second electrode 160.
  • the second electrode 160 may be electrically connected to the second conductive reflection layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the second electrode 160 may be electrically connected to the second conductive reflection layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • both of the first electrodes 150 may be disposed below the first bonding pad 155 and below the second bonding pad 165.
  • the first electrode 150 may be electrically connected to the first bonding pad 155 in a region where the first bonding pad 155 is disposed.
  • the first electrode 150 may be electrically insulated from the second bonding pad 165.
  • both of the second electrodes 160 may be disposed below the first bonding pad 155 and below the second bonding pad 165.
  • the second electrode 160 may be electrically connected to the second bonding pad 165 in a region where the second bonding pad 165 is disposed.
  • the second electrode 160 may be electrically insulated from the first bonding pad 155.
  • . 3 is a cross-sectional view taken along line A-A of the semiconductor device 200 according to the exemplary embodiment shown in FIG. 2.
  • the semiconductor device 200 may include a first light emitting structure P11 disposed under the first bonding pad 155.
  • the first light emitting structure P11 may include a first reflective layer 110a of a first conductivity type, a second reflective layer 120a of a second conductivity type, and a first active layer 115a.
  • the first active layer 115a may be disposed between the first reflective layer 110a and the second reflective layer 120a.
  • the first active layer 115a may be disposed on the first reflective layer 110a
  • the second reflective layer 120a may be disposed on the first active layer 115a.
  • the first light emitting structure P11 may further include a first aperture layer 117a disposed between the first active layer 115a and the second reflective layer 120a.
  • a first conductivity type reflective layer 113 may be disposed around the first reflective layer 110a of the first light emitting structure P11.
  • the first conductivity type reflective layer 113 may be disposed around the first light emitting structure P11.
  • the first conductivity type reflective layer 113 may be disposed between the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,...
  • Lower reflective layers of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be physically connected by the first conductivity type reflective layer 113.
  • an upper surface of the first conductivity type reflective layer 113 and an upper surface of the first reflective layer 110a may be disposed on the same horizontal surface.
  • An upper surface of the first conductive reflection layer 113 and an upper surface of the lower reflection layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be disposed on the same horizontal plane.
  • do. 5 is a cross-sectional view taken along line B-B of the semiconductor device 200 according to the exemplary embodiment shown in FIG. 4.
  • the semiconductor device 200 may include a second light emitting structure P21 disposed under the second bonding pad 165.
  • the second light emitting structure P21 may include a third reflective layer 110b of a first conductivity type, a fourth reflective layer 120b of a second conductivity type, and a second active layer 115b.
  • the second active layer 115b may be disposed between the third reflective layer 110b and the fourth reflective layer 120b.
  • the second active layer 115b may be disposed on the third reflective layer 110b
  • the fourth reflective layer 120b may be disposed on the second active layer 115b.
  • the second light emitting structure P21 may further include a second aperture layer 117b disposed between the second active layer 115b and the fourth reflective layer 120b.
  • a first conductivity type reflective layer 113 may be disposed around the third reflective layer 110b of the second light emitting structure P21.
  • the first conductivity type reflective layer 113 may be disposed around the second light emitting structure P21.
  • the first conductivity type reflective layer 113 may be disposed between the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • Lower reflective layers of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be physically connected by the first conductivity type reflective layer 113.
  • an upper surface of the first conductivity type reflective layer 113 and an upper surface of the third reflective layer 110b may be disposed on the same horizontal surface.
  • An upper surface of the first conductive reflection layer 113 and an upper surface of the lower reflection layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be disposed on the same horizontal plane.
  • the semiconductor device 200 may include a first insulating layer 141, as shown in FIGS. 3 and 5.
  • the first insulating layer 141 is not shown in FIGS. 1, 2, and 4 to reduce the complexity of the drawing and to help the understanding of the structure. Meanwhile, according to the semiconductor device 200 according to another embodiment, the first insulating layer 141 may be omitted.
  • the first insulating layer 141 may be disposed on a side surface of the first light emitting structure P11.
  • the first insulating layer 141 may be disposed to surround the circumference of the side surface of the first light emitting structure P11.
  • the first insulating layer 141 may be disposed on side surfaces of the upper reflective layers of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • the first insulating layer 141 may be disposed to surround side surfaces of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,...
  • the first insulating layer 141 may expose an upper surface of the first light emitting structure P11.
  • the first insulating layer 141 may expose an upper surface of the second reflective layer 120a of the first light emitting structure P11.
  • the first insulating layer 141 may expose upper surfaces of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,...
  • the first insulating layer 141 may expose the upper surface of the upper reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • first insulating layer 141 may be disposed on a side surface of the second light emitting structure P21.
  • the first insulating layer 141 may be disposed to surround the circumference of the side surface of the second light emitting structure P21.
  • the first insulating layer 141 may be disposed on side surfaces of the upper reflective layers of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the first insulating layer 141 may be disposed to surround side surfaces of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the first insulating layer 141 may expose an upper surface of the second light emitting structure P21.
  • the first insulating layer 141 may expose an upper surface of the fourth reflective layer 120b of the second light emitting structure P21.
  • the first insulating layer 141 may expose upper surfaces of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the first insulating layer 141 may expose the upper surface of the upper reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the semiconductor device 200 may include the first electrode 150, as shown in FIGS. 1 to 5.
  • the first electrode 150 may be disposed around the plurality of light emitting structures P11, P12, P21, P22,...
  • the first electrode 150 may be disposed around the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,...
  • the first electrode 150 may provide a plurality of first openings h1 exposing the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,...
  • the active layers and the upper reflective layers of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... May be exposed by the plurality of first openings h1.
  • the first electrode 150 may be formed under the first bonding pad 155 to form a second conductivity of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,...
  • a plurality of first openings h1 exposing the reflective layer may be provided and electrically connected to the first conductive reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... .
  • the first electrode 150 may be disposed around the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the first electrode 150 may provide a plurality of second openings h2 exposing the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,...
  • the active layers and the upper reflective layers of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,... May be exposed by the plurality of second openings h2.
  • the first electrode 150 may be formed under the second bonding pad 165 to provide a second conductivity of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,...
  • a plurality of second openings h2 exposing the type reflective layer may be provided and electrically connected to the first conductive type reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the first electrode 150 may be disposed on the first conductivity type reflective layer 113.
  • the first electrode 150 may be electrically connected to the first reflective layer 110a of the first light emitting structure P11.
  • the first electrode 150 may be electrically connected to the third reflective layer 110b of the second light emitting structure P21.
  • the semiconductor device 200 may include the second electrode 160, as shown in FIGS. 1 to 5.
  • the second electrode 160 may be disposed on the plurality of light emitting structures P11, P12, P21, P22,...
  • the second electrode 160 may be disposed below the first bonding pad 155 and below the second bonding pad 165.
  • the second electrode 160 may be disposed on the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • the second electrode 160 may be disposed on the upper reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • the second electrode 160 may be disposed on the first electrode 150.
  • the second electrode 160 may be electrically connected to the second reflective layer 120a of the first light emitting structure P11.
  • the second electrode 160 may include an upper electrode 160a and a connection electrode 160b.
  • the upper electrode 160a may be disposed in contact with an upper surface of the upper reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16...
  • the connection electrode 160b may be disposed on the side and periphery of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,..., And may be electrically connected to the upper electrode 160a.
  • the connection electrode 160b may electrically connect the upper electrode 160a disposed on the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • the second electrode 160 may provide a third opening h3 exposing the first electrode 150 disposed around the first active layer 115a of the first light emitting structure P11. An upper surface of the first electrode 150 may be exposed through the third opening h3.
  • the second electrode 160 may be disposed on the side surface of the first light emitting structure P11.
  • the second electrode 160 may be disposed on an upper surface of the first light emitting structure P11.
  • the upper electrode 160a of the second electrode 160 may be disposed on the second reflective layer 120a of the first light emitting structure P11.
  • the upper electrode 160a of the second electrode 160 may be disposed in direct contact with the upper surface of the second reflective layer 120a.
  • the second electrode 160 may be disposed on the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the second electrode 160 may be disposed on the upper reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the second electrode 160 may be disposed on the first electrode 150.
  • the second electrode 160 may be electrically connected to the fourth reflective layer 120b of the second light emitting structure P21.
  • the second electrode 160 may include an upper electrode 160a and a connection electrode 160b.
  • the upper electrode 160a may be disposed in contact with an upper surface of the upper reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the connection electrode 160b may be disposed on the side and periphery of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,..., And may be electrically connected to the upper electrode 160a.
  • the connection electrode 160b may electrically connect the upper electrode 160a disposed on the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the second electrode 160 may be disposed on the side surface of the second light emitting structure P21.
  • the second electrode 160 may be disposed on an upper surface of the second light emitting structure P21.
  • the upper electrode 160a of the second electrode 160 may be disposed on the fourth reflective layer 120b of the second light emitting structure P21.
  • the upper electrode 160a of the second electrode 160 may be disposed in direct contact with the upper surface of the fourth reflective layer 120b.
  • the semiconductor device 200 may include a second insulating layer 142, as shown in FIGS. 2 to 5.
  • the second insulating layer 142 may be disposed between the first electrode 150 and the second electrode 160.
  • the second insulating layer 142 may be disposed between an upper surface of the first electrode 150 and a lower surface of the second electrode 160.
  • the second insulating layer 142 may electrically insulate the first electrode 150 from the second electrode 160.
  • the second insulating layer 142 may have a plurality of openings exposing upper surfaces of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... Under the first bonding pad 155. Can be provided.
  • the two electrodes 160 may provide a plurality of openings electrically connected to each other.
  • the second insulating layer 142 is disposed below the first bonding pad 155 around the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,... A plurality of openings exposing the upper surface of the electrode 150 may be provided.
  • the second insulating layer 142 is formed under the first bonding pad 155 and the first conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13, P14, P15, P16,.
  • the one bonding pad 155 may provide a plurality of openings electrically connected to each other.
  • the second insulating layer 142 exposes the upper surfaces of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26, ... under the second bonding pad 165. Can be provided.
  • the second insulating layer 142 is formed under the second bonding pad 165 and the second conductive type reflective layer of the second plurality of light emitting structures P21, P22, P23, P24, P25, P26,.
  • the two electrodes 160 may provide a plurality of openings electrically connected to each other.
  • the second plurality of light emitting structures P21 may be formed by a plurality of openings provided in the second insulating layer 142 under the second bonding pad 165.
  • the second conductive reflection layer of P22, P23, P24, P25, P26,... And the second bonding pad 165 may be electrically connected to each other.
  • the semiconductor device 200 may include a third insulating layer 143, as shown in FIGS. 1 to 5.
  • the third insulating layer 143 may be disposed under the first bonding pad 155 and under the second bonding pad 165.
  • the third insulating layer 143 may be disposed on the second electrode 160 under the first bonding pad 155.
  • the third insulating layer 143 may be disposed on the second electrode 160 under the second bonding pad 165.
  • the third insulating layer 143 may be disposed on the upper electrode 160a of the second electrode 160 under the first bonding pad 155.
  • the third insulating layer 143 may provide a plurality of fourth openings h4 exposing the first electrode 150 under the first bonding pad 155.
  • the fourth opening h4 may be provided in an area where the third opening h3 is formed.
  • the third insulating layer 143 may include a plurality of fourths electrically connected to the first bonding pads 155 and the first electrodes 150 in a first region where the first bonding pads 155 are disposed.
  • the opening h4 can be provided.
  • an area of the fourth opening h4 may be greater than or equal to an area of the first active layer 115a.
  • the area of the fourth opening h4 may be greater than or equal to that of the second reflective layer 120a.
  • the area of the third opening h3 may be provided larger than the area of the fourth opening h4.
  • An area of the third opening h3 may be larger than an area of the first active layer 115a.
  • An area of the third opening h3 may be larger than an area of the second reflective layer 120a.
  • the third insulating layer 143 may be disposed on the upper electrode 160a of the second electrode 160 under the second bonding pad 165.
  • the third insulating layer 143 may provide a plurality of fifth openings h5 exposing the second electrode 160 under the second bonding pad 165.
  • the third insulating layer 143 may provide a fifth opening h5 that exposes an upper surface of the connection electrode 160b of the second electrode 160 under the second bonding pad 165.
  • the third insulating layer 143 may provide a fifth opening h5 exposing the second electrode 160 disposed around the second active layer 115b of the second light emitting structure P21.
  • the third insulating layer 143 has a fifth opening h5 exposing the connection electrode 160b of the second electrode 160 disposed around the fourth reflective layer 120b of the second light emitting structure P21. Can be provided. An upper surface of the second electrode 160 may be exposed through the fifth opening h5.
  • the third insulating layer 143 may include a plurality of fifths in which the second bonding pads 165 and the second electrodes 160 are electrically connected to each other in a second region in which the second bonding pads 165 are disposed.
  • the opening h5 can be provided.
  • an area of the fifth opening h5 may be greater than or equal to an area of the second active layer 115b.
  • An area of the fifth opening h5 may be greater than or equal to that of the fourth reflective layer 120b.
  • the first bonding pad 155 and the second bonding pad 165 may be included.
  • the first bonding pad 155 and the second bonding pad 165 may be spaced apart from each other.
  • the first bonding pad 155 may be electrically connected to the first electrode 150 through an area provided with the fourth opening h4.
  • the lower surface of the first bonding pad 155 may contact the upper surface of the first electrode 150 through the fourth opening h4.
  • the second bonding pad 165 may be electrically connected to the second electrode 160 through a region in which the fifth opening h5 is provided.
  • the lower surface of the second bonding pad 165 may contact the upper surface of the second electrode 160 through the fifth opening h5.
  • the lower surface of the second bonding pad 165 may contact the upper surface of the connection electrode 160b of the second electrode 160 through the fifth opening h5.
  • the third insulating layer 143 may include a plurality of fourth openings h4 provided under the first bonding pad 155. It may include. In this case, as an example, the plurality of fourth openings h4 may be arranged in a plurality of rows under the first bonding pad 155.
  • the plurality of fourth openings h4 may be provided by being arranged in three columns f1, f2, and f3, as shown in FIG. 1.
  • the plurality of fourth openings h4 is illustrated based on three rows.
  • the plurality of fourth openings h4 may be arranged smaller than three columns according to the size of the semiconductor device 200, or may be designed to be arranged in four or more rows.
  • the plurality of fourth openings h4 may be disposed below the first bonding pads 155 closer to the second bonding pads 165 than to areas farther from the second bonding pads 165. More can be provided.
  • the plurality of fourth openings h4 are provided in the first row f1, which is a region far from the second bonding pad 165 under the first bonding pad 155.
  • Four openings may be included, and six openings may be provided in a third row f3 close to the second bonding pad 165.
  • the third insulating layer 143 may include a plurality of fifth openings h5 provided under the second bonding pad 165. It may include. In this case, as an example, the plurality of fifth openings h5 may be arranged in a plurality of rows under the second bonding pad 165.
  • the plurality of second openings h5 may be arranged in three rows s1, s2, and s3.
  • the plurality of fifth openings h5 are illustrated in three rows.
  • the plurality of fifth openings h5 may be arranged to be smaller than three columns according to the size of the semiconductor device 200, or may be designed to be arranged in four or more rows.
  • the plurality of fifth openings h5 may be disposed below the first bonding pads 155 and closer to the first bonding pads 155 than the areas farther from the first bonding pads 155. More can be provided.
  • the plurality of fifth openings h5 are provided in the first row s1, which is a region far from the first bonding pad 155 under the second bonding pad 165.
  • Four openings may be included, and six openings may be provided in a third row s3 close to the first bonding pad 155.
  • the lower surface of the first bonding pad 155 and the first electrode through the fourth opening h4 are provided.
  • the upper surface of 150 may be in contact.
  • an upper surface area of the first electrode 150 that contacts the lower surface of the first bonding pad 155 through the fourth opening h4 is the first plurality of light emitting structures P11, P12, and P13. , P14, P15, and P16 may be provided in a space surrounded by the same.
  • an area of an upper surface area of the first electrode 150 contacted with a lower surface of the first bonding pad 155 through the fourth opening h4 may be formed in the first active layer 115a. It can be provided larger than the upper surface area.
  • the lower surface of the second bonding pad 165 and the second bonding pad 165 are formed through the fifth opening h5.
  • the upper surface of the second electrode 160 may contact.
  • an upper surface area of the second electrode 160 contacting the lower surface of the second bonding pad 165 through the fifth opening h5 is the second plurality of light emitting structures P21, P22, and P23. , P24, P25, P26 may be provided in the space surrounded by.
  • an area of an upper surface area of the second electrode 160 contacting the lower surface of the second bonding pad 165 through the fifth opening h5 may be formed in the second active layer 115b. It can be provided larger than the upper surface area.
  • more contact areas between the first bonding pad 155 and the first electrode 150 are provided in a region closer to the second bonding pad 165.
  • a contact area between the second bonding pad 165 and the second electrode 160 is provided in an area closer to the first bonding pad 155.
  • power provided through the first bonding pad 155 and the second bonding pad 165 is provided through the first electrode 150 and the second electrode 160. It can be smoothly diffused and supplied to the entire light emitting structure of the semiconductor device 200 according to the.
  • the substrate 105 may have a length in a first direction and a width in a second direction perpendicular to the first direction.
  • the first bonding pad 155 may have a first side surface and a second side surface in the first direction.
  • the first side surface of the first bonding pad 155 may be disposed closer to the first side surface of the first substrate 105 than the second side surface.
  • the second bonding pad 165 may have a third side surface and a fourth side surface in the first direction.
  • the third side surface of the second bonding pad 165 may be disposed closer to the second side surface of the first bonding pad 155 than the fourth side surface.
  • the third insulating layer 143 may include a plurality of fourth openings h4 overlapping the first bonding pads 155 in a third direction perpendicular to the first and second directions, and It may include a plurality of fifth openings h5 overlapping the second bonding pad 165.
  • the fourth openings h4 of the third insulating layer 143 are spaced apart from each other in the first direction and are disposed close to the second side surface of the first bonding pad 155. , And a second group f2 spaced apart from the first group f3 in the second direction.
  • the fifth openings h5 of the third insulating layer 143 are spaced apart from each other in the first direction, and are arranged in close proximity to the third side surface of the second bonding pad 165. And a fourth group s2 spaced apart from the third group s3 in the second direction.
  • the first group f3 of the fourth openings h4 and the third group s3 of the second openings h5 have the center axis parallel to the first direction of the substrate 105.
  • the substrate 105 may be disposed within 15% of the width of the second direction.
  • a minimum distance between the fourth openings h4 or the fifth openings h5 of the third insulating layer 143 may be greater than a minimum distance between the light emitting structures.
  • the first bonding pad 155 and the second bonding pad 165 are mounted on the first pad electrode and the second pad electrode of the semiconductor device package and electrically connected to each other.
  • the separation distance between the first bonding pad 155 and the second bonding pad 165 may be provided as, for example, 100 micrometers or more.
  • the separation distance is provided in consideration of a process error, and is provided to prevent an electrical connection between the first bonding pad 155 and the second bonding pad 165 from occurring.
  • the separation distance may be provided from 100 micrometers to 300 micrometers.
  • the opening provided in the third column f3 disposed below the first bonding pad 155 to be closest to the second bonding pad 165 may be formed from the vertical center line of the semiconductor device 100. 100) can be arranged aligned within 15% of the transverse length.
  • the vertical center line of the semiconductor device 100 is a virtual line provided between the first bonding pad 155 and the second bonding pad 165 and may be parallel to the f3 column and parallel to the s3 column. .
  • an opening provided in the third column s3 disposed below the second bonding pad 165 to be closest to the first bonding pad 155 may be formed from the vertical center line of the semiconductor device 100. 100) can be arranged aligned within 15% of the transverse length.
  • the vertical center line of the semiconductor device 100 is a virtual line provided between the first bonding pad 155 and the second bonding pad 165 and may be parallel to the f3 column and parallel to the s3 column. .
  • an opening provided in a third column f3 disposed below the first bonding pad 155 closest to the second bonding pad 165 may be 100 micrometers from the vertical center line of the semiconductor device 100. To 300 micrometers.
  • an opening provided in the third column s3 disposed below the second bonding pad 165 to be closest to the first bonding pad 155 may be 100 micrometers or more from a vertical center line of the semiconductor device 100. Can be placed within 300 micrometers.
  • power applied through the first bonding pad 155 and the second bonding pad 165 may be effectively distributed to the entire region of the semiconductor device 100.
  • FIG. 6 is a view illustrating a contact area between a bonding pad and an electrode in a semiconductor device according to an embodiment of the present invention.
  • the descriptions that are the same as those described with reference to FIGS. 1 to 5 may be omitted.
  • each light emitting structure may be provided with a diameter of “d”, and a distance between the light emitting structure and the light emitting structure is set to a length of “l”. It may be provided, and the fourth opening h4 may be provided with a diameter of “D”.
  • the distance l between the light emitting structure P14 and the light emitting structure P15 is the most centered on the center of the light emitting structure P14 and the light emitting structure P14 when viewed from the upper direction of the semiconductor device 200.
  • the distance between the centers of the adjacent light emitting structures P15 may be represented.
  • the diameter of the light emitting structure may be provided by, for example, several tens of micrometers.
  • the distance between the neighboring light emitting structure may be designed to be provided smaller than 80 micrometers.
  • a distance between the neighboring light emitting structures is provided to be smaller than that of 80 micrometers, and the fourth opening h4 through which the first bonding pad 155 and the first electrode 150 can contact each other is provided with a first plurality of the plurality of light emitting diodes. It may be provided in a space surrounded by the light emitting structures (P11, P12, P13, P14, P15, P16).
  • the light emitting structure may be additionally provided in the region where the fourth opening h4 is formed.
  • more light emitting structures can be formed in a predetermined area of the semiconductor device 200. For example, as shown in FIG. 1, 14 light emitting structures are removed under the first bonding pad 155 and a contact area between the first bonding pad 155 and the first electrode 150 is removed through the region. Provided.
  • more light emitting structures can be formed in a predetermined area of the semiconductor device 200, and power can be efficiently supplied through the plurality of fourth openings h4. Will be.
  • the diameter of the fourth opening h4 provided in the region where the first bonding pad 155 and the first electrode 150 are in contact is 10 microns when reducing the resistance and providing a stable current and a process error. It is better to be provided in meters or more.
  • the fourth opening h4 may be provided in a wide space surrounded by the first plurality of light emitting structures P11, P12, P13, P14, P15, and P16.
  • the diameter of the fourth opening h4 may be greater than the distance from the center of the first light emitting structure to the center of the light emitting structure closest to the first light emitting structure.
  • the diameter of the fourth opening h4 may be provided in several tens of micrometers. For example, when the diameter of the light emitting structure is provided at 30 micrometers and the distance between the neighboring light emitting structures is provided at 80 micrometers, the diameter of the fourth opening h4 is larger than that at 80 micrometers. It may be designed to be.
  • the diameter of the fourth opening h4 may be greater than that of 10 micrometers, according to the semiconductor device according to the embodiment, the first bonding pad 155 and the first electrode 150 may be provided.
  • the resistance of the liver can be reduced and current injection can be provided smoothly.
  • the design matters described with reference to FIG. 6 based on the first bonding pad 155 and the fourth opening h4 may be equally applied to the second bonding pad 165 and the fifth opening h5. . That is, according to the semiconductor device 200 according to the embodiment, more light emitting structures can be formed in a predetermined area of the semiconductor device 200, and power can be efficiently supplied through the plurality of fifth openings h5. do.
  • the diameter of the light emitting structure is provided at 30 micrometers and the distance between the neighboring light emitting structures is provided at 80 micrometers
  • the diameter of the fifth opening h5 is larger than that of 80 micrometers. It may be designed to be.
  • the diameter of the fifth opening h5 may be greater than that of 10 micrometers, according to the semiconductor device according to the embodiment, the second bonding pad 165 and the second electrode 160 may be provided.
  • the resistance of the liver can be reduced and current injection can be provided smoothly.
  • FIG. 7 is a diagram illustrating an example of a conventional semiconductor device, and is illustrated based on one light emitting structure 1110.
  • the light emitting structure 1110 may be provided on the substrate 1120.
  • a plurality of light emitting structures 1110 may be disposed on the substrate 1120.
  • a first electrode 1125 may be disposed under the substrate 1120.
  • the conventional semiconductor device may include a light emitting structure 1110, a first electrode 1125, and a second electrode 1160.
  • the light emitting structure 1110 may include a lower reflective layer 1111, an active layer 1113, an aperture layer 1114, and an upper reflective layer 1115.
  • the reflectance of the upper reflective layer 1115 is provided lower than the reflectance of the lower reflective layer 1111, and light generated in the active layer 1113 may be extracted upward through the upper reflective layer 1115.
  • the conventional semiconductor device may include a conductive layer 1140 disposed on the light emitting structure 1110.
  • the conductive layer 1140 may be electrically connected to the second electrode 1160.
  • the conventional semiconductor device may include an insulating layer 1130 disposed on the light emitting structure 1110.
  • the substrate 1120 since power is supplied through the first electrode 1125 and the second electrode 1160, the substrate 1120 must be conductive.
  • the substrate 1120 may include, for example, a conductive semiconductor substrate.
  • the first electrode 1125 may be disposed under the substrate 1120 to be electrically connected to an external sub-mount, for example.
  • the second electrode 1160 may be electrically connected to an electrode pad disposed at one end of an outer portion of the semiconductor device.
  • the semiconductor device 200 since the power may be supplied in a flip chip manner through the first bonding pad 155 and the second bonding pad 165 as described above, the semiconductor device ( The current is smoothly diffused and supplied to the light emitting structure disposed in the entire region of the 200. Accordingly, according to the semiconductor device 200 according to the embodiment, light can be emitted efficiently and uniformly in the plurality of light emitting structures disposed in the entire region.
  • the semiconductor device 200 may further include a substrate 105 as shown in FIGS. 1 to 5.
  • a plurality of light emitting structures P11, P21,... May be disposed on the substrate 105.
  • the substrate 105 may be a growth substrate on which the plurality of light emitting structures P11, P21,...
  • the substrate 105 may be an intrinsic semiconductor substrate.
  • the semiconductor device 200 power is supplied to the plurality of light emitting structures P11, P12, P21, P22,... Through the first bonding pad 155 and the second bonding pad 165.
  • the first electrode 150 may be disposed on an upper surface of the first conductivity type reflective layer of the plurality of light emitting structures P11, P12, P21, P22,.
  • the second electrode 160 may be disposed on an upper surface of the second conductive reflective layer of the light emitting structures P11, P12, P21, P22,.
  • the substrate 105 since power is supplied to the plurality of light emitting structures P11, P12, P21, P22,..., Power does not need to be applied through the lower surface of the substrate 105.
  • the substrate 105 when power is to be applied through the lower surface of the substrate 105, the substrate 105 must be provided as a conductive substrate.
  • the substrate 105 may be a conductive substrate or an insulating substrate.
  • the substrate 105 according to the embodiment may be provided as an intrinsic semiconductor substrate.
  • the substrate 105 is a plurality of light emitting structures (P11, P12, P21, P22, ...) is grown on a growth substrate, after the growth substrate is removed and the plurality of light emitting structures (P11, P12, P21, P22) ,%) May be a support substrate attached thereto.
  • the semiconductor device 200 may be implemented to emit light in a downward direction of the semiconductor device 200, as shown in FIGS. 1 to 5.
  • the reflectance of the lower reflective layer of the semiconductor device 200 may be provided smaller than the reflectance of the upper reflective layer.
  • light may be emitted from the active layer forming the plurality of light emitting structures P11, P12, P21, P22,.
  • Light may be emitted from an active layer forming the plurality of light emitting structures P11, P12, P21, P22,... In the direction in which the substrate 105 is disposed.
  • the second electrode 160 is disposed on an upper surface of the second conductivity type reflective layer of the light emitting structures P11, P12, P21, P22,..., And is disposed on the second electrode 160.
  • the second bonding pads 165 are disposed in contact with each other.
  • the first electrode 150 is disposed on an upper surface of the first conductivity type reflective layer of the plurality of light emitting structures P11, P12, P21, P22,..., And the first electrode 150 on the first electrode 150.
  • the bonding pads 155 are disposed in contact with each other. Accordingly, heat generated in the plurality of light emitting structures P11, P12, P21, P22,... Through the first bonding pad 155 and the second bonding pad 165 may be effectively discharged to the outside. .
  • the light emitting structures P11, P12, P21, P22,... May be connected to an external heat dissipation substrate through the first bonding pad 155 and the second bonding pad 165. It is possible to effectively release the heat generated by the outside to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 200 As described above, light may be emitted in a downward direction of the semiconductor device 200.
  • the second insulating layer 142 may be provided as a DBR layer.
  • the third insulating layer 143 may be provided as a DBR layer.
  • at least one of the second insulating layer 142 and the third insulating layer 143 may be provided as a DBR layer. Accordingly, light generated by the plurality of light emitting structures P11, P12, P21, P22,... Is reflected from the second insulating layer 142 and the third insulating layer 143 disposed thereon and is directed downward. Can be effectively extracted.
  • At least one of the second insulating layer 142 and the third insulating layer 143 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • at least one of the second insulating layer 142 and the third insulating layer 143 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • at least one of the second insulating layer 142 and the third insulating layer 143 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • At least one of the second insulating layer 142 and the third insulating layer 143 may include a spin on glass (SOG) layer.
  • SOG spin on glass
  • at least one of the second insulating layer 142 and the third insulating layer 143 may include a plurality of insulating layers including an SOG layer. have.
  • the problem caused by the step in the area around the light emitting structure of the semiconductor device 200 may be solved.
  • a step may occur between a region where an upper reflective layer is provided and an area where an upper reflective layer is not provided around the light emitting structure of the semiconductor device 200.
  • the thickness of the second insulating layer 142 or the third insulating layer 143 may not be uniformly formed in the stepped region, and the pits may be partially formed. pit) can be formed.
  • the insulating property is deteriorated and an electrical short circuit between the first electrode 150 and the second electrode 160 occurs. short) or an electrical short between the first bonding pad 155 and the second bonding pad 165 may occur.
  • the second insulating layer 142 or the third insulating layer 143 includes the SOG layer, so that the second insulating layer 142 or the first It is possible to prevent the pit from being formed in the third insulating layer 143. Accordingly, according to an embodiment, an electrical short between the first electrode 150 and the second electrode 160 and an electrical short between the first bonding pad 155 and the second bonding pad 165 may be prevented. Can be prevented from occurring.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 105 may not be a conductive substrate, a separate dopant may not be added to the substrate 105. Accordingly, the dopant does not need to be added to the substrate 105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P11, P12, P21, P22, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • the semiconductor device 200 may further include an antireflection layer provided on the lower surface of the substrate 105.
  • the antireflective layer may improve light loss due to reflection by preventing and transmitting the light emitted from the semiconductor device 200 from the surface of the substrate 105.
  • FIGS. 8A to 8C are views illustrating an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 8A is a plan view illustrating a step of forming a light emitting structure according to the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 8B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 8A.
  • a plurality of light emitting structures (P11, P12, P21, P22, ...) can be formed on the substrate 105, as shown in Figure 8a to 8c.
  • the substrate 105 may be any one selected from an intrinsic semiconductor substrate, a conductive substrate, and an insulating substrate.
  • the substrate 105 may be a GaAs intrinsic semiconductor substrate.
  • the substrate 105 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), carrier wafers (eg, Si, Ge, AlN, GaAs, ZnO, SiC, etc.) may be provided at least one selected from conductive materials.
  • a first conductivity type reflective layer, an active layer, and a second conductivity type reflective layer may be sequentially formed on the substrate 105.
  • the plurality of light emitting structures P11, P12, P21, P22,... May be formed by mesa etching of the second conductive reflection layer and the active layer.
  • a first conductivity type reflective layer 113 may be provided around the plurality of light emitting structures P11, P12, P21, P22,... The first conductivity type reflective layer 113 may be disposed in an area between the plurality of light emitting structures P11, P12, P21, P22,.
  • the plurality of light emitting structures P11, P12, P21, P22,... May be grown into a plurality of compound semiconductor layers.
  • the plurality of light emitting structures P11, P12, P21, P22, ... are electron beam evaporators, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual-type thermal evaporators. It may be formed by evaporator (sputtering), metal organic chemical vapor deposition (MOCVD).
  • the first conductivity type reflective layers 110a, 110b,... May be one of a group including GaAs, GaAl, InP, InAs, and GaP.
  • the first conductive reflecting layer (110a, 110b, ...) are, for example, Al x Ga 1 - x As (0 ⁇ x ⁇ 1) / Al y Ga 1 -y As (0 ⁇ y ⁇ 1) (y ⁇ x) It can be provided as a semiconductor material having a composition formula of.
  • the first conductivity type reflective layers 110a, 110b,... May be n-type semiconductor layers doped with n-type dopants, such as Si, Ge, Sn, Se, and Te.
  • the first conductivity type reflective layers 110a, 110b,... May be DBR layers having a thickness of ⁇ / 4n by alternately disposing different semiconductor layers.
  • the active layers 115a, 115b,... Constituting the plurality of light emitting structures P11, P21,... May be provided as at least one of a compound semiconductor of Group 3-Group 5 or Group 2-Group 6.
  • the active layers 115a, 115b,... May be one of groups including GaAs, GaAl, InP, InAs, and GaP.
  • the active layers 115a, 115b,... are implemented in a multi-well structure
  • the active layers 115a, 115b,... May include a plurality of well layers and a plurality of barrier layers that are alternately arranged.
  • the plurality of well layers may be provided as, for example, a semiconductor material having a compositional formula of In p Ga 1 ⁇ p As (0 ⁇ p ⁇ 1 ).
  • the barrier layer may be disposed of, for example, a semiconductor material having a compositional formula of In q Ga 1 - q As (0 ⁇ q ⁇ 1 ).
  • the aperture layers 117a, 117b,... which constitute the plurality of light emitting structures P11, P21,..., May be disposed on the active layers 115a, 115b,.
  • the aperture layers 117a, 117b,... May include a circular opening at a central portion thereof.
  • the aperture layers 117a, 117b,... May include a function of limiting current movement so that current is concentrated in the center of the active layers 115a, 115b,. That is, the aperture layers 117a, 117b,..., May adjust resonance wavelengths, and may adjust beam angles emitted from the active layers 115a, 115b,... In the vertical direction.
  • the first conductivity type reflective layers 110a, 110b,... May have a band gap energy.
  • the second conductive reflective layers 120a, 120b,... Constituting the plurality of light emitting structures P11, P21,..., A group 3-5 or 2-6 group doped with a dopant of a second conductivity type It may be provided in at least one of the semiconductors.
  • the second conductivity type reflective layers 120a, 120b,... May be one of a group including GaAs, GaAl, InP, InAs, and GaP.
  • the second conductivity type reflective layers 120a, 120b, ... are, for example, Al x Ga 1 - x As (0 ⁇ x ⁇ 1) / Al y Ga 1- y As (0 ⁇ y ⁇ 1) (y ⁇ x). It can be formed of a semiconductor material having a composition formula of.
  • the second conductive reflective layers 120a, 120b,... May be p-type semiconductor layers having p-type dopants such as Mg, Zn, Ca, Sr, and Ba.
  • the second conductive reflection layers 120a, 120b,... May be DBR layers having a thickness of ⁇ / 4n by alternately disposing different semiconductor layers.
  • the second conductivity type reflective layers 120a, 120b,... May have a higher reflectance than the first conductivity type reflective layers 110a, 110b,.
  • the second conductive reflecting layer 120a, 120b,... And the first conductive reflecting layer 110a, 110b,..., May form a resonance cavity in a vertical direction by 90% or more of reflectance.
  • the generated light may be emitted to the outside through the first conductivity type reflective layers 110a, 110b,..., Lower than the reflectivity of the second conductivity type reflective layers 120a, 120b,...
  • the first electrode 150 may be formed.
  • 9A to 9C are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 9A is a plan view illustrating a shape of a first electrode provided according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 9B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 9A.
  • the first electrode 150 may be formed around the plurality of light emitting structures P11, P12, P21, P22,.
  • the first electrode 150 may be formed on the first conductivity type reflective layer 113 and include a plurality of first openings h1 exposing the first plurality of light emitting structures P11, P12,... have.
  • the first electrode 150 may be formed in an area between the first plurality of light emitting structures P11, P12,...
  • the first electrode 150 is formed on the first conductivity type reflective layer 113 and includes a plurality of second openings h2 exposing the second plurality of light emitting structures P21, P22,... can do.
  • the first electrode 150 may be formed in a region between the second plurality of light emitting structures P21, P22,...
  • a first insulating layer 141 may be further formed on side surfaces of the light emitting structures P11, P12, P21, P22,.
  • the first insulating layer 141 may be formed on upper and side surfaces of the plurality of light emitting structures P11, P12, P21, P22,.
  • the first insulating layer 141 may electrically insulate the first electrode 150 from the active layer and the upper reflective layer of the plurality of light emitting structures P11, P12, P21, P22,.
  • the first electrode 150 is spaced apart from side surfaces of the plurality of light emitting structures P11, P12, P21, P22,..., The first electrode 150 and the plurality of light emission.
  • the first insulating layer 141 may not be formed and may be omitted.
  • an area An of the first electrode 150 may be larger than an area Am of the light emitting structures P11, P12, P21, P22,...
  • the area Am of the plurality of light emitting structures P11, P12, P21, P22,... May represent the areas of the active layers 115a, 115b,..., Remaining unetched by mesa etching.
  • the ratio Am / An of the plurality of light emitting structures P11, P12, P21, P22, ... to the area An of the first electrode 150 is greater than 25%, for example. Can be provided.
  • the number and diameter of the light emitting structures P11, P12, P21, P22,... May be variously modified according to an application example.
  • the area Am ratio (Am / An) of the light emitting structures P11, P12, P21, P22, ... to the area An of the first electrode 150 is 25, for example. May be provided from% to 70%. According to another embodiment, the area Am ratio Am / Ae of the plurality of light emitting structures P11, P12, P21, P22, ... to the area An of the first electrode 150 is an example. May be provided from 30% to 60%.
  • the number and diameter of the plurality of light emitting structures P11, P12, P21, P22,... Disposed in the semiconductor device 200 may be changed in various ways.
  • Table 1 shows data for a semiconductor device provided with 630 light emitting structures as an example.
  • “Ap” represents the area of the second electrode 160
  • “At” represents the total area of the semiconductor device 200.
  • the first electrode 150 may be formed of a material consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and alloys of two or more thereof. It may be formed of a material selected from the group containing.
  • the first electrode 150 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied as the reflective metal, and Cr or Ti may be applied as the first electrode 150.
  • the first electrode 150 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • a second insulating layer 142 may be formed on the first electrode 150.
  • 10A to 10C are views illustrating an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 10A is a plan view illustrating a shape of a second insulating layer formed by a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 10B is a cross-sectional view taken along line AA of a semiconductor device according to the embodiment shown in FIG. 10A.
  • 10A is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment shown in FIG. 10A.
  • the second insulation exposing upper surfaces of the light emitting structures P11, P12, P21, P22,... On the first electrode 150.
  • Layer 142 may be formed.
  • the second insulating layer 142 may be formed on side surfaces of the plurality of light emitting structures P11, P12, P21, P22,.
  • the second insulating layer 142 may be formed on the first conductivity type reflective layer 113.
  • the second insulating layer 142 may be formed in an area between the plurality of light emitting structures P11, P12, P21, P22,.
  • the second insulating layer 142 may be provided as an insulating material.
  • the second insulating layer 142 may be SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the second insulating layer 142 may be formed of a DBR layer.
  • the second insulating layer 142 may be provided as a DBR layer, light generated from the plurality of light emitting structures P11, P12, P21, P22,... May be efficiently reflected and extracted in a downward direction. Will be.
  • the second insulating layer 142 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the second insulating layer 142 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the second insulating layer 142 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the second insulating layer 142 may include a spin on glass (SOG) layer.
  • SOG spin on glass
  • a step may occur between a region where an upper reflective layer is provided and an area where an upper reflective layer is not provided around the light emitting structure of the semiconductor device 200.
  • the thickness of the second insulating layer 142 may not be uniformly formed in the step area, and a pit may be partially formed.
  • an insulating property may be degraded to generate an electrical short between the first electrode 150 and the second electrode 160 to be formed later. There is a risk.
  • the semiconductor device 200 by forming the second insulating layer 142 includes the SOG layer, it is possible to prevent the pit from being formed in the second insulating layer 142. have. Accordingly, according to the embodiment, it is possible to prevent the occurrence of an electrical short between the first electrode 150 and the second electrode 160.
  • a second electrode 160 may be formed on the second insulating layer 142.
  • 11A to 11C are views illustrating an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 11A is a plan view illustrating a shape of a second electrode formed according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 11B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 11A.
  • the second electrode 160 including the upper electrode 160a and the connection electrode 160b may be formed on the second insulating layer 142.
  • the upper electrode 160a may be formed on an upper surface of the plurality of light emitting structures P11, P12, P21, P22,... Exposed by the second insulating layer 142.
  • the connection electrode 160b may connect the upper electrode 160a.
  • the upper electrode 160a may be formed on an upper surface of the second conductive reflection layer that forms the plurality of light emitting structures P11, P12, P21, P22,.
  • the connection electrode 160b may electrically and physically connect the upper electrodes 160a disposed on the plurality of light emitting structures P11, P12, P21, P22,.
  • the connection electrode 160b may be formed in an area between the plurality of light emitting structures P11, P12, P21, P22,...
  • the second electrode 160 may be electrically connected to the second reflective layer 120a of the first light emitting structure P11.
  • the second electrode 160 may include an upper electrode 160a and a connection electrode 160b.
  • the upper electrode 160a may be in contact with an upper surface of the upper reflective layer of the first light emitting structure P11.
  • the connection electrode 160b may be disposed on side and periphery of the first light emitting structure P11 to be electrically connected to the upper electrode 160a.
  • the second electrode 160 may provide a third opening h3 exposing the first electrode 150 disposed around the first active layer 115a of the first light emitting structure P11. An upper surface of the first electrode 150 may be exposed through the third opening h3.
  • the second electrode 160 may be disposed on the side surface of the first light emitting structure P11.
  • the second electrode 160 may be disposed on an upper surface of the first light emitting structure P11.
  • the upper electrode 160a of the second electrode 160 may be disposed on the second reflective layer 120a of the first light emitting structure P11.
  • the upper electrode 160a of the second electrode 160 may be disposed in direct contact with the upper surface of the second reflective layer 120a.
  • the second electrode 160 may be electrically connected to the fourth reflective layer 120b of the second light emitting structure P21.
  • the second electrode 160 may include an upper electrode 160a and a connection electrode 160b.
  • the upper electrode 160a may be in contact with an upper surface of the upper reflective layer of the second light emitting structure P21.
  • the connection electrode 160b may be disposed on side and periphery of the second light emitting structure P21 to be electrically connected to the upper electrode 160a.
  • the second electrode 160 may be disposed on the side surface of the second light emitting structure P21.
  • the second electrode 160 may be disposed on an upper surface of the second light emitting structure P21.
  • the upper electrode 160a of the second electrode 160 may be disposed on the fourth reflective layer 120b of the second light emitting structure P21.
  • the upper electrode 160a of the second electrode 160 may be disposed in direct contact with the upper surface of the fourth reflective layer 120b.
  • the second electrode 160 may be formed of a material composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, or an alloy of two or more thereof. It may be formed of a material selected from the group containing.
  • the second electrode 160 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied as the reflective metal, and Cr or Ti may be applied as the adhesive layer.
  • the second electrode 160 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • a third insulating layer 143 may be formed on the second electrode 160.
  • 12A to 12C are views illustrating an example in which a third insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 12A is a plan view illustrating a shape of a third insulating layer formed according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 12B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 12A.
  • 12A is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment of FIG. 12A.
  • a third insulating layer exposing the first electrode 150 disposed between the first plurality of light emitting structures P11, P12,... 143 may be formed.
  • the third insulating layer 143 may include a plurality of fourth openings h4 exposing the first electrode 150.
  • the fourth opening h4 may be provided in an area where the third opening h3 is formed.
  • a third insulating layer exposing the second electrode 160 disposed between the second plurality of light emitting structures P21, P22,... Layer 143 may be formed.
  • the third insulating layer 143 may include a plurality of fifth openings h5 exposing the second electrode 160.
  • the third insulating layer 143 may provide a fifth opening h5 exposing an upper surface of the connection electrode 160b of the second electrode 160.
  • the third insulating layer 143 may be provided as an insulating material.
  • the third insulating layer 143 may be SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the third insulating layer 143 may be formed of a DBR layer.
  • the third insulating layer 143 is provided as a DBR layer, the light generated from the plurality of light emitting structures P11, P12, P21, P22, ... can be efficiently reflected and extracted in the downward direction. Will be.
  • the third insulating layer 143 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the third insulating layer 143 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the third insulating layer 143 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the third insulating layer 143 may include a spin on glass (SOG) layer.
  • SOG spin on glass
  • a step may occur between a region where an upper reflective layer is provided and an area where an upper reflective layer is not provided around the light emitting structure of the semiconductor device 200.
  • the thickness of the third insulating layer 143 may not be uniformly formed in the step area, and a pit may be partially formed.
  • an insulating property is deteriorated to generate an electrical short between the second electrode 160 and the first bonding pad 155 to be formed later. There is a risk that it can be.
  • the semiconductor device 200 by forming the third insulating layer 143 includes an SOG layer, it is possible to prevent the pit from being formed in the third insulating layer 143. have. Accordingly, according to the embodiment, it is possible to prevent the occurrence of an electrical short between the second electrode 160 and the first bonding pad 155.
  • a first bonding pad 155 and a second bonding pad 165 may be formed on the third insulating layer 143.
  • FIG. 13A to 13C are views illustrating an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 13A is a plan view illustrating shapes of a first bonding pad and a second bonding pad formed according to a method of manufacturing a semiconductor device
  • FIG. 13B is a cross-sectional view taken along line AA of the semiconductor device of FIG. 13A
  • FIG. 13C is a cross-sectional view taken along line BB of the semiconductor device of FIG. 13A.
  • the first bonding pad 155 and the second bonding pad 165 may be spaced apart from the third insulating layer 143.
  • the first bonding pads 155 may be disposed on the plurality of fourth openings h4 and electrically connected to the first electrodes 150.
  • the lower surface of the first bonding pad 155 may be disposed in direct contact with the upper surface of the first electrode 150 through the fourth opening h4.
  • the second bonding pads 165 may be disposed on the plurality of fifth openings h5 and electrically connected to the second electrodes 160.
  • the lower surface of the second bonding pad 165 may be disposed in direct contact with the upper surface of the second electrode 160 through the fifth opening h5.
  • the first bonding pad 155 and the second bonding pad 165 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr. It may be formed of a material selected from the group comprising Cu, and a material composed of two or more alloys thereof.
  • the first bonding pad 155 and the second bonding pad 165 may be formed of one layer or a plurality of layers.
  • the first bonding pad 155 and the second bonding pad 165 may include, for example, diffusion barrier metals such as Cr and Cu in order to prevent Sn diffusion from solder bonding.
  • the first bonding pad 155 and the second bonding pad 172 may be formed of a plurality of layers including Ti, Ni, Cu, Cr, and Au.
  • FIG. 14 is a view showing another example of a semiconductor device according to an embodiment of the present invention
  • FIG. 15 is a shape of a third insulating layer, a first bonding pad, and a second bonding pad applied to the semiconductor device shown in FIG. 14. It is a diagram showing.
  • the shape of the third insulating layer 143 may be changed.
  • the third insulating layer 143 may be formed in a plurality of columns f1, f2, and f3, as described with reference to FIGS. 1 to 5. It may include a plurality of openings provided in alignment.
  • the first bonding pad 155 may be electrically connected to the first electrode 150 through a plurality of openings provided in the plurality of columns f1, f2, and f3 of the third insulating layer 143.
  • the third insulating layer 143 may have a relatively large first opening Q1 as described with reference to FIGS. 1 to 5. It may include.
  • the second bonding pad 165 may be electrically connected to the second electrode 160 through the first opening Q1 of the third insulating layer 143.
  • the third insulating layer 143 provides a relatively large first opening Q1 in an area under the second bonding pad 165
  • the second bonding pad 165 and the second bonding pad 165 may be formed.
  • the two electrodes 160 can make contact in a larger area.
  • FIG. 16 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the inventive concept.
  • FIG. 17 is a view illustrating a third insulating layer, a first bonding pad, and a second bonding pad applied to the semiconductor device shown in FIG. 16. It is a figure which shows the shape.
  • the shape of the third insulating layer 143 may be changed.
  • the shape of the first bonding pad 155 and the second bonding pad 165 may be changed.
  • the width of the first bonding pad 155 and the width of the second bonding pad 165 may be different from each other.
  • the width of the first bonding pad 155 may be provided as “L1”
  • the width of the second bonding pad 165 may be provided as the width of “L2” larger than “L1”. have.
  • the third insulating layer 143 in the region under the first bonding pad 155 may have a plurality of columns f1, f2, and f3, similarly to those described with reference to FIGS. 1 to 5. It may comprise a plurality of openings provided aligned to.
  • the first bonding pad 155 may be electrically connected to the first electrode 150 through a plurality of openings provided in the plurality of columns f1, f2, and f3 of the third insulating layer 143.
  • the third insulating layer 143 may have a relatively large second opening Q2, as described with reference to FIGS. 1 to 5. It may include.
  • the second bonding pad 165 may be electrically connected to the second electrode 160 through the second opening Q2 of the third insulating layer 143.
  • the second opening pad illustrated in FIG. 18 may be provided so that the width L2 of the second bonding pad 165 is larger than the width L1 of the first bonding pad 155.
  • Q2 may be provided larger than the first opening Q1 shown in FIG. 16.
  • FIG. 18 is a diagram illustrating still another example of a semiconductor device in accordance with some embodiments of the inventive concept
  • FIG. 19 is a view showing an A2 region of the semiconductor device shown in FIG. 18, and
  • FIG. 21 is a cross-sectional view taken along line AA, and
  • FIG. 21 is a cross-sectional view taken along line BB of the semiconductor device shown in FIG. 18, and FIG.
  • the first bonding pad 2155 and the second bonding disposed on the upper portion of the lower portion may be easily understood so that the arrangement relationship of the components located on the lower portion may be easily understood.
  • the pad 2165 was treated transparent.
  • a semiconductor device 2200 may include a plurality of light emitting structures P11, P12, P13, P21, P22, P23,..., And a first electrode 2150. ), A second electrode 2160, a first bonding pad 2155, and a second bonding pad 2165.
  • the semiconductor device 2200 may be a vertical cavity surface emitting laser (VCSEL), and may emit light generated by the light emitting structures P11, P12, P13, P21, P22, P23,. It can emit at a beam angle of view of about 25 to 25 degrees.
  • the light emitting structures P21, P22, P23,... May be disposed under the second bonding pad 2165.
  • Each of the plurality of light emitting structures P11, P12, P13, P21, P22, P23, ... may include a first conductivity type reflective layer, an active layer, and a second conductivity type reflective layer.
  • the reflective layer may be provided as a distributed bragg reflector (DBR) layer.
  • DBR distributed bragg reflector
  • the semiconductor device 2200 may include a first bonding pad 2155 disposed in a first region and a second bonding pad 2165 disposed in a second region. It may include. The first bonding pad 2155 and the second bonding pad 2165 may be spaced apart from each other.
  • the semiconductor device 2200 may include the first plurality of light emitting structures P11, P12, P13,..., Disposed in the first region, as illustrated in FIGS. 18 to 20. have.
  • the first plurality of light emitting structures P11, P12, P13,... May be disposed under the first bonding pad 2155.
  • the first plurality of light emitting structures P11, P12, P13,... May be spaced apart from each other.
  • the first plurality of light emitting structures P11, P12, P13,... May include a first conductive reflecting layer, an active layer disposed on the first conductive reflecting layer, and a second conductive reflecting layer disposed on the active layer.
  • the first conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13, P14,... May be referred to as a lower reflective layer.
  • the second conductive reflective layer of the first plurality of light emitting structures P11, P12, P13,... May be referred to as an upper reflective layer.
  • the first conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13,... May be electrically connected to each other.
  • the first conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13,... May be physically connected to each other.
  • the active layers forming the first plurality of light emitting structures P11, P12, P13,... May be spaced apart from each other.
  • the second conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13,... May be spaced apart from each other.
  • the second conductive reflective layers constituting the first plurality of light emitting structures P11, P12, P13,... May be electrically connected to each other.
  • the semiconductor device 2200 may include the second plurality of light emitting structures P21, P22, P23,... It may include.
  • the second plurality of light emitting structures P21, P22, P23,... May be disposed under the second bonding pad 2165.
  • the second plurality of light emitting structures P21, P22, P23,... May be spaced apart from each other.
  • the second plurality of light emitting structures P21, P22, P23,... May include a first conductive reflecting layer, an active layer disposed on the first conductive reflecting layer, and a second conductive reflecting layer disposed on the active layer.
  • the first conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23,..., May be referred to as a lower reflective layer.
  • the second conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23,... May be referred to as an upper reflective layer.
  • the first conductivity type reflective layers forming the second plurality of light emitting structures P21, P22, P23,... May be electrically connected to each other.
  • the first conductive reflective layers constituting the second plurality of light emitting structures P21, P22, P23,... May be physically connected to each other.
  • first conductive reflecting layers forming the second plurality of light emitting structures P21, P22, P23,... The first conductive reflecting layers forming the first plurality of light emitting structures P11, P12, P13,... And can be electrically connected.
  • the first conductive reflecting layers forming the first plurality of light emitting structures P11, P12, P13,... It may be provided in physical connection.
  • the active layers forming the second plurality of light emitting structures P21, P22, P23,... May be spaced apart from each other.
  • the active layers forming the second plurality of light emitting structures P21, P22, P23,... May be spaced apart from the active layers forming the first plurality of light emitting structures P11, P12, P13,... .
  • Second conductive reflective layers constituting the second plurality of light emitting structures P21, P22, P23,... May be spaced apart from each other.
  • the second conductive reflection layers forming the second plurality of light emitting structures P21, P22, P23,... May be electrically connected to each other.
  • Second conductive reflecting layers forming the first plurality of light emitting structures P11, P12, P13,... And may be spaced apart from each other.
  • the second conductive reflecting layers forming the second plurality of light emitting structures P21, P22, P23,... And the second conductive reflecting layers forming the first plurality of light emitting structures P11, P12, P13,... Can be electrically connected.
  • the first bonding pad 2155 and the second bonding pad 2165 may be spaced apart from each other.
  • the first bonding pad 2155 may be electrically connected to the first electrode 2150.
  • the first electrode 2150 may be disposed under the first bonding pad 2155.
  • the bottom surface of the first bonding pad 2155 may be disposed in direct contact with the top surface of the first electrode 2150.
  • the first electrode 2150 may be electrically connected to a first conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • the first electrode 2150 may be electrically connected to a first conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23,.
  • the second bonding pad 2165 may be electrically connected to the second electrode 2160.
  • the second electrode 2160 may be disposed under the second bonding pad 2165.
  • the bottom surface of the second bonding pad 2165 may be disposed in direct contact with the top surface of the second electrode 2160.
  • the second electrode 2160 may be electrically connected to a second conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23,...
  • the second electrode 2160 may be electrically connected to a second conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • the first electrode 2150 may be disposed under both the first bonding pad 2155 and below the second bonding pad 2165.
  • the first electrode 2150 may be electrically connected to the first bonding pad 2155 in a region where the first bonding pad 2155 is disposed.
  • the first electrode 2150 may be electrically insulated from the second bonding pad 2165.
  • the second electrode 2160 may be disposed under both the first bonding pad 2155 and below the second bonding pad 2165.
  • the second electrode 2160 may be electrically connected to the second bonding pad 2165 in a region where the second bonding pad 2165 is disposed.
  • the second electrode 2160 may be electrically insulated from the first bonding pad 2155.
  • . 20 is a cross-sectional view taken along line A-A of the semiconductor device 2200 of FIG. 19.
  • the semiconductor device 2200 may include a first light emitting structure P11 disposed under the first bonding pad 2155, as illustrated in FIGS. 19 and 20.
  • the first light emitting structure P11 may include a first reflective layer 2110a of a first conductivity type, a second reflective layer 2120a of a second conductivity type, and a first active layer 2115a.
  • the first active layer 2115a may be disposed between the first reflective layer 2110a and the second reflective layer 2120a.
  • the first active layer 2115a may be disposed on the first reflective layer 2110a
  • the second reflective layer 2120a may be disposed on the first active layer 2115a.
  • the first light emitting structure P11 may further include a first aperture layer 2117a disposed between the first active layer 2115a and the second reflective layer 2120a.
  • a first conductivity type reflective layer 2113 may be disposed around the first reflective layer 2110a of the first light emitting structure P11.
  • the first conductivity type reflective layer 2113 may be disposed around the first light emitting structure P11.
  • the first conductivity type reflective layer 2113 may be disposed between the first plurality of light emitting structures P11, P12, P13,...
  • Lower reflective layers of the first plurality of light emitting structures P11, P12, P13,... May be physically connected by the first conductive type reflective layer 2113.
  • an upper surface of the first conductivity type reflective layer 2113 and an upper surface of the first reflective layer 2110a may be disposed on the same horizontal surface.
  • An upper surface of the first conductive reflection layer 2113 and an upper surface of the lower reflection layer of the first plurality of light emitting structures P11, P12, P13,... May be disposed on the same horizontal plane.
  • FIG. 22 is a cross-sectional view taken along line B-B of the semiconductor device 2200 of FIG. 21.
  • the semiconductor device 2200 may include a second light emitting structure P21 disposed under the second bonding pad 2165.
  • the second light emitting structure P21 may include a third reflective layer 2110b of a first conductivity type, a fourth reflective layer 2120b of a second conductivity type, and a second active layer 2115b.
  • the second active layer 2115b may be disposed between the third reflective layer 2110b and the fourth reflective layer 2120b.
  • the second active layer 2115b may be disposed on the third reflective layer 2110b
  • the fourth reflective layer 2120b may be disposed on the second active layer 2115b.
  • the second light emitting structure P21 may further include a second aperture layer 2117b disposed between the second active layer 2115b and the fourth reflective layer 2120b.
  • a first conductivity type reflective layer 2113 may be disposed around the third reflective layer 2110b of the second light emitting structure P21.
  • the first conductivity type reflective layer 2113 may be disposed around the second light emitting structure P21.
  • the first conductivity type reflective layer 2113 may be disposed between the second plurality of light emitting structures P21, P22, P23,...
  • Lower reflecting layers of the second plurality of light emitting structures P21, P22, P23,... May be physically connected by the first conductive reflecting layer 2113.
  • an upper surface of the first conductivity type reflective layer 2113 and an upper surface of the third reflective layer 2110b may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type reflective layer 2113 and an upper surface of the lower reflective layer of the second plurality of light emitting structures P21, P22, P23,... May be disposed on the same horizontal plane.
  • the semiconductor device 2200 may include the first insulating layer 2141 as illustrated in FIGS. 20 and 22.
  • the first insulating layer 2141 is not shown in FIGS. 18, 19, and 21 to reduce the complexity of the drawing and to help the understanding of the structure. Meanwhile, according to the semiconductor device 2200, the first insulating layer 2141 may be omitted.
  • the first insulating layer 2141 may be disposed on a side surface of the first light emitting structure P11.
  • the first insulating layer 2141 may be disposed to surround the side circumference of the first light emitting structure P11.
  • the first insulating layer 2141 may be disposed on a side surface of the upper reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • the first insulating layer 2141 may be arranged to surround side surfaces of the first plurality of light emitting structures P11, P12, P13,...
  • the first insulating layer 2141 may expose an upper surface of the first light emitting structure P11.
  • the first insulating layer 2141 may expose an upper surface of the second reflective layer 2120a of the first light emitting structure P11.
  • the first insulating layer 2141 may expose upper surfaces of the first plurality of light emitting structures P11, P12, P13,...
  • the first insulating layer 2141 may expose an upper surface of the upper reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • first insulating layer 2141 may be disposed on a side surface of the second light emitting structure P21.
  • the first insulating layer 2141 may be disposed to surround the side circumference of the second light emitting structure P21.
  • the first insulating layer 2141 may be disposed on a side surface of the upper reflective layer of the second plurality of light emitting structures P21, P22, P23,...
  • the first insulating layer 2141 may be disposed to surround side surfaces of the second plurality of light emitting structures P21, P22, P23,...
  • the first insulating layer 2141 may expose an upper surface of the second light emitting structure P21.
  • the first insulating layer 2141 may expose an upper surface of the fourth reflective layer 2120b of the second light emitting structure P21.
  • the first insulating layer 2141 may expose upper surfaces of the second plurality of light emitting structures P21, P22, P23,...
  • the first insulating layer 2141 may expose the upper surface of the upper reflective layer of the second plurality of light emitting structures P21, P22, P23,...
  • the semiconductor device 2200 may include the first electrode 2150, as illustrated in FIGS. 18 to 22.
  • the first electrode 2150 may be disposed around the plurality of light emitting structures P11, P12, P13, P21, P22, P23,...
  • the first electrode 2150 may be disposed around the first plurality of light emitting structures P11, P12, P13,...
  • the first electrode 2150 may provide a plurality of first openings h1 exposing the first plurality of light emitting structures P11, P12, P13,...
  • the active layers and the upper reflective layers of the first plurality of light emitting structures P11, P12, P13,... May be exposed by the plurality of first openings h1.
  • the first electrode 2150 may be provided under the first bonding pad 2155 to expose a second conductivity type reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • the first opening h1 may be electrically connected to the first conductive reflective layer of the first plurality of light emitting structures P11, P12, P13,.
  • first electrode 2150 may be disposed around the second plurality of light emitting structures P21, P22, P23,...
  • the first electrode 2150 may provide a plurality of second openings h2 exposing the second plurality of light emitting structures P21, P22, P23,...
  • the active layers and the upper reflective layers of the second plurality of light emitting structures P21, P22, P23,... May be exposed by the plurality of second openings h2.
  • the first electrode 2150 may be provided under the second bonding pad 2165 to expose a second conductive reflecting layer of the second plurality of light emitting structures P21, P22, P23,...
  • the second opening h2 may be electrically connected to the first conductivity type reflective layer of the second plurality of light emitting structures P21, P22, P23,.
  • the first electrode 2150 may be disposed on the first conductivity type reflective layer 2113.
  • the first electrode 2150 may be electrically connected to the first reflective layer 2110a of the first light emitting structure P11.
  • the first electrode 2150 may be electrically connected to the third reflective layer 2110b of the second light emitting structure P21.
  • the semiconductor device 2200 may include the second electrode 2160, as illustrated in FIGS. 18 to 22.
  • the second electrode 2160 may be disposed on the plurality of light emitting structures P11, P12, P13, P21, P22, P23,...
  • the second electrode 2160 may be disposed below the first bonding pad 2155 and below the second bonding pad 2165.
  • the second electrode 2160 may be disposed on the first plurality of light emitting structures P11, P12, P13,...
  • the second electrode 2160 may be disposed on the upper reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • the second electrode 2160 may be disposed on the first electrode 2150.
  • the second electrode 2160 may be electrically connected to the second reflective layer 2120a of the first light emitting structure P11.
  • the second electrode 2160 may include an upper electrode 2160a and a connection electrode 2160b.
  • the upper electrode 2160a may be in contact with an upper surface of an upper reflective layer of the first plurality of light emitting structures P11, P12, P13,...
  • the connection electrode 2160b may be disposed on side and peripheries of the first plurality of light emitting structures P11, P12, P13,..., And may be electrically connected to the upper electrode 2160a.
  • the connection electrode 2160b may electrically connect the upper electrode 2160a disposed on the first plurality of light emitting structures P11, P12, P13,...
  • the second electrode 2160 may provide a third opening h3 exposing the first electrode 2150 disposed around the first active layer 2115a of the first light emitting structure P11. An upper surface of the first electrode 2150 may be exposed through the third opening h3.
  • the second electrode 2160 may be disposed on the side surface of the first light emitting structure P11.
  • the second electrode 2160 may be disposed on an upper surface of the first light emitting structure P11.
  • the upper electrode 2160a of the second electrode 2160 may be disposed on the second reflective layer 2120a of the first light emitting structure P11.
  • the upper electrode 2160a of the second electrode 2160 may be in direct contact with the upper surface of the second reflective layer 2120a.
  • the second electrode 2160 may be disposed on the second plurality of light emitting structures P21, P22, P23,...
  • the second electrode 2160 may be disposed on the upper reflective layer of the second plurality of light emitting structures P21, P22, P23,...
  • the second electrode 2160 may be disposed on the first electrode 2150.
  • the second electrode 2160 may be electrically connected to the fourth reflective layer 2120b of the second light emitting structure P21.
  • the second electrode 2160 may include an upper electrode 2160a and a connection electrode 2160b.
  • the upper electrode 2160a may be in contact with an upper surface of an upper reflective layer of the second plurality of light emitting structures P21, P22, P23,...
  • the connection electrode 2160b may be disposed on side and periphery of the second plurality of light emitting structures P21, P22, P23,..., And may be electrically connected to the upper electrode 2160a.
  • the connection electrode 2160b may electrically connect the upper electrode 2160a disposed on the second plurality of light emitting structures P21, P22, P23,...
  • the second electrode 2160 may be disposed on the side surface of the second light emitting structure P21.
  • the second electrode 2160 may be disposed on an upper surface of the second light emitting structure P21.
  • the upper electrode 2160a of the second electrode 2160 may be disposed on the fourth reflective layer 2120b of the second light emitting structure P21.
  • the upper electrode 2160a of the second electrode 2160 may be in direct contact with the upper surface of the fourth reflective layer 2120b.
  • the semiconductor device 2200 may include a second insulating layer 2142, as illustrated in FIGS. 19 to 22.
  • the second insulating layer 2142 may be disposed between the first electrode 2150 and the second electrode 2160.
  • the second insulating layer 2142 may be disposed between an upper surface of the first electrode 2150 and a lower surface of the second electrode 2160.
  • the second insulating layer 2142 may electrically insulate the first electrode 2150 from the second electrode 2160.
  • the second insulating layer 2142 may provide a plurality of openings exposing upper surfaces of the first plurality of light emitting structures P11, P12, P13,..., Under the first bonding pad 2155.
  • the second insulating layer 2142 is formed under the first bonding pad 2155 to form a second conductive reflective layer of the first plurality of light emitting structures P11, P12, P13,... And the second electrode 2160.
  • a plurality of electrically connected openings can be provided.
  • the second insulating layer 2142 is disposed above the first electrode 2150 under the first bonding pad 2155 around the first plurality of light emitting structures P11, P12, P13,. A plurality of openings exposing the face can be provided.
  • the second insulating layer 2142 is formed under the first bonding pad 2155 and the first conductive reflection layer of the first plurality of light emitting structures P11, P12, P13,... And the first bonding pad 2155. It can provide a plurality of openings electrically connected.
  • the second insulating layer 2142 may provide a plurality of openings that expose upper surfaces of the second plurality of light emitting structures P21, P22, P23,... Under the second bonding pad 2165.
  • the second insulating layer 2142 is formed under the second bonding pad 2165 to form a second conductive reflective layer and the second electrode 2160 of the second plurality of light emitting structures P21, P22, P23,.
  • a plurality of electrically connected openings can be provided.
  • the second plurality of light emitting structures P21 may be formed by a plurality of openings provided in the second insulating layer 2142 under the second bonding pad 2165.
  • the second conductive reflection layer of P22, P23,... And the second bonding pad 2165 may be electrically connected to each other.
  • the semiconductor device 2200 may include a third insulating layer 2143, as shown in FIGS. 18 to 22.
  • the third insulating layer 2143 may be disposed under the first bonding pad 2155 and under the second bonding pad 2165.
  • the third insulating layer 2143 may be disposed on the second electrode 2160 under the first bonding pad 2155.
  • the third insulating layer 2143 may be disposed on the second electrode 2160 under the second bonding pad 2165.
  • the third insulating layer 2143 may be disposed on the upper electrode 2160a of the second electrode 2160 under the first bonding pad 2155.
  • the third insulating layer 2143 may provide a plurality of fourth openings h4 that expose the first electrode 2150 under the first bonding pad 2155.
  • the fourth opening h4 may be provided in an area where the third opening h3 is formed.
  • the third insulating layer 2143 may include a plurality of fourths electrically connected to the first bonding pads 2155 and the first electrodes 2150 in a first region in which the first bonding pads 2155 are disposed.
  • the opening h4 can be provided.
  • an area of the fourth opening h4 may be smaller than an area of the first active layer 2115a.
  • the area of the fourth opening h4 may be provided smaller than that of the second reflective layer 2120a.
  • the area of the third opening h3 may be provided larger than the area of the fourth opening h4.
  • An area of the third opening h3 may be provided smaller than that of the first active layer 2115a.
  • An area of the third opening h3 may be provided smaller than that of the second reflective layer 2120a.
  • the fourth opening h4 may be provided in a region surrounded by three light emitting structures among the first plurality of light emitting structures P11, P12, P13,...
  • one of the fourth openings h4 may be provided in a space surrounded by the P11, P12, and P13 light emitting structures.
  • the distance from the center of the fourth opening h4 to the center of the P11 light emitting structure may be similarly provided.
  • the distance from the center of the fourth opening h4 to the center of the P11 light emitting structure may be similarly provided.
  • three fourth openings h4 may be provided around the first light emitting structure P11. For example, distances from the center of the first light emitting structure P11 to the centers of three fourth openings h4 disposed adjacent to each other may be similarly provided.
  • the third insulating layer 2143 may be disposed on the upper electrode 2160a of the second electrode 2160 under the second bonding pad 2165.
  • the third insulating layer 2143 may provide a plurality of fifth openings h5 that expose the second electrode 2160 under the second bonding pad 2165.
  • the third insulating layer 2143 may provide a fifth opening h5 that exposes an upper surface of the connection electrode 2160b of the second electrode 2160 under the second bonding pad 2165.
  • the third insulating layer 2143 may provide a fifth opening h5 exposing the second electrode 2160 disposed around the second active layer 2115b of the second light emitting structure P21.
  • the third insulating layer 2143 has a fifth opening h5 exposing the connection electrode 2160b of the second electrode 2160 disposed around the fourth reflective layer 2120b of the second light emitting structure P21. Can be provided. An upper surface of the second electrode 2160 may be exposed through the fifth opening h5.
  • the third insulating layer 2143 may include a plurality of fifths electrically connected to the second bonding pads 2165 and the second electrodes 2160 in a second region in which the second bonding pads 2165 are disposed.
  • the opening h5 can be provided.
  • an area of the fifth opening h5 may be smaller than that of the second active layer 2115b.
  • An area of the fifth opening h5 may be smaller than that of the fourth reflective layer 2120b.
  • the fifth opening h5 may be provided in a region surrounded by three light emitting structures among the second plurality of light emitting structures P21, P22, P23,...
  • one of the fifth openings h5 may be provided in a space surrounded by the light emitting structures P21, P22, and P23.
  • the distance from the center of the fifth opening h5 to the center of the P21 light emitting structure may be similarly provided.
  • the distance from the center of the fifth opening h5 to the center of the P21 light emitting structure may be similarly provided.
  • three fifth openings h5 may be provided around the second light emitting structure P21.
  • distances from the center of the second light emitting structure P21 to the centers of three fifth openings h5 disposed in the neighborhood may be similarly provided.
  • the first bonding pad 2155 and the second bonding pad 2165 may be included.
  • the first bonding pad 2155 and the second bonding pad 2165 may be spaced apart from each other.
  • the first bonding pad 2155 may be electrically connected to the first electrode 2150 through a region provided with the fourth opening h4.
  • the lower surface of the first bonding pad 2155 may contact the upper surface of the first electrode 2150 through the fourth opening h4.
  • the second bonding pad 2165 may be electrically connected to the second electrode 2160 through a region provided with the fifth opening h5.
  • the lower surface of the second bonding pad 2165 may contact the upper surface of the second electrode 2160 through the fifth opening h5.
  • the lower surface of the second bonding pad 2165 may contact the upper surface of the connection electrode 2160b of the second electrode 2160 through the fifth opening h5.
  • the third insulating layer 2143 may include a plurality of fourth openings h4 provided under the first bonding pads 2155. It may include. In this case, as an example, the plurality of fourth openings h4 may be provided in a plurality of rows under the first bonding pad 2155.
  • the third insulating layer 2143 may include a plurality of fifth openings h5 provided under the second bonding pad 2165. It may include.
  • the plurality of fifth openings h5 may be arranged in a plurality of rows under the second bonding pad 2165.
  • the lower surface of the first bonding pad 2155 and the first electrode through the fourth opening h4 are provided. Top surfaces of 2150 may be in contact.
  • an upper surface region of the first electrode 2150, which is in contact with the lower surface of the first bonding pad 2155 through the fourth opening h4, is formed in a space surrounded by the P11, P12, and P13 light emitting structures. Can be provided.
  • an area of an upper surface area of the first electrode 2150 contacting the lower surface of the first bonding pad 2155 through the fourth opening h4 may be formed in the first active layer 2115a. It can be provided smaller compared to the top surface area.
  • the lower surface of the second bonding pad 2165 and the second bonding pad 2165 are formed through the fifth opening h5.
  • the upper surface of the second electrode 2160 may be in contact.
  • an upper surface region of the second electrode 2160, which is in contact with the lower surface of the second bonding pad 2165 through the fifth opening h5, may be formed in a space surrounded by the light emitting structures P21, P22, and P23. Can be provided.
  • an area of an upper surface area of the second electrode 2160 that is in contact with the lower surface of the second bonding pad 2165 through the fifth opening h5 may be formed in the second active layer 2115b. It can be provided smaller compared to the top surface area.
  • FIG. 23 is a diagram illustrating a contact area between a bonding pad and an electrode in a semiconductor device according to an embodiment of the present invention.
  • the descriptions that are the same as those described with reference to FIGS. 18 to 22 may be omitted.
  • each light emitting structure may be provided with a diameter of “d”, and a distance between the light emitting structure and the light emitting structure is set to a length of “l”. It may be provided, and the fourth opening h4 may be provided with a diameter of “D”.
  • the diameter of the light emitting structure may be provided by, for example, several tens of micrometers.
  • the distance between the neighboring light emitting structure may be designed to be provided larger than 50 micrometers.
  • the distance between the neighboring light emitting structures is greater than that of 50 micrometers, and the fourth opening h4 through which the first bonding pad 2155 and the first electrode 2150 can contact each other is P11, P12, P13 may be provided in a space surrounded by the light emitting structure.
  • a larger distance between the light emitting structures may exhibit better characteristics.
  • light emission characteristics may decrease due to a heat generation problem in the light emitting structure. Therefore, by arranging the intervals between the light emitting structures to be larger, it is possible to reduce the deterioration of the light emitting characteristics due to the heat generated in the light emitting structures.
  • the fourth opening h4 may be provided between the light emitting structures.
  • current injection may be smoothly performed by electrical contact between the first bonding pad 2155 and the first electrode 2150 through the fourth opening h4.
  • the design matters described with reference to FIG. 23 based on the first bonding pad 2155 and the fourth opening h4 may be equally applied to the second bonding pad 2165 and the fifth opening h5. .
  • the embodiment by designing a relatively large distance between the light emitting structures, sufficient space for the fifth opening h5 can be formed between the light emitting structures.
  • current injection may be smoothly performed by electrical contact between the second bonding pad 2165 and the second electrode 2160 through the fifth opening h5.
  • the first region R1 close to the electrode pad and the second region R2 relatively far from the electrode pad are shown. Differences may occur in the intensity of light emission at). This is interpreted to be because the diffusion of the current provided through the second electrode is not smooth in the light emitting structure located in a region far from the electrode pad disposed at one end of the outer portion of the semiconductor element when viewed from the upper direction of the semiconductor element.
  • the semiconductor device 2200 since the power may be supplied in a flip chip manner through the first bonding pad 2155 and the second bonding pad 2165 as described above, the semiconductor device ( The current is smoothly diffused and supplied to the light emitting structure disposed in the entire region of the 2200. Accordingly, according to the semiconductor device 2200 according to the embodiment, light may be efficiently and uniformly emitted from the plurality of light emitting structures disposed in the entire region.
  • the semiconductor device 2200 may further include a substrate 2105, as shown in FIGS. 18 to 22.
  • a plurality of light emitting structures P11, P12, P13, P21, P22, P23,... May be disposed on the substrate 2105.
  • the substrate 2105 may be a growth substrate on which the plurality of light emitting structures P11, P12, P13, P21, P22, P23,...
  • the substrate 2105 may be an intrinsic semiconductor substrate.
  • the plurality of light emitting structures P11, P12, P13, P21, P22, P23,... May be formed through the first bonding pad 2155 and the second bonding pad 2165.
  • Power may be provided.
  • the first electrode 2150 may be disposed on an upper surface of the first conductivity type reflective layer of the light emitting structures P11, P12, P13, P21, P22, P23,.
  • the second electrode 2160 may be disposed on an upper surface of the second conductive reflective layer of the plurality of light emitting structures P11, P12, P13, P21, P22, P23,.
  • the substrate 2105 when power is to be applied through the lower surface of the substrate 2105, the substrate 2105 must be provided as a conductive substrate.
  • the substrate 2105 may be a conductive substrate or an insulating substrate.
  • the substrate 2105 may be provided as an intrinsic semiconductor substrate.
  • the substrate 2105 has the light emitting structures P11, P12, P13, P21, P22, P23,... Grown on the growth substrate, and then the growth substrate is removed and the plurality of light emitting structures P11, P12. , P13, P21, P22, P23, .
  • the semiconductor device 2200 may be implemented to emit light in a downward direction of the semiconductor device 2200, as illustrated in FIGS. 18 to 22.
  • the reflectance of the lower reflective layer of the semiconductor device 2200 may be provided smaller than the reflectance of the upper reflective layer.
  • light may be emitted in the direction in which the lower reflective layer is disposed from the active layers forming the plurality of light emitting structures P11, P12, P13, P21, P22, P23,... have.
  • Light may be emitted in a direction in which the substrate 2105 is disposed from an active layer forming the plurality of light emitting structures P11, P12, P13, P21, P22, P23,.
  • the second electrode 2160 is disposed on an upper surface of the second conductivity type reflective layer of the light emitting structures P11, P12, P13, P21, P22, P23,.
  • the second bonding pads 2165 are disposed in contact with the second bonding pads 2165.
  • the first electrode 2150 is disposed on an upper surface of the first conductive reflection layer of the plurality of light emitting structures P11, P12, P13, P21, P22, P23,..., And the first electrode 2150.
  • the first bonding pads 2155 are in contact with each other.
  • the thermal conductivity of the substrate is low, it is difficult to release heat generated from the light emitting structure to the outside.
  • the thermal conductivity of GaAs substrates is known to be as low as 52 W / (m * K).
  • the light emitting structures P11, P12, P13, P21, P22, and the like may be connected to an external heat dissipation substrate through the first bonding pad 2155 and the second bonding pad 2165.
  • the heat generated by P23, ...) can be effectively released to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 2200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 2200 As described above, light may be emitted in a downward direction of the semiconductor device 2200.
  • the second insulating layer 2142 may be provided as a DBR layer.
  • the third insulating layer 2143 may be provided as a DBR layer.
  • at least one of the second insulating layer 2142 and the third insulating layer 2143 may be provided as a DBR layer. Accordingly, in the second insulating layer 2142 and the third insulating layer 2143 having light generated from the light emitting structures P11, P12, P13, P21, P22, P23,... It can be reflected and effectively extracted in the downward direction.
  • At least one of the second insulating layer 2142 and the third insulating layer 2143 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • at least one of the second insulating layer 2142 and the third insulating layer 2143 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • at least one of the second insulating layer 2142 and the third insulating layer 2143 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • At least one of the second insulating layer 2142 and the third insulating layer 2143 may include a spin on glass (SOG) layer.
  • SOG spin on glass
  • at least one of the second insulating layer 2142 and the third insulating layer 2143 may include a plurality of insulating layers including an SOG layer. have.
  • the problem caused by the step in the area around the light emitting structure of the semiconductor device 2200 may be solved.
  • a step may occur between the region in which the upper reflective layer is provided and the region in which the upper reflective layer is not provided around the light emitting structure of the semiconductor device 2200.
  • the thickness of the second insulating layer 2142 or the third insulating layer 2143 may not be uniformly formed in the stepped region, and the pits may be partially formed. pit) can be formed.
  • the insulating property is deteriorated and an electrical short between the first electrode 2150 and the second electrode 2160 ( short) or an electrical short between the first bonding pad 2155 and the second bonding pad 2165 may occur.
  • the second insulating layer 2142 or the third insulating layer 2143 or the third insulating layer 2143 by including a SOG layer, so that the second insulating layer 2142 or the second It is possible to prevent the formation of pit in the third insulating layer 2143. Accordingly, according to the embodiment, the electrical short between the first electrode 2150 and the second electrode 2160 and the electrical short between the first bonding pad 2155 and the second bonding pad 2165 are shortened. Can be prevented from occurring.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 2105 may not be a conductive substrate, a separate dopant may not be added to the substrate 2105. Accordingly, the dopant does not need to be added to the substrate 2105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 2105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P11, P12, P13, P21, P22, P23, ...) in the downward direction, the power conversion efficiency (PCE) is improved It becomes possible.
  • PCE power conversion efficiency
  • the semiconductor device 2200 may further include an antireflection layer provided on the lower surface of the substrate 2105.
  • the antireflective layer may improve light loss due to reflection by preventing and transmitting the light emitted from the semiconductor device 2200 from being reflected from the surface of the substrate 2105.
  • FIGS. 24A to 24C are views illustrating an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 24A is a plan view illustrating a step in which a light emitting structure is formed according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 24B is a cross-sectional view taken along line AA of a semiconductor device according to the embodiment shown in FIG. 24A.
  • a plurality of light emitting structures P11, P12, P21, P22,... May be formed on the substrate 2105.
  • the substrate 2105 may be any one selected from an intrinsic semiconductor substrate, a conductive substrate, and an insulating substrate.
  • a first conductivity type reflective layer, an active layer, and a second conductivity type reflective layer may be sequentially formed on the substrate 2105.
  • the plurality of light emitting structures P11, P12, P13, P21, P22, P23,... May be formed through mesa etching on the second conductive reflection layer and the active layer.
  • a first conductivity type reflective layer 2113 may be provided around the plurality of light emitting structures P11, P12, P21, P22,... The first conductivity type reflective layer 2113 may be disposed in an area between the plurality of light emitting structures P11, P12, P21, P22,...
  • the first conductivity type reflective layers 2110a, 2110b, ... forming the plurality of light emitting structures P11, P21, ... are a group 3-5 or 2-6 group doped with a dopant of a first conductivity type. It may be provided in at least one of the semiconductors.
  • the active layers 2115a, 2115b,... Constituting the plurality of light emitting structures P11, P21,... May be provided as at least one of a compound semiconductor of Group 3-5 or Group 2-6.
  • the aperture layers 2117a, 2117b,... Which constitute the plurality of light emitting structures P11, P21,..., May be disposed on the active layers 2115a, 2115b,.
  • the aperture layers 2117a, 2117b,... May include a circular opening at a central portion thereof.
  • the aperture layers 2117a, 2117b,... May include a function of limiting current movement so that current is concentrated in the center of the active layers 2115a, 2115b,.
  • the second conductive reflecting layers 2120a, 2120b,... Constituting the plurality of light emitting structures P11, P21,..., A group 3-5 or 2-6 group doped with a second conductive dopant It may be provided in at least one of the semiconductors.
  • the second conductivity type reflective layers 2120a, 2120b,... May have a higher reflectance than the first conductivity type reflective layers 2110a, 2110b,.
  • the second conductivity type reflective layers 2120a, 2120b,... And the first conductivity type reflective layers 2110a, 2110b,..., May form a resonance cavity in a vertical direction by 90% or more of reflectance.
  • the generated light may be emitted to the outside through the first conductivity type reflective layers 2110a, 2110b,..., Lower than the reflectivity of the second conductivity type reflective layers 2120a, 2120b,...
  • the first electrode 2150 may be formed.
  • 25A to 25C are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 25A is a plan view illustrating a shape of a first electrode provided according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 25B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 25A.
  • 25B is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment illustrated in 25a.
  • the first electrode 2150 may be formed around the plurality of light emitting structures P11, P12, P21, P22,.
  • the first electrode 2150 is formed on the first conductivity type reflective layer 2113 and may include a plurality of first openings h1 exposing the first plurality of light emitting structures P11, P12,... have.
  • the first electrode 2150 may be formed in a region between the first plurality of light emitting structures P11, P12,...
  • the first electrode 2150 is formed on the first conductivity type reflective layer 2113 and includes a plurality of second openings h2 exposing the second plurality of light emitting structures P21, P22,... can do.
  • the first electrode 2150 may be formed in an area between the second plurality of light emitting structures P21, P22,...
  • the first insulating layer 2141 may be further formed on side surfaces of the light emitting structures P11, P12, P21, P22,.
  • the first insulating layer 2141 may be formed on upper and side surfaces of the plurality of light emitting structures P11, P12, P21, P22,.
  • the first insulating layer 2141 may electrically insulate the first electrode 2150 from the active layer and the upper reflective layer of the light emitting structures P11, P12, P21, P22,.
  • the first electrode 2150 is spaced apart from side surfaces of the plurality of light emitting structures P11, P12, P21, P22,..., The first electrode 2150 and the plurality of light emitting diodes.
  • the first insulating layer 2141 may not be formed and may be omitted.
  • an area An of the first electrode 2150 may be larger than an area Am of the light emitting structures P11, P12, P21, P22,...
  • the area Am of the plurality of light emitting structures P11, P12, P21, P22,... May represent the areas of the active layers 115a, 115b,..., Remaining unetched by mesa etching.
  • An area Am ratio of the plurality of light emitting structures P11, P12, P21, P22, ... to the area An of the first electrode 2150 (Am / An) is, for example, larger than 25%. Can be provided.
  • the number and diameter of the plurality of light emitting structures P11, P12, P21, P22,... May be variously modified according to an application example.
  • the area Am ratio (Am / An) of the light emitting structures P11, P12, P21, P22, ... to the area An of the first electrode 2150 may be, for example, 25. May be provided from% to 70%. According to another embodiment, the area Am ratio Am / Ae of the plurality of light emitting structures P11, P12, P21, P22, ... to the area An of the first electrode 2150 is an example. May be provided from 30% to 60%.
  • the number and diameter of the light emitting structures P11, P12, P21, P22,..., Disposed on the semiconductor device 2200 may be variously changed.
  • [Table 2] shows data for a semiconductor device provided with 621 light emitting structures as an example.
  • "Ap” represents the area of the second electrode 2160
  • "At” represents the total area of the semiconductor device 2200.
  • a second insulating layer 2142 may be formed on the first electrode 2150.
  • 26A to 26C are diagrams illustrating an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 26A is a plan view illustrating a shape of a second insulating layer formed according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 26B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 26A.
  • 26A is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment illustrated in FIG. 26A.
  • the second insulation exposing upper surfaces of the light emitting structures P11, P12, P21, P22,... On the first electrode 2150.
  • Layer 2142 may be formed.
  • the second insulating layer 2142 may be formed on side surfaces of the plurality of light emitting structures P11, P12, P21, P22,.
  • the second insulating layer 2142 may be formed on the first conductivity type reflective layer 2113.
  • the second insulating layer 2142 may be formed in an area between the plurality of light emitting structures P11, P12, P21, P22,...
  • the second insulating layer 2142 may be provided as an insulating material.
  • the second insulating layer 2142 may be formed of a DBR layer.
  • the second insulating layer 2142 is provided as a DBR layer, light generated from the plurality of light emitting structures P11, P12, P21, P22,... May be efficiently reflected and extracted in a downward direction. Will be.
  • the second insulating layer 2142 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the second insulating layer 2142 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the second insulating layer 2142 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the second insulating layer 2142 may include a spin on glass (SOG) layer.
  • SOG spin on glass
  • a second electrode 2160 may be formed on the second insulating layer 2142.
  • FIG. 27A to 27C illustrate an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGA is a plan view illustrating a shape of a second electrode formed by a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 27B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 27A.
  • the second electrode 2160 including the upper electrode 2160a and the connecting electrode 2160b may be formed on the second insulating layer 2142.
  • the upper electrode 2160a may be formed on an upper surface of the plurality of light emitting structures P11, P12, P21, P22,..., Exposed by the second insulating layer 2142.
  • the connection electrode 2160b may connect the upper electrode 2160a.
  • the upper electrode 2160a may be formed on an upper surface of the second conductivity type reflective layer forming the plurality of light emitting structures P11, P12, P21, P22,.
  • the connection electrode 2160b may electrically and physically connect the upper electrodes 2160a disposed on the plurality of light emitting structures P11, P12, P21, P22,.
  • the connection electrode 2160b may be formed in an area between the plurality of light emitting structures P11, P12, P21, P22,...
  • the second electrode 2160 may be electrically connected to the second reflective layer 2120a of the first light emitting structure P11.
  • the second electrode 2160 may include an upper electrode 2160a and a connection electrode 2160b.
  • the upper electrode 2160a may be in contact with an upper surface of the upper reflective layer of the first light emitting structure P11.
  • the connection electrode 2160b may be disposed on the side and periphery of the first light emitting structure P11 to be electrically connected to the upper electrode 2160a.
  • the second electrode 2160 may provide a third opening h3 exposing the first electrode 2150 disposed around the first active layer 2115a of the first light emitting structure P11. An upper surface of the first electrode 2150 may be exposed through the third opening h3.
  • the second electrode 2160 may be disposed on the side surface of the first light emitting structure P11.
  • the second electrode 2160 may be disposed on an upper surface of the first light emitting structure P11.
  • the upper electrode 2160a of the second electrode 2160 may be disposed on the second reflective layer 2120a of the first light emitting structure P11.
  • the upper electrode 2160a of the second electrode 2160 may be in direct contact with the upper surface of the second reflective layer 2120a.
  • the second electrode 2160 may be electrically connected to the fourth reflective layer 2120b of the second light emitting structure P21.
  • the second electrode 2160 may include an upper electrode 2160a and a connection electrode 2160b.
  • the upper electrode 2160a may be in contact with an upper surface of the upper reflective layer of the second light emitting structure P21.
  • the connection electrode 2160b may be disposed on the side and periphery of the second light emitting structure P21 to be electrically connected to the upper electrode 2160a.
  • the second electrode 2160 may be disposed on the side surface of the second light emitting structure P21.
  • the second electrode 2160 may be disposed on an upper surface of the second light emitting structure P21.
  • the upper electrode 2160a of the second electrode 2160 may be disposed on the fourth reflective layer 2120b of the second light emitting structure P21.
  • the upper electrode 2160a of the second electrode 2160 may be in direct contact with the upper surface of the fourth reflective layer 2120b.
  • a third insulating layer 2143 may be formed on the second electrode 2160.
  • 28A to 28C are diagrams illustrating an example in which a third insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 28A is a plan view illustrating a shape of a third insulating layer formed by a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 28B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 28A.
  • 28A is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment illustrated in FIG. 28A.
  • a third insulating layer exposing the first electrode 2150 disposed between the first plurality of light emitting structures P11, P12,... 2143 may be formed.
  • the third insulating layer 2143 may include a plurality of fourth openings h4 exposing the first electrode 2150.
  • the fourth opening h4 may be provided in an area where the third opening h3 is formed.
  • a third insulating layer exposing the second electrode 2160 disposed between the second plurality of light emitting structures P21, P22,... Layer 2143 may be formed.
  • the third insulating layer 2143 may include a plurality of fifth openings h5 exposing the second electrode 2160.
  • the third insulating layer 2143 may provide a fifth opening h5 exposing an upper surface of the connection electrode 2160b of the second electrode 2160.
  • the third insulating layer 2143 may be provided as an insulating material.
  • the third insulating layer 2143 may be formed of a DBR layer.
  • the third insulating layer 2143 is provided as a DBR layer, light generated from the plurality of light emitting structures P11, P12, P21, P22,... May be efficiently reflected and extracted in a downward direction. Will be.
  • the third insulating layer 2143 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the third insulating layer 2143 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the third insulating layer 2143 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the third insulating layer 2143 may include a spin on glass (SOG) layer.
  • SOG spin on glass
  • a first bonding pad 2155 and a second bonding pad 2165 may be formed on the third insulating layer 2143.
  • 29A to 29C are diagrams illustrating an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 29A is a plan view illustrating shapes of a first bonding pad and a second bonding pad formed according to a method of fabricating a semiconductor device
  • FIG. 29B is a cross-sectional view taken along line AA of the semiconductor device of FIG. 29A
  • 29C is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 29A.
  • the first bonding pad 2155 and the second bonding pad 2165 may be spaced apart from the third insulating layer 2143.
  • the first bonding pad 2155 may be disposed on the plurality of fourth openings h4 and electrically connected to the first electrode 2150.
  • the lower surface of the first bonding pad 2155 may be disposed in direct contact with the upper surface of the first electrode 2150 through the fourth opening h4.
  • the second bonding pad 2165 may be disposed on the plurality of fifth openings h5 to be electrically connected to the second electrode 2160.
  • a bottom surface of the second bonding pad 2165 may be disposed in direct contact with the top surface of the second electrode 2160 through the fifth opening h5.
  • the first bonding pad 2155 and the second bonding pad 2165 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr. It may be formed of a material selected from the group comprising Cu, and a material composed of two or more alloys thereof.
  • the semiconductor device according to the exemplary embodiment described above may be attached to a submount and supplied as a semiconductor device package.
  • 30 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention. In the description of the semiconductor device package according to the embodiment with reference to FIG. 30, the description of the semiconductor device described above may be omitted.
  • the semiconductor device package 3400 may include a submount 3300 and a semiconductor device 3200 disposed on the submount 3300, as shown in FIG. 30.
  • the semiconductor device 3200 may include a first bonding pad 3155 and a second bonding pad 3165.
  • the first bonding pad 3155 and the second bonding pad 3165 may be disposed on the first surface S1 of the semiconductor device 3200.
  • the semiconductor device 3200 may include a second surface S2 disposed in a direction opposite to the first surface S1.
  • the semiconductor device 3200 may be disposed on the submount 3300 through the first bonding pad 3155 and the second bonding pad 3165.
  • the first bonding pad 3155 and the second bonding pad 3165 may be electrically connected to the submount 3300.
  • the submount 3300 may include a circuit board for supplying power to the semiconductor device 3200.
  • the semiconductor device 3200 may emit light generated through the second surface S2.
  • the semiconductor device 3200 provides a beam to the outside through the second surface S2, which is the opposite surface of the first surface S1 on which the first bonding pad 3155 and the second bonding pad 3165 are formed. can do.
  • the semiconductor device package 3400 power may be supplied to the semiconductor device 3200 through the submount 3300.
  • the semiconductor device package 3400 may effectively dissipate heat generated from the semiconductor device 3200 through the submount 3300.
  • the submount 3300 may include a circuit electrically connected to the semiconductor device 3200.
  • the submount 3300 may be formed based on a material such as silicon (Si) or aluminum nitride (AlN).
  • the semiconductor device and the semiconductor device package described above may be applied to object detection, 3D motion recognition, and IR illumination.
  • the semiconductor device and the semiconductor device package described above may be applied to the fields of light detection and ranging (LIDAR), blind spot detection (BSD), and advanced driver assistance system (ADAS) for autonomous driving.
  • the semiconductor device and the semiconductor device package described above may be applied to the field of human machine interface (HMI).
  • LIDAR light detection and ranging
  • BSD blind spot detection
  • ADAS advanced driver assistance system
  • HMI human machine interface
  • the semiconductor device and the semiconductor device package according to the embodiment may be applied to a proximity sensor, an auto focus device, and the like as an example of an object detection device.
  • the object detecting apparatus according to the embodiment may include a light emitting unit for emitting light and a light receiving unit for receiving light.
  • the semiconductor device package described with reference to FIG. 15 may be applied.
  • a photodiode may be applied.
  • the light receiving unit may receive light reflected from an object from the light emitted from the light emitting unit.
  • the auto focus device may be variously applied to a mobile terminal, a camera, a vehicle sensor, and an optical communication device.
  • the auto focus apparatus may be applied to various fields for multi-position detection for detecting the position of a subject.
  • FIG. 31 is a perspective view of a mobile terminal to which an autofocusing apparatus including a semiconductor device package according to an embodiment of the present invention is applied.
  • the mobile terminal 4500 of the embodiment may include a camera module 4520, a flash module 4530, and an auto focusing device 4510 provided on the rear surface.
  • the auto focus device 4510 may include a semiconductor device package according to the embodiment described with reference to FIG. 30 as a light emitting unit.
  • the flash module 4530 may include a light emitting device that emits light therein.
  • the flash module 4530 may be operated by camera operation of a mobile terminal or control of a user.
  • the camera module 4520 may include an image capturing function and an auto focus function.
  • the camera module 4520 may include an auto focus function using an image.
  • the auto focus device 4510 may include an auto focus function using a laser.
  • the auto focus device 4510 may be mainly used in a condition in which the auto focus function using the image of the camera module 4520 is deteriorated, for example, a proximity or a dark environment of 10 m or less.
  • the auto focus device 4510 may include a light emitting unit including a vertical cavity surface emitting laser (VCSEL) semiconductor device, and a light receiving unit converting light energy such as a photodiode into electrical energy.
  • VCSEL vertical cavity surface emitting laser
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of providing excellent heat dissipation characteristics.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage that the light extraction efficiency can be improved and high light can be provided.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of improving power conversion efficiency.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of reducing manufacturing cost and improving reliability.

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Abstract

실시 예에 따른 레이저 다이오드는, 기판, 기판 위에 배치되며 제1 반사층과 제2 반사층을 포함하는 복수의 발광구조물, 발광구조물의 제1 반사층과 전기적으로 연결되는 제1 전극, 발광구조물의 제2 반사층과 전기적으로 연결되는 제2 전극, 제1 전극 상에 배치되는 제1 절연층, 제1 전극과 전기적으로 연결되고 기판 위에 배치된 제1 본딩패드, 제2 전극과 전기적으로 연결되고 기판 위에 배치된 제2 본딩패드를 포함할 수 있다.

Description

레이저 다이오드
실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.
실시 예는 방열 특성이 우수한 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예는 광 추출 효율을 높여 고출력의 빛을 제공할 수 있는 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예는 전력 변환 효율을 높일 수 있는 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예에 따른 레이저 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반사층; 상기 제1 도전형 반사층 상에 배치된 활성층 및 제2 도전형 반사층을 포함하는 발광구조물이 복수로 제공된 복수의 발광구조물; 상기 제1 도전형 반사층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반사층과 전기적으로 연결되는 제2 전극; 상기 제1 전극 상에 배치되는 제1 절연층; 상기 복수의 발광구조물 상에 배치되며, 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드; 및 상기 복수의 발광구조물 상에 상기 제1 본딩패드와 이격되어 배치되며, 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드; 를 포함하며, 상기 기판은 제1 방향의 길이, 및 상기 제1 방향과 수직한 제2 방향의 폭을 가지며, 상기 제1 본딩패드는 상기 제1 방향의 제1 측면과 제2 측면을 가지며, 상기 제1 본딩패드의 제1 측면은 상기 제2 측면보다 상기 기판의 상기 제1 방향의 제1 측면에 더 가까우며, 상기 제2 본딩패드는 상기 제1 방향의 제3 측면과 제4 측면을 가지며, 상기 제2 본딩패드의 제3 측면은 상기 제4 측면보다 상기 제1 본딩패드의 제2 측면에 더 가까우며, 상기 제1 절연층은 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 제1 본딩패드와 중첩되는 복수의 제1 개구부들, 및 상기 제2 본딩패드와 중첩되는 복수의 제2 개구부들을 포함하며, 상기 제1 절연층의 제1 개구부들은 상기 제1 방향으로 이격되어 배치되며, 상기 제1 본딩패드의 제2 측면에 가까이 배치된 제1 그룹, 및 상기 제1 그룹과 상기 제2 방향으로 이격된 제2 그룹을 포함하며, 상기 제1 절연층의 제2 개구부들은 상기 제1 방향으로 이격되어 배치되며, 상기 제2 본딩패드의 제3 측면에 가까이 배치된 제3 그룹, 및 상기 제3 그룹과 상기 제2 방향으로 이격된 제4 그룹을 포함하며, 상기 제1 개구부들의 제1 그룹 및 상기 제2 개구부들의 제3 그룹은 상기 기판의 상기 제1 방향과 평행한 중심축을 기준으로 상기 기판의 상기 제2 방향 폭의 15% 이내에 배치되며, 상기 제1 절연층의 상기 제1 개구부들 또는 상기 제2 개구부들 간의 최소 거리는 상기 발광구조물 간의 최소거리보다 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 전극은, 상기 제1 본딩패드 아래와 상기 제2 본딩패드 아래에 배치되며, 상기 복수의 발광구조물의 상기 활성층과 상기 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공할 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제1 본딩패드 아래와 상기 제2 본딩패드 아래에 배치되며, 상기 제1 본딩패드 아래에서 상기 복수의 발광구조물의 상기 활성층 주변에 배치된 상기 제1 전극을 노출시키는 복수의 개구부를 제공할 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 복수의 발광구조물의 상기 제2 도전형 반사층의 상부 면에 접촉될 수 있다.
실시 예에 따른 레이저 다이오드는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제2 절연층을 더 포함할 수 있다.
실시 예에 의하면, 상기 제2 절연층은 상기 제1 본딩패드 아래에 배치된 복수의 제1 개구부와 복수의 제2 개구부를 제공하고, 상기 제1 본딩패드와 상기 제1 전극이 상기 제2 절연층에 제공된 복수의 제1 개구부를 통하여 전기적으로 연결되고, 상기 복수의 발광구조물의 상기 제2 도전형 반사층과 상기 제2 전극이 상기 제2 절연층에 제공된 복수의 제2 개구부를 통하여 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 절연층은 상기 제2 본딩패드 아래에 배치된 복수의 개구부를 제공하고, 상기 복수의 발광구조물의 상기 제2 도전형 반사층과 상기 제2 전극이 상기 제2 절연층에 제공된 복수의 개구부를 통하여 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 복수의 발광구조물의 상기 제2 도전형 반사층의 상부 면에 접촉되어 배치된 상부전극과, 상기 복수의 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함할 수 있다.
실시 예에 의하면, 상기 기판은 진성 반도체 기판으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반사층의 반사율이 상기 제2 도전형 반사층의 반사율에 비해 더 작게 제공될 수 있다.
실시 예에 따른 반도체 소자는, 제1 영역에 배치되며, 제1 도전형의 제1 반사층, 상기 제1 반사층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반사층을 포함하는 제1 발광구조물; 제2 영역에 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 반사층, 상기 제3 반사층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반사층을 포함하는 제2 발광구조물; 상기 제1 영역과 상기 제2 영역에 배치되어 상기 제1 반사층 및 상기 제3 반사층과 전기적으로 연결되며, 상기 제1 반사층 위에 배치되어 상기 제1 활성층과 상기 제2 반사층을 노출시키는 제1 개구부를 제공하고, 상기 제3 반사층 위에 배치되어 상기 제2 활성층과 상기 제4 반사층을 노출시키는 제2 개구부를 제공하는 제1 전극; 상기 제1 영역에 배치되어 상기 제2 반사층과 전기적으로 연결되며, 상기 제2 영역에 배치되어 상기 제4 반사층과 전기적으로 연결되고, 상기 제1 영역에서 상기 제1 활성층 주변에 배치된 상기 제1 전극을 노출시키는 제3 개구부를 제공하는 제2 전극; 상기 제1 영역과 상기 제2 영역에서 상기 제2 전극 위에 배치되며, 상기 제1 영역에서 상기 제3 개구부가 제공된 영역에 배치된 상기 제1 전극을 노출시키는 제4 개구부를 제공하고, 상기 제2 영역에서 상기 제2 활성층 주변에 배치된 상기 제2 전극을 노출시키는 제5 개구부를 제공하는 제1 절연층; 상기 제1 영역에서 상기 제1 발광구조물 위에 배치되며, 상기 제4 개구부가 제공된 영역을 통하여 상기 제1 활성층 주변에 배치된 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 영역에서 상기 제2 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제5 개구부가 제공된 영역을 통하여 상기 제2 활성층 주변에 배치된 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 제4 개구부의 면적이 상기 제1 활성층의 면적에 비해 더 크거나 같고, 상기 제5 개구부의 면적이 상기 제2 활성층의 면적에 비해 더 크거나 같게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 아래에 상기 제1 발광구조물을 포함하는 제1 복수의 발광구조물이 배치되고, 상기 제2 본딩패드 아래에 상기 제2 발광구조물을 포함하는 제2 복수의 발광구조물이 배치되며, 상기 제1 복수의 발광구조물과 상기 제2 복수의 발광구조물 각각은 제1 도전형 반사층, 상기 제1 도전형 반사층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반사층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 제1 복수의 발광구조물의 제2 도전형 반사층의 상부 면에 접촉되고 상기 제2 복수의 발광구조물의 제2 도전형 반사층의 상부 면에 접촉될 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 제1 영역에서 상기 제1 복수의 발광구조물과 상기 제1 본딩패드 사이에 배치되고, 상기 제2 전극은 상기 제2 영역에서 상기 제2 복수의 발광구조물과 상기 제2 본딩패드 사이에 배치되고, 상기 제2 전극은 상기 제1 본딩패드 아래에서, 상기 제1 전극의 상부 면을 노출시키는 복수의 개구부를 제공하고 상기 제1 복수의 발광구조물의 제2 도전형 반사층과 전기적으로 연결되고, 상기 제2 전극은 상기 제2 본딩패드 아래에서, 상기 제2 복수의 발광구조물의 제2 도전형 반사층과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 본딩패드 아래에서 상기 제1 복수의 발광구조물의 제2 도전형 반사층과 상기 제2 전극이 전기적으로 연결된 복수의 개구부를 제공하고 상기 제1 복수의 발광구조물의 제1 도전형 반사층과 상기 제1 본딩패드가 전기적으로 연결된 복수의 개구부를 제공하고, 상기 제2 절연층은 상기 제2 본딩패드 아래에서 상기 제2 복수의 발광구조물의 제2 도전형 반사층과 상기 제2 전극이 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
실시 예에 의하면, 상기 제1 전극은 상기 제1 영역에서 상기 제1 복수의 발광구조물과 상기 제1 본딩패드 사이에 배치되고, 상기 제1 전극은 상기 제2 영역에서 상기 제2 복수의 발광구조물과 상기 제2 본딩패드 사이에 배치되고, 상기 제1 전극은 상기 제1 본딩패드 아래에서 상기 제1 복수의 발광구조물의 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공하고 상기 제1 복수의 발광구조물의 제1 도전형 반사층과 전기적으로 연결되고, 상기 제1 전극은 상기 제2 본딩패드 아래에서 상기 제2 복수의 발광구조물의 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공하고 상기 제2 복수의 발광구조물의 제1 도전형 반사층과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제2 반사층의 상부 면과 상기 제4 반사층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함할 수 있다.
실시 예에 의하면, 상기 제1 반사층과 상기 제3 반사층을 물리적으로 연결하는 제1 도전형 반사층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 반사층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는 상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층의 반사율이 상기 제2 반사층의 반사율에 비해 더 작고, 상기 제3 반사층의 반사율이 상기 제4 반사층의 반사율에 비해 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제2 영역에서 상기 제2 본딩패드와 상기 제2 전극이 전기적으로 연결된 복수의 제5 개구부를 제공하고, 상기 복수의 제5 개구부는 상기 제2 본딩패드 아래에서, 상기 제1 본딩패드로부터 먼 영역에 비해 상기 제1 본딩패드에 가깝게 배치된 영역에 더 많이 제공될 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제1 영역에서 상기 제1 본딩패드와 상기 제1 전극이 전기적으로 연결된 복수의 제4 개구부를 제공하고, 상기 복수의 제4 개구부는 상기 제1 본딩패드 아래에서, 상기 제2 본딩패드로부터 먼 영역에 비해 상기 제2 본딩패드에 가깝게 배치된 영역에 더 많이 제공될 수 있다.
실시 예에 의하면, 상기 제4 개구부를 통하여 상기 제1 본딩패드의 하부 면과 접촉된 상기 제1 전극의 상부 면 영역은 상기 제1 복수의 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드의 하부 면과 접촉된 상기 제1 전극의 상부 면 영역의 면적은 상기 제1 활성층의 상부 면 면적에 비해 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제5 개구부를 통하여 상기 제2 본딩패드의 하부 면과 접촉된 상기 제2 전극의 상부 면 영역은 상기 제2 복수의 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제2 본딩패드의 하부 면과 접촉된 상기 제2 전극의 상부 면 영역의 면적은 상기 제2 활성층의 상부 면 면적에 비해 더 크게 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 영역에 배치되며, 제1 도전형의 제1 반사층, 상기 제1 반사층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반사층을 포함하는 제1 발광구조물; 제2 영역에 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 반사층, 상기 제3 반사층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반사층을 포함하는 제2 발광구조물; 상기 제1 영역과 상기 제2 영역에 배치되어 상기 제1 반사층 및 상기 제3 반사층과 전기적으로 연결되며, 상기 제1 반사층 위에 배치되어 상기 제1 활성층과 상기 제2 반사층을 노출시키는 제1 개구부를 제공하고, 상기 제3 반사층 위에 배치되어 상기 제2 활성층과 상기 제4 반사층을 노출시키는 제2 개구부를 제공하는 제1 전극; 상기 제1 영역에 배치되어 상기 제2 반사층과 전기적으로 연결되며, 상기 제2 영역에 배치되어 상기 제4 반사층과 전기적으로 연결되고, 상기 제1 영역에서 상기 제1 활성층 주변에 배치된 상기 제1 전극을 노출시키는 제3 개구부를 제공하는 제2 전극; 상기 제1 영역과 상기 제2 영역에서 상기 제2 전극 위에 배치되며, 상기 제1 영역에서 상기 제3 개구부가 제공된 영역에 배치된 상기 제1 전극을 노출시키는 제4 개구부를 제공하고, 상기 제2 영역에서 상기 제2 활성층 주변에 배치된 상기 제2 전극을 노출시키는 제5 개구부를 제공하는 제1 절연층; 상기 제1 영역에서 상기 제1 발광구조물 위에 배치되며, 상기 제4 개구부가 제공된 영역을 통하여 상기 제1 활성층 주변에 배치된 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 영역에서 상기 제2 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제5 개구부가 제공된 영역을 통하여 상기 제2 활성층 주변에 배치된 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 영역에 배치되며, 제1 도전형의 제1 반사층, 상기 제1 반사층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반사층을 포함하는 제1 발광구조물; 제2 영역에 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 반사층, 상기 제3 반사층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반사층을 포함하는 제2 발광구조물; 상기 제1 영역과 상기 제2 영역에 배치되어 상기 제1 반사층 및 상기 제3 반사층과 전기적으로 연결되며, 상기 제1 반사층 위에 배치되어 상기 제1 활성층과 상기 제2 반사층을 노출시키는 제1 개구부를 제공하고, 상기 제3 반사층 위에 배치되어 상기 제2 활성층과 상기 제4 반사층을 노출시키는 제2 개구부를 제공하는 제1 전극; 상기 제1 영역에 배치되어 상기 제2 반사층과 전기적으로 연결되며, 상기 제2 영역에 배치되어 상기 제4 반사층과 전기적으로 연결되고, 상기 제1 영역에서 상기 제1 활성층 주변에 배치된 상기 제1 전극을 노출시키는 제3 개구부를 제공하는 제2 전극; 상기 제1 영역과 상기 제2 영역에서 상기 제2 전극 위에 배치되며, 상기 제1 영역에서 상기 제3 개구부가 제공된 영역에 배치된 상기 제1 전극을 노출시키는 제4 개구부를 제공하고, 상기 제2 영역에서 상기 제2 활성층 주변에 배치된 상기 제2 전극을 노출시키는 제5 개구부를 제공하는 제1 절연층; 상기 제1 영역에서 상기 제1 발광구조물 위에 배치되며, 상기 제4 개구부가 제공된 영역을 통하여 상기 제1 활성층 주변에 배치된 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 영역에서 상기 제2 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제5 개구부가 제공된 영역을 통하여 상기 제2 활성층 주변에 배치된 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1 도전형 반사층, 활성층, 제2 도전형 반사층을 형성하는 단계; 상기 제2 도전형 반사층, 상기 활성층에 대한 메사 식각을 수행하고 서로 이격되어 배치된 복수의 발광구조물을 형성하는 단계; 상기 제1 도전형 반사층 위에 배치되며, 상기 복수의 발광구조물을 노출시키는 제1 전극을 형성하는 단계; 상기 제1 전극 위에 배치되며, 상기 복수의 발광구조물의 상부 면을 노출시키는 제1 절연층을 형성하는 단계; 상기 제1 절연층에 의하여 노출된 상기 복수의 발광구조물의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 절연층 위에 배치되며 상기 상부전극을 연결하는 연결전극을 포함하고, 상기 제1 절연층의 상부 면 일부 영역을 노출시키는 제1 개구부를 제공하는 제2 전극을 형성하는 단계; 상기 제2 전극 위에 배치되며, 상기 제1 개구부가 제공된 영역에 형성되어 상기 제1 전극의 상부 면 일부 영역을 노출시키는 제2 개구부와, 상기 제2 전극의 상부 면 일부 영역을 노출시키는 제3 개구부를 제공하는 제2 절연층을 형성하는 단계; 상기 제2 개구부 위에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드와, 상기 제3 개구부 위에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드를 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 레이저 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반사층; 상기 제1 도전형 반사층 상에 배치된 활성층 및 제2 도전형 반사층을 포함하는 발광구조물이 복수로 제공된 복수의 발광구조물; 상기 제1 도전형 반사층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반사층과 전기적으로 연결되는 제2 전극; 상기 제1 전극 상에 배치되며 개구부를 제공하는 제1 절연층; 상기 복수의 발광구조물 상에 배치되며, 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드; 및 상기 복수의 발광구조물 상에 상기 제1 본딩패드와 이격되어 배치되며, 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드; 를 포함하며, 상기 제1 본딩패드가 배치되는 제 1구역; 상기 제2 본딩패드가 배치되는 제 2구역; 을 가지며, 상기 제1 절연층의 개구부는 상기 제 1구역 및 상기 제 2구역에 배치되며 상기 복수의 발광구조물 사이에 배치되고, 상기 개구부 간의 최단거리는 상기 발광구조물 간의 최단거리보다 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 전극은, 상기 제1 본딩패드 아래와 상기 제2 본딩패드 아래에 배치되며, 상기 복수의 발광구조물의 상기 활성층과 상기 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공할 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제1 본딩패드 아래와 상기 제2 본딩패드 아래에 배치되며, 상기 제1 본딩패드 아래에서 상기 복수의 발광구조물의 상기 활성층 주변에 배치된 상기 제1 전극을 노출시키는 복수의 개구부를 제공할 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 복수의 발광구조물의 상기 제2 도전형 반사층의 상부 면에 접촉될 수 있다.
실시 예에 따른 레이저 다이오드는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제2 절연층을 더 포함할 수 있다.
실시 예에 의하면, 상기 제2 절연층은 상기 제1 본딩패드 아래에 배치된 복수의 제1 개구부와 복수의 제2 개구부를 제공하고, 상기 제1 본딩패드와 상기 제1 전극이 상기 제2 절연층에 제공된 복수의 제1 개구부를 통하여 전기적으로 연결되고, 상기 복수의 발광구조물의 상기 제2 도전형 반사층과 상기 제2 전극이 상기 제2 절연층에 제공된 복수의 제2 개구부를 통하여 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 절연층은 상기 제2 본딩패드 아래에 배치된 복수의 개구부를 제공하고, 상기 복수의 발광구조물의 상기 제2 도전형 반사층과 상기 제2 전극이 상기 제2 절연층에 제공된 복수의 개구부를 통하여 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 복수의 발광구조물의 상기 제2 도전형 반사층의 상부 면에 접촉되어 배치된 상부전극과, 상기 복수의 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함할 수 있다.
실시 예에 의하면, 상기 기판은 진성 반도체 기판으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반사층의 반사율이 상기 제2 도전형 반사층의 반사율에 비해 더 작게 제공될 수 있다.
실시 예에 따른 반도체 소자는, 제1 영역에 배치되며, 제1 도전형의 제1 반사층, 상기 제1 반사층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반사층을 포함하는 제1 발광구조물; 제2 영역에 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 반사층, 상기 제3 반사층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반사층을 포함하는 제2 발광구조물; 상기 제1 영역과 상기 제2 영역에 배치되어 상기 제1 반사층 및 상기 제3 반사층과 전기적으로 연결되며, 상기 제1 반사층 위에 배치되어 상기 제1 활성층과 상기 제2 반사층을 노출시키는 제1 개구부를 제공하고, 상기 제3 반사층 위에 배치되어 상기 제2 활성층과 상기 제4 반사층을 노출시키는 제2 개구부를 제공하는 제1 전극; 상기 제1 영역에 배치되어 상기 제2 반사층과 전기적으로 연결되며, 상기 제2 영역에 배치되어 상기 제4 반사층과 전기적으로 연결되고, 상기 제1 영역에서 상기 제1 활성층 주변에 배치된 상기 제1 전극을 노출시키며 상기 제1 활성층의 면적에 비해 더 작은 면적을 갖는 제3 개구부를 제공하는 제2 전극; 상기 제1 영역과 상기 제2 영역에서 상기 제2 전극 위에 배치되며, 상기 제1 영역에서 상기 제3 개구부가 제공된 영역에 배치된 상기 제1 전극을 노출시키는 제4 개구부를 제공하고, 상기 제2 영역에서 상기 제2 활성층 주변에 배치된 상기 제2 전극을 노출시키며 상기 제2 활성층의 면적에 비해 더 작은 면적을 갖는 제5 개구부를 제공하는 제1 절연층; 상기 제1 영역에서 상기 제1 발광구조물 위에 배치되며, 상기 제4 개구부가 제공된 영역을 통하여 상기 제1 활성층 주변에 배치된 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 영역에서 상기 제2 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제5 개구부가 제공된 영역을 통하여 상기 제2 활성층 주변에 배치된 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 아래에 상기 제1 발광구조물을 포함하는 제1 복수의 발광구조물이 배치되고, 상기 제2 본딩패드 아래에 상기 제2 발광구조물을 포함하는 제2 복수의 발광구조물이 배치되며, 상기 제1 복수의 발광구조물과 상기 제2 복수의 발광구조물 각각은 제1 도전형 반사층, 상기 제1 도전형 반사층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반사층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 제1 복수의 발광구조물의 제2 도전형 반사층의 상부 면에 접촉되고 상기 제2 복수의 발광구조물의 제2 도전형 반사층의 상부 면에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 전극은 상기 제1 영역에서 상기 제1 복수의 발광구조물과 상기 제1 본딩패드 사이에 배치되고, 상기 제2 전극은 상기 제2 영역에서 상기 제2 복수의 발광구조물과 상기 제2 본딩패드 사이에 배치되고, 상기 제2 전극은 상기 제1 본딩패드 아래에서, 상기 제1 전극의 상부 면을 노출시키는 복수의 개구부를 제공하고 상기 제1 복수의 발광구조물의 제2 도전형 반사층과 전기적으로 연결되고, 상기 제2 전극은 상기 제2 본딩패드 아래에서, 상기 제2 복수의 발광구조물의 제2 도전형 반사층과 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 본딩패드 아래에서 상기 제1 복수의 발광구조물의 제2 도전형 반사층과 상기 제2 전극이 전기적으로 연결된 복수의 개구부를 제공하고 상기 제1 복수의 발광구조물의 제1 도전형 반사층과 상기 제1 본딩패드가 전기적으로 연결된 복수의 개구부를 제공하고, 상기 제2 절연층은 상기 제2 본딩패드 아래에서 상기 제2 복수의 발광구조물의 제2 도전형 반사층과 상기 제2 전극이 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
실시 예에 의하면, 상기 제1 전극은 상기 제1 영역에서 상기 제1 복수의 발광구조물과 상기 제1 본딩패드 사이에 배치되고, 상기 제1 전극은 상기 제2 영역에서 상기 제2 복수의 발광구조물과 상기 제2 본딩패드 사이에 배치되고, 상기 제1 전극은 상기 제1 본딩패드 아래에서 상기 제1 복수의 발광구조물의 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공하고 상기 제1 복수의 발광구조물의 제1 도전형 반사층과 전기적으로 연결되고, 상기 제1 전극은 상기 제2 본딩패드 아래에서 상기 제2 복수의 발광구조물의 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공하고 상기 제2 복수의 발광구조물의 제1 도전형 반사층과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제2 반사층의 상부 면과 상기 제4 반사층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 반사층과 상기 제3 반사층을 물리적으로 연결하는 제1 도전형 반사층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 반사층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층의 반사율이 상기 제2 반사층의 반사율에 비해 더 작고, 상기 제3 반사층의 반사율이 상기 제4 반사층의 반사율에 비해 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 제4 개구부를 통하여 상기 제1 본딩패드의 하부 면과 접촉된 상기 제1 전극의 상부 면 영역은 상기 제1 복수의 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제5 개구부를 통하여 상기 제2 본딩패드의 하부 면과 접촉된 상기 제2 전극의 상부 면 영역은 상기 제2 복수의 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 영역에 배치되며, 제1 도전형의 제1 반사층, 상기 제1 반사층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반사층을 포함하는 제1 발광구조물; 제2 영역에 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 반사층, 상기 제3 반사층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반사층을 포함하는 제2 발광구조물; 상기 제1 영역과 상기 제2 영역에 배치되어 상기 제1 반사층 및 상기 제3 반사층과 전기적으로 연결되며, 상기 제1 반사층 위에 배치되어 상기 제1 활성층과 상기 제2 반사층을 노출시키는 제1 개구부를 제공하고, 상기 제3 반사층 위에 배치되어 상기 제2 활성층과 상기 제4 반사층을 노출시키는 제2 개구부를 제공하는 제1 전극; 상기 제1 영역에 배치되어 상기 제2 반사층과 전기적으로 연결되며, 상기 제2 영역에 배치되어 상기 제4 반사층과 전기적으로 연결되고, 상기 제1 영역에서 상기 제1 활성층 주변에 배치된 상기 제1 전극을 노출시키며 상기 제1 활성층의 면적에 비해 더 작은 면적을 갖는 제3 개구부를 제공하는 제2 전극; 상기 제1 영역과 상기 제2 영역에서 상기 제2 전극 위에 배치되며, 상기 제1 영역에서 상기 제3 개구부가 제공된 영역에 배치된 상기 제1 전극을 노출시키는 제4 개구부를 제공하고, 상기 제2 영역에서 상기 제2 활성층 주변에 배치된 상기 제2 전극을 노출시키며 상기 제2 활성층의 면적에 비해 더 작은 면적을 갖는 제5 개구부를 제공하는 제1 절연층; 상기 제1 영역에서 상기 제1 발광구조물 위에 배치되며, 상기 제4 개구부가 제공된 영역을 통하여 상기 제1 활성층 주변에 배치된 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 영역에서 상기 제2 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제5 개구부가 제공된 영역을 통하여 상기 제2 활성층 주변에 배치된 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 영역에 배치되며, 제1 도전형의 제1 반사층, 상기 제1 반사층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 반사층을 포함하는 제1 발광구조물; 제2 영역에 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 반사층, 상기 제3 반사층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 반사층을 포함하는 제2 발광구조물; 상기 제1 영역과 상기 제2 영역에 배치되어 상기 제1 반사층 및 상기 제3 반사층과 전기적으로 연결되며, 상기 제1 반사층 위에 배치되어 상기 제1 활성층과 상기 제2 반사층을 노출시키는 제1 개구부를 제공하고, 상기 제3 반사층 위에 배치되어 상기 제2 활성층과 상기 제4 반사층을 노출시키는 제2 개구부를 제공하는 제1 전극; 상기 제1 영역에 배치되어 상기 제2 반사층과 전기적으로 연결되며, 상기 제2 영역에 배치되어 상기 제4 반사층과 전기적으로 연결되고, 상기 제1 영역에서 상기 제1 활성층 주변에 배치된 상기 제1 전극을 노출시키며 상기 제1 활성층의 면적에 비해 더 작은 면적을 갖는 제3 개구부를 제공하는 제2 전극; 상기 제1 영역과 상기 제2 영역에서 상기 제2 전극 위에 배치되며, 상기 제1 영역에서 상기 제3 개구부가 제공된 영역에 배치된 상기 제1 전극을 노출시키는 제4 개구부를 제공하고, 상기 제2 영역에서 상기 제2 활성층 주변에 배치된 상기 제2 전극을 노출시키며 상기 제2 활성층의 면적에 비해 더 작은 면적을 갖는 제5 개구부를 제공하는 제1 절연층; 상기 제1 영역에서 상기 제1 발광구조물 위에 배치되며, 상기 제4 개구부가 제공된 영역을 통하여 상기 제1 활성층 주변에 배치된 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 영역에서 상기 제2 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제5 개구부가 제공된 영역을 통하여 상기 제2 활성층 주변에 배치된 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1 도전형 반사층, 활성층, 제2 도전형 반사층을 형성하는 단계; 상기 제2 도전형 반사층, 상기 활성층에 대한 메사 식각을 수행하고 서로 이격되어 배치된 복수의 발광구조물을 형성하는 단계; 상기 제1 도전형 반사층 위에 배치되며, 상기 복수의 발광구조물을 노출시키는 제1 전극을 형성하는 단계; 상기 제1 전극 위에 배치되며, 상기 복수의 발광구조물의 상부 면을 노출시키는 제1 절연층을 형성하는 단계; 상기 제1 절연층에 의하여 노출된 상기 복수의 발광구조물의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 절연층 위에 배치되며 상기 상부전극을 연결하는 연결전극을 포함하고, 상기 제1 절연층의 상부 면 일부 영역을 노출시키는 제1 개구부를 제공하는 제2 전극을 형성하는 단계; 상기 제2 전극 위에 배치되며, 상기 제1 개구부가 제공된 영역에 형성되어 상기 제1 전극의 상부 면 일부 영역을 노출시키며 상기 활성층의 면적에 비해 더 작은 면적을 갖는 제2 개구부와, 상기 제2 전극의 상부 면 일부 영역을 노출시키며 상기 활성층의 면적에 비해 더 작은 면적을 갖는 제3 개구부를 제공하는 제2 절연층을 형성하는 단계; 상기 제2 개구부 위에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드와, 상기 제3 개구부 위에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드를 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 우수한 방열 특성을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 광 추출 효율을 높이고 고출력의 빛을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 전력 변환 효율을 향상시킬 수 있는 장점이 있다
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 제조 단가를 줄이고 신뢰성을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 도 1에 도시된 반도체 소자의 A1 영역을 나타낸 도면이다.
도 3은 도 2에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
도 4는 도 1에 도시된 반도체 소자의 B1 영역을 나타낸 도면이다.
도 5는 도 4에 도시된 반도체 소자의 B-B 선에 따른 단면도이다.
도 6은 본 발명의 실시 예에 따른 반도체 소자에 있어서 본딩패드와 전극 간의 접촉 영역을 설명하는 도면이다.
도 7은 종래 반도체 소자의 예를 나타낸 도면이다.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다.
도 11a 내지 도 11c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다.
도 12a 내지 도 12c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제3 절연층이 형성된 예를 나타낸 도면이다.
도 13a 내지 도 13c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 15는 도 14에 도시된 반도체 소자에 적용된 제3 절연층, 제1 본딩패드, 제2 본딩패드의 형상을 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 17은 도 16에 도시된 반도체 소자에 적용된 제3 절연층, 제1 본딩패드, 제2 본딩패드의 형상을 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 19는 도 18에 도시된 반도체 소자의 A2 영역을 나타낸 도면이다.
도 20은 도 19에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
도 21은 도 18에 도시된 반도체 소자의 B2 영역을 나타낸 도면이다.
도 22는 도 21에 도시된 반도체 소자의 B-B 선에 따른 단면도이다.
도 23은 본 발명의 실시 예에 따른 반도체 소자에 있어서 본딩패드와 전극 간의 접촉 영역을 설명하는 도면이다.
도 24a 내지 도 24c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다.
도 25a 내지 도 25c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 26a 내지 도 26c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다.
도 27a 내지 도 27c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다.
도 28a 내지 도 28c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제3 절연층이 형성된 예를 나타낸 도면이다.
도 29a 내지 도 29c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 30은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 31은 본 발명의 실시 예에 따른 반도체 소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한, 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 대해 상세히 설명하도록 한다.
본 발명의 실시 예에 따른 반도체 소자는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자 중에서 선택될 수 있다. 예로서, 실시 예에 따른 반도체 소자는 수직 캐비티 표면 방출 레이저(VCSEL; Vertical Cavity Surface Emitting Laser) 반도체 소자일 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 예를 들어 15도 내지 25도 정도의 빔 화각으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 원형의 빔을 방출하는 단일 발광 애퍼쳐(aperture) 또는 복수의 발광 애퍼쳐를 포함할 수 있다. 상기 발광 애퍼쳐는 예로서 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
그러면, 도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 2는 도 1에 도시된 반도체 소자의 A1 영역을 나타낸 도면이고, 도 3은 도 2에 도시된 반도체 소자의 A-A 선에 따른 단면도이고, 도 4는 도 1에 도시된 반도체 소자의 B1 영역을 나타낸 도면이고, 도 5는 도 4에 도시된 반도체 소자의 B-B 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1, 도 2, 도 4를 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(155)와 제2 본딩패드(165)는 투명으로 처리되었다.
본 발명의 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 복수의 발광구조물(P11, P12, P21, P22, …), 제1 전극(150), 제2 전극(160), 제1 본딩패드(155), 제2 본딩패드(165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P11, P12, P21, P22, …)에서 생성된 빛을 예를 들어 15도 내지 25도 정도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P11, P12, P21, P22, …)은 상기 제1 본딩패드(155) 아래에 배치된 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)과 상기 제2 본딩패드(165) 아래에 배치된 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 포함할 수 있다.
상기 복수의 발광구조물(P11, P12, P21, P22, …) 각각은 제1 도전형 반사층, 활성층, 제2 도전형 반사층을 포함할 수 있다. 예로서, 상기 반사층은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 상기 복수의 발광구조물(P11, P12, P21, P22, …) 각각은 유사한 구조로 형성될 수 있으며, 도 3 및 도 5에 도시된 단면도를 참조하여 실시 예에 따른 반도체 소자(200)의 적층 구조를 설명한다.
실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 제1 영역에 배치된 제1 본딩패드(155)와 제2 영역에 배치된 제2 본딩패드(165)를 포함할 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 서로 이격되어 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 3에 도시된 바와 같이, 상기 제1 영역에 배치된 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 포함할 수 있다. 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)은 상기 제1 본딩패드(155) 아래에 배치될 수 있다. 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)은 서로 이격되어 배치될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)은 제1 도전형 반사층, 제1 도전형 반사층 위에 배치된 활성층, 활성층 위에 배치된 제2 도전형 반사층을 각각 포함할 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제1 도전형 반사층은 하부 반사층으로 지칭될 수 있다. 또한, 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제2 도전형 반사층은 상부 반사층으로 지칭될 수 있다.
이때, 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제1 도전형 반사층들은 서로 전기적으로 연결될 수 있다. 또한, 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제1 도전형 반사층들은 서로 물리적으로 연결되어 제공될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 활성층들은 서로 이격되어 배치될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제2 도전형 반사층들은 서로 이격되어 배치될 수 있다. 또한, 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제2 도전형 반사층들은 서로 전기적으로 연결될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 1, 도 4, 도 5에 도시된 바와 같이, 상기 제2 영역에 배치된 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 포함할 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)은 상기 제2 본딩패드(165) 아래에 배치될 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)은 서로 이격되어 배치될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)은 제1 도전형 반사층, 제1 도전형 반사층 위에 배치된 활성층, 활성층 위에 배치된 제2 도전형 반사층을 각각 포함할 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제1 도전형 반사층은 하부 반사층으로 지칭될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제2 도전형 반사층은 상부 반사층으로 지칭될 수 있다.
이때, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제1 도전형 반사층들은 서로 전기적으로 연결될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제1 도전형 반사층들은 서로 물리적으로 연결되어 제공될 수 있다.
또한, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제1 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제1 도전형 반사층들과 전기적으로 연결될 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제1 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제1 도전형 반사층들과 서로 물리적으로 연결되어 제공될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 활성층들은 서로 이격되어 배치될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 활성층들은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 활성층들과 서로 이격되어 배치될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제2 도전형 반사층들은 서로 이격되어 배치될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제2 도전형 반사층들은 서로 전기적으로 연결될 수 있다.
또한, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제2 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제2 도전형 반사층들과 서로 이격되어 배치될 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 이루는 제2 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 이루는 제2 도전형 반사층들과 서로 전기적으로 연결될 수 있다.
상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 서로 이격되어 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(155) 아래에 상기 제1 전극(150)이 배치될 수 있다.
예로서, 상기 제1 본딩패드(155)의 하부 면이 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제1 도전형 반사층에 전기적으로 연결될 수 있다. 또한, 상기 제1 전극(150)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제1 도전형 반사층에 전기적으로 연결될 수 있다.
상기 제2 본딩패드(165)는 상기 제2 전극(160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165) 아래에 상기 제2 전극(160)이 배치될 수 있다.
예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 제2 전극(160)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제2 도전형 반사층에 전기적으로 연결될 수 있다. 또한, 상기 제2 전극(160)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제2 도전형 반사층에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 전극(150)은 상기 제1 본딩패드(155) 아래와 상기 제2 본딩패드(165) 아래에 모두 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 본딩패드(155)가 배치된 영역에서 상기 제1 본딩패드(155)와 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제2 본딩패드(165)와 전기적으로 절연될 수 있다.
또한, 상기 제2 전극(160)은 상기 제1 본딩패드(155) 아래와 상기 제2 본딩패드(165) 아래에 모두 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 본딩패드(165)가 배치된 영역에서 상기 제2 본딩패드(165)와 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상기 제1 본딩패드(155)와 전기적으로 절연될 수 있다.
상기 제1 전극(150)과 상기 제1 본딩패드(155) 간의 전기적 연결관계 및 상기 제2 전극(160)과 상기 제2 본딩패드(165) 간의 전기적 연결관계는 뒤에서 더 설명하기로 한다.
그러면, 도 2 및 도 3을 참조하여, 상기 제1 본딩패드(155) 아래에 배치된 제1 발광구조물(P11)을 기준으로 실시 예에 따른 반도체 소자(200)의 구조를 더 살펴 보기로 한다. 도 3은 도 2에 도시된 실시 예에 따른 반도체 소자(200)의 A-A 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(200)는, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 본딩패드(155) 아래에 배치된 제1 발광구조물(P11)을 포함할 수 있다.
상기 제1 발광구조물(P11)은 제1 도전형의 제1 반사층(110a), 제2 도전형의 제2 반사층(120a), 제1 활성층(115a)을 포함할 수 있다. 상기 제1 활성층(115a)은 상기 제1 반사층(110a)과 상기 제2 반사층(120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(115a)이 상기 제1 반사층(110a) 위에 배치되고, 상기 제2 반사층(120a)이 상기 제1 활성층(115a) 위에 배치될 수 있다. 상기 제1 발광구조물(P11)은 상기 제1 활성층(115a)과 상기 제2 반사층(120a) 사이에 배치된 제1 애퍼쳐층(117a)을 더 포함할 수 있다.
또한, 상기 제1 발광구조물(P11)의 상기 제1 반사층(110a) 주변에 제1 도전형 반사층(113)이 배치될 수 있다. 상기 제1 도전형 반사층(113)은 상기 제1 발광구조물(P11)의 둘레에 배치될 수 있다. 예로서, 상기 제1 도전형 반사층(113)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …) 사이에 배치될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 하부 반사층은 상기 제1 도전형 반사층(113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 반사층(113)의 상부 면과 상기 제1 반사층(110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 반사층(113)의 상부 면과 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 하부 반사층의 상부 면이 동일 수평면에 배치될 수 있다.
다음으로, 도 4 및 도 5를 참조하여, 상기 제2 본딩패드(165) 아래에 배치된 제2 발광구조물(P21)을 기준으로 실시 예에 따른 반도체 소자(200)의 구조를 더 살펴 보기로 한다. 도 5는 도 4에 도시된 실시 예에 따른 반도체 소자(200)의 B-B 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(200)는, 도 4 및 도 5에 도시된 바와 같이, 상기 제2 본딩패드(165) 아래에 배치된 제2 발광구조물(P21)을 포함할 수 있다.
상기 제2 발광구조물(P21)은 제1 도전형의 제3 반사층(110b), 제2 도전형의 제4 반사층(120b), 제2 활성층(115b)을 포함할 수 있다. 상기 제2 활성층(115b)은 상기 제3 반사층(110b)과 상기 제4 반사층(120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(115b)이 상기 제3 반사층(110b) 위에 배치되고, 상기 제4 반사층(120b)이 상기 제2 활성층(115b) 위에 배치될 수 있다. 상기 제2 발광구조물(P21)은 상기 제2 활성층(115b)과 상기 제4 반사층(120b) 사이에 배치된 제2 애퍼쳐층(117b)을 더 포함할 수 있다.
또한, 상기 제2 발광구조물(P21)의 상기 제3 반사층(110b) 주변에 제1 도전형 반사층(113)이 배치될 수 있다. 상기 제1 도전형 반사층(113)은 상기 제2 발광구조물(P21)의 둘레에 배치될 수 있다. 예로서, 상기 제1 도전형 반사층(113)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …) 사이에 배치될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 하부 반사층은 상기 제1 도전형 반사층(113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 반사층(113)의 상부 면과 상기 제3 반사층(110b)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 반사층(113)의 상부 면과 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 하부 반사층의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 3 및 도 5에 도시된 바와 같이, 제1 절연층(141)을 포함할 수 있다.
상기 제1 절연층(141)은 도면의 복잡성을 해소하고 구조에 대한 이해를 돕기 위하여 도 1, 도 2, 도 4에는 도시되지 아니하였다. 한편, 다른 실시 예에 따른 반도체 소자(200)에 의하면 상기 제1 절연층(141)은 생략될 수도 있다.
상기 제1 절연층(141)은 상기 제1 발광구조물(P11)의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제1 발광구조물(P11)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(141)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 상부 반사층의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(141)은 상기 제1 발광구조물(P11)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 제1 발광구조물(P11)의 상기 제2 반사층(120a)의 상부 면을 노출시킬 수 있다.
상기 제1 절연층(141)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 상부 반사층의 상부 면을 노출시킬 수 있다.
또한, 상기 제1 절연층(141)은 상기 제2 발광구조물(P21)의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 발광구조물(P21)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(141)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 상부 반사층의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(141)은 상기 제2 발광구조물(P21)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 제2 발광구조물(P21)의 상기 제4 반사층(120b)의 상부 면을 노출시킬 수 있다.
상기 제1 절연층(141)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 상부 반사층의 상부 면을 노출시킬 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 제1 전극(150)을 포함할 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 둘레에 배치될 수 있다.
상기 제1 전극(150)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …) 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)을 노출시키는 복수의 제1 개구부(h1)를 제공할 수 있다. 상기 복수의 제1 개구부(h1)에 의하여 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 활성층과 상부 반사층이 노출될 수 있다.
다른 표현으로서, 상기 제1 전극(150)은, 상기 제1 본딩패드(155) 아래에서, 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제2 도전형 반사층을 노출시키는 복수의 제1 개구부(h1)를 제공하고 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제1 도전형 반사층과 전기적으로 연결될 수 있다.
또한, 상기 제1 전극(150)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …) 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)을 노출시키는 복수의 제2 개구부(h2)를 제공할 수 있다. 상기 복수의 제2 개구부(h2)에 의하여 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 활성층과 상부 반사층이 노출될 수 있다.
다른 표현으로서, 상기 제1 전극(150)은, 상기 제2 본딩패드(165) 아래에서, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제2 도전형 반사층을 노출시키는 복수의 제2 개구부(h2)를 제공하고 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제1 도전형 반사층과 전기적으로 연결될 수 있다.
상기 제1 전극(150)은 상기 제1 도전형 반사층(113) 위에 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 발광구조물(P11)의 상기 제1 반사층(110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제2 발광구조물(P21)의 상기 제3 반사층(110b)과 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 제2 전극(160)을 포함할 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 제1 본딩패드(155) 아래와 상기 제2 본딩패드(165) 아래에 배치될 수 있다.
상기 제2 전극(160)은, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 상부 반사층 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 제1 전극(150) 위에 배치될 수 있다.
상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 제2 반사층(120a)과 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상부전극(160a)과 연결전극(160b)을 포함할 수 있다.
상기 상부전극(160a)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(160b)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 측면 및 주변에 배치되어 상기 상부전극(160a)과 전기적으로 연결될 수 있다. 상기 연결전극(160b)은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …) 위에 배치된 상기 상부전극(160a)을 전기적으로 연결할 수 있다.
상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 제1 활성층(115a) 주변에 배치된 상기 제1 전극(150)을 노출시키는 제3 개구부(h3)를 제공할 수 있다. 상기 제3 개구부(h3)를 통하여 상기 제1 전극(150)의 상부 면이 노출될 수 있다.
상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제1 발광구조물(P11)의 상기 제2 반사층(120a) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제2 반사층(120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(160)은, 도 4 및 도 5에 도시된 바와 같이, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 상부 반사층 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 제1 전극(150) 위에 배치될 수 있다.
상기 제2 전극(160)은 상기 제2 발광구조물(P21)의 제4 반사층(120b)과 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상부전극(160a)과 연결전극(160b)을 포함할 수 있다.
상기 상부전극(160a)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(160b)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 측면 및 주변에 배치되어 상기 상부전극(160a)과 전기적으로 연결될 수 있다. 상기 연결전극(160b)은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …) 위에 배치된 상기 상부전극(160a)을 전기적으로 연결할 수 있다.
상기 제2 전극(160)은 상기 제2 발광구조물(P21)의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 발광구조물(P21)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제2 발광구조물(P21)의 상기 제4 반사층(120b) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제4 반사층(120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 2 내지 도 5에 도시된 바와 같이, 제2 절연층(142)을 포함할 수 있다.
상기 제2 절연층(142)은 상기 제1 전극(150)과 상기 제2 전극(160) 사이에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제1 전극(150)의 상부 면과 상기 제2 전극(160)의 하부 면 사이에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제1 전극(150)과 상기 제2 전극(160)을 전기적으로 절연시킬 수 있다.
상기 제2 절연층(142)은 상기 제1 본딩패드(155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 상부 면을 노출시키는 복수의 개구부를 제공할 수 있다. 상기 제2 절연층(142)은 상기 제1 본딩패드(155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제2 도전형 반사층과 상기 제2 전극(160)이 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
또한, 상기 제2 절연층(142)은 상기 제1 본딩패드(155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …) 주변에 배치된 상기 제1 전극(150)의 상부 면을 노출시키는 복수의 개구부를 제공할 수 있다. 상기 제2 절연층(142)은 상기 제1 본딩패드(155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16, …)의 제1 도전형 반사층과 상기 제1 본딩패드(155)가 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
상기 제2 절연층(142)은 상기 제2 본딩패드(165) 아래에서 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 상부 면을 노출시키는 복수의 개구부를 제공할 수 있다. 상기 제2 절연층(142)은 상기 제2 본딩패드(165) 아래에서 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제2 도전형 반사층과 상기 제2 전극(160)이 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 본딩패드(165) 아래에서 상기 제2 절연층(142)에 제공된 복수의 개구부에 의하여, 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26, …)의 제2 도전형 반사층과 상기 제2 본딩패드(165)가 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 제3 절연층(143)을 포함할 수 있다.
상기 제3 절연층(143)은 상기 제1 본딩패드(155) 아래 및 상기 제2 본딩패드(165) 아래에 배치될 수 있다. 상기 제3 절연층(143)은 상기 제1 본딩패드(155) 아래에서 상기 제2 전극(160) 위에 배치될 수 있다. 또한, 상기 제3 절연층(143)은 상기 제2 본딩패드(165) 아래에서 상기 제2 전극(160) 위에 배치될 수 있다.
상기 제3 절연층(143)은, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 본딩패드(155) 아래에서 상기 제2 전극(160)의 상부전극(160a) 위에 배치될 수 있다. 상기 제3 절연층(143)은 상기 제1 본딩패드(155) 아래에서 상기 제1 전극(150)을 노출시키는 복수의 제4 개구부(h4)를 제공할 수 있다. 예로서, 상기 제4 개구부(h4)는 상기 제3 개구부(h3)가 형성된 영역에 제공될 수 있다.
상기 제3 절연층(143)은, 상기 제1 본딩패드(155)가 배치된 제1 영역에서, 상기 제1 본딩패드(155)와 상기 제1 전극(150)이 전기적으로 연결된 복수의 제4 개구부(h4)를 제공할 수 있다.
실시 예에 의하면, 상기 제4 개구부(h4)의 면적은 상기 제1 활성층(115a)의 면적에 비해 더 크거나 같게 제공될 수 있다. 상기 제4 개구부(h4)의 면적은 상기 제2 반사층(120a)의 면적에 비해 더 크거나 같게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제3 개구부(h3)의 면적이 상기 제4 개구부(h4)의 면적에 비해 더 크게 제공될 수 있다. 상기 제3 개구부(h3)의 면적이 상기 제1 활성층(115a)의 면적에 비해 더 크게 제공될 수 있다. 상기 제3 개구부(h3)의 면적이 상기 제2 반사층(120a)의 면적에 비해 더 크게 제공될 수 있다.
상기 제3 절연층(143)은, 도 4 및 도 5에 도시된 바와 같이, 상기 제2 본딩패드(165) 아래에서 상기 제2 전극(160)의 상부전극(160a) 위에 배치될 수 있다. 상기 제3 절연층(143)은 상기 제2 본딩패드(165) 아래에서 상기 제2 전극(160)을 노출시키는 복수의 제5 개구부(h5)를 제공할 수 있다. 상기 제3 절연층(143)은 상기 제2 본딩패드(165) 아래에서 상기 제2 전극(160)의 연결전극(160b)의 상부 면을 노출시키는 제5 개구부(h5)를 제공할 수 있다.
상기 제3 절연층(143)은 상기 제2 발광구조물(P21)의 제2 활성층(115b) 주변에 배치된 상기 제2 전극(160)을 노출시키는 제5 개구부(h5)를 제공할 수 있다. 상기 제3 절연층(143)은 상기 제2 발광구조물(P21)의 제4 반사층(120b) 주변에 배치된 상기 제2 전극(160)의 연결전극(160b)을 노출시키는 제5 개구부(h5)를 제공할 수 있다. 상기 제5 개구부(h5)를 통하여 상기 제2 전극(160)의 상부 면이 노출될 수 있다.
상기 제3 절연층(143)은, 상기 제2 본딩패드(165)가 배치된 제2 영역에서, 상기 제2 본딩패드(165)와 상기 제2 전극(160)이 전기적으로 연결된 복수의 제5 개구부(h5)를 제공할 수 있다.
실시 예에 의하면, 상기 제5 개구부(h5)의 면적은 상기 제2 활성층(115b)의 면적에 비해 더 크거나 같게 제공될 수 있다. 상기 제5 개구부(h5)의 면적은 상기 제4 반사층(120b)의 면적에 비해 더 크거나 같게 제공될 수 있다.
실시 예에 의하면, 도 1 내지 도 5에 도시된 바와 같이, 제1 본딩패드(155)와 제2 본딩패드(165)를 포함할 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 서로 이격되어 배치될 수 있다.
상기 제1 본딩패드(155)는 상기 제4 개구부(h4)가 제공된 영역을 통하여 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(155)의 하부 면이 상기 제1 전극(150)의 상부 면에 접촉될 수 있다.
또한, 상기 제2 본딩패드(165)는 상기 제5 개구부(h5)가 제공된 영역을 통하여 상기 제2 전극(160)과 전기적으로 연결될 수 있다. 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(165)의 하부 면이 상기 제2 전극(160)의 상부 면에 접촉될 수 있다. 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(165)의 하부 면이 상기 제2 전극(160)의 연결전극(160b) 상부 면에 접촉될 수 있다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 도 1에 도시된 바와 같이, 상기 제3 절연층(143)은 상기 제1 본딩패드(155) 아래에 제공된 복수의 제4 개구부(h4)를 포함할 수 있다. 이때, 하나의 예로서 복수의 제4 개구부(h4)는 상기 제1 본딩패드(155) 아래에서 복수의 열로 배열되어 제공될 수 있다.
예로서, 복수의 제4 개구부(h4)는, 도 1에 도시된 바와 같이, 3 개의 열(f1, f2, f3)로 배열되어 제공될 수 있다. 도 1에서는 복수의 제4 개구부(h4)가 3 개의 열로 제공된 경우를 기준으로 도시되었다. 그러나, 복수의 제4 개구부(h4)는 반도체 소자(200)의 크기 등에 따라 3 개의 열보다 더 작게 배치될 수도 있으며, 4 개 이상의 열로 배치되도록 설계될 수도 있다.
실시 예에 의하면, 복수의 제4 개구부(h4)는 상기 제1 본딩패드(155) 아래에서 상기 제2 본딩패드(165)로부터 먼 영역에 비해 상기 제2 본딩패드(165)에 가깝게 배치된 영역에 더 많이 제공될 수 있다. 예로서, 도 1에 도시된 바와 같이, 복수의 제4 개구부(h4)는 상기 제1 본딩패드(155) 아래에서 상기 제2 본딩패드(165)로부터 먼 영역인 제1 열(f1)에 제공된 4 개의 개구부를 포함하고, 상기 제2 본딩패드(165)로부터 가까운 제3 열(f3)에 제공된 6 개의 개구부를 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 도 1에 도시된 바와 같이, 상기 제3 절연층(143)은 상기 제2 본딩패드(165) 아래에 제공된 복수의 제5 개구부(h5)를 포함할 수 있다. 이때, 하나의 예로서 복수의 제5 개구부(h5)는 상기 제2 본딩패드(165) 아래에서 복수의 열로 배열되어 제공될 수 있다.
예로서, 복수의 제2 개구부(h5)는, 도 1에 도시된 바와 같이, 3 개의 열(s1, s2, s3)로 배열되어 제공될 수 있다. 도 1에서는 복수의 제5 개구부(h5)가 3 개의 열로 제공된 경우를 기준으로 도시되었다. 그러나, 복수의 제5 개구부(h5)는 반도체 소자(200)의 크기 등에 따라 3 개의 열보다 더 작게 배치될 수도 있으며, 4 개 이상의 열로 배치되도록 설계될 수도 있다.
실시 예에 의하면, 복수의 제5 개구부(h5)는 상기 제2 본딩패드(165) 아래에서 상기 제1 본딩패드(155)로부터 먼 영역에 비해 상기 제1 본딩패드(155)에 가깝게 배치된 영역에 더 많이 제공될 수 있다. 예로서, 도 1에 도시된 바와 같이, 복수의 제5 개구부(h5)는 상기 제2 본딩패드(165) 아래에서 상기 제1 본딩패드(155)로부터 먼 영역인 제1 열(s1)에 제공된 4 개의 개구부를 포함하고, 상기 제1 본딩패드(155)로부터 가까운 제3 열(s3)에 제공된 6 개의 개구부를 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 도 1 내지 도 3에 도시된 바와 같이, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(155)의 하부 면과 상기 제1 전극(150)의 상부 면이 접촉될 수 있다. 이때, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(155)의 하부 면과 접촉된 상기 제1 전극(150)의 상부 면 영역은 상기 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16)에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(155)의 하부 면과 접촉된 상기 제1 전극(150)의 상부 면 영역의 면적은 상기 제1 활성층(115a)의 상부 면 면적에 비해 더 크게 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 도 1, 도 4, 도 5에 도시된 바와 같이, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(165)의 하부 면과 상기 제2 전극(160)의 상부 면이 접촉될 수 있다. 이때, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(165)의 하부 면과 접촉된 상기 제2 전극(160)의 상부 면 영역은 상기 제2 복수의 발광구조물(P21, P22, P23, P24, P25, P26)에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(165)의 하부 면과 접촉된 상기 제2 전극(160)의 상부 면 영역의 면적은 상기 제2 활성층(115b)의 상부 면 면적에 비해 더 크게 제공될 수 있다.
이와 같이, 실시 예에 따른 반도체 소자(200)에 의하면 상기 제1 본딩패드(155)와 상기 제1 전극(150) 간의 접촉 영역이 상기 제2 본딩패드(165)에 가까운 영역에 더 많이 제공된다. 또한, 상기 제2 본딩패드(165)와 상기 제2 전극(160) 간의 접촉 영역이 상기 제1 본딩패드(155)에 가까운 영역에 더 많이 제공된다.
이에 따라, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 제공되는 전원이 상기 제1 전극(150)과 상기 제2 전극(160)을 통하여 실시 예에 따른 반도체 소자(200)의 전체 발광구조물에 원활하게 확산되어 공급될 수 있게 된다.
실시 예에 따른 반도체 소자(100)에 의하면, 상기 기판(105)은 제1 방향의 길이, 및 상기 제1 방향과 수직한 제2 방향의 폭을 가질 수 있다.
상기 제1 본딩패드(155)는 상기 제1 방향의 제1 측면과 제2 측면을 가질 수 있다. 상기 제1 본딩패드(155)의 제1 측면은 상기 제2 측면보다 상기 기판(105)의 제1 방향의 제1 측면에 더 가깝게 배치될 수 있다.
상기 제2 본딩패드(165)는 상기 제1 방향의 제3 측면과 제4 측면을 가질 수 있다. 상기 제2 본딩패드(165)의 제3 측면은 상기 제4 측면보다 상기 제1 본딩패드(155)의 제2 측면에 더 가깝게 배치될 수 있다.
실시 예에 의하면, 상기 제3 절연층(143)은 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 제1 본딩패드(155)와 중첩되는 복수의 제4 개구부들(h4), 및 상기 제2 본딩패드(165)와 중첩되는 복수의 제5 개구부들(h5)을 포함할 수 있다.
상기 제3 절연층(143)의 상기 제4 개구부들(h4)은 상기 제1 방향으로 이격되어 배치되며, 상기 제1 본딩패드(155)의 제2 측면에 가까이 배치된 제1 그룹(f3), 및 상기 제1 그룹(f3)과 상기 제2 방향으로 이격된 제2 그룹(f2)를 포함할 수 있다.
상기 제3 절연층(143)의 제5 개구부들(h5)은 상기 제1 방향으로 이격되어 배치되며, 상기 제2 본딩패드(165)의 제3 측면에 가까이 배치된 제3 그룹(s3), 및 상기 제3 그룹(s3)과 상기 제2 방향으로 이격된 제4 그룹(s2)을 포함할 수 있다.
상기 제4 개구부들(h4)의 제1 그룹(f3) 및 상기 제2 개구부들(h5)의 제3 그룹(s3)은 상기 기판(105)의 상기 제1 방향과 평행한 중심축을 기준으로 상기 기판(105)의 상기 제2 방향 폭의 15% 이내에 배치될 수 있다.
실시 예에 의하면, 상기 제3 절연층(143)의 상기 제4 개구부들(h4) 또는 상기 제5 개구부들(h5) 간의 최소 거리는 상기 발광구조물 간의 최소거리보다 크게 제공될 수 있다.
실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)가 반도체 소자 패키지의 제1 패드전극과 제2 패드전극에 실장되어 전기적으로 연결되는 것을 고려할 때, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165) 간의 이격 거리는 예로서 100 마이크로 미터 이상으로 제공될 수 있다. 상기 이격 거리는 공정 오차를 고려하여 제시된 것으로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165) 간의 전기적 연결이 발생되는 것을 방지하기 위하여 제공되는 것이다. 예로서, 상기 이격 거리는 100 마이크로 미터 내지 300 마이크로 미터로 제공될 수 있다.
한편, 상기 제1 본딩패드(155) 아래에서 상기 제2 본딩패드(165)에 제일 가깝게 배치된 제3 열(f3)에 제공된 개구부는 상기 반도체 소자(100)의 세로 중심 선으로부터 상기 반도체 소자(100)의 가로 길이의 15% 이내에 정렬되어 배치될 수 있다. 여기서, 상기 반도체 소자(100)의 세로 중심 선은 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)의 사이에 제공된 가상의 선으로서 f3 열에 평행되고 s3 열에 평행되어 배치될 수 있다.
또한, 상기 제2 본딩패드(165) 아래에서 상기 제1 본딩패드(155)에 제일 가깝게 배치된 제3 열(s3)에 제공된 개구부는 상기 반도체 소자(100)의 세로 중심 선으로부터 상기 반도체 소자(100)의 가로 길이의 15% 이내에 정렬되어 배치될 수 있다. 여기서, 상기 반도체 소자(100)의 세로 중심 선은 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)의 사이에 제공된 가상의 선으로서 f3 열에 평행되고 s3 열에 평행되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(155) 아래에서 상기 제2 본딩패드(165)에 제일 가깝게 배치된 제3 열(f3)에 제공된 개구부는 상기 반도체 소자(100)의 세로 중심 선으로부터 100 마이크로 미터 내지 300 마이크로 미터 이내에 배치될 수 있다. 또한, 상기 제2 본딩패드(165) 아래에서 상기 제1 본딩패드(155)에 제일 가깝게 배치된 제3 열(s3)에 제공된 개구부는 상기 반도체 소자(100)의 세로 중심 선으로부터 100 마이크로 미터 내지 300 마이크로 미터 이내에 배치될 수 있다.
이에 따라, 상기 제1 본딩패드(155)와 제2 본딩패드(165)를 통하여 인가되는 전원이 상기 반도체 소자(100)의 전체 영역에 효과적으로 분산되어 제공될 수 있게 된다.
한편, 도 6은 본 발명의 실시 예에 따른 반도체 소자에 있어서 본딩패드와 전극 간의 접촉 영역을 설명하는 도면이다. 도 6을 참조하여 실시 예에 따른 반도체 소자(200)를 설명함에 있어, 도 1 내지 도 5를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
예로서, 실시 예에 따른 반도체 소자(200)는, 도 6에 도시된 바와 같이, 각 발광구조물은 “d”의 직경으로 제공될 수 있으며, 발광구조물과 발광구조물 간의 거리는 “ℓ”의 길이로 제공될 수 있고, 제4 개구부(h4)는 “D”의 직경으로 제공될 수 있다.
실시 예에 의하면, 발광구조물(P14)과 발광구조물(P15) 간의 거리(l)는, 반도체 소자(200)의 상부 방향에서 보았을 때, 발광구조물(P14)의 중심과 발광구조물(P14)에 제일 인접한 발광구조물(P15)의 중심 간의 거리를 나타낼 수 있다.
상기 발광구조물의 직경은 예로서 수십 마이크로 미터로 제공될 수 있다. 예를 들어, 상기 발광구조물의 직경이 30 마이크로 미터로 제공되는 경우, 상기 이웃하는 발광구조물 간의 거리는 80 마이크로 미터에 비해 더 작게 제공되도록 설계될 수 있다.
이때, 상기 이웃하는 발광구조물 간의 거리가 80 마이크로 미터에 비해 더 작게 제공되고, 제1 본딩패드(155)와 제1 전극(150)이 접촉될 수 있는 제4 개구부(h4)는 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16)에 둘러 싸여진 공간에 제공될 수 있다.
한편, 상기 제4 개구부(h4)의 직경(D)은 상기 발광구조물의 직경(d)에 비해 더 크므로 상기 제4 개구부(h4)가 형성된 영역에도 발광구조물이 추가로 제공될 수도 있다. 그러나, 실시 예에 의하면, 하나의 발광구조물을 제거하고 그 영역에 상기 제4 개구부(h4)를 형성하고 제1 본딩패드(155)와 상기 제1 전극(150)이 접촉될 수 있는 전류 주입 영역을 형성하였다.
실시 예에 의하면, 이웃하는 발광구조물 간의 거리(l)를 짧게 설계함으로써, 반도체 소자(200)의 정해진 면적에 더 많은 발광구조물을 형성할 수 있게 된다. 그리고, 예로서, 도 1에 도시된 바와 같이 제1 본딩패드(155) 아래에 14 개의 발광구조물을 제거하고 그 영역을 통하여 제1 본딩패드(155)와 제1 전극(150) 간의 접촉 영역을 제공하였다.
이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면, 반도체 소자(200)의 정해진 면적에 더 많은 발광구조물을 형성할 수 있으며, 복수의 제4 개구부(h4)를 통하여 전원을 효율적으로 공급할 수 있게 된다.
또한, 상기 제1 본딩패드(155)와 상기 제1 전극(150)이 접촉되는 영역에 제공된 상기 제4 개구부(h4)의 직경은, 저항을 감소시키고 안정적인 전류 제공 및 공정 오차를 고려할 때 10 마이크로 미터 이상으로 제공되는 것이 좋다.
한편, 실시 예에 의하면, 상기 제4 개구부(h4)는 제1 복수의 발광구조물(P11, P12, P13, P14, P15, P16)에 둘러 싸여진 넓은 공간에 제공될 수 있다. 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 발광구조물의 중심으로부터 상기 제1 발광구조물에 제일 인접한 발광구조물의 중심까지의 거리에 비하여 상기 제4 개구부(h4)의 직경이 더 크게 제공될 수 있다.
상기 제4 개구부(h4)의 직경은 수십 마이크로 미터로 제공될 수 있다. 예를 들어, 상기 발광구조물의 직경이 30 마이크로 미터로 제공되고, 상기 이웃하는 발광구조물 간의 거리는 80 마이크로 미터로 제공되는 경우, 상기 제4 개구부(h4)의 직경은 80 마이크로 미터에 비해 더 크게 제공되도록 설계될 수 있다.
이에 따라, 상기 제4 개구부(h4)의 직경이 10 마이크로 미터에 비해 더 크게 제공될 수 있으므로, 실시 예에 따른 반도체 소자에 의하면, 상기 제1 본딩패드(155)와 상기 제1 전극(150) 간의 저항을 감소시키고 전류 주입이 원활하게 제공될 수 있게 된다.
이상에서 도 6을 참조하여 제1 본딩패드(155) 및 제4 개구부(h4)를 기준으로 설명된 설계 사항은 제2 본딩패드(165) 및 제5 개구부(h5)에 대해서도 동일하게 적용될 수 있다. 즉, 실시 예에 따른 반도체 소자(200)에 의하면, 반도체 소자(200)의 정해진 면적에 더 많은 발광구조물을 형성할 수 있으며, 복수의 제5 개구부(h5)를 통하여 전원을 효율적으로 공급할 수 있게 된다.
예를 들어, 상기 발광구조물의 직경이 30 마이크로 미터로 제공되고, 상기 이웃하는 발광구조물 간의 거리는 80 마이크로 미터로 제공되는 경우, 상기 제5 개구부(h5)의 직경은 80 마이크로 미터에 비해 더 크게 제공되도록 설계될 수 있다.
이에 따라, 상기 제5 개구부(h5)의 직경이 10 마이크로 미터에 비해 더 크게 제공될 수 있으므로, 실시 예에 따른 반도체 소자에 의하면, 상기 제2 본딩패드(165)와 상기 제2 전극(160) 간의 저항을 감소시키고 전류 주입이 원활하게 제공될 수 있게 된다.
다음으로, 도 7을 참조하여 종래 반도체 소자 대비하여 실시 예에 따른 반도체 소자의 효과를 더 살펴 보기로 한다.
도 7은 종래 반도체 소자의 예를 나타낸 도면으로서, 하나의 발광구조물(1110)을 중심으로 도시된 것이다. 상기 발광구조물(1110)은 기판(1120) 위에 제공될 수 있다. 상기 기판(1120) 위에 복수의 발광구조물(1110)이 배치될 수 있다. 또한, 상기 기판(1120) 아래에 제1 전극(1125)이 배치될 수 있다.
종래 반도체 소자는 발광구조물(1110), 제1 전극(1125), 제2 전극(1160)을 포함할 수 있다. 상기 발광구조물(1110)은 하부 반사층(1111), 활성층(1113), 애퍼쳐층(1114), 상부 반사층(1115)을 포함할 수 있다. 이때, 상부 반사층(1115)의 반사율이 하부 반사층(1111)의 반사율에 비해 더 낮게 제공되며, 상기 활성층(1113)에서 생성된 빛이 상기 상부 반사층(1115)을 통하여 상부 방향으로 추출될 수 있다.
또한, 종래 반도체 소자는 상기 발광구조물(1110) 상에 배치된 도전층(1140)을 포함할 수 있다. 상기 도전층(1140)은 상기 제2 전극(1160)에 전기적으로 연결될 수 있다. 종래 반도체 소자는 상기 발광구조물(1110) 위에 배치된 절연층(1130)을 포함할 수 있다.
종래 반도체 소자는 상기 제1 전극(1125)과 상기 제2 전극(1160)을 통하여 전원이 공급되므로 상기 기판(1120)은 도전성이 있어야 한다. 상기 기판(1120)은 예로서 도전성 반도체 기판을 포함할 수 있다.
상기 제1 전극(1125)과 상기 제2 전극(1160)을 통하여 상기 복수의 발광구조물(1110)에 전원이 공급되는 경우, 복수의 발광구조물(1110)에서 빛이 상부 방향으로 방출될 수 있다. 이때, 상기 제1 전극(1125)은 상기 기판(1120) 아래에 배치되어 예로서 외부 서브 마운트에 전기적으로 연결될 수 있다. 또한, 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 전극(1160)은 반도체 소자의 외곽부 일단에 배치된 전극 패드에 전기적으로 연결될 수 있다.
그런데, 종래 반도체 소자에 의하면, 반도체 소자의 상부 방향에서 보았을 때, 상기 전극 패드에 가까운 제1 영역(R1)과 상기 전극 패드로부터 상대적으로 먼 제2 영역(R2)에서의 빛 방출의 세기에 차이가 발생된다. 이는, 반도체 소자의 상부 방향에서 보았을 때, 반도체 소자의 외곽부 일단에 배치된 상기 전극 패드로부터 먼 영역에 있는 발광구조물에는 제2 전극(1160)을 통하여 제공되는 전류의 확산이 원활하지 못하기 때문인 것으로 해석된다.
예로서, 종래 반도체 소자가 1300 마이크로 미터 * 1100 마이크로 미터의 크기로 제공된 경우에, 전극 패드로부터 대략적으로 600 마이크로 미터 이상 거리에 배치된 발광구조물(1110)의 빛 세기가 저하되는 것으로 검출된다. 이러한 현상은 제2 전극(1160)이 수 마이크로 미터의 두께, 예로서 3 마이크로 미터의 충분한 두께로 제공되는 경우에도 발생되는 것으로 알려져 있다. 이는 종래 반도체 소자에서 전극 패드로부터 일정거리 이상에 배치된 발광구조물에서는 저항 증가로 인해 흐르는 전류량이 감소되기 때문인 것으로 해석된다.
그러나, 실시 예에 따른 반도체 소자(200)에 의하면 이상에서 설명된 바와 같이 제1 본딩패드(155) 및 제2 본딩패드(165)를 통하여 플립 칩 방식으로 전원이 공급될 수 있으므로, 반도체 소자(200)의 전체 영역에 배치된 발광구조물에 전류가 원활하게 확산되어 공급될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면 전체 영역에 배치된 복수의 발광구조물에서 효율적으로 또한 균일하게 빛이 방출될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 기판(105)을 더 포함할 수 있다. 상기 기판(105) 위에 복수의 발광구조물(P11, P21, …)이 배치될 수 있다. 예로서, 상기 기판(105)은 상기 복수의 발광구조물(P11, P21, …)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)은 진성 반도체 기판일 수 있다.
실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P11, P12, P21, P22, …)에 전원이 제공될 수 있다. 그리고, 상기 제1 전극(150)이 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 제1 도전형 반사층의 상부 면 위에 배치될 수 있다. 또한, 상기 제2 전극(160)이 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 제2 도전형 반사층의 상부 면 위에 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P11, P12, P21, P22, …)에 전원이 제공됨에 있어, 상기 기판(105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판(105)의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 기판(105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(105)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P11, P12, P21, P22, …)에 부착된 지지기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 5에 도시된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 의하면, 상기 반도체 소자(200)의 하부 반사층의 반사율이 상부 반사층의 반사율에 비해 더 작게 제공될 수 있다.
즉, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P11, P12, P21, P22, …)을 이루는 활성층으로부터 하부 반사층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P11, P12, P21, P22, …)을 이루는 활성층으로부터 상기 기판(105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 제2 도전형 반사층의 상부 면에 상기 제2 전극(160)이 배치되고, 상기 제2 전극(160) 위에 상기 제2 본딩패드(165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 제1 도전형 반사층의 상부 면에 상기 제1 전극(150)이 배치되고, 상기 제1 전극(150) 위에 상기 제1 본딩패드(155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(155) 및 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 하부 영역에 제공된 제1 도전형 반사층의 반사율이 상부 영역에 제공된 제2 도전형 반사층의 반사율에 비해 더 작게 선택하였다. 이에 따라, 상기 복수의 발광구조물(P11, P12, P21, P22, …)에서 생성된 빛이 상기 반도체 소자(200)의 기판(105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 절연층(142)이 DBR층으로 제공될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제3 절연층(143)이 DBR층으로 제공될 수 있다. 실시 예에 의하면, 상기 제2 절연층(142)과 상기 제3 절연층(143) 중에서 적어도 하나가 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P11, P12, P21, P22, …)에서 생성된 빛이 상부에 배치된 상기 제2 절연층(142)과 상기 제3 절연층(143)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 제2 절연층(142)과 상기 제3 절연층(143) 중에서 적어도 하나는, SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(142)과 상기 제3 절연층(143) 중에서 적어도 하나는, Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(142)과 상기 제3 절연층(143) 중에서 적어도 하나는, SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 절연층(142)과 상기 제3 절연층(143) 중에서 적어도 하나는 SOG(spin on glass)층을 포함할 수 있다. 예를 들어, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 절연층(142)과 상기 제3 절연층(143) 중에서 적어도 하나는 SOG층을 포함하는 복수의 절연층을 포함할 수 있다.
상기 제2 절연층(142) 또는 상기 제3 절연층(143)이 SOG층을 포함하는 경우, 반도체 소자(200)의 발광구조물 주변 영역에서의 단차에 따른 문제점을 해소할 수 있다. 반도체 소자(200)의 발광구조물 주변에서 상부 반사층이 제공된 영역과 상부 반사층이 제공되지 않은 영역 간에 단차가 발생될 수 있다.
이때, 반도체 소자(200)의 발광구조물 주변에서 단차가 크게 형성되면, 단차 영역에서 상기 제2 절연층(142) 또는 상기 제3 절연층(143)의 두께가 균일하게 형성되지 못하고 부분적으로 피트(pit)가 형성될 수 있다. 또한, 상기 제2 절연층(142) 또는 제3 절연층(143)에 피트(pit)가 형성되는 경우, 절연특성이 저하되어 제1 전극(150)과 제2 전극(160) 간의 전기적 단락(short)이 발생되거나 제1 본딩패드(155)와 제2 본딩패드(165) 간의 전기적 단락(short)이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 절연층(142) 또는 상기 제3 절연층(143)이 SOG층을 포함하도록 함으로써, 상기 제2 절연층(142) 또는 상기 제3 절연층(143)에 피트(pit)가 형성되는 것을 방지할 수 있다. 이에 따라, 실시 예에 의하면, 제1 전극(150)과 제2 전극(160) 간의 전기적 단락(short) 및 제1 본딩패드(155)와 제2 본딩패드(165) 간의 전기적 단락(short)이 발생되는 것을 방지할 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(absorption and scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(105)이 전도성 기판이 아니어도 되므로, 상기 기판(105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)는 상기 기판(105)의 하부 면에 제공된 무반사층을 더 포함할 수 있다. 상기 무반사층은 상기 반도체 소자(200)에서 방출되는 빛이 상기 기판(105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
그러면, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 대해 도면을 참조하여 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 6을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 8a 내지 도 8c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 8b는 도 8a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 8c는 도 8a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 8a 내지 도 8c에 도시된 바와 같이, 기판(105)에 복수의 발광구조물(P11, P12, P21, P22, …)이 형성될 수 있다.
상기 기판(105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 기판(105)은 GaAs 진성 반도체 기판일 수 있다. 또한, 상기 기판(105)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다.
예로서, 상기 기판(105)에 제1 도전형 반사층, 활성층, 제2 도전형 반사층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 반사층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P11, P12, P21, P22, …)이 형성될 수 있다.
상기 복수의 발광구조물(P11, P21, …)은 제1 도전형 반사층(110a, 110b, …), 활성층(115a, 115b, …), 애퍼쳐층(117a, 117b, …), 제2 도전형 반사층(120a, 120b, …)을 포함할 수 있다. 상기 복수의 발광구조물(P11, P12, P21, P22, …) 둘레에 제1 도전형 반사층(113)이 제공될 수 있다. 상기 제1 도전형 반사층(113)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 사이 영역에 배치될 수 있다.
예로서, 상기 복수의 발광구조물(P11, P12, P21, P22, …)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 발광구조물(P11, P12, P21, P22, …)은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 제1 도전형 반사층(110a, 110b, …)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제1 도전형 반사층(110a, 110b, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제1 도전형 반사층(110a, 110b, …)은 예컨대, AlxGa1 - xAs(0<x<1)/AlyGa1 -yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 도전형 반사층(110a, 110b, …)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 도전형 반사층(110a, 110b, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 활성층(115a, 115b, …)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 활성층(115a, 115b, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 활성층(115a, 115b, …)은 다중 우물 구조로 구현된 경우, 상기 활성층(115a, 115b, …)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InpGa1 - pAs (0≤p≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 장벽층은 예컨대, InqGa1 - qAs (0≤q≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 애퍼쳐층(117a, 117b, …)은 상기 활성층(115a, 115b, …) 상에 배치될 수 있다. 상기 애퍼쳐층(117a, 117b, …)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(117a, 117b, …)은 상기 활성층(115a, 115b, …)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 상기 애퍼쳐층(117a, 117b, …)은 공진 파장을 조정하고, 상기 활성층(115a, 115b, …)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 상기 애퍼쳐층(117a, 117b, …)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 상기 애퍼쳐층(117a, 117b, …)은 상기 활성층(115a, 115b, …), 제1 도전형 반사층(110a, 110b, …) 및 제2 도전형 반사층(120a, 120b, …)보다 높은 밴드 갭 에너지를 가질 수 있다.
상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 제2 도전형 반사층(120a, 120b, …)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제2 도전형 반사층(120a, 120b, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 도전형 반사층(120a, 120b, …)은 예컨대, AlxGa1 - xAs(0<x<1)/AlyGa1 -yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 반사층(120a, 120b, …)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 도전형 반사층(120a, 120b, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
예로서, 상기 제2 도전형 반사층(120a, 120b, …)은 상기 제1 도전형 반사층(110a, 110b, …) 보다 높은 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 반사층(120a, 120b, …)과 상기 제1 도전형 반사층(110a, 110b, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 반사층(120a, 120b, …)의 반사율보다 낮은 상기 제1 도전형 반사층(110a, 110b, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 9a 내지 도 9c에 도시된 바와 같이, 제1 전극(150)이 형성될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다. 도 9a는 실시 예에 따른 반도체 소자 제조방법에 따라 제공된 제1 전극의 형상을 나타낸 평면도이고, 도 9b는 도 9a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 9c는 도 9a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 9a 내지 도 9c에 도시된 바와 같이, 상기 복수의 발광구조물(P11, P12, P21, P22, …) 둘레에 상기 제1 전극(150)이 형성될 수 있다.
상기 제1 전극(150)은 상기 제1 도전형 반사층(113) 위에 형성되며, 상기 제1 복수의 발광구조물(P11, P12, …)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제1 전극(150)은 상기 제1 복수의 발광구조물(P11, P12, …)의 사이 영역에 형성될 수 있다.
또한, 상기 제1 전극(150)은 상기 제1 도전형 반사층(113) 위에 형성되며, 상기 제2 복수의 발광구조물(P21, P22, …)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 제1 전극(150)은 상기 제2 복수의 발광구조물(P21, P22, …)의 사이 영역에 형성될 수 있다.
한편, 실시 예에 의하면, 상기 제1 전극(150)이 형성되기 전에 상기 복수의 발광구조물(P11, P12, P21, P22, …) 측면에 제1 절연층(141)이 더 형성될 수도 있다. 상기 제1 절연층(141)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 상부 면과 측면에 형성될 수 있다. 상기 제1 절연층(141)은 상기 제1 전극(150)과 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 활성층 및 상부 반사층을 전기적으로 절연시킬 수 있다.
다른 실시 예에 의하면, 상기 제1 전극(150)이 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 측면으로부터 이격되어 배치되므로, 상기 제1 전극(150)과 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 활성층 및 상부 반사층 간의 전기적 절연 특성이 안정적으로 확보되는 경우, 상기 제1 절연층(141)은 형성되지 않고 생략될 수도 있다.
또한, 상기 제1 전극(150)의 면적(An)이 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(115a, 115b, …)의 면적을 나타낼 수 있다. 상기 제1 전극(150)의 면적(An)에 대한 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am) 비율(Am/An)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, 상기 제1 전극(150)의 면적(An)에 대한 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am) 비율(Am/An)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(150)의 면적(An)에 대한 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(200)의 적용 예에 따라서, 상기 반도체 소자(200)에 배치된 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 개수 및 직경은 다양하게 변경될 수 있다. 다음 [표 1]은 하나의 예로서 630 개의 발광구조물이 제공된 반도체 소자에 대한 데이터를 나타낸 것이다. [표 1]에서 “Ap”는 제2 전극(160)의 면적을 나타낸 것이며, “At”는 반도체 소자(200)의 전체 면적을 나타낸 것이다.
발광구조물 직경(㎛) 30
Am (㎛2) 445,347
An (㎛2) 750,000
Am/An (%) 59.4
Ap (㎛2) 1,600,000
At (㎛2) 1,822,500
예로서, 상기 제1 전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극(150)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 전극(150)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 전극(150)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
이어서, 도 10a 내지 도 10c에 도시된 바와 같이, 상기 제1 전극(150) 위에 제2 절연층(142)이 형성될 수 있다.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다. 도 10a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 절연층의 형상을 나타낸 평면도이고, 도 10b는 도 10a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 10c는 도 10a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 10a 내지 도 10c에 도시된 바와 같이, 상기 제1 전극(150) 위에 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 상부 면을 노출시키는 상기 제2 절연층(142)이 형성될 수 있다. 상기 제2 절연층(142)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 측면에 형성될 수 있다. 상기 제2 절연층(142)은 상기 제1 도전형 반사층(113) 위에 형성될 수 있다. 상기 제2 절연층(142)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 사이의 영역에 형성될 수 있다.
상기 제2 절연층(142)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제2 절연층(142)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 상기 제2 절연층(142)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제2 절연층(142)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제2 절연층(142)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(142)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(142)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
또한, 상기 제2 절연층(142)은 SOG(spin on glass)층을 포함할 수도 있다. 상기 제2 절연층(142)이 SOG층을 포함하는 경우, 반도체 소자(200)의 발광구조물 주변 영역에서의 단차에 따른 문제점을 해소할 수 있다.
반도체 소자(200)의 발광구조물 주변에서 상부 반사층이 제공된 영역과 상부 반사층이 제공되지 않은 영역 간에 단차가 발생될 수 있다. 반도체 소자(200)의 발광구조물 주변에서 단차가 크게 형성되면, 단차 영역에서 상기 제2 절연층(142)의 두께가 균일하게 형성되지 못하고 부분적으로 피트(pit)가 형성될 수 있다. 또한, 상기 제2 절연층(142)에 피트(pit)가 형성되는 경우, 절연특성이 저하되어 제1 전극(150)과 추후 형성될 제2 전극(160) 간의 전기적 단락(short)이 발생될 수 있는 위험성이 있다.
그러나, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 절연층(142)이 SOG층을 포함하도록 함으로써, 상기 제2 절연층(142)에 피트(pit)가 형성되는 것을 방지할 수 있다. 이에 따라, 실시 예에 의하면, 제1 전극(150)과 제2 전극(160) 간의 전기적 단락(short)이 발생되는 것을 방지할 수 있다.
다음으로, 도 11a 내지 도 11c에 도시된 바와 같이, 상기 제2 절연층(142) 위에 제2 전극(160)이 형성될 수 있다.
도 11a 내지 도 11c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다. 도 11a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 전극의 형상을 나타낸 평면도이고, 도 11b는 도 11a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 11c는 도 11a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 11a 내지 도 11c에 도시된 바와 같이, 상기 제2 절연층(142) 위에, 상부전극(160a)과 연결전극(160b)을 포함하는 상기 제2 전극(160)이 형성될 수 있다. 상기 상부전극(160a)은 상기 제2 절연층(142)에 의하여 노출된 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 상부 면에 형성될 수 있다. 상기 연결전극(160b)은 상기 상부전극(160a)을 연결시킬 수 있다.
상기 상부전극(160a)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)을 이루는 제2 도전형 반사층의 상부 면 위에 형성될 수 있다. 상기 연결전극(160b)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 위에 배치된 상기 상부전극(160a)을 서로 전기적으로 또한 물리적으로 연결시킬 수 있다. 상기 연결전극(160b)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 사이의 영역에 형성될 수 있다.
상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 제2 반사층(120a)과 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상부전극(160a)과 연결전극(160b)을 포함할 수 있다.
상기 상부전극(160a)은 상기 제1 발광구조물(P11)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(160b)은 상기 제1 발광구조물(P11)의 측면 및 주변에 배치되어 상기 상부전극(160a)과 전기적으로 연결될 수 있다.
상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 제1 활성층(115a) 주변에 배치된 상기 제1 전극(150)을 노출시키는 제3 개구부(h3)를 제공할 수 있다. 상기 제3 개구부(h3)를 통하여 상기 제1 전극(150)의 상부 면이 노출될 수 있다.
상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 제1 발광구조물(P11)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제1 발광구조물(P11)의 상기 제2 반사층(120a) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제2 반사층(120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(160)은 상기 제2 발광구조물(P21)의 제4 반사층(120b)과 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상부전극(160a)과 연결전극(160b)을 포함할 수 있다.
상기 상부전극(160a)은 상기 제2 발광구조물(P21)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(160b)은 상기 제2 발광구조물(P21)의 측면 및 주변에 배치되어 상기 상부전극(160a)과 전기적으로 연결될 수 있다.
상기 제2 전극(160)은 상기 제2 발광구조물(P21)의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 발광구조물(P21)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제2 발광구조물(P21)의 상기 제4 반사층(120b) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제4 반사층(120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제2 전극(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제2 전극(160)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제2 전극(160)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제2 전극(160)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
그리고, 도 12a 내지 도 12c에 도시된 바와 같이, 상기 제2 전극(160) 위에 제3 절연층(143)이 형성될 수 있다.
도 12a 내지 도 12c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제3 절연층이 형성된 예를 나타낸 도면이다. 도 12a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제3 절연층의 형상을 나타낸 평면도이고, 도 12b는 도 12a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 12c는 도 12a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 12a 및 도 12b에 도시된 바와 같이, 상기 제1 복수의 발광구조물(P11, P12, …)의 사이에 배치된 상기 제1 전극(150)을 노출시키는 제3 절연층(143)이 형성될 수 있다. 상기 제3 절연층(143)은 상기 제1 전극(150)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 예로서, 상기 제4 개구부(h4)는 상기 제3 개구부(h3)가 형성된 영역에 제공될 수 있다.
또한, 실시 예에 의하면, 도 12a 및 도 12c에 도시된 바와 같이, 상기 제2 복수의 발광구조물(P21, P22, …)의 사이에 배치된 상기 제2 전극(160)을 노출시키는 제3 절연층(143)이 형성될 수 있다. 상기 제3 절연층(143)은 상기 제2 전극(160)을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제3 절연층(143)은 상기 제2 전극(160)의 연결전극(160b)의 상부 면을 노출시키는 제5 개구부(h5)를 제공할 수 있다.
상기 제3 절연층(143)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제3 절연층(143)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 상기 제3 절연층(143)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제3 절연층(143)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제3 절연층(143)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제3 절연층(143)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제3 절연층(143)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
또한, 상기 제3 절연층(143)은 SOG(spin on glass)층을 포함할 수도 있다. 상기 제3 절연층(143)이 SOG층을 포함하는 경우, 반도체 소자(200)의 발광구조물 주변 영역에서의 단차에 따른 문제점을 해소할 수 있다.
반도체 소자(200)의 발광구조물 주변에서 상부 반사층이 제공된 영역과 상부 반사층이 제공되지 않은 영역 간에 단차가 발생될 수 있다. 반도체 소자(200)의 발광구조물 주변에서 단차가 크게 형성되면, 단차 영역에서 상기 제3 절연층(143)의 두께가 균일하게 형성되지 못하고 부분적으로 피트(pit)가 형성될 수 있다. 또한, 상기 제3 절연층(143)에 피트(pit)가 형성되는 경우, 절연특성이 저하되어 제2 전극(160)과 추후 형성될 제1 본딩패드(155) 간의 전기적 단락(short)이 발생될 수 있는 위험성이 있다.
그러나, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제3 절연층(143)이 SOG층을 포함하도록 함으로써, 상기 제3 절연층(143)에 피트(pit)가 형성되는 것을 방지할 수 있다. 이에 따라, 실시 예에 의하면, 제2 전극(160)과 제1 본딩패드(155) 간의 전기적 단락(short)이 발생되는 것을 방지할 수 있다.
이어서, 도 13a 내지 도 13c에 도시된 바와 같이, 상기 제3 절연층(143) 위에 제1 본딩패드(155)와 제2 본딩패드(165)가 형성될 수 있다.
도 13a 내지 도 13c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 13a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 본딩패드와 제2 본딩패드의 형상을 나타낸 평면도이고, 도 13b는 도 13a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 13c는 도 13a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 13a 내지 도 13c에 도시된 바와 같이, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)가 상기 제3 절연층(143) 위에 이격되어 형성될 수 있다.
상기 제1 본딩패드(155)는 상기 복수의 제4 개구부(h4) 위에 배치되어 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(155)의 하부 면이 상기 제4 개구부(h4)를 통해 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(165)는 상기 복수의 제5 개구부(h5) 위에 배치되어 상기 제2 전극(160)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 제5 개구부(h5)를 통해 상기 제2 전극(160)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(172)는 Ti, Ni, Cu, Cr, Au을 포함하는 복수의 층으로 형성될 수 있다.
한편, 도 14는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이고, 도 15는 도 14에 도시된 반도체 소자에 적용된 제3 절연층, 제1 본딩패드, 제2 본딩패드의 형상을 나타낸 도면이다.
도 14 및 도 15를 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)의 다른 예에 의하면, 도 14 및 도 15에 도시된 바와 같이, 제3 절연층(143)의 형상에 변화를 줄 수 있다.
실시 예에 의하면, 제1 본딩패드(155) 아래 영역에서 상기 제3 절연층(143)은, 도 1 내지 도 5를 참조하여 설명된 바와 유사하게, 복수의 열(f1, f2, f3)에 정렬되어 제공된 복수의 개구부를 포함할 수 있다. 상기 제1 본딩패드(155)는 상기 제3 절연층(143)의 복수의 열(f1, f2, f3)에 제공된 복수의 개구부를 통하여 제1 전극(150)에 전기적으로 연결될 수 있다.
또한, 실시 예에 의하면, 제2 본딩패드(165) 아래 영역에서 상기 제3 절연층(143)은, 도 1 내지 도 5를 참조하여 설명된 바와 다르게, 상대적으로 큰 제1 개구부(Q1)를 포함할 수 있다. 상기 제2 본딩패드(165)는 상기 제3 절연층(143)의 제1 개구부(Q1)를 통하여 제2 전극(160)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제3 절연층(143)이 상기 제2 본딩패드(165) 아래 영역에서 상대적으로 큰 제1 개구부(Q1)를 제공함에 따라, 상기 제2 본딩패드(165)와 상기 제2 전극(160)이 좀 더 넓은 면적에서 접촉을 할 수 있게 된다.
이에 따라, 상기 제2 본딩패드(165)와 상기 제2 전극(160)의 접촉에 의하여 전원이 효율적으로 공급될 수 있다. 또한, 상기 제2 본딩패드(165)와 상기 제2 전극(160)의 접촉 면적이 커짐에 따라 발광구조물에서 발생된 열이 효과적으로 외부로 방출될 수 있게 된다.
또한, 상기 제2 본딩패드(165)와 상기 제2 전극(160)에 배치된 상기 제3 절연층(143)이 제거됨에 따라, 상기 제3 절연층(143)에 의하여 열 방출이 저해되는 것을 감소시킬 수 있다. 이에 따라, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효율적으로 방출할 수 있게 된다.
한편, 도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이고, 도 17은 도 16에 도시된 반도체 소자에 적용된 제3 절연층, 제1 본딩패드, 제2 본딩패드의 형상을 나타낸 도면이다.
도 16 및 도 17을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)의 또 다른 예에 의하면, 도 16 및 도 17에 도시된 바와 같이, 제3 절연층(143)의 형상에 변화를 줄 수 있다. 또한, 실시 예에 의하면, 제1 본딩패드(155) 및 제2 본딩패드(165)의 형상에 변화를 줄 수 있다.
실시 예에 의하면, 도 16 및 도 17에 도시된 바와 같이, 상기 제1 본딩패드(155)의 폭과 상기 제2 본딩패드(165)의 폭이 서로 다르게 제공될 수 있다. 예로서, 상기 제1 본딩패드(155)의 폭은 “L1”으로 제공될 수 있으며, 상기 제2 본딩패드(165)의 폭은 “L1”에 비해 더 큰 “L2”의 폭으로 제공될 수 있다.
그리고, 실시 예에 의하면, 제1 본딩패드(155) 아래 영역에서 상기 제3 절연층(143)은, 도 1 내지 도 5를 참조하여 설명된 바와 유사하게, 복수의 열(f1, f2, f3)에 정렬되어 제공된 복수의 개구부를 포함할 수 있다. 상기 제1 본딩패드(155)는 상기 제3 절연층(143)의 복수의 열(f1, f2, f3)에 제공된 복수의 개구부를 통하여 제1 전극(150)에 전기적으로 연결될 수 있다.
또한, 실시 예에 의하면, 제2 본딩패드(165) 아래 영역에서 상기 제3 절연층(143)은, 도 1 내지 도 5를 참조하여 설명된 바와 다르게, 상대적으로 큰 제2 개구부(Q2)를 포함할 수 있다. 상기 제2 본딩패드(165)는 상기 제3 절연층(143)의 제2 개구부(Q2)를 통하여 제2 전극(160)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 본딩패드(165)의 폭(L2)이 상기 제1 본딩패드(155)의 폭(L1)에 비해 더 크도록 제공함으로써, 도 18에 도시된 상기 제2 개구부(Q2)가 도 16에 도시된 제1 개구부(Q1)에 비해 더 크게 제공될 수 있다.
이에 따라, 상기 제2 본딩패드(165)와 상기 제2 전극(160)의 접촉에 의하여 전원이 효율적으로 공급될 수 있다. 또한, 상기 제2 본딩패드(165)와 상기 제2 전극(160)의 접촉 면적이 커짐에 따라 발광구조물에서 발생된 열이 효과적으로 외부로 방출될 수 있게 된다.
또한, 상기 제2 본딩패드(165)와 상기 제2 전극(160)에 배치된 상기 제3 절연층(143)이 제거됨에 따라, 상기 제3 절연층(143)에 의하여 열 방출이 저해되는 것을 감소시킬 수 있다. 이에 따라, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효율적으로 방출할 수 있게 된다.
다음으로, 도 18 내지 도 22를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이고, 도 19는 도 18에 도시된 반도체 소자의 A2 영역을 나타낸 도면이고, 도 20은 도 19에 도시된 반도체 소자의 A-A 선에 따른 단면도이고, 도 21은 도 18에 도시된 반도체 소자의 B2 영역을 나타낸 도면이고, 도 22는 도 21에 도시된 반도체 소자의 B-B 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 18, 도 19, 도 21을 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(2155)와 제2 본딩패드(2165)는 투명으로 처리되었다.
도 18 내지 도 22를 참조하여 실시 예에 따른 반도체 소자(2200)를 설명함에 있어, 도 1 내지 도 17을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
본 발명의 실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …), 제1 전극(2150), 제2 전극(2160), 제1 본딩패드(2155), 제2 본딩패드(2165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(2200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에서 생성된 빛을 예를 들어 15도 내지 25도 정도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)은 상기 제1 본딩패드(2155) 아래에 배치된 제1 복수의 발광구조물(P11, P12, P13, …)과 상기 제2 본딩패드(2165) 아래에 배치된 제2 복수의 발광구조물(P21, P22, P23, …)을 포함할 수 있다.
상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …) 각각은 제1 도전형 반사층, 활성층, 제2 도전형 반사층을 포함할 수 있다. 예로서, 상기 반사층은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …) 각각은 유사한 구조로 형성될 수 있으며, 도 20 및 도 22에 도시된 단면도를 참조하여 실시 예에 따른 반도체 소자(2200)의 적층 구조를 설명한다.
실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 제1 영역에 배치된 제1 본딩패드(2155)와 제2 영역에 배치된 제2 본딩패드(2165)를 포함할 수 있다. 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 서로 이격되어 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 20에 도시된 바와 같이, 상기 제1 영역에 배치된 제1 복수의 발광구조물(P11, P12, P13, …)을 포함할 수 있다. 상기 제1 복수의 발광구조물(P11, P12, P13, …)은 상기 제1 본딩패드(2155) 아래에 배치될 수 있다. 상기 제1 복수의 발광구조물(P11, P12, P13, …)은 서로 이격되어 배치될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, …)은 제1 도전형 반사층, 제1 도전형 반사층 위에 배치된 활성층, 활성층 위에 배치된 제2 도전형 반사층을 각각 포함할 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, P14, …)의 제1 도전형 반사층은 하부 반사층으로 지칭될 수 있다. 또한, 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제2 도전형 반사층은 상부 반사층으로 지칭될 수 있다.
이때, 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제1 도전형 반사층들은 서로 전기적으로 연결될 수 있다. 또한, 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제1 도전형 반사층들은 서로 물리적으로 연결되어 제공될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 활성층들은 서로 이격되어 배치될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제2 도전형 반사층들은 서로 이격되어 배치될 수 있다. 또한, 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제2 도전형 반사층들은 서로 전기적으로 연결될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)는, 도 18, 도 21, 도 22에 도시된 바와 같이, 상기 제2 영역에 배치된 제2 복수의 발광구조물(P21, P22, P23, …)을 포함할 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, …)은 상기 제2 본딩패드(2165) 아래에 배치될 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, …)은 서로 이격되어 배치될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, …)은 제1 도전형 반사층, 제1 도전형 반사층 위에 배치된 활성층, 활성층 위에 배치된 제2 도전형 반사층을 각각 포함할 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제1 도전형 반사층은 하부 반사층으로 지칭될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제2 도전형 반사층은 상부 반사층으로 지칭될 수 있다.
이때, 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제1 도전형 반사층들은 서로 전기적으로 연결될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제1 도전형 반사층들은 서로 물리적으로 연결되어 제공될 수 있다.
또한, 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제1 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제1 도전형 반사층들과 전기적으로 연결될 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제1 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제1 도전형 반사층들과 서로 물리적으로 연결되어 제공될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 활성층들은 서로 이격되어 배치될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 활성층들은 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 활성층들과 서로 이격되어 배치될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제2 도전형 반사층들은 서로 이격되어 배치될 수 있다. 또한, 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제2 도전형 반사층들은 서로 전기적으로 연결될 수 있다.
또한, 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제2 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제2 도전형 반사층들과 서로 이격되어 배치될 수 있다. 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 이루는 제2 도전형 반사층들은 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 이루는 제2 도전형 반사층들과 서로 전기적으로 연결될 수 있다.
상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 서로 이격되어 배치될 수 있다. 상기 제1 본딩패드(2155)는 상기 제1 전극(2150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(2155) 아래에 상기 제1 전극(2150)이 배치될 수 있다.
예로서, 상기 제1 본딩패드(2155)의 하부 면이 상기 제1 전극(2150)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제1 도전형 반사층에 전기적으로 연결될 수 있다. 또한, 상기 제1 전극(2150)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제1 도전형 반사층에 전기적으로 연결될 수 있다.
상기 제2 본딩패드(2165)는 상기 제2 전극(2160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(2165) 아래에 상기 제2 전극(2160)이 배치될 수 있다.
예로서, 상기 제2 본딩패드(2165)의 하부 면이 상기 제2 전극(2160)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(2160)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제2 도전형 반사층에 전기적으로 연결될 수 있다. 또한, 상기 제2 전극(2160)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제2 도전형 반사층에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 전극(2150)은 상기 제1 본딩패드(2155) 아래와 상기 제2 본딩패드(2165) 아래에 모두 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 본딩패드(2155)가 배치된 영역에서 상기 제1 본딩패드(2155)와 전기적으로 연결될 수 있다. 상기 제1 전극(2150)은 상기 제2 본딩패드(2165)와 전기적으로 절연될 수 있다.
또한, 상기 제2 전극(2160)은 상기 제1 본딩패드(2155) 아래와 상기 제2 본딩패드(2165) 아래에 모두 배치될 수 있다. 상기 제2 전극(2160)은 상기 제2 본딩패드(2165)가 배치된 영역에서 상기 제2 본딩패드(2165)와 전기적으로 연결될 수 있다. 상기 제2 전극(2160)은 상기 제1 본딩패드(2155)와 전기적으로 절연될 수 있다.
상기 제1 전극(2150)과 상기 제1 본딩패드(2155) 간의 전기적 연결관계 및 상기 제2 전극(2160)과 상기 제2 본딩패드(2165) 간의 전기적 연결관계는 뒤에서 더 설명하기로 한다.
그러면, 도 19 및 도 20을 참조하여, 상기 제1 본딩패드(2155) 아래에 배치된 제1 발광구조물(P11)을 기준으로 실시 예에 따른 반도체 소자(2200)의 구조를 더 살펴 보기로 한다. 도 20은 도 19에 도시된 실시 예에 따른 반도체 소자(2200)의 A-A 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(2200)는, 도 19 및 도 20에 도시된 바와 같이, 상기 제1 본딩패드(2155) 아래에 배치된 제1 발광구조물(P11)을 포함할 수 있다.
상기 제1 발광구조물(P11)은 제1 도전형의 제1 반사층(2110a), 제2 도전형의 제2 반사층(2120a), 제1 활성층(2115a)을 포함할 수 있다. 상기 제1 활성층(2115a)은 상기 제1 반사층(2110a)과 상기 제2 반사층(2120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(2115a)이 상기 제1 반사층(2110a) 위에 배치되고, 상기 제2 반사층(2120a)이 상기 제1 활성층(2115a) 위에 배치될 수 있다. 상기 제1 발광구조물(P11)은 상기 제1 활성층(2115a)과 상기 제2 반사층(2120a) 사이에 배치된 제1 애퍼쳐층(2117a)을 더 포함할 수 있다.
또한, 상기 제1 발광구조물(P11)의 상기 제1 반사층(2110a) 주변에 제1 도전형 반사층(2113)이 배치될 수 있다. 상기 제1 도전형 반사층(2113)은 상기 제1 발광구조물(P11)의 둘레에 배치될 수 있다. 예로서, 상기 제1 도전형 반사층(2113)은 상기 제1 복수의 발광구조물(P11, P12, P13, …) 사이에 배치될 수 있다.
상기 제1 복수의 발광구조물(P11, P12, P13, …)의 하부 반사층은 상기 제1 도전형 반사층(2113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 반사층(2113)의 상부 면과 상기 제1 반사층(2110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 반사층(2113)의 상부 면과 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 하부 반사층의 상부 면이 동일 수평면에 배치될 수 있다.
다음으로, 도 21 및 도 22를 참조하여, 상기 제2 본딩패드(2165) 아래에 배치된 제2 발광구조물(P21)을 기준으로 실시 예에 따른 반도체 소자(2200)의 구조를 더 살펴 보기로 한다. 도 22는 도 21에 도시된 실시 예에 따른 반도체 소자(2200)의 B-B 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(2200)는, 도 21 및 도 22에 도시된 바와 같이, 상기 제2 본딩패드(2165) 아래에 배치된 제2 발광구조물(P21)을 포함할 수 있다.
상기 제2 발광구조물(P21)은 제1 도전형의 제3 반사층(2110b), 제2 도전형의 제4 반사층(2120b), 제2 활성층(2115b)을 포함할 수 있다. 상기 제2 활성층(2115b)은 상기 제3 반사층(2110b)과 상기 제4 반사층(2120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(2115b)이 상기 제3 반사층(2110b) 위에 배치되고, 상기 제4 반사층(2120b)이 상기 제2 활성층(2115b) 위에 배치될 수 있다. 상기 제2 발광구조물(P21)은 상기 제2 활성층(2115b)과 상기 제4 반사층(2120b) 사이에 배치된 제2 애퍼쳐층(2117b)을 더 포함할 수 있다.
또한, 상기 제2 발광구조물(P21)의 상기 제3 반사층(2110b) 주변에 제1 도전형 반사층(2113)이 배치될 수 있다. 상기 제1 도전형 반사층(2113)은 상기 제2 발광구조물(P21)의 둘레에 배치될 수 있다. 예로서, 상기 제1 도전형 반사층(2113)은 상기 제2 복수의 발광구조물(P21, P22, P23, …) 사이에 배치될 수 있다.
상기 제2 복수의 발광구조물(P21, P22, P23, …)의 하부 반사층은 상기 제1 도전형 반사층(2113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 반사층(2113)의 상부 면과 상기 제3 반사층(2110b)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 반사층(2113)의 상부 면과 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 하부 반사층의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)는, 도 20 및 도 22에 도시된 바와 같이, 제1 절연층(2141)을 포함할 수 있다.
상기 제1 절연층(2141)은 도면의 복잡성을 해소하고 구조에 대한 이해를 돕기 위하여 도 18, 도 19, 도 21에는 도시되지 아니하였다. 한편, 다른 실시 예에 따른 반도체 소자(2200)에 의하면 상기 제1 절연층(2141)은 생략될 수도 있다.
상기 제1 절연층(2141)은 상기 제1 발광구조물(P11)의 측면에 배치될 수 있다. 상기 제1 절연층(2141)은 상기 제1 발광구조물(P11)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(2141)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 상부 반사층의 측면에 배치될 수 있다. 상기 제1 절연층(2141)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(2141)은 상기 제1 발광구조물(P11)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(2141)은 상기 제1 발광구조물(P11)의 상기 제2 반사층(2120a)의 상부 면을 노출시킬 수 있다.
상기 제1 절연층(2141)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(2141)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 상부 반사층의 상부 면을 노출시킬 수 있다.
또한, 상기 제1 절연층(2141)은 상기 제2 발광구조물(P21)의 측면에 배치될 수 있다. 상기 제1 절연층(2141)은 상기 제2 발광구조물(P21)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(2141)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 상부 반사층의 측면에 배치될 수 있다. 상기 제1 절연층(2141)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 측면 둘레를 감싸도록 배치될 수 있다.
상기 제1 절연층(2141)은 상기 제2 발광구조물(P21)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(2141)은 상기 제2 발광구조물(P21)의 상기 제4 반사층(2120b)의 상부 면을 노출시킬 수 있다.
상기 제1 절연층(2141)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(2141)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 상부 반사층의 상부 면을 노출시킬 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 제1 전극(2150)을 포함할 수 있다. 상기 제1 전극(2150)은 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …) 둘레에 배치될 수 있다.
상기 제1 전극(2150)은 상기 제1 복수의 발광구조물(P11, P12, P13, …) 둘레에 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)을 노출시키는 복수의 제1 개구부(h1)를 제공할 수 있다. 상기 복수의 제1 개구부(h1)에 의하여 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 활성층과 상부 반사층이 노출될 수 있다.
다른 표현으로서, 상기 제1 전극(2150)은, 상기 제1 본딩패드(2155) 아래에서, 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제2 도전형 반사층을 노출시키는 복수의 제1 개구부(h1)를 제공하고 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제1 도전형 반사층과 전기적으로 연결될 수 있다.
또한, 상기 제1 전극(2150)은 상기 제2 복수의 발광구조물(P21, P22, P23, …) 둘레에 배치될 수 있다. 상기 제1 전극(2150)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)을 노출시키는 복수의 제2 개구부(h2)를 제공할 수 있다. 상기 복수의 제2 개구부(h2)에 의하여 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 활성층과 상부 반사층이 노출될 수 있다.
다른 표현으로서, 상기 제1 전극(2150)은, 상기 제2 본딩패드(2165) 아래에서, 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제2 도전형 반사층을 노출시키는 복수의 제2 개구부(h2)를 제공하고 제2 복수의 발광구조물(P21, P22, P23, …)의 제1 도전형 반사층과 전기적으로 연결될 수 있다.
상기 제1 전극(2150)은 상기 제1 도전형 반사층(2113) 위에 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 발광구조물(P11)의 상기 제1 반사층(2110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(2150)은 상기 제2 발광구조물(P21)의 상기 제3 반사층(2110b)과 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 제2 전극(2160)을 포함할 수 있다. 상기 제2 전극(2160)은 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …) 위에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제1 본딩패드(2155) 아래와 상기 제2 본딩패드(2165) 아래에 배치될 수 있다.
상기 제2 전극(2160)은, 도 19 및 도 20에 도시된 바와 같이, 상기 제1 복수의 발광구조물(P11, P12, P13, …) 위에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 상부 반사층 위에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제1 전극(2150) 위에 배치될 수 있다.
상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 제2 반사층(2120a)과 전기적으로 연결될 수 있다. 상기 제2 전극(2160)은 상부전극(2160a)과 연결전극(2160b)을 포함할 수 있다.
상기 상부전극(2160a)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(2160b)은 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 측면 및 주변에 배치되어 상기 상부전극(2160a)과 전기적으로 연결될 수 있다. 상기 연결전극(2160b)은 상기 제1 복수의 발광구조물(P11, P12, P13, …) 위에 배치된 상기 상부전극(2160a)을 전기적으로 연결할 수 있다.
상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 제1 활성층(2115a) 주변에 배치된 상기 제1 전극(2150)을 노출시키는 제3 개구부(h3)를 제공할 수 있다. 상기 제3 개구부(h3)를 통하여 상기 제1 전극(2150)의 상부 면이 노출될 수 있다.
상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 측면에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제1 발광구조물(P11)의 상기 제2 반사층(2120a) 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제2 반사층(2120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(2160)은, 도 21 및 도 22에 도시된 바와 같이, 상기 제2 복수의 발광구조물(P21, P22, P23, …) 위에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 상부 반사층 위에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제1 전극(2150) 위에 배치될 수 있다.
상기 제2 전극(2160)은 상기 제2 발광구조물(P21)의 제4 반사층(2120b)과 전기적으로 연결될 수 있다. 상기 제2 전극(2160)은 상부전극(2160a)과 연결전극(2160b)을 포함할 수 있다.
상기 상부전극(2160a)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(2160b)은 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 측면 및 주변에 배치되어 상기 상부전극(2160a)과 전기적으로 연결될 수 있다. 상기 연결전극(2160b)은 상기 제2 복수의 발광구조물(P21, P22, P23, …) 위에 배치된 상기 상부전극(2160a)을 전기적으로 연결할 수 있다.
상기 제2 전극(2160)은 상기 제2 발광구조물(P21)의 측면에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제2 발광구조물(P21)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제2 발광구조물(P21)의 상기 제4 반사층(2120b) 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제4 반사층(2120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 19 내지 도 22에 도시된 바와 같이, 제2 절연층(2142)을 포함할 수 있다.
상기 제2 절연층(2142)은 상기 제1 전극(2150)과 상기 제2 전극(2160) 사이에 배치될 수 있다. 상기 제2 절연층(2142)은 상기 제1 전극(2150)의 상부 면과 상기 제2 전극(2160)의 하부 면 사이에 배치될 수 있다. 상기 제2 절연층(2142)은 상기 제1 전극(2150)과 상기 제2 전극(2160)을 전기적으로 절연시킬 수 있다.
상기 제2 절연층(2142)은 상기 제1 본딩패드(2155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 상부 면을 노출시키는 복수의 개구부를 제공할 수 있다. 상기 제2 절연층(2142)은 상기 제1 본딩패드(2155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제2 도전형 반사층과 상기 제2 전극(2160)이 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
또한, 상기 제2 절연층(2142)은 상기 제1 본딩패드(2155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, …) 주변에 배치된 상기 제1 전극(2150)의 상부 면을 노출시키는 복수의 개구부를 제공할 수 있다. 상기 제2 절연층(2142)은 상기 제1 본딩패드(2155) 아래에서 상기 제1 복수의 발광구조물(P11, P12, P13, …)의 제1 도전형 반사층과 상기 제1 본딩패드(2155)가 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
상기 제2 절연층(2142)은 상기 제2 본딩패드(2165) 아래에서 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 상부 면을 노출시키는 복수의 개구부를 제공할 수 있다. 상기 제2 절연층(2142)은 상기 제2 본딩패드(2165) 아래에서 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제2 도전형 반사층과 상기 제2 전극(2160)이 전기적으로 연결된 복수의 개구부를 제공할 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제2 본딩패드(2165) 아래에서 상기 제2 절연층(2142)에 제공된 복수의 개구부에 의하여, 상기 제2 복수의 발광구조물(P21, P22, P23, …)의 제2 도전형 반사층과 상기 제2 본딩패드(2165)가 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 제3 절연층(2143)을 포함할 수 있다.
상기 제3 절연층(2143)은 상기 제1 본딩패드(2155) 아래 및 상기 제2 본딩패드(2165) 아래에 배치될 수 있다. 상기 제3 절연층(2143)은 상기 제1 본딩패드(2155) 아래에서 상기 제2 전극(2160) 위에 배치될 수 있다. 또한, 상기 제3 절연층(2143)은 상기 제2 본딩패드(2165) 아래에서 상기 제2 전극(2160) 위에 배치될 수 있다.
상기 제3 절연층(2143)은, 도 19 및 도 20에 도시된 바와 같이, 상기 제1 본딩패드(2155) 아래에서 상기 제2 전극(2160)의 상부전극(2160a) 위에 배치될 수 있다. 상기 제3 절연층(2143)은 상기 제1 본딩패드(2155) 아래에서 상기 제1 전극(2150)을 노출시키는 복수의 제4 개구부(h4)를 제공할 수 있다. 예로서, 상기 제4 개구부(h4)는 상기 제3 개구부(h3)가 형성된 영역에 제공될 수 있다.
상기 제3 절연층(2143)은, 상기 제1 본딩패드(2155)가 배치된 제1 영역에서, 상기 제1 본딩패드(2155)와 상기 제1 전극(2150)이 전기적으로 연결된 복수의 제4 개구부(h4)를 제공할 수 있다.
실시 예에 의하면, 상기 제4 개구부(h4)의 면적은 상기 제1 활성층(2115a)의 면적에 비해 더 작게 제공될 수 있다. 상기 제4 개구부(h4)의 면적은 상기 제2 반사층(2120a)의 면적에 비해 더 작게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제3 개구부(h3)의 면적이 상기 제4 개구부(h4)의 면적에 비해 더 크게 제공될 수 있다. 상기 제3 개구부(h3)의 면적이 상기 제1 활성층(2115a)의 면적에 비해 더 작게 제공될 수 있다. 상기 제3 개구부(h3)의 면적이 상기 제2 반사층(2120a)의 면적에 비해 더 작게 제공될 수 있다.
상기 제4 개구부(h4)는 상기 제1 복수의 발광구조물(P11, P12, P13, …) 중에서 3 개의 발광구조물에 의하여 둘러 싸여진 영역에 제공될 수 있다. 예컨대, 상기 제4 개구부(h4) 중에서 하나는 P11, P12, P13 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
예로서, 상기 제4 개구부(h4)의 중심으로부터 P11 발광구조물의 중심까지의 거리와 P12 발광구조물의 중심까지의 거리가 유사하게 제공될 수 있다. 또한, 상기 제4 개구부(h4)의 중심으로부터 P11 발광구조물의 중심까지의 거리와 P13 발광구조물의 중심까지의 거리가 유사하게 제공될 수 있다.
또한, 상기 제1 발광구조물(P11) 둘레에 3 개의 제4 개구부(h4)가 제공될 수 있다. 예로서, 상기 제1 발광구조물(P11)의 중심으로부터 이웃에 배치된 3 개의 제4 개구부(h4)의 중심까지의 거리가 서로 유사하게 제공될 수 있다.
상기 제3 절연층(2143)은, 도 21 및 도 22에 도시된 바와 같이, 상기 제2 본딩패드(2165) 아래에서 상기 제2 전극(2160)의 상부전극(2160a) 위에 배치될 수 있다. 상기 제3 절연층(2143)은 상기 제2 본딩패드(2165) 아래에서 상기 제2 전극(2160)을 노출시키는 복수의 제5 개구부(h5)를 제공할 수 있다. 상기 제3 절연층(2143)은 상기 제2 본딩패드(2165) 아래에서 상기 제2 전극(2160)의 연결전극(2160b)의 상부 면을 노출시키는 제5 개구부(h5)를 제공할 수 있다.
상기 제3 절연층(2143)은 상기 제2 발광구조물(P21)의 제2 활성층(2115b) 주변에 배치된 상기 제2 전극(2160)을 노출시키는 제5 개구부(h5)를 제공할 수 있다. 상기 제3 절연층(2143)은 상기 제2 발광구조물(P21)의 제4 반사층(2120b) 주변에 배치된 상기 제2 전극(2160)의 연결전극(2160b)을 노출시키는 제5 개구부(h5)를 제공할 수 있다. 상기 제5 개구부(h5)를 통하여 상기 제2 전극(2160)의 상부 면이 노출될 수 있다.
상기 제3 절연층(2143)은, 상기 제2 본딩패드(2165)가 배치된 제2 영역에서, 상기 제2 본딩패드(2165)와 상기 제2 전극(2160)이 전기적으로 연결된 복수의 제5 개구부(h5)를 제공할 수 있다.
실시 예에 의하면, 상기 제5 개구부(h5)의 면적은 상기 제2 활성층(2115b)의 면적에 비해 더 작게 제공될 수 있다. 상기 제5 개구부(h5)의 면적은 상기 제4 반사층(2120b)의 면적에 비해 더 작게 제공될 수 있다.
상기 제5 개구부(h5)는 상기 제2 복수의 발광구조물(P21, P22, P23, …) 중에서 3 개의 발광구조물에 의하여 둘러 싸여진 영역에 제공될 수 있다. 예컨대, 상기 제5 개구부(h5) 중에서 하나는 P21, P22, P23 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
예로서, 상기 제5 개구부(h5)의 중심으로부터 P21 발광구조물의 중심까지의 거리와 P22 발광구조물의 중심까지의 거리가 유사하게 제공될 수 있다. 또한, 상기 제5 개구부(h5)의 중심으로부터 P21 발광구조물의 중심까지의 거리와 P23 발광구조물의 중심까지의 거리가 유사하게 제공될 수 있다.
또한, 상기 제2 발광구조물(P21) 둘레에 3 개의 제5 개구부(h5)가 제공될 수 있다. 예로서, 상기 제2 발광구조물(P21)의 중심으로부터 이웃에 배치된 3 개의 제5 개구부(h5)의 중심까지의 거리가 서로 유사하게 제공될 수 있다.
실시 예에 의하면, 도 18 내지 도 22에 도시된 바와 같이, 제1 본딩패드(2155)와 제2 본딩패드(2165)를 포함할 수 있다. 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 서로 이격되어 배치될 수 있다.
상기 제1 본딩패드(2155)는 상기 제4 개구부(h4)가 제공된 영역을 통하여 상기 제1 전극(2150)과 전기적으로 연결될 수 있다. 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(2155)의 하부 면이 상기 제1 전극(2150)의 상부 면에 접촉될 수 있다.
또한, 상기 제2 본딩패드(2165)는 상기 제5 개구부(h5)가 제공된 영역을 통하여 상기 제2 전극(2160)과 전기적으로 연결될 수 있다. 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(2165)의 하부 면이 상기 제2 전극(2160)의 상부 면에 접촉될 수 있다. 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(2165)의 하부 면이 상기 제2 전극(2160)의 연결전극(2160b) 상부 면에 접촉될 수 있다.
한편, 실시 예에 따른 반도체 소자(2200)에 의하면, 도 18에 도시된 바와 같이, 상기 제3 절연층(2143)은 상기 제1 본딩패드(2155) 아래에 제공된 복수의 제4 개구부(h4)를 포함할 수 있다. 이때, 하나의 예로서 복수의 제4 개구부(h4)는 상기 제1 본딩패드(2155) 아래에서 복수의 열로 배열되어 제공될 수 있다.
한편, 실시 예에 따른 반도체 소자(2200)에 의하면, 도 18에 도시된 바와 같이, 상기 제3 절연층(2143)은 상기 제2 본딩패드(2165) 아래에 제공된 복수의 제5 개구부(h5)를 포함할 수 있다.
이때, 하나의 예로서 복수의 제5 개구부(h5)는 상기 제2 본딩패드(2165) 아래에서 복수의 열로 배열되어 제공될 수 있다.
한편, 실시 예에 따른 반도체 소자(2200)에 의하면, 도 18 내지 도 20에 도시된 바와 같이, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(2155)의 하부 면과 상기 제1 전극(2150)의 상부 면이 접촉될 수 있다. 이때, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(2155)의 하부 면과 접촉된 상기 제1 전극(2150)의 상부 면 영역은 P11, P12, P13 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(2155)의 하부 면과 접촉된 상기 제1 전극(2150)의 상부 면 영역의 면적은 상기 제1 활성층(2115a)의 상부 면 면적에 비해 더 작게 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 도 18, 도 21, 도 22에 도시된 바와 같이, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(2165)의 하부 면과 상기 제2 전극(2160)의 상부 면이 접촉될 수 있다. 이때, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(2165)의 하부 면과 접촉된 상기 제2 전극(2160)의 상부 면 영역은 P21, P22, P23 발광구조물에 의하여 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(2165)의 하부 면과 접촉된 상기 제2 전극(2160)의 상부 면 영역의 면적은 상기 제2 활성층(2115b)의 상부 면 면적에 비해 더 작게 제공될 수 있다.
한편, 도 23은 본 발명의 실시 예에 따른 반도체 소자에 있어서 본딩패드와 전극 간의 접촉 영역을 설명하는 도면이다. 도 23을 참조하여 실시 예에 따른 반도체 소자(2200)를 설명함에 있어, 도 18 내지 도 22를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
예로서, 실시 예에 따른 반도체 소자(2200)는, 도 23에 도시된 바와 같이, 각 발광구조물은 “d”의 직경으로 제공될 수 있으며, 발광구조물과 발광구조물 간의 거리는 “ℓ”의 길이로 제공될 수 있고, 제4 개구부(h4)는 “D”의 직경으로 제공될 수 있다.
상기 발광구조물의 직경은 예로서 수십 마이크로 미터로 제공될 수 있다. 예를 들어, 상기 발광구조물의 직경이 30 마이크로 미터로 제공되는 경우, 상기 이웃하는 발광구조물 간의 거리는 50 마이크로 미터에 비해 더 크게 제공되도록 설계될 수 있다.
이때, 상기 이웃하는 발광구조물 간의 거리가 50 마이크로 미터에 비해 더 크게 제공되고, 제1 본딩패드(2155)와 제1 전극(2150)이 접촉될 수 있는 제4 개구부(h4)는 P11, P12, P13 발광구조물에 둘러 싸여진 공간에 제공될 수 있다.
실시 예에 의하면, 고 전류(high current)가 인가되는 반도체 소자의 경우, 발광구조물 간의 간격이 큰 것이 더 좋은 특성을 나타낼 수 있다. 예로서, 5 암페어 이상의 고 전류가 인가되는 반도체 소자에서는 발광구조물에서의 발열 문제로 인하여 발광 특성이 저하될 수 있다. 따라서, 발광구조물 간의 간격을 좀 크게 배치함으로써, 발광구조물에서 발생된 열에 의하여 발광 특성이 저하되는 것을 감소시킬 수 있다.
이와 같이, 실시 예에 의하면 발광구조물 간의 간격을 상대적으로 크게 설계함으로써, 발광구조물들 사이에 상기 제4 개구부(h4)가 형성될 수 있는 충분한 공간이 제공될 수 있다. 그리고, 상기 제4 개구부(h4)를 통하여 상기 제1 본딩패드(2155)와 상기 제1 전극(2150) 간의 전기적 접촉에 의하여 전류주입이 원활하게 수행될 수 있게 된다.
이상에서 도 23을 참조하여 제1 본딩패드(2155) 및 제4 개구부(h4)를 기준으로 설명된 설계 사항은 제2 본딩패드(2165) 및 제5 개구부(h5)에 대해서도 동일하게 적용될 수 있다.
실시 예에 의하면 발광구조물 간의 간격을 상대적으로 크게 설계함으로써, 발광구조물들 사이에 상기 제5 개구부(h5)가 형성될 수 있는 충분한 공간이 제공될 수 있다. 그리고, 상기 제5 개구부(h5)를 통하여 상기 제2 본딩패드(2165)와 상기 제2 전극(2160) 간의 전기적 접촉에 의하여 전류주입이 원활하게 수행될 수 있게 된다.
한편, 도 7을 참조하여 설명된 바와 유사하게, 종래 반도체 소자에 의하면, 반도체 소자의 상부 방향에서 보았을 때, 전극 패드에 가까운 제1 영역(R1)과 전극 패드로부터 상대적으로 먼 제2 영역(R2)에서의 빛 방출의 세기에 차이가 발생될 수 있다. 이는, 반도체 소자의 상부 방향에서 보았을 때, 반도체 소자의 외곽부 일단에 배치된 전극 패드로부터 먼 영역에 있는 발광구조물에는 제2 전극을 통하여 제공되는 전류의 확산이 원활하지 못하기 때문인 것으로 해석된다.
그러나, 실시 예에 따른 반도체 소자(2200)에 의하면 이상에서 설명된 바와 같이 제1 본딩패드(2155) 및 제2 본딩패드(2165)를 통하여 플립 칩 방식으로 전원이 공급될 수 있으므로, 반도체 소자(2200)의 전체 영역에 배치된 발광구조물에 전류가 원활하게 확산되어 공급될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(2200)에 의하면 전체 영역에 배치된 복수의 발광구조물에서 효율적으로 또한 균일하게 빛이 방출될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 기판(2105)을 더 포함할 수 있다. 상기 기판(2105) 위에 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)이 배치될 수 있다. 예로서, 상기 기판(2105)은 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(2105)은 진성 반도체 기판일 수 있다.
실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)를 통하여 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에 전원이 제공될 수 있다. 그리고, 상기 제1 전극(2150)이 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)의 제1 도전형 반사층의 상부 면 위에 배치될 수 있다. 또한, 상기 제2 전극(2160)이 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)의 제2 도전형 반사층의 상부 면 위에 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에 전원이 제공됨에 있어, 상기 기판(2105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판(2105)의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(2105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 기판(2105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(2105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(2105)은 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에 부착된 지지기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(2200)는, 도 18 내지 도 22에 도시된 바와 같이, 상기 반도체 소자(2200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 의하면, 상기 반도체 소자(2200)의 하부 반사층의 반사율이 상부 반사층의 반사율에 비해 더 작게 제공될 수 있다.
즉, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)을 이루는 활성층으로부터 하부 반사층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)을 이루는 활성층으로부터 상기 기판(2105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)의 제2 도전형 반사층의 상부 면에 상기 제2 전극(2160)이 배치되고, 상기 제2 전극(2160) 위에 상기 제2 본딩패드(2165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)의 제1 도전형 반사층의 상부 면에 상기 제1 전극(2150)이 배치되고, 상기 제1 전극(2150) 위에 상기 제1 본딩패드(2155)가 접촉되어 배치된다.
이에 따라, 상기 제1 본딩패드(2155) 및 상기 제2 본딩패드(2165)를 통하여 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다.
그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(2200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(2200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(2200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)의 하부 영역에 제공된 제1 도전형 반사층의 반사율이 상부 영역에 제공된 제2 도전형 반사층의 반사율에 비해 더 작게 선택되었다. 이에 따라, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에서 생성된 빛이 상기 반도체 소자(2200)의 기판(2105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제2 절연층(2142)이 DBR층으로 제공될 수 있다. 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제3 절연층(2143)이 DBR층으로 제공될 수 있다. 실시 예에 의하면, 상기 제2 절연층(2142)과 상기 제3 절연층(2143) 중에서 적어도 하나가 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에서 생성된 빛이 상부에 배치된 상기 제2 절연층(2142)과 상기 제3 절연층(2143)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 제2 절연층(2142)과 상기 제3 절연층(2143) 중에서 적어도 하나는, SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(2142)과 상기 제3 절연층(2143) 중에서 적어도 하나는, Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(2142)과 상기 제3 절연층(2143) 중에서 적어도 하나는, SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제2 절연층(2142)과 상기 제3 절연층(2143) 중에서 적어도 하나는 SOG(spin on glass)층을 포함할 수 있다. 예를 들어, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제2 절연층(2142)과 상기 제3 절연층(2143) 중에서 적어도 하나는 SOG층을 포함하는 복수의 절연층을 포함할 수 있다.
상기 제2 절연층(2142) 또는 상기 제3 절연층(2143)이 SOG층을 포함하는 경우, 반도체 소자(2200)의 발광구조물 주변 영역에서의 단차에 따른 문제점을 해소할 수 있다. 반도체 소자(2200)의 발광구조물 주변에서 상부 반사층이 제공된 영역과 상부 반사층이 제공되지 않은 영역 간에 단차가 발생될 수 있다.
이때, 반도체 소자(2200)의 발광구조물 주변에서 단차가 크게 형성되면, 단차 영역에서 상기 제2 절연층(2142) 또는 상기 제3 절연층(2143)의 두께가 균일하게 형성되지 못하고 부분적으로 피트(pit)가 형성될 수 있다. 또한, 상기 제2 절연층(2142) 또는 제3 절연층(2143)에 피트(pit)가 형성되는 경우, 절연특성이 저하되어 제1 전극(2150)과 제2 전극(2160) 간의 전기적 단락(short)이 발생되거나 제1 본딩패드(2155)와 제2 본딩패드(2165) 간의 전기적 단락(short)이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제2 절연층(2142) 또는 상기 제3 절연층(2143)이 SOG층을 포함하도록 함으로써, 상기 제2 절연층(2142) 또는 상기 제3 절연층(2143)에 피트(pit)가 형성되는 것을 방지할 수 있다. 이에 따라, 실시 예에 의하면, 제1 전극(2150)과 제2 전극(2160) 간의 전기적 단락(short) 및 제1 본딩패드(2155)와 제2 본딩패드(2165) 간의 전기적 단락(short)이 발생되는 것을 방지할 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(2200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(2105)이 전도성 기판이 아니어도 되므로, 상기 기판(2105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(2105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(2105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(2200)는 상기 기판(2105)의 하부 면에 제공된 무반사층을 더 포함할 수 있다. 상기 무반사층은 상기 반도체 소자(2200)에서 방출되는 빛이 상기 기판(2105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
그러면, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 대해 도면을 참조하여 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 23을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 24a 내지 도 24c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다. 도 24a는 실시 예에 따른 반도체 소자 제조방법에 따라 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 24b는 도 24a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 24c는 도 24a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 24a 내지 도 24c에 도시된 바와 같이, 기판(2105)에 복수의 발광구조물(P11, P12, P21, P22, …)이 형성될 수 있다.
상기 기판(2105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다.
예로서, 상기 기판(2105)에 제1 도전형 반사층, 활성층, 제2 도전형 반사층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 반사층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P11, P12, P13, P21, P22, P23, …)이 형성될 수 있다.
상기 복수의 발광구조물(P11, P21, …)은 제1 도전형 반사층(110a, 110b, …), 활성층(115a, 115b, …), 애퍼쳐층(117a, 117b, …), 제2 도전형 반사층(120a, 120b, …)을 포함할 수 있다. 상기 복수의 발광구조물(P11, P12, P21, P22, …) 둘레에 제1 도전형 반사층(2113)이 제공될 수 있다. 상기 제1 도전형 반사층(2113)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 사이 영역에 배치될 수 있다.
상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 제1 도전형 반사층(2110a, 2110b, …)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 활성층(2115a, 2115b, …)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 애퍼쳐층(2117a, 2117b, …)은 상기 활성층(2115a, 2115b, …) 상에 배치될 수 있다. 상기 애퍼쳐층(2117a, 2117b, …)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(2117a, 2117b, …)은 상기 활성층(2115a, 2115b, …)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다.
상기 복수의 발광구조물(P11, P21, …)을 이루는 상기 제2 도전형 반사층(2120a, 2120b, …)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예로서, 상기 제2 도전형 반사층(2120a, 2120b, …)은 상기 제1 도전형 반사층(2110a, 2110b, …) 보다 높은 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 반사층(2120a, 2120b, …)과 상기 제1 도전형 반사층(2110a, 2110b, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 반사층(2120a, 2120b, …)의 반사율보다 낮은 상기 제1 도전형 반사층(2110a, 2110b, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 25a 내지 도 25c에 도시된 바와 같이, 제1 전극(2150)이 형성될 수 있다.
도 25a 내지 도 25c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다. 도 25a는 실시 예에 따른 반도체 소자 제조방법에 따라 제공된 제1 전극의 형상을 나타낸 평면도이고, 도 25b는 도 25a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 25c는 도 25a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 25a 내지 도 25c에 도시된 바와 같이, 상기 복수의 발광구조물(P11, P12, P21, P22, …) 둘레에 상기 제1 전극(2150)이 형성될 수 있다.
상기 제1 전극(2150)은 상기 제1 도전형 반사층(2113) 위에 형성되며, 상기 제1 복수의 발광구조물(P11, P12, …)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제1 전극(2150)은 상기 제1 복수의 발광구조물(P11, P12, …)의 사이 영역에 형성될 수 있다.
또한, 상기 제1 전극(2150)은 상기 제1 도전형 반사층(2113) 위에 형성되며, 상기 제2 복수의 발광구조물(P21, P22, …)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 제1 전극(2150)은 상기 제2 복수의 발광구조물(P21, P22, …)의 사이 영역에 형성될 수 있다.
한편, 실시 예에 의하면, 상기 제1 전극(2150)이 형성되기 전에 상기 복수의 발광구조물(P11, P12, P21, P22, …) 측면에 제1 절연층(2141)이 더 형성될 수도 있다. 상기 제1 절연층(2141)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 상부 면과 측면에 형성될 수 있다. 상기 제1 절연층(2141)은 상기 제1 전극(2150)과 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 활성층 및 상부 반사층을 전기적으로 절연시킬 수 있다.
다른 실시 예에 의하면, 상기 제1 전극(2150)이 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 측면으로부터 이격되어 배치되므로, 상기 제1 전극(2150)과 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 활성층 및 상부 반사층 간의 전기적 절연 특성이 안정적으로 확보되는 경우, 상기 제1 절연층(2141)은 형성되지 않고 생략될 수도 있다.
또한, 상기 제1 전극(2150)의 면적(An)이 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(115a, 115b, …)의 면적을 나타낼 수 있다. 상기 제1 전극(2150)의 면적(An)에 대한 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am) 비율(Am/An)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, 상기 제1 전극(2150)의 면적(An)에 대한 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am) 비율(Am/An)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(2150)의 면적(An)에 대한 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(2200)의 적용 예에 따라서, 상기 반도체 소자(2200)에 배치된 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 개수 및 직경은 다양하게 변경될 수 있다. 다음 [표 2]는 하나의 예로서 621 개의 발광구조물이 제공된 반도체 소자에 대한 데이터를 나타낸 것이다. [표 2]에서 “Ap”는 제2 전극(2160)의 면적을 나타낸 것이며, “At”는 반도체 소자(2200)의 전체 면적을 나타낸 것이다.
발광구조물 직경(㎛) 30
Am (㎛2) 440,000
An (㎛2) 790,000
Am/An (%) 55.7
Ap (㎛2) 1,460,000
At (㎛2) 1,690,000
이어서, 도 26a 내지 도 26c에 도시된 바와 같이, 상기 제1 전극(2150) 위에 제2 절연층(2142)이 형성될 수 있다.
도 26a 내지 도 26c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다.
도 26a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 절연층의 형상을 나타낸 평면도이고, 도 26b는 도 26a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 26c는 도 26a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 26a 내지 도 26c에 도시된 바와 같이, 상기 제1 전극(2150) 위에 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 상부 면을 노출시키는 상기 제2 절연층(2142)이 형성될 수 있다. 상기 제2 절연층(2142)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 측면에 형성될 수 있다. 상기 제2 절연층(2142)은 상기 제1 도전형 반사층(2113) 위에 형성될 수 있다. 상기 제2 절연층(2142)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 사이의 영역에 형성될 수 있다.
상기 제2 절연층(2142)은 절연물질로 제공될 수 있다. 또한, 상기 제2 절연층(2142)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제2 절연층(2142)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제2 절연층(2142)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(2142)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(2142)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
또한, 상기 제2 절연층(2142)은 SOG(spin on glass)층을 포함할 수도 있다. 상기 제2 절연층(2142)이 SOG층을 포함하는 경우, 반도체 소자(2200)의 발광구조물 주변 영역에서의 단차에 따른 문제점을 해소할 수 있다.
다음으로, 도 27a 내지 도 27c에 도시된 바와 같이, 상기 제2 절연층(2142) 위에 제2 전극(2160)이 형성될 수 있다.
도 27a 내지 도 27c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다. 도 27a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 전극의 형상을 나타낸 평면도이고, 도 27b는 도 27a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 27c는 도 27a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 27a 내지 도 27c에 도시된 바와 같이, 상기 제2 절연층(2142) 위에, 상부전극(2160a)과 연결전극(2160b)을 포함하는 상기 제2 전극(2160)이 형성될 수 있다. 상기 상부전극(2160a)은 상기 제2 절연층(2142)에 의하여 노출된 상기 복수의 발광구조물(P11, P12, P21, P22, …)의 상부 면에 형성될 수 있다. 상기 연결전극(2160b)은 상기 상부전극(2160a)을 연결시킬 수 있다.
상기 상부전극(2160a)은 상기 복수의 발광구조물(P11, P12, P21, P22, …)을 이루는 제2 도전형 반사층의 상부 면 위에 형성될 수 있다. 상기 연결전극(2160b)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 위에 배치된 상기 상부전극(2160a)을 서로 전기적으로 또한 물리적으로 연결시킬 수 있다. 상기 연결전극(2160b)은 상기 복수의 발광구조물(P11, P12, P21, P22, …) 사이의 영역에 형성될 수 있다.
상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 제2 반사층(2120a)과 전기적으로 연결될 수 있다. 상기 제2 전극(2160)은 상부전극(2160a)과 연결전극(2160b)을 포함할 수 있다.
상기 상부전극(2160a)은 상기 제1 발광구조물(P11)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(2160b)은 상기 제1 발광구조물(P11)의 측면 및 주변에 배치되어 상기 상부전극(2160a)과 전기적으로 연결될 수 있다.
상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 제1 활성층(2115a) 주변에 배치된 상기 제1 전극(2150)을 노출시키는 제3 개구부(h3)를 제공할 수 있다. 상기 제3 개구부(h3)를 통하여 상기 제1 전극(2150)의 상부 면이 노출될 수 있다.
상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 측면에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제1 발광구조물(P11)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제1 발광구조물(P11)의 상기 제2 반사층(2120a) 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제2 반사층(2120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(2160)은 상기 제2 발광구조물(P21)의 제4 반사층(2120b)과 전기적으로 연결될 수 있다. 상기 제2 전극(2160)은 상부전극(2160a)과 연결전극(2160b)을 포함할 수 있다.
상기 상부전극(2160a)은 상기 제2 발광구조물(P21)의 상부 반사층의 상부 면에 접촉되어 배치될 수 있다. 상기 연결전극(2160b)은 상기 제2 발광구조물(P21)의 측면 및 주변에 배치되어 상기 상부전극(2160a)과 전기적으로 연결될 수 있다.
상기 제2 전극(2160)은 상기 제2 발광구조물(P21)의 측면에 배치될 수 있다. 상기 제2 전극(2160)은 상기 제2 발광구조물(P21)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제2 발광구조물(P21)의 상기 제4 반사층(2120b) 위에 배치될 수 있다. 상기 제2 전극(2160)의 상기 상부전극(2160a)은 상기 제4 반사층(2120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
그리고, 도 28a 내지 도 28c에 도시된 바와 같이, 상기 제2 전극(2160) 위에 제3 절연층(2143)이 형성될 수 있다.
도 28a 내지 도 28c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제3 절연층이 형성된 예를 나타낸 도면이다. 도 28a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제3 절연층의 형상을 나타낸 평면도이고, 도 28b는 도 28a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 28c는 도 28a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 28a 및 도 28b에 도시된 바와 같이, 상기 제1 복수의 발광구조물(P11, P12, …)의 사이에 배치된 상기 제1 전극(2150)을 노출시키는 제3 절연층(2143)이 형성될 수 있다. 상기 제3 절연층(2143)은 상기 제1 전극(2150)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 예로서, 상기 제4 개구부(h4)는 상기 제3 개구부(h3)가 형성된 영역에 제공될 수 있다.
또한, 실시 예에 의하면, 도 28a 및 도 28c에 도시된 바와 같이, 상기 제2 복수의 발광구조물(P21, P22, …)의 사이에 배치된 상기 제2 전극(2160)을 노출시키는 제3 절연층(2143)이 형성될 수 있다. 상기 제3 절연층(2143)은 상기 제2 전극(2160)을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제3 절연층(2143)은 상기 제2 전극(2160)의 연결전극(2160b)의 상부 면을 노출시키는 제5 개구부(h5)를 제공할 수 있다.
상기 제3 절연층(2143)은 절연물질로 제공될 수 있다. 또한, 상기 제3 절연층(2143)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제3 절연층(2143)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P11, P12, P21, P22, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제3 절연층(2143)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제3 절연층(2143)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제3 절연층(2143)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
또한, 상기 제3 절연층(2143)은 SOG(spin on glass)층을 포함할 수도 있다. 상기 제3 절연층(2143)이 SOG층을 포함하는 경우, 반도체 소자(2200)의 발광구조물 주변 영역에서의 단차에 따른 문제점을 해소할 수 있다.
이어서, 도 29a 내지 도 29c에 도시된 바와 같이, 상기 제3 절연층(2143) 위에 제1 본딩패드(2155)와 제2 본딩패드(2165)가 형성될 수 있다.
도 29a 내지 도 29c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 29a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 본딩패드와 제2 본딩패드의 형상을 나타낸 평면도이고, 도 29b는 도 29a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 29c는 도 29a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
실시 예에 의하면, 도 14a 내지 도 14c에 도시된 바와 같이, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)가 상기 제3 절연층(2143) 위에 이격되어 형성될 수 있다.
상기 제1 본딩패드(2155)는 상기 복수의 제4 개구부(h4) 위에 배치되어 상기 제1 전극(2150)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(2155)의 하부 면이 상기 제4 개구부(h4)를 통해 상기 제1 전극(2150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(2165)는 상기 복수의 제5 개구부(h5) 위에 배치되어 상기 제2 전극(2160)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(2165)의 하부 면이 상기 제5 개구부(h5)를 통해 상기 제2 전극(2160)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 이상에서 설명된 실시 예에 따른 반도체 소자는 서브마운트에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 도 30은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 30을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 이상에서 설명된 반도체 소자에 관련된 내용은 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(3400)는, 도 30에 도시된 바와 같이, 서브마운트(3300)와, 상기 서브마운트(3300) 위에 배치된 반도체 소자(3200)를 포함할 수 있다.
상기 반도체 소자(3200)는 제1 본딩패드(3155)와 제2 본딩패드(3165)를 포함할 수 있다. 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)는 상기 반도체 소자(3200)의 제1 면(S1)에 배치될 수 있다. 또한, 상기 반도체 소자(3200)는 상기 제1 면(S1)과 반대 방향에 배치된 제2 면(S2)를 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자(3200)는 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)를 통해 상기 서브마운트(3300) 위에 배치될 수 있다. 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)는 상기 서브마운트(3300)에 전기적으로 연결될 수 있다. 상기 서브마운트(3300)는 상기 반도체 소자(3200)에 전원을 제공하는 회로기판을 포함할 수 있다.
실시 예에 따른 반도체 소자(3200)는 이상에서 설명된 바와 같이 상기 제2 면(S2)을 통하여 생성된 빛을 방출할 수 있다. 상기 반도체 소자(3200)는 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)가 형성된 상기 제1 면(S1)의 반대 면인 상기 제2 면(S2)를 통해 외부로 빔을 제공할 수 있다.
실시 예에 따른 반도체 소자 패키지(3400)에 의하면, 상기 서브마운트(3300)를 통해 상기 반도체 소자(3200)에 전원을 공급할 수 있다. 또한, 상기 반도체 소자 패키지(3400)는 상기 서브마운트(3300)를 통해 상기 반도체 소자(3200)에서 발생된 열을 효과적으로 방열시킬 수 있다.
실시 예에 의하면, 상기 서브마운트(3300)는 상기 반도체 소자(3200)와 전기적으로 연결되는 회로를 포함할 수 있다. 예로서, 상기 서브마운트(3300)는 실리콘(Si) 또는 질화 알루미늄(AlN)과 같은 물질을 기반으로 형성될 수 있다.
한편, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 객체 검출, 3차원 움직임 인식, IR 조명 분야에 적용될 수 있다. 또한, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 자율 주행을 위한 LiDAR(Light Detection and Ranging), BSD(Blind Spot Detection), ADAS(Advanced Driver Assistance System) 분야에도 적용될 수 있다. 또한, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 HMI(Human Machine Interface) 분야에도 적용될 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 패키지는, 객체 검출(Object Detection) 장치에 대한 예로서 근접 센서, 자동 초점 장치 등에 적용될 수 있다. 예컨대, 실시 예에 따른 객체 검출 장치는 빛을 발광하는 발광부와 빛을 수광하는 수광부를 포함할 수 있다. 상기 발광부의 예로서 도 15를 참조하여 설명된 반도체 소자 패키지가 적용될 수 있다. 상기 수광부의 예로서 포토 다이오드가 적용될 수 있다. 상기 수광부는 상기 발광부에서 방출된 빛이 객체(Object)에서 반사되는 빛을 입사 받을 수 있다.
또한, 자동 초점 장치는 이동 단말기, 카메라, 차량용 센서, 광 통신용 장치 등에 다양하게 적용될 수 있다. 상기 자동 초점 장치는 피사체의 위치를 검출하는 멀티 위치 검출을 위한 다양한 분야에 적용될 수 있다.
도 31은 본 발명의 실시 예에 따른 반도체 소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
도 31에 도시된 바와 같이, 실시 예의 이동 단말기(4500)는 후면에 제공된 카메라 모듈(4520), 플래쉬 모듈(4530), 자동 초점 장치(4510)를 포함할 수 있다. 여기서, 상기 자동 초점 장치(4510)는 발광부로서 도 30을 참조하여 설명된 실시 예에 따른 반도체 소자 패키지를 포함할 수 있다.
상기 플래쉬 모듈(4530)은 내부에 광을 발광하는 발광소자를 포함할 수 있다. 상기 플래쉬 모듈(4530)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다. 상기 카메라 모듈(4520)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 상기 카메라 모듈(4520)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.
상기 자동 초점 장치(4510)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 상기 자동 초점 장치(4510)는 상기 카메라 모듈(4520)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 상기 자동 초점 장치(4510)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 우수한 방열 특성을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 광 추출 효율을 높이고 고출력의 빛을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 전력 변환 효율을 향상시킬 수 있는 장점이 있다
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 제조 단가를 줄이고 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치된 제1 도전형 반사층;
    상기 제1 도전형 반사층 상에 배치된 활성층 및 제2 도전형 반사층을 포함하는 발광구조물이 복수로 제공된 복수의 발광구조물;
    상기 제1 도전형 반사층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반사층과 전기적으로 연결되는 제2 전극;
    상기 제1 전극 상에 배치되는 제1 절연층;
    상기 복수의 발광구조물 상에 배치되며, 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드; 및
    상기 복수의 발광구조물 상에 상기 제1 본딩패드와 이격되어 배치되며, 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드; 를 포함하며,
    상기 기판은 제1 방향의 길이, 및 상기 제1 방향과 수직한 제2 방향의 폭을 가지며,
    상기 제1 본딩패드는 상기 제1 방향의 제1 측면과 제2 측면을 가지며,
    상기 제1 본딩패드의 제1 측면은 상기 제2 측면보다 상기 기판의 상기 제1 방향의 제1 측면에 더 가까우며,
    상기 제2 본딩패드는 상기 제1 방향의 제3 측면과 제4 측면을 가지며,
    상기 제2 본딩패드의 제3 측면은 상기 제4 측면보다 상기 제1 본딩패드의 제2 측면에 더 가까우며,
    상기 제1 절연층은 상기 제1 및 제2 방향과 수직한 제3 방향으로 상기 제1 본딩패드와 중첩되는 복수의 제1 개구부들, 및 상기 제2 본딩패드와 중첩되는 복수의 제2 개구부들을 포함하며,
    상기 제1 절연층의 제1 개구부들은 상기 제1 방향으로 이격되어 배치되며, 상기 제1 본딩패드의 제2 측면에 가까이 배치된 제1 그룹, 및 상기 제1 그룹과 상기 제2 방향으로 이격된 제2 그룹을 포함하며,
    상기 제1 절연층의 제2 개구부들은 상기 제1 방향으로 이격되어 배치되며, 상기 제2 본딩패드의 제3 측면에 가까이 배치된 제3 그룹, 및 상기 제3 그룹과 상기 제2 방향으로 이격된 제4 그룹을 포함하며,
    상기 제1 개구부들의 제1 그룹 및 상기 제2 개구부들의 제3 그룹은 상기 기판의 상기 제1 방향과 평행한 중심축을 기준으로 상기 기판의 상기 제2 방향 폭의 15% 이내에 배치되며,
    상기 제1 절연층의 상기 제1 개구부들 또는 상기 제2 개구부들 간의 최소 거리는 상기 발광구조물 간의 최소거리보다 큰 레이저 다이오드.
  2. 제1항에 있어서,
    상기 제1 전극은, 상기 제1 본딩패드 아래와 상기 제2 본딩패드 아래에 배치되며, 상기 복수의 발광구조물의 상기 활성층과 상기 제2 도전형 반사층을 노출시키는 복수의 개구부를 제공하는 레이저 다이오드.
  3. 제1항에 있어서,
    상기 제2 전극은, 상기 제1 본딩패드 아래와 상기 제2 본딩패드 아래에 배치되며, 상기 제1 본딩패드 아래에서 상기 복수의 발광구조물의 상기 활성층 주변에 배치된 상기 제1 전극을 노출시키는 복수의 개구부를 제공하는 레이저 다이오드.
  4. 제1항에 있어서,
    상기 제2 전극은 상기 복수의 발광구조물의 상기 제2 도전형 반사층의 상부 면에 접촉된 레이저 다이오드.
  5. 제1항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제2 절연층을 더 포함하는 레이저 다이오드.
  6. 제5항에 있어서,
    상기 제2 절연층은 상기 제1 본딩패드 아래에 배치된 복수의 제1 개구부와 복수의 제2 개구부를 제공하고,
    상기 제1 본딩패드와 상기 제1 전극이 상기 제2 절연층에 제공된 복수의 제1 개구부를 통하여 전기적으로 연결되고,
    상기 복수의 발광구조물의 상기 제2 도전형 반사층과 상기 제2 전극이 상기 제2 절연층에 제공된 복수의 제2 개구부를 통하여 전기적으로 연결된 레이저 다이오드.
  7. 제5항에 있어서,
    상기 제2 절연층은 상기 제2 본딩패드 아래에 배치된 복수의 개구부를 제공하고,
    상기 복수의 발광구조물의 상기 제2 도전형 반사층과 상기 제2 전극이 상기 제2 절연층에 제공된 복수의 개구부를 통하여 전기적으로 연결된 레이저 다이오드.
  8. 제1항에 있어서,
    상기 제2 전극은 상기 복수의 발광구조물의 상기 제2 도전형 반사층의 상부 면에 접촉되어 배치된 상부전극과, 상기 복수의 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함하는 레이저 다이오드.
  9. 제1항에 있어서,
    상기 기판은 진성 반도체 기판인 레이저 다이오드.
  10. 제1항에 있어서,
    상기 제1 도전형 반사층의 반사율이 상기 제2 도전형 반사층의 반사율에 비해 더 작은 레이저 다이오드.
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