WO2018193724A1 - 出力回路 - Google Patents

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WO2018193724A1
WO2018193724A1 PCT/JP2018/007794 JP2018007794W WO2018193724A1 WO 2018193724 A1 WO2018193724 A1 WO 2018193724A1 JP 2018007794 W JP2018007794 W JP 2018007794W WO 2018193724 A1 WO2018193724 A1 WO 2018193724A1
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type transistor
input signal
node
gate
output
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PCT/JP2018/007794
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French (fr)
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鏡太 清水
俊也 鈴木
友彦 古藤
Original Assignee
株式会社ソシオネクスト
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/618—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Definitions

  • the present disclosure relates to an output circuit used in a semiconductor integrated circuit device.
  • the withstand voltage of transistors has been reduced.
  • a transistor having a withstand voltage of 1.8 V is used as an IO transistor used in an interface circuit that performs signal input / output with the outside.
  • the interface circuit may have to be configured so that a high voltage signal such as 3.3V can be input / output according to the specifications of the standard.
  • Patent Document 1 discloses a technique in which an output circuit that outputs a high-voltage signal to the outside is configured using a transistor that operates at a low voltage.
  • the P-type transistors 1 and 2 cascaded between the high voltage power supply and the output terminal are arranged, and the N-type cascaded between the ground power supply and the output terminal.
  • Transistors 3 and 4 are arranged.
  • a capacitor CP is provided between the gates of the P-type transistors 1 and 2
  • a capacitor CN is provided between the gates of the N-type transistors 3 and 4.
  • This disclosure is intended to provide a configuration that can prevent deterioration and breakage of a transistor in an output circuit that outputs an output signal having a larger amplitude according to a data input signal.
  • an output circuit that receives a data input signal and outputs an output signal that transitions between a ground potential and a first potential according to the data input signal, an output terminal that outputs the output signal;
  • An input node that changes in accordance with the data input signal and receives an input signal having an amplitude smaller than that of the output signal, and a source connected to a first power source that supplies the first potential, and the gate receives the input signal.
  • a second P-type transistor having a source connected to the drain of the first P-type transistor, a drain connected to the output terminal, and a gate connected to the first node; The input signal is applied, the other end is connected to the first node, and the source is connected to a second power source that applies a second potential lower than the first potential.
  • a first N-type transistor having a drain connected to the first node, a source and a gate connected to the second power supply, and a drain connected to the first node; The first N-type transistor is turned on when a signal corresponding to the input signal is applied to the gate and the input signal is at a high level, and the first transition is a transition from a high level to a low level. When the operation is performed, control is performed so as to be in an off state for at least a predetermined period.
  • the first and second P-type transistors are connected in series between the first power supply and the output terminal.
  • An input signal is given to the gate of the first P-type transistor.
  • the first node connected to the gate of the second P-type transistor is connected to the other end of the capacitor to which an input signal is given at one end, and the first and second N-type transistors are connected to the second power source. It is connected.
  • a signal corresponding to the input signal is given to the gate of the first N-type transistor, and the gate of the second N-type transistor is connected to the second power supply.
  • the first N-type transistor When the input signal transitions from the high level to the low level, the first N-type transistor is turned off for at least a predetermined period. Therefore, the potential of the first node decreases with the transition of the input signal due to coupling by the capacitor. As a result, the rise of the output signal is accelerated. Thereafter, the potential of the first node quickly returns due to the clamping action of the second N-type transistor. As a result, the gate-source voltage of the second P-type transistor is suppressed from abrupt changes and does not exceed the allowable breakdown voltage. Further, the rise of the drain-source voltage of the second P-type transistor is suppressed and does not exceed the allowable withstand voltage. In addition, the drain-source current of the second P-type transistor can be kept small. Therefore, it is possible to prevent deterioration and breakage of the second P-type transistor.
  • an output circuit that receives a data input signal and outputs an output signal that transitions between a ground potential and a first potential according to the data input signal is an output terminal that outputs the output signal
  • An input node that receives an input signal that changes according to the data input signal and has an amplitude smaller than that of the output signal; a first N-type transistor that has a source connected to a ground power supply and receives the input signal at a gate;
  • a second N-type transistor having a source connected to the drain of the first N-type transistor, a drain connected to the output terminal, and a gate connected to the first node;
  • the other end of the capacitor is connected to the first node, and the source is connected to a second power source that applies a second potential lower than the first potential.
  • the transistor is turned on when a signal corresponding to the input signal is given to the gate, and the input signal is at a low level, and when the input signal performs a first transition that is a transition from a low level to a high level And is controlled to be in the off state for at least a predetermined period.
  • the first and second N-type transistors are connected in series between the ground power supply and the output terminal.
  • An input signal is given to the gate of the first N-type transistor.
  • the first node connected to the gate of the second N-type transistor has one end connected to the other end of the capacitor to which an input signal is applied, and the first and second P-type transistors are connected to the second power source. It is connected.
  • a signal corresponding to the input signal is given to the gate of the first P-type transistor, and the gate of the second P-type transistor is connected to the second power supply.
  • the first P-type transistor When the input signal transitions from the low level to the high level, the first P-type transistor is turned off for at least a predetermined period. Therefore, the potential of the first node rises with the transition of the input signal due to coupling by the capacitor. Thereby, the fall of the output signal is accelerated. Thereafter, the potential of the first node quickly returns due to the clamping action of the second P-type transistor. As a result, the rapid change of the gate-source voltage of the second N-type transistor is suppressed and the allowable breakdown voltage is not exceeded. Also, the rise of the drain-source voltage of the second N-type transistor is suppressed and does not exceed the allowable breakdown voltage. In addition, the drain-source current of the second N-type transistor can be kept small. Therefore, it is possible to prevent deterioration and breakage of the second N-type transistor.
  • the circuit block diagram of the output circuit which concerns on 1st Embodiment Waveform diagram showing the operation of the output circuit of FIG. Waveform diagram showing the operation of the output circuit of FIG.
  • the circuit block diagram of the output circuit which concerns on 2nd Embodiment (A), (b) is a waveform diagram showing the operation of the output circuit of FIG.
  • the circuit block diagram of the output circuit which concerns on 3rd Embodiment (A), (b) is a waveform diagram showing the operation of the output circuit of FIG. Circuit configuration diagram of output circuit combining second and third embodiments
  • the circuit block diagram of the output circuit which concerns on 4th Embodiment The circuit block diagram of the output circuit which concerns on 5th Embodiment
  • FIG. 1 is a circuit configuration diagram of an output circuit according to the first embodiment.
  • the output circuit 100 in FIG. 1 receives the data input signal DIN and outputs an output signal PAD that changes in accordance with the data input signal DIN.
  • the output signal PAD is output from the output terminal 1.
  • the output circuit 100 is provided, for example, in an LSI signal output unit. In this case, the output pad of the LSI corresponds to the output terminal 1.
  • the output circuit 100 is connected to the first power supply VDDH and the second power supply VDDL.
  • VDDH voltage difference
  • VDDL voltage difference
  • VDDL voltage difference
  • VDDL voltage difference between the first potential VDDH
  • VDDL voltage difference between the second potential VDDL
  • the data input signal DIN is a low-amplitude signal and transits between, for example, the ground potential VSS to 0.9V.
  • the output signal PAD changes between the ground potential VSS and the first potential VDDH.
  • nodeX (X is an integer) represents a node in a circuit configuration, and may be used as a code representing the potential of the node.
  • the output circuit 100 includes a level shift circuit 10, first and second buffer circuits 11, 12, P-type transistors P1, P2, P3, P4, N-type transistors N1, N2, N3, N4, capacitors C1, C2. Each transistor is assumed to be a MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor).
  • the level shift circuit 10 receives a low-amplitude data input signal DIN at the input IN, converts it to a signal SI1 that transitions between the second potential VDDL and the first potential VDDH, outputs the signal SI1 from the output OUTP, and outputs the ground potential VSS to It converts into signal SI2 which changes between 2nd electric potential VDDL, and outputs it from output OUTN.
  • the signal SI1 is given as an input of the first buffer circuit 11, and the signal SI2 is given as an input of the second buffer circuit 12.
  • the output circuit 100 includes an H-side drive circuit 101 that is a circuit part that drives the output signal PAD to a high level, and an L-side drive circuit 102 that is a circuit part that drives the output signal PAD to a low level.
  • the node nI1 to which the input of the first buffer circuit 11 is connected corresponds to an input node in the H side drive circuit 101.
  • the node nI2 to which the input of the second buffer circuit 12 is connected corresponds to an input node in the L-side drive circuit 102. That is, the input signal SI1 is applied to the input node nI1 of the H-side drive circuit 101, and the input signal SI2 is applied to the input node nI2 of the L-side drive circuit 102.
  • the H-side drive circuit 101 includes P-type transistors P1 and P2 connected in series between the first power supply VDDH and the output terminal 1.
  • the P-type transistor P1 has a source connected to the first power supply VDDH and a gate connected to the node1.
  • node1 is connected to the input node nI1 through the first buffer circuit 11, and is supplied with the input signal SI1.
  • the P-type transistor P2 has a source connected to the drain of the P-type transistor P1 (node2), a drain connected to the output terminal 1, and a gate connected to the node3.
  • a resistance element may be connected between the drain of the P-type transistor P2 and the output terminal 1.
  • the H-side drive circuit 101 further includes a coupling capacitor C1, an N-type transistor N3 for switching, and an N-type transistor N4 for clamping.
  • the capacitor C1 is connected between the node1 and the node3. That is, the capacitor C1 has one end supplied with the input signal SI1, and the other end connected to the gate of the P-type transistor P2.
  • the N-type transistor N3 has a source connected to the second power supply VDDL, a drain connected to the node 3, and a gate connected to the node 1.
  • the N-type transistor N4 has a source and a gate connected to the second power supply VDDL, and a drain connected to the node 3.
  • the L-side drive circuit 102 includes N-type transistors N1 and N2 connected in series between the ground power supply VSS and the output terminal 1.
  • the N-type transistor N1 has a source connected to the ground power supply VSS and a gate connected to the node 11.
  • the node 11 is connected to the input node nI2 through the second buffer circuit 12, and is supplied with the input signal SI2.
  • the N-type transistor N2 has a source connected to the drain of the N-type transistor N1 (node 12), a drain connected to the output terminal 1, and a gate connected to the node 13.
  • a resistance element may be connected between the drain of the N-type transistor N2 and the output terminal 1.
  • the L-side drive circuit 101 further includes a coupling capacitor C2, a switching P-type transistor P3, and a clamping P-type transistor P4.
  • the capacitor C2 is connected between the node 11 and the node 13. That is, the capacitor C2 has one end supplied with the input signal SI2, and the other end connected to the gate of the N-type transistor N2.
  • the P-type transistor P3 has a source connected to the second power supply VDDL, a drain connected to the node 13, and a gate connected to the node 11.
  • the P-type transistor P4 has a source and a gate connected to the second power supply VDDL, and a drain connected to the node 13.
  • FIG. 1 shows a case where the output signal PAD transitions from a low level to a high level
  • FIG. 3 shows a case where the output signal PAD transitions from a high level to a low level
  • the solid line indicates the potential change in the present embodiment
  • the broken line indicates the potential change in the conventional circuit configuration (Patent Document 1).
  • the potential of the node 1 is at a high level (VDDH) (that is, the input signal SI1 is at a high level), and the P-type transistor P1 is in an off state (non-state) Conductive state).
  • VDDH high level
  • the N-type transistor N3 is in an on state (conductive state)
  • the potential of the node 3 is VDDL.
  • the potential of node2 is (VDDL + Vthp).
  • Vthp is a threshold voltage of the P-type transistor.
  • the signal of node1 changes from high level to low level (VDDL).
  • VDDL high level to low level
  • the P-type transistor P1 is turned on, the potential of the node 2 transits to VDDH, and the output signal PAD starts to transit from the low level (VSS) to the high level (VDDH).
  • the N-type transistor N3 is turned off, the potential of the node 3 drops due to the signal change of the node 1 due to the coupling by the capacitor C1. As a result, the rise of the output signal PAD is accelerated.
  • the potential of node3 quickly returns to (VDDL ⁇ Vthn) by the clamping action of the N-type transistor N4.
  • Vthn is a threshold voltage of the N-type transistor. Therefore, the potential drop of the node 3 is smaller than the conventional one.
  • the gate-source voltage Vgs of the P-type transistor P2 is suppressed from abrupt changes and does not exceed the allowable withstand voltage.
  • the rise of the drain-source voltage Vds of the P-type transistor P2 is also suppressed and does not exceed the allowable withstand voltage.
  • the drain-source current Ids of the P-type transistor P2 is also smaller than in the prior art.
  • the node 11 is at a low level (VSS) (that is, the input signal SI2 is at a low level), and the N-type transistor N1 is in an off state. .
  • the P-type transistor P3 is in the on state, the potential of the node 13 is VDDL.
  • the potential of the node 12 is (VDDL ⁇ Vthn).
  • the signal of the node 11 changes from the low level to the high level (VDDL).
  • the N-type transistor N1 is turned on, the potential of the node 12 changes to VSS, and the output signal PAD starts to change from the high level (VDDH) to the low level (VSS).
  • the P-type transistor P3 is turned off, the potential of the node 13 rises due to the signal change of the node 11 due to the coupling by the capacitor C2. Thereby, the fall of the output signal PAD is accelerated.
  • the potential of the node 13 quickly returns to (VDDL + Vthp) by the clamping action of the P-type transistor P4. Therefore, the potential increase of the node 13 is smaller than that in the conventional case.
  • the gate-source voltage Vgs of the N-type transistor N2 is suppressed from changing suddenly and does not exceed the allowable breakdown voltage.
  • the rise of the drain-source voltage Vds of the N-type transistor N2 is also suppressed and does not exceed the allowable withstand voltage.
  • the drain-source current Ids of the N-type transistor N2 is also smaller than that of the conventional one.
  • the rise and fall of the output signal PAD can be accelerated by the capacitors C1 and C2, and deterioration and breakage of the P-type transistor P2 and the N-type transistor N2 can be prevented. it can.
  • the capacitor C1 and the N-type transistors N3 and N4 are connected to the gate of the P-type transistor P2.
  • the gate of the N-type transistor N2 is connected. It is assumed that the capacitor C2 and the P-type transistors P3 and P4 are connected.
  • these configurations may be applied to only one of the H-side drive circuit 101 and the L-side drive circuit 102.
  • the H-side drive circuit 101 is configured as shown in FIG. 1, while the L-side drive circuit 102 is not provided with the capacitor C2 and the P-type transistors P3 and P4, and the gate of the N-type transistor N2 is connected to the second power supply VDDL.
  • the L-side drive circuit 102 is configured as shown in FIG. 1, while the H-side drive circuit 101 is not provided with the capacitor C1 and the N-type transistors N3 and N4, but the gate of the P-type transistor P2 is connected to the second power supply VDDL. You may make it connect to.
  • FIG. 4 is a circuit configuration diagram of an output circuit according to the second embodiment.
  • the output circuit 100A in FIG. 4 has substantially the same configuration as the output circuit 100 in FIG. 1, and detailed description of the configuration already described is omitted here.
  • the configuration of the level shift circuit 10 and the preceding stage is omitted. The same applies to the following circuit configuration diagrams.
  • the gate of the N-type transistor N3 is connected to the gate of the P-type transistor P1, and the input signal SI1 is given to the gate.
  • the gate of the P-type transistor P3 is connected to the gate of the N-type transistor N1, and the input signal SI2 is applied to the gate.
  • the N-type transistor N3 is supplied with a signal corresponding to the input signal SI1 at the gate, and the P-type transistor P3 is supplied with a signal according to the input signal SI2 at the gate.
  • the H-side drive circuit 101 ⁇ / b> A includes a pulse generation circuit 21, and the L-side drive circuit 102 ⁇ / b> A includes a pulse generation circuit 22.
  • the pulse generation circuit 21 receives the input signal SI1, and generates and outputs a pulse signal that becomes low level for a predetermined period from the timing when the input signal SI1 changes from high level to low level.
  • the pulse generation circuit 21 includes, for example, a delay unit 211 that delays the input signal SI1, an inverter 212 that inverts the output of the delay unit 211, and an OR gate 213 that receives the output of the inverter 212 (node4) and the signal of node1. Prepare.
  • the output (node5) of the OR gate 213 becomes the output of the pulse generation circuit 21.
  • the pulse generation circuit 22 receives the input signal SI2, and generates and outputs a pulse signal that becomes high level for a predetermined period from the timing when the input signal SI2 changes from low level to high level.
  • the pulse generation circuit 22 includes, for example, a delay unit 221 that delays the input signal SI2, an inverter 222 that inverts the output of the delay unit 221, and an AND gate 223 that receives the output of the inverter 222 (node14) and the signal of node11. Prepare. The output (node 15) of the AND gate 223 becomes the output of the pulse generation circuit 22.
  • the configurations of the pulse generation circuits 21 and 22 are not limited to those shown here.
  • the N-type transistor N3 receives the output of the pulse generation circuit 21 at its gate. That is, in the present embodiment, the pulse signal output from the pulse generation circuit 21 corresponds to a signal corresponding to the input signal SI1. The N-type transistor N3 is turned off only when the pulse signal output from the pulse generation circuit 21 is at a low level.
  • the P-type transistor P3 receives the output of the pulse generation circuit 22 at its gate. That is, in this embodiment, the pulse signal output from the pulse generation circuit 22 corresponds to a signal corresponding to the input signal SI2. The P-type transistor P3 is turned off only when the pulse signal output from the pulse generation circuit 22 is at a high level.
  • FIG. 5A and 5B are waveform diagrams showing the characteristics of the operation of the output circuit 100A of FIG. 4, in which FIG. 5A shows a case where the output signal PAD transitions from a low level to a high level, and FIG. 5B shows a case where the output signal PAD changes from a high level to a low level. This is the case when transitioning to a level.
  • FIG. 5A when the output signal PAD is changed from the low level to the high level, the input signal SI1 changes from the high level to the low level, and the potential of the node1 also changes from the high level to the low level. To do.
  • the potential of the node 4 in the pulse generation circuit 21 transitions from the low level to the high level with a delay from the transition of the node 1.
  • the output (node5) of the pulse generation circuit 21 is at a low level for a predetermined period, and then is at a high level.
  • the N-type transistor N3 is turned off for a predetermined period and then turned on. The potential of node3 returns to VDDL and stabilizes.
  • the output signal PAD when the output signal PAD is changed from the high level to the low level, the input signal SI2 is changed from the low level to the high level, and the potential of the node 11 is also changed from the low level to the high level. Transition to level. Further, the potential of the node 14 in the pulse generation circuit 22 transitions from the high level to the low level with a delay from the transition of the node 11. As a result, the output (node 15) of the pulse generation circuit 22 becomes high level for a predetermined period, and then becomes low level. For this reason, the P-type transistor P3 is turned off for a predetermined period and then turned on. The potential of the node 13 returns to VDDL and becomes stable.
  • the N-type transistor N3 is turned off only during a period when the potential change of the node 3 due to the coupling of the capacitor C1 is expected.
  • the P-type transistor P3 is turned off only during a period in which the potential change of the node 13 is expected due to the coupling of the capacitor C2. Therefore, according to the present embodiment, in addition to the operational effects of the first embodiment, the operational effect that the stationary state of the output signal PAD can be stabilized can be obtained.
  • FIG. 6 is a circuit configuration diagram of an output circuit according to the third embodiment.
  • the output circuit 100B in FIG. 6 has substantially the same configuration as the output circuit 100 in FIG. 1, and detailed description of the configuration already described is omitted here.
  • one end of the capacitor C1 is connected to the gate of the P-type transistor P1, and one end of the capacitor C2 is connected to the gate of the N-type transistor N1.
  • the capacitor C1 is provided at one end with an input signal SI1 via a path not connected to the gate of the P-type transistor P1, and the capacitor C2 is connected at one end to the gate of the N-type transistor N1. It is assumed that the input signal SI2 is given through a path that is not.
  • the H drive circuit 101B includes a buffer circuit 31 that receives the input signal SI1 separately from the first buffer circuit 11, and the L side drive circuit 102B is different from the second buffer circuit 12.
  • a buffer circuit 32 that receives the input signal SI2 is provided.
  • the buffer circuit 31 propagates the input signal SI1 to a signal path (node6) different from node1 connected to the gate of the P-type transistor P1.
  • the buffer circuit 32 propagates the input signal SI2 to a signal path (node 16) different from the node 11 connected to the gate of the N-type transistor N1.
  • the capacitor C1 is connected between the node 6 and the node 3. That is, one end of the capacitor C1 is connected not to the node 1 connected to the gate of the P-type transistor P1, but to the node 6 not connected to the gate of the P-type transistor P1.
  • the capacitor C2 is connected between the node 16 and the node 13. That is, one end of the capacitor C2 is connected not to the node 11 connected to the gate of the N-type transistor N1, but to the node 16 not connected to the gate of the N-type transistor N1.
  • FIG. 7 is a waveform diagram showing the characteristics of the operation of the output circuit 100B of FIG. 6, where (a) shows the case where the output signal PAD transitions from low level to high level, and (b) shows the output signal PAD changing from high level to low level. This is the case when transitioning to a level.
  • a solid line indicates a potential change in the present embodiment, and a broken line indicates a potential change in the first embodiment.
  • the input signal SI1 changes from high level to low level, and the signal of node1 also changes from high level to low level.
  • the signal of node1 may cause a delay in timing or a dull waveform due to, for example, an increase in the number of buffer stages or a wiring load.
  • the input signal SI1 is quickly propagated to the node 6. For this reason, by connecting one end of the capacitor C1 to the node 6, the generation timing of the coupling by the capacitor C1 can be advanced.
  • the input signal SI2 is changed from the low level to the high level, and the signal of the node 11 is also changed from the low level to the high level. Transition to level.
  • the signal of node 11 may be delayed in timing or dull in waveform due to, for example, an increase in the number of buffer stages or wiring load.
  • the input signal SI2 is quickly propagated to the node 16. For this reason, by connecting one end of the capacitor C2 to the node 16, the timing of occurrence of coupling by the capacitor C2 can be advanced.
  • the transition of the output signal PAD can be further accelerated.
  • FIG. 8 is a circuit configuration diagram of an output circuit realized by combining the second embodiment and the third embodiment.
  • the H-side drive circuit 101 ⁇ / b> C includes a pulse generation circuit 21 and a buffer circuit 31.
  • N-type transistor N3 receives the output of pulse generation circuit 21 at its gate.
  • One end of the capacitor C1 is connected to the node 6.
  • the L-side drive circuit 102 ⁇ / b> C includes a pulse generation circuit 22 and a buffer circuit 32.
  • the P-type transistor P3 receives the output of the pulse generation circuit 22 at its gate.
  • One end of the capacitor C2 is connected to the node 16.
  • the operational effects according to the second and third embodiments described above can be obtained.
  • FIG. 9 is a circuit configuration diagram of an output circuit according to the fourth embodiment.
  • the output circuit 100D of FIG. 9 has substantially the same configuration as the output circuit 100C of FIG. 8, and detailed description of the configuration already described is omitted here.
  • the output circuit 100D in FIG. 9 is configured such that the operating voltage can be switched by the control signal CTRL.
  • the output circuit 100D operates at VDDH when the control signal CTRL is “0” (low level), and operates at VDDL when the control signal CTRL is “1” (high level).
  • the H-side drive circuit 101D includes a pulse generation circuit 21A instead of the pulse generation circuit 21.
  • the pulse generation circuit 21A includes a three-input OR gate 215 instead of the OR gate 213.
  • the 3-input OR gate 215 receives the control signal CTRL in addition to the output of the inverter 212 (node4) and the signal of node1.
  • the H-side drive circuit 101D includes an AND gate 35 instead of the buffer circuit 31.
  • the AND gate 35 receives an input signal SI1 and an inverted signal of the control signal CTRL.
  • the L-side drive circuit 102D includes a pulse generation circuit 22A instead of the pulse generation circuit 22.
  • the pulse generation circuit 22A includes a three-input AND gate 225 instead of the AND gate 223.
  • the 3-input AND gate 225 receives an inverted signal of the control signal CTRL in addition to the output of the inverter 222 (node14) and the signal of node11.
  • the L-side drive circuit 102D includes an OR gate 36 instead of the buffer circuit 32.
  • the OR gate 36 receives the input signal SI2 and the control signal CTRL.
  • the output circuit 100D is provided with a NAND gate 41.
  • the NAND gate 41 receives the control signals CTRL and VDDL as inputs, and the output is connected to the drains of the N-type transistors N3 and N4.
  • the control signal CTRL When the control signal CTRL is “0”, the operating voltage is VDDH.
  • the output circuit 100D operates in the same manner as the circuit of FIG. That is, the pulse generation circuit 21A operates in the same manner as the pulse generation circuit 21 in FIG. 8, and the pulse generation circuit 22A operates in the same manner as the pulse generation circuit 22 in FIG. Further, the input signal SI1 is propagated to the node 6, and the input signal SI2 is propagated to the node 16.
  • the control signal CTRL is “1”
  • the operating voltage is VDDL.
  • the output of the pulse generation circuit 21A that is, the potential of the node 5
  • the N-type transistor N3 is kept on
  • the output of the pulse generation circuit 22A that is, the potential of the node 15
  • the potential of the node 6 is fixed at a low level
  • the coupling by the capacitor C1 does not function
  • the potential of the node 16 is fixed at a high level, so that the coupling by the capacitor C2 does not function.
  • the potential of node3 is fixed to VSS
  • the potential of node13 is fixed to VDDL.
  • the operating voltage of the output circuit 100D can be switched between VDDL and VDDH by the control signal CTRL.
  • VDDH an operation similar to that of the configuration of FIG. 8 can be performed.
  • FIG. 10 is a circuit configuration diagram of an output circuit according to the fifth embodiment.
  • the output circuit 100E in FIG. 10 has substantially the same configuration as the output circuit 100 in FIG. 1, and detailed description of the configuration already described is omitted here.
  • the H-side drive circuit 101E includes a P-type transistor P5
  • the L-side drive circuit 102E includes an N-type transistor N5.
  • the P-type transistor P5 has a source connected to the node 2, a drain connected to the second power supply VDDL, and a gate connected to the output terminal 1.
  • the N-type transistor N5 has a source connected to the node 12, a drain connected to the second power supply VDDL, and a gate connected to the output terminal 1.
  • the P-type transistor P5 When the output signal PAD is at a low level, the P-type transistor P5 is turned on, and the potential of node2 is fixed to VDDL. For this reason, even when the voltage of the output signal PAD fluctuates unexpectedly, an increase in the source-drain voltage Vds of the P-type transistor P2 can be prevented.
  • the output signal PAD When the output signal PAD is at a high level, the N-type transistor N5 is turned on, and the potential of the node 12 is fixed to VDDL. For this reason, even when the voltage of the output signal PAD fluctuates unexpectedly, the source-drain voltage Vds of the N-type transistor N2 can be prevented from rising. Therefore, it is possible to prevent the P-type transistor P2 and the N-type transistor N2 from being deteriorated or damaged.

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Abstract

出力回路（１００）は、ソースがＶＤＤＨと接続され、ゲートに信号（ＳＩ１）が与えられるトランジスタＰ１と、ソースがトランジスタＰ１のドレインと接続され、ドレインが出力端子（１）と接続され、ゲートがｎｏｄｅ３と接続されたトランジスタＰ２とを備える。キャパシタ（Ｃ１）は一端に信号（ＳＩ１）が与えられ、他端がｎｏｄｅ３と接続される。トランジスタＮ３はソースがＶＤＤＬと接続され、ドレインがｎｏｄｅ３と接続され、ゲートに信号（ＳＩ１）に応じた信号が与えられる。トランジスタＮ４はソースおよびゲートがＶＤＤＬと接続され、ドレインがｎｏｄｅ３と接続される。

Description

出力回路
　本開示は、半導体集積回路装置に用いられる出力回路に関する。
　半導体集積回路装置では、微細化にともない、トランジスタの低耐圧化が進んでおり、外部と信号入出力を行うインターフェース回路において使用されるＩＯトランジスタとしては、例えば耐圧が１．８Ｖのトランジスタが用いられる。一方で、インターフェース回路は、その規格の仕様などにより高電圧例えば３．３Ｖの信号が入出力可能なように構成しなければならない場合がある。
　特許文献１では、高電圧の信号を外部に出力する出力回路を、低電圧で動作するトランジスタを用いて構成する技術が開示されている。例えば、図１の回路構成では、高電圧電源と出力端子との間にカスケード接続されたＰ型トランジスタ１，２を配置し、また、接地電源と出力端子との間にカスケード接続されたＮ型トランジスタ３，４を配置している。そして、Ｐ型トランジスタ１，２のゲート同士の間にキャパシタＣＰを設けるとともに、Ｎ型トランジスタ３，４のゲート同士の間にキャパシタＣＮを設けている。
　このような回路構成により、出力信号Ｄｏｕｔがハイレベルに遷移するとき、キャパシタＣＰによるカップリングにより、Ｐ型トランジスタ２のゲート電位ＲＰの上昇が抑えられ、出力信号Ｄｏｕｔの立ち上がりが早くなる。これにより、Ｐ型トランジスタ２のドレイン－ソース間電圧の上昇が抑えられる。また、出力信号Ｄｏｕｔがローレベルに遷移するとき、キャパシタＣＮによるカップリングにより、Ｎ型トランジスタ２のゲート電位ＲＮの低下が抑えられ、出力信号Ｄｏｕｔの立ち下がりが早くなる。これにより、Ｎ型トランジスタ３のドレイン－ソース間電圧の上昇が抑えられる。
特開２００２－９６０８号公報（図１、図２）
　ところが、特許文献１の回路構成では、Ｐ型トランジスタ２およびＮ型トランジスタ３のゲートに微小電流電源から電位が供給されている。このため、Ｐ型トランジスタ２のゲート電位ＲＰの低下は大きく、一旦低下したゲート電位ＲＰの回復は緩やかである。また、Ｎ型トランジスタ３のゲート電位ＲＮの上昇は大きく、一旦上昇したゲート電位ＲＮの回復は緩やかである。したがって、Ｐ型トランジスタ２およびＮ型トランジスタ３のゲート－ソース間電圧が、その耐圧を長時間超えてしまう可能性がある。また、Ｐ型トランジスタ２およびＮ型トランジスタ３のドレイン電流が大きくなってしまう。この結果、Ｐ型トランジスタ２およびＮ型トランジスタ３の劣化や破損を招きやすくなる。
　本開示は、データ入力信号に応じて振幅がより大きな出力信号を出力する出力回路について、トランジスタの劣化や破損を未然に防止可能となる構成を提供することを目的とする。
　本開示の態様では、データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路は、前記出力信号を出力する出力端子と、前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、ソースが前記第１電位を与える第１電源と接続されており、ゲートに前記入力信号が与えられる第１Ｐ型トランジスタと、ソースが前記第１Ｐ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｐ型トランジスタと、一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｎ型トランジスタと、ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｎ型トランジスタとを備え、前記第１Ｎ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がハイレベルのときオン状態であり、前記入力信号がハイレベルからローレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される。
　この態様によると、第１電源と出力端子との間に第１および第２Ｐ型トランジスタが直列に接続されている。第１Ｐ型トランジスタのゲートには入力信号が与えられる。第２Ｐ型トランジスタのゲートと接続された第１ノードは、一端に入力信号が与えられるキャパシタの他端が接続されており、また、第２電源との間に、第１および第２Ｎ型トランジスタが接続されている。第１Ｎ型トランジスタのゲートには入力信号に応じた信号が与えられ、第２Ｎ型トランジスタのゲートは第２電源に接続されている。入力信号がハイレベルのとき、第１Ｎ型トランジスタがオン状態であるため、第２Ｐ型トランジスタのゲートには第２電位が与えられる。入力信号がハイレベルからローレベルへ遷移したとき、第１Ｎ型トランジスタが少なくとも所定期間オフ状態になるため、第１ノードの電位は、キャパシタによるカップリングにより、入力信号の遷移に伴って下降する。これにより、出力信号の立ち上がりが早くなる。その後、第２Ｎ型トランジスタのクランプ作用によって、第１ノードの電位は速やかに戻る。この結果、第２Ｐ型トランジスタのゲート－ソース間電圧は、急激な変化が抑制され、許容耐圧を超えることはない。また、第２Ｐ型トランジスタのドレイン－ソース間電圧も上昇が抑制され、許容耐圧を超えない。また、第２Ｐ型トランジスタのドレイン－ソース間電流も小さく抑えられる。したがって、第２Ｐ型トランジスタの劣化や破損を未然に防止可能となる。
　本開示の別の態様では、データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路は、前記出力信号を出力する出力端子と、前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、ソースが接地電源と接続されており、ゲートに前記入力信号が与えられる第１Ｎ型トランジスタと、ソースが前記第１Ｎ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｎ型トランジスタと、一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｐ型トランジスタと、ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｐ型トランジスタとを備え、前記第１Ｐ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がローレベルのときオン状態であり、前記入力信号がローレベルからハイレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される。
　この態様によると、接地電源と出力端子との間に第１および第２Ｎ型トランジスタが直列に接続されている。第１Ｎ型トランジスタのゲートには入力信号が与えられる。第２Ｎ型トランジスタのゲートと接続された第１ノードは、一端に入力信号が与えられるキャパシタの他端が接続されており、また、第２電源との間に、第１および第２Ｐ型トランジスタが接続されている。第１Ｐ型トランジスタのゲートには入力信号に応じた信号が与えられ、第２Ｐ型トランジスタのゲートは第２電源に接続されている。入力信号がローレベルのとき、第１Ｐ型トランジスタがオン状態であるため、第２Ｎ型トランジスタのゲートには第２電位が与えられる。入力信号がローレベルからハイレベルへ遷移したとき、第１Ｐ型トランジスタが少なくとも所定期間オフ状態になるため、第１ノードの電位は、キャパシタによるカップリングにより、入力信号の遷移に伴って上昇する。これにより、出力信号の立ち下がりが早くなる。その後、第２Ｐ型トランジスタのクランプ作用によって、第１ノードの電位は速やかに戻る。この結果、第２Ｎ型トランジスタのゲート－ソース間電圧は、急激な変化が抑制され、許容耐圧を超えることはない。また、第２Ｎ型トランジスタのドレイン－ソース間電圧も上昇が抑制され、許容耐圧を超えない。また、第２Ｎ型トランジスタのドレイン－ソース間電流も小さく抑えられる。したがって、第２Ｎ型トランジスタの劣化や破損を未然に防止可能となる。
　本開示によると、データ入力信号に応じて振幅がより大きな出力信号を出力する出力回路について、トランジスタの劣化や破損を未然に防止可能となる。
第１実施形態に係る出力回路の回路構成図 図１の出力回路の動作を示す波形図 図１の出力回路の動作を示す波形図 第２実施形態に係る出力回路の回路構成図 （ａ），（ｂ）は図４の出力回路の動作を示す波形図 第３実施形態に係る出力回路の回路構成図 （ａ），（ｂ）は図６の出力回路の動作を示す波形図 第２および第３実施形態を組み合わせた出力回路の回路構成図 第４実施形態に係る出力回路の回路構成図 第５実施形態に係る出力回路の回路構成図
　以下、実施の形態について、図面を参照して説明する。なお、以下に示す回路構成図では、本開示に関わる構成要素を中心にして簡略化して図示を行っている。このため例えば、直接的に接続されているように図示された構成要素が、実際の回路構成では、その間に他の構成要素が配置されており、間接的に接続されている場合がある。
　（第１実施形態）
　図１は第１実施形態に係る出力回路の回路構成図である。図１の出力回路１００は、データ入力信号ＤＩＮを受け、このデータ入力信号ＤＩＮに応じて変化する出力信号ＰＡＤを出力する。出力信号ＰＡＤは出力端子１から出力される。この出力回路１００は例えば、ＬＳＩの信号出力部に設けられる。この場合、ＬＳＩの出力パッドが出力端子１に相当する。
　出力回路１００は、第１電源ＶＤＤＨと、第２電源ＶＤＤＬとに接続されている。なお、本願明細書では、「ＶＤＤＨ」「ＶＤＤＬ」「ＶＳＳ」は、電源自体と、その電源が与える電位との両方を表す符号として用いる。第１電位ＶＤＤＨは例えば３．３Ｖであり、第２電位ＶＤＤＬは第１電位ＶＤＤＨよりも低く、例えば１．８Ｖである。データ入力信号ＤＩＮは低振幅の信号であり、例えば接地電位ＶＳＳ～０．９Ｖの間で遷移する。出力信号ＰＡＤは、接地電位ＶＳＳ～第１電位ＶＤＤＨの間で遷移する。また本願明細書では、「ｎｏｄｅＸ」（Ｘは整数）は、回路構成におけるノードを表しており、また、そのノードの電位を表す符号として用いる場合がある。
　出力回路１００は、レベルシフト回路１０と、第１および第２バッファ回路１１，１２と、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４と、キャパシタＣ１，Ｃ２とを備える。各トランジスタは、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であるものとする。レベルシフト回路１０は、低振幅のデータ入力信号ＤＩＮを入力ＩＮに受け、第２電位ＶＤＤＬ～第１電位ＶＤＤＨの間で遷移する信号ＳＩ１に変換し、出力ＯＵＴＰから出力するとともに、接地電位ＶＳＳ～第２電位ＶＤＤＬの間で遷移する信号ＳＩ２に変換し、出力ＯＵＴＮから出力する。信号ＳＩ１は第１バッファ回路１１の入力として与えられ、信号ＳＩ２は第２バッファ回路１２の入力として与えられる。
　ここで、出力回路１００は、出力信号ＰＡＤをハイレベルに駆動する回路部分であるＨ側ドライブ回路１０１と、出力信号ＰＡＤをローレベルに駆動する回路部分であるＬ側ドライブ回路１０２とを含む。第１バッファ回路１１の入力が接続されたノードｎＩ１は、Ｈ側ドライブ回路１０１における入力ノードに相当する。また、第２バッファ回路１２の入力が接続されたノードｎＩ２は、Ｌ側ドライブ回路１０２における入力ノードに相当する。すなわち、Ｈ側ドライブ回路１０１の入力ノードｎＩ１に入力信号ＳＩ１が与えられるとともに、Ｌ側ドライブ回路１０２の入力ノードｎＩ２に入力信号ＳＩ２が与えられる。
　Ｈ側ドライブ回路１０１は、第１電源ＶＤＤＨと出力端子１との間に直列に接続されたＰ型トランジスタＰ１，Ｐ２を備えている。Ｐ型トランジスタＰ１は、ソースが第１電源ＶＤＤＨと接続されており、ゲートがｎｏｄｅ１と接続されている。ｎｏｄｅ１は第１バッファ回路１１を介して入力ノードｎＩ１と接続されており、入力信号ＳＩ１が与えられる。Ｐ型トランジスタＰ２は、ソースがＰ型トランジスタＰ１のドレインと接続されており（ｎｏｄｅ２）、ドレインが出力端子１と接続されており、ゲートがｎｏｄｅ３と接続されている。なお、Ｐ型トランジスタＰ２のドレインと出力端子１との間に抵抗素子が接続されていてもよい。
　Ｈ側ドライブ回路１０１はさらに、カップリング用のキャパシタＣ１と、スイッチ用のＮ型トランジスタＮ３と、クランプ用のＮ型トランジスタＮ４とを備えている。キャパシタＣ１は、ｎｏｄｅ１とｎｏｄｅ３との間に接続されている。すなわち、キャパシタＣ１は、一端に入力信号ＳＩ１が与えられ、他端がＰ型トランジスタＰ２のゲートと接続されている。Ｎ型トランジスタＮ３は、ソースが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ３と接続されており、ゲートがｎｏｄｅ１と接続されている。Ｎ型トランジスタＮ４は、ソースおよびゲートが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ３と接続されている。
　また、Ｌ側ドライブ回路１０２は、接地電源ＶＳＳと出力端子１との間に直列に接続されたＮ型トランジスタＮ１，Ｎ２を備えている。Ｎ型トランジスタＮ１は、ソースが接地電源ＶＳＳと接続されており、ゲートがｎｏｄｅ１１と接続されている。ｎｏｄｅ１１は第２バッファ回路１２を介して入力ノードｎＩ２と接続されており、入力信号ＳＩ２が与えられる。Ｎ型トランジスタＮ２は、ソースがＮ型トランジスタＮ１のドレインと接続されており（ｎｏｄｅ１２）、ドレインが出力端子１と接続されており、ゲートがｎｏｄｅ１３と接続されている。なお、Ｎ型トランジスタＮ２のドレインと出力端子１との間に抵抗素子が接続されていてもよい。
　Ｌ側ドライブ回路１０１はさらに、カップリング用のキャパシタＣ２と、スイッチ用のＰ型トランジスタＰ３と、クランプ用のＰ型トランジスタＰ４とを備えている。キャパシタＣ２は、ｎｏｄｅ１１とｎｏｄｅ１３との間に接続されている。すなわち、キャパシタＣ２は、一端に入力信号ＳＩ２が与えられ、他端がＮ型トランジスタＮ２のゲートと接続されている。Ｐ型トランジスタＰ３は、ソースが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ１３と接続されており、ゲートがｎｏｄｅ１１と接続されている。Ｐ型トランジスタＰ４は、ソースおよびゲートが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ１３と接続されている。
　図１の出力回路の動作について、図２および図３の波形図を用いて説明する。図２は出力信号ＰＡＤがローレベルからハイレベルに遷移する場合、図３は出力信号ＰＡＤがハイレベルからローレベルに遷移する場合をそれぞれ示している。なお、図２および図３において、実線は本実施形態における電位変化を示し、破線は従来（特許文献１）の回路構成における電位変化を示す。
　図２に示すように、出力信号ＰＡＤがローレベル（ＶＳＳ）のとき、ｎｏｄｅ１の電位はハイレベル（ＶＤＤＨ）（すなわち、入力信号ＳＩ１がハイレベル）であり、Ｐ型トランジスタＰ１はオフ状態（非導通状態）である。このとき、Ｎ型トランジスタＮ３はオン状態（導通状態）であるため、ｎｏｄｅ３の電位はＶＤＤＬである。また、ｎｏｄｅ２の電位は（ＶＤＤＬ＋Ｖｔｈｐ）である。ＶｔｈｐはＰ型トランジスタの閾値電圧である。
　入力信号ＳＩ１がハイレベルからローレベルに遷移したとき、ｎｏｄｅ１の信号はハイレベルからローレベル（ＶＤＤＬ）に遷移する。このとき、Ｐ型トランジスタＰ１はオン状態になり、ｎｏｄｅ２の電位はＶＤＤＨに遷移し、出力信号ＰＡＤはローレベル（ＶＳＳ）からハイレベル（ＶＤＤＨ）への遷移を始める。一方、Ｎ型トランジスタＮ３はオフ状態になるため、ｎｏｄｅ３の電位は、キャパシタＣ１によるカップリングにより、ｎｏｄｅ１の信号変化に引っ張られて下降する。これにより、出力信号ＰＡＤの立ち上がりが早くなる。
　その後、Ｎ型トランジスタＮ４のクランプ作用によって、ｎｏｄｅ３の電位は（ＶＤＤＬ－Ｖｔｈｎ）まで速やかに戻る。ＶｔｈｎはＮ型トランジスタの閾値電圧である。したがって、ｎｏｄｅ３の電位下降は、従来と比べて小さくなる。この結果、Ｐ型トランジスタＰ２のゲート－ソース間電圧Ｖｇｓは急激な変化が抑制され、許容耐圧を超えることはない。また、Ｐ型トランジスタＰ２のドレイン－ソース間電圧Ｖｄｓも上昇が抑制され、許容耐圧を超えない。また、Ｐ型トランジスタＰ２のドレイン－ソース間電流Ｉｄｓも、従来よりも小さくなる。
　また、図３に示すように、出力信号ＰＡＤがハイレベル（ＶＤＤＨ）のとき、ｎｏｄｅ１１はローレベル（ＶＳＳ）（すなわち、入力信号ＳＩ２がローレベル）であり、Ｎ型トランジスタＮ１はオフ状態である。このとき、Ｐ型トランジスタＰ３はオン状態であるため、ｎｏｄｅ１３の電位はＶＤＤＬである。またｎｏｄｅ１２の電位は（ＶＤＤＬ－Ｖｔｈｎ）である。
　入力信号ＳＩ２がローレベルからハイレベルに遷移したとき、ｎｏｄｅ１１の信号はローレベルからハイレベル（ＶＤＤＬ）に遷移する。このとき、Ｎ型トランジスタＮ１はオン状態になり、ｎｏｄｅ１２の電位はＶＳＳに遷移し、出力信号ＰＡＤはハイレベル（ＶＤＤＨ）からローレベル（ＶＳＳ）への遷移を始める。一方、Ｐ型トランジスタＰ３はオフ状態になるため、ｎｏｄｅ１３の電位は、キャパシタＣ２によるカップリングにより、ｎｏｄｅ１１の信号変化に引っ張られて上昇する。これにより、出力信号ＰＡＤの立ち下がりが早くなる。
　その後、Ｐ型トランジスタＰ４のクランプ作用によって、ｎｏｄｅ１３の電位は（ＶＤＤＬ＋Ｖｔｈｐ）まで速やかに戻る。したがって、ｎｏｄｅ１３の電位上昇は、従来と比べて小さくなる。この結果、Ｎ型トランジスタＮ２のゲート－ソース間電圧Ｖｇｓは急激な変化が抑制され、許容耐圧を超えることはない。また、Ｎ型トランジスタＮ２のドレイン－ソース間電圧Ｖｄｓも上昇が抑制され、許容耐圧を超えない。また、Ｎ型トランジスタＮ２のドレイン－ソース間電流Ｉｄｓも、従来よりも小さくなる。
　このように本実施形態によると、キャパシタＣ１，Ｃ２により、出力信号ＰＡＤの立ち上がりおよび立ち上がりを早めることができ、かつ、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２の劣化や破損を未然に防止することができる。
　なお、本実施形態では、Ｈ側ドライブ回路１０１において、Ｐ型トランジスタＰ２のゲートにキャパシタＣ１およびＮ型トランジスタＮ３，Ｎ４が接続されており、Ｌ側ドライブ回路１０２において、Ｎ型トランジスタＮ２のゲートにキャパシタＣ２およびＰ型トランジスタＰ３，Ｐ４が接続されているものとした。ただし、Ｈ側ドライブ回路１０１またはＬ側ドライブ回路１０２のいずれか一方のみに、これらの構成を適用してもよい。例えば、Ｈ側ドライブ回路１０１は図１のように構成する一方、Ｌ側ドライブ回路１０２には、キャパシタＣ２およびＰ型トランジスタＰ３，Ｐ４を設けずに、Ｎ型トランジスタＮ２のゲートを第２電源ＶＤＤＬに接続するようにしてもよい。あるいは、Ｌ側ドライブ回路１０２は図１のように構成する一方、Ｈ側ドライブ回路１０１には、キャパシタＣ１およびＮ型トランジスタＮ３，Ｎ４を設けずに、Ｐ型トランジスタＰ２のゲートを第２電源ＶＤＤＬに接続するようにしてもよい。
　（第２実施形態）
　図４は第２実施形態に係る出力回路の回路構成図である。図４の出力回路１００Ａは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。なお、図４では、レベルシフト回路１０およびその前段の構成を省略している。以下の回路構成図においても同様である。
　第１実施形態では、Ｎ型トランジスタＮ３のゲートは、Ｐ型トランジスタＰ１のゲートと接続されており、ゲートに入力信号ＳＩ１が与えられるものとした。また、Ｐ型トランジスタＰ３のゲートは、Ｎ型トランジスタＮ１のゲートと接続されており、ゲートに入力信号ＳＩ２が与えられるものとした。本実施形態では、Ｎ型トランジスタＮ３は、ゲートに入力信号ＳＩ１に応じた信号が与えられ、Ｐ型トランジスタＰ３は、ゲートに入力信号ＳＩ２に応じた信号が与えられるものとする。
　図４の出力回路１００Ａは、Ｈ側ドライブ回路１０１Ａがパルス生成回路２１を備え、Ｌ側ドライブ回路１０２Ａがパルス生成回路２２を備えている。パルス生成回路２１は、入力信号ＳＩ１を受け、入力信号ＳＩ１がハイレベルからローレベルに遷移したタイミングから所定期間、ローレベルになるパルス信号を生成し、出力する。パルス生成回路２１は例えば、入力信号ＳＩ１を遅延させる遅延部２１１と、遅延部２１１の出力を反転させるインバータ２１２と、インバータ２１２の出力（ｎｏｄｅ４）およびｎｏｄｅ１の信号を入力とするＯＲゲート２１３とを備える。ＯＲゲート２１３の出力（ｎｏｄｅ５）が、パルス生成回路２１の出力となる。また、パルス生成回路２２は、入力信号ＳＩ２を受け、入力信号ＳＩ２がローレベルからハイレベルに遷移したタイミングから所定期間、ハイレベルになるパルス信号を生成し、出力する。パルス生成回路２２は例えば、入力信号ＳＩ２を遅延させる遅延部２２１と、遅延部２２１の出力を反転させるインバータ２２２と、インバータ２２２の出力（ｎｏｄｅ１４）およびｎｏｄｅ１１の信号を入力とするＡＮＤゲート２２３とを備える。ＡＮＤゲート２２３の出力（ｎｏｄｅ１５）が、パルス生成回路２２の出力となる。なお、パルス生成回路２１，２２の構成はここで示したものに限られるものではない。
　そして、Ｎ型トランジスタＮ３は、ゲートにパルス生成回路２１の出力を受ける。すなわち本実施形態では、パルス生成回路２１から出力されるパルス信号が、入力信号ＳＩ１に応じた信号に相当する。Ｎ型トランジスタＮ３は、パルス生成回路２１から出力されたパルス信号がローレベルの期間のみ、オフ状態になる。また、Ｐ型トランジスタＰ３は、ゲートにパルス生成回路２２の出力を受ける。すなわち本実施形態では、パルス生成回路２２から出力されるパルス信号が、入力信号ＳＩ２に応じた信号に相当する。Ｐ型トランジスタＰ３は、パルス生成回路２２から出力されたパルス信号がハイレベルの期間のみ、オフ状態になる。
　図５は図４の出力回路１００Ａの動作の特徴を示す波形図であり、（ａ）は出力信号ＰＡＤがローレベルからハイレベルに遷移する場合、（ｂ）は出力信号ＰＡＤがハイレベルからローレベルに遷移する場合である。図５（ａ）に示すように、出力信号ＰＡＤをローレベルからハイレベルに遷移させる場合には、入力信号ＳＩ１がハイレベルからローレベルに遷移し、ｎｏｄｅ１の電位もハイレベルからローレベルに遷移する。また、パルス生成回路２１内のｎｏｄｅ４の電位は、ｎｏｄｅ１の遷移から遅れて、ローレベルからハイレベルに遷移する。これにより、パルス生成回路２１の出力（ｎｏｄｅ５）は所定期間だけローレベルになり、その後ハイレベルになる。このため、Ｎ型トランジスタＮ３は所定期間だけオフ状態になり、その後オン状態になる。ｎｏｄｅ３の電位はＶＤＤＬに戻り、安定する。
　同様に、図５（ｂ）に示すように、出力信号ＰＡＤをハイレベルからローレベルに遷移させる場合には、入力信号ＳＩ２がローレベルからハイレベルに遷移し、ｎｏｄｅ１１の電位もローレベルからハイレベルに遷移する。また、パルス生成回路２２内のｎｏｄｅ１４の電位は、ｎｏｄｅ１１の遷移から遅れて、ハイレベルからローレベルに遷移する。これにより、パルス生成回路２２の出力（ｎｏｄｅ１５）は所定期間だけハイレベルになり、その後ローレベルになる。このため、Ｐ型トランジスタＰ３は所定期間だけオフ状態になり、その後オン状態になる。ｎｏｄｅ１３の電位はＶＤＤＬに戻り、安定する。
　すなわち、Ｈ側ドライブ回路１０１Ａでは、キャパシタＣ１のカップリングによるｎｏｄｅ３の電位変化を期待する期間のみ、Ｎ型トランジスタＮ３をオフ状態になる。また、Ｌ側ドライブ回路１０２Ａでは、キャパシタＣ２のカップリングによるｎｏｄｅ１３の電位変化を期待する期間のみ、Ｐ型トランジスタＰ３をオフ状態になる。したがって本実施形態によると、第１実施形態による作用効果に加えて、出力信号ＰＡＤの静止状態を安定させることができる、という作用効果が得られる。
　（第３実施形態）
　図６は第３実施形態に係る出力回路の回路構成図である。図６の出力回路１００Ｂは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。
　第１実施形態では、キャパシタＣ１の一端は、Ｐ型トランジスタＰ１のゲートと接続されており、キャパシタＣ２の一端は、Ｎ型トランジスタＮ１のゲートと接続されているものとした。本実施形態では、キャパシタＣ１は、一端に、Ｐ型トランジスタＰ１のゲートと接続されていない経路を介して入力信号ＳＩ１が与えられ、キャパシタＣ２は、一端に、Ｎ型トランジスタＮ１のゲートと接続されていない経路を介して入力信号ＳＩ２が与えられるものとする。
　図６の出力回路１００Ｂは、Ｈドライブ回路１０１Ｂが、第１バッファ回路１１とは別に、入力信号ＳＩ１を受けるバッファ回路３１を備えており、Ｌ側ドライブ回路１０２Ｂが、第２バッファ回路１２とは別に、入力信号ＳＩ２を受けるバッファ回路３２を備えている。バッファ回路３１は、Ｐ型トランジスタＰ１のゲートに接続されたｎｏｄｅ１とは別の信号経路（ｎｏｄｅ６）に、入力信号ＳＩ１を伝搬させる。また、バッファ回路３２は、Ｎ型トランジスタＮ１のゲートに接続されたｎｏｄｅ１１とは別の信号経路（ｎｏｄｅ１６）に、入力信号ＳＩ２を伝搬させる。
　そして、キャパシタＣ１は、ｎｏｄｅ６とｎｏｄｅ３との間に接続されている。すなわち、キャパシタＣ１の一端は、Ｐ型トランジスタＰ１のゲートに接続されたｎｏｄｅ１ではなく、Ｐ型トランジスタＰ１のゲートに接続されていないｎｏｄｅ６に接続されている。また、キャパシタＣ２は、ｎｏｄｅ１６とｎｏｄｅ１３との間に接続されている。すなわち、キャパシタＣ２の一端は、Ｎ型トランジスタＮ１のゲートに接続されたｎｏｄｅ１１ではなく、Ｎ型トランジスタＮ１のゲートに接続されていないｎｏｄｅ１６に接続されている。
　図７は図６の出力回路１００Ｂの動作の特徴を示す波形図であり、（ａ）は出力信号ＰＡＤがローレベルからハイレベルに遷移する場合、（ｂ）は出力信号ＰＡＤがハイレベルからローレベルに遷移する場合である。なお、図７において、実線は本実施形態における電位変化を示し、破線は実施形態１における電位変化を示す。
　図７（ａ）に示すように、出力信号ＰＡＤをローレベルからハイレベルに遷移させる場合には、入力信号ＳＩ１がハイレベルからローレベルに遷移し、ｎｏｄｅ１の信号もハイレベルからローレベルに遷移する。ところが、ｎｏｄｅ１の信号は、例えばバッファ段数や配線負荷の増加に起因して、タイミングの遅れや波形の鈍りが生じる可能性がある。これに対して、ｎｏｄｅ６には入力信号ＳＩ１が速やかに伝搬される。このため、キャパシタＣ１の一端をｎｏｄｅ６と接続することによって、キャパシタＣ１によるカップリングの発生タイミングを早めることができる。
　同様に、図７（ｂ）に示すように、出力信号ＰＡＤをハイレベルからローレベルに遷移させる場合には、入力信号ＳＩ２がローレベルからハイレベルに遷移し、ｎｏｄｅ１１の信号もローレベルからハイレベルに遷移する。ところが、ｎｏｄｅ１１の信号は、例えばバッファ段数や配線負荷の増加に起因して、タイミングの遅れや波形の鈍りが生じる可能性がある。これに対して、ｎｏｄｅ１６には入力信号ＳＩ２が速やかに伝搬される。このため、キャパシタＣ２の一端をｎｏｄｅ１６と接続することによって、キャパシタＣ２によるカップリングの発生タイミングを早めることができる。
　したがって本実施形態によると、第１実施形態による作用効果が得られるのに加えて、出力信号ＰＡＤの遷移をより速めることができる。
　また、第２実施形態と第３実施形態とを組み合わせて実現してもよい。図８は第２実施形態と第３実施形態とを組み合わせて実現した出力回路の回路構成図である。図８の出力回路１００Ｃにおいて、Ｈ側ドライブ回路１０１Ｃは、パルス生成回路２１と、バッファ回路３１とを備えている。そして、Ｎ型トランジスタＮ３は、ゲートにパルス生成回路２１の出力を受ける。また、キャパシタＣ１の一端はｎｏｄｅ６と接続されている。また、Ｌ側ドライブ回路１０２Ｃは、パルス生成回路２２と、バッファ回路３２とを備えている。そして、Ｐ型トランジスタＰ３は、ゲートにパルス生成回路２２の出力を受ける。また、キャパシタＣ２の一端はｎｏｄｅ１６と接続されている。図８の出力回路１００Ｃでは、上述の第２および第３実施形態による作用効果を得ることができる。
　（第４実施形態）
　図９は第４実施形態に係る出力回路の回路構成図である。図９の出力回路１００Ｄは、図８の出力回路１００Ｃとほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。
　図９の出力回路１００Ｄは、制御信号ＣＴＲＬによって、動作電圧が切替可能なように構成されている。ここでは、出力回路１００Ｄは、制御信号ＣＴＲＬが「０」（ローレベル）のとき、ＶＤＤＨで動作し、制御信号ＣＴＲＬが「１」（ハイレベル）のとき、ＶＤＤＬで動作するものとする。
　Ｈ側ドライブ回路１０１Ｄは、パルス生成回路２１に代えて、パルス生成回路２１Ａを備えている。パルス生成回路２１Ａは、ＯＲゲート２１３に代えて、３入力ＯＲゲート２１５を備えている。３入力ＯＲゲート２１５は、インバータ２１２の出力（ｎｏｄｅ４）およびｎｏｄｅ１の信号に加えて、制御信号ＣＴＲＬを入力としている。また、Ｈ側ドライブ回路１０１Ｄは、バッファ回路３１に代えて、ＡＮＤゲート３５を備えている。ＡＮＤゲート３５は、入力信号ＳＩ１と、制御信号ＣＴＲＬの反転信号とを入力としている。
　また、Ｌ側ドライブ回路１０２Ｄは、パルス生成回路２２に代えて、パルス生成回路２２Ａを備えている。パルス生成回路２２Ａは、ＡＮＤゲート２２３に代えて、３入力ＡＮＤゲート２２５を備えている。３入力ＡＮＤゲート２２５は、インバータ２２２の出力（ｎｏｄｅ１４）およびｎｏｄｅ１１の信号に加えて、制御信号ＣＴＲＬの反転信号を入力としている。また、Ｌ側ドライブ回路１０２Ｄは、バッファ回路３２に代えて、ＯＲゲート３６を備えている。ＯＲゲート３６は、入力信号ＳＩ２と、制御信号ＣＴＲＬとを入力としている。
　また、出力回路１００Ｄには、ＮＡＮＤゲート４１が設けられている。ＮＡＮＤゲート４１は、入力として制御信号ＣＴＲＬとＶＤＤＬを受け、出力がＮ型トランジスタＮ３，Ｎ４のドレインに接続されている。
　制御信号ＣＴＲＬが「０」のとき、動作電圧はＶＤＤＨとなる。このとき出力回路１００Ｄは、図８の回路と同様に動作する。すなわち、パルス生成回路２１Ａは、図８のパルス生成回路２１と同様に動作し、パルス生成回路２２Ａは、図８のパルス生成回路２２と同様に動作する。また、ｎｏｄｅ６には入力信号ＳＩ１が伝搬され、ｎｏｄｅ１６には入力信号ＳＩ２が伝搬される。
　一方、制御信号ＣＴＲＬが「１」のとき、動作電圧はＶＤＤＬとなる。このとき、パルス生成回路２１Ａの出力すなわちｎｏｄｅ５の電位はハイレベルに固定され、Ｎ型トランジスタＮ３はオン状態を保つ。また、パルス生成回路２２Ａの出力すなわちｎｏｄｅ１５の電位はローレベルに固定され、Ｐ型トランジスタＰ３はオン状態を保つ。また、ｎｏｄｅ６の電位はローレベルに固定されるので、キャパシタＣ１によるカップリングは機能せず、ｎｏｄｅ１６の電位はハイレベルに固定されるので、キャパシタＣ２によるカップリングは機能しない。この結果、ｎｏｄｅ３の電位はＶＳＳに固定され、ｎｏｄｅ１３の電位はＶＤＤＬに固定される。
　以上のように本実施形態によると、制御信号ＣＴＲＬによって、出力回路１００Ｄの動作電圧を、ＶＤＤＬとＶＤＤＨとに切り替えることができる。そして、ＶＤＤＨで動作する場合には、図８の構成と同様の動作を行うことができる。
　（第５実施形態）
　図１０は第５実施形態に係る出力回路の回路構成図である。図１０の出力回路１００Ｅは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。
　図１０の出力回路１００Ｅは、Ｈ側ドライブ回路１０１ＥがＰ型トランジスタＰ５を備え、Ｌ側ドライブ回路１０２ＥがＮ型トランジスタＮ５を備えている。Ｐ型トランジスタＰ５はソースがｎｏｄｅ２に接続され、ドレインが第２電源ＶＤＤＬに接続され、ゲートが出力端子１と接続されている。Ｎ型トランジスタＮ５はソースがｎｏｄｅ１２に接続され、ドレインが第２電源ＶＤＤＬに接続され、ゲートが出力端子１と接続されている。
　出力信号ＰＡＤがローレベルのとき、Ｐ型トランジスタＰ５はオン状態になり、ｎｏｄｅ２の電位はＶＤＤＬに固定される。このため、出力信号ＰＡＤの電圧が不意に変動した場合でも、Ｐ型トランジスタＰ２のソース－ドレイン間電圧Ｖｄｓの上昇を防ぐことができる。また、出力信号ＰＡＤがハイレベルのとき、Ｎ型トランジスタＮ５はオン状態になり、ｎｏｄｅ１２の電位はＶＤＤＬに固定される。このため、出力信号ＰＡＤの電圧が不意に変動した場合でも、Ｎ型トランジスタＮ２のソース－ドレイン間電圧Ｖｄｓの上昇を防ぐことができる。したがって、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２の劣化や破損を防止することができる。
　なお、本実施形態は、第１実施形態で示した回路構成以外の回路構成にも、適用してもよい。
　なお、本開示は、上述の各実施形態で示した構成に限定されるものではなく、多くの変形が、本開示の技術的思想内で当該技術分野において通常の知識を有する者により可能である。また、本開示の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
　本開示では、出力回路について、トランジスタの劣化や破損を未然に防止可能となるので、例えばＬＳＩの耐久性向上等に有用である。
１　出力端子
２１，２１Ａ，２２，２２Ａ　パルス生成回路
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ　出力回路
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５　Ｐ型トランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５　Ｎ型トランジスタ
Ｃ１，Ｃ２　キャパシタ
ＶＤＤＨ　第１電源、第１電位
ＶＤＤＬ　第２電源、第２電位
ＶＳＳ　接地電源、接地電位
ＳＩ１，ＳＩ２　入力信号
ｎＩ１，ｎＩ２　入力ノード
ＰＡＤ　出力信号

Claims (11)

  1. 　データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路であって、
    　前記出力信号を出力する出力端子と、
    　前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、
    　ソースが前記第１電位を与える第１電源と接続されており、ゲートに前記入力信号が与えられる第１Ｐ型トランジスタと、
    　ソースが前記第１Ｐ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｐ型トランジスタと、
    　一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、
    　ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｎ型トランジスタと、
    　ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｎ型トランジスタとを備え、
    　前記第１Ｎ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がハイレベルのときオン状態であり、前記入力信号がハイレベルからローレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される
    ことを特徴とする出力回路。
  2. 　請求項１記載の出力回路において、
    　前記第１Ｎ型トランジスタのゲートは、前記第１Ｐ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  3. 　請求項１記載の出力回路において、
    　前記キャパシタは、一端が、前記第１Ｐ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  4. 　請求項１記載の出力回路において、
    　前記入力信号を受け、前記入力信号が前記第１遷移を行ったタイミングから所定期間、ローレベルになるパルス信号を生成出力するパルス生成回路を備え、
    　前記第１Ｎ型トランジスタのゲートは、前記パルス生成回路の出力と接続されている
    ことを特徴とする出力回路。
  5. 　請求項１記載の出力回路において、
    　前記キャパシタは、前記入力ノードと接続されており、かつ、前記第１Ｐ型トランジスタのゲートとは接続されていない第２ノードと、一端が接続されている
    ことを特徴とする出力回路。
  6. 　データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路であって、
    　前記出力信号を出力する出力端子と、
    　前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、
    　ソースが接地電源と接続されており、ゲートに前記入力信号が与えられる第１Ｎ型トランジスタと、
    　ソースが前記第１Ｎ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｎ型トランジスタと、
    　一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、
    　ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｐ型トランジスタと、
    　ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｐ型トランジスタとを備え、
    　前記第１Ｐ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がローレベルのときオン状態であり、前記入力信号がローレベルからハイレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される
    ことを特徴とする出力回路。
  7. 　請求項６記載の出力回路において、
    　前記第１Ｐ型トランジスタのゲートは、前記第１Ｎ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  8. 　請求項６記載の出力回路において、
    　前記キャパシタは、一端が、前記第１Ｎ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  9. 　請求項６記載の出力回路において、
    　前記入力信号を受け、前記入力信号が前記第１遷移を行ったタイミングから所定期間、ハイレベルになるパルス信号を生成出力するパルス生成回路を備え、
    　前記第１Ｐ型トランジスタのゲートは、前記パルス生成回路の出力と接続されている
    ことを特徴とする出力回路。
  10. 　請求項６記載の出力回路において、
    　前記キャパシタは、前記入力ノードと接続されており、かつ、前記第１Ｎ型トランジスタのゲートとは接続されていない第２ノードと、一端が接続されている
    ことを特徴とする出力回路。
  11. 　データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路であって、
    　前記出力信号を出力する出力端子と、
    　前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい第１入力信号を受ける第１入力ノードと、
    　前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい第２入力信号を受ける第２入力ノードと、
    　ソースが前記第１電位を与える第１電源と接続されており、ゲートに前記第１入力信号が与えられる第１Ｐ型トランジスタと、
    　ソースが前記第１Ｐ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｐ型トランジスタと、
    　ソースが接地電源と接続されており、ゲートに前記第２入力信号が与えられる第１Ｎ型トランジスタと、
    　ソースが前記第１Ｎ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第２ノードと接続された第２Ｎ型トランジスタと、
    　一端に前記第１入力信号が与えられ、他端が前記第１ノードと接続された第１キャパシタと、
    　ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第３Ｎ型トランジスタと、
    　ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第４Ｎ型トランジスタと、
    　一端に前記第２入力信号が与えられ、他端が前記第２ノードと接続された第２キャパシタと、
    　ソースが前記第２電源と接続されており、ドレインが前記第２ノードと接続された第３Ｐ型トランジスタと、
    　ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第２ノードと接続された第４Ｐ型トランジスタとを備え、
    　前記第３Ｎ型トランジスタは、ゲートに前記第１入力信号に応じた信号が与えられ、前記第１入力信号がハイレベルのときオン状態であり、前記第１入力信号がハイレベルからローレベルへの遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御されるものであり、
    　前記第３Ｐ型トランジスタは、ゲートに前記第２入力信号に応じた信号が与えられ、前記第２入力信号がローレベルのときオン状態であり、前記第２入力信号がローレベルからハイレベルへの遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される
    ことを特徴とする出力回路。
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