WO2018143751A1 - 반도체 소자 및 이를 포함하는 디스플레이 장치 - Google Patents

반도체 소자 및 이를 포함하는 디스플레이 장치 Download PDF

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WO2018143751A1
WO2018143751A1 PCT/KR2018/001518 KR2018001518W WO2018143751A1 WO 2018143751 A1 WO2018143751 A1 WO 2018143751A1 KR 2018001518 W KR2018001518 W KR 2018001518W WO 2018143751 A1 WO2018143751 A1 WO 2018143751A1
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layer
disposed
semiconductor
electrode
substrate
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PCT/KR2018/001518
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이상열
김청송
문지형
박선우
조현민
문용태
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엘지이노텍 주식회사
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    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05BELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00Electroluminescent light sources
    • H05B33/12Light sources with substantially two-dimensional radiating surfaces

Definitions

  • the embodiment relates to a semiconductor device and a display device including the same.
  • a light emitting diode is one of light emitting devices that emit light when a current is applied.
  • Light emitting diodes can emit high-efficiency light at low voltage, resulting in excellent energy savings.
  • the luminance problem of the light emitting diode has been greatly improved, and has been applied to various devices such as a backlight unit, a display board, a display, and a home appliance of a liquid crystal display.
  • a light emitting diode having AlGaInP uses a GaAs substrate as a growth substrate, but in order to fabricate a semiconductor chip type, it is necessary to remove the GaAs substrate to prevent light absorption.
  • GaAs substrate is difficult to remove by the conventional laser lift-off (LLO) process, there is a problem that harmful gas is emitted during the process.
  • LLO laser lift-off
  • a light emitting diode having AlGaInP uses a GaAs substrate as a growth substrate, there is a limit to removing a GaAs substrate to prevent light absorption in order to manufacture a semiconductor device type.
  • the embodiment provides a vertical or horizontal chip type red semiconductor device, a semiconductor chip, and a display device including the same and a manufacturing method thereof.
  • the semiconductor device of the embodiment provides light in the red wavelength band.
  • a semiconductor device including GaAs is provided by using laser lift-off.
  • a bonding layer disposed on the substrate; At least one semiconductor structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; A first electrode connected to the first conductive semiconductor layer; A second electrode connected to the second conductive semiconductor layer; And an insulating layer covering the bonding layer and the semiconductor structure.
  • the insulating layer may cover a portion of the first electrode and a portion of the second electrode.
  • the insulating layer may cover the side surface of the bonding layer.
  • the second conductivity type semiconductor layer is a first conductivity type semiconductor layer.
  • a first cladding layer may be further included between the active layer and the first conductive semiconductor layer.
  • a sacrificial layer disposed on at least one of an upper portion of the bonding layer and a lower portion of the bonding layer.
  • the semiconductor structure may be plural in number.
  • a display device includes a coupling layer, a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer. And a semiconductor structure disposed on the coupling layer, a first electrode connected to the first conductive semiconductor layer, a second electrode connected to the second conductive semiconductor layer, and an insulating layer covering the coupling layer and the semiconductor structure.
  • a semiconductor chip comprising a; A panel substrate disposed under the semiconductor chip; And a driving device electrically connected to the semiconductor chip.
  • a bonding layer is disposed on a substrate, and a first conductive semiconductor layer, a second conductive semiconductor layer, the first conductive semiconductor layer, and the second conductive semiconductor are disposed.
  • Disposing a semiconductor structure comprising an active layer disposed between the layers and disposed on the bonding layer; Disposing a second substrate on the semiconductor structure; Separating the first substrate; Disposing a bonding layer on the semiconductor structure, and disposing a third substrate on the bonding layer; Separating the second substrate; Primary etching to a portion of the first conductive semiconductor layer of the semiconductor structure; Disposing a first electrode on the first conductive semiconductor layer and disposing a second electrode on the second conductive semiconductor layer; Secondary etching to an upper portion of the third substrate; And disposing an insulating layer covering the bonding layer and the semiconductor structure.
  • the method may further include disposing a bonding layer on the semiconductor structure and disposing a sacrificial layer between the bonding layer and the third substrate.
  • a first conductive semiconductor layer may be disposed on the coupling layer, an active layer may be disposed on the first conductive semiconductor layer, and a second conductive semiconductor layer may be disposed on the active layer.
  • a display device manufacturing method comprises the steps of irradiating a laser to a semiconductor device comprising a plurality of semiconductor chips disposed on a substrate; Separating at least one of the plurality of semiconductor chips from a substrate and joining with a first bonding layer disposed under the transfer mechanism; Disposing at least one of the plurality of semiconductor chips on a panel substrate, and bonding the second bonding layer on the panel substrate; And irradiating light to separate at least one of the first bonding layer and the plurality of semiconductor chips and to cure the second bonding layer.
  • the semiconductor device comprises a substrate; A bonding layer disposed on the substrate; A semiconductor structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; A first electrode connected to the first conductive semiconductor layer; A second electrode connected to the second conductive semiconductor layer; And an insulating layer covering the bonding layer and the semiconductor structure.
  • a portion of the first electrode, the second electrode, and the insulating layer may be bonded to the first bonding layer.
  • the transport mechanism may be separated from at least one of the plurality of semiconductor chips.
  • Laser lift off device includes a laser unit for irradiating a laser light; An optical unit for guiding the laser light to an irradiation position; A stage holding a semiconductor element at the irradiation position; And an accommodating part surrounding the stage, wherein the accommodating part may include a first exhaust part for discharging gas discharged from the semiconductor device.
  • the first exhaust part may be disposed on a side of the accommodation part.
  • the apparatus may further include a housing surrounding the laser unit, the optical unit, the stage, and the receiving unit.
  • the housing The housing,
  • It may include a second exhaust disposed in the upper portion.
  • the first exhaust part comprises a plurality of exhaust holes.
  • the stage includes a plurality of regions
  • the accommodation part may include a plurality of flow paths formed between the plurality of areas and the plurality of exhaust holes.
  • a semiconductor device includes a sacrificial layer; A bonding layer disposed on the sacrificial layer; At least one semiconductor structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; A first electrode connected to the first conductive semiconductor layer; And a second electrode connected to the second conductive semiconductor layer, wherein the sacrificial layer has a thickness ratio of 1: 1.5 to 1:50.
  • the sacrificial layer may further include an insulating layer disposed on the coupling layer and the semiconductor structure.
  • the insulating layer may cover a portion of the first electrode and a portion of the second electrode.
  • the second conductivity type semiconductor layer may include a 2-1 conductivity type semiconductor layer disposed on the active layer; And a 2-2 conductive semiconductor layer disposed on the 2-1 conductive semiconductor layer.
  • a first cladding layer may be further included between the active layer and the first conductive semiconductor layer.
  • the bonding layer may have a surface roughness of 1 nm or less.
  • An electronic device is a semiconductor device; And a case accommodating the semiconductor element, wherein the semiconductor element comprises: a sacrificial layer; A bonding layer disposed on the sacrificial layer; At least one semiconductor structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; A first electrode connected to the first conductive semiconductor layer; And a second electrode connected to the second conductive semiconductor layer, wherein the sacrificial layer has a thickness ratio of 1: 1.5 to 1:50.
  • a semiconductor device may include a bonding layer; An intermediate layer disposed on the bonding layer; A reflective layer disposed on the intermediate layer; A first conductivity type semiconductor layer disposed on the reflective layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A reflective layer disposed under the first conductive semiconductor layer; A first electrode electrically connected to the first conductive semiconductor layer; And a second electrode electrically connected to the second conductivity type semiconductor layer.
  • It may further include a sacrificial layer disposed below the bonding layer.
  • the first conductivity type semiconductor layer may include AlInP, and a doping concentration may be 10 19 or more.
  • the reflective layer may include AlGaAs.
  • the first electrode and the second electrode may each include a portion of the exposed area.
  • the second conductivity type semiconductor layer may include a 2-1 conductivity type semiconductor layer disposed on the active layer; And a 2-2 conductive semiconductor layer disposed on the 2-1 conductive semiconductor layer.
  • a first cladding layer may be further included between the active layer and the first conductive semiconductor layer.
  • An electronic device includes a semiconductor element; And a case accommodating the semiconductor element, wherein the semiconductor element comprises: a bonding layer; An intermediate layer disposed on the bonding layer; A reflective layer disposed on the intermediate layer; A first conductivity type semiconductor layer disposed on the reflective layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A reflective layer disposed under the first conductive semiconductor layer; A first electrode electrically connected to the first conductive semiconductor layer; And a second electrode electrically connected to the second conductivity type semiconductor layer.
  • the red semiconductor device may be implemented in a form including a plurality of vertical or horizontal semiconductor chips.
  • the semiconductor element which is excellent in light extraction efficiency can be manufactured.
  • a semiconductor device including GaAs can be manufactured by using laser lift-off.
  • FIG. 1 is a plan view and a cross-sectional view of a semiconductor device according to a first embodiment
  • 2A to 2I illustrate a method of manufacturing a semiconductor device according to the first embodiment
  • FIG 3 is a plan view and a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.
  • FIG. 4 is a sectional view showing a modification of the semiconductor element according to the first embodiment
  • FIG. 5 is a cross-sectional view of a semiconductor device according to a third embodiment
  • 6A to 6F illustrate a method of manufacturing a semiconductor device according to the third embodiment
  • FIG. 7A to 7D illustrate a method of manufacturing a display device using the semiconductor device according to the first embodiment.
  • FIG. 8 is a diagram illustrating a laser lift-off device according to an embodiment
  • FIG. 9 is a plan view of a laser lift-off device according to an embodiment
  • FIG. 11 is a sectional view showing a laser lift-off device according to the embodiment.
  • FIG. 12 is a view showing a modification of the cross-sectional view of the laser lift-off device according to the embodiment of FIG. 11,
  • FIG. 13 is a cross-sectional view and a plan view of a semiconductor device according to a fourth embodiment
  • FIGS. 14A to 14F are flowcharts illustrating a method of manufacturing a semiconductor device according to the fourth embodiment
  • 15A to 15E are flowcharts illustrating a process of transferring a semiconductor device to a display device according to a fourth embodiment
  • 16 is a graph illustrating transmittance for each wavelength according to a thickness of a sacrificial layer of a semiconductor device according to an embodiment
  • 17 is a graph illustrating transmittance for each wavelength of a bonding layer of a semiconductor device according to an embodiment
  • FIG. 18 is a photograph of a sacrificial layer and a bonding layer of a semiconductor device according to an embodiment
  • 20A is a cross-sectional view and a plan view of a semiconductor device according to a fifth embodiment
  • FIG. 20B is an enlarged view of a portion A in FIG. 20A.
  • 21A to 21F are flowcharts of a method of manufacturing a semiconductor device, according to the fifth embodiment.
  • 22A to 22B illustrate a process of transferring a semiconductor device of a wafer onto a donor substrate.
  • 23A to 23C are flowcharts illustrating a process of transferring a semiconductor device from a wafer to a donor substrate
  • 24 is a conceptual diagram in which a semiconductor element on a donor substrate is transferred to a panel substrate of a display device
  • 25A to 25B are flowcharts illustrating a process of transferring a semiconductor device to a panel substrate of a display device
  • FIG. 26 is a modification of FIG. 20A
  • FIG. 27 is a sectional view of a semiconductor device according to a sixth embodiment
  • 28A to 28H are flowcharts illustrating a method of manufacturing a semiconductor device according to the sixth embodiment.
  • FIG. 29 is a modification of FIG. 27.
  • FIG. 30 is a conceptual diagram of a display device to which a semiconductor device is transferred according to an exemplary embodiment.
  • the semiconductor device package according to the present embodiment may include a small semiconductor device.
  • the small semiconductor device may refer to the structural size of the semiconductor device.
  • the compact semiconductor device may have a structural size of 1 ⁇ m to 100 ⁇ m.
  • the semiconductor device according to the embodiment may have a structural size of 30 ⁇ m to 60 ⁇ m as described below, but is not necessarily limited thereto.
  • technical features or aspects of the embodiments may be applied to semiconductor devices on a smaller scale.
  • the semiconductor device according to the embodiment of the present invention may generate red light having a peak wavelength of 530 nm to 700 nm. However, it is not limited to this wavelength band.
  • each of the embodiments described below may be combined in two or more.
  • FIG. 1 is a plan view and a cross-sectional view of a semiconductor device according to a first embodiment.
  • the semiconductor device may include a substrate 110, a sacrificial layer 120 disposed on the substrate 110, a bonding layer 130 disposed on the sacrificial layer 120, An active layer 142 disposed between the first conductivity type semiconductor layer 141, the second conductivity type semiconductor layer 143b, and the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b. And a semiconductor structure 140 disposed on the bonding layer 130, a first electrode 151 connected to the first conductive semiconductor layer 141, and a second conductive semiconductor layer 143b. The second electrode 152, the coupling layer 130, and the insulating layer 160 covering the semiconductor structure 140 may be included.
  • the substrate 110 may be made of a conductive material.
  • the substrate 110 may include a metal or a semiconductor material.
  • the substrate 110 may be a metal having excellent electrical conductivity and / or thermal conductivity. In this case, heat generated during the operation of the semiconductor device may be quickly released to the outside.
  • the substrate 110 is the same as the third substrate described below with reference to FIGS. 2A to 2I.
  • the substrate 110 may include any one of GaAs, sapphire (Al 2 O 3), SiC, Si, GaN, ZnO, GaP, InP, Ge, and Ga203.
  • the sacrificial layer 120 may be disposed on the substrate 110.
  • the sacrificial layer 120 may be removed while transferring the semiconductor device to the display device.
  • the sacrificial layer 120 may be separated by a laser irradiated during the transfer.
  • the sacrificial layer 120 may be formed to be separated at the wavelength of the irradiated laser.
  • the wavelength of the laser may be 532 nm or 1064 nm.
  • the sacrificial layer 120 may include oxide or nitride. However, the present invention is not limited thereto.
  • the sacrificial layer 120 may be a silicate or silicic acid type in the case of an SOG thin film.
  • the sacrificial layer 120 may include silicate, siloxane, methyl silsequioxane (MSQ), hydrogen silsequioxane (HSQ), MQS + HSQ, perhydrosilazane (TCPS), or polysilazane when the SOD (Spin On Dielectrics) thin film.
  • MSQ methyl silsequioxane
  • HSQ hydrogen silsequioxane
  • MQS + HSQ perhydrosilazane
  • TCPS perhydrosilazane
  • polysilazane when the SOD (Spin On Dielectrics) thin film.
  • SOD Spin On Dielectrics
  • the sacrificial layer 120 may be formed by an E-beam evaporator, a thermal evaporator, a metal organic chemical vapor deposition (MOCVD), a sputtering and a pulsed laser deposition (PLD) method. It is not limited to this.
  • the bonding layer 130 may be disposed on the sacrificial layer 120. However, the present invention is not limited thereto and may be disposed under the sacrificial layer 120.
  • the bonding layer 130 may include any one of C, O, N, and H, and the bonding layer 130 may include a resin, but is not limited thereto.
  • the thickness d1 of the bonding layer 130 may be 1.8 ⁇ m to 2.2 ⁇ m. However, the present invention is not limited thereto. Here, the thickness may be a length in the X-axis direction.
  • the first direction (X-axis direction) includes a first-first direction (X1-axis direction) and a first-second direction (X2-axis direction) in the thickness direction of the semiconductor structure 140.
  • the first-first direction is a direction from the first conductive semiconductor layer 141 to the second conductive semiconductor layer 143 in the thickness direction of the semiconductor structure 140.
  • the 1-2 direction is a direction from the second conductive semiconductor layer 143 toward the first conductive semiconductor layer 141 in the thickness direction of the semiconductor structure 140.
  • the second direction (Y-axis direction) may be a direction perpendicular to the first direction (X-axis direction).
  • the second direction (Y-axis direction) includes a second-first direction (Y1-axis direction) and a second-second direction (Y2-axis direction).
  • the semiconductor structure 140 may be disposed on the bonding layer 130.
  • the semiconductor structure 140 may be formed between the first conductivity type semiconductor layer 141, the second conductivity type semiconductor layer 143b, and the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b. It may include an active layer 142 disposed in.
  • the first conductivity type semiconductor layer 141 may be disposed on the coupling layer 130.
  • the thickness d2 of the first conductive semiconductor layer 141 may be 1.8 ⁇ m to 2.2 ⁇ m.
  • the present invention is not limited thereto.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD) or a molecular beam epitaxy (MBE) or a method such as sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141.
  • the first conductivity type semiconductor layer 141 may be electrically connected to the first electrode 151.
  • the first electrode 151 may be disposed on a portion of the upper surface of the first conductive semiconductor layer 141.
  • the first electrode 151 may be disposed below the second electrode 152.
  • the first electrode 151 may be indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), or indium gallium tin (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin
  • At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the first electrode 151 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the first clad layer 144 may be disposed on the first conductive semiconductor layer 141.
  • the first clad layer 144 may be disposed between the first conductivity type semiconductor layer 141 and the active layer 142.
  • the first clad layer 144 may include a plurality of layers.
  • the first clad layer 144 may include an AlInP-based layer / AlInGaP-based layer.
  • the thickness d3 of the first cladding layer 144 may be 0.45 ⁇ m to 0.55 ⁇ m. However, the present invention is not limited thereto.
  • the active layer 142 may be disposed on the first clad layer 144.
  • the active layer 142 may be disposed between the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other.
  • the active layer 142 transitions to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the thickness d4 of the active layer 142 may be 0.54 ⁇ m to 0.66. However, the present invention is not limited thereto.
  • Electrons are cooled in the first cladding layer 144 so that the active layer 142 may generate more radiation recombination.
  • the second conductivity type semiconductor layer 143 may be disposed on the active layer 142.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a and a 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductivity type semiconductor layer 143a may be disposed on the active layer 142.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and P-AllnP.
  • the thickness d5 of the 2-1 conductive semiconductor layer 143a may be 0.57 ⁇ m to 0.70 ⁇ m.
  • the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may be formed of a compound semiconductor, such as a III-V group or a II-VI group.
  • the second dopant may be doped in the 2-1 conductive semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • Mg having a concentration of about 10 ⁇ 10 18 may be doped into the 2-2 conductivity type semiconductor layer 143b, but is not limited thereto.
  • the second conductive semiconductor layer 143b may be formed of a plurality of layers, and Mg may be doped only in some layers.
  • the thickness d6 of the second-2 conductivity type semiconductor layer 143b may be 0.9 ⁇ m to 1.1 ⁇ m. However, the present invention is not limited thereto.
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the second electrode 152 includes indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAO), indium gallium zinc oxide (IGZO), and indium gallium tin (IGTO) oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, or Ni / IrOx / Au / ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the insulating layer 160 may cover the coupling layer 130, the sacrificial layer 120, and the semiconductor structure 140.
  • the insulating layer 160 may cover the side of the sacrificial layer 120, the side of the coupling layer 130, and the side of the semiconductor structure 140.
  • the coupling layer 130, the sacrificial layer 120, and the semiconductor structure 140 may not be exposed.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. In addition, the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the first electrode 151 may be exposed. A portion of the upper surface of the second electrode 152 may be exposed.
  • the insulating layer 160 may be made of an insulating material.
  • the insulating layer 160 may be formed by selecting at least one selected from the group consisting of SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, Al 2 O 3, TiO 2, AlN, and the like, but is not limited thereto.
  • 2A to 2I illustrate a method of manufacturing a semiconductor device according to the first embodiment.
  • the bonding layer 130 is disposed on a substrate, and the first conductive semiconductor layer 141, the second conductive semiconductor layer 143, and the first conductive semiconductor layer are disposed.
  • a semiconductor device may include a first substrate 1 and a semiconductor structure 140.
  • the semiconductor structure 140 may be disposed on the first substrate 1 and the first substrate 1.
  • the semiconductor structure 140 may include the first conductive semiconductor layer 141, the first cladding layer 144 disposed on the first conductive semiconductor layer 141, and the active layer disposed on the first cladding layer 144 ( 142, the 2-1 conductive semiconductor layer 143a disposed on the active layer 142, and the 2-2 conductive semiconductor layer 143b disposed on the 2-1 conductive semiconductor layer 143a. It may include.
  • the first substrate 1 may include a material having excellent thermal conductivity.
  • the first substrate 1 may be a conductive substrate or an insulating substrate.
  • the first substrate 1 may use at least one of GaAs, sapphire (Al 2 O 3), SiC, Si, GaN, ZnO, GaP, InP, Ge, and Ga203.
  • An uneven structure may be formed on the first substrate 1, but is not limited thereto. Impurities on the surface may be removed by wet cleaning the first substrate 1.
  • the first conductivity type semiconductor layer 141 may be disposed on the first substrate 1.
  • the first cladding layer 144 may be disposed on the first conductive semiconductor layer 141.
  • the first conductivity type first semiconductor layer may be formed by, for example, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), sputtering, or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.
  • the active layer 142 may be disposed on the first clad layer 144.
  • the second conductivity-type semiconductor layer 143 may be disposed on the active layer 142.
  • the 2-1 conductive semiconductor layer 143a may be disposed on the active layer 142.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second substrate 2 may be disposed on the semiconductor device.
  • the second substrate 2 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second substrate 2 may be a conductive substrate and / or an insulating substrate.
  • the second substrate 2 may include a sapphire substrate, but is not limited thereto.
  • the first substrate 1 may be separated from the semiconductor device.
  • the first substrate 1 may be removed by a process such as laser lift-off.
  • the coupling layer 130 may be disposed on the first conductivity type semiconductor layer 141.
  • the sacrificial layer 120 may be disposed on the bonding layer 130.
  • the third substrate 110 may be disposed on the sacrificial layer 120.
  • the sacrificial layer 120 may include a material such as SiO 2, SiN x, TiO 2, polyimide, or the like.
  • the sacrificial layer 120 may be formed by a conventional epitaxial thin film forming method such as PECVD, MOCVD, or spin coating (for polyimide).
  • PECVD PECVD
  • MOCVD MOCVD
  • spin coating for polyimide
  • the bonding layer 130 may include a resin, but is not limited thereto.
  • the third substrate 110 may be disposed on the sacrificial layer 120.
  • the third substrate 110 may serve as a support for supporting the semiconductor structure 140, the coupling layer 130, and the sacrificial layer 120.
  • the third substrate 110 may be formed so that the laser beam is transmitted when transferred to the display device.
  • the irradiated laser wavelength is 532 nm or 1064 nm
  • the laser of 532 nm or 1064 nm wavelength is transmitted through the third substrate 110 and absorbed in the sacrificial layer 120, and the sacrificial layer 120 is irradiated.
  • the second substrate 2 may be removed by laser lift off (LLO).
  • LLO laser lift off
  • primary etching may be performed from a portion of the semiconductor structure 140 to a portion of the first conductivity type semiconductor layer 141.
  • the primary etching may be by wet etching or dry etching, but is not limited thereto.
  • a second electrode 152 may be disposed on the semiconductor structure 140.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.
  • the first electrode 151 and the second electrode 152 may be disposed at different positions from the third substrate 110.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second electrode 152 may be disposed above the first electrode 151.
  • the present invention is not limited thereto.
  • the first electrode 151 may be disposed above the second electrode 152.
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • Secondary etching may be performed to the top surface of the third substrate 110. Secondary etching may be by wet etching or dry etching, but is not limited thereto.
  • the secondary etching may etch a thickness larger than the primary etching, but is not limited thereto.
  • secondary etching may be performed up to the sacrificial layer 120 or the bonding layer 130.
  • the semiconductor device disposed on the third substrate 110 through secondary etching may be isolated in the form of a plurality of chips.
  • the insulating layer 160 may be covered to cover the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • a portion of the insulating layer 160 may be disposed on the top surface of the third substrate 110. A portion of the insulating layer 160 may be disposed between adjacent semiconductor chips.
  • FIG 3 is a plan view and a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.
  • a semiconductor device in the second embodiment of the present invention, includes a substrate, a sacrificial layer 120 disposed on the substrate, a coupling layer 130 disposed on the sacrificial layer 120, and a first conductivity type semiconductor.
  • the semiconductor structure 140 disposed on the layer 130, the first electrode 151 connected to the first conductive semiconductor layer 141, and the second electrode connected to the second-2 conductive semiconductor layer 143b. 152 and an insulating layer 160 covering the coupling layer 130 and the semiconductor structure 140.
  • the substrate, the sacrificial layer 120 and the bonding layer 130 may be applied in the same manner as described with reference to FIG. 1.
  • the semiconductor structure 140 may be disposed on the bonding layer 130.
  • the semiconductor structure 140 may be formed between the first conductivity type semiconductor layer 141, the second conductivity type semiconductor layer 143b, and the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b. It may include an active layer 142 disposed in.
  • the second-second conductive semiconductor layer 143b may be disposed on the bonding layer 130.
  • the thickness d7 of the second-2 conductivity type semiconductor layer 143b may be 3.15 ⁇ m to 3.85 ⁇ m.
  • the present invention is not limited thereto.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second-second conductive semiconductor layer 143b may be electrically connected to the second electrode 152.
  • the second electrode 152 may be disposed on one side of the top surface of the 2-2 conductivity type semiconductor layer 143b. The second electrode 152 may be located below the first electrode 151.
  • the 2-1 conductive semiconductor layer 143a may be disposed on the 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductive semiconductor layer 143a may be disposed between the 2-2 conductive semiconductor layer 143b and the active layer 142.
  • the thickness d8 of the 2-1 conductive semiconductor layer 143a may be 0.57 ⁇ m to 0.69 ⁇ m. However, the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and AlInP.
  • the active layer 142 may be disposed on the 2-1 conductive semiconductor layer 143a.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other.
  • the active layer 142 transitions to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the thickness d9 of the active layer 142 may be 0.54 ⁇ m to 0.66. However, the present invention is not limited thereto.
  • the first clad layer 144 may be disposed on the active layer 142.
  • the first clad may be disposed between the active layer 142 and the first conductive semiconductor layer 141.
  • the first clad layer 144 may include AlInP.
  • the thickness d10 of the first clad layer 144 may be 0.45 ⁇ m to 0.55 ⁇ m.
  • the present invention is not limited thereto.
  • the first conductivity type semiconductor layer 141 may be disposed on the first cladding layer 144.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the thickness d11 of the first conductive semiconductor layer 141 may be 0.45 ⁇ m to 5.5 ⁇ m. However, the present invention is not limited thereto.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be located above the second electrode 152.
  • the insulating layer 160 may cover the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • FIG 4 is a sectional view showing a modification of the semiconductor device according to the first embodiment.
  • positions of the coupling layer 130 and the sacrificial layer 120 may be interchanged.
  • the bonding layer 130 and the sacrificial layer 120 may be separated from the semiconductor device.
  • the semiconductor chip disposed as the panel of the display device may include only the semiconductor structure 140 or may include a semiconductor structure 140 and any one of a bonding layer and a sacrificial layer.
  • FIG. 5 is a cross-sectional view illustrating a semiconductor device in accordance with a third embodiment
  • FIGS. 6A to 6F illustrate a method of manufacturing a semiconductor device in accordance with a third embodiment.
  • the semiconductor device may include a substrate 110, a sacrificial layer 120 disposed on the substrate 110, a bonding layer 130 disposed on the sacrificial layer 120, and bonding
  • the fourth substrate 170 is described as an intermediate layer in FIG. 13 and below.
  • the substrate 110, the sacrificial layer 120, the bonding layer 130, the semiconductor structure 140, the first electrode 151, and the second electrode may be applied in the same manner as described with reference to FIG. 1.
  • the fourth substrate may be a GaAs substrate.
  • the fourth substrate 170 may include an ion layer I by implanting ions into the fourth substrate 170.
  • the ion may include, but is not limited to, hydrogen (H) ion.
  • the ion layer I may be disposed at a predetermined distance from one surface of the fourth substrate 170.
  • the fourth substrate 170 may include a 4-1st substrate 170a and a 4-2th substrate 170b.
  • the ion layer I may be formed spaced apart from 0.4 ⁇ m to 0.6 ⁇ m from one surface of the fourth substrate 170. That is, the thickness of the 4-1st substrate 170a may be 0.4 ⁇ m to 0.6 ⁇ m.
  • the sacrificial layer 120 may be disposed between the substrate 110 and the bonding layer 130 as described above with reference to FIG. 2D.
  • the 4-1st substrate 170a may be disposed on the bonding layer 130, and the bonding layer 130 and the 4-1st substrate 170a may be bonded to each other.
  • the bonding layer 130 may include SiO 2, and the bonding layer 130 may be bonded to the 4-1st substrate 170a through an O 2 plasma treatment.
  • the sacrificial layer 120 is disposed on the substrate 110
  • the bonding layer 130 is disposed on the sacrificial layer 120
  • the fourth-first substrate 170a is disposed on the bonding layer 130.
  • the ion layer I and the fourth-2 substrate 170b may be disposed on the fourth-1st substrate 170a.
  • a fourth substrate 170 may be disposed on the bonding layer 130.
  • the ion layer I of FIG. 6B may be removed by fluid jet cleaving, such that the 4-2th substrate 170b may be separated from the 4-1st substrate 170a.
  • the separated 4-2 substrate 170b may be reused as the substrate. This can provide the effect of manufacturing cost and cost reduction.
  • the fourth substrate 170 disposed on the bonding layer 130 refers to the 4-1st substrate 170a of FIG. 6B, but the fourth substrate 170 will be described below.
  • the semiconductor structure 140 may be disposed on the fourth substrate 170. Since the fourth substrate 170 is polished on the upper surface of the fourth substrate 170 in contact with the semiconductor structure 140, the upper surface of the fourth substrate 170 may be flat. For example, chemical mechanical planarization may be performed on the upper surface of the fourth substrate 170, and the semiconductor structure 140 may be disposed on the upper surface of the fourth substrate 170 after the planarization.
  • primary etching may be performed from a portion of the semiconductor structure 140 to a portion of the first conductive semiconductor layer 141. This may be applied in the same manner as in FIG. 2F.
  • the primary etching may be by wet etching or dry etching, but is not limited thereto.
  • a second electrode 152 may be disposed on the semiconductor structure 140.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.
  • the first electrode 151 and the second electrode 152 may be disposed at different positions from the third substrate 110.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second electrode 152 may be disposed above the first electrode 151.
  • the present invention is not limited thereto.
  • the first electrode 151 may be disposed above the second electrode 152.
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141. This may be equally applied to the contents described with reference to FIG. 2G.
  • Second etching may be performed to the upper surface of the third substrate 110.
  • Secondary etching may be by wet etching or dry etching, but is not limited thereto.
  • the secondary etching may etch a thickness larger than the primary etching, but is not limited thereto.
  • the semiconductor device disposed on the third substrate 110 through secondary etching may be isolated in the form of a plurality of chips. This may be equally applicable to the description of FIG. 2H.
  • the insulating layer 160 may be covered to cover the sacrificial layer 120, the coupling layer 130, the fourth substrate 170, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, the fourth substrate 170, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed. A portion of the insulating layer 160 may be disposed on the upper surface of the third substrate 110. A portion of the insulating layer 160 may be disposed between adjacent semiconductor chips.
  • FIGS. 7A to 7D illustrate a method of manufacturing a display device using the semiconductor device according to the first embodiment.
  • a method of manufacturing a display device includes separating a semiconductor chip 10 from a substrate by selectively irradiating a laser to a semiconductor device including a plurality of semiconductor chips 10 disposed on a substrate, and separating the semiconductor. Disposing the chip 10 on the panel substrate, it is possible to discharge the gas generated in the separating step.
  • the substrate may be a third substrate 110 of a semiconductor device different from the first embodiment.
  • at least one of the plurality of semiconductor chips 10 may be bonded to the first bonding layer 211 disposed under the transfer mechanism 210 and separated from the substrate.
  • the disposing on the panel substrate may include disposing at least one of the plurality of semiconductor chips 10 on the panel substrate, bonding the second bonding layer on the panel substrate, and irradiating light to the first bonding layer 211. And separating at least one of the plurality of semiconductor chips 10 and curing the second bonding layer.
  • the semiconductor element includes a substrate; A bonding layer 130 disposed on the substrate; A first conductive semiconductor layer 141, a second conductive semiconductor layer 143, and an active layer 142 disposed between the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143.
  • a semiconductor structure 140 including and disposed on the bonding layer 130; A first electrode 151 connected to the first conductive semiconductor layer 141; A second electrode 152 connected to the second conductive semiconductor layer 143; And an insulating layer 160 covering the coupling layer 130 and the semiconductor structure 140.
  • first electrode 151, the second electrode 152, and the insulating layer 160 may be bonded to the first bonding layer 211 in a step of separating from the substrate.
  • the transfer mechanism 210 may be separated from at least one of the plurality of semiconductor chips 10 in the curing step with the second bonding layer 310.
  • a laser beam may be irradiated onto the third substrate 110 of the semiconductor device according to the first embodiment.
  • the laser light which is a strong energy source, may be irradiated through the transparent sapphire back-side.
  • the laser light may be radiated onto some semiconductor chips 10 of the semiconductor device.
  • the present invention is not limited thereto and may be irradiated to the entire semiconductor chip 10.
  • Laser absorption occurs between the third substrate 110 and the bonding layer 130, thereby thermo-chemical dissolution in the sacrificial layer 120 disposed between the third substrate 110 and the bonding layer 130. Reaction may occur. As a result, some of the semiconductor chips 10 may be lifted off from the third substrate 110. At this time, harmful gas may be generated by the reaction of the sacrificial layer 120.
  • the harmful gas may include arsenic (As) and phosphorus (P), but is not limited thereto.
  • the laser lift-off device 500 may include a laser unit 510 for irradiating laser light and a laser light to the irradiation position.
  • the optical unit 520 may include a stage 530 in which the semiconductor device is disposed at an irradiation position, a receiving unit 540 surrounding the stage 530, and a housing 550 surrounding the outside.
  • the laser unit 510 may emit laser light.
  • the laser unit 510 may be a KrF excimer laser, but is not limited thereto.
  • the laser source may be pulse oscillation, but is not limited thereto.
  • the optical unit 520 may include a mask 522 for irradiating the laser light in a desired pattern, and a lens group 521 for appropriately enlarging or shaping the beam of the laser light irradiated on the mask 522.
  • the mask 522 may include openings in the shape of the irradiation pattern.
  • the opening of the mask 522 may also be rectangular.
  • the stage 530 may be a member that maintains a semiconductor device position on an upper surface.
  • the semiconductor device may be the semiconductor device according to the first embodiment mentioned above.
  • the stage 530 may be provided with a mechanism for vacuum suction and holding of the semiconductor device, if necessary, but is not limited thereto.
  • stage 530 may have various shapes.
  • the semiconductor device may be circular, but is not limited thereto.
  • Laser light may be irradiated onto the semiconductor device disposed on the stage 530. Specifically, laser light absorption may occur between the third substrate 110 and the bonding layer 130. A thermo-chemical dissolution reaction may occur in the sacrificial layer 120 disposed between the third substrate 110 and the bonding layer 130. The plurality of semiconductor chips 10 included in the semiconductor device may be lifted off from the third substrate 110. At this time, harmful gas may be released by the reaction of the sacrificial layer 120.
  • FIG. 9 is a plan view of the laser lift off device 500 according to the embodiment, and FIG. 10 is a modification of the plan view of the laser lift off device 500 of FIG. 9.
  • the stage 530 may be divided into a plurality of regions. For example, it may be partitioned into four parts.
  • the receiving part 540 may be disposed on an outer surface of the stage 530 and surround the stage 530.
  • the accommodating part 540 may include a first exhaust part 541 for discharging the gas discharged from the sacrificial layer of the semiconductor device.
  • the first exhaust part 541 may be disposed on the side of the receiving part 540.
  • the first exhaust part 541 may include a plurality of exhaust holes 541a, 541b, 541c, and 541d.
  • the shape of the plurality of exhaust holes 541a, 541b, 541c, and 541d may vary.
  • the receiving part 540 includes a plurality of flow paths L1, L2, and L3 formed between the plurality of regions S1, S2, S3, and S4 of the stage 530 and the plurality of exhaust holes 541a, 541b, 541c, and 541d. , L4).
  • the gas discharged from the plurality of areas S1, S2, S3, and S4 of the stage 530 may be discharged through any one of the plurality of flow paths L1, L2, L3, and L4.
  • the accommodating part 540 includes a plurality of partitions P1, P2, P3, which are formed between the stage 530 and the exhaust holes 541a, 541b, 541c, and 541d to form a plurality of flow paths L1, L2, L3, and L4. P4).
  • the gas discharged from the first region S1 may be discharged only through the first exhaust hole 541a.
  • the present invention is not limited thereto and may be variously applied according to the position of the partitions P1, P2, P3, and P4 and the shape of the accommodation portion.
  • It may further include a moving mechanism (not shown) for moving the irradiation position of the laser light with respect to the stage 530.
  • the housing 550 may surround the laser unit 510, the optical unit 520, the stage 530, and the receiving unit 540.
  • the housing 550 may include a second exhaust part 551 disposed thereon.
  • the second exhaust unit 551 may discharge the remaining gas from the gas discharged through the first exhaust unit 541.
  • the second exhaust unit 551 may also include a plurality of exhaust holes, but is not limited thereto.
  • FIG 11 illustrates a cross-sectional view of a laser lift off device 500 according to an embodiment.
  • the semiconductor device may be moved to be disposed on the stage 530.
  • the semiconductor device may be loaded onto the stage 530 through the upper portion of the exhaust hole of the receiving portion 540 by a moving device (not shown).
  • the laser light may be irradiated onto the semiconductor device on the stage 530, and the sacrificial layer 120 may be removed by irradiation of the laser light. And while the sacrificial layer 120 is removed, harmful gas may be emitted. Noxious gas can be discharged into the exhaust hole.
  • FIG. 12 is a diagram showing a modification of the cross-sectional view of the laser lift-off device 500 according to the embodiment of FIG. 11.
  • the semiconductor device may be loaded onto the stage 530 through a lower portion of the exhaust hole by a moving device (not shown).
  • the moving slit 542 may be disposed below the exhaust hole.
  • the moving slit 542 may be opened or closed when loading the semiconductor device onto the stage 530.
  • the laser light may be irradiated onto the semiconductor device on the stage 530, and the sacrificial layer 120 may be removed by irradiation of the laser light.
  • the harmful gas emitted from the sacrificial layer 120 while the sacrificial layer 120 is removed may be discharged to the exhaust part 541 on the moving slit 542.
  • the semiconductor chip may be separated from the third substrate 110 by removing the sacrificial layer 120.
  • the semiconductor chip may be the semiconductor chip mentioned in FIG. 7A.
  • the first bonding layer 211 disposed under the transfer mechanism 210 may be joined to a portion of the insulating layer 160, the upper surface of the first electrode 151, and the upper surface of the second electrode 152.
  • the conveying mechanism 210 may include a conveying tool 212 disposed above the first bonding layer 211.
  • the transfer tool 212 may have an uneven structure to easily bond the semiconductor chip and the first bonding layer 211.
  • the present invention is not limited thereto.
  • the semiconductor chip 10 may be separated from the third substrate 110 in a state of being bonded to the first bonding layer 211 of the transfer mechanism 210. As a result, the insulating layer 160 between the adjacent semiconductor chips 10 may be separated.
  • some semiconductor chips 10 may be disposed on the third substrate 110. That is, the semiconductor chip 10 that is not bonded to the first bonding layer 211 of the transport mechanism 210 may be disposed on the third substrate 110.
  • the semiconductor chip 10 bonded to the transport mechanism 210 may be transported onto the panel.
  • the second bonding layer 310 may be disposed on the panel.
  • the semiconductor chip 10 bonded to the transport mechanism 210 can be bonded to the second bonding layer 310 on the panel.
  • the second bonding layer 310 may be bonded to a portion of the bonding layer 130 and the insulating layer 160 under the semiconductor chip 10. Light may be irradiated to the first bonding layer 211 and the second bonding layer 310 on the transport mechanism 210.
  • Light may be separated between the semiconductor chip 10 and the first bonding layer 211 bonded to each other. On the contrary, light may harden the second bonding layer 310. As a result, the bonding between the semiconductor chip 10 and the second bonding layer 310 can be strengthened.
  • the transport mechanism 210 may be separated from the semiconductor chip 10.
  • the semiconductor chip 10 may be disposed on the panel.
  • the same upper surface as another semiconductor chip disposed in the display device may be formed according to the thickness of the bonding layer 130.
  • the display apparatus may be manufactured by repeating the processes described with reference to FIGS. 7A to 7D.
  • the process of manufacturing the display device described with reference to 7a to 7d may be equally applied to the semiconductor device described with reference to FIGS. 3, 4 and 5 as well as the semiconductor device according to the first embodiment.
  • separation may occur between the bonding layer 130 and the substrate 110.
  • FIG 13 is a sectional view and a plan view of a semiconductor device according to the fourth embodiment.
  • the semiconductor device may include a sacrificial layer 120, a coupling layer 130 disposed on the sacrificial layer 120, an intermediate layer 170 disposed on the coupling layer 130, The first conductive semiconductor layer 141 disposed on the intermediate layer 170, the first cladding layer 144 disposed on the first conductive semiconductor layer, and the active layer disposed on the first cladding layer 144 ( 142, a second conductive semiconductor layer 143 disposed on the active layer, a first electrode 151 electrically connected to the first conductive semiconductor layer, and an electrical connection with the second conductive semiconductor layer.
  • the second electrode 152 and the sacrificial layer 120, the coupling layer 130, the first conductive semiconductor layer 141, the first cladding layer 144, the active layer 142, and the second conductive semiconductor layer 142 ) May include an insulating layer 160.
  • the sacrificial layer 120 may be a layer disposed on the bottom of the semiconductor device according to the embodiment. That is, the sacrificial layer 120 may be a layer disposed on the outermost side in the first-second direction (X2 axis direction). The sacrificial layer 120 may be disposed on a substrate (not shown).
  • the maximum width W1 in the second direction (Y-axis direction) of the sacrificial layer 120 may be 30 ⁇ m to 60 ⁇ m.
  • the first direction includes a first-first direction and a first-second direction in the thickness direction of the semiconductor structure 140.
  • the first-first direction is a direction from the first conductive semiconductor layer 141 to the second conductive semiconductor layer 143 in the thickness direction of the semiconductor structure 140.
  • the 1-2 direction is a direction from the second conductive semiconductor layer 143 toward the first conductive semiconductor layer 141 in the thickness direction of the semiconductor structure 140.
  • the second direction (Y-axis direction) may be a direction perpendicular to the first direction (X-axis direction).
  • the second direction (Y-axis direction) includes a second-first direction (Y1-axis direction) and a second-second direction (Y2-axis direction).
  • the sacrificial layer 120 may be a layer left while transferring the semiconductor device to the display device.
  • the sacrificial layer 120 may be partially separated by a laser irradiated during the transfer, and the other part may be left.
  • the sacrificial layer 120 may include a material that can be separated from the wavelength of the irradiated laser.
  • the wavelength of the laser may be any one of 266 nm, 532 nm, and 1064 nm, but is not limited thereto.
  • the sacrificial layer 120 may include oxide or nitride. However, the present invention is not limited thereto.
  • the sacrificial layer 120 may include an oxide-based material as a material having less deformation generated during epitaxial growth.
  • the sacrificial layer 120 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), and indium gallium tin oxide (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • the sacrificial layer 120 may have a thickness d12 of 20 nm or more in the first direction (X-axis direction).
  • the sacrificial layer 120 may have a thickness d12 of 40 nm or more in the first direction (X-axis direction).
  • the sacrificial layer 120 may be formed by an E-beam evaporator, a thermal evaporator, a metal organic chemical vapor deposition (MOCVD), a sputtering and a pulsed laser deposition (PLD) method. It is not limited to this.
  • the bonding layer 130 may be disposed on the sacrificial layer 120.
  • the bonding layer 130 may include a material such as SiO 2, SiN x, TiO 2, polyimide, resin, or the like.
  • the thickness d13 of the bonding layer 130 may be 30 nm to 1 ⁇ m. However, the present invention is not limited thereto. Here, the thickness may be a length in the X-axis direction.
  • the bonding layer 130 may be annealed to bond the sacrificial layer 120 and the intermediate layer 170 to each other. At this time, the peeling may occur while the hydrogen ions in the bonding layer 130 are discharged. Thus, the bonding layer 130 may have a surface roughness of 1 nm or less. By such a configuration, the separation layer and the bonding layer can be easily bonded.
  • the bonding layer 130 and the sacrificial layer 120 may be interchanged with each other.
  • the intermediate layer 170 may be disposed on the bonding layer 130.
  • the intermediate layer 170 may include GaAs.
  • the intermediate layer 170 may be combined with the sacrificial layer 120 through the bonding layer 130.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the semiconductor structure 140 is on the first conductive semiconductor layer 141 disposed on the intermediate layer 170, the first cladding layer 144 and the first cladding layer 144 disposed on the first conductive semiconductor layer.
  • the active layer 142 may be disposed on the active layer 142, and the second conductive semiconductor layer 143 may be disposed on the active layer 142.
  • the first conductivity type semiconductor layer 141 may be disposed on the intermediate layer 170.
  • the thickness d15 of the first conductive semiconductor layer 141 may be 1.8 ⁇ m to 2.2 ⁇ m.
  • the present invention is not limited thereto.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD) or a molecular beam epitaxy (MBE) or a method such as sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the first clad layer 144 may be disposed on the first conductive semiconductor layer 141.
  • the first clad layer 144 may be disposed between the first conductivity type semiconductor layer 141 and the active layer 142.
  • the first clad layer 144 may include a plurality of layers.
  • the first clad layer 144 may include an AlInP-based layer / AlInGaP-based layer.
  • the thickness d16 of the first cladding layer 144 may be 0.45 ⁇ m to 0.55 ⁇ m. However, the present invention is not limited thereto.
  • the active layer 142 may be disposed on the first clad layer 144.
  • the active layer 142 may be disposed between the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 141 meet holes (or electrons) injected through the second conductive semiconductor layer 143.
  • the active layer 142 transitions to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the thickness d17 of the active layer 142 may be 0.54 ⁇ m to 0.66 ⁇ m. However, the present invention is not limited thereto.
  • Electrons are cooled in the first cladding layer 144 so that the active layer 142 may generate more radiation recombination.
  • the second conductivity type semiconductor layer 143 may be disposed on the active layer 142.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a and a 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductivity type semiconductor layer 143a may be disposed on the active layer 142.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and P-AllnP.
  • the thickness d18 of the 2-1 conductivity type semiconductor layer 143a may be 0.57 ⁇ m to 0.70 ⁇ m.
  • the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may be formed of a compound semiconductor, such as a III-V group or a II-VI group.
  • the second dopant may be doped in the 2-1 conductive semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • Mg having a concentration of about 10 ⁇ 10 18 may be doped into the 2-2 conductivity type semiconductor layer 143b, but is not limited thereto.
  • the second conductive semiconductor layer 143b may be formed of a plurality of layers, and Mg may be doped only in some layers.
  • the thickness d19 of the second-2 conductivity type semiconductor layer 143b may be 0.9 ⁇ m to 1.1 ⁇ m. However, the present invention is not limited thereto.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be disposed on a portion of the upper surface on which mesa etching is performed in the first conductivity type semiconductor layer 141. Accordingly, the first electrode 151 may be disposed below the second electrode 152 disposed on the upper surface of the second conductive semiconductor layer 143.
  • the shortest width W2 in the second-second direction (Y2-axis direction) between the edge and the second electrode 152 in the second-second direction (Y2-axis direction) of the insulating layer 160 is 2.5 ⁇ m to 3.5 ⁇ m.
  • the shortest width W6 in the 2-1 direction (Y1 axis direction) between the edge and the first electrode 151 in the 2-1 direction (Y1 axis direction) of the insulating layer 160 is 2.5 ⁇ m to 3.5 ⁇ m.
  • the first electrode 151 may be indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), or indium gallium tin (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin
  • At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the first electrode 151 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the second electrode 152 includes indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAO), indium gallium zinc oxide (IGZO), and indium gallium tin (IGTO) oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, or Ni / IrOx / Au / ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the first electrode 151 may have a larger width in the second direction (Y-axis direction) than the second electrode 152. However, it is not limited to this length.
  • the insulating layer 160 may cover the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover the side of the sacrificial layer 120 and the side of the bonding layer 130.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151.
  • the first electrode 151 may be electrically connected to the electrode or the pad through the exposed upper surface to inject the current.
  • the second electrode 152 may include an exposed upper surface like the first electrode 151.
  • the insulating layer 160 may cover the coupling layer 130 and the sacrificial layer 120, and the sacrificial layer 120 and the coupling layer 130 may not be exposed to the outside.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. In addition, the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the first electrode 151 may be exposed. A portion of the upper surface of the second electrode 152 may be exposed.
  • the top surface of the exposed first electrode 151 and the top surface of the exposed second electrode 152 may be circular, but are not limited thereto.
  • the distance W4 in the second direction (Y-axis direction) between the center point of the exposed upper surface of the first electrode 151 and the center point of the upper surface of the second electrode 152 may be 20 ⁇ m to 30 ⁇ m.
  • the center point refers to a point that bisects the width of each of the exposed first electrode and the exposed second electrode in the second direction (Y-axis direction).
  • the maximum width W5 is in the 2-1 axis direction (Y1 axis direction) between the center point of the exposed first electrode 151 and the edge of the first electrode 151 in the 2-1 axis direction (Y1 axis direction). 5.5 ⁇ m to 7.5 ⁇ m.
  • the maximum width W6 in the second-second axis direction (Y2-axis direction) between the center point of the exposed second electrode 152 and the edge of the second electrode 152 in the second-second axis direction (Y2-axis direction). ) May be 5.5 ⁇ m to 7.5 ⁇ m. However, it is not limited to this length.
  • the insulating layer 160 may electrically separate the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143 from the semiconductor structure 140.
  • the insulating layer 160 may be formed by selecting at least one selected from the group consisting of SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, Al 2 O 3, TiO 2, AlN, and the like, but is not limited thereto.
  • 14A to 14F are flowcharts illustrating a method of manufacturing a semiconductor device according to the fourth embodiment.
  • ions may be implanted into the donor substrate S.
  • the donor substrate S may include an ion layer I.
  • the donor substrate S may include an intermediate layer 170 disposed on one side and a first layer 171 disposed on the other side.
  • the intermediate layer 170 may be a layer disposed on the bonding layer 130 of the semiconductor device in FIG. 13.
  • the donor substrate S may include an intermediate layer 170 and a first layer 171.
  • the ions implanted into the donor substrate S may include hydrogen (H) ions, but are not limited thereto.
  • the ion layer I may be spaced apart from a surface of the donor substrate S by a predetermined distance.
  • the ion layer I may be 2 ⁇ m or less from one side of the donor substrate S.
  • the ion layer I may be formed to be 2um apart from one side of the donor substrate S. That is, the thickness of the intermediate layer 170 may be 2um.
  • the thickness of the intermediate layer 170 may be 0.4 ⁇ m to 0.6 ⁇ m.
  • the sacrificial layer 120 may be disposed between the substrate 110 and the bonding layer 130.
  • the separation layer 180 may be disposed between the substrate 110 and the sacrificial layer 120.
  • the substrate 110 may be a transparent substrate including sapphire (Al 2 O 3), glass, or the like. Accordingly, the substrate 110 may transmit the laser light radiated from the bottom. As a result, the laser light may be absorbed by the sacrificial layer 120 during the laser lift-off.
  • the separation layer 180 may improve the regeneration of the substrate 110, for example, a sapphire substrate.
  • the separation layer 180 also facilitates transfer by laser lift off (LLO) described in FIGS. 15A to 15E.
  • LLO laser lift off
  • the separation layer 180 may be made of the same material as the bonding layer 130.
  • the separation layer 180 may include SiO 2.
  • the substrate 110, the separation layer 180, the sacrificial layer 120, and the bonding layer 130 may be stacked in this order.
  • the bonding layer 130 may include SiO 2
  • the bonding layer 130 disposed on the sacrificial layer 120 may include the bonding layer 130 and the O 2 plasma disposed below the intermediate layer 170.
  • the present invention is not limited thereto, and cutting may be performed by a material other than oxygen.
  • the bonding layer 130 disposed on the sacrificial layer 120 and the bonding layer 130 disposed below the intermediate layer 170 may be subjected to an etching process such as polishing and annealing on surfaces facing each other.
  • the intermediate layer 180 is disposed on the substrate 110, the sacrificial layer 120 is disposed on the intermediate layer 180, the bonding layer 130 is disposed on the sacrificial layer 120, and the bonding layer (
  • the donor substrate S may be disposed spaced apart from the upper portion 130.
  • the intermediate layer 170 is disposed on the bonding layer 130 and the bonding layer 130 disposed at the lowermost portion, and the ion layer I and the first layer 171 are disposed on the intermediate layer 170. May be arranged in order.
  • the intermediate layer 170 separated from the donor substrate may be disposed on the bonding layer 130.
  • the ion layer I of FIG. 14B may be removed by fluid jet cleaving so that the first layer 171 may be separated from the intermediate layer 170.
  • the first layer separated from the donor substrate may be reused as the substrate.
  • the separated first layer can be used as a donor substrate in FIGS. 14A-14C.
  • the separated first layer may be newly formed as a donor substrate including a first layer, an ion layer, and an intermediate layer. This can provide the effect of manufacturing cost and cost reduction.
  • the intermediate layer 170 may be disposed on the bonding layer 130.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the intermediate layer 170 may contact the semiconductor structure 140. Since the intermediate layer 170 may have a bad roughness of the upper surface due to voids generated by the ion implantation process, defects may be generated during red epi deposition, and thus the upper surface of the intermediate layer 170 may be flattened by polishing. For example, chemical mechanical planarization may be performed on the upper surface of the intermediate layer 170, and the semiconductor structure 140 may be disposed on the upper surface of the intermediate layer 170 after the planarization. By such a configuration, the semiconductor structure 140 may have improved electrical characteristics.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the semiconductor structure 140 is on the first conductive semiconductor layer 141 disposed on the intermediate layer 170, the first cladding layer 144 and the first cladding layer 144 disposed on the first conductive semiconductor layer.
  • the active layer 142 may be disposed on the active layer 142, and the second conductive semiconductor layer 143 may be disposed on the active layer 142.
  • the semiconductor structure 140 may be applied in the same manner as described above with reference to FIG. 13.
  • primary etching may be performed from a portion of the semiconductor structure 140 to a portion of the first conductivity-type semiconductor layer 141.
  • Primary etching may be by wet etching or dry etching, but is not limited thereto, and various methods may be applied.
  • the second electrode 152 of FIG. 14E may be disposed on the second conductive semiconductor layer 143 and patterned as shown in FIG. 14E. However, it is not limited to this method.
  • a second electrode 152 may be disposed on the semiconductor structure 140.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • An area of a lower surface of the second electrode 152 may be smaller than an upper surface of the second conductive semiconductor layer 143.
  • the edge of the second electrode 152 may be disposed 1 ⁇ m to 3 ⁇ m from an edge of the second conductive semiconductor layer 143.
  • the first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.
  • the second electrode 152 is formed before the primary etching, and the first electrode 151 is etched after the primary etching to be disposed on the exposed top surface of the first conductive semiconductor layer 41. Can be.
  • the first electrode 151 and the second electrode 152 may be disposed at different positions from the substrate 110.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the second electrode 152 may be disposed on the second conductivity type semiconductor layer 143. Accordingly, the second electrode 152 may be disposed above the first electrode 151.
  • the present invention is not limited thereto.
  • the first electrode 151 may be disposed above the second electrode 152.
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141 and electrically connected to the first conductive semiconductor layer 141. This may be equally applicable to the description of FIG. 13.
  • secondary etching may be performed to the upper surface of the substrate 110. Secondary etching may be by wet etching or dry etching, but is not limited thereto. In the semiconductor device, the secondary etching may have a thickness greater than that of the primary etching.
  • the semiconductor device disposed on the substrate through secondary etching may be isolated in the form of a plurality of chips.
  • two semiconductor devices may be disposed on the substrate 110 through secondary etching in FIG. 14F.
  • the number of semiconductor devices may be set variously according to the size of the substrate and the size of the semiconductor device.
  • the insulating layer 160 may be disposed to cover the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed. An upper surface of the exposed first electrode 151 may be electrically connected to an electrode pad or the like to inject current.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • the exposed upper surface of the second electrode 152 may be electrically connected to an electrode pad or the like to inject current.
  • a portion of the insulating layer 160 may be disposed on the upper surface of the substrate.
  • the insulating layer 160 disposed between the adjacent semiconductor chips may be in contact with the substrate 110.
  • 15A to 15E are flowcharts illustrating a process of transferring a semiconductor device to a display device according to a fourth embodiment.
  • a method of manufacturing a display device separates a semiconductor device from a substrate by selectively irradiating a laser to a semiconductor device including a plurality of semiconductor devices disposed on the substrate 110. And disposing the separated semiconductor device on the panel substrate.
  • the semiconductor device before the transfer is a separation layer disposed on the substrate 110, a sacrificial layer disposed on the separation layer, a bonding layer disposed on the sacrificial layer, and disposed on the bonding layer as shown in FIGS. 14A to 14F. It may include a semiconductor structure, a first electrode, a second electrode and an insulating layer.
  • the semiconductor structure may include a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the substrate 110 may be the same as the substrate 110 described with reference to FIGS. 14A to 14F.
  • a plurality of semiconductor devices may be disposed on the substrate 110.
  • the plurality of semiconductor devices may include a first semiconductor device 10-1, a second semiconductor device 10-2, a third semiconductor device 10-3, and a fourth semiconductor device 10-4. have.
  • the present invention is not limited thereto, and the semiconductor device may have various numbers.
  • the conveyance mechanism 210 may include the first bonding layer 211 and the conveyance frame 212 disposed below.
  • the carrier frame 212 may have an uneven structure, and may easily bond the semiconductor element and the first bonding layer 211 to each other.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be separated from the transfer mechanism 210. have.
  • coupling between the second bonding layer 310, the first semiconductor device 10-1, and the third semiconductor device 10-3 may be performed.
  • the selected semiconductor device may be separated from the substrate 110 by irradiating a laser under the selected semiconductor device.
  • the transfer mechanism 210 moves upward, and the semiconductor element can move along the movement of the transfer mechanism 210.
  • the substrate 110 and the first semiconductor device 10-1 are irradiated with a laser under a region where the first semiconductor device 10-1 and the third semiconductor device 10-3 are disposed on the substrate 110.
  • the third semiconductor device 10-3 may be separated.
  • the transport mechanism 210 may be formed such that the bonding layer 211 bonds with one semiconductor element so as to separate one semiconductor element at a time.
  • a laser lift-off (LLO) using a photon beam having a specific wavelength band may be applied to the method of separating the semiconductor device from the substrate 110.
  • the center wavelength of the irradiated laser may be 266 nm, 532 nm, or 1064 nm, but is not limited thereto.
  • the separation layer 180 and the bonding layer 130 disposed between the semiconductor device and the substrate 110 may prevent physical damage between the semiconductor devices due to laser lift-off (LLO).
  • the sacrificial layer may be separated from the semiconductor device by laser lift-off (LLO).
  • LLO laser lift-off
  • the sacrificial layer may be partially removed due to separation and the remaining sacrificial layer may be separated together with the bonding layer.
  • the sacrificial layer and the bonding layer, the semiconductor structure, the first electrode, and the second electrode, which are layers disposed on the sacrificial layer may be separated into the substrate 110.
  • the separation layer 180 may be left on the substrate 110.
  • a portion of the sacrificial layer may be left on the separation layer, but is not shown below.
  • the plurality of semiconductor devices separated by the substrate 110 may have a predetermined distance from each other.
  • the first semiconductor device 10-1 and the third semiconductor device 10-3 are separated from the growth substrate, and the first semiconductor device 10-1 and the third semiconductor device 10-3 are separated from each other.
  • the second semiconductor device 10-2 and the fourth semiconductor device 10-4 having the same separation distance from each other may be separated in the same manner. As a result, semiconductor devices having the same separation distance may be transferred to the display panel.
  • the selected semiconductor device may be disposed on the panel substrate.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be disposed on the panel substrate 300.
  • the second bonding layer 310 may be disposed on the panel substrate 300, and the first semiconductor element 10-1 and the third semiconductor element 10-3 may be disposed on the second bonding layer 310. It can be placed on. Accordingly, the first semiconductor device 10-1 and the third semiconductor device 10-3 may be in contact with the second bonding layer. In this manner, semiconductor devices having spaced intervals may be disposed on the panel substrate to improve the efficiency of the transfer process.
  • a laser may be irradiated to separate the first bonding layer 211 and the selected semiconductor device.
  • the laser may be irradiated onto the transfer mechanism 210 to physically separate the first bonding layer 211 and the selected semiconductor device.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be separated from the transfer mechanism 210. have.
  • coupling between the second bonding layer 310, the first semiconductor device 10-1, and the third semiconductor device 10-3 may be performed.
  • 16 is a graph illustrating transmittance for each wavelength according to a thickness of a sacrificial layer of a semiconductor device according to an embodiment.
  • the semiconductor device according to the embodiment when there is no sacrificial layer (A), when the sacrificial layer is 10 nm thick (B), when the sacrificial layer is 20 nm thick (C), the sacrificial layer has a thickness of In the case of 30 nm (D), when the thickness of the sacrificial layer was 40 nm (E), each transmittance was measured.
  • the semiconductor device can provide a transmittance of 80% or more in most wavelength bands. Accordingly, there is a limit in which the laser injected through the substrate is difficult to transmit and thus cause laser lift-off (LLO).
  • LLO laser lift-off
  • the semiconductor element can transmit the laser at 60% or less in the wavelength band of 310 nm or less.
  • the semiconductor device absorbs 40% or more of the laser injected through the substrate in the sacrificial layer, it may be difficult to separate the semiconductor device disposed on the sacrificial layer from the substrate.
  • the semiconductor element can transmit the laser at 50% or less in the wavelength band of 310 nm or less.
  • the laser beam may be further transmitted in the wavelength band of 310 nm or less.
  • the semiconductor device may transmit the laser at about 40% or less in the wavelength band of 310 nm or less. That is, the sacrificial layer may absorb light at 60% or more. Accordingly, the semiconductor device disposed above the sacrificial layer can be easily separated from the substrate.
  • the semiconductor device according to the embodiment can be manufactured by irradiating laser light of 266 nm having a small central wavelength.
  • the sacrificial layer of the semiconductor device according to the embodiment may have a thickness of 20 nm or more.
  • 50% or more of lasers having a wavelength band of 310 nm or less can be easily absorbed.
  • the sacrificial layer of the semiconductor device according to the embodiment may have a thickness of 40 nm or more.
  • the thickness of the sacrificial layer may be 1: 1.5 to 1:50 thickness and thickness ratio of the bonding layer.
  • the laser having a wavelength band of 310 nm or less can be absorbed mostly through a transmittance of 40% or less, so that physical separation from the substrate can be easily performed.
  • the thickness of the sacrificial layer is less than 1: 1.5, the thickness of the sacrificial layer may be difficult to separate from the growth substrate by the laser lift-off (LLO). If the ratio is greater than 1:50, the stress is severe due to the difference in coefficient of thermal expansion between the intermediate layer and the growth substrate, and there is a limit that epitaxial growth is difficult on the separation layer.
  • the separation layer, the sacrificial layer and the bonding layer may have a total thickness of 3 ⁇ m or less.
  • 17 is a graph illustrating transmittance for each wavelength of a bonding layer of a semiconductor device according to an embodiment.
  • the bonding layer of the semiconductor device according to the embodiment may provide a high transmittance (%) in most wavelength ranges.
  • the semiconductor device according to the embodiment may transmit 90% or more of light in a wavelength band between 0 nm and 800 nm.
  • the laser injected through the substrate may pass through the separation layer and be absorbed in the sacrificial layer.
  • the sacrificial layer may be partially separated by a laser.
  • the sacrificial layer may be separated by absorbing a laser at a portion adjacent to the separation layer.
  • the sacrificial layer, the bonding layer, and the semiconductor structure may be separated from the substrate as one semiconductor device.
  • FIG. 18 is a photograph of a sacrificial layer and a bonding layer of a semiconductor device according to an embodiment.
  • the semiconductor device may be inverted.
  • the sacrificial layer 120 may be combined with the bonding layer 130, and the coupling layer 130 may be disposed between the intermediate layer and the sacrificial layer 120.
  • the intermediate layer and the semiconductor structure may be disposed on the bonding layer 130 and the haen layer 120.
  • the thickness of the sacrificial layer 120 may be 33 nm.
  • the thickness of the bonding layer 130 may be 189 nm.
  • the sacrificial layer 120 may be removed by a thickness of about 20 nm due to laser lift off (LLO) by the laser.
  • LLO laser lift off
  • the semiconductor device may have a structure in which a sacrificial layer and a bonding layer are disposed below the intermediate layer due to laser lift off (LLO).
  • FIG. 19 is a modification of FIG. 13.
  • a semiconductor device may include a sacrificial layer 120, a coupling layer 130 disposed on the sacrificial layer 120, and an intermediate layer 170 disposed on the coupling layer 130.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the semiconductor structure 140 is formed between the first conductivity type semiconductor layer 141, the second conductivity type semiconductor layer 143, and the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b. It may include an active layer 142 disposed.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a disposed adjacent to the active layer and a 2-2 conductive semiconductor layer 143b disposed adjacent to the intermediate layer. have.
  • the sacrificial layer 120, the bonding layer 130, and the intermediate layer 170 may be applied in the same manner as described with reference to FIG. 13.
  • the second-2 conductivity type semiconductor layer 143b may be disposed on the intermediate layer 170.
  • the thickness of the second-2 conductive semiconductor layer 143b may be 3.15 ⁇ m to 3.85 ⁇ m.
  • the present invention is not limited thereto.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second-second conductive semiconductor layer 143b may be electrically connected to the second electrode 152.
  • the second electrode 152 may be disposed on one side of the top surface of the 2-2 conductivity type semiconductor layer 143b. The second electrode 152 may be located below the first electrode 151.
  • the 2-1 conductive semiconductor layer 143a may be disposed on the 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductive semiconductor layer 143a may be disposed between the 2-2 conductive semiconductor layer 143b and the active layer 142.
  • the thickness of the 2-1 conductive semiconductor layer 143a may be 0.57 ⁇ m to 0.69 ⁇ m. However, the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and AlInP.
  • the active layer 142 may be disposed on the 2-1 conductive semiconductor layer 143a.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other.
  • the active layer 142 transitions to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the thickness d9 of the active layer 142 may be 0.54 ⁇ m to 0.66. However, the present invention is not limited thereto.
  • the first clad layer 144 may be disposed on the active layer 142.
  • the first clad may be disposed between the active layer 142 and the first conductive semiconductor layer 141.
  • the first clad layer 144 may include AlInP.
  • the thickness of the first cladding layer 144 may be 0.45 ⁇ m to 0.55 ⁇ m.
  • the present invention is not limited thereto.
  • the first conductivity type semiconductor layer 141 may be disposed on the first cladding layer 144.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the thickness of the first conductive semiconductor layer 141 may be 0.45 ⁇ m to 5.5 ⁇ m. However, the present invention is not limited thereto.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be located above the second electrode 152.
  • the insulating layer 160 may cover the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • a semiconductor device may include a sacrificial layer 120 and a sacrificial layer.
  • the bonding layer 130 disposed on the layer 120, the intermediate layer 170 disposed on the bonding layer 130, the reflective layer 190 disposed on the intermediate layer 170, and the agent disposed on the reflective layer 190.
  • the first conductive semiconductor layer 141, the first cladding layer 144 disposed on the first conductive semiconductor layer, the active layer 142 disposed on the first cladding layer 144, and the active layer 142 disposed on the active layer A second conductive semiconductor layer 143, a first electrode 151 electrically connected to the first conductive semiconductor layer, a second electrode 152 and a sacrificial layer electrically connected to the second conductive semiconductor layer.
  • An insulating layer 160 surrounding the coupling layer 130, the first conductive semiconductor layer 141, the first cladding layer 144, the active layer 142, and the second conductive semiconductor layer 142. include can do.
  • the sacrificial layer 120 may be a layer disposed on the bottom of the semiconductor device according to the embodiment. That is, the sacrificial layer 120 may be a layer disposed on the outermost side in the first-second direction (X2 axis direction). The sacrificial layer 120 may be disposed on a substrate (not shown).
  • the maximum width W1 in the second direction (Y-axis direction) of the sacrificial layer 120 may be 30 ⁇ m to 60 ⁇ m.
  • the first direction includes a first-first direction (X1 axis direction) and a first-second direction (X2 axis direction) in the thickness direction of the semiconductor structure 140.
  • the first-first direction (X1 axis direction) is a direction from the first conductive semiconductor layer 141 toward the second conductive semiconductor layer 143 in the thickness direction of the semiconductor structure 140.
  • the first-second direction (X2-axis direction) is a direction from the second conductive semiconductor layer 143 toward the first conductive semiconductor layer 141 in the thickness direction of the semiconductor structure 140.
  • the second direction (Y-axis direction) may be a direction perpendicular to the first direction (X-axis direction).
  • the second direction (Y-axis direction) includes a second-first direction (Y1-axis direction) and a second-second direction (Y2-axis direction).
  • the sacrificial layer 120 may be a layer left while transferring the semiconductor device to the display device as shown in FIG. 23C.
  • the sacrificial layer 120 may be partially removed by the laser irradiated for the transfer when the semiconductor device is transferred to the display device, and the other part may be left.
  • the sacrificial layer 120 may include a material that can be separated from the wavelength of the irradiated laser.
  • the wavelength of the laser may be any one of 266 nm, 532 nm, and 1064 nm, but is not limited thereto.
  • the sacrificial layer 120 may include oxide or nitride. However, the present invention is not limited thereto.
  • the sacrificial layer 120 may include an oxide-based material as a material having less deformation generated during epitaxial growth.
  • the sacrificial layer 120 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), and indium gallium tin oxide (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • the sacrificial layer 120 may have a thickness d20 of 20 nm or more in the first direction (X-axis direction).
  • the sacrificial layer 120 may have a thickness d20 of 40 nm or more in the first direction (X-axis direction).
  • the sacrificial layer 120 may be formed by an E-beam evaporator, a thermal evaporator, a metal organic chemical vapor deposition (MOCVD), a sputtering and a pulsed laser deposition (PLD) method. It is not limited to this.
  • the bonding layer 130 may be disposed on the sacrificial layer 120.
  • the bonding layer 130 may include a material such as SiO 2, SiN x, TiO 2, polyimide, resin, or the like.
  • the thickness d21 of the bonding layer 130 may be 30 nm to 1 ⁇ m. However, the present invention is not limited thereto. Here, the thickness may be a length in the X-axis direction.
  • the bonding layer 130 may be annealed to bond the sacrificial layer 120 and the intermediate layer 170 to each other. This will be described below with reference to FIGS. 21B to 2C. And, in the bonding, peeling may occur while the hydrogen ions in the bonding layer 130 is discharged. Thus, the bonding layer 130 may have a surface roughness of 1 nm or less. By such a configuration, the separation layer and the bonding layer can be easily bonded.
  • the bonding layer 130 and the sacrificial layer 120 may be interchanged with each other.
  • the intermediate layer 170 may be disposed on the bonding layer 130.
  • the intermediate layer 170 may include GaInP and GaAs.
  • the intermediate layer 170 may be combined with the sacrificial layer 120 through the bonding layer 130.
  • the intermediate layer 170 may have a structure in which n-GaAs and GaAs are stacked.
  • the intermediate layer 170 may include a first layer (not shown) including GaAs and a second layer (not shown) including n-GaAs.
  • the reflective layer 190 may be disposed on the intermediate layer 170.
  • the reflective layer 190 may contact the semiconductor structure 140 and the intermediate layer 170.
  • the reflective layer 190 may have a distributed bragg reflector (DBR) structure and may include, for example, AlGaAs.
  • the reflective layer 190 may have a structure in which a plurality of materials having different composition ratios of Al and Ga are alternately stacked in multiple layers.
  • the reflective layer 190 may reflect light of a predetermined wavelength.
  • the reflective layer 190 may reflect red light. That is, the reflective layer 190 may provide the effect of increasing the reflectance and improving the luminous flux by increasing the bandwidth of the stop band by applying multiple DBR instead of a single DBR.
  • the reflective layer 190 may be formed of a plurality of layers having different refractive indices.
  • the reflective layer 190 may reflect light generated by the semiconductor structure 140 upward. As a result, the amount of light provided to the upper portion of the semiconductor structure 140 may be increased. In addition, the reflective layer 190 may block the light generated by the semiconductor structure 140 from being provided to the intermediate layer 170 disposed under the reflective layer 190. As a result, the intermediate layer 170 disposed below the reflective layer 190 may not absorb the light generated by the semiconductor structure 140, and the light generated by the semiconductor structure 140 may be provided mostly upward. As a result, the semiconductor device according to the embodiment may have improved optical performance. The semiconductor structure 140 may be disposed on the reflective layer 190.
  • the semiconductor structure 140 is on the first conductive semiconductor layer 141 disposed on the reflective layer 190, the first cladding layer 144 and the first cladding layer 144 disposed on the first conductive semiconductor layer.
  • the active layer 142 may be disposed on the active layer 142, and the second conductive semiconductor layer 143 may be disposed on the active layer 142.
  • the thickness d22 of the reflective layer 190 may be 3um to 4um, but is not limited thereto.
  • the first conductivity type semiconductor layer 141 may be disposed on the reflective layer 190.
  • the thickness d23 + d24 of the first conductive semiconductor layer 141 may be 1.8 ⁇ m to 2.2 ⁇ m.
  • the present invention is not limited thereto.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a III-V group or a II-VI group, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductivity type semiconductor layer 141 may have a doping concentration of 1.00E + 19 or more.
  • the first conductive semiconductor layer 141 may be easily in ohmic contact with the first electrode 151 by the doping concentration. In this configuration, the first conductivity-type semiconductor layer 141 may improve luminous efficiency by improving current injection between the first electrodes 151.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD) or a molecular beam epitaxy (MBE) or a method such as sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the first clad layer 144 may be disposed on the first conductive semiconductor layer 141.
  • the first clad layer 144 may be disposed between the first conductivity type semiconductor layer 141 and the active layer 142.
  • the first clad layer 144 may include a plurality of layers.
  • the first clad layer 144 may include an AlInP-based layer / AlInGaP-based layer. However, it is not limited to this kind.
  • the thickness d25 of the first clad layer 144 may be 0.45 ⁇ m to 0.55 ⁇ m. However, the present invention is not limited thereto.
  • the active layer 142 may be disposed on the first clad layer 144.
  • the active layer 142 may be disposed between the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 141 meet holes (or electrons) injected through the second conductive semiconductor layer 143.
  • the active layer 142 transitions to a low energy level as electrons and holes recombine, and may generate light having a red wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the thickness d26 of the active layer 142 may be 0.54 ⁇ m to 0.66 ⁇ m. However, the present invention is not limited thereto.
  • Electrons are cooled in the first cladding layer 144 so that the active layer 142 may generate more radiation recombination.
  • the second conductivity type semiconductor layer 143 may be disposed on the active layer 142.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a and a 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductivity type semiconductor layer 143a may be disposed on the active layer 142.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and P-AllnP.
  • the thickness d27 of the 2-1 conductive semiconductor layer 143a may be 0.57 ⁇ m to 0.70 ⁇ m.
  • the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may be formed of a compound semiconductor, such as a III-V group or a II-VI group.
  • the second dopant may be doped in the 2-1 conductive semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • the second conductive semiconductor layer 143b may be formed of a plurality of layers, Mg may be doped only in some layers, but is not limited thereto.
  • the thickness d28 of the second-2 conductive semiconductor layer 143b may be 0.9 ⁇ m to 1.1 ⁇ m. However, the present invention is not limited thereto.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be disposed on a portion of the upper surface on which mesa etching is performed in the first conductivity type semiconductor layer 141. Accordingly, the first electrode 151 may be disposed below the second electrode 152 disposed on the upper surface of the second conductive semiconductor layer 143.
  • the first electrode 151 may be in ohmic contact with the first conductivity type semiconductor layer 141. Accordingly, the current may be injected into the first conductive semiconductor layer 141 through the first electrode 151.
  • the first electrode 151 may be indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), or indium gallium tin (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin
  • At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the first electrode 151 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the second electrode 152 includes indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAO), indium gallium zinc oxide (IGZO), and indium gallium tin (IGTO) oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, or Ni / IrOx / Au / ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the first electrode 151 may have a larger width in the second direction (Y-axis direction) than the second electrode 152. However, it is not limited to this length.
  • the insulating layer 160 may include the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, the reflective layer 190, the first conductive semiconductor layer 141, the active layer 143, and the second conductive semiconductor layer ( 143, on the first electrode 151 and the second electrode 152.
  • the shortest width W2 in the second-second direction (Y2-axis direction) between the edge and the second electrode 152 in the second-second direction (Y2-axis direction) of the insulating layer 160 is 2.5 ⁇ m to 3.5 ⁇ m.
  • the shortest width W6 in the 2-1 direction (Y1 axis direction) between the edge and the first electrode 151 in the 2-1 direction (Y1 axis direction) of the insulating layer 160 is 2.5 ⁇ m to 3.5 ⁇ m.
  • the insulating layer 160 may partially cover the first electrode 151 and the second electrode 152. As a result, the first electrode 151 and the second electrode 152 may be partially exposed. In addition, the insulating layer 160 may cover the side of the sacrificial layer 120 and the side of the bonding layer 130. The insulating layer 160 may cover a portion of the upper surface of the first electrode 151. By such a configuration, the first electrode 151 may be electrically connected to the electrode or the pad through the exposed upper surface to inject the current. Similarly, the second electrode 152 may include an exposed upper surface like the first electrode 151. The insulating layer 160 may cover the coupling layer 130 and the sacrificial layer 120, and the sacrificial layer 120 and the coupling layer 130 may not be exposed to the outside.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. In addition, the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the first electrode 151 may be exposed. A portion of the upper surface of the second electrode 152 may be exposed.
  • the top surface of the exposed first electrode 151 and the top surface of the exposed second electrode 152 may be circular, but are not limited thereto.
  • the distance W4 in the second direction (Y-axis direction) between the center point of the exposed upper surface of the first electrode 151 and the center point of the upper surface of the second electrode 152 may be 20 ⁇ m to 30 ⁇ m.
  • the center point refers to a point that bisects the width of each of the exposed first electrode and the exposed second electrode in the second direction (Y-axis direction).
  • the maximum width W5 is in the 2-1 axis direction (Y1 axis direction) between the center point of the exposed first electrode 151 and the edge of the first electrode 151 in the 2-1 axis direction (Y1 axis direction). 5.5 ⁇ m to 7.5 ⁇ m.
  • the maximum width W6 in the second-second axis direction (Y2-axis direction) between the center point of the exposed second electrode 152 and the edge of the second electrode 152 in the second-second axis direction (Y2-axis direction). ) May be 5.5 ⁇ m to 7.5 ⁇ m. However, it is not limited to this length.
  • the insulating layer 160 may electrically separate the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143 from the semiconductor structure 140.
  • the insulating layer 160 may be formed by selecting at least one selected from the group consisting of SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, Al 2 O 3, TiO 2, AlN, and the like, but is not limited thereto.
  • the reflective layer 190 may be disposed on the intermediate layer 170.
  • the reflective layer 190 may be in contact with the semiconductor structure 140.
  • the reflective layer 190 may have a structure in which a plurality of materials having different composition ratios of Al and Ga are alternately stacked in multiple layers.
  • the reflective layer 190 may reflect light of a predetermined wavelength.
  • the reflective layer 190 may reflect red light. That is, the reflective layer 190 may provide the effect of increasing the reflectance and improving the luminous flux by increasing the bandwidth of the stop band by applying multiple DBR instead of a single DBR.
  • the reflective layer 190 may be formed of a plurality of layers having different refractive indices.
  • the reflective layer 190 may include a first layer 191 having a first refractive index and a second layer 192 having a second refractive index different from the first refractive index. That is, the 'reflection layer 190 may have a structure in which layers 191 and 192 having different refractive indices are alternately stacked. For example, the refractive index of the first layer 191 may be smaller than the refractive index of the second layer 192. However, it is not limited to these functions.
  • the Reflection layer 190 is formed with the first layer 191 at a thickness of m ⁇ / 4n.
  • the reflective layer 190 may reflect 95% or more of light having a center wavelength of 620 nm.
  • the first layer 191 and the second layer 192 may have a thickness of ⁇ / 4 times the reference wavelength, and each layer 191 and 192 may have a thickness of 40 nm to 50 nm. In addition, the thickness of the first layer 191 may be greater than that of the second layer 192.
  • the first layer 191 may have a higher Al composition than the second layer 192.
  • the first layer 191 may be Al 0.9 Ga 0.1 As and the second layer may be Al 0.5 Ga 0.5 As.
  • the band reflection layer 190 has a band gap energy larger than the oscillation wavelength, absorption of light does not occur well, and thus the reflectance of light may be improved.
  • a bandgap buffer layer (not shown) may be disposed on the reflective layer 190.
  • the bandgap buffer layer may include (Al0.85Ga0.15) 0.5In0.5P.
  • the bandgap buffer layer (not shown) may have a thickness of 180 nm to 220 nm.
  • the band gap buffer layer (not shown) may have an energy band gap greater than that of the active layer 142. By such a configuration, the bandgap buffer layer (not shown) may be in contact with the upper first conductive semiconductor layer 141 while transmitting the light generated by the active layer 142.
  • the chip when the height difference dh between the first upper surface K1 and the second upper surface K2 is greater than 2 ⁇ m, the chip is horizontally aligned in the transfer process as shown in FIGS. 23 and 25. Can lose.
  • the transfer process may refer to the operation of moving the chip from the growth substrate. That is, the larger the step, the more difficult the chip is to keep horizontal.
  • the height difference dh between the first upper surface K1 and the second upper surface K2 may be 350 nm or more and 2.0 ⁇ m or less. If the height difference dh is larger than 2.0 ⁇ m, a distortion occurs during transfer of the semiconductor device, which makes it difficult to transfer the semiconductor device to a desired position. In addition, when the height difference dh is smaller than 350 nm, the first conductive semiconductor layer 141 may not be partially exposed.
  • the upper surface of the semiconductor element is substantially flat, which facilitates transfer and suppresses crack generation.
  • the height difference dh between the first upper surface K1 and the second upper surface K2 may be 0.6 ⁇ m ⁇ 0.2 ⁇ m, but is not limited thereto.
  • the first upper surface K1 may be defined as a surface where the first conductive semiconductor layer 141 is exposed after the first etching (see FIG. 21D), and the second upper surface K2 may be the second conductive type. It may be defined as an upper surface of the semiconductor layer 143.
  • 21A to 21F are flowcharts illustrating a method of manufacturing a semiconductor device according to the fifth embodiment.
  • ions may be implanted into the donor substrate S.
  • the donor substrate S may include an ion layer I.
  • the donor substrate S may include an intermediate layer 170 disposed on one side and a first layer 171 disposed on the other side.
  • the intermediate layer 170 may be a layer disposed on the bonding layer 130 of the semiconductor device in FIG. 20A.
  • the donor substrate S may include an intermediate layer 170 and a first layer 171.
  • the ions implanted into the donor substrate S may include hydrogen (H) ions, but are not limited thereto.
  • the ion layer I may be spaced apart from a surface of the donor substrate S by a predetermined distance.
  • the ion layer I may be 2 ⁇ m or less from one side of the donor substrate S.
  • FIG. For example, the ion layer I may be formed spaced apart from one side of the donor substrate S by 2 ⁇ m or less. That is, the thickness of the intermediate layer 170 may be 2um or less.
  • the thickness of the intermediate layer 170 may be 0.4 ⁇ m to 0.6 ⁇ m, but is not limited thereto.
  • the sacrificial layer 120 may be disposed between the substrate 110 and the bonding layer 130.
  • the separation layer 180 may be disposed between the substrate 110 and the sacrificial layer 120.
  • the substrate 110 may be a transparent substrate including sapphire (Al 2 O 3), glass, or the like. Accordingly, the substrate 110 may transmit the laser light radiated from the bottom. As a result, the sacrificial layer 120 may absorb the laser light and may be separated from the substrate 110 during the laser lift-off.
  • the separation layer 180 may improve regeneration of the substrate 110, for example, a sapphire substrate. Although the separation layer 180 is not disposed on the substrate 110, laser lift off may be performed by laser light emitted from the lower portion of the substrate 110 toward the sacrificial layer 120.
  • the separation layer 180 also facilitates transfer by laser lift off (LLO) described in FIGS. 23A to 23C.
  • LLO laser lift off
  • the separation layer 180 may be made of the same material as the bonding layer 130.
  • the separation layer 180 may include SiO 2.
  • the substrate 110, the separation layer 180, the sacrificial layer 120, and the bonding layer 130 may be stacked in this order.
  • the bonding layer 130 is disposed on the sacrificial layer 120, and the bonding layer 130 disposed below the intermediate layer 170 disposed on one side of the donor substrate S is disposed on the sacrificial layer 120. It may be disposed to face adjacent to the bonding layer 130 disposed.
  • the bonding layer 130 may include SiO 2
  • the bonding layer 130 disposed on the sacrificial layer 120 may include the bonding layer 130 and the O 2 plasma disposed below the intermediate layer 170.
  • the present invention is not limited thereto, and cutting may be performed by a material other than oxygen.
  • the bonding layer 130 disposed on the sacrificial layer 120 and the bonding layer 130 disposed below the intermediate layer 170 may be polished, annealed, or otherwise processed on surfaces facing each other. ) And the intermediate layer 170 may be combined.
  • the separation layer 180 is disposed on the substrate 110, the sacrificial layer 120 is disposed on the separation layer 180, the bonding layer 130 is disposed on the sacrificial layer 120, and the bonding is performed.
  • the donor substrate S may be spaced apart from the upper layer 130.
  • the intermediate layer 170 is disposed on the bonding layer 130 and the bonding layer 130 disposed at the lowermost portion, and the ion layer I and the first layer 171 are disposed on the intermediate layer 170. May be arranged in order.
  • the intermediate layer 170 separated from the donor substrate may be disposed on the bonding layer 130.
  • fluid jet cleaving may be performed on the ion layer I from one side P of the ion layer I.
  • the ion layer I may be removed by fluid jet cleaving, so that the first layer 171 may be separated from the intermediate layer 170.
  • the first layer 171 separated from the donor substrate S may be reused as a substrate.
  • the separated first layer 171 may be used again as a donor substrate in FIGS. 21A to 21C.
  • the separated first layer 171 may be newly formed as a first layer, an ion layer, and an intermediate layer as a donor substrate. This approach can provide manufacturing cost and cost savings.
  • the intermediate layer 170 may be disposed on the bonding layer 130.
  • the intermediate layer 170 may contact the reflective layer 190.
  • the intermediate layer 170 has a roughness of the upper surface due to voids generated by the ion implantation process, and when the semiconductor structure 140 is deposited, defect epitaxial deposition may occur.
  • the intermediate layer 170 may be polished on the top surface.
  • the upper surface of the intermediate layer 170 may be planarized to reduce roughness, thereby reducing the occurrence of defects in the semiconductor structure 140.
  • chemical mechanical planarization may be performed on the upper surface of the intermediate layer 170, and the semiconductor structure 140 may be disposed on the upper surface of the intermediate layer 170 after the planarization.
  • the semiconductor structure 140 may have improved electrical characteristics.
  • the reflective layer 190 may be disposed on the intermediate layer 170.
  • the reflective layer 190 may contact the semiconductor structure 140.
  • the reflective layer 190 may have a distributed bragg reflector (DBR) structure and may include, for example, AlGaAs.
  • the reflective layer 190 may have a structure in which a plurality of materials having different composition ratios of Al and Ga are alternately stacked in multiple layers.
  • the reflective layer 190 may reflect light of a predetermined wavelength.
  • the reflective layer 190 may reflect red light. That is, the reflective layer 190 may provide the effect of increasing the reflectance and improving the luminous flux by increasing the bandwidth of the stop band by applying multiple DBR instead of a single DBR.
  • the reflective layer 190 may be formed of a plurality of layers having different refractive indices.
  • the reflective layer 190 may reflect light generated by the semiconductor structure 140 upward. As a result, the amount of light provided to the upper portion of the semiconductor structure 140 may be increased. In addition, the reflective layer 190 may block the light generated by the semiconductor structure 140 from being provided to the intermediate layer 170 disposed under the reflective layer 190. As a result, the intermediate layer 170 disposed below the reflective layer 190 may not absorb the light generated by the semiconductor structure 140, and the light generated by the semiconductor structure 140 may be provided mostly upward. As a result, the semiconductor device according to the embodiment may have improved optical performance.
  • the semiconductor structure 140 may be disposed on the reflective layer 190.
  • the semiconductor structure 140 is on the first conductive semiconductor layer 141 disposed on the reflective layer 190, the first cladding layer 144 and the first cladding layer 144 disposed on the first conductive semiconductor layer.
  • the active layer 142 may be disposed on the active layer 142, and the second conductive semiconductor layer 143 may be disposed on the active layer 142.
  • the semiconductor structure 140 may be applied in the same manner as described above with reference to FIG. 20A.
  • primary etching may be performed from a portion of the semiconductor structure 140 to a portion of the first conductivity-type semiconductor layer 141.
  • Primary etching may be by wet etching or dry etching, but is not limited thereto, and various methods may be applied.
  • the second electrode 152 of FIG. 21E may be disposed on the second conductive semiconductor layer 143 and patterned as shown in FIG. 21E. However, it is not limited to this method.
  • a second electrode 152 may be disposed on the semiconductor structure 140.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • An area of a lower surface of the second electrode 152 may be smaller than an upper surface of the second conductive semiconductor layer 143.
  • the edge of the second electrode 152 may be disposed 1 ⁇ m to 3 ⁇ m from an edge of the second conductive semiconductor layer 143.
  • the first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.
  • the second electrode 152 is formed before the primary etching, and the first electrode 151 is etched after the primary etching to be disposed on the exposed top surface of the first conductive semiconductor layer 41. Can be.
  • the first electrode 151 and the second electrode 152 may be disposed at different positions from the substrate 110.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the second electrode 152 may be disposed on the second conductivity type semiconductor layer 143. Accordingly, the second electrode 152 may be disposed above the first electrode 151.
  • the present invention is not limited thereto.
  • the first electrode 151 may be disposed above the second electrode 152.
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141 and electrically connected to the first conductive semiconductor layer 141. This may be the same as described in FIG. 20A.
  • secondary etching may be performed to the top surface of the substrate 110 or the bottom surface of the sacrificial layer 120. Secondary etching may be by wet etching or dry etching, but is not limited thereto. In the semiconductor device, the secondary etching may be performed while having a thickness greater than that of the primary etching.
  • a plurality of semiconductor devices may be disposed on the substrate through secondary etching. That is, the plurality of semiconductor devices may be isolated in a chip form. For example, two semiconductor devices may be disposed on the substrate 110 through secondary etching in FIG. 21F. The number of semiconductor devices may be set variously according to the size of the substrate and the size of the semiconductor device.
  • the insulating layer 160 may be disposed to cover the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151.
  • a portion of the upper surface of the first electrode 151 may be exposed.
  • the exposed upper surface of the first electrode 151 may be electrically connected to an electrode pad or the like to inject current.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed. Like the first electrode 151, the exposed upper surface of the second electrode 152 may be electrically connected to an electrode pad or the like to inject current. A portion of the insulating layer 160 may be disposed on the upper surface of the substrate. The insulating layer 160 disposed between the adjacent semiconductor chips may be in contact with the substrate 110.
  • FIGS. 22A to 22B are views illustrating a process of transferring a semiconductor device of a wafer onto a donor substrate
  • FIGS. 23A to 23C are flowcharts illustrating a process of transferring a semiconductor device from a wafer to a donor substrate.
  • the plurality of semiconductor devices 10 described above may be disposed on one wafer 1.
  • the plurality of semiconductor devices 10 on the wafer 1 may be primarily transferred to the plurality of donor substrates 210.
  • the wafer 1 may be 6 inches in size, but is not limited thereto.
  • the semiconductor device 10 may have a size of 21 ⁇ m ⁇ 45 ⁇ m, respectively, but is not limited thereto.
  • a plurality of semiconductor devices 10 may be disposed between the first widths P1.
  • a plurality of semiconductor devices 10 may be disposed between the second widths P2.
  • the first width P1 may be a length in one direction in which a plurality of semiconductor elements are disposed
  • the second width P2 may be a length in a direction perpendicular to the one direction.
  • the first width P1 may be a longitudinal length on the wafer 1
  • the second width P2 may be a horizontal length on the wafer 1.
  • the first width P1 and the second width P2 may have the same length.
  • the first width P1 and the second width P2 may be arrangement intervals between a plurality of semiconductor elements disposed on a panel substrate, which will be described later.
  • the first width P1 and the second width P2 may be 834 ⁇ m, but may be changed according to an interval in which the semiconductor elements are disposed on the panel substrate.
  • the semiconductor device 10 disposed in the predetermined region K of the wafer 1 may be transferred to the donor substrate 210 in FIG. 22B.
  • the predetermined area K may have the same size as that of the donor substrate 210, but is not limited thereto.
  • the plurality of semiconductor devices 10 disposed at predetermined intervals in the predetermined region K may be transferred to the donor substrate 210.
  • the donor substrate 210 and the plurality of semiconductor elements 10 disposed on the donor substrate 210 may be referred to as a semiconductor module.
  • the number of donor substrates 210 generated from one wafer 1 may vary depending on the size of the wafer 1 and the donor substrate 210. For example, when the size of the wafer 1 is 6 inches, 5.4 million semiconductor devices may be disposed on the wafer 1. In addition, when the size of the donor substrate 210 is 100.8 mm ⁇ 100.8 mm, 375 donor substrates 210 may be generated per one wafer 1. However, as described above, the number of donor substrates may be variously changed according to the size of the wafer and the size of the donor substrate.
  • the donor substrate 210 may have a fourth width P4 having a length in a direction different from a third width P3 having a length in one direction.
  • the third width P3 and the fourth width P4 may be the same length.
  • a wafer including a semiconductor device for generating red light, a wafer including a semiconductor device for generating green light, and a wafer including a semiconductor device for generating blue light may be a semiconductor for generating red light, green light, or blue light.
  • Each device may be transferred to the donor substrate 210.
  • the semiconductor device generating red light, the semiconductor device generating green light, and the semiconductor device generating blue light may be repeatedly transferred on the donor substrate 210 in order.
  • the present invention is not limited to this order, and a semiconductor device that generates red light, blue light, and green light may be disposed on one wafer.
  • the plurality of semiconductor devices 10 disposed on the donor substrate 210 may provide red (R, red), green (G, green), and blue (B, blue) light. 22A and 22B, the semiconductor device 10 may look like a single chip, but the present invention is not limited thereto, and the red, green, and blue semiconductor devices may form one semiconductor device 10. In addition, the semiconductor device 10 may be designed to provide all of the red, green, and blue colors as a single chip.
  • the plurality of semiconductor devices 10 disposed on the wafer 1 may be transferred to the donor substrate 210 in a state in which the plurality of semiconductor devices 10 are spaced apart by a predetermined distance in one direction and another direction.
  • the semiconductor devices disposed on the donor substrate 210 may be spaced apart from each other.
  • the separation distance between the semiconductor devices disposed on the wafer 1 and the semiconductor devices disposed on the donor substrate 210 may be different from each other.
  • the separation distance between the semiconductor devices disposed on the wafer 1 may be smaller than the separation distance between the semiconductor devices disposed on the donor substrate 210.
  • a plurality of semiconductor elements disposed in the same region of the wafer 1 may be transferred to the panel substrate through the donor substrate 210 to have a predetermined interval. Accordingly, the plurality of semiconductor elements transferred to the panel substrate may provide the same characteristics, such as a wavelength change, of the semiconductor elements having the plurality of regions disposed in the same region of the wafer.
  • a substrate disposed on a wafer and a plurality of semiconductor elements may be transferred to a donor substrate. (Primary transfer)
  • the substrate 110 may be the same as the substrate 110 described above with reference to FIGS. 21A through 21F.
  • the plurality of semiconductor devices 10-1 to 10-4 may be disposed on the substrate 110.
  • the plurality of semiconductor devices 10-1 to 10-4 may include a first semiconductor device 10-1, a second semiconductor device 10-2, a third semiconductor device 10-3, and a fourth semiconductor device. (10-4).
  • the present invention is not limited thereto, and the semiconductor device may have various numbers.
  • At least one semiconductor device selected from the plurality of semiconductor devices 10-1, 10-2, 10-3, and 10-4 may be separated into the substrate 110 using the donor substrate 210.
  • semiconductor devices spaced apart by a predetermined interval may be selected and transferred to the donor substrate 210.
  • the donor substrate 210 may include a first bonding layer 211 and a carrier frame 212 disposed below.
  • the carrier frame 212 may have an uneven structure, and may easily bond the semiconductor element and the first bonding layer 211 to each other. However, it is not limited to this shape. As described with reference to FIGS.
  • only a semiconductor device disposed at a predetermined distance W5 among the plurality of semiconductor devices disposed on the wafer may be transferred to the donor substrate 210.
  • the separation distance between the semiconductor elements transferred to the donor substrate may be equal to the first width P1 or the second width P2 described above.
  • the first semiconductor device 10-1 and the third semiconductor device 10-3 may be separated from the donor substrate 210. have.
  • coupling between the second bonding layer 310, the first semiconductor device 10-1, and the third semiconductor device 10-3 may be performed.
  • the selected semiconductor devices 10-1 and 10-3 may be separated from the substrate 110 by irradiating a laser beam passing through the substrate 110 under the selected semiconductor devices 10-1 and 10-3.
  • the donor substrate 210 may move upward, and the selected semiconductor devices 10-1 and 10-3 may also move along the movement of the donor substrate 210.
  • the substrate 110 and the first semiconductor device 10-1 are irradiated with a laser under a region where the first semiconductor device 10-1 and the third semiconductor device 10-3 are disposed on the substrate 110. And the third semiconductor device 10-3 may be separated.
  • the donor substrate 210 and the bonding layer 211 may be formed to be bonded to one semiconductor device when the semiconductor device is separated at one time.
  • a laser lift-off (LLO) using a photon beam having a specific wavelength band may be applied to the method of separating the semiconductor device from the substrate 110.
  • the center wavelength of the irradiated laser may be 266 nm, 532 nm, or 1064 nm, but is not limited thereto.
  • the plurality of semiconductor devices separated from the substrate 110 may have a predetermined distance from each other.
  • the first semiconductor device 10-1 and the third semiconductor device 10-3 are separated from the substrate 110, and the first semiconductor device 10-1 and the third semiconductor device 10-are separated from each other.
  • the second semiconductor device 10-2 and the fourth semiconductor device 10-4 having the same separation distance as that of 3) may be separated in the same manner. As a result, semiconductor devices having the same separation distance may be transferred to the display panel.
  • FIGS. 25A to 25B are flowcharts illustrating a process of transferring a semiconductor element to a panel substrate of a display device.
  • a plurality of semiconductor devices 10 primarily transferred from the wafer 1 may be disposed on the donor substrate 210.
  • a plurality of donor substrates 210 transferred from the wafer 1 may be provided.
  • the plurality of semiconductor devices 10 disposed on the donor substrate 210 may be secondarily transferred onto the panel substrate 300.
  • the panel substrate 300 may include a plurality of regions.
  • each region formed on the panel substrate 300 is a region where the semiconductor element is transferred by being secondarily transferred from one donor substrate.
  • the panel substrate 300 may have a rectangular shape as a panel of the display device, but may have various shapes, which will be described below with reference to the rectangular shape.
  • the panel substrate 300 may include twelve regions S1 to S12.
  • the panel substrate 300 may include the first region S1 to the twelfth region S12.
  • the first region S1 to the twelfth region S12 may be partitioned by the first line L1 to the fifth line L5.
  • the first line L1 to the third line L3 may divide the first surface E1 of the panel substrate 300 into four parts.
  • the fourth line L4 to the fifth line L5 may divide the second surface E2 of the panel substrate 300 into three parts.
  • the first surface E1 and the second surface E2 may be any one of edges of the panel substrate 300, respectively.
  • the first surface E1 and the second surface E2 may be surfaces adjacent to each other.
  • the first region S1 to the twelfth region S12 may have the same size as that of the donor substrate 210.
  • the first region S1 to the twelfth region S12 may each include an alignment mark.
  • the plurality of donor substrates 210 may be disposed in the first area S1 to the twelfth area S12 along the alignment marks included in the first area S1 to the twelfth area S12, respectively.
  • the semiconductor device 10 disposed on the donor substrate 210 may be a semiconductor device 10 manufactured from one region of the same wafer 1.
  • the alignment mark may be formed in the same manner for each region of the donor substrate 210 and the panel substrate during the manufacturing process, and the second transfer may be performed along the alignment mark during the process.
  • the plurality of semiconductor devices 10 disposed on the panel substrate 300 may have a predetermined distance dw2. Since the semiconductor elements 10 of the donor substrate 210 are transferred to the panel substrate 300 along the alignment mark, the plurality of semiconductor elements 10 disposed on the donor substrate 210 may also be disposed on the panel substrate 300.
  • the plurality of semiconductor devices 10 disposed in the may have a separation distance dw1 equal to the predetermined separation distance dw2.
  • the separation distance dw2 between the adjacent semiconductor elements 10 on the panel substrate 300 and the separation distance dw1 between the adjacent semiconductor elements 10 on the donor substrate 210 are provided in the plurality of adjacent semiconductors disposed on the wafer 1. It may be greater than the separation distance between the devices.
  • the plurality of semiconductor elements 10 disposed in a predetermined region of the wafer 1 may be transferred to the plurality of donor substrates 210 with a predetermined distance.
  • the semiconductor device selected in FIG. 23B may be disposed on a panel substrate.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be disposed on the panel substrate 300.
  • the second bonding layer 310 may be disposed on the panel substrate 300, and the first semiconductor element 10-1 and the third semiconductor element 10-3 may be disposed on the second bonding layer 310. It can be placed on. Accordingly, the first semiconductor device 10-1 and the third semiconductor device 10-3 may be bonded to the second bonding layer 310. In this manner, the semiconductor devices 10-1 and 10-3 having spaced apart intervals may be disposed on the panel substrate to improve the efficiency of the transfer process.
  • a laser may be irradiated to separate the first bonding layer 211 and the selected semiconductor device.
  • the laser may be irradiated onto the transfer mechanism 210 to physically separate the first bonding layer 211 and the selected semiconductor device.
  • the transfer mechanism 210 when the transfer mechanism 210 is moved upward after laser irradiation, the first semiconductor element 10-1 and the third semiconductor element 10-3 may be separated from the transfer mechanism 210. have. In addition, coupling between the second bonding layer 310, the first semiconductor device 10-1, and the third semiconductor device 10-3 may be performed. Thus, the plurality of semiconductor elements on the donor substrate can be transferred (secondary transfer) to the panel substrate.
  • FIG. 26 is a modification of FIG. 20A.
  • a semiconductor device may include a sacrificial layer 120, a bonding layer 130 disposed on the sacrificial layer 120, and an intermediate layer 170 disposed on the bonding layer 130.
  • the semiconductor device may include a reflective layer 190 disposed on the intermediate layer 170, a semiconductor structure 140 disposed on the reflective layer 190, a first electrode 151, and a second electrode 152.
  • the semiconductor structure 140 may include the first conductive semiconductor layer 141, the second conductive semiconductor layer 143, the first conductive semiconductor layer 141, and the second-conductive semiconductor layer 143b. It may include an active layer 142 disposed between).
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a disposed adjacent to the active layer and a 2-2 conductive semiconductor layer 143b disposed adjacent to the intermediate layer. have.
  • the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, and the reflective layer 190 may be applied in the same manner as described with reference to FIG. 20A.
  • the second-2 conductivity type semiconductor layer 143b may be disposed on the intermediate layer 170.
  • the thickness of the second-2 conductive semiconductor layer 143b may be 3.15 ⁇ m to 3.85 ⁇ m.
  • the present invention is not limited thereto.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second-second conductive semiconductor layer 143b may be electrically connected to the second electrode 152.
  • the second electrode 152 may be disposed on one side of the top surface of the 2-2 conductivity type semiconductor layer 143b. The second electrode 152 may be located below the first electrode 151.
  • the 2-1 conductive semiconductor layer 143a may be disposed on the 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductive semiconductor layer 143a may be disposed between the 2-2 conductive semiconductor layer 143b and the active layer 142.
  • the thickness of the 2-1 conductive semiconductor layer 143a may be 0.57 ⁇ m to 0.69 ⁇ m. However, the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and AlInP.
  • the active layer 142 may be disposed on the 2-1 conductive semiconductor layer 143a.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other.
  • the active layer 142 transitions to a low energy level as electrons and holes recombine, and may generate light having a red wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the thickness of the active layer 142 may be 0.54 ⁇ m to 0.66. However, the present invention is not limited thereto.
  • the first clad layer 144 may be disposed on the active layer 142.
  • the first clad may be disposed between the active layer 142 and the first conductive semiconductor layer 141.
  • the first clad layer 144 may include AlInP.
  • the thickness of the first cladding layer 144 may be 0.45 ⁇ m to 0.55 ⁇ m.
  • the present invention is not limited thereto.
  • the first conductivity type semiconductor layer 141 may be disposed on the first cladding layer 144.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the thickness of the first conductive semiconductor layer 141 may be 0.45 ⁇ m to 5.5 ⁇ m. However, the present invention is not limited thereto.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be located above the second electrode 152.
  • the insulating layer 160 may cover the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • FIG. 27 is a sectional view of a semiconductor device according to the sixth embodiment.
  • a semiconductor device may include a bonding layer 130 ′, an intermediate layer 170 disposed on the coupling layer 130 ′, a reflective layer 190 disposed on the intermediate layer 170, The first conductive semiconductor layer 141 disposed on the reflective layer 190, the first cladding layer 144 disposed on the first conductive semiconductor layer, and the active layer disposed on the first cladding layer 144 ( 142, a second conductive semiconductor layer 143 disposed on the active layer, a first electrode 151 electrically connected to the first conductive semiconductor layer, and an electrical connection with the second conductive semiconductor layer.
  • the second electrode 152 and the insulating layer 160 may be included.
  • the intermediate layer 170, the reflective layer 190, the first conductive semiconductor layer 141, the first cladding layer 144, the active layer 142, the second conductive semiconductor layer 143, and the first electrode 151 ) And the second electrode 152 and the insulating layer 160 may be the same as described above.
  • the bonding layer 130 ′ may include a material such as SiO 2, SiN x, TiO 2, polyimide, resin, or the like as the bonding layer 130.
  • the present invention is not limited thereto, and the sacrificial layer 120 and the coupling layer 130 may be disposed as shown in FIG. 20A.
  • the bonding layer 130 ′ may be removed during the laser lift-off (LLO).
  • 28A to 28H are flowcharts illustrating a method of manufacturing a semiconductor device according to the sixth embodiment.
  • the first substrate P may be disposed at the lowermost portion.
  • the first substrate P may use at least one of GaAs, sapphire (Al 2 O 3), SiC, Si, GaN, ZnO, GaP, InP, Ge, and Ga203.
  • An uneven structure may be formed on the first substrate P, but is not limited thereto. Impurities on the surface may be removed by wet cleaning the first substrate P. Referring to FIG.
  • the bonding layer 130 ′ may be disposed on the first substrate P. FIG.
  • the bonding layer 130 ′ may be removed while transferring the semiconductor device to the display device.
  • the bonding layer 130 ′ may be separated by a laser irradiated during the transfer.
  • the bonding layer 130 ′ may be formed to be separated at the wavelength of the irradiated laser.
  • the wavelength of the laser may be 532 nm or 1064 nm, but is not limited to this wavelength.
  • the bonding layer 130 ′ may be partially present under the intermediate layer 170 when transferred.
  • the bonding layer 130 ′ may include any one of C, O, N, and H, and the bonding layer 130 ′ may include a resin, but is not limited thereto.
  • the thickness of the bonding layer 130 ′ may be 6 ⁇ m to 8 ⁇ m. However, the present invention is not limited thereto. Here, the thickness may be a length in the stacking direction of each layer in the semiconductor device.
  • the intermediate layer 170 may be formed on the bonding layer 130 ′.
  • the reflective layer 190 may be sequentially formed on the intermediate layer 170.
  • first conductive semiconductor layer may be disposed on the reflective layer 190, and the first cladding layer 144, the active layer 142, and the second conductive semiconductor layer 143 may be formed in this order.
  • the first conductivity type semiconductor layer 141 may be disposed on the reflective layer 190.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD) or a molecular beam epitaxy (MBE) or a method such as sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the first clad layer 144 may be disposed on the first conductive semiconductor layer 141.
  • the first clad layer 144 may be disposed between the first conductivity type semiconductor layer 141 and the active layer 142.
  • the first clad layer 144 may include a plurality of layers.
  • the first clad layer 144 may include an AlInP-based layer / AlInGaP-based layer.
  • the active layer 142 may be disposed on the first clad layer 144.
  • the active layer 142 may be disposed between the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other.
  • the active layer 142 may transition to a low energy level as electrons and holes recombine, and may generate red light.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the second conductivity type semiconductor layer 143 may be disposed on the active layer 142.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a and a 2-2 conductive semiconductor layer 143b.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • Mg having a concentration of about 10 ⁇ 10 18 may be doped into the 2-2 conductivity type semiconductor layer 143b, but is not limited thereto.
  • the second conductive semiconductor layer 143b may be formed of a plurality of layers, Mg may be doped only in some layers, but is not limited thereto.
  • the second substrate 2 may be disposed on the second conductive semiconductor layer 143.
  • the second substrate 2 may be disposed on the second-second conductive semiconductor layer 143b.
  • An adhesive layer may be disposed between the second substrate 2 and the second conductive semiconductor layer 143 so that the second substrate 2 may be connected to the second conductive semiconductor layer 143.
  • the second substrate 2 may be a conductive substrate and / or an insulating substrate.
  • the second substrate 2 may include a sapphire substrate, but is not limited thereto.
  • the first substrate P may be separated from the semiconductor device.
  • the first substrate P may be removed by a process such as laser lift-off.
  • the bonding layer 170 and the substrate 110 may be disposed on the intermediate layer 170.
  • the bonding layer 170 may be partially disposed on the intermediate layer 170, and may be partially disposed below the substrate 110, and then may be bonded to each other by the intermediate layer 170 and the substrate 110 by annealing or the like. However, it is not limited to this method.
  • the substrate 110 may be a sapphire substrate, and a laser beam emitted when the substrate 110 is transferred to the display device may be transmitted.
  • a laser beam emitted when the substrate 110 is transferred to the display device may be transmitted.
  • the irradiated laser wavelength is 532 nm or 1064 nm
  • the laser of 532 nm or 1064 nm wavelength may be transmitted through the substrate 110 and absorbed by the bonding layer 130 ′.
  • the bonding layer 130 ′ may be separated by the irradiated laser.
  • the second substrate 2 may be removed by laser lift off (LLO).
  • LLO laser lift off
  • primary etching may be performed from a portion of the semiconductor device to a portion of the first conductive semiconductor layer 141.
  • the primary etching may be by wet etching or dry etching, but is not limited thereto.
  • a portion of an upper surface of the first conductivity type semiconductor layer 141 may be exposed by primary etching.
  • the second electrode 152 may be disposed on the semiconductor device.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141.
  • the first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.
  • the first electrode 151 and the second electrode 152 may be disposed at different positions from the substrate 110.
  • the second electrode 152 may be disposed above the first electrode 151.
  • the present invention is not limited thereto.
  • the first electrode 151 is disposed above the second electrode 152.
  • Secondary etching may be performed to the upper surface of the substrate 110. Secondary etching may be by wet etching or dry etching, but is not limited thereto.
  • the secondary etching may etch a thickness larger than the primary etching, but is not limited thereto.
  • secondary etching may be performed up to the bonding layer 130 ′.
  • the semiconductor device disposed on the substrate 110 through secondary etching may be isolated in the form of a plurality of chips.
  • the protective layer 160 may be disposed on the protective layer 160.
  • the protective layer 160 includes a bonding layer 130 ′, an intermediate layer 170, a reflective layer 190, and a first conductive semiconductor layer 141, a first cladding layer 144, an active layer 142, and a second conductive type.
  • the side surface of the semiconductor layer 143 may be covered.
  • the protective layer 160 may cover up to a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed.
  • the protective layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • a portion of the protective layer 160 may be disposed on the top surface of the substrate 110. A portion of the protective layer 160 may be disposed between adjacent semiconductor chips. As described above, the protective layer 160 may be an insulating layer.
  • the protective layer 160 may be formed by selecting at least one selected from the group consisting of SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, Al 2 O 3, TiO 2, AlN, and the like, but is not limited thereto.
  • FIG. 29 is a modification of FIG. 27.
  • the semiconductor device may have a shape in which positions of the first conductive semiconductor layer and the second conductive semiconductor layer are changed in FIG. 28.
  • the first electrode 151 may be disposed below the second electrode 152.
  • the semiconductor device according to the modified example is disposed on the coupling layer 130 ′, the intermediate layer 170 disposed on the coupling layer 130 ′, the reflective layer 190 disposed on the intermediate layer 170, and the reflective layer 190.
  • the semiconductor structure 140 may include a first electrode 151 and a second electrode 152.
  • the semiconductor structure 140 is disposed between the first conductivity type semiconductor layer 141, the second conductivity type semiconductor layer 143, and the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b.
  • the active layer 142 may be included.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a disposed adjacent to the active layer and a 2-2 conductive semiconductor layer 143b disposed adjacent to the intermediate layer. have.
  • the first electrode 151 connected to the first conductive semiconductor layer 141 and the second electrode 152 and the coupling layer 130 ′ connected to the second-second conductive semiconductor layer 143b and the semiconductor It may include an insulating layer 160 covering the structure 140.
  • the bonding layer 130 ′, the intermediate layer 170, and the reflective layer 190 may be applied in the same manner as described with reference to FIG. 27.
  • the second-2 conductivity type semiconductor layer 143b may be disposed on the intermediate layer 170.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ⁇ x ⁇ 1).
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second-second conductive semiconductor layer 143b may be electrically connected to the second electrode 152.
  • the second electrode 152 may be disposed on one side of the top surface of the 2-2 conductivity type semiconductor layer 143b. The second electrode 152 may be located below the first electrode 151.
  • the 2-1 conductive semiconductor layer 143a may be disposed on the 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductive semiconductor layer 143a may be disposed between the 2-2 conductive semiconductor layer 143b and the active layer 142.
  • the 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and AlInP.
  • the active layer 142 may be disposed on the 2-1 conductive semiconductor layer 143a.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other.
  • the active layer 142 may transition to a low energy level as electrons and holes recombine, and may generate red light.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the present invention is not limited thereto.
  • the first clad layer 144 may be disposed on the active layer 142.
  • the first clad may be disposed between the active layer 142 and the first conductive semiconductor layer 141.
  • the first clad layer 144 may include AlInP.
  • the first conductivity type semiconductor layer 141 may be disposed on the first cladding layer 144.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first conductive semiconductor layer 141 may have InxAlyGa1-x-yP (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 It may include a semiconductor material having a composition formula of ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be located above the second electrode 152.
  • the insulating layer 160 may cover the coupling layer 130 ′, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the coupling layer 130 ′, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed. The insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • FIG. 30 is a conceptual diagram of a display device to which a semiconductor device is transferred according to an exemplary embodiment.
  • a display device including a semiconductor device includes a second panel substrate 410, a driving thin film transistor T2, a planarization layer 430, a common electrode CE, and a pixel electrode AE. And a semiconductor device 10.
  • the driving thin film transistor T2 includes a gate electrode GE, a semiconductor layer SCL, an ohmic contact layer OCL, a source electrode SE, and a drain electrode DE.
  • the driving thin film transistor is a driving device and is electrically connected to the semiconductor device 10 to drive the semiconductor device.
  • the gate electrode GE may be formed together with the gate line.
  • the gate electrode GE may be covered with the gate insulating layer 440.
  • the gate insulating layer 440 may be formed of a single layer or a plurality of layers made of an inorganic material, and may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or the like.
  • the semiconductor layer SCL may be disposed on the gate insulating layer 440 in a predetermined pattern (or island) form so as to overlap the gate electrode GE.
  • the semiconductor layer SCL may be formed of a semiconductor material including any one of amorphous silicon, polycrystalline silicon, oxide, and organic material, but is not limited thereto.
  • the ohmic contact layer OCL may be disposed on the semiconductor layer SCL in a predetermined pattern (or island) form.
  • the ohmic contact layer PCL may be for an ohmic contact between the semiconductor layer SCL and the source / drain electrodes SE and DE.
  • the source electrode SE is formed on one side of the ohmic contact layer OCL to overlap one side of the semiconductor layer SCL.
  • the drain electrode DE may be formed on the other side of the ohmic contact layer OCL to be spaced apart from the source electrode SE while overlapping the other side of the semiconductor layer SCL.
  • the drain electrode DE may be formed together with the source electrode SE.
  • the planarization layer may be disposed on an entire surface of the second panel substrate 410.
  • the driving thin film transistor T2 may be disposed in the planarization layer.
  • the planarization layer according to an embodiment may include an organic material such as benzocyclobutene or photo acryl, but is not limited thereto.
  • the groove 450 may be a predetermined emission region, and a semiconductor device may be disposed.
  • the light emitting area may be defined as a remaining area of the display apparatus except for a circuit area.
  • the groove 450 may be concave in the planarization layer 430, but is not limited thereto.
  • the semiconductor device 10 may be disposed in the groove 450.
  • the first and second electrodes of the semiconductor device may be connected to a circuit (not shown) of the display device.
  • the semiconductor device 10 may be attached to the groove 450 through the adhesive layer 420.
  • the adhesive layer 420 may be the second bonding layer, but is not limited thereto.
  • the second electrode 152 of the semiconductor device 10 may be electrically connected to the source electrode SE of the driving thin film transistor T2 through the pixel electrode AE.
  • the first electrode 151 of the semiconductor device 10 may be connected to the common power line CL through the common electrode CE.
  • the first and second electrodes 151 and 152 may be stepped with each other, and the electrode 151 at a relatively lower position among the first and second electrodes 151 and 152 may be the same as the top surface of the planarization layer 430. It can be located on a horizontal line. However, the present invention is not limited thereto.
  • the pixel electrode AE may electrically connect the source electrode SE of the driving thin film transistor T2 and the second electrode of the semiconductor device.
  • the common electrode CE may electrically connect the common power line CL and the first electrode of the semiconductor device.
  • the pixel electrode AE and the common electrode CE may each include a transparent conductive material.
  • the transparent conductive material may include a material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.
  • SD standard definition
  • HD high definition
  • HD full HD
  • UH. Ultra HD
  • the display device may be a display panel or a TV having a diagonal size of 100 inches or more, and the pixel may be implemented as a light emitting diode (LED).
  • LED light emitting diode
  • the embodiment implements an image and an image by using a semiconductor device, color purity and color reproduction are excellent.
  • an image and an image are implemented using a semiconductor device package having excellent linearity, thereby enabling a clear large display device of 100 inches or more.
  • the embodiment can realize a high resolution 100 inch or larger display device at low cost.
  • the semiconductor device according to the embodiment may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit.
  • the semiconductor device of the embodiment may be further applied to a display device, a lighting device, and a pointing device.
  • the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the reflecting plate is disposed on the bottom cover, and the light emitting module emits light.
  • the light guide plate is disposed in front of the reflective plate to guide light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet or the like and is disposed in front of the light guide plate.
  • the display panel is disposed in front of the optical sheet, the image signal output circuit supplies the image signal to the display panel, and the color filter is disposed in front of the display panel.
  • the lighting apparatus may include a light source module including a substrate and a semiconductor device of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • the lighting device may include a lamp, a head lamp, a street lamp or the like.
  • the camera flash of the mobile terminal may include a light source module including the semiconductor device of the embodiment.
  • SD standard definition
  • HD high definition
  • HD full HD
  • UH. Ultra HD
  • the display device may be a display panel or a TV having a diagonal size of 100 inches or more, and the pixel may be implemented as a light emitting diode (LED).
  • LED light emitting diode
  • the embodiment implements an image and an image by using a semiconductor chip, color purity and color reproduction are excellent.
  • the embodiment implements an image and an image by using a light emitting device package having excellent linearity, thereby enabling a clear large display device of 100 inches or more.
  • the embodiment can realize a high resolution 100 inch or larger display device at low cost.
  • the semiconductor chip according to the embodiment may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit.
  • the semiconductor chip of the embodiment may be further applied to a display device, a lighting device, and a pointing device.
  • the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the reflecting plate is disposed on the bottom cover, and the light emitting module emits light.
  • the light guide plate is disposed in front of the reflective plate to guide light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet or the like and is disposed in front of the light guide plate.
  • the display panel is disposed in front of the optical sheet, the image signal output circuit supplies the image signal to the display panel, and the color filter is disposed in front of the display panel.
  • the lighting apparatus may include a light source module including a substrate and a semiconductor chip of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • the lighting device may include a lamp, a head lamp, a street lamp or the like.
  • the camera flash of the mobile terminal may include a light source module including the semiconductor chip of the embodiment.

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Abstract

실시 예는, 기판; 상기 기판 상에 배치되는 결합층; 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 반도체 구조물; 상기 제1 도전형 반도체층과 연결되는 제1 전극; 상기 제2 도전형 반도체층과 연결되는 제2 전극; 및 상기 결합층 및 상기 반도체 구조물을 덮는 절연층;을 포함하는 반도체 소자를 개시한다.

Description

반도체 소자 및 이를 포함하는 디스플레이 장치
실시 예는 반도체 소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
AlGaInP를 갖는 발광 다이오드는 GaAs 기판을 성장기판으로 사용하나, 반도체 칩 타입으로 제작하기 위해서는 광 흡수를 방지하기 위해 GaAs 기판을 제거할 필요가 있다. 그러나, GaAs 기판은 기존의 LLO(Laser Lift-Off) 공정으로 제거하기 어려우며, 공정 중에 유해 가스가 배출되는 문제가 존재한다.
또한, AlGaInP를 갖는 발광 다이오드는 GaAs 기판을 성장기판으로 사용하나, 반도체 소자 타입으로 제작하기 위해서는 광 흡수를 방지하기 위해 GaAs 기판을 제거해야 하는 한계가 존재한다.
실시 예는 수직형 또는 수평형 칩 타입의 적색 반도체 소자, 반도체 칩, 및 이를 포함하는 디스플레이 장치 및 이의 제조 방법을 제공한다.
실시 예의 반도체 소자는 적색 파장 대역의 광을 제공한다.
또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.
또한, 유해 가스가 제거하는 반도체 레이저 리프트 오프 장치를 제공한다.
또한, 용이하게 제조 가능한 반도체 소자를 제공한다.
또한, 레이저 리프트 오프를 이용하여 GaAs를 포함하는 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 결합층; 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 적어도 하나의 반도체 구조물; 상기 제1 도전형 반도체층과 연결되는 제1 전극; 상기 제2 도전형 반도체층과 연결되는 제2 전극; 및 상기 결합층 및 상기 반도체 구조물을 덮는 절연층;을 포함한다.
상기 절연층은, 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 덮을 수 있다.
상기 절연층은, 상기 결합층의 측면을 덮을 수 있다.
제2 도전형 반도체층은,
상기 활성층 상에 배치되는 제2-1 도전형 반도체층; 및 상기 제2-1 도전형 반도체층 상에 배치되는 제2-2 도전형 반도체층;을 포함할 수 있다.
상기 활성층 및 상기 제1 도전형 반도체층 사이에 제1 클래드층을 더 포함할 수 있다.
상기 결합층의 상부 및 상기 결합층의 하부 중 적어도 하나에 배치되는 희생층;을 더 포함할 수 있다.
상기 반도체 구조물은 복수 개일 수 있다.
본 발명의 일실시예에 따른 디스플레이 장치는 결합층, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 반도체 구조물, 상기 제1 도전형 반도체층과 연결되는 제1 전극, 상기 제2 도전형 반도체층과 연결되는 제2 전극 및 상기 결합층 및 상기 반도체 구조물을 덮는 절연층을 포함하는 반도체 칩; 상기 반도체 칩 하부에 배치되는 패널 기판; 및 상기 반도체 칩과 전기적으로 연결되는 구동 소자;를 포함한다.
본 발명의 일실시예에 따른 반도체 소자 제조 방법은 기판 상부에 결합층을 배치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 반도체 구조물을 배치하는 단계; 상기 반도체 구조물 상에 제2 기판을 배치하는 단계; 상기 제1 기판을 분리하는 단계; 상기 반도체 구조물 상에 결합층을 배치하고, 상기 결합층 상에 제3 기판을 배치하는 단계; 상기 제2 기판을 분리하는 단계; 상기 반도체 구조물의 제1 도전형 반도체층의 일부 영역까지 1차 식각하는 단계; 상기 제1 도전형 반도체층 상에 제1 전극을 배치하고, 상기 제2 도전형 반도체층 상에 제2 전극을 배치하는 단계; 상기 제3 기판 상부까지 2차 식각하는 단계; 및 상기 결합층 및 상기 반도체 구조물을 덮는 절연층을 배치하는 단계;를 포함할 수 있다.
상기 반도체 구조물 상에 결합층을 배치하고, 상기 결합층 상에 제3 기판을 배치하는 단계에서, 상기 결합층과 상기 제3 기판 사이에 희생층을 배치하는 단계를 더 포함할 수 있다.
반도체 구조물을 배치하는 단계는,
상기 결합층 상부에 제1 도전형 반도체층을 배치하고, 상기 제1 도전형 반도체층 상부에 활성층을 배치하고, 상기 활성층 상부에 제2 도전형 반도체층 배치할 수 있다.
본 발명의 일실시예에 따른 디스플레이 장치 제조 방법은 기판 상에 배치된 복수 개의 반도체 칩을 포함하는 반도체 소자에 레이저를 조사하는 단계; 상기 복수 개의 반도체 칩 중 적어도 하나를 기판으로부터 분리하고 반송 기구의 하부에 배치된 제1 접합층과 접합하는 단계; 상기 복수 개의 반도체 칩 중 적어도 하나를 패널 기판 상에 배치하고, 상기 패널 기판 상의 제2 접합층과 접합하는 단계; 및 광을 조사하여 제1 접합층과 상기 복수 개의 반도체 칩 중 적어도 하나를 분리하고 상기 제2 접합층과 경화하는 단계;를 포함한다.
상기 반도체 소자는, 기판; 상기 기판 상에 배치되는 결합층; 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 반도체 구조물; 상기 제1 도전형 반도체층과 연결되는 제1 전극; 상기 제2 도전형 반도체층과 연결되는 제2 전극; 및 상기 결합층 및 상기 반도체 구조물을 덮는 절연층;을 포함할 수 있다.
제1 접합층과 접합하는 단계에서, 상기 제1 전극과 상기 제2 전극 및 상기 절연층의 일부는 상기 제1 접합층과 접합할 수 있다.
상기 제2 접합층과 경화하는 단계에서, 상기 반송 기구는 상기 복수 개의 반도체 칩 중 적어도 하나로부터 분리될 수 있다.
본 발명의 일시시예에 따른 레이저 리프트 오프 장치는 레이저광을 조사하는 레이저부; 상기 레이저광을 조사 위치로 인도하는 광학부; 상기 조사 위치에 반도체 소자를 유지하는 스테이지; 및 상기 스테이지를 둘러싸는 수용부;를 포함하고, 상기 수용부는 상기 반도체 소자로부터 배출되는 가스를 방출하는 제1 배기부를 포함할 수 있다.
상기 제1 배기부는 상기 수용부의 측면에 배치될 수 있다.
상기 레이저부, 상기 광학부, 상기 스테이지 및 상기 수용부를 둘러싸는 하우징을 더 포함할 수 있다.
상기 하우징은,
상부에 배치되는 제2 배기부를 포함할 수 있다.
상기 제1 배기부는 복수 개의 배기홀을 포함하는 레이저 리프트 오프 장치.
상기 스테이지는 복수 개의 영역을 포함하고,
상기 수용부는 상기 복수 개의 영역과 상기 복수 개의 배기홀 사이에 형성된 복수 개의 유로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 희생층; 상기 희생층 상에 배치되는 결합층; 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 적어도 하나의 반도체 구조물; 상기 제1 도전형 반도체층과 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 연결되는 제2 전극;을 포함하고, 상기 희생층의 두께는 상기 결합층의 두께와 두께 비가 1:1.5 내지 1:50이다.
상기 희생층, 상기 결합층 및 상기 반도체 구조물 상에 배치되는 절연층을 더 포함할 수 있다.
상기 절연층은 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 덮을 수 있다.
제2 도전형 반도체층은, 상기 활성층 상에 배치되는 제2-1 도전형 반도체층; 및 상기 제2-1 도전형 반도체층 상에 배치되는 제2-2 도전형 반도체층;을 포함할 수 있다.
상기 활성층 및 상기 제1 도전형 반도체층 사이에 제1 클래드층을 더 포함할 수 있다.
결합층은 표면 거칠기가 1㎚이하일 수 있다.
본 발명의 일실시예에 따른 전자 디바이스는 반도체 소자; 및 상기 반도체 소자를 수용하는 케이스를 포함하고, 상기 반도체 소자는, 희생층; 상기 희생층 상에 배치되는 결합층; 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 적어도 하나의 반도체 구조물; 상기 제1 도전형 반도체층과 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 연결되는 제2 전극;을 포함하고, 상기 희생층의 두께는 상기 결합층의 두께와 두께 비가 1:1.5 내지 1:50이다.
실시예에 따른 반도체 소자는 결합층; 상기 결합층 상에 배치되는 중간층; 상기 중간층 상에 배치되는 반사층; 상기 반사층 상에 배치되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제2 도전형 반도체층; 상기 제1 도전형 반도체층 하부에 배치되는 반사층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함한다.
상기 결합층 하부에 배치되는 희생층을 더 포함할 수 있다.
상기 제1 도전형 반도체층은 AlInP을 포함하고, 도핑 농도는 1019 이상일 수 있다.
상기 반사층은 AlGaAs를 포함할 수 있다.
상기 결합층, 상기 중간층, 상기 반사층, 상기 제1 도전형 반도체층, 상기 활성층, 상기 제2 도전형 반도체층, 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층을 더 포함하고, 상기 제1 전극과 상기 제2 전극은 노출되는 일부 영역을 각각 포함할 수 있다.
제2 도전형 반도체층은, 상기 활성층 상에 배치되는 제2-1 도전형 반도체층; 및 상기 제2-1 도전형 반도체층 상에 배치되는 제2-2 도전형 반도체층;을 포함할 수 있다.
상기 활성층 및 상기 제1 도전형 반도체층 사이에 제1 클래드층을 더 포함할 수 있다.
실시예에 따른 전자 디바이스는 반도체 소자; 및 상기 반도체 소자를 수용하는 케이스를 포함하고, 상기 반도체 소자는, 결합층; 상기 결합층 상에 배치되는 중간층; 상기 중간층 상에 배치되는 반사층; 상기 반사층 상에 배치되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제2 도전형 반도체층; 상기 제1 도전형 반도체층 하부에 배치되는 반사층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함한다.
실시 예에 따르면, 적색 반도체 소자를 복수의 수직형 똔느 수평형 반도체 칩을 포함하는 형태로 구현할 수 있다.
또한, 광 추출 효율이 우수한 반도체 소자를 제작할 수 있다.
또한, 레이저 리프트 오프를 이용하여 GaAs를 포함는 반도체 소자를 제작할 수 있다.
또한, 오믹 컨택이 우수한 반도체 소자를 제작할 수 있다.본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도와 단면도를 도시한 도면이고,
도 2a 내지 2i는 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이고,
도 3은 본 발명의 제2 실시예에 따른 반도체 소자의 평면도와 단면도를 도시한 도면이고,
도 4는 제1 실시예에 다른 반도체 소자의 변형예의 단면도를 도시한 도면이고,
도 5는 제3 실시예에 따른 반도체 소자의 단면도이고
도 6a 내지 도 6f는 제3 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이고,
도 7a 내지 도 7d는 제1 실시예에 따른 반도체 소자를 이용하여 디스플레이 장치를 제조하는 방법을 도시한 도면이고,
도 8은 실시예에 따른 레이저 리프트 오프 장치를 도시한 도면이고,
도 9는 실시예에 따른 레이저 리프트 오프 장치의 평면도이고,
도 10은 도 9의 레이저 리프트 오프 장치의 평면도의 변형이고,
도 11은 실시예에 따른 레이저 리프트 오프 장치의 단면도를 도시한 도면이고,
도 12는 도 11의 실시예에 다른 레이저 리프트 오프 장치의 단면도의 변형예를 도시한 도면이고,
도 13은 제4 실시예에 따른 반도체 소자의 단면도 및 평면도이고,
도 14a 내지 도 14f는 제 4실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이고,
도 15a 내지 15e는 제4 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이고,
도 16는 실시예에 따른 반도체 소자의 희생층의 두께에 따른 파장별 투과율을 도시한 그래프이고,
도 17는 실시예에 따른 반도체 소자의 결합층의 파장별 투과율을 도시한 그래프이고,
도 18은 실시예에 따른 반도체 소자의 희생층 및 결합층의 사진이고,
도 19은 도 13의 변형예이고,
도 20a은 제5 실시예에 따른 반도체 소자의 단면도 및 평면도이고,
도 20b는 도 20a에서 A부분의 확대도이고,
도 21a 내지 도 21f는 제5 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이고,
도 22a 내지 도 22b는 도너 기판으로 웨이퍼의 반도체 소자가 전사되는 과정을 설명하는 도면이고,
도 23a 내지 23c는 반도체 소자가 웨이퍼에서 도너 기판으로 전사되는 과정을 설명하는 순서도이고,
도 24는 도너 기판 상의 반도체 소자가 표시 장치의 패널 기판로 전사되는 개념도이고,
도 25a 내지 도 25b는 표시 장치의 패널 기판으로 반도체 소자가 전사되는 과정을 설명하는 순서도이고,
도 26은 도 20a의 변형예이고,
도 27은 제6 실시예에 따른 반도체 소자의 단면도이고,
도 28a 내지 도 28h는 제6 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이고,
도 29은 도 27의 변형예이고,
도 30은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
또한, 본 실시예에 따른 반도체 소자 패키지는 소형의 반도체 소자를 포함할 수 있다. 여기서, 소형의 반도체 소자는 반도체 소자의 구조적 크기를 지칭할 수 있다. 그리고 소형의 반도체 소자는 구조적 크기가 1㎛ 내지 100㎛일 수 있다. 또한, 실시예에 따른 반도체 소자는 구조적 크기가 하기에 설명된 바와 같이 30㎛ 내지 60㎛일 수 있으나, 반드시 그렇게 제한되는 것은 아니다. 또한, 실시예의 기술적 특징 또는 양상은 더 작은 크기의 스케일로 반도체 소자에 적용될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 530nm 내지 700nm 파장을 피크 파장으로 하는 적색 광을 생성할 수 있다. 다만, 이러한 파장 대역에 한정되는 것은 아니다. 또한, 이하에서 설명하는 각 실시예들은 둘 이상으로 조합될 수 있다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도와 단면도를 도시한 도면이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자는 기판(110), 기판(110) 상에 배치되는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 제1 도전형 반도체층(141), 제2-2 도전형 반도체층(143b) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함하고 결합층(130) 상에 배치되는 반도체 구조물(140), 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130)과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.
기판(110)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(110)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(110)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
기판(110)은 아래 도 2a 내지 도 2i에서 설명하는 제3 기판과 동일하다. 기판(110)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 어느 하나를 포함할 수 있다.
희생층(120)은 기판(110) 상에 배치될 수 있다. 희생층(120)은 반도체 장치를 디스플레이 장치로 전사하면서 제거될 수 있다. 예컨대, 반도체 장치가 디스플레이 장치로 전사되는 경우 희생층(120)은 전사 시 조사되는 레이저에 의해 분리될 수 있다. 이 때, 희생층(120)은 조사된 레이저의 파장에서 분리되도록 형성될 수 있다. 또한, 레이저의 파장은 532㎚ 또는 1064㎚일 수 있다.
희생층(120)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.희생층(120)은 SOG 박막(Spin on Glass)인 경우, 실리케이트 또는 실릭산 타입일 수 있다. 희생층(120)은 SOD(Spin On Dielectrics) 박막인 경우, silicate, siloxane, methyl silsequioxane(MSQ), hydrogen silsequioxane(HSQ), MQS + HSQ, perhydrosilazane(TCPS) 또는 polysilazane을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
희생층(120)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(130)은 희생층(120) 상에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 희생층(120) 하부에 배치될 수도 있다. 결합층(130)은 C, O, N 및 H 중 어느 하나를 포함할 수 있으며, 결합층(130)은 레진을 포함할 수 있으나, 이에 한정되는 것은 아니다.
결합층(130)의 두께(d1)는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 X축 방향의 길이일 수 있다. 여기서, 제1 방향(X축 방향)은 반도체 구조물(140)의 두께 방향으로 제1-1 방향(X1축 방향)과 제1-2 방향(X2축 방향)을 포함한다. 제1-1 방향은 반도체 구조물(140)의 두께 방향 중 제1 도전형 반도체층(141)에서 제2 도전형 반도체층(143)을 향한 방향이다. 그리고 제1-2 방향은 반도체 구조물(140)의 두께 방향 중 제2 도전형 반도체층(143)에서 제1 도전형 반도체층(141)을 향한 방향이다. 또한, 여기서, 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향일 수 있다. 또한, 제2 방향(Y축 방향)은 제2-1 방향(Y1축 방향)과 제2-2 방향(Y2축 방향)을 포함한다.
반도체 구조물(140)은 결합층(130) 상에 배치될 수 있다.
반도체 구조물(140)은 제1 도전형 반도체층(141), 제2-2 도전형 반도체층(143b) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함할 수 있다.
제1 도전형 반도체층(141)은 결합층(130) 상에 배치될 수 있다. 제1 도전형 반도체층(141)의 두께(d2)는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141) 상에 제1 전극(151)이 배치될 수 있다. 제1 도전형 반도체층(141)은 제1 전극(151)과 전기적으로 연결될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상면의 일부분에 배치될 수 있다. 제1 전극(151)은 제2 전극(152)보다 하부에 배치될 수 있다.
제1 전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(151)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
제1 클래드층(144)의 두께(d3)는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께(d4)는 0.54㎛ 내지 0.66일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)에서 전자가 냉각되어 활성층(142)은 더 많은 발광재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 활성층(142) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 TSBR, P-AllnP를 포함할 수 있다. 제2-1 도전형 반도체층(143a)의 두께(d5)는 0.57㎛ 내지 0.70㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(143a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 제2-1 도전형 반도체층(143a)에 제2 도펀트가 도핑될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X1018 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다.
또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있다.
제2-2 도전형 반도체층(143b)의 두께(d6)는 0.9㎛ 내지 1.1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제2 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
절연층(160)은 결합층(130), 희생층(120) 및 반도체 구조물(140) 덮을 수 있다. 절연층(160)은 희생층(120)의 측면, 결합층(130)의 측면 및 반도체 구조물(140)의 측면을 덮을 수 있다. 결합층(130), 희생층(120) 및 반도체 구조물(140)은 노출되지 않을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
절연층(160)은 절연 재질로 이루어질 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 2a 내지 2i는 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
제1 실시예에 따른 반도체 소자의 제조 방법은 기판 상부에 결합층(130)을 배치하고, 제1 도전형 반도체층(141), 제2 도전형 반도체층(143) 및 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치되는 활성층(142)을 포함하고 결합층(130) 상에 배치되는 반도체 구조물(140)을 배치하는 단계; 반도체 구조물(140) 상에 제2 기판(2)을 배치하는 단계; 제1 기판(1)을 분리하는 단계; 반도체 구조물(140) 상에 결합층(130)을 배치하고, 결합층(130) 상에 제3 기판(110)을 배치하는 단계; 제2 기판(2)을 분리하는 단계; 반도체 구조물(140)의 제1 도전형 반도체층(141)의 일부 영역까지 1차 식각하는 단계; 제1 도전형 반도체층(141) 상에 제1 전극(151)을 배치하고, 제2 도전형 반도체층(143) 상에 제2 전극(152)을 배치하는 단계; 제3 기판(110) 상부까지 2차 식각하는 단계; 및 결합층(130) 및 반도체 구조물(140)을 덮는 절연층(160)을 배치하는 단계;를 포함할 수 있다.
먼저, 도 2a를 참조하면, 반도체 소자는 제1 기판(1)과 반도체 구조물(140)을 포함할 수 있다. 제1 기판(1) 및 제1 기판(1) 상에 반도체 구조물(140)을 배치할 수 있다.
반도체 구조물(140)은 제1 도전형 반도체층(141), 제1 도전형 반도체층(141) 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2-1 도전형 반도체층(143a), 제2-1 도전형 반도체층(143a) 상에 배치되는 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제1 기판(1)은 열전도성이 뛰어난 물질을 포함할 수 있다. 제1 기판(1)은 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 제1 기판(1)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 적어도 하나를 사용할 수 있다.
제1 기판(1) 상에 요철 구조가 형성될 수 있으나, 이에 대해 한정하지는 않는다. 제1 기판(1)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
제1 기판(1) 상에 제1 도전형 반도체층(141)이 배치될 수 있다. 그리고 제1 도전형 반도체층(141) 상에 제1 클래드층(144)이 배치될 수 있다. 제1 도전형 제1 반도체층은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
그리고 활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 또한, 제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2-1 도전형 반도체층(143a)이 활성층(142) 상에 배치될 수 있다. 그리고 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
그 다음 도 2b를 참조하면, 제2 기판(2)은 반도체 소자 상부에 배치될 수 있다. 제2 기판(2)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 기판(2)은 도전성 기판 및/또는 절연성 기판일 수 있다. 제2 기판(2)은 사파이어 기판을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 2c 및 도 2d를 참조하면, 제1 기판(1)은 반도체 소자로부터 분리될 수 있다. 예시적으로, 제1 기판(1)은 레이저 리프트 오프 등의 공정에 의해 제거될 수 있다.
그리고 제1 도전형 반도체층(141) 상에 결합층(130)이 배치될 수 있다. 그리고 결합층(130) 상에 희생층(120)이 배치될 수 있다. 또한, 희생층(120) 상에 제3 기판(110)이 배치될 수 있다.
희생층(120)은 SiO2, SiNx, TiO2, 폴리이미드 등을 물질을 포함할 수 있다.  희생층(120)은 PECVD, MOCVD 등과 같은 통상의 에피텍셜 박막 형성법이나 스핀 코팅법(폴리이미드의 경우)에 의해 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
결합층(130)은 레진을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 기판(110)은 희생층(120) 상에 배치될 수 있다. 제3 기판(110)은 반도체 구조물(140), 결합층(130) 및 희생층(120)을 지지하는 지지체의 역할을 수행할 수 있다. Au, Ni, Al, Cu, W, Si, Se, O, GaAs 중 어느 하나를 포함하는 물질, 예컨대, 제3 기판(110)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니다. 또한, 제3 기판(110)은 디스플레이 장치로 전사되는 경우에 조사되는 레이저가 투과되도록 형성될 수 있다. 예컨대, 조사되는 레이저 파장이 532㎚ 또는 1064㎚인 경우, 제 532㎚ 또는 1064㎚ 파장의 레이저는 제3 기판(110)를 투과하여 희생층(120)에서 흡수되고, 희생층(120)은 조사된 레이저에 의해 분리될 수 있다.
도 2e를 참조하면, 제2 기판(2)은 레이저 리프트 오프(Laser Lift Off, LLO)에 의해 제거될 수 있다.
도 2f를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다.
1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
도 2g를 참조하면, 반도체 구조물(140) 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
제1 전극(151)과 제2 전극(152)은 제3 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 이에, 제1 전극(151)보다 상부에 제2 전극(152)이 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(143) 상에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
제1 도전형 반도체층(141) 상에 제1 전극(151)이 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다.
도 2h를 참조하면, 제3 기판(110)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
2차 식각은 1차 식각보다 큰 두께를 식각할 수 있으나, 이에 한정되지 않는다. 예컨대, 2차 식각은 희생층(120) 또는 결합층(130)까지 수행될 수 있다.
2차 식각을 통해 제3 기판(110) 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다.
도 2i를 참조하면, 희생층(120), 결합층(130) 및 반도체 구조물(140)을 덮도록 절연층(160)을 덮을 수 있다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다.
절연층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
절연층(160)의 일부는 제3 기판(110)의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 절연층(160)의 일부가 배치될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자의 평면도와 단면도를 도시한 도면이다.
도 3을 참조하면, 본 발명의 제2 실시예에 반도체 소자는 기판, 기판 상에 배치되는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 제1 도전형 반도체층(141), 제2-2 도전형 반도체층(143b) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함하고 결합층(130) 상에 배치되는 반도체 구조물(140), 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130)과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.
기판, 희생층(120) 및 결합층(130)은 도 1에서 설명한 바와 동일하게 적용될 수 있다.
반도체 구조물(140)은 결합층(130) 상에 배치될 수 있다.
반도체 구조물(140)은 제1 도전형 반도체층(141), 제2-2 도전형 반도체층(143b) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 결합층(130) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)의 두께(d7)는 3.15㎛ 내지 3.85㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
제2-2 도전형 반도체층(143b) 상에 제2 전극(152)이 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2 전극(152)과 전기적으로 연결될 수 있다.
제2 전극(152)은 제2-2 도전형 반도체층(143b) 상면의 일측에 배치될 수 있다. 제2 전극(152)은 제1 전극(151)보다 하부에 위치할 수 있다.
제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b)과 활성층(142) 사이에 배치될 수 있다.
제2-1 도전형 반도체층(143a)의 두께(d8)는 0.57㎛ 내지 0.69㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다. 제2-1 도전형 반도체층(143a)은 TSBR, AlInP를 포함할 수 있다.
활성층(142)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께(d9)는 0.54㎛ 내지 0.66일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 활성층(142) 상에 배치될 수 있다. 제1 클래드는 활성층(142)과 제1 도전형 반도체층(141) 사이에 배치될 수 있다.
제1 클래드층(144)은 AlInP를 포함할 수 있다. 제1 클래드층(144)의 두께(d10)는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 제1 클래드층(144) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)의 두께(d11)는 0.45㎛ 내지5.5㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제1 전극(151)은 제2 전극(152) 상부에 위치할 수 있다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140)을 덮을 수 있다. 절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140)의 측면을 덮을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다.
절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
도 4는 제1 실시예에 따른 반도체 소자의 변형예의 단면도를 도시한 도면이다.
도 4를 참조하면, 제1 실시예에 따른 반도체 소자의 변형예에서 결합층(130)과 희생층(120)은 위치가 서로 바뀔 수 있다. 그리고 결합층(130)과 희생층(120)은 반도체 소자로부터 분리될 수 있다. 이러한 구성에 의해, 디스플레이 장치의 패널로 배치되는 반도체 칩은 반도체 구조물(140)만을 포함하거나, 반도체 구조물(140)과 결합층 및 희생층 중 중 어느 하나를 포함한 형태일 수 있다.
도 5는 제3 실시예에 따른 반도체 소자의 단면도이고, 도 6a 내지 도 6f는 제3 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 5를 참조하면, 제3 실시예에 따른 반도체 소자는 기판(110), 기판(110) 상에 배치되는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 제4 기판(170), 제1 도전형 반도체층(141), 제2-2 도전형 반도체층(143b) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함하고 제4 기판(170) 상에 배치되는 반도체 구조물(140), 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130)과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.
여기서, 제4 기판(170)은 도 13 이하에서 중간층으로 설명된다.
기판(110), 희생층(120), 결합층(130) 및 반도체 구조물(140), 제1 전극(151) 및 제2 전극은 도 1에서 설명한 바와 동일하게 적용될 수 있다. 여기서, 제4 기판은 GaAs 기판일 수 있다.
도 6a를 참조하면, 제4 기판(170)에 이온을 주입하여 제4 기판(170)은 이온층(I)을 포함할 수 있다. 이온은 수소(H)이온을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이온층(I)은 제4 기판(170)의 일면으로부터 소정의 거리 이격 배치될 수 있다. 이에, 제4 기판(170)은 제4-1 기판(170a)와 제4-2 기판(170b)를 포함할 수 있다. 이온층(I)은 제4 기판(170)의 일면으로부터 0.4㎛ 내지 0.6㎛ 이격되어 형성될 수 있다. 즉, 제4-1 기판(170a)의 두께는 0.4㎛ 내지 0.6㎛일 수 있다.
도 6b를 참조하면, 앞서 도2d에서 설명한 바와 같이 기판(110)과 결합층(130) 사이에 희생층(120)이 배치될 수 있다. 그리고 결합층(130) 상에 제4-1 기판(170a)이 배치되고, 결합층(130)과 제4-1 기판(170a)가 결합할 수 있다.
결합층(130)은 SiO2를 포함할 수 있으며, 결합층(130)은 제4-1 기판(170a)와 O2 플라즈마 처리를 통해 결합될 수 있다.
이로써, 기판(110) 상에 희생층(120)이 배치되고, 희생층(120) 상에 결합층(130)이 배치되고, 결합층(130) 상에 제4-1 기판(170a)이 배치되고, 제4-1 기판(170a) 상에 이온층(I) 및 제4-2 기판(170b)이 배치될 수 있다.
도 6c를 참조하면, 결합층(130) 상에 제4 기판(170)이 배치될 수 있다. 도 6b의 이온층(I)은 유체 분사 절삭(Fluid jet cleaving)에 의해 제거되어, 제4-2 기판(170b)은 제4-1 기판(170a)과 분리될 수 있다.
분리된 제4-2 기판(170b)은 기판으로 재사용될 수 있다. 이로써, 제조 비용 및 원가 절감의 효과를 제공할 수 있다.
이에 따라, 결합층(130) 상에 배치된 제4 기판(170)은 도 6b의 제4-1 기판(170a)을 의미하나, 이하에서 제4 기판(170)으로 설명하겠다. 그리고 제4 기판(170) 상에 반도체 구조물(140)이 배치될 수 있다. 제4 기판(170)이 반도체 구조물(140)과 접촉하는 제4 기판(170)의 상면에 연마가 이루어져 제4 기판(170)의 상면은 평탄할 수 있다. 예컨대, 제4 기판(170)의 상면에 화학적 기계적 평탄화(Chemical Mechanical Planarization)가 수행되고, 평탄화 이후에 제4 기판(170)의 상면에 반도체 구조물(140)이 배치될 수 있다.
도 6d를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다. 이는 도 2f와 동일하게 적용될 수 있다.
1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
도 6e를 참조하면, 반도체 구조물(140) 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
제1 전극(151)과 제2 전극(152)은 제3 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 이에, 제1 전극(151)보다 상부에 제2 전극(152)이 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(143) 상에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
제1 도전형 반도체층(141) 상에 제1 전극(151)이 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 이는 도 2g에서 설명한 내용이 동일하게 적용될 수 있다.
그리고 제3 기판(110)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
2차 식각은 1차 식각보다 큰 두께를 식각할 수 있으나, 이에 한정되지 않는다.
2차 식각을 통해 제3 기판(110) 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. 이는 도 2h에서 설명한 내용이 동일하게 적용될 수 있다.
도 6f를 참조하면, 희생층(120), 결합층(130), 제4 기판(170) 및 반도체 구조물(140)을 덮도록 절연층(160)을 덮을 수 있다.
절연층(160)은 희생층(120), 결합층(130), 제4 기판(170) 및 반도체 구조물(140)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다.
절연층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다. 그리고 절연층(160)의 일부는 제3 기판(110)의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 절연층(160)의 일부가 배치될 수 있다.도 7a 내지 도 7d는 제1 실시예에 따른 반도체 소자를 이용하여 디스플레이 장치를 제조하는 방법을 도시한 도면이다.
일실시예에 따른 디스플레이 장치 제조 방법은 기판 상에 배치된 복수 개의 반도체 칩(10)을 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 칩(10)을 분리하는 단계, 및 분리된 반도체 칩(10)을 패널 기판에 배치하는 단계를 포함하고, 분리하는 단계에서 발생하는 가스를 배출할 수 있다.
여기서 기판은 상기 제1 실시예에 다른 반도체 소자의 제3 기판(110)일 수 있다. 그리고 분리하는 단계는 복수 개의 반도체 칩(10) 중 적어도 하나를 반송 기구(210)의 하부에 배치된 제1 접합층(211)과 접합하고 기판으로부터 분리할 수 있다.
또한, 패널 기판에 배치하는 단계는 복수 개의 반도체 칩(10) 중 적어도 하나를 패널 기판 상에 배치하고, 패널 기판 상의 제2 접합층과 접합하는 단계 및 광을 조사하여 제1 접합층(211)과 복수 개의 반도체 칩(10) 중 적어도 하나를 분리하고 제2 접합층과 경화하는 단계를 포함할 수 있다.
여기서, 반도체 소자는, 기판; 상기 기판 상에 배치되는 결합층(130); 제1 도전형 반도체층(141), 제2 도전형 반도체층(143) 및 상기 제1 도전형 반도체층(141)과 상기 제2 도전형 반도체층(143) 사이에 배치되는 활성층(142)을 포함하고 상기 결합층(130) 상에 배치되는 반도체 구조물(140); 상기 제1 도전형 반도체층(141)과 연결되는 제1 전극(151); 상기 제2 도전형 반도체층(143)과 연결되는 제2 전극(152); 및 상기 결합층(130) 및 상기 반도체 구조물(140)을 덮는 절연층(160);을 포함할 수 있다.
또한, 기판으로부터 분리하는 단계에서 제1 전극(151)과 제2 전극(152) 및 절연층(160)의 일부는 제1 접합층(211)과 접합할 수 있다.
또한, 제2 접합층(310)과 경화하는 단계에서 반송 기구(210)는 복수 개의 반도체 칩(10) 중 적어도 하나로부터 분리될 수 있다.
상기 디스플레이 장치의 제조 방법과 관련하여 이하 도 7a 내지 도 7d를 바탕으로 설명하겠다.
도 7a를 참조하면, 제1 실시예에 따른 반도체 소자의 제3 기판(110) 상에 레이저광이 조사될 수 있다.
제3 기판(110)을 분리시키기 위하여, 강한 에너지원인 레이저광을 투명한 사파이어 후면(back-side)을 통해서 조사시킬 수 있다. 레이저광은 반도체 소자의 일부 반도체 칩(10)에 조사될 수 있다. 다만, 이에 한정되는 것은 아니며 반도체 소자 전체 반도체 칩(10)에 조사될 수도 있다.
제3 기판(110)과 결합층(130) 사이에서 레이저 흡수가 일어나고, 이로 인해서 제3 기판(110)과 결합층(130) 사이에 배치된 희생층(120)에서 열화학 분해(thermo-chemical dissolution) 반응이 일어날 수 있다. 이로 인해 일부 반도체 칩(10)은 제3 기판(110)으로부터 분리(lift-off)될 수 있다. 이 때, 희생층(120)의 반응으로 유해 가스가 발생될 수 있다.
예시적으로, 유해 가스는 비소(As), 인(P)을 포함할 수 있으며, 이에 한정되지 않는다.
실시예에 따른 레이저 리프트 오프 장치를 도시한 도면인 도 8을 참조하면, 실시예에 따른 레이저 리프트 오프 장치(500)는 레이저광을 조사하는 레이저부(510), 레이저광을 조사 위치로 인도하는 광학부(520), 조사 위치에 반도체 소자가 배치되는 스테이지(530) 및 스테이지(530)를 둘러싸는 수용부(540), 외부를 둘러싸는 하우징(550)을 포함할 수 있다.
레이저부(510)는 레이저광을 출사할 수 있다. 예시적으로, 레이저부(510)는 KrF 엑시머 레이저일 수 있으나, 이에 한정되는 것은 아니다.
레이저원은 펄스 발진일 수 있으나, 이에 한정되는 것은 아니다.
광학부(520)는 레이저광을 원하는 패턴으로 조사하기 위한 마스크(522), 마스크(522)에 조사하는 레이저광의 빔을 적당히 확대하거나 정형하는 렌즈군(521)을 포함할 수 있다.
마스크(522)는 조사 패턴의 형상의 개구를 포함할 수 있다. 예시적으로, 조사 패턴이 방형이면 마스크(522)의 개구도 방형을 가질 수 있다.
스테이지(530)는 상면에 반도체 소자 위치를 유지하는 부재일 수 있다. 여기서, 반도체 소자는 상기 언급한 제1 실시예에 따른 반도체 소자일 수 있다. 스테이지(530)는 반도체 소자를 진공 흡착하여 유지하는 기구가 필요에 따라 설치될 수 있으나, 이에 한정되지 않는다.
또한, 스테이지(530)는 다양한 형상일 수 있다. 예시적으로, 반도체 소자와 같이 원형일 수 있으나, 이에 한정하지 않는다.
스테이지(530) 상에 배치된 반도체 소자에 레이저광이 조사될 수 있다. 구체적으로, 제3 기판(110)과 결합층(130) 사이에서 레이저광 흡수가 일어날 수 있다. 제3 기판(110)과 결합층(130) 사이에 배치된 희생층(120)에서 열화학 분해(thermo-chemical dissolution) 반응이 일어날 수 있다. 반도체 소자에 포함된 복수 개의 반도체 칩(10)은 제3 기판(110)으로부터 분리(lift-off)될 수 있다. 이 때, 희생층(120)의 반응으로 유해 가스가 방출될 수 있다.
도 9는 실시예에 따른 레이저 리프트 오프 장치(500)의 평면도이고, 도 10은 도 9의 레이저 리프트 오프 장치(500)의 평면도의 변형예이다.
도 9및 도 10을 참조하면, 스테이지(530)는 복수 개의 영역으로 구획될 수 있다. 예시적으로 4개의 부분으로 구획될 수 있다.
수용부(540)는 스테이지(530) 외면에 배치되고, 스테이지(530)를 둘러쌀 수 있다. 수용부(540)는 반도체 소자의 희생층으로부터 배출되는 가스를 방출하는 제1 배기부(541)를 포함할 수 있다.
제1 배기부(541)는 수용부(540)의 측면에 배치될 수 있다. 또한, 제1 배기부(541)는 복수 개의 배기홀(541a, 541b, 541c, 541d)을 포함할 수 있다.
복수 개의 배기홀(541a, 541b, 541c, 541d)의 형상은 다양할 수 있다.
수용부(540)는 스테이지(530)의 복수 개의 영역(S1, S2, S3, S4)과 복수 개의 배기홀(541a, 541b, 541c, 541d) 사이에 형성되는 복수 개의 유로(L1, L2, L3, L4) 를 포함할 수 있다.
스테이지(530)의 복수 개의 영역(S1, S2, S3, S4)으로부터 배출되는 가스는 복수 개의 유로(L1, L2, L3, L4) 중 어느 하나를 통해 배출될 수 있다.
수용부(540)는 복수 개의 유로(L1, L2, L3, L4) 를 형성하도록 스테이지(530)와 배기홀(541a, 541b, 541c, 541d) 사이에 형성된 복수 개의 격벽(P1, P2, P3, P4)을 포함할 수 있다.
예시적으로, 제1 영역(S1)으로부터 배출되는 가스는 제1 배기홀(541a)를 통해서만 배출될 수 있다. 다만, 이에 한정되는 것은 아니며 격벽(P1, P2, P3, P4)의 위치 및 수용부의 형상에 따라 다양하게 적용될 수 있다.
스테이지(530)에 대해 레이저광의 조사 위치를 이동시키는 이동 기구(미도시됨)를 더 포함할 수 있다.
하우징(550)은 레이저부(510), 광학부(520), 스테이지(530) 및 수용부(540)를 둘러쌀 수 있다.
하우징(550)은 상부에 배치되는 제2 배기부(551)를 포함할 수 있다. 제2 배기부(551)는 제1 배기부(541)를 통해 배출된 가스 중 남아 있는 가스를 배출할 수 있다. 제2 배기부(551)도 복수 개의 배기홀을 포함할 수 있으나, 이에 한정되지 않는다.
도 11은 실시예에 따른 레이저 리프트 오프 장치(500)의 단면도를 도시한 도면이다.
도 11를 참조하면, 반도체 소자는 스테이지(530) 상에 배치되도록 이동될 수 있다. 이 경우, 반도체 소자는 이동 장치(미도시됨)에 의해 수용부(540)의 배기홀 상부를 지나 스테이지(530) 상으로 로딩될 수 있다. 그리고 레이저광은 스테이지(530) 상의 반도체 소자에 조사되고, 희생층(120)은 레이저광의 조사로 제거될 수 있다. 그리고 희생층(120)이 제거되면서, 유해 가스가 방출될 수 있다. 유해 가스는 배기홀로 배출될 수 있다.
도 12는 도 11의 실시예에 다른 레이저 리프트 오프 장치(500)의 단면도의 변형예를 도시한 도면이다.
도 12을 참조하면, 반도체 소자는 이동 장치(미도시됨)에 의해 배기홀 하부를 지나 스테이지(530) 상으로 로딩될 수 있다. 배기홀 하부에는 이동 슬릿(542)이 배치될 수 있다.
이동 슬릿(542)은 반도체 소자를 스테이지(530) 상으로 로딩하는 경우에 개폐될 수 있다. 레이저광은 스테이지(530) 상의 반도체 소자에 조사되고, 희생층(120)은 레이저광의 조사로 제거될 수 있다. 그리고 희생층(120)이 희생층(120)이 제거되면서 방출되는 유해 가스는 이동 슬릿(542) 상의 배기부(541)로 배출될 수 있다.
희생층(120)의 제거로 제3 기판(110)으로부터 반도체 칩이 분리될 수 있다. 여기서, 반도체 칩은 상기 도 7a에서 언급한 반도체 칩일 수 있다. 그 다음 반송 기구(210)의 하부에 배치된 제1 접합층(211)은 절연층(160)의 일부, 제1 전극(151) 상면 및 제2 전극(152)의 상면과 접합할 수 있다.
반송 기구(210)는 제1 접합층(211) 상부에 배치된 반송툴(212)을 포함할 수 있다.
예시적으로, 반송툴(212)은 요철구조로, 반도체 칩과 제1 접합층(211)을 용이하게 접합시킬 수 있다. 다만, 이에 한정되는 것은 아니다.
도 7b를 참조하면, 반도체 칩(10)은 반송 기구(210)의 제1 접합층(211)과 접합된 상태로 제3 기판(110)으로부터 분리될 수 있다. 이로써, 인접합 반도체 칩(10) 사이의 절연층(160)은 분리될 수 있다.
반도체 소자에서 일부 반도체 칩(10)은 제3 기판(110) 상에 배치될 수 있다. 즉, 반송 기구(210)의 제1 접합층(211)과 접합되지 않는 반도체 칩(10)은 제3 기판(110) 상에 배치될 수 있다.
도 7c를 참조하면, 반송 기구(210)에 접합된 반도체 칩(10)은 패널 상으로 반송될 수 있다. 패널 상에 제2 접합층(310)이 배치될 수 있다.
반송 기구(210)에 접합된 반도체 칩(10)은 패널 상의 제2 접합층(310)과 접합할 수 있다.
제2 접합층(310)은 반도체 칩(10) 하부의 결합층(130) 및 절연층(160) 일부와 접합할 수 있다. 반송 기구(210) 상에서 제1 접합층(211)과 제2 접합층(310)으로 광이 조사될 수 있다.
광은 반도체 칩(10)과 접합한 제1 접합층(211) 사이를 분리할 수 있다. 반대로, 광은 제2 접합층(310)은 경화시킬 수 있다. 이로써, 반도체 칩(10)과 제2 접합층(310) 사이의 접합은 강화시킬 수 있다.
도 7d를 참조하면, 반송 기구(210)는 반도체 칩(10)과 분리될 수 있다. 그리고 반도체 칩(10)은 패널 상에 배치될 수 있다.
이 때, 결합층(130)의 두께에 따라 디스플레이 장치에 배치되는 다른 반도체 칩과 동일한 상면을 형성할 수 있다.
도 7a 내지 도 7d에서 설명한 공정을 반복하여 디스플레이 장치를 제조할 수 있다. 또한, 7a 내지 7d에서 설명한 디스플레이 장치를 제조하는 공정은 제1 실시예에 따른 반도체 소자뿐만 아니라, 도 3, 도4 및 도 5에서 설명한 반도체 소자에도 동일하게 적용될 수 있다.
그리고 도 7b와 같이 기판(110)과 희생층(120) 사이의 분리가 발생할 뿐만 아니라, 결합층(130)과 기판(110) 사이에서 분리가 일어날 수 있다.
도 13은 제4 실시예에 따른 반도체 소자의 단면도 및 평면도이다.
도 13을 참조하면, 제4 실시예에 따른 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 상기 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 상기 활성층 상에 배치되는 제2 도전형 반도체층(143), 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극(151), 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극(152) 및 희생층(120), 결합층(130), 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(142)을 감싸는 절연층(160)을 포함할 수 있다.
희생층(120)은 실시예에 따른 반도체 소자의 최하부에 배치된 층일 수 있다. 즉, 희생층(120)은 제1-2 방향(X2축 방향)으로 최외측에 배치된 층일 수 있다. 희생층(120)은 기판(미도시됨) 상에 배치될 수 있다.
희생층(120)의 제2 방향(Y축 방향)으로 최대 폭(W1)은 30㎛ 내지 60㎛일 수 있다.
여기서, 제1 방향은 반도체 구조물(140)의 두께 방향으로 제1-1 방향과 제1-2 방향을 포함한다. 제1-1 방향은 반도체 구조물(140)의 두께 방향 중 제1 도전형 반도체층(141)에서 제2 도전형 반도체층(143)을 향한 방향이다. 그리고 제1-2 방향은 반도체 구조물(140)의 두께 방향 중 제2 도전형 반도체층(143)에서 제1 도전형 반도체층(141)을 향한 방향이다. 또한, 여기서, 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향일 수 있다. 또한, 제2 방향(Y축 방향)은 제2-1 방향(Y1축 방향)과 제2-2 방향(Y2축 방향)을 포함한다.
희생층(120)은 반도체 소자를 디스플레이 장치로 전사하면서 남겨진 층일 수 있다. 예컨대, 반도체 소자가 디스플레이 장치로 전사되는 경우 희생층(120)은 전사 시 조사되는 레이저에 의해 일부 분리되고, 그 외 부분은 남겨질 수 있다. 이 때, 희생층(120)은 조사된 레이저의 파장에서 분리 가능한 재질을 포함할 수 있다. 또한, 레이저의 파장은 266㎚, 532㎚, 1064㎚ 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
희생층(120)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예컨대, 희생층(120)은 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxiade) 계열 물질을 포함할 수 있다.
희생층(120)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
희생층(120)은 제1 방향(X축 방향)으로 두께(d12)가 20㎚이상 일 수 있다. 바람직하게는, 희생층(120)은 제1 방향(X축 방향)으로 두께가 두께(d12)가 40㎚이상 일 수 있다.
희생층(120)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(130)은 희생층(120) 상에 배치될 수 있다. 결합층(130)은 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다.
결합층(130)의 두께(d13)는 30㎚ 내지 1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 X축 방향의 길이일 수 있다. 결합층(130)은 희생층(120)과 중간층(170)을 서로 접합하기 위해 어닐링이 수행될 수 있다. 이 때, 결합층(130) 내 수소 이온이 배출되면서 박리가 일어날 수 있다. 이에, 결합층(130)은 표면 거칠기가 1㎚ 이하일 수 있다. 이러한 구성에 의하여, 분리층과 결합층은 용이하게 접합할 수 있다. 결합층(130)과 희생층(120)은 서로 배치 위치가 서로 바뀔 수도 있다.
중간층(170)은 결합층(130) 상에 배치될 수 있다. 중간층(170)은 GaAs를 포함할 수 있다. 중간층(170)은 결합층(130)을 통해 희생층(120)과 결합할 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다.
제1 도전형 반도체층(141)은 중간층(170) 상에 배치될 수 있다. 제1 도전형 반도체층(141)의 두께(d15)는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
제1 클래드층(144)의 두께(d16)는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께(d17)는 0.54㎛ 내지 0.66㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)에서 전자가 냉각되어 활성층(142)은 더 많은 발광재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 활성층(142) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 TSBR, P-AllnP를 포함할 수 있다. 제2-1 도전형 반도체층(143a)의 두께(d18)는 0.57㎛ 내지 0.70㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(143a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 제2-1 도전형 반도체층(143a)에 제2 도펀트가 도핑될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X1018 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다.
또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있다.
제2-2 도전형 반도체층(143b)의 두께(d19)는 0.9㎛ 내지 1.1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 과 전기적으로 연결될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141)에서 메사 식각이 이루어진 상면의 일부분에 배치될 수 있다. 이에 따라, 제1 전극(151)은 제2 도전형 반도체층(143)의 상면에 배치된 제2 전극(152)보다 하부에 배치될 수 있다.
절연층(160)의 제2-2 방향(Y2축 방향)으로 가장자리와 제2 전극(152) 사이의 제2-2 방향(Y2축 방향)으로 최단폭(W2)은 2.5㎛ 내지 3.5㎛일 수 있다. 마찬가지로 절연층(160)의 제2-1 방향(Y1축 방향)으로 가장자리와 제1 전극(151) 사이의 제2-1 방향(Y1축 방향)으로 최단폭(W6)은 2.5㎛ 내지 3.5㎛일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
제1 전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(151)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
앞서 설명한 바와 같이, 제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제2 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
또한, 제1 전극(151)은 제2 전극(152)보다 제2 방향(Y축 방향)으로 폭이 더 클 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140) 덮을 수 있다. 절연층(160)은 희생층(120)의 측면, 결합층(130)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 이러한 구성에 의하여, 제1 전극(151)은 노출된 상면을 통해 전극 또는 패드와 전기적으로 연결되어 전류가 주입될 수 있다. 마찬가지로, 제2 전극(152)은 제1 전극(151)과 마찬가지로 노출된 상면을 포함할 수 있다. 절연층(160)은 결합층(130)과 희생층(120)을 덮어, 희생층(120)과 결합층(130)은 외부로 노출되지 않을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
노출된 제1 전극(151)의 상면과 노출된 제2 전극(152)의 상면은 원형일 수 있으나, 이에 한정되는 것은 아니다. 그리고 노출된 제1 전극(151)의 상면의 중심점과 제2 전극(152)의 상면의 중심점 사이의 제2 방향(Y축 방향) 거리(W4)는 20㎛ 내지 30㎛일 수 있다. 여기서, 중심점은 제2 방향(Y축 방향)으로 노출된 제1 전극과 노출된 제2 전극 각각의 폭을 양분하는 지점을 말한다.
노출된 제1 전극(151)의 중심점과 제2-1축 방향(Y1축 방향)으로 제1 전극(151)의 가장자리 사이의 제2-1축 방향(Y1축 방향)으로 최대폭(W5)은 5.5㎛ 내지 7.5㎛일 수 있다. 또한, 노출된 제2 전극(152)의 중심점과 제2-2축 방향(Y2축 방향)으로 제2 전극(152)의 가장자리 사이의 제2-2축 방향(Y2축 방향)으로 최대폭(W6)은 5.5㎛ 내지 7.5㎛일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
절연층(160)은 반도체 구조물(140)에서 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이를 전기적으로 분리할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 14a 내지 도 14f는 제4 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.
도 14a를 참조하면, 도너 기판(S)에 이온을 주입할 수 있다. 도너 기판(S)은 이온층(I)을 포함할 수 있다. 이온층(I)에 의해 도너 기판(S)은 일측에 배치된 중간층(170)과 타측에 배치된 제1 층(171)을 포함할 수 있다. 이하에서 설명하지만, 중간층(170)은 도 13에서 반도체 소자의 결합층(130) 상에 배치되는 층일 수 있다. 이에, 도너 기판(S)은 중간층(170)과 제1 층(171)를 포함할 수 있다.
도너 기판(S)에 주입되는 이온은 수소(H) 이온을 포함할 수 있으나, 이러한 물질에 한정되는 것은 아니다. 이온층(I)은 도너 기판(S)의 일면으로부터 소정의 거리 이격 배치될 수 있다. 이온층(I)은 도너 기판(S)의 일측면으로부터 2㎛이하 일 수 있다. 예컨대, 이온층(I)은 도너 기판(S)의 일측면으로부터 2um 이격되어 형성될 수 있다. 즉, 중간층(170)의 두께는 2um일 수 있다. 바람직하게는, 중간층(170)의 두께가 0.4㎛ 내지 0.6㎛일 수 있다.
도 14b를 참조하면, 희생층(120)은 기판(110)과 결합층(130) 사이에 배치될 수 있다. 또한, 분리층(180)은 기판(110)과 희생층(120) 사이에 배치될 수 있다.
기판(110)은 사파이어(Al2O3), 글라스(glass) 등을 포함하는 투명 기판일 수 있다. 이에 따라, 기판(110)은 하부에서 조사되는 레이저 광을 투과할 수 있다. 이로써, 레이저 리프트 오프 시 희생층(120)에서 레이저광을 흡수할 수 있다.
예컨대, 분리층(180)은 예컨대 사파이어 기판인 기판(110)의 재생을 개선할 수 있다. 또한, 분리층(180)은 하기 도 15a 내지 도 15e에서 설명하는 레이저 리프트 오프(Laser Lift Off, LLO)에 의한 전사도 용이하게 이루어지게 한다. 분리층(180)은 결합층(130)과 동일한 물질로 이루어질 수 있다. 예컨대, 분리층(180)은 SiO2를 포함할 수 있다.
이에, 기판(110), 분리층(180), 희생층(120) 및 결합층(130) 순으로 적층 배치될 수 있다. 그리고 결합층(130) 상에 중간층(170) 하부에 배치된 결합층(130)이 배치될 수 있도록, 도너 기판(S)의 일측면에 배치된 중간층(170)의 하부에 배치된 결합층(130)이 희생층(120) 상부에 배치된 결합층(130)과 인접하게 마주보도록 배치될 수 있다.
그리고 결합층(130)은 앞서 설명한 바와 같이 SiO2를 포함할 수 있으며, 희생층(120) 상에 배치된 결합층(130)은 중간층(170)의 하부에 배치된 결합층(130)과 O2 플라즈마 처리를 통해 결합될 수 있다. 다만, 이에 한정되는 것은 아니며 산소 이외의 다른 물질에 의해 절삭이 이루어질 수 있다. 예컨대, 희생층(120) 상에 배치된 결합층(130)과 중간층(170)의 하부에 배치된 결합층(130)은 서로 마주보는 표면에서 연마, 어닐링 등의 식각 프로세스가 이루어질 수 있다.
이로써, 기판(110) 상에 중간층(180)이 배치되고, 중간층(180) 상에 희생층(120)이 배치되고, 희생층(120) 상에 결합층(130)이 배치되고, 결합층(130) 상부에 이격되어 도너 기판(S)이 배치될 수 있다. 그리고 도너 기판(S)은 최하부에 배치된 결합층(130), 결합층(130) 상에 중간층(170)이 배치되고, 중간층(170) 상에 이온층(I) 및 제1 층(171)이 순서대로 배치될 수 있다.
도 14c를 참조하면, 도너 기판에서 분리된 중간층(170)은 결합층(130) 상에 배치될 수 있다. 도 14b의 이온층(I)은 유체 분사 절삭(Fluid jet cleaving)에 의해 제거되어, 제1 층(171)은 중간층(170)과 분리될 수 있다.
이 때, 도너 기판에서 분리된 제1 층은 기판으로 재사용될 수 있다. 예컨대, 분리된 제1 층은 도 14a 내지 도 14c에서 도너 기판으로 이용될 수 있다. 이에, 분리된 제1 층은 도너 기판으로서 다시 제1층, 이온층, 중간층으로 새롭게 이루어질 수 있다. 이로써, 제조 비용 및 원가 절감의 효과를 제공할 수 있다.
이에 따라, 중간층(170)은 결합층(130) 상에 배치될 수 있다.
그리고 반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 중간층(170)은 반도체 구조물(140)과 접촉할 수 있다. 중간층(170)은 이온주입공정에 의해 생기는 void에 의해 상면의 거칠기가 안좋아서 Red Epi 증착 시 Defect가 생성될 수 있으므로, 상면에 연마가 이루어져 중간층(170)의 상면이 평탄할 수 있다. 예컨대, 중간층(170)의 상면에 화학적 기계적 평탄화(Chemical Mechanical Planarization)가 수행되고, 평탄화 이후에 중간층(170)의 상면에 반도체 구조물(140)이 배치될 수 있다. 이러한 구성에 의하여, 반도체 구조물(140)은 전기적 특성이 개선될 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다. 반도체 구조물(140)은 도 13에서 설명한 내용이 동일하게 적용될 수 있다.
도 14d를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다.
1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니며, 다양한 방법이 적용될 수 있다. 1차 식각이 이루어지기 이전에 도 14e의 제2 전극(152)이 제2 도전형 반도체층(143) 상에 배치되고 도 14e와 같이 패턴화될 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 14e를 참조하면, 반도체 구조물(140) 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 제2 전극(152) 하면의 면적은 제2 도전형 반도체층(143)의 상면보다 작을 수 있다. 예컨대, 제2 전극(152)은 가장자리가 제2 도전형 반도체층(143)의 가장자리로부터 1㎛ 내지 3㎛ 이격 배치될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
또한, 앞서 설명한 바와 같이 1차 식각 이전에 제2 전극(152)이 형성되고, 1차 식각 이후에 제1 전극(151)이 식각되어 노출된 제1 도전형 반도체층(41) 상면에 배치될 수 있다.
제1 전극(151)과 제2 전극(152)은 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2 전극(152)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 이에, 제2 전극(152)은 제1 전극(151)보다 상부에 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(143) 상에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치되어 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 이는 도 13에서 설명한 내용이 동일하게 적용될 수 있다.
도 14f를 참조하면, 기판(110)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다. 반도체 소자에서 2차 식각은 1차 식각보다 큰 두께로 이루어질 수 있다.
2차 식각을 통해 기판 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. 예컨대, 도 14f에서 2차 식각을 통해 기판(110) 상에 2개의 반도체 소자가 배치될 수 있다. 반도체 소자의 개수는 기판의 크기와 반도체 소자의 크기에 따라 다양하게 설정될 수 있다.
그리고 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)을 덮도록 배치될 수 있다. 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 그리고 제1 전극(151)의 상면 일부는 노출될 수 있다. 노출된 제1 전극(151)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다. 제1 전극(151)과 마찬가지로, 노출된 제2 전극(152)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 그리고 절연층(160)은 일부가 기판의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 배치된 절연층(160)은 기판(110)과 접촉 배치될 수 있다.
도 15a 내지 15e는 제4 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도다.
도 15a 내지 도 15e를 참조하면, 일실시예에 따른 디스플레이 장치 제조 방법은 기판(110) 상에 배치된 복수 개의 반도체 소자를 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 소자를 분리하고, 분리된 반도체 소자를 패널 기판에 배치하는 것을 포함할 수 있다. 여기서, 전사 전의 반도체 소자는 앞서 도 14a 내지 도 14f와 같이 기판(110) 상에 배치된 분리층, 분리층 상에 배치된 희생층, 희생층 상에 배치된 결합층, 결합층 상에 배치된 반도체 구조물, 제1 전극, 제2 전극 및 절연층을 포함할 수 있다. 그리고 반도체 구조물은 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
먼저, 도 15a를 참조하면, 기판(110)은 앞서 도 14a 내지 도 14f에서 설명한 기판(110)과 동일할 수 있다. 또한, 앞서 설명한 바와 같이 복수 개의 반도체 소자가 기판(110) 상에 배치될 수 있다. 예컨대, 복수 개의 반도체 소자는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다.
도 15b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 반송 기구(210)를 이용하여 성장 기판으로 분리할 수 있다. 반송 기구(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다.
도 15c를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
구체적으로, 선택된 반도체 소자 하부에 레이저를 조사하여 선택된 반도체 소자를 기판(110)으로부터 분리할 수 있다. 이 때, 반송 기구(210)는 상부로 이동하며, 반송 기구(210)의 이동을 따라 반도체 소자도 이동할 수 있다. 예컨대, 기판(110)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)이 배치된 영역 하부에 레이저를 조사하여 기판(110)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 뿐만 아니라, 한번에 하나의 반도체 소자를 분리하도록 반송 기구(210)가 접합층(211)이 하나의 반도체 소자와 접합하도록 형성될 수 있다.
예컨대, 기판(110)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off: LLO)이 적용될 수 있다. 예컨대, 조사된 레이저의 중심 파장은 266nm, 532nm, 1064nm일 수 있으나, 이에 한정되는 것은 아니다.
그리고 반도체 소자와 기판(110) 사이에 배치된 분리층(180) 및 접합층(130)은 레이저 리프트 오프(laser lift-off: LLO)에 의해 반도체 소자 사이에 물리적 손상이 발생하는 것을 방지할 수 있다. 레이저 리프트 오프(laser lift-off: LLO)에 의해 반도체 소자에서 희생층이 분리될 수 있다. 예컨대, 희생층은 분리로 인해 일부 제거되고 나머지 희생층이 결합층과 함께 분리될 수 있다. 이에 따라, 반도체 소자에서 희생층과 희생층 상부에 배치된 층인 결합층, 반도체 구조물, 제1 전극 및 제2 전극이 기판(110)으로 분리될 수 있다. 이러한 구성에 의하여, 분리층(180)은 기판(110) 상에 남겨질 수 있다. 뿐만 아니라, 희생층의 일부가 분리층 상면에 남겨질 수 있으나, 이하에서 도시하지 않는다.
또한, 기판(110)으로 분리되는 복수의 반도체 소자는 서로 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
도 15d를 참조하면, 선택된 반도체 소자를 패널 기판 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)을 패널 기판(300) 상에 배치할 수 있다. 구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층과 접할할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다.
도 15e를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
도 16는 실시예에 따른 반도체 소자의 희생층의 두께에 따른 파장별 투과율을 도시한 그래프이다. 구체적으로, 실시예에 따른 반도체 소자에서 희생층이 없는 경우(A), 희생층의 두께가 10㎚인 경우(B), 희생층의 두께가 20㎚인 경우(C), 희생층의 두께가 30㎚인 경우(D), 희생층의 두께가 40㎚인 경우(E) 각각의 투과율을 측정하였다.
희생층이 없는 경우(A)에, 반도체 소자는 대부분의 파장 대역에서 80% 이상의 투과율을 제공할 수 있다. 이에 따라, 기판을 통해 주입되는 레이저는 투과하여 레이저 리프트 오프(laser lift-off: LLO)가 일어나기 어려운 한계가 존재한다.
그리고 실시예에 따른 반도체 소자에서 희생층의 두께가 커짐에 따라 저 파장 대역에서 광의 투과도가 낮아짐을 알 수 있다.
희생층의 두께가 10㎚인 경우(B)에, 반도체 소자는 310㎚ 이하의 파장 대역에서 레이저를 60% 이하로 투과할 수 있다. 이러한 구성에 의하여, 반도체 소자는 희생층에서 기판을 통해 주입되는 레이저를 40% 이상 흡수하므로 기판으로부터 희생층 상부에 배치된 반도체 소자를 분리하기 어려울 수 있다.
또한, 희생층의 두께가 20㎚인 경우(C)에, 반도체 소자는 310㎚ 이하의 파장 대역에서 레이저를 50%이하로 투과할 수 있다. 희생층의 두께가 10㎚인 경우(B) 보다 310㎚ 이하의 파장 대역에서 레이저를 더 투과할 수 있다.
이는 희생층의 두께가 30㎚인 경우(D) 및 희생층의 두께가 40㎚인 경우(E)에 동일하게 적용될 수 있다. 희생층의 두께가 30㎚인 경우(D) 및 희생층의 두께가 40㎚인 경우(E)에 반도체 소자는 310㎚ 이하의 파장 대역에서 레이저를 약 40%이하로 투과할 수 있다. 즉, 희생층은 60% 이상으로 광을 흡수할 수 있다. 이에, 기판으로부터 희생층 상부에 배치된 반도체 소자를 용이하게 분리할 수 있다.
이에 따라, 실시예에 따른 반도체 소자는 중심 파장이 작은 266㎚의 레이저 광을 조사함에 의해 제조될 수 있다. 이에, 실시예에 따른 반도체 소자의 희생층은 두께가 20㎚이상일 수 있다. 이러한 구성에 의하여 310㎚ 이하의 파장 대역을 갖는 50% 이상의 레이저를 용이하게 흡수할 수 있다. 바람직하게는, 실시예에 따른 반도체 소자의 희생층은 두께가 40㎚이상일 수 있다.
그리고 희생층의 두께는 결합층의 두께와 두께 비가 1:1.5 내지 1:50일 수 있다. 이러한 구성에 의하여, 40% 이하의 투과율을 통해 310㎚ 이하의 파장 대역을 갖는 레이저를 대부분 흡수하여 기판으로부터의 물리적 분리가 용이하게 수행될 수 있다. 다만, 희생층의 두께는 결합층의 두께와 두께 비가 1:1.5보다 작은 경우에 레이저 리프트 오프(LLO)에 의해 성장 기판으로부터의 분리가 어려울 수 있으며, 희생층의 두께는 결합층의 두께와 두께 비가 1:50보다 큰 경우 중간층과 성장 기판 사이의 열팽창계수 차이로 스트레스가 심하며, 분리층 상부에 에피택셜 성장도 어려운 한계가 존재한다.
또한, 분리층, 희생층 및 결합층은 전체 두께가 3um이하일 수 있다.
도 17는 실시예에 따른 반도체 소자의 결합층의 파장별 투과율을 도시한 그래프이다.
도 17를 참조하면, 실시예에 따른 반도체 소자의 결합층은 대부분의 파장 영역 대에서 높은 투과율(%)을 제공할 수 있다. 예컨대, 실시예에 따른 반도체 소자는 0㎚ 에서 800㎚ 사이의 파장 대역에서 광의 90% 이상을 투과할 수 있다.
이에, 기판을 통해 주입된 레이저는 분리층을 통과하여 희생층에서 흡수될 수 있다. 이로써, 희생층은 레이저에 의해 일부가 분리될 수 있다. 그리고 희생층은 분리층과 인접한 부분에서 레이저를 흡수하여 분리될 수 있다. 이에, 도 13에 설명한 바와 같이 희생층, 결합층 및 반도체 구조물이 하나의 반도체 소자로서 기판으로부터 분리될 수 있다.
도 18은 실시예에 따른 반도체 소자의 희생층 및 결합층의 사진이다.
도 18을 참조하면, 반도체 소자는 뒤집어진 형태일 수 있다. 희생층(120)은 결합층(130)과 결합되고, 결합층(130)은 중간층과 희생층(120) 사이에 배치될 수 있다. 결합층(130) 및 흐생층(120) 상에는 앞서 설명한 바와 같이 중간층 및 반도체 구조물이 배치될 수 있다. 또한, 희생층(120)의 두께는 33㎚일 수 있다. 그리고 결합층(130)의 두께는 189㎚일 수 있다. 이 때, 희생층(120)은 레이저에 의한 레이저 리프트 오프(laser lift off, LLO)로 인해 20㎚ 정도의 두께만큼 제거될 수 있다. 이러한 구성에 의하여, 전사 전 희생층은 20㎚ 이상의 두께를 가질 수 있다. 이에, 최종적으로 반도체 소자는 레이저 리프트 오프(laser lift off, LLO)로 인해 희생층과 결합층이 중간층 하부에 배치된 구조일 수 있다.
도 19은 도 13의 변형예이다.
도 19을 참조하면, 본 발명의 변형예에 따른 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 반도체 구조물(140)을 포함할 수 있다.
그리고 반도체 구조물(140)은 제1 도전형 반도체층(141), 제2 도전형 반도체층(143) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함할 수 있다. 그리고 제2 도전형 반도체층(143)은 활성층과 인접하게 배치되는 제2-1 도전형 반도체층(143a)와 중간층과 인접하게 배치되는 제2-2 도전형 반도체층(143b)를 포함할 수 있다. 또한, 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130)과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.
희생층(120), 결합층(130), 중간층(170)은 도 13에서 설명한 바와 동일하게 적용될 수 있다.
그리고 제2-2 도전형 반도체층(143b)은 중간층(170) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)의 두께는 3.15㎛ 내지 3.85㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
제2-2 도전형 반도체층(143b) 상에 제2 전극(152)이 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2 전극(152)과 전기적으로 연결될 수 있다.
제2 전극(152)은 제2-2 도전형 반도체층(143b) 상면의 일측에 배치될 수 있다. 제2 전극(152)은 제1 전극(151)보다 하부에 위치할 수 있다.
제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b)과 활성층(142) 사이에 배치될 수 있다.
제2-1 도전형 반도체층(143a)의 두께는 0.57㎛ 내지 0.69㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다. 제2-1 도전형 반도체층(143a)은 TSBR, AlInP를 포함할 수 있다.
활성층(142)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께(d9)는 0.54㎛ 내지 0.66일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 활성층(142) 상에 배치될 수 있다. 제1 클래드는 활성층(142)과 제1 도전형 반도체층(141) 사이에 배치될 수 있다.
제1 클래드층(144)은 AlInP를 포함할 수 있다. 제1 클래드층(144)의 두께는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 제1 클래드층(144) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)의 두께는 0.45㎛ 내지 5.5㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제1 전극(151)은 제2 전극(152) 상부에 위치할 수 있다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140)을 덮을 수 있다. 절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140)의 측면을 덮을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다.
절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
도 20a은 제5 실시예에 따른 반도체 소자의 단면도 및 평면도이고, 도 20b는 도 20a에서 A부분의 확대도이다.도 20a을 참조하면, 실시예에 따른 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 반사층(190), 반사층(190) 상에 배치되는 제1 도전형 반도체층(141), 상기 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 상기 활성층 상에 배치되는 제2 도전형 반도체층(143), 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극(151), 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극(152) 및 희생층(120), 결합층(130), 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(142)을 감싸는 절연층(160)을 포함할 수 있다.
희생층(120)은 실시예에 따른 반도체 소자의 최하부에 배치된 층일 수 있다. 즉, 희생층(120)은 제1-2 방향(X2축 방향)으로 최외측에 배치된 층일 수 있다. 희생층(120)은 기판(미도시됨) 상에 배치될 수 있다.
희생층(120)의 제2 방향(Y축 방향)으로 최대 폭(W1)은 30㎛ 내지 60㎛일 수 있다.
여기서, 제1 방향은 반도체 구조물(140)의 두께 방향으로 제1-1 방향(X1축 방향)과 제1-2 방향(X2축 방향)을 포함한다. 제1-1 방향(X1축 방향)은 반도체 구조물(140)의 두께 방향 중 제1 도전형 반도체층(141)에서 제2 도전형 반도체층(143)을 향한 방향이다. 그리고 제1-2 방향(X2축 방향)은 반도체 구조물(140)의 두께 방향 중 제2 도전형 반도체층(143)에서 제1 도전형 반도체층(141)을 향한 방향이다. 또한, 여기서, 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향일 수 있다. 또한, 제2 방향(Y축 방향)은 제2-1 방향(Y1축 방향)과 제2-2 방향(Y2축 방향)을 포함한다.
희생층(120)은 이하 도 23c에서와 같이 반도체 소자를 디스플레이 장치로 전사하면서 남겨진 층일 수 있다. 예컨대, 희생층(120)은 반도체 소자가 디스플레이 장치로 전사되는 경우 전사를 위해 조사되는 레이저에 의해 일부 제거되고, 그 외 부분은 남겨질 수 있다. 이 때, 희생층(120)은 조사된 레이저의 파장에서 분리 가능한 재질을 포함할 수 있다. 또한, 레이저의 파장은 266㎚, 532㎚, 1064㎚ 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
희생층(120)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예컨대, 희생층(120)은 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxiade) 계열 물질을 포함할 수 있다.
희생층(120)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
희생층(120)은 제1 방향(X축 방향)으로 두께(d20)가 20㎚이상 일 수 있다. 바람직하게는, 희생층(120)은 제1 방향(X축 방향)으로 두께가 두께(d20)가 40㎚이상 일 수 있다.
희생층(120)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(130)은 희생층(120) 상에 배치될 수 있다. 결합층(130)은 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다.
결합층(130)의 두께(d21)는 30㎚ 내지 1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 X축 방향의 길이일 수 있다. 결합층(130)은 희생층(120)과 중간층(170)을 서로 접합하기 위해 어닐링이 수행될 수 있다. 이에 대해서는 이하, 도 21b 내지 2c에서 설명한다. 그리고 접합 시, 결합층(130) 내 수소 이온이 배출되면서 박리가 일어날 수 있다. 이에, 결합층(130)은 표면 거칠기가 1㎚ 이하일 수 있다. 이러한 구성에 의하여, 분리층과 결합층은 용이하게 접합할 수 있다. 결합층(130)과 희생층(120)은 서로 배치 위치가 서로 바뀔 수도 있다.
중간층(170)은 결합층(130) 상에 배치될 수 있다. 중간층(170)은 GaInP, GaAs를 포함할 수 있다. 중간층(170)은 결합층(130)을 통해 희생층(120)과 결합할 수 있다. 또한, 중간층(170)은 n-GaAs와 GaAs가 적층된 구조일 수 있다. 예컨대, 중간층(170)은 GaAs를 포함하는 제1 층(미도시됨)과 n-GaAs를 포함하는 제2 층(미도시됨)을 포함할 수 있다.
반사층(190)은 중간층(170) 상에 배치될 수 있다. 반사층(190)은 반도체 구조물(140), 중간층(170)과 접촉할 수 있다.
그리고 반사층(190)은 DBR(distributed bragg reflector) 구조일 수 있고, 예컨대 AlGaAs를 포함할 수 있다. 또한, 반사층(190)은 Al과 Ga의 조성비가 상이한 복수의 물질을 여러층으로 교대로 적층한 구조로 이루어질 수 있다. 이로써, 반사층(190)은 일정 파장의 빛을 반사할 수 있다. 예컨대, 반사층(190)은 적색 광을 반사할 수 있다. 즉, 반사층(190)은 단일 DBR이 아닌 다중 DBR을 적용하여 스톱 밴드의 대역폭을 증가시켜 반사율을 높히고 광속을 개선하는 효과를 제공할 수 있다. 또한, 반사층(190)은 굴절율이 상이한 복수의 층으로 이루어질 수 있다.
반사층(190)은 반도체 구조물(140)에서 생성된 광을 상부로 반사할 수 있다. 이로써, 반도체 구조물(140) 상부로 제공되는 광량을 증가시킬 수 있다. 뿐만 아니라, 반사층(190)은 반도체 구조물(140)에서 생성된 광을 반사층(190) 하부에 배치된 중간층(170)으로 제공되는 것을 차단할 수 있다. 이로써, 반사층(190) 하부에 배치된 중간층(170)은 반도체 구조물(140)에서 생성된 광을 흡수하지 못하고, 반도체 구조물(140)에서 생성된 광이 대부분 상부로 제공될 수 있다. 이로써, 실시예에 따른 반도체 소자는 광 성능이 개선될 수 있다. 반도체 구조물(140)은 반사층(190) 상에 배치될 수 있다. 반도체 구조물(140)은 반사층(190) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다.
반사층(190)의 두께(d22)는 3um 내지 4um일 수 있으나, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 반사층(190) 상에 배치될 수 있다. 제1 도전형 반도체층(141)의 두께(d23+d24)는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
또한, 제1 도전형 반도체층(141)은 도핑 농도가 1.00E+19이상 일 수 있다. 제1 도전형 반도체층(141)은 상기 도핑 농도에 의하여 제1 전극(151)과 오믹 접촉이 용이하게 이루어질 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층(141)은 제1 전극(151) 사이의 전류 주입을 개선하여 발광 효율을 개선할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
제1 클래드층(144)의 두께(d25)는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 적색 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께(d26)는 0.54㎛ 내지 0.66㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)에서 전자가 냉각되어 활성층(142)은 더 많은 발광재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 활성층(142) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 TSBR, P-AllnP를 포함할 수 있다. 제2-1 도전형 반도체층(143a)의 두께(d27)는 0.57㎛ 내지 0.70㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(143a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 제2-1 도전형 반도체층(143a)에 제2 도펀트가 도핑될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있으나, 이에 한정되지 않는다.
제2-2 도전형 반도체층(143b)의 두께(d28)는 0.9㎛ 내지 1.1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 과 전기적으로 연결될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141)에서 메사 식각이 이루어진 상면의 일부분에 배치될 수 있다. 이에 따라, 제1 전극(151)은 제2 도전형 반도체층(143)의 상면에 배치된 제2 전극(152)보다 하부에 배치될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141)과 오믹 접촉할 수 있다. 이에, 전류는 제1 전극(151)을 통해 제1 도전형 반도체층(141)으로 주입될 수 있다.
제1 전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(151)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
앞서 설명한 바와 같이, 제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제2 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
또한, 제1 전극(151)은 제2 전극(152)보다 제2 방향(Y축 방향)으로 폭이 더 클 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
절연층(160)은 희생층(120), 결합층(130), 중간층(170), 반사층(190), 제1 도전형 반도체층(141), 활성층(143), 제2 도전형 반도체층(143), 제1 전극(151) 및 제2 전극(152) 상에 배치될 수 있다.
절연층(160)의 제2-2 방향(Y2축 방향)으로 가장자리와 제2 전극(152) 사이의 제2-2 방향(Y2축 방향)으로 최단폭(W2)은 2.5㎛ 내지 3.5㎛일 수 있다. 마찬가지로 절연층(160)의 제2-1 방향(Y1축 방향)으로 가장자리와 제1 전극(151) 사이의 제2-1 방향(Y1축 방향)으로 최단폭(W6)은 2.5㎛ 내지 3.5㎛일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
그리고 절연층(160)은 제1 전극(151)과 제2 전극(152)은 일부 덮을 수 있다. 이로써, 제1 전극(151)과 제2 전극(152)을 일부 노출되는 영역을 포함할 수 있다. 또한, 절연층(160)은 희생층(120)의 측면, 결합층(130)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 이러한 구성에 의하여, 제1 전극(151)은 노출된 상면을 통해 전극 또는 패드와 전기적으로 연결되어 전류가 주입될 수 있다. 마찬가지로, 제2 전극(152)은 제1 전극(151)과 마찬가지로 노출된 상면을 포함할 수 있다. 절연층(160)은 결합층(130)과 희생층(120)을 덮어, 희생층(120)과 결합층(130)은 외부로 노출되지 않을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
노출된 제1 전극(151)의 상면과 노출된 제2 전극(152)의 상면은 원형일 수 있으나, 이에 한정되는 것은 아니다. 그리고 노출된 제1 전극(151)의 상면의 중심점과 제2 전극(152)의 상면의 중심점 사이의 제2 방향(Y축 방향) 거리(W4)는 20㎛ 내지 30㎛일 수 있다. 여기서, 중심점은 제2 방향(Y축 방향)으로 노출된 제1 전극과 노출된 제2 전극 각각의 폭을 양분하는 지점을 말한다.
노출된 제1 전극(151)의 중심점과 제2-1축 방향(Y1축 방향)으로 제1 전극(151)의 가장자리 사이의 제2-1축 방향(Y1축 방향)으로 최대폭(W5)은 5.5㎛ 내지 7.5㎛일 수 있다. 또한, 노출된 제2 전극(152)의 중심점과 제2-2축 방향(Y2축 방향)으로 제2 전극(152)의 가장자리 사이의 제2-2축 방향(Y2축 방향)으로 최대폭(W6)은 5.5㎛ 내지 7.5㎛일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
절연층(160)은 반도체 구조물(140)에서 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이를 전기적으로 분리할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
그리고 반사층(190)은 중간층(170) 상에 배치될 수 있다. 반사층(190)은 반도체 구조물(140)과 접촉할 수 있다 반사층(190)은 Al과 Ga의 조성비가 상이한 복수의 물질을 여러층으로 교대로 적층한 구조로 이루어질 수 있다. 이로써, 반사층(190)은 일정 파장의 빛을 반사할 수 있다. 예컨대, 반사층(190)은 적색 광을 반사할 수 있다. 즉, 반사층(190)은 단일 DBR이 아닌 다중 DBR을 적용하여 스톱 밴드의 대역폭을 증가시켜 반사율을 높히고 광속을 개선하는 효과를 제공할 수 있다. 또한, 반사층(190)은 굴절율이 상이한 복수의 층으로 이루어질 수 있다.
도 20b를 참조하면, 반사층(190)은 제1 굴절률을 갖는 제1 층(191) 및 제1 굴절률과 상이한 제2 굴절률을 갖는 제2 층(192)을 포함하여 형성할 수 있다. 즉, 반사층(190)은 굴절률이 서로 다른 층들(191, 192)이 교번하여 반복 적층된 구조를 가질 수 있다. 일 예로 제1 층(191)은 굴절률이 제2 층(192)의 굴절률 대비 작을 수 있다. 다만, 이러한 기능에 한정하지는 않는다.
한편, 파장(λ)이 활성층(130)에서 발생한 광의 파장이고, n이 매질의 굴절율이고, m을 홀수라 할 때, 반사층(190)은, mλ/4n의 두께로 제1 층(191)과 제2 층(192)이 교대로 반복 적층된 구조를 가짐으로써 특정 파장대(λ)의 광에서 95% 이상의 반사율을 제공할 수 있다. 예컨대, 실시예에 따른 반사층(190)은 620nm의 중심파장의 광을 95%이상 반사할 수 있다.
따라서, 제1 층(191)과 제2 층(192)은 기준 파장의 λ/4배의 두께를 가질 수 있으며, 이때 각 층(191, 192)의 두께는 40nm 내지 50nm로 형성할 수 있다. 또한, 제1 층(191)은 두께가 제2 층(192)의 두께보다 클 수 있다.
또한, 반사층(190)을 형성하는 각 층(191, 192)은 AlxGayAs  (x+y=1)로 구성될 수 있다. 예컨대, 제1 층(191)은 제2 층(192)보다 Al 조성이 높을 수 있다. 예를 들어, 제1 층(191)은 Al0.9Ga0.1As이고, 제2 층은 Al0.5Ga0.5As일 수 있다.
한편, 제1 층(191)과 제2 층(192)들 사이의 매질의 굴절율을 크게 하는 것에 의해 반사율을 보다 크게 할 수 있다. 그리고 이와 같은 반사층(190)은 발진 파장보다 밴드갭 에너지가 커서 광의 흡수가 잘 일어나지 않아, 광에 대한 반사율이 향상될 수 있다.
추가적으로, 반사층(190) 상에 밴드갭 버퍼층(미도시됨)이 배치될 수 있다. 밴드갭 버퍼층은 (Al0.85Ga0.15)0.5In0.5P를 포함할 수 있다. 밴드갭 버퍼층(미도시됨)은 두께가 180nm 내지 220nm일 수 있다. 그리고 밴드갭 버퍼층(미도시됨)은 에너지 밴드갭이 활성층(142)의 에너지 밴드갭보다 클 수 있다. 이러한 구성에 의하여, 밴드갭 버퍼층(미도시됨)은 활성층(142)에서 발생한 광을 투과하면서, 상부의 제1 도전형 반도체층(141)과 컨택할 수 있다.
다시 도 20을 참조하면, 제1상부면(K1)과 제2상부면(K2)의 높이 차(dh)가 2 ㎛보다 큰 경우, 도 23 및 도 25과 같이 전사 과정에서 칩의 수평이 틀어질 수 있다. 전사 과정은 칩을 성장 기판에서 옮기는 작업을 의미할 수 있다. 즉, 단차가 커질수록 칩은 수평을 유지하기 어려워질 수 있다.
이때, 제1상부면(K1)과 제2상부면(K2)의 높이 차(dh) 는 350㎚이상 2.0㎛이하일 수 있다. 상기 높이 차(dh)가 2.0㎛ 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 또한, 높이 차(dh)가 350nm보다 작은 경우 부분적으로 제1 도전형 반도체층(141)이 노출되지 않을 수 있다.
제1상부면(K1)과 제2상부면(K2)의 높이 차(dh)가 1.0㎛ 이하인 경우, 반도체 소자의 상면이 거의 평탄해져 전사가 더욱 용이해지고 크랙 발생이 억제될 수 있다. 예시적으로, 제1상부면(K1)과 제2상부면(K2)의 높이 차(dh)는 0.6㎛±0.2㎛일 수 있으나 반드시 이에 한정하지 않는다.
여기서, 1차 식각(도 21d 참조) 이후 제1 상부면(K1)은 제1 도전형 반도체층(141)이 노출되는 면으로 정의할 수 있고, 제2 상부면(K2)은 제2 도전형 반도체층(143)의 상면으로 정의할 수 있다.
도 21a 내지 도 21f는 제5 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.
도 21a를 참조하면, 도너 기판(S)에 이온을 주입할 수 있다. 도너 기판(S)은 이온층(I)을 포함할 수 있다. 이온층(I)에 의해 도너 기판(S)은 일측에 배치된 중간층(170)과 타측에 배치된 제1 층(171)을 포함할 수 있다. 이하에서 설명하지만, 중간층(170)은 도 20a에서 반도체 소자의 결합층(130) 상에 배치되는 층일 수 있다. 이에, 도너 기판(S)은 중간층(170)과 제1 층(171)를 포함할 수 있다.
도너 기판(S)에 주입되는 이온은 수소(H) 이온을 포함할 수 있으나, 이러한 물질에 한정되는 것은 아니다. 이온층(I)은 도너 기판(S)의 일면으로부터 소정의 거리 이격 배치될 수 있다. 이온층(I)은 도너 기판(S)의 일측면으로부터 2㎛이하 일 수 있다. 예컨대, 이온층(I)은 도너 기판(S)의 일측면으로부터 2um이하로이격되어 형성될 수 있다. 즉, 중간층(170)의 두께는 2um이하일 수 있다. 바람직하게는, 중간층(170)의 두께가 0.4㎛ 내지 0.6㎛일 수 있으나, 이에 한정되는 것은 아니다.
도 21b를 참조하면, 희생층(120)은 기판(110)과 결합층(130) 사이에 배치될 수 있다. 또한, 분리층(180)은 기판(110)과 희생층(120) 사이에 배치될 수 있다.
기판(110)은 사파이어(Al2O3), 글라스(glass) 등을 포함하는 투명 기판일 수 있다. 이에 따라, 기판(110)은 하부에서 조사되는 레이저 광을 투과할 수 있다. 이로써, 레이저 리프트 오프 시 희생층(120)은 레이저광을 흡수하여 기판(110)으로부터 분리될 수 있다.
그리고 분리층(180)은 예컨대 사파이어 기판인 기판(110)의 재생을 개선할 수 있다. 분리층(180)은 기판(110) 상에 배치되지 않더라도, 기판(110) 하부에서 희생층(120)을 향해 조사되는 레이저 광에 의해 레이저 리프트 오프(laser lift off)가 수행될 수 있다.
또한, 분리층(180)은 하기 도 23a 내지 도 23c에서 설명하는 레이저 리프트 오프(Laser Lift Off, LLO)에 의한 전사도 용이하게 이루어지게 한다. 분리층(180)은 결합층(130)과 동일한 물질로 이루어질 수 있다. 예컨대, 분리층(180)은 SiO2를 포함할 수 있다.
이에, 기판(110), 분리층(180), 희생층(120) 및 결합층(130) 순으로 적층 배치될 수 있다. 그리고 희생층(120) 상부에 결합층(130)이 배치되어, 도너 기판(S)의 일측면에 배치된 중간층(170)의 하부에 배치된 결합층(130)이 희생층(120) 상부에 배치된 결합층(130)과 인접하게 마주보도록 배치될 수 있다.
그리고 결합층(130)은 앞서 설명한 바와 같이 SiO2를 포함할 수 있으며, 희생층(120) 상에 배치된 결합층(130)은 중간층(170)의 하부에 배치된 결합층(130)과 O2 플라즈마 처리를 통해 결합될 수 있다. 다만, 이에 한정되는 것은 아니며 산소 이외의 다른 물질에 의해 절삭이 이루어질 수 있다. 예컨대, 희생층(120) 상에 배치된 결합층(130)과 중간층(170)의 하부에 배치된 결합층(130)은 서로 마주보는 표면에서 연마, 어닐링 등의 프로세스가 이루어져, 희생층(120)과 중간층(170)을 결합할 수 있다.
이로써, 기판(110) 상에 분리층(180)이 배치되고, 분리층(180) 상에 희생층(120)이 배치되고, 희생층(120) 상에 결합층(130)이 배치되고, 결합층(130) 상부에 이격되어 도너 기판(S)이 배치될 수 있다. 그리고 도너 기판(S)은 최하부에 배치된 결합층(130), 결합층(130) 상에 중간층(170)이 배치되고, 중간층(170) 상에 이온층(I) 및 제1 층(171)이 순서대로 배치될 수 있다.
도 21c를 참조하면, 도너 기판에서 분리된 중간층(170)은 결합층(130) 상에 배치될 수 있다. 도 21b에서 이온층(I)은 이온층(I)의 일측(P)에서부터 유체 분사 절삭(Fluid jet cleaving)이 수행될 수 있다. 이온층(I)은 유체 분사 절삭(Fluid jet cleaving)에 의해 제거되어, 제1 층(171)은 중간층(170)과 분리될 수 있다.
이 때, 도너 기판(S)에서 분리된 제1 층(171)은 기판으로 재사용될 수 있다. 예컨대, 분리된 제1 층(171)은 도 21a 내지 도 21c에서 다시 도너 기판으로 이용될 수 있다. 이에, 분리된 제1 층(171)은 도너 기판으로서 제1층, 이온층, 중간층으로 새롭게 이루어질 수 있다. 이러한 방식은 제조 비용 및 원가 절감의 효과를 제공할 수 있다.
이에 따라, 중간층(170)은 결합층(130) 상에 배치될 수 있다.
중간층(170)은 반사층(190) 과 접촉할 수 있다. 중간층(170)은 이온주입공정에 의해 생기는 보이드(void)에 의해 상면의 거칠기가 커져, 반도체 구조물(140)을 증착하는 경우 결함(defect)Epi증 착이 발생할 수 있다. 이에, 중간층(170)은 상면에 연마가 수행될 수 있다. 이로써, 중간층(170)은 상면이 평탄화되어, 거칠기가 감소하여 반도체 구조물(140)의 결함 발생도 감소할 수 있다. 예컨대, 중간층(170)의 상면에 화학적 기계적 평탄화(Chemical Mechanical Planarization)가 수행되고, 평탄화 이후에 중간층(170)의 상면에 반도체 구조물(140)이 배치될 수 있다. 이러한 구성에 의하여, 반도체 구조물(140)은 전기적 특성이 개선될 수 있다.
그리고 반사층(190)은 중간층(170) 상에 배치될 수 있다. 반사층(190)은 반도체 구조물(140)과 접촉할 수 있다. 앞서 설명한 바와 같이, 반사층(190)은 DBR(distributed bragg reflector) 구조일 수 있고, 예컨대 AlGaAs를 포함할 수 있다. 또한, 반사층(190)은 Al과 Ga의 조성비가 상이한 복수의 물질을 여러층으로 교대로 적층한 구조로 이루어질 수 있다. 이로써, 반사층(190)은 일정 파장의 빛을 반사할 수 있다. 예컨대, 반사층(190)은 적색 광을 반사할 수 있다. 즉, 반사층(190)은 단일 DBR이 아닌 다중 DBR을 적용하여 스톱 밴드의 대역폭을 증가시켜 반사율을 높히고 광속을 개선하는 효과를 제공할 수 있다. 또한, 반사층(190)은 굴절율이 상이한 복수의 층으로 이루어질 수 있다.
반사층(190)은 반도체 구조물(140)에서 생성된 광을 상부로 반사할 수 있다. 이로써, 반도체 구조물(140) 상부로 제공되는 광량을 증가시킬 수 있다. 뿐만 아니라, 반사층(190)은 반도체 구조물(140)에서 생성된 광을 반사층(190) 하부에 배치된 중간층(170)으로 제공되는 것을 차단할 수 있다. 이로써, 반사층(190) 하부에 배치된 중간층(170)은 반도체 구조물(140)에서 생성된 광을 흡수하지 못하고, 반도체 구조물(140)에서 생성된 광이 대부분 상부로 제공될 수 있다. 이로써, 실시예에 따른 반도체 소자는 광 성능이 개선될 수 있다.
반도체 구조물(140)은 반사층(190) 상에 배치될 수 있다. 반도체 구조물(140)은 반사층(190) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다. 반도체 구조물(140)은 도 20a에서 설명한 내용이 동일하게 적용될 수 있다.
도 21d를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다.
1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니며, 다양한 방법이 적용될 수 있다. 1차 식각이 이루어지기 이전에 도 21e의 제2 전극(152)이 제2 도전형 반도체층(143) 상에 배치되고 도 21e와 같이 패턴화될 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 21e를 참조하면, 반도체 구조물(140) 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 제2 전극(152) 하면의 면적은 제2 도전형 반도체층(143)의 상면보다 작을 수 있다. 예컨대, 제2 전극(152)은 가장자리가 제2 도전형 반도체층(143)의 가장자리로부터 1㎛ 내지 3㎛ 이격 배치될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
또한, 앞서 설명한 바와 같이 1차 식각 이전에 제2 전극(152)이 형성되고, 1차 식각 이후에 제1 전극(151)이 식각되어 노출된 제1 도전형 반도체층(41) 상면에 배치될 수 있다.
제1 전극(151)과 제2 전극(152)은 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2 전극(152)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 이에, 제2 전극(152)은 제1 전극(151)보다 상부에 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(143) 상에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치되어 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 이는 도 20a에서 설명한 내용이 동일하게 적용될 수 있다.
도 21f를 참조하면, 기판(110)의 상면 또는 희생층(120)의 하면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다. 반도체 소자에서 2차 식각은 1차 식각보다 큰 두께로 가지면서 수행될 수 있다.
2차 식각을 통해 기판 상에 복수 개의 반도체 소자가 배치될 수 있다. 즉, 복수 개의 반도체 소자는 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. 예컨대, 도 21f에서 2차 식각을 통해 기판(110) 상에 2개의 반도체 소자가 배치될 수 있다. 반도체 소자의 개수는 기판의 크기와 반도체 소자의 크기에 따라 다양하게 설정될 수 있다.
그리고 절연층(160)은 희생층(120), 결합층(130), 중간층(170), 반사층(190) 및 반도체 구조물(140)을 덮도록 배치될 수 있다. 절연층(160)은 희생층(120), 결합층(130), 중간층(170), 반사층(190) 및 반도체 구조물(140)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 예컨대, 제1 전극(151)의 상면 일부는 노출될 수 있다. 그리고 노출된 제1 전극(151)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다.
마찬가지로, 절연층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다. 그리고 제1 전극(151)과 마찬가지로, 노출된 제2 전극(152)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 그리고 절연층(160)은 일부가 기판의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 배치된 절연층(160)은 기판(110)과 접촉 배치될 수 있다.
도 22a 내지 도 22b는 도너 기판으로 웨이퍼의 반도체 소자가 전사되는 과정을 설명하는 도면이고, 도 23a 내지 23c는 반도체 소자가 웨이퍼에서 도너 기판으로 전사되는 과정을 설명하는 순서도이다.
도 22a 및 도 22b를 참조하면, 앞서 설명한 복수 개의 반도체 소자(10)는 하나의 웨이퍼(1) 상에 배치될 수 있다. 그리고 웨이퍼(1) 상의 복수 개의 반도체 소자(10)는 는 복수 개의 도너 기판(210)으로 1차 전사될 수 있다.
도 22a 및 도 22b에서 웨이퍼(1)는 크기가 6인치일 수 있으나, 이러한 크기에 한정되는 것은 아니다. 그리고 반도체 소자(10)는 크기가 각각 21㎛ X 45㎛일 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 도 22a에서 제1 폭(P1) 사이에 복수 개의 반도체 소자(10)가 배치될 수 있다. 또한, 제2 폭(P2) 사이에 복수 개의 반도체 소자(10)가 배치될 수 있다. 제1 폭(P1)은 복수 개의 반도체 소자가 배치된 일 방향으로의 길이일 수 있으며, 제2 폭(P2)은 상기 일 방향과 수직한 방향으로 길이일 수 있다. 여기서, 제1 폭(P1)은 웨이퍼(1) 상에서 세로 방향 길이이고, 제2 폭(P2)은 웨이퍼(1) 상에서 가로 방향 길이일 수 있다.
그리고 제1 폭(P1)과 제2 폭(P2)은 서로 동일한 길이일 수 있다. 제1 폭(P1)과 제2 폭(P2)은 후술하는 패널 기판 상에 배치된 복수 개의 반도체 소자 간의 배치 간격일 수 있다. 예컨대, 제1 폭(P1)과 제2 폭(P2)은 834㎛일 수 있으나, 패널 기판 상에 반도체 소자가 배치되는 간격에 따라 변경될 수 있다.
그리고 앞서 설명한 바와 같이 도 22b에서 웨이퍼(1)의 소정의 영역(K)에 배치된 반도체 소자(10)는 도너 기판(210)으로 전사될 수 있다. 소정의 영역(K)은 도너 기판(210)의 크기와 동일한 크기를 가질 수 있으나, 이에 한정되는 것은 아니다. 그리고 소정의 영역(K)에서 소정의 간격 마다 배치된 복수 개의 반도체 소자(10)가 도너 기판(210)으로 전사될 수 있다. 여기서, 도너 기판(210)과 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)를 포함하여 반도체 모듈이라 할 수 있다.
그리고 웨이퍼(1)와 도너 기판(210)의 크기에 따라 하나의 웨이퍼(1)로부터 생성되는 도너 기판(210)의 수는 상이할 수 있다. 예시적으로, 웨이퍼(1)의 크기가 6인치인 경우 웨이퍼(1) 상에 540만개의 반도체 소자가 배치될 수 있다. 그리고 도너 기판(210)의 크기가 100.8mmX100.8mm인 경우 하나의 웨이퍼(1)당 도너 기판(210)은 375개가 생성될 수 있다. 다만, 이는 앞서 언급한 바와 같이 웨이퍼의 크기와 도너 기판의 크기에 따라 도너 기판의 수는 다양하게 변경될 수 있다.
또한, 도너 기판(210)은 앞서 일 방향으로 길이인 제3 폭(P3)과 다른 방향으로 길이인 제4 폭(P4)을 가질 수 있다. 여기서, 제3 폭(P3)과 제4 폭(P4)은 동일한 길이일 수 있다. 이러한 구성에 의하여, 도너 기판(210)으로 패널 기판으로 전사 시, 후술하는 바와 같이 패널 기판은 동일한 파장 패턴을 갖는 동일 크기의 영역을 포함할 수 있다. 또한, 패널 기판은 동일 크기의 영역 간에 가장 자리에서 동일 색의 반도체 소자 간 파장 차이도 일정 값 이하일 수 있다. 예컨대, 적색 광을 생성하는 반도체 소자를 포함하는 웨이퍼, 녹색 광을 생성하는 반도체 소자를 포함하는 웨이퍼, 청색 광을 생성하는 반도체 소자를 포함하는 웨이퍼는 적색 광, 녹색 광, 청색 광을 생성하는 반도체 소자를 각각 도너 기판(210)으로 전사할 수 있다. 이에 따라, 도너 기판(210) 상에 적색 광을 생성하는 반도체 소자, 녹색 광을 생성하는 반도체 소자, 청색 광을 생성하는 반도체 소자가 순서대로 반복적으로 전사될 수 있다. 다만, 이러한 순서에 한정되는 것은 아니며, 하나의 웨이퍼 상에 적색광, 청색 광 및 녹색 광을 생성하는 반도체 소자가 모두 배치될 수도 있다. 구체적으로, 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)는 적색(R, 레드), 녹색(G, 그린) 및 청색(B, 블루) 광을 제공할 수 있다. 또한, 도 22a 및 도 22b에서, 반도체 소자(10)는 단일 칩 형태처럼 보이나, 이에 한정되는 것은 아니며 적색, 녹색 및 청색 반도체 소자가 하나의 반도체 소자(10)를 이룰 수도 있다. 또한, 반도체 소자(10)는 단일 칩 형태이면서 적색, 녹색 및 청색을 모두 제공하도록 설계될 수도 있다.
이하, 적색 광을 생성하는 반도체 소자를 포함하는 웨이퍼를 기준으로 설명한다. 일예로, 웨이퍼(1) 상에 배치된 복수 개의 반도체 소자(10)는 일 방향 및 다른 방향으로 소정의 거리만큼 이격 배치된 상태로 도너 기판(210)에 전사될 수 있다. 예컨대, 앞서 언급한 바와 같이 웨이퍼(1) 상에 배치된 540만개의 반도체 소자 중 14,400개의 반도체 소자가 도너 기판(210)으로 전사될 수 있다. 이에 따라, 도너 기판(210) 상에 배치된 반도체 소자는 이격 배치될 수 있다. 그리고 웨이퍼(1) 상에 배치된 반도체 소자 간의 이격 거리와 도너 기판(210) 상에 배치된 반도체 소자 간의 이격 거리는 서로 상이할 수 있다. 예컨대, 웨이퍼(1) 상에 배치된 반도체 소자 간의 이격 거리는 도너 기판(210) 상에 배치된 반도체 소자 간의 이격 거리보다 작을 수 있다. 이러한 구성에 의하여, 후술하는 바와 같이 웨이퍼(1)에서 동일 영역에 배치된 복수 개의 반도체 소자는 일정 간격을 갖도록 도너 기판(210)을 통해 패널 기판으로 전사될 수 있다. 이에, 패널 기판으로 전사된 복수 개의 반도체 소자는 복수 개의 영역이 웨이퍼의 동일 영역에 배치된 반도체 소자가 갖는 파장 변화 등의 특성을 동일하게 제공할 수 있다.
도 23a 내지 도 23c를 참조하면, 웨이퍼 상에 배치된 기판과 복수 개의 반도체 소자는 도너 기판으로 전사될 수 있다.(1차 전사)
먼저, 도 23a를 참조하면, 기판(110)은 앞서 도 21a 내지 도 21f에서 설명한 기판(110)과 동일할 수 있다. 또한, 앞서 설명한 바와 같이 복수 개의 반도체 소자(10-1 내지 10-4)가 기판(110) 상에 배치될 수 있다. 예컨대, 복수 개의 반도체 소자(10-1 내지 10-4)는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다.
도 23b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 도너 기판(210)을 이용하여 기판(110)으로 분리할 수 있다. 예컨대, 앞서 설명한 바와 같이 소정의 간격 만큼 이격 배치된 반도체 소자가 선택되어 도너 기판(210)으로 전사될 수 있다. 도너 기판(210)은 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다. 다만, 이러한 형상에 한정되는 것은 아니다. 그리고 도 22a 및 도 22b에서 설명한 바와 같이, 웨이퍼 상에 배치된 복수 개의 반도체 소자 중 일정한 이격 거리(W5)로 배치된 반도체 소자만 도너 기판(210)으로 전사될 수 있다. 그리고 도너 기판으로 전사된 반도체 소자 간 이격 거리는 앞서 설명한 제1 폭(P1) 또는 제2 폭(P2)과 동일할 수 있다.
도 23c를 참조하면, 레이저 조사 이후에 도너 기판(210)을 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 도너 기판(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
구체적으로, 선택된 반도체 소자(10-1, 10-3) 하부에 기판(110)을 통과하는 레이저를 조사하여 선택된 반도체 소자(10-1, 10-3)를 기판(110)으로부터 분리할 수 있다. 이 때, 도너 기판(210)은 상부로 이동하며, 도너 기판(210)의 이동을 따라 선택된 반도체 소자(10-1, 10-3)도 이동할 수 있다.
예컨대, 기판(110)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)이 배치된 영역 하부에 레이저를 조사하여 기판(110)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 이에 한정되는 것은 아니며, 뿐만 아니라, 한번에 하나의 반도체 소자를 분리하는 경우 도너 기판(210)과 접합층(211)이 하나의 반도체 소자와 접합하도록 형성될 수 있다.
예컨대, 기판(110)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off: LLO)이 적용될 수 있다. 예컨대, 조사된 레이저의 중심 파장은 266nm, 532nm, 1064nm일 수 있으나, 이에 한정되는 것은 아니다.
그리고 기판(110)으로 분리되는 복수의 반도체 소자는 서로 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 기판(110)으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
도 24은 도너 기판 상의 반도체 소자가 표시 장치의 패널 기판로 전사되는 개념도이고, 도 25a 내지 도 25b는 표시 장치의 패널 기판으로 반도체 소자가 전사되는 과정을 설명하는 순서도이다.
도 24를 참조하면, 도너 기판(210) 상에 웨이퍼(1)로부터 1차 전사된 복수 개의 반도체 소자(10)가 배치될 수 있다. 또한, 웨이퍼(1)로부터 전사된 도너 기판(210)도 복수 개일 수 있다. 그리고 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)는 패널 기판(300) 상으로 2차 전사될 수 있다. 이 때, 패널 기판(300)은 복수 개의 영역을 포함할 수 있다. 여기서, 패널 기판(300)에 형성된 각 영역은 하나의 도너 기판으로부터 2차 전사되어 반도체 소자가 전사된 영역이다.
패널 기판(300)은 표시 장치의 패널로 사각형 형상일 수 있으나, 다양한 모양을 가질 수 있다., 이하에서 사각형 형상을 기준으로 설명한다. 그리고 패널 기판(300)은 12개의 영역(S1 내지 S12)을 포함할 수 있다. 예컨대, 패널 기판(300)은 제1 영역(S1) 내지 제12 영역(S12)을 포함할 수 있다. 그리고 제1 영역(S1) 내지 제12 영역(S12)은 제1 라인(L1) 내지 제5 라인(L5)에 의해 구획될 수 있다. 제1 라인(L1) 내지 제3 라인(L3)은 패널 기판(300)의 제1 면(E1)을 4등분할 수 있다. 그리고 제4 라인(L4) 내지 제5 라인(L5)은 패널 기판(300)의 제2 면(E2)을 3등분할 수 있다. 여기서, 제1 면(E1)과 제2 면(E2)은 각각 패널 기판(300)의 가장자리 중 어느 하나일 수 있다. 제1 면(E1)과 제2 면(E2)은 서로 인접한 면일 수 있다.
그리고 제1 영역(S1) 내지 제12 영역(S12)은 도너 기판(210)의 크기와 동일한 크기를 가질 수 있다. 그리고 제1 영역(S1) 내지 제12 영역(S12)은 각각 얼라인 마크를 포함할 수 있다. 복수 개의 도너 기판(210)은 각각 제1 영역(S1) 내지 제12 영역(S12)에 포함된 얼라인 마크를 따라 제1 영역(S1) 내지 제12 영역(S12)에 배치될 수 있다. 이로써, 도너 기판(210) 상에 배치된 반도체 소자(10)는 동일한 웨이퍼(1)의 일 영역으로부터 제작된 반도체 소자(10)일 수 있다. 그리고 제조 과정시 얼라인 마크는 도너 기판(210)과 패널 기판의 각 영역별로 동일하게 형성될 수 있으며, 공정 시 얼라인 마크를 따라 2차 전사가 이루어질 수 있다.
패널 기판(300) 상에 배치된 복수 개의 반도체 소자(10)는 소정의 이격 거리(dw2)를 가질 수 있다. 앞서 얼라인 마크를 따라 도너 기판(210)의 반도체 소자(10)가 패널 기판(300)으로 전사되므로, 도너 기판(210) 상에 배치된 복수 개의 반도체 소자(10)도 패널 기판(300) 상에 배치된 복수 개의 반도체 소자(10)는 소정의 이격 거리(dw2)와 동일한 이격 거리(dw1)를 가질 수 있다. 패널 기판(300) 상의 인접한 반도체 소자(10) 간 이격 거리(dw2)와 도너 기판(210) 상의 인접한 반도체 소자(10) 간 이격 거리(dw1)는 웨이퍼(1) 상에 배치된 인접한 복수 개의 반도체 소자 사이의 이격 거리보다 클 수 있다. 이러한 구성에 의하여, 웨이퍼(1)에서 일정 영역에 배치된 복수 개의 반도체 소자(10)는 일정한 이격 거리를 가지면서 복수 개의 도너 기판(210)으로 전사될 수 있다.
도 25a를 참조하면, 도 23b에서 선택된 반도체 소자를 패널 기판 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)를 패널 기판(300) 상에 배치할 수 있다. 구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 제2 접합층(310)과 접합할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자(10-1, 10-3)를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다.
도 25b를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다. 이로써, 도너 기판 상의 복수 개의 반도체 소자는 패널 기판으로 전사(2차 전사)될 수 있다.
도 26은 도 20a의 변형예이다. 도 26을 참조하면, 본 발명의 변형예에 따른 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 반사층(190), 반사층(190) 상에 배치되는 반도체 구조물(140), 제1 전극(151) 및 제2 전극(152)을 포함할 수 있다.
변형예에 따른 반도체 구조물(140)은 제1 도전형 반도체층(141), 제2 도전형 반도체층(143) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함할 수 있다. 그리고 제2 도전형 반도체층(143)은 활성층과 인접하게 배치되는 제2-1 도전형 반도체층(143a)와 중간층과 인접하게 배치되는 제2-2 도전형 반도체층(143b)를 포함할 수 있다. 또한, 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130)과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.
희생층(120), 결합층(130), 중간층(170) 및 반사층(190)은 도 20a에서 설명한 바와 동일하게 적용될 수 있다.
그리고 제2-2 도전형 반도체층(143b)은 중간층(170) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)의 두께는 3.15㎛ 내지 3.85㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
제2-2 도전형 반도체층(143b) 상에 제2 전극(152)이 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2 전극(152)과 전기적으로 연결될 수 있다.
제2 전극(152)은 제2-2 도전형 반도체층(143b) 상면의 일측에 배치될 수 있다. 제2 전극(152)은 제1 전극(151)보다 하부에 위치할 수 있다.
제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b)과 활성층(142) 사이에 배치될 수 있다.
제2-1 도전형 반도체층(143a)의 두께는 0.57㎛ 내지 0.69㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다. 제2-1 도전형 반도체층(143a)은 TSBR, AlInP를 포함할 수 있다.
활성층(142)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 적색 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
활성층(142)의 두께는 0.54㎛ 내지 0.66일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 활성층(142) 상에 배치될 수 있다. 제1 클래드는 활성층(142)과 제1 도전형 반도체층(141) 사이에 배치될 수 있다.
제1 클래드층(144)은 AlInP를 포함할 수 있다. 제1 클래드층(144)의 두께는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 제1 클래드층(144) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)의 두께는 0.45㎛ 내지 5.5㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제1 전극(151)은 제2 전극(152) 상부에 위치할 수 있다.
절연층(160)은 희생층(120), 결합층(130), 중간층(170), 반사층(190) 및 반도체 구조물(140)을 덮을 수 있다. 절연층(160)은 희생층(120), 결합층(130), 중간층(170), 반사층(190) 및 반도체 구조물(140)의 측면을 덮을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다.
절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
도 27은 제6 실시예에 따른 반도체 소자의 단면도이다.
도 27을 참조하면, 또 다른 실시예에 따른 반도체 소자는 결합층(130'), 결합층(130') 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 반사층(190), 반사층(190) 상에 배치되는 제1 도전형 반도체층(141), 상기 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 상기 활성층 상에 배치되는 제2 도전형 반도체층(143), 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극(151), 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극(152) 및 절연층(160)을 포함할 수 있다.
여기서, 중간층(170), 반사층(190), 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143), 제1 전극(151) 및 제2 전극(152) 및 절연층(160)은 상기에서 설명한 내용이 동일하게 적용될 수 있다.
또한, 도 27에서 결합층(130')은 상기 결합층(130)과 동일하게 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 도 20a와 같이 희생층(120)과 결합층(130)이 모두 배치되는 형태일 수도 있다.
그리고 결합층(130')은 앞서 설명한 바와 같이 레이저 리프트 오프(LLO) 시에 제거될 수 있다.
도 28a 내지 도 28h는 제6 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.
먼저, 제1 기판(P)이 최하부에 배치될 수 있다. 제1 기판(P)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 적어도 하나를 사용할 수 있다. 제1 기판(P) 상에 요철 구조가 형성될 수 있으나, 이에 대해 한정하지는 않는다. 제1 기판(P)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
결합층(130')은 제1 기판(P) 상에 배치될 수 있다. 결합층(130')은 반도체 소자를 디스플레이 장치로 전사하면서 제거될 수 있다. 예컨대, 반도체 장치가 디스플레이 장치로 전사되는 경우 결합층(130')은 전사 시 조사되는 레이저에 의해 분리될 수 있다. 이 때, 결합층(130')은 조사된 레이저의 파장에서 분리되도록 형성될 수 있다. 또한, 레이저의 파장은 532㎚ 또는 1064㎚일 수 있으나, 이러한 파장에 한정되는 것은 아니다. 그리고 결합층(130')은 전사 시 중간층(170) 하에 일부 존재할 수 있다.
결합층(130')은 C, O, N 및 H 중 어느 하나를 포함할 수 있으며, 결합층(130')은 레진을 포함할 수 있으나, 이에 한정되는 것은 아니다.
결합층(130')의 두께는 6㎛ 내지 8㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 반도체 소자에서 각 층의 적층 방향으로 길이일 수 있다.
중간층(170)은 결합층(130') 상에 형성될 수 있다. 또한, 순차적으로, 중간층(170) 상에 반사층(190)이 형성될 수 있다.
그리고 제1 도전형 반도체층은 반사층(190) 상에 배치되고, 순서대로,제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143)이 형성될 수 있다.
제1 도전형 반도체층(141)은 반사층(190) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 적색 광을 생성할 수 있다. 활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 앞서 설명한 바와 같이 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다. 그리고 제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X1018 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다.
또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있으나, 이에 한정되지 않는다.
그 다음 도 28b를 참조하면, 제2 기판(2)은 제2 도전형 반도체층(143) 상부에 배치될 수 있다. 예컨대, 제2 기판(2)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 기판(2)과 제2 도전형 반도체층(143) 사이에 접착층이 배치되어 제2 기판(2)은 제2 도전형 반도체층(143)과 결할 수도 있다. 제2 기판(2)은 도전성 기판 및/또는 절연성 기판일 수 있다. 또한, 제2 기판(2)은 사파이어 기판을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 28c를 참조하면, 제1 기판(P)은 반도체 소자로부터 분리될 수 있다. 예시적으로, 제1 기판(P)은 레이저 리프트 오프 등의 공정에 의해 제거될 수 있다.
도 28d를 참조하면, 중간층(170) 상에 결합층(170)과 기판(110)이 배치될 수 있다. 결합층(170)은 중간층(170) 상에 일부 배치되고, 기판(110) 하부에 일부 배치된 후 어닐링 등의 공정에 의해 중간층(170)과 기판(110)을 서로 결합할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
기판(110)은 사파이어 기판일 수 있으며, 디스플레이 장치로 전사되는 경우에 조사되는 레이저가 투과될 수 있다. 예컨대, 조사되는 레이저 파장이 532㎚ 또는 1064㎚인 경우, 제 532㎚ 또는 1064㎚ 파장의 레이저는 기판(110)를 투과하여 결합층(130')에서 흡수 될 수 있다. 그리고 결합층(130')은 조사된 레이저에 의해 분리될 수 있다.
도 28e를 참조하면, 제2 기판(2)은 레이저 리프트 오프(Laser Lift Off, LLO)에 의해 제거될 수 있다.
도 28f를 참조하면, 반도체 소자의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다.
1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다. 그리고 1차 식각에 의해, 제1 도전형 반도체층(141)은 상면 일부가 노출될 수 있다.
도 28g를 참조하면, 반도체 소자의 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 그리고 제1 도전형 반도체층(141) 상에 제1 전극(151)이 배치될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
제1 전극(151)과 제2 전극(152)은 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 예컨대, 제1 전극(151)보다 상부에 제2 전극(152)이 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 도 29과 같이 제2 도전형 반도체층(143) 상부에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
도 28h를 참조하면, 기판(110)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
2차 식각은 1차 식각보다 큰 두께를 식각할 수 있으나, 이에 한정되지 않는다. 예컨대, 2차 식각은 결합층(130')까지 수행될 수 있다. 2차 식각을 통해 기판(110) 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다.
그리고 결합층(130'), 중간층(170), 반사층(190) 및 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143) 상에 보호층(160)이 배치될 수 있다.
보호층(160)은 결합층(130') 및 중간층(170), 반사층(190) 및 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143)의 측면을 덮을 수 있다. 보호층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 또한, 보호층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
보호층(160)의 일부는 기판(110)의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 보호층(160)의 일부가 배치될 수 있다. 앞서 설명한 바와 같이, 보호층(160)은 절연층일 수 있다. 보호층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 29은 도 27의 변형예이다.
도 29을 참조하면, 반도체 소자는 도 28에서 제1 도전형 반도체층과 제2 도전형 반도체층의 위치가 변경된 형태일 수 있다. 그리고 제1 전극(151)은 제2 전극(152보다 하부에 배치될 수 있다.
변형예에 따른 반도체 소자는 결합층(130'), 결합층(130') 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 반사층(190), 반사층(190) 상에 배치되는 반도체 구조물(140), 제1 전극(151) 및 제2 전극(152)을 포함할 수 있다.
반도체 구조물(140)은 제1 도전형 반도체층(141), 제2 도전형 반도체층(143) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함할 수 있다. 그리고 제2 도전형 반도체층(143)은 활성층과 인접하게 배치되는 제2-1 도전형 반도체층(143a)와 중간층과 인접하게 배치되는 제2-2 도전형 반도체층(143b)를 포함할 수 있다. 또한, 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130')과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.
결합층(130'), 중간층(170) 및 반사층(190)은 도 27에서 설명한 바와 동일하게 적용될 수 있다.
그리고 제2-2 도전형 반도체층(143b)은 중간층(170) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
제2-2 도전형 반도체층(143b) 상에 제2 전극(152)이 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2 전극(152)과 전기적으로 연결될 수 있다.
제2 전극(152)은 제2-2 도전형 반도체층(143b) 상면의 일측에 배치될 수 있다. 제2 전극(152)은 제1 전극(151)보다 하부에 위치할 수 있다.
제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b)과 활성층(142) 사이에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다. 제2-1 도전형 반도체층(143a)은 TSBR, AlInP를 포함할 수 있다.
활성층(142)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 적색 광을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
제1 클래드층(144)은 활성층(142) 상에 배치될 수 있다. 제1 클래드는 활성층(142)과 제1 도전형 반도체층(141) 사이에 배치될 수 있다. 제1 클래드층(144)은 AlInP를 포함할 수 있다.
제1 도전형 반도체층(141)은 제1 클래드층(144) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제1 전극(151)은 제2 전극(152) 상부에 위치할 수 있다.
절연층(160)은 결합층(130'), 중간층(170), 반사층(190) 및 반도체 구조물(140)을 덮을 수 있다. 절연층(160)은 결합층(130'), 중간층(170), 반사층(190) 및 반도체 구조물(140)의 측면을 덮을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
도 30은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
도 30을 참조하면, 실시예에 따른 반도체 소자를 포함하는 디스플레이 장치는 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 반도체 소자(10)를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
구동 박막 트랜지스터는 구동 소자로, 반도체 소자(10)와 전기적으로 연결되어 반도체 소자를 구동할 수 있다.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 일측 상에 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
평탄화막은 제2 패널 기판(410) 상의 전면(全面)에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.
그루브(450)는 소정의 발광 영역으로, 반도체 소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.
반도체 소자(10)는 그루브(450)에 배치될 수 있다. 반도체 소자의 제 1 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
반도체 소자(10)는 접착층(420)을 통해 그루브(450)에 접착될 수 있다. 여기서, 접착층(420)은 상기 제2 접합층일 수 있으나, 이에 한정하지 않는다.
반도체 소자(10)의 제 2 전극(152)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 반도체 소자(10)의 제1 전극(151)은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
제 1 및 제 2 전극(151, 152)은 서로 단차질 수 있으며, 제 1 및 제 2 전극(151, 152) 중 상대적으로 낮은 위치에 있는 전극(151)은 평탄화층(430)의 상면과 동일한 수평 선상에 위치할 수 있다. 다만, 이에 한정되지 않는다.
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 반도체 소자의 제2 전극을 전기적으로 연결할 수 있다.
공통전극(CE)은 공통 전원 라인(CL)과 반도체 소자의 제1 전극을 전기적으로 연결할 수 있다.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 반도체 소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 칩은 해상도에 맞게 복수로 배열되고 연결될 수 있다.
디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 칩을 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 칩은 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 칩은 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 칩을 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 칩을 포함하는 광원 모듈을 포함할 수 있다.
이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 결합층;
    제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 적어도 하나의 반도체 구조물;
    상기 제1 도전형 반도체층과 연결되는 제1 전극;
    상기 제2 도전형 반도체층과 연결되는 제2 전극; 및
    상기 결합층 및 상기 반도체 구조물을 덮는 절연층;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 절연층은,
    상기 제1 전극의 일부 및 상기 제2 전극의 일부를 덮는 반도체 소자.
  3. 제1항에 있어서,
    상기 절연층은,
    상기 결합층의 측면을 덮는 반도체 소자.
  4. 제1항에 있어서,
    제2 도전형 반도체층은,
    상기 활성층 상에 배치되는 제2-1 도전형 반도체층; 및
    상기 제2-1 도전형 반도체층 상에 배치되는 제2-2 도전형 반도체층;을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 활성층 및 상기 제1 도전형 반도체층 사이에 제1 클래드층을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 결합층의 상부 및 상기 결합층의 하부 중 적어도 하나에 배치되는 희생층;을 더 포함하고,
    상기 희생층의 두께는 상기 결합층의 두께와 두께 비가 1:1.5 내지 1:50인 반도체 소자.
  7. 제1항에 있어서,
    상기 반도체 구조물은 복수 개인 반도체 소자.
  8. 제1항에 있어서,
    상기 결합층 상에 배치되는 중간층; 및
    상기 중간층 상에 배치되는 반사층;을 더 포함하고,
    상기 제1 도전형 반도체층은 상기 반사층 상부에 배치되는 반도체 소자.
  9. 제8항에 있어서,
    상기 반사층은 AlGaAs를 포함하는 반도체 소자.
  10. 결합층,
    제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 결합층 상에 배치되는 반도체 구조물,
    상기 제1 도전형 반도체층과 연결되는 제1 전극,
    상기 제2 도전형 반도체층과 연결되는 제2 전극 및 상기 결합층 및 상기 반도체 구조물을 덮는 절연층을 포함하는 반도체 칩;
    상기 반도체 칩 하부에 배치되는 패널 기판; 및
    상기 반도체 칩과 전기적으로 연결되는 구동 소자;를 포함하는 반도체 소자를 이용한 디스플레이 장치.
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