WO2018128471A1 - 디스플레이 장치 제조 방법 - Google Patents

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WO2018128471A1
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semiconductor
bonding
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semiconductor chip
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이상열
김청송
문지형
박선우
조현민
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엘지이노텍 주식회사
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    • H01L2924/12041—LED

Definitions

  • the embodiment relates to a method of manufacturing a display device.
  • the display device is widely used as a display screen of a laptop computer, a tablet computer, a smart phone, a portable display device, a portable information device, etc. in addition to the display device of a television or a monitor.
  • Liquid crystal displays and organic light emitting displays display images using thin film transistors as switching elements. Since the liquid crystal display is not a self-emission method, an image is displayed by using light emitted from the backlight unit disposed below the liquid crystal display panel.
  • the embodiment provides a method of manufacturing a display device in which process efficiency and accuracy can be improved.
  • the embodiment provides a method of manufacturing a display device in which manufacturing cost can be reduced.
  • a display device manufacturing method includes: preparing a substrate on which a plurality of semiconductor chips are disposed (S1); Bonding at least one first semiconductor chip of the plurality of semiconductor chips to the transfer member (S2); Irradiating a laser beam onto the first semiconductor chip to separate the first semiconductor chip from the substrate (S3); Disposing the first semiconductor chip on the panel substrate of the display apparatus by the transfer member (S4); And separating (S5) the first semiconductor chip and the transfer member by irradiating light to the transfer member, wherein the transfer member comprises: a transfer layer; And a bonding layer disposed on one surface of the transfer layer, wherein the bonding layer includes at least one bonding protrusion, and in step S2, the first semiconductor chip may be bonded to the bonding protrusion.
  • the efficiency and accuracy of the manufacturing method of the display device can be improved.
  • the manufacturing cost of the display device can be reduced.
  • FIG. 1 is a conceptual diagram of a semiconductor device among display devices according to an exemplary embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a display device according to an embodiment of the present invention.
  • 3A to 3H sequentially illustrate a method of manufacturing a display device according to an embodiment of the present invention.
  • FIG. 4A is a cross-sectional view of a conveying member for manufacturing a display device according to an embodiment of the present invention.
  • FIG. 4B is a modification of FIG. 4A.
  • FIG. 5 is a perspective view of a laser lift-off device for manufacturing a display device according to an embodiment of the present invention.
  • 6A is a plan view of a laser lift-off apparatus for manufacturing a display apparatus according to an embodiment of the present invention.
  • FIG. 6B is a modification of FIG. 6A.
  • FIG. 7A is a cross-sectional view of a laser lift-off apparatus for manufacturing a display apparatus according to an embodiment of the present invention.
  • FIG. 7B is a modification of FIG. 7A.
  • FIG. 1 is a conceptual diagram of a semiconductor device among display devices according to an exemplary embodiment of the present invention.
  • a semiconductor device 100 may include a semiconductor structure 130 and electrodes 141 and 142.
  • the semiconductor device 100 may further include a bonding layer 120 and an insulating layer 150.
  • the semiconductor device 100 according to the present invention may be a light emitting device.
  • the semiconductor device 100 may be described as a semiconductor chip.
  • the semiconductor structure 130 may be disposed on the bonding layer 120 to be described later.
  • the semiconductor structure 130 may include a first conductive semiconductor layer 131, a second conductive semiconductor layer 132, and an active layer 133.
  • the first conductive semiconductor layer 131 may be implemented with at least one of compound semiconductors such as group III-V and group II-VI.
  • the first conductive semiconductor layer 131 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or AlInN, AlGaAs, GaP, GaAs It may be formed of a material selected from GaAsP, AlGaInP.
  • the first dopant may be doped into the first conductive semiconductor layer 131.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, Te, or the like. That is, the first conductive semiconductor layer 131 may be an n-type semiconductor layer doped with an n-type dopant.
  • the second conductivity-type semiconductor layer 132 may be implemented with at least one of compound semiconductors such as group III-V and group II-VI.
  • the second conductive semiconductor layer 132 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or AlInN, AlGaAs, GaP, GaAs It may be formed of a material selected from GaAsP, AlGaInP.
  • the second dopant may be doped in the second conductive semiconductor layer 132.
  • the second dopant may be a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. That is, the second conductivity-type semiconductor layer 132 may be a p-type semiconductor layer doped with a p-type dopant.
  • the active layer 133 may be disposed between the first conductive semiconductor layer 131 and the second conductive semiconductor layer 132.
  • the active layer 133 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 131 meet holes (or electrons) injected through the second conductive semiconductor layer 132.
  • the active layer 133 transitions to a low energy level as electrons and holes recombine, and may generate light having a corresponding wavelength.
  • the active layer 133 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure. It does not limit.
  • the well layer / barrier layer of the active layer 133 may be InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP).
  • / AlGaP may be formed of any one or more pair structure, but is not limited thereto.
  • the well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.
  • the electrodes 141 and 142 may include a first electrode 141 and a second electrode 142.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 131.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 131.
  • the second electrode 142 may be disposed on the second conductive semiconductor layer 132.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 132.
  • the first electrode 141 and the second electrode 142 may be disposed on different planes. That is, as shown, the first electrode 141 may be disposed below the second electrode 142. However, this does not limit the present invention.
  • the electrodes 141 and 142 may be formed of a material having high reflectance such as Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt, and Au, or the like.
  • the material having a high reflectance and a transparent conductive material such as IZO, IZTO, IAZO, IGZO, IGTO, AZO, and ATO may be mixed to form a single layer or a multilayer, but are not limited thereto.
  • the coupling layer 120 may be disposed under the semiconductor structure 130.
  • the coupling layer 120 may be disposed between the sacrificial layer 115 and the semiconductor structure 130, which will be described later. That is, the bonding layer 120 may allow the semiconductor structure 130 to be easily deposited on the sacrificial layer 115.
  • the bonding layer 120 may include a resin, but this does not limit the present invention. In addition, the bonding layer 120 may be omitted in some cases.
  • the sacrificial layer 115 in FIG. 3C may be disposed on the substrate (substrate 110 in FIG. 3A).
  • the sacrificial layer may comprise oxide or nitride.
  • the present invention is not limited thereto.
  • the bonding layer 120 may be disposed on the sacrificial layer so that the semiconductor structure 130 is easily disposed on the sacrificial layer. However, when the sacrificial layer is made of a material similar to that of the semiconductor structure 130, the bonding layer 120 may be omitted. In detail, the semiconductor structure 130 may be disposed on the sacrificial layer. In this case, the sacrificial layer is epitaxially grown on the substrate, and may include an oxide-based material, for example, GaN, as a material having less deformation generated during epitaxial growth.
  • the insulating layer 150 may be disposed to cover only a portion of the electrodes 141 and 142 and cover the semiconductor structure 100.
  • the semiconductor structure 130 may be insulated from the outside by the insulating layer 150.
  • the insulating layer 150 may include at least one of SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, Al 2 O 3, TiO 2, and AlN, but the present invention is not limited thereto.
  • FIG. 2 is a cross-sectional view of a display device according to an embodiment of the present invention.
  • the display apparatus 200 may include a first substrate 210, a semiconductor device 100, an encapsulation layer 230, and a second substrate 240.
  • the semiconductor device 100 may be the semiconductor device disclosed in FIG. 1.
  • the illustrated display apparatus 200 may be defined as a sub-pixel as a minimum unit area where light is emitted. That is, the display apparatus 200 illustrates only one pixel SP for convenience of description, and may actually include a plurality of pixels SP.
  • the first substrate 210 may include a driving thin film transistor T2, a reflective layer 211, a gate insulating layer 212, an interlayer insulating layer 213, a planarization layer 214, and a groove 215.
  • the driving thin film transistor T2 may include a gate electrode GE, a semiconductor layer SCL, an ohmic contact layer OCL, a source electrode SE, and a drain electrode DE.
  • the gate electrode GE may be disposed together with a gate line (not shown) on the first substrate 210.
  • the gate electrode GE may be covered by the gate insulating layer 212.
  • the semiconductor layer SCL may be disposed on the gate insulating layer 212 in a predetermined pattern (or island) form so as to overlap the gate electrode GE.
  • the semiconductor layer SCL may be formed of a semiconductor material made of any one of amorphous silicon, polycrystalline silicon, oxide, and organic material, but the present invention is not limited thereto. .
  • the ohmic contact layer OCL may be disposed on the semiconductor layer SCL in a predetermined pattern (or island) form.
  • the ohmic contact layer OCL is for ohmic contact between the semiconductor layer SCL and the source / drain electrodes SE and DE and may be omitted in some cases.
  • the source electrode SE may be disposed on one side of the ohmic contact layer OCL to overlap one side of the semiconductor layer SCL.
  • the drain electrode DE may be disposed on the other side of the ohmic contact layer OCL to be spaced apart from the source electrode SE while overlapping the other side of the semiconductor layer SCL.
  • the drain electrode DE may be formed together with the source electrode SE.
  • the common power line CL may be disposed on the first substrate 210.
  • the common power line CL may receive a common power from the outside.
  • the common power line CL may be electrically separated from a gate line (not shown) electrically connected to the gate electrode GE.
  • the reflective layer 211 may be disposed to overlap the semiconductor device 100 in a vertical direction.
  • the reflective layer 211 may be disposed between the bottom surface of the groove 216 and the first substrate 210.
  • the reflective layer 211 may reflect light incident from the semiconductor device 100 toward the second substrate 240. Accordingly, the light emitting diode (light emitting device) display according to the present invention may have a top emission structure. However, the present invention is not limited to such a structure.
  • the gate insulating layer 212 may be formed of a single layer or a plurality of layers made of an inorganic material, and may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or the like.
  • the interlayer insulating layer 213 may be disposed on the entire surface of the first substrate 210 to cover the driving thin film transistor T2.
  • the interlayer insulating layer 213 may be made of an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx), or may be made of an organic material such as benzocyclobutene or photo acryl. On the other hand, the interlayer insulating layer 213 may be omitted in some cases.
  • the planarization layer (or passivation layer) 214 may be disposed on the entire surface of the substrate 100 to cover the interlayer insulating layer 213.
  • the planarization layer 214 may provide a flat surface on the interlayer insulating layer 213 while protecting the driving thin film transistor T2.
  • the planarization layer 214 may be made of an organic material such as benzocyclobutene or photo acryl, but may be made of a photo acrylic material for the convenience of the process.
  • the groove 215 may be provided in the emission area defined in the pixel SP to accommodate the semiconductor device 100.
  • the groove 215 may be formed to have a predetermined depth from the planarization layer 214.
  • the groove 215 may have a depth corresponding to the thickness (or overall height) of the semiconductor device 100.
  • the groove 215 may have a depth smaller than the thickness (or overall height) of the semiconductor device 100. That is, in this case, the semiconductor device 100 may protrude upward from the groove 215.
  • the groove 215 may have a depth in which the first electrode 141 of the semiconductor device 100 is disposed on the same plane as the planarization layer 214. However, this does not limit the present invention.
  • the filler 216 may be filled in the groove 215 in which the semiconductor device 100 is disposed.
  • the filler 216 may be made of a thermosetting resin or a photocurable resin.
  • the filler 216 may be filled and then cured in the groove 215 to planarize the upper surface of the peripheral space of the groove 215 while removing the air gap in the groove 215.
  • the filler 216 may fix the semiconductor device 100.
  • the filler 216 may allow the semiconductor device 100 to be electrically insulated from other regions.
  • the pinned layer 220 may fix the semiconductor device 100 to the groove 215.
  • the pinned layer 220 may be disposed between the semiconductor device 100 and the bottom surface of the groove 215.
  • the pinned layer 220 may be coated on the bottom surface of the semiconductor device 100 to be adhered to the bottom surface of the groove 215 during the process of transferring the semiconductor device 100 to the groove 215.
  • the pinned layer 220 is doped to the bottom surface of the groove 215 and spread by the pressing force applied during the transfer process of the semiconductor device 100 to spread the semiconductor device 100 to the bottom of the groove 215. Can be attached to the face. Accordingly, the present invention can shorten the transfer process time of the semiconductor device 100 by simply attaching the semiconductor device 100 to the bottom surface of the groove 215.
  • the pixel electrode AE may electrically connect the source electrode SE of the driving thin film transistor T2 and the second electrode 142 of the light emitting device 100.
  • the pixel electrode AE may be connected to the source electrode SE of the driving thin film transistor T2 through the first contact hole CH1 provided in the planarization layer 314.
  • the common electrode CE may electrically connect the common power line CL and the first electrode 141 of the light emitting device 100.
  • the common electrode CE may be connected to the common power line CL through the second contact hole CH2 provided in the planarization layer 314.
  • Each of the pixel electrode AE and the common electrode CE may be made of a transparent conductive material.
  • the transparent conductive material may be made of a material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but the present invention is not limited thereto.
  • the encapsulation layer 230 may be disposed to cover the top surface of the first substrate 210.
  • the encapsulation layer 230 may be disposed between the first substrate 210 and the second substrate 240. That is, the encapsulation layer 230 may be coated on the upper surface of the first substrate 210 to protect the pixel SP and the semiconductor device 100.
  • the second substrate 240 may be disposed on the first substrate 210 and the encapsulation layer 230.
  • the second substrate 240 may be made of a transparent glass material or a transparent plastic material.
  • the second substrate 240 may include a black matrix 241 and a light extraction layer 242.
  • the black matrix 241 and the light extraction layer 242 may be disposed on the encapsulation layer 230.
  • the black matrix 241 may define an opening region overlapping the emission region of the first substrate 210. That is, the black matrix 241 may be disposed to expose the emission region of each pixel SP of the second substrate 240. The black matrix 241 can prevent mixing between adjacent opening regions.
  • the light extraction layer 242 may be disposed in the opening region defined by the black matrix 241.
  • the light extraction layer 242 may be made of a transparent material to extract light emitted from the semiconductor device 100 to the outside.
  • the light extraction layer 242 may be composed of a red, green or blue color filter of the color defined in the unit pixel (SP).
  • 3A to 3H sequentially illustrate a method of manufacturing a display device according to an embodiment of the present invention.
  • a step S1 of preparing a substrate 110 on which a plurality of semiconductor devices 10 are disposed may be performed. That is, a plurality of semiconductor devices 10 may be formed on the substrate 110.
  • the semiconductor device 10 of reference numeral 10 may mean a semiconductor device connected to the substrate 110.
  • the sacrificial layer 115, the coupling layer 120, and the semiconductor structure 130 may be sequentially disposed on the substrate 110 in the form of a layer.
  • a portion of the semiconductor structure 130 may be etched from the semiconductor structure 130 to the sacrificial layer 115, and the plurality of semiconductor devices 10 may be spaced apart from each other on the substrate 110.
  • the first and second electrodes 141 and 142 may be disposed on the exposed first conductive semiconductor layer 131 and the second conductive semiconductor layer 132, respectively.
  • the insulating layer 150 may be disposed to expose only a part of the first and second electrodes 141 and 142 of the semiconductor device 10.
  • FIG. 3A only some of the semiconductor devices 10 are illustrated for convenience of description, but a plurality of semiconductor devices 10 may be disposed on the substrate 110 as shown in the plan view of FIG. 3B.
  • the present invention is not limited to the shape of the substrate 110 and the number of semiconductor elements 10 shown in FIG. 3B.
  • Substrate 110 may be a translucent, conductive or insulating substrate.
  • the substrate 110 may be a material or a carrier wafer suitable for growing a semiconductor material.
  • the substrate 110 may be formed of a material selected from sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3, but the present invention is not limited thereto.
  • the sacrificial layer 115 may be disposed on the substrate 110.
  • the sacrificial layer 115 may be removed during the transfer process of the semiconductor device 10. That is, the sacrificial layer 115 may be a layer that absorbs laser light during the transfer process to be described later. As the sacrificial layer 115 absorbs laser light and thermally decomposes, gas may be generated.
  • the sacrificial layer 115 may include, but is not limited to, a single crystal, polycrystalline or amorphous phase material combined with hydrogen, nitrogen, or oxygen.
  • the sacrificial layer 115 may include an oxide or nitride.
  • the present invention is not limited thereto.
  • the sacrificial layer 115 may include an oxide-based material, for example, GaN, but is not limited thereto.
  • the coupling layer 120 may be disposed on the sacrificial layer 115 to allow the semiconductor structure 130 to be easily disposed on the sacrificial layer 115. However, when the sacrificial layer 115 is made of a material similar to that of the semiconductor structure 130, the bonding layer 120 may be omitted.
  • the bonding layer 120 and the sacrificial layer 115 may be stacked oppositely. That is, the bonding layer 120 may be disposed, and the sacrificial layer 115 may be disposed on the bonding layer 120.
  • a step S2 of bonding at least one semiconductor device 10A (hereinafter, referred to as a first semiconductor device) to the transfer member 300 may be performed.
  • the first semiconductor element 10A may be bonded to the bonding layer 320 of the transfer member 300.
  • the bonding layer 320 may cover all of the first and second electrodes 141 and 142 of the first semiconductor device 10A.
  • the bonding layer 320 is formed of the first and second electrodes. 141 and 142 may be covered.
  • the bonding force of the bonding layer 320 and the 1st semiconductor element 10A can be improved. That is, when the bonding layer 320 covers only a part of the region where the second electrode 142 is disposed, the bonding layer 320 and the first semiconductor device 10A may be separated during the movement of the transfer member 300.
  • the transfer member 300 may include a transfer layer 310 and the bonding layer 320.
  • the bonding layer 320 may include a bonding protrusion 322.
  • the first semiconductor element 10A may be bonded to the bonding protrusion 322 of the bonding layer 320.
  • the transport layer 310 may include a light transmissive material.
  • the transport layer 310 may include a material such as sapphire (Al 2 O 3), glass, SU-8, PDMS (polydimethylsiloxane), but this is not a limitation of the present invention.
  • the bonding layer 320 may be made of a UV photosensitive resin. That is, the bonding layer 320 may include a material in which physical properties are changed by UV light and thus the bonding strength is lost.
  • the bonding layer 320 may include a plurality of bonding protrusions 322.
  • the shape of the conveying member 300 is not limited to the illustrated structure. The transfer member 300 will be described later in more detail.
  • a step S3 of separating the semiconductor device 100 (hereinafter, referred to as a semiconductor chip) from the substrate 110 by irradiating a laser to the first semiconductor device 10A may be performed. That is, by removing the sacrificial layer 115, the semiconductor chip 100 may be separated from the substrate 110.
  • the semiconductor chip 100 denoted by reference numeral 100, may mean a semiconductor device separated from the substrate 110.
  • the semiconductor chip 100 may be the semiconductor device illustrated in FIG. 1.
  • laser light may be irradiated on the rear surface of the substrate 110 to separate the substrate 110. That is, the laser light may be irradiated to the opposite side of the region where the first semiconductor element 10A is disposed in the substrate 110. The laser light may be irradiated to correspond to the semiconductor element 10A bonded to the transfer member 300. As a result, only the selected semiconductor device may be separated from the substrate 110. However, the present invention is not limited thereto and may be irradiated to the entire semiconductor device 10.
  • the substrate 110 may transmit the laser light, and the sacrificial layer 115 may absorb the laser light.
  • a thermo-chemical dissolution reaction may occur in the sacrificial layer 115.
  • the sacrificial layer 115 may be removed and the first semiconductor device 10A may be lifted off from the substrate 110.
  • the bonding layer 120 does not exist, and the sacrificial layer 115 is disposed between the semiconductor structure 130 and the substrate 110 to contact the semiconductor structure 130 and the substrate 110. can do.
  • the sacrificial layer 115 may be epitaxially grown on the substrate 110 to include GaN, and the sacrificial layer 115 may be decomposed into Ga and N2 by absorbing laser light having a level of energy that decomposes the sacrificial layer 115. have.
  • particles K may be present under the separated semiconductor structure 130.
  • Ga particles may be present under the semiconductor structure 130.
  • the particles K inhibit the adhesion between the panel substrate 1 and the semiconductor structure 130 and cracks the semiconductor structure 130 disposed thereon. may cause cracks.
  • the first material HC may be applied to the lower portion of the semiconductor structure 130.
  • the first substance HC may be an acidic substance and may include HCl.
  • the semiconductor structure 130 When the first material HC applied to the particles K is a liquid, the semiconductor structure 130 is separated from the bonding layer 320 or the semiconductor structure 130 that is not the particle K is the first material HC.
  • the first substance HC may be in a gaseous state because it may cause a chemical reaction to cause structural deformation.
  • the process may be performed at a temperature higher than the boiling point of the first material HC.
  • the boiling point is changed according to the concentration of HCl (%) (eg, the boiling point may be 103 degrees at 10% concentration of HCL, but the boiling point may be 108 degrees at 20%), and the temperature may be changed according to the concentration of HCl. have.
  • the first material HC when the first material HC is applied to the first material HC disposed under the semiconductor structure 130, the first material HC reacts with the particles K to be separated from the bottom of the semiconductor structure 130. Can be removed.
  • the process of removing such particles may be applied when the sacrificial layer 115 and the semiconductor structure 130 are epitaxially grown on the substrate without the bonding layer 120, and the bonding layer 120 is present. This may not apply.
  • gas may be generated by the reaction of the sacrificial layer 115.
  • the semiconductor chip 100 may be separated from the substrate 110 while being bonded to the transfer member 300.
  • the protective layer 150 disposed between the adjacent semiconductor elements 10 on the substrate 110 may also be separated.
  • only the selected semiconductor chip 100 may be separated from the substrate 110.
  • the semiconductor chip 100 selected by the movement of the transfer member 300 may be transferred. Accordingly, some of the semiconductor chips 100 bonded to the transfer member 300 may be separated, and the remaining semiconductor chips (semiconductor elements) not bonded to the transfer member 300 may be disposed on the substrate 110.
  • the RGB (Red, Green, Blue) pixels can be easily implemented by selectively transferring the semiconductor chip 100 and then transferring the selected semiconductor chip 100 onto the panel.
  • the step S4 of disposing the semiconductor chip 100 on the panel substrate 1 may be performed.
  • the semiconductor chip 100 may be bonded to the transfer member 300 and moved. That is, the semiconductor chip 100 may be disposed on the panel substrate 1 by the movement of the transfer member 300.
  • the pinned layer 2 may be disposed on the panel substrate 1.
  • the semiconductor chip 100 may be fixed on the panel substrate 1 by the pinned layer 2.
  • the pinned layer 2 may be made of a conventional adhesive material.
  • the pinned layer 2 may include a material that is cured by UV light.
  • the panel substrate 1 may be the planarization layer 214 illustrated in FIG. 2.
  • the pinned layer 2 may be the pinned layer 220 shown in FIG. 2.
  • the panel substrate 1 may be the substrate 210 illustrated in FIG. 2.
  • the step S5 of irradiating light to the transfer member 300 to separate the semiconductor chip 100 from the transfer member 300 and to be coupled to the panel substrate 1 may be performed.
  • the light may be irradiated from the upper portion of the transfer member (300).
  • the light irradiated onto the semiconductor chip 100 may be UV (ultraviolet) light.
  • Light may pass through the transport layer 310 and may be absorbed by the bonding layer 320 and the pinned layer 2.
  • the bonding layer 320 may absorb light and lose the bonding force.
  • the pinned layer 2 can be cured by absorbing light. That is, as light is irradiated, the semiconductor chip 100 may be separated from the bonding layer 320. In addition, as the light is irradiated, the semiconductor chip 100 may be bonded onto the panel substrate 1.
  • the display device according to the present invention can be manufactured by repeating the above steps S1 to S5.
  • 4A is a cross-sectional view of a conveying member for manufacturing a display device according to an embodiment of the present invention.
  • 4B is a modification of FIG. 4A.
  • the transfer member 300 may include a transfer layer 310 and a bonding layer 320.
  • the conveying member 300 illustrated in FIG. 4A may be a partial view for convenience of description.
  • the transfer layer 310 may constitute a basic frame of the transfer member 300.
  • the transport layer 310 may be connected to a driving unit (not shown) and moved up, down, left, and right. That is, a process of bonding, moving, and transferring the semiconductor chip 100 may be performed by the movement of the transfer layer 310.
  • the transfer layer 310 may include a main plate 311 and a transfer protrusion 312.
  • the main plate 311 may have a flat plate shape, but this does not limit the present invention.
  • the transfer protrusion 312 may protrude from one surface of the main plate 311.
  • the transfer protrusion 312 may be provided in plural as in the bonding protrusion 322 illustrated in FIG. 3D. Selective transfer of the semiconductor chip 100 may be performed by the transfer protrusion 312.
  • the bonding layer 320 may be disposed to cover one surface of the transfer layer 310.
  • the bonding layer 320 may be disposed in an area in which the transport protrusion 312 is disposed in the transport layer 310.
  • the bonding layer 320 may include a resin, and in particular, may include a material whose adhesive strength is reduced by ultraviolet (UV) light.
  • UV ultraviolet
  • the bonding layer 320 may be formed on one surface of the transfer layer 310 by using a spray coating method, but the present invention is not limited thereto.
  • the bonding layer 320 may include a main plate 321 and a bonding protrusion 322.
  • the joining protrusion 322 may protrude from the main plate 321.
  • the main plate 321 may correspond to the main plate 311 of the transport layer 310.
  • the bonding protrusion 322 may correspond to the transfer protrusion 312.
  • the bonding protrusion 322 may be substantially bonded to the semiconductor chip 100. Selective transfer of the semiconductor chip 100 may be performed by the bonding protrusions 322.
  • the joining protrusion 322 may also protrude from the main plate 321. Accordingly, by selectively bonding only the semiconductor chip 100 corresponding to the protruding region, a desired transfer process of the semiconductor chip may be performed.
  • the first semiconductor element 10A may be transferred to the display panel by laser irradiation and ultraviolet irradiation.
  • the width L1 of the transfer protrusion 312 may be equal to or larger than the width L of FIG. 3A of the first semiconductor device 10A.
  • the width L1 of the transfer protrusion may be smaller than the width L of the first semiconductor element, the bonding force between the transfer member 300 and the first semiconductor element 10A may be reduced.
  • the width L1 of the transfer protrusion may be smaller than the sum L + a + b of the separation distance a, b, and FIG. 3B between the width L of the first semiconductor element and the adjacent semiconductor elements.
  • the width L1 of the transfer protrusion is larger than the sum of the width L of the first semiconductor element and the separation distances a and b, other semiconductor elements other than the semiconductor element to be selected may be attached to the transfer member 300. .
  • the width L2 of the joining protrusion 322 may be larger than the width L1 of the transfer protrusion 312. This is because the bonding protrusions 322 are coated and formed on the transfer protrusions 312. For the same reason as above, the width L2 of the bonding protrusion 322 may be equal to or larger than the width L of FIG. 1A of the first semiconductor device 10A. In addition, the width L2 of the bonding protrusion 322 may be smaller than the sum L + a + b of the separation distances a and b between the width L of the first semiconductor element and the adjacent semiconductor chips.
  • width and thickness of the transfer protrusion 312 and the bonding protrusion 322 are defined in comparison with the width and thickness of the first semiconductor device shown in FIG. 3A, the width and thickness of the semiconductor device shown in FIG. It may be defined by comparison.
  • the width L1 of the transfer protrusion 312 may be 1 to 5 times the width L of the first semiconductor element 10A.
  • the width L1 of the transfer protrusion is smaller than the width L of the first semiconductor chip, the first semiconductor element 10A and the transfer member 300 may be separated. That is, the smaller the size of the transfer protrusion 312, the smaller the size of the bonding protrusion 322 coated on the transfer protrusion 312, so that the bonding force between the bonding protrusion 322 and the first semiconductor element 10A is reduced. Can be.
  • the width L2 of the transfer protrusion is larger than five times the width L of the first semiconductor device, the efficiency and accuracy of the process may be deteriorated. That is, the entire length of the transfer member 300 can be longer than necessary.
  • the thickness T1 of the transfer protrusion 312 may be 1 to 10 times the thickness T of the first semiconductor element 10A.
  • the thickness T1 of the transfer protrusion is smaller than the thickness T of the first semiconductor element, the accuracy of the process may be deteriorated. That is, semiconductor elements other than the semiconductor element to be selected may be bonded to the main plate 311 of the transfer member 300.
  • the thickness T1 of the transfer protrusion is greater than 10 times the thickness T of the first semiconductor element, the overall thickness of the transfer member 300 may be thicker than necessary, thereby decreasing efficiency of the process.
  • the thickness T2 of the bonding protrusion 322 may be 1 to 50 ⁇ m. When the thickness of the bonding protrusion 322 is smaller than 1 ⁇ m, the bonding force between the bonding protrusion 322 and the first semiconductor element 10A may be reduced. When the thickness of the bonding protrusion 322 is greater than 50 ⁇ m, the overall thickness of the transfer member 300 may be thicker than necessary, thereby decreasing the efficiency of the process. In addition, the consumption of the material of the bonding layer 320 increases, which may increase manufacturing costs.
  • the transfer member 400 may include a transfer layer 410 and a bonding layer 420 similarly to FIG. 4A.
  • the transfer layer 410 may include a main plate 411 and a transfer protrusion 412.
  • the bonding layer 420 may include a main plate 421 and a bonding protrusion 422.
  • the protruding surface of the transfer protrusion 412 may have an uneven structure.
  • the protruding surface of the joining protrusion 422 may have an uneven structure. That is, the conveying member 400 of FIG. 4B may have the same configuration and function as the conveying member 300 of FIG. 4A in addition to having an uneven structure. Since the transfer protrusion 412 and the joining protrusion 422 of the transfer member 400 have a concave-convex structure, the joining of the semiconductor element can be made easier.
  • the transfer layers 310 and 410 may be coated with the bonding layers 320 and 420 to facilitate the selective transfer process of the semiconductor chip.
  • the bonding layers 320 and 420 may be removed and recoated to reduce costs.
  • the bonding layers 320 and 420 have a high possibility of attaching contaminants during the process, and the adhesion strength may be reduced by ultraviolet rays.
  • the bonding layers 320 and 420 may be difficult to use repeatedly.
  • the present invention can be used by coating, removing and recoating only the bonding layers 320 and 420 having a relatively small thickness to the basic frame of the transfer layers 310 and 410. Therefore, the manufacturing cost can be reduced because the consumption of materials is reduced compared to using the transfer member (300, 400) itself to manufacture repeatedly.
  • FIG. 5 is a perspective view of a laser lift-off device for manufacturing a display device according to an embodiment of the present invention.
  • 6A is a plan view of a laser lift-off apparatus for manufacturing a display apparatus according to an embodiment of the present invention.
  • FIG. 6B is a modification of FIG. 6A.
  • 7A is a cross-sectional view of a laser lift-off apparatus for manufacturing a display apparatus according to an embodiment of the present invention.
  • FIG. 7B is a modification of FIG. 7A.
  • the laser lift-off apparatus 500 may include a laser unit 510, an optical unit 520, a stage 530, a receiving unit 540, and a housing 550.
  • the laser lift-off device 500 may be a device for performing the S3 step.
  • the laser unit 510 may emit laser light.
  • the laser unit 510 may be a KrF excimer laser, but the present invention is not limited thereto. Further, the laser source may be pulse oscillation, but this does not limit the present invention.
  • the optical unit 520 may include a lens group 521 and a mask 522.
  • the lens group 521 may enlarge or shape the beam of laser light emitted from the laser unit 510.
  • the mask 522 may irradiate the laser light emitted from the lens group 521 in a desired pattern. That is, the mask 522 may irradiate laser light of a desired pattern including an opening having a specific irradiation pattern shape.
  • the wafer A may be disposed on the stage 530.
  • the wafer A may mean a substrate 110 on which a plurality of semiconductor elements 10 are disposed (FIG. 3A).
  • the first semiconductor element 10A and the transfer member 300 may be bonded on the stage 530 (FIG. 3C).
  • the sacrificial layer 115 may be removed from the stage 530 by laser light irradiation, and the semiconductor chip 100 may be separated from the substrate 110 (FIG. 3E). Thereafter, the separated semiconductor chip 100 may be transferred onto the panel substrate 1 outside the laser lift-off apparatus 500 by the transfer member 300 (FIG. 3G).
  • the transfer member 300 may be disposed below.
  • the substrate 110 may be disposed above. That is, in FIG. 3C, the substrate 110 is disposed below the semiconductor chip 100 and the transfer member 300 is disposed on the upper portion thereof.
  • the process may be performed in an inverted form.
  • the laser light may be irradiated toward the substrate 110 from the top, and the semiconductor chip 100 may be transferred through the transfer member 300 disposed below.
  • the substrate 110 may be fixed on the stage 530 by a separate fixing member.
  • the accommodation unit 540 may be a space in which the stage 530 is accommodated.
  • the receiving part 540 may include at least one exhaust hole 541.
  • the exhaust hole 541 may discharge the gas generated by the decomposition reaction of the sacrificial layer 115 to the outside of the accommodating part 540.
  • laser light may be irradiated to the first semiconductor element 10A disposed on the stage 530.
  • the laser light may penetrate the substrate 110 to cause a thermochemical decomposition reaction in the sacrificial layer 115.
  • the sacrificial layer 115 may be removed therefrom, and the first semiconductor device 10A may be lifted off from the substrate 110.
  • a gas of a material forming the sacrificial layer 115 may be generated by the thermochemical decomposition reaction of the sacrificial layer 115.
  • the first semiconductor device 10A when the first semiconductor device 10A includes a material such as arsenic (As) or phosphorus (P), these harmful gases may be generated by a thermochemical decomposition reaction.
  • the first semiconductor device 10A when the first semiconductor device 10A is formed of a substrate such as GaAs and is a light emitting device Red including arsenic, phosphorous, or the like, the sacrificial layer 115 may also include such a material. In such cases, a structure may be needed for the effective release of harmful gases.
  • the light emitting device of the present invention is not limited to the red light emitting device, and even if applied to the red light emitting device, a sacrificial layer containing no arsenic and phosphorus may be used.
  • the stage 530 may be divided into a plurality of regions.
  • the stage 530 may be divided into four regions of the first region S1, the second region S2, the third region S3, and the fourth region S4.
  • the exhaust hole 541 of the accommodation portion 540 may include a plurality of first to fourth exhaust holes 541a, 541b, 541c, and 541d. Gas generated in one of the first to fourth regions S1, S2, S3, and S4 may be discharged to the outside through one of the first to fourth exhaust holes 541a, 541b, 541c, and 541d.
  • a plurality of partition walls P1, P2, P3, and P4 may be further disposed.
  • the first to fourth flow paths L1, L2, L3, and L4 may be configured inside the accommodating part 540 by the first to fourth partitions P1, P2, P3, and P4. Therefore, the gas discharged from the first region S1 may be discharged to the first exhaust hole 541a through the first flow path L1.
  • the gas discharged from the second region S2 may be discharged to the second exhaust hole 541b through the second flow path L2.
  • the gas discharged from the third region S3 may be discharged to the fourth exhaust hole 541d through the third flow path L3.
  • the gas discharged from the fourth region S4 may be discharged to the third exhaust hole 541c through the fourth flow path L4.
  • the gas generated during the laser lift-off process may be effectively discharged to the outside.
  • the housing 550 may accommodate the laser unit 510, the optical unit 520, the stage 530, and the accommodation unit 540.
  • the housing 550 may include an exhaust part 551 disposed thereon.
  • the exhaust unit 551 may discharge the remaining gas from the gas discharged through the exhaust hole 541.
  • the exhaust unit 551 may also include a plurality of exhaust holes, but is not limited thereto.
  • the wafer A may be moved to be disposed on the stage 530.
  • the wafer A may be loaded onto the stage 530 through an upper portion of the exhaust hole 541 of the accommodation portion 540 by a moving device (not shown).
  • the wafer A may be loaded onto the stage 530 through the lower portion of the exhaust hole 541 by a moving device (not shown).
  • a moving slit 542 may be disposed below the exhaust hole 541. The moving slit 542 can be opened and closed when loading the wafer A onto the stage 530.
  • wafer A may be loaded onto stage 530 by a moving device.
  • the wafer A may be disposed such that the substrate 110 faces the optical unit 520. That is, the shape illustrated in FIG. 3C may be arranged upside down.
  • at least one first semiconductor element 10A of the wafer A may be bonded to the transfer member 300 on the stage 530.
  • the sacrificial layer 115 may be removed by the laser light emitted from the optical unit 520, and gas may be generated. Such gas may be easily released to the outside through the exhaust hole 541.
  • the semiconductor chip 100 separated from the wafer A (or the substrate 110) may be transferred onto the panel substrate outside the housing 550 by the transfer member 300.
  • SD standard definition
  • HD high definition
  • HD full HD
  • UH. Ultra HD
  • the display device may be a display panel or a TV having a diagonal size of 100 inches or more, and the pixel may be implemented as a light emitting diode (LED).
  • LED light emitting diode
  • the embodiment implements an image and an image by using a semiconductor chip, color purity and color reproduction are excellent.
  • the embodiment implements an image and an image by using a light emitting device package having excellent linearity, thereby enabling a clear large display device of 100 inches or more.
  • the embodiment can realize a high resolution 100 inch or larger display device at low cost.
  • the semiconductor chip according to the embodiment may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit.
  • the semiconductor chip of the embodiment may be further applied to a display device, a lighting device, and a pointing device.
  • the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the reflecting plate is disposed on the bottom cover, and the light emitting module emits light.
  • the light guide plate is disposed in front of the reflective plate to guide light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet or the like and is disposed in front of the light guide plate.
  • the display panel is disposed in front of the optical sheet, the image signal output circuit supplies the image signal to the display panel, and the color filter is disposed in front of the display panel.
  • the lighting apparatus may include a light source module including a substrate and a semiconductor chip of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • the lighting device may include a lamp, a head lamp, a street lamp or the like.
  • the camera flash of the mobile terminal may include a light source module including the semiconductor chip of the embodiment.

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Abstract

실시 예는, 복수의 반도체 칩이 배치된 기판을 준비하는 단계(S1); 이송 부재에 복수의 반도체 칩 중 적어도 하나의 제 1 반도체 칩을 접합하는 단계(S2); 상기 제 1 반도체 칩에 레이저광을 조사하여 상기 기판으로부터 제 1 반도체 칩을 분리하는 단계(S3); 상기 이송 부재에 의하여 상기 제 1 반도체 칩을 디스플레이 장치의 패널 기판 상에 배치하는 단계(S4); 및 상기 이송 부재에 광을 조사하여 상기 제 1 반도체 칩과 이송 부재를 분리하는 단계(S5)를 포함하고, 상기 이송 부재는, 이송층; 및 상기 이송층의 일면에 배치되는 접합층을 포함하고, 상기 접합층은 적어도 하나의 접합 돌기를 포함하며, 상기 S2 단계에서, 상기 제 1 반도체 칩은 상기 접합 돌기에 접합되는 디스플레이 장치 제조 방법을 개시한다.

Description

디스플레이 장치 제조 방법
실시 예는 디스플레이 장치 제조 방법에 관한 것이다.
디스플레이 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
액정 디스플레이와 유기 발광 디스플레이는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor)를 이용하여 영상을 표시한다. 액정 디스플레이는 자체 발광 방식이 아니기 때문에 액정 디스플레이 패널의 하부에 배치된 백라이트 유닛으로부터 조사되는 광을 이용하여 영상을 표시하게 된다.
최근에는, 마이크로 발광 소자를 이용한 발광 다이오드 디스플레이에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 다이오드 디스플레이는 고화질과 고신뢰성을 갖기 때문에 차세대 디스플레이로서 각광받고 있다. 하지만, 마이크로 발광 소자를 박막 트랜지스터 어레이 기판에 전사하는 공정에서 접합제로 형성된 도너(Doner)의 반복 사용으로 도너에 이물질이 부착되고, 이에 따라 불량률이 증가한다는 문제가 있다. 또한, 도너를 지속적으로 새로 성형할 경우, 소모되는 접합제의 양이 증가하여 제조 비용이 증가한다는 문제가 있다.
실시 예는 공정의 효율성 및 정확성이 향상될 수 있는 디스플레이 장치 제조 방법을 제공한다.
실시 예는 제조 비용이 감소될 수 있는 디스플레이 장치 제조 방법을 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시 예에 따른 디스플레이 장치 제조 방법은, 복수의 반도체 칩이 배치된 기판을 준비하는 단계(S1); 이송 부재에 복수의 반도체 칩 중 적어도 하나의 제 1 반도체 칩을 접합하는 단계(S2); 상기 제 1 반도체 칩에 레이저광을 조사하여 상기 기판으로부터 제 1 반도체 칩을 분리하는 단계(S3); 상기 이송 부재에 의하여 상기 제 1 반도체 칩을 디스플레이 장치의 패널 기판 상에 배치하는 단계(S4); 및 상기 이송 부재에 광을 조사하여 상기 제 1 반도체 칩과 이송 부재를 분리하는 단계(S5)를 포함하고, 상기 이송 부재는, 이송층; 및 상기 이송층의 일면에 배치되는 접합층을 포함하고, 상기 접합층은 적어도 하나의 접합 돌기를 포함하며, 상기 S2 단계에서, 상기 제 1 반도체 칩은 상기 접합 돌기에 접합될 수 있다.
실시 예에 따르면, 디스플레이 장치 제조 방법의 효율성 및 정확성이 향상될 수 있다.
실시 예에 따르면, 디스플레이 장치의 제조 비용이 감소될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 디스플레이 장치 중, 반도체 소자의 개념도이다.
도 2는 본 발명의 실시예에 따른 디스플레이 장치의 단면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 도시한 것이다.
도 4a는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 이송 부재의 단면도이다.
도 4b는 도 4a의 변형예이다.
도 5는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 레이저 리프트 오프 장치의 사시도이다.
도 6a는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 레이저 리프트 오프 장치의 평면도이다.
도 6b는 도 6a의 변형예이다.
도 7a는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 레이저 리프트 오프 장치의 단면도이다.
도 7b는 도 7a의 변형예이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 디스플레이 장치 중, 반도체 소자의 개념도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 반도체 구조물(130) 및 전극(141, 142)을 포함할 수 있다. 또한, 반도체 소자(100)는 결합층(120) 및 절연층(150)을 더 포함할 수도 있다. 본 발명에 따른 반도체 소자(100)는 발광 소자일 수 있다. 또한, 이하에서 반도체 소자(100)는 반도체 칩이라고 기재될 수도 있다.
반도체 구조물(130)은 후술할 결합층(120) 상에 배치될 수 있다. 반도체 구조물(130)은 제 1 도전형 반도체층(131), 제 2 도전형 반도체층(132) 및 활성층(133)을 포함할 수 있다.
제 1 도전형 반도체층(131)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제 1 도전형 반도체층(131)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 1 도전형 반도체층(131)에는 제 1 도펀트가 도핑될 수 있다. 제 1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제 1 도전형 반도체층(131)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
제 2 도전형 반도체층(132)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제 2 도전형 반도체층(132)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도전형 반도체층(132)에는 제 2 도펀트가 도핑될 수 있다. 제 2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제 2 도전형 반도체층(132)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(133)은 제 1 도전형 반도체층(131) 및 제 2 도전형 반도체층(132) 사이에 배치될 수 있다. 활성층(133)은 제 1 도전형 반도체층(131)을 통해서 주입되는 전자(또는 정공)와 제 2 도전형 반도체층(132)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(133)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(133)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(133)이 우물 구조로 형성되는 경우, 활성층(133)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
전극(141, 142)은 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(131) 상에 배치될 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(131)과 전기적으로 연결될 수 있다. 제 2 전극(142)은 제 2 도전형 반도체층(132) 상에 배치될 수 있다. 제 2 전극(142)은 제 2 도전형 반도체층(132)과 전기적으로 연결될 수 있다.
제 1 전극(141)과 제 2 전극(142)은 서로 다른 평면 상에 배치될 수 있다. 즉, 도시된 바와 같이, 제 1 전극(141)은 제 2 전극(142)보다 하부에 배치될 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
전극(141, 142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등과 같이 반사율이 높은 물질로 형성되거나, 상기 반사율이 높은 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 투명 전도성 물질이 혼합되어 단층 또는 다층으로 형성될 수 있으나, 이에 한정하지 않는다.
결합층(120)은 반도체 구조물(130)의 하부에 배치될 수 있다. 결합층(120)은 후술할 희생층(115)과 반도체 구조물(130) 사이에 배치될 수 있다. 즉, 결합층(120)은 희생층(115) 상에 반도체 구조물(130)이 용이하게 증착되도록 할 수 있다. 결합층(120)은 수지를 포함할 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 또한, 결합층(120)은 경우에 따라 생략되는 것도 가능하다.
또한, 희생층(도 3c에서 115)은 기판(도 3a에서 기판(110)) 상에 배치될 수 있다.
희생층은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
결합층(120)은 희생층 상에 배치되어 반도체 구조물(130)이 희생층 상에 용이하게 배치되도록 할 수 있다. 그러나, 희생층이 반도체 구조물(130)과 유사한 물질로 구성될 경우, 결합층(120)은 생략 가능하다. 구체적으로, 희생층 상에 반도체 구조물(130)이 배치될 수 있다. 이 경우, 희생층은 기판 상에서 에픽텍셜 성장되고, 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxiade) 계열 물질을 포함할 수 있고, 예컨대, GaN을 포함할 수 있다.
절연층(150)은 전극(141, 142)의 일부만을 노출시키며 반도체 구조물(100)을 덮도록 배치될 수 있다. 절연층(150)에 의하여 반도체 구조물(130)은 외부와 절연될 수 있다. 절연층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 2는 본 발명의 실시예에 따른 디스플레이 장치의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 디스플레이 장치(200)는 제 1 기판(210), 반도체 소자(100), 봉지층(230) 및 제 2 기판(240)을 포함할 수 있다. 여기서, 반도체 소자(100)는 도 1에서 개시된 반도체 소자일 수 있다. 도시된 디스플레이 장치(200)는 빛이 발광되는 최소 단위의 영역으로서, 서브 화소로 정의될 수 있다. 즉, 이러한 디스플레이 장치(200)는 설명의 편의를 위하여 하나의 화소(SP)만을 도시한 것이며, 실제로는 복수의 화소(SP)를 포함할 수 있다.
제 1 기판(210)은 구동 박막 트랜지스터(T2), 반사층(211), 게이트 절연층(212), 층간 절연층(213), 평탄화층(214) 및 그루브(215)를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
게이트 전극(GE)은 제 1 기판(210) 상에 게이트 라인(미도시)과 함께 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(212)에 의해 덮일 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(212) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(OCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것으로 경우에 따라 생략 가능하다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 일측 상에 배치될 수 있다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 배치될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
공통 전원 라인(CL)은 제 1 기판(210) 상에 배치될 수 있다. 공통 전원 라인(CL)은 외부로부터 공통 전원을 공급받을 수 있다. 공통 전원 라인(CL)은 게이트 전극(GE)과 전기적으로 연결된 게이트 라인(미도시)과 전기적으로 분리될 수 있다.
반사층(211)은 반도체 소자(100)와 수직방향으로 중첩되도록 배치될 수 있다. 반사층(211)은 그루브(216)의 바닥면과 제 1 기판(210) 사이에 배치될 수 있다. 반사층(211)은 반도체 소자(100)로부터 입사되는 광을 제 2 기판(240) 쪽으로 반사시킬 수 있다. 이에 따라, 본 발명에 따른 발광 다이오드(발광 소자) 디스플레이는 전면 발광(top emission) 구조를 가질 수 있다. 그러나, 이러한 구조로 본 발명을 한정하는 것은 아니다.
게이트 절연층(212)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
층간 절연층(213)은 구동 박막 트랜지스터(T2)를 덮도록 제 1 기판(210)의 전면(全面)에 배치될 수 있다. 층간 절연층(213)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질로 이루어지거나 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수도 있다. 한편, 층간 절연층(213)은 경우에 따라 생략 가능하다.
평탄화층(또는 보호막)(214)은 층간 절연층(213)을 덮도록 기판(100)의 전면(全面)에 배치될 수 있다. 평탄화층(214)은 구동 박막 트랜지스터(T2)를 보호하면서 층간 절연층(213) 상에 평탄면을 제공할 수 있다. 평탄화층(214)은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있으나, 공정의 편의를 위해 포토 아크릴 물질로 이루어질 수도 있다.
그루브(215)는 화소(SP)에 정의된 발광 영역에 마련되어 반도체 소자(100)를 수용할 수 있다. 그루브(215)는 평탄화층(214)으로부터 일정 깊이를 갖도록 형성될 수 있다. 그루브(215)는 반도체 소자(100)의 두께(또는 전체 높이)에 대응되는 깊이를 가질 수 있다. 예를 들어, 그루브(215)는 반도체 소자(100)의 두께(또는 전체 높이)보다 작은 깊이를 가질 수 있다. 즉, 이러한 경우, 반도체 소자(100)는 그루브(215)로부터 상부로 돌출될 수 있다. 또한, 그루브(215)는 반도체 소자(100) 중 제 1 전극(141)이 평탄화층(214)과 동일 평면상에 배치되는 깊이를 가질 수도 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
충진제(216)는 반도체 소자(100)가 배치된 그루브(215)에 충진될 수 있다. 충진제(216)는 열 경화성 수지 또는 광 경화성 수지로 이루어질 수 있다. 충진제(216)는 그루브(215) 내에 충진된 후 경화됨으로써, 그루브(215) 내의 에어 갭을 제거하면서 그루브(215)의 주변 공간 상면을 평탄화시킬 수 있다. 또한, 충진제(216)는 반도체 소자(100)를 고정시킬 수 있다. 더불어, 충진제(216)는 반도체 소자(100)가 타 영역과 전기적으로 절연되도록 할 수 있다.
고정층(220)은 반도체 소자(100)를 그루브(215)에 고정시킬 수 있다. 고정층(220)은 반도체 소자(100)와 그루브(215)의 바닥면 사이에 배치될 수 있다.
일 예로써, 고정층(220)은 반도체 소자(100)의 하면에 코팅되어, 반도체 소자(100)를 그루브(215)에 전사하는 공정시 그루브(215)의 바닥면에 접착될 수 있다. 다른 예로서, 고정층(220)은 그루브(215)의 바닥면에 도팅(dotting)되어 반도체 소자(100)의 전사 공정시 가해지는 가압력에 의해 퍼짐으로써 반도체 소자(100)를 그루브(215)의 바닥면에 부착시킬 수 있다. 이에 따라, 본 발명은 반도체 소자(100)를 단순히 그루브(215)의 바닥면에 부착함으로써, 반도체 소자(100)의 전사 공정 시간을 단축시킬 수 있다.
화소 전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 발광 소자(100)의 제 2 전극(142)을 전기적으로 연결할 수 있다. 화소 전극(AE)은 평탄화층(314)에 마련된 제 1 컨택홀(CH1)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 연결될 수 있다.
공통 전극(CE)은 공통 전원 라인(CL)과 발광 소자(100)의 제 1 전극(141)을 전기적으로 연결할 수 있다. 공통 전극(CE)은 평탄화층(314)에 마련된 제 2 컨택홀(CH2)을 통해 공통 전원 라인(CL)과 연결될 수 있다.
화소 전극(AE)과 공통 전극(CE) 각각은 투명 도전성 물질로 이루어질 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질로 이루어질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
봉지층(230)은 제 1 기판(210)의 상면을 덮도록 배치될 수 있다. 봉지층(230)은 제 1 기판(210)과 제 2 기판(240) 사이에 배치될 수 있다. 즉, 봉지층(230)은 제 1 기판(210)의 상면에 코팅됨으로써 화소(SP) 및 반도체 소자(100)를 보호할 수 있다.
제 2 기판(240)은 제 1 기판(210) 및 봉지층(230) 상에 배치될 수 있다. 제 2 기판(240)은 투명 유리 재질 또는 투명 플라스틱 재질로 이루어질 수 있다. 제 2 기판(240)은 블랙 매트릭스(241) 및 광추출층(242)을 포함할 수 있다. 블랙 매트릭스(241) 및 광추출층(242)은 봉지층(230) 상에 배치될 수 있다.
블랙 매트릭스(241)는 제 1 기판(210)의 발광 영역과 중첩되는 개구 영역을 정의할 수 있다. 즉, 블랙 매트릭스(241)는 제 2 기판(240) 중 각 화소(SP)의 발광 영역을 노출시키도록 배치될 수 있다. 블랙 매트릭스(241)는 인접한 개구 영역 사이의 혼색을 방지할 수 있다.
광추출층(242)은 블랙 매트릭스(241)에 의하여 정의되는 개구 영역에 배치될 수 있다. 광추출층(242)은 투명 물질로 이루어져 반도체 소자(100)로부터 방출되는 광을 외부로 추출할 수 있다. 한편, 광추출층(242)은 단위 화소(SP)에 정의된 색상에 되는되는 적색, 녹색 또는 청색 컬러필터로 구성될 수도 있다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 도시한 것이다.
도 3a 및 도 3b를 참조하면, 다수의 반도체 소자(10)들이 배치된 기판(110)을 준비하는 단계(S1)가 이루어질 수 있다. 즉, 기판(110) 상에 다수의 반도체 소자(10)들을 형성할 수 있다. 여기서, 도면부호 10의 반도체 소자(10)는 기판(110)에 연결되어 있는 반도체 소자를 의미할 수 있다.
먼저, 기판(110) 상에 희생층(115), 결합층(120), 반도체 구조물(130)이 층의 형태로 순차적으로 배치될 수 있다. 그리고 반도체 구조물(130)로부터 희생층(115)까지 일부를 식각하여, 기판(110) 상에 다수의 반도체 소자(10)들이 서로 이격되어 배치될 수 있다. 또한, 노출된 제 1 도전형 반도체층(131) 및 제 2 도전형 반도체층(132) 상에 제 1, 2 전극(141, 142)을 각각 배치할 수 있다. 더불어, 반도체 소자(10) 중 제 1, 2 전극(141, 142)의 일부만이 노출되도록 절연층(150)을 배치할 수 있다.
도 3a에서는 설명의 편의상 일부의 반도체 소자(10)만을 도시하였으나, 실질적으로는 도 3b의 평면도처럼 기판(110) 상에 다수의 반도체 소자(10)들이 배치될 수 있다. 물론, 도 3b에 도시된 기판(110)의 형태 및 반도체 소자(10)의 개수로 본 발명을 한정하는 것은 아니다.
기판(110)은 투광성, 전도성 또는 절연성 기판일 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
희생층(115)은 기판(110) 상에 배치될 수 있다. 희생층(115)은 반도체 소자(10)의 전사 공정 시 제거될 수 있다. 즉, 희생층(115)은 후술될 전사 공정 시 레이저 광을 흡수하는 층일 수 있다. 희생층(115)이 레이저 광을 흡수하여 열분해됨으로써, 가스가 발생할 수 있다. 희생층(115)은 수소, 질소 또는 산소와 결합된 단결정, 다결정 또는 비정질 상의 물질을 포함할 수 있으나, 이것으로 한정하는 것은 아니다.
또한, 희생층(115)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예컨대, 희생층(115)은 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxiade) 계열 물질을 포함할 수 있고, 예컨대, GaN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
결합층(120)은 희생층(115) 상에 배치되어 반도체 구조물(130)이 희생층(115) 상에 용이하게 배치되도록 할 수 있다. 그러나, 희생층(115)이 반도체 구조물(130)과 유사한 물질로 구성될 경우, 결합층(120)은 생략 가능하다.
또한, 결합층(120)과 희생층(115)은 반대로 적층될 수도 있다. 즉, 결합층(120)이 배치되고, 결합층(120)상에 희생층(115)이 배치될 수도 있다.
도 3c 및 도 3d를 참조하면, 이송 부재(300)에 적어도 하나의 반도체 소자(10A, 이하, 제 1 반도체 소자)를 접합하는 단계(S2)가 이루어질 수 있다. 이 때, 제 1 반도체 소자(10A)는 이송 부재(300)의 접합층(320)에 접합될 수 있다.
S2 단계에서, 접합층(320)은 제 1 반도체 소자(10A)의 제 1, 2 전극(141, 142)을 모두 덮을 수 있다. 특히, 도면에 도시된 바와 같이, 제 1, 2 전극(141, 142)이 제 1 반도체 소자(10A)의 상부에서 서로 다른 평면 상에 배치될 경우, 접합층(320)은 제 1, 2 전극(141, 142)을 모두 덮을 수 있다. 이로 인해, 접합층(320)과 제 1 반도체 소자(10A)의 접합력을 향상시킬 수 있다. 즉, 접합층(320)이 제 2 전극(142)이 배치된 일부 영역만을 덮을 경우, 이송 부재(300)의 이동 중 접합층(320)과 제 1 반도체 소자(10A)가 분리될 수 있다.
한편, 이송 부재(300)는 이송층(310) 및 접합층(320)을 포함할 수 있다. 또한, 접합층(320)은 접합 돌기(322)를 포함할 수 있다. 제 1 반도체 소자(10A)는 접합층(320) 중 접합 돌기(322)에 접합될 수 있다.
이송층(310)은 투광성 물질을 포함할 수 있다. 구체적으로, 이송층(310)은 사파이어(Al2O3), 유리, SU-8, PDMS(polydimethylsiloxane) 등의 물질을 포함할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 접합층(320)은 UV 감광성 수지로 이루어질 수 있다. 즉, 접합층(320)은 UV 광에 의하여 물성이 변화되어 접합력을 잃는 물질을 포함할 수 있다.
한편, 도 3d에 도시된 바와 같이, 접합층(320)은 다수의 접합 돌기(322)를 포함할 수 있다. 그러나, 도시된 구조로 이송 부재(300)의 형태를 한정하는 것은 아니다. 이송 부재(300)에 대해서는 후에 보다 상세히 설명하도록 한다.
도 3c 및 도 3e를 참조하면, 제 1 반도체 소자(10A)에 레이저를 조사하여 반도체 소자(100, 이하 반도체 칩)가 기판(110)으로부터 분리되는 단계(S3)가 이루어질 수 있다. 즉, 희생층(115)이 제거됨으로써, 반도체 칩(100)이 기판(110)으로부터 분리될 수 있다. 여기서, 도면부호 100의 반도체 칩(100)은 기판(110)으로부터 분리된 반도체 소자를 의미할 수 있다. 또한, 반도체 칩(100)은 도 1에 도시된 반도체 소자일 수 있다.
S3 단계에서는, 기판(110)을 분리하기 위하여 기판(110)의 후면에 레이저 광을 조사할 수 있다. 즉, 기판(110) 중 제 1 반도체 소자(10A)가 배치된 영역의 반대편에 레이저 광을 조사할 수 있다. 레이저 광은 이송부재(300)와 접합된 반도체 소자(10A)에 대응되도록 조사될 수 있다. 이로써, 선택된 반도체 소자만 기판(110)으로부터 분리될 수 있다. 다만, 이에 한정되는 것은 아니며 반도체 소자(10) 전체에 조사될 수도 있다.
기판(110)은 레이저 광을 투과시키고, 희생층(115)은 레이저 광을 흡수할 수 있다. 희생층(115)이 레이저 광을 흡수함으로써, 희생층(115)에서 열화학 분해(thermo-chemical dissolution) 반응이 발생될 수 있다. 이러한 반응에 의해 희생층(115)이 제거되고 제 1 반도체 소자(10A)는 기판(110)으로부터 분리(lift-off)될 수 있다. 이 때, 앞서 설명한 바와 같이 결합층(120)이 존재하지 않고, 희생층(115)이 반도체 구조물(130)과 기판(110) 사이에 배치되어, 반도체 구조물(130)과 기판(110)과 접촉할 수 있다. 이 경우, 희생층(115)은 기판(110) 상에서 에픽텍셜 성장되어 GaN을 포함할 수 있으며, 희생층(115)을 분해하는 레벨의 에너지를 갖는 레이저 광을 흡수하여 Ga와 N2로 분해될 수 있다.
이에 따라, 도 3f를 참조하면, 분리된 반도체 구조물(130) 하부에 입자(K)가 존재할 수 있다. 예컨대, Ga 입자가 반도체 구조물(130) 하부에 존재할 수 있다. 이러한 입자(K)는 하기 설명하는 바와 같이 패널 기판(1)으로 전사되는 경우, 패널 기판(1)과 반도체 구조물(130) 간의 접착력을 저해하고, 상부에 배치된 반도체 구조물(130)에 크랙(crack)을 발생시킬 수 있다.
이에, 이러한 입자(K)를 제거하기 위해, 제1 물질(HC)을 반도체 구조물(130) 하부에 가할 수 있다. 제1 물질(HC)은 산성 물질일 수 있으며, HCl을 포함할 수 있다.
입자(K)에 가해지는 제1 물질(HC)이 액체인 경우, 반도체 구조물(130)이 접합층(320)과 분리되거나 입자(K)가 아닌 반도체 구조물(130)이 제1 물질(HC)과 화학반응을 일으켜 구조적 변형이 발생할 수 있으므로, 제1 물질(HC)은 기체 상태일 수 있다.
이에 따라, 제1 물질(HC)의 끓는 점 이상의 온도 상태에서 공정이 이루어질 수 있다. 예컨대, HCl의 농도(%)에 따라 끓는 점이 변경되므로(예컨대, HCL 10% 농도에서 끓는 점은 103도 이나, 20%인 경우 끓는 점이 108도일 수 있다) 온도는 HCl의 농도에 따라 변경될 수 있다.
상기와 같이 제1 물질(HC)을 반도체 구조물(130) 하부에 배치된 제1 물질(HC)에 가하면, 제1 물질(HC)은 입자(K)와 반응하여 반도체 구조물(130) 하부에서 분리되어 제거될 수 있다.
다만, 이러한 입자를 제거하는 공정(도 3f)은 결합층(120) 없이 기판 상에서 희생층(115)과 반도체 구조물(130)이 에픽텍셜 성장한 경우에 적용될 수 있으며, 결합층(120)이 존재하는 경우에는 적용되지 않을 수 있다.
또한, 희생층(115)의 반응에 의하여, 가스가 발생될 수 있다.
한편, 반도체 칩(100)은 이송 부재(300)에 접합된 채로 기판(110)으로부터 분리될 수 있다. 이 때, 기판(110) 상에서 인접한 반도체 소자(10)들 사이에 배치된 보호층(150)도 분리될 수 있다.
S3 단계에서는, 선택된 반도체 칩(100)만이 기판(110)으로부터 분리될 수 있다. 예를 들면, 이송 부재(300)의 이동에 의하여 선택된 반도체 칩(100)이 이송될 수 있다. 따라서, 이송 부재(300)에 접합된 일부 반도체 칩(100)은 분리되고, 이송 부재(300)에 접합되지 않은 나머지 반도체 칩(반도체 소자)은 기판(110) 상에 배치될 수 있다.
이와 같이, 선택적으로 반도체 칩(100)을 전사하고, 이후 선택된 반도체 칩(100)을 패널 상에 전사함으로써 RGB(Red, Green, Blue) 화소의 구현이 용이하게 이루어질 수 있다.
도 3g를 참조하면, 반도체 칩(100)을 패널 기판(1) 상에 배치하는 단계(S4)가 이루어질 수 있다. 이 때, 반도체 칩(100)은 이송 부재(300)에 접합되어 이동될 수 있다. 즉, 이송 부재(300)의 이동에 의하여 반도체 칩(100)이 패널 기판(1)에 배치될 수 있다.
패널 기판(1) 상에는 고정층(2)이 배치될 수 있다. 고정층(2)에 의하여 반도체 칩(100)은 패널 기판(1) 상에 고정될 수 있다. 고정층(2)은 통상적인 접착 물질로 이루어질 수 있다. 특히, 고정층(2)은 UV 광에 의하여 경화되는 물질을 포함할 수 있다. 한편, 패널 기판(1)은 도 2에 도시된 평탄화층(214)일 수 있다. 또한, 고정층(2)은 도 2에 도시된 고정층(220)일 수 있다. 그러나, 경우에 따라 패널 기판(1)은 도 2에 도시된 기판(210)일 수도 있다.
도 3g 및 도 3h를 참조하면, 이송 부재(300)에 광을 조사하여 반도체 칩(100)이 이송 부재(300)로부터 분리되고 패널 기판(1)에 결합되는 단계(S5)가 이루어질 수 있다. 이 때, 광은 이송 부재(300)의 상부로부터 조사될 수 있다. 반도체 칩(100)에 조사되는 광은 UV(자외선) 광일 수 있다.
광은 이송층(310)을 투과하고, 접합층(320) 및 고정층(2)에 흡수될 수 있다. 이 때, 접합층(320)은 광을 흡수하여 접합력을 잃을 수 있다. 반대로, 고정층(2)은 광을 흡수하여 경화될 수 있다. 즉, 광이 조사됨에 따라 반도체 칩(100)은 접합층(320)으로부터 분리될 수 있다. 또한, 광이 조사됨에 따라 반도체 칩(100)은 패널 기판(1) 상에 접합될 수 있다.
본 발명에 따른 디스플레이 장치는 상기의 S1 내지 S5 단계를 반복함으로써 제조될 수 있다.
도 4a는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 이송 부재의 단면도이다. 도 4b는 도 4a의 변형예이다.
도 4a를 참조하면, 이송 부재(300)는 이송층(310) 및 접합층(320)을 포함할 수 있다. 도 4a에 도시된 이송부재(300)는 설명의 편의를 위하여 일부만을 도시한 것일 수 있다.
이송층(310)은 이송 부재(300)의 기본 틀을 구성할 수 있다. 이송층(310)은 도시되지 않은 구동부와 연결되어 상하좌우로 이동될 수 있다. 즉, 이송층(310)의 이동에 의하여 반도체 칩(100)의 접합, 이동 및 전사 등의 공정이 이루어질 수 있다.
이송층(310)은 메인 플레이트(311) 및 이송 돌기(312)를 포함할 수 있다. 메인 플레이트(311)는 평평한 플레이트 형태를 가질 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 이송 돌기(312)는 메인 플레이트(311)의 일면으로부터 돌출될 수 있다. 이송 돌기(312)는 도 3d에 도시된 접합 돌기(322)와 마찬가지로 복수로 구비될 수 있다. 이송 돌기(312)에 의하여 반도체 칩(100)의 선택 전사가 이루어질 수 있다.
접합층(320)은 이송층(310)의 일면을 덮도록 배치될 수 있다. 접합층(320)은 이송층(310) 중 이송 돌기(312)가 배치된 영역에 배치될 수 있다. 접합층(320)은 수지를 포함할 수 있으며, 특히, 자외선(UV) 광에 의하여 접착력이 저하되는 물질을 포함할 수 있다. 접합층(320)은 이송층(310)의 일면에 스프레이 코팅 등의 방식을 이용하여 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
접합층(320)은 메인 플레이트(321) 및 접합 돌기(322)를 포함할 수 있다. 접합 돌기(322)는 메인 플레이트(321)로부터 돌출될 수 있다. 메인 플레이트(321)는 이송층(310)의 메인 플레이트(311)와 대응될 수 있다. 접합 돌기(322)는 이송 돌기(312)와 대응될 수 있다. 접합 돌기(322)는 실질적으로 반도체 칩(100)과 접합될 수 있다. 접합 돌기(322)에 의하여 반도체 칩(100)의 선택 전사가 이루어질 수 있다.
구체적으로, 이송 돌기(312)가 메인 플레이트(311)로부터 돌출되므로, 접합 돌기(322) 역시 메인 플레이트(321)로부터 돌출될 수 있다. 따라서, 이러한 돌출된 영역에 대응되는 반도체 칩(100)만을 선택적으로 접합함으로써, 원하는 반도체 칩의 전사 공정이 이루어질 수 있다.
즉, 접합 돌기(322)에 의하여 기판 상에 배치된 다수의 반도체 소자(100)들 중 적어도 하나가 선택 및 접합될 수 있다. 이후, 앞서 설명한 바와 같이 레이저 조사 및 자외선 조사에 의하여 제 1 반도체 소자(10A)가 디스플레이 패널로 전사될 수 있다.
이송 돌기(312)의 폭(L1)은 제 1 반도체 소자(10A)의 폭(L, 도 3a)과 같거나 클 수 있다. 이송 돌기의 폭(L1)이 제 1 반도체 소자의 폭(L)보다 작을 경우, 이송 부재(300)와 제 1 반도체 소자(10A)의 접합력이 감소될 수 있다. 또한, 이송 돌기의 폭(L1)은, 제 1 반도체 소자의 폭(L)과 인접한 반도체 소자들 사이의 이격 거리(a, b, 도 3b)의 합(L+a+b)보다 작을 수 있다. 이송 돌기의 폭(L1)이 제 1 반도체 소자의 폭(L)과 이격 거리(a, b)의 합보다 클 경우, 이송 부재(300)에 선택될 반도체 소자 외의 다른 반도체 소자가 부착될 수 있다.
접합 돌기(322)의 폭(L2)은 이송 돌기(312)의 폭(L1)보다 클 수 있다. 이는 접합 돌기(322)가 이송 돌기(312) 상에 코팅되어 형성되기 때문이다. 상기와 같은 이유로, 접합 돌기(322)의 폭(L2)은 제 1 반도체 소자(10A)의 폭(L, 도 3a)과 같거나 클 수 있다. 또한, 접합 돌기(322)의 폭(L2)은 제 1 반도체 소자의 폭(L)과 인접한 반도체 칩들 사이의 이격 거리(a, b)의 합(L+a+b)보다 작을 수 있다.
한편, 여기서는 이송 돌기(312) 및 접합 돌기(322)의 폭과 두께를 도 3a에 도시된 제 1 반도체 소자의 폭과 두께와 비교하여 정의하였으나, 도 1에 도시된 반도체 소자의 폭과 두께에 비교하여 정의될 수도 있다.
이송 돌기(312)의 폭(L1)은 제 1 반도체 소자(10A)의 폭(L)의 1 내지 5배일 수 있다. 이송 돌기의 폭(L1)이 제 1 반도체 칩의 폭(L)보다 작을 경우, 제 1 반도체 소자(10A)와 이송 부재(300)가 분리될 수 있다. 즉, 이송 돌기(312)의 크기가 작은 만큼, 이송 돌기(312) 상에 코팅되는 접합 돌기(322)의 크기도 작아지므로, 접합 돌기(322)와 제 1 반도체 소자(10A)의 접합력이 감소될 수 있다. 이송 돌기의 폭(L2)이 제 1 반도체 소자의 폭(L)의 5배보다 클 경우, 공정의 효율성 및 정확성이 떨어질 수 있다. 즉, 이송 부재(300)의 전체 길이가 필요 이상으로 길어질 수 있다.
이송 돌기(312)의 두께(T1)는 제 1 반도체 소자(10A)의 두께(T)의 1 내지 10배일 수 있다. 이송 돌기의 두께(T1)가 제 1 반도체 소자의 두께(T)보다 작을 경우, 공정의 정확성이 떨어질 수 있다. 즉, 선택될 반도체 소자 외의 반도체 소자가 이송 부재(300)의 메인 플레이트(311)에 접합될 수 있다. 이송 돌기의 두께(T1)가 제 1 반도체 소자의 두께(T)의 10배보다 클 경우, 필요 이상으로 이송 부재(300)의 전체 두께가 두꺼워져 공정의 효율성이 떨어질 수 있다.
접합 돌기(322)의 두께(T2)는 1 내지 50㎛일 수 있다. 접합 돌기(322)의 두께가 1㎛보다 작을 경우, 접합 돌기(322)와 제 1 반도체 소자(10A)의 접합력이 감소될 수 있다. 접합 돌기(322)의 두께가 50㎛보다 클 경우, 필요 이상으로 이송 부재(300)의 전체 두께가 두꺼워져 공정의 효율성이 떨어질 수 있다. 또한, 접합층(320) 물질의 소모량이 많아져 제조 비용이 상승할 수 있다.
도 4b를 참조하면, 이송 부재(400)는 도 4a와 마찬가지로 이송층(410) 및 접합층(420)을 포함할 수 있다. 이송층(410)은 메인 플레이트(411) 및 이송 돌기(412)를 포함할 수 있다. 접합층(420)은 메인 플레이트(421) 및 접합 돌기(422)를 포함할 수 있다.
이송 돌기(412)의 돌출면은 요철 구조를 가질 수 있다. 또한, 접합 돌기(422)의 돌출면도 요철 구조를 가질 수 있다. 즉, 도 4b의 이송 부재(400)는 요철 구조를 갖는 것 외에 도 4a의 이송 부재(300)와 동일한 구성 및 작용을 할 수 있다. 이송 부재(400)의 이송 돌기(412) 및 접합 돌기(422)가 요철 구조를 가짐으로써, 반도체 소자의 접합이 보다 용이하게 이루어질 수 있다.
본 발명에 따른 이송 부재(300, 400)는 이송층(310, 410)에 접합층(320, 420)을 코팅함으로써 반도체 칩의 선택 전사 공정이 용이하게 이루어질 수 있다. 특히, 반도체 칩의 전사 공정 이후, 접합층(320, 420)만을 제거하고 재코팅하여 사용함으로써 원가 절감이 가능하다.
즉, 접합층(320, 420)은 공정 도중 오염 물질의 부착 가능성이 높으며, 자외선에 의하여 접착력이 감소될 수 있다. 따라서, 접합층(320, 420)은 반복적인 사용이 어려울 수 있다. 그러나, 본 발명은 이송층(310, 410)의 기본 틀에 상대적으로 작은 두께의 접합층(320, 420)만을 코팅, 제거 및 재코팅하여 사용할 수 있다. 따라서, 이송 부재(300, 400) 자체를 반복적으로 제작하여 사용하는 것에 비하여 재료의 소모가 감소되므로 제조 비용이 감소될 수 있다.
도 5는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 레이저 리프트 오프 장치의 사시도이다. 도 6a는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 레이저 리프트 오프 장치의 평면도이다. 도 6b는 도 6a의 변형예이다. 도 7a는 본 발명의 실시예에 따른 디스플레이 장치를 제조하기 위한 레이저 리프트 오프 장치의 단면도이다. 도 7b는 도 7a의 변형예이다.
도 5 내지 도 7b를 참조하면, 레이저 리프트 오프 장치(500)는 레이저부(510), 광학부(520), 스테이지(530), 수용부(540) 및 하우징(550)을 포함할 수 있다. 레이저 리프트 오프 장치(500)는 S3 단계가 이루어지기 위한 장치일 수 있다.
레이저부(510)는 레이저광을 출사할 수 있다. 레이저부(510)는 KrF 엑시머 레이저일 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 또한, 레이저원은 펄스 발진일 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
광학부(520)는 렌즈군(521) 및 마스크(522)를 포함할 수 있다. 렌즈군(521)은 레이저부(510)에서 출사된 레이저광의 빔을 확대하거나 정형할 수 있다. 마스크(522)는 렌즈군(521)에서 출사된 레이저광을 원하는 패턴으로 조사할 수 있다. 즉, 마스크(522)는 특정 조사 패턴 형상의 개구를 포함하여 원하는 패턴의 레이저 광을 조사할 수 있다.
스테이지(530)에는 웨이퍼(A)가 배치될 수 있다. 여기서, 웨이퍼(A)는 다수의 반도체 소자(10)가 배치된 기판(110)을 의미할 수 있다(도 3a). 또한, 스테이지(530) 상에서 제 1 반도체 소자(10A)와 이송 부재(300)가 접합될 수 있다(도 3c). 더불어, 스테이지(530) 상에서 레이저 광 조사에 의하여 희생층(115)이 제거되고, 반도체 칩(100)이 기판(110)으로부터 분리될 수 있다(도 3e). 이후, 분리된 반도체 칩(100)은 이송 부재(300)에 의하여 레이저 리프트 오프 장치(500) 외부의 패널 기판(1) 상으로 이송될 수 있다(도 3g).
한편, 도 5에 도시된 레이저 리프트 오프 장치(500)의 경우, 이송 부재(300)는 하부에 배치될 수 있다. 또한, 기판(110)은 상부에 배치될 수 있다. 즉, 도 3c에는 반도체 칩(100)의 하부에 기판(110)이 배치되고, 상부에 이송 부재(300)가 배치된 것으로 도시되었으나, 이를 뒤집은 형태로 공정이 이루어지는 것도 가능하다. 다시 말해서, 도 5의 장치에서는 상부에서 레이저 광이 기판(110)을 향하여 조사되고, 하부에 배치된 이송 부재(300)를 통해 반도체 칩(100)이 이송될 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다. 또한, 도시되지는 않았으나, 기판(110)은 별도의 고정 부재에 의하여 스테이지(530) 상에 고정될 수 있다.
수용부(540)는 스테이지(530)가 수용되는 공간일 수 있다. 수용부(540)는 적어도 하나의 배기홀(541)을 포함할 수 있다. 배기홀(541)은 희생층(115)의 분해 반응에 의하여 발생된 가스를 수용부(540)의 외부로 배출할 수 있다.
구체적으로, 스테이지(530) 상에 배치된 제 1 반도체 소자(10A)에는 레이저광이 조사될 수 있다. 레이저광은 기판(110)을 투과하여 희생층(115)에서 열화학 분해 반응을 유발할 수 있다. 이로부터 희생층(115)은 제거되고, 제 1 반도체 소자(10A)는 기판(110)으로부터 분리(lift-off)될 수 있다. 이 때, 희생층(115)의 열화학 분해 반응에 의하여 희생층(115)을 이루는 물질의 가스가 생성될 수 있다.
특히, 제 1 반도체 소자(10A)가 비소(As) 또는 인(P) 등의 물질을 포함하여 형성될 경우, 열화학 분해 반응에 의하여 이들의 유해 가스가 생성될 수 있다. 특히, 제 1 반도체 소자(10A)가 GaAs와 같은 기판을 기반으로 형성되어 비소, 인 등을 포함하는 발광 소자(Red)일 경우, 희생층(115) 역시 이러한 물질을 포함하여 구성될 수 있다. 이러한 경우, 유해 가스의 효과적인 배출을 위한 구조가 필요할 수 있다.
물론, 본 발명의 발광 소자를 Red 발광 소자로 한정하는 것은 아니며, 만약 Red 발광 소자에 적용되더라도 비소와 인을 포함하지 않는 희생층이 사용될 수도 있다.
도 6a를 참조하면, 스테이지(530)는 복수 개의 영역으로 구획될 수 있다. 예를 들어, 스테이지(530)는 제 1 영역(S1), 제 2 영역(S2), 제 3 영역(S3) 및 제 4 영역(S4)의 4개의 영역으로 구획될 수 있다. 또한, 수용부(540)의 배기홀(541)은 복수의 제 1 내지 제 4 배기홀(541a, 541b, 541c, 541d)을 포함할 수 있다. 제 1 내지 제 4 영역(S1, S2, S3, S4) 중 하나에서 발생된 가스는 제 1 내지 제 4 배기홀(541a, 541b, 541c, 541d) 중 하나를 통해 외부로 배출될 수 있다.
도 6b를 참조하면, 도 6a의 구조에서 복수의 격벽(P1, P2, P3, P4)이 더 배치될 수 있다. 제 1 내지 제 4 격벽(P1, P2, P3, P4)에 의하여 수용부(540)의 내부는 제 1 내지 제 4 유로(L1, L2, L3, L4)가 구성될 수 있다. 따라서, 제 1 영역(S1)으로부터 배출되는 가스는 제 1 유로(L1)를 통해 제 1 배기홀(541a)로 배출될 수 있다. 제 2 영역(S2)으로부터 배출되는 가스는 제 2 유로(L2)를 통해 제 2 배기홀(541b)로 배출될 수 있다. 제 3 영역(S3)으로부터 배출되는 가스는 제 3 유로(L3)를 통해 제 4 배기홀(541d)로 배출될 수 있다. 제 4 영역(S4)으로부터 배출되는 가스는 제 4 유로(L4)를 통해 제 3 배기홀(541c)로 배출될 수 있다.
이처럼, 수용부(540)에 복수의 배기홀(541a, 541b, 541c, 541d)을 배치함에 따라 레이저 리프트 오프 공정 중 발생된 가스를 효과적으로 외부로 배출할 수 있다.
하우징(550)은 레이저부(510), 광학부(520), 스테이지(530) 및 수용부(540)를 수용할 수 있다. 하우징(550)은 상부에 배치되는 배기부(551)를 포함할 수 있다. 배기부(551)는 배기홀(541)을 통해 배출된 가스 중 남아 있는 가스를 배출할 수 있다. 배기부(551)도 복수 개의 배기홀을 포함할 수 있으나, 이에 한정되지는 않는다.
한편, 도 7a를 참조하면, 웨이퍼(A)는 스테이지(530) 상에 배치되도록 이동될 수 있다. 웨이퍼(A)는 이동 장치(미도시)에 의하여 수용부(540)의 배기홀(541) 상부를 지나 스테이지(530) 상으로 로딩될 수 있다.
또는, 도 7b를 참조하면, 웨이퍼(A)는 이동 장치(미도시)에 의하여 배기홀(541) 하부를 지나 스테이지(530) 상으로 로딩될 수 있다. 이 때, 배기홀(541)의 하부에는 이동 슬릿(542)이 배치될 수 있다. 이동 슬릿(542)은 웨이퍼(A)를 스테이지(530) 상으로 로딩하는 경우에 개폐될 수 있다.
이처럼, 웨이퍼(A)는 이동 장치에 의하여 스테이지(530) 상으로 로딩될 수 있다. 이 때, 웨이퍼(A)는 기판(110)이 광학부(520)와 마주보도록 배치될 수 있다. 즉, 도 3c에 도시된 형태가 상하 반전되어 배치될 있다. 또한, 도시되지는 않았으나, 웨이퍼(A) 중 적어도 하나의 제 1 반도체 소자(10A)는 스테이지(530) 상에서 이송 부재(300)와 접합될 수 있다.
그리고 광학부(520)에서 조사된 레이저 광에 의하여 희생층(115)이 제거되고, 가스가 발생할 수 있다. 이러한 가스는 배기홀(541)을 통해 외부로 용이하게 방출될 수 있다. 또한, 웨이퍼(A)(또는 기판(110))로부터 분리된 반도체 칩(100)은 이송 부재(300)에 의해 하우징(550) 외부의 패널 기판 상으로 이송될 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 칩은 해상도에 맞게 복수로 배열되고 연결될 수 있다.
디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 칩을 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 칩은 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 칩은 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 칩을 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 칩을 포함하는 광원 모듈을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 복수의 반도체 칩이 배치된 기판을 준비하는 단계(S1);
    이송 부재에 복수의 반도체 칩 중 적어도 하나의 제 1 반도체 칩을 접합하는 단계(S2);
    상기 제 1 반도체 칩에 레이저광을 조사하여 상기 기판으로부터 제 1 반도체 칩을 분리하는 단계(S3);
    상기 이송 부재에 의하여 상기 제 1 반도체 칩을 디스플레이 장치의 패널 기판 상에 배치하는 단계(S4); 및
    상기 이송 부재에 광을 조사하여 상기 제 1 반도체 칩과 이송 부재를 분리하는 단계(S5)를 포함하고,
    상기 이송 부재는, 이송층; 및 상기 이송층의 일면에 배치되는 접합층을 포함하고,
    상기 접합층은 적어도 하나의 접합 돌기를 포함하며,
    상기 S2 단계에서, 상기 제 1 반도체 칩은 상기 접합 돌기에 접합되는 디스플레이 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 칩은,
    제 1 도전형 반도체층; 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제 1 도전형 반도체층과 연결되는 제 1 전극;
    상기 제 2 도전형 반도체층과 연결되는 제 2 전극; 및
    상기 제 1 전극 및 제 2 전극의 일부만을 노출시키며 상기 반도체 구조물을 덮는 절연층을 포함하는 디스플레이 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 S2 단계에서, 상기 접합 돌기는 상기 제 1 전극 및 제 2 전극을 덮도록 상기 제 1 반도체 칩과 접합되는 디스플레이 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 S1 단계에서, 상기 제 1 반도체 칩과 기판 사이에는 희생층이 배치되고,
    상기 희생층은 상기 S3 단계에서 분해되는 디스플레이 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 S3 단계는 레이저 리프트 오프 장치 내에서 이루어지고,
    상기 레이저 리프트 오프 장치는, 상기 레이저광을 조사하는 레이저부; 상기 기판이 배치되는 스테이지; 및 상기 스테이지를 수용하고, 적어도 하나의 배기홀을 포함하는 수용부를 포함하고,
    상기 배기홀을 통해 상기 희생층의 분해 시 발생된 가스가 외부로 배출되는 디스플레이 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 이송층은 그 일면으로부터 돌출되는 적어도 하나의 이송 돌기를 포함하고,
    상기 접합 돌기는 상기 이송 돌기와 대응되는 디스플레이 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 이송 돌기는 요철 구조를 포함하는 디스플레이 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 접합 돌기의 두께는 1 내지 50㎛인 디스플레이 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 접합 돌기는 요철 구조를 포함하는 디스플레이 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 S4 단계에서, 상기 패널 기판과 제 1 반도체 칩 사이에는 고정층이 배치되고,
    상기 고정층은 상기 S5 단계에서 경화되는 디스플레이 장치 제조 방법.
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