WO2018061954A1 - 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置 - Google Patents
薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置 Download PDFInfo
- Publication number
- WO2018061954A1 WO2018061954A1 PCT/JP2017/033998 JP2017033998W WO2018061954A1 WO 2018061954 A1 WO2018061954 A1 WO 2018061954A1 JP 2017033998 W JP2017033998 W JP 2017033998W WO 2018061954 A1 WO2018061954 A1 WO 2018061954A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- insulating layer
- interlayer insulating
- layer
- oxide semiconductor
- thin film
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 186
- 239000010409 thin film Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000010410 layer Substances 0.000 claims abstract description 539
- 239000011229 interlayer Substances 0.000 claims abstract description 254
- 239000004065 semiconductor Substances 0.000 claims abstract description 195
- 238000005530 etching Methods 0.000 claims abstract description 117
- 239000010408 film Substances 0.000 claims description 173
- 229910052760 oxygen Inorganic materials 0.000 claims description 39
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 36
- 239000001301 oxygen Substances 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 239000011701 zinc Substances 0.000 claims description 25
- 238000005229 chemical vapour deposition Methods 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 229910052725 zinc Inorganic materials 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 239000010936 titanium Substances 0.000 claims description 18
- 229910052738 indium Inorganic materials 0.000 claims description 17
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 16
- 238000001039 wet etching Methods 0.000 claims description 14
- -1 hydrogen fluoride compound Chemical class 0.000 claims description 12
- 229910052733 gallium Inorganic materials 0.000 claims description 11
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 10
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052793 cadmium Inorganic materials 0.000 claims description 7
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052718 tin Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000011777 magnesium Substances 0.000 claims description 5
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 229910052749 magnesium Inorganic materials 0.000 claims description 4
- CXKCTMHTOKXKQT-UHFFFAOYSA-N cadmium oxide Inorganic materials [Cd]=O CXKCTMHTOKXKQT-UHFFFAOYSA-N 0.000 claims description 3
- CFEAAQFZALKQPA-UHFFFAOYSA-N cadmium(2+);oxygen(2-) Chemical compound [O-2].[Cd+2] CFEAAQFZALKQPA-UHFFFAOYSA-N 0.000 claims description 3
- 239000011135 tin Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 36
- 239000004973 liquid crystal related substance Substances 0.000 description 25
- 229910004298 SiO 2 Inorganic materials 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 18
- 239000010949 copper Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 229910021419 crystalline silicon Inorganic materials 0.000 description 10
- 239000003566 sealing material Substances 0.000 description 9
- 239000000203 mixture Substances 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 229910007541 Zn O Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 230000008034 disappearance Effects 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 239000004925 Acrylic resin Substances 0.000 description 4
- 229920000178 Acrylic resin Polymers 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910006404 SnO 2 Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 244000126211 Hericium coralloides Species 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 239000004695 Polyether sulfone Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003077 Ti−O Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 1
- 229920006393 polyether sulfone Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133345—Insulating layers
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Definitions
- the present invention relates to a thin film transistor substrate, a method for manufacturing the thin film transistor substrate, and a display device. More specifically, the present invention relates to a thin film transistor substrate including an etching stopper layer on a semiconductor layer, a method for manufacturing the thin film transistor substrate, and a display device including the thin film transistor substrate.
- a thin film transistor substrate is usually provided with a thin film transistor (TFT) as a switching element for each pixel which is the minimum unit of an image.
- TFT thin film transistor
- Examples of the TFT structure include a bottom gate structure in which a gate electrode, a gate insulating layer, and a semiconductor layer are stacked in this order on a substrate, and a source electrode and a drain electrode are disposed on the semiconductor layer.
- Patent Document 1 discusses the provision of a thin film transistor having a favorable interface between an oxide semiconductor and an insulating layer, which is made of amorphous silicon containing at least O and N, and is an oxide semiconductor layer. TFT having good interface characteristics by using an insulating film having an oxygen concentration distribution in the film thickness direction so that the oxygen concentration is high on the interface side of the substrate and the oxygen concentration decreases toward the gate electrode. It is disclosed that can be produced stably.
- Examples of the method for forming the source electrode and the drain electrode include a method in which a metal thin film is formed on the semiconductor layer and then patterned by wet etching.
- a metal thin film is formed on the semiconductor layer and then patterned by wet etching.
- Patent Document 2 in order to protect the semiconductor layer from an etchant, it is considered to provide an etching stopper layer on the semiconductor layer.
- an interlayer insulating layer is formed on a semiconductor layer, and then a wiring material such as aluminum (Al) or copper (Cu) is formed and patterned.
- a source electrode, a drain electrode, and the like are formed.
- the patterning of the source electrode, the drain electrode and the like is often performed by wet etching because it is easy to form wiring and can be formed at a relatively low cost.
- the etching rate of the interlayer insulating layer with respect to the etching solution is, the higher the resistance to the etching solution is, and it is suitable for protecting the semiconductor layer located in the lower layer such as the source electrode and the drain electrode.
- the film thickness is increased in order to improve the etching resistance of the interlayer insulating layer, the film stress may increase and the adhesion of the film may decrease. If the step coverage of the interlayer insulating layer is poor, the interlayer insulating layer may crack, or in some cases, the interlayer insulating layer may be peeled off, and the etching solution may infiltrate from the stepped portion on the side surface of the semiconductor layer during wiring formation.
- the oxide semiconductor may disappear due to the etching solution, and the characteristics of the transistor may not be stabilized. Therefore, it has been difficult to form an interlayer insulating layer having high resistance to an etching solution while suppressing film stress.
- the present invention has been made in view of the above-described situation, and an object thereof is to provide a highly reliable thin film transistor substrate, a method for manufacturing the thin film transistor substrate, and a display device.
- a TFT having an etching stopper (ES) layer for example, a configuration in which an ES layer 315 is formed in an island shape only on the channel region of the oxide semiconductor layer 14 as shown in FIGS. (Hereinafter also referred to as island-like ES-TFT), an ES layer 15 is formed on the entire surface of the oxide semiconductor layer 14 as shown in FIGS. 2 and 3 as Embodiment 1 of the present invention, and contact holes are formed.
- a configuration in which the ES layer 15 is removed only in the first opening 18 and the second opening 19 hereinafter also referred to as a planar ES-TFT).
- the portion other than the channel region of the oxide semiconductor layer 14 is not covered with the ES layer.
- the source electrode and the drain electrode are formed, an etching solution is contained in the oxide semiconductor layer 14. Soaked in.
- the planar ES-TFT since the ES layer is formed on the entire surface of the oxide semiconductor layer 14, the etchant hardly penetrates into the oxide semiconductor layer 14, but the oxide semiconductor layer 14 If the coverage on the side surface is insufficient, the etchant may permeate and the oxide semiconductor layer 14 may disappear.
- the present inventor further examined the configuration of the above-described planar ES-TFT, and arranged three interlayer insulating layers between the oxide semiconductor layer and the source electrode and the drain electrode, so
- the interlayer insulating layer etching rate ER1, the second interlayer insulating layer etching rate ER2, and the third interlayer insulating layer etching rate ER3 are set such that ER2 ⁇ ER1 and ER3 ⁇ ER1. It has been found that both resistance to the etching solution and suppression of film stress can be achieved, and when forming the source electrode and the drain electrode, the etching solution can be prevented from penetrating into the oxide semiconductor layer from the side surface with poor step coverage. . As a result, the inventors have conceived that the above problems can be solved brilliantly and have reached the present invention.
- One embodiment of the present invention is an insulating substrate, a gate electrode disposed over the insulating substrate, a gate insulating layer covering the gate electrode, and a position overlapping with a part of the gate electrode over the gate insulating layer.
- An oxide semiconductor layer disposed; an interlayer insulating layer covering an upper surface and a side surface of the oxide semiconductor layer; and a source electrode and a drain electrode disposed on the interlayer insulating layer, wherein the interlayer insulating layer includes: A first interlayer insulating layer, a second interlayer insulating layer, and a third interlayer insulating layer are stacked in this order from the oxide semiconductor layer side, and in a region overlapping with the oxide semiconductor layer in plan view, the source electrode and An etching rate of the first interlayer insulating layer with respect to an etching solution, the first opening having a contact with the oxide semiconductor layer and a second opening with the drain electrode and the oxide semiconductor layer contacting ER1, above Second etching rate of the interlayer insulating layer
- Another embodiment of the present invention may be a display device including the thin film transistor substrate of the present invention.
- Still another embodiment of the present invention is a method of manufacturing a thin film transistor substrate having a bottom gate structure, the manufacturing method including a step of forming an interlayer insulating layer over an oxide semiconductor layer, and Forming a source electrode and a drain electrode, and forming the interlayer insulating layer includes forming a first interlayer insulating layer so as to cover the oxide semiconductor layer, and forming the first interlayer insulating layer.
- a second interlayer insulating layer is formed on the layer, a third interlayer insulating layer is formed on the second interlayer insulating layer, and the first,
- the steps of removing a part of the second and third interlayer insulating layers, forming the first opening and the second opening, and forming the source electrode and the drain electrode include the interlayer insulating layer, the first opening A conductive film is formed on one opening and the second opening.
- the conductive film is patterned by wet etching, and the etching rate ER1 of the first interlayer insulating layer, the etching rate ER2 of the second interlayer insulating layer, and the etching rate ER3 of the third interlayer insulating layer with respect to the etching solution May be a method of manufacturing a thin film transistor substrate having a relationship of ER2 ⁇ ER1 and ER3 ⁇ ER1.
- both the resistance to the etching solution and the suppression of the film stress can be achieved.
- a highly reliable thin film transistor substrate, a method for manufacturing the thin film transistor substrate, and a highly reliable display device including the thin film transistor substrate because the disappearance of the oxide semiconductor layer due to liquid penetration can be suppressed. Can do.
- FIG. 1 is a schematic plan view showing an entire TFT substrate according to Embodiment 1.
- FIG. 4 is a schematic plan view of one pixel of a TFT substrate according to Embodiment 1 and Example 1.
- FIG. 3 is a schematic cross-sectional view taken along the line AB in FIG. 2. It is the schematic diagram which showed the manufacturing process of the TFT substrate which concerns on Embodiment 1, and is the cross-sectional schematic diagram which showed the process of forming a gate electrode on an insulating substrate.
- FIG. 5 is a schematic view showing a manufacturing process of the TFT substrate according to Embodiment 1, and is a schematic cross-sectional view showing a process of forming a gate insulating layer on the gate electrode.
- FIG. 4 is a schematic diagram illustrating a manufacturing process of the TFT substrate according to Embodiment 1, and is a schematic cross-sectional diagram illustrating a process of forming a source electrode and a drain electrode on an interlayer insulating layer.
- FIG. 6 is a schematic diagram illustrating a manufacturing process of the TFT substrate according to Embodiment 1, and is a schematic cross-sectional diagram illustrating a process of forming a pixel electrode.
- 10 is a schematic plan view of a TFT substrate in the vicinity of a TFT according to Modification 1.
- FIG. FIG. 12 is a schematic cross-sectional view taken along line CD in FIG. 11.
- 6 is a schematic cross-sectional view of a boundary portion between a display region and a peripheral region of a TFT substrate according to Embodiment 2.
- FIG. 6 is a schematic cross-sectional view of a boundary portion between a display region and a peripheral region of a TFT substrate according to Embodiment 2.
- FIG. 7 is a schematic plan view of the vicinity of a TFT of a TFT substrate according to Comparative Example 1.
- FIG. FIG. 16 is a schematic cross-sectional view taken along line EF in FIG. 15.
- FIG. 1 is a schematic plan view showing the entire TFT substrate according to the first embodiment.
- FIG. 2 is a schematic plan view of one pixel of the TFT substrate according to the first embodiment.
- FIG. 3 is a schematic cross-sectional view taken along the line AB in FIG.
- the TFT substrate 1000 ⁇ / b> A has a display area 1002 including a plurality of pixels and an area other than the display area 1002 (non-display area 1001).
- the non-display area 1001 includes a drive circuit formation area in which a drive circuit is provided.
- a source driver circuit 110 for example, a source driver circuit 110, a gate driver circuit 120, an inspection circuit 130, and the like are provided.
- a plurality of gate bus lines 140 extending in the row direction and a plurality of source bus lines 150 extending in the column direction are formed.
- Each gate bus line 140 is connected to each terminal of the gate driver circuit 120.
- Each source bus line 150 is connected to each terminal of the source driver circuit 110.
- Each pixel corresponds to a region surrounded by the gate bus line 140 and the source bus line 150, and a thin film transistor (TFT) 100A is provided as a switching element for each pixel.
- TFT thin film transistor
- the TFT 100 ⁇ / b> A includes the oxide semiconductor layer 14, the drain electrode 17, the gate electrode 12 drawn from the gate bus line 140, and the source electrode 16 drawn from the source bus line 150. .
- the oxide semiconductor layer 14 is disposed to face a position overlapping with part of the gate electrode 12, and a region between the source electrode 16 and the drain electrode 17 is a channel region.
- a first opening 18 and a second opening 19 are formed in a region overlapping with the oxide semiconductor layer 14 in a plan view, and portions other than the first opening 18 and the second opening 19 are The interlayer insulating layer 15 is covered.
- the interlayer insulating layer 15 is an etching stopper layer, and is a layer that protects the oxide semiconductor layer 14 when the source electrode 16 and the drain electrode 17 are formed over the oxide semiconductor layer 14.
- a pixel electrode 25 is provided for each pixel.
- the TFT 100A has a bottom gate structure.
- the TFT substrate 1000 ⁇ / b> A includes an insulating substrate 11, a gate electrode 12 disposed on the insulating substrate 11, a gate insulating layer 13 covering the gate electrode 12, and a position overlapping with a part of the gate electrode 12 on the gate insulating layer 13.
- the oxide semiconductor layer 14 is disposed on the interlayer insulating layer 15.
- the source electrode 16 and the drain electrode 17 are disposed on the interlayer insulating layer 15.
- the source electrode 16 and the oxide semiconductor layer 14 are in contact with each other through the first opening 18, and the drain electrode 17 and the oxide semiconductor layer 14 are in contact with each other through the second opening 19.
- a first inorganic insulating film 20 and an organic insulating layer 21 are disposed on the source electrode 16 and the drain electrode 17, and a pixel electrode 25 is disposed on the organic insulating layer 21.
- a base layer may be provided between the insulating substrate 11 and the gate electrode 12.
- the TFT substrate 1000A may be a TFT substrate used in a fringe field switching (FFS) type liquid crystal display device which is a kind of horizontal alignment mode.
- FFS fringe field switching
- a planar electrode common electrode 22
- the slit electrode pixel electrode 25
- the second inorganic insulating film 23 are interposed therebetween. It has a laminated FFS electrode structure.
- the pixel electrode 25 is in contact with the drain electrode 17 through a third opening 24 that penetrates the first inorganic insulating film 20, the organic insulating layer 21, and the second inorganic insulating film 23.
- an insulating substrate generally used for display applications such as a glass substrate, a silicon substrate, and a heat-resistant plastic substrate can be used.
- the material for the plastic substrate include polyethylene terephthalate resin, polyethylene naphthalate resin, polyether sulfone resin, acrylic resin, and polyimide resin.
- the gate electrode 12 for example, molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), tantalum (Ta), chromium (Cr), or an alloy or nitridation thereof.
- Mo molybdenum
- Ti titanium
- Al aluminum
- Cu copper
- W tungsten
- Ta tantalum
- Cr chromium
- a film containing an object can be used.
- the gate electrode may be a stacked film in which a plurality of types of films are stacked.
- the thickness of the gate electrode is, for example, 100 to 800 nm.
- the gate insulating layer 13 for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy) film, or the like can be used. From the viewpoint of reducing oxygen vacancies in the oxide semiconductor layer, it is preferable to include silicon oxide, particularly SiO 2 .
- the gate insulating layer may be a single layer or may be stacked. The thickness of the gate insulating layer is, for example, 20 to 50 nm.
- the oxide semiconductor layer 14 is disposed at a position overlapping with part of the gate electrode 12 over the gate insulating layer 13.
- the oxide semiconductor layer 14 includes an oxide semiconductor.
- an oxide semiconductor By using an oxide semiconductor, the electron mobility of the TFT can be increased as compared with the case of using amorphous silicon. Therefore, even when the definition of the display device is increased, that is, even when the on-time of the TFT per pixel is shortened, a sufficient voltage can be applied to the liquid crystal layer.
- the oxide semiconductor when the oxide semiconductor is used, the leakage current in the off state of the TFT can be reduced as compared with the case where amorphous silicon is used. Therefore, in the case of high definition or not, it is possible to employ driving such as low frequency driving and driving with a stop period, and as a result, power consumption can be reduced.
- the thickness of the oxide semiconductor layer 14 is, for example, 30 to 100 nm.
- oxide semiconductor examples include indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn), magnesium (Mg), cadmium (Cd), titanium (Ti), and germanium (Ge). ) And at least one element selected from the group consisting of oxygen and oxygen (O).
- the oxide semiconductor layer includes a semiconductor containing indium, gallium, zinc, and oxygen (In—Ga—Zn—O based semiconductor), a semiconductor containing zinc and oxygen (Zn—O based semiconductor), indium, zinc, and oxygen.
- Insultors In—Zn—O semiconductors
- semiconductors containing zinc, titanium and oxygen Zn—Ti—O semiconductors
- semiconductors containing cadmium, germanium and oxygen Cd—Ge—O semiconductors
- cadmium, lead And a semiconductor containing oxygen Cd—Pb—O based semiconductor
- a semiconductor containing cadmium oxide a semiconductor containing magnesium, zinc and oxygen
- Mg—Zn—O based semiconductor a semiconductor containing indium, tin, zinc and oxygen
- In-Sn-Zn-O-based semiconductor for example, In 2 O 3 -SnO 2 -ZnO
- semiconductor containing indium, gallium, tin and oxygen In-Ga-Sn-O-based semiconductor
- the oxide semiconductor layer includes a semiconductor containing indium, gallium, zinc, and oxygen.
- An In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is particularly limited.
- the interlayer insulating layer 15 covers the upper surface and side surfaces of the oxide semiconductor layer 14. Accordingly, even when wet etching is used when the source electrode 16 and the drain electrode 17 are formed over the oxide semiconductor layer 14, the etchant does not soak into the oxide semiconductor layer 14. 14 disappearance can be prevented. Further, the interlayer insulating layer 15 is laminated in the order of the first interlayer insulating layer 15a, the second interlayer insulating layer 15b, and the third interlayer insulating layer 15c from the oxide semiconductor layer 14 side. Since the interlayer insulating layer 15 has a three-layer structure, the etching liquid can be prevented from entering the oxide semiconductor layer 14 and the disappearance of the oxide semiconductor layer 14 can be suppressed. can get.
- the etching rate ER1 of the first interlayer insulating layer 15a, the etching rate ER2 of the second interlayer insulating layer 15b, and the etching rate ER3 of the third interlayer insulating layer 15c with respect to the etchant are ER2 ⁇ ER1 and ER3 ⁇ ER1 Have the relationship.
- ER2 ⁇ ER1 and ER3 ⁇ ER1 the film stress can be suppressed while improving the etching resistance of the interlayer insulating layer 15.
- the etching rates ER1, ER2, and ER3 are, for example, etching rates for an etching solution containing a hydrogen fluoride compound.
- the etching rate can be adjusted by the type (composition), thickness, etc. of the interlayer insulating layer.
- the etching rate ER2 with respect to the etching solution of the second interlayer insulating layer 15b is smaller than the etching rate ER1 with respect to the etching solution of the first interlayer insulating layer 15a.
- the etching rate ER3 for the etching solution of the third interlayer insulating layer 15c is larger than the etching rate ER2 for the etching solution of the second interlayer insulating layer 15b, and the etching rate ER1 for the etching solution of the first interlayer insulating layer 15a. May be the same or smaller. That is, the ER1, the ER2, and the ER3 may have a relationship of ER2 ⁇ ER3 ⁇ ER1.
- the etching rate ER3 for the etching solution of the third interlayer insulating layer 15c is higher than the etching rate ER2 for the etching solution of the second interlayer insulating layer 15b and the etching rate ER1 for the etching solution of the first interlayer insulating layer 15a. May be small. That is, ER1, ER2, and ER3 may have a relationship of ER3 ⁇ ER2 ⁇ ER1.
- the etching resistance of each interlayer insulating layer can be adjusted by a combination of the composition, film thickness, and etching rate of each interlayer insulating layer, transistor characteristics such as threshold value, off-current, and the material and film thickness of the source and drain electrodes. Depending on the composition and the type of etching solution, it is possible to appropriately select whether the etching rate of each interlayer insulating layer is ER2 ⁇ ER3 ⁇ ER1 or ER3 ⁇ ER2 ⁇ ER1.
- the etching rate with respect to an etching solution containing a hydrogen fluoride compound is, among silicon oxide (SiO 2 ) film, silicon oxynitride (SiOxNy) film, and silicon nitride (SiN) film.
- the thickness of the silicon nitride film is increased, the etching resistance is improved.
- the film is formed by the CVD method, for example, productivity may be lowered.
- productivity may be lowered.
- the ratio of silicon nitride in the interlayer insulating layer is high, adhesion may be reduced, and reliability of the oxide semiconductor may be reduced. Therefore, the silicon nitride film is disposed away from the oxide semiconductor layer 14. It is preferable.
- the first interlayer insulating layer 15a may include silicon oxide (for example, SiO 2 ). When the first interlayer insulating layer 15a includes silicon oxide, oxygen vacancies in the oxide semiconductor layer 14 can be effectively reduced.
- the thickness of the first interlayer insulating layer 15a is preferably 10 nm to 100 nm. If the thickness is less than 10 nm, the insulation resistance may decrease. On the other hand, if the thickness exceeds 100 nm, the productivity (capacity) may be reduced.
- a more preferable lower limit of the thickness of the first interlayer insulating layer 15a is 20 nm, and a more preferable upper limit is 80 nm.
- the nitrogen content of silicon oxynitride can be adjusted by, for example, SiH 4 or ammonia gas partial pressure.
- the etching rate can be reduced by increasing the thickness of the second interlayer insulating layer 15b without reducing the productivity. it can.
- the thickness of the second interlayer insulating layer 15b is preferably 10 nm to 200 nm. If the thickness is less than 10 nm, the insulation resistance may decrease. On the other hand, when the thickness exceeds 200 nm, the productivity (capability) may be lowered.
- a more preferable lower limit of the thickness of the second interlayer insulating layer 15b is 20 nm, and a more preferable upper limit is 100 nm.
- the third interlayer insulating layer 15c may include silicon oxide or silicon oxynitride.
- the third interlayer insulating layer 15c may include silicon nitride or silicon oxynitride.
- the thickness of the third interlayer insulating layer 15c is preferably 10 nm to 100 nm. If the thickness is less than 10 nm, the insulation resistance may decrease.
- the productivity may be reduced.
- a more preferable lower limit of the thickness of the third interlayer insulating layer 15c is 20 nm, and a more preferable upper limit is 50 nm.
- the interlayer insulating layer 15 includes a first interlayer insulating layer 15a containing silicon oxide, a second interlayer insulating layer 15b containing silicon oxynitride, and a third interlayer insulating layer 15c containing silicon nitride,
- the interlayer insulating layer 15a includes silicon oxide
- the second interlayer insulating layer 15b includes silicon oxynitride
- the third interlayer insulating layer 15c includes silicon oxynitride
- the first interlayer insulating layer 15a is oxidized. It is preferable that silicon is included, the second interlayer insulating layer 15b includes silicon oxynitride, and the third interlayer insulating layer 15c includes silicon oxide.
- the second interlayer insulating layer 15b When both the second interlayer insulating layer 15b and the third interlayer insulating layer 15c contain silicon oxynitride, the second interlayer insulating layer 15b has a higher nitrogen content than the third interlayer insulating layer 15c. It is preferable.
- the nitrogen content of the second interlayer insulating layer 15b is higher than that of the third interlayer insulating layer 15c, the SiOxNy contained in the second interlayer insulating layer 15b and the third interlayer insulating layer 15c
- the value of y is not limited.
- the interlayer insulating layer 15 may be three or more layers. An interlayer insulating layer may be further provided on the third interlayer insulating layer 15c.
- a silicon oxide film, a silicon nitride film, or a silicon oxynitride film may be stacked.
- the source electrode 16 and the drain electrode 17 for example, molybdenum (Mo), titanium (Ti), aluminum (Al), copper (Cu), tungsten (W), tantalum (Ta), chromium (Cr), or these A film containing any of these alloys or nitrides can be used.
- the source electrode and the drain electrode may be a laminated film in which a plurality of types of films are laminated.
- the source electrode 16 may be formed by stacking the source upper layer electrode 16b on the source lower layer electrode 16a.
- the drain electrode 17 may be one in which the drain upper layer electrode 17b is stacked on the drain lower layer electrode 17a.
- Examples of the source lower layer electrode 16a and the drain lower layer electrode 17a include a Ti film having a thickness of 10 to 100 nm.
- Examples of the source upper layer electrode 16b and the drain upper layer electrode 17b include an Al film or Cu having a thickness of 100 to 500 nm. A membrane is mentioned.
- the first inorganic insulating film 20 is a layer that protects the channel region of the TFT 100A.
- the first inorganic insulating film 20 for example, silicon oxide (for example, SiO 2 ), silicon nitride (SiNx), silicon oxynitride (SiOxNy), or the like can be used.
- the film thickness of the first inorganic insulating film 20 is not particularly limited, and is preferably 50 nm to 500 nm, and more preferably 100 nm to 300 nm.
- the first inorganic insulating film 20 may be, for example, a SiO 2 film having a thickness of 200 nm.
- the organic insulating layer 21 is a layer for planarizing the TFT substrate.
- a photosensitive or non-photosensitive resin film can be used as the organic insulating film.
- the resin include an acrylic resin and a photosensitive polyimide.
- the organic insulating film can be patterned by exposing and developing the organic insulating film without forming a resist.
- the film thickness of the organic insulating layer 21 is not particularly limited, and is preferably 1 ⁇ m to 5 ⁇ m, and more preferably 2 ⁇ m to 4 ⁇ m.
- the organic insulating film may be a positive photosensitive acrylic resin film having a thickness of 3 ⁇ m.
- a light-transmitting conductive material can be used.
- ITO indium tin oxide
- IZO indium zinc oxide
- silicon oxide are included.
- ITO indium-tin oxide
- ITSO indium oxide
- In 2 O 3 indium oxide
- SnO 2 tin oxide
- ZnO zinc oxide
- TiN titanium nitride
- the first transparent conductive film may be a laminated film in which a plurality of types of films are laminated.
- the common electrode 22 may be an ITO film having a thickness of 100 nm.
- the second inorganic insulating film 23 is disposed between the common electrode 22 and the pixel electrode 25, functions as an insulator that insulates the common electrode 22 and the pixel electrode 25, and also serves as a dielectric that forms a storage capacitor. Function.
- silicon oxide for example, SiO 2
- silicon nitride SiNx
- silicon oxynitride SiOxNy
- Silicon nitride SiNx is preferable from the viewpoints of excellent adhesion to the resin film and increasing the dielectric constant of the second inorganic insulating film 23.
- the film thickness of the second inorganic insulating film 23 is not particularly limited, and is preferably 50 nm to 500 nm, and more preferably 100 nm to 300 nm.
- the second inorganic insulating film 23 may be a 300 nm thick SiNx film.
- a light-transmitting conductive material can be used.
- ITO indium tin oxide
- IZO indium zinc oxide
- silicon oxide are included.
- ITO indium-tin oxide
- ITSO indium oxide
- In 2 O 3 indium oxide
- SnO 2 tin oxide
- ZnO zinc oxide
- TiN titanium nitride
- the pixel electrode 25 may be a laminated film in which a plurality of types of films are laminated.
- the pixel electrode 25 may be an ITO film having a thickness of 100 nm.
- the pixel electrode 25 is preferably a slit electrode having a linear electrode and a linear opening (slit).
- the slit electrode for example, as shown in FIG. 2, the slit electrode has a linear opening 25b surrounded by a linear electrode 25a as a slit, a plurality of comb teeth, and The thing of the comb shape which the linear notch arrange
- a scanning signal is supplied to the gate bus line 140 and the gate electrode 12 in a pulsed manner from the gate driver circuit 120 at a predetermined timing, and the scanning signal is applied to each TFT 100A by a line sequential method.
- the TFT 100A is turned on for a certain period by the input of the scanning signal. While the TFT 100A is in the ON state, an image signal is supplied to the pixel electrode 25 from the gate driver circuit 120 via the source bus line 150 and the TFT 100A.
- a common signal which is a signal applied in common to all the pixels is supplied to the common electrode 22.
- the common electrode 22 and the pixel electrode 25 are stacked via the second inorganic insulating film 23.
- an image signal is applied to the pixel electrode 25
- electric lines of force are generated parabolically between the pixel electrode 25 and the common electrode 22 through the slits 25 b formed in the pixel electrode 25.
- a fringe electric field corresponding to the image signal is generated.
- the alignment of liquid crystal molecules is controlled by this fringe electric field, and as a result, the light transmittance of each pixel is controlled. In this way, a large number of pixels are independently driven, and an image is displayed in the display area 1002.
- the method for manufacturing a TFT substrate according to Embodiment 1 is a method for manufacturing a thin film transistor substrate having a bottom gate structure, in which an interlayer insulating layer is formed on an oxide semiconductor layer, and a source electrode is formed on the interlayer insulating layer. And forming a drain electrode. Before the step of forming the interlayer insulating layer over the oxide semiconductor layer, a step of forming a gate electrode over the insulating substrate and a step of forming the gate insulating layer over the gate electrode may be included.
- FIGS. 4 to 10 are schematic views showing the manufacturing process of the TFT substrate according to the first embodiment.
- FIG. 4 shows the process of forming the gate electrode on the insulating substrate.
- FIG. 5 shows the process on the gate electrode.
- 6 shows a step of forming a gate insulating layer
- FIG. 6 shows a step of forming an oxide semiconductor layer on the gate insulating layer
- FIGS. 7A to 7D show an interlayer insulating layer on the oxide semiconductor layer.
- FIGS. 8A and 8B show a process of forming a source electrode and a drain electrode on the interlayer insulating layer
- FIGS. 9A to 9C show a common electrode.
- FIGS. 10A and 10B show a process of forming a pixel electrode.
- the insulating substrate 11 is prepared, and a first conductive film is formed on the entire surface of the insulating substrate 11 by sputtering.
- a first resist is formed on the first conductive film by photolithography.
- the first conductive film is wet-etched using the first resist as a mask, and the first resist is removed, thereby forming the gate electrode 12 as shown in FIG.
- the gate bus line 140 is also formed integrally with the gate electrode 12.
- the step of forming the gate insulating layer 13 on the gate electrode 12 is performed by depositing the gate insulating layer 13 on the entire surface of the substrate on which the gate electrode 12 is formed by the CVD (Chemical Vapor Deposition) method. To do.
- CVD Chemical Vapor Deposition
- a semiconductor film is formed over the entire surface of the substrate over which the gate insulating layer 13 is formed by a sputtering method, a CVD method, or the like. Annealing may be performed after the semiconductor film is formed. After annealing the semiconductor film, a second resist is formed on the semiconductor film by photolithography. The semiconductor film is wet-etched using the second resist as a mask, and the second resist is peeled off, whereby the oxide semiconductor layer 14 is formed at a position overlapping with part of the gate electrode 12 as shown in FIG.
- the oxide semiconductor layer 14 is formed on the entire surface of the substrate on which the oxide semiconductor layer 14 is formed.
- First interlayer insulating layer 15a is formed by CVD so as to cover.
- a second interlayer insulating layer 15b is formed on the first interlayer insulating layer 15a by the CVD method, and as shown in FIG.
- a third interlayer insulating layer 15c is formed on the second interlayer insulating layer 15b by the CVD method.
- a third resist is formed on the third interlayer insulating layer 15c by a photolithography method, and the first resist is used as a mask in a region overlapping with the oxide semiconductor layer 14 in plan view by dry etching. Then, a part of the second and third interlayer insulating layers 15a, 15b and 15c is removed, and then the third resist is removed, so that the oxide is seen in a plan view as shown in FIG. A first opening 18 and a second opening 19 are formed in a region overlapping with the semiconductor layer 14.
- the formation of the first, second and third interlayer insulating layers 15a, 15b and 15c may be performed by plasma CVD using SiH 4 , N 2 O or O 2 , or tetraethoxysilane (TEOS) and O 2 or A CVD method using O 3 may be used.
- the first interlayer insulating layer 15a is preferably formed by a CVD method using TEOS and O 2 or O 3 .
- a CVD method using TEOS and O 2 or O 3 is used, an interlayer insulating layer having a high step coverage can be obtained. Therefore, the first interlayer insulating layer 15a is formed by a CVD method using TEOS and O 2 or O 3.
- the second interlayer insulating layer 15b and the third interlayer insulating layer 15c can be thinned.
- the step of forming the source electrode 16 and the drain electrode 17 on the interlayer insulating layer 15 is performed on the interlayer insulating layer 15, the first opening 18 and the second opening 19 as shown in FIG. Then, a conductive film (first transparent conductive film) is formed by a sputtering method.
- the first transparent conductive film is formed, for example, by forming a Ti film as a lower layer and forming an Al film or a Cu film on the Ti film. Also good.
- a fourth resist is formed on the first transparent conductive film by a photolithography method, and the first transparent conductive film is wet-etched using the fourth resist as a mask.
- the fourth resist is removed to form the source electrode 16 and the drain electrode 17 as shown in FIG. 8B.
- a source upper layer electrode 16b is stacked on a source lower layer electrode 16a
- a drain upper layer electrode 17b is stacked on a drain lower layer electrode 17a.
- wet etching may be performed using an etchant containing a hydrogen fluoride compound.
- the hydrogen fluoride compound include hydrogen fluoride (HF) and ammonium fluoride (NH 4 F).
- HF hydrogen fluoride
- NH 4 F ammonium fluoride
- a Ti film is often formed as the lower electrode.
- an etching solution having a high oxidizing power it is necessary to use an etching solution having a high oxidizing power, and an etching solution containing the hydrogen fluoride compound is preferably used.
- the concentration of the hydrogen fluoride compound contained in the etching solution is, for example, 0.01 to 0.5 mol%.
- the etching solution containing the hydrogen fluoride compound has high oxidizing power, the etching solution is likely to be immersed in the oxide semiconductor layer 14 and the oxide semiconductor layer 14 is easily lost by the etching solution. Therefore, when an etchant containing a hydrogen fluoride compound is used as the etchant, the oxide semiconductor layer 14 can be more effectively prevented from disappearing by providing the interlayer insulating layer 15 with a three-layer structure.
- the first inorganic insulating film 20 is formed on the entire surface of the substrate on which the source electrode 16 and the drain electrode 17 are formed by the CVD method. To do. Annealing may be performed after the formation of the first inorganic insulating film 20.
- the material of the organic insulating layer 21 is applied to the entire surface of the substrate on which the first inorganic insulating film 20 is formed by a method such as a spin coating method or a slit coating method, and the coating film is dried. An organic insulating film having the following is formed. As shown in FIG.
- the organic insulating film 21 is formed by annealing and baking the organic insulating film. Annealing is performed at 200 ° C. for 1 hour, for example. Thereafter, a second transparent conductive film is formed on the entire surface of the substrate on which the organic insulating layer 21 is formed by sputtering, and a fifth resist is formed on the second transparent conductive film by photolithography. The second transparent conductive film is wet-etched using the fifth resist as a mask, and the fifth resist is peeled off to form the common electrode 22 as shown in FIG. 9C. After the common electrode 22 is patterned, the common electrode 22 may be polycrystallized by annealing.
- the step of forming the pixel electrode 25 is performed by forming a second inorganic insulating film 23 on the entire surface of the substrate on which the common electrode 22 is formed by a CVD method, A sixth resist is formed on the second inorganic insulating film 23 by a lithography method, and the first inorganic insulating film 20, the organic insulating layer 21, and the second inorganic insulating film 23 are collectively formed using the sixth resist as a mask.
- the third opening 24 is formed by dry etching.
- the sixth resist is peeled off, a third transparent conductive film is formed on the entire surface of the substrate on which the second inorganic insulating film 23 is formed by sputtering, and the third transparent conductive film is formed on the third transparent conductive film by photolithography. Seven resists are formed.
- the third transparent conductive film is wet-etched using the seventh resist as a mask, and the seventh resist is peeled off to form the pixel electrode 25 as shown in FIG.
- the pixel electrode 25 and the drain electrode 17 are in contact with each other through the third opening 24.
- FIG. 11 is a schematic plan view of the vicinity of the TFT of the TFT substrate according to the first modification.
- FIG. 12 is a schematic cross-sectional view taken along line CD in FIG.
- the width of the oxide semiconductor layer 14 is wider than the width of the gate electrode 12 in plan view, and the first opening 18 and the second opening 19 are the gate electrode.
- the configuration is the same as that of the first embodiment except for overlapping with the 12 outer edges.
- the TFT substrate 1000B according to the first modification also has an interlayer insulating layer 15 that is an etching stop layer that covers the upper surface and side surfaces of the oxide semiconductor layer 14 and has a three-layer structure. Since the etching solution does not penetrate into the oxide semiconductor layer 14 when the source electrode 16 and the drain electrode 17 are wet-etched, the disappearance of the oxide semiconductor layer 14 can be prevented and a highly reliable TFT substrate can be obtained. Can do.
- the TFT substrate 2000 according to the second embodiment is a TFT substrate including a pixel TFT and a circuit TFT 200 formed on the same substrate.
- a part or the whole of the peripheral drive circuit is integrally formed on the same substrate as the pixel TFT.
- Such a TFT substrate is called a driver monolithic TFT substrate.
- the peripheral drive circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
- the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
- an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
- FIG. 13 is a schematic cross-sectional view of a boundary portion between the display region and the peripheral region of the TFT substrate according to the second embodiment.
- a pixel TFT is formed in each pixel in the display region 1002, and a circuit TFT 200 is formed in the non-display region 1001.
- the TFT substrate 2000 includes a substrate 11, a base layer 201 formed on the surface of the substrate 11, a pixel TFT 100 ⁇ / b> A formed on the base layer 201, and a circuit TFT 200 formed on the base layer 201.
- the pixel TFT 100 ⁇ / b> A and the circuit TFT 200 are integrally formed on the substrate 11.
- the TFT 100A described in the TFT substrate 1000A according to the first embodiment shown in FIGS. 2 and 3 is shown, but the TFT substrate 1000B according to the comparative embodiment 1 shown in FIGS. 11 and 12 is described.
- the TFT 100B can also be applied.
- the circuit TFT 200 includes a crystalline silicon semiconductor layer (for example, a low-temperature polysilicon layer) 214 formed on the base layer 201, a third inorganic insulating layer 202 that covers the crystalline silicon semiconductor layer 214, and a third inorganic insulating layer.
- a gate electrode 212 provided over the layer 202.
- a portion of the third inorganic insulating layer 202 located between the crystalline silicon semiconductor layer 214 and the gate electrode 212 functions as a gate insulating layer of the circuit TFT 200.
- the source electrode 216 and the drain electrode 217 are provided on an insulating layer (the gate insulating layer 13 of the pixel TFT 100A) that covers the gate electrode 212 and the crystalline silicon semiconductor layer 214.
- the source electrode 216 and the drain electrode 217 may be in contact with the crystalline silicon semiconductor layer 214 through openings formed in the insulating layer.
- the circuit TFT 200 may include an interlayer insulating layer 15 having a three-layer structure, like the pixel TFT 100A.
- the third inorganic insulating layer 202 that is the gate insulating layer of the circuit TFT 200 may be extended to a region where the pixel TFT is formed.
- the oxide semiconductor layer 12 of the pixel TFT 100A may be formed on the third inorganic insulating layer 202.
- the circuit TFT 200 and the circuit TFT 200 are covered with the first inorganic insulating film 20 and the organic insulating layer 21.
- the TFT 100 ⁇ / b> A has a configuration in which the gate electrode 12 and the gate insulating layer 13 are formed on the insulating substrate 11.
- the TFT 100 ⁇ / b> A is applied to the pixel TFT of Embodiment 2
- the TFT 100 ⁇ / b> A is formed on the insulating substrate 11.
- the base layer 201 and the third inorganic insulating layer 202 may be formed, and the gate electrode 12 and the gate insulating layer 13 may be formed on the third inorganic insulating layer 202. It is also possible to form the gate electrode 12 and the gate insulating layer 13 on the insulating substrate 11 by removing the base layer 201 and the third inorganic insulating layer 202 in the formation region of the pixel TFT 100A.
- the circuit TFT 200 has a top gate structure in which a crystalline silicon semiconductor layer 214 is disposed between the gate electrode 212 and the insulating substrate 11.
- the pixel TFT has a bottom gate structure in which the gate electrode 12 is disposed between the oxide semiconductor layer 14 and the substrate 11.
- the gate insulating layer 13 of the pixel TFT 100A may extend to a region where the circuit TFT 200 is formed, and may function as an insulating layer that covers the gate electrode 212 and the crystalline silicon semiconductor layer 214 of the circuit TFT 200. In such a case, the gate insulating layer 13 may have a stacked structure.
- the gate electrode 212 of the circuit TFT 200 and the gate electrode 12 of the pixel TFT 100A may be formed in the same layer.
- the source electrode 216 and the drain electrode 217 of the circuit TFT 200 and the source electrode 16 and the drain electrode 17 of the pixel TFT 100A may be formed in the same layer. “Formed in the same layer” means forming using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
- FIG. 14 is a schematic cross-sectional view showing an example of a display device according to the present invention.
- a display device 1500 illustrated in FIG. 14 is a liquid crystal display device, and includes, for example, a liquid crystal panel in which a TFT substrate 1000A, a liquid crystal layer 1100, and a color filter (CF) substrate 1200 are stacked in this order, and a backlight 1400. Is mentioned.
- the TFT substrate and the CF substrate are attached by a sealing material 1300.
- any of the TFT substrate 1000A according to Embodiment 1, the TFT substrate 1000B according to Modification 1, and the TFT substrate 2000 according to Embodiment 2 may be used.
- the CF substrate 1200, the liquid crystal layer 1100, the sealing material 1300, and the backlight 1400 those usually used in the field of liquid crystal display devices can be used.
- the configuration of the color filter substrate 1200 include a configuration in which a black matrix formed in a lattice shape, a color filter formed in a lattice shape, and the like are provided on a transparent substrate. The color filter and the black matrix are arranged in an area corresponding to the display area 1002.
- the liquid crystal layer 1100 contains liquid crystal molecules. When a voltage equal to or higher than the threshold value of liquid crystal molecules is applied to the liquid crystal layer 1100, the alignment of the liquid crystal molecules changes, and the amount of light transmitted through the liquid crystal display device can be controlled.
- the liquid crystal molecules are preferably nematic liquid crystals.
- the liquid crystal material may have a negative dielectric anisotropy or a positive dielectric anisotropy.
- the sealing material 1300 is formed so as to surround the display area 1002.
- the sealing material 1300 adheres the TFT substrate 1000A and the CF substrate 1200 to each other and seals the liquid crystal layer 1100 between the TFT substrate 1000A and the CF substrate 1200.
- the sealing material 1300 is not particularly limited, and examples thereof include a thermosetting sealing material, a photocurable (for example, ultraviolet curable) sealing material, and a photocurable and thermosetting sealing material.
- the display device 1500 may be a transmissive liquid crystal display device in which a backlight is disposed on the back surface of the liquid crystal panel.
- the backlight 1400 may be an edge light method or a direct type.
- An alignment film may be provided between the TFT substrate 1000A and the liquid crystal layer 1100 and between the CF substrate 1200 and the liquid crystal layer 1100.
- the alignment film those usually used in the field of liquid crystal display devices can be used, but when the TFT substrate 1000A is a TFT substrate for FFS mode, a horizontal alignment film is preferable.
- the liquid crystal display device is mainly described.
- the type of the display device according to the present invention is not particularly limited to the liquid crystal display device.
- a microcapsule-type electrophoretic electronic paper, an organic or inorganic EL display, or the like may be used.
- FIG. 15 is a schematic plan view of the vicinity of the TFT of the TFT substrate according to Comparative Embodiment 1.
- 16 is a schematic cross-sectional view taken along line EF in FIG.
- the TFT substrate 3000 according to the comparative form 1 has the etching stopper (ES) layer 315 disposed only in the central portion (channel region) of the oxide semiconductor layer 14, and the above-described oxidation in plan view.
- the TFT substrate 1000A has the same configuration as that of the TFT substrate 1000A according to Embodiment 1 except that no opening is provided in a region overlapping with the physical semiconductor layer.
- the source electrode 16 and the oxide semiconductor layer 14, and the gate electrode 17 and the oxide semiconductor layer 14 are in direct contact with each other without an opening.
- an oxide semiconductor layer 14 is formed over the gate insulating layer 13
- an ES layer 315 is formed over the entire surface of the substrate over which the oxide semiconductor layer 14 is formed by a CVD method.
- the eighth resist is formed only in the channel region on the oxide semiconductor layer 14, the ES layer 315 other than the channel region is removed by dry etching, and then the eighth resist is peeled off.
- the ES layer may be one layer or two or more layers.
- a transparent conductive film is formed over the oxide semiconductor layer 14 and the ES layer 315.
- a ninth resist is formed on the transparent conductive film by a photolithography method, and the first transparent conductive film is wet-etched using the ninth resist as a mask. Thereafter, the source electrode 16 and the drain electrode 17 are formed by removing the ninth resist.
- Example 1 The TFT substrate according to Example 1 is a TFT substrate for FFS mode, and has the configuration shown in FIGS.
- FIG. 2 is also a schematic plan view of one pixel of the TFT substrate according to the first embodiment.
- FIG. 3 is also a schematic cross-sectional view of one pixel of the TFT substrate according to the first embodiment.
- a TFT substrate was manufactured by the manufacturing steps shown in FIGS.
- a Cu thin film was formed as a gate electrode layer on a glass substrate by a sputtering method, a resist was formed by a photolithography method, and then a gate bus line and a gate electrode were formed by wet etching.
- the thickness of the obtained gate electrode was 300 nm.
- a SiN film was formed by CVD on the entire surface of the substrate on which the gate electrode was formed, and then a SiO 2 film was laminated.
- the thickness of the obtained gate insulating layer was 400 nm.
- oxide semiconductor layer A semiconductor (In—Ga—Sn—O-based semiconductor) film containing indium, gallium, tin, and oxygen was formed over the entire surface of the substrate over which the gate insulating layer was formed by a sputtering method.
- a 2.0 ⁇ m-thick photosensitive resist was patterned on the semiconductor film by photolithography, and then the oxide semiconductor film was etched by isotropic etching to form an oxide semiconductor layer. The thickness of the obtained oxide semiconductor layer was 50 nm.
- SiO 2 film is formed as a first interlayer insulating layer by a CVD method on the entire surface of the substrate on which the oxide semiconductor layer is formed, and then SiO x Ny is formed as a second interlayer insulating layer by the CVD method on the SiO 2 film.
- a resist is formed by a photolithography method, and a first opening and a second through the first, second, and third interlayer insulating layers are formed in a region overlapping with the oxide semiconductor layer in a plan view by dry etching. Two openings were formed.
- the thickness of the first interlayer insulating layer was 20 nm
- the thickness of the second interlayer insulating layer was 30 nm
- the thickness of the third interlayer insulating layer was 30 nm.
- a plasma CVD method using SiH 4 as a gas source was used for the formation of the first, second and third interlayer insulating layers.
- a Ti film is formed as a source lower layer electrode and a drain lower layer electrode on the entire surface of the substrate on which the interlayer insulating layer is formed by sputtering, and Cu is used as a source upper layer electrode and source upper layer electrode on the Ti film by sputtering.
- a film was formed. Thereafter, a 2.0 ⁇ m photoresist was applied on the Cu film, exposed and developed, and then a source electrode and a drain electrode were formed by wet etching. The wet etching was performed using an etching solution containing 0.1 mol% of hydrogen fluoride (HF).
- the lower layer electrode was a Ti film having a thickness of 50 nm
- the upper layer electrode was a Cu film having a thickness of 200 nm.
- a SiO 2 film was formed as a first inorganic insulating film by the CVD method on the entire surface of the substrate on which the source electrode and the drain electrode were formed.
- a positive photosensitive acrylic resin composition was coated on the first inorganic insulating film, dried, exposed and developed to form an organic insulating layer.
- An ITO film was formed on the organic insulating layer by a sputtering method, a resist was formed by a photolithography method, and then a common electrode was formed by wet etching.
- the thickness of the obtained first inorganic insulating film was 200 nm
- the thickness of the organic insulating layer was 2.0 ⁇ m
- the thickness of the common electrode was 80 nm.
- a SiN film is formed as a second inorganic insulating film by a CVD method on the entire surface of the substrate on which the common electrode is formed, a resist is formed by a photolithography method, and the first inorganic insulating film, the organic insulating layer, and the first insulating film are formed.
- the two inorganic insulating films were collectively dry etched to form a third opening.
- an ITO film was formed on the entire surface of the substrate on which the second inorganic insulating film was formed by sputtering, a resist was formed by photolithography, and pixel electrodes were then formed by wet etching.
- the thickness of the obtained second inorganic insulating film was 200 nm, and the thickness of the pixel electrode was 75 nm.
- Example 2 The TFT substrate according to Example 2 is a specific example of the TFT substrate according to Embodiment 1, and has the same configuration as the TFT substrate according to Example 1 except that the configuration of the interlayer insulating layer is different.
- the first interlayer insulating layer is a SiO 2 film having a thickness of 20 nm
- the third The interlayer insulating layer was a SiO 2 film having a thickness of 20 nm.
- a plasma CVD method using SiH 4 as a gas source was used for the formation of the first, second and third interlayer insulating layers.
- the TFT substrate according to Example 3 is a specific example of the TFT substrate according to Embodiment 1, and has the same configuration as the TFT substrate according to Example 1 except that the configuration of the interlayer insulating layer is different.
- the first interlayer insulating layer is a SiO 2 film having a thickness of 20 nm
- the interlayer insulating layer was a SiN film having a thickness of 20 nm.
- a plasma CVD method using SiH 4 as a gas source was used for the formation of the first, second and third interlayer insulating layers.
- Example 4 The TFT substrate according to Example 4 is a specific example of the TFT substrate according to Embodiment 1, and was manufactured in the same manner as the TFT substrate according to Example 1 except that the formation method of the interlayer insulating layer was different.
- a CVD method using tetraethoxysilane (TEOS) and O 2 or O 3 was used to form the first interlayer insulating layer. Since the obtained first interlayer insulating layer has high step coverage, the second interlayer insulating layer and the third interlayer insulating layer can be thinned.
- TEOS tetraethoxysilane
- the first interlayer insulating layer is a SiO 2 film having a thickness of 20 nm
- the third The interlayer insulating layer was a SiN film having a thickness of 10 nm.
- the TFT substrate according to Comparative Example 1 has the same configuration as the TFT substrate according to Example 1 except that the interlayer insulating layer is two layers.
- a SiO 2 film having a thickness of 20 nm was formed as a first interlayer insulating layer on the entire surface of the substrate on which the oxide semiconductor layer was formed, and then a second interlayer insulating layer was formed on the SiO 2 film.
- a SiOxNy film (for example, x: y 1: 2) having a thickness of 60 nm was formed.
- a plasma CVD method using SiH 4 as a gas source was used for the formation of the first and second interlayer insulating layers.
- the interlayer insulating layer which is an etching stop layer, covers the top and side surfaces of the oxide semiconductor layer and has a three-layer structure. Therefore, when the source electrode and the drain electrode are wet-etched In addition, since the etching solution does not penetrate into the oxide semiconductor layer, disappearance of the oxide semiconductor layer can be prevented, and a highly reliable TFT substrate can be obtained. In Embodiments 2 to 4, as in Embodiment 1, it is possible to prevent the disappearance of the oxide semiconductor layer due to the infiltration of the etching solution when forming the source electrode and the drain electrode, and to obtain a highly reliable TFT substrate. did it.
- Comparative Example 1 since the film stress of the second interlayer insulating layer is high, the film adhesion is insufficient, and the etchant enters the oxide semiconductor layer when forming the source electrode and the drain electrode. Then, part of the oxide semiconductor disappeared.
- One embodiment of the present invention is an insulating substrate, a gate electrode disposed over the insulating substrate, a gate insulating layer covering the gate electrode, and a position overlapping with a part of the gate electrode over the gate insulating layer.
- the etching rate ER1 of the first interlayer insulating layer, the etching rate ER2 of the second interlayer insulating layer, and the etching rate ER3 of the third interlayer insulating layer satisfy ER2 ⁇ ER3 ⁇ ER1. You may have a relationship.
- the third interlayer insulating layer may include silicon oxide or silicon oxynitride.
- the etching rate ER1 of the first interlayer insulating layer, the etching rate ER2 of the second interlayer insulating layer, and the etching rate ER3 of the third interlayer insulating layer satisfy ER3 ⁇ ER2 ⁇ ER1. You may have a relationship.
- the third interlayer insulating layer may include silicon nitride or silicon oxynitride.
- the oxide semiconductor layer includes a semiconductor containing indium, gallium, zinc and oxygen, a semiconductor containing zinc and oxygen, a semiconductor containing indium, zinc and oxygen, a semiconductor containing zinc, titanium and oxygen, A semiconductor containing cadmium, germanium and oxygen, a semiconductor containing cadmium, lead and oxygen, a semiconductor containing cadmium oxide, a semiconductor containing magnesium, zinc and oxygen, a semiconductor containing indium, tin, zinc and oxygen, or indium, gallium, A semiconductor containing tin and oxygen may be included.
- the first interlayer insulating layer may include silicon oxide.
- the second interlayer insulating layer may include silicon oxynitride.
- Another embodiment of the present invention may be a display device including the thin film transistor substrate of the present invention.
- Still another embodiment of the present invention is a method of manufacturing a thin film transistor substrate having a bottom gate structure, the manufacturing method including a step of forming an interlayer insulating layer over an oxide semiconductor layer, and Forming a source electrode and a drain electrode, and forming the interlayer insulating layer includes forming a first interlayer insulating layer so as to cover the oxide semiconductor layer, and forming the first interlayer insulating layer.
- a second interlayer insulating layer is formed on the layer, a third interlayer insulating layer is formed on the second interlayer insulating layer, and the first,
- the steps of removing a part of the second and third interlayer insulating layers, forming the first opening and the second opening, and forming the source electrode and the drain electrode include the interlayer insulating layer, the first opening A conductive film is formed on one opening and the second opening.
- the conductive film is patterned by wet etching, and the etching rate ER1 of the first interlayer insulating layer, the etching rate ER2 of the second interlayer insulating layer, and the etching rate ER3 of the third interlayer insulating layer with respect to the etching solution May be a method of manufacturing a thin film transistor substrate having a relationship of ER2 ⁇ ER1 and ER3 ⁇ ER1.
- the etching rate ER1 of the first interlayer insulating layer, the etching rate ER2 of the second interlayer insulating layer, and the etching rate ER3 of the third interlayer insulating layer are ER2 ⁇ ER3 ⁇ ER1 may be satisfied.
- the etching rate ER1 of the first interlayer insulating layer, the etching rate ER2 of the second interlayer insulating layer, and the etching rate ER3 of the third interlayer insulating layer are ER3 ⁇ ER2 ⁇ ER1 relationship may be included.
- the first interlayer insulating layer may be formed by a CVD method using tetraethoxysilane and O 2 or O 3 .
- the step of forming the source electrode and the drain electrode may be performed by wet etching using an etchant containing a hydrogen fluoride compound.
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nonlinear Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本発明は、信頼性の高い薄膜トランジスタ基板、上記薄膜トランジスタ基板の製造方法及び表示装置を提供する。本発明の薄膜トランジスタ基板は、絶縁基板と、絶縁基板上に配置されたゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極の一部と重畳する位置に配置された酸化物半導体層と、酸化物半導体層の上面及び側面を覆う層間絶縁層と、層間絶縁層上に配置されたソース電極及びドレイン電極とを備え、層間絶縁層は、酸化物半導体層側から第一、第二及び第三の層間絶縁層の順で積層され、平面視において酸化物半導体層と重畳する領域に、ソース電極と酸化物半導体層とが接する第一の開口部と、ドレイン電極と酸化物半導体層とが接する第二の開口部を有し、エッチング液に対する、第一、第二及び第三の層間絶縁層のエッチングレートが特定の関係を有する。
Description
本発明は、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置に関する。より詳しくは、半導体層上にエッチングストッパ層を備える薄膜トランジスタ基板と、上記薄膜トランジスタ基板の製造方法、及び、上記薄膜トランジスタ基板を備える表示装置に関するものである。
薄膜トランジスタ基板には、通常、画像の最小単位である画素毎に、スイッチング素子として、薄膜トランジスタ(TFT)が設けられている。TFTの構造としては、例えば、基板上に、ゲート電極、ゲート絶縁層及び半導体層の順で積層され、上記半導体層上にソース電極及ドレイン電極が配置されたボトムゲート構造が挙げられる。
近年、キャリア移動度が高く、半導体素子の小型化が可能であることから、上記半導体層に酸化物半導体を用いることが検討されている。例えば、特許文献1には、良好な酸化物半導体と絶縁層との界面を有する薄膜トランジスタを提供することが検討されており、少なくともOとNとを含むアモルファスシリコンからなり、かつ、酸化物半導体層の界面側で酸素濃度が高く、ゲート電極に向かって酸素濃度が減少するように、上記ゲート絶縁層が膜厚方向で酸素濃度の分布を持つ絶縁膜を用いることで、界面特性の良好なTFTを安定して作製することができることが開示されている。
上記ソース電極及びドレイン電極を形成する方法としては、上記半導体層上に金属薄膜を製膜した後に、ウェットエッチングによりパターニングする方法が挙げられる。例えば、特許文献2では、上記半導体層をエッチング液から保護するために、半導体層上にエッチングストッパ層を設けることが検討されている。
層間絶縁層(エッチングストッパ層)を備えるTFTの製造方法では、例えば、半導体層上に層間絶縁層を形成し、その後、アルミニウム(Al)、銅(Cu)等の配線材料を製膜し、パターニングすることでソース電極、ドレイン電極等が形成される。上記ソース電極、ドレイン電極等のパターニングは、配線形成の容易さ、比較的低コストで形成が可能なことから、ウェットエッチングを用いることが多かった。
上記層間絶縁層のエッチング液に対するエッチングレートは、小さい方がエッチング液に対する耐性が高く、ソース電極、ドレイン電極等の下層に位置する半導体層の保護に適している。一方で、本発明者の検討によると、上記層間絶縁層のエッチング耐性を向上させるために、例えば、膜厚を厚くすると、膜応力が高くなり膜の密着性が低下することがあった。層間絶縁層の段差被覆性が乏しいと、層間絶縁層に亀裂が入ったり、場合によっては層間絶縁層が剥離し、半導体層の側面の段差部から配線形成時にエッチング液が浸み込んだりすることがあった。特に、半導体層に酸化物半導体を用いる場合には、エッチング液により酸化物半導体が消失し、トランジスタの特性が安定しないことがあった。そのため、膜応力を抑制しつつ、エッチング液に対する耐性が高い層間絶縁層を形成することは困難であった。
本発明は、上記現状に鑑みてなされたものであり、信頼性の高い薄膜トランジスタ基板、上記薄膜トランジスタ基板の製造方法及び表示装置を提供することを目的とするものである。
エッチングストッパ(ES)層を有するTFTとしては、例えば、比較形態1として図15及び図16に示したような、ES層315が酸化物半導体層14のチャネル領域上のみに島状に形成した構成(以下、島状ES-TFTともいう。)と、本発明の実施形態1として図2及び図3に示したような、ES層15が酸化物半導体層14上の全面に形成され、コンタクトホールである第一の開口部18及び第二の開口部19のみES層15が除去された構成(以下、面状ES-TFTともいう。)が挙げられる。上記島状ES-TFTは、酸化物半導体層14のチャネル領域以外の部分はES層で覆われていないため、上記ソース電極及びドレイン電極を形成する際に、エッチング液が酸化物半導体層14中に浸み込むことがあった。一方で、上記面状ES-TFTでは、ES層が酸化物半導体層14上の全面に形成されるため、酸化物半導体層14中にエッチング液が浸み込み難いものの、酸化物半導体層14の側面での被覆性が不十分であると、エッチング液が浸み込み、酸化物半導体層14が消失することがあった。
本発明者は上記面状ES-TFTの構成ついて更に検討を行い、酸化物半導体層と、ソース電極及びドレイン電極との間に、三層の層間絶縁層を配置し、エッチング液に対する、第一の層間絶縁層のエッチングレートER1、第二の層間絶縁層のエッチングレートER2及び第三の層間絶縁層のエッチングレートER3を、ER2<ER1、かつ、ER3≦ER1とすることで、層間絶縁層のエッチング液に対する耐性と膜応力の抑制とが両立でき、ソース電極及びドレイン電極を形成する際に、段差被覆性の乏しい側面からエッチング液が酸化物半導体層に浸み込むことを抑制できることを見出した。これにより、上記課題をみごとに解決できることに想到し、本発明に到達した。
本発明の一態様は、絶縁基板と、上記絶縁基板上に配置されたゲート電極と、上記ゲート電極を覆うゲート絶縁層と、上記ゲート絶縁層上の上記ゲート電極の一部と重畳する位置に配置された酸化物半導体層と、上記酸化物半導体層の上面及び側面を覆う層間絶縁層と、上記層間絶縁層上に配置されたソース電極及びドレイン電極とを備え、上記層間絶縁層は、上記酸化物半導体層側から第一の層間絶縁層、第二の層間絶縁層及び第三の層間絶縁層の順で積層され、平面視において上記酸化物半導体層と重畳する領域に、上記ソース電極と上記酸化物半導体層とが接する第一の開口部と、上記ドレイン電極と上記酸化物半導体層とが接する第二の開口部を有し、エッチング液に対する、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有する薄膜トランジスタ基板であってもよい。
本発明の他の一態様は、本発明の薄膜トランジスタ基板を備える表示装置であってもよい。
本発明の更に他の一態様は、ボトムゲート構造を有する薄膜トランジスタ基板を製造する方法であって、上記製造方法は、酸化物半導体層上に層間絶縁層を形成する工程と、上記層間絶縁層上にソース電極及びドレイン電極を形成する工程とを有し、上記層間絶縁層を形成する工程は、上記酸化物半導体層を覆うように第一の層間絶縁層を形成し、上記第一の層間絶縁層上に第二の層間絶縁層を形成し、上記第二の層間絶縁層上に第三の層間絶縁層を形成し、平面視において上記酸化物半導体層と重畳する領域で、上記第一、第二及び第三の層間絶縁層の一部を除去し、第一の開口部及び第二の開口部を形成し、上記ソース電極及びドレイン電極を形成する工程は、上記層間絶縁層、上記第一の開口部及び上記第二の開口部上に導電膜を形成し、上記導電膜をウェットエッチングによりパターニングし、エッチング液に対する、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有する薄膜トランジスタ基板の製造方法であってもよい。
本発明によれば、酸化物半導体層上に、エッチング液に対するエッチングレートが特定の関係を有する三層の層間絶縁層を有することで、エッチング液に対する耐性と膜応力の抑制とを両立し、エッチング液が浸み込むことによる酸化物半導体層の消失を抑制できるため、信頼性の高い薄膜トランジスタ基板、上記薄膜トランジスタ基板の製造方法、及び、上記薄膜トランジスタ基板を備えた信頼性の高い表示装置を提供することができる。
以下、本発明の実施形態について説明する。本発明は、以下の実施形態に限定されるものではなく、本発明の構成を充足する範囲内で、適宜設計変更を行うことが可能である。なお、以下の説明において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、実施形態に記載された各構成は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよいし、変更されてもよい。
(実施形態1)
図1~図3を参照して、実施形態1に係る薄膜トランジスタ(TFT)基板について説明する。実施形態1に係るTFT基板1000Aは、アクティブマトリクス駆動方式のTFT基板である。図1は、実施形態1に係るTFT基板の全体を示した平面模式図である。図2は、実施形態1に係るTFT基板の一画素の平面模式図である。図3は、図2のA-B線における断面模式図である。
図1~図3を参照して、実施形態1に係る薄膜トランジスタ(TFT)基板について説明する。実施形態1に係るTFT基板1000Aは、アクティブマトリクス駆動方式のTFT基板である。図1は、実施形態1に係るTFT基板の全体を示した平面模式図である。図2は、実施形態1に係るTFT基板の一画素の平面模式図である。図3は、図2のA-B線における断面模式図である。
図1に示したように、TFT基板1000Aは、複数の画素を含む表示領域1002と、表示領域1002以外の領域(非表示領域1001)とを有している。非表示領域1001は、駆動回路が設けられる駆動回路形成領域を含む。上記駆動回路形成領域には、例えば、ソースドライバ回路110、ゲートドライバ回路120、検査回路130等が設けられている。表示領域1002には、行方向に延びる複数のゲートバスライン140と、列方向に延びる複数のソースバスライン150とが形成されている。ゲートバスライン140は、それぞれ、ゲートドライバ回路120の各端子に接続されている。ソースバスライン150は、それぞれ、ソースドライバ回路110の各端子に接続されている。各画素は、ゲートバスライン140及びソースバスライン150で囲まれた領域に対応し、画素毎に、スイッチング素子として薄膜トランジスタ(TFT)100Aが設けられる。
図2に示したように、TFT100Aは、酸化物半導体層14と、ドレイン電極17と、ゲートバスライン140から引き出されたゲート電極12と、ソースバスライン150から引き出されたソース電極16とを有する。酸化物半導体層14は、ゲート電極12の一部と重畳する位置に対向して配置されており、ソース電極16とドレイン電極17との間の領域がチャネル領域である。平面視において酸化物半導体層14と重畳する領域に、第一の開口部18及び第二の開口部19が形成されており、第一の開口部18及び第二の開口部19以外の部分は、層間絶縁層15により覆われている。層間絶縁層15は、エッチングストッパ層であり、酸化物半導体層14上にソース電極16及びドレイン電極17を形成する際に、酸化物半導体層14を保護する層である。また、画素毎に画素電極25が設けられる。
図3に示したように、TFT100Aは、ボトムゲート構造を有する。TFT基板1000Aは、絶縁基板11と、絶縁基板11上に配置されたゲート電極12と、ゲート電極12を覆うゲート絶縁層13と、ゲート絶縁層13上のゲート電極12の一部と重畳する位置に配置された酸化物半導体層14と、酸化物半導体層14の上面及び側面を覆う層間絶縁層15と、層間絶縁層15上に配置されたソース電極16及びドレイン電極17とを備える。ソース電極16と酸化物半導体層14とは第一の開口部18で接し、ドレイン電極17と酸化物半導体層14とは第二の開口部19で接する。ソース電極16及びドレイン電極17上には、第一の無機絶縁膜20及び有機絶縁層21が配置され、有機絶縁層21上に画素電極25が配置される。絶縁基板11とゲート電極12との間には、下地層を有してもよい。
実施形態1に係るTFT基板1000Aは、水平配向モードの一種であるフリンジフィールドスイッチング(FFS:Fringe Field Switching)方式の液晶表示装置に用いるTFT基板であってもよい。FFSモード用のTFT基板である場合は、有機絶縁層21上に、更に、面状電極(共通電極22)が配置され、第二の無機絶縁膜23を介してスリット電極(画素電極25)と積層されるFFS電極構造を有する。画素電極25は、第一の無機絶縁膜20、有機絶縁層21及び第二の無機絶縁膜23を貫通する第三の開口部24でドレイン電極17と接する。
絶縁基板11としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板等、ディスプレイ用途に一般的に用いられている絶縁基板を使用することができる。上記プラスチック基板の材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、ポリイミド樹脂等を挙げられる。
ゲート電極12としては、例えば、モリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、銅(Cu)、タングステン(W)、タンタル(Ta)、クロム(Cr)、又は、これらの合金若しくは窒化物を含む膜を用いることができる。ゲート電極は、複数種の膜が積層された積層膜でもよい。ゲート電極の厚さは、例えば、100~800nmである。
ゲート絶縁層13としては、例えば、酸化シリコン(SiO2)膜、窒化シリコン(SiNx)膜又は酸化窒化シリコン(SiOxNy)膜等を用いることができる。酸化物半導体層の酸素欠損を低減するという観点からは、酸化シリコン、特にSiO2を含むことが好ましい。ゲート絶縁層は単層であってもよいし、積層してもよい。ゲート絶縁層の厚さは、例えば、20~50nmである。
酸化物半導体層14は、ゲート絶縁層13上のゲート電極12の一部と重畳する位置に配置される。酸化物半導体層14は、酸化物半導体を含む。酸化物半導体を用いることで、アモルファスシリコンを用いた場合に比べて、TFTの電子移動度を高くすることができる。そのため、表示装置の精細度が高くなったとしても、すなわち、画素当たりのTFTのオン時間が短くなったとしても、液晶層に充分に電圧を印可することができる。また、酸化物半導体を用いた場合は、アモルファスシリコンを用いた場合に比べて、TFTのオフ状態でのリーク電流を減少することができる。そのため、高精細度の場合もそうでない場合も、低周波駆動、停止期間を設ける駆動等の駆動を採用でき、その結果、消費電力を低減することができる。酸化物半導体層14の厚さは、例えば、30~100nmである。
上記酸化物半導体としては、インジウム(In)、ガリウム(Ga)、アルミニウム(Al)、銅(Cu)、亜鉛(Zn)、マグネシウム(Mg)、カドミウム(Cd)、チタン(Ti)及びゲルマニウム(Ge)からなる群より選ばれる少なくとも一種の元素と、酸素(O)とを含むものが挙げられる。上記酸化物半導体層は、インジウム、ガリウム、亜鉛及び酸素を含む半導体(In-Ga-Zn-O系半導体)、亜鉛及び酸素を含む半導体(Zn-O系半導体)、インジウム、亜鉛及び酸素を含む半導体(In-Zn-O系半導体)、亜鉛、チタン及び酸素を含む半導体(Zn-Ti-O系半導体)、カドミウム、ゲルマニウム及び酸素を含む半導体(Cd-Ge-O系半導体)、カドミウム、鉛及び酸素を含む半導体(Cd-Pb-O系半導体)、酸化カドミウムを含む半導体、マグネシウム、亜鉛及び酸素を含む半導体(Mg-Zn-O系半導体)、インジウム、スズ、亜鉛及び酸素を含む半導体(In―Sn―Zn―O系半導体、例えばIn2O3-SnO2-ZnO)、又は、インジウム、ガリウム、スズ及び酸素を含む半導体(In-Ga-Sn-O系半導体)を含むことが好ましい。上記酸化物半導体層は、インジウム、ガリウム、亜鉛及び酸素を含む半導体を含むことがより好ましい。In-Ga-Zn-O系半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、Ga及びZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。
層間絶縁層15は、酸化物半導体層14の上面及び側面を覆う。これにより、酸化物半導体層14上にソース電極16及びドレイン電極17を形成する際に、ウェットエッチングを用いたとしても、エッチング液が酸化物半導体層14に浸み込まないため、酸化物半導体層14の消失を防ぐことができる。また、層間絶縁層15は、酸化物半導体層14側から第一の層間絶縁層15a、第二の層間絶縁層15b及び第三の層間絶縁層15cの順で積層される。層間絶縁層15が三層構造であることで、上記エッチング液が酸化物半導体層14に浸み込むことを抑制し、酸化物半導体層14の消失を抑制できるため、信頼性の高いTFT基板が得られる。
エッチング液に対する、第一の層間絶縁層15aのエッチングレートER1、第二の層間絶縁層15bのエッチングレートER2及び第三の層間絶縁層15cのエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有する。上記ER2<ER1、かつ、ER3≦ER1とすることで、層間絶縁層15のエッチング耐性を向上させつつ、膜応力を抑制することができる。エッチングレートER1、ER2及びER3は、例えば、フッ化水素化合物を含むエッチング液に対するエッチングレートである。上記エッチングレートは、層間絶縁層の種類(組成)、厚さ等により調整することができる。
第二の層間絶縁層15bのエッチング液に対するエッチングレートER2は、第一の層間絶縁層15aのエッチング液に対するエッチングレートER1よりも小さい。第一の層間絶縁層15a上にエッチングされ難い層を配置することで、エッチング液が酸化物半導体層14に浸み込むことを抑制することができる。
第三の層間絶縁層15cのエッチング液に対するエッチングレートER3は、第二の層間絶縁層15bのエッチング液に対するエッチングレートER2よりも大きく、かつ、第一の層間絶縁層15aのエッチング液に対するエッチングレートER1と同じか又は小さくてもよい。すなわち、上記ER1、上記ER2及び上記ER3は、ER2<ER3≦ER1の関係を有してもよい。また、第三の層間絶縁層15cのエッチング液に対するエッチングレートER3は、第二の層間絶縁層15bのエッチング液に対するエッチングレートER2、及び、第一の層間絶縁層15aのエッチング液に対するエッチングレートER1よりも小さくてもよい。すなわち、上記ER1、上記ER2及び上記ER3は、ER3<ER2<ER1の関係を有してもよい。各層間絶縁層のエッチング耐性は、それぞれの層間絶縁層の組成、膜厚、エッチングレートの組み合わせにより調整することができ、閾値、オフ電流等のトランジスタ特性、ソース電極及びドレイン電極の材料と膜厚組成、エッチング液の種類によって、各層間絶縁層のエッチングレートを上記ER2<ER3≦ER1とするか、ER3<ER2<ER1とするかを、適宜選択することができる。
一般的に、膜厚が同じである場合、フッ化水素化合物を含むエッチング液に対するエッチングレートは、酸化シリコン(SiO2)膜、酸化窒化シリコン(SiOxNy)膜及び窒化シリコン(SiN)膜の中では、酸化シリコン膜が最も大きく、酸化窒化シリコン(SiOxNy(x:y=1:1))膜、窒素含有量が高い酸化窒化シリコン(SiOxNy(x:y=1:2~5))膜、窒化シリコン膜の順で小さくなる。窒化シリコン膜の膜厚を厚くすると、エッチング耐性が向上する一方で、例えば、CVD法により成膜する場合に生産性が低下することがある。また、層間絶縁層中の窒化シリコンの割合が高いと、密着性が低下し、酸化物半導体の信頼性を低下させるおそれがあるため、窒化シリコン膜は、酸化物半導体層14から遠ざけて配置することが好ましい。
第一の層間絶縁層15aは、酸化シリコン(例えばSiO2)を含んでもよい。第一の層間絶縁層15aが酸化シリコンを含むことで、酸化物半導体層14の酸素欠損を効果的に低減できる。第一の層間絶縁層15aの厚さは、10nm~100nmであることが好ましい。上記厚さが10nm未満であると絶縁耐性が低下することがある。一方、上記厚さが100nmを超えると生産(能力)性の低下を招くことがある。第一の層間絶縁層15aの厚さのより好ましい下限は20nmであり、より好ましい上限は80nmである。
第二の層間絶縁層15bは、窒化シリコン(例えば、SiN)、酸化窒化シリコン(例えば、SiOxNy(x:y=1:1))、又は、窒素含有量が高い酸化窒化シリコン(例えば、SiOxNy(x:y=1:2~5))を含んでもよい。なかでも、酸化窒化シリコン(SiOxNy(x:y=1:1又はx:y=1:2~5))を含むことがより好ましい。酸化窒化シリコンの窒素含有量は、例えば、SiH4やアンモニアガス分圧等で調整することができる。第二の層間絶縁層15bに膜応力の低い酸化窒化シリコンを用いることで、生産性を低下させることなく、第二の層間絶縁層15bの膜厚を厚くして上記エッチングレートを小さくすることができる。第二の層間絶縁層15bの厚さは、10nm~200nmであることが好ましい。上記厚さが10nm未満であると絶縁耐性が低下することがある。一方、上記厚さが200nmを超えると生産(能力)性の低下を招くことがある。第二の層間絶縁層15bの厚さのより好ましい下限は20nmであり、より好ましい上限は100nmである。
第三の層間絶縁層15cは、酸化シリコン(SiO2)、窒化シリコン(SiNx)又は酸化窒化シリコン(SiOxNy(x:y=1:1))を含んでもよい。上記ER2<ER3≦ER1の場合、第三の層間絶縁層15cは、酸化シリコン又は酸化窒化シリコンを含んでもよい。また、上記ER3<ER2<ER1の場合、第三の層間絶縁層15cは、窒化シリコン又は酸化窒化シリコンを含んでもよい。第三の層間絶縁層15cの厚さは、10nm~100nmであることが好ましい。上記厚さが10nm未満であると絶縁耐性が低下することがある。一方、上記厚さが100nmを超えると生産(能力)性の低下を招くことがある。第三の層間絶縁層15cの厚さのより好ましい下限は20nmであり、より好ましい上限は50nmである。
層間絶縁層15は、第一の層間絶縁層15aが酸化シリコンを含み、第二の層間絶縁層15bが酸化窒化シリコンを含み、第三の層間絶縁層15cが窒化シリコンを含むか、第一の層間絶縁層15aが酸化シリコンを含み、第二の層間絶縁層15bが酸化窒化シリコンを含み、第三の層間絶縁層15cが酸化窒化シリコンを含むか、又は、第一の層間絶縁層15aが酸化シリコンを含み、第二の層間絶縁層15bが酸化窒化シリコンを含み、第三の層間絶縁層15cが酸化シリコンを含むことが好ましい。第二の層間絶縁層15bと第三の層間絶縁層15cとが、ともに酸化窒化シリコンを含む場合、第二の層間絶縁層15bの方が第三の層間絶縁層15cよりも窒素含有量が高いことが好ましい。例えば、第二の層間絶縁層15bの組成としてはSiOxNy(x:y=1:2~5)が挙げられ、第三の層間絶縁層15cの組成としてはSiOxNy(x:y=1:1)が挙げられるが、第二の層間絶縁層15bの方が第三の層間絶縁層15cよりも窒素含有量が高い限り、第二の層間絶縁層15b及び第三の層間絶縁層15cに含まれるSiOxNyのyの値は限定されない。
層間絶縁層15は、三層以上であってもよい。第三の層間絶縁層15c上に、更に層間絶縁層を有してもよく、例えば、酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜を積層してもよい。
ソース電極16及びドレイン電極17としては、例えば、モリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、銅(Cu)、タングステン(W)、タンタル(Ta)、クロム(Cr)、又は、これらの合金若しくは窒化物を含む膜を用いることができる。ソース電極及びドレイン電極は、複数種の膜が積層された積層膜でもよい。ソース電極16は、ソース下層電極16aにソース上層電極16bが積層されたものであってもよい。ドレイン電極17は、ドレイン下層電極17aにドレイン上層電極17bが積層されたものであってもよい。ソース下層電極16a及びドレイン下層電極17aとしては、例えば、厚さ10~100nmのTi膜が挙げられ、ソース上層電極16b及びドレイン上層電極17bとしては、例えば、厚さ100~500nmのAl膜又はCu膜が挙げられる。ソース下層電極16a及びドレイン下層電極17aとしてTi膜を用いることで、層間絶縁層15とソース上層電極16b及びドレイン上層電極17bとの密着性を高めることができる。
第一の無機絶縁膜20は、TFT100Aのチャネル領域を保護する層である。第一の無機絶縁膜20としては、例えば、酸化シリコン(例えばSiO2)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)等を用いることができる。第一の無機絶縁膜20の膜厚は特に限定されず、50nm~500nmであることが好ましく、100nm~300nmであることがより好ましい。第一の無機絶縁膜20は、例えば、膜厚200nmのSiO2膜であってもよい。
有機絶縁層21は、TFT基板を平坦化する層である。有機絶縁膜としては、例えば、感光性又は非感光性の樹脂膜等を用いることができる。樹脂の具体例としては、例えば、アクリル樹脂、感光性ポリイミド等が挙げられる。有機絶縁膜として感光性樹脂膜を用いた場合は、レジストを形成することなく、有機絶縁膜を露光及び現像することによって有機絶縁膜のパターニングが可能である。有機絶縁層21の膜厚は特に限定されず、1μm~5μmであることが好ましく、2μm~4μmであることがより好ましい。有機絶縁膜は、膜厚3μmのポジ型の感光性アクリル樹脂膜であってもよい。
共通電極22としては、例えば、透光性を有する導電材料を用いることができ、具体的には、例えば、インジウム・錫酸化物(ITO)、インジウム・亜鉛酸化物(IZO)、酸化シリコンを含有するインジウム・錫酸化物(ITSO)、酸化インジウム(In2O3)、酸化錫(SnO2)、酸化亜鉛(ZnO)、窒化チタン(TiN)等を用いることができる。第1透明導電膜は、複数種の膜が積層された積層膜でもよい。共通電極22は、膜厚100nmのITO膜であってもよい。
第二の無機絶縁膜23は、共通電極22と画素電極25との間に配置され、共通電極22と画素電極25とを絶縁する絶縁体として機能するとともに、保持容量を形成する誘電体としても機能する。第二の無機絶縁膜23としては、例えば、酸化シリコン(例えばSiO2)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)等を用いることができる。樹脂膜との密着性に優れる、第二の無機絶縁膜23の誘電率を高くする等の観点から、窒化シリコン(SiNx)が好ましい。第二の無機絶縁膜23の膜厚は特に限定されず、50nm~500nmであることが好ましく、100nm~300nmであることがより好ましい。第二の無機絶縁膜23は、膜厚300nmのSiNx膜であってもよい。
画素電極25としては、例えば、透光性を有する導電材料を用いることができ、具体的には、例えば、インジウム・錫酸化物(ITO)、インジウム・亜鉛酸化物(IZO)、酸化シリコンを含有するインジウム・錫酸化物(ITSO)、酸化インジウム(In2O3)、酸化錫(SnO2)、酸化亜鉛(ZnO)、窒化チタン(TiN)等を用いることができる。画素電極25は、複数種の膜が積層された積層膜でもよい。画素電極25は、膜厚100nmのITO膜であってもよい。
実施例1に係るTFT基板1000AがFFSモード用のTFT基板である場合、画素電極25は線状電極と線状の開口部(スリット)を有するスリット電極であることが好ましい。上記スリット電極としては、例えば、図2に示したように、その全周を線状電極25aに囲まれた線状の開口部25bをスリットとして備えるものや、複数の櫛歯部を備え、かつ櫛歯部間に配置された線状の切れ込みがスリットを構成する櫛型形状のものを用いることができる。
以下にTFT100Aの駆動方法を説明する。ゲートバスライン140及びゲート電極12には、ゲートドライバ回路120から所定のタイミングで走査信号がパルス的に供給され、走査信号は、線順次方式により、各TFT100Aに印加される。TFT100Aは、走査信号の入力により一定期間だけオン状態になる。TFT100Aがオン状態の間、画素電極25には、ゲートドライバ回路120から、ソースバスライン150及びTFT100Aを介して画像信号が供給される。他方、共通電極22には、全ての画素に共通して印加される信号である共通信号が供給される。
FFSモードでは、第二の無機絶縁膜23を介して共通電極22と画素電極25とが積層されている。画素電極25に画像信号が印加されると、画素電極25に形成されたスリット25bを通って、画素電極25及び共通電極22の間に放物線状に電気力線が発生し、液晶層1100には画像信号に応じたフリンジ電界が発生する。そして、このフリンジ電界により液晶分子の配向が制御され、その結果、各画素の光透過率が制御される。このようにして多数の画素が個々に独立して駆動され、表示領域1002に画像が表示されることになる。
<薄膜トランジスタ基板の製造方法>
実施形態1に係るTFT基板の製造方法は、ボトムゲート構造を有する薄膜トランジスタ基板を製造する方法であって、酸化物半導体層上に層間絶縁層を形成する工程と、上記層間絶縁層上にソース電極及びドレイン電極を形成する工程とを有する。上記酸化物半導体層上に層間絶縁層を形成する工程の前に、絶縁基板上にゲート電極を形成する工程、ゲート電極上にゲート絶縁層を形成する工程を有してもよい。
実施形態1に係るTFT基板の製造方法は、ボトムゲート構造を有する薄膜トランジスタ基板を製造する方法であって、酸化物半導体層上に層間絶縁層を形成する工程と、上記層間絶縁層上にソース電極及びドレイン電極を形成する工程とを有する。上記酸化物半導体層上に層間絶縁層を形成する工程の前に、絶縁基板上にゲート電極を形成する工程、ゲート電極上にゲート絶縁層を形成する工程を有してもよい。
以下に図4~図10を用いて実施形態1に係るTFT基板の製造方法について説明する。図4~図10はいずれも実施形態1に係るTFT基板の製造工程を示した模式図であり、図4は、絶縁基板上にゲート電極を形成する工程を示し、図5はゲート電極上にゲート絶縁層を形成する工程を示し、図6はゲート絶縁層上に酸化物半導体層を形成する工程を示し、図7の(a)~(d)は酸化物半導体層上に層間絶縁層を形成する工程を示し、図8の(a)及び(b)は層間絶縁層上にソース電極及びドレイン電極を形成する工程を示し、図9の(a)~(c)は共通電極を形成する工程を示し、図10の(a)及び(b)は画素電極を形成する工程を示す。
絶縁基板11上にゲート電極12を形成する工程は、絶縁基板11を準備し、絶縁基板11の全面に、スパッタリング法により第1導電膜を成膜する。次に、フォトリソグラフィー法により第1導電膜上に第一レジストを形成する。続いて、第一レジストをマスクとして第1導電膜をウェットエッチングし、第一レジストを剥離することで、図4に示したように、ゲート電極12を形成する。図示はしていないが、ゲート電極12と一体的にゲートバスライン140も形成される。
ゲート電極12上にゲート絶縁層13を形成する工程は、図5に示したように、ゲート電極12が形成された基板の全面に、CVD(Chemical Vapor Deposition)法によりゲート絶縁層13を成膜する。
ゲート絶縁層13上に酸化物半導体層14を形成する工程は、ゲート絶縁層13が形成された基板の全面に、スパッタリング法、CVD法等の方法により半導体膜を成膜する。半導体膜の成膜後、アニールを行ってもよい。半導体膜のアニール後、フォトリソグラフィー法により半導体膜上に第二レジストを形成する。第二レジストをマスクとして半導体膜をウェットエッチングし、第二レジストを剥離することで、図6に示したように、ゲート電極12の一部と重畳する位置に酸化物半導体層14を形成する。
酸化物半導体層14上に層間絶縁層15を形成する工程は、まず、図7の(a)に示したように、酸化物半導体層14が形成された基板の全面に、酸化物半導体層14を覆うように、CVD法により第一の層間絶縁層15aを形成する。次に、図7の(b)に示したように、CVD法により第一の層間絶縁層15a上に第二の層間絶縁層15bを形成し、図7の(c)に示したように、CVD法により第二の層間絶縁層15b上に第三の層間絶縁層15cを形成する。続いて、フォトリソグラフィー法により第三の層間絶縁層15c上に第三レジストを形成し、第三レジストをマスクとして、ドライエッチングにより、平面視において酸化物半導体層14と重畳する領域で、第一、第二及び第三の層間絶縁層15a、15b及び15cの一部を除去し、その後、第三レジストを剥離することで、図7の(d)に示したように、平面視において酸化物半導体層14と重畳する領域に、第一の開口部18及び第二の開口部19を形成する。
第一、第二及び第三の層間絶縁層15a、15b及び15cの形成は、SiH4、N2O又はO2を用いたプラズマCVD法でもよいし、テトラエトキシシラン(TEOS)とO2又はO3を用いたCVD法でもよい。第一の層間絶縁層15aは、TEOSとO2又はO3を用いたCVD法により形成されることが好ましい。TEOSとO2又はO3を用いたCVD法を用いると段差被覆性の高い層間絶縁層が得られるため、第一の層間絶縁層15aをTEOSとO2又はO3を用いたCVD法により形成することで、第二の層間絶縁層15b及び第三の層間絶縁層15cを薄膜化することができる。
層間絶縁層15上にソース電極16及びドレイン電極17を形成する工程は、図8の(a)に示したように、層間絶縁層15、第一の開口部18及び第二の開口部19上に、スパッタリング法により導電膜(第1の透明導電膜)を成膜する。ソース電極16及びドレイン電極17が複層である場合には、第1の透明導電膜は、例えば、下層にTi膜を成膜し、上記Ti膜上にAl膜又はCu膜を成膜してもよい。続いて、フォトリソグラフィー法により第1の透明導電膜上に第四レジストを形成し、第四レジストをマスクとして第1の透明導電膜をウェットエッチングする。その後、第四レジストを剥離することで、図8の(b)に示したように、ソース電極16及びドレイン電極17を形成する。ソース電極16はソース下層電極16aにソース上層電極16bが積層されており、ドレイン電極17はドレイン下層電極17aにドレイン上層電極17bが積層されている。
ソース電極16及びドレイン電極17を形成する工程は、フッ化水素化合物を含むエッチング液を用いてウェットエッチングを行ってもよい。上記フッ化水素化合物としては、フッ化水素(HF)、フッ化アンモニウム(NH4F)等が挙げられる。ソース電極16及びドレイン電極17の上層電極にAl又はCuを用いる場合、下層電極としてTi膜を形成することが多い。下層のTi膜をエッチングするためには、酸化力の高いエッチング液を用いる必要があり、上記フッ化水素化合物を含むエッチング液が好適に用いられる。エッチング液に含まれるフッ化水素化合物の濃度は、例えば、0.01~0.5モル%である。上記フッ化水素化合物を含むエッチング液は、酸化力が高いため、酸化物半導体層14に浸み込みやすく、エッチング液により酸化物半導体層14が消失しやすい。そのため、エッチング液としてフッ化水素化合物を含むエッチング液を用いた場合に、層間絶縁層15を三層構造とすることで、より効果的に酸化物半導体層14の消失を防ぐことができる。
共通電極22を形成する工程は、図9の(a)に示したように、ソース電極16及びドレイン電極17が形成された基板の全面に、CVD法により第一の無機絶縁膜20を成膜する。第一の無機絶縁膜20の成膜後、アニールを行ってもよい。次に、スピンコート法、スリットコート法等の方法により、第一の無機絶縁膜20が形成された基板の全面に有機絶縁層21の材料を塗布し、塗膜を乾燥させて、平坦な表面を有する有機絶縁膜を形成する。図9の(b)に示したように、有機絶縁膜をパターニングした後、アニールを行い有機絶縁膜を焼成することで有機絶縁層21を形成する。アニールは、例えば、200℃で1時間行う。その後、スパッタリング法により、有機絶縁層21が形成された基板の全面に第二透明導電膜を成膜し、フォトリソグラフィー法により第二透明導電膜上に第五レジストを形成する。第五レジストをマスクとして第二透明導電膜をウェットエッチングし、第五レジストを剥離することで、図9の(c)に示したように、共通電極22が形成される。共通電極22のパターニング後、アニールを行って共通電極22を多結晶化してもよい。
画素電極25を形成する工程は、図10の(a)に示したように、共通電極22が形成された基板の全面に、CVD法により第二の無機絶縁膜23を成膜した後、フォトリソグラフィー法により第二の無機絶縁膜23上に第六レジストを形成し、第六レジストをマスクとして、第一の無機絶縁膜20、有機絶縁層21及び第二の無機絶縁膜23を一括してドライエッチングし、第三の開口部24を形成する。その後、第六レジストを剥離し、第二の無機絶縁膜23が形成された基板の全面に、スパッタリング法により第三透明導電膜を成膜し、フォトリソグラフィー法により第三透明導電膜上に第七レジストを形成する。第七レジストをマスクとして第三透明導電膜をウェットエッチングし、第七レジストを剥離することで、図10の(b)に示したように、画素電極25を形成する。画素電極25とドレイン電極17とは、第三の開口部24で接する。以上の工程を経て、TFT基板1000Aが完成する。
<変形形態1>
図11は、変形形態1に係るTFT基板のTFT付近の平面模式図である。図12は、図11のC-D線における断面模式図である。変形形態1に係るTFT基板1000Bが有するTFT100Bは、平面視において、酸化物半導体層14の幅がゲート電極12の幅よりも広く、第一の開口部18及び第二の開口部19がゲート電極12の外縁と重畳すること以外は、実施形態1と同様の構成を有する。
図11は、変形形態1に係るTFT基板のTFT付近の平面模式図である。図12は、図11のC-D線における断面模式図である。変形形態1に係るTFT基板1000Bが有するTFT100Bは、平面視において、酸化物半導体層14の幅がゲート電極12の幅よりも広く、第一の開口部18及び第二の開口部19がゲート電極12の外縁と重畳すること以外は、実施形態1と同様の構成を有する。
変形形態1に係るTFT基板1000Bも実施形態1と同様に、エッチンングストップ層である層間絶縁層15が、酸化物半導体層14の上面及び側面を覆い、かつ、三層構造であることから、ソース電極16及びドレイン電極17をウェットエッチングする際にエッチング液が酸化物半導体層14に浸み込まないため、酸化物半導体層14の消失を防ぐことができ、信頼性の高いTFT基板を得ることができる。
(実施形態2)
実施形態2に係るTFT基板2000は、同一基板上に形成された画素用TFTと回路用TFT200とを備えるTFT基板である。実施形態2では、画素用TFTと同一基板上に、周辺駆動回路の一部又は全体を一体的に形成する。このようなTFT基板は、ドライバモノリシックのTFT基板と呼ばれる。ドライバモノリシックのTFT基板では、周辺駆動回路は、複数の画素を含む領域(表示領域)以外の領域(非表示領域又は額縁領域)に設けられる。周辺駆動回路を構成するTFT(回路用TFT)は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンTFTが用いられる。このように、画素用TFTとして酸化物半導体TFTを用い、回路用TFTとして結晶質シリコンTFTを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
実施形態2に係るTFT基板2000は、同一基板上に形成された画素用TFTと回路用TFT200とを備えるTFT基板である。実施形態2では、画素用TFTと同一基板上に、周辺駆動回路の一部又は全体を一体的に形成する。このようなTFT基板は、ドライバモノリシックのTFT基板と呼ばれる。ドライバモノリシックのTFT基板では、周辺駆動回路は、複数の画素を含む領域(表示領域)以外の領域(非表示領域又は額縁領域)に設けられる。周辺駆動回路を構成するTFT(回路用TFT)は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンTFTが用いられる。このように、画素用TFTとして酸化物半導体TFTを用い、回路用TFTとして結晶質シリコンTFTを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
図13は、実施形態2に係るTFT基板の表示領域と周辺領域との境界部分の断面模式図である。図13に示したように、TFT基板2000において、表示領域1002の各画素には画素用TFTが形成され、非表示領域1001には回路用TFT200が形成される。TFT基板2000は、基板11と、基板11の表面に形成された下地層201と、下地層201上に形成された画素用TFT100Aと、下地層201上に形成された回路用TFT200とを備える。画素用TFT100A及び回路用TFT200は、基板11に一体的に作り込まれている。画素用TFTとしては、図2及び図3に示した実施形態1に係るTFT基板1000Aで説明したTFT100Aを示したが、図11及び図12に示した比較形態1に係るTFT基板1000Bで説明したTFT100Bを適用することもできる。
回路用TFT200は、下地層201上に形成された結晶質シリコン半導体層(例えば低温ポリシリコン層)214と、結晶質シリコン半導体層214を覆う第三の無機絶縁層202と、第三の無機絶縁層202上に設けられたゲート電極212とを有する。第三の無機絶縁層202のうち、結晶質シリコン半導体層214とゲート電極212との間に位置する部分は、回路用TFT200のゲート絶縁層として機能する。ソース電極216及びドレイン電極217は、ゲート電極212及び結晶質シリコン半導体層214を覆う絶縁層(画素用TFT100Aのゲート絶縁層13)上に設けられる。ソース電極216及びドレイン電極217は、それぞれ上記絶縁層に形成された開口部で結晶質シリコン半導体層214と接してもよい。回路用TFT200は、画素用TFT100Aと同様に、三層構造の層間絶縁層15を有してもよい。
回路用TFT200のゲート絶縁層である第三の無機絶縁層202は、画素用TFTが形成される領域まで延設されていてもよい。この場合、画素用TFT100Aの酸化物半導体層12は、第三の無機絶縁層202上に形成されていてもよい。回路用TFT200及び回路用TFT200は、第一の無機絶縁膜20及び有機絶縁層21で覆われている。
図3では、TFT100Aは、絶縁基板11上にゲート電極12及びゲート絶縁層13が形成される構成であるが、TFT100Aを実施形態2の画素用TFTに適用する場合には、絶縁基板11上に下地層201及び第三の無機絶縁層202が形成され、第三の無機絶縁層202上に、ゲート電極12及びゲート絶縁層13が形成されてもよい。また、画素用TFT100Aの形成領域の下地層201及び第三の無機絶縁層202を除去し、絶縁基板11上に、ゲート電極12、ゲート絶縁層13を形成することも可能である。
図13では、回路用TFT200は、ゲート電極212と絶縁基板11との間に結晶質シリコン半導体層214が配置されたトップゲート構造を有する。一方、画素用TFTは、酸化物半導体層14と基板11との間にゲート電極12が配置されたボトムゲート構造を有する。このような構造を採用することにより、同一基板11上に、二種類の薄膜トランジスタ100A及び200を一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
画素用TFT100Aのゲート絶縁層13は、回路用TFT200が形成される領域まで延設され、回路用TFT200のゲート電極212及び結晶質シリコン半導体層214を覆う絶縁層として機能してもよい。このような場合、ゲート絶縁層13は積層構造を有してもよい。回路用TFT200のゲート電極212と画素用TFT100Aのゲート電極12とは、同一層内に形成されてもよい。また、回路用TFT200のソース電極216及びドレイン電極217と、画素用TFT100Aのソース電極16及びドレイン電極17とは、同一の層内に形成されてもよい。「同一層内に形成されている」とは、同一の膜(導電膜)を用いて形成されることをいう。これにより、製造工程数及び製造コストの増加を抑制できる。
上述した実施形態は、本発明の要旨を逸脱しない範囲において、適宜組み合わされてもよい。また、各実施形態の変形例は、他の実施形態に組み合わされてもよい。
<表示装置>
本発明の他の一態様は、本発明の薄膜トランジスタ基板を備える表示装置であってもよい。図14は、本発明に係る表示装置の一例を示した断面模式図である。図14に示した表示装置1500は液晶表示装置であり、例えば、TFT基板1000Aと液晶層1100とカラーフィルタ(CF)基板1200とがこの順に積層された液晶パネルと、バックライト1400を備えた構成が挙げられる。TFT基板とCF基板とは、シール材1300によって貼り付けられる。上記TFT基板としては、実施形態1に係るTFT基板1000A、変形形態1に係るTFT基板1000B及び実施形態2に係るTFT基板2000のいずれを用いてもよい。
本発明の他の一態様は、本発明の薄膜トランジスタ基板を備える表示装置であってもよい。図14は、本発明に係る表示装置の一例を示した断面模式図である。図14に示した表示装置1500は液晶表示装置であり、例えば、TFT基板1000Aと液晶層1100とカラーフィルタ(CF)基板1200とがこの順に積層された液晶パネルと、バックライト1400を備えた構成が挙げられる。TFT基板とCF基板とは、シール材1300によって貼り付けられる。上記TFT基板としては、実施形態1に係るTFT基板1000A、変形形態1に係るTFT基板1000B及び実施形態2に係るTFT基板2000のいずれを用いてもよい。
CF基板1200、液晶層1100、シール材1300、バックライト1400としては、液晶表示装置の分野において通常使用されるものを用いることができる。カラーフィルタ基板1200の構成としては、透明基板上に、格子状に形成されたブラックマトリクス、格子状に形成されたカラーフィルタ等が設けられた構成が挙げられる。表示領域1002に対応する領域に、上記カラーフィルタ及びブラックマトリクスが配置される。
液晶層1100は、液晶分子を含有する。液晶層1100に液晶分子の閾値以上の電圧が印加されると、液晶分子の配向が変化し、その液晶表示装置を透過する光の量を制御することができる。上記液晶分子は、ネマチック液晶であることが好ましい。また、液晶材料は、負の誘電率異方性を有するものであってもよく、正の誘電率異方性を有するものであってもよい。
シール材1300は、表示領域1002を取り囲むように形成されている。また、シール材1300は、TFT基板1000A及びCF基板1200を互いに接着するとともに、液晶層1100をTFT基板1000A及びCF基板1200の間に封止している。シール材1300は特に限定されず、熱硬化性を有するシール材、光硬化性(例えば紫外線硬化性)を有するシール材、光硬化性及び熱硬化性を有するシール材が挙げられる。
表示装置1500は、上記液晶パネルの背面にバックライトが配置された透過型の液晶表示装置であってもよい。バックライト1400としては、エッジライト方式であってもよいし、直下型方式であってもよい。
TFT基板1000Aと液晶層1100との間、及び、CF基板1200と液晶層1100との間には、配向膜(図示せず)を有してもよい。配向膜としては、液晶表示装置の分野において通常使用されるものを用いることができるが、TFT基板1000AがFFSモード用のTFT基板である場合には、水平配向膜であることが好ましい。
また、実施形態1では、液晶表示装置について主に説明したが、本発明に係る表示装置の種類は液晶表示装置に特に限定されない。例えば、マイクロカプセル型電気泳動方式の電子ペーパや、有機又は無機ELディスプレイ等であってもよい。
(比較形態1)
図15は、比較形態1に係るTFT基板のTFT付近の平面模式図である。図16は、図15のE-F線における断面模式図である。比較形態1に係るTFT基板3000は、図15に示したように、酸化物半導体層14の中央部分(チャネル領域)のみエッチングストッパ(ES)層315が配置されていること、平面視において上記酸化物半導体層と重畳する領域に開口部を有さないこと以外は、実施形態1に係るTFT基板1000Aと同様の構成を有する。
図15は、比較形態1に係るTFT基板のTFT付近の平面模式図である。図16は、図15のE-F線における断面模式図である。比較形態1に係るTFT基板3000は、図15に示したように、酸化物半導体層14の中央部分(チャネル領域)のみエッチングストッパ(ES)層315が配置されていること、平面視において上記酸化物半導体層と重畳する領域に開口部を有さないこと以外は、実施形態1に係るTFT基板1000Aと同様の構成を有する。
図16に示したように、比較形態1に係るTFT基板3000は、ソース電極16と酸化物半導体層14、ゲート電極17と酸化物半導体層14とが、開口部を介さずに直接接している。実施形態1と同様に、ゲート絶縁層13上に酸化物半導体層14を形成した後、CVD法により酸化物半導体層14が形成された基板の全面に、ES層315を形成し、フォトリソグラフィー法により、酸化物半導体層14上のチャネル領域にのみ第八レジストを形成し、ドライエッチングによりチャネル領域以外のES層315を除去し、その後、第八レジストを剥離する。ES層は、1層でもよいし、2層以上でもよい。酸化物半導体層14及びES層315上に透明導電膜を成膜する。続いて、フォトリソグラフィー法により上記透明導電膜上に第九レジストを形成し、第九レジストをマスクとして第1の透明導電膜をウェットエッチングする。その後、第九レジストを剥離することで、ソース電極16及びドレイン電極17を形成する。
比較形態1では、ES層315は酸化物半導体層14の側面を覆っていないため、ソース電極16及びドレイン電極17を形成する工程において、エッチング液が酸化物半導体層14に浸み込み、酸化物半導体層14が消失することがある。
以下に、実施例を挙げて本発明をより詳細に説明するが、本発明はこれらの例によって限定されるものではない。
(実施例1)
実施例1に係るTFT基板は、FFSモード用のTFT基板であり、図2及び図3に示した構成を有する。図2は、実施例1に係るTFT基板の一画素の平面模式図でもある。図3は、実施例1に係るTFT基板の一画素の断面模式図でもある。実施例1では、図4~図9に示した製造工程により、TFT基板を作製した。
実施例1に係るTFT基板は、FFSモード用のTFT基板であり、図2及び図3に示した構成を有する。図2は、実施例1に係るTFT基板の一画素の平面模式図でもある。図3は、実施例1に係るTFT基板の一画素の断面模式図でもある。実施例1では、図4~図9に示した製造工程により、TFT基板を作製した。
<ゲート電極の形成>
ガラス基板上にゲート電極層として、Cu薄膜をスパッタリング法により形成し、フォトリソグラフィー法によりレジストを形成した後、ウェットエッチングにより、ゲートバスライン及びゲート電極を形成した。得られたゲート電極の厚さは、300nmであった。
ガラス基板上にゲート電極層として、Cu薄膜をスパッタリング法により形成し、フォトリソグラフィー法によりレジストを形成した後、ウェットエッチングにより、ゲートバスライン及びゲート電極を形成した。得られたゲート電極の厚さは、300nmであった。
<ゲート絶縁層の形成>
上記ゲート電極が形成された基板の全面に、CVD法によりSiN膜を形成した後、SiO2膜を積層した。得られたゲート絶縁層の厚さは、400nmであった。
上記ゲート電極が形成された基板の全面に、CVD法によりSiN膜を形成した後、SiO2膜を積層した。得られたゲート絶縁層の厚さは、400nmであった。
<酸化物半導体層の形成>
上記ゲート絶縁層が形成された基板の全面に、スパッタリング法によりインジウム、ガリウム、スズ及び酸素を含む半導体(In-Ga-Sn-O系半導体)膜を形成した。上記半導体膜上に、フォトリソグラフィーにて、膜厚2.0μmの感光性レジストをパターニングした後、等方性のエッチングにて酸化物半導体膜をエッチング加工し、酸化物半導体層を形成した。得られた酸化物半導体層の厚さは、50nmであった。
上記ゲート絶縁層が形成された基板の全面に、スパッタリング法によりインジウム、ガリウム、スズ及び酸素を含む半導体(In-Ga-Sn-O系半導体)膜を形成した。上記半導体膜上に、フォトリソグラフィーにて、膜厚2.0μmの感光性レジストをパターニングした後、等方性のエッチングにて酸化物半導体膜をエッチング加工し、酸化物半導体層を形成した。得られた酸化物半導体層の厚さは、50nmであった。
<層間絶縁層の形成>
上記酸化物半導体層が形成された基板の全面に、CVD法により第一の層間絶縁層としてSiO2膜を形成した後、上記SiO2膜上に、CVD法により第二の層間絶縁層としてSiOxNy(例えば、x:y=1:2)膜を形成し、更に上記SiOxNy膜上に、CVD法により第三の層間絶縁層としてSiOxNy膜(x:y=1:1)を形成した。その後、フォトリソグラフィー法によりレジストを形成し、ドライエッチングにより、平面視において酸化物半導体層と重畳する領域に、第一、第二及び第三の層間絶縁層を貫通する第一の開口部及び第二の開口部を形成した。得られた層間絶縁層は、第一の層間絶縁層の厚さが20nm、第二の層間絶縁層の厚さが30nm、第三の層間絶縁層の厚さが30nmであった。上記第一、第二及び第三の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。なお、第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。
上記酸化物半導体層が形成された基板の全面に、CVD法により第一の層間絶縁層としてSiO2膜を形成した後、上記SiO2膜上に、CVD法により第二の層間絶縁層としてSiOxNy(例えば、x:y=1:2)膜を形成し、更に上記SiOxNy膜上に、CVD法により第三の層間絶縁層としてSiOxNy膜(x:y=1:1)を形成した。その後、フォトリソグラフィー法によりレジストを形成し、ドライエッチングにより、平面視において酸化物半導体層と重畳する領域に、第一、第二及び第三の層間絶縁層を貫通する第一の開口部及び第二の開口部を形成した。得られた層間絶縁層は、第一の層間絶縁層の厚さが20nm、第二の層間絶縁層の厚さが30nm、第三の層間絶縁層の厚さが30nmであった。上記第一、第二及び第三の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。なお、第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。
<ソース電極及びドレイン電極の形成>
上記層間絶縁層が形成された基板の全面に、スパッタリング法により、ソース下層電極及びドレイン下層電極としてTi膜を成膜し、上記Ti膜上に、スパッタリング法によりソース上層電極及びソース上層電極としてCu膜を成膜した。その後、上記Cu膜上に2.0μmのフォトレジストを塗布し、露光、現像した後、ウェットエッチングによりソース電極及びドレイン電極を形成した。上記ウェットエッチングは、フッ化水素(HF)を0.1モル%含むエッチング液を用いて行った。得られたソース電極及びドレイン電極は、下層電極が厚さ50nmのTi膜であり、上層電極が厚さ200nmのCu膜であった。
上記層間絶縁層が形成された基板の全面に、スパッタリング法により、ソース下層電極及びドレイン下層電極としてTi膜を成膜し、上記Ti膜上に、スパッタリング法によりソース上層電極及びソース上層電極としてCu膜を成膜した。その後、上記Cu膜上に2.0μmのフォトレジストを塗布し、露光、現像した後、ウェットエッチングによりソース電極及びドレイン電極を形成した。上記ウェットエッチングは、フッ化水素(HF)を0.1モル%含むエッチング液を用いて行った。得られたソース電極及びドレイン電極は、下層電極が厚さ50nmのTi膜であり、上層電極が厚さ200nmのCu膜であった。
<共通電極の形成>
上記ソース電極及びドレイン電極が形成された基板の全面に、CVD法により第一の無機絶縁膜としてSiO2膜を形成した。上記第一の無機絶縁膜上にポジ型の感光性アクリル樹脂組成物を塗工し、乾燥後、露光及び現像を行い有機絶縁層を形成した。上記有機絶縁層上に、スパッタリング法によりITO膜を形成し、フォトリソグラフィー法によりレジストを形成した後、ウェットエッチングにより共通電極を形成した。得られた第一の無機絶縁膜の厚さは200nm、有機絶縁層の厚さは2.0μm、共通電極の厚さは80nmであった。
上記ソース電極及びドレイン電極が形成された基板の全面に、CVD法により第一の無機絶縁膜としてSiO2膜を形成した。上記第一の無機絶縁膜上にポジ型の感光性アクリル樹脂組成物を塗工し、乾燥後、露光及び現像を行い有機絶縁層を形成した。上記有機絶縁層上に、スパッタリング法によりITO膜を形成し、フォトリソグラフィー法によりレジストを形成した後、ウェットエッチングにより共通電極を形成した。得られた第一の無機絶縁膜の厚さは200nm、有機絶縁層の厚さは2.0μm、共通電極の厚さは80nmであった。
<画素電極の形成>
上記共通電極が形成された基板の全面に、CVD法により第二の無機絶縁膜としてSiN膜を形成し、フォトリソグラフィー法によりレジストを形成し、上記第一の無機絶縁膜、有機絶縁層及び第二の無機絶縁膜を一括してドライエッチングし、第三の開口部を形成した。続いて、第二の無機絶縁膜が形成された基板の全面に、スパッタリング法によりITO膜を形成し、フォトリソグラフィー法によりレジストを形成した後、ウェットエッチングにより画素電極を形成した。得られた第二の無機絶縁膜の厚さは200nmであり、画素電極の厚さは75nmであった。以上により、実施例1に係るTFT基板が完成した。
上記共通電極が形成された基板の全面に、CVD法により第二の無機絶縁膜としてSiN膜を形成し、フォトリソグラフィー法によりレジストを形成し、上記第一の無機絶縁膜、有機絶縁層及び第二の無機絶縁膜を一括してドライエッチングし、第三の開口部を形成した。続いて、第二の無機絶縁膜が形成された基板の全面に、スパッタリング法によりITO膜を形成し、フォトリソグラフィー法によりレジストを形成した後、ウェットエッチングにより画素電極を形成した。得られた第二の無機絶縁膜の厚さは200nmであり、画素電極の厚さは75nmであった。以上により、実施例1に係るTFT基板が完成した。
(実施例2)
実施例2に係るTFT基板は、実施形態1に係るTFT基板の具体例であり、層間絶縁層の構成が異なること以外は、実施例1に係るTFT基板と同様の構成を有する。実施例2では、第一の層間絶縁層は厚さが20nmのSiO2膜、第二の層間絶縁層は厚さが40nmのSiOxNy膜(例えば、x:y=1:2)、第三の層間絶縁層は厚さが20nmのSiO2膜であった。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。上記第一、第二及び第三の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。
実施例2に係るTFT基板は、実施形態1に係るTFT基板の具体例であり、層間絶縁層の構成が異なること以外は、実施例1に係るTFT基板と同様の構成を有する。実施例2では、第一の層間絶縁層は厚さが20nmのSiO2膜、第二の層間絶縁層は厚さが40nmのSiOxNy膜(例えば、x:y=1:2)、第三の層間絶縁層は厚さが20nmのSiO2膜であった。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。上記第一、第二及び第三の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。
(実施例3)
実施例3に係るTFT基板は、実施形態1に係るTFT基板の具体例であり、層間絶縁層の構成が異なること以外は、実施例1に係るTFT基板と同様の構成を有する。実施例3では、第一の層間絶縁層は厚さが20nmのSiO2膜、第二の層間絶縁層は厚さが40nmのSiOxNy膜(例えば、x:y=1:2)、第三の層間絶縁層は厚さが20nmのSiN膜であった。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。上記第一、第二及び第三の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。
実施例3に係るTFT基板は、実施形態1に係るTFT基板の具体例であり、層間絶縁層の構成が異なること以外は、実施例1に係るTFT基板と同様の構成を有する。実施例3では、第一の層間絶縁層は厚さが20nmのSiO2膜、第二の層間絶縁層は厚さが40nmのSiOxNy膜(例えば、x:y=1:2)、第三の層間絶縁層は厚さが20nmのSiN膜であった。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。上記第一、第二及び第三の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。
(実施例4)
実施例4に係るTFT基板は、実施形態1に係るTFT基板の具体例であり、層間絶縁層の形成方法が異なること以外は、実施例1に係るTFT基板と同様にして製造した。実施例4では、上記第一の層間絶縁層の形成に、テトラエトキシシラン(TEOS)とO2又はO3を用いたCVD法を用いた。得られた第一の層間絶縁層は、段差被覆性が高いため、第二の層間絶縁層及び第三の層間絶縁層を薄膜化することができる。実施例4では、第一の層間絶縁層は厚さが20nmのSiO2膜、第二の層間絶縁層は厚さが30nmのSiOxNy膜(例えば、x:y=1:2)、第三の層間絶縁層は厚さが10nmのSiN膜であった。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。
実施例4に係るTFT基板は、実施形態1に係るTFT基板の具体例であり、層間絶縁層の形成方法が異なること以外は、実施例1に係るTFT基板と同様にして製造した。実施例4では、上記第一の層間絶縁層の形成に、テトラエトキシシラン(TEOS)とO2又はO3を用いたCVD法を用いた。得られた第一の層間絶縁層は、段差被覆性が高いため、第二の層間絶縁層及び第三の層間絶縁層を薄膜化することができる。実施例4では、第一の層間絶縁層は厚さが20nmのSiO2膜、第二の層間絶縁層は厚さが30nmのSiOxNy膜(例えば、x:y=1:2)、第三の層間絶縁層は厚さが10nmのSiN膜であった。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。
(比較例1)
比較例1に係るTFT基板は、層間絶縁層が二層であること以外は、実施例1に係るTFT基板と同様の構成を有する。比較例1では、酸化物半導体層が形成された基板の全面に、第一の層間絶縁層として厚さ20nmのSiO2膜を形成した後、上記SiO2膜上に、第二の層間絶縁層として厚さ60nmのSiOxNy膜(例えば、x:y=1:2)を形成した。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。上記第一及び第二の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。
比較例1に係るTFT基板は、層間絶縁層が二層であること以外は、実施例1に係るTFT基板と同様の構成を有する。比較例1では、酸化物半導体層が形成された基板の全面に、第一の層間絶縁層として厚さ20nmのSiO2膜を形成した後、上記SiO2膜上に、第二の層間絶縁層として厚さ60nmのSiOxNy膜(例えば、x:y=1:2)を形成した。第二の層間絶縁層に用いたSiOxNyは、x=1、y=2以上であってもよい。上記第一及び第二の層間絶縁層の形成には、SiH4をガスソースとするプラズマCVD法を用いた。
実施例1~4及び比較例1の層間絶縁層の構成を下記表1にまとめた。
実施例1のTFT基板は、エッチンングストップ層である層間絶縁層が、酸化物半導体層の上面及び側面を覆い、かつ、三層構造であることから、ソース電極及びドレイン電極をウェットエッチングする際にエッチング液が酸化物半導体層に浸み込まないため、酸化物半導体層の消失を防ぐことができ、信頼性の高いTFT基板を得ることができた。実施例2~4も実施例1と同様に、ソース電極及びドレイン電極を形成する際にエッチング液が浸み込むことによる酸化物半導体層の消失を防ぎ、信頼性の高いTFT基板を得ることができた。一方、比較例1は、第二の層間絶縁層の膜応力が高いため、膜の密着性が不十分であり、ソース電極及びドレイン電極を形成する際に、エッチング液が酸化物半導体層に侵入し、一部の酸化物半導体が消失した。
[付記]
本発明の一態様は、絶縁基板と、上記絶縁基板上に配置されたゲート電極と、上記ゲート電極を覆うゲート絶縁層と、上記ゲート絶縁層上の上記ゲート電極の一部と重畳する位置に配置された酸化物半導体層と、上記酸化物半導体層の上面及び側面を覆う層間絶縁層と、上記層間絶縁層上に配置されたソース電極及びドレイン電極とを備え、上記層間絶縁層は、上記酸化物半導体層側から第一の層間絶縁層、第二の層間絶縁層及び第三の層間絶縁層の順で積層され、平面視において上記酸化物半導体層と重畳する領域に、上記ソース電極と上記酸化物半導体層とが接する第一の開口部と、上記ドレイン電極と上記酸化物半導体層とが接する第二の開口部を有し、エッチング液に対する、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有する薄膜トランジスタ基板であってもよい。
本発明の一態様は、絶縁基板と、上記絶縁基板上に配置されたゲート電極と、上記ゲート電極を覆うゲート絶縁層と、上記ゲート絶縁層上の上記ゲート電極の一部と重畳する位置に配置された酸化物半導体層と、上記酸化物半導体層の上面及び側面を覆う層間絶縁層と、上記層間絶縁層上に配置されたソース電極及びドレイン電極とを備え、上記層間絶縁層は、上記酸化物半導体層側から第一の層間絶縁層、第二の層間絶縁層及び第三の層間絶縁層の順で積層され、平面視において上記酸化物半導体層と重畳する領域に、上記ソース電極と上記酸化物半導体層とが接する第一の開口部と、上記ドレイン電極と上記酸化物半導体層とが接する第二の開口部を有し、エッチング液に対する、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有する薄膜トランジスタ基板であってもよい。
本発明の一態様において、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER3≦ER1の関係を有してもよい。上記ER2<ER3≦ER1の場合、上記第三の層間絶縁層は、酸化シリコン又は酸化窒化シリコンを含んでもよい。
本発明の一態様において、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER3<ER2<ER1の関係を有してもよい。上記ER3<ER2<ER1の場合、上記第三の層間絶縁層は、窒化シリコン又は酸化窒化シリコンを含んでもよい。
本発明の一態様において、上記酸化物半導体層は、インジウム、ガリウム、亜鉛及び酸素を含む半導体、亜鉛及び酸素を含む半導体、インジウム、亜鉛及び酸素を含む半導体、亜鉛、チタン及び酸素を含む半導体、カドミウム、ゲルマニウム及び酸素を含む半導体、カドミウム、鉛及び酸素を含む半導体、酸化カドミウムを含む半導体、マグネシウム、亜鉛及び酸素を含む半導体、インジウム、スズ、亜鉛及び酸素を含む半導体、又は、インジウム、ガリウム、スズ及び酸素を含む半導体を含んでもよい。
本発明の一態様において、上記第一の層間絶縁層は、酸化シリコンを含んでもよい。上記第二の層間絶縁層は、酸化窒化シリコンを含んでもよい。
本発明の他の一態様は、本発明の薄膜トランジスタ基板を備える表示装置であってもよい。
本発明の更に他の一態様は、ボトムゲート構造を有する薄膜トランジスタ基板を製造する方法であって、上記製造方法は、酸化物半導体層上に層間絶縁層を形成する工程と、上記層間絶縁層上にソース電極及びドレイン電極を形成する工程とを有し、上記層間絶縁層を形成する工程は、上記酸化物半導体層を覆うように第一の層間絶縁層を形成し、上記第一の層間絶縁層上に第二の層間絶縁層を形成し、上記第二の層間絶縁層上に第三の層間絶縁層を形成し、平面視において上記酸化物半導体層と重畳する領域で、上記第一、第二及び第三の層間絶縁層の一部を除去し、第一の開口部及び第二の開口部を形成し、上記ソース電極及びドレイン電極を形成する工程は、上記層間絶縁層、上記第一の開口部及び上記第二の開口部上に導電膜を形成し、上記導電膜をウェットエッチングによりパターニングし、エッチング液に対する、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有する薄膜トランジスタ基板の製造方法であってもよい。
本発明の更に他の一態様において、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER2<ER3≦ER1の関係を有してもよい。
本発明の更に他の一態様において、上記第一の層間絶縁層のエッチングレートER1、上記第二の層間絶縁層のエッチングレートER2及び上記第三の層間絶縁層のエッチングレートER3は、ER3<ER2<ER1の関係を有してもよい。
本発明の更に他の一態様において、上記第一の層間絶縁層は、テトラエトキシシランとO2又はO3を用いたCVD法により形成されてもよい。
本発明の更に他の一態様において、上記ソース電極及びドレイン電極を形成する工程は、フッ化水素化合物を含むエッチング液を用いてウェットエッチングを行ってもよい。
11:絶縁基板
12、212:ゲート電極
13:ゲート絶縁層
14:酸化物半導体層
15:層間絶縁層(エッチングストッパ(ES)層)
15a:第一の層間絶縁層
15b:第二の層間絶縁層
15c:第三の層間絶縁層
16、216:ソース電極
16a:ソース下層電極
16b:ソース上層電極
17、217:ドレイン電極
17a:ドレイン下層電極
17b:ドレイン上層電極
18:第一の開口部
19:第二の開口部
20:第一の無機絶縁膜
21:有機絶縁層
22:共通電極
23:第二の無機絶縁膜
24:第三の開口部
25:画素電極
25a:線状電極
25b:開口部(スリット)
100A、100B、300:薄膜トランジスタ(画素用TFT)
110:ソースドライバ回路
120:ゲートドライバ回路
130:検査回路
140:ゲートバスライン
150:ソースバスライン
200:薄膜トランジスタ(回路用TFT)
201:下地層
202:第三の無機絶縁層
214:結晶質シリコン半導体層
315:エッチングストッパ(ES)層
1000A、1000B、2000、3000:薄膜トランジスタ(TFT)基板
1001:非表示領域
1002:表示領域
1100:液晶層
1200:カラーフィルタ(CF)基板
1300:シール材
1400:バックライト
1500:表示装置
12、212:ゲート電極
13:ゲート絶縁層
14:酸化物半導体層
15:層間絶縁層(エッチングストッパ(ES)層)
15a:第一の層間絶縁層
15b:第二の層間絶縁層
15c:第三の層間絶縁層
16、216:ソース電極
16a:ソース下層電極
16b:ソース上層電極
17、217:ドレイン電極
17a:ドレイン下層電極
17b:ドレイン上層電極
18:第一の開口部
19:第二の開口部
20:第一の無機絶縁膜
21:有機絶縁層
22:共通電極
23:第二の無機絶縁膜
24:第三の開口部
25:画素電極
25a:線状電極
25b:開口部(スリット)
100A、100B、300:薄膜トランジスタ(画素用TFT)
110:ソースドライバ回路
120:ゲートドライバ回路
130:検査回路
140:ゲートバスライン
150:ソースバスライン
200:薄膜トランジスタ(回路用TFT)
201:下地層
202:第三の無機絶縁層
214:結晶質シリコン半導体層
315:エッチングストッパ(ES)層
1000A、1000B、2000、3000:薄膜トランジスタ(TFT)基板
1001:非表示領域
1002:表示領域
1100:液晶層
1200:カラーフィルタ(CF)基板
1300:シール材
1400:バックライト
1500:表示装置
Claims (14)
- 絶縁基板と、前記絶縁基板上に配置されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上の前記ゲート電極の一部と重畳する位置に配置された酸化物半導体層と、前記酸化物半導体層の上面及び側面を覆う層間絶縁層と、前記層間絶縁層上に配置されたソース電極及びドレイン電極とを備え、
前記層間絶縁層は、前記酸化物半導体層側から第一の層間絶縁層、第二の層間絶縁層及び第三の層間絶縁層の順で積層され、平面視において前記酸化物半導体層と重畳する領域に、前記ソース電極と前記酸化物半導体層とが接する第一の開口部と、前記ドレイン電極と前記酸化物半導体層とが接する第二の開口部を有し、
エッチング液に対する、前記第一の層間絶縁層のエッチングレートER1、前記第二の層間絶縁層のエッチングレートER2及び前記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有することを特徴とする薄膜トランジスタ基板。 - 前記第一の層間絶縁層のエッチングレートER1、前記第二の層間絶縁層のエッチングレートER2及び前記第三の層間絶縁層のエッチングレートER3は、ER2<ER3≦ER1の関係を有することを特徴とする請求項1に記載の薄膜トランジスタ基板。
- 前記第三の層間絶縁層は、酸化シリコン又は酸化窒化シリコンを含むことを特徴とする請求項2に記載の薄膜トランジスタ基板。
- 前記第一の層間絶縁層のエッチングレートER1、前記第二の層間絶縁層のエッチングレートER2及び前記第三の層間絶縁層のエッチングレートER3は、ER3<ER2<ER1の関係を有することを特徴とする請求項1に記載の薄膜トランジスタ基板。
- 前記第三の層間絶縁層は、窒化シリコン又は酸化窒化シリコンを含むことを特徴とする請求項4に記載の薄膜トランジスタ基板。
- 前記酸化物半導体層は、インジウム、ガリウム、亜鉛及び酸素を含む半導体、亜鉛及び酸素を含む半導体、インジウム、亜鉛及び酸素を含む半導体、亜鉛、チタン及び酸素を含む半導体、カドミウム、ゲルマニウム及び酸素を含む半導体、カドミウム、鉛及び酸素を含む半導体、酸化カドミウムを含む半導体、マグネシウム、亜鉛及び酸素を含む半導体、インジウム、スズ、亜鉛及び酸素を含む半導体、又は、インジウム、ガリウム、スズ及び酸素を含む半導体を含むことを特徴とする請求項1~5のいずれかに記載の薄膜トランジスタ基板。
- 前記第一の層間絶縁層は、酸化シリコンを含むことを特徴とする請求項1~6のいずれかに記載の薄膜トランジスタ基板。
- 前記第二の層間絶縁層は、酸化窒化シリコンを含むことを特徴とする請求項1~7のいずれかに記載の薄膜トランジスタ基板。
- 請求項1~8のいずれかに記載の薄膜トランジスタ基板を備える表示装置。
- ボトムゲート構造を有する薄膜トランジスタ基板を製造する方法であって、
前記製造方法は、酸化物半導体層上に層間絶縁層を形成する工程と、前記層間絶縁層上にソース電極及びドレイン電極を形成する工程とを有し、
前記層間絶縁層を形成する工程は、前記酸化物半導体層を覆うように第一の層間絶縁層を形成し、前記第一の層間絶縁層上に第二の層間絶縁層を形成し、前記第二の層間絶縁層上に第三の層間絶縁層を形成し、平面視において前記酸化物半導体層と重畳する領域で、前記第一、第二及び第三の層間絶縁層の一部を除去し、第一の開口部及び第二の開口部を形成し、
前記ソース電極及びドレイン電極を形成する工程は、前記層間絶縁層、前記第一の開口部及び前記第二の開口部上に導電膜を形成し、前記導電膜をウェットエッチングによりパターニングし、
エッチング液に対する、前記第一の層間絶縁層のエッチングレートER1、前記第二の層間絶縁層のエッチングレートER2及び前記第三の層間絶縁層のエッチングレートER3は、ER2<ER1、かつ、ER3≦ER1の関係を有することを特徴とする薄膜トランジスタ基板の製造方法。 - 前記第一の層間絶縁層のエッチングレートER1、前記第二の層間絶縁層のエッチングレートER2及び前記第三の層間絶縁層のエッチングレートER3は、ER2<ER3≦ER1の関係を有することを特徴とする請求項10に記載の薄膜トランジスタ基板の製造方法。
- 前記第一の層間絶縁層のエッチングレートER1、前記第二の層間絶縁層のエッチングレートER2及び前記第三の層間絶縁層のエッチングレートER3は、ER3<ER2<ER1の関係を有することを特徴とする請求項10に記載の薄膜トランジスタ基板の製造方法。
- 前記第一の層間絶縁層は、テトラエトキシシランとO2又はO3を用いたCVD法により形成されることを特徴とする請求項10~12のいずれかに記載の薄膜トランジスタ基板の製造方法。
- 前記ソース電極及びドレイン電極を形成する工程は、フッ化水素化合物を含むエッチング液を用いてウェットエッチングを行うことを特徴とする請求項10~13のいずれかに記載の薄膜トランジスタ基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201780059867.6A CN109791893A (zh) | 2016-09-28 | 2017-09-21 | 薄膜晶体管基板、薄膜晶体管基板的制造方法以及显示装置 |
US16/336,927 US20200035719A1 (en) | 2016-09-28 | 2017-09-21 | Thin-film transistor substrate, method for manufacturing thin-film transistor substrate, and display device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016-189861 | 2016-09-28 | ||
JP2016189861 | 2016-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2018061954A1 true WO2018061954A1 (ja) | 2018-04-05 |
Family
ID=61759666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2017/033998 WO2018061954A1 (ja) | 2016-09-28 | 2017-09-21 | 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20200035719A1 (ja) |
CN (1) | CN109791893A (ja) |
WO (1) | WO2018061954A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111656430B (zh) * | 2018-02-01 | 2022-07-26 | 株式会社半导体能源研究所 | 显示装置及电子设备 |
JP2019169660A (ja) * | 2018-03-26 | 2019-10-03 | 三菱電機株式会社 | 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法 |
US11215891B2 (en) * | 2019-05-24 | 2022-01-04 | Sharp Kabushiki Kaisha | Active matrix substrate and manufacturing method thereof |
CN113764282B (zh) * | 2021-09-03 | 2023-09-05 | 深圳市华星光电半导体显示技术有限公司 | 一种背沟道蚀刻型的薄膜电晶体及其制作方法 |
WO2024124566A1 (zh) * | 2022-12-16 | 2024-06-20 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111990A (ja) * | 1997-09-30 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
JP2005011920A (ja) * | 2003-06-18 | 2005-01-13 | Hitachi Displays Ltd | 表示装置とその製造方法 |
JP2011258949A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
JP2012151461A (ja) * | 2010-12-28 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
JP2016103543A (ja) * | 2014-11-27 | 2016-06-02 | 株式会社Joled | 薄膜トランジスタ基板の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3014334B2 (ja) * | 1996-11-29 | 2000-02-28 | キヤノン販売株式会社 | 半導体装置の製造方法 |
KR101240652B1 (ko) * | 2006-04-24 | 2013-03-08 | 삼성디스플레이 주식회사 | 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법 |
-
2017
- 2017-09-21 CN CN201780059867.6A patent/CN109791893A/zh active Pending
- 2017-09-21 US US16/336,927 patent/US20200035719A1/en not_active Abandoned
- 2017-09-21 WO PCT/JP2017/033998 patent/WO2018061954A1/ja active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111990A (ja) * | 1997-09-30 | 1999-04-23 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
JP2005011920A (ja) * | 2003-06-18 | 2005-01-13 | Hitachi Displays Ltd | 表示装置とその製造方法 |
JP2011258949A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
JP2012151461A (ja) * | 2010-12-28 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
JP2016103543A (ja) * | 2014-11-27 | 2016-06-02 | 株式会社Joled | 薄膜トランジスタ基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN109791893A (zh) | 2019-05-21 |
US20200035719A1 (en) | 2020-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10276593B2 (en) | Active matrix substrate and method for manufacturing same, display device using active matrix substrate | |
JP5855752B2 (ja) | 半導体装置およびその製造方法 | |
WO2018061954A1 (ja) | 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置 | |
US9726940B2 (en) | Active matrix substrate manufacturing method, display apparatus manufacturing method, and display apparatus | |
US20150295092A1 (en) | Semiconductor device | |
TWI550877B (zh) | 半導體裝置之製造方法 | |
US20120199891A1 (en) | Semiconductor device and method for manufacturing same | |
JP2015133479A (ja) | 薄膜トランジスタ表示板 | |
TWI543371B (zh) | 半導體裝置及其製造方法 | |
US11721704B2 (en) | Active matrix substrate | |
JP2013051328A (ja) | アクティブマトリックス型表示素子およびその製造方法 | |
US20190243194A1 (en) | Active matrix substrate and method for manufacturing same | |
US11476282B2 (en) | Active matrix substrate and method for manufacturing same | |
US8900914B2 (en) | TFT substrate and method for manufacturing same | |
WO2016104253A1 (ja) | 半導体装置 | |
WO2012169397A1 (ja) | 薄膜トランジスタ、その製造方法、および表示素子 | |
WO2015137337A1 (ja) | 半導体装置およびその製造方法 | |
JP2019169606A (ja) | アクティブマトリクス基板およびその製造方法 | |
US20220181356A1 (en) | Active matrix substrate and method for manufacturing same | |
US10700210B2 (en) | Semiconductor device, and manufacturing method for same | |
TW201405834A (zh) | 半導體裝置及其製造方法 | |
WO2018163944A1 (ja) | 半導体装置、半導体装置の製造方法、及び、液晶表示装置 | |
WO2013008441A1 (ja) | アクティブマトリクス基板及びその製造方法 | |
WO2011148728A1 (ja) | 表示装置およびその製造方法 | |
WO2016084687A1 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17855909 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 17855909 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: JP |