WO2017158113A1 - Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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WO2017158113A1
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semiconductor layer
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semiconductor chip
semiconductor
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PCT/EP2017/056281
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Fabian Kopp
Attila Molnar
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Osram Opto Semiconductors Gmbh
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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    • H—ELECTRICITY
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    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Definitions

  • the invention relates to a method for producing an optoelectronic semiconductor chip and a
  • the invention has for its object to provide a method for producing an optoelectronic semiconductor chip and an optoelectronic semiconductor chip, which is characterized by an improved passivation of a mesa structure and improved emission efficiency.
  • the method for producing an optoelectronic semiconductor chip in a method step A) comprises providing a
  • Semiconductor layer stack comprising at least one
  • the method comprises forming a mesa structure in the semiconductor layer of the first type, the semiconductor layer of the second type and the active layer.
  • the method further comprises, in a method step C) applying a Passivation layer on the mesa structure, preferably by vapor deposition or sputtering.
  • the semiconductor layer of a first type and the
  • Semiconductor layers of a second type may each comprise one or more n-doped or p-doped semiconductor layers. In the case of a semiconductor layer stack, this advantageously forms either the n-doped or the p-doped one
  • Semiconductor layer is a radiation side of the
  • the semiconductor layers of the semiconductor chip are based on
  • the semiconductor material is preferably a
  • Nitride compound semiconductor material such as Al n In] __ n _ m Ga m N or to a phosphide compound semiconductor material such as
  • the semiconductor material may be Al x Ga x __ x As with 0 ⁇ x ⁇ 1
  • the active layer is advantageously designed as an active zone suitable for the emission of radiation.
  • the active one is advantageously designed as an active zone suitable for the emission of radiation.
  • a layer can be called a double heterostructure, as
  • Simple quantum well structure or multiple quantum well structure may be formed.
  • the mesa structure is advantageous laterally to
  • the mesa structure extends as an oblique side edge completely through at least the semiconductor layer of the first type and through the active one
  • Forming the mesa structure is advantageously carried out by means of a dry or wet chemical etching process.
  • the mesa structure can advantageously be formed as a mesa trench or mesa edge.
  • the passivation layer advantageously completely reshapes the mesa structure and provides mechanical protection as well as moisture protection for the mesa structure. Furthermore, it is advantageous to reduce the risk of leakage currents at the junctions of the semiconductor layer of the first type, of the second type and of the active layer, which can be produced for example by electrically conductive particles on the side surface of the mesa structure.
  • the application of the passivation layer on the mesa structure takes place
  • the passivation layer advantageously comprises an electrically insulating material.
  • the passivation layer may advantageously comprise a reflective material. This can advantageously an intensity of the radiated radiation at a designated
  • the passivation layer includes at least, for example, one of the materials A1 2 0 3, Ta0 5, Zr0 2, ZnO, SiN x, SiO x N y, Si0 2, Ti0 2, Zr0 2, Hf0 2, Nb 2 0 5 or MgF 2, or is it.
  • the passivation layer can be a reflection-enhancing
  • Layer and advantageously has a plurality of dielectric layers, the at least one first dielectric
  • the first dielectric material advantageously has a low refractive index, preferably n1 ⁇ 1.7
  • the second dielectric material has a high refractive index n2> 1.7, preferably n2> 2.
  • the layer thicknesses of the dielectric layers in the dielectric layer sequence are advantageously optimized such that the dielectric layer sequence has the highest possible reflection in the region of the emission spectrum of the active layer, in particular at the dominant wavelength and the dominant angle of the emitted radiation.
  • the active layer is for the emission of
  • Radiation having a dominant wavelength ⁇ wherein for the thickness d1 of the at least one first dielectric layer 0.01 ⁇ / 4 ⁇ nl * dl ⁇ 10 ⁇ / 4 and for the thickness d2 of the at least one second dielectric layer 0.01 ⁇ / 4 ⁇ n2 * d2 ⁇ 10 ⁇ / 4 applies.
  • the application of the passivation layer by vapor deposition or sputtering is advantageously characterized in that it can be applied structured with a high degree of accuracy, for example by means of a
  • an electrically conductive layer is applied over the semiconductor layer of the first type or of the semiconductor layer of the second type after the method step A) and before the method step B) in a method step AO).
  • the electrically conductive layer is advantageously designed for making electrical contact with a p-doped or n-doped semiconductor layer.
  • the electrically conductive layer is, for example, for p-contacting the
  • Semiconductor chip for example, additionally a bond pad or an external pad and / or one or more
  • further layers or further elements may be arranged, at least in regions, between the p-doped semiconductor layer and the electrically conductive layer.
  • the electrically conductive layer may be transparent.
  • the electrically conductive layer for the emitted radiation permeable may cover a comparatively large proportion of the p-doped semiconductor layer.
  • the electrically conductive layer covers the majority of the p-doped semiconductor layer or, apart from an optional range for a further element or due to the lateral spacing of the electrically conductive layer to an edge of the mesa structure even applied over the entire surface of the p-doped semiconductor layer , In this way, a good current expansion in the semiconductor layer sequence is achieved.
  • the electrically conductive layer contains
  • TCO transparent, conductive oxide
  • Transparent Conductive Oxide such as ITO.
  • Transparent, electrically conductive oxides (TCO) are
  • metal oxides such as zinc oxide, tin oxide
  • ITO indium oxide
  • AZO aluminum zinc oxide
  • copper oxide in addition to binary
  • Metal oxygen compounds such as ZnO, SnO 2 or ⁇ 2 ⁇ 3 also include ternary metal oxygen compounds such as Zn 2 SnO 2, Cd Sn 3, Zn SnO 3, Mngln 20zi, GalnO 3, 2 ⁇ or In 4 Sn 30, 2 or mixtures of different transparent, conductive oxides into the group of TCOs.
  • TCOs do not necessarily correspond to one
  • stoichiometric composition and may also be p- or n-doped.
  • a structured mask is applied to the semiconductor layer of the first type or to the semiconductor layer of the second type prior to method step B) in a method step AI).
  • the mask may be directly or indirectly on the semiconductor layer of the first type or
  • Semiconductor layer of the second type can be arranged.
  • a mask comprising photoresist
  • the mask comprises, for example, a positive varnish and comprises
  • Silicon dioxide or silicon nitride is also called a hard mask.
  • the patterning of the mask is advantageously chosen for the formation of a mesa structure in the semiconductor layers in a corresponding structure for the mesa.
  • the electrically conductive layer can in this case be partially thinned.
  • the mask is partially removed from the electrically conductive layer by means of a plasma.
  • a plasma for example, an oxygen-containing plasma
  • the mask for example, from photoresist, advantageously partially removed.
  • the length of a lacquer withdrawal from the mesa structure is over the duration of the oxygen process adjustable.
  • the electrically conductive layer is partially removed from the semiconductor layer of the first type or from the semiconductor layer of the second type by means of a plasma. Dry chemical etching of the semiconductor layer of the first type or of the second type and of the electrically conductive layer can be carried out, for example, in an ICP system (ICP, inductively coupled plasma).
  • ICP ICP, inductively coupled plasma
  • Material of the electrically conductive layer is applied to a suitable ablation plasma in step B2).
  • a suitable ablation plasma in step B2 Includes the electrically conductive layer, for example
  • the electrically conductive layer comprises, for example, a noble metal or a thin transparent conductive oxide layer, an argon-containing plasma is advantageously used.
  • the semiconductor layer which is in front of the
  • Step B2) is located immediately below the electrically conductive layer, partially exposed after step B2).
  • steps Bl) and B2) may also be performed in
  • Step Bl ie the treatment by means of oxygen-containing plasma, in an ashing plant.
  • a wet chemical mixing takes place in a method step B3)
  • Etching process wherein the electrically conductive layer is at least partially removed in a region L which directly adjoins the mesa structure and extends partially below the mask.
  • Process step B3) advantageously makes it possible to etch the electrically conductive layer in such a way that at least one
  • partial removal of the electrically conductive layer is not bound to the predetermined structure by the mask.
  • the dimension of the gap is further dependent on the thickness of the electrically conductive layer.
  • Passivitations be applied to the mesa structure, so that the passivation layer extends at least partially into the gap between the mask and the electrically conductive layer.
  • Passivation layer prevents or reduces this
  • the gap is very narrow formed, for example, with a thickness of
  • the passivation layer extends only slightly or not into the gap.
  • the passivation layer is advantageously also applied to the mask.
  • the passivation layer extends into the gap, it may at least partially cover the electrically conductive layer in the gap or not be in direct contact therewith. For example, in the gap an overlap of
  • Passivation layer and electrically conductive layer are present.
  • the passivation layer on the mask and on the semiconductor layer stack are not directly connected, the mask can be easily separated from the electrically conductive layer without the
  • Passivation layer should be deducted or demolished.
  • the semiconductor chip comprises a sapphire substrate, a SiC substrate or a GaN substrate.
  • the semiconductor chip is advantageously a volume emitter. In other words, such a semiconductor chip not only emits light exclusively through a radiation side, but emits light in several directions in its surrounding volume.
  • the substrate may be transparent, so that light is at least partially through the transparent substrate can be emitted.
  • Transparent substrates are, for example, SiC or sapphire or GaN.
  • the mask is completely removed after method step C). After complete removal, an appropriately structured passivation layer advantageously remains, depending on the structuring of the mask.
  • the passivation layer comprises a dielectric layer stack.
  • the dielectric layer stack comprises an adhesion layer, wherein after the application of the passivation layer, the adhesion layer faces the semiconductor layer stack.
  • adhesion layer By means of an adhesion layer, the adhesion of the dielectric layer stack to the semiconductor layer stack and
  • the adhesive layer has
  • Process step B2) controlled by the duration of the process step Bl) or the process step B2).
  • the duration of the application of the plasma to the mask or the electrically conductive layer the degree of removal of the mask or the electrically conductive Be handled layer, since the amount of material removal depends on the time of plasma application.
  • the semiconductor layer of the first type or the semiconductor layer of the second type is provided with a roughened surface.
  • the roughening of the surface advantageously improves the
  • the passivation layer is applied at least partially on the roughened surface. Applying a
  • an encapsulation is applied to a radiation side of the semiconductor chip after method step C).
  • Encapsulant includes, for example, silicone or epoxy resin and may include a converter material.
  • the encapsulation advantageously covers the passivation layer and the electrically conductive layer, if the electrically conductive layer itself is on a radiating side of the
  • semiconductor layers of the first or second type not from the electrically conductive layer or the passivation layer can also be covered only by the encapsulation.
  • the encapsulation can advantageously also cover the passivation layer within the mesa structure.
  • a further passivation can be applied to the semiconductor layer stack so that the further passivation completely covers the semiconductor layer stack and the passivation layer.
  • Abstrahlseite the semiconductor chip is oriented advantageously to the refractive index of the high refractive index material.
  • the encapsulation may advantageously comprise a converter material.
  • the active layer produces blue light passing through the electrically conductive layer
  • Encapsulation is converted by a converter material.
  • the optoelectronic semiconductor chip comprises, according to at least one embodiment, a semiconductor layer stack having at least one semiconductor layer of a first type, at least one semiconductor layer of a second type and an active arranged between the semiconductor layer of the first type and the semiconductor layer of the second type
  • the semiconductor chip comprises a passivation layer on the mesa structure, wherein the semiconductor chip comprises a sapphire substrate, a SiC substrate or a GaN substrate, and a
  • electrically conductive layer over the semiconductor layer of the first type or over the semiconductor layer of the second type.
  • the semiconductor chip is advantageously designed as a volume emitter.
  • at least part of the semiconductor chip is advantageously designed as a volume emitter.
  • Passivation of the mesa structure advantageously protects it from mechanical damage as well as electrical short circuits or leakage currents.
  • the passivation layer extends partially onto the electrically conductive layer, wherein the passivation layer extends onto the electrically conductive layer at most 10 ⁇ m, in particular at most 5 ⁇ m, in a direction away from the mesa structure.
  • a reflection of light at the interface between the passivation layer and the electrically conductive layer can be achieved.
  • the light can be coupled out through the electrically conductive layer, wherein by an appropriate choice of refractive indices, the total reflection at the
  • Interface between the electrically conductive layer and the environment can be reduced.
  • the semiconductor chip comprises a further one
  • Passivation layer which is disposed on the electrically conductive layer and on the passivation layer.
  • the further passivation layer comprises, for example, a dielectric layer or a dielectric layer
  • the further passivation layer comprises a dielectric layer or a dielectric layer stack together with a Bragg mirror.
  • the semiconductor chip comprises a contact web, which is arranged in the mesa structure and the
  • the semiconductor layer stack has a Outside a side surface with a textured
  • the structured surface advantageously has a plurality of highlights and depressions, for example a waveform.
  • the waveform may advantageously have at a plan view of the semiconductor layer stack at the edges of a circumferential structure, such as a perforation, similar to the edge of a stamp.
  • FIG. 1c shows a process diagram for the application of a plasma.
  • FIGS. 3 a, 3 b and 3 c each show a schematic side view of the optoelectronic semiconductor chip during the method for producing the optoelectronic
  • FIGS. 4a and 4b each show a schematic cross section through the optoelectronic semiconductor chip.
  • Figures 4c and 4d shows a plan view of the
  • FIGS. 5a and 5b each show a schematic
  • Size ratios of the components with each other are not to be considered as true to scale.
  • FIG. 1a shows the optoelectronic semiconductor chip 10 with a semiconductor layer stack 11 comprising a
  • Semiconductor layer of the first type 1 is p-doped, for example, and the semiconductor layer of the second type 2 is, for example, n-doped.
  • the semiconductor layer stack 11 is advantageously arranged on a substrate (not
  • the substrate may advantageously be a
  • Sapphire substrate act, wherein the semiconductor chip 10 may be formed as a volume emitter.
  • Method step A0) is subsequently applied to the p-doped semiconductor layer 1, an electrically conductive layer 7 at least partially. In this way, a good current spreading in the p-doped semiconductor layer 1 achieved.
  • the electrically conductive layer 7 contains
  • TCO transparent, conductive oxide
  • a structured mask 5 is applied to the p-doped semiconductor layer 1 and to the electrically conductive layer 7.
  • the structured mask 5 advantageously comprises photoresist
  • the patterning of the mask is advantageously chosen for a subsequent formation of a mesa structure in the semiconductor layers in a corresponding structure for the mesa.
  • the mask 5 comprises an oblique side edge, which faces the mesa structure to be formed.
  • Process step B) is an etching process, so that a
  • FIG. 1a shows the semiconductor layer stack 11 before the etching.
  • the figure lb shows the semiconductor layer stack 11 of Figure la after a process step B) and after a further process step Bl), after which the mask 5 by means of a plasma partially of the electrically conductive
  • Semiconductor layer of the first type 1, the semiconductor layer of the second type 2 and the active layer 3 are formed, wherein the oblique side edge of the mask 5 in the
  • the mesa structure 6 is advantageous laterally to the semiconductor layer of the first and of the second type as well as the active layer, for example as a side flank.
  • the mesa structure 6 extends as an oblique side edge completely through the electrically conductive layer 7, through which
  • Semiconductor layer of the second type 2 in the present case in the n-doped semiconductor layer 2.
  • the etching process may advantageously be the electrically conductive layer 7 partially removed, wherein an undercut of the mask. 5
  • the mask 5 can be withdrawn from the mesa structure 6.
  • Photoresist for example, an oxygen-containing plasma is applied.
  • the plasma removes the material of the mask 5 in such a way that it advantageously forms a lacquer retraction which is adjustable by the duration of the treatment with the plasma.
  • the electrically conductive layer 7 completely covers the semiconductor layer stack 11 as far as the side flank of the mesa structure 6.
  • FIG. 1c shows a process diagram for the use of an oxygen-containing plasma during the process
  • Process step Bl a dependency of a lateral lacquer withdrawal during the removal of the mask from the duration of the application of the plasma is shown. For example, for the application of the plasma of 40 s a
  • Lacquer retraction of the mask from 1 ym away from the mesa structure Lacquer retraction of the mask from 1 ym away from the mesa structure.
  • FIG. 2a shows the semiconductor layer stack 11 from FIG. 1b after a lateral retraction of the mask 5 in FIG Step Bl) and after another
  • Process step B2) in which the electrically conductive layer 7 is partially removed from the p-doped semiconductor layer 1 by means of a plasma.
  • the conductive layer in areas where it is thinned, a smaller thickness than in areas where the electrically conductive layer is not thinned.
  • the material of the electrically conductive layer 7 is a for
  • step B2 Removal of suitable plasma applied in step B2). If the electrically conductive layer 7 comprises, for example, ITO, it is advantageous to use a chlorine-containing plasma.
  • electrically conductive layer 7 is in the range
  • the at least partial removal of the electrically conductive layer 7 may alternatively be carried out by means of a wet-chemical etching process for the application of a plasma.
  • FIG. 2b shows the semiconductor layer stack 11 of the semiconductor chip 10 from FIG. 2b
  • Step Bl) in a step B3) with a wet chemical etching process the electrically conductive layer 7 is etched, so that the electrically conductive layer 7 is partially removed, wherein the after
  • Step Bl) remaining mask 5 is also partially undercut.
  • the p-doped semiconductor layer 1, which is located directly below the electrically conductive layer 7, is adjacent to the mesa structure 6 and partly below the mask 5 in FIG a region L free of the electrically conductive layer 7.
  • Process step B3) allows the electrical
  • conductive layer 7 advantageously etch so that an at least partial removal of the electrically conductive
  • Layer 7 is not bound to the predetermined by the mask 5 structure. Depending on the duration of the etching process, it is further possible to control how much material of the electrically conductive layer 7 is removed and how far a gap resulting from the etching extends underneath the mask 5 between the mask 5 and the electrically conductive layer.
  • FIG. 3a shows the semiconductor layer stack 11 of the semiconductor chip 10 from FIG. 3a
  • the passivation layer 8 may be a single layer, for example
  • Dielectric or comprise a dielectric layer stack.
  • the passivation layer 8 covers the side flank of the mesa structure and advantageously also the region L and extends to the remaining part of the mask 5 and advantageously covers it completely.
  • a passivation layer 8 arranged in this way is advantageously distinguished by improved adhesion to the mesa structure. Since the application of the passivation layer 8 to the mesa structure takes place immediately after the structuring and formation of the mesa structure, impurities on the mesa can be removed by further subsequent method steps
  • Chip manufacturing and resulting leakage currents are significantly reduced at the mesa structure.
  • Applying the passivation can advantageously be dispensed with processes in which an interaction of hydrogen involved in the process takes place with the ITO of the electrically conductive layer and reduces the transparency of this.
  • the mask 5 may remain in the semiconductor chip or be removed.
  • Semiconductor layer stack 11 extends.
  • the passivation layer 8 is also applied to the mask 5 and may partially extend into the gap, wherein the passivation layer 8 on the mask 5 with the passivation layer 8 on the electrically conductive layer 7 is not in direct contact with each other.
  • Environment medium of the semiconductor chip can be coupled out improved because the total reflection between the electrically conductive layer 7 and the environment is reduced. Due to the passivation, the mesa structure is adequately protected against moisture and other environmental influences as well as mechanically. Due to a sufficient thickness of
  • Passivation layer 8 of at least 50 nm to at most 600 nm, the interference of the emitted light can be reduced, which occur with thin passivations.
  • the thickness of 600 nm is advantageous if the passivation layer 8 is formed as a dielectric Bragg mirror (DBR).
  • DBR dielectric Bragg mirror
  • FIG. 3 c shows an arrangement similar to FIG. 3 b, wherein the electrically conductive layer 7 has been removed in a region adjacent to the mesa structure, for example by a wet chemical process, such that the
  • Semiconductor layer stack 11 in this area is free of the electrically conductive layer 7 and this area extends partially below the mask 5.
  • the subsequently applied passivation layer 8 extends into the gap, but forms no overlap with the electrically conductive layer 7.
  • the passivation layer 8 may extend to the electrically conductive layer 7.
  • the electrically conductive layer 7 has a spacing of at least 0.5 ⁇ m from the mesa structure, the semiconductor layer stack being free of the electrically conductive layer 7 in this area.
  • FIG. 4 a shows a schematic cross section through an optoelectronic semiconductor chip 10, which is referred to as
  • the semiconductor layer stack 11 has a mesa structure 6 in the form of a mesa trench, which has oblique side edges. The sidewalls of the mesa trench extend through the p-doped
  • the mesa trench 6 points to the oblique side flanks, at the bottom of the trench and on top of the p-type semiconductor layer 1 of the first type a passivation layer 8.
  • the passivation layer 8 adjoins an electrically conductive layer 7.
  • a contact web 12 is introduced, which comprises metal and through an opening in the mesa trench 6, a contact web 12 is introduced, which comprises metal and through an opening in the
  • the contact web 12 has a width d of, for example, 5 ym and is advantageously arranged in the middle of the mesa trench 6.
  • the electrically conductive layer 7 has an area which is not covered by the passivation layer 8 and by means of which radiation, for example blue light, can be coupled into an encapsulation 9.
  • the encapsulation 9 covers the passivation layer 8, the contact web 12, the electrically conductive layer 7 and fills the mesa trench 6.
  • the encapsulation 9 comprises, for example, silicone or an epoxy resin.
  • Layer 7 forms on a side facing away from the semiconductor layer stack 11 side a Abstrahlseite 10 a of the semiconductor chip 10.
  • the passivation layer 8 is advantageously no light in the direction of the contact bar 12 of
  • the emission efficiency of the semiconductor chip 10 is advantageously increased.
  • Passivation layer 8 comprises for reducing the
  • Absorption at the contact web 12 preferably one
  • the passivation layer 8 is locally opened in the mesa trench 6 for contacting the n-doped semiconductor layer of the second type 2.
  • the opening may comprise exactly the width d of the contact web 12, for example 5 ym.
  • Opening in the passivation layer 8 also have a smaller width than the width d of the contact web 12th
  • the contact web 12 may comprise a width d of at least 5 ym and into an opening in the
  • Passivation layer 8 of not more than 2 ym are introduced.
  • Passivation layer 8 also have a greater width than the width d of the contact web 12.
  • the contact web 12 may have a width d of at most 5 ym and the opening in the passivation layer 8 has a width of at least 8 ym.
  • FIG. 4b shows a schematic cross section along the contact web 12 from FIG. 4a.
  • the contact web 12 is partially underlaid with the passivation layer 8.
  • the contact land 12 contacts the n-doped semiconductor layer of the second type 2 only in regions. Due to the passivation layer 8 below the contact land 12, no light from the n-doped is formed at these locations
  • the contact web 12 has an external contact region 12 a, which for external
  • FIG. 4c shows a plan view of the semiconductor chip 10 according to FIGS. 4a and 4b.
  • the mesa structure 6, in which the contact land 12 is inserted is formed in a central region of the semiconductor chip 10 and with the
  • Passivation layer 8 covered.
  • the passivation layer 8 and the electrically conductive layer 7 advantageously form on the mesa structure 6 and on the edge regions of the
  • the contact web 12 has seen in plan view advantageous at one end to a circular area, which may be configured as a contact point for external contact and a
  • Another passivation layer 8a extends
  • the further passivation layer 8a comprises, for example, a dielectric layer or a
  • the further passivation layer 8a is a dielectric
  • FIG. 4d like FIG. 4c, shows a plan view of the semiconductor chip 10, wherein the semiconductor layer stack 11 has on one outer side a side surface IIa with a has structured surface and the
  • Semiconductor layer stack 11 has a recess, wherein a side surface IIb of the semiconductor layer stack 11 faces the recess and has a smooth surface.
  • the structured surface advantageously has a plurality of highlights and depressions, for example a waveform.
  • the waveform may advantageously have a perforation, similar to the edge of a postage stamp, in a top view of the semiconductor layer stack 11.
  • FIG. 5a shows, in a schematic side view, a semiconductor layer stack 11 of an optoelectronic
  • Semiconductor chips 10 in which the semiconductor layer of the first type 1 is n-doped and the semiconductor layer of the second type 2 is p-doped and faces a carrier 14.
  • the semiconductor chip 10 is formed in a thin film type as a surface emitter.
  • Semiconductor layer of the first type 1 forms a radiation side 10a of the semiconductor chip 10 and has a roughened
  • the semiconductor layer stack 11 has laterally on the side a mesa structure 6, which extends to the carrier 14.
  • the passivation layer 8 covers the mesa structure 6 at least at the pn junction and partially extends to the structure of the roughening.
  • the passivation layer 8 also extends partially on the emission side 10a of the n-doped
  • FIG. 5a shows a direct transition from the refractive index of the n-doped semiconductor layer of the first type 1 to the refractive index of the environment, for example air. The roughening will be the leap of the
  • the roughening changes the angle under the electromagnetic radiation generated in the chip to the interface of the semiconductor layer and the environment, whereby the
  • the roughening thus improves the efficiency with which electromagnetic radiation from the
  • the semiconductor chip 10 can have an encapsulation covering the roughened top side 1a (not shown). This results in the

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Abstract

Es wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben, wobei in einem Verfahrensschritt A) ein Bereitstellen eines Halbleiterschichtenstapels umfassend eine Halbleiterschicht eines ersten Typs, eine Halbleiterschicht eines zweiten Typs und eine zwischen der Halbleiterschicht des ersten Typs und der Halbleiterschicht des zweiten Typs angeordnete aktive Schicht erfolgt. Weiterhin umfasst das Verfahren in einem Verfahrensschritt B) ein Ausbilden einer Mesa-Struktur in der Halbleiterschicht des ersten Typs, der Halbleiterschicht des zweiten Typs und der aktiven Schicht. Das Verfahren umfasst des Weiteren in einem Verfahrensschritt C) ein Aufbringen einer Passivierungsschicht auf die Mesa-Struktur mittels Aufdampfen oder Sputtern.

Description

Beschreibung
Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips und optoelektronischer Halbleiterchip
Die Erfindung betrifft ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und einen
optoelektronischen Halbleiterchip . Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips sowie einen optoelektronischen Halbleiterchip anzugeben, welcher sich durch eine verbesserte Passivierung einer Mesa-Struktur sowie eine verbesserte Abstrahleffizienz auszeichnet.
Diese Aufgaben werden durch ein Erzeugnis und ein Verfahren gemäß den unabhängigen Patentansprüchen gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind
Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren zur Herstellung eines optoelektronischen Halbleiterchips in einem Verfahrensschritt A) ein Bereitstellen eines
Halbleiterschichtenstapels umfassend mindestens eine
Halbleiterschicht eines ersten Typs, mindestens eine
Halbleiterschicht eines zweiten Typs und eine zwischen der Halbleiterschicht des ersten Typs und der Halbleiterschicht des zweiten Typs angeordnete aktive Schicht. Weiterhin umfasst das Verfahren in einem Verfahrensschritt B) ein Ausbilden einer Mesa-Struktur in der Halbleiterschicht des ersten Typs, der Halbleiterschicht des zweiten Typs und der aktiven Schicht. Das Verfahren umfasst des Weiteren in einem Verfahrensschritt C) ein Aufbringen einer Passivierungsschicht auf die Mesa-Struktur , vorzugsweise mittels Aufdampfen oder Sputtern.
Die Halbleiterschicht eines ersten Typs sowie die
Halbleiterschicht eines zweiten Typs können jeweils eine oder mehrere n-dotierte oder p-dotierte Halbleiterschichten umfassen. Hierbei bildet bei einem Halbleiterschichtenstapel vorteilhaft entweder die n-dotierte oder die p-dotierte
Halbleiterschicht eine Abstrahlseite des
Halbleiterschichtenstapels oder des Halbleiterchips.
Die Halbleiterschichten des Halbleiterchips basieren
bevorzugt auf einem III-V-Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich bevorzugt um ein
Nitrid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder auch um ein Phosphid-Verbindungshalbleitermaterial wie
AlnIn]__n_mGamP, wobei jeweils 0 ^ n 1, 0 ^ m 1 und n + m < 1 ist. Ebenso kann es sich bei dem Halbleitermaterial um AlxGa]__xAs handeln mit 0 < x < 1. Dabei kann die
Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche
Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Die aktive Schicht ist vorteilhaft als eine zur Emission von Strahlung geeignete aktive Zone ausgebildet. Die aktive
Schicht kann zum Beispiel als Doppelheterostruktur, als
Einfach-Quantentopfstruktur oder Mehrfach-Quantentopfstruktur ausgebildet sein. Die Mesa-Struktur wird vorteilhaft lateral zur
Halbleiterschicht des ersten und des zweiten Typs sowie zur aktiven Schicht, beispielsweise als eine Seitenflanke, gebildet. Vorteilhaft erstreckt sich die Mesa-Struktur als eine schräge Seitenflanke vollständig durch zumindest die Halbleiterschicht des ersten Typs und durch die aktive
Schicht oder vollständig durch die Halbleiterschicht des zweiten Typs und durch die aktive Schicht hindurch. Das
Ausbilden der Mesa-Struktur erfolgt vorteilhaft mittels eines trocken- oder nasschemischen Ätzprozesses. Die Mesa-Struktur kann vorteilhaft als Mesa-Graben oder Mesakante ausgeformt werden .
Die Passivierungsschicht überformt vorteilhaft die Mesa- Struktur vollständig und bietet einen mechanischen Schutz sowie einen Schutz vor Feuchtigkeit für die Mesa-Struktur. Des Weiteren wird vorteilhaft die Gefahr von Leckströmen an den Übergängen der Halbleiterschicht des ersten Typs, des zweiten Typs sowie der aktiven Schicht verringert, welche etwa durch elektrisch leitende Partikel auf der Seitenfläche der Mesa-Struktur erzeugt werden können. Das Aufbringen der Passivierungsschicht auf die Mesa-Struktur erfolgt
vorteilhaft unmittelbar nach dem Ausbilden der Mesa-Struktur, wodurch aus dem Herstellungsprozess resultierende
Verunreinigungen auf der Mesa-Struktur und dadurch
entstehende Leckströme vorteilhaft verringert oder vermieden werden können. Die Passivierungsschicht umfasst vorteilhaft ein elektrisch isolierendes Material. Zur Verringerung der Auskopplung von Strahlung über die Mesa-Struktur kann die Passivierungsschicht vorteilhaft ein reflektierendes Material umfassen. Dadurch kann vorteilhaft eine Intensität der abgestrahlten Strahlung an einer dafür vorgesehenen
Abstrahlfläche des Halbleiterchips gesteigert werden. Die Passivierungsschicht umfasst beispielsweise mindestens eines der Materialien A1203, Ta05, Zr02, ZnO, SiNx, SiOxNy, Si02, Ti02, Zr02, Hf02, Nb205 oder MgF2 oder besteht daraus. Die Passivierungsschicht kann eine reflexionserhöhende
Schicht sein und weist vorteilhaft mehrere dielektrische Schichten auf, die mindestens eine erste dielektrische
Schicht aus einem ersten dielektrischen Material mit einem Brechungsindex nl und mindestens eine zweite dielektrische Schicht aus einem zweiten dielektrischen Material mit einem Brechungsindex n2 > nl umfassen. Das erste dielektrische Material weist vorteilhaft einen niedrigen Brechungsindex, vorzugsweise nl < 1,7, und das zweite dielektrische Material einen hohen Brechungsindex n2 > 1,7, vorzugsweise n2 > 2, auf. Die dielektrische Schichtenfolge fungiert als
Interferenzschichtsystem, dessen reflexionserhöhende Wirkung auf mehrfachen Reflexionen an den Grenzflächen zwischen den dielektrischen Schichten mit den unterschiedlichen
Brechungsindizes nl, n2 beruht. Die Schichtdicken der dielektrischen Schichten in der dielektrischen Schichtenfolge sind vorteilhaft derart optimiert, dass die dielektrische Schichtenfolge im Bereich des Emissionsspektrums der aktiven Schicht, insbesondere bei der dominanten Wellenlänge und dem dominanten Winkel der emittierten Strahlung, eine möglichst hohe Reflexion aufweist. Gemäß zumindest einer vorteilhaften Ausgestaltung ist die aktive Schicht zur Emission von
Strahlung mit einer dominanten Wellenlänge λ geeignet, wobei für die Dicke dl der mindestens einen ersten dielektrischen Schicht 0,01 λ/4 < nl*dl < 10 λ/4 und für die Dicke d2 der mindestens einen zweiten dielektrischen Schicht 0,01 λ/4 < n2*d2 < 10 λ/4 gilt. Bevorzugt gilt 0,5 λ/4 < nl*dl < 5 λ/4 und 0,5 λ/4 < n2*d2 < 5 λ/4. Das Aufbringen der Passivierungsschicht mittels Aufdampfen oder Sputtern zeichnet sich vorteilhaft dadurch aus, dass es mit einem hohen Grad an Genauigkeit strukturiert aufgebracht werden kann, beispielsweise mittels eines
Lithographieverfahrens.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt A) und vor dem Verfahrensschritt B) in einem Verfahrensschritt AO) eine elektrisch leitfähige Schicht über der Halbleiterschicht des ersten Typs oder der Halbleiterschicht des zweiten Typs aufgebracht.
Die elektrisch leitfähige Schicht ist vorteilhaft zur elektrischen Kontaktierung einer p-dotierten oder n-dotierten Halbleiterschicht eingerichtet. Die elektrisch leitfähige Schicht wird beispielsweise zur p-Kontaktierung des
optoelektronischen Halbleiterchips ausgebildet, wobei die elektrisch leitfähige Schicht die p-dotierte
Halbleiterschicht vorteilhaft direkt kontaktiert. Der
Halbleiterchip kann zum Beispiel zusätzlich ein Bondpad oder eine externe Kontaktstelle und/oder ein oder mehrere
Kontaktstege aufweisen. Mit „über der p-dotierten
Halbleiterschicht angeordnet" wird hier und im Folgenden verstanden, dass die elektrisch leitfähige Schicht
unmittelbar oder mittelbar in elektrischem und/oder
mechanischem Kontakt zur p-dotierten Halbleiterschicht angeordnet ist. Dabei können bei mittelbarem Kontakt weitere Schichten oder weitere Elemente, zumindest bereichsweise zwischen der p-dotierten Halbleiterschicht und der elektrisch leitfähigen Schicht angeordnet sein.
Die elektrisch leitfähige Schicht kann transparent sein.
Insbesondere ist die elektrisch leitfähige Schicht für die emittierte Strahlung durchlässig. Die elektrisch leitfähige Schicht kann einen vergleichsweise großen Anteil der p- dotierten Halbleiterschicht bedecken. Vorzugsweise bedeckt die elektrisch leitfähige Schicht den überwiegenden Teil der p-dotierten Halbleiterschicht oder ist abgesehen von einem optionalen Bereich für ein weiteres Element oder aufgrund des lateralen Abstands der elektrisch leitfähigen Schicht zu einer Kante der Mesa-Struktur sogar ganzflächig auf die p- dotierte Halbleiterschicht aufgebracht. Auf diese Weise wird eine gute Stromaufweitung in der Halbleiterschichtenfolge erzielt. Die elektrisch leitfähige Schicht enthält
vorzugsweise ein transparentes, leitfähiges Oxid (TCO
Transparent Conductive Oxide), wie zum Beispiel ITO. Transparente, elektrisch leitende Oxide (TCO) sind
transparente, elektrisch leitende Materialien, in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid,
Cadmiumoxid, Titanoxid, Indiumoxid, Indiumzinnoxid (ITO) oder Aluminiumzinkoxid (AZO) oder Kupferoxid. Neben binären
MetallsauerstoffVerbindungen wie beispielsweise ZnO, Sn02 oder Ιη2θ3 gehören auch ternäre MetallsauerstoffVerbindungen wie beispielsweise Zn2SnOzi, CdSn03, ZnSn03, Mgln20zi, Galn03, Ζη2ΐη2θ5 oder In4Sn30]_2 oder Mischungen unterschiedlicher transparenter, leitender Oxide zu der Gruppe der TCOs .
Weiterhin entsprechen die TCOs nicht zwingend einer
stöchiometrischen Zusammensetzung und können auch p- oder n- dotiert sein.
Gemäß zumindest einer Ausführungsform des Verfahrens wird vor dem Verfahrensschritt B) in einem Verfahrensschritt AI) eine strukturierte Maske auf die Halbleiterschicht des ersten Typs oder auf die Halbleiterschicht des zweiten Typs aufgebracht. Insbesondere kann die Maske mittelbar oder unmittelbar auf der Halbleiterschicht des ersten Typs oder der
Halbleiterschicht des zweiten Typs angeordnet werden.
Beispielsweise wird eine Maske umfassend Fotolack,
Siliziumdioxid (Si02) oder Siliziumnitrid (SiNx) auf die Halbleiterschicht des ersten Typs oder auf die
Halbleiterschicht des zweiten Typs aufgebracht. Die Maske umfasst beispielsweise einen Positivlack und umfasst
weiterhin eine schräge Seitenflanke, welche der Mesa-Struktur zugewandt ist, wobei sich nach einem Ausbilden der Mesa- Struktur die Schräge der Maske in den
Halbleiterschichtenstapel fortsetzt. Eine Maske aus
Siliziumdioxid oder Siliziumnitrid wird auch als Hartmaske bezeichnet. Die Strukturierung der Maske wird vorteilhaft für die Ausbildung einer Mesa-Struktur in den Halbleiterschichten in einer entsprechenden Struktur für die Mesa gewählt. Bei dem Ausbilden der Mesa-Struktur kann eine elektrisch
leitfähige Schicht auf dem Halbleiterschichtenstapel
zumindest teilweise entfernt werden, so dass beispielsweise ein Spalt zwischen der Maske und dem
Halbleiterschichtenstapel erzeugt wird. Die elektrisch leitfähige Schicht kann hierbei teilweise gedünnt werden.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt B) und vor dem Verfahrensschritt C) in einem Verfahrensschritt Bl) mittels eines Plasmas die Maske teilweise von der elektrisch leitfähigen Schicht entfernt . Durch beispielsweise ein sauerstoffhaltiges Plasma wird die Maske, beispielsweise aus Fotolack, vorteilhaft teilweise abgetragen. Die Länge eines Lackrückzugs von der Mesa- Struktur ist über die Dauer des Sauerstoffprozesses einstellbar. In der Folge ist die Oberfläche der elektrisch leitfähigen Schicht beispielsweise im Randbereich der Mesa- Struktur lackfrei oder maskenfrei.
Gemäß zumindest einer Ausführungsform des Verfahrens wird vor dem Verfahrensschritt C) in einem Verfahrensschritt B2) mittels eines Plasmas die elektrisch leitfähige Schicht teilweise von der Halbleiterschicht des ersten Typs oder von der Halbleiterschicht des zweiten Typs entfernt. Eine trockenchemische Ätzung der Halbleiterschicht des ersten Typs oder des zweiten Typs und der elektrisch leitfähigen Schicht kann beispielsweise in einer ICP-Anlage erfolgen (ICP, inductively coupled plasma) . Vorteilhaft erfolgen die Schritte Bl) und B2) in derselben
Anlage, die Prozessschritte können aber auch in verschiedenen Prozesskammern nacheinander ausgeführt werden. Je nach
Material der elektrisch leitfähigen Schicht wird ein zur Abtragung geeignetes Plasma im Schritt B2) angewandt. Umfasst die elektrisch leitfähige Schicht beispielsweise ein
transparentes leitfähiges Oxid, insbesondere ITO, wird vorteilhaft ein chlorhaltiges Plasma angewandt. Umfasst die elektrisch leitfähige Schicht beispielsweise ein Edelmetall oder eine dünne transparente leitfähige Oxidschicht, wird vorteilhaft ein argonhaltiges Plasma angewandt. Vorteilhaft ist die Halbleiterschicht, welche sich vor dem
Verfahrensschritt B2) unmittelbar unterhalb der elektrisch leitfähigen Schicht befindet, nach dem Verfahrensschritt B2) teilweise freiliegend.
Alternativ können die Schritte Bl) und B2) auch in
unterschiedlichen Anlagen erfolgen. Beispielsweise kann der Schritt Bl), also die Behandlung mittels sauerstoffhaltigem Plasma, in einer Veraschungsanlage erfolgen.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt nach dem Verfahrensschritt Bl) und vor dem Verfahrensschritt C) in einem Verfahrensschritt B3) ein nasschemischer
Ätzprozess, wobei die elektrisch leitfähige Schicht in einem Bereich L, welcher direkt an die Mesa-Struktur angrenzt und sich teilweise bis unterhalb die Maske erstreckt, zumindest teilweise entfernt wird.
Die Anwendung eines nasschemischen Ätzprozesses im
Verfahrensschritt B3) ermöglicht es die elektrisch leitfähige Schicht vorteilhaft so zu ätzen, dass ein zumindest
teilweises Entfernen der elektrisch leitfähigen Schicht nicht an die durch die Maske vorgegebene Struktur gebunden ist. Je nach Dauer des Ätzvorgangs kann gesteuert werden, wieviel Material der elektrisch leitfähigen Schicht entfernt wird und wie weit sich ein durch das Ätzen entstehender Spalt zwischen der Maske und der elektrisch leitfähigen Schicht unterhalb der Maske erstreckt. Die Dimension des Spalts ist weiterhin von der Dicke der elektrisch leitfähigen Schicht abhängig.
Nach dem nasschemischen Ätzprozess kann vorteilhaft die
Passivierungsschicht auf die Mesa-Struktur aufgebracht werden, so dass sich die Passivierungsschicht zumindest teilweise in den Spalt zwischen der Maske und der elektrisch leitfähigen Schicht hinein erstreckt. Die
Passivierungsschicht verhindert oder reduziert dabei
vorteilhaft Leckströme zwischen der Mesa-Struktur und der elektrisch leitfähigen Schicht. Ist allerdings der Spalt sehr schmal ausgeformt, beispielsweise mit einer Dicke der
elektrisch leitfähigen Schicht von kleiner oder gleich 150 nm, erstreckt sich die Passivierungsschicht nur geringfügig oder nicht in den Spalt hinein. Die Passivierungsschicht wird vorteilhaft auch auf die Maske aufgetragen.
Die Passivierungsschichten auf dem Halbleiterschichtenstapel und auf der Maske sind vorteilhaft nicht miteinander
verbunden und werden durch den Spalt unterbrochen. Erstreckt sich die Passivierungsschicht in den Spalt hinein, kann diese die elektrisch leitfähige Schicht zumindest teilweise im Spalt bedecken oder mit dieser nicht in direktem Kontakt stehen. Beispielsweise kann im Spalt ein Überlapp von
Passivierungsschicht und elektrisch leitfähiger Schicht vorliegen. Da die Passivierungsschicht auf der Maske und auf dem Halbleiterschichtenstapel nicht in direkter Verbindung stehen, kann die Maske vorteilhaft einfach von der elektrisch leitfähigen Schicht abgetrennt werden, ohne dass die
Passivierungsschicht abgezogen oder abgerissen werden müsste.
Vorteilhaft kann durch einen weiteren Verfahrensschritt gesteuert werden, in dem mittels eines sauerstoffhaltigen Plasmas die Maske vor dem Aufbringen der Passivierungsschicht erneut in einer Richtung weg von der Mesa-Struktur entfernt wird, auf welche Bereiche des Halbleiterschichtenstapels die Passivierungsschicht aufgebracht wird. Gemäß zumindest einer Ausführungsform des Verfahrens umfasst der Halbleiterchip ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat . Der Halbleiterchip ist vorteilhaft ein Volumenemitter. Mit anderen Worten emittiert ein solcher Halbleiterchip Licht nicht nur ausschließlich durch eine Abstrahlseite, sondern emittiert Licht in mehrere Richtungen in sein Umgebungsvolumen. Insbesondere kann das Substrat transparent sein, so dass Licht zumindest teilweise durch das transparente Substrat emittiert werden kann. Transparente Substrate sind beispielsweise SiC oder Saphir oder GaN.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt C) die Maske vollständig entfernt. Nach dem vollständigen Entfernen verbleibt vorteilhaft je nach Strukturierung der Maske eine entsprechend strukturierte Passivierungsschicht Gemäß zumindest einer Ausführungsform des Verfahrens umfasst die Passivierungsschicht einen dielektrischen Schichtstapel.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst der dielektrische Schichtstapel eine Haftschicht, wobei nach dem Aufbringen der Passivierungsschicht die Haftschicht dem Halbleiterschichtenstapel zugewandt ist.
Mittels einer Haftschicht kann die Haftung des dielektrischen Schichtstapels an dem Halbleiterschichtenstapel und
beispielsweise an der elektrisch leitfähigen Schicht
vorteilhaft verbessert werden. Die Haftschicht weist
beispielsweise eine Dicke von weniger als 20 nm, vorzugsweise von weniger als 10 nm auf. Gemäß zumindest einer Ausführungsform des Verfahrens wird das Entfernen der Maske im Verfahrensschritt Bl) oder das
Entfernen der elektrisch leitfähigen Schicht im
Verfahrensschritt B2) durch die Dauer des Verfahrensschrittes Bl) oder des Verfahrensschrittes B2) gesteuert.
Vorteilhaft kann durch die Dauer der Anwendung des Plasmas auf die Maske oder die elektrisch leitfähige Schicht der Grad der Entfernung der Maske bzw. der elektrisch leitfähigen Schicht gehandhabt werden, da die Menge des Materialabtrags von der Zeit der Plasmaanwendung abhängt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Halbleiterschicht des ersten Typs oder die Halbleiterschicht des zweiten Typs mit einer aufgerauten Oberfläche versehen. Die Aufrauung der Oberfläche verbessert vorteilhaft die
Auskopplung von Licht aus der jeweiligen Halbleiterschicht. Hierbei wird vorteilhaft jene Halbleiterschicht aufgeraut, die den Halbleiterschichtenstapel in einer Abstrahlrichtung abschließt .
Gemäß zumindest einer Ausführungsform des Verfahrens wird die Passivierungsschicht zumindest teilweise auf der aufgerauten Oberfläche aufgebracht. Das Aufbringen einer
Passivierungsschicht zumindest teilweise auf der aufgerauten Oberfläche einer Halbleiterschicht, welche den
Halbleiterschichtenstapel in einer Abstrahlrichtung
abschließt, erweist sich besonders vorteilhaft bei
ausschließlich oberflächenemittierenden Halbleiterchips.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Verfahrensschritt C) eine Verkapselung auf eine Abstrahlseite des Halbleiterchips aufgebracht. Die
Verkapselung umfasst beispielsweise Silikon oder Epoxidharz und kann ein Konvertermaterial umfassen.
Die Verkapselung bedeckt vorteilhaft die Passivierungsschicht sowie die elektrisch leitende Schicht, falls die elektrisch leitende Schicht selbst auf einer Abstrahlseite des
Halbleiterchips angeordnet ist. Falls Bereiche der
Halbeiterschichten des ersten oder zweiten Typs nicht von der elektrisch leitenden Schicht oder der Passivierungsschicht bedeckt werden, können diese Bereiche vorteilhaft auch nur von der Verkapselung bedeckt werden. Die Verkapselung kann vorteilhaft die Passivierungsschicht auch innerhalb der Mesa- Struktur bedecken.
Vorteilhaft kann zusätzlich zur Passivierungsschicht eine weitere Passivierung auf den Halbleiterschichtenstapel aufgebracht werden, so dass die weitere Passivierung den Halbleiterschichtenstapel und die Passivierungsschicht vollständig bedeckt.
Die Auswahl eines hochbrechenden Materials auf einer
Abstrahlseite des Halbleiterchips orientiert sich vorteilhaft am Brechungsindex des hochbrechenden Materials.
Beispielsweise wird ein Übergang vom Brechungsindex der
Halbleiterschicht über die elektrisch leitende Schicht und die Passivierungsschicht, falls diese einen Überlapp bilden, so gewählt, dass eine Totalreflexion an den Grenzflächen der genannten Schichten vorteilhaft verringert oder vermieden wird.
Die Verkapselung kann vorteilhaft ein Konvertermaterial umfassen. Beispielsweise erzeugt die aktive Schicht blaues Licht, welches durch die elektrisch leitende Schicht
transmittiert wird und zumindest teilweise in der
Verkapselung durch ein Konvertermaterial konvertiert wird.
Es wird ferner ein optoelektronischer Halbleiterchip
angegeben. Vorzugsweise wird der optoelektronische
Halbleiterchips durch das oben beschriebene Verfahren
hergestellt. Das heißt, sämtliche für das Verfahren
offenbarten Merkmale sind auch für den optoelektronischen Halbleiterchip offenbart und umgekehrt. Der optoelektronischer Halbleiterchip umfasst gemäß zumindest einer Ausgestaltung einen Halbleiterschichtenstapel mit mindestens einer Halbleiterschicht eines ersten Typs, mindestens einer Halbleiterschicht eines zweiten Typs und einer zwischen der Halbleiterschicht des ersten Typs und der Halbleiterschicht des zweiten Typs angeordnete aktive
Schicht, wobei eine Mesa-Struktur in der Halbleiterschicht des ersten Typs, der Halbleiterschicht des zweiten Typs und der aktiven Schicht ausgebildet ist. Weiterhin umfasst der Halbleiterchip eine Passivierungsschicht auf der Mesa- Struktur, wobei der Halbleiterchip ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat umfasst und eine
elektrisch leitfähige Schicht über der Halbleiterschicht des ersten Typs oder über der Halbleiterschicht des zweiten Typs umfasst .
Der Halbleiterchip ist vorteilhaft als ein Volumenemitter ausgebildet. Insbesondere wird zumindest ein Teil der
emittierten Strahlung durch das Substrat ausgekoppelt. Durch die Passivierung der Mesa-Struktur wird diese vorteilhaft vor mechanischen Schäden sowie elektrischen Kurzschlüssen bzw. Leckströmen geschützt. Die Passivierungsschicht erstreckt sich teilweise auf die elektrisch leitfähige Schicht, wobei die Passivierungsschicht sich auf die elektrisch leitfähige Schicht höchstens 10 ym, insbesondere höchstens 5 ym, in einer Richtung weg von der Mesa-Struktur erstreckt. Vorteilhaft kann eine Reflexion von Licht an der Grenzfläche zwischen der Passivierungsschicht und der elektrisch leitenden Schicht erzielt werden. In
Bereichen, in welchen die elektrisch leitende Schicht
zumindest teilweise nicht von der Passivierungsschicht bedeckt ist, kann das Licht durch die elektrisch leitende Schicht ausgekoppelt werden, wobei durch eine entsprechende Wahl der Brechungsindices die Totalreflexion an der
Grenzfläche zwischen der elektrisch leitenden Schicht und der Umgebung verringert werden kann.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips umfasst der Halbleiterchip eine weitere
Passivierungsschicht, welche auf der elektrisch leitfähigen Schicht und auf der Passivierungsschicht angeordnet ist.
Die weitere Passivierungsschicht erstreckt sich vorteilhaft über den gesamten Halbleiterchip und bedeckt die
Passivierungsschicht und die elektrisch leitfähige Schicht vorteilhaft vollständig. Auch weitere Komponenten des
Halbleiterchips, wie etwa der Kontaktsteg, können zumindest teilweise von der weiteren Passivierungsschicht bedeckt sein. Die weitere Passivierungsschicht umfasst beispielsweise eine dielektrische Schicht oder einen dielektrischen
Schichtstapel. Es ist weiterhin möglich, dass die weitere Passivierungsschicht eine dielektrische Schicht oder einen dielektrischen Schichtstapel zusammen mit einem Bragg-Spiegel umfasst . Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips umfasst der Halbleiterchip einen Kontaktsteg, welcher in der Mesa-Struktur angeordnet ist und den
Halbleiterschichtenstapel elektrisch kontaktiert, wobei sich die Passivierungsschicht teilweise zwischen dem
Halbleiterschichtenstapel und dem Kontaktsteg befindet.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterschichtenstapel an einer Außenseite eine Seitenfläche mit einer strukturierten
Oberfläche und eine Ausnehmung auf, wobei eine Seitenfläche des Halbleiterschichtenstapels der Ausnehmung zugewandt ist und eine glatte Oberfläche aufweist.
Die strukturierte Oberfläche weist vorteilhaft eine Vielzahl von Hervorhebungen und Vertiefungen auf, beispielsweise eine Wellenform. Die Wellenform kann vorteilhaft bei einer Draufsicht auf den Halbleiterschichtenstapel an dessen Rändern eine umlaufende Struktur, beispielsweise eine Zähnung, ähnlich dem Rand einer Briefmarke aufweisen. Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus dem im Folgenden in
Verbindung mit den Figuren beschriebenen Ausführungsbeispiel.
Die Figuren la, lb, 2a und 2b zeigen jeweils eine
schematische Seitenansicht des optoelektronischen
Halbleiterchips während des Verfahrens zur Herstellung des optoelektronischen Halbleiterchips .
Die Figur lc zeigt ein Prozessdiagramm für die Anwendung eines Plasmas.
Die Figuren 3a, 3b und 3c zeigen jeweils eine schematische Seitenansicht des optoelektronischen Halbleiterchips während des Verfahrens zur Herstellung des optoelektronischen
Halbleiterchips.
Die Figuren 4a und 4b zeigen jeweils einen schematischen Querschnitt durch den optoelektronischen Halbleiterchip. Die Figuren 4c und 4d zeigt eine Draufsicht auf den
optoelektronischen Halbleiterchip . Die Figuren 5a und 5b zeigen jeweils eine schematische
Seitenansicht des optoelektronischen Halbleiterchips.
Gleiche oder gleichwirkende Elemente sind in den Figuren jeweils mit den gleichen Bezugszeichen versehen. Die in den Figuren dargestellten Bestandteile sowie die
Größenverhältnisse der Bestandteile untereinander sind nicht als maßstabsgerecht anzusehen.
Die Figur la zeigt den optoelektronischen Halbleiterchip 10 mit einem Halbleiterschichtenstapel 11 umfassend eine
Halbleiterschicht eines ersten Typs 1, eine Halbleiterschicht eines zweiten Typs 2 und eine zwischen der Halbleiterschicht des ersten Typs 1 und der Halbleiterschicht des zweiten Typs 2 angeordnete aktive Schicht 3, welche in einem
Verfahrensschritt A) bereitgestellt werden. Die
Halbleiterschicht des ersten Typs 1 ist beispielsweise p- dotiert und die Halbleiterschicht des zweiten Typs 2 ist beispielsweise n-dotiert. Der Halbleiterschichtenstapel 11 ist vorteilhaft auf einem Substrat angeordnet (nicht
gezeigt) , wobei beispielsweise die p-dotierte
Halbleiterschicht des ersten Typs 1 dem Substrat abgewandt ist. Bei dem Substrat kann es sich vorteilhaft um ein
Saphirsubstrat handeln, wobei der Halbleiterchip 10 als Volumenemitter ausgebildet werden kann. In einem
Verfahrensschritt A0) wird nachfolgend auf der p-dotierten Halbleiterschicht 1 eine elektrisch leitfähige Schicht 7 zumindest teilweise aufgebracht. Auf diese Weise wird eine gute Stromaufweitung in der p-dotierten Halbleiterschicht 1 erzielt. Die elektrisch leitfähige Schicht 7 enthält
vorzugsweise ein transparentes, leitfähiges Oxid (TCO
Transparent Conductive Oxide), wie zum Beispiel ITO. In einem nachfolgenden Verfahrensschritt AI) wird eine strukturierte Maske 5 auf die p-dotierte Halbleiterschicht 1 und auf die elektrisch leitfähige Schicht 7 aufgebracht. Die strukturierte Maske 5 umfasst vorteilhaft Fotolack,
beispielsweise einen Positivlack. Die Strukturierung der Maske wird vorteilhaft für eine nachträgliche Ausbildung einer Mesa-Struktur in den Halbleiterschichten in einer entsprechenden Struktur für die Mesa gewählt. Die Maske 5 umfasst eine schräge Seitenflanke, welche der auszubildenden Mesa-Struktur zugewandt ist. In einem nachfolgenden
Verfahrensschritt B) erfolgt ein Ätzverfahren, so dass eine
Mesa-Struktur in den Halbleiterschichtenstapel 11 eingebracht wird. Die Figur la zeigt den Halbleiterschichtenstapel 11 vor dem Ätzen. Die Figur lb zeigt den Halbleiterschichtenstapel 11 aus der Figur la nach einem Verfahrensschritt B) und nach einem weiteren Verfahrensschritt Bl), wonach die Maske 5 mittels eines Plasmas teilweise von der elektrisch leitfähigen
Schicht 7 und der p-dotierten Halbleiterschicht 1 entfernt wird (Pfeildarstellung) .
Mittels beispielsweise einer trockenchemischen Ätzung wird im Verfahrensschritt B) eine Mesa-Struktur 6 in der
Halbleiterschicht des ersten Typs 1, der Halbleiterschicht des zweiten Typs 2 und der aktiven Schicht 3 ausgebildet, wobei sich die schräge Seitenflanke der Maske 5 in den
Halbleiterschichtenstapel 11 fortsetzt. Die Mesa-Struktur 6 wird vorteilhaft lateral zur Halbleiterschicht des ersten und des zweiten Typs sowie zur aktiven Schicht, beispielsweise als eine Seitenflanke, gebildet. Vorteilhaft erstreckt sich die Mesa-Struktur 6 als eine schräge Seitenflanke vollständig durch die elektrisch leitfähige Schicht 7, durch die
Halbleiterschicht des ersten Typs 1 und durch die aktive Schicht 3 hindurch. Die Seitenflanke der Mesa-Struktur 6 erstreckt sich beispielsweise nur teilweise in die
Halbleiterschicht des zweiten Typs 2, vorliegend in die n- dotierte Halbleiterschicht 2. Bei dem Ätzverfahren kann vorteilhaft die elektrisch leitfähige Schicht 7 teilweise entfernt werden, wobei eine Unterätzung der Maske 5
ausgebildet wird.
Bei dem Verfahrensschritt Bl) kann die Maske 5 von der Mesa- Struktur 6 zurückgezogen werden. Bei einer Maske, welche
Fotolack umfasst, wird beispielsweise ein sauerstoffhaltiges Plasma angewandt. Durch das Plasma wird das Material der Maske 5 so abgetragen dass sich vorteilhaft ein Lackrückzug bildet, welcher durch die Dauer der Behandlung mit dem Plasma einstellbar ist. In der Figur lb bedeckt die elektrisch leitfähige Schicht 7 den Halbleiterschichtenstapel 11 vollständig bis zur Seitenflanke der Mesa-Struktur 6.
Die Figur lc zeigt ein Prozessdiagramm für die Anwendung eines sauerstoffhaltigen Plasmas während dem
Verfahrensschritt Bl). Hierbei ist eine Abhängigkeit eines lateralen Lackrückzugs bei der Entfernung der Maske von der Dauer der Anwendung des Plasmas dargestellt. Beispielsweise erfolgt für die Anwendung des Plasmas von 40 s ein
Lackrückzug der Maske von 1 ym weg von der Mesa-Struktur.
Die Figur 2a zeigt den Halbleiterschichtenstapel 11 aus der Figur lb nach einem lateralen Rückzug der Maske 5 im Verfahrensschritt Bl) und nach einem weiteren
Verfahrensschritt B2), bei dem die elektrisch leitfähige Schicht 7 mittels eines Plasmas teilweise von der p-dotierten Halbleiterschicht 1 entfernt wird. Beispielsweise wird die elektrisch leitfähige Schicht (7) bei dem teilweisen
Entfernen gedünnt. Insbesondere weist die elektrisch
leitfähige Schicht in Bereichen, in denen sie gedünnt ist, eine geringere Dicke auf, als in Bereichen in denen die elektrisch leitfähige Schicht nicht gedünnt ist. Je nach Material der elektrisch leitfähigen Schicht 7 wird ein zur
Abtragung geeignetes Plasma im Schritt B2) angewandt. Umfasst die elektrisch leitfähige Schicht 7 beispielsweise ITO, wird vorteilhaft ein chlorhaltiges Plasma angewandt. Die
elektrisch leitfähige Schicht 7 wird in dem Bereich
angrenzend an die Mesa-Struktur 6 vorteilhaft gedünnt und in einem Bereich unterhalb der Maske 5 wird somit ein Spalt ausgebildet und die Maske 5 teilweise unterätzt.
Das zumindest teilweise Entfernen der elektrisch leitfähigen Schicht 7 kann alternativ zur Anwendung eines Plasmas auch mittels eines nasschemischen Ätzprozesses erfolgen.
Die Figur 2b zeigt den Halbleiterschichtenstapel 11 des Halbleiterchips 10 aus der Figur lb, wobei nach dem
Verfahrensschritt Bl) in einem Verfahrensschritt B3) mit einem nasschemischen Ätzprozess die elektrisch leitfähige Schicht 7 geätzt wird, so dass die elektrisch leitfähige Schicht 7 teilweise entfernt wird, wobei die nach dem
Verfahrensschritt Bl) verbleibende Maske 5 auch bereichsweise unterätzt wird. Die p-dotierte Halbleiterschicht 1, welche sich unmittelbar unterhalb der elektrisch leitfähigen Schicht 7 befindet, ist nach dem Verfahrensschritt B3) angrenzend an die Mesa-Struktur 6 und teilweise unterhalb der Maske 5 in einem Bereich L frei von der elektrisch leitfähigen Schicht 7. Die Anwendung eines nasschemischen Ätzprozesses im
Verfahrensschritt B3) ermöglicht es, die elektrisch
leitfähige Schicht 7 vorteilhaft so zu ätzen, dass ein zumindest teilweises Entfernen der elektrisch leitfähigen
Schicht 7 nicht an die durch die Maske 5 vorgegebene Struktur gebunden ist. Je nach Dauer des Ätzvorgangs kann des Weiteren gesteuert werden, wieviel Material der elektrisch leitfähigen Schicht 7 entfernt wird und wie weit sich ein durch das Ätzen entstehender Spalt zwischen der Maske 5 und der elektrisch leitfähigen Schicht unterhalb der Maske 5 erstreckt.
Die Figur 3a zeigt den Halbleiterschichtenstapel 11 des Halbleiterchips 10 aus der Figur 2b, wobei nach dem
Verfahrensschritt B2) in einem Verfahrensschritt C) eine Passivierungsschicht 8 auf die Mesa-Struktur mittels
Aufdampfen oder Sputtern aufgebracht wird. Hierbei kann vor dem Verfahrensschritt C) die Maske 5 vorteilhaft von der Mesa-Struktur zurückgezogen werden. Die Passivierungsschicht 8 kann eine einzelne Schicht, beispielsweise ein
Dielektrikum, oder einen dielektrischen Schichtstapel umfassen. Die Passivierungsschicht 8 bedeckt die Seitenflanke der Mesa-Struktur und vorteilhaft auch den Bereich L und erstreckt sich auf den verbliebenen Teil der Maske 5 und bedeckt diesen vorteilhaft vollständig. Eine in dieser Weise angeordnete Passivierungsschicht 8 zeichnet sich vorteilhaft durch eine verbesserte Haftung an der Mesa-Struktur aus. Da das Aufbringen der Passivierungsschicht 8 auf die Mesa- Struktur sofort nach der Strukturierung und Ausbildung der Mesa-Struktur erfolgt, können Verunreinigungen auf der Mesa durch weitere nachfolgende Verfahrensschritte zur
Chipherstellung und dadurch entstehende Leckströme an der Mesa-Struktur signifikant verringert werden. Bei dem Aufbringen der Passivierung kann vorteilhaft auf Prozesse verzichtet werden, bei welchen eine Wechselwirkung von im Prozess beteiligten Wasserstoff mit dem ITO der elektrisch leitfähigen Schicht stattfindet und die Transparenz dieser verringert. Die Maske 5 kann im Halbleiterchip verbleiben oder entfernt werden.
In der Figur 3b ist die Anordnung aus der Figur lb gezeigt, wobei nach dem Aufbringen der Passivierungsschicht 8 sich diese in den Spalt zwischen die Maske 5 und den
Halbleiterschichtenstapel 11 erstreckt. Die
Passivierungsschicht 8 und die elektrische leitfähige Schicht
7 bilden einen Überlapp, wobei sich die Passivierungsschicht
8 teilweise auf die elektrische leitfähige Schicht 7
erstreckt. Die Passivierungsschicht 8 wird auch auf der Maske 5 aufgebracht und kann sich teilweise in den Spalt hinein erstrecken, wobei die Passivierungsschicht 8 auf der Maske 5 mit der Passivierungsschicht 8 auf der elektrisch leitfähigen Schicht 7 nicht miteinander in direktem Kontakt steht.
Dadurch ist es möglich, dass bei einem nachträglichen Ablösen der Maske 5 kein Zertrennen der Passivierungsschicht 8 erfolgen muss. Daher kann eine saubere Abtrennung der Maske 5 erfolgen, ohne dass ein Abriss der Passivierungsschicht 8 entsteht. In einem so hergestellten Halbleiterchip kann
Licht, welches in dem Halbleiterschichtenstapel 11 erzeugt wird, durch eine vorteilhafte Wahl des Brechungsindex der elektrisch leitfähigen Schicht 7 gegenüber dem
Umgebungsmedium des Halbleiterchips verbessert ausgekoppelt werden, da die Totalreflexion zwischen der elektrische leitfähigen Schicht 7 und der Umgebung verringert wird. Durch die Passivierung wird die Mesa-Struktur ausreichend gegenüber Feuchtigkeit und andere Umwelteinflüsse sowie mechanisch geschützt. Durch eine ausreichende Dicke der
Passivierungsschicht 8 von mindestens 50 nm bis höchstens 600 nm können Interferenzen des abgestrahlten Lichts verringert werden, welche bei dünnen Passivierungen auftreten. Die Dicke von 600 nm ist vorteilhaft falls die Passivierungsschicht 8 als dielektrischer Bragg-Spiegel (DBR) ausgebildet ist.
Dadurch können vorteilhaft Schwankungen in der abgestrahlten Helligkeit verringert werden.
Die Figur 3c zeigt eine Anordnung ähnlich der Figur 3b, wobei die elektrisch leitfähige Schicht 7, beispielsweise durch einen nasschemischen Prozess, in einem Bereich angrenzend an die Mesa-Struktur so entfernt wurde, dass der
Halbleiterschichtenstapel 11 in diesem Bereich frei von der elektrisch leitfähigen Schicht 7 ist und sich dieser Bereich teilweise bis unter die Maske 5 erstreckt. Die nachträglich aufgebrachte Passivierungsschicht 8 erstreckt sich bis in den Spalt hinein, bildet mit der elektrisch leitfähigen Schicht 7 allerdings keinen Überlapp. Die Passivierungsschicht 8 kann sich bis zur elektrisch leitfähigen Schicht 7 erstrecken. Vorteilhaft weist die elektrisch leitfähige Schicht 7 einen Abstand von zumindest 0.5 ym von der Mesa-Struktur auf, wobei der Halbleiterschichtenstapel in diesem Bereich frei von der elektrisch leitfähigen Schicht 7 ist.
Die Figur 4a zeigt einen schematischen Querschnitt durch einen optoelektronischen Halbleiterchip 10, welcher als
Volumenemitter ausgebildet ist. Der Halbleiterschichtenstapel 11 weist eine Mesa-Struktur 6 in Form eines Mesa-Grabens auf, welcher schräge Seitenflanken aufweist. Die Seitenflanken des Mesa-Grabens erstrecken sich durch die p-dotierte
Halbleiterschicht des ersten Typs 1, durch die aktive Schicht 3 und teilweise durch die n-dotierte Halbleiterschicht des zweiten Typs 2 hindurch. Der Mesa-Graben 6 weist auf den schrägen Seitenflanken, auf dem Boden des Grabens und auf der Oberseite der p-dotierten Halbleiterschicht des ersten Typs 1 eine Passivierungsschicht 8 auf. Auf der Oberseite der p- dotierten Halbleiterschicht des ersten Typs 1 grenzt die Passivierungsschicht 8 an eine elektrisch leitfähige Schicht 7 an .
In den Mesa-Graben 6 ist ein Kontaktsteg 12 eingebracht, welcher Metall umfasst und durch eine Öffnung in der
Passivierungsschicht 8 die n-dotierte Halbleiterschicht des zweiten Typs 2 elektrisch kontaktiert. Der Kontaktsteg 12 weist eine Breite d von beispielsweise 5 ym auf und ist vorteilhaft in der Mitte des Mesa-Grabens 6 angeordnet. Die elektrisch leitfähige Schicht 7 weist einen Bereich auf, welcher nicht von der Passivierungsschicht 8 bedeckt ist, und durch welchen Strahlung, beispielsweise blaues Licht, in eine Verkapselung 9 eingekoppelt werden kann. Die Verkapselung 9 bedeckt die Passivierungsschicht 8, den Kontaktsteg 12, die elektrisch leitfähigen Schicht 7 und füllt den Mesa-Graben 6 auf. Weiterhin umfasst die Verkapselung 9 beispielsweise Silikon oder ein Epoxidharz. Die elektrisch leitfähige
Schicht 7 bildet an einer dem Halbleiterschichtenstapel 11 abgewandten Seite eine Abstrahlseite 10a des Halbleiterchips 10. Mittels der Passivierungsschicht 8 wird vorteilhaft kein Licht in Richtung des Kontaktstegs 12 vom
Halbleiterschichtenstapel 11 abgestrahlt, wodurch eine
Absorption an den Seitenflächen des Kontaktstegs 12
verringert wird. Dadurch wird die Abstrahleffizienz des Halbleiterchips 10 vorteilhaft gesteigert. Die
Passivierungsschicht 8 umfasst zur Verringerung der
Absorption am Kontaktsteg 12 vorzugsweise einen
Schichtenstapel aus mehreren Paaren von Si02, MgF2, Ti02 oder Nb205 Schichten, welche einen Bragg Reflektor ausbilden. Vor dem Einbringen des Kontaktstegs 12 wird im Mesa-Graben 6 zur Kontaktierung der n-dotierten Halbleiterschicht des zweiten Typs 2 die Passivierungsschicht 8 lokal geöffnet. Die Öffnung kann dabei genau die Breite d des Kontaktstegs 12 umfassen, beispielsweise 5 ym. Alternativ dazu kann die
Öffnung in der Passivierungsschicht 8 auch eine geringere Breite aufweisen als die Breite d des Kontaktstegs 12.
Beispielsweise kann der Kontaktsteg 12 eine Breite d von zumindest 5 ym umfassen und in eine Öffnung in der
Passivierungsschicht 8 von höchstens 2 ym eingebracht werden. Als weitere Alternative kann die Öffnung in der
Passivierungsschicht 8 auch eine größere Breite aufweisen als die Breite d des Kontaktstegs 12. Beispielsweise kann der Kontaktsteg 12 eine Breite d von höchstens 5 ym umfassen und die Öffnung in der Passivierungsschicht 8 eine Breite von zumindest 8 ym.
Die Figur 4b zeigt einen schematischen Querschnitt entlang des Kontaktstegs 12 aus der Figur 4a. Der Kontaktsteg 12 ist teilweise mit der Passivierungsschicht 8 unterlegt. Mit anderen Worten kontaktiert der Kontaktsteg 12 die n-dotierte Halbleiterschicht des zweiten Typs 2 nur bereichsweise. Durch die Passivierungsschicht 8 unterhalb des Kontaktstegs 12 wird an diesen Stellen kein Licht aus der n-dotierten
Halbleiterschicht des zweiten Typs 2 ausgekoppelt, wodurch eine Absorption von Licht an diesen Bereichen durch den
Kontaktsteg 12 vermieden wird. Der Kontaktsteg 12 weist einen externen Kontaktbereich 12a auf, welcher zur externen
Kontaktierung dient und zumindest teilweise mit der
Passivierungsschicht 8 unterlegt sein kann, da an diesem Bereich keine Abstrahlung von Licht vorgesehen ist. Der externe Kontaktbereich 12a kann beispielsweise Au umfassen. Die Figur 4c zeigt eine Draufsicht auf den Halbleiterchip 10 gemäß den Figuren 4a und 4b. Die Mesa-Struktur 6, in welche der Kontaktsteg 12 eingesetzt wird ist in einem Mittelbereich des Halbleiterchips 10 gebildet und mit der
Passivierungsschicht 8 abgedeckt. Die Randbereiche des
Halbleiterchips 10 sind ebenfalls mit der
Passivierungsschicht 8 abgedeckt. Die Passivierungsschicht 8 und die elektrisch leitfähige Schicht 7 bilden vorteilhaft an der Mesa-Struktur 6 und an den Randbereichen des
Halbleiterchips 10 einen Überlapp (nicht gezeigt) . Alternativ kann auch kein Überlapp vorhanden sein. Der Kontaktsteg 12 weist in Draufsicht gesehen vorteilhaft an einem Ende einen runden Bereich auf, welcher als eine Kontaktstelle zur äußeren Kontaktierung ausgestaltet sein kann und einen
Durchmesser von beispielsweise zumindest 60 ym und höchstens 100 ym umfasst.
Eine weitere Passivierungsschicht 8a erstreckt sich
vorteilhaft über den gesamten Halbleiterchip 10 und bedeckt die Passivierungsschicht 8 und die elektrisch leitfähige
Schicht 7 vorteilhaft vollständig. Auch weitere Komponenten des Halbleiterchips 10, wie etwa der Kontaktsteg 12, können zumindest teilweise von der weiteren Passivierungsschicht 8a bedeckt sein. Die weitere Passivierungsschicht 8a umfasst beispielsweise eine dielektrische Schicht oder einen
dielektrischen Schichtstapel. Es ist weiterhin möglich, dass die weitere Passivierungsschicht 8a eine dielektrische
Schicht oder einen dielektrischen Schichtstapel zusammen mit einem Bragg-Spiegel umfasst.
Die Figur 4d zeigt wie die Figur 4c eine Draufsicht auf den Halbleiterchip 10, wobei der Halbleiterschichtenstapel 11 an einer Außenseite eine Seitenfläche IIa mit einer strukturierten Oberfläche aufweist und der
Halbleiterschichtenstapel 11 eine Ausnehmung aufweist, wobei eine Seitenfläche IIb des Halbleiterschichtenstapels 11 der Ausnehmung zugewandt ist und eine glatte Oberfläche aufweist.
Die strukturierte Oberfläche weist vorteilhaft eine Vielzahl von Hervorhebungen und Vertiefungen auf, beispielsweise eine Wellenform. Die Wellenform kann vorteilhaft bei einer Draufsicht auf den Halbleiterschichtenstapel 11 eine Zähnung, ähnlich dem Rand einer Briefmarke aufweisen.
Die Figur 5a zeigt in einer schematischen Seitenansicht einen Halbleiterschichtenstapel 11 eines optoelektronischen
Halbleiterchips 10, bei welchem die Halbleiterschicht des ersten Typs 1 n-dotiert ist und die Halbleiterschicht des zweiten Typs 2 p-dotiert ist und einem Träger 14 zugewandt ist. Der Halbleiterchip 10 ist in Dünnfilmbauweise als ein Oberflächenemitter ausgebildet. Die n-dotierte
Halbleiterschicht des ersten Typs 1 bildet eine Abstrahlseite 10a des Halbleiterchips 10 und weist eine aufgeraute
Oberseite auf. Der Halbleiterschichtenstapel 11 weist lateral an der Seite eine Mesa-Struktur 6 auf, welche sich bis zum Träger 14 erstreckt. Die Passivierungsschicht 8 bedeckt die Mesa-Struktur 6 zumindest am pn-Übergang und erstreckt sich teilweise auf die Struktur der Aufrauung.
In der Figur 5b erstreckt sich die Passivierungsschicht 8 auch teilweise auf die Abstrahlseite 10a der n-dotierten
Halbleiterschicht des ersten Typs 1, mit anderen Worten auf die aufgeraute Oberseite la. Die aktive Schicht 3 erzeugt beispielsweise blaues Licht, welches auf die aufgeraute Oberseite la der n-dotierten Halbleiterschicht des ersten Typs 1 auftrifft. In der Figur 5a ist ein direkter Übergang von dem Brechungsindex der n-dotierten Halbleiterschicht des ersten Typs 1 zum Brechungsindex der Umgebung, beispielsweise Luft, gegeben. Durch die Aufrauung wird der Sprung des
Brechungsindex zur Umgebung verringert. Mit anderen Worten wird entlang einer Raumrichtung, die senkrecht zur
aufgerauten Oberfläche verläuft, mittels der Aufrauung die Änderungsrate des effektiven Brechungsindexes verringert. Weiter verändert die Aufrauung den Winkel unter dem im Chip erzeugte elektromagnetische Strahlung auf die Grenzfläche der Halbleiterschicht und der Umgebung trifft, wodurch die
Wahrscheinlichkeit für eine mehrfache Totalreflexion der elektromagnetischen Strahlung an dieser Grenzfläche reduziert wird. Vorteilhafterweise verbessert die Aufrauung somit die Effizienz, mit der elektromagnetische Strahlung aus dem
Halbleiterchip ausgekoppelt wird
Weiterhin ist es auch möglich, dass der Halbleiterchip 10 eine Verkapselung aufweist, welche die aufgeraute Oberseite la abdeckt (nicht gezeigt) . Hierbei ergibt sich der
Auskoppelkoeffizient des Halbleiterchips durch die
Ungleichheit von Aus- und Wiedereinkopplung . Der
Auskoppelkoeffizient des Halbleiterchips kann durch die
Anwendung der Passivierungsschicht 8 vergrößert werden.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102016105056.3, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 Halbleiterschicht eines ersten Typs la aufgeraute Oberseite
2 Halbleiterschicht eines zweiten Typs
3 aktive Schicht
5 strukturierte Maske
6 Mesa-Struktur
7 elektrisch leitfähige Schicht
8 PassivierungsSchicht
8a weitere Passivierungsschicht
9 Verkapselung
10 Halbleiterchip
10a Abstrahlseite
11 HalbleiterSchichtenstapel
12 Kontaktsteg
12a externer Kontaktbereich
14 Träger
A) Verfahrensschritt
A0) Verfahrensschritt
AI) Verfahrensschritt
B) Verfahrensschritt
Bl) Verfahrensschritt
B2) Verfahrensschritt
B3) Verfahrensschritt
C) Verfahrensschritt
L Bereich
d Breite des Kontaktstegs

Claims

Patentansprüche
1. Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips (10) mit den Schritten:
A) Bereitstellen eines Halbleiterschichtenstapels (11) umfassend eine Halbleiterschicht eines ersten Typs (1), eine Halbleiterschicht eines zweiten Typs (2) und eine zwischen der Halbleiterschicht des ersten Typs (1) und der Halbleiterschicht des zweiten Typs (2) angeordnete aktive Schicht (3),
A0) Aufbringen einer elektrisch leitfähigen Schicht (7) über der Halbleiterschicht des ersten Typs (1) oder der Halbleiterschicht des zweiten Typs (2), AI) Aufbringen einer strukturierten Maske (5) auf die Halbleiterschicht des ersten Typs (1) oder auf die
Halbleiterschicht des zweiten Typs (2),
B) Ausbilden einer Mesa-Struktur (6) in der
Halbleiterschicht des ersten Typs (1), der Halbleiterschicht des zweiten Typs (2) und der aktiven Schicht (3) ,
B3) zumindest teilweises Entfernen der elektrisch
leitfähigen Schicht (7) in einem Bereich (L) , welcher direkt an die Mesa-Struktur ( 6) angrenzt und sich teilweise bis unterhalb die Maske (5) erstreckt, mittels eines nasschemischen
Ätzprozesses ,
C) Aufbringen einer Passivierungsschicht (8) auf die Mesa-Struktur (6) mittels Aufdampfen oder Sputtern. 2. Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips (10) nach Anspruch 1,
wobei nach dem Verfahrensschritt B) und vor dem
Verfahrensschritt C) in einem Verfahrensschritt Bl) mittels eines Plasmas die Maske (5) teilweise von der elektrisch leitfähige Schicht (7) entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 1 oder nach Anspruch 2,
wobei vor dem Verfahrensschritt C) in einem
Verfahrensschritt B2) mittels eines Plasmas die
elektrisch leitfähige Schicht (7) teilweise von der Halbleiterschicht des ersten Typs (1) oder von der Halbleiterschicht des zweiten Typs (2) entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der Ansprüche 1 bis 3, wobei der Halbleiterchip (10) ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat umfasst.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen
Ansprüche,
wobei nach dem Verfahrensschritt C) die Maske (5) vollständig entfernt wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem vorherigen Ansprüche, wobei die Passivierungsschicht (8) einen dielektrischen Schichtstapel umfasst.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach dem vorhergehenden Anspruch, wobei der dielektrische Schichtstapel eine Haftschicht umfasst, wobei nach dem Aufbringen der Passivierungsschicht (8) die Haftschicht dem
Halbleiterschichtenstapel (11) zugewandt ist.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen
Ansprüche,
wobei das Entfernen der Maske (5) im Verfahrensschritt Bl) oder das Entfernen der elektrisch leitfähigen Schicht (7) im Verfahrensschritt B2) durch die Dauer des Verfahrensschrittes Bl) oder des
Verfahrensschrittes B2) gesteuert wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen
Ansprüche,
wobei die Halbleiterschicht des ersten Typs (1) oder die Halbleiterschicht des zweiten Typs (2) mit einer aufgerauten Oberfläche (la) versehen wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach Anspruch 9,
wobei die Passivierungsschicht (8) zumindest teilweise auf der aufgerauten Oberfläche (la) aufgebracht wird.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (10) nach einem der vorherigen
Ansprüche,
wobei nach dem Verfahrensschritt C) eine Verkapselung
(9) auf eine Abstrahlseite (10a) des Halbleiterchips
(10) aufgebracht wird.
Optoelektronischer Halbleiterchip (10), umfassend - einen Halbleiterschichtenstapel (11) mit einer Halbleiterschicht eines ersten Typs (1) und einer
Halbleiterschicht eines zweiten Typs (2) und eine zwischen der Halbleiterschicht des ersten Typs (1) und der Halbleiterschicht des zweiten Typs (2) angeordnete aktive Schicht (3), wobei eine Mesa-Struktur (6) in der Halbleiterschicht des ersten Typs (1), der
Halbleiterschicht des zweiten Typs (2) und der aktiven Schicht (3) ausgebildet ist, der
Halbleiterschichtenstapel (11) an einer Außenseite eine Seitenfläche (IIa) mit einer strukturierten Oberfläche aufweist und der Halbleiterschichtenstapel (11) eine Ausnehmung aufweist, wobei eine Seitenfläche (IIb) des Halbleiterschichtenstapels (11) der Ausnehmung zu¬ gewandt ist und eine glatte Oberfläche aufweist, und - eine Passivierungsschicht (8) auf der Mesa-Struktur (6), wobei der Halbleiterchip (10) eine elektrisch leitfähige Schicht (7) über der Halbleiterschicht des ersten Typs (1) oder über der Halbleiterschicht des zweiten Typs (2) umfasst, wobei die
Passivierungsschicht (8) sich teilweise auf die
elektrisch leitfähige Schicht (7) erstreckt.
Optoelektronischer Halbleiterchip (10) nach dem
vorhergehenden Anspruch,
bei dem der Halbleiterchip (10) eine weitere
Passivierungsschicht (8a) umfasst, welche auf der elektrisch leitfähigen Schicht (7) und auf der
Passivierungsschicht (8) angeordnet ist.
Optoelektronischer Halbleiterchip (10) nach einem der Ansprüche 12 oder 13,
bei dem der Halbleiterchip (10) einen Kontaktsteg (12) umfasst, welcher in der Mesa-Struktur (6) angeordnet ist und den Halbleiterschichtenstapel (11) elektrisch kontaktiert, wobei sich die Passivierungsschicht (8) teilweise zwischen dem Halbleiterschichtenstapel (11) und dem Kontaktsteg (12) befindet.
15. Optoelektronischer Halbleiterchip nach einem der
Ansprüche 12 bis 14,
bei dem der Halbleiterchip (10) ein Saphirsubstrat, ein SiC-Substrat oder ein GaN-Substrat umfasst.
16. Optoelektronischer Halbleiterchip nach einem der
Ansprüche 12 bis 15,
bei dem die Passivierungsschicht (8) sich auf der elektrisch leitfähigen Schicht (7) höchstens 10 ym in einer Richtung weg von der Mesa-Struktur (6) erstreckt.
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