WO2017141390A1 - 積層型半導体装置及びデータ通信方法 - Google Patents
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Definitions
- the present invention relates to a stacked semiconductor device. More particularly, the present invention relates to a stacked semiconductor device employing a data communication method capable of communicating multi-value data between semiconductor chips in a stacked semiconductor device configured by stacking semiconductor chips. The present invention also relates to a data communication method capable of communicating multi-value data between semiconductor chips and a semiconductor device employing the data communication method.
- DRAM Dynamic Random Access Memory
- a stacked DRAM in which a plurality of memory chips are stacked has been proposed, and the capacity has been further increased.
- a stacked semiconductor device in which a plurality of semiconductor chips are stacked is widely used because the degree of integration per area of the semiconductor device can be improved.
- a TCI (ThruChip Interface) technique is known as one of methods for transmitting and receiving data between semiconductor chips.
- the TCI technology is a general term for technologies that perform non-contact communication between semiconductor chips. For example, a coil is provided on each semiconductor chip, and data transmission between the semiconductor chips is performed by magnetic coupling between the coils. it can.
- FIG. 8 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips using the conventional TCI technology.
- a communication technique for performing data transmission between semiconductor chips is called inter-base communication.
- the transmitting side refers to the configuration on the semiconductor chip on the data transmitting side
- the receiving side refers to the configuration on the other semiconductor chip on the data receiving side.
- a transmission side and a reception side corresponding to one piece of data DI are shown.
- the data DI described here is data on one digital data line, and can take values of “1” and “0”.
- the data DI is input to the non-inverting transmission amplifier 200 and the inverting transmission amplifier 202.
- a transmission coil 204 is connected between the output terminal of the non-inverting transmission amplifier 200 and the output terminal of the inverting transmission amplifier 202.
- the positive phase magnetic field refers to a magnetic field in a direction indicated by an arrow in FIG.
- the data D1 is “0”
- a reverse-phase voltage is applied to the transmission coil 204, and a reverse-phase magnetic field is generated.
- the reversed-phase magnetic field refers to a magnetic field in the direction opposite to the arrow shown in FIG.
- a transmission CLK which is a transmission clock signal is applied to the non-inverting transmission amplifier 200 and the inverting transmission amplifier 202, and each amplifier operates only when the transmission CLK is “1”.
- the transmission CLK is “0”
- the output terminals of the amplifiers are both “0” or in a high impedance state, and no current flows through the transmission coil and no magnetic field is generated.
- the transmission side (the semiconductor chip) includes the non-inverting transmission amplifier 200, the inverting transmission amplifier 202, and the transmission coil 204.
- a current VR flowing through the reception coil 206 is input to the sense amplifier 208.
- the amplification factor of the sense amplifier 208 is assumed to be sufficiently large, and the output signal is a digital signal of “1” or “0” depending on the direction of the current VR.
- the flip-flop 210 latches the output signal of the sense amplifier 208 in synchronization with the reception CLK that is the reception clock, and outputs it to the data line DO that outputs the received data.
- the reception side (the semiconductor chip) includes the reception coil 206, the sense amplifier 208, and the flip-flop 210. With the above configuration, data on the transmission side data line DI (data to be transmitted) is transmitted to the reception side by inter-base transmission using the transmission coil 204 and the reception coil 206, and output from the data line DO. Is done.
- FIG. 9 shows a time chart of signals on the transmission side and the reception side in FIG.
- DI is a signal on the data line DI and represents data to be transmitted.
- transmission CLK represents a transmission clock
- VR is the current value of the reception coil 206, but is substantially equivalent to the voltage of the reception coil 206. Further, this VR is substantially equivalent to the current and voltage of the transmission coil 204.
- DO represents data received on the receiving side, and represents data on the data line DO.
- time flows from left to right.
- the sense amplifier 208 amplifies the VR appearing in the receiving coil 206, and outputs a signal that is “1” if it is greater than or equal to a predetermined threshold value and “0” if it is less than the threshold value.
- the reception CLK is a clock that rises after the transmission CLK is slightly delayed from one pulse.
- the flip-flop 210 latches the output signal of the sense amplifier 208 and outputs it as DO at the rising edge of the reception CLK. In the example of FIG. 9, when DI is “1”, DO changes to “1” at the rising edge of the reception CLK.
- FIG. 9 also shows a case where DI is “0”, as in the case where DI is “1”.
- the direction of the VR current flows in the minus direction as shown in FIG.
- the output signal of the sense amplifier 208 also becomes “0”, so that the flip-flop 210 latches this “0”, and DO becomes “0”.
- the transmission CLK is separately transmitted from the transmission side to the reception side using TCI technology or the like, and is used as the reception CLK on the reception side.
- the received CLK is a clock slightly delayed from the transmitted CLK.
- FIG. 4 is an explanatory diagram illustrating an example of stacking semiconductor chips of a stacked semiconductor memory device and a state in which a coil is provided on each semiconductor chip and a clock signal is transmitted by magnetic field coupling using the coil.
- FIG. 4A shows how the transmission CLK is transmitted from the active interposer AI / P to the other semiconductor chips (memory chips DRAM0 to DRAM7, R).
- FIG. 4B shows a state in which transmission CLK is transmitted from the memory chip DRAM to the active interposer AI / P. This FIG. 4 will be described again later.
- Patent Literature 1 discloses a nonvolatile semiconductor memory device including a binary memory cell space and a multi-value memory cell space.
- Patent Document 2 discloses an optical recording medium capable of multi-level and multi-value recording.
- an optical recording medium capable of multi-value recording of 2 bits or more in each recording layer is disclosed.
- one set of transmitting coil and receiving coil is required when transmitting and receiving one data.
- one data is data transmitted mainly by one data line.
- data transmitted through one data line is referred to as one data, one data, one data, and the like.
- the present invention has been made in view of the above problems, and an object of the present invention is to provide a technique capable of transmitting and receiving a plurality of values with one set of coils when data is transmitted with a TCI technique using magnetic field coupling. It is to be. In other words, an object of the present invention is to provide a stacked semiconductor device using such a technique and to provide a data communication method according to the technique.
- At least a first semiconductor chip that transmits data without contact and a second semiconductor chip that receives the transmitted data without contact are at least In the stacked semiconductor device, the first semiconductor chip outputs a transmission signal that can take at least three states representing the data value based on the value of the data to be transmitted; A transmission coil that converts the transmission signal into a magnetic field signal, wherein the second semiconductor chip is configured to receive the magnetic field signal converted by the transmission coil into a reception signal; And a receiving unit that restores the transmitted data.
- the transmission unit outputs the transmission signal having three or more kinds of amplitude values based on the value of the data to be transmitted.
- the transmission coil converts the transmission signal into a magnetic field signal having three or more amplitudes based on the data value
- the receiving coil converts the magnetic field signal into three or more types based on the data value.
- the received data is converted into a received signal having an amplitude
- the receiving unit is a stacked semiconductor device that restores the value of the transmitted data based on the amplitude value of the received signal.
- the present invention provides the stacked semiconductor device according to (2), wherein the transmitter is When the data to be transmitted is data of a first value, the reception unit outputs the transmission signal so that an amplitude value of the reception signal is larger than a first threshold value, and In the case where the data is data of a second value, in the reception unit, the amplitude value of the reception signal is equal to or smaller than the first threshold value and smaller than the first threshold value.
- the transmission signal is output so as to be equal to or greater than a threshold value
- the data is data of a third value
- the reception unit the amplitude value of the reception signal is greater than the second threshold value. It is a stacked semiconductor device that outputs the transmission signal so as to be small.
- the receiving unit compares the amplitude value of the received signal with the first threshold value.
- a second comparison unit that compares the amplitude value of the received signal with the second threshold value, and the first comparison unit determines that the amplitude value of the received signal is the first threshold value.
- the first comparison unit determines that the amplitude value of the received signal is equal to or less than the first threshold value, and the first value
- the second comparison unit determines that the amplitude value of the received signal is greater than or equal to the second threshold value
- the second comparison unit outputs data of the second value.
- a data restoration unit that outputs data of the third value when the amplitude value is determined to be smaller than the second threshold value; It is a non-lamination type semiconductor device.
- At least a first semiconductor chip that transmits data without contact and a second semiconductor chip that receives the transmitted data without contact are at least A data communication method for transmitting data in a non-contact manner from the first semiconductor chip to the second semiconductor chip in the stacked semiconductor device, wherein the first semiconductor chip is a transmission target.
- a data communication method comprising.
- the transmission signal having three or more kinds of amplitude values is output based on the value of the data to be transmitted.
- the transmission signal is converted into a magnetic field signal having three or more amplitudes based on the value of the data.
- the magnetic field signal is converted into the data.
- the received data value is converted into a received signal having three or more types of amplitude based on the value of the received signal, and the value of the transmitted data is restored in the restoring step based on the amplitude value of the received signal.
- the restoration step when the data to be transmitted is data having a first value, the restoration step includes: When the transmission signal is output so that the amplitude value of the reception signal is larger than the first threshold value, and the data is data of the second value, the amplitude value of the reception signal in the restoration step Output the transmission signal such that the transmission signal is equal to or lower than the first threshold value and equal to or higher than a second threshold value smaller than the first threshold value, and the data is a third value In this case, in the restoration step, the transmission signal is output so that the amplitude value of the received signal is smaller than the second threshold value.
- the restoration step includes a first comparison step that compares an amplitude value of the received signal with the first threshold value.
- the second comparison step of comparing the amplitude value of the received signal with the second threshold value, and in the first comparison step, the amplitude value of the received signal is greater than the first threshold value.
- the comparing step when it is determined that the value is larger, the data of the first value is output, and in the first comparison step, the amplitude value of the received signal is determined to be equal to or less than the first threshold value, and the second value is determined.
- the comparing step when it is determined that the amplitude value of the received signal is equal to or greater than the second threshold value, the second value data is output.
- the amplitude of the received signal is output. If the value is less than the second threshold
- disconnection is a data communication method comprising: a data restoration step of outputting the data of the third value.
- data transmission between semiconductor chips is performed using signals that can take three or more states based on data to be transmitted.
- the number can be reduced.
- FIG. 1 is a configuration diagram illustrating a circuit configuration for performing data transmission between semiconductor chips using a TCI technique in the stacked semiconductor device according to the first embodiment.
- FIG. 3 is a time chart of signals on the transmission side and the reception side in the first embodiment.
- FIG. 3 is an explanatory diagram illustrating a threshold setting circuit in the first embodiment.
- FIG. 3 is an explanatory diagram illustrating a state of transmission of a clock signal between semiconductor chips of the stacked semiconductor device according to the first embodiment.
- FIG. 6 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips using a TCI technique in the stacked semiconductor device according to the second embodiment. It is the circuit diagram of the binary number ternary number conversion circuit 40, and its truth table.
- FIG. 10 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips using TCI technology in a conventional stacked semiconductor device.
- 9 is a time chart of signals on the transmission side and the reception side in the configuration of FIG. 8.
- FIG. 1 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips in the stacked semiconductor device of the present embodiment.
- FIG. 1 corresponds to FIG. 8 which is a conventional technique.
- the transmission side refers to the configuration on the semiconductor chip on the data transmission side
- the reception side refers to the configuration on the other semiconductor chip on the data reception side. .
- two data DI0 and DI1 are data to be transmitted.
- the data DI0 is input to the non-inverting transmission amplifier 12 and the inverting transmission amplifier 14.
- a transmission coil 16 is connected between the output terminal of the non-inverting transmission amplifier 12 and the output terminal of the inverting transmission amplifier 14.
- the transmission signal 15 that is a positive phase voltage is applied to the transmission coil 16, and a positive phase magnetic field is generated.
- This magnetic field is called a magnetic field signal 17.
- the positive phase magnetic field refers to a magnetic field in a direction indicated by an arrow in FIG.
- a transmission signal 15 that is a reverse-phase voltage is applied to the transmission coil 16, and a negative-phase magnetic field is generated.
- the reversed-phase magnetic field refers to a magnetic field in the direction opposite to the arrow shown in FIG.
- Both the data DI1 and the transmission CLK are input to the AND gate 10.
- the data DI1 is input to the AND gate 10 after being inverted.
- the output signal CLK_DI1 of the AND gate 10 is a signal obtained by gating the data DI1 by the transmission CLK, and is a signal in which the data DI1 appears only when the transmission CLK is “1”.
- the output signal CLK_DI1 of the AND gate 10 is always “0”.
- This CLK_DI1 is supplied to the non-inverting transmission amplifier 12 and the inverting transmission amplifier 14, and each amplifier operates as described above only when this CLK_DI1 is "1".
- CLK_DI1 When CLK_DI1 is “0”, the output terminals of the amplifiers are both “0” or in a high impedance state, no voltage is applied to the transmission coil 16, and no magnetic field is generated.
- the transmission side includes the non-inverting transmission amplifier 12, the inverting transmission amplifier 14, the transmission coil 16, and the AND gate 10.
- the non-inverting transmission amplifier 12, the inverting transmission amplifier 14, and the AND gate 10 correspond to a preferable example of the “transmitting unit” in the claims.
- the transmission side with such a configuration, when the data DI1 is “0”, the transmission signal 15 having a voltage corresponding to the data value of the data DI0 is transmitted to the transmission coil 16 in synchronization with the transmission CLK. Applied. Detailed operation will be described later with reference to FIG.
- a similar (reverse) reception signal VR19 flows in the reception coil 18 on the reception side due to magnetic field coupling (electromagnetic induction).
- the reception signal VR19 is a signal equivalent to the transmission signal 15 applied to the transmission coil 16 on the transmission side in principle, and its amplitude is a signal proportional to the transmission signal 15.
- the reception signal VR 19 appearing in the reception coil 18 is input to the non-inverting input terminal of the sense amplifier 20 and the inverting input terminal of the sense amplifier 22.
- a predetermined threshold voltage Vth + is applied to the inverting input terminal of the sense amplifier 20.
- a predetermined threshold voltage Vth ⁇ is applied to the non-inverting input terminal of the sense amplifier 22.
- the amplification factors of these sense amplifiers 20 and 22 are sufficiently large. As a result, the sense amplifiers 20 and 22 substantially operate as comparators.
- the sense amplifier 20 outputs “1” to the output O0 (or zero) when the amplitude of the input reception signal VR19 is larger than the threshold voltage Vth +, and the input reception signal VR19 is the threshold voltage Vth +. When it is smaller, “0” is output to the output O0 (O zero).
- the output O 0 of the sense amplifier 20 is input to the OR gate 24 and the OR gate 26.
- the sense amplifier 22 outputs “0” to the output O (O) 1 when the input reception signal VR19 (the amplitude thereof) is larger than the threshold voltage Vth ⁇ , and the input reception signal VR19 (the amplitude thereof) ) Is smaller than the threshold voltage Vth ⁇ , “1” is output to the output O (O) 1.
- the sense amplifier 20 corresponds to a preferred example of the “first comparison unit” in the claims.
- the sense amplifier 22 corresponds to a preferred example of a “second comparison unit” in the claims.
- the output O 1 of the sense amplifier 22 is also input to the OR gate 24 and the OR gate 26. However, the output O 1 of the sense amplifier 22 is inverted before being input to the OR gate 24.
- the output of the OR gate 24 is input to the AND gate 28.
- the output of the OR gate 26 is input to the AND gate 28 and the inverter 30.
- the output signal of the AND gate 28 and the output signal of the inverter 30 are substantially received data, are latched by the flip-flops 32 and 34, and are output as received data DO0 and DO1.
- the flip-flop 32 is a flip-flop that latches the output signal of the AND gate 28 at the reception CLK that is the reception clock, and the output signal is DO0.
- the flip-flop 34 is a flip-flop that latches the output signal of the inverter 30 at the reception CLK, and its output signal becomes DO1.
- the receiving-side semiconductor chip includes the receiving coil 18, the sense amplifiers 20 and 22, the OR gates 24 and 26, the AND gate 28, the inverter 30, and the flip-flops 32 and 34. .
- the sense amplifiers 20 and 22, the OR gates 24 and 26, the AND gate 28, the inverter 30, and the flip-flops 32 and 34 correspond to a preferable example of the “receiving unit” in the claims.
- the OR gates 24 and 26, the AND gate 28, and the inverter 30 correspond to a preferred example of the “data restoration unit” in the claims, but are not limited to the circuit example of FIG. Other circuits that perform various operations may be used.
- the data DI0 and DI1 to be transmitted can be received as DO0 and DO1 that are received data.
- DO0 and DO1 are data obtained by restoring the data to be transmitted, and are final received data (restored data).
- FIG. 2 A time chart of signals on the transmission side and the reception side in FIG. 1 is shown in FIG.
- DI0 and DI1 both represent data to be transmitted.
- FIG. 2 shows a state in which the data sequentially changes to “1”, “2”, “0”, and “2” as time elapses.
- the transmission CLK shown in FIG. 2 is a clock signal used for data transmission on the transmission-side semiconductor chip, and is the transmission CLK shown in FIG. In the period when the transmission CLK is “1”, the data is recognized and the data is transmitted to the receiving side.
- CLK_DI1 is a signal obtained by gating DI1 of data to be transmitted by a transmission clock. Accordingly, when the transmission CLK is “1”, the CLK_DI1 becomes “1” when the DI1 is “0”. Therefore, as shown in FIG. 2, when the transmission data is “1” “0”, CLK_DI1 is “1”. On the other hand, when the transmission data is “2”, CLK_DI1 is “0”. When CLK_DI1 is “1” and data DO0 is “1”, a positive voltage is applied to the transmission coil 16, and when CLK_DI1 is “1” and data DO0 is “0”, transmission is performed. A transmission signal 15, which is a reverse voltage, is applied to the coil 16.
- the positive direction is, for example, the direction of the arrow in FIG. 1 in this embodiment, but any direction may be adopted.
- the value of the transmission data is “2”
- no voltage is applied to the transmission coil 16 and the amplitude of the reception signal VR of the reception coil 18 is also zero.
- the reception signal VR19 appears in the positive direction, and the amplitude value exceeds the first threshold value Vth +.
- the output signal O0 (O zero) of the sense amplifier 20 becomes “1”
- the output signal O1 (Oichi) of the sense amplifier 22 becomes “0” (see FIG. 2).
- O0 (O zero) and O1 (Oichi) which are output signals of the two sense amplifiers 20 and 22
- the transmission data value represents “0”
- the transmission data value represents “1”.
- O0 (O zero) and O1 (Oichi) which are output signals of the sense amplifiers 20 and 22 are transmitted to the original to be transmitted using a predetermined logic circuit (OR gates 24 and 26, AND gate 28, and inverter 30).
- Data can be decrypted.
- the decoded data latched by the reception CLK are reception data DO0 and DO1 (restored transmission data).
- FIG. 2 shows how different data is latched each time a received CLK pulse is generated.
- received data DO0 and DO1 are in the order of “1” “2” “0” “2”. It shows how it changes.
- Threshold Vth +, Vth- FIG. 3 shows an explanatory diagram of a circuit for setting a threshold value in the first embodiment.
- Both the first threshold value Vth + and the second threshold value Vth ⁇ are potentials between the positive power supply Vdd and the negative power supply Vss.
- Each threshold value is selected to be the threshold value Vth ⁇ .
- the first threshold Vth + and the second site Vth ⁇ are divided by resistors R1, R2, and R3 between the positive power supply Vdd and the negative power supply Vss. Are created respectively.
- the resistors R1, R2, and R3 can have the same resistance value.
- the first threshold value Vth + is 1 / 3Vdd
- the second threshold value Vth ⁇ is 1 / 3Vss.
- the ground potential (GND) in the first embodiment is an intermediate potential between the positive power supply Vdd and the negative power supply Vss.
- the amplitude value of the reception signal VR19 appearing in the reception coil 18 is identified by this threshold value using two kinds of threshold values. That means When the amplitude of the reception signal VR19> the first threshold value Vth +, the value of the transmission data (reception data) is determined to be “1”. If first threshold value Vth +> amplitude of reception signal VR19> second threshold value Vth-, the value of transmission data (reception data) is determined to be "2”. In the case of the second threshold value Vth ⁇ > the reception signal VR19, it is determined that the value of the transmission data (reception data) is “0”. Based on the above determination, final received data DO0 and DO1 are obtained (see FIG. 2).
- first threshold value and the second threshold value may be adjusted according to the semiconductor device to be applied. That is, the values of the resistors R1, R2, and R3 can be changed as appropriate.
- a buffer circuit is inserted for the first threshold value Vth + and the second threshold value Vth ⁇ , It is also preferable to provide the first threshold value Vth + and the second threshold value Vth ⁇ to necessary portions through this buffer circuit.
- the non-inverting transmission amplifier 12, the inverting transmission amplifier 14, and the AND gate 10 have the amplitude value of the reception signal 19 in the sense amplifiers 20 and 22 when the data to be transmitted is “1”.
- the transmission signal 15 is output so as to be larger than the first threshold value Vth +, and the data to be transmitted is “0”, the amplitude value of the reception signal 19 in the sense amplifiers 20 and 22 is the first value.
- the sense amplifiers 20 and 22 output the transmission signal 15 so that the amplitude value of the reception signal 19 is smaller than the second threshold value Vth ⁇ .
- the transmission clock and the reception clock transmission CLK are clock signals for transmitting data, and data to be transmitted is sequentially transmitted on the transmission-side semiconductor chip at the timing of the transmission clock.
- the reception CLK is a clock signal for receiving data, and is a clock signal used in the reception-side semiconductor chip. Therefore, the reception CLK needs to be subordinate to the transmission CLK.
- the reception CLK is a clock synchronized with the transmission CLK.
- the reception CLK is a clock that defines the timing for acquiring data.
- the reception signal VR generally takes a predetermined time to rise. Therefore, it is preferable that the reception CLK has a predetermined delay (delay) from the transmission CLK.
- the reception CLK is delayed from the transmission CLK by approximately one pulse. Further, since this delay (delay, delay) depends on the semiconductor device to which the delay is applied, an appropriate delay may be set according to the semiconductor device as appropriate.
- FIG. 4 is an explanatory diagram showing a state in which a transmission CLK is transmitted from the transmission-side semiconductor chip to the reception-side semiconductor chip.
- FIG. 4 shows how a clock signal is transmitted / received in a stacked semiconductor device in which a plurality of memory chips DRAM0, DRAM1, DRAM2-7, and DRAMR are stacked on an active interposer AI / P. It is explanatory drawing shown.
- stacking is implement
- the memory chips DRAAM0 to 7 and R and the active interposer AI / P correspond to a preferred example of a semiconductor chip.
- FIG. 4 shows a transmission coil and a reception coil for transmitting and receiving a clock signal on each semiconductor chip. These coils are basically the same coils as the transmission coil 16 and the reception coil 18 for transmitting and receiving data, except that the object of transmission and reception is not a data but a clock signal.
- the active interposer AI / P is a transmission-side semiconductor chip (first semiconductor chip), and each of the memory chips DRAM0 to DRAM 7 and R is a reception-side semiconductor chip (second semiconductor chip).
- the state of transmission / reception of a clock signal in the case of a semiconductor chip) is shown.
- the active interposer AI / P on the transmission side generates a transmission clock.
- the active interposer AI / P applies this transmission clock to the transmission CLK Tx 36 which is a transmission CLK transmission coil.
- a reception CLK RX 37 which is a reception coil for receiving the transmission CLK, is provided on each memory chip DRM0-7, R on the reception side.
- the transmission CLK is transmitted from the transmission side to the reception side by magnetic field coupling between the transmission CLK Tx 36 and the reception CLK Rx 37.
- the stacked semiconductor device is particularly a stacked semiconductor memory device, and when the clock signal is transmitted from the active interposer AI / P side to each memory chip (for example, DRAM chip), it is active.
- the timing of the transmission CLK in the interposer AI / P to each DRAM chip is the same.
- the reception CLK is generated in each DRAM chip (with an appropriate delay inserted) based on the common transmission CLK.
- FIG. 4B shows a state of transmission / reception of a clock signal when data is transmitted from the memory chip DRAM0 or the like to the active interposer A-IP, contrary to FIG. 4A.
- the memory chip DRAM0 or the like becomes a transmission-side semiconductor chip (first semiconductor chip)
- the active interposer A-IP becomes a reception-side semiconductor chip (second semiconductor chip). Therefore, the transmission CLK is transmitted from the memory chip DRAM0 etc. to the active interposer A-IP side.
- a transmission CLK Tx 38 that is a transmission coil of the transmission CLK is provided on the memory chip DRAM0 or the like, and the transmission CLK is received on the active interposer A-IP.
- a reception CLK Rx39 is provided as a reception coil. Transmission / reception of the transmission CLK between these is the same as the operation described in FIG.
- n + 1 types of states (amplitudes) of a signal can be identified using n types of thresholds.
- n is a natural number of 2 or more. Therefore, if more threshold values are used, more data can be transmitted and received while using the same number of coils. 2nd.
- Embodiment 2 In the first embodiment, a technology that can transmit not only “0” and “1” but also three types of data “0”, “1”, and “2” using one set of transmission coil 16 and reception coil 18 has been described. . In the second embodiment, an example in which the above technique is applied to a plurality of sets of transmission coils and reception coils will be described.
- FIG. 5 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips in the stacked semiconductor device according to the second embodiment.
- FIG. 5 corresponds to FIG. 1 of the first embodiment.
- the transmission side refers to the configuration on the semiconductor chip on the data transmission side
- the reception side refers to the configuration on the other semiconductor chip on the data reception side.
- the left part is the transmission part, and the left part (except for the transmission coils 56 and 64) from the transmission coils 56 and 64 is the transmission part.
- the right part is the receiving part, and the right part (excluding the receiving coils 66 and 86) from the receiving coils 66 and 86 is the receiving part.
- the transmission unit and the reception unit in FIG. 5 correspond to a preferable example of the transmission unit and the reception unit in the claims, but various circuit configurations can be adopted, and the configuration of the transmission unit and the reception unit Is not limited to the configuration of FIG.
- three pieces of data DI0, DI1, and DI2 are data to be transmitted.
- these three pieces of data are binary numbers and represent numbers in the range of “000” to “111”. In decimal terms, this represents a range of numerical values from “0” to “7”.
- the data to be transmitted is converted into a ternary number (binary ternary number) using a binary / ternary number conversion circuit 40.
- a circuit diagram of the binary / ternary number conversion circuit 40 is shown in FIG. 6 (a), and FIG. 6 (b) shows a truth table thereof.
- FIG. 6A is a preferred configuration example of the binary / ternary conversion circuit 40, but is not limited to this circuit.
- b2, b1, and b0 are binary numbers to be input, and correspond to DI2, DI1, and DI0 in FIG.
- tb3, tb2, tb1, and tb0 in FIG. 6A are binary ternary numbers to be output, and correspond to x3, x2, x1, and x0 in FIG.
- This binary-coded ternary number represents a two-digit ternary number.
- FIG. 6B corresponds to tb3 and tb2, and the ternary number t0 corresponds to tb1 and tb0. .
- binary numbers, binary numbers, and binary-coded-ternary numbers are shown from the left.
- the binary numbers b2, b1, and b0 and the binary ternary numbers tb3, tb2, tb1, and tb0 in FIG. 6A are shown.
- the binarized ternary number is a binary number in which each digit of the ternary number is expressed by a 2-bit binary number.
- the ternary number “12” can be expressed by “01”, “ 10 ”(see FIG. 6B). Expressing this example in decimal, Decimal number “5” Binary “0101” Ternary number “12” Binary ternary number "0110" It is expressed.
- the output signals x1 and x0 of the binary / ternary number conversion circuit 40 are the lower one digit of the binary-coded ternary number, and these two bits represent “0”, “1”, and “2”. Therefore, the circuit for transmitting these three types of data is the same as that in the first embodiment (FIG. 1) and operates in the same manner.
- the data on the output signal x0 is input to the non-inverting transmission amplifier 52 and the inverting transmission amplifier 54.
- a transmission coil 56 is connected between the output terminal of the non-inverting transmission amplifier 52 and the output terminal of the inverting transmission amplifier 54. With this configuration, the transmission coil 56 generates a predetermined magnetic field, but its operation is the same as in the first embodiment. (See FIG. 1 etc.).
- Both the output signal x1 and the transmission CLK are input to the AND gate 50.
- the data on the output signal x1 is inverted before being input to the AND gate 50.
- the output signal CLK_X1 of the AND gate 50 is a signal obtained by gating the data on the output signal x1 by the transmission CLK, and is a signal in which the data of the output signal x1 appears only when the transmission CLK is “1”.
- This CLK_X1 is supplied to the non-inverting transmission amplifier 52 and the inverting transmission amplifier 54, and each amplifier operates as described above only when this CLK_X1 is “1”.
- the transmission side (the semiconductor chip) includes the non-inverting transmission amplifier 52, the inverting transmission amplifier 54, the transmission coil 56, and the AND gate 50.
- the transmission side when the output signal x1 is “0”, a current in a direction corresponding to the value of the output signal x0 flows through the transmission coil 56 in synchronization with the transmission CLK.
- the detailed operation is the same as that described with reference to FIG. 2 in the first embodiment.
- a circuit having the same configuration as that of the above-described x1 and x0 is also provided for x3 and x2 which are upper digits of the binary ternary number. That is, the transmission side is composed of the AND gate 58, the non-inverting transmission amplifier 60, the inverting transmission amplifier 62, and the transmission coil 64, and the operation is the same as the circuit described above. That is, in the second embodiment, the upper digit and the lower digit of the binarized ternary number are transmitted to the receiving side (the semiconductor chip) by the same configuration and operation.
- reception signal VR is a voltage equivalent to the voltage applied to the transmission coil 56 on the transmission side, and is a signal having a voltage with at least an amplitude proportional to.
- the reception signal VR appearing in the reception coil 18 is input to the non-inverting input terminal of the sense amplifier 68 and the inverting input terminal of the sense amplifier 70.
- a predetermined threshold voltage Vth + is applied to the inverting input terminal of the sense amplifier 68.
- a predetermined threshold voltage Vth ⁇ is applied to the non-inverting input terminal of the sense amplifier 70.
- the operations of the sense amplifiers 68 and 70 are the same as those in the first embodiment.
- the output O 0 (O zero) of the sense amplifier 68 is input to the OR gate 72 and the OR gate 74.
- the output O 1 (Oichi) of the sense amplifier 70 is also input to the OR gate 72 and the OR gate 746. However, the output O 1 of the sense amplifier 70 is inverted before being input to the OR gate 72.
- the output of the OR gate 72 is input to the AND gate 76.
- the output of the OR gate 74 is input to an AND gate 76 and an inverter 78.
- the output signal of the AND gate 28 and the output signal of the inverter 30 are substantially received data, are latched by the flip-flops 80 and 82, and are output as z0 (zero) and z1 (one). With such a configuration, data of x0 and x1 on the transmission side is restored as z0 and z1 on the reception side.
- the configuration from the receiving coil 66 to the flip-flops 80 and 82 and the operation of this configuration are the same as in the first embodiment.
- the restored z0 and z1 are equal to binary ternary ternary numbers x0 and x1 on the transmission side. Therefore, z0 and z1 are converted into final received data DO (O) 0 (zero), DO1, and DO2 by the ternary binary conversion circuit 42. Note that z3 and z2 which are upper digits of the binarized ternary number are also input to the ternary binary number conversion circuit 42, and the ternary binary number conversion circuit 42 receives all of z3, z2, z1 and z0. Based on this, the received data DI0, DI1, and DI2 are restored.
- FIG. 7A shows a circuit diagram of the ternary binary conversion circuit 42
- FIG. 7B shows a truth table thereof.
- the circuit diagram of FIG. 7A is a preferred configuration example of the ternary binary conversion circuit 42, but is not limited to this circuit.
- Tb3, tb2, tb1, and tb0 in FIG. 7A are binary ternary numbers input to the ternary binary conversion circuit 42, and correspond to z3, z2, z1, and z0 in FIG. B2, b1, and b0 in FIG. 7A are binary numbers to be output, and correspond to DO (O) 2, DO (O) 1, and DO (O) 0 (zero) in FIG.
- FIG. 7B is a table in which the vertical items of the truth table of FIG. 6B are replaced, and the contents are the same as those of the truth table of FIG. 6B. is there.
- the output signals x1 and x0 of the binary / ternary conversion circuit 40 are the lower one digit of the binary-coded ternary number, and these two bits represent “0”, “1”, and “2”. Therefore, the circuit for transmitting these three types of data is the same as that in the first embodiment (FIG. 1) and operates in the same manner.
- the configuration and operation are the same as the reception of x1 and x0 described above.
- the reception signal VR appearing in the reception coil 86 is received by the sense amplifiers 88 and 90 and compared with the first threshold value Vth + and the second threshold value Vth ⁇ .
- These output signals O (O) 2 and O3 are input to OR gates 92 and 94 in the same manner as O0 and O1.
- the output signals of the OR gates 92 and 94 are input to an AND gate 96 and an inverter 98.
- the output signals of the AND gate 96 and the inverter 98 are latched by the flip-flops 100 and 102.
- the latched signals become z2 and z3 and are supplied to the ternary binary conversion circuit 42.
- the ternary binary conversion circuit 42 inputs the binary ternary numbers z3, z2, z1, and z0, and converts them into binary numbers DO (O) 2, DO1, and DO0. In this way, the same data as the data DI2, DI1, and DI0 to be transmitted is obtained (restored) as reception data DO2, DO1, and DO0 in the receiving-side semiconductor chip.
- Second Embodiment As described above, in the second embodiment, as in the first embodiment, two signals “0” and “1” are obtained using signals that can take three kinds of situations (three kinds of amplitudes). Instead of values, ternary data is transmitted. As a result of adopting this three-value transmission, it is possible to reduce the number of coils to 2/3. That is, in the second embodiment, it is possible to perform three types of data transmission (3-bit data transmission) using two sets of transmission coils and reception coils.
- the number of sets of coils is 2/3 of that, and 256-bit data can be transmitted with 171 sets of transmission coils and reception coils.
- the number of coils can be reduced to 2/3 while using the TCI technique, so that the area occupied by the coils on the semiconductor chip can be reduced.
- the area that can be used as a circuit on the semiconductor chip can be increased.
- the number of coils is constant, more data than before (data having a larger number of bits) can be transmitted.
- This semiconductor chip may be any semiconductor chip. As described in the example of FIG. 4, it may be a memory chip, an active interposer AI / P, or a simple interposer I / P.
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Abstract
磁界結合を利用したTCI技術でデータの伝送を行う場合に、1組のコイルで複数の値のデータを送信及び受信できる技術を提供することである。 非接触でデータを送信する第1の半導体チップと、前記送信されてきたデータを非接触で受信する第2の半導体チップと、が少なくとも積層された積層型半導体装置において、前記第1の半導体チップは、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも3種以上の状態を取り得る送信信号を出力する送信部と、前記送信信号を磁界信号に変換する送信コイルと、を含み、前記第2の半導体チップは、前記送信コイルが変換した前記磁界信号を受信信号に変換する受信コイルと、前記受信信号の状態に基づき、前記送信されたデータを復元する受信部と、を含む積層型半導体装置である。
Description
本発明は、積層型半導体装置に関する。特に半導体チップを積層して構成された積層型半導体装置において、半導体チップ間で多値データを通信可能なデータ通信方法を採用した積層型半導体装置に関する。また、半導体チップ間で、多値データを通信可能なデータ通信方法及びそのデータ通信方法を採用した半導体装置に関する。
DRAM(Dynamic Random Access Memory)大容量化の進展は著しい。特に、近年、複数のメモリチップを積層した積層型DRAMが提案され、さらに大容量化が進展している。DRAMに限らず、複数の半導体チップを積層した積層型半導体装置は、半導体装置の面積当たりの集積度を向上させることができるので、広く利用されている。
このように複数の半導体チップ(例えば、メモリチップ)を積層した積層型半導体装置においては、半導体チップ間のデータの送受信の手法の一つとしてTCI(ThruChip Interface)技術が知られている。TCI技術は、各半導体チップ間で非接触で通信を行う技術の総称であり、例えば、各半導体チップ上にコイルを設け、コイル間の磁界結合によって、半導体チップ間のデータの伝送を行うことができる。
以下、TCI技術として、コイルを用いた磁界結合を利用したものを例として説明する。図8には、従来のTCI技術を用いて、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。ここで、半導体チップ間でデータ伝送を行うための通信技術を、基盤間通信と呼ぶ。
図8において、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。図8においては、一個のデータDIに対応する送信側及び受信側が示されている。ここで説明するデータDIは、1本のデジタルのデータ線上のデータであり、「1」「0」の値を取り得る。
図8において、データDIは、非反転送信アンプ200と、反転送信アンプ202とに入力されている。非反転送信アンプ200の出力端子と、反転送信アンプ202の出力端子との間には送信コイル204が接続されている。このような接続によって、データD1が「1」の場合は、送信コイル204に正相電圧が印加され、正相の磁界が発生する。ここで、正相の磁界とは、図8において矢印で示される方向の磁界を言うものとする。他方、データD1が「0」の場合は、送信コイル204に逆相の電圧が印加され、逆相の磁界が発生する。逆相の磁界とは、図8に示す矢印とは反対向きの磁界を言うものとする。
また、非反転送信アンプ200と、反転送信アンプ202には送信クロック信号である送信CLKが印加されており、この送信CLKが「1」の場合にのみ、各アンプは動作する。また、送信CLKが「0」の場合は、各アンプの出力端子は共に「0」又はハイインピーダンス状態となり、送信コイルには、電流は流れず、磁界は発生しない。このように、送信側(の半導体チップ)は、非反転送信アンプ200と、反転送信アンプ202と、送信コイル204と、を備えている。
図8において、送信側の送信コイル204に電流が流れると、磁界結合(電磁誘導)によって、受信コイル206にも同様の(逆方向の)電流VRが流れる。この電流VRは、原理的には送信側の送信コイル204に流れる電流と等価な電流であり、同様の大きさの電流である。
受信コイル206に流れる電流VRは、センスアンプ208に入力する。センスアンプ208の増幅率は十分大きいものとし、その出力信号は、電流VRの向きに応じて「1」「0」のデジタル信号となる。フリップフロップ210は、センスアンプ208の出力信号を、受信クロックである受信CLKに同期してラッチを行い、受信したデータを出力するデータ線DOに出力する。このように、受信側(の半導体チップ)は、受信コイル206と、センスアンプ208と、フリップフロップ210と、を備えている。
以上のような構成によって、送信側のデータ線DIのデータ(送信対象であるデータ)は、送信コイル204、受信コイル206を用いた基盤間伝送によって、受信側に伝送され、データ線DOから出力される。
以上のような構成によって、送信側のデータ線DIのデータ(送信対象であるデータ)は、送信コイル204、受信コイル206を用いた基盤間伝送によって、受信側に伝送され、データ線DOから出力される。
タイムチャートによる説明
図8における送信側と受信側とにおける信号のタイムチャートが図9に示されている。図9において、DIは、データ線DI上の信号であり、送信対象であるデータを表す。図9において、送信CLKは、送信クロックを表し、VRは、受信コイル206の電流値であるが、実質的には受信コイル206の電圧と等価である。さらに、このVRは、実質的には送信コイル204の電流及び電圧とも等価である。また、図9において、DOは、受信側で受信したデータを表し、データ線DO上のデータを表す。また、図9において、時間は左から右に流れるものとする。
図8における送信側と受信側とにおける信号のタイムチャートが図9に示されている。図9において、DIは、データ線DI上の信号であり、送信対象であるデータを表す。図9において、送信CLKは、送信クロックを表し、VRは、受信コイル206の電流値であるが、実質的には受信コイル206の電圧と等価である。さらに、このVRは、実質的には送信コイル204の電流及び電圧とも等価である。また、図9において、DOは、受信側で受信したデータを表し、データ線DO上のデータを表す。また、図9において、時間は左から右に流れるものとする。
まず。DIが「1」の状態で、送信CLKに1パルス発生すると、その1パルスの間、DIの状態に応じた方向の電流が送信コイル204に流れる。この電流の実質的に同様の電流が図9のVRで表されている。図9の例においては、DIが「1」の状態で送信CLKが1クロック表れると、それに応じてVRがプラス方向に流れる様子が示されている。
受信側では、この受信コイル206に表れるVRをセンスアンプ208が増幅し、所定のしきい値以上であれば「1」、しきい値未満の場合は、「0」となる信号を出力する。図9に示すように、受信CLKは、送信CLKが1パルスよりやや遅れて立ち上がるクロックである。受信側では、この受信CLKの立ち上がりで、フリップフロップ210がセンスアンプ208の出力信号をラッチして、DOとして出力する。図9の例では、DIが「1」の場合に、受信CLKの立ち上がりで、DOが「1」に変化する様子が示されている。
図9においては、DIが「1」の場合と同様に、DIが「0」の場合も示されている。DI「0」の場合は、図9に示すようにVRの電流の方向はマイナス方向に流れる。この結果、センスアンプ208の出力信号も「0」になるので、フリップフロップ210はこの「0」をラッチし、DOは、「0」となる。このようにして、送信側から出力されたデータは、受信側において受信される。
ここで、送信側から、送信CLKは別途TCI技術等を用いて受信側に送信され、受信側において受信CLKとして利用される。その結果、図9に示すように、受信CLKは、送信CLKよりやや遅延したクロックとなる。
ここで、送信側から、送信CLKは別途TCI技術等を用いて受信側に送信され、受信側において受信CLKとして利用される。その結果、図9に示すように、受信CLKは、送信CLKよりやや遅延したクロックとなる。
クロック信号は、データを送信する送信側の半導体チップから、データを受信する受信側の半導体チップへ、TCIの技術で送信される。この様子を示す説明図が図4に示されている。図4は、積層型半導体記憶装置の半導体チップの積層例と、各半導体チップ上にコイルが設けられ、このコイルを用いた磁界結合によって、クロック信号が伝送される様子を示す説明図である。
図4(a)には、アクティブインターポーザーA-I/Pから送信CLKが、他の半導体チップ(メモリチップDRAM0~7、R)に送信される様子が示されている。また、図4(b)においては、逆に、メモリチップDRAMから送信CLKが、アクティブインターポーザーA-I/Pに送信される様子が示されている。この図4に関しては、後に再び説明する。
図4(a)には、アクティブインターポーザーA-I/Pから送信CLKが、他の半導体チップ(メモリチップDRAM0~7、R)に送信される様子が示されている。また、図4(b)においては、逆に、メモリチップDRAMから送信CLKが、アクティブインターポーザーA-I/Pに送信される様子が示されている。この図4に関しては、後に再び説明する。
先行特許文献
例えば、下記特許文献1には、2値のメモリセル空間と、多値のメモリセル空間と、を備えた不揮発性半導体記憶装置が開示されている。
例えば、下記特許文献1には、2値のメモリセル空間と、多値のメモリセル空間と、を備えた不揮発性半導体記憶装置が開示されている。
また、下記特許文献2には、多層で多値記録可能な光記録媒体が開示されている。特に、各記録層において、2ビット以上の多値記録が可能な光記録媒体が開示されている。
このように、従来の積層型半導体装置において利用される磁界結合を用いたTCI技術では、1のデータを送信及び受信する場合に、1組の送信コイル及び受信コイルが必要である。ここで、1のデータとは、主に、1本のデータ線で送信されるデータである。なお、本文では、便宜上、1本のデータ線で送信されるデータを、1のデータ、1個のデータ、1本のデータ等と呼ぶ。
しかし、基盤間通信をこのように磁界結合を用いたTCI技術で行う場合、多数のデータ通信を行おうとすると、データ数分の送信コイル・受信コイルの組が必要となる。このコイルは磁界結合を行う関係上、原理的にある程度の大きさは必要であり、小型化することは一般的に困難である。したがって、多数のビットを有するデータをパラレルに伝送しようとすると、コイルが半導体チップ面積上で占める面積が大きなものとなってしまう。
そこで、磁界結合を利用したTCIを用いる技術において、コイル数を削減できれば、半導体チップ上でコイルの占める面積を減らすことができるが、そのような技術は未だ知られていない。
そこで、磁界結合を利用したTCIを用いる技術において、コイル数を削減できれば、半導体チップ上でコイルの占める面積を減らすことができるが、そのような技術は未だ知られていない。
本発明は、係る課題に鑑みなされたものであり、その目的は、磁界結合を利用したTCI技術でデータの伝送を行う場合に、1組のコイルで複数の値を送信及び受信できる技術を提供することである。言い換えれば、本発明は、かかる技術を用いた積層型半導体装置を提供すること、同技術によるデータ通信方法を提供すること、を目的とする。
(1)本発明は、上記課題を解決するために、非接触でデータを送信する第1の半導体チップと、前記送信されてきたデータを非接触で受信する第2の半導体チップと、が少なくとも積層された積層型半導体装置において、前記第1の半導体チップは、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも3種以上の状態を取り得る送信信号を出力する送信部と、前記送信信号を磁界信号に変換する送信コイルと、を含み、前記第2の半導体チップは、前記送信コイルが変換した前記磁界信号を受信信号に変換する受信コイルと、 前記受信信号の状態に基づき、前記送信されたデータを復元する受信部と、を含む積層型半導体装置である。
(2)また、本発明は、上記(1)記載の積層型半導体装置において、前記送信部は、前記送信対象であるデータの値に基づき、3種以上の振幅値を有する前記送信信号を出力し、前記送信コイルは、前記送信信号を、前記データの値に基づく3種以上の振幅の磁界信号に変換し、前記受信コイルは、前記磁界信号を、前記データの値に基づく3種以上の振幅の受信信号に変換し、前記受信部は、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元する積層型半導体装置である。
(3)また、本発明は、上記(2)記載の積層型半導体装置において、前記送信部は、
送信対象である前記データが第1の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、第1のしきい値より大きくなるように前記送信信号を出力し、前記データが第2の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第1のしきい値以下で、かつ、前記第1のしきい値より小さな第2のしきい値以上となるように前記送信信号を出力し、前記データが第3の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第2のしきい値より小さくなるように前記送信信号を出力する積層型半導体装置である。
送信対象である前記データが第1の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、第1のしきい値より大きくなるように前記送信信号を出力し、前記データが第2の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第1のしきい値以下で、かつ、前記第1のしきい値より小さな第2のしきい値以上となるように前記送信信号を出力し、前記データが第3の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第2のしきい値より小さくなるように前記送信信号を出力する積層型半導体装置である。
(4)また、本発明は、上記(3)記載の積層型半導体装置において、前記受信部は、前記受信信号の振幅値と、前記第1のしきい値とを比較する第1の比較部と、前記受信信号の振幅値と、前記第2のしきい値とを比較する第2の比較部と、前記第1の比較部が、前記受信信号の振幅値は前記第1のしきい値より大きいと判断する場合に、前記第1の値のデータを出力し、前記第1の比較部が、前記受信信号の振幅値は前記第1のしきい値以下と判断し、かつ、前記第2の比較部が、前記受信信号の振幅値は前記第2のしきい値以上と判断する場合に、前記第2の値のデータを出力し、前記第2の比較部が、前記受信信号の振幅値は前記第2のしきい値より小さいと判断する場合に、前記第3の値のデータを出力するデータ復元部と、を含む積層型半導体装置である。
(5)本発明は、上記課題を解決するために、非接触でデータを送信する第1の半導体チップと、前記送信されてきたデータを非接触で受信する第2の半導体チップと、が少なくとも積層された積層型半導体装置において、前記第1の半導体チップから、前記第2の半導体チップへ、非接触でデータを送信するデータ通信方法であって、前記第1の半導体チップにおいて、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも3種以上の状態を取り得る送信信号を出力する出力ステップと、前記第1の半導体チップにおいて、前記送信信号を磁界信号に変換する第1の変換ステップと、前記第2の半導体チップにおいて、前記変換した前記磁界信号を受信信号に変換する第2の変換ステップと、前記第2の半導体チップにおいて、前記受信信号の状態に基づき、前記送信されたデータを復元する復元ステップと、を含むデータ通信方法である。
(6)また、本発明は、上記(5)記載のデータ通信方法において、前記出力ステップにおいては、前記送信対象であるデータの値に基づき、3種以上の振幅値を有する前記送信信号を出力し、前記第1の変換ステップにおいては、前記送信信号を、前記データの値に基づく3種以上の振幅の磁界信号に変換し、前記第2の変換ステップにおいては、前記磁界信号を、前記データの値に基づく3種以上の振幅の受信信号に変換し、前記復元ステップにおいては、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元するデータ通信方法である。
(7)また、本発明は、上記(6)記載のデータ通信方法において、前記出力ステップにおいては、送信対象である前記データが第1の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、第1のしきい値より大きくなるように前記送信信号を出力し、前記データが第2の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第1のしきい値以下で、かつ、前記第1のしきい値より小さな第2のしきい値以上となるように前記送信信号を出力し、前記データが第3の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第2のしきい値より小さくなるように前記送信信号を出力するデータ通信方法である。
(8)また、本発明は、上記(7)記載のデータ通信方法において、前記復元ステップは、前記受信信号の振幅値と、前記第1のしきい値とを比較する第1の比較ステップと、前記受信信号の振幅値と、前記第2のしきい値とを比較する第2の比較ステップと、前記第1の比較ステップにおいて、前記受信信号の振幅値は前記第1のしきい値より大きいと判断する場合に、前記第1の値のデータを出力し、前記第1の比較ステップにおいて、前記受信信号の振幅値は前記第1のしきい値以下と判断し、かつ、前記第2の比較ステップにおいて、前記受信信号の振幅値は前記第2のしきい値以上と判断する場合に、前記第2の値のデータを出力し、前記第2の比較ステップにおいて、前記受信信号の振幅値は前記第2のしきい値より小さいと判断する場合に、前記第3の値のデータを出力するデータ復元ステップと、を含むデータ通信方法である。
このように、本発明によれば、送信対象であるデータに基づき、3種以上の状態を取り得る信号を用いて、半導体チップ間のデータ伝送を行っているので、データ伝送のためのコイルの数を減少させることができる。
以下、本発明の好適な実施形態に係る積層型半導体装置を、図面に基づき詳細に説明する。なお、以下に説明する実施の形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。
第1.実施形態1
構成
図1は、本実施形態の積層型半導体装置において、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。この図1は、従来の技術である図8に対応するものである。
図1においても、図8と同様に、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。
構成
図1は、本実施形態の積層型半導体装置において、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。この図1は、従来の技術である図8に対応するものである。
図1においても、図8と同様に、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。
送信側
図1においては、2本のデータDI0、DI1が、送信対象のデータである。本実施形態においては、データDI0は、非反転送信アンプ12及び反転送信アンプ14に入力している。
なお、非反転送信アンプ12の出力端子と、反転送信アンプ14の出力端子との間には送信コイル16が接続されている。このような接続によって、データ線D10が「1」の場合は、送信コイル16に正相の電圧である送信信号15が印加され、正相の磁界が発生する。この磁界を、磁界信号17と呼ぶ。ここで、正相の磁界とは、図1において矢印で示される方向の磁界を言う。他方、データD1が「0」の場合は、送信コイル16に逆相の電圧である送信信号15が印加され、逆相の磁界が発生する。逆相の磁界とは、図1に示す矢印とは反対向きの磁界を言う。
図1においては、2本のデータDI0、DI1が、送信対象のデータである。本実施形態においては、データDI0は、非反転送信アンプ12及び反転送信アンプ14に入力している。
なお、非反転送信アンプ12の出力端子と、反転送信アンプ14の出力端子との間には送信コイル16が接続されている。このような接続によって、データ線D10が「1」の場合は、送信コイル16に正相の電圧である送信信号15が印加され、正相の磁界が発生する。この磁界を、磁界信号17と呼ぶ。ここで、正相の磁界とは、図1において矢印で示される方向の磁界を言う。他方、データD1が「0」の場合は、送信コイル16に逆相の電圧である送信信号15が印加され、逆相の磁界が発生する。逆相の磁界とは、図1に示す矢印とは反対向きの磁界を言う。
データDI1と、送信CLKとは、ともにANDゲート10に入力している。なお、データDI1は、反転されてからANDゲート10に入力している。このANDゲート10の出力信号CLK_DI1は、データDI1を送信CLKでゲートした信号であり、送信CLKが「1」の場合にのみ、データDI1が表れる信号である。送信CLKが「0」の場合は、ANDゲート10の出力信号CLK_DI1は、常に「0」となる。
このCLK_DI1は、非反転送信アンプ12と、反転送信アンプ14とに供給され、このCLK_DI1が「1」の場合のみ、各アンプは上記の通り動作する。また、CLK_DI1が「0」の場合は、各アンプの出力端子は共に「0」又はハイインピーダンス状態となり、送信コイル16には、電圧は印加されず、磁界は発生しない。
このCLK_DI1は、非反転送信アンプ12と、反転送信アンプ14とに供給され、このCLK_DI1が「1」の場合のみ、各アンプは上記の通り動作する。また、CLK_DI1が「0」の場合は、各アンプの出力端子は共に「0」又はハイインピーダンス状態となり、送信コイル16には、電圧は印加されず、磁界は発生しない。
このように、送信側(の半導体チップ)は、非反転送信アンプ12と、反転送信アンプ14と、送信コイル16と、ANDゲート10と、を備えている。これらのうち、非反転送信アンプ12と、反転送信アンプ14と、ANDゲート10と、が請求の範囲の「送信部」好適な一例に相当する。送信側においては、このような構成によって、データDI1が「0」の場合に、データDI0のデータの値に応じた方向の電圧の送信信号15が、送信CLKと同期して、送信コイル16に印加される。詳しい動作は、図2を用いて後に説明する。
受信側
図1において、送信側の送信コイル16に送信信号15が印加されると、磁界結合(電磁誘導)によって、受信側の受信コイル18にも同様の(逆方向の)受信信号VR19が流れる。この受信信号VR19は、原理的には送信側の送信コイル16に印加される送信信号15と等価な信号であり、その振幅は送信信号15と比例する信号である。
図1において、送信側の送信コイル16に送信信号15が印加されると、磁界結合(電磁誘導)によって、受信側の受信コイル18にも同様の(逆方向の)受信信号VR19が流れる。この受信信号VR19は、原理的には送信側の送信コイル16に印加される送信信号15と等価な信号であり、その振幅は送信信号15と比例する信号である。
受信コイル18に表れる受信信号VR19は、センスアンプ20の非反転入力端子と、センスアンプ22の反転入力端子とに入力する。なお、センスアンプ20の反転入力端子には、所定のしきい値電圧Vth+が印加されている。また、センスアンプ22の非反転入力端子には、所定のしきい値電圧Vth-が印加されている。また、これらセンスアンプ20、22の増幅率は十分大きいものとする。その結果、各センスアンプ20、22は、実質的にはコンパレータとして動作する。
したがって、センスアンプ20は、入力される受信信号VR19の振幅がしきい値電圧Vth+より大きい場合に出力O0(オーゼロ)に「1」を出力し、入力される受信信号VR19がしきい値電圧Vth+より小さい場合に出力O0(オーゼロ)に「0」を出力する。センスアンプ20の出力O0は、ORゲート24と、ORゲート26に入力する。
センスアンプ22は、入力される受信信号VR19(の振幅)がしきい値電圧Vth-より大きい場合に、出力O(オー)1に「0」を出力し、入力される受信信号VR19(の振幅)がしきい値電圧Vth-より小さい場合に、出力O(オー)1に「1」を出力する。
なお、センスアンプ20は、請求の範囲の「第1の比較部」の好適な一例に相当する。また、センスアンプ22は、請求の範囲の「第2の比較部」の好適な一例に相当する。
なお、センスアンプ20は、請求の範囲の「第1の比較部」の好適な一例に相当する。また、センスアンプ22は、請求の範囲の「第2の比較部」の好適な一例に相当する。
センスアンプ22の出力O1も、ORゲート24と、ORゲート26に入力する。但し、センスアンプ22の出力O1は、反転されてからORゲート24に入力する。ORゲート24の出力は、ANDゲート28に入力する。一方、ORゲート26の出力は、ANDゲート28とインバータ30に入力する。ANDゲート28の出力信号と、インバータ30の出力信号が実質的に受信したデータであり、フリップフロップ32、34でラッチされ、受信データDO0、DO1として出力される。
フリップフロップ32は、受信クロックである受信CLKで、ANDゲート28の出力信号をラッチするフリップフロップであり、その出力信号がDO0である。フリップフロップ34は、同様に受信CLKで、インバータ30の出力信号をラッチするフリップフロップであり、その出力信号がDO1となる。
このように、受信側の半導体チップは、受信コイル18と、センスアンプ20、22と、ORゲート24、26と、ANDゲート28と、インバータ30と、フリップフロップ32、34と、を備えている。このうち、センスアンプ20、22と、ORゲート24、26と、ANDゲート28と、インバータ30と、フリップフロップ32、34と、が請求の範囲の「受信部」の好適な一例に相当する。このうちさらに、ORゲート24、26と、ANDゲート28と、インバータ30と、は請求の範囲の「データ復元部」の好適な一例に相当するが、図1の回路例に限定されず、同様な動作を行う他の回路でもよい。
このように、受信側の半導体チップは、受信コイル18と、センスアンプ20、22と、ORゲート24、26と、ANDゲート28と、インバータ30と、フリップフロップ32、34と、を備えている。このうち、センスアンプ20、22と、ORゲート24、26と、ANDゲート28と、インバータ30と、フリップフロップ32、34と、が請求の範囲の「受信部」の好適な一例に相当する。このうちさらに、ORゲート24、26と、ANDゲート28と、インバータ30と、は請求の範囲の「データ復元部」の好適な一例に相当するが、図1の回路例に限定されず、同様な動作を行う他の回路でもよい。
このような構成によって、送信対象であるデータDI0、DI1が、受信データであるDO0、DO1として受信できる。このDO0、DO1は、送信対象であるデータを復元したデータであり、最終的な受信データ(復元データ)である。
タイムチャート
図1における送信側と受信側とにおける信号のタイムチャートが図2に示されている。図2において、DI0、DI1は、共に送信対象であるデータを表す。
本実施形態では、DI0、DI1を用いて、「0」、「1」、「2」を表している。すなわち、{DI0=0、DI1=0}は、値が「0」であるデータを表す。また、{DI0=1、DI1=0}は、値が「1」であるデータを表す。また、{DI0=0、DI1=1}は、値が「2」であるデータを表す。なお、{DI0=1、DI1=1}は正常なデータとしては用いていない。
図1における送信側と受信側とにおける信号のタイムチャートが図2に示されている。図2において、DI0、DI1は、共に送信対象であるデータを表す。
本実施形態では、DI0、DI1を用いて、「0」、「1」、「2」を表している。すなわち、{DI0=0、DI1=0}は、値が「0」であるデータを表す。また、{DI0=1、DI1=0}は、値が「1」であるデータを表す。また、{DI0=0、DI1=1}は、値が「2」であるデータを表す。なお、{DI0=1、DI1=1}は正常なデータとしては用いていない。
図2においては、このデータが時間の経過と共に、値が順次「1」「2」「0」「2」と変遷していく様子が示されている。
図2に示す送信CLKは、送信側の半導体チップ上でデータ送信のために用いられるクロック信号であり、図1に示す送信CLKである。この送信CLKが「1」の期間において、データが認識され、そのデータが受信側に送信される。
図2に示す送信CLKは、送信側の半導体チップ上でデータ送信のために用いられるクロック信号であり、図1に示す送信CLKである。この送信CLKが「1」の期間において、データが認識され、そのデータが受信側に送信される。
CLK_DI1は、上述したように、送信対象であるデータのDI1を、送信クロックでゲートした信号である。したがって、送信CLKが「1」の場合に、DI1が「0」である時にCLK_DI1は、「1」となる。したがって、図2に示すように、送信データが「1」「0」の場合に、CLK_DI1は、「1」となる。他方、送信データが「2」の場合は、CLK_DI1は、「0」となる。
このCLK_DI1が「1」であり、データDO0が「1」の場合は、送信コイル16に正方向の電圧が印加され、CLK_DI1が「1」であり、データDO0が「0」の場合は、送信コイル16に逆方向の電圧である送信信号15が印加される。
このCLK_DI1が「1」であり、データDO0が「1」の場合は、送信コイル16に正方向の電圧が印加され、CLK_DI1が「1」であり、データDO0が「0」の場合は、送信コイル16に逆方向の電圧である送信信号15が印加される。
すなわち、送信データの値が「1」の場合に、送信コイル16に正方向の電圧である送信信号15が印加され、受信コイル18にも同様の正方向の受信信号VR19が発生する(図2参照)。他方、送信データの値が「0」の場合は、送信コイル16に逆方向の電圧である送信信号15が印加され、受信コイル18にも同様の逆方向の受信信号VR19が発生する(図2参照)。
なお、ここで、正方向とは、本実施形態では、例えば図1における矢印の方向であるが、任意の方向を採用してよい。一方、送信データの値が「2」の場合は、送信コイル16に電圧は印加されず、受信コイル18の受信信号VRの振幅も0である。図2に示すように、送信データの値が「1」の場合は、受信信号VR19が正方向に表れ、この振幅の値が第1のしきい値Vth+を越える。この結果、センスアンプ20の出力信号O0(オーゼロ)は、「1」となり、センスアンプ22の出力信号O1(オーイチ)は、「0」となる(図2参照)。
同様に、図2に示すように、送信データの値が「0」の場合は、受信信号VR19が逆方向の電圧として表れ、その電圧の振幅の値は第2のしきい値Vth-より小さくなる。この結果、センスアンプ20の出力信号O0(オーゼロ)は、「0」となり、センスアンプ22の出力信号O1(オーイチ)は、「1」となる(図2参照)。また、送信データの値が「2」の場合は、受信信号VR19の電圧は0(ゼロ)(接地電位)として表れ、この値(振幅がゼロ)は第1のしきい値Vth+より小さく、かつ、第2のしきい値Vth-より大きくなる。この結果、センスアンプ20の出力信号O0(オーゼロ)は、「0」となり、センスアンプ22の出力信号O1(オーイチ)も、「0」となる(図2参照)。
したがって、2個のセンスアンプ20、22の出力信号であるO0(オーゼロ)、O1(オーイチ)について、{O0、O1}={0、0}の場合は、送信データの値として「2」を表し、{O0、O1}={0、1}の場合は、送信データの値として「0」を表し、{O0、O1}={1、0}の場合は、送信データの値として「1」を表す。
したがって、センスアンプ20、22の出力信号であるO0(オーゼロ)、O1(オーイチ)を、所定の論理回路(ORゲート24、26、ANDゲート28、インバータ30)を用いて、送信対象である原データを復号することができる。この復号した信号を受信CLKでラッチしたものが、(送信データを復元した)受信データDO0、DO1である。
したがって、センスアンプ20、22の出力信号であるO0(オーゼロ)、O1(オーイチ)を、所定の論理回路(ORゲート24、26、ANDゲート28、インバータ30)を用いて、送信対象である原データを復号することができる。この復号した信号を受信CLKでラッチしたものが、(送信データを復元した)受信データDO0、DO1である。
このデータのラッチ動作は、フリップフロップ32、34で行われる。つまり、受信データDO0、DO1は、フリップフロップ32、34においてラッチされ保持される。図2においては、受信CLKのパルスが出る度に、異なるデータがラッチされる様子が示されており、図においては「1」「2」「0」「2」の順に受信データDO0、DO1が変遷していく様子が示されている。
しきい値Vth+、Vth-
本実施形態1におけるしきい値を設定する回路の説明図が図3に示されている。第1のしきい値Vth+も、第2のしきい値Vth-も、正電源Vddと負電源Vssの間の電位であり、本実施形態1では、第1のしきい値Vth+ > 第2のしきい値Vth- となるように各しきい値が選ばれている。
本実施形態においては、図3に示すように、正電源Vddと負電源Vssとの間を抵抗R1、R2、R3で抵抗分割して、第1のしきい値Vth+、第2の敷地Vth-をそれぞれ作成している。例えば、抵抗R1、R2、R3が同じ値の抵抗値にすることができ、この場合は、第1のしきい値Vth+は、1/3Vddであり、第2のしきい値Vth-は、1/3Vssと設定される。なお、本実施形態1における接地電位(GND)は、正電源Vddと負電源Vssの中間電位としている。
本実施形態1におけるしきい値を設定する回路の説明図が図3に示されている。第1のしきい値Vth+も、第2のしきい値Vth-も、正電源Vddと負電源Vssの間の電位であり、本実施形態1では、第1のしきい値Vth+ > 第2のしきい値Vth- となるように各しきい値が選ばれている。
本実施形態においては、図3に示すように、正電源Vddと負電源Vssとの間を抵抗R1、R2、R3で抵抗分割して、第1のしきい値Vth+、第2の敷地Vth-をそれぞれ作成している。例えば、抵抗R1、R2、R3が同じ値の抵抗値にすることができ、この場合は、第1のしきい値Vth+は、1/3Vddであり、第2のしきい値Vth-は、1/3Vssと設定される。なお、本実施形態1における接地電位(GND)は、正電源Vddと負電源Vssの中間電位としている。
本実施形態1において特徴的なことは、このように2種のしきい値を用いて、受信コイル18に表れる受信信号VR19の振幅の値をこのしきい値で識別したことである。つまり、
受信信号VR19の振幅 > 第1のしきい値Vth+ の場合は、送信データ(受信データ)の値は、「1」と判断する。
第1のしきい値Vth+ > 受信信号VR19の振幅 > 第2のしきい値Vth-の場合は、送信データ(受信データ)の値は、「2」と判断する。
第2のしきい値Vth- > 受信信号VR19の場合は、送信データ(受信データ)の値は、「0」と判断する。
以上のような判断の下、最終的な受信データDO0、DO1が得られる(図2参照)。
受信信号VR19の振幅 > 第1のしきい値Vth+ の場合は、送信データ(受信データ)の値は、「1」と判断する。
第1のしきい値Vth+ > 受信信号VR19の振幅 > 第2のしきい値Vth-の場合は、送信データ(受信データ)の値は、「2」と判断する。
第2のしきい値Vth- > 受信信号VR19の場合は、送信データ(受信データ)の値は、「0」と判断する。
以上のような判断の下、最終的な受信データDO0、DO1が得られる(図2参照)。
なお、第1のしきい値、第2のしきい値の具体的な値は、適用する半導体装置に合わせて調整してよい。すなわち、抵抗R1、R2、R3の値は適宜変更することができる。また、図3においては、単なる抵抗分割の例を示したが、正確な電位を提供するために、第1のしきい値Vth+、第2のしきい値Vth-について、バッファー回路を挿入し、このバッファー回路を経て、第1のしきい値Vth+、第2のしきい値Vth-を必要な個所に提供することも好適である。
また、非反転送信アンプ12、反転送信アンプ14及びANDゲート10(送信部)は、送信対象であるデータが「1」の場合は、センスアンプ20、22において、受信信号19の振幅値が、第1のしきい値Vth+より大きくなるように送信信号15を出力し、送信対象であるデータが「0」の場合は、センスアンプ20、22において、受信信号19の振幅値が、第1のしきい値Vth+以下で、かつ、第1のしきい値Vth+より小さな第2のしきい値Vth-以上となるように送信信号15を出力し、送信対象であるデータが「2」である場合は、センスアンプ20、22において、受信信号19の振幅値が、第2のしきい値Vth-より小さくなるように送信信号15を出力していることになる。
送信クロック、受信クロック
送信CLKは、データを送信するためのクロック信号であり、送信側の半導体チップ上においてこの送信クロックのタイミングで順次、送信対象であるデータが送信される。受信CLKは、データを受信するためのクロック信号であり、この受信側半導体チップで用いられるクロック信号である。
したがって、受信CLKは、送信CLKに従属している必要がある。
送信CLKは、データを送信するためのクロック信号であり、送信側の半導体チップ上においてこの送信クロックのタイミングで順次、送信対象であるデータが送信される。受信CLKは、データを受信するためのクロック信号であり、この受信側半導体チップで用いられるクロック信号である。
したがって、受信CLKは、送信CLKに従属している必要がある。
まず、受信CLKは、送信CLKと同期しているクロックである。次に、送信CLKから所定の遅れ(ディレイ)を伴うクロックとすることが好適である。この受信CLKは、データを取得するタイミングを規定するクロックであるが、図2に示すように受信信号VRの立ち上がりには、一般に所定の時間がかかる。したがって、受信CLKは、送信CLKより所定の遅れ(ディレイ)があることが好ましい。
図2に示した例では、およそ1パルス分だけ、受信CLKは送信CLKより遅延している。また、この遅延(遅れ、ディレイ)は、その適用する半導体装置に依存するので、適宜、その半導体装置に応じた妥当なディレイを設定すればよい。
図2に示した例では、およそ1パルス分だけ、受信CLKは送信CLKより遅延している。また、この遅延(遅れ、ディレイ)は、その適用する半導体装置に依存するので、適宜、その半導体装置に応じた妥当なディレイを設定すればよい。
クロックの送信
なお、送信CLKは、TCI技術を用いて、送信側の半導体チップから、受信側の半導体チップへ送信される。受信側の半導体チップにおいては、送信されてきた送信CLKに対して所定のディレイを挿入することによって、受信CLKを生成する。
図4は、送信側の半導体チップから、送信CLKが、受信側の半導体チップへ送信される様子を示す説明図である。
なお、送信CLKは、TCI技術を用いて、送信側の半導体チップから、受信側の半導体チップへ送信される。受信側の半導体チップにおいては、送信されてきた送信CLKに対して所定のディレイを挿入することによって、受信CLKを生成する。
図4は、送信側の半導体チップから、送信CLKが、受信側の半導体チップへ送信される様子を示す説明図である。
図4は、複数のメモリチップDRAM0、DRAM1、DRAM2~7、DRAMRを、アクティブインターポーザーA-I/P上に積層して構成されている積層型半導体装置におけるクロック信号の送信・受信の様子を示す説明図である。なお、積層は、フュージョンボンディング(Fusion Bonding)によって実現されている。積層は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。ここで、メモリチップDRAAM0~7、Rや、アクティブインターポーザーA-I/Pは、半導体チップの好適な一例に相当する。図4には、各半導体チップ上に、クロック信号を送受信するための送信コイルや受信コイルが描かれている。これらのコイルはデータを送受信するため送信コイル16、受信コイル18等と、基本的に同様のコイルであるが、送受信の対象がデータではなくクロック信号である点が異なる。
図4(a)には、アクティブインターポーザーA-I/Pが、送信側の半導体チップ(第1の半導体チップ)であり、各メモリチップDRAM0~7、Rが受信側の半導体チップ(第2の半導体チップ)である場合のクロック信号の送受信の様子が示されている。この場合は、送信側であるアクティブインターポーザーA-I/Pが、送信クロックを生成している。アクティブインターポーザーA-I/Pは、この送信クロックを、送信CLK用送信コイルである送信CLK用Tx36に印加している。
他方、受信側である各メモリチップDRM0~7、R上には、当該送信CLKを受信するための受信コイルである受信CLK用RX37が、それぞれ設けられている。このような構成によって、送信CLK用Tx36と、受信CLK用Rx37との間の磁界結合によって、送信側から受信側に送信CLKが送信される。
他方、受信側である各メモリチップDRM0~7、R上には、当該送信CLKを受信するための受信コイルである受信CLK用RX37が、それぞれ設けられている。このような構成によって、送信CLK用Tx36と、受信CLK用Rx37との間の磁界結合によって、送信側から受信側に送信CLKが送信される。
このように磁界結合によって、クロック信号が、送信側から受信側に送信された後、受信側において、所定のディレイ回路を用いて必要な遅れ(ディレイ)が、各受信側の半導体チップ(メモリチップDRAM0等)において加えられ、最終的に受信側の各半導体チップ上で受信CLKとして利用される。なお、受信側の半導体チップ上で挿入されるディレイ(遅れ)は、各半導体チップにおいて異なるディレイを用いてもよい。
このように、積層型半導体装置が特に積層型半導体記憶装置であって、アクティブインターポーザーA-I/P側から各メモリチップ(例えば、DRAMチップ)へのクロック信号の伝送を行う場合は、アクティブインターポーザーA-I/P内の送信CLKの各DRAMチップへのタイミングが同じである。このように、送信CLKが共通であるので、共通の送信CLKに基づいて、各DRAMチップにおいて(適宜ディレイを挿入して)受信CLKが生成される。
このように、積層型半導体装置が特に積層型半導体記憶装置であって、アクティブインターポーザーA-I/P側から各メモリチップ(例えば、DRAMチップ)へのクロック信号の伝送を行う場合は、アクティブインターポーザーA-I/P内の送信CLKの各DRAMチップへのタイミングが同じである。このように、送信CLKが共通であるので、共通の送信CLKに基づいて、各DRAMチップにおいて(適宜ディレイを挿入して)受信CLKが生成される。
図4(b)においては、図4(a)と反対に、メモリチップDRAM0等から、アクティブインターポーザーA-IPに対してデータを送信する場合のクロック信号の送受信の様子が示されている。この場合は、メモリチップDRAM0等が送信側の半導体チップ(第1の半導体チップ)になり、アクティブインターポーザーA-IPが受信側の半導体チップ(第2の半導体チップ)になる。したがって、メモリチップDRAM0等側から、送信CLKがアクティブインターポーザーA-IP側に送信される。この場合、図4(b)に示すように、メモリチップDRAM0等の上に送信CLKの送信コイルである送信CLK用Tx38が設けられており、アクティブインターポーザーA-IPの上に送信CLKを受信する受信コイルである受信CLK用Rx39が設けられている。これらの間における送信CLKの送受信は、図4(a)で説明した動作と同様である。
図4(b)において、各DRAMチップから、アクティブインターポーザーA-IP側にクロック信号を伝送する場合は、各DRAMチップにおいて生成された送信CLKのタイミングは(DRAMチップ相互の間で)異なるので、個別に送信CLKが送信され、それに基づき受信CLKが生成されている。なお、DRAMチップ間で送信CLKのタイミングが異なる理由は、主として、各DRAMチップのプロセスがばらついているからである。
なお、図4(b)で示すように、送信CLK用Tx38と、受信CLK用Rx39とは一対で設けることも好適であり、また、図4(a)に示すように、1個の送信CLK用Tx36に対して、複数個の受信CLK用Rx37を設ける構成を採用することも好適である。
なお、図4(b)で示すように、送信CLK用Tx38と、受信CLK用Rx39とは一対で設けることも好適であり、また、図4(a)に示すように、1個の送信CLK用Tx36に対して、複数個の受信CLK用Rx37を設ける構成を採用することも好適である。
実施形態1 まとめ
(1)以上説明したように、本実施形態1においては、TCIの技術を用いてデータを送受信する場合に、データの値の識別のために値の頃なる2種のしきい値を用いた。この2種のしきい値を用いて、受信する信号(=送信した信号)の状態を3種に識別することができた。その結果、一組のコイル(送信コイル16、受信コイル18)を用いつつ、例えば、「0」「1」「2」の3種の信号を識別することができる。従って、従来は一組のコイルで「0」「1」の2種のデータのみ送ることができたのに対して、より多くの種類のデータを送ることができ、同じデータ量(データ幅)であれば、コイルの数をより少なくすることができる。また、同じ個数のコイルであれば、より多くのデータ量(データ幅)を送受信することが可能である。
(1)以上説明したように、本実施形態1においては、TCIの技術を用いてデータを送受信する場合に、データの値の識別のために値の頃なる2種のしきい値を用いた。この2種のしきい値を用いて、受信する信号(=送信した信号)の状態を3種に識別することができた。その結果、一組のコイル(送信コイル16、受信コイル18)を用いつつ、例えば、「0」「1」「2」の3種の信号を識別することができる。従って、従来は一組のコイルで「0」「1」の2種のデータのみ送ることができたのに対して、より多くの種類のデータを送ることができ、同じデータ量(データ幅)であれば、コイルの数をより少なくすることができる。また、同じ個数のコイルであれば、より多くのデータ量(データ幅)を送受信することが可能である。
(2)さらに、本実施形態1では、2種のしきい値(Vth+、Vth-)を用いて、信号の3種の状態(信号の振幅)を識別する例を説明したが、より多くのしきい値を用いて、より多種類の信号の状態を識別するように構成してもよい。
例えば、一般的には、n種類のしきい値を用いて、信号のn+1種類の状態(振幅)を識別することができる。ここで、nは2以上の自然数である。従って、より多くのしきい値を用いれば、同じ個数のコイルを用いつつ、より多くのデータを送受信することが可能である。
第2.実施形態2
実施形態1では、1組の送信コイル16及び受信コイル18を用いて、「0」「1」だけでなく、3種のデータ「0」「1」「2」を伝送可能な技術を説明した。本実施形態2においては、複数組の送信コイル及び受信コイルに対して、上記技術を応用した例を説明する。
例えば、一般的には、n種類のしきい値を用いて、信号のn+1種類の状態(振幅)を識別することができる。ここで、nは2以上の自然数である。従って、より多くのしきい値を用いれば、同じ個数のコイルを用いつつ、より多くのデータを送受信することが可能である。
第2.実施形態2
実施形態1では、1組の送信コイル16及び受信コイル18を用いて、「0」「1」だけでなく、3種のデータ「0」「1」「2」を伝送可能な技術を説明した。本実施形態2においては、複数組の送信コイル及び受信コイルに対して、上記技術を応用した例を説明する。
構成
図5には、本実施形態2の積層型半導体装置において、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。この図5は、実施形態1の図1に対応する。図5においても、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。図5において、向かって左部が送信部であり、送信コイル56、64から左部(但し、送信コイル56、64は除く)が送信部である。また、図5において、向かって右部が受信部であり、受信コイル66、86から右部(但し、受信コイル66、86は除く)が受信部である。
これら図5における送信部、受信部は、請求の範囲における送信部、受信部の好適な一例に相当するが、回路構成は多種多様な構成を採用することができ、送信部、受信部の構成は図5の構成に限られるものではない。
図5には、本実施形態2の積層型半導体装置において、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。この図5は、実施形態1の図1に対応する。図5においても、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。図5において、向かって左部が送信部であり、送信コイル56、64から左部(但し、送信コイル56、64は除く)が送信部である。また、図5において、向かって右部が受信部であり、受信コイル66、86から右部(但し、受信コイル66、86は除く)が受信部である。
これら図5における送信部、受信部は、請求の範囲における送信部、受信部の好適な一例に相当するが、回路構成は多種多様な構成を採用することができ、送信部、受信部の構成は図5の構成に限られるものではない。
送信側
図5において、3個のデータDI0、DI1、DI2が、送信対象のデータである。本実施形態2においては、この3個のデータは2進数であり、「000」~「111」の範囲の数を表す。これは、10進数で言えば、「0」~「7」の数値の範囲を表す。
本実施形態2では、この送信対象のデータを2進数3進数変換回路40を用いて、3進数(2進化3進数)に変換している。この2進数3進数変換回路40の回路図が図6(a)に示されており、図6(b)にはその真理値表が示されている。
図5において、3個のデータDI0、DI1、DI2が、送信対象のデータである。本実施形態2においては、この3個のデータは2進数であり、「000」~「111」の範囲の数を表す。これは、10進数で言えば、「0」~「7」の数値の範囲を表す。
本実施形態2では、この送信対象のデータを2進数3進数変換回路40を用いて、3進数(2進化3進数)に変換している。この2進数3進数変換回路40の回路図が図6(a)に示されており、図6(b)にはその真理値表が示されている。
図6(a)の回路図は2進数3進数変換回路40の好適な構成例であるが、この回路に限定されるものではない。図6(a)のb2、b1、b0は、入力する2進数であり、図5におけるDI2、DI1、DI0が該当する。また図6(a)のtb3、tb2、tb1、tb0は、出力する2進化3進数であり、図5におけるx3、x2、x1、x0に該当する。この2進化3進数は、2桁の3進数を表し、図6(b)の真理値表における3進数のt1が、tb3、tb2に該当し、3進数のt0が、tb1、tb0に該当する。
また、図6(b)の真理値表には、左から2進数(binary)、3進数(ternary)、2進化3進数(Binary-coded-ternary)が示されている。図6(a)における2進数b2、b1、b0、及び、2進化3進数tb3、tb2、tb1、tb0が示されている。
また、図6(b)の真理値表には、左から2進数(binary)、3進数(ternary)、2進化3進数(Binary-coded-ternary)が示されている。図6(a)における2進数b2、b1、b0、及び、2進化3進数tb3、tb2、tb1、tb0が示されている。
なお、2進化3進数は、3進数の各桁を、2ビットの2進数で表現したものであり、例えば、3進数の「12」は、2進化3進数で表現すれば、「01」「10」と表すことができる(図6(b)参照)。この例を各進数で表現すれば、
10進数「5」
2進数 「0101」
3進数 「12」
2進化3進数「0110」
と表現される。
10進数「5」
2進数 「0101」
3進数 「12」
2進化3進数「0110」
と表現される。
2進数3進数変換回路40の出力信号x1、x0は、2進化3進数の下位1桁であり、この2ビットで、「0」「1」「2」を表す。従って、この3種のデータを送信する回路は、上記実施形態1(図1)と同様であり、同様に動作する。
出力信号x0上のデータは、非反転送信アンプ52及び反転送信アンプ54に入力している。また、非反転送信アンプ52の出力端子と、反転送信アンプ54の出力端子との間には送信コイル56が接続されている。このような構成によって送信コイル56は所定の磁界が発生するが、その動作は実施形態1と同様である。(図1等参照)。出力信号x1と、送信CLKとは、ともにANDゲート50に入力している。なお、出力信号x1上のデータは、反転されてからANDゲート50に入力している。
出力信号x0上のデータは、非反転送信アンプ52及び反転送信アンプ54に入力している。また、非反転送信アンプ52の出力端子と、反転送信アンプ54の出力端子との間には送信コイル56が接続されている。このような構成によって送信コイル56は所定の磁界が発生するが、その動作は実施形態1と同様である。(図1等参照)。出力信号x1と、送信CLKとは、ともにANDゲート50に入力している。なお、出力信号x1上のデータは、反転されてからANDゲート50に入力している。
このANDゲート50の出力信号CLK_X1は、出力信号x1上のデータを送信CLKでゲートした信号であり、送信CLKが「1」の場合にのみ、出力信号x1のデータが表れる信号である。このCLK_X1は、非反転送信アンプ52と、反転送信アンプ54とに供給され、このCLK_X1が「1」の場合のみ、各アンプは上記の通り動作する。
このように、送信側(の半導体チップ)は、非反転送信アンプ52と、反転送信アンプ54と、送信コイル56と、ANDゲート50と、を備えている。送信側においては、このような構成によって、出力信号x1が「0」の場合に、出力信号x0の値に応じた方向の電流が、送信CLKと同期して、送信コイル56に流れる。詳しい動作は、実施形態1で図2を用いて説明した動作と同様である。
尚、2進化3進数の上位の桁であるx3、x2に関しても、上述したx1、x0と同様の構成の回路が設けられている。すなわち、ANDゲート58、非反転送信アンプ60、反転送信アンプ62、送信コイル64と、から送信側が構成されており、その動作は、上述した回路と同様である。
すなわち、本実施形態2においては、2進化3進数の上位桁と、下位桁とは全く同様の構成、動作によって、受信側(の半導体チップ)に伝送される。
すなわち、本実施形態2においては、2進化3進数の上位桁と、下位桁とは全く同様の構成、動作によって、受信側(の半導体チップ)に伝送される。
受信側
まずx1、x0の伝送に関する部分について説明する。図5において、送信側の送信コイル56に所定の電圧の送信信号が印加されると、磁界結合(電磁誘導)によって、受信側の受信コイル66にも同様の(逆方向の)受信信号VRが表れる。この受信信号VRは、原理的には送信側の送信コイル56に印加される電圧と等価な電圧であり、少なくとも振幅が比例する電圧の信号である。
まずx1、x0の伝送に関する部分について説明する。図5において、送信側の送信コイル56に所定の電圧の送信信号が印加されると、磁界結合(電磁誘導)によって、受信側の受信コイル66にも同様の(逆方向の)受信信号VRが表れる。この受信信号VRは、原理的には送信側の送信コイル56に印加される電圧と等価な電圧であり、少なくとも振幅が比例する電圧の信号である。
受信コイル18に表れる受信信号VRは、センスアンプ68の非反転入力端子と、センスアンプ70の反転入力端子とに入力する。センスアンプ68の反転入力端子には、所定のしきい値電圧Vth+が印加されている。また、センスアンプ70の非反転入力端子には、所定のしきい値電圧Vth-が印加されている。これらセンスアンプ68、70の動作は、実施形態1と同様である。
センスアンプ68の出力O0(オーゼロ)は、ORゲート72と、ORゲート74に入力する。センスアンプ70の出力O1(オーイチ)も、ORゲート72と、ORゲート746に入力する。但し、センスアンプ70の出力O1は、反転されてからORゲート72に入力する。ORゲート72の出力は、ANDゲート76に入力する。一方、ORゲート74の出力は、ANDゲート76とインバータ78に入力する。ANDゲート28の出力信号と、インバータ30の出力信号は、実質的に受信したデータとなり、フリップフロップ80、82でラッチされ、z0(ゼロ)、z1(イチ)として出力される。
このような構成によって、送信側におけるx0、x1のデータが、受信側において、z0、z1として復元される。
受信コイル66から、フリップフロップ80、82に至る構成及びこの構成の動作は、実施形態1と同様である。
センスアンプ68の出力O0(オーゼロ)は、ORゲート72と、ORゲート74に入力する。センスアンプ70の出力O1(オーイチ)も、ORゲート72と、ORゲート746に入力する。但し、センスアンプ70の出力O1は、反転されてからORゲート72に入力する。ORゲート72の出力は、ANDゲート76に入力する。一方、ORゲート74の出力は、ANDゲート76とインバータ78に入力する。ANDゲート28の出力信号と、インバータ30の出力信号は、実質的に受信したデータとなり、フリップフロップ80、82でラッチされ、z0(ゼロ)、z1(イチ)として出力される。
このような構成によって、送信側におけるx0、x1のデータが、受信側において、z0、z1として復元される。
受信コイル66から、フリップフロップ80、82に至る構成及びこの構成の動作は、実施形態1と同様である。
本実施形態2においては。復元されたz0、z1が、送信側における2進化3進数のx0、x1と等しい。そのため、このz0、z1は、3進数2進数変換回路42によって、最終的な受信データDO(オー)0(ゼロ)、DO1、DO2に変換される。なお、3進数2進数変換回路42には、2進化3進数の上位桁であるz3、z2も入力されており、3進数2進数変換回路42は、これらz3、z2、z1、z0の全てに基づいて、受信データDI0、DI1、DI2を復元する。
3進数2進数変換回路42の回路図が図7(a)に示されており、図7(b)にはその真理値表が示されている。
図7(a)の回路図は3進数2進数変換回路42の好適な構成例であるが、この回路に限定されるものではない。図7(a)のtb3、tb2、tb1、tb0は、3進数2進数変換回路42に入力する2進化3進数であり、図5におけるz3、z2、z1、z0に該当する。図7(a)のb2、b1、b0は、出力する2進数であり、図5におけるDO(オー)2、DO(オー)1、DO(オー)0(ゼロ)が該当する。また、図7(b)の真理値表には、図6(b)の真理値表の縦の項目を入れ替えた表であり、その内容は、図6(b)の真理値表と同一である。2進数3進数変換回路40の出力信号x1、x0は、2進化3進数の下位1桁であり、この2ビットで、「0」「1」「2」を表す。従って、この3種のデータを送信する回路は、上記実施形態1(図1)と同様であり、同様に動作する。
図7(a)の回路図は3進数2進数変換回路42の好適な構成例であるが、この回路に限定されるものではない。図7(a)のtb3、tb2、tb1、tb0は、3進数2進数変換回路42に入力する2進化3進数であり、図5におけるz3、z2、z1、z0に該当する。図7(a)のb2、b1、b0は、出力する2進数であり、図5におけるDO(オー)2、DO(オー)1、DO(オー)0(ゼロ)が該当する。また、図7(b)の真理値表には、図6(b)の真理値表の縦の項目を入れ替えた表であり、その内容は、図6(b)の真理値表と同一である。2進数3進数変換回路40の出力信号x1、x0は、2進化3進数の下位1桁であり、この2ビットで、「0」「1」「2」を表す。従って、この3種のデータを送信する回路は、上記実施形態1(図1)と同様であり、同様に動作する。
次に、図5における2進化3進数の上位桁であるx3、x2に関する部分についての受信について、その構成・動作は、上で説明したx1、x0の受信と同様である。
x1、x0の場合と同様に、受信コイル86に表れる受信信号VRは、センスアンプ88、90において受信され、第1のしきい値Vth+、第2のしきい値Vth-と比較される。それらの出力信号O(オー)2、O3は、O0、O1と同様に、ORゲート92、94に入力する。ORゲート92、94の出力信号は、ANDゲート96、インバータ98に入力する。ANDゲート96及びインバータ98の出力信号は、フリップフロップ100、102によってラッチされる。このラッチされた信号がz2、z3となり、3進数2進数変換回路42に供給される。
x1、x0の場合と同様に、受信コイル86に表れる受信信号VRは、センスアンプ88、90において受信され、第1のしきい値Vth+、第2のしきい値Vth-と比較される。それらの出力信号O(オー)2、O3は、O0、O1と同様に、ORゲート92、94に入力する。ORゲート92、94の出力信号は、ANDゲート96、インバータ98に入力する。ANDゲート96及びインバータ98の出力信号は、フリップフロップ100、102によってラッチされる。このラッチされた信号がz2、z3となり、3進数2進数変換回路42に供給される。
3進数2進数変換回路42は、上述のように、2進化3進数であるz3、z2、z1、z0を入力し、これを2進数DO(オー)2、DO1、DO0に変換する。このようにして、送信対象であるデータDI2、DI1、DI0と同一のデータが、受信データDO2、DO1、DO0として、受信側の半導体チップにおいて得られる(復元される)。
実施形態2 まとめ
以上説明したように、本実施形態2においては、実施形態1と同様に、3種の状況(3種類の振幅)を取り得る信号を用いて、「0」「1」の2値ではなく、3値によるデータの伝送を行っている。この3値による伝送を採用した結果、コイルの数を2/3に減らすことが可能である。すなわち、本実施形態2においては、2組の送信コイル・受信コイルを用いて、3種類のデータ伝送(3ビットのデータ伝送)を行うことが可能である。
以上説明したように、本実施形態2においては、実施形態1と同様に、3種の状況(3種類の振幅)を取り得る信号を用いて、「0」「1」の2値ではなく、3値によるデータの伝送を行っている。この3値による伝送を採用した結果、コイルの数を2/3に減らすことが可能である。すなわち、本実施形態2においては、2組の送信コイル・受信コイルを用いて、3種類のデータ伝送(3ビットのデータ伝送)を行うことが可能である。
したがって、例えば、256ビットのデータを伝送する場合は、コイルの組数は、その2/3となり、171組の送信コイル・受信コイルの組で256ビットのデータを伝送することができる。
このように、本実施形態2によれば、TCI技術を利用しつつ、コイル数を2/3に減少させることができたので、半導体チップ上のコイルの占める面積を減少させることができる。以て、半導体チップ上で回路として利用できる面積を増加させることができる。逆に、コイル数を一定にした場合には、従来より多くのデータ(従来より多いビット数のデータ)の伝送を行うことができる。
このように、本実施形態2によれば、TCI技術を利用しつつ、コイル数を2/3に減少させることができたので、半導体チップ上のコイルの占める面積を減少させることができる。以て、半導体チップ上で回路として利用できる面積を増加させることができる。逆に、コイル数を一定にした場合には、従来より多くのデータ(従来より多いビット数のデータ)の伝送を行うことができる。
第3.変形例
(1)以上説明した各実施形態では、信号の取り得る状態の数を3種として説明し、以て、3種類(3種類の振幅)のデータを送受信する例を説明した。しかし、より多種類の状態(振幅)の送信信号や磁界信号を用いて、多値データの送受信を行うことも好適である。
上述した各実施形態では、2個のしきい値(第1のしきい値、第2のしきい値)を用いて、送信信号や磁界信号の3種類の状態(振幅)を識別したが、一般にn個のしきい値を用いて、n+1種類の状態を識別することも好適である。この場合、信号のn+1種類を識別できるので、n+1値のデータの送受信を行うことができる。
(1)以上説明した各実施形態では、信号の取り得る状態の数を3種として説明し、以て、3種類(3種類の振幅)のデータを送受信する例を説明した。しかし、より多種類の状態(振幅)の送信信号や磁界信号を用いて、多値データの送受信を行うことも好適である。
上述した各実施形態では、2個のしきい値(第1のしきい値、第2のしきい値)を用いて、送信信号や磁界信号の3種類の状態(振幅)を識別したが、一般にn個のしきい値を用いて、n+1種類の状態を識別することも好適である。この場合、信号のn+1種類を識別できるので、n+1値のデータの送受信を行うことができる。
(2)上述した各実施形態では、主として、送信側の半導体チップと、受信側の半導体チップが、一対の場合を説明したが、図4等で説明したように、送信側の半導体チップが1で、受信側の半導体チップが複数の場合でも、本発明の原理を適用して、3値データ(又は多値データ)の送受信を行うことができる。図4では、クロック信号の伝送動作を説明しているが、データの伝送でも同様である。
また、上述した各実施形態では、送信側の半導体チップは送信のみを行い、受信側の半導体チップは受信のみを行う例を説明したが、1個の半導体チップに送信のための回路構成と、受信のための回路構成を双方備えることも好適である。このように構成すれば、双方向のデータの伝送を行うことができる。
また、上述した各実施形態では、送信側の半導体チップは送信のみを行い、受信側の半導体チップは受信のみを行う例を説明したが、1個の半導体チップに送信のための回路構成と、受信のための回路構成を双方備えることも好適である。このように構成すれば、双方向のデータの伝送を行うことができる。
(3)上述した各実施形態では、複数の半導体チップを積層した構成を備えた積層型半導体装置について、半導体チップ間のデータ伝送の技術を説明した。この半導体チップはどのような半導体チップでもかまわない。図4の例で説明したように、メモリチップであってもよいし、アクティブインターポーザーA-I/Pや、単なるインターポーザーI/Pであってもよい。
以上、本発明の実施形態について詳細に説明したが、前述した実施形態は、本発明を実施するにあたっての具体例を示したに過ぎない。本発明の技術的範囲は、前記実施形態に限定されるものではない。本発明は、その趣旨を逸脱しない範囲において種々の変更が可能であり、それらも本発明の技術的範囲に含まれる。
10、28、50、58、76、96 ANDゲート
12、52、58、200 非反転送信アンプ
14、54、62、202 反転送信アンプ
16、56、64、204 送信コイル
17 磁界信号
18、66、86、206 受信コイル
19 受信信号VR
20、22、68、70、88、90、208 センスアンプ
24、26、72、74、92、94 ORゲート
30、78、98 インバータ
32、34、80、82、100、102、210 フリップフロップ
36、38 送信CLK用Tx
37、39 受信CLK用Rx
40 2進数3進数変換回路
42 3進数3進数変換回路
DI、DI0、DI1、DI2 データ(送信対象であるデータ)
DO、DO0、DO1、DO2 データ(受信データ)
Vth+ 第1のしきい値
Vth- 第2のしきい値
12、52、58、200 非反転送信アンプ
14、54、62、202 反転送信アンプ
16、56、64、204 送信コイル
17 磁界信号
18、66、86、206 受信コイル
19 受信信号VR
20、22、68、70、88、90、208 センスアンプ
24、26、72、74、92、94 ORゲート
30、78、98 インバータ
32、34、80、82、100、102、210 フリップフロップ
36、38 送信CLK用Tx
37、39 受信CLK用Rx
40 2進数3進数変換回路
42 3進数3進数変換回路
DI、DI0、DI1、DI2 データ(送信対象であるデータ)
DO、DO0、DO1、DO2 データ(受信データ)
Vth+ 第1のしきい値
Vth- 第2のしきい値
Claims (8)
- 非接触でデータを送信する第1の半導体チップと、
前記送信されてきたデータを非接触で受信する第2の半導体チップと、
が少なくとも積層された積層型半導体装置において、
前記第1の半導体チップは、
送信対象であるデータの値に基づき、そのデータの値を表す少なくとも3種以上の状態を取り得る送信信号を出力する送信部と、
前記送信信号を磁界信号に変換する送信コイルと、
を含み、
前記第2の半導体チップは、
前記送信コイルが変換した前記磁界信号を受信信号に変換する受信コイルと、
前記受信信号の状態に基づき、前記送信されたデータを復元する受信部と、
を含む積層型半導体装置。 - 請求項1記載の積層型半導体装置において、
前記送信部は、前記送信対象であるデータの値に基づき、3種以上の振幅値を有する前記送信信号を出力し、
前記送信コイルは、前記送信信号を、前記データの値に基づく3種以上の振幅の磁界信号に変換し、
前記受信コイルは、前記磁界信号を、前記データの値に基づく3種以上の振幅の受信信号に変換し、
前記受信部は、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元する積層型半導体装置。 - 請求項2記載の積層型半導体装置において、
前記送信部は、
送信対象である前記データが第1の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、第1のしきい値より大きくなるように前記送信信号を出力し、前記データが第2の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第1のしきい値以下で、かつ、前記第1のしきい値より小さな第2のしきい値以上となるように前記送信信号を出力し、前記データが第3の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第2のしきい値より小さくなるように前記送信信号を出力する積層型半導体装置。 - 請求項3記載の積層型半導体装置において、
前記受信部は、
前記受信信号の振幅値と、前記第1のしきい値とを比較する第1の比較部と、
前記受信信号の振幅値と、前記第2のしきい値とを比較する第2の比較部と、
前記第1の比較部が、前記受信信号の振幅値は前記第1のしきい値より大きいと判断する場合に、前記第1の値のデータを出力し、前記第1の比較部が、前記受信信号の振幅値は前記第1のしきい値以下と判断し、かつ、前記第2の比較部が、前記受信信号の振幅値は前記第2のしきい値以上と判断する場合に、前記第2の値のデータを出力し、前記第2の比較部が、前記受信信号の振幅値は前記第2のしきい値より小さいと判断する場合に、前記第3の値のデータを出力するデータ復元部と、
を含む積層型半導体装置。 - 非接触でデータを送信する第1の半導体チップと、
前記送信されてきたデータを非接触で受信する第2の半導体チップと、
が少なくとも積層された積層型半導体装置において、前記第1の半導体チップから、前記第2の半導体チップへ、非接触でデータを送信するデータ通信方法であって、
前記第1の半導体チップにおいて、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも3種以上の状態を取り得る送信信号を出力する出力ステップと、
前記第1の半導体チップにおいて、前記送信信号を磁界信号に変換する第1の変換ステップと、
前記第2の半導体チップにおいて、前記変換した前記磁界信号を受信信号に変換する第2の変換ステップと、
前記第2の半導体チップにおいて、前記受信信号の状態に基づき、前記送信されたデータを復元する復元ステップと、
を含むデータ通信方法。 - 請求項5記載のデータ通信方法において、
前記出力ステップにおいては、前記送信対象であるデータの値に基づき、3種以上の振幅値を有する前記送信信号を出力し、
前記第1の変換ステップにおいては、前記送信信号を、前記データの値に基づく3種以上の振幅の磁界信号に変換し、
前記第2の変換ステップにおいては、前記磁界信号を、前記データの値に基づく3種以上の振幅の受信信号に変換し、
前記復元ステップにおいては、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元するデータ通信方法。 - 請求項6記載のデータ通信方法において、
前記出力ステップにおいては、送信対象である前記データが第1の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、第1のしきい値より大きくなるように前記送信信号を出力し、前記データが第2の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第1のしきい値以下で、かつ、前記第1のしきい値より小さな第2のしきい値以上となるように前記送信信号を出力し、前記データが第3の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第2のしきい値より小さくなるように前記送信信号を出力するデータ通信方法。 - 請求項7記載のデータ通信方法において、
前記復元ステップは、
前記受信信号の振幅値と、前記第1のしきい値とを比較する第1の比較ステップと、
前記受信信号の振幅値と、前記第2のしきい値とを比較する第2の比較ステップと、
前記第1の比較ステップにおいて、前記受信信号の振幅値は前記第1のしきい値より大きいと判断する場合に、前記第1の値のデータを出力し、前記第1の比較ステップにおいて、前記受信信号の振幅値は前記第1のしきい値以下と判断し、かつ、前記第2の比較ステップにおいて、前記受信信号の振幅値は前記第2のしきい値以上と判断する場合に、前記第2の値のデータを出力し、前記第2の比較ステップにおいて、前記受信信号の振幅値は前記第2のしきい値より小さいと判断する場合に、前記第3の値のデータを出力するデータ復元ステップと、
を含むデータ通信方法。
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