WO2017126232A1 - 固体撮像素子および撮像装置 - Google Patents

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至通 熊谷
阿部　高志
和芳 山下
遼人 吉田
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ソニー株式会社
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Definitions

  • This technology relates to a solid-state imaging device and an imaging apparatus.
  • the present invention relates to a CMOS type solid-state imaging device and an imaging apparatus.
  • an imaging device employing a CMOS (Complementary Metal Oxide Semiconductor) type solid-state imaging device is used as an imaging device such as a camera.
  • This solid-state imaging device has a pixel array unit in which pixels including photoelectric conversion elements that generate charges according to incident light are arranged in a two-dimensional lattice pattern. By alternately performing exposure in which charges are generated by the photoelectric conversion element and signal reading in which signals corresponding to the charges generated by the exposure are read from the pixels, an image signal of one frame can be obtained.
  • a solid-state imaging device including a charge holding region for each pixel that temporarily holds charges generated by the photoelectric conversion element is used.
  • the floating diffusion region is a region to which an amplifier circuit for signal reading is connected.
  • the global shutter function can be realized by simultaneously holding the charges generated in the photoelectric conversion elements in the charge holding region in all the pixels.
  • the global shutter is a function for simultaneously starting and stopping exposure in all pixels arranged in the solid-state imaging device.
  • a solid-state imaging device has been proposed in which a first transfer gate and a second transfer gate are arranged in a charge holding region.
  • the noise included in the image signal is increased due to the influence of the dark current caused by the interface state formed on the surface of the charge holding region.
  • an interface state exists on the surface of a semiconductor in which a charge holding region or the like is formed, and charges generated by the photoelectric conversion element are trapped in the interface state. Due to the movement of charges between the interface states, the image signal includes a signal component that is not caused by incident light. This signal component corresponds to the dark current described above. Since this dark current becomes noise superimposed on the image signal, if the dark current is large, noise included in the image signal increases.
  • the present technology has been created in view of such a situation, and aims to transfer all charges held in the charge holding region while suppressing the influence of dark current in a solid-state imaging device having a global shutter function.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology is formed in a semiconductor region and a photoelectric conversion unit that generates charges according to an exposure amount in a predetermined exposure period.
  • the generated charge holding unit for holding the charge and the photoelectric conversion unit and the generated charge holding unit are electrically connected after the exposure period and the charge is transferred from the photoelectric conversion unit to the generated charge holding unit.
  • the generated charge transfer unit that performs the generated charge transfer, the output charge holding unit that holds the charge, and the generated charge holding unit that is held by the conduction between the generated charge holding unit and the output charge holding unit.
  • a holding charge transfer unit that performs holding charge transfer that transfers charges to the output charge holding unit, and a signal generation that generates a signal corresponding to the charge held in the output charge holding unit after the holding charge transfer as an image signal
  • a control voltage which is a voltage for controlling the potential of the generated charge holding unit, is applied to the generated charge holding unit during the period of the generated charge transfer and the held charge transfer, and is different from the period of the generated charge transfer and the held charge transfer.
  • a bias voltage having a polarity different from that of the control voltage is applied to the generated charge holding unit during the period, and a voltage approximately halfway between the control voltage and the bias voltage is applied to the generated charge holding unit at the end of the holding charge transfer period.
  • a solid-state imaging device comprising: a generated charge holding gate portion that applies the bias voltage after being applied to the generated charge holding portion.
  • the generated charge holding gate unit may apply a voltage of about 0 V to the generated charge holding unit as a voltage approximately halfway between the control voltage and the bias voltage. This brings about the effect that a voltage of about 0 V is applied as a voltage approximately halfway between the control voltage and the bias voltage.
  • the generated charge holding gate portion is configured by a plurality of electrodes, and the voltage applied at the end of the held charge transfer is changed from the control voltage to the bias voltage.
  • the semiconductor region formed between the generated charge holding portion and the generated charge holding gate and having a different conductivity type from the semiconductor region in which the generated charge holding portion is formed May further be provided. This brings about the effect that semiconductor regions formed in different conductivity types are arranged on the surface side of the semiconductor substrate on which the generated charge holding portion is formed.
  • a charge discharging unit that discharges the charges held in the output charge holding unit before the holding charge transfer may be further provided. This brings about the effect that the charges held in the output charge holding unit before the held charge transfer are discharged.
  • the charge discharging unit is in a non-conductive state during the held charge transfer period for discharging the charge remaining in the generated charge holding unit before the generated charge transfer. May be. Thus, when the charge remaining in the generated charge holding unit is discharged to the output charge holding unit, the charge discharging unit is brought into a non-conductive state.
  • the generated charge holding gate portion may be applied with the control voltage before the held charge transfer portion is turned on in the held charge transfer. This brings about the effect that the control voltage is applied to the generated charge holding gate portion when the holding charge transfer portion is non-conductive.
  • the held charge transfer unit includes a held charge transfer gate that is applied with an on-voltage that makes the held-charge transfer unit conductive and an off-voltage having a polarity different from the on-voltage. Furthermore, you may comprise. This brings about the effect that an off voltage having a polarity opposite to the on voltage is applied to the holding charge transfer gate.
  • the held charge transfer unit may be configured to apply a voltage approximately halfway between the on voltage and the off voltage to the held charge transfer gate at the end of the held charge transfer period.
  • the off voltage may be applied to the held charge transfer gate.
  • a voltage approximately halfway between the on voltage and the off voltage is applied to the holding charge transfer gate.
  • the holding charge transfer unit may apply a voltage of about 0 V to the holding charge transfer gate as a voltage approximately halfway between the on voltage and the off voltage. As a result, a voltage of approximately 0 V is applied to the held charge transfer gate as an intermediate voltage between the on-voltage and the off-voltage.
  • the second aspect of the present technology provides a photoelectric conversion unit that generates a charge according to an exposure amount in a predetermined exposure period, a generated charge holding unit that is formed in a semiconductor region and holds the charge, and the exposure period.
  • the generated charge transfer unit that conducts the generated charge that transfers the charge from the photoelectric conversion unit to the generated charge holding unit by conducting between the photoelectric conversion unit and the generated charge holding unit, and the charge
  • the held output charge holding unit transfers the charge held in the generated charge holding unit to the output charge holding unit by conducting between the held output charge holding unit and the generated charge holding unit and the output charge holding unit.
  • a holding charge transfer unit a signal generation unit that generates a signal corresponding to the charge held in the output charge holding unit after the holding charge transfer as an image signal; and a period of the generated charge transfer and the holding charge transfer.
  • a control voltage which is a voltage for controlling the potential of the charge holding unit, is applied to the generated charge holding unit, and has a polarity different from that of the control voltage in a period different from the period of the generated charge transfer and the held charge transfer.
  • a bias voltage is applied to the generated charge holding unit, and a voltage approximately halfway between the control voltage and the bias voltage is applied to the generated charge holding unit at the end of the holding charge transfer period, and then the bias voltage is applied.
  • An image pickup apparatus including a generated charge holding gate portion to be processed and a processing circuit for processing the generated signal.
  • a bias voltage having a polarity different from the control voltage is applied to the generated charge holding unit in a period different from the period of the generated charge transfer and the held charge transfer, and at the end of the held charge transfer period, The effect is that a voltage approximately in the middle of the bias voltage is applied.
  • FIG. 6 is a diagram illustrating an operation state (periods T0 to T4) of the pixel 110 according to the first embodiment of the present technology. It is a figure showing an operation state (periods T4 to T9) of pixel 110 in a 1st embodiment of this art.
  • FIG. 3 is a top view illustrating a configuration example of a pixel 110 according to the first embodiment of the present technology.
  • FIG. It is a figure showing an example of a manufacturing process of pixel 110 in a 1st embodiment of this art. It is a figure showing an example of a manufacturing process of pixel 110 in a 1st embodiment of this art. It is a figure showing an example of signal generation processing in a modification of a 1st embodiment of this art. It is a figure showing an example of signal generation processing in a 2nd embodiment of this art. It is a figure showing an example of signal generation processing in a 3rd embodiment of this art. It is a top view showing an example of composition of pixel 110 in a 4th embodiment of this art.
  • composition of pixel 110 in a 5th embodiment of this art. It is a figure showing an example of composition of pixel 110 in a 6th embodiment of this art. It is a top view showing an example of composition of pixel 110 in a 6th embodiment of this art. It is a top view showing other examples of composition of pixel 110 in a 6th embodiment of this art. It is a top view showing an example of composition of pixel 110 in a modification of an embodiment of this art.
  • FIG. 1 is a diagram illustrating a configuration example of an imaging device 10 according to an embodiment of the present technology.
  • the imaging device 10 includes a pixel array unit 100, a vertical drive unit 200, a column signal processing unit 300, and a control unit 400.
  • the pixel array unit 100 includes pixels 110 that generate image signals arranged in a two-dimensional array.
  • signal lines 101 that transmit control signals for the respective pixels 110 and signal lines 102 that transmit image signals output from the pixels 110 are wired in an XY matrix. That is, one signal line 101 is wired in common to the pixels 110 arranged in the same row, and the output of the pixel 110 arranged in the same column is wired in common to one signal line 102.
  • the pixel array unit 100 is an example of a solid-state imaging device described in the claims.
  • the vertical driving unit 200 generates a control signal and outputs it to the pixel array unit 100.
  • the vertical drive unit 200 outputs a control signal to the signal lines 101 corresponding to all the rows of the pixel array unit 100.
  • the output of the control signal by the vertical drive unit 200 controls the signal output for controlling the start and stop of exposure to the pixels 110 of the pixel array unit 100 and the reading of the image signal obtained from the exposure from the pixels 110. It can be divided into signal output for A signal for controlling the start and stop of exposure is simultaneously output to all the pixels 110. Thereby, a global shutter function can be realized in the imaging apparatus 10.
  • a signal for controlling reading of an image signal is sequentially output for each row to the pixels 110 arranged in one row in the pixel array unit 100. That is, image signals are sequentially read out for each row. Details of these controls will be described later.
  • the column signal processing unit 300 processes the image signal generated by the pixel 110.
  • the processing in the column signal processing unit 300 corresponds to analog-digital conversion for converting an analog image signal generated by the pixel 110 into a digital image signal.
  • An analog image signal or the like corresponding to one row of pixels 110 of the pixel array unit 100 is simultaneously input to the column signal processing unit 300.
  • the column signal processing unit 300 performs analog-digital conversion in parallel on the input analog image signal or the like. After that, the column signal processing unit 300 transfers the converted digital image signal in the horizontal direction and outputs it.
  • the digital image signal output from the column signal processing unit 300 is supplied to the outside as an output image signal of the imaging device 10.
  • the column signal processing unit 300 is an example of a processing circuit described in the claims.
  • the control unit 400 controls the vertical driving unit 200 and the column signal processing unit 300.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel 110 according to the first embodiment of the present technology. This figure shows the circuit configuration of the pixel 110.
  • the pixel 110 includes a photoelectric charge generation unit 120, an output charge holding unit 111, and a pixel control circuit unit 130.
  • the photocharge generation unit 120 generates a charge corresponding to the light irradiated on the pixel 110.
  • the photoelectric charge generation unit 120 includes a photoelectric conversion unit 121, an overflow gate 124, a charge holding unit 122, and a held charge transfer unit 126.
  • the overflow gate 124 and the stored charge transfer unit 126 can be configured by N-channel MOS transistors.
  • the charge holding unit 122 includes a generated charge transfer unit 125, a generated charge holding unit 156, and a generated charge holding gate, which will be described later. Further, the generated charge transfer unit 125 includes a generated charge transfer gate. It is assumed that the charge holding unit 122 in the figure includes a first generated charge holding gate and a second generated charge holding gate as the generated charge holding gate.
  • the pixel control circuit unit 130 is a circuit that controls the pixel 110.
  • the pixel control circuit unit 130 includes a charge discharging unit 131 and MOS transistors 132 and 133. These can be constituted by N-channel MOS transistors. Note that the MOS transistors 132 and 133 constitute a signal generation unit 134.
  • a signal line 101 and a signal line 102 are connected to the pixel 110.
  • the signal line 101 includes a plurality of signal lines (OFG, VOFD, TRY, TRX1, TRX2, TRG, SEL, RST, Vrst, and Vdd).
  • the overflow gate signal line OFG is a signal line for transmitting a control signal to the overflow gate 124.
  • the transfer signal line TRY (Transfer-Y) is a signal line that transmits a control signal to the generated charge transfer gate of the charge holding unit 122.
  • the transfer signal line TRG (Transfer-G) is a signal line that transmits a control signal to the held charge transfer unit 126.
  • the selection signal line SEL is a signal line that transmits a control signal to the MOS transistor 133.
  • the reset signal line RST (Reset) is a signal line that transmits a control signal to the charge discharging unit 131. As shown in the figure, these are all connected to the gate of the MOS transistor. When a voltage equal to or higher than the threshold voltage between the gate and the source (hereinafter referred to as ON voltage) is input through these signal lines, the corresponding MOS transistor is turned on.
  • Transfer signal lines TRX1 (Transfer-X1) and TRX2 (Transfer-X2) are signal lines that transmit control signals to the first generated charge holding gate and the second generated charge holding gate of the charge holding unit 122, respectively. These signal lines are applied with a control voltage, a bias voltage, and a voltage approximately between these, which will be described later.
  • the signal line VOFD is a signal line that supplies a reset voltage of the photoelectric conversion unit 121.
  • the signal line VOFD is also used for discharging excess charges generated in the photoelectric conversion unit 121.
  • the signal line Vrst is a signal line that supplies a reset voltage of the output charge holding unit 111.
  • the signal line Vdd is a signal line that supplies a power supply voltage to the MOS transistor 132. An image signal is output to the signal line 102.
  • the gate and drain of overflow gate 124 are connected to overflow gate signal line OFG and signal line VOFD, respectively.
  • the source of the overflow gate 124 is connected to the cathode of the photoelectric conversion unit 121 and the source of the charge holding unit 122.
  • the anode of the photoelectric conversion unit 121 is grounded, and the generated charge transfer gate of the charge holding unit 122 is connected to the transfer signal line TRY.
  • the drain of the charge holding unit 122 is connected to the source of the held charge transfer unit 126.
  • the first generated charge holding gate and the second generated charge holding gate of the charge holding unit 122 are connected to the transfer signal line TRX1 and the transfer signal line TRX2, respectively.
  • the gate of the held charge transfer unit 126 is connected to the transfer signal line TRG, and the drain is connected to one end of the output charge holding unit 111, the source of the charge discharging unit 131, and the gate of the MOS transistor 132.
  • the other end of the output charge holding unit 111 is grounded.
  • the gate and drain of the charge discharging unit 131 are connected to the reset signal line RST and the signal line Vrst, respectively.
  • the drain and source of the MOS transistor 132 are connected to the signal line Vdd and the drain of the MOS transistor 133, respectively.
  • the gate and source of MOS transistor 133 are connected to selection signal line SEL and signal line 102, respectively.
  • the photoelectric conversion unit 121 generates charges according to the exposure amount and holds the generated charges.
  • the photoelectric conversion unit 121 includes a photodiode.
  • the overflow gate 124 discharges the electric charge generated excessively in the photoelectric conversion unit 121. Further, the overflow gate 124 further discharges the electric charge accumulated in the photoelectric conversion unit 121 by making the photoelectric conversion unit 121 and the signal line VOFD conductive.
  • the overflow gate 124 is controlled by an overflow gate signal line OFG.
  • the charge holding unit 122 holds the charge generated by the photoelectric conversion unit 121.
  • the charge holding unit 122 can be regarded as a MOS transistor having a capacitor with one end grounded. As this equivalent capacitor, a region formed in the diffusion layer of the semiconductor substrate can be used.
  • the charge holding unit 122 includes a generated charge transfer gate and a generated charge holding gate.
  • the generated charge transfer gate is a gate that controls transfer of charges from the photoelectric conversion unit 121.
  • the generated charge holding gate is a gate to which a control voltage that is a voltage for controlling the potential, a bias voltage that is a voltage having a polarity different from that of the control voltage, and a voltage approximately between these voltages are applied.
  • the generated charge holding gate is configured by two of the first generated charge holding gate and the second generated charge holding gate.
  • the first generated charge holding gate and the second generated charge holding gate are controlled by the transfer signal line TRX1 and the transfer signal line TRX2, respectively.
  • the generated charge transfer gate is controlled by the transfer signal line TRY. Details of the configuration of the charge holding unit 122 will be described later.
  • the held charge transfer unit 126 transfers the charge held in the charge holding unit 122 under the control of the transfer signal line TRG to the output charge holding unit 111.
  • the held charge transfer unit 126 transfers charges by making the charge holding unit 122 and the output charge holding unit 111 conductive.
  • the output charge holding unit 111 holds the charge transferred by the held charge transfer unit 126.
  • a region formed in the diffusion layer of the semiconductor substrate can be used.
  • the charge discharging unit 131 is controlled by the reset signal line RST and discharges the charge held in the output charge holding unit 111.
  • the charge discharging unit 131 discharges charges by making the output charge holding unit 111 and the signal line Vrst conductive.
  • the MOS transistor 132 outputs a voltage corresponding to the charge held in the output charge holding unit 111 to the source. Further, the MOS transistor 133 is controlled by the selection signal line SEL, and the voltage of the source of the MOS transistor 132 is output to the signal line 102 when the MOS transistor 133 is in a conductive state.
  • FIG. 3 is a cross-sectional view illustrating a configuration example of the pixel 110 according to the first embodiment of the present technology.
  • FIG. 3 is a cross-sectional view schematically showing the configuration of the pixel 110 formed on the silicon semiconductor substrate.
  • This figure shows a cross-sectional view of a semiconductor substrate portion including an overflow gate 124, a photoelectric conversion unit 121, a charge holding unit 122, a held charge transfer unit 126, an output charge holding unit 111, and a charge discharging unit 131.
  • the generated charge transfer unit 125, the generated charge holding unit 156, the first generated charge holding gate 143, and the second generated charge holding gate 144 constituting the charge holding unit 122 are shown in FIG.
  • the pixel 110 according to the first embodiment of the present technology can be configured by forming the above-described units in a P-type well region 152 formed in an N-type semiconductor substrate 151, for example.
  • the photoelectric conversion unit 121 is configured by a photodiode having a PN junction at the interface between the N-type semiconductor region 154 formed in the well region 152 and the P-type semiconductor region around the N-type semiconductor region 154. When light enters this PN junction, an electric charge is generated. Of the generated charges, electrons are accumulated in the N-type semiconductor region 154. Note that a P-type semiconductor region 155 is formed above the N-type semiconductor region 154. The P-type semiconductor region 155 suppresses dark current caused by the interface state by pinning the semiconductor interface.
  • the generated charge holding unit 156 holds the charge generated by the photoelectric conversion unit 121.
  • the generated charge holding unit 156 is configured by an N-type semiconductor region formed in the well region 152.
  • a potential gradient is formed such that the potential becomes deeper from a region near the generated charge transfer unit 125 toward a region near the held charge transfer unit 126. This is for facilitating transfer of charges to the output charge holding unit 111.
  • This potential gradient can be formed by changing the impurity concentration for each region.
  • a P-type semiconductor region 157 is formed on the generated charge holding unit 156. That is, the P-type semiconductor region 157 is formed between the generated charge holding portion 156 and a first generated charge holding gate 143 to be described later.
  • the generated charge holding portion 156 has a structure embedded in the well region 152.
  • the P-type semiconductor region 157 is arranged for pinning the semiconductor interface in the generated charge holding unit 156. Therefore, the P-type semiconductor region 157 is formed with a relatively high impurity concentration, for example, an impurity concentration of 10 17 to 10 18 / cm 3 .
  • the first generated charge holding gate 143 and the second generated charge holding gate 144 are arranged above the P-type semiconductor region 157 via silicon oxide films 163 and 164, respectively. As described above, the first generated charge holding gate 143 and the second generated charge holding gate 144 apply a control voltage, a bias voltage, and a voltage approximately between these voltages to the generated charge holding unit 156. .
  • the control voltage is a positive voltage and the bias voltage is a negative voltage. Also, a voltage of approximately 0 V can be used as a voltage approximately between the control voltage and the bias voltage.
  • a generated charge transfer unit 125 described later is turned on and a control voltage is applied to the first generated charge holding gate 143 and the second generated charge holding gate 144. To do. As a result, the potential of the generated charge holding unit 156 becomes deeper than that of the photoelectric conversion unit 121, and complete transfer for transferring all the charges held in the photoelectric conversion unit 121 becomes possible.
  • the transfer of charge from the photoelectric conversion unit 121 to the generated charge holding unit 156 is referred to as generated charge transfer, and the transfer of charge from the generated charge holding unit 156 to the output charge holding unit 111 by the held charge transfer unit 126 is held charge transfer. Called.
  • a voltage is sequentially applied from the generated charge holding gates arranged at positions far from the held charge transfer unit 126 to transfer charges. be able to.
  • the transfer is performed as follows. First, a control voltage is applied to the first generated charge holding gate 143 and the second generated charge holding gate 144 and the held charge transfer unit 126 is turned on. As a result, most of the charge held in the generated charge holding unit 156 is transferred to the output charge holding unit 111. Next, the voltage applied to the first generated charge holding gate 143 is changed in order from the control voltage to the intermediate voltage and the bias voltage.
  • the control voltage is a voltage applied when charge transfer is performed in the generated charge holding unit 156. Specifically, the control voltage is applied during the above-described generation charge transfer and holding charge transfer.
  • the bias voltage is a voltage applied in a period different from the periods of the generated charge transfer and the retained charge transfer.
  • a voltage approximately in the middle between the control voltage and the bias voltage is applied to the first generated charge holding gate 143 and the like.
  • This intermediate voltage is applied at the end of the holding charge transfer period.
  • the voltage applied to the first generated charge holding gate 143 and the like changes in the order of the control voltage, the intermediate voltage, and the bias voltage.
  • an inversion layer is formed in the vicinity of the interface with the silicon oxide film 163 and the like in the generated charge holding portion 156, and a charge exists.
  • the first generated charge holding gate 143 and the second generated charge holding gate 144 are an example of the generated charge holding gate portion described in the claims.
  • the generated charge transfer unit 125 transfers the charge generated by the photoelectric conversion unit 121 after the exposure period has elapsed to the generated charge holding unit 156.
  • the generated charge transfer unit 125 transfers charges by conducting between the photoelectric conversion unit 121 and the generated charge holding unit 156.
  • the generated charge transfer unit 125 uses a P-type semiconductor region between the photoelectric conversion unit 121 and the generated charge holding unit 156 as a channel region, and a gate 142 is disposed above the channel region via a silicon oxide film 162. Configured. When an on-voltage that is a positive voltage is applied to the gate 142, the generated charge transfer unit 125 becomes conductive.
  • the generated charge transfer unit 125 is equivalent to a MOS transistor having the N-type semiconductor region 154 and the generated charge holding unit 156 as source and drain regions, respectively.
  • the generated charge transfer unit 125 can be turned off by stopping the application of voltage to the gate 142. At this time, a non-conductive state can be ensured by applying a voltage having a polarity different from the on-voltage, that is, a negative voltage as an off-voltage, and the generated charge holding unit 156 to the photoelectric conversion unit 121 can be ensured. It is possible to prevent the reverse flow of the charges.
  • the gate 142 can also be disposed in a region over the generated charge holding portion 156 and the P-type semiconductor region 157. As a result, when the generated charge transfer unit 125 is turned on, the potential of the generated charge holding unit 156 can be deepened, and charge transfer can be facilitated. In this case, the above-described pinning effect can be maintained by applying a negative off voltage to the gate 142.
  • the output charge holding unit 111 is configured by an N-type semiconductor region 158 formed in the well region 152.
  • This N-type semiconductor region 158 is called a floating diffusion, and is a region to which the signal generator 134 is connected as shown in FIG.
  • the N-type semiconductor region 158 is formed with a higher impurity concentration than the generated charge holding portion 156. For this reason, the N-type semiconductor region 158 of the output charge holding unit 111 has a deeper potential than the generated charge holding unit 156.
  • the held charge transfer unit 126 uses a P-type semiconductor region between the generated charge holding unit 156 and the output charge holding unit 111 as a channel region, and a held charge transfer gate 145 is disposed above the channel region via a silicon oxide film 165. Has been configured. When a positive voltage is applied to the held charge transfer gate 145, the held charge transfer unit 126 becomes conductive. As a result, the charge held in the generated charge holding unit 156 is transferred to the N-type semiconductor region 158 of the output charge holding unit 111. As described above, the held charge transfer unit 126 is equivalent to a MOS transistor having the generated charge holding unit 156 and the N-type semiconductor region 158 as source and drain regions, respectively.
  • the held charge transfer gate 145 By applying an off voltage having a polarity different from the on voltage to the held charge transfer gate 145, the non-conducting state of the held charge transfer unit 126 is ensured to the generated charge holding unit 156 from the output charge holding unit 111. It is possible to prevent the reverse flow of the charge. Further, as shown in the figure, the held charge transfer gate 145 can be arranged also in a region over the generated charge holding portion 156 and the P-type semiconductor region 157. In this case, the above pinning effect can be maintained by applying a negative voltage to the holding charge transfer gate 145.
  • the charge discharging unit 131 uses a P-type semiconductor region between the N-type semiconductor region 158 and the N-type semiconductor region 159 of the output charge holding unit 111 as a channel region, and a gate 146 via a silicon oxide film 166 above the channel region. Is arranged and configured. When a positive voltage is applied to the gate 146, the charge discharging unit 131 becomes conductive. Since the signal line Vrst is connected to the N-type semiconductor region 159, the charge held in the N-type semiconductor region 158 of the output charge holding unit 111 is discharged to the signal line Vrst.
  • the overflow gate 124 uses a P-type semiconductor region between the N-type semiconductor region 154 and the N-type semiconductor region 153 of the photoelectric conversion unit 121 as a channel region, and a gate 141 is disposed above the channel region via a silicon oxide film 161. Configured. When a positive voltage is applied to the gate 141, the overflow gate 124 becomes conductive. Since the signal line VOFD is connected to the N-type semiconductor region 153, the charge held in the N-type semiconductor region 154 of the photoelectric conversion unit 121 is discharged to the signal line VOFD. Also in the overflow gate 124, a negative voltage can be applied to the gate 141 to make it non-conductive.
  • a wiring layer, an interlayer insulating layer, a light shielding metal, and the like are arranged in addition to the parts described so far.
  • the gates 141, 145, and 146 can be made of polysilicon.
  • the first generated charge holding gate 143, the second generated charge holding gate 144, and the held charge transfer gate 145 can also be made of polysilicon.
  • FIG. 4 is a diagram illustrating an example of a signal generation process according to the first embodiment of the present technology.
  • This figure shows the signal generation processing in the pixel 110 described in FIG.
  • the broken line in the horizontal direction represents 0V.
  • OFG, TRY, and TRG represent the states of signals input to the overflow gate signal line OFG, the transfer signal line TRY, and the transfer signal line TRG, respectively.
  • the positive polarity period represents application of the on-voltage
  • the negative polarity period represents application of the off-voltage.
  • TRX1 and TRX2 represent voltage states applied to the transfer signal line TRX1 and the transfer signal line TRX2, respectively.
  • the positive polarity period represents the control voltage
  • the negative polarity period represents the bias voltage
  • RST and SEL represent the states of signals input to the selection signal line SEL and the reset signal line RST, respectively.
  • the period of positive polarity represents the input of on-voltage.
  • the pixel 110 output represents the state of the signal output to the signal line 102.
  • FIG. 5 is a diagram illustrating an operation state (periods T0 to T4) of the pixel 110 according to the first embodiment of the present technology.
  • FIG. 6 is a diagram illustrating an operation state (periods T4 to T9) of the pixel 110 according to the first embodiment of the present technology.
  • FIG. 7 is a diagram illustrating an operation state (periods T9 to T11) of the pixel 110 according to the first embodiment of the present technology.
  • FIG. 8 is a diagram illustrating an operation state (periods T11 to T16) of the pixel 110 according to the first embodiment of the present technology.
  • FIG. 9 is a diagram illustrating an operation state (periods T16 to T21) of the pixel 110 according to the first embodiment of the present technology.
  • FIG. 10 is a diagram illustrating an operation state (periods T21 to T25) of the pixel 110 according to the first embodiment of the present technology.
  • These figures are potential diagrams showing the operation state of the pixel 110.
  • the states of the overflow gate 124, the photoelectric conversion unit 121, the generated charge transfer unit 125, the generated charge holding unit 156, the held charge transfer unit 126, the output charge holding unit 111, and the charge discharging unit 131 are shown.
  • FIG. 5a shows the relationship between the gate 141 and the like and the potential.
  • periods T1 to T2 exposure for a predetermined period is performed, and charges are held in the photoelectric conversion unit 121 (c in FIG. 5).
  • the on-voltage is applied to the transfer signal line TRG and the reset signal line RST, and the held charge transfer unit 126 and the charge discharging unit 131 are in a conductive state (periods T2 to T3, d in FIG. 5).
  • the charge held in the output charge holding unit 111 is discharged.
  • application of the ON voltage to the transfer signal line TRG and the reset signal line RST is stopped in order (periods T3 to T5, e in FIG. 5 and f in FIG. 6).
  • a control voltage is applied to the transfer signal line TRX1 and the transfer signal line TRX2, and an on-voltage is applied to the transfer signal line TRG (g in FIG. 6).
  • the potential of the generated charge holding unit 156 becomes deep and the held charge transfer unit 126 becomes conductive.
  • the output charge holding unit 111 is affected by the potential change of the generated charge holding unit 156 that is capacitively coupled, and thus has a deeper potential than that in the steady state. This is because the output charge holding unit 111 is in a so-called floating state because the charge discharging unit 131 is in a non-conductive state.
  • the dotted line g in FIG. 6 represents the potential of the output charge holding unit 111 in a steady state. Thereby, the return of the charge from the output charge holding unit 111 to the generated charge holding unit 156 can be prevented.
  • an intermediate voltage (0 V) is applied to the transfer signal line TRX1 (periods T6 to T7, h in FIG. 6). Due to the flange electric field effect, the potential gradient of the portion of the generated charge holding portion 156 immediately below the first generated charge holding gate 143 increases, and the charge remaining in this portion is transferred.
  • the application of the intermediate voltage to the transfer signal line TRX1 is stopped (periods T7 to T8, i in FIG. 6), and the intermediate voltage is applied to the transfer signal line TRX2 (periods T8 to T9, j in FIG. 6). .
  • the potential gradient of the portion of the generated charge holding portion 156 immediately below the second generated charge holding gate 144 is increased, and the charge remaining in this portion is transferred.
  • the application of the intermediate voltage to the transfer signal line TRX2 is stopped (periods T9 to T10, k in FIG. 7).
  • the application of the on-voltage to the transfer signal line TRG is stopped (periods T10 to T11, l in FIG. 6).
  • the charge held in the generated charge holding unit 156 is transferred to the output charge holding unit 111, and the generated charge holding unit 156 is reset.
  • this signal is represented by “A”.
  • This signal is a reference signal for the image signal output from the pixel 110 and is stored in the column signal processing unit 300 described with reference to FIG.
  • an ON voltage is applied to the transfer signal line TRG, and the held charge transfer unit 126 becomes conductive (periods T18 to T19, t in FIG. 9), and the charge held in the generated charge holding unit 156 holds the output charge. Transferred to the unit 111. Further, a control voltage is applied to the transfer signal line TRX1 and the transfer signal line TRX2 (periods T19 to T20, u in FIG. 9). Next, an intermediate voltage (0 V) is applied to the transfer signal line TRX1 (periods T20 to T21, v in FIG. 9). Next, the application of the intermediate voltage to the transfer signal line TRX1 is stopped (periods T21 to T22, w in FIG.
  • a signal corresponding to the charge held in the output charge holding unit 111 is output.
  • this signal is represented by “B”.
  • This signal is an image signal corresponding to the exposure amount in the pixel 110.
  • the reference signal “A” is subtracted from the image signal “B”. Thereby, the signal component specific to the pixel 110 can be removed from the image signal. This is a method called Correlated Double Sampling (CDS).
  • CDS Correlated Double Sampling
  • the processes in the periods T0 to T16 are processes executed simultaneously on all the pixels 110 arranged in the pixel array unit 100.
  • the processes in the periods T16 to T26 are processes that are sequentially executed for each row.
  • the charge transfer in the periods T5 to T10 and the periods T18 to T24 corresponds to the held charge transfer described with reference to FIG.
  • the retention charge transfer in the periods T18 to T24 corresponds to the retention charge transfer after the exposure.
  • the intermediate voltage is applied to the generated charge holding unit 156 at the end of the holding charge transfer period.
  • the charge transfer in the periods T11 to T14 corresponds to the generated charge transfer described with reference to FIG.
  • FIG. 11 is a diagram illustrating another example of the operation state (periods T19 to T22) of the pixel 110 according to the first embodiment of the present technology.
  • This figure shows the operating state when the potential of the generated charge holding portion 156 has irregularities.
  • an impurity concentration gradient in the generated charge holding unit 156, a potential gradient from the generated charge transfer unit 125 side toward the held charge transfer unit 126 is formed.
  • potential irregularities as shown in FIG. In the figure, a represents an example in which charges remain in the recess.
  • a control voltage is applied to the transfer signal lines TRX1 and TRX2, and an on-voltage is applied to the transfer signal line TRG (periods T19 to 20, b in FIG. 11).
  • an intermediate voltage is applied to the transfer signal line TRX1 (periods T20 to T21, c in FIG. 11).
  • the potential gradient of the portion of the generated charge holding portion 156 immediately below the first generated charge holding gate 143 increases, and the charge remaining in the concave portion of the potential is transferred.
  • application of the intermediate voltage to the transfer signal line TRX1 is stopped (periods T21 to T22, d in FIG. 11).
  • the other signal generation processing is the same as the processing described with reference to FIG.
  • the charge remaining in the concave portion of the potential can be transferred, and the charge can be completely transferred.
  • the period during which the intermediate voltage is applied can be, for example, a period necessary for transferring the charge remaining in the generated charge holding unit 156 immediately below the first generated charge holding gate 143 described above.
  • the applied voltage is changed from the control voltage to the bias voltage without applying the intermediate voltage to the transfer signal line TRX1 in the periods T20 to T21, the charge remaining in the potential recess is transferred. It will remain in the concave portion of the original potential without.
  • FIG. 12 is a top view illustrating a configuration example of the pixel 110 according to the first embodiment of the present technology.
  • This figure schematically shows the arrangement of the pixels 110 on the surface of the semiconductor substrate.
  • FIG. 3 corresponds to a cross-sectional view of the pixel 110 along the line AA ′ in FIG.
  • An N-type semiconductor region 154 of the photoelectric conversion unit 121 is disposed on the lower side of the figure.
  • the gate 141 of the overflow gate 124 and the N-type semiconductor region 153 are arranged adjacently in order.
  • the gate 142 of the generated charge transfer unit 125 is disposed.
  • a first generated charge holding gate 143 and a second generated charge holding gate 144 are arranged adjacent to each other on the right side of the generated charge transfer unit 125 in order.
  • the holding charge transfer gate 145 of the holding charge transfer unit 126 and the N-type semiconductor region 158 of the output charge holding unit 111 are arranged adjacently in order.
  • the pixel control circuit unit 130 is disposed below the output charge holding unit 111.
  • FIG. 13 is a diagram illustrating an example of a manufacturing process of the pixel 110 according to the first embodiment of the present technology.
  • a P-type well region 152 is formed in an N-type semiconductor substrate 151 (a in the figure). This can be formed by ion implantation.
  • an N-type semiconductor region 154, a generated charge holding portion 156, and a P-type semiconductor region 157 are formed in the well region 152 (b in the figure). These can be formed by ion implantation.
  • silicon oxide films 161 to 165, generated charge holding gates 143 and 144, a held charge transfer gate 145, a gate 141, and the like are formed (c in the figure). These can be formed by performing etching after forming the silicon oxide film and the polysilicon film.
  • FIG. 14 is a diagram illustrating an example of a manufacturing process of the pixel 110 according to the first embodiment of the present technology.
  • a P-type semiconductor region 155 is formed on the substrate on which the gate 141 and the like are formed (d in the figure), and N-type semiconductor regions 153 and 158 are formed (e in the figure). These can be formed by ion implantation.
  • a negative bias voltage is applied to the generated charge holding unit 156, and control is performed at the end of the period for transferring the charge held in the generated charge holding unit 156.
  • a voltage intermediate between the voltage and the bias voltage is applied to the generated charge holding unit 156.
  • the intermediate voltage is applied to the transfer signal line TRX1 or the like.
  • the intermediate voltage may be applied in a pseudo manner by smoothly changing the applied voltage from the control voltage to the bias voltage. Thereby, the structure of the imaging device 10 can be simplified.
  • FIG. 15 is a diagram illustrating an example of a signal generation process in a modification of the first embodiment of the present technology. This figure shows processing of the retention charge transfer period after exposure (periods T16 to T26) in the signal generation processing described in FIG.
  • the voltage applied to the transfer signal line TRX1 is smoothly changed from the control voltage to the bias voltage.
  • the voltage applied to the transfer signal line TRX2 is smoothly changed from the control voltage to the bias voltage.
  • a voltage in the vicinity of the intermediate voltage can be applied to the first generated charge holding gate 143 and the like for a relatively long time.
  • a voltage waveform that smoothly changes as described above can be generated by smoothing the waveform using an integration circuit or the like.
  • the other signal generation processing is the same as the processing described with reference to FIG. Since the application of the intermediate voltage can be omitted, the configuration of the imaging device 10 can be simplified.
  • imaging device 10 Other configurations of the imaging device 10 are the same as those of the imaging device 10 according to the first embodiment of the present technology, and thus the description thereof is omitted.
  • the applied voltage is smoothly changed from the control voltage to the bias voltage instead of applying the intermediate voltage to the generated charge holding gate 143 and the like.
  • the structure of the imaging device 10 can be simplified.
  • Second Embodiment> In the first embodiment described above, the control voltage is applied to the first generated charge holding gate 143 and the second generated charge holding gate 144 after the held charge transfer unit 126 is turned on in the held charge transfer after the exposure. Was. On the other hand, in the second embodiment of the present technology, the held charge transfer unit 126 is turned on simultaneously with the application of the control voltage to the first generated charge holding gate 143 or the like. Thereby, the return of the charge from the output charge holding unit 111 to the generated charge holding unit 156 can be prevented, and the error of the image signal can be reduced.
  • FIG. 16 is a diagram illustrating an example of a signal generation process according to the second embodiment of the present technology. This figure shows processing of the retention charge transfer period after exposure (periods T16 to T26) in the signal generation processing described in FIG.
  • “a” is an example in the case where the control voltage is applied to the transfer signal lines TRX1 and TRX2 and the ON voltage is applied to the transfer signal line TRG in the periods T18 to T19.
  • a control voltage is applied to the first generated charge holding gate 143 and the second generated charge holding gate 144 to increase the potential, and at the same time, the held charge transfer unit 126 becomes conductive.
  • the control voltage is applied to the transfer signal lines TRX1 and TRX2 (period T18 to T19), and then the on-voltage is applied to the transfer signal line TRG (period T19).
  • T20 the held charge transfer unit 126 becomes conductive after the potential of the generated charge holding unit 156 becomes deep.
  • the potential of the held charge transfer unit 126 capacitively coupled with the generated charge holding unit 156 also becomes deeper, so that the return of charge from the output charge holding unit 111 to the generated charge holding unit 156 is suppressed. can do.
  • the other signal generation processing is the same as the processing described in FIG.
  • imaging device 10 Other configurations of the imaging device 10 are the same as those of the imaging device 10 according to the first embodiment of the present technology, and thus the description thereof is omitted.
  • the held charge transfer unit is configured to apply the control voltage to the first generated charge holding gate 143 and the second generated charge holding gate 144 during the held charge transfer. 126 is turned on. Thereby, the return of the charge from the output charge holding unit 111 to the generated charge holding unit 156 can be prevented, and the error of the image signal can be reduced.
  • the intermediate voltage is applied to the first generated charge holding gate 143 and the second generated charge holding gate 144.
  • an intermediate voltage is also applied to the gate of the held charge transfer unit 126. Thereby, complete charge transfer can be performed.
  • FIG. 17 is a diagram illustrating an example of a signal generation process according to the third embodiment of the present technology. This figure shows processing of the retention charge transfer period after exposure (periods T16 to T26) in the signal generation processing described in FIG.
  • a voltage approximately halfway between the on voltage and the off voltage is applied to the transfer signal line TRG in the periods T24 to T24 ′.
  • a voltage of approximately 0 V can be applied as the approximately intermediate voltage.
  • the potential gradient of the channel region of the held charge transfer unit 126 is increased, and the charge staying in the channel region of the held charge transfer unit 126 can be transferred to the output charge holding unit 111.
  • imaging device 10 Other configurations of the imaging device 10 are the same as those of the imaging device 10 according to the first embodiment of the present technology, and thus the description thereof is omitted.
  • the intermediate voltage is applied to the holding charge transfer unit 126 in the holding charge transfer after the exposure, so that the channel stays in the channel region of the holding charge transfer unit 126. Complete charge transfer.
  • the potential of the generated charge holding unit 156 is controlled by two generated charge holding gates.
  • control is performed by three generated charge holding gates. Accordingly, the charge remaining in the generated charge holding unit 156 can be reduced during charge transfer.
  • FIG. 18 is a top view illustrating a configuration example of the pixel 110 according to the fourth embodiment of the present technology.
  • This figure schematically shows the arrangement of the pixels 110 on the surface of the semiconductor substrate, as in FIG. This is different from the pixel 110 described in FIG. 12 in that a third generated charge holding gate 147 is further disposed adjacent to the second generated charge holding gate 144.
  • the voltage applied in order from the first generated charge holding gate 143 arranged at a position far from the holding charge transfer unit 126 is changed from the control voltage to the bias voltage.
  • the generated charge holding gate of the generated charge holding unit 156 is divided into three parts, ie, a first generated charge holding gate 143, a second generated charge holding gate 144, and a third generated charge holding gate 147, and transfer is performed. Thereby, the charge remaining in the generated charge holding unit 156 can be reduced.
  • the configuration of the generated charge holding unit 156 is not limited to this example.
  • it may be configured to have four or more generated charge holding gates and transfer charges by these generated charge holding gates.
  • imaging device 10 Other configurations of the imaging device 10 are the same as those of the imaging device 10 according to the first embodiment of the present technology, and thus the description thereof is omitted.
  • the potential of the generated charge holding unit 156 is controlled by two generated charge holding gates.
  • control is performed by one generated charge holding gate.
  • FIG. 19 is a top view illustrating a configuration example of the pixel 110 according to the fifth embodiment of the present technology.
  • This figure schematically shows the arrangement of the pixels 110 on the surface of the semiconductor substrate, as in FIG.
  • the pixel 110 in the same figure does not need to include the second generated charge holding gate 144.
  • the charge is transferred by one generated charge holding gate (first generated charge holding gate 143).
  • first generated charge holding gate 143 the charge is transferred by one generated charge holding gate
  • the second generated charge holding gate 144 can be omitted.
  • imaging device 10 Other configurations of the imaging device 10 are the same as those of the imaging device 10 according to the first embodiment of the present technology, and thus the description thereof is omitted.
  • the number of generated charge holding gates can be reduced, and the configuration of the imaging device 10 can be reduced. It can be simplified.
  • the pixel 110 includes one photoelectric charge generation unit 120.
  • two photoelectric charge generation units are provided and one output charge holding unit 111 is shared. Thereby, the structure of the imaging device 10 can be simplified.
  • FIG. 20 is a diagram illustrating a configuration example of the pixel 110 according to the sixth embodiment of the present technology.
  • the pixel 110 in the figure is different from the pixel 110 described in FIG. 2 in that it further includes a photoelectric charge generation unit 170.
  • the outputs of the photocharge generation units 120 and 170 are commonly connected to the output charge holding unit 111 and the pixel control circuit unit 130.
  • the photoelectric charge generation unit 170 includes a photoelectric conversion unit 171, an overflow gate 174, a charge holding unit 172, and a held charge transfer unit 176. Since these connections are the same as those of the photocharge generator 120, description thereof is omitted.
  • FIG. 21 is a top view illustrating a configuration example of the pixel 110 according to the sixth embodiment of the present technology.
  • the charge holding unit 172 includes a generated charge transfer unit 175, a first generated charge holding gate 183, a second generated charge holding gate 184, and a generated charge holding unit (not shown).
  • the generated charge transfer unit 175 includes a gate 182, and the held charge transfer unit 176 includes a held charge transfer gate 185.
  • an N-type semiconductor region 194 of the photoelectric conversion unit 171 is disposed on the right side of the pixel control circuit unit 130.
  • the gate 181 of the overflow gate 174 and the N-type semiconductor region 193 are arranged adjacently in order.
  • a gate 182 of the generated charge transfer unit 175 is disposed on the upper right side of the photoelectric conversion unit 171.
  • a first generated charge holding gate 183 and a second generated charge holding gate 184 are arranged adjacent to each other on the left side of the generated charge transfer unit 175 in order.
  • the held charge transfer gate 185 of the held charge transfer unit 176 is disposed.
  • the photocharge generation units 120 and 170 are symmetrically arranged on both sides of the output charge holding unit 111 and the pixel control circuit unit 130.
  • FIG. 22 is a top view illustrating another configuration example of the pixel 110 according to the sixth embodiment of the present technology.
  • the charge holding units 122 and 172 in the same figure a generated charge holding unit in which one generated charge holding gate (first generated charge holding gates 143 and 183) described in FIG.
  • the photoelectric charge generation unit 170 in the figure includes an N-type semiconductor region 198 having the same configuration as the N-type semiconductor region 158 of the output charge holding unit 111. These are electrically connected by a wiring 189.
  • a photoelectric conversion unit 121 is disposed at the center of the figure, and an overflow gate 124 is disposed on the right side thereof.
  • the generated charge transfer unit 125 and the first generated charge holding gate 143 are sequentially arranged on the upper left portion of the photoelectric conversion unit 121.
  • a retained charge transfer unit 126 is disposed adjacent to the first generated charge retention gate 143, and an output charge retention unit 111 is disposed adjacent to the retained charge transfer unit 126.
  • the photocharge generator 170 is also arranged in the same manner as the photocharge generator 120.
  • the MOS transistor 133 is disposed above the N-type semiconductor region 158 of the output charge holding unit 111, and the charge discharging unit 131 and the MOS transistor 132 are disposed on the left side of the photoelectric conversion unit 121.
  • imaging device 10 Other configurations of the imaging device 10 are the same as those of the imaging device 10 according to the first embodiment of the present technology, and thus the description thereof is omitted.
  • the configuration of the imaging device 10 can be simplified. it can.
  • the generated charge transfer unit 125, the generated charge holding unit 156, and the held charge transfer unit 126 are rectangular.
  • these shapes are changed to shorten the transfer path of the charge generated by the photoelectric conversion unit 121.
  • FIG. 23 is a top view illustrating a configuration example of the pixel 110 according to the modification of the embodiment of the present technology.
  • the figure shows the configuration of the generated charge transfer unit 125, the generated charge holding unit 156, the held charge transfer unit 126, and the output charge holding unit 111 in the pixel 110.
  • the held charge transfer gate 145 of the held charge transfer unit 126 is disposed adjacent to the region below the N-type semiconductor region 158 of the output charge holding unit 111.
  • a first generated charge holding gate 143 is arranged in a lower region of the held charge transfer unit 126.
  • the gate 142 of the generated charge transfer unit 125 is disposed outside the first generated charge holding gate 143.
  • the shapes of the generated charge transfer unit 125 and the generated charge holding unit 156 can be the shapes shown in b to d in FIG.
  • the charge transfer path is shortened by disposing the held charge transfer unit 126 and the output charge holding unit 111 in the center of the generated charge holding unit 156. be able to.
  • a negative bias voltage is applied to the generated charge holding unit 156 in the imaging device 10 having the global shutter function. Further, an intermediate voltage between the control voltage and the bias voltage is applied to the generated charge holding unit 156 at the end of the period for transferring the charge held in the generated charge holding unit 156. As a result, all the charges held in the generated charge holding unit 156 can be transferred to the output charge holding unit 111 while suppressing the influence of the dark current caused by the surface level.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a photoelectric conversion unit that generates an electric charge according to an exposure amount in a predetermined exposure period;
  • a generated charge holding portion that is formed in the semiconductor region and holds the charge;
  • a generated charge transfer unit that performs generated charge transfer that conducts between the photoelectric conversion unit and the generated charge holding unit after the exposure period and transfers the charge from the photoelectric conversion unit to the generated charge holding unit;
  • An output charge holding unit for holding the charge;
  • a held charge transfer unit that conducts a held charge to transfer between the generated charge holding unit and the output charge holding unit to transfer the charge held in the generated charge holding unit to the output charge holding unit;
  • a signal generation unit that generates a signal corresponding to the charge held in the output charge holding unit after the held charge transfer as an image signal; What is the period of the generated charge transfer and the held charge transfer by applying a control voltage, which is a voltage for controlling the potential of the generated charge holding unit, to the generated charge holding unit during the generated charge transfer and the held charge transfer period?
  • a bias voltage having a polarity different from that of the control voltage is applied to the generated charge holding unit in a different period, and a voltage approximately intermediate between the control voltage and the bias voltage is applied at the end of the holding charge transfer period.
  • a solid-state imaging device comprising: a generated charge holding gate portion that applies the bias voltage after being applied to the generated charge holding portion.
  • the generated charge holding gate portion is constituted by a plurality of electrodes, and when the voltage applied at the end of the holding charge transfer is changed from the control voltage to the bias voltage,
  • the semiconductor device further comprises a semiconductor region formed between the generated charge holding portion and the generated charge holding gate and having a different conductivity type from the semiconductor region in which the generated charge holding portion is formed.
  • the charge discharge unit according to (5) wherein the charge discharge unit is in a non-conductive state during the held charge transfer period for discharging the charge remaining in the generated charge holding unit before the generated charge transfer.
  • Solid-state image sensor (7) The solid-state imaging device according to any one of (1) to (6), wherein the generated charge holding gate unit is applied with the control voltage before the held charge transfer unit is turned on in the held charge transfer. .
  • the holding charge transfer unit further includes a holding charge transfer gate that performs application of an on voltage that makes the holding charge transfer unit conductive and application of an off voltage having a polarity different from the on voltage. ) To (7).
  • the held charge transfer section holds the off voltage after the hold charge transfer gate is applied after a voltage approximately halfway between the on voltage and the off voltage is applied to the held charge transfer gate.
  • the solid-state imaging device according to (8) which is applied to the charge transfer gate.
  • (11) a photoelectric conversion unit that generates an electric charge according to an exposure amount in a predetermined exposure period; A generated charge holding portion that is formed in the semiconductor region and holds the charge; A generated charge transfer unit that performs generated charge transfer that conducts between the photoelectric conversion unit and the generated charge holding unit after the exposure period and transfers the charge from the photoelectric conversion unit to the generated charge holding unit; An output charge holding unit for holding the charge; A held charge transfer unit that conducts a held charge to transfer between the generated charge holding unit and the output charge holding unit to transfer the charge held in the generated charge holding unit to the output charge holding unit; A signal generation unit that generates a signal corresponding to the charge held in the output charge holding unit after the held charge transfer as an image signal; What is the period of the generated charge transfer and the held charge transfer by applying a control voltage, which is a voltage for controlling the potential of the generated charge holding unit, to the generated charge holding unit during the generated charge transfer and the held charge transfer period?
  • a control voltage which is a voltage for controlling the potential of the generated charge holding unit,
  • a bias voltage having a polarity different from that of the control voltage is applied to the generated charge holding unit in a different period, and a voltage approximately intermediate between the control voltage and the bias voltage is applied at the end of the holding charge transfer period.
  • a generated charge holding gate portion that applies the bias voltage after being applied to the generated charge holding portion;
  • An imaging apparatus comprising: a processing circuit that processes the generated signal.

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Abstract

電荷保持領域に保持された全ての電荷を転送する。　光電変換部は、所定の露光期間の露光量に応じた電荷を生成する。生成電荷保持部および出力電荷保持部は、電荷を保持する。生成電荷転送部は、露光期間の経過後に電荷を光電変換部から生成電荷保持部に転送する生成電荷転送を行う。保持電荷転送部は、生成電荷保持部に保持された電荷を出力電荷保持部に転送する保持電荷転送を行う。生成電荷保持ゲート部は、生成電荷転送および保持電荷転送の期間に生成電荷保持部のポテンシャルを制御する電圧である制御電圧を生成電荷保持部に印加し、生成電荷転送および保持電荷転送の期間とは異なる期間に制御電圧とは異なる極性の電圧であるバイアス電圧を生成電荷保持部に印加し、保持電荷転送の期間の終了の際に制御電圧およびバイアス電圧の略中間の電圧を生成電荷保持部に印加した後にバイアス電圧を印加する。

Description

固体撮像素子および撮像装置
　本技術は、固体撮像素子および撮像装置に関する。詳しくは、ＣＭＯＳ型の固体撮像素子および撮像装置に関する。
　従来、カメラ等の撮像装置としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像素子を採用した撮像装置が使用されている。この固体撮像素子は、入射光に応じた電荷を生成する光電変換素子を含む画素が２次元格子状に配置された画素アレイ部を有している。光電変換素子により電荷が生成される露光とこの露光により生成された電荷に応じた信号を画素から読み出す信号読出しとが交互に行われることにより、１フレームの画像信号を得ることができる。この固体撮像素子において、光電変換素子により生成された電荷を一時的に保持する電荷保持領域を画素毎に備える固体撮像素子が使用されている。
　上述の固体撮像素子では、露光の期間の停止後、全画素において光電変換素子により生成された電荷が電荷保持領域に保持される。その後、電荷保持領域に保持された電荷が画素内のフローティングディフュージョン領域に転送されて信号読出しが行われる。ここで、フローティングディフュージョン領域とは、信号読出しのための増幅回路が接続された領域である。このように、全画素において同時に、光電変換素子において生成された電荷が電荷保持領域に保持されることにより、グローバルシャッタ機能を実現することができる。ここで、グローバルシャッタとは、固体撮像装置に配置された全ての画素において露光の開始および停止を同時に行う機能である。このような固体撮像素子において、第１の転送ゲートおよび第２の転送ゲートを電荷保持領域に配置した固体撮像素子が提案されている。電荷保持領域に保持された電荷をフローティングディフュージョンに転送する際には、これら第１および第２の転送ゲートに対して順に駆動電圧の印加および停止を行う。このようにして、電荷保持領域内部にポテンシャルの勾配を生じさせて、電荷の転送能力を向上させるシステムが提案されている（例えば、特許文献１参照。）。
特開２０１５－０２３２５０号公報
　上述の従来技術では、電荷保持領域の表面に形成された界面準位に起因する暗電流の影響により、画像信号に含まれるノイズが多くなるという問題がある。通常、電荷保持領域等が形成された半導体表面には界面準位が存在し、この界面準位に光電変換素子により生成された電荷がトラップされる。このような界面準位との間の電荷の移動により、画像信号には、入射光に起因しない信号成分が含まれることとなる。この信号成分が上述の暗電流に該当する。この暗電流は画像信号に重畳されたノイズとなるため、暗電流が大きいと画像信号に含まれるノイズが増加する。
　本技術はこのような状況に鑑みて生み出されたものであり、グローバルシャッタ機能を有する固体撮像素子において暗電流の影響を抑制しながら電荷保持領域に保持された全ての電荷を転送することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の露光期間の露光量に応じた電荷を生成する光電変換部と、半導体領域に形成されて上記電荷を保持する生成電荷保持部と、上記露光期間の経過後に上記光電変換部と上記生成電荷保持部との間を導通させて上記電荷を上記光電変換部から上記生成電荷保持部に転送する生成電荷転送を行う生成電荷転送部と、上記電荷を保持する出力電荷保持部と、上記生成電荷保持部と上記出力電荷保持部との間を導通させて上記生成電荷保持部に保持された電荷を上記出力電荷保持部に転送する保持電荷転送を行う保持電荷転送部と、上記保持電荷転送の後に上記出力電荷保持部に保持された上記電荷に応じた信号を画像信号として生成する信号生成部と、上記生成電荷転送および上記保持電荷転送の期間に上記生成電荷保持部のポテンシャルを制御する電圧である制御電圧を上記生成電荷保持部に印加し、上記生成電荷転送および上記保持電荷転送の期間とは異なる期間に上記制御電圧とは異なる極性の電圧であるバイアス電圧を上記生成電荷保持部に印加し、上記保持電荷転送の期間の終了の際に上記制御電圧および上記バイアス電圧の略中間の電圧を上記生成電荷保持部に印加した後に上記バイアス電圧を印加する生成電荷保持ゲート部とを具備する固体撮像素子である。これにより、生成電荷転送および保持電荷転送の期間とは異なる期間に生成電荷保持部に対して制御電圧とは異なる極性のバイアス電圧が印加され、保持電荷転送の期間の終了の際に制御電圧およびバイアス電圧の略中間の電圧が印加されるという作用をもたらす。
　また、この第１の側面において、上記生成電荷保持ゲート部は、略０Ｖの電圧を上記制御電圧および上記バイアス電圧の略中間の電圧として上記生成電荷保持部に印加してもよい。これにより、略０Ｖの電圧が制御電圧およびバイアス電圧の略中間の電圧として印加されるという作用をもたらす。
　また、この第１の側面において、上記生成電荷保持ゲート部は、複数の電極により構成されて上記保持電荷転送の終了において印加する電圧の上記制御電圧から上記バイアス電圧への変更を行う際に上記複数の電極のうち上記保持電荷転送部から遠い位置に配置された電極から順に上記変更を行ってもよい。これにより、複数の電極のうち保持電荷転送部から遠い位置に配置された電極から順に印加電圧が制御電圧からバイアス電圧に変化するという作用をもたらす。
　また、この第１の側面において、上記生成電荷保持部と上記生成電荷保持ゲートとの間に配置されて上記生成電荷保持部が形成された上記半導体領域とは異なる導電型に形成された半導体領域をさらに具備してもよい。これにより、生成電荷保持部が形成された半導体基板の表面側に異なる導電型に形成された半導体領域が配置されるという作用をもたらす。
　また、この第１の側面において、上記保持電荷転送の前に上記出力電荷保持部に保持された上記電荷を排出する電荷排出部をさらに具備してもよい。これにより、保持電荷転送の前に出力電荷保持部に保持された電荷が排出されるという作用をもたらす。
　また、この第１の側面において、上記電荷排出部は、上記生成電荷転送の前に上記生成電荷保持部に残存する上記電荷を排出するための上記保持電荷転送の期間に非導通の状態になってもよい。これにより、生成電荷保持部に残存する電荷を出力電荷保持部に排出する際、電荷排出部が非導通の状態になるという作用をもたらす。
　また、この第１の側面において、上記生成電荷保持ゲート部は、上記保持電荷転送において上記保持電荷転送部が導通する前に上記制御電圧が印加されてもよい。これにより、保持電荷転送部が非導通の状態において、生成電荷保持ゲート部に制御電圧が印加されるという作用をもたらす。
　また、この第１の側面において、上記保持電荷転送部は、当該保持電荷転送部を導通させるオン電圧の印加と上記オン電圧とは異なる極性のオフ電圧の印加とが行われる保持電荷転送ゲートをさらに具備してもよい。これにより、オン電圧とは逆の極性のオフ電圧が保持電荷転送ゲートに印加されるという作用をもたらす。
　また、この第１の側面において、上記保持電荷転送部は、上記保持電荷転送の期間の終了の際に上記オン電圧および上記オフ電圧の略中間の電圧が上記保持電荷転送ゲートに印加された後に上記オフ電圧が上記保持電荷転送ゲートに印加されてもよい。これにより、オン電圧およびオフ電圧の略中間の電圧が保持電荷転送ゲートに印加されるという作用をもたらす。
　また、この第１の側面において、上記保持電荷転送部は、略０Ｖの電圧が上記オン電圧および上記オフ電圧の略中間の電圧として上記保持電荷転送ゲートに印加されてもよい。これにより、略０Ｖの電圧がオン電圧およびオフ電圧の中間電圧として保持電荷転送ゲートに印加されるという作用をもたらす。
　また、本技術の第２の側面は、所定の露光期間の露光量に応じた電荷を生成する光電変換部と、半導体領域に形成されて上記電荷を保持する生成電荷保持部と、上記露光期間の経過後に上記光電変換部と上記生成電荷保持部との間を導通させて上記電荷を上記光電変換部から上記生成電荷保持部に転送する生成電荷転送を行う生成電荷転送部と、上記電荷を保持する出力電荷保持部と、上記生成電荷保持部と上記出力電荷保持部との間を導通させて上記生成電荷保持部に保持された電荷を上記出力電荷保持部に転送する保持電荷転送を行う保持電荷転送部と、上記保持電荷転送の後に上記出力電荷保持部に保持された上記電荷に応じた信号を画像信号として生成する信号生成部と、上記生成電荷転送および上記保持電荷転送の期間に上記生成電荷保持部のポテンシャルを制御する電圧である制御電圧を上記生成電荷保持部に印加し、上記生成電荷転送および上記保持電荷転送の期間とは異なる期間に上記制御電圧とは異なる極性の電圧であるバイアス電圧を上記生成電荷保持部に印加し、上記保持電荷転送の期間の終了の際に上記制御電圧および上記バイアス電圧の略中間の電圧を上記生成電荷保持部に印加した後に上記バイアス電圧を印加する生成電荷保持ゲート部と、上記生成された信号を処理する処理回路とを具備する撮像装置である。これにより、生成電荷転送および保持電荷転送の期間とは異なる期間に生成電荷保持部に対して制御電圧とは異なる極性のバイアス電圧が印加され、保持電荷転送の期間の終了の際に制御電圧およびバイアス電圧の略中間の電圧が印加されるという作用をもたらす。
　本技術によれば、グローバルシャッタ機能を有する固体撮像素子において暗電流の影響を抑制しながら電荷保持領域に保持された全ての電荷を転送するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における撮像装置１０の構成例を示す図である。 本技術の第１の実施の形態における画素１１０の構成例を示す図である。 本技術の第１の実施の形態における画素１１０の構成例を示す断面図である。 本技術の第１の実施の形態における信号生成処理の一例を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ０乃至Ｔ４）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ４乃至Ｔ９）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ９乃至Ｔ１１）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（１１乃至Ｔ１６）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１６乃至Ｔ２１）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ２１乃至Ｔ２５）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１９乃至Ｔ２２）の他の例を示す図である。 本技術の第１の実施の形態における画素１１０の構成例を示す上面図である。 本技術の第１の実施の形態における画素１１０の製造工程の一例を示す図である。 本技術の第１の実施の形態における画素１１０の製造工程の一例を示す図である。 本技術の第１の実施の形態の変形例における信号生成処理の一例を示す図である。 本技術の第２の実施の形態における信号生成処理の一例を示す図である。 本技術の第３の実施の形態における信号生成処理の一例を示す図である。 本技術の第４の実施の形態における画素１１０の構成例を示す上面図である。 本技術の第５の実施の形態における画素１１０の構成例を示す上面図である。 本技術の第６の実施の形態における画素１１０の構成例を示す図である。 本技術の第６の実施の形態における画素１１０の構成例を示す上面図である。 本技術の第６の実施の形態における画素１１０の他の構成例を示す上面図である。 本技術の実施の形態の変形例における画素１１０の構成例を示す上面図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（２つの生成電荷保持ゲートを有する場合の例）
　２．第２の実施の形態（生成電荷保持ゲートに制御電極を印加するタイミングが異なる場合の例）
　３．第３の実施の形態（保持電荷転送ゲートに中間電圧を印加する場合の例）
　４．第４の実施の形態（３つの生成電荷保持ゲートを有する場合の例）
　５．第５の実施の形態（１つの生成電荷保持ゲートを有する場合の例）
　６．第６の実施の形態（出力電荷保持部１１１を共有する場合の例）
　７．変形例
　＜１．第１の実施の形態＞
　［撮像装置の構成］
　図１は、本技術の実施の形態における撮像装置１０の構成例を示す図である。この撮像装置１０は、画素アレイ部１００と、垂直駆動部２００と、カラム信号処理部３００と、制御部４００とを備える。
　画素アレイ部１００は、画像信号を生成する画素１１０が２次元アレイ状に配置されたものである。この画素アレイ部１００には、各画素１１０に対する制御信号を伝達する信号線１０１と、画素１１０から出力された画像信号を伝達する信号線１０２とが、ＸＹマトリクス状に配線されている。すなわち、同じ行に配置された画素１１０には１つの信号線１０１が共通に配線され、同じ列に配置された画素１１０の出力は、１つの信号線１０２に共通に配線されている。なお、画素アレイ部１００は、請求の範囲に記載の固体撮像素子の一例である。
　垂直駆動部２００は、制御信号を生成して画素アレイ部１００に対して出力するものである。この垂直駆動部２００は、画素アレイ部１００の全ての行に対応する信号線１０１に対して制御信号を出力する。垂直駆動部２００による制御信号の出力には、画素アレイ部１００の画素１１０に対して露光の開始および停止を制御するための信号出力と露光により得られた画像信号の画素１１０からの読出しを制御するための信号出力とに分けることができる。露光の開始および停止を制御するための信号は、全ての画素１１０に対して同時に出力される。これにより、撮像装置１０においてグローバルシャッタ機能を実現することができる。一方、画像信号の読出しを制御するための信号は、画素アレイ部１００における１行に配置された画素１１０に対して行毎に順に出力される。すなわち、１行毎に順次画像信号の読出しが行われる。これら制御の詳細については、後述する。
　カラム信号処理部３００は、画素１１０により生成された画像信号を処理するものである。このカラム信号処理部３００における処理には、画素１１０により生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換等が該当する。このカラム信号処理部３００には、画素アレイ部１００の１行分の画素１１０に対応するアナログの画像信号等が同時に入力される。この入力されたアナログの画像信号等に対して、カラム信号処理部３００は、アナログデジタル変換を並列に行う。その後、カラム信号処理部３００は、変換後のデジタルの画像信号を水平方向に転送し、出力する。カラム信号処理部３００から出力されたデジタルの画像信号は、撮像装置１０の出力画像信号として外部に供給される。なお、カラム信号処理部３００は、請求の範囲に記載の処理回路の一例である。
　制御部４００は、垂直駆動部２００およびカラム信号処理部３００を制御するものである。
　［画素の回路構成］
　図２は、本技術の第１の実施の形態における画素１１０の構成例を示す図である。同図は、画素１１０の回路構成を表したものである。この画素１１０は、光電荷生成部１２０と、出力電荷保持部１１１と、画素制御回路部１３０とを備える。
　光電荷生成部１２０は、画素１１０に照射された光に応じた電荷を生成するものである。この光電荷生成部１２０は、光電変換部１２１と、オーバーフローゲート１２４と、電荷保持部１２２と、保持電荷転送部１２６とを備える。これらのうち、オーバーフローゲート１２４および保持電荷転送部１２６は、ＮチャンネルＭＯＳトランジスタにより構成することができる。なお、電荷保持部１２２は、後述する生成電荷転送部１２５、生成電荷保持部１５６および生成電荷保持ゲートを備える。さらに、生成電荷転送部１２５は、生成電荷転送ゲートを備える。同図の電荷保持部１２２は、この生成電荷保持ゲートとして第１の生成電荷保持ゲートおよび第２の生成電荷保持ゲートを備える場合を想定する。
　画素制御回路部１３０は、画素１１０を制御する回路である。この画素制御回路部１３０は、電荷排出部１３１と、ＭＯＳトランジスタ１３２および１３３とを備える。これらは、ＮチャンネルＭＯＳトランジスタにより構成することができる。なお、ＭＯＳトランジスタ１３２および１３３は、信号生成部１３４を構成する。
　画素１１０には、信号線１０１および信号線１０２が接続される。信号線１０１は、複数の信号線（ＯＦＧ、ＶＯＦＤ、ＴＲＹ、ＴＲＸ１、ＴＲＸ２、ＴＲＧ、ＳＥＬ、ＲＳＴ、ＶｒｓｔおよびＶｄｄ）により構成される。オーバーフローゲート信号線ＯＦＧ（Overflow Gate）は、オーバーフローゲート１２４に制御信号を伝達する信号線である。転送信号線ＴＲＹ（Transfer-Y）は、電荷保持部１２２の生成電荷転送ゲートに制御信号を伝達する信号線である。転送信号線ＴＲＧ（Transfer-G）は、保持電荷転送部１２６に制御信号を伝達する信号線である。選択信号線ＳＥＬ（Select）は、ＭＯＳトランジスタ１３３に制御信号を伝達する信号線である。リセット信号線ＲＳＴ（Reset）は、電荷排出部１３１に制御信号を伝達する信号線である。同図に表したように、これらは何れもＭＯＳトランジスタのゲートに接続される。ゲートおよびソース間の閾値電圧以上の電圧（以下、オン電圧と称する。）がこれらの信号線を通して入力されると、該当するＭＯＳトランジスタが導通状態になる。
　転送信号線ＴＲＸ１（Transfer-X1）およびＴＲＸ２（Transfer-X2）は、それぞれ電荷保持部１２２の第１の生成電荷保持ゲートおよび第２の生成電荷保持ゲートに制御信号を伝達する信号線である。これらの信号線には、後述する制御電圧とバイアス電圧とこれらの略中間の電圧とが印加される。信号線ＶＯＦＤは、光電変換部１２１のリセット電圧を供給する信号線である。また、この信号線ＶＯＦＤは、光電変換部１２１において生成された過剰な電荷の排出にも使用される。信号線Ｖｒｓｔは、出力電荷保持部１１１のリセット電圧を供給する信号線である。信号線Ｖｄｄは、ＭＯＳトランジスタ１３２に電源電圧を供給する信号線である。また、信号線１０２には、画像信号が出力される。
　オーバーフローゲート１２４のゲートおよびドレインは、それぞれオーバーフローゲート信号線ＯＦＧおよび信号線ＶＯＦＤに接続される。オーバーフローゲート１２４のソースは、光電変換部１２１のカソードおよび電荷保持部１２２のソースに接続される。光電変換部１２１のアノードは接地され、電荷保持部１２２の生成電荷転送ゲートは転送信号線ＴＲＹに接続される。電荷保持部１２２のドレインは保持電荷転送部１２６のソースに接続される。電荷保持部１２２の第１の生成電荷保持ゲートおよび第２の生成電荷保持ゲートは、それぞれ転送信号線ＴＲＸ１および転送信号線ＴＲＸ２に接続される。
　保持電荷転送部１２６のゲートは転送信号線ＴＲＧに接続され、ドレインは出力電荷保持部１１１の一端、電荷排出部１３１のソースおよびＭＯＳトランジスタ１３２のゲートに接続される。出力電荷保持部１１１の他の一端は、接地される。電荷排出部１３１のゲートおよびドレインは、それぞれリセット信号線ＲＳＴおよび信号線Ｖｒｓｔに接続される。ＭＯＳトランジスタ１３２のドレインおよびソースは、それぞれ信号線ＶｄｄおよびＭＯＳトランジスタ１３３のドレインに接続される。ＭＯＳトランジスタ１３３のゲートおよびソースは、それぞれ選択信号線ＳＥＬおよび信号線１０２に接続される。
　光電変換部１２１は、露光量に応じた電荷を生成し、生成した電荷を保持するものである。この光電変換部１２１は、フォトダイオードにより構成される。
　オーバーフローゲート１２４は、光電変換部１２１において過剰に生成された電荷を排出するものである。また、このオーバーフローゲート１２４は、光電変換部１２１と信号線ＶＯＦＤとの間を導通させることにより光電変換部１２１に蓄積された電荷の排出をさらに行う。このオーバーフローゲート１２４は、オーバーフローゲート信号線ＯＦＧにより制御される。
　電荷保持部１２２は、光電変換部１２１により生成された電荷を保持するものである。同図に表したように電荷保持部１２２は、一端が接地されたキャパシタを有するＭＯＳトランジスタとして捉えることができる。この等価的なキャパシタとして、半導体基板の拡散層に形成された領域を使用することができる。また、この電荷保持部１２２には、生成電荷転送ゲートおよび生成電荷保持ゲートが配置される。生成電荷転送ゲートは、光電変換部１２１からの電荷の転送を制御するゲートである。生成電荷保持ゲートは、ポテンシャルを制御する電圧である制御電圧と制御電圧とは異なる極性の電圧であるバイアス電圧とこれらの略中間の電圧とが印加されるゲートである。前述のように、本技術の第１の実施の形態では、生成電荷保持ゲートが第１の生成電荷保持ゲートおよび第２の生成電荷保持ゲートの２つにより構成されることを想定する。第１の生成電荷保持ゲートおよび第２の生成電荷保持ゲートは、それぞれ転送信号線ＴＲＸ１および転送信号線ＴＲＸ２により制御される。また、生成電荷転送ゲートは、転送信号線ＴＲＹにより制御される。電荷保持部１２２の構成の詳細については、後述する。
　保持電荷転送部１２６は、転送信号線ＴＲＧにより制御されて電荷保持部１２２に保持された電荷を出力電荷保持部１１１に転送するものである。この保持電荷転送部１２６は、電荷保持部１２２と出力電荷保持部１１１との間を導通させることにより電荷の転送を行う。
　出力電荷保持部１１１は、保持電荷転送部１２６により転送された電荷を保持するものである。この出力電荷保持部１１１として、半導体基板の拡散層に形成された領域を使用することができる。
　電荷排出部１３１は、リセット信号線ＲＳＴにより制御されて出力電荷保持部１１１に保持された電荷を排出するものである。この電荷排出部１３１は、出力電荷保持部１１１と信号線Ｖｒｓｔとの間を導通させることにより、電荷の排出を行う。
　ＭＯＳトランジスタ１３２は、出力電荷保持部１１１に保持された電荷に応じた電圧をソースに出力する。また、ＭＯＳトランジスタ１３３は選択信号線ＳＥＬにより制御され、このＭＯＳトランジスタ１３３が導通状態の時にＭＯＳトランジスタ１３２のソースの電圧が信号線１０２に出力される。
　［画素の構成］
　図３は、本技術の第１の実施の形態における画素１１０の構成例を示す断面図である。同図は、シリコン半導体基板上に形成された画素１１０の構成を模式的に表した断面図である。同図には、オーバーフローゲート１２４、光電変換部１２１、電荷保持部１２２、保持電荷転送部１２６、出力電荷保持部１１１および電荷排出部１３１を含む半導体基板部分の断面図が表されている。さらに、同図には、電荷保持部１２２を構成する生成電荷転送部１２５と生成電荷保持部１５６と第１の生成電荷保持ゲート１４３と第２の生成電荷保持ゲート１４４とが表されている。本技術の第１の実施の形態における画素１１０は、例えばＮ型の半導体基板１５１に形成されたＰ型のウェル領域１５２に、上述した各部を形成して構成することができる。
　光電変換部１２１は、ウェル領域１５２内に形成されたＮ型半導体領域１５４とこのＮ型半導体領域１５４の周囲のＰ型半導体領域との界面におけるＰＮ接合を有するフォトダイオードにより構成される。このＰＮ接合部に光が入射すると電荷が生成される。この生成された電荷のうちの電子がＮ型半導体領域１５４に蓄積される。なお、Ｎ型半導体領域１５４の上部には、Ｐ型半導体領域１５５が形成されている。このＰ型半導体領域１５５は、半導体の界面をピンニングすることにより界面準位に起因する暗電流を抑制するものである。
　生成電荷保持部１５６は、光電変換部１２１により生成された電荷を保持するものである。この生成電荷保持部１５６は、ウェル領域１５２に形成されたＮ型半導体領域により構成される。生成電荷保持部１５６は、生成電荷転送部１２５の近傍領域から保持電荷転送部１２６の近傍領域に向かってポテンシャルが深くなるようなポテンシャルの傾斜が形成されている。出力電荷保持部１１１への電荷の転送を容易にするためである。このポテンシャルの傾斜は、不純物濃度を領域毎に変更することにより形成することができる。また、生成電荷保持部１５６の上部には、Ｐ型半導体領域１５７が形成される。すなわち、Ｐ型半導体領域１５７は、生成電荷保持部１５６と後述する第１の生成電荷保持ゲート１４３等との間に形成される。同図より、明らかなように、生成電荷保持部１５６は、ウェル領域１５２に埋め込まれた構造になる。このＰ型半導体領域１５７は、生成電荷保持部１５６における半導体界面のピンニングを行うために配置されたものである。このため、Ｐ型半導体領域１５７は、比較的高い不純物濃度、例えば１０１７乃至１０１８／ｃｍ３の不純物濃度に形成される。
　このＰ型半導体領域１５７の上部にはシリコン酸化膜１６３および１６４をそれぞれ介して第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４が配置されている。前述のように、この第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４は、制御電圧とバイアス電圧とこれらの略中間の電圧とを生成電荷保持部１５６に印加するものである。同図においては、生成電荷保持部１５６がＮ型半導体領域により構成されているため、制御電圧は正の電圧となり、バイアス電圧は負の電圧となる。また、制御電圧およびバイアス電圧の略中間の電圧として略０Ｖの電圧を使用することができる。制御電圧を第１の生成電荷保持ゲート１４３等に印加することにより、この第１の生成電荷保持ゲート１４３等の直下の生成電荷保持部１５６のポテンシャルを深くすることができる。電荷の転送の際にこのポテンシャルを変化させることにより、電荷の転送効率を向上させることができる。
　例えば、光電変換部１２１から電荷を転送する際には、後述する生成電荷転送部１２５を導通状態にするとともに第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に制御電圧を印加する。これにより、生成電荷保持部１５６のポテンシャルが光電変換部１２１より深くなり、光電変換部１２１に保持された全ての電荷の転送を行う完全転送が可能になる。なお、光電変換部１２１から生成電荷保持部１５６への電荷の転送を生成電荷転送と称し、保持電荷転送部１２６による生成電荷保持部１５６から出力電荷保持部１１１への電荷の転送を保持電荷転送と称する。
　同図に表したように、複数の生成電荷保持ゲートを有する構成の場合には、保持電荷転送部１２６から遠い位置に配置された生成電荷保持ゲートから順に電圧を印加して電荷の転送を行うことができる。具体的には、次のように転送を行う。まず、第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に制御電圧を印加するとともに保持電荷転送部１２６を導通状態にする。これにより、生成電荷保持部１５６に保持された電荷の大半は、出力電荷保持部１１１に転送される。次に、第１の生成電荷保持ゲート１４３の印加電圧を制御電圧から中間電圧およびバイアス電圧に順に変更する。これにより、第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４の直下の生成電荷保持部１５６にはポテンシャルに差を生じることとなる。すると、フランジ電界効果によりポテンシャルの傾きが大きくなり、第１の生成電荷保持ゲート１４３の直下の生成電荷保持部１５６に残留していた電荷を第２の生成電荷保持ゲート１４４の直下の生成電荷保持部１５６に移動させることができる。その後、第２の生成電荷保持ゲート１４４の印加電圧を制御電圧から中間電圧およびバイアス電圧に順に変更する。この場合も同様に、ポテンシャルの傾きを大きくすることができ、第２の生成電荷保持ゲート１４４の直下の生成電荷保持部１５６に残留していた電荷を出力電荷保持部１１１に転送することができる。
　このように、保持電荷転送の終了において、印加する電圧の制御電圧からバイアス電圧への変化を保持電荷転送部１２６から遠い位置に配置された第１の生成電荷保持ゲート１４３から順に行うことにより、電荷の転送を行うことができる。電荷の転送の詳細については、後述する。
　上述のように、制御電圧は、生成電荷保持部１５６において電荷の転送が行われる際に印加される電圧である。具体的には、前述した生成電荷転送および保持電荷転送の期間に、制御電圧が印加される。これに対し、バイアス電圧は、生成電荷転送および保持電荷転送の期間とは異なる期間に印加される電圧である。バイアス電圧が第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に印加されると、Ｐ型半導体領域１５７に負の電圧が印加された状態になる。これにより、Ｐ型半導体領域１５７によるピンニングの効果を維持することができる。
　また、本技術の実施の形態では、制御電圧とバイアス電圧の略中間の電圧が、第１の生成電荷保持ゲート１４３等に印加される。この中間の電圧は、保持電荷転送の期間の終了の際に印加される。具体的には、保持電荷転送の期間の終了の際、第１の生成電荷保持ゲート１４３等の印加電圧は、制御電圧、中間電圧およびバイアス電圧の順に変化する。第１の生成電荷保持ゲート１４３等に制御電圧を印加した状態では、生成電荷保持部１５６においてシリコン酸化膜１６３等との界面近傍に反転層が形成され、電荷が存在する状態になる。その後、中間電圧の印加を省略し、第１の生成電荷保持ゲート１４３等への印加電圧を制御電圧からバイアス電圧に切り替えると、界面近傍に存在していた電荷が消失するとともに生成電荷保持部１５６に拡散することとなる。これを防止するため、バイアス電圧の印加の前に、中間電圧の印加を行う。なお、第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４は、請求の範囲に記載の生成電荷保持ゲート部の一例である。
　生成電荷転送部１２５は、露光期間の経過後に光電変換部１２１により生成された電荷を生成電荷保持部１５６に転送するものである。この、生成電荷転送部１２５は、光電変換部１２１と生成電荷保持部１５６との間を導通させることにより、電荷の転送を行う。同図において、生成電荷転送部１２５は、光電変換部１２１および生成電荷保持部１５６の間のＰ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１６２を介してゲート１４２が配置されて構成される。このゲート１４２に正の電圧であるオン電圧が印加されると、生成電荷転送部１２５は導通する。その結果、光電変換部１２１のＮ型半導体領域１５４に蓄積された電荷が生成電荷保持部１５６に転送される。このように、生成電荷転送部１２５は、Ｎ型半導体領域１５４および生成電荷保持部１５６をそれぞれソースおよびドレイン領域とするＭＯＳトランジスタと等価である。
　なお、生成電荷転送部１２５を非導通状態にするには、ゲート１４２への電圧の印加を停止することにより行うことができる。この際、オン電圧とは異なる極性の電圧、すなわち負の電圧をオフ電圧として印加することにより、非導通の状態を確実なものとすることができ、生成電荷保持部１５６から光電変換部１２１への電荷の逆流を防止することができる。また、同図に表したようにゲート１４２を生成電荷保持部１５６およびＰ型半導体領域１５７の上部にかかる領域にも配置することができる。これにより、生成電荷転送部１２５を導通状態にした際に生成電荷保持部１５６のポテンシャルを深くすることができ、電荷の転送を容易にすることができる。また、この場合には、ゲート１４２に負のオフ電圧を印加することにより、上述のピンニングの効果を維持することができる。
　出力電荷保持部１１１は、ウェル領域１５２に形成されたＮ型半導体領域１５８により構成される。このＮ型半導体領域１５８は、フローティングディフュージョンと称され、同図に表したように信号生成部１３４が接続される領域である。このＮ型半導体領域１５８は、生成電荷保持部１５６より高い不純物濃度に形成される。このため、出力電荷保持部１１１のＮ型半導体領域１５８は、生成電荷保持部１５６より深いポテンシャルになる。
　保持電荷転送部１２６は、生成電荷保持部１５６および出力電荷保持部１１１の間のＰ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１６５を介して保持電荷転送ゲート１４５が配置されて構成されている。この保持電荷転送ゲート１４５に正の電圧が印加されると、保持電荷転送部１２６は導通する。その結果、生成電荷保持部１５６に保持されていた電荷が出力電荷保持部１１１のＮ型半導体領域１５８に転送される。このように、保持電荷転送部１２６は、生成電荷保持部１５６およびＮ型半導体領域１５８をそれぞれソースおよびドレイン領域とするＭＯＳトランジスタと等価である。保持電荷転送ゲート１４５にオン電圧とは異なる極性の電圧であるオフ電圧を印加することにより、保持電荷転送部１２６の非導通の状態を確実にして出力電荷保持部１１１から生成電荷保持部１５６への電荷の逆流を防ぐことができる。また、同図に表したように保持電荷転送ゲート１４５を生成電荷保持部１５６およびＰ型半導体領域１５７の上部にかかる領域にも配置することができる。この場合には、保持電荷転送ゲート１４５に負の電圧を印加することにより、上述のピンニングの効果を維持することができる。
　電荷排出部１３１は、出力電荷保持部１１１のＮ型半導体領域１５８およびＮ型半導体領域１５９の間のＰ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１６６を介してゲート１４６が配置されて構成されている。このゲート１４６に正の電圧が印加されると、電荷排出部１３１は導通する。Ｎ型半導体領域１５９には信号線Ｖｒｓｔが接続されているため、出力電荷保持部１１１のＮ型半導体領域１５８に保持されていた電荷は、信号線Ｖｒｓｔに排出される。
　オーバーフローゲート１２４は、光電変換部１２１のＮ型半導体領域１５４およびＮ型半導体領域１５３の間のＰ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１６１を介してゲート１４１が配置されて構成される。このゲート１４１に正の電圧が印加されると、オーバーフローゲート１２４は導通する。Ｎ型半導体領域１５３には信号線ＶＯＦＤが接続されているため、光電変換部１２１のＮ型半導体領域１５４に保持されていた電荷は、信号線ＶＯＦＤに排出される。オーバーフローゲート１２４においても、負の電圧をゲート１４１に印加して非導通の状態にすることができる。
　画素１１０には、これまで説明した各部に加えて、配線層、層間絶縁層および遮光メタル等が配置されている。なお、ゲート１４１、１４５および１４６はポリシリコンにより構成することができる。同様に、第１の生成電荷保持ゲート１４３、第２の生成電荷保持ゲート１４４および保持電荷転送ゲート１４５もポリシリコンにより構成することができる。
　［信号生成処理］
　図４は、本技術の第１の実施の形態における信号生成処理の一例を示す図である。同図は、図２において説明した画素１１０における信号生成処理を表したものである。同図において、横方向の破線は、０Ｖを表している。また、ＯＦＧ、ＴＲＹおよびＴＲＧは、それぞれオーバーフローゲート信号線ＯＦＧ、転送信号線ＴＲＹおよび転送信号線ＴＲＧに入力された信号の状態を表す。これらにおいて、正の極性の期間がオン電圧の印加を表し、負の極性の期間がオフ電圧の印加を表す。ＴＲＸ１およびＴＲＸ２は、それぞれ転送信号線ＴＲＸ１および転送信号線ＴＲＸ２に印加された電圧の状態を表す。これらにおいて、正の極性の期間が制御電圧を表し、負の極性の期間がバイアス電圧を表す。また、ＲＳＴおよびＳＥＬは、それぞれ選択信号線ＳＥＬおよびリセット信号線ＲＳＴに入力された信号の状態を表す。これらにおいて、正の極性の期間がオン電圧の入力を表す。また、画素１１０出力は、信号線１０２に出力された信号の状態を表す。
　同図に表した信号生成処理を図５乃至９を参照して説明する。
　図５は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ０乃至Ｔ４）を示す図である。図６は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ４乃至Ｔ９）を示す図である。図７は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ９乃至Ｔ１１）を示す図である。図８は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１１乃至Ｔ１６）を示す図である。図９は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１６乃至Ｔ２１）を示す図である。図１０は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ２１乃至Ｔ２５）を示す図である。これらの図は、画素１１０の動作状態を表したポテンシャル図である。これらの図には、オーバーフローゲート１２４、光電変換部１２１、生成電荷転送部１２５、生成電荷保持部１５６、保持電荷転送部１２６、出力電荷保持部１１１および電荷排出部１３１の状態が表されている。図５におけるａに、ゲート１４１等とポテンシャルとの関係を表した。これらの配置は、図３において説明した半導体基板における配置と同じである。
　定常状態において、オーバーフローゲート信号線ＯＦＧ、転送信号線ＴＲＹおよび転送信号線ＴＲＧにはオフ電圧が印加され、転送信号線ＴＲＸ１および転送信号線ＴＲＸ２にはバイアス電圧が印加されることを想定する。同様に、リセット信号線ＲＳＴおよび選択信号線ＳＥＬには、０Ｖの電圧が印加されることを想定する。
　期間Ｔ０乃至Ｔ１において、オーバーフロー信号線ＯＦＧにオン電圧が印加されてオーバーフローゲート１２４が導通する（図５におけるｂ）。これにより、光電変換部１２１がリセットされ、露光が開始される。
　期間Ｔ１乃至Ｔ２において、所定の期間の露光が行われ、光電変換部１２１に電荷が保持される（図５におけるｃ）。
　期間Ｔ２乃至Ｔ５において、転送信号線ＴＲＧおよびリセット信号線ＲＳＴにオン電圧が印加されて保持電荷転送部１２６および電荷排出部１３１が導通状態になる（期間Ｔ２乃至Ｔ３、図５におけるｄ）。これにより、出力電荷保持部１１１に保持された電荷が排出される。その後、転送信号線ＴＲＧおよびリセット信号線ＲＳＴのオン電圧の印加が順に停止される（期間Ｔ３乃至Ｔ５、図５におけるｅおよび図６におけるｆ）。
　期間Ｔ５乃至Ｔ６において、転送信号線ＴＲＸ１および転送信号線ＴＲＸ２に制御電圧が印加されるとともに転送信号線ＴＲＧにオン電圧が印加される（図６におけるｇ）。これにより生成電荷保持部１５６のポテンシャルが深くなるとともに保持電荷転送部１２６が導通状態になる。この際、出力電荷保持部１１１は、容量結合している生成電荷保持部１５６のポテンシャルの変化の影響を受け、定常時より深いポテンシャルになる。これは、電荷排出部１３１が非導通状態であるため出力電荷保持部１１１がいわゆるフローティング状態になるためである。図６におけるｇの点線は、定常時における出力電荷保持部１１１のポテンシャルを表したものである。これにより、出力電荷保持部１１１から生成電荷保持部１５６への電荷の戻りを防止することができる。
　期間Ｔ６乃至Ｔ１１において、転送信号線ＴＲＸ１に中間電圧（０Ｖ）が印加される（期間Ｔ６乃至Ｔ７、図６におけるｈ）。フランジ電界効果により、第１の生成電荷保持ゲート１４３の直下の生成電荷保持部１５６の部分のポテンシャルの傾きが大きくなり、この部分に残留していた電荷が転送される。次に、転送信号線ＴＲＸ１への中間電圧の印加が停止され（期間Ｔ７乃至Ｔ８、図６におけるｉ）、転送信号線ＴＲＸ２に中間電圧が印加される（期間Ｔ８乃至Ｔ９、図６におけるｊ）。これにより、第２の生成電荷保持ゲート１４４の直下の生成電荷保持部１５６の部分のポテンシャルの傾きが大きくなり、この部分に残留していた電荷が転送される。次に、転送信号線ＴＲＸ２への中間電圧の印加が停止される（期間Ｔ９乃至Ｔ１０、図７におけるｋ）。その後、転送信号線ＴＲＧへのオン電圧の印加が停止される（期間Ｔ１０乃至Ｔ１１、図６におけるｌ）。これにより、生成電荷保持部１５６に保持された電荷が出力電荷保持部１１１に転送され、生成電荷保持部１５６がリセットされる。
　期間Ｔ１１乃至Ｔ１２において、転送信号線ＴＲＹにオン電圧が印加されるとともに転送信号線ＴＲＸ１および転送信号線ＴＲＸ２に制御電圧が印加される（図８におけるｍ）。これにより、生成電荷転送部１２５が導通状態になるとともに生成電荷保持部１５６のポテンシャルが深くなる。このため、光電変換部１２１に保持された電荷が生成電荷保持部１５６に転送される。なお、期間Ｔ１乃至Ｔ１１の期間が露光期間に該当する。すなわち、オーバーフローゲート１２４の非導通状態への移行から生成電荷転送部１２５の導通状態への移行までの期間が露光期間に該当する。
　期間Ｔ１２乃至Ｔ１６において、オーバーフローゲート信号線ＯＦＧにオン電圧が印加されてオーバーフローゲート１２４が導通状態になる（期間Ｔ１２乃至Ｔ１５、図８におけるｎ、ｏおよびｐ）。これにより光電変換部１２１がリセットされる。また、転送信号線ＴＲＹへのオン電圧の印加が停止され（期間Ｔ１３乃至Ｔ１４、図８におけるｏ）、転送信号線ＴＲＸ１および転送信号線ＴＲＸ２への制御電圧の印加が停止される（期間Ｔ１４乃至Ｔ１５、図８におけるｐ）。その後、オーバーフローゲート信号線ＯＦＧへのオン電圧の印加が停止される（期間Ｔ１５乃至Ｔ１６、図８におけるｑ）。これにより、新たな露光期間が開始される。
　期間Ｔ１６乃至Ｔ２６において、選択信号線ＳＥＬにオン電圧が印加されて信号生成部１３４のＭＯＳトランジスタ１３３が導通状態になる（期間Ｔ１６乃至Ｔ２５）。これにより、出力電荷保持部１１１に保持された電荷に応じた信号が画素１１０から出力される。また、リセット信号線ＲＳＴにオン電圧が印加されて電荷排出部１３１が導通状態になる（期間Ｔ１６乃至Ｔ１７、図９におけるｒ）。これにより、出力電荷保持部１１１に保持された電荷が排出され、出力電荷保持部１１１がリセットされる。次に、リセット信号線ＲＳＴへのオン電圧の印加が停止され（期間Ｔ１７乃至Ｔ１８、図９におけるｓ）、リセット後の出力電荷保持部１１１に保持された電荷に応じた信号が出力される。図４においては、この信号を「Ａ」により表した。この信号は、画素１１０から出力される画像信号の基準となる信号であり、図１において説明したカラム信号処理部３００に記憶される。
　次に、転送信号線ＴＲＧにオン電圧が印加されて保持電荷転送部１２６が導通状態になり（期間Ｔ１８乃至Ｔ１９、図９におけるｔ）、生成電荷保持部１５６に保持さていた電荷が出力電荷保持部１１１に転送される。さらに、転送信号線ＴＲＸ１および転送信号線ＴＲＸ２に制御電圧が印加される（期間Ｔ１９乃至Ｔ２０、図９におけるｕ）。次に、転送信号線ＴＲＸ１に中間電圧（０Ｖ）が印加される（期間Ｔ２０乃至Ｔ２１、図９におけるｖ）。次に、転送信号線ＴＲＸ１への中間電圧の印加が停止され（期間Ｔ２１乃至Ｔ２２、図１０におけるｗ）、転送信号線ＴＲＸ２に中間電圧が印加される（期間Ｔ２２乃至Ｔ２３、図１０におけるｘ）。次に、転送信号線ＴＲＸ２への中間電圧の印加が停止され（期間Ｔ２３乃至Ｔ２４、図１０におけるｙ）、転送信号線ＴＲＧへのオン電圧の印加が停止される（期間Ｔ２４乃至Ｔ２５、図１０におけるｚ）。これにより、生成電荷保持部１５６に保持されていた全ての電荷が出力電荷保持部１１１に転送される。
　この際、出力電荷保持部１１１に保持された電荷に応じた信号が出力される。図４においては、この信号を「Ｂ」により表した。この信号は、画素１１０における露光量に応じた画像信号である。カラム信号処理部３００において、この画像信号「Ｂ」から基準信号「Ａ」の減算が行われる。これにより、画素１１０に固有の信号成分を画像信号から除去することができる。これは、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）と呼ばれる方式である。最後に、選択信号線ＳＥＬへのオン電圧の印加が停止され（期間Ｔ２５乃至Ｔ２６）、定常状態に戻る。
　これらの処理のうち、期間Ｔ０乃至Ｔ１６の処理は、画素アレイ部１００に配置された全ての画素１１０に対して同時に実行される処理である。一方、期間Ｔ１６乃至Ｔ２６の処理は、行毎に順次実行される処理である。また、期間Ｔ５乃至Ｔ１０および期間Ｔ１８乃至Ｔ２４における電荷の転送が、図２において説明した保持電荷転送に該当する。このうち、期間Ｔ１８乃至Ｔ２４における保持電荷転送は、露光後の保持電荷転送に該当する。上述のように、保持電荷転送の期間の終了の際に中間電圧が生成電荷保持部１５６に印加される。また、期間Ｔ１１乃至Ｔ１４における電荷の転送が、図２において説明した生成電荷転送に該当する。
　図１１は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１９乃至Ｔ２２）の他の例を示す図である。同図は、生成電荷保持部１５６のポテンシャルに凹凸がある場合における動作状態を表したものである。前述のように、生成電荷保持部１５６に不純物の濃度勾配を形成することにより、生成電荷転送部１２５側から保持電荷転送部１２６に向かうポテンシャルの勾配が形成される。しかし、この不純物の濃度勾配が適切に形成されない場合、同図におけるａに表したようなポテンシャルの凹凸を生じる。同図におけるａは、この凹部に電荷が残留した例を表したものである。
　期間Ｔ１９乃至Ｔ２０において、転送信号線ＴＲＸ１およびＴＲＸ２に制御電圧が印加され、転送信号線ＴＲＧにオン電圧が印加される（期間Ｔ１９乃至２０、図１１におけるｂ）。次に転送信号線ＴＲＸ１に中間電圧が印加される（期間Ｔ２０乃至Ｔ２１、図１１におけるｃ）。前述のように、第１の生成電荷保持ゲート１４３の直下の生成電荷保持部１５６の部分のポテンシャルの傾きが大きくなり、ポテンシャルの凹部に残留していた電荷が転送される。その後、転送信号線ＴＲＸ１への中間電圧の印加が停止される（期間Ｔ２１乃至Ｔ２２、図１１におけるｄ）。これ以外の信号生成処理は、図４において説明した処理と同様であるため、説明を省略する。
　このように、中間電圧を印加することにより、ポテンシャルの凹部に残留していた電荷を転送させることができ、電荷の完全転送が可能になる。この際、中間電圧を印加する期間は、例えば、上述の第１の生成電荷保持ゲート１４３の直下の生成電荷保持部１５６に残留していた電荷を転送するために必要な期間にすることができる。なお、期間Ｔ２０乃至Ｔ２１における転送信号線ＴＲＸ１への中間電圧の印加を行なわず、印加電圧を制御電圧からバイアス電圧に変化させた場合には、ポテンシャルの凹部に残留していた電荷は、転送されることなく元のポテンシャルの凹部にとどまることとなる。
　［画素の配置］
　図１２は、本技術の第１の実施の形態における画素１１０の構成例を示す上面図である。同図は、半導体基板表面における画素１１０の配置を模式的に表した図である。なお、図３は、同図におけるＡ－Ａ'線に沿った画素１１０の断面図に相当する。同図の下側に光電変換部１２１のＮ型半導体領域１５４が配置される。この光電変換部１２１の左側にオーバーフローゲート１２４のゲート１４１およびＮ型半導体領域１５３が順に隣接して配置される。光電変換部１２１の左上には、生成電荷転送部１２５のゲート１４２が配置される。この生成電荷転送部１２５の右側に第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４が順に隣接して配置される。この生成電荷保持ゲート１４４の右側に保持電荷転送部１２６の保持電荷転送ゲート１４５および出力電荷保持部１１１のＮ型半導体領域１５８が順に隣接して配置される。画素制御回路部１３０は、出力電荷保持部１１１の下側に配置される。
　［画素の製造工程］
　図１３は、本技術の第１の実施の形態における画素１１０の製造工程の一例を示す図である。まず、Ｎ型の半導体基板１５１にＰ型のウェル領域１５２が形成される（同図におけるａ）。これは、イオン打込み法により形成することができる。次に、ウェル領域１５２にＮ型半導体領域１５４、生成電荷保持部１５６およびＰ型半導体領域１５７が形成される（同図におけるｂ）。これらは、イオン打込み法により形成することができる。次に、シリコン酸化膜１６１乃至１６５、生成電荷保持ゲート１４３および１４４、保持電荷転送ゲート１４５ならびにゲート１４１等が形成される（同図におけるｃ）。これらは、シリコン酸化膜およびポリシリコン膜を形成した後にエッチングを行うことにより、形成することができる。
　図１４は、本技術の第１の実施の形態における画素１１０の製造工程の一例を示す図である。ゲート１４１等が形成された基板にＰ型半導体領域１５５が形成され（同図におけるｄ）、Ｎ型半導体領域１５３および１５８が形成される（同図におけるｅ）。これらは、イオン打込み法により形成することができる。
　このように、本技術の第１の実施の形態では、生成電荷保持部１５６に負のバイアス電圧を印加するとともに、生成電荷保持部１５６に保持された電荷を転送する期間の終了の際に制御電圧およびバイアス電圧の中間の電圧を生成電荷保持部１５６に印加する。これにより、半導体基板の表面準位に起因する暗電流の影響を抑制しながら生成電荷保持部１５６に保持された全ての電荷を出力電荷保持部１１１に転送することができる。
　［変形例］
　上述の実施の形態では、転送信号線ＴＲＸ１等に中間電圧を印加していたが、印加電圧を制御電圧からバイアス電圧に滑らかに変化させることにより、擬似的に中間電圧を印加してもよい。これにより撮像装置１０の構成を簡略化することができる。
　図１５は、本技術の第１の実施の形態の変形例における信号生成処理の一例を示す図である。同図は、図４において説明した信号生成処理のうち、露光後の保持電荷転送の期間（期間Ｔ１６乃至Ｔ２６）の処理を表したものである。期間Ｔ２０乃至Ｔ２１において、転送信号線ＴＲＸ１に印加する電圧を制御電圧からバイアス電圧まで滑らかに変化させている。同様に、期間Ｔ２２乃至Ｔ２３において、転送信号線ＴＲＸ２に印加する電圧を制御電圧からバイアス電圧まで滑らかに変化させている。これにより、第１の生成電荷保持ゲート１４３等に対して、中間電圧近傍の電圧を比較的長期間印加することができる。なお、印加する電圧を制御電圧からバイアス電圧に切り替える際、積分回路等により波形をなまらせることにより、上述のように滑らかに変化する電圧波形を生成することができる。これ以外の信号生成処理は、図４において説明した処理と同様であるため、説明を省略する。中間電圧の印加を省略することができるため、撮像装置１０の構成を簡略化することができる。
　これ以外の撮像装置１０の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第１の実施の形態の変形例は、生成電荷保持ゲート１４３等に中間電圧を印加する代わりに、印加電圧を制御電圧からバイアス電圧まで滑らかに変化させる。これにより、撮像装置１０の構成を簡略化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、露光後の保持電荷転送において保持電荷転送部１２６を導通状態にした後に第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に制御電圧を印加していた。これに対し、本技術の第２の実施の形態では、第１の生成電荷保持ゲート１４３等への制御電圧の印加と同時か、または後に保持電荷転送部１２６を導通状態にする。これにより、出力電荷保持部１１１から生成電荷保持部１５６への電荷の戻りを防ぐことができ、画像信号の誤差を軽減することができる。
　［信号生成処理］
　図１６は、本技術の第２の実施の形態における信号生成処理の一例を示す図である。同図は、図４において説明した信号生成処理のうち、露光後の保持電荷転送の期間（期間Ｔ１６乃至Ｔ２６）の処理を表したものである。同図におけるａは、期間Ｔ１８乃至Ｔ１９において、転送信号線ＴＲＸ１およびＴＲＸ２に制御電圧が印加されるとともに、転送信号線ＴＲＧにオン電圧が印加される場合の例である。この場合には、第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に制御電圧が印加されてポテンシャルが深くなると同時に保持電荷転送部１２６が導通状態になる。
　また、同図におけるｂは、期間Ｔ１８乃至Ｔ２０において、まず転送信号線ＴＲＸ１およびＴＲＸ２に制御電圧が印加され（期間Ｔ１８乃至Ｔ１９）、次に転送信号線ＴＲＧにオン電圧が印加される（期間Ｔ１９乃至Ｔ２０）場合の例を表したものである。この場合には、生成電荷保持部１５６のポテンシャルが深くなった後に保持電荷転送部１２６が導通状態になる。生成電荷保持部１５６のポテンシャルが深くなった際に、これと容量結合している保持電荷転送部１２６のポテンシャルも深くなるため出力電荷保持部１１１から生成電荷保持部１５６への電荷の戻りを抑制することができる。これ以外の信号生成処理は図４において説明した処理と同様であるため、説明を省略する。
　これ以外の撮像装置１０の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第２の実施の形態では、保持電荷転送の際に、第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に制御電圧を印加した後に保持電荷転送部１２６を導通状態にする。これにより、出力電荷保持部１１１から生成電荷保持部１５６への電荷の戻りを防ぐことができ、画像信号の誤差を軽減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、第１の生成電荷保持ゲート１４３および第２の生成電荷保持ゲート１４４に中間電圧を印加していた。これに対し、本技術の第３の実施の形態では、保持電荷転送部１２６のゲートにも中間電圧を印加する。これにより、電荷の完全転送を行うことができる。
　［信号生成処理］
　図１７は、本技術の第３の実施の形態における信号生成処理の一例を示す図である。同図は、図４において説明した信号生成処理のうち、露光後の保持電荷転送の期間（期間Ｔ１６乃至Ｔ２６）の処理を表したものである。同図の処理では、期間Ｔ２４乃至Ｔ２４'において転送信号線ＴＲＧにオン電圧およびオフ電圧の略中間の電圧を印加する。この略中間の電圧として略０Ｖの電圧を印加することができる。これにより、保持電荷転送部１２６のチャンネル領域のポテンシャルの傾きが大きくなり、保持電荷転送部１２６のチャンネル領域に滞留していた電荷を出力電荷保持部１１１に転送することができる。
　これ以外の撮像装置１０の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第３の実施の形態によれば、露光後の保持電荷転送において保持電荷転送部１２６に中間電圧を印加することにより、保持電荷転送部１２６のチャンネル領域に滞留していた電荷の完全転送を行うことができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、２つの生成電荷保持ゲートにより、生成電荷保持部１５６のポテンシャルを制御していた。これに対し、本技術の第４の実施の形態では、３つの生成電荷保持ゲートにより制御を行う。これにより、電荷の転送の際、生成電荷保持部１５６に残留する電荷を削減することができる。
　［画素の配置］
　図１８は、本技術の第４の実施の形態における画素１１０の構成例を示す上面図である。同図は、図１２と同様に、半導体基板表面における画素１１０の配置を模式的に表した図である。第２の生成電荷保持ゲート１４４に隣接して第３の生成電荷保持ゲート１４７がさらに配置される点で、図１２において説明した画素１１０と異なる。同図の場合においても、保持電荷転送の終了において、保持電荷転送部１２６から遠い位置に配置された第１の生成電荷保持ゲート１４３から順に印加する電圧を制御電圧からバイアス電圧に変化させる。画素１１０の配置において、光電変換部１２１から出力電荷保持部１１１までの距離が比較的長い場合には、生成電荷保持部１５６における電荷の転送距離が比較的長くなる。そこで、生成電荷保持部１５６の生成電荷保持ゲートを第１の生成電荷保持ゲート１４３、第２の生成電荷保持ゲート１４４および第３の生成電荷保持ゲート１４７の３つに分割して転送を行う。これにより、生成電荷保持部１５６に残留する電荷を削減することができる。
　なお、生成電荷保持部１５６の構成は、この例に限定されるものではない。例えば、４以上の生成電荷保持ゲートを有し、これらの生成電荷保持ゲートにより電荷を転送する構成にすることもできる。
　これ以外の撮像装置１０の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第４の実施の形態によれば、生成電荷保持部１５６における電荷の転送距離が長い場合において、生成電荷保持部１５６に残留する電荷を削減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、２つの生成電荷保持ゲートにより、生成電荷保持部１５６のポテンシャルを制御していた。これに対し、本技術の第５の実施の形態では、１つの生成電荷保持ゲートにより制御を行う。これにより、撮像装置１０の構成を簡略化することができる。
　［画素の配置］
　図１９は、本技術の第５の実施の形態における画素１１０の構成例を示す上面図である。同図は、図１２と同様に、半導体基板表面における画素１１０の配置を模式的に表した図である。同図の画素１１０は、第２の生成電荷保持ゲート１４４を備える必要はない。画素１１０の配置において、光電変換部１２１から出力電荷保持部１１１までの距離が比較的短い場合には、１つの生成電荷保持ゲート（第１の生成電荷保持ゲート１４３）により電荷の転送を行うことができる。すなわち、生成電荷保持部１５６における電荷の転送距離が比較的短い場合には、第２の生成電荷保持ゲート１４４を省略することができる。
　これ以外の撮像装置１０の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第５の実施の形態によれば、生成電荷保持部１５６における電荷の転送距離が短い場合において、生成電荷保持ゲート数を削減することができ、撮像装置１０の構成を簡略化することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、画素１１０は１つの光電荷生成部１２０を備えていた。これに対し、本技術の第６の実施の形態では、２つの光電荷生成部を備えて１つの出力電荷保持部１１１を共有する。これにより、撮像装置１０の構成を簡略化することができる。
　［画素の回路構成］
　図２０は、本技術の第６の実施の形態における画素１１０の構成例を示す図である。同図の画素１１０は、光電荷生成部１７０をさらに備える点で図２において説明した画素１１０と異なる。同図に表したように、光電荷生成部１２０および１７０の出力が出力電荷保持部１１１および画素制御回路部１３０に共通に接続される。
　光電荷生成部１７０は、光電変換部１７１と、オーバーフローゲート１７４と、電荷保持部１７２と、保持電荷転送部１７６とを備える。これらの接続は光電荷生成部１２０と同様であるため、説明を省略する。
　［画素の配置］
　図２１は、本技術の第６の実施の形態における画素１１０の構成例を示す上面図である。同図は、図１２と同様に、半導体基板表面における画素１１０の配置を模式的に表した図である。なお、電荷保持部１７２は、生成電荷転送部１７５、第１の生成電荷保持ゲート１８３、第２の生成電荷保持ゲート１８４および生成電荷保持部（不図示）により構成される。また、生成電荷転送部１７５はゲート１８２を備え、保持電荷転送部１７６は保持電荷転送ゲート１８５を備える。同図において、画素制御回路部１３０の右側に光電変換部１７１のＮ型半導体領域１９４が配置される。光電変換部１７１の右側にオーバーフローゲート１７４のゲート１８１およびＮ型半導体領域１９３が順に隣接して配置される。光電変換部１７１の右上には、生成電荷転送部１７５のゲート１８２が配置される。この生成電荷転送部１７５の左側に第１の生成電荷保持ゲート１８３および第２の生成電荷保持ゲート１８４が順に隣接して配置される。この第２の生成電荷保持ゲート１８４と出力電荷保持部１１１との間に保持電荷転送部１７６の保持電荷転送ゲート１８５が配置される。このように、出力電荷保持部１１１および画素制御回路部１３０の両側に光電荷生成部１２０および１７０が対称に配置される。
　図２２は、本技術の第６の実施の形態における画素１１０の他の構成例を示す上面図である。同図の電荷保持部１２２および１７２には、図１９において説明した１つの生成電荷保持ゲート（第１の生成電荷保持ゲート１４３および１８３）が配置された生成電荷保持部を採用する。また同図の光電荷生成部１７０は、出力電荷保持部１１１のＮ型半導体領域１５８と同様の構成を有するＮ型半導体領域１９８を備える。これらは、配線１８９により電気的に接続される。まず、光電荷生成部１２０の配置について説明する。同図の中央部に光電変換部１２１が配置され、この右側にオーバーフローゲート１２４が配置される。光電変換部１２１の左上部に生成電荷転送部１２５および第１の生成電荷保持ゲート１４３が順に配置される。第１の生成電荷保持ゲート１４３に隣接して保持電荷転送部１２６が配置され、保持電荷転送部１２６に隣接して出力電荷保持部１１１が配置される。光電荷生成部１７０においても、光電荷生成部１２０と同様に配置される。画素制御回路部１３０のうち、ＭＯＳトランジスタ１３３は出力電荷保持部１１１のＮ型半導体領域１５８の上側に配置され、電荷排出部１３１およびＭＯＳトランジスタ１３２は光電変換部１２１の左側に配置される。
　これ以外の撮像装置１０の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第６の実施の形態によれば、画素１１０において光電荷生成部１２０および１７０により画素制御回路部１３０等を共有するため、撮像装置１０の構成を簡略化することができる。
　＜７．変形例＞
　上述の実施の形態では、生成電荷転送部１２５、生成電荷保持部１５６および保持電荷転送部１２６は、長方形状にしていた。これに対し、本技術の変形例では、これらの形状を変更し、光電変換部１２１により生成された電荷の転送経路を短くする。
　［画素の配置］
　図２３は、本技術の実施の形態の変形例における画素１１０の構成例を示す上面図である。同図は、画素１１０のうち生成電荷転送部１２５、生成電荷保持部１５６、保持電荷転送部１２６および出力電荷保持部１１１の構成を表したものである。同図におけるａの画素１１０においては、出力電荷保持部１１１のＮ型半導体領域１５８の下側の領域に隣接して保持電荷転送部１２６の保持電荷転送ゲート１４５が配置される。この保持電荷転送部１２６の下側の領域に第１の生成電荷保持ゲート１４３が配置される。さらに、第１の生成電荷保持ゲート１４３の外側に生成電荷転送部１２５のゲート１４２が配置される。なお、生成電荷転送部１２５および生成電荷保持部１５６の形状は、同図におけるｂ乃至ｄに表した各形状にすることもできる。
　このように、本技術の実施の形態の変形例によれば、保持電荷転送部１２６および出力電荷保持部１１１を生成電荷保持部１５６の中央部に配置することにより、電荷の転送経路を短くすることができる。
　上述のように、本技術の実施の形態は、グローバルシャッタ機能を有する撮像装置１０において、生成電荷保持部１５６に負のバイアス電圧を印加する。さらに、生成電荷保持部１５６に保持された電荷を転送する期間の終了の際に制御電圧およびバイアス電圧の中間の電圧を生成電荷保持部１５６に印加する。これにより、表面準位に起因する暗電流の影響を抑制しながら生成電荷保持部１５６に保持された全ての電荷を出力電荷保持部１１１に転送することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定の露光期間の露光量に応じた電荷を生成する光電変換部と、
　半導体領域に形成されて前記電荷を保持する生成電荷保持部と、
　前記露光期間の経過後に前記光電変換部と前記生成電荷保持部との間を導通させて前記電荷を前記光電変換部から前記生成電荷保持部に転送する生成電荷転送を行う生成電荷転送部と、
　前記電荷を保持する出力電荷保持部と、
　前記生成電荷保持部と前記出力電荷保持部との間を導通させて前記生成電荷保持部に保持された電荷を前記出力電荷保持部に転送する保持電荷転送を行う保持電荷転送部と、
　前記保持電荷転送の後に前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成部と、
　前記生成電荷転送および前記保持電荷転送の期間に前記生成電荷保持部のポテンシャルを制御する電圧である制御電圧を前記生成電荷保持部に印加し、前記生成電荷転送および前記保持電荷転送の期間とは異なる期間に前記制御電圧とは異なる極性の電圧であるバイアス電圧を前記生成電荷保持部に印加し、前記保持電荷転送の期間の終了の際に前記制御電圧および前記バイアス電圧の略中間の電圧を前記生成電荷保持部に印加した後に前記バイアス電圧を印加する生成電荷保持ゲート部と
を具備する固体撮像素子。
（２）前記生成電荷保持ゲート部は、略０Ｖの電圧を前記制御電圧および前記バイアス電圧の略中間の電圧として前記生成電荷保持部に印加する前記（１）に記載の固体撮像素子。
（３）前記生成電荷保持ゲート部は、複数の電極により構成されて前記保持電荷転送の終了において印加する電圧の前記制御電圧から前記バイアス電圧への変更を行う際に前記複数の電極のうち前記保持電荷転送部から遠い位置に配置された電極から順に前記変更を行う前記（１）または（２）に記載の固体撮像素子。
（４）前記生成電荷保持部と前記生成電荷保持ゲートとの間に配置されて前記生成電荷保持部が形成された前記半導体領域とは異なる導電型に形成された半導体領域をさらに具備する前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記保持電荷転送の前に前記出力電荷保持部に保持された前記電荷を排出する電荷排出部をさらに具備する前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記電荷排出部は、前記生成電荷転送の前に前記生成電荷保持部に残存する前記電荷を排出するための前記保持電荷転送の期間に非導通の状態になる前記（５）に記載の固体撮像素子。
（７）前記生成電荷保持ゲート部は、前記保持電荷転送において前記保持電荷転送部が導通する前に前記制御電圧が印加される前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記保持電荷転送部は、当該保持電荷転送部を導通させるオン電圧の印加と前記オン電圧とは異なる極性のオフ電圧の印加とが行われる保持電荷転送ゲートをさらに具備する前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記保持電荷転送部は、前記保持電荷転送の期間の終了の際に前記オン電圧および前記オフ電圧の略中間の電圧が前記保持電荷転送ゲートに印加された後に前記オフ電圧が前記保持電荷転送ゲートに印加される前記（８）に記載の固体撮像素子。
（１０）前記保持電荷転送部は、略０Ｖの電圧が前記オン電圧および前記オフ電圧の略中間の電圧として前記保持電荷転送ゲートに印加される前記（９）に記載の固体撮像素子。
（１１）所定の露光期間の露光量に応じた電荷を生成する光電変換部と、
　半導体領域に形成されて前記電荷を保持する生成電荷保持部と、
　前記露光期間の経過後に前記光電変換部と前記生成電荷保持部との間を導通させて前記電荷を前記光電変換部から前記生成電荷保持部に転送する生成電荷転送を行う生成電荷転送部と、
　前記電荷を保持する出力電荷保持部と、
　前記生成電荷保持部と前記出力電荷保持部との間を導通させて前記生成電荷保持部に保持された電荷を前記出力電荷保持部に転送する保持電荷転送を行う保持電荷転送部と、
　前記保持電荷転送の後に前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成部と、
　前記生成電荷転送および前記保持電荷転送の期間に前記生成電荷保持部のポテンシャルを制御する電圧である制御電圧を前記生成電荷保持部に印加し、前記生成電荷転送および前記保持電荷転送の期間とは異なる期間に前記制御電圧とは異なる極性の電圧であるバイアス電圧を前記生成電荷保持部に印加し、前記保持電荷転送の期間の終了の際に前記制御電圧および前記バイアス電圧の略中間の電圧を前記生成電荷保持部に印加した後に前記バイアス電圧を印加する生成電荷保持ゲート部と、
　前記生成された信号を処理する処理回路と
を具備する撮像装置。
　１０　撮像装置
　１００　画素アレイ部
　１１０　画素
　１１１　出力電荷保持部
　１２０、１７０　光電荷生成部
　１２１、１７１　光電変換部
　１２２、１７２　電荷保持部
　１２４、１７４　オーバーフローゲート
　１２５、１７５　生成電荷転送部
　１２６、１７６　保持電荷転送部
　１３０　画素制御回路部
　１３１　電荷排出部
　１３２、１３３　ＭＯＳトランジスタ
　１３４　信号生成部
　１４３、１８３　第１の生成電荷保持ゲート
　１４４、１８４　第２の生成電荷保持ゲート
　１４５、１８５　保持電荷転送ゲート
　１４７　第３の生成電荷保持ゲート
　１５３、１５４、１５８、１５９、１９３、１９４、１９８　Ｎ型半導体領域
　１５６　生成電荷保持部
　１５５、１５７　Ｐ型半導体領域
　２００　垂直駆動部
　３００　カラム信号処理部
　４００　制御部

Claims (11)

  1. 　所定の露光期間の露光量に応じた電荷を生成する光電変換部と、
    　半導体領域に形成されて前記電荷を保持する生成電荷保持部と、
    　前記露光期間の経過後に前記光電変換部と前記生成電荷保持部との間を導通させて前記電荷を前記光電変換部から前記生成電荷保持部に転送する生成電荷転送を行う生成電荷転送部と、
    　前記電荷を保持する出力電荷保持部と、
    　前記生成電荷保持部と前記出力電荷保持部との間を導通させて前記生成電荷保持部に保持された電荷を前記出力電荷保持部に転送する保持電荷転送を行う保持電荷転送部と、
    　前記保持電荷転送の後に前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成部と、
    　前記生成電荷転送および前記保持電荷転送の期間に前記生成電荷保持部のポテンシャルを制御する電圧である制御電圧を前記生成電荷保持部に印加し、前記生成電荷転送および前記保持電荷転送の期間とは異なる期間に前記制御電圧とは異なる極性の電圧であるバイアス電圧を前記生成電荷保持部に印加し、前記保持電荷転送の期間の終了の際に前記制御電圧および前記バイアス電圧の略中間の電圧を前記生成電荷保持部に印加した後に前記バイアス電圧を印加する生成電荷保持ゲート部と
    を具備する固体撮像素子。
  2. 　前記生成電荷保持ゲート部は、略０Ｖの電圧を前記制御電圧および前記バイアス電圧の略中間の電圧として前記生成電荷保持部に印加する請求項１記載の固体撮像素子。
  3. 　前記生成電荷保持ゲート部は、複数の電極により構成されて前記保持電荷転送の終了において印加する電圧の前記制御電圧から前記バイアス電圧への変更を行う際に前記複数の電極のうち前記保持電荷転送部から遠い位置に配置された電極から順に前記変更を行う請求項１記載の固体撮像素子。
  4. 　前記生成電荷保持部と前記生成電荷保持ゲートとの間に配置されて前記生成電荷保持部が形成された前記半導体領域とは異なる導電型に形成された半導体領域をさらに具備する請求項１記載の固体撮像素子。
  5. 　前記保持電荷転送の前に前記出力電荷保持部に保持された前記電荷を排出する電荷排出部をさらに具備する請求項１記載の固体撮像素子。
  6. 　前記電荷排出部は、前記生成電荷転送の前に前記生成電荷保持部に残存する前記電荷を排出するための前記保持電荷転送の期間に非導通の状態になる請求項５記載の固体撮像素子。
  7. 　前記生成電荷保持ゲート部は、前記保持電荷転送において前記保持電荷転送部が導通する前に前記制御電圧が印加される請求項１記載の固体撮像素子。
  8. 　前記保持電荷転送部は、当該保持電荷転送部を導通させるオン電圧の印加と前記オン電圧とは異なる極性のオフ電圧の印加とが行われる保持電荷転送ゲートをさらに具備する請求項１記載の固体撮像素子。
  9. 　前記保持電荷転送部は、前記保持電荷転送の期間の終了の際に前記オン電圧および前記オフ電圧の略中間の電圧が前記保持電荷転送ゲートに印加された後に前記オフ電圧が前記保持電荷転送ゲートに印加される請求項８記載の固体撮像素子。
  10. 　前記保持電荷転送部は、略０Ｖの電圧が前記オン電圧および前記オフ電圧の略中間の電圧として前記保持電荷転送ゲートに印加される請求項９記載の固体撮像素子。
  11. 　所定の露光期間の露光量に応じた電荷を生成する光電変換部と、
    　半導体領域に形成されて前記電荷を保持する生成電荷保持部と、
    　前記露光期間の経過後に前記光電変換部と前記生成電荷保持部との間を導通させて前記電荷を前記光電変換部から前記生成電荷保持部に転送する生成電荷転送を行う生成電荷転送部と、
    　前記電荷を保持する出力電荷保持部と、
    　前記生成電荷保持部と前記出力電荷保持部との間を導通させて前記生成電荷保持部に保持された電荷を前記出力電荷保持部に転送する保持電荷転送を行う保持電荷転送部と、
    　前記保持電荷転送の後に前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成部と、
    　前記生成電荷転送および前記保持電荷転送の期間に前記生成電荷保持部のポテンシャルを制御する電圧である制御電圧を前記生成電荷保持部に印加し、前記生成電荷転送および前記保持電荷転送の期間とは異なる期間に前記制御電圧とは異なる極性の電圧であるバイアス電圧を前記生成電荷保持部に印加し、前記保持電荷転送の期間の終了の際に前記制御電圧および前記バイアス電圧の略中間の電圧を前記生成電荷保持部に印加した後に前記バイアス電圧を印加する生成電荷保持ゲート部と、
    　前記生成された信号を処理する処理回路と
    を具備する撮像装置。
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