WO2017056132A1 - 半導体装置 - Google Patents

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WO2017056132A1
WO2017056132A1 PCT/JP2015/005013 JP2015005013W WO2017056132A1 WO 2017056132 A1 WO2017056132 A1 WO 2017056132A1 JP 2015005013 W JP2015005013 W JP 2015005013W WO 2017056132 A1 WO2017056132 A1 WO 2017056132A1
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WO
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control unit
setting register
master
masters
transfer amount
Prior art date
Application number
PCT/JP2015/005013
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English (en)
French (fr)
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翔 山中
俊行 平木
義彦 堀田
入田　隆宏
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ルネサスエレクトロニクス株式会社
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Priority to CN202111655532.5A priority patent/CN114490457B/zh
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a plurality of circuit blocks are connected via a bus.
  • Patent Document 1 when there is a request from a master designated as a priority master, if there is a slot with the highest priority in the priority master after the current slot, the slot of the priority master is reduced so as to reduce the latency of the priority master.
  • a technique for performing replacement is disclosed.
  • Patent Document 2 in a circuit composed of multi-master / multi-slave connected via an interconnect, tokens are exchanged between nodes on a virtual network before issuing a request on a physical network.
  • a technique for performing bus arbitration by performing is disclosed.
  • Patent Document 2 has a problem that the latency of a circuit increases because a request is issued on a physical network after arbitration is performed using a token triggered by the request. Further, in a multi-level interconnect, arbitration is performed for each level, so that a large amount of buffers for storing requests are required in each level.
  • the semiconductor device calculates the number of access rights that can be granted based on the free space information of the buffer of the memory controller, and the QoS (Quality of ⁇ Service) information of the plurality of masters and the rights can be granted. Based on the number, the master to which the access right is granted is selected, and the request of the master to which the access right has not been granted is not passed.
  • QoS Quality of ⁇ Service
  • FIG. 1 is a configuration diagram of a semiconductor device according to a first embodiment
  • 4 is a flowchart showing an example of processing of a memory controller related to access rights according to the first embodiment
  • 3 is a flowchart showing an example of processing of a central bus control unit related to an access right according to the first exemplary embodiment
  • 4 is a flowchart showing an example of processing of a sub-bus control unit related to access right according to the first exemplary embodiment
  • FIG. 3 is a configuration diagram of a semiconductor device according to a second embodiment
  • FIG. 6 is a configuration diagram of a central bus control unit according to a second embodiment
  • 3 is a configuration diagram of a memory controller according to a second embodiment
  • FIG. 10 is a diagram illustrating an example of setting information of a reservation type register group according to the second exemplary embodiment
  • FIG. 9 is a diagram showing a setting example of bandwidth in the setting of FIG. 8 according to the second embodiment
  • FIG. 10 is a diagram illustrating setting information examples of a reservation type register group and a refresh request subslot number setting register according to the second embodiment
  • FIG. 11 is a diagram showing a setting example of a bandwidth in the setting of FIG. 10 according to the second embodiment.
  • FIG. 10 is a configuration diagram of a central bus control unit according to a modification of the second embodiment.
  • 10 is a diagram illustrating an example of setting information of a reservation type register group according to a modification of the second embodiment.
  • FIG. 14 is a diagram illustrating a setting example of a bandwidth in the setting of FIG. 13 according to a modification of the second embodiment.
  • FIG. 9 is a configuration diagram of a central bus control unit according to a third embodiment. It is a figure which shows the example of the distribution priority about the master which issues a request
  • FIG. The first half according to the third embodiment is a diagram showing an example of distribution priorities for a master that issues a request only in the second half without making a request.
  • FIG. 6 is a configuration diagram of a semiconductor device according to a fourth embodiment;
  • FIG. 1 is a diagram illustrating the configuration of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment includes a plurality of masters 100, a plurality of sub-bus control units 200a, a bus arbiter 300, a memory controller 400a, a memory 500, The central bus control unit 600a, the bus 10, the bus 20, and the bus 30 are included.
  • the number of masters 100 is three.
  • the number of masters 100 is not limited as long as it is two or more.
  • the three masters 100 in FIG. 1 are also referred to as master A, master B, and master C, respectively.
  • the number of masters 100 and the number of sub-bus control units 200a are the same.
  • the plurality of masters 100 are each connected to the corresponding sub-bus control unit 200a via the bus 10.
  • the plurality of masters 100 output requests for the memory 500 to the sub-bus control unit 200a via the bus 10.
  • the sub-bus control unit 200a includes a request issue control unit 201a.
  • the request issuance control unit 201 a receives a request from the bus 10. Further, the request issuance control unit 201a receives the priority level signal 705 from the central bus control unit 600a.
  • the priority level signal 705 is a signal indicating a priority level based on the QoS information of the master 100.
  • the request issuance control unit 201a determines whether or not to output the received request to the bus 20. This determination is made based on whether or not the access right grant signal 700 indicating the grant of the access right is distributed from the central bus control unit 600a. The request issuance control unit 201a outputs the received request to the bus 20 when the access right grant signal 700 is distributed. The request issuance control unit 201a does not output the received request to the bus 20 when the access right grant signal 700 is not distributed, that is, when the access right is not granted. That is, the request issuance control unit 201a cannot pass the request of the master 100 until the access right is acquired.
  • the request issuance control unit 201a adds the priority level of the corresponding master 100 to the request and outputs the request.
  • the priority level is the priority level indicated by the priority level signal 705. If the request issuance control unit 201a has not received a request from the bus 10 when the access right is acquired, the request issuance control unit 201a returns the access right to the central bus control unit 600a by an access right return signal 710.
  • the bus arbiter 300 receives a request from the bus 20. In addition, the bus arbiter 300 performs request arbitration using the priority level added to the received request. Note that the request arbitration method using the priority level performed by the bus arbiter 300 is a generally known method and will not be described. As a result of the arbitration, the bus arbiter 300 outputs a request having the highest priority level among the requests from the plurality of masters 100 to the bus 30. Note that the arbitration performed by the bus arbiter 300 may be a round robin method or a fixed priority method.
  • the memory controller 400 a includes a buffer 401.
  • the memory controller 400 a receives a request from the bus 30.
  • the memory controller 400 a stores the received request in the buffer 401.
  • the memory controller 400 a performs request scheduling using the priority level added to the request stored in the buffer 401, and controls access to the memory 500.
  • the memory controller 400a constantly monitors the usage status of the buffer 401. When the buffer 401 is released due to the completion of the response processing, the release information of the buffer 401 is output as the buffer release notification signal 720 to the central bus control unit 600a.
  • the memory 500 is, for example, DDR SDRAM (Double-Data-Rate Synchronous Dynamic Random Access Memory), SRAM (Static Random Access Memory), or the like.
  • the memory 500 is not limited to DDRDSDRAM and SRAM, but may be other memory.
  • the central bus control unit 600a is a functional unit for controlling access rights.
  • the central bus control unit 600a includes a grantable maximum number setting register 601, a right grant number control unit 602, a right grant selection control unit 603a, and a QoS information register 610.
  • the maximum grantable number setting register 601 stores the maximum number of rights that can be granted access rights.
  • the maximum number of access rights that can be granted means the maximum number of access rights that can be granted. Note that the value of the maximum number of rights that can be granted stored in the maximum number of grantable setting register 601 can be changed.
  • the right grant number control unit 602 receives a buffer release notification signal 720 from the memory controller 400a. Then, the right grant number control unit 602 calculates the right grantable number of access rights based on the empty information in the buffer 401. Further, the right grant number control unit 602 outputs the calculated right grantable number to the right grant selection control unit 603a.
  • the right grant number control unit 602 reads the maximum number of rights grantable from the maximum grantable number setting register 601. Then, the right grant number control unit 602 calculates the right grantable number of access rights based on the empty information in the buffer 401, with the maximum number of right grantable being the upper limit.
  • the right grant number control unit 602 receives an access right return signal 710 from the request issuance control unit 201a. Then, the right grant number control unit 602 calculates the right grantable number of access rights based on the empty information in the buffer 401 and the number of returned access rights.
  • the right grant count control unit 602 uses the maximum number of grantable rights, the access right return signal 710, and the number of access rights to which the right can be granted. Can also be calculated. Specifically, when the access right grant signal 700 is distributed starting from the maximum number of rights that can be granted, the number of rights that can be granted is reduced by the number of distributions. In addition, the right grant number control unit 602 increases the number of grantable rights by receiving the buffer release notification signal 720 from the memory controller 400a or the access right return signal 710 from the request issuance control unit 201a. The right grant number control unit 602 may recognize the number of distributed access rights by receiving it from the right grant selection control unit 603a.
  • the right grant number control unit 602 may recognize the right grantable number output to the right grant selection control unit 603a as the number of distributed access rights. This is effective when the right grant selection control unit 603a always distributes all access rights corresponding to the number of rights that can be granted.
  • the QoS information register 610 stores QoS information of a plurality of masters 100.
  • the right grant selection control unit 603a reads QoS information of a plurality of masters 100 from the QoS information register 610. Also, the right grant selection control unit 603a receives the right grantable number from the right grant number control unit 602. Then, the right grant selection control unit 603a selects a master as a right grant destination of the access right based on the QoS information of the plurality of masters 100 and the number of grantable rights. Specifically, the right grant selection control unit 603a grants the right of the access right so that the right is preferentially distributed to the master 100 having a high priority level based on the QoS information within the range of the right grantable number. Select the master.
  • the right grant selection control unit 603a distributes the access right grant signal 700 to the master 100 selected as the right grant destination master of the access right. Specifically, the access right grant signal 700 is output to the sub-bus control unit 200a of the selected master 100. Note that the right grant selection control unit 603a selects the right to which the access right is granted and outputs the access right grant signal 700 every cycle. Furthermore, the right grant selection control unit 603a outputs a priority level signal 705 indicating a priority level based on the QoS information of the master 100 to the sub-bus control unit 200a of the master 100. Note that the output of the priority level signal 705 in the right grant selection control unit 603a is performed at the timing when the QoS information is stored in the QoS information register 610. Thereby, the priority level based on the QoS information stored in the QoS information register 610 is also reflected in the sub-bus control unit 200a.
  • the memory controller 400a monitors whether or not the buffer 401 is released (S101). If it is determined in S101 that the buffer 401 is not released, the monitoring in S101 is continued.
  • the memory controller 400a When it is determined in S101 that the buffer 401 is released, the memory controller 400a outputs the release information of the buffer 401 to the central bus control unit 600a as the buffer release notification signal 720 (S102), and returns to S101.
  • the right grant number control unit 602 determines whether or not a buffer release notification signal 720 has been received (S201). If it is determined in S201 that the buffer release notification signal 720 has been received, the right grant number control unit 602 increases the number of rights that can be granted (S202).
  • the right grant number control unit 602 determines whether an access right return signal 710 has been received (S203). If it is determined in S201 that the buffer release notification signal 720 has not been received, the process also proceeds to S203. If it is determined in S203 that the access right return signal 710 has been received, the right grant number control unit 602 increases the right grantable number (S204).
  • the right grant selection control unit 603a determines whether or not the right can be granted (S205). If it is determined in S203 that the access right return signal 710 has not been received, the process also proceeds to S205. The determination in S205 is performed by receiving the number of rights that can be granted from the rights grant number control unit 602. Note that the determination in S205 is performed every cycle.
  • the process returns to S201.
  • the right grant selection control unit 603a selects the right granting master (S206). After S206, the right grant selection control unit 603a distributes the access right grant signal 700 to the right grantee master (S207).
  • the number-of-rights control unit 602 reduces the number of rights that can be granted (S208), and returns to S201.
  • S201 is performed before S203, but either S201 or S203 may be performed first.
  • S208 is performed after S207, but S208 may be performed before S207.
  • the right granting number control unit 602 may reduce the right grantable number at the timing of outputting the right grantable number to the right grant selection control unit 603a.
  • the request issuance control unit 201a determines whether an access right has been acquired (S301). If it is determined in S301 that the access right has not been acquired, the request from the master 100 is not passed (S302), and the process returns to S301.
  • the request issuance control unit 201a determines whether or not the request received from the master 100 is held (S303). If it is determined in S303 that the request is not held, the access right is returned to the right grant number control unit 602 (S304). On the other hand, if it is determined in S303 that the request is held, the request is passed (S305). That is, a request is output to the bus 20. Thereafter, the process returns to S301.
  • the availability of the buffer 401 of the memory controller 400a is monitored, and the central bus control unit 600a performs request control of all the masters 100 using the access right. . As a result, overall optimum control can be realized.
  • the number of access rights distributed by the right grant number control unit 602 is controlled. As a result, the number of requests staying in the entire bus system can be controlled.
  • the maximum number of grantable access rights can be set by the maximum grantable number setting register 601.
  • the maximum number is set to the same number as the buffer 401 of the memory controller 400a, it is possible to control so that the bus is not always clogged. Further, by setting the maximum number to be larger than the buffer 401 of the memory controller 400a, it is possible to control in consideration of requests that can exist on the bus on the way.
  • the access right is returned.
  • the number of rights that can be granted can be increased by the number returned.
  • the semiconductor device according to the second embodiment includes a plurality of masters 100, a plurality of sub-bus control units 200a, a bus arbiter 300, a memory controller 400b, a memory 500, and a central bus control unit. 600 b, bus 10, bus 20, and bus 30.
  • the plurality of masters 100, the plurality of sub-bus control units 200a, the bus arbiter 300, the memory 500, the bus 10, the bus 20, and the bus 30 are the same as those shown in the first embodiment, and thus the description thereof is omitted. .
  • the central bus control unit 600b includes a maximum grantable number setting register 601, a right grant number control unit 602, a right grant selection control unit 603b, a slot setting register 604, and a refresh request subslot number.
  • a setting register 605, a refresh request controller 606, a mask signal generation unit 607, a reservation type register group 620a, and a transfer amount monitor 640a are provided.
  • the maximum grantable number setting register 601 and the right grant number control unit 602 are the same as those shown in the first embodiment, and thus the description thereof is omitted.
  • the reservation type register group may be referred to as a first setting register group.
  • the slot setting register 604 stores the number of subslots existing in one basic slot and the period of one subslot.
  • the basic slot indicates a refresh period of the memory 500.
  • the number of subslots existing in one basic slot stored in the slot setting register 604 and the period of one subslot can be changed.
  • the refresh request subslot number setting register 605 stores the subslot number from which the refresh request controller 606 outputs the refresh request signal 740. Note that the subslot number stored in the refresh request subslot number setting register 605 can be changed.
  • the refresh request controller 606 reads the sub slot number stored in the refresh request sub slot number setting register 605. In addition, the refresh request controller 606 outputs a refresh request signal 740 to the memory controller 400b in the sub slot indicated by the read sub slot number.
  • the transfer amount monitor 640a is a functional unit that measures the transfer amount of requests transferred from the plurality of masters 100 to the bus arbiter 300 via the corresponding sub-bus control units 200a.
  • the transfer amount monitor 640 a measures the transfer amounts of requests from the plurality of masters 100 based on the monitor signals 730 from the plurality of buses 20. Then, the transfer amount monitor 640 a outputs the measured transfer amounts of requests from the plurality of masters 100 to the mask signal generation unit 607.
  • the reserved type register group 620a includes a reserved bandwidth setting register 621, a reserved type priority level setting register 622, a basic slot period setting register 623, an operation basic slot number setting register 624, and a transfer operation subslot pattern setting register 625. It has.
  • the central bus control unit 600b includes the same number of reserved register groups 620a as the number of masters 100. Note that the relationship between the plurality of masters 100 and the reserved register group 620a may be any of the following relationships.
  • a dedicated reserved register group 620a may be used for each of the plurality of masters 100.
  • the central bus control unit 600b has a reserved register group 620a dedicated to master A, a reserved register group 620a dedicated to master B, and a master.
  • Three reserved type register groups 620a of the reserved type register group 620a dedicated to C may be provided.
  • each of the reservation type register groups 620a may not be a reservation type register group 620a dedicated to each master 100.
  • the central bus control unit 600b may include a plurality of reserved register groups 620a and associate the plurality of reserved register groups 620a with the plurality of masters 100.
  • the central bus control unit 600b may include one reservation type register group 620a, and each of the setting registers in the reservation type register group 620a may store information about a plurality of masters 100, respectively.
  • a setting register separately provided for each of the plurality of masters 100 and a setting register for storing information about the plurality of masters 100 in one setting register may be divided.
  • the reserved bandwidth setting register 621 stores reserved bandwidths of a plurality of masters 100.
  • the reserved bandwidth indicates, for example, a reserved transfer amount per sub-slot in the master 100.
  • the reservation type priority level setting register 622 stores priority levels of a plurality of masters 100.
  • the basic slot period setting register 623 stores the period of the basic slot that distributes the access right for each of the plurality of masters 100. For example, if 1 is stored in the basic slot period setting register 623, the distribution of access rights is valid every basic slot, and if 2 is stored, the distribution of access rights is valid once in two basic slots.
  • the operation basic slot number setting register 624 stores the basic slot number for distributing the access right for each of the plurality of masters 100. For example, if 1 is stored in the operation basic slot number setting register 624, access right distribution is valid in the first basic slot, and if 2 is stored, access right distribution is valid in the second basic slot.
  • the transfer operation subslot pattern setting register 625 stores a subslot pattern for distributing an access right for each of the plurality of masters 100. Specifically, whether or not the access right can be distributed in each sub slot constituting the basic slot is stored as a sub slot pattern for distributing the access right. For example, the transfer operation sub-slot pattern setting register 625 stores “ ⁇ ” in a sub-slot where the access right can be distributed and stores “X” in a sub-slot where the access right cannot be distributed.
  • the mask signal generation unit 607 receives the transfer amount of requests from the plurality of masters 100 from the transfer amount monitor 640a.
  • the mask signal generation unit 607 reads the number of subslots present in one basic slot and the period of one subslot from the slot setting register 604. Further, the mask signal generation unit 607 reads the reserved bandwidths of the plurality of masters 100 from the reserved bandwidth setting register 621.
  • the mask signal generation unit 607 uses the number of subslots present in one basic slot and the period of one subslot, the transfer amount of requests from the plurality of masters 100, and the reserved bandwidth of the plurality of masters 100. Then, a mask signal for the access right grant signal 700 is generated. Further, the mask signal generation unit 607 outputs the generated mask signal to the right grant selection control unit 603b.
  • the mask signal generation unit 607 uses the number of subslots present in one basic slot read from the slot setting register 604 and the period of one subslot to determine the number of subslots present in one basic slot and 1 Set subslot duration. Further, when the request transfer amount of any master 100 reaches the reserved transfer amount of the master 100, the mask signal generation unit 607 generates a mask signal for the remaining period of the subslot for the master 100. To do.
  • the right grant selection control unit 603b reads the reserved bandwidth of the plurality of masters 100 from the reserved bandwidth setting register 621. Also, the right grant selection control unit 603b reads the priority levels of the plurality of masters 100 from the reservation type priority level setting register 622. Further, the right grant selection control unit 603b reads the basic slot period for distributing the access right from the basic slot period setting register 623 for each of the plurality of masters 100. Further, the right grant selection control unit 603 b reads the basic slot number for distributing the access right from the operation basic slot number setting register 624 for each of the plurality of masters 100.
  • the right grant selection control unit 603b reads the sub slot pattern for distributing the access right from the transfer operation sub slot pattern setting register 625 for each of the plurality of masters 100. Further, the right grant selection control unit 603b receives the mask signal from the mask signal generation unit 607. Furthermore, the right grant selection control unit 603b receives the right grantable number from the right grant number control unit 602.
  • the right grant selection control unit 603b reserves bandwidths of the plurality of masters 100, priority levels of the plurality of masters 100, basic slot periods of the plurality of masters 100, basic slot numbers of the plurality of masters 100, and Using the subslot pattern, the mask signal, and the number of rights that can be granted, the master to which the access right is granted is selected. Note that the method of selecting the right-granting master of the access right by the right-granting selection control unit 603b will be described in detail later with reference to FIGS.
  • the right grant selection control unit 603b distributes the access right grant signal 700 to the master 100 selected as the right grant destination master of the access right. Specifically, the access right grant signal 700 is output to the sub-bus control unit 200a of the selected master 100. Note that the right grant selection control unit 603b performs the selection of a right granting destination master for the access right and the output of the access right grant signal 700 every cycle. Furthermore, the right grant selection control unit 603b outputs a priority level signal 705 indicating the priority level of the master 100 to the sub-bus control unit 200a of the master 100. Note that the priority level signal 705 is output from the right grant selection control unit 603b at the timing when the priority level is stored in the reservation type priority level setting register 622. As a result, the priority level stored in the reservation-type priority level setting register 622 is also reflected in the sub-bus control unit 200a.
  • the memory controller 400b includes a buffer 401 and a refresh controller 402.
  • the buffer 401 has the same configuration as that described in Embodiment 1, and thus the description thereof is omitted.
  • the refresh controller 402 receives the refresh request signal 740 from the refresh request controller 606. Upon receiving the refresh request signal 740, the refresh controller 402 refreshes the memory 500 by outputting a refresh command to the memory 500.
  • the reserved bandwidth setting register 621 stores 10 GB / s (gigabytes per second), 5 GB / s, 8 GB / s, and 3 GB / s as reserved bandwidths of master A, master B, master C, and master D, respectively. Yes.
  • the basic slot period setting register 623 stores 1, 1, 4, and 2 as the basic slot periods of master A, master B, master C, and master D, respectively.
  • the operation basic slot number setting register 624 stores 1, 1, 4, 1 as the operation basic slot numbers of master A, master B, master C, and master D, respectively.
  • the transfer operation subslot pattern setting register 625 stores ⁇ , ⁇ , ⁇ , ⁇ as transfer operation subslot patterns in subslot 0 (ss0), subslot 1, subslot 2, and subslot 3 of the master A. Yes.
  • the transfer operation subslot pattern setting register 625 stores ⁇ , ⁇ , ⁇ , and ⁇ as transfer operation subslot patterns in subslot 0, subslot 1, subslot 2, and subslot 3 of the master B. .
  • the transfer operation subslot pattern setting register 625 stores “O”, “O”, “O”, “O” as transfer operation subslot patterns in the subslot 0, subslot 1, subslot 2, and subslot 3 of the master C.
  • the transfer operation subslot pattern setting register 625 stores x, ⁇ , ⁇ , ⁇ as transfer operation subslot patterns in the subslot 0, subslot 1, subslot 2, and subslot 3 of the master D. .
  • the selection of the right grant destination master in the setting of FIG. 8 will be described.
  • description will be made on the assumption that the number of rights that can be granted is sufficient.
  • the master of the rights grant destination is selected using the table in FIG. 9 and the priority levels of the plurality of masters 100.
  • the right grant selection control unit 603b distributes the access right to the master A in each sub slot of each basic slot. Further, the right grant selection control unit 603b distributes access rights to the master B in the subslot 0 and subslot 2 of each basic slot. Further, the right grant selection control unit 603b distributes the access right to the master C in every subslot of the fourth basic slot in the four basic slot period. Further, the right grant selection control unit 603b distributes the access right to the master D in the subslots 1 to 3 of the first basic slot in the two basic slot periods.
  • the right grant selection control unit 603b selects master A and master B as the right granting master in the sub slot 0 of the first basic slot, and grants the right in the sub slot 1 of the first basic slot.
  • Master A and master D are selected as the previous master.
  • the master 100 in which the bandwidth is set is selected as the right granting master.
  • the right grant selection control unit 603b when the right grant selection control unit 603b receives a mask signal for any master 100, the right grant selection control unit 603b removes the master 100 from the access right distribution target for the remaining period of the subslot.
  • the basic slot period and the basic operation slot number are set to 0 for the sake of simplicity.
  • the reserved bandwidth setting register 621 stores 10 GB / s, 5 GB / s, 8 GB / s, and 3 GB / s as reserved bandwidths of master A, master B, master C, and master D, respectively.
  • the transfer operation subslot pattern setting register 625 stores “O”, “O”, “O”, and “O” as transfer operation subslot patterns in the subslot 0, subslot 1, subslot 2, and subslot 3 of the master A.
  • the transfer operation subslot pattern setting register 625 stores ⁇ , ⁇ , ⁇ , and ⁇ as transfer operation subslot patterns in subslot 0, subslot 1, subslot 2, and subslot 3 of the master B. .
  • the transfer operation subslot pattern setting register 625 stores x, ⁇ , ⁇ , ⁇ as transfer operation subslot patterns in subslot 0, subslot 1, subslot 2, and subslot 3 of the master C. .
  • the transfer operation subslot pattern setting register 625 stores x, o, x, o as transfer operation subslot patterns in the subslot 0, subslot 1, subslot 2, and subslot 3 of the master D. .
  • the refresh request subslot number setting register 605 stores 0 as a subslot number from which the refresh request controller 606 outputs the refresh request signal 740.
  • the right grant selection control unit 603b distributes the access right to the master A in each subslot. Further, the right grant selection control unit 603b distributes the access right to the master B in the subslot 0 and the subslot 2. Further, the right grant selection control unit 603b distributes the access right to the master C in the subslots 1 to 3. Further, the right grant selection control unit 603b distributes the access right to the master D in the subslot 1 and the subslot 3.
  • the right grant selection control unit 603b selects master A and master B as the right grant destination master in subslot 0.
  • the right grant selection control unit 603b selects master A, master C, and master D as the right grant destination master.
  • the right grant selection control unit 603b selects master A, master B, and master C as the right grant destination master.
  • the right grant selection control unit 603b selects master A, master C, and master D as the right grant destination master in the subslot 3.
  • the setting bandwidth of subslot 0 is 15 GB / s
  • the setting bandwidth of subslot 1 is 21 GB / s
  • the setting bandwidth of subslot 2 is 23 GB / s
  • the setting bandwidth of subslot 3 is 21 GB / s. Therefore, the set bandwidth of the subslot that performs refresh is smaller than the set bandwidth of the other subslots.
  • the set bandwidth in each subslot is limited by the transfer amount monitor 640a and the reserved bandwidth setting register 621. Thereby, it can restrict
  • the operation is performed so that the set bandwidth is acquired in the subslot, it is possible to guarantee a certain latency.
  • the mask signal generation unit 607 generates a mask signal for the remaining period of the subslot for the master 100 whose request transfer amount has reached the reserved transfer amount. As a result, it is possible to limit the request of the master 100 from being transferred beyond the reserved transfer amount.
  • a slot setting register 604, a basic slot cycle setting register 623, an operation basic slot number setting register 624, and a transfer operation subslot pattern setting register 625 are used to set subslots / basic slots that give access rights to a plurality of masters 100. ing. This makes it possible to program the order in which masters transfer requests and combinations of masters that simultaneously send requests, and to perform bandwidth control according to the system.
  • the refresh request controller 606, the refresh request subslot number setting register 605, and the refresh controller 402 can control the timing of issuing a refresh.
  • the sub-slot that cannot be accessed by memory by refreshing can reduce the overall required bandwidth and perform bandwidth control considering refresh.
  • a configuration can be adopted in which a plurality of reserved register groups 620a and a plurality of masters 100 are associated with each other. As a result, the same control can be performed without matching the number of reserved register groups 620a with the number of masters 100.
  • Embodiment 2 Subsequently, a modification of Embodiment 2 will be described.
  • a central bus control unit 600c is used instead of the central bus control unit 600b of the second embodiment. Since the configuration other than the central bus control unit is the same as the configuration shown in the second embodiment, the description thereof is omitted.
  • the central bus control unit 600c includes a grantable maximum number setting register 601, a right grant number control unit 602, a right grant selection control unit 603c, a slot setting register 604, and a refresh request subslot number.
  • a setting register 605, a refresh request controller 606, a mask signal generation unit 607, a reservation type register group 620b, and a transfer amount monitor 640a are provided.
  • the maximum grantable number setting register 601, the right granting number control unit 602, the slot setting register 604, the refresh request subslot number setting register 605, the refresh request controller 606, the mask signal generation unit 607, and the transfer amount monitor 640a Since it is the same as the structure shown in Embodiment 2, description is abbreviate
  • the reservation type register group 620b includes a reservation type priority level setting register 622, a basic slot period setting register 623, an operation basic slot number setting register 624, and a reserved bandwidth table setting register 626. Note that the reservation-type priority level setting register 622, the basic slot cycle setting register 623, and the operation basic slot number setting register 624 are the same as those shown in the second embodiment, and thus description thereof is omitted.
  • the relationship between the plurality of masters 100 and the reservation type register group 620b is the same as the relationship between the plurality of masters 100 and the reservation type register group 620a, and thus the description thereof is omitted.
  • the reserved bandwidth table setting register 626 stores the reserved bandwidth for each sub-slot in the basic slot for the plurality of masters 100.
  • the right grant selection control unit 603 c reads the priority levels of the plurality of masters 100 from the reservation type priority level setting register 622. Further, the right grant selection control unit 603 c reads the basic slot period for distributing the access right from the basic slot period setting register 623 for each of the plurality of masters 100. Further, the right grant selection control unit 603 c reads the basic slot number for distributing the access right from the operation basic slot number setting register 624 for each of the plurality of masters 100. Further, the right grant selection control unit 603 c reads the reserved bandwidth for each subslot in the plurality of masters 100 from the reserved bandwidth table setting register 626. Further, the right grant selection control unit 603 c receives the mask signal from the mask signal generation unit 607. Further, the right grant selection control unit 603 c receives the right grant number from the right grant number control unit 602.
  • the right grant selection control unit 603c determines the priority level of the plurality of masters 100, the basic slot period of the plurality of masters 100, the basic slot number of the plurality of masters 100, the reserved bandwidth for each sub-slot of the plurality of masters 100, the mask
  • the master to which the access right is granted is selected using the signal and the number of rights that can be granted.
  • the right grant selection control unit 603c distributes the access right grant signal 700 to the master 100 selected as the right grant destination master of the access right. Specifically, the access right grant signal 700 is output to the sub-bus control unit 200a of the selected master 100. Furthermore, the right grant selection control unit 603c outputs the priority level of the selected master 100 together with the access right grant signal 700 to the sub-bus control unit 200a of the selected master 100. The right grant selection control unit 603c selects the access right grant destination master and outputs the access right grant signal 700 every cycle. Furthermore, the right grant selection control unit 603c outputs a priority level signal 705 indicating the priority level of the master 100 to the sub-bus control unit 200a of the master 100.
  • the priority level signal 705 is output from the right grant selection control unit 603c at the timing when the priority level is stored in the reservation type priority level setting register 622.
  • the priority level stored in the reservation-type priority level setting register 622 is also reflected in the sub-bus control unit 200a.
  • the reserved bandwidth table setting register 626 stores 10 GB / s, 0 GB / s, 10 GB / s, and 10 GB / s as reserved bandwidths of the subslots 0 to 3 in the master A, respectively. Further, 13 GB / s, 10 GB / s, 5 GB / s, and 5 GB / s are stored as reserved bandwidths of the subslots 0 to 3 in the master B, respectively. Further, 8 GB / s, 8 GB / s, 8 GB / s, 8 GB / s, and 8 GB / s are stored as reserved bandwidths of the subslots 0 to 3 in the master C, respectively. Furthermore, 0 GB / s, 8 GB / s, 3 GB / s, and 3 GB / s are stored as reserved bandwidths of the subslots 0 to 3 in the master D, respectively.
  • the right grant selection control unit 603c sets different reserved bandwidths for each of the subslots that distribute access rights to the master B and the master D.
  • the basic slot period setting register 623 stores 1, 1, 4, and 2 as the basic slot periods of master A, master B, master C, and master D, respectively.
  • the operation basic slot number setting register 624 stores 1, 1, 4, 1 as the operation basic slot numbers of master A, master B, master C, and master D, respectively.
  • the selection of a right grant destination master in the setting of FIG. 13 will be described.
  • the description will be made on the assumption that the number of rights that can be granted is sufficient.
  • the master of the rights grant destination is selected using the table in FIG. 14 and the priority levels of the plurality of masters 100.
  • the right grant selection control unit 603c distributes the access right to the master A in subslot 0, subslot 2, and subslot 3 of each basic slot. Further, the right grant selection control unit 603c distributes the access right to the master B in each sub slot of each basic slot. Further, the right grant selection control unit 603c distributes the access right to the master C in every subslot of the fourth basic slot in the four basic slot period. Further, the right grant selection control unit 603c distributes the access right to the master D in the subslots 1 to 3 of the first basic slot in the two basic slot periods.
  • the right grant selection control unit 603c selects master A and master B as the right granting masters in subslot 0 of the first basic slot, and grants rights in subslot 1 of the first basic slot. Master B and master D are selected as the previous master. Similarly, for the remaining slots, the master 100 in which the bandwidth is set is selected as the right granting master.
  • the right grant selection control unit 603c when the right grant selection control unit 603c receives a mask signal for any master 100, the right grant selection control unit 603c removes the master 100 from the access right distribution target for the remaining period of the subslot.
  • the reserved bandwidth table setting register 626 stores the reserved bandwidth for each subslot for the plurality of masters 100. This makes it possible to set the bandwidth according to the system more flexibly than in the second embodiment.
  • Embodiment 3 Subsequently, Embodiment 3 will be described.
  • a central bus control unit 600d is used instead of the central bus control unit 600b of the second embodiment. Since the configuration other than the central bus control unit is the same as the configuration shown in the second embodiment, the description thereof is omitted.
  • the central bus control unit 600d includes a maximum grantable number setting register 601, a right grant number control unit 602, a right grant selection control unit 603d, a slot setting register 604, and a refresh request subslot number.
  • a setting register 605, a refresh request controller 606, a distribution priority calculation circuit 608, a best effort (BE) type register group 630, and a transfer amount monitor 640a are provided.
  • the maximum grantable number setting register 601, the right grant number control unit 602, the slot setting register 604, the refresh request subslot number setting register 605, and the refresh request controller 606 are the same as those shown in the second embodiment. Therefore, the description is omitted.
  • the best effort type register group may be referred to as a second setting register group.
  • the transfer amount monitor 640a of the third embodiment Since the basic function of the transfer amount monitor 640a of the third embodiment is the same as that of the transfer amount monitor 640a of the second embodiment, the description thereof is omitted. However, the transfer amount monitor 640a of the third embodiment outputs the measured transfer amounts of requests from the plurality of masters 100 to the distribution priority calculation circuit 608.
  • the best effort type register group 630 includes a target transfer amount setting register 631, an update transfer amount register 632, a distribution priority correction period setting register 633, a best effort priority level setting register 634, a distribution priority initialization interval setting register 635, a basic A slot cycle setting register 623, an operation basic slot number setting register 624, and a transfer operation subslot pattern setting register 625 are provided.
  • the basic slot cycle setting register 623, the operation basic slot number setting register 624, and the transfer operation subslot pattern setting register 625 are the same as those shown in the second embodiment, and thus description thereof is omitted.
  • the relationship between the plurality of masters 100 and the best effort type register group 630 is the same as the relationship between the plurality of masters 100 and the reservation type register group 620a, and thus the description thereof is omitted.
  • the target transfer amount setting register 631 stores a target transfer amount per sub-slot for a plurality of masters 100.
  • the update transfer amount register 632 stores the accumulated transfer amount indicating the accumulated value of the transfer amount for the plurality of masters 100.
  • the distribution priority correction period setting register 633 stores a distribution priority correction period.
  • the distribution priority indicates a priority related to distribution of access rights.
  • the distribution priority correction period is a period for correcting the target transfer amount of the plurality of masters 100. Specifically, the target transfer amount after the period indicated by the distribution priority correction period from the present time is set as the target transfer amount for calculating the distribution priority. Note that the value of the distribution priority correction period stored in the distribution priority correction period setting register 633 can be changed. Also, the distribution priority correction period may be in sub-slot units or not in sub-slot units.
  • the distribution priority correction period may be a common period for a plurality of masters, or may be a separate period for a plurality of masters.
  • the best effort type priority level setting register 634 stores priority levels for a plurality of masters 100.
  • the priority level stored in the best effort type priority level setting register 634 is added to the request by the request issuance control unit 201a.
  • the distribution priority initialization interval setting register 635 stores the number of subslots indicating an interval for initializing distribution priorities.
  • the initialization of the distribution priority is to initialize the cumulative transfer amount stored in the update transfer amount register 632.
  • the value of the interval for initializing the distribution priority stored in the distribution priority initialization interval setting register 635 can be changed.
  • the distribution priority initialization interval may be a common initialization interval for a plurality of masters, or may be a separate initialization interval for a plurality of masters.
  • the distribution priority calculation circuit 608 is a circuit that calculates a distribution priority indicating a priority related to access right distribution. For example, the distribution priority calculation circuit 608 calculates the distribution priority based on the target transfer amounts of a plurality of masters.
  • the distribution priority calculation circuit 608 will be specifically described.
  • the distribution priority calculation circuit 608 receives transfer amounts of requests from the plurality of masters 100 from the transfer amount monitor 640a. Also, the distribution priority calculation circuit 608 reads the target transfer amount per subslot for the plurality of masters 100 from the target transfer amount setting register 631. Further, the distribution priority calculation circuit 608 reads the accumulated transfer amount for the plurality of masters 100 from the update transfer amount register 632. Also, the distribution priority calculation circuit 608 reads the distribution priority correction period from the distribution priority correction period setting register 633. Further, the distribution priority calculation circuit 608 reads the distribution priority initialization interval from the distribution priority initialization interval setting register 635.
  • the distribution priority calculation circuit 608 then transfers the request transfer amount from the plurality of masters 100, the target transfer amount per sub-slot for the plurality of masters 100, the cumulative transfer amount for the plurality of masters 100, and distribution priority correction.
  • the distribution priority is calculated using the period and the distribution priority initialization interval. The distribution priority calculation method will be described in detail later with reference to FIGS. 16A and 16B.
  • the distribution priority calculation circuit 608 outputs the calculated distribution priority to the right grant selection control unit 603d.
  • the distribution priority calculation circuit 608 updates the accumulated transfer amount stored in the update transfer amount register 632 every time a subslot elapses. Specifically, the cumulative transfer amount up to the current subslot is calculated using the cumulative transfer amount up to the previous subslot read from the update transfer amount register 632 and the transfer amount of the current subslot received from the transfer amount monitor 640a. To do. Then, the distribution priority calculation circuit 608 stores the calculated cumulative transfer amount up to the current subslot in the update transfer amount register 632.
  • the right grant selection control unit 603d reads the number of subslots present in one basic slot and the period of one subslot from the slot setting register 604. Further, the right grant selection control unit 603d receives the distribution priority from the distribution priority calculation circuit 608. Further, the right grant selection control unit 603 d reads the basic slot period for distributing the access right from the basic slot period setting register 623 for each of the plurality of masters 100. Further, the right grant selection control unit 603 d reads the basic slot number for distributing the access right from the operation basic slot number setting register 624 for each of the plurality of masters 100.
  • the right grant selection control unit 603d reads, from each of the plurality of masters 100, the sub slot pattern for distributing the access right from the transfer operation sub slot pattern setting register 625. Further, the right grant selection control unit 603d receives the right grantable number from the right grant number control unit 602. Furthermore, the right grant selection control unit 603 d reads the priority levels of the plurality of masters 100 from the best effort type priority level setting register 634.
  • the right grant selection control unit 603d includes the number of subslots present in one basic slot, the period of one subslot, the distribution priority, the basic slot period of the plurality of masters 100, the basic slot number of the plurality of masters 100, Using the subslot patterns of the plurality of masters 100 and the number of grantable rights, a master to which a right of access right is granted is selected.
  • the right grant selection control unit 603d distributes the access right grant signal 700 to the master 100 selected as the right grant destination master of the access right. Specifically, the access right grant signal 700 is output to the sub-bus control unit 200a of the selected master 100. Further, the right grant selection control unit 603d outputs the priority level of the selected master 100 together with the access right grant signal 700 to the sub-bus control unit 200a of the selected master 100. The right grant selection control unit 603d selects the access right grant destination master and outputs the access right grant signal 700 every cycle. Furthermore, the right grant selection control unit 603d outputs a priority level signal 705 indicating the priority level of the master 100 to the sub-bus control unit 200a of the master 100.
  • the priority level signal 705 is output by the right grant selection control unit 603d at the timing when the priority level is stored in the best effort type priority level setting register 634.
  • the priority level stored in the best effort type priority level setting register 634 is also reflected in the sub-bus control unit 200a.
  • the distribution priority correction period in FIG. 16A is one subslot.
  • the dotted line shown in FIG. 16A is a line drawn based on the target transfer amount per sub-slot of the master A.
  • the length of the dotted line in the vertical axis direction indicates the target transfer amount for the execution time.
  • the slope of the arrows (1) to (4) shown in FIG. 16A is the distribution priority, and the distribution priority is higher as the slope is larger.
  • the slopes of the straight lines (5) to (8) shown in FIG. 16A indicate the acquired bandwidth of the master A.
  • the distribution priority calculation circuit 608 adds the transfer amount of the current subslot of the master A received from the transfer amount monitor 640a to the cumulative transfer amount up to the previous subslot of the master A read from the update transfer amount register 632. Now, calculate the cumulative transfer amount up to the subslot.
  • the distribution priority calculation circuit 608 uses the target transfer amount per sub-slot of the master A read from the target transfer amount setting register 631 and the distribution priority correction period read from the distribution priority correction period setting register 633. The target transfer amount after the distribution priority correction period is calculated. That is, the target transfer amount after one subslot, which is the distribution priority correction period, is obtained.
  • the distribution priority calculation circuit 608 calculates the distribution priority using the cumulative transfer amount up to the current subslot and the target transfer amount after one subslot.
  • the slope of the arrow is calculated when the execution time is 0.
  • the time point when the execution time is 0 is the start timing of the subslot immediately after the accumulated transfer amount of the master A stored in the update transfer amount register 632 is initialized.
  • the cumulative transfer amount of master A stored in the update transfer amount register 632 is initialized using the distribution priority initialization interval read from the distribution priority initialization interval setting register 635 by the distribution priority calculation circuit 608. Do it. That is, the cumulative transfer amount of the master A is initialized for each number of subslots indicated by the distribution priority initialization interval.
  • the slope of the arrow is calculated when the execution time is 1 subslot.
  • the slope of the straight line in (5) indicates the acquired bandwidth of master A in the execution time 0 to 1 subslot.
  • the cumulative transfer amount up to the previous subslot of Master A is 0.
  • the transfer amount of the current subslot of master A received from the transfer amount monitor 640a is the length in the vertical axis direction at the time of one subslot of the straight line of (5). Therefore, the length in the vertical axis direction when the execution time of the straight line in (5) is one subslot indicates the cumulative transfer amount of master A up to the current subslot.
  • the straight line connecting the point indicating the accumulated transfer amount up to the current sub-slot of the master A and the point indicated by the target transfer amount after one sub-slot (when the execution time is two sub-slots) is an arrow in (2). It becomes.
  • the cumulative transfer amount up to the current subslot of the master A when the execution time is 2 subslots is the length in the vertical axis direction when the execution time of the straight line in (6) is 2 subslots.
  • the straight line connecting the point indicating the cumulative transfer amount up to the current subslot of the master A and the point indicated by the target transfer amount after one subslot (when the execution time is three subslots) is the arrow in (3). It becomes.
  • FIG. 16B a distribution priority calculation method for a master that issues a request only in the second half without issuing a request in the first half according to the third embodiment will be described with reference to FIG. 16B.
  • the master in FIG. also, the distribution priority correction period of FIG. 16B is 1.7 subslots.
  • a dotted line shown in FIG. 16B is a line drawn based on the target transfer amount per sub-slot of the master B. The length of the dotted line in the vertical axis direction indicates the target transfer amount for the execution time.
  • the slope of the arrows (9) to (12) shown in FIG. 16B is the distribution priority.
  • the slope of the straight line (13) shown in FIG. 16B indicates the acquired bandwidth of the master B.
  • the slope of the arrow is calculated when the execution time is 1 subslot. Since master B has not issued a request, the bandwidth has not been acquired when the execution time is one subslot. Therefore, when the execution time is 1 subslot, the cumulative transfer amount of master B up to the current subslot is 0. Therefore, the point that the execution time is 0 and the transfer amount is 0, and the point indicated by the target transfer amount after 1.7 subslots (when the execution time is 2.7 subslots) that is the distribution priority correction period.
  • the connected straight line becomes the arrow (10). Note that the distribution priority calculation method indicated by the slopes of the arrows (11) and (12) shown in FIG.
  • the acquisition bandwidth of master B indicated by the slope of the straight line in (13) will be described.
  • the distribution priority indicated by the slope of the arrow in (12) is calculated as the distribution priority of master B. Further, it is assumed that the master B is selected as a master to which an access right is granted using the distribution priority of the master B. Then, after the master B issues a request, the master B acquires the bandwidth indicated by the slope of the straight line (13).
  • the distribution priority calculation circuit 608 calculates the distribution priority based on the target transfer amount of the master. This makes it possible to correct the acquired transfer amount over a long period of time.
  • the distribution priority correction period is stored by the distribution priority correction period setting register 633. Further, the value of the distribution priority correction period stored in the distribution priority correction period setting register 633 can be changed. This makes it possible to calculate the optimal distribution priority according to the system.
  • the distribution priority initialization interval setting register 635 stores the number of subslots indicating the interval for initializing the distribution priority. Further, the cumulative transfer amount stored in the update transfer amount register 632 is initialized by initializing the distribution priority. Thereby, accumulation of errors over a long period can be reduced. In addition, a reset interval can be set in accordance with the operation of the master.
  • a configuration in which a plurality of best effort type register groups 630 and a plurality of masters 100 are associated with each other may be employed.
  • the same control can be performed without matching the number of best effort type register groups 630 to the number of masters 100.
  • the semiconductor device includes a sub-bus control unit 200b and a central bus control unit 600e. Since the configuration other than the sub-bus control unit 200b and the central bus control unit 600e is the same as the configuration of the second and third embodiments, the description thereof is omitted.
  • the central bus control unit 600e includes a maximum grantable number setting register 601, a right grant number control unit 602, a right grant selection control unit 603e, a slot setting register 604, a refresh request subslot number setting register 605, and a refresh request.
  • a controller 606, a mask signal generation unit 607, a distribution priority calculation circuit 608, a reservation type register group 620a, a best effort type register group 630, and a transfer amount monitor 640b are provided. Since the configuration other than the right grant selection control unit 603e and the transfer amount monitor 640b is the same as the configuration of the second or third embodiment, the description thereof is omitted.
  • the right grant selection control unit 603e is configured to select the access right right granting master in the right grant selection control unit 603b according to the second embodiment and the right grant of access right in the right grant selection control unit 603d according to the third embodiment. This is a functional unit having both of the previous master selection functions. Note that the right grant selection control unit 603b selects the access right right grantee master as a selection process using the reservation type register group 620a. The right grant selection master selection process in the right grant selection control unit 603d is referred to as a selection process using the best effort register group 630. The right grant selection control unit 603e independently performs a selection process using the reservation type register group 620a and a selection process using the best effort type register group 630.
  • both selection processes are shared
  • the priority is set to either one.
  • both selection processes it means that one master is selected as a right granting master by both selection processes.
  • the selection process using the best effort type register group 630 is prioritized so that both of the selection processes are shared, the master unit is granted the right by the selection process using the best effort type register group 630. Select as the previous master.
  • the right grant selection control unit 603e distributes the access right grant signal 700 to the selected master 100. Specifically, the access right grant signal 700 is output to the sub-bus control unit 200b of the selected master 100. Further, the right grant selection control unit 603e outputs the priority level of the selected master 100 and the access right attribute signal 750 together with the access right grant signal 700 to the sub-bus control unit 200b of the master 100.
  • the access right attribute signal 750 is an access right granted by a selection process using the reservation type register group 620a or an access right given by a selection process using the best effort type register group 630. It is the identification information which shows.
  • the access right granted by the selection process using the reservation type register group 620a is referred to as the access right given using the reservation type register group 620a.
  • the access right granted by the selection process using the best effort type register group 630 is referred to as an access right given using the best effort type register group 630.
  • the sub-bus control unit 200b includes a request issuance control unit 201b. Since the control in the request issuance control unit 201b is the same as that in the request issuance control unit 201a except for the control related to the access right attribute signal 750, the description of the same parts is omitted.
  • the request issuance control unit 201b receives the access right attribute signal 750 from the right grant selection control unit 603e. Further, when outputting the request received from the bus 10 to the bus 20, the request issuance control unit 201b adds an access right attribute signal 750 to the request and outputs the request.
  • the transfer amount monitor 640b includes a reservation type transfer amount monitor 641 and a best effort transfer amount monitor 642.
  • the reservation-type transfer amount monitor 641 is a functional unit that measures the transfer amount of reservation-type requests transferred from the plurality of masters 100 to the bus arbiter 300 via the corresponding sub-bus control units 200b.
  • the reservation-type request indicates a request that has passed through the request issuance control unit 201b with the access right granted using the reservation-type register group 620a.
  • Reservation type transfer amount monitor 641 measures the transfer amount of reservation type requests from a plurality of masters 100 based on monitor signals 730 from a plurality of buses 20. Whether the request is a reservation type request is identified by the access right attribute signal 750 added to the monitor signal 730. Then, the reservation type transfer amount monitor 641 outputs the measured transfer amount of reservation type requests from the plurality of masters 100 to the mask signal generation unit 607.
  • the best-effort transfer amount monitor 642 is a functional unit that measures the transfer amount of the best-effort request transferred from the plurality of masters 100 to the bus arbiter 300 via the corresponding sub-bus control unit 200b.
  • the best effort type request indicates a request that has passed through the request issuance control unit 201b with the access right granted by using the best effort type register group 630.
  • the best-effort transfer amount monitor 642 measures the transfer amount of the best-effort request from the plurality of masters 100 based on the monitor signals 730 from the plurality of buses 20. Whether or not the request is a best effort type request is identified by the access right attribute signal 750 added to the monitor signal 730. Then, the best effort transfer amount monitor 642 outputs the measured transfer amount of the best effort request from the plurality of masters 100 to the distribution priority calculation circuit 608.
  • the right grant selection control unit 603e grants the access right granted using the reserved register group 620a and the best effort register group 630. Two types of access rights are distributed. This makes it possible to efficiently control a master that needs to acquire a certain bandwidth in a short period of time and a master that needs to acquire a certain bandwidth in a long period of time.
  • the access right using the reserved register group 620a of the second embodiment and the access right using the best effort register group 630 of the third embodiment are described.
  • the present invention is not limited to this.
  • the control for the access right using the reservation type register group 620b of the modification of the second embodiment and the control for the access right using the best effort type register group 630 of the third embodiment are combined. Also good.

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Abstract

本発明に係る半導体装置は、複数のマスタ（１００）と、メモリコントローラ（４００ａ）と、複数のマスタ（１００）とメモリコントローラ（４００ａ）とを接続するバスと、複数のマスタ（１００）のＱｏＳ情報を格納するＱｏＳ情報レジスタ（６１０）と、メモリコントローラ（４００ａ）のバッファ（４０１）の空き情報に基づいて、アクセス権の権利付与可能数を計算する権利付与数制御部（６０２）と、ＱｏＳ情報レジスタ（６１０）のＱｏＳ情報、及び権利付与数制御部（６０２）からの権利付与可能数に基づいて、アクセス権の権利付与先のマスタ（１００）を選択する権利付与選択制御部（６０３ａ）と、権利付与選択制御部（６０３ａ）からのアクセス権が未付与であるマスタ（１００）のリクエストを通さないリクエスト発行制御部（２０１ａ）と、を備える。

Description

半導体装置
　本発明は半導体装置に関し、特にバスを介して複数の回路ブロックが接続される半導体装置に関する。
　半導体装置では、複数のバスマスタが共通バスに接続するバスシステムが多く提案されている。このようなバスシステムでは、複数のバスマスタからの共通バスへのリクエストに対して調停を行うことが必要である。調停に関する技術の例が特許文献１及び２に開示されている。
　特許文献１には、優先マスタに指定されているマスタからのリクエストがある場合、優先マスタが最優先順位を有するスロットが現在のスロット以降にあると、優先マスタのレイテンシーを低減させるようにスロットの入れ替えを行う技術が開示されている。
　また、特許文献２には、インタコネクトを経由して接続されるマルチマスタ・マルチスレーブで構成される回路において、物理ネットワークでリクエストを発行する前に、仮想ネットワーク上でノード間のトークンのやり取りを行うことによってバス調停を行う技術が開示されている。
特開２００５－２５８８６７号公報 国際公開第２０１２／０４９４８５号
　特許文献１の技術では、メモリコントローラのバッファの空き状況を見ずに、マスタからのリクエストをスロット毎に設定された優先マスタ情報に従って調停しているため、バス上でのリクエストが滞留する。このため、後続の優先度の高いリクエストが先行の優先度の低いリクエストによって流れなくなり、優先度の高いリクエストのレイテンシーが悪化するという問題があった。また、これを回避するためには、後続のリクエストが先行のリクエストを追い越せるように中間バッファを設ける必要があり、回路規模が増大してしまう。
　また、特許文献２の技術では、リクエストをトリガにしたトークンを用いて調停を行った後に物理ネットワークでリクエストを発行するため、回路のレイテンシーが増大するという問題があった。また、多階層のインタコネクトでは、階層毎に調停を行うため、リクエストを溜め込むバッファが各階層に大量に必要であった。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、半導体装置は、メモリコントローラのバッファの空き情報に基づいて、アクセス権の権利付与可能数を計算し、複数のマスタのＱｏＳ（Quality of Service）情報、及び権利付与可能数に基づいて、アクセス権の権利付与先のマスタを選択し、アクセス権が未付与であるマスタのリクエストを通さないものである。
　前記一実施の形態によれば、バス上でのリクエストの滞留をなくし、レイテンシーの改善及び回路規模の削減を実現することができる半導体装置を提供することができる。
実施の形態１にかかる半導体装置の構成図である。 実施の形態１にかかるアクセス権に関するメモリコントローラの処理の一例を示すフローチャートである。 実施の形態１にかかるアクセス権に関する中央バス制御部の処理の一例を示すフローチャートである。 実施の形態１にかかるアクセス権に関するサブバス制御部の処理の一例を示すフローチャートである。 実施の形態２にかかる半導体装置の構成図である。 実施の形態２にかかる中央バス制御部の構成図である。 実施の形態２にかかるメモリコントローラの構成図である。 実施の形態２にかかる予約型レジスタ群の設定情報例を示す図である。 実施の形態２にかかる図８の設定におけるバンド幅の設定例を示す図である。 実施の形態２にかかる予約型レジスタ群及びリフレッシュ要求サブスロット番号設定レジスタの設定情報例を示す図である。 実施の形態２にかかる図１０の設定におけるバンド幅の設定例を示す図である。 実施の形態２の変形例にかかる中央バス制御部の構成図である。 実施の形態２の変形例にかかる予約型レジスタ群の設定情報例を示す図である。 実施の形態２の変形例にかかる図１３の設定におけるバンド幅の設定例を示す図である。 実施の形態３にかかる中央バス制御部の構成図である。 実施の形態３にかかる一定間隔でリクエストを発行するマスタについての配布優先度の例を示す図である。 実施の形態３にかかる前半はリクエストを出さず後半にのみリクエストを出すマスタについての配布優先度の例を示す図である。 実施の形態４にかかる半導体装置の構成図である。
　以下、図面を参照しながら、実施の形態について説明する。以下の実施の形態に示す具体的な数値などは、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、それに限定されるものではない。また、以下の記載及び図面では、説明の明確化のため、当業者にとって自明な事項などについては、適宜、省略及び簡略化がなされている。
　また、以下の実施の形態には、様々な設定レジスタが存在するが、それぞれの設定レジスタが格納する値又は情報は、変更することが可能である。
　実施の形態１
　図１は、実施の形態１にかかる半導体装置の構成を示す図である。図１に示すように、実施の形態１にかかる半導体装置は、複数個のマスタ１００と、複数個のサブバス制御部２００ａと、バスアービタ（Bus Arbiter）３００と、メモリコントローラ４００ａと、メモリ５００と、中央バス制御部６００ａと、バス１０、バス２０、バス３０とを有する。なお、図１の例では、マスタ１００の数を３つとしているが、マスタ１００の数は、２つ以上であればいくつでもよい。以下、図１の３つのマスタ１００を、それぞれマスタＡ、マスタＢ、マスタＣとも呼ぶ。また、マスタ１００の数とサブバス制御部２００ａの数は同数とする。
　複数のマスタ１００は、それぞれバス１０を介して対応するサブバス制御部２００ａに接続されている。複数のマスタ１００は、メモリ５００に対するリクエストを、バス１０を介してサブバス制御部２００ａへ出力する。
　サブバス制御部２００ａは、リクエスト発行制御部２０１ａを有する。リクエスト発行制御部２０１ａは、バス１０からリクエストを受け取る。また、リクエスト発行制御部２０１ａは、中央バス制御部６００ａから優先レベル信号７０５を受け取る。ここで、優先レベル信号７０５とは、マスタ１００のＱｏＳ情報に基づく優先レベルを示す信号である。
　また、リクエスト発行制御部２０１ａは、受け取ったリクエストについて、バス２０へ出力するか否かを判定する。当該判定は、中央バス制御部６００ａからアクセス権の付与を示すアクセス権付与信号７００が配布されたか否かにより行う。リクエスト発行制御部２０１ａは、アクセス権付与信号７００が配布された場合、受け取ったリクエストをバス２０へ出力する。また、リクエスト発行制御部２０１ａは、アクセス権付与信号７００が配布されていない場合、すなわちアクセス権が未付与である場合、受け取ったリクエストをバス２０へ出力しない。すなわち、リクエスト発行制御部２０１ａは、アクセス権を獲得するまでマスタ１００のリクエストを通すことができない。
　そして、リクエスト発行制御部２０１ａは、受け取ったリクエストをバス２０へ出力する際には、対応するマスタ１００の優先レベルを当該リクエストに付加して出力する。なお、当該優先レベルは、優先レベル信号７０５が示す優先レベルである。また、リクエスト発行制御部２０１ａは、アクセス権を獲得したときに、バス１０からリクエストを受け取っていないならば、アクセス権返却信号７１０により中央バス制御部６００ａへアクセス権を返却する。
　バスアービタ３００は、バス２０からリクエストを受け取る。また、バスアービタ３００は、受け取ったリクエストに付加されている優先レベルを用いてリクエストの調停を行う。なお、バスアービタ３００が行う優先レベルを用いたリクエストの調停手法は、一般に知られた手法であり説明は省略する。そして、バスアービタ３００は、調停の結果、複数のマスタ１００からのリクエストのうち、優先レベルが最も高いリクエストをバス３０へ出力する。なお、バスアービタ３００が行う調停は、ラウンドロビン方式や固定優先方式であってもよい。
　メモリコントローラ４００ａは、バッファ（Buffer）４０１を備えている。メモリコントローラ４００ａは、バス３０からリクエストを受け取る。また、メモリコントローラ４００ａは、受け取ったリクエストをバッファ４０１に格納する。そして、メモリコントローラ４００ａは、バッファ４０１に格納されたリクエストに付加されている優先レベルを用いて、リクエストのスケジューリングを行い、メモリ５００へのアクセスを制御する。また、メモリコントローラ４００ａは、バッファ４０１の使用状況を常に監視する。そして、レスポンス処理が終了したことにより、バッファ４０１が解放された場合、バッファ４０１の解放情報をバッファ解放通知信号７２０として中央バス制御部６００ａへ出力する。
　メモリ５００は、例えば、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）等である。なお、メモリ５００は、ＤＤＲ ＳＤＲＡＭ、ＳＲＡＭに限らず他のメモリであってもよい。
　中央バス制御部６００ａは、アクセス権についての制御を行うための機能部である。中央バス制御部６００ａは、付与可能最大数設定レジスタ６０１と、権利付与数制御部６０２と、権利付与選択制御部６０３ａと、ＱｏＳ情報レジスタ６１０とを備えている。
　付与可能最大数設定レジスタ６０１は、アクセス権の権利付与可能数の最大数を格納する。ここで、アクセス権の権利付与可能数の最大数とは、付与することが可能なアクセス権の最大数を示す。なお、付与可能最大数設定レジスタ６０１が格納する権利付与可能数の最大数の値は、変更することができる。
　権利付与数制御部６０２は、バッファ４０１が解放された場合、バッファ解放通知信号７２０をメモリコントローラ４００ａから受け取る。そして、権利付与数制御部６０２は、バッファ４０１の空き情報に基づいて、アクセス権の権利付与可能数を計算する。また、権利付与数制御部６０２は、計算した権利付与可能数を権利付与選択制御部６０３ａへ出力する。
　ここで、アクセス権の権利付与可能数の計算の具体例について説明する。権利付与数制御部６０２は、バッファ解放通知信号７２０の他に、権利付与可能数の最大数を付与可能最大数設定レジスタ６０１から読み出す。そして、権利付与数制御部６０２は、バッファ４０１の空き情報に基づいて、権利付与可能数の最大数を上限としてアクセス権の権利付与可能数を計算する。
　また、権利付与数制御部６０２は、バッファ解放通知信号７２０の他に、アクセス権返却信号７１０をリクエスト発行制御部２０１ａから受け取る。そして、権利付与数制御部６０２は、バッファ４０１の空き情報及びアクセス権の返却数に基づいて、アクセス権の権利付与可能数を計算する。
　さらに、権利付与数制御部６０２は、バッファ解放通知信号７２０の他に、権利付与可能数の最大数、アクセス権返却信号７１０、及びアクセス権を配布した数を用いてアクセス権の権利付与可能数を計算することもできる。具体的には、権利付与可能数の最大数を起点として、アクセス権付与信号７００を配布すると、配布した数だけ権利付与可能数を減らす。また、権利付与数制御部６０２は、メモリコントローラ４００ａからバッファ解放通知信号７２０を受け取る、又はリクエスト発行制御部２０１ａからアクセス権返却信号７１０を受け取ることによって権利付与可能数を増やす。なお、権利付与数制御部６０２は、アクセス権を配布した数について、権利付与選択制御部６０３ａから受け取ることにより認識してもよい。また、権利付与数制御部６０２は、権利付与選択制御部６０３ａへ出力した権利付与可能数を、アクセス権を配布した数として認識するようにしてもよい。これは、権利付与選択制御部６０３ａが、権利付与可能数分のすべてのアクセス権を必ず配布する場合に有効である。
　ＱｏＳ情報レジスタ６１０は、複数のマスタ１００のＱｏＳ情報を格納する。
　権利付与選択制御部６０３ａは、複数のマスタ１００のＱｏＳ情報をＱｏＳ情報レジスタ６１０から読み出す。また、権利付与選択制御部６０３ａは、権利付与可能数を権利付与数制御部６０２から受け取る。そして、権利付与選択制御部６０３ａは、複数のマスタ１００のＱｏＳ情報、及び権利付与可能数に基づいて、アクセス権の権利付与先のマスタを選択する。具体的には、権利付与選択制御部６０３ａは、権利付与可能数の範囲内で、ＱｏＳ情報に基づく優先レベルが高いマスタ１００に優先的にアクセス権を配布するように、アクセス権の権利付与先のマスタを選択する。
　また、権利付与選択制御部６０３ａは、アクセス権の権利付与先のマスタとして選択したマスタ１００に対してアクセス権付与信号７００を配布する。具体的には、選択したマスタ１００のサブバス制御部２００ａに対してアクセス権付与信号７００を出力する。なお、権利付与選択制御部６０３aにおけるアクセス権の権利付与先のマスタ選択及びアクセス権付与信号７００の出力は、毎サイクル行われる。さらに、権利付与選択制御部６０３ａは、マスタ１００のＱｏＳ情報に基づく優先レベルを示す優先レベル信号７０５を、当該マスタ１００のサブバス制御部２００ａに対して出力する。なお、権利付与選択制御部６０３ａにおける優先レベル信号７０５の出力は、ＱｏＳ情報レジスタ６１０にＱｏＳ情報が格納されたタイミングで行われる。これにより、ＱｏＳ情報レジスタ６１０に格納されたＱｏＳ情報に基づく優先レベルが、サブバス制御部２００ａにも反映される。
　続いて、実施の形態１にかかる半導体装置におけるアクセス権に関するメモリコントローラ４００ａ、中央バス制御部６００ａ、及びサブバス制御部２００ａのそれぞれの処理フローの例を、図２、図３、及び図４を用いて説明する。
　最初に、図２に示すフローチャートを用いてアクセス権に関するメモリコントローラ４００ａの処理フローについて説明する。
　まず、メモリコントローラ４００ａは、バッファ４０１が解放されたか否かを監視する（Ｓ１０１）。Ｓ１０１にて、バッファ４０１が解放されていないと判定された場合、Ｓ１０１の監視を続ける。
　Ｓ１０１にて、バッファ４０１が解放されたと判定された場合、メモリコントローラ４００ａは、バッファ４０１の解放情報をバッファ解放通知信号７２０として中央バス制御部６００ａへ出力し（Ｓ１０２）、Ｓ１０１に戻る。
　次に、図３に示すフローチャートを用いてアクセス権に関する中央バス制御部６００ａの処理フローについて説明する。
　まず、権利付与数制御部６０２は、バッファ解放通知信号７２０を受け取ったか否かを判定する（Ｓ２０１）。Ｓ２０１にて、バッファ解放通知信号７２０を受け取ったと判定された場合、権利付与数制御部６０２は、権利付与可能数を増やす（Ｓ２０２）。
　Ｓ２０２の後、権利付与数制御部６０２は、アクセス権返却信号７１０を受け取ったか否かを判定する（Ｓ２０３）。また、Ｓ２０１にて、バッファ解放通知信号７２０を受け取っていないと判定された場合もＳ２０３へ進む。Ｓ２０３にて、アクセス権返却信号７１０を受け取ったと判定された場合、権利付与数制御部６０２は、権利付与可能数を増やす（Ｓ２０４）。
　Ｓ２０４の後、権利付与選択制御部６０３ａは、権利付与可能か否かを判定する（Ｓ２０５）。また、Ｓ２０３にて、アクセス権返却信号７１０を受け取っていないと判定された場合もＳ２０５へ進む。Ｓ２０５の判定は、権利付与数制御部６０２から権利付与可能数を受け取ることにより行う。なお、Ｓ２０５の判定は、毎サイクル行われる。
　Ｓ２０５にて、権利付与可能でないと判定された場合、Ｓ２０１に戻る。他方、Ｓ２０５にて、権利付与可能と判定された場合、権利付与選択制御部６０３ａは、権利付与先のマスタを選択する（Ｓ２０６）。Ｓ２０６の後、権利付与選択制御部６０３ａは、権利付与先のマスタに対してアクセス権付与信号７００を配布する（Ｓ２０７）。
　Ｓ２０７の後、権利付与数制御部６０２は、権利付与可能数を減らし（Ｓ２０８）、Ｓ２０１に戻る。
　なお、図３では、Ｓ２０１をＳ２０３より前に行っているが、Ｓ２０１とＳ２０３は、どちらを先に行ってもよい。また、図３では、Ｓ２０８をＳ２０７の後に行っているが、Ｓ２０８は、Ｓ２０７より前に行ってもよい。例えば、権利付与数制御部６０２は、権利付与可能数を権利付与選択制御部６０３ａへ出力するタイミングで、権利付与可能数を減らしてもよい。
　次に、図４に示すフローチャートを用いてアクセス権に関するサブバス制御部２００ａの処理フローについて説明する。
　まず、リクエスト発行制御部２０１ａは、アクセス権を獲得したか否かを判定する（Ｓ３０１）。Ｓ３０１にて、アクセス権を獲得していないと判定された場合、マスタ１００のリクエストを通さず（Ｓ３０２）、Ｓ３０１に戻る。
　他方、Ｓ３０１にて、アクセス権を獲得したと判定された場合、リクエスト発行制御部２０１ａは、マスタ１００から受け取ったリクエストを保持しているか否かを判定する（Ｓ３０３）。Ｓ３０３にて、リクエストを保持していないと判定された場合、アクセス権を権利付与数制御部６０２へ返却する（Ｓ３０４）。他方、Ｓ３０３にて、リクエストを保持していると判定された場合、リクエストを通す（Ｓ３０５）。すなわち、バス２０へリクエストを出力する。その後、Ｓ３０１に戻る。
　以上、説明したように、実施の形態１にかかる半導体装置では、メモリコントローラ４００ａのバッファ４０１の空き状況を監視し、中央バス制御部６００ａによりアクセス権を使ってすべてのマスタ１００のリクエスト制御を行う。これによって、全体最適な制御を実現することができる。
　また、権利付与数制御部６０２により配布するアクセス権の数を制御する。これによって、バスシステム全体で滞留するリクエストの数を制御することができる。
　また、付与可能最大数設定レジスタ６０１によりアクセス権の権利付与可能数の最大数を設定可能な構成としている。これによって、当該最大数をメモリコントローラ４００ａのバッファ４０１と同じ数に設定すれば必ずバスが詰まらないように制御することができる。また、当該最大数をメモリコントローラ４００ａのバッファ４０１より大きい数に設定することによって、途中経路のバスに存在できるリクエストを考慮して制御することができる。
　さらに、リクエスト発行制御部２０１ａにより、アクセス権が付与されたマスタ１００からのリクエストを保持していない場合、アクセス権を返却する構成としている。これによって、権利付与可能数を返却された数だけ増やすことができる。
　実施の形態２
　次に、実施の形態２にかかる半導体装置について説明する。図５に示すように、実施の形態２にかかる半導体装置は、複数個のマスタ１００と、複数個のサブバス制御部２００ａと、バスアービタ３００と、メモリコントローラ４００ｂと、メモリ５００と、中央バス制御部６００ｂと、バス１０、バス２０、バス３０とを有する。なお、複数個のマスタ１００、複数個のサブバス制御部２００ａ、バスアービタ３００、メモリ５００、バス１０、バス２０、バス３０については、実施の形態１に示す構成と同じであるため、説明を省略する。
　次に、中央バス制御部６００ｂについて図６を用いて説明する。図６に示すように、中央バス制御部６００ｂは、付与可能最大数設定レジスタ６０１と、権利付与数制御部６０２と、権利付与選択制御部６０３ｂと、スロット設定レジスタ６０４と、リフレッシュ要求サブスロット番号設定レジスタ６０５と、リフレッシュ要求コントローラ６０６と、マスク信号生成部６０７と、予約型レジスタ群６２０ａと、転送量モニタ６４０ａとを備えている。なお、付与可能最大数設定レジスタ６０１と、権利付与数制御部６０２については、実施の形態１に示す構成と同じであるため、説明を省略する。なお、予約型レジスタ群は、第１の設定レジスタ群と呼んでもよい。
　スロット設定レジスタ６０４は、１基本スロット内に存在するサブスロットの数と１サブスロットの期間を格納する。ここで、基本スロットとは、メモリ５００のリフレッシュ期間を示す。スロット設定レジスタ６０４が格納する１基本スロット内に存在するサブスロットの数、及び１サブスロットの期間は、変更することができる。
　リフレッシュ要求サブスロット番号設定レジスタ６０５は、リフレッシュ要求コントローラ６０６がリフレッシュ要求信号７４０を出力するサブスロット番号を格納する。なお、リフレッシュ要求サブスロット番号設定レジスタ６０５が格納するサブスロット番号は、変更することができる。
　リフレッシュ要求コントローラ６０６は、リフレッシュ要求サブスロット番号設定レジスタ６０５に格納されているサブスロット番号を読み出す。また、リフレッシュ要求コントローラ６０６は、読み出したサブスロット番号が示すサブスロットにてリフレッシュ要求信号７４０をメモリコントローラ４００ｂへ出力する。
　転送量モニタ６４０ａは、複数のマスタ１００からそれぞれ対応するサブバス制御部２００ａを介してバスアービタ３００へ転送されるリクエストの転送量を測定する機能部である。転送量モニタ６４０ａは、複数のバス２０からのモニタ信号７３０により複数のマスタ１００からのリクエストの転送量を測定する。そして、転送量モニタ６４０ａは、測定した複数のマスタ１００からのリクエストの転送量をマスク信号生成部６０７へ出力する。
　予約型レジスタ群６２０ａは、予約バンド幅設定レジスタ６２１と、予約型優先レベル設定レジスタ６２２と、基本スロット周期設定レジスタ６２３と、動作基本スロット番号設定レジスタ６２４と、転送動作サブスロットパタン設定レジスタ６２５とを備えている。
　図６の例では、中央バス制御部６００ｂは、マスタ１００の数と同数の予約型レジスタ群６２０ａを備えている。なお、複数のマスタ１００と予約型レジスタ群６２０ａとの関係は、以下に示すいずれの関係であってもよい。
　例えば、複数のマスタ１００に対してそれぞれ専用の予約型レジスタ群６２０ａを用いるようにしてもよい。具体的には、マスタＡ、マスタＢ、マスタＣの３つのマスタが存在する場合、中央バス制御部６００ｂは、マスタＡ専用の予約型レジスタ群６２０ａ、マスタＢ専用の予約型レジスタ群６２０ａ、マスタＣ専用の予約型レジスタ群６２０ａの３つの予約型レジスタ群６２０ａを備えるようにしてもよい。また、予約型レジスタ群６２０ａの各々は、各マスタ１００専用の予約型レジスタ群６２０ａとしなくてもよい。例えば、中央バス制御部６００ｂは、複数の予約型レジスタ群６２０ａを備え、複数の予約型レジスタ群６２０ａと複数のマスタ１００との対応付けを行う構成としてもよい。また、中央バス制御部６００ｂは、予約型レジスタ群６２０ａを１つ備え、当該予約型レジスタ群６２０ａ内の設定レジスタの各々が、それぞれ複数のマスタ１００についての情報を格納するようにしてもよい。また、予約型レジスタ群６２０ａ内の各設定レジスタについて、複数のマスタ１００の各々に対して別々に設ける設定レジスタと、複数のマスタ１００についての情報を１つの設定レジスタ内に格納する設定レジスタとに分けてもよい。
　予約バンド幅設定レジスタ６２１は、複数のマスタ１００の予約バンド幅を格納する。ここで、予約バンド幅とは、例えば、マスタ１００における１サブスロットあたりの予約転送量を示す。
　予約型優先レベル設定レジスタ６２２は、複数のマスタ１００の優先レベルを格納する。
　基本スロット周期設定レジスタ６２３は、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロットの周期を格納する。例えば、基本スロット周期設定レジスタ６２３に１を格納すると、アクセス権の配布が毎基本スロット有効となり、２を格納すると、２基本スロットに１回アクセス権の配布が有効となる。
　動作基本スロット番号設定レジスタ６２４は、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット番号を格納する。例えば、動作基本スロット番号設定レジスタ６２４に１を格納すると、最初の基本スロットにてアクセス権の配布が有効となり、２を格納すると、２番目の基本スロットにてアクセス権の配布が有効となる。
　転送動作サブスロットパタン設定レジスタ６２５は、複数のマスタ１００のそれぞれについて、アクセス権を配布するサブスロットパタンを格納する。具体的には、アクセス権を配布するサブスロットパタンとして、基本スロットを構成するそれぞれのサブスロットにおけるアクセス権の配布の可否を格納する。例えば、転送動作サブスロットパタン設定レジスタ６２５は、アクセス権の配布が可能であるサブスロットには○を格納し、アクセス権の配布が不可能であるサブスロットには×を格納する。
　マスク信号生成部６０７は、複数のマスタ１００からのリクエストの転送量を転送量モニタ６４０ａから受け取る。また、マスク信号生成部６０７は、１基本スロット内に存在するサブスロットの数と１サブスロットの期間をスロット設定レジスタ６０４から読み出す。また、マスク信号生成部６０７は、複数のマスタ１００の予約バンド幅を予約バンド幅設定レジスタ６２１から読み出す。そして、マスク信号生成部６０７は、１基本スロット内に存在するサブスロットの数と１サブスロットの期間、複数のマスタ１００からのリクエストの転送量、及び複数のマスタ１００の予約バンド幅を用いて、アクセス権付与信号７００のマスク信号を生成する。さらに、マスク信号生成部６０７は、生成したマスク信号を権利付与選択制御部６０３ｂへ出力する。
　ここで、アクセス権付与信号７００のマスク信号の生成手法について説明する。マスク信号生成部６０７は、スロット設定レジスタ６０４から読み出した１基本スロット内に存在するサブスロットの数と１サブスロットの期間を用いて、自身における１基本スロット内に存在するサブスロットの数と１サブスロットの期間を設定する。また、マスク信号生成部６０７は、いずれかのマスタ１００のリクエストの転送量が、そのマスタ１００の予約転送量に到達した場合、そのマスタ１００について、そのサブスロットの残り期間についてのマスク信号を生成する。
　権利付与選択制御部６０３ｂは、複数のマスタ１００の予約バンド幅を予約バンド幅設定レジスタ６２１から読み出す。また、権利付与選択制御部６０３ｂは、複数のマスタ１００の優先レベルを予約型優先レベル設定レジスタ６２２から読み出す。また、権利付与選択制御部６０３ｂは、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット周期を基本スロット周期設定レジスタ６２３から読み出す。また、権利付与選択制御部６０３ｂは、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット番号を動作基本スロット番号設定レジスタ６２４から読み出す。また、権利付与選択制御部６０３ｂは、複数のマスタ１００のそれぞれについて、アクセス権を配布するサブスロットパタンを転送動作サブスロットパタン設定レジスタ６２５から読み出す。また、権利付与選択制御部６０３ｂは、マスク信号をマスク信号生成部６０７から受け取る。さらに、権利付与選択制御部６０３ｂは、権利付与可能数を権利付与数制御部６０２から受け取る。
　そして、権利付与選択制御部６０３ｂは、複数のマスタ１００の予約バンド幅、複数のマスタ１００の優先レベル、複数のマスタ１００の基本スロット周期、複数のマスタ１００の基本スロット番号、複数のマスタ１００のサブスロットパタン、マスク信号、及び権利付与可能数を用いて、アクセス権の権利付与先のマスタを選択する。なお、権利付与選択制御部６０３ｂによるアクセス権の権利付与先のマスタを選択する手法については、後に図８及び図９を用いて詳述する。
　また、権利付与選択制御部６０３ｂは、アクセス権の権利付与先のマスタとして選択したマスタ１００に対してアクセス権付与信号７００を配布する。具体的には、選択したマスタ１００のサブバス制御部２００ａに対してアクセス権付与信号７００を出力する。なお、権利付与選択制御部６０３ｂにおけるアクセス権の権利付与先のマスタ選択及びアクセス権付与信号７００の出力は、毎サイクル行う。さらに、権利付与選択制御部６０３ｂは、マスタ１００の優先レベルを示す優先レベル信号７０５を、当該マスタ１００のサブバス制御部２００ａに対して出力する。なお、権利付与選択制御部６０３ｂにおける優先レベル信号７０５の出力は、予約型優先レベル設定レジスタ６２２に優先レベルが格納されたタイミングで行われる。これにより、予約型優先レベル設定レジスタ６２２に格納された優先レベルが、サブバス制御部２００ａにも反映される。
　次に、メモリコントローラ４００ｂについて図７を用いて説明する。図７に示すように、メモリコントローラ４００ｂは、バッファ４０１とリフレッシュコントローラ４０２とを備えている。なお、バッファ４０１については、実施の形態１に示す構成と同じであるため、説明を省略する。
　リフレッシュコントローラ４０２は、リフレッシュ要求コントローラ６０６からリフレッシュ要求信号７４０を受け取る。そして、リフレッシュコントローラ４０２は、リフレッシュ要求信号７４０を受け取ると、リフレッシュコマンドをメモリ５００へ出力することにより、メモリ５００をリフレッシュする。
　続いて、権利付与選択制御部６０３ｂによるアクセス権の権利付与先のマスタを選択する手法について、図８及び図９を用いて説明する。なお、図８及び図９では、複数のマスタ１００として、マスタＡ、マスタＢ、マスタＣ、マスタＤの４つのマスタを用いている。
　まず、図８を用いて、実施の形態２にかかる予約型レジスタ群の設定情報の例について説明する。
　予約バンド幅設定レジスタ６２１は、マスタＡ、マスタＢ、マスタＣ、マスタＤの予約バンド幅として、それぞれ１０ＧＢ／ｓ（gigabytes per second）、５ＧＢ／ｓ、８ＧＢ／ｓ、３ＧＢ／ｓを格納している。
　基本スロット周期設定レジスタ６２３は、マスタＡ、マスタＢ、マスタＣ、マスタＤの基本スロット周期として、それぞれ１、１、４、２を格納している。
　動作基本スロット番号設定レジスタ６２４は、マスタＡ、マスタＢ、マスタＣ、マスタＤの動作基本スロット番号として、それぞれ１、１、４、１を格納している。
　転送動作サブスロットパタン設定レジスタ６２５は、マスタＡのサブスロット０（ss0）、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、○、○、○、○を格納している。また、転送動作サブスロットパタン設定レジスタ６２５は、マスタＢのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、○、×、○、×を格納している。また、転送動作サブスロットパタン設定レジスタ６２５は、マスタＣのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、○、○、○、○を格納している。さらに、転送動作サブスロットパタン設定レジスタ６２５は、マスタＤのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、×、○、○、○を格納している。
　次に、図９を用いて、図８の設定における権利付与先のマスタの選択について説明する。なお、図９の例では、権利付与可能数が足りていることを前提として説明する。権利付与可能数が不足している場合には、図９のテーブル及び複数のマスタ１００の優先レベルを用いて権利付与先のマスタの選択を行う。
　権利付与選択制御部６０３ｂは、マスタＡに対して、毎基本スロットの毎サブスロットでアクセス権の配布を行う。また、権利付与選択制御部６０３ｂは、マスタＢに対して、毎基本スロットのサブスロット０及びサブスロット２でアクセス権の配布を行う。また、権利付与選択制御部６０３ｂは、マスタＣに対して、４基本スロット周期の４番目の基本スロットの毎サブスロットでアクセス権の配布を行う。さらに、権利付与選択制御部６０３ｂは、マスタＤに対して、２基本スロット周期の１番目の基本スロットのサブスロット１～３でアクセス権の配布を行う。
　すなわち、権利付与選択制御部６０３ｂは、１番目の基本スロットのサブスロット０では、権利付与先のマスタとして、マスタＡ及びマスタＢを選択し、１番目の基本スロットのサブスロット１では、権利付与先のマスタとして、マスタＡ及びマスタＤを選択する。残りのスロットについても同様に、バンド幅を設定しているマスタ１００を権利付与先のマスタとして選択する。
　また、権利付与選択制御部６０３ｂは、いずれかのマスタ１００についてのマスク信号を受け取った場合、そのマスタ１００について、そのサブスロットの残り期間ではアクセス権の配布対象から外す。
　続いて、メモリのリフレッシュを考慮したバンド幅制御について、図１０及び図１１を用いて説明する。
　まず、図１０を用いて、実施の形態２にかかる予約型レジスタ群及びリフレッシュ要求サブスロット番号設定レジスタの設定情報の例について説明する。なお、図１０の例では、説明を簡単にするため、基本スロット周期及び動作基本スロット番号は０としている。
　予約バンド幅設定レジスタ６２１は、マスタＡ、マスタＢ、マスタＣ、マスタＤの予約バンド幅として、それぞれ１０ＧＢ／ｓ、５ＧＢ／ｓ、８ＧＢ／ｓ、３ＧＢ／ｓを格納している。
　転送動作サブスロットパタン設定レジスタ６２５は、マスタＡのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、○、○、○、○を格納している。また、転送動作サブスロットパタン設定レジスタ６２５は、マスタＢのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、○、×、○、×を格納している。また、転送動作サブスロットパタン設定レジスタ６２５は、マスタＣのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、×、○、○、○を格納している。さらに、転送動作サブスロットパタン設定レジスタ６２５は、マスタＤのサブスロット０、サブスロット１、サブスロット２、サブスロット３における転送動作サブスロットパタンとして、×、○、×、○を格納している。
　リフレッシュ要求サブスロット番号設定レジスタ６０５は、リフレッシュ要求コントローラ６０６がリフレッシュ要求信号７４０を出力するサブスロット番号として、０を格納している。
　次に、図１１を用いて、図１０の設定における権利付与先のマスタの選択について説明する。
　権利付与選択制御部６０３ｂは、マスタＡに対して、毎サブスロットでアクセス権の配布を行う。また、権利付与選択制御部６０３ｂは、マスタＢに対して、サブスロット０及びサブスロット２でアクセス権の配布を行う。また、権利付与選択制御部６０３ｂは、マスタＣに対して、サブスロット１～３でアクセス権の配布を行う。さらに、権利付与選択制御部６０３ｂは、マスタＤに対して、サブスロット１及びサブスロット３でアクセス権の配布を行う。
　すなわち、権利付与選択制御部６０３ｂは、サブスロット０では、権利付与先のマスタとして、マスタＡ及びマスタＢを選択する。また、権利付与選択制御部６０３ｂは、サブスロット１では、権利付与先のマスタとして、マスタＡ、マスタＣ及びマスタＤを選択する。また、権利付与選択制御部６０３ｂは、サブスロット２では、権利付与先のマスタとして、マスタＡ、マスタＢ及びマスタＣを選択する。さらに、権利付与選択制御部６０３ｂは、サブスロット３では、権利付与先のマスタとして、マスタＡ、マスタＣ及びマスタＤを選択する。
　したがって、サブスロット０の設定バンド幅は、１５ＧＢ／ｓ、サブスロット１の設定バンド幅は、２１ＧＢ／ｓ、サブスロット２の設定バンド幅は、２３ＧＢ／ｓ、サブスロット３の設定バンド幅は、２１ＧＢ／ｓとなる。よって、リフレッシュを行うサブスロットの設定バンド幅は、他のサブスロットの設定バンド幅より小さくなる。
　以上、説明したように、実施の形態２にかかる半導体装置では、転送量モニタ６４０ａ、予約バンド幅設定レジスタ６２１によって、各サブスロットでの設定バンド幅を制限している。これによって、各マスタ１００のリクエストを必要以上に転送しないように制限することができる。また、設定したバンド幅をサブスロット内で獲得させるように動作するため、一定のレイテンシーを保証することができる。
　また、マスク信号生成部６０７によって、リクエストの転送量が予約転送量に到達したマスタ１００について、そのサブスロットの残り期間についてのマスク信号を生成している。これによって、マスタ１００のリクエストを予約転送量以上に転送しないように制限することができる。
　また、スロット設定レジスタ６０４、基本スロット周期設定レジスタ６２３、動作基本スロット番号設定レジスタ６２４、転送動作サブスロットパタン設定レジスタ６２５によって、複数のマスタ１００へアクセス権を付与するサブスロット・基本スロットを設定している。これによって、マスタがリクエストを転送する順番や同時にリクエストを送るマスタの組み合わせがプログラミング可能となり、システムに応じたバンド幅制御が可能となる。
　また、リフレッシュ要求コントローラ６０６、リフレッシュ要求サブスロット番号設定レジスタ６０５、リフレッシュコントローラ４０２によって、リフレッシュを発行するタイミングを制御することができる。これによって、リフレッシュによりメモリアクセスできないサブスロットは全体の要求バンド幅を減らして、リフレッシュを考慮したバンド幅制御が可能となる。
　さらに、複数の予約型レジスタ群６２０ａと複数のマスタ１００との対応付けを行う構成とすることもできる。これによって、予約型レジスタ群６２０ａの数をマスタ１００の数に合わせなくても同様の制御を行うことができる。
　実施の形態２の変形例
　続いて、実施の形態２の変形例について説明する。実施の形態２の変形例では、実施の形態２の中央バス制御部６００ｂに代えて中央バス制御部６００ｃを用いる。なお、中央バス制御部以外の構成については、実施の形態２に示す構成と同じであるため、説明を省略する。
　次に、中央バス制御部６００ｃについて図１２を用いて説明する。図１２に示すように、中央バス制御部６００ｃは、付与可能最大数設定レジスタ６０１と、権利付与数制御部６０２と、権利付与選択制御部６０３ｃと、スロット設定レジスタ６０４と、リフレッシュ要求サブスロット番号設定レジスタ６０５と、リフレッシュ要求コントローラ６０６と、マスク信号生成部６０７と、予約型レジスタ群６２０ｂと、転送量モニタ６４０ａとを備えている。なお、付与可能最大数設定レジスタ６０１、権利付与数制御部６０２、スロット設定レジスタ６０４、リフレッシュ要求サブスロット番号設定レジスタ６０５、リフレッシュ要求コントローラ６０６、及びマスク信号生成部６０７、及び転送量モニタ６４０ａについては、実施の形態２に示す構成と同じであるため、説明を省略する。
　予約型レジスタ群６２０ｂは、予約型優先レベル設定レジスタ６２２と、基本スロット周期設定レジスタ６２３と、動作基本スロット番号設定レジスタ６２４と、予約バンド幅テーブル設定レジスタ６２６とを備えている。なお、予約型優先レベル設定レジスタ６２２、基本スロット周期設定レジスタ６２３、及び動作基本スロット番号設定レジスタ６２４については、実施の形態２に示す構成と同じであるため、説明を省略する。また、複数のマスタ１００と予約型レジスタ群６２０ｂとの関係は、複数のマスタ１００と予約型レジスタ群６２０ａとの関係と同じであるため、説明を省略する。
　予約バンド幅テーブル設定レジスタ６２６は、複数のマスタ１００について、基本スロット中のサブスロット毎の予約バンド幅を格納する。
　権利付与選択制御部６０３ｃは、複数のマスタ１００の優先レベルを予約型優先レベル設定レジスタ６２２から読み出す。また、権利付与選択制御部６０３ｃは、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット周期を基本スロット周期設定レジスタ６２３から読み出す。また、権利付与選択制御部６０３ｃは、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット番号を動作基本スロット番号設定レジスタ６２４から読み出す。また、権利付与選択制御部６０３ｃは、複数のマスタ１００におけるサブスロット毎の予約バンド幅を予約バンド幅テーブル設定レジスタ６２６から読み出す。また、権利付与選択制御部６０３ｃは、マスク信号をマスク信号生成部６０７から受け取る。さらに、権利付与選択制御部６０３ｃは、権利付与可能数を権利付与数制御部６０２から受け取る。
　そして、権利付与選択制御部６０３ｃは、複数のマスタ１００の優先レベル、複数のマスタ１００の基本スロット周期、複数のマスタ１００の基本スロット番号、複数のマスタ１００のサブスロット毎の予約バンド幅、マスク信号、及び権利付与可能数を用いて、アクセス権の権利付与先のマスタを選択する。
　また、権利付与選択制御部６０３ｃは、アクセス権の権利付与先のマスタとして選択したマスタ１００に対してアクセス権付与信号７００を配布する。具体的には、選択したマスタ１００のサブバス制御部２００ａに対してアクセス権付与信号７００を出力する。さらに、権利付与選択制御部６０３ｃは、アクセス権付与信号７００と共に、当該選択したマスタ１００の優先レベルを、当該選択したマスタ１００のサブバス制御部２００ａに対して出力する。なお、権利付与選択制御部６０３ｃにおけるアクセス権の権利付与先のマスタの選択及びアクセス権付与信号７００の出力は、毎サイクル行う。さらに、権利付与選択制御部６０３ｃは、マスタ１００の優先レベルを示す優先レベル信号７０５を、当該マスタ１００のサブバス制御部２００ａに対して出力する。なお、権利付与選択制御部６０３ｃにおける優先レベル信号７０５の出力は、予約型優先レベル設定レジスタ６２２に優先レベルが格納されたタイミングで行われる。これにより、予約型優先レベル設定レジスタ６２２に格納された優先レベルが、サブバス制御部２００ａにも反映される。
　続いて、権利付与選択制御部６０３ｃによるアクセス権の権利付与先のマスタを選択する手法について、図１３及び図１４を用いて説明する。なお、図１３及び図１４では、複数のマスタ１００として、マスタＡ、マスタＢ、マスタＣ、マスタＤの４つのマスタを用いている。
　まず、図１３を用いて、実施の形態２の変形例にかかる予約型レジスタ群の設定情報の例について説明する。
　予約バンド幅テーブル設定レジスタ６２６は、マスタＡにおけるサブスロット０～３の予約バンド幅として、それぞれ１０ＧＢ／ｓ、０ＧＢ／ｓ、１０ＧＢ／ｓ、１０ＧＢ／ｓを格納している。また、マスタＢにおけるサブスロット０～３の予約バンド幅として、それぞれ１３ＧＢ／ｓ、１０ＧＢ／ｓ、５ＧＢ／ｓ、５ＧＢ／ｓを格納している。また、マスタＣにおけるサブスロット０～３の予約バンド幅として、それぞれ８ＧＢ／ｓ、８ＧＢ／ｓ、８ＧＢ／ｓ、８ＧＢ／ｓを格納している。さらに、マスタＤにおけるサブスロット０～３の予約バンド幅として、それぞれ０ＧＢ／ｓ、８ＧＢ／ｓ、３ＧＢ／ｓ、３ＧＢ／ｓを格納している。
　すなわち、権利付与選択制御部６０３ｃは、マスタＢ及びマスタＤに対して、アクセス権の配布を行う各サブスロットで、異なる予約バンド幅を設定している。
　基本スロット周期設定レジスタ６２３は、マスタＡ、マスタＢ、マスタＣ、マスタＤの基本スロット周期として、それぞれ１、１、４、２を格納している。
　動作基本スロット番号設定レジスタ６２４は、マスタＡ、マスタＢ、マスタＣ、マスタＤの動作基本スロット番号として、それぞれ１、１、４、１を格納している。
　次に、図１４を用いて、図１３の設定における権利付与先のマスタの選択について説明する。なお、図１４の例では、権利付与可能数が足りていることを前提として説明する。権利付与可能数が不足している場合には、図１４のテーブル及び複数のマスタ１００の優先レベルを用いて権利付与先のマスタの選択を行う。
　権利付与選択制御部６０３ｃは、マスタＡに対して、毎基本スロットのサブスロット０、サブスロット２、及びサブスロット３でアクセス権の配布を行う。また、権利付与選択制御部６０３ｃは、マスタＢに対して、毎基本スロットの毎サブスロットでアクセス権の配布を行う。また、権利付与選択制御部６０３ｃは、マスタＣに対して、４基本スロット周期の４番目の基本スロットの毎サブスロットでアクセス権の配布を行う。さらに、権利付与選択制御部６０３ｃは、マスタＤに対して、２基本スロット周期の１番目の基本スロットのサブスロット１～３でアクセス権の配布を行う。
　すなわち、権利付与選択制御部６０３ｃは、１番目の基本スロットのサブスロット０では、権利付与先のマスタとして、マスタＡ及びマスタＢを選択し、１番目の基本スロットのサブスロット１では、権利付与先のマスタとして、マスタＢ及びマスタＤを選択する。残りのスロットについても同様に、バンド幅を設定しているマスタ１００を権利付与先のマスタとして選択する。
　また、権利付与選択制御部６０３ｃは、いずれかのマスタ１００についてのマスク信号を受け取った場合、そのマスタ１００について、そのサブスロットの残り期間ではアクセス権の配布対象から外す。
　以上、説明したように、実施の形態２の変形例にかかる半導体装置では、予約バンド幅テーブル設定レジスタ６２６が、複数のマスタ１００について、サブスロット毎の予約バンド幅を格納している。これによって、実施の形態２と比べてさらに柔軟にシステムに応じたバンド幅の設定を行うことができる。
　実施の形態３
　続いて、実施の形態３について説明する。実施の形態３では、実施の形態２の中央バス制御部６００ｂに代えて中央バス制御部６００ｄを用いる。なお、中央バス制御部以外の構成については、実施の形態２に示す構成と同じであるため、説明を省略する。
　次に、中央バス制御部６００ｄについて図１５を用いて説明する。図１５に示すように、中央バス制御部６００ｄは、付与可能最大数設定レジスタ６０１と、権利付与数制御部６０２と、権利付与選択制御部６０３ｄと、スロット設定レジスタ６０４と、リフレッシュ要求サブスロット番号設定レジスタ６０５と、リフレッシュ要求コントローラ６０６と、配布優先度計算回路６０８と、ベストエフォート（BE）型レジスタ群６３０と、転送量モニタ６４０ａとを備えている。なお、付与可能最大数設定レジスタ６０１、権利付与数制御部６０２、スロット設定レジスタ６０４、リフレッシュ要求サブスロット番号設定レジスタ６０５、及びリフレッシュ要求コントローラ６０６については、実施の形態２に示す構成と同じであるため、説明を省略する。なお、ベストエフォート型レジスタ群は、第２の設定レジスタ群と呼んでもよい。
　実施の形態３の転送量モニタ６４０ａの基本的な機能は、実施の形態２の転送量モニタ６４０ａと同じであるため、説明を省略する。但し、実施の形態３の転送量モニタ６４０ａは、測定した複数のマスタ１００からのリクエストの転送量を配布優先度計算回路６０８へ出力する。
　ベストエフォート型レジスタ群６３０は、目標転送量設定レジスタ６３１、更新転送量レジスタ６３２、配布優先度補正期間設定レジスタ６３３、ベストエフォート型優先レベル設定レジスタ６３４、配布優先度初期化間隔設定レジスタ６３５、基本スロット周期設定レジスタ６２３、動作基本スロット番号設定レジスタ６２４、転送動作サブスロットパタン設定レジスタ６２５を備えている。なお、基本スロット周期設定レジスタ６２３、動作基本スロット番号設定レジスタ６２４、及び転送動作サブスロットパタン設定レジスタ６２５については、実施の形態２に示す構成と同じであるため、説明を省略する。また、複数のマスタ１００とベストエフォート型レジスタ群６３０との関係は、複数のマスタ１００と予約型レジスタ群６２０ａとの関係と同等であるため、説明を省略する。
　目標転送量設定レジスタ６３１は、複数のマスタ１００について、１サブスロットあたりの目標転送量を格納する。
　更新転送量レジスタ６３２は、複数のマスタ１００について、転送量の累積値を示す累積転送量を格納する。
　配布優先度補正期間設定レジスタ６３３は、配布優先度補正期間を格納する。ここで、配布優先度とは、アクセス権の配布に関する優先度を示す。また、配布優先度補正期間とは、複数のマスタ１００の目標転送量を補正する期間である。具体的には、現時点から配布優先度補正期間が示す期間後の目標転送量を、配布優先度を計算するための目標転送量として設定する。なお、配布優先度補正期間設定レジスタ６３３が格納する配布優先度補正期間の値は、変更することができる。また、配布優先度補正期間は、サブスロット単位でもよいし、サブスロット単位でなくてもよい。また、配布優先度補正期間は、複数のマスタについて共通の期間でもよいし、複数のマスタで別々の期間でもよい。
　ベストエフォート型優先レベル設定レジスタ６３４は、複数のマスタ１００について、優先レベルを格納する。なお、ベストエフォート型優先レベル設定レジスタ６３４に格納される優先レベルは、リクエスト発行制御部２０１ａにてリクエストに付加されるものである。
　配布優先度初期化間隔設定レジスタ６３５は、配布優先度を初期化する間隔を示すサブスロット数を格納する。ここで、配布優先度の初期化とは、更新転送量レジスタ６３２に格納される累積転送量を初期化することである。なお、配布優先度初期化間隔設定レジスタ６３５が格納する配布優先度を初期化する間隔の値は、変更することができる。また、配布優先度初期化間隔は、複数のマスタについて共通の初期化間隔でもよいし、複数のマスタで別々の初期化間隔でもよい。
　配布優先度計算回路６０８は、アクセス権の配布に関する優先度を示す配布優先度を計算する回路である。例えば、配布優先度計算回路６０８は、複数のマスタの目標転送量に基づいて、配布優先度を計算する。
　配布優先度計算回路６０８について具体的に説明する。配布優先度計算回路６０８は、複数のマスタ１００からのリクエストの転送量を転送量モニタ６４０ａから受け取る。また、配布優先度計算回路６０８は、複数のマスタ１００についての１サブスロットあたりの目標転送量を目標転送量設定レジスタ６３１から読み出す。また、配布優先度計算回路６０８は、複数のマスタ１００についての累積転送量を更新転送量レジスタ６３２から読み出す。また、配布優先度計算回路６０８は、配布優先度補正期間を配布優先度補正期間設定レジスタ６３３から読み出す。さらに、配布優先度計算回路６０８は、配布優先度初期化間隔を配布優先度初期化間隔設定レジスタ６３５から読み出す。そして、配布優先度計算回路６０８は、複数のマスタ１００からのリクエストの転送量、複数のマスタ１００についての１サブスロットあたりの目標転送量、複数のマスタ１００についての累積転送量、配布優先度補正期間、及び配布優先度初期化間隔を用いて、配布優先度を計算する。配布優先度の計算手法については、後に図１６Ａ及び図１６Ｂを用いて詳述する。また、配布優先度計算回路６０８は、計算した配布優先度を権利付与選択制御部６０３ｄへ出力する。
　また、配布優先度計算回路６０８は、サブスロットが経過する毎に、更新転送量レジスタ６３２に格納される累積転送量を更新する。具体的には、更新転送量レジスタ６３２から読み出した前サブスロットまでの累積転送量と、転送量モニタ６４０ａから受け取った今サブスロットの転送量を用いて、今サブスロットまでの累積転送量を計算する。そして、配布優先度計算回路６０８は、計算した今サブスロットまでの累積転送量を更新転送量レジスタ６３２に格納する。
　権利付与選択制御部６０３ｄは、１基本スロット内に存在するサブスロットの数と１サブスロットの期間をスロット設定レジスタ６０４から読み出す。また、権利付与選択制御部６０３ｄは、配布優先度を配布優先度計算回路６０８から受け取る。また、権利付与選択制御部６０３ｄは、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット周期を基本スロット周期設定レジスタ６２３から読み出す。また、権利付与選択制御部６０３ｄは、複数のマスタ１００のそれぞれについて、アクセス権を配布する基本スロット番号を動作基本スロット番号設定レジスタ６２４から読み出す。また、権利付与選択制御部６０３ｄは、複数のマスタ１００のそれぞれについて、アクセス権を配布するサブスロットパタンを転送動作サブスロットパタン設定レジスタ６２５から読み出す。また、権利付与選択制御部６０３ｄは、権利付与可能数を権利付与数制御部６０２から受け取る。さらに、権利付与選択制御部６０３ｄは、複数のマスタ１００の優先レベルをベストエフォート型優先レベル設定レジスタ６３４から読み出す。
　そして、権利付与選択制御部６０３ｄは、１基本スロット内に存在するサブスロットの数と１サブスロットの期間、配布優先度、複数のマスタ１００の基本スロット周期、複数のマスタ１００の基本スロット番号、複数のマスタ１００のサブスロットパタン、及び権利付与可能数を用いて、アクセス権の権利付与先のマスタを選択する。
　また、権利付与選択制御部６０３ｄは、アクセス権の権利付与先のマスタとして選択したマスタ１００に対してアクセス権付与信号７００を配布する。具体的には、選択したマスタ１００のサブバス制御部２００ａに対してアクセス権付与信号７００を出力する。さらに、権利付与選択制御部６０３ｄは、アクセス権付与信号７００と共に、当該選択したマスタ１００の優先レベルを、当該選択したマスタ１００のサブバス制御部２００ａに対して出力する。なお、権利付与選択制御部６０３ｄにおけるアクセス権の権利付与先のマスタの選択及びアクセス権付与信号７００の出力は、毎サイクル行う。さらに、権利付与選択制御部６０３ｄは、マスタ１００の優先レベルを示す優先レベル信号７０５を、当該マスタ１００のサブバス制御部２００ａに対して出力する。なお、権利付与選択制御部６０３ｄにおける優先レベル信号７０５の出力は、ベストエフォート型優先レベル設定レジスタ６３４に優先レベルが格納されたタイミングで行われる。これにより、ベストエフォート型優先レベル設定レジスタ６３４に格納された優先レベルが、サブバス制御部２００ａにも反映される。
　続いて、配布優先度計算回路６０８による配布優先度の計算手法について、図１６Ａ及び図１６Ｂを用いて説明する。
　まず、図１６Ａを用いて、実施の形態３にかかる一定間隔でリクエストを発行するマスタについての配布優先度の計算手法について説明する。図１６ＡのマスタはマスタＡとする。また、図１６Ａの配布優先度補正期間は１サブスロットとする。また、図１６Ａに示す点線は、マスタＡの１サブスロットあたりの目標転送量を元に引いた線である。当該点線の縦軸方向の長さが、その実行時間における目標転送量を示す。また、図１６Ａに示す（１）～（４）の矢印の傾きが配布優先度であり、傾きが大きいほど配布優先度は高いこととする。また、図１６Ａに示す（５）～（８）の直線の傾きは、マスタＡの獲得バンド幅を示す。
　配布優先度計算回路６０８は、更新転送量レジスタ６３２から読み出したマスタＡの前サブスロットまでの累積転送量に、転送量モニタ６４０ａから受け取ったマスタＡの今サブスロットの転送量を加算することにより、今サブスロットまでの累積転送量を計算する。
　また、配布優先度計算回路６０８は、目標転送量設定レジスタ６３１から読み出したマスタＡの１サブスロットあたりの目標転送量と、配布優先度補正期間設定レジスタ６３３から読み出した配布優先度補正期間を用いて、配布優先度補正期間後の目標転送量を計算する。すなわち、配布優先度補正期間である１サブスロット後の目標転送量を求める。
　そして、配布優先度計算回路６０８は、今サブスロットまでの累積転送量と、１サブスロット後の目標転送量とを用いて、配布優先度を計算する。
　次に、具体例として、図１６Ａに示す（１）の矢印の傾きが示す配布優先度の計算手法について説明する。
　（１）の矢印の傾きは、実行時間が０の時点で計算する。実行時間が０の時点とは、更新転送量レジスタ６３２に格納されるマスタＡの累積転送量が初期化された直後のサブスロットの開始タイミングである。なお、更新転送量レジスタ６３２に格納されるマスタＡの累積転送量の初期化は、配布優先度計算回路６０８が、配布優先度初期化間隔設定レジスタ６３５から読み出した配布優先度初期化間隔を用いて行う。すなわち、配布優先度初期化間隔が示すサブスロット数毎に、マスタＡの累積転送量の初期化は行われる。
　実行時間が０の時点では、マスタＡの今サブスロットまでの累積転送量は０である。よって、実行時間が０且つ転送量が０である点と、配布優先度補正期間である１サブスロット後（実行時間が１サブスロットの時点）の目標転送量が示す点とを結んだ直線が（１）の矢印となる。
　次に、具体例として、図１６Ａに示す（２）の矢印の傾きが示す配布優先度の計算手法について説明する。
　（２）の矢印の傾きは、実行時間が１サブスロットの時点で計算する。なお、（５）の直線の傾きは、実行時間が０～１サブスロットにおけるマスタＡの獲得バンド幅を示す。
　実行時間が１サブスロットの時点では、マスタＡの前サブスロットまでの累積転送量は０である。また、転送量モニタ６４０ａから受け取ったマスタＡの今サブスロットの転送量は、（５）の直線の１サブスロット時点の縦軸方向の長さである。よって、（５）の直線の実行時間が１サブスロットの時点の縦軸方向の長さは、マスタＡの今サブスロットまでの累積転送量を示す。そして、マスタＡの今サブスロットまでの累積転送量を示す点と、１サブスロット後（実行時間が２サブスロットの時点）の目標転送量が示す点とを結んだ直線が（２）の矢印となる。
　次に、具体例として、図１６Ａに示す（３）の矢印の傾きが示す配布優先度の計算手法について説明する。
　（３）の矢印の傾きは、実行時間が２サブスロットの時点で計算する。なお、（６）の直線の傾きは、実行時間が１～２サブスロットにおけるマスタＡの獲得バンド幅を示す。
　実行時間が２サブスロットの時点におけるマスタＡの今サブスロットまでの累積転送量は、（６）の直線の実行時間が２サブスロットの時点の縦軸方向の長さである。そして、マスタＡの今サブスロットまでの累積転送量を示す点と、１サブスロット後（実行時間が３サブスロットの時点）の目標転送量が示す点とを結んだ直線が（３）の矢印となる。なお、図１６Ａに示す（４）の矢印の傾きが示す配布優先度の計算手法についても同様であるため説明を省略する。
　続いて、図１６Ｂを用いて、実施の形態３にかかる前半はリクエストを出さず後半にのみリクエストを出すマスタについての配布優先度の計算手法について説明する。図１６ＢのマスタはマスタＢとする。また、図１６Ｂの配布優先度補正期間は１．７サブスロットとする。また、図１６Ｂに示す点線は、マスタＢの１サブスロットあたりの目標転送量を元に引いた線である。当該点線の縦軸方向の長さが、その実行時間における目標転送量を示す。また、図１６Ｂに示す（９）～（１２）の矢印の傾きが配布優先度である。また、図１６Ｂに示す（１３）の直線の傾きは、マスタＢの獲得バンド幅を示す。
　次に、具体例として、図１６Ｂに示す（９）の矢印の傾きが示す配布優先度の計算手法について説明する。
　（９）の矢印の傾きは、実行時間が０の時点で計算する。実行時間が０の時点では、マスタＢの今サブスロットまでの累積転送量は０である。よって、実行時間が０且つ転送量が０である点と、配布優先度補正期間である１．７サブスロット後（実行時間が１．７サブスロットの時点）の目標転送量が示す点とを結んだ直線が（９）の矢印となる。
　次に、具体例として、図１６Ｂに示す（１０）の矢印の傾きが示す配布優先度の計算手法について説明する。
　（１０）の矢印の傾きは、実行時間が１サブスロットの時点で計算する。マスタＢは、リクエストを出していないため、実行時間が１サブスロットの時点ではバンド幅を獲得していない。よって、実行時間が１サブスロットの時点では、マスタＢの今サブスロットまでの累積転送量は０である。よって、実行時間が０且つ転送量が０である点と、配布優先度補正期間である１．７サブスロット後（実行時間が２．７サブスロットの時点）の目標転送量が示す点とを結んだ直線が（１０）の矢印となる。なお、図１６Ｂに示す（１１）及び（１２）の矢印の傾きが示す配布優先度の計算手法についても同様であるため説明を省略する。
　次に、（１３）の直線の傾きが示すマスタＢの獲得バンド幅について説明する。実行時間が３サブスロットの時点で、マスタＢの配布優先度として、（１２）の矢印の傾きが示す配布優先度が計算される。また、マスタＢの配布優先度を用いて、アクセス権の権利付与先のマスタとしてマスタＢが選択されたとする。そして、マスタＢがリクエストを出した後、マスタＢは（１３）の直線の傾きが示すバンド幅を獲得する。
　以上、説明したように、実施の形態３にかかる半導体装置では、配布優先度計算回路６０８によって、マスタの目標転送量に基づいて配布優先度を計算する。これによって、長期間での獲得転送量補正が可能となる。
　また、配布優先度補正期間設定レジスタ６３３によって、配布優先度補正期間を格納する。また、配布優先度補正期間設定レジスタ６３３が格納する配布優先度補正期間の値は、変更することができる。これによって、システムに応じて最適な配布優先度を計算することができる。
　また、配布優先度初期化間隔設定レジスタ６３５によって、配布優先度を初期化する間隔を示すサブスロット数を格納する。また、配布優先度の初期化により、更新転送量レジスタ６３２に格納される累積転送量を初期化する。これによって、長期間での誤差の累積を軽減できる。また、マスタの動作に合わせたリセット間隔を設定することができる。
　さらに、複数のベストエフォート型レジスタ群６３０と複数のマスタ１００との対応付けを行う構成とすることもできる。これによって、ベストエフォート型レジスタ群６３０の数をマスタ１００の数に合わせなくても同様の制御を行うことができる。
　実施の形態４
　続いて、実施の形態４について説明する。実施の形態４では、実施の形態２の予約型レジスタ群６２０ａを用いたアクセス権についての制御と、実施の形態３のベストエフォート型レジスタ群６３０を用いたアクセス権についての制御を複合的に行う。図１７に示すように、実施の形態４にかかる半導体装置は、サブバス制御部２００ｂ及び中央バス制御部６００ｅを備える。なお、サブバス制御部２００ｂ及び中央バス制御部６００ｅ以外の構成については、実施の形態２及び３の構成と同じであるため、説明を省略する。
　中央バス制御部６００ｅは、付与可能最大数設定レジスタ６０１と、権利付与数制御部６０２と、権利付与選択制御部６０３ｅと、スロット設定レジスタ６０４と、リフレッシュ要求サブスロット番号設定レジスタ６０５と、リフレッシュ要求コントローラ６０６と、マスク信号生成部６０７と、配布優先度計算回路６０８と、予約型レジスタ群６２０ａと、ベストエフォート型レジスタ群６３０と、転送量モニタ６４０ｂとを備えている。なお、権利付与選択制御部６０３ｅ及び転送量モニタ６４０ｂ以外の構成については、実施の形態２又は３の構成と同じであるため、説明を省略する。
　まず、権利付与選択制御部６０３ｅについて説明する。権利付与選択制御部６０３ｅは、実施の形態２の権利付与選択制御部６０３ｂにおけるアクセス権の権利付与先のマスタの選択機能と、実施の形態３の権利付与選択制御部６０３ｄにおけるアクセス権の権利付与先のマスタの選択機能の両方を備える機能部である。なお、権利付与選択制御部６０３ｂにおけるアクセス権の権利付与先のマスタの選択処理のことを、予約型レジスタ群６２０ａを用いた選択処理と呼ぶ。また、権利付与選択制御部６０３ｄにおける権利付与先のマスタの選択処理のことを、ベストエフォート型レジスタ群６３０を用いた選択処理と呼ぶ。権利付与選択制御部６０３ｅは、予約型レジスタ群６２０ａを用いた選択処理と、ベストエフォート型レジスタ群６３０を用いた選択処理とを独立して行う。
　また、双方の選択処理がかち合ったときには、どちらかを優先するように設定する。ここで、双方の選択処理がかち合ったときとは、双方の選択処理により１つのマスタを権利付与先のマスタとして選択することをいう。例えば、ベストエフォート型レジスタ群６３０を用いた選択処理を優先するように設定することにより、双方の選択処理がかち合ったとき、ベストエフォート型レジスタ群６３０を用いた選択処理により、当該マスタを権利付与先のマスタとして選択する。
　権利付与選択制御部６０３ｅは、選択したマスタ１００に対してアクセス権付与信号７００を配布する。具体的には、選択したマスタ１００のサブバス制御部２００ｂに対してアクセス権付与信号７００を出力する。また、権利付与選択制御部６０３ｅは、アクセス権付与信号７００と共に、当該選択したマスタ１００の優先レベル及びアクセス権属性信号７５０を、当該マスタ１００のサブバス制御部２００ｂに対して出力する。
　ここで、アクセス権属性信号７５０について説明する。アクセス権属性信号７５０とは、付与されたアクセス権が、予約型レジスタ群６２０ａを用いた選択処理により付与されたアクセス権か、ベストエフォート型レジスタ群６３０を用いた選択処理により付与されたアクセス権かを示す識別情報である。なお、予約型レジスタ群６２０ａを用いた選択処理により付与されたアクセス権を、予約型レジスタ群６２０ａを用いて付与されたアクセス権と呼ぶ。また、ベストエフォート型レジスタ群６３０を用いた選択処理により付与されたアクセス権を、ベストエフォート型レジスタ群６３０を用いて付与されたアクセス権と呼ぶ。
　次に、サブバス制御部２００ｂについて説明する。サブバス制御部２００ｂは、リクエスト発行制御部２０１ｂを有する。リクエスト発行制御部２０１ｂにおける制御について、アクセス権属性信号７５０に関する制御以外はリクエスト発行制御部２０１ａと同じであるため、同じ部分については説明を省略する。
　リクエスト発行制御部２０１ｂは、アクセス権属性信号７５０を権利付与選択制御部６０３ｅから受け取る。また、リクエスト発行制御部２０１ｂは、バス１０から受け取ったリクエストをバス２０へ出力する際には、アクセス権属性信号７５０を当該リクエストに付加して出力する。
　次に、転送量モニタ６４０ｂについて説明する。転送量モニタ６４０ｂは、予約型用転送量モニタ６４１と、ベストエフォート用転送量モニタ６４２とを備える。
　予約型用転送量モニタ６４１は、複数のマスタ１００から対応するサブバス制御部２００ｂを介してバスアービタ３００へ転送される予約型リクエストの転送量を測定する機能部である。ここで、予約型リクエストとは、予約型レジスタ群６２０ａを用いて付与されたアクセス権により、リクエスト発行制御部２０１ｂを通過したリクエストのことを示す。
　予約型用転送量モニタ６４１は、複数のバス２０からのモニタ信号７３０により複数のマスタ１００からの予約型リクエストの転送量を測定する。予約型リクエストか否かは、モニタ信号７３０に付加されているアクセス権属性信号７５０により識別する。そして、予約型用転送量モニタ６４１は、測定した複数のマスタ１００からの予約型リクエストの転送量をマスク信号生成部６０７へ出力する。
　ベストエフォート用転送量モニタ６４２は、複数のマスタ１００から対応するサブバス制御部２００ｂを介してバスアービタ３００へ転送されるベストエフォート型リクエストの転送量を測定する機能部である。ここで、ベストエフォート型リクエストとは、ベストエフォート型レジスタ群６３０を用いて付与されたアクセス権により、リクエスト発行制御部２０１ｂを通過したリクエストのことを示す。
　ベストエフォート用転送量モニタ６４２は、複数のバス２０からのモニタ信号７３０により複数のマスタ１００からのベストエフォート型リクエストの転送量を測定する。ベストエフォート型リクエストか否かは、モニタ信号７３０に付加されているアクセス権属性信号７５０により識別する。そして、ベストエフォート用転送量モニタ６４２は、測定した複数のマスタ１００からのベストエフォート型リクエストの転送量を配布優先度計算回路６０８へ出力する。
　以上、説明したように、実施の形態４にかかる半導体装置では、権利付与選択制御部６０３ｅは、予約型レジスタ群６２０ａを用いて付与されたアクセス権と、ベストエフォート型レジスタ群６３０を用いて付与されたアクセス権の２種類のアクセス権を配布する。これによって、短期間に一定のバンド幅を獲得する必要のあるマスタと長期間で一定のバンド幅を獲得する必要のあるマスタを効率的に制御することができる。
　なお、上述の例では、実施の形態４では、実施の形態２の予約型レジスタ群６２０ａを用いたアクセス権についての制御と、実施の形態３のベストエフォート型レジスタ群６３０を用いたアクセス権についての制御を複合的に行うことを例示して説明したが、これに限らない。実施の形態２の変形例の予約型レジスタ群６２０ｂを用いたアクセス権についての制御と、実施の形態３のベストエフォート型レジスタ群６３０を用いたアクセス権についての制御を複合的に行うようにしてもよい。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１００　　マスタ
２００ａ、２００ｂ　　サブバス制御部
２０１ａ、２０１ｂ　　リクエスト発行制御部
３００　　バスアービタ
４００ａ、４００ｂ　　メモリコントローラ
４０１　　バッファ
４０２　　リフレッシュコントローラ
５００　　メモリ
６００ａ、６００ｂ、６００ｃ、６００ｄ、６００ｅ　　中央バス制御部
６０１　　付与可能最大数設定レジスタ
６０２　　権利付与数制御部
６０３ａ、６０３ｂ、６０３ｃ、６０３ｄ、６０３ｅ　　権利付与選択制御部
６０４　　スロット設定レジスタ
６０５　　リフレッシュ要求サブスロット番号設定レジスタ
６０６　　リフレッシュ要求コントローラ
６０７　　マスク信号生成部
６０８　　配布優先度計算回路
６１０　　ＱｏＳ情報レジスタ
６２０ａ、６２０ｂ　　予約型レジスタ群
６２１　　予約バンド幅設定レジスタ
６２２　　予約型優先レベル設定レジスタ
６２３　　基本スロット周期設定レジスタ
６２４　　動作基本スロット番号設定レジスタ
６２５　　転送動作サブスロットパタン設定レジスタ
６２６　　予約バンド幅テーブル設定レジスタ
６３０　　ベストエフォート型レジスタ群
６３１　　目標転送量設定レジスタ
６３２　　更新転送量レジスタ
６３３　　配布優先度補正期間設定レジスタ
６３４　　ベストエフォート型優先レベル設定レジスタ
６３５　　配布優先度初期化間隔設定レジスタ
６４０ａ、６４０ｂ　　転送量モニタ
６４１　　予約型用転送量モニタ
６４２　　ベストエフォート用転送量モニタ

Claims (24)

  1. 　複数のマスタと、
    　メモリコントローラと、
    　前記複数のマスタと前記メモリコントローラとを接続するバスと、
    　前記複数のマスタのＱｏＳ情報を格納するＱｏＳ情報レジスタと、
    　前記メモリコントローラのバッファの空き情報に基づいて、アクセス権の権利付与可能数を計算する権利付与数制御部と、
    　前記ＱｏＳ情報レジスタの前記ＱｏＳ情報、及び前記権利付与数制御部からの前記権利付与可能数に基づいて、前記アクセス権の権利付与先のマスタを選択する権利付与選択制御部と、
    　前記権利付与選択制御部からの前記アクセス権が未付与であるマスタのリクエストを通さないリクエスト発行制御部と、
    　を備える半導体装置。
  2. 　前記権利付与可能数の最大数を格納する付与可能最大数設定レジスタをさらに備え、
    　前記権利付与数制御部は、前記メモリコントローラのバッファの空き情報に基づいて、前記付与可能最大数設定レジスタが格納する前記最大数を上限として前記権利付与可能数を計算する、請求項１に記載の半導体装置。
  3. 　前記リクエスト発行制御部は、前記アクセス権が付与されたマスタからのリクエストを保持していない場合、前記アクセス権を返却し、
    　前記権利付与数制御部は、前記メモリコントローラのバッファの空き情報及び前記アクセス権の返却数に基づいて、アクセス権の権利付与可能数を計算する、請求項１に記載の半導体装置。
  4. 　複数のマスタと、
    　メモリコントローラと、
    　前記複数のマスタと前記メモリコントローラとを接続するバスと、
    　前記複数のマスタの予約バンド幅を格納する予約バンド幅設定レジスタを備える第１の設定レジスタ群と、
    　所定の期間を格納するスロット設定レジスタと、
    　前記複数のマスタの転送量を測定する転送量モニタと、
    　前記メモリコントローラのバッファの空き情報に基づいて、アクセス権の権利付与可能数を計算する権利付与数制御部と、
    　前記第１の設定レジスタ群の設定情報、前記スロット設定レジスタの前記所定の期間、前記転送量モニタで測定された前記転送量、及び前記権利付与数制御部からの前記権利付与可能数に基づいて、前記アクセス権の権利付与先のマスタを選択する権利付与選択制御部と、
    　前記権利付与選択制御部からの前記アクセス権が未付与であるマスタのリクエストを通さないリクエスト発行制御部と、
    　を備える半導体装置。
  5. 　前記第１の設定レジスタ群は、前記複数のマスタの優先レベルを格納する予約型優先レベル設定レジスタをさらに備える、請求項４に記載の半導体装置。
  6. 　前記第１の設定レジスタ群は、前記複数のマスタのそれぞれについて、前記アクセス権を配布する基本スロットの番号を格納する動作基本スロット番号設定レジスタをさらに備える、請求項４に記載の半導体装置。
  7. 　前記第１の設定レジスタ群は、前記複数のマスタのそれぞれについて、前記アクセス権を配布するサブスロットパタンを格納する転送動作サブスロットパタン設定レジスタをさらに備える、請求項６に記載の半導体装置。
  8. 　前記第１の設定レジスタ群は、前記複数のマスタのそれぞれについて、前記アクセス権を配布する前記基本スロットの周期を格納する基本スロット周期設定レジスタをさらに備える、請求項６に記載の半導体装置。
  9. 　前記第１の設定レジスタ群は、前記予約バンド幅設定レジスタに代えて、前記複数のマスタのそれぞれについて、サブスロット毎に予約バンド幅を格納する予約バンド幅テーブル設定レジスタを備える、請求項６に記載の半導体装置。
  10. 　前記メモリコントローラに対して、メモリのリフレッシュ要求信号を出力するリフレッシュ要求コントローラをさらに備える、請求項４に記載の半導体装置。
  11. 　前記リフレッシュ要求コントローラがリフレッシュ要求を発行するサブスロット番号を格納するリフレッシュ要求サブスロット番号設定レジスタをさらに備える、請求項１０に記載の半導体装置。
  12. 　前記第１の設定レジスタ群を複数個備え、複数の前記第１の設定レジスタ群と前記複数のマスタとの対応付けを行う、請求項４に記載の半導体装置。
  13. 　前記リクエスト発行制御部は、前記アクセス権が付与されたマスタからのリクエストを保持していない場合、前記アクセス権を返却し、
    　前記権利付与数制御部は、前記メモリコントローラのバッファの空き情報及び前記アクセス権の返却数に基づいて、アクセス権の権利付与可能数を計算する、請求項４に記載の半導体装置。
  14. 　複数のマスタと、
    　メモリコントローラと、
    　前記複数のマスタと前記メモリコントローラとを接続するバスと、
    　前記複数のマスタの目標転送量を格納する目標転送量設定レジスタを備える第２の設定レジスタ群と、
    　所定の期間を格納するスロット設定レジスタと、
    　前記目標転送量に基づいて、アクセス権の配布の優先度である配布優先度を計算する配布優先度計算回路と、
    　前記メモリコントローラのバッファの空き情報に基づいて、前記アクセス権の権利付与可能数を計算する権利付与数制御部と、
    　前記スロット設定レジスタの前記所定の期間、前記配布優先度計算回路で計算された前記配布優先度、及び前記権利付与数制御部からの前記権利付与可能数に基づいて、前記アクセス権の権利付与先のマスタを選択する権利付与選択制御部と、
    　前記権利付与選択制御部からの前記アクセス権が未付与であるマスタのリクエストを通さないリクエスト発行制御部と、
    　を備える半導体装置。
  15. 　前記複数のマスタの転送量を測定する転送量モニタをさらに備え、
    　前記第２の設定レジスタ群は、前記目標転送量を補正する期間を格納する配布優先度補正期間設定レジスタをさらに備え、
    　前記配布優先度計算回路は、前記目標転送量、前記転送量モニタで測定された前記転送量の累積値、及び前記補正する期間に基づいて、アクセス権の配布の優先度である配布優先度を計算する、請求項１４に記載の半導体装置。
  16. 　前記第２の設定レジスタ群は、前記複数のマスタの優先レベルを格納するベストエフォート型優先レベル設定レジスタをさらに備える、請求項１４に記載の半導体装置。
  17. 　前記第２の設定レジスタ群は、前記配布優先度を初期化する間隔を格納する配布優先度初期化間隔設定レジスタをさらに備える、請求項１４に記載の半導体装置。
  18. 　前記第２の設定レジスタ群は、前記複数のマスタのそれぞれについて、前記アクセス権を配布する基本スロットの周期を格納する基本スロット周期設定レジスタをさらに備える、請求項１４に記載の半導体装置。
  19. 　前記第２の設定レジスタ群は、前記複数のマスタのそれぞれについて、前記アクセス権を配布する前記基本スロットを格納する動作基本スロット番号設定レジスタをさらに備える、請求項１８に記載の半導体装置。
  20. 　前記メモリコントローラに対して、メモリのリフレッシュ要求信号を出力するリフレッシュ要求コントローラをさらに備える、請求項１４に記載の半導体装置。
  21. 　前記リフレッシュ要求コントローラがリフレッシュ要求を発行するサブスロット番号を格納するリフレッシュ要求サブスロット番号設定レジスタをさらに備える、請求項２０に記載の半導体装置。
  22. 　前記第２の設定レジスタ群を複数個備え、複数の前記第２の設定レジスタ群と前記複数のマスタとの対応付けを行う、請求項１４に記載の半導体装置。
  23. 　前記リクエスト発行制御部は、前記アクセス権が付与されたマスタからのリクエストを保持していない場合、前記アクセス権を返却し、
    　前記権利付与数制御部は、前記メモリコントローラのバッファの空き情報及び前記アクセス権の返却数に基づいて、アクセス権の権利付与可能数を計算する、請求項１４に記載の半導体装置。
  24. 　前記複数のマスタの予約バンド幅を格納する予約バンド幅設定レジスタを備える第１の設定レジスタ群と、
    　前記複数のマスタの転送量を測定する転送量モニタと、をさらに備え、
    　前記権利付与選択制御部は、
    　前記第１の設定レジスタ群の設定情報、前記スロット設定レジスタの前記所定の期間、前記転送量モニタで測定された前記転送量、及び前記権利付与数制御部からの前記権利付与可能数、又は前記スロット設定レジスタの前記所定の期間、前記配布優先度計算回路で計算された前記配布優先度、及び前記権利付与数制御部からの前記権利付与可能数に基づいて、前記権利付与先のマスタを選択し、
    　アクセス権付与信号と共に、前記第１の設定レジスタ群を用いて付与されたアクセス権か前記第２の設定レジスタ群を用いて付与されたアクセス権かを識別するアクセス権属性信号を配布し、
    　前記転送量モニタは、前記アクセス権属性信号に合わせて、前記マスタの転送量を測定する機能を備える、請求項１４に記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120490A (ja) * 2017-01-26 2018-08-02 キヤノン株式会社 メモリアクセスシステム、その制御方法、プログラム、及び画像形成装置
KR20190003374A (ko) 2017-06-30 2019-01-09 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 액세스 제어 방법
EP3502909A2 (en) 2017-12-22 2019-06-26 Renesas Electronics Corporation Semiconductor device with master, bus, cache and memory controller and bus generator
JP2019220060A (ja) * 2018-06-22 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置、及びバスジェネレータ
JP2019220061A (ja) * 2018-06-22 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置、及びバスジェネレータ
JP2021082103A (ja) * 2019-11-21 2021-05-27 ルネサスエレクトロニクス株式会社 調停回路、データ転送システム、及び、調停回路による調停方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019101446A (ja) * 2017-11-28 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置及びそれを備えた半導体システム
US11449249B2 (en) 2018-11-26 2022-09-20 Micron Technology, Inc. Configuring command/address channel for memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004171541A (ja) * 2002-11-08 2004-06-17 Matsushita Electric Ind Co Ltd データ記憶システムおよび転送制御方法
JP2005258867A (ja) 2004-03-12 2005-09-22 Matsushita Electric Ind Co Ltd リソース管理装置
JP2011095966A (ja) * 2009-10-29 2011-05-12 Yamaha Corp アクセスコントローラ
WO2012049485A1 (en) 2010-10-12 2012-04-19 Arm Limited Communication using integrated circuit interconnect circuitry
WO2014027445A1 (ja) * 2012-08-13 2014-02-20 パナソニック株式会社 アクセス制御装置、中継装置、アクセス制御方法、コンピュータプログラム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0294499B1 (en) * 1987-06-09 1992-08-26 International Business Machines Corporation Control scheme for segmented buffers based on a shared reference count
JP2986176B2 (ja) * 1990-05-11 1999-12-06 株式会社日立製作所 バス権制御方式およびバスシステム
US5265211A (en) * 1992-01-02 1993-11-23 International Business Machines Corporation Arbitration control logic for computer system having dual bus architecture
JP2591502B2 (ja) * 1994-12-09 1997-03-19 日本電気株式会社 情報処理システムおよびそのバス調停方式
TW448363B (en) * 1997-02-17 2001-08-01 Ssd Co Ltd High speed processor system with bus arbitration
US6006303A (en) * 1997-08-28 1999-12-21 Oki Electric Industry Co., Inc. Priority encoding and decoding for memory architecture
JP3791005B2 (ja) * 2001-11-20 2006-06-28 日本電気株式会社 バスアクセス調停装置及びバスアクセス調停方法
EP1418506A3 (en) * 2002-11-08 2005-10-12 Matsushita Electric Industrial Co., Ltd. Data storing system and transmission control method
JP2004227049A (ja) * 2003-01-20 2004-08-12 Renesas Technology Corp データ転送装置、半導体集積回路及びマイクロコンピュータ
JP4748641B2 (ja) * 2004-12-06 2011-08-17 ルネサスエレクトロニクス株式会社 情報処理システム
JP2006195867A (ja) * 2005-01-17 2006-07-27 Matsushita Electric Ind Co Ltd バス調停方法及び半導体装置
JP4847036B2 (ja) * 2005-03-30 2011-12-28 キヤノン株式会社 バスアクセスを調停する制御装置およびデータ処理装置の制御方法
JP2008130056A (ja) * 2006-11-27 2008-06-05 Renesas Technology Corp 半導体回路
TW201017421A (en) * 2008-09-24 2010-05-01 Panasonic Corp Cache memory, memory system and control method therefor
JP2010282405A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp データ処理システム
CN102207918B (zh) * 2011-06-07 2014-04-23 北京北大众志微***科技有限责任公司 一种片上总线仲裁方法及装置
KR101861768B1 (ko) 2011-09-16 2018-05-28 삼성전자주식회사 시스템 온칩, 이를 포함하는 전자 시스템, 및 그 동작 방법
US9772958B2 (en) * 2011-10-31 2017-09-26 Hewlett Packard Enterprise Development Lp Methods and apparatus to control generation of memory access requests
US9251108B2 (en) * 2012-11-05 2016-02-02 International Business Machines Corporation Managing access to shared buffer resources
CN103914413A (zh) * 2014-04-18 2014-07-09 东南大学 用于粗粒度可重构***的外存访问接口及其访问方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004171541A (ja) * 2002-11-08 2004-06-17 Matsushita Electric Ind Co Ltd データ記憶システムおよび転送制御方法
JP2005258867A (ja) 2004-03-12 2005-09-22 Matsushita Electric Ind Co Ltd リソース管理装置
JP2011095966A (ja) * 2009-10-29 2011-05-12 Yamaha Corp アクセスコントローラ
WO2012049485A1 (en) 2010-10-12 2012-04-19 Arm Limited Communication using integrated circuit interconnect circuitry
WO2014027445A1 (ja) * 2012-08-13 2014-02-20 パナソニック株式会社 アクセス制御装置、中継装置、アクセス制御方法、コンピュータプログラム

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120490A (ja) * 2017-01-26 2018-08-02 キヤノン株式会社 メモリアクセスシステム、その制御方法、プログラム、及び画像形成装置
JP2021120909A (ja) * 2017-06-30 2021-08-19 ルネサスエレクトロニクス株式会社 半導体集積回路
KR20190003374A (ko) 2017-06-30 2019-01-09 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 액세스 제어 방법
EP3428803A1 (en) 2017-06-30 2019-01-16 Renesas Electronics Corporation Semiconductor device and access control method
JP2019012410A (ja) * 2017-06-30 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置及びアクセス制御方法
KR102537338B1 (ko) * 2017-06-30 2023-05-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 액세스 제어 방법
US11461253B2 (en) 2017-06-30 2022-10-04 Renesas Electronics Corporation Semiconductor device and access control method
JP7075528B2 (ja) 2017-06-30 2022-05-25 ルネサスエレクトロニクス株式会社 半導体集積回路
EP3872643A1 (en) 2017-06-30 2021-09-01 Renesas Electronics Corporation Semiconductor device and access control method
US10929317B2 (en) 2017-06-30 2021-02-23 Renesas Electronics Corporation Semiconductor device and access control method
KR20190076869A (ko) 2017-12-22 2019-07-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 버스 제너레이터
EP3872644A1 (en) 2017-12-22 2021-09-01 Renesas Electronics Corporation Semiconductor device with master, bus, cache and memory controller and bus generator
US11188488B2 (en) 2017-12-22 2021-11-30 Renesas Electronics Corporation Semiconductor device and bus generator
JP2019114015A (ja) * 2017-12-22 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置、及びバスジェネレータ
EP3502909A2 (en) 2017-12-22 2019-06-26 Renesas Electronics Corporation Semiconductor device with master, bus, cache and memory controller and bus generator
US11068425B2 (en) 2018-06-22 2021-07-20 Renesas Electronics Corporation Semiconductor device and bus generator
US11100019B2 (en) 2018-06-22 2021-08-24 Renesas Electronics Corporation Semiconductor device and bus generator
JP2019220061A (ja) * 2018-06-22 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置、及びバスジェネレータ
EP3879409A1 (en) 2018-06-22 2021-09-15 Renesas Electronics Corporation Semiconductor device and bus generator
JP7018833B2 (ja) 2018-06-22 2022-02-14 ルネサスエレクトロニクス株式会社 半導体装置
JP7018834B2 (ja) 2018-06-22 2022-02-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2019220060A (ja) * 2018-06-22 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置、及びバスジェネレータ
JP2021082103A (ja) * 2019-11-21 2021-05-27 ルネサスエレクトロニクス株式会社 調停回路、データ転送システム、及び、調停回路による調停方法

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