WO2017010637A1 - 3진수 논리회로 - Google Patents

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WO2017010637A1
WO2017010637A1 PCT/KR2015/014377 KR2015014377W WO2017010637A1 WO 2017010637 A1 WO2017010637 A1 WO 2017010637A1 KR 2015014377 W KR2015014377 W KR 2015014377W WO 2017010637 A1 WO2017010637 A1 WO 2017010637A1
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신선해
장이산
정재원
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울산과학기술원
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Definitions

  • the present invention relates to a ternary logic circuit, and more particularly, by forming a ternary logic gate in the same circuit configuration as a CMOS based binary logic gate using a junction BTBT leakage current and a threshold current mechanism in an off state. It is about a ternary logic circuit that can increase the density.
  • the present invention overcomes the limitation of the bit density faced by binary logic, and proposes a low power ternary logic circuit having a simple configuration, deviating from the complicated circuit of the conventional ternary logic.
  • both the pull-up device 100 and the pull-down device 200 operate with a simple resistor that is only affected by the output voltage V OUT , and through the voltage distribution a third binary number (“1” state) is obtained. If only one of the pull-up device 100 or the pull-down device 200 is turned on to flow current, V DD (“2” state) or GND (“0” state) is outputted to the output voltage V OUT . It is characterized by.
  • the ternary logic circuit according to the present invention can significantly increase the bit density by making a ternary logic gate in the same circuit configuration as a CMOS-based binary logic gate using the junction BTBT leakage current and threshold current mechanism in the off state. It works.
  • FIG. 1 is a block diagram of a ternary logic circuit according to the present invention composed of pull-up and pull-down elements, and a graph of output current-input voltage characteristics of pull-up and pull-down elements;
  • FIG. 2 is a view showing the operating principle of the STI according to the output current-output voltage characteristics of the pull-up device and the pull-down device;
  • Figure 5 shows the output current-input voltage characteristics and voltage transfer curve according to channel doping
  • FIG. 1 is a block diagram of a ternary logic circuit according to the present invention composed of a pull-up and pull-down device.
  • the ternary logic circuit according to the present invention includes a pull-up device 100 and a pull-down device 200.
  • Complementary current-voltage characteristics for the operation of the ternary logic circuit according to the present invention can be expressed by the following equation.
  • Equation 1 ⁇ and ⁇ are exponential coefficients of each current mechanism, and + and ⁇ signs before the ⁇ and ⁇ are applied to the pull-down element 200 and the pull-up element 100, respectively.
  • I MAX I E exp [ ⁇ (V DD / 2)] is the same for both the pull-down device 200 and the pull-up device 100.
  • the pull-up device 100 or the pull-down device 200 may have V IN > V IL (FIG. 2 ⁇ a>) or V IN > V IH (FIG. In the range 2 ⁇ b>), I dominant current of I EXP is shown as I OUT to I EXP , creating a current path at GND (V OL ) or operating voltage (V DD ) (V OH ) respectively.
  • the pull-up device 100 and the pull-down device 200 have an output current I OUT of which the constant current I CON and the exponent are increased. Similar as the sum of the current I EXP , this can lead to a slow transition.
  • V OM V DD / 2 within the range V IMH ⁇ V IN ⁇ V IML , where the pull-up device 100 and pull-down device
  • the output current I OUT of 200 is governed only by the constant current I COM (FIG. 2B).
  • Equation 2 Equation 3
  • V IL , V IH , V IML and V IMH are determined by the combination of the current equations of the pull-up device 100 and the pull-down device 200.
  • V IL ⁇ V DD , V IML > V DD / 2, V IMH ⁇ V DD / 2, and V IH > 0 (GND) must be met. the next criterion for ⁇ .
  • I MAX 10 -5 A
  • I C 10 -8 A
  • V IM according to [Equation 2] and a transition voltage by [Equation 3] are changed.
  • the low transition voltage (V TR ) and the high V IM in the range of ⁇ ′ and ⁇ ′ given by Equation 4 are larger than ⁇ ′ and smaller ⁇ ′. Can be obtained, which is desirable for the voltage transfer curve of an ideal standard ternary inverter (STI).
  • STI ternary inverter
  • both the pull-up device 100 and the pull-down device 200 have a specific saturated value due to the log ( ⁇ / 2 ⁇ ) / ⁇ term in [Equation 2] and [Equation 3].
  • the nonlinear log (x) / x function of the ⁇ terminology is that the output current (I OUT ) of the pull-up element 100 and the pull-down element 200 is the constant current (I CON ) and the exponential current (I EXP ) of It is derived from V IMH and V IML near V DD / 2 that are similar as the sum.
  • I CON input voltage independent constant current
  • I BTBT junction BTBT current
  • the exponential current I EXP depending on the input voltage for the '0' and '2' states can be made to be the current I sub below the threshold voltage.
  • Basic structural information including oxide thickness of 1 nm, high drain doping (HDD) of 1x10 20 cm -3 and low drain doping (LDD) of 2.5x10 19 cm -3 , was based on 32 nm low static power technology reported by ITRS.
  • Device simulations were performed with Synopsys Sentaurus TM with BTBT model and bandgap reduction model.
  • the maximum BTBT generation region moved from the LDD region below the gate to the HDD and body junction, which caused the main off current mechanism to be gate-independent I BTBT .
  • Equation 6 shows that the device simulation current-voltage data and current-voltage modeling based on Equation 1 fit well.
  • STI ternary inverter
  • MIN MIN gate circuit and truth table to which a ternary inverter (STI) circuit is applied
  • MAX gate circuit and truth table having the characteristics as described above. same.
  • both devices operate as simple resistors and generate a third decimal (“1” state) through voltage distribution. To form.
  • V DD (“2” state) or GND (“0” state) is transmitted.
  • the current region that is not affected by the input voltage can be implemented with a junction band-to-band tunneling (BTBT) current characteristic that is not affected by the gate of the CMOS, and the current region increases exponentially with the input voltage. Utilizes the threshold current characteristics of CMOS.
  • BTBT junction band-to-band tunneling

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Abstract

본 발명에 따른 3진수 논리회로는 전원전압 (VDD와 GND) 사이에 직렬로 연결된 풀업 소자(100)와 풀다운 소자(200) 그리고 입력전압(VIN)과 출력전압(VOUT) 을 포함하되, 상기 입력전압(VIN)에 의해 모두 꺼진 경우, 상기 풀업 소자(100)와 상기 풀다운 소자(200)가 모두 출력전압(VOUT)에만 영향을 받는 단순 저항으로 동작하며 전압 분배를 통해 제 3의 진수 ("1" 상태)를 형성하고, 상기 풀업 소자(100) 또는 풀다운 소자(200)의 한쪽만 켜져 전류를 흘려주게 되면 VDD("2"상태) 또는 GND("0" 상태)가 출력전압(VOUT)으로 출력되도록 하여, bit density를 확연히 높일 수 있는 효과가 있다.

Description

3진수 논리회로
본 발명은 3진수 논리회로에 관한 것으로, 더욱 상세하게는 off 상태에서의 junction BTBT 누설전류와 문턱전류 기제를 이용하여 CMOS 기반의 2진 논리 게이트와 동일한 회로 구성에서 3진 논리 게이트를 만듦으로써 bit density를 높일 수 있는 3진수 논리회로에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density 의 한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
(선행기술문헌)
(특허문헌)
대한민국 실용신안공보 제20-1994-0008249호(1994. 12. 05)
상술한 바와 같은 문제점을 해결하기 위하여, 본 발명은 2진수의 논리가 직면한 bit density 의 한계를 극복하며, 종래의 3진수 논리의 복잡한 회로에서 벗어나 간단한 구성의 저전력 3진수 논리 회로를 제안한다.
본 발명에 따른 3진수 논리회로는
전원전압(VDD와 GND) 사이에 직렬로 연결된 풀업 소자(100)와 풀다운 소자(200) 그리고 입력전압(VIN)과 출력전압(VOUT)을 포함하되, 상기 입력전압(VIN)에 의해 모두 꺼진 경우, 상기 풀업 소자(100)와 상기 풀다운 소자(200)가 모두 출력전압(VOUT)에만 영향을 받는 단순 저항으로 동작하며 전압 분배를 통해 제 3의 진수 (“1” 상태)를 형성하고, 상기 풀업 소자(100) 또는 풀다운 소자(200)의 한쪽만 켜져 전류를 흘려주게 되면 VDD(“2”상태) 또는 GND(“0” 상태)가 출력전압(VOUT)으로 출력되는 것을 특징으로 한다.
본 발명에 따른 3진수 논리 회로는 off 상태에서의 junction BTBT 누설전류와 문턱전류 기제를 이용하여 CMOS 기반의 2진 논리 게이트와 동일한 회로 구성에서 3진 논리 게이트를 만듦으로써 bit density를 확연히 높일 수 있는 효과가 있다.
도 1은 풀업과 풀다운 소자로 구성된 본 발명에 따른 3진수 논리회로의 구성도, 및 풀업과 풀다운 소자의 출력전류-입력전압 특성 그래프 도면,
도 2는 풀업 소자와 풀다운 소자의 출력전류-출력전압 특성에 따른 STI의 작동원리를 도시한 도면,
도 3은 수학적인 전압 전달 곡선을 도시한 도면,
도 4는 평면 32nm nMOS소자 구조와 낮은 채널 도핑과 높은 채널 도핑에서의 BTBT 발생 비율을 보여주는 도면,
도 5는 채널 도핑에 따른 출력전류-입력 전압 특성과 전압전달 곡선
도 6은 소자 시뮬레이션 전류-전압 데이터와 [수학식 1]에 기반한 전류-전압 모델링의 비교도면,
도 7은 SNM을 표현 및 분석한 도면, 및
도 8은 3진수 인버터, 최소 값, 최대 값 회로 구성 및 진리표 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정하여 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 풀업과 풀단운 소자로 구성된 본 발명에 따른 3진수 논리회로의 구성도이다.
도 1(a)에 도시된 바와 같이 본 발명에 따른 3진수 논리회로는 풀업 소자(100)와 풀다운 소자(200)로 구성된다.
도 1(a) 및 도 1(b)에 도시된 바와 같이, 본 발명에 따른 3진수 논리회로의 전류-전압 특성은 입력 전압에 영향을 받지 않고 출력 전압에만 영향을 받는 전류(ICON) 성분과 입력 전압에 영향을 받고 출력 전압에 영향을 받지 않는 전류(IEXT) 성분을 가진다.
상기 출력 전압에 영향을 받는 전류(ICON)는 출력전압(VOUT)이 작동전압(VDD)의 이분의 일(VOUT=VDD/2) 일 때 전류 값 IC를 가지고, 상기 입력 전압에 영향을 받는 전류(IEXT)는 입력전압(VIN)이 작동전압(VDD)의 이분의 일(VIN=VDD/2) 일 때 전류 값 IE를 가지며 입력전압(VIN)과 작동전압(VDD)이 동일(VIN=VDD)한 지점에서 최대전류(IMAX)로 지수적으로 증가한다.
이때, 상기 IE, IC, 및 IMAX 간에는 "IE＜IC＜IMAX "같은 등식이 성립한다.
본 발명에 따른 3진수 논리회로의 작동을 위한 보완적인 전류-전압특성은 아래와 수학식으로 표현될 수있다.
수학식 1
Figure PCTKR2015014377-appb-M000001
Figure PCTKR2015014377-appb-I000001
상기 [수학식 1]에서 α와β는 각 전류 메커니즘의 지수계수이고, 상기 α와β앞의 + 와 -부호는 각각 상기 풀다운 소자(200)와 풀업 소자(100)에 적용된다.
여기서, 상기 IMAX=IEexp[β(VDD/2)]는 상기 풀다운 소자(200)와 풀업 소자(100) 모두 같다.
본 발명에 따른 3진수 논리회로의 작동원리에 대하여, 상기 [수학식 1] 및 도 2를 참조하여 설명한다.
도 2(a) 내지 (c)에는 낮은`0`, 중간 `1`, 높은 `2`의 세 가지 상태 전압 천이과정이 도시되어 있는데, 상기 낮은 `0`, 중간 `1`, 및 높은 `2`는 각각 상기 풀업 소자(100)와 풀다운 소자(200)의 출력전류(IOUT)-출력전압(VOUT) 곡선이 교차하는 지점에 의해 결정된다.
상기 낮은 `0`, 또는 높은 `2`로 천이되기 위해, 상기 풀업 소자(100) 또는 상기 풀다운 소자(200)는 VIN>VIL(도 2<a>) 또는 VIN>VIH(도 2<b>) 범위 내에서, IOUT 내지 IEXP로서 IEXP의 우세전류를 보여서, 각각 GND(VOL) 혹은 작동전압(VDD)(VOH)에 전류경로를 만든다.
출력전류(VOUT)가 VIMH 및 VIML 주변의 VDD/2로 천이되는 동안, 상기 풀업 소자(100)와 풀다운 소자(200)는 출력전류(IOUT)가 정전류(ICON)와 지수전류(IEXP)의 합으로서 유사하고, 이는 느린 천이과정을 유도할 수 있다.
마지막으로, 추가적인 중간 `1`상태(VOM)는 VIMH<VIN<VIML 범위 내의 VOUT=VDD/2에서 하나의 교차점에 의해 얻어지고, 여기서 상기 풀업 소자(100)와 풀다운 소자(200)의 출력전류(IOUT)는 정전류(ICOM)만으로 지배된다(도 2(b)).
IMAX>IC인 대칭소자를 가정할 때, 중간 입력전압 (VIM=VIML-VIMH)과 천이 전압 (VTR=VIMH-VIH=VIL-VIML)은 아래의 [수학식 2]와 [수학식 3]을 유도할 수 있다.
수학식 2
Figure PCTKR2015014377-appb-M000002
수학식 3
Figure PCTKR2015014377-appb-M000003
여기서, VIL, VIH, VIML 및 VIMH 는 상기 풀업 소자(100)와 상기 풀다운 소자(200) 전류 방정식의 조합에 의해 결정된다.
예를 들어, VIML은 VIN>VDD/2일 때, {IEXP+ICON}pull-down={ICON}pull-up관계로부터 dVOUT/dVIN=-1에 의해 얻어진다.
표준 3진수 인버터(STI)작동을 위해, VIL<VDD, VIML>VDD/2, VIMH<VDD/2 및 VIH>0(GND) 조건을 만족해야만 하고, 결과적으로 α와β에 대한 다음 기준이 된다.
수학식 4
Figure PCTKR2015014377-appb-M000004
도 2에서 수학적 예로써, IMAX=10-5A, IC=10-8A, log(IMAX/IC)/(VDD/2)=6, α`=2, β`=10, VDD=1이 사용되었다.
도 3은 β`와 α`의 함수로서, 세 개의 출력 상태(VOH=VDD, VOM=VDD/2, VOL=GND)를 갖는 표준 3진수 인버터(STI)의 전압 전달 곡선을 나타내며, 결과적으로, [수학식 2]에 의한 VIM과 [수학식 3]에 의한 천이전압의 변경이 된다.
도 3의 삽입된 그래프에 보여지는 바와 같이, [수학식 4]에 의해 주어진 α`와 β`의 범위하에서 낮은 천이전압(VTR)과 높은 VIM은 보다 큰β`와 보다 작은α`에 의해 얻어질 수 있고, 이는 이상적인 표준 3진수 인버터(STI)의 전압 전달 곡선을 위해 바람직하다.
하지만, 상기 풀업 소자(100)와 상기 풀다운 소자(200) 모두 [수학식 2]와 [수학식 3]에서 log(β`/2α`)/β`항 때문에 특정 포화된 값을 가진다.
β`항에 있어 이런 비선형 log(x)/x 함수는 오직 상기 풀업 소자(100) 와 상기 풀다운 소자(200) 의 출력전류(IOUT)가 정전류(ICON)와 지수전류(IEXP)의 합으로서 유사되는 VDD/2 근처 VIMH와 VIML에서 유도된다.
천이전압(VTR)만을 고려했을 때 큰 β`가 바람직해 보이지만, 그러나 노이즈 마진을 고려하면 합리적인 VIM을 위해 최적의 조건이 있을 것으로 예상된다.
표준 3진수 인버터(STI)의 중간 `1`상태를 위한 필수적인 전류 메커니즘인 입력 전압에 독립적인 정전류(ICON)는 게이트 전압에 독립적인 접합 BTBT전류(IBTBT)를 통해 실현될 수 있다.
또한, `0`과 `2`상태를 위한 입력전압에 의존하는 지수 전류(IEXP)는 문턱전압 이하의 전류(Isub)로 만들 수 있다.
도 4는 32nm high-k/메탈-게이트 평면 nMOS 의 단면과 낮은 채널 도핑 (Nch=2x1018 cm-3) 과 높은 채널 도핑 (Nch=2x1019 cm-3) 에서의 BTBT 발생 비율을 보여준다. 1nm의 산화물 두께, 1x1020 cm-3 의 높은 드레인 도핑 (HDD), 2.5x1019 cm-3 의 낮은 드레인 도핑 (LDD) 등 기본적인 구조 정보는 ITRS에서 보고한 32nm 낮은 정적 파워 테크놀로지를 기반으로 하였다. 소자 시뮬레이션은 BTBT 모델과 밴드갭 축소 모델과 함께 Synopsys Sentaurus TM 으로 진행 하였다.
채널 도핑을 증가시킴으로써 최대 BTBT 발생 영역이 게이트 아래의 LDD 영역에서 HDD와 바디 접합으로 이동하였고 이는 주 off 전류 메커니즘이 gate 에 독립적인 IBTBT 가 되게 하였다.
도 5는 채널 도핑에 따른 출력전류-입력 전압 특성과 전압전달 곡선을 보여 준다. 단순 채널 도핑의 증가로 2진 인버터 특성곡선에서 3진 인버터 특성 곡선으로 바뀌는 것을 알 수 있다.
도 6은 소자 시뮬레이션 전류-전압 데이터와 [수학식 1]에 기반한 전류-전압 모델링이 잘 맞음을 보여준다.
도 7은 SNM을 표현 및 분석한 것으로써, 대표 디자인에서 (Nch=2x1019 cm-3) SNM은 200mV, 이상적인 CMOS에서는 230mV 를 가진다. Figure 7에 삽입된 SNM 등고선에서 b 가 클수록 a 가 작을수록 NM이 커짐을 알 수 있다.
상술한 바와 같은 특성을 가진 본 발명에 따른 3진수 인버터(STI)회로 및 진리표, 3진수 인버터(STI)회로가 응용된 MIN 게이트 회로 및 진리표, 및 MAX게이트 회로 및 진리표를 도 8에 도시한 바와 같다.
풀업 소자(100)와 상기 풀다운 소자(200)가 입력 전압에 영향을 받지 않는 경우 (모두 꺼진 경우), 두 소자 모두 단순 저항으로써 동작하며 전압 분배를 통해 제 3의 진수 (“1” 상태) 를 형성하게 된다. 반면 상기 풀업 소자(100) 또는 풀다운 소자(200)의 한쪽만 켜져 전류를 흘려주게 되면 VDD (“2”상태) 또는 GND (“0” 상태) 가 전달된다.
입력 전압에 영향을 받지 않는 전류 영역은 상술한 바와 같이, CMOS의 gate에 영향을 받지 않는 junction band-to-band tunneling (BTBT) 전류 특성으로 구현 가능 하며, 입력 전압에 지수적으로 증가하는 전류 영역은 CMOS의 문턱전류 (subthreshold 전류) 특성을 이용한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 하기에 기재될 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
(부호의 설명)
100 : 풀업 소자
200 : 풀다운 소자

Claims (6)

  1. 전원전압 (VDD와 GND) 사이에 직렬로 연결된 풀업 소자(100)와 풀다운 소자(200) 그리고 입력전압(VIN)과 출력전압(VOUT) 을 포함하되,
    상기 입력전압(VIN)에 의해 모두 꺼진 경우, 상기 풀업 소자(100)와 상기 풀다운 소자(200)가 모두 출력 전압(VOUT)에만 영향을 받는 단순 저항으로 동작하며 전압 분배를 통해 제 3의 진수 (“1” 상태)를 형성하고, 상기 풀업 소자(100) 또는 풀다운 소자(200)의 한쪽만 켜져 전류를 흘려주게 되면 VDD(“2”상태) 또는 GND(“0” 상태)가 출력전압(VOUT)으로 출력되는 것을 특징으로 하는 3진수 논리회로.
  2. 제 1항에 있어서,
    상기 입력전압(VIN)에 영향을 받지않고 상기 출력전압(VOUT)에만 영향을 받는 전류(ICON) 성분과 상기 입력전압(VIN)에 영향을 받고 상기 출력전압(VOUT)에 영향을 받지않는 전류(IEXT) 성분을 가지는 것을 특징으로 하는 3진수 논리회로.
  3. 제 2항에 있어서,
    상기 출력전압(VOUT)에 영향을 받는 전류(ICON)는 상기 출력전압(VOUT)이 작동전압(VDD)의 이분의 일(VOUT=VDD/2)일 때 전류 값 IC를 가지고, 상기 입력전압(VIN)에 영향을 받는 전류(IEXT)는 상기 입력전압(VIN)이 작동전압(VDD)의 이분의 일(VIN=VDD/2)일 때 전류 값 IE를 가지며 상기 입력전압(VIN)과 작동전압(VDD)이 동일(VIN=VDD)한 지점에서 최대전류(IMAX)로 지수적으로 증가하는 것을 특징으로 하는 3진수 논리회로.
  4. 제 3항에 있어서,
    상기 풀업 소자(100) 및 상기 풀다운 소자(200)에서 출력되는 전류는
    Figure PCTKR2015014377-appb-I000002
    로 계산되되,
    상기 수학식에서 α와β는 각 전류 메커니즘의 지수계수이고, 상기 α와β앞의 + 와 -부호는 각각 상기 풀다운 소자(200)와 상기 풀업 소자(100)에 적용되는 부호인 것을 특징으로 하는 3진수 논리회로.
  5. 제 2항에 있어서,
    상기 출력 전압에 영향을 받는 전류(ICON)는 이트 전압에 독립적인 접합 BTBT전류(IBTBT)를 통해 실현될 수 있고, 상기 입력 전압에 영향을 받는 전류(IEXT)는 문턱전압 이하의 전류(Isub)로 실현 될 수 있는 3진수 논리회로.
  6. 제 5항에 있어서,
    2진 인버터에서 단순 채널 도핑의 증가로 상기 BTBT전류(IBTBT)와 문턱전압 이하의 전류(Isub) 특성을 얻어 3진 인버터로 동작 가능한 것을 특징으로 하는 3진수 논리회로.
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