WO2016093484A1 - 매크로 명령어를 처리하는 방법 및 장치 - Google Patents

매크로 명령어를 처리하는 방법 및 장치 Download PDF

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WO2016093484A1
WO2016093484A1 PCT/KR2015/010910 KR2015010910W WO2016093484A1 WO 2016093484 A1 WO2016093484 A1 WO 2016093484A1 KR 2015010910 W KR2015010910 W KR 2015010910W WO 2016093484 A1 WO2016093484 A1 WO 2016093484A1
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macro
instruction
command
calculators
processing unit
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김두현
김재현
송준호
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삼성전자 주식회사
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    • G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros

Definitions

  • the disclosed embodiments are directed to a method and apparatus for processing macro instructions.
  • a processor consists of an instruction system that executes a program through a combination of instructions.
  • An instruction includes a combination of basic operations and basic operations such as addition, subtraction, multiplication, and division.
  • Macro instructions represent a set of instructions, meaning instructions that perform more complex operations than basic operations.
  • Digital signal processing (DSP) which is specialized for audio or video processing, may include macro instructions specialized for audio or video processing.
  • One disclosed embodiment is to provide a method and apparatus for processing a macro command.
  • a processor may include at least one operator; And at least one macro instruction processing unit sharing the calculators, wherein the macro instruction processing unit outputs the result data by executing a macro instruction on the input data using the calculators.
  • a method of processing a macro command includes: allocating a macro command to one of macro command processing units; Processing a macro instruction by using operators shared by the macro instruction processing units; And outputting the result data.
  • the processor 1000 may process macro instructions using the calculators 800.
  • the macro command processing units 500 may share and use the calculators 800 included in the processor 1000.
  • FIG. 1 is a diagram for describing a processor, according to an exemplary embodiment.
  • FIG. 2 is a block diagram of a processor according to an exemplary embodiment.
  • FIG. 3 is a block diagram illustrating a processor according to an exemplary embodiment.
  • FIG. 4 is a block diagram illustrating a processor according to an exemplary embodiment.
  • 5 to 6 are diagrams for describing an operation of a macro command processing unit, according to an exemplary embodiment.
  • FIGS. 7 to 9 are diagrams for describing an operation of a macro command processing unit, according to an exemplary embodiment.
  • FIG. 10 is a diagram illustrating a form of a macro command processing unit according to an embodiment.
  • FIG. 11 is a diagram for describing a processor, according to an exemplary embodiment.
  • FIG. 12 is a diagram for describing a processor and an operation of the processor, according to an exemplary embodiment.
  • FIG. 13 is a flowchart illustrating a method of processing a macro command, according to an exemplary embodiment.
  • a processor may include at least one operator; And at least one macro instruction processing unit sharing the calculators, wherein the macro instruction processing unit executes a macro instruction on input data using the calculators to output result data, and outputs a macro instruction among the operators.
  • a controller configured to control the calculators to perform an included operation in the calculators, the macro instruction processing unit managing a schedule of the calculators, and outputting input data and a control signal to the calculators; And a controller that controls the scheduler to execute macro instructions, and receives result data from the scheduler.
  • the processor 1000 may include a plurality of macro instruction processing units 10 to 60 that share first to Nth operators.
  • N-tab FIR FILTER MIC (10), FFT MIC (20), DCT MIC (30), N-point Median Filter MIC (40), YUV Converter MIC (50) and RGB Converter MIC (60) are macro instruction processing units Is one example.
  • the operator pool 70 includes a plurality of operators.
  • the processor 1000 may process the macro command using the first to Nth operators.
  • the processor 1000 may use the first to N th operators to execute the macro instruction.
  • the macro instruction processing units 10 to 60 execute the macro instruction using the first to Nth arithmetic operators.
  • the macro instruction processing units 10 to 60 control the first to Nth operators included in the processor 1000 to process macro instructions. Therefore, since the macro instruction processing units 10 to 60 do not need to include an operator separately, the size of the processor 1000 may be reduced.
  • the processor 1000 may include first and second macro instruction processing units 210 to 220 that share the first to fourth instruction processing units 110 to 140.
  • the first to fourth instruction processing units 110 to 140 process general instructions, and the first and second macro instruction processing units 210 to 220 are first to fourth instruction processing units 110 to 140.
  • the first to fourth instruction processing units 110 to 140 may directly process an instruction or may be controlled by the first and second macro instruction processing units 210 and 220.
  • FIG. 2 illustrates that four macro instruction processing units 210 and 220 share four instruction processing units 110 to 140, the number of the instruction processing unit and the macro instruction processing unit is not limited thereto.
  • the processor 1000 may include two or more macro instruction processing units, and the macro instruction processing units may share four or more instruction processing units.
  • the instruction distributor 300 distributes the instructions received from the instruction decoder.
  • the instruction distributor 300 allocates the received instruction to any one of the first to fourth instruction processing units 110 to 140 if the received instruction is a general instruction or a single instruction.
  • the instruction distributor 300 allocates the received instruction to any one of the first to second macro instruction processing units 210 and 220 if the received instruction is a macro instruction.
  • Instructions that may be processed may be limited to the first to fourth instruction processing units 110 to 140, and the instruction distributor 300 may distribute the instruction in consideration of the instruction that the instruction processing units 110 to 140 may process. .
  • Macro instructions capable of processing the first to second macro instruction processing units 210 and 220 may be limited, and the instruction distributor 300 may consider macro instructions that the macro instruction processing units 210 and 220 may process. To distribute the macro commands.
  • the first to second macro instruction processing units 210 and 220 may be designed to process only certain macro instructions.
  • the first to second macro instruction processing units 210 and 220 use the first to fourth instruction processing units 110 to 140 when executing the received macro instruction.
  • the first to second macro instruction processing units 210 and 220 control the first to fourth instruction processing units 110 to 140 to execute basic instructions included in the macro instruction.
  • the first to second macro instruction processing units 210 and 220 distribute basic instructions to the first to fourth instruction processing units 110 to 140, and the first to fourth instruction processing units ( The macro command may be processed by repeating the process of receiving the processing result from 110 to 140.
  • the first to second macro instruction processing units 210 and 220 may include the first to fourth instruction processing units 110 to 140 and the first to second calculators 410 and 420. Can be used to process macro commands.
  • the first to second macro command processing units 210 and 220 process the macro command using only the first to fourth command processing units 110 to 140, or the first to second calculators 410.
  • 420 may be used to process macro instructions.
  • the first and second macro instruction processing units 210 and 220 may be implemented to process a particular macro instruction.
  • the instruction The distributor 300 may assign the FFT macro instruction to the first macro instruction processing unit 210, and distribute the DCT macro instruction to the second macro processing unit 220.
  • FFT Fast Fourier transform
  • DCT discrete cosine transform
  • the macro command processing unit 500 includes a scheduler 510 and a controller 520.
  • the processor 1000 further includes a register file 600.
  • the macro command processing unit 500 processes the macro command using the first to fourth calculators 410 to 440.
  • the macro instruction processing unit 500 processes the macro instruction by using the unit operators 410 to 440 included in the processor 1000.
  • the macro command processing unit 500 may store or read data in the register file 600.
  • the macro command processing unit 500 may store data or a result of an operation generated while processing a macro command using the first to fourth calculators 410 to 440 in the register file 600, and store the macro command.
  • the processed data may be stored in the register file 600.
  • the scheduler 510 manages the schedule of the first to fourth calculators 410 to 440.
  • the scheduler 510 outputs input data or a control signal to the first to fourth calculators 410 to 440, and receives a result of the operation from the first to fourth calculators 410 to 440.
  • the scheduler 510 may output the result of the operation to the controller 520 or may output the result of the operation to the first to fourth calculators 410 to 440.
  • the controller 520 outputs a result value after performing all the operations included in the macro command.
  • the controller 520 may output input data or a control signal to the scheduler 510 to process a macro command.
  • the controller 520 controls the scheduler 510 according to the processing order of operations for processing the macro command.
  • the register file 600 stores data resulting from processing a macro command. Register file 600 receives result data from controller 520. In addition, the register file 600 may store intermediate data generated while processing a macro command. The register file 600 may store data output from the macro command processing unit 500 in addition to the above.
  • 5 to 6 are diagrams for describing an operation of a macro command processing unit, according to an exemplary embodiment.
  • the program code represents an operation to be processed by the processor 1000
  • the instruction group represents instructions included in the program code.
  • 5 to 6 illustrate a case in which only the mic0 instruction is included in the instruction group.
  • 5 illustrates the operation of the processor 1000 in the first cycle
  • FIG. 6 illustrates the operation of the processor 1000 in the second cycle.
  • the processor 1000 may process a mic0 instruction in first and second cycles.
  • the instruction decoder 1200 decodes instructions to be processed from the instruction group.
  • the command decoder 1200 may determine an operation to be performed by interpreting the command.
  • the MIC 0 unit processes the mic0 instruction.
  • the MIC 0 unit is a macro instruction processing unit for performing n-tap FIR filter.
  • pn * xn + q can be processed.
  • the MIC 0 unit stores the calculated y1 in the register file 600.
  • the MIC 0 unit stores the calculated y3 in the register file 600 and ends the mic0 instruction processing.
  • the MIC 0 unit may process a mic0 instruction using a multiplier and an adder included in the processor 1000 without having a separate operator inside the MIC 0 unit.
  • the MIC 0 unit can also process the mic0 instruction in two cycles.
  • FIG. 7 to 9 are diagrams for describing an operation of a macro command processing unit, according to an exemplary embodiment.
  • the program code may include at least one instruction, and FIG. 7 illustrates a case in which the program code includes three operations.
  • Program code can be translated into instruction groups.
  • the instruction group includes three instructions.
  • the first command is a mul command
  • the second command is an add command
  • the third command is a mic0 command.
  • FIG. 7 illustrates a process in which the processor 1000 processes a mul command.
  • the mul instruction is interpreted in the instruction decoder 1200.
  • the processor 1000 processes a mul instruction using a multiplier.
  • FIG 8 illustrates a process of processing the processor 1000 add command.
  • the processor 1000 processes an add command using an adder.
  • FIG. 9 illustrates a process in which the processor 1000 processes a mic0 instruction.
  • the processor 1000 allocates a mic0 instruction to the MIC 0 unit.
  • the MIC 0 unit uses the input data a0, b0, a1, b1, c, and a multiplier and adder to process the mic0 instruction.
  • the MIC 0 unit stores the result data of the mic0 instruction in the register file 600.
  • the processor 1000 may process instructions according to the type of instructions included in the instruction group.
  • the processor 1000 may directly process an instruction using an operator included in the processor 1000, such as a multiplier or an adder, or allocate the instruction to a macro instruction processing unit 500 such as a MIC 0 unit.
  • the MIC 0 unit processes macro instructions using operators included in the processor 1000.
  • the macro command processing unit 500 may include operator controllers for controlling the respective operators.
  • the processor 1000 may include first to Nth operators, and the macro command processing unit 500 may include first to Nth operator controllers corresponding to the first to Nth operators.
  • the first operator controller controls the first operator
  • the second operator controller controls the second operator
  • the Nth operator controller controls the Nth operator.
  • the macro command processing unit 500 may be connected to the first to Nth operators to output input data to the first to Nth operators or to receive result data from the first to Nth operators.
  • the processor 1000 includes a macro instruction processing unit 500, an address operator 700, and an operator 800.
  • the macro instruction processing unit 500 includes a loop controller 530, a scheduler 510, an address operation controller 522, and an operation controller 521.
  • the loop controller 530 controls the loop operation included in the macro command. Loop operations represent operations that repeat the same operation.
  • the loop controller 530 controls the scheduler 510 according to a loop operation.
  • the scheduler 510 controls the address operation controller 522 and the operation controller 521.
  • the address operation controller 522 controls the address operator 700, and the operation controller 521 controls the operator 800.
  • the address operator 700 is a unit for calculating the storage location of the register file 600 or the internal memory.
  • the macro instruction processing unit 500 may process the loop operation using the address operator 700 and the operator 800 included in the processor 1000 even though the macro instruction processing unit 500 does not have a separate address operator 700 and the operator 800. Can be.
  • the processor 1000 includes an instruction patch apparatus 1100, an instruction decoder 1200, a macro instruction processing unit 500, an operator 800, and a register file 600.
  • the command patch device 1100 patches a command.
  • a patch represents the process of reading an instruction from program memory.
  • step 1220 the instruction decoder 1200 decodes the instruction.
  • the command decoder 1200 interprets a command received from the command patch device 1100.
  • the instruction decoder 1200 determines whether the instruction is a plurality of instructions. In other words, the command decoder 1200 determines whether the command is a general command or a macro command. If the command is a general command, the process proceeds to step 1280, and if the command is a plurality of commands, the process proceeds to step 1240.
  • the macro command processing unit 500 transmits input data to the operator 800.
  • the calculator 800 performs an operation on input data.
  • step 1260 the macro command processing unit 500 determines whether the last operation has been performed. In other words, the macro command processing unit 500 determines whether all of the plurality of commands included in the macro command have been processed. If the last operation was performed, the process proceeds to step 1270; otherwise, the process proceeds to step 1240.
  • the register file 600 stores output data output from the macro instruction processing unit 500 or the operator 800.
  • step 1280 the operator 800 performs an operation. Since it is not a plurality of instructions, the instructions are allocated to the operator 800, and the operator 800 performs an operation on the input data and outputs the result data to the register file 600.
  • FIG. 13 is a flowchart illustrating a method of processing a macro command, according to an exemplary embodiment.
  • the processor 1000 allocates a macro instruction to one of the macro instruction processing units.
  • the processor 1000 may include a plurality of macro instruction processing units.
  • the macro instruction processing units process the macro instruction using operators shared by the macro instruction processing units.
  • Macro instruction processing units do not individually include an operator, but share a plurality of operators. Therefore, the number of calculators included in the processor 1000 can be reduced.
  • the processor 1000 outputs data resulting from processing the macro command.
  • the processor 1000 may process macro instructions using the calculators 800.
  • the macro command processing units 500 may share and use the calculators 800 included in the processor 1000.
  • a device may include a processor, a memory for storing and executing program data, a permanent storage such as a disk drive, a communication port for communicating with an external device, a touch panel, a key, a button, and the like. Interface devices and the like.
  • Methods implemented by software modules or algorithms may be stored on a computer readable recording medium as computer readable codes or program instructions executable on the processor.
  • the computer-readable recording medium may be a magnetic storage medium (eg, read-only memory (ROM), random-access memory (RAM), floppy disk, hard disk, etc.) and an optical reading medium (eg, CD-ROM). ) And DVD (Digital Versatile Disc).
  • the computer readable recording medium can be distributed over network coupled computer systems so that the computer readable code is stored and executed in a distributed fashion.
  • the medium is readable by the computer, stored in the memory, and can be executed by the processor.
  • This embodiment can be represented by functional block configurations and various processing steps. Such functional blocks may be implemented in various numbers of hardware or / and software configurations that perform particular functions.
  • an embodiment may include an integrated circuit configuration such as memory, processing, logic, look-up table, etc. that may execute various functions by the control of one or more microprocessors or other control devices. You can employ them.
  • the present embodiment includes various algorithms implemented in C, C ++, Java (data structures, processes, routines or other combinations of programming constructs). It may be implemented in a programming or scripting language such as Java), an assembler, or the like.
  • the functional aspects may be implemented with an algorithm running on one or more processors.
  • the present embodiment may employ the prior art for electronic configuration, signal processing, and / or data processing.
  • Terms such as “mechanism”, “element”, “means” and “configuration” can be used widely and are not limited to mechanical and physical configurations. The term may include the meaning of a series of routines of software in conjunction with a processor or the like.
  • connection or connection members of the lines between the components shown in the drawings by way of example shows a functional connection and / or physical or circuit connections, in the actual device replaceable or additional various functional connections, physical It may be represented as a connection, or circuit connections.

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Abstract

개시된 일 실시 예에 따른 프로세서는 적어도 하나의 연산기들; 및 상기 연산기들을 공유하는 적어도 하나의 매크로 명령어 처리 유닛을 포함하고, 상기 매크로 명령어 처리 유닛은 상기 연산기들을 사용하여 입력 데이터에 대한 매크로 명령어를 실행하여 결과 데이터를 출력하고, 상기 연산기들 중에서 매크로 명령어에 포함된 연산을 상기 연산기들에서 수행하도록 상기 연산기들을 제어하고, 상기 매크로 명령어 처리 유닛은, 상기 연산기들의 스케줄을 관리하고, 상기 연산기들에 입력 데이터 및 제어 신호를 출력하는 스케줄러; 및 매크로 명령어를 실행하기 위해 상기 스케줄러를 제어하고, 상기 스케줄러로부터 결과 데이터를 수신하는 제어기를 포함하는 것을 특징으로 한다.

Description

매크로 명령어를 처리하는 방법 및 장치
개시된 실시 예들은 매크로 명령어를 처리하는 방법 및 장치에 관한 것이다.
프로세서는 명령어 체계로 이루어지며, 명령어의 조합을 통해 프로그램을 수행한다. 명령어는 덧셈, 뺄셈, 곱셈, 나눗셈 등의 기본 연산과 기본 연산들의 조합을 포함한다. 매크로 명령어는 명령어의 집합을 나타내며, 기본 연산들보다 복잡한 연산을 수행하는 명령어를 의미한다. 오디오 또는 비디오 처리에 특화된 DSP(Digital Signal Processing)는 음성 또는 영상 처리에 특화된 매크로 명령어를 포함하기도 한다.
개시된 일 실시 예는 매크로 명령어를 처리하는 방법 및 장치를 제공하는데 있다.
일 실시 예에 따른 프로세서는 적어도 하나의 연산기들; 및 상기 연산기들을 공유하는 적어도 하나의 매크로 명령어 처리 유닛을 포함하고, 상기 매크로 명령어 처리 유닛은 상기 연산기들을 사용하여 입력 데이터에 대한 매크로 명령어를 실행하여 결과 데이터를 출력하는 것을 특징으로 한다.
일 실시 예에 따른 매크로 명령어 처리 방법은 매크로 명령어 처리 유닛들 중 어느 하나에 매크로 명령어를 할당하는 단계; 상기 매크로 명령어 처리 유닛들이 공유하는 연산기들을 이용하여 매크로 명령어를 처리하는 단계; 및 결과 데이터를 출력하는 단계를 포함한다.
일 실시 예에 따른 프로세서(1000)는 연산기(800)들을 사용하여 매크로 명령어를 처리할 수 있다.
일 실시 예에 따른 매크로 명령어 처리 유닛(500)들은 프로세서(1000)에 포함된 연산기(800)들을 공유하여 사용할 수 있다.
도 1은 일 실시 예에 따른 프로세서를 설명하기 위한 도면이다.
도 2는 일 실시 예에 따른 프로세서의 구성도이다.
도 3은 일 실시 예에 따른 프로세서를 나타내는 구성도이다.
도 4는 일 실시 예에 따른 프로세서를 나타내는 구성도이다.
도 5 내지 도 6은 일 실시 예에 따른 매크로 명령어 처리 유닛의 동작을 설명하기 위한 도면이다.
도 7 내지 도 9는 일 실시 예에 따른 매크로 명령어 처리 유닛의 동작을 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른 매크로 명령어 처리 유닛의 형태를 나타내는 도면이다.
도 11은 일 실시 예에 따른 프로세서를 설명하기 위한 도면이다.
도 12는 일 실시 예에 따른 프로세서 및 프로세서의 동작을 설명하기 위한 도면이다.
도 13은 일 실시 예에 따른 매크로 명령어를 처리하는 방법을 나타내는 순서도이다.
일 실시 예에 따른 프로세서는 적어도 하나의 연산기들; 및 상기 연산기들을 공유하는 적어도 하나의 매크로 명령어 처리 유닛을 포함하고, 상기 매크로 명령어 처리 유닛은 상기 연산기들을 사용하여 입력 데이터에 대한 매크로 명령어를 실행하여 결과 데이터를 출력하고, 상기 연산기들 중에서 매크로 명령어에 포함된 연산을 상기 연산기들에서 수행하도록 상기 연산기들을 제어하고, 상기 매크로 명령어 처리 유닛은, 상기 연산기들의 스케줄을 관리하고, 상기 연산기들에 입력 데이터 및 제어 신호를 출력하는 스케줄러; 및 매크로 명령어를 실행하기 위해 상기 스케줄러를 제어하고, 상기 스케줄러로부터 결과 데이터를 수신하는 제어기를 포함한다.
도 1은 일 실시 예에 따른 프로세서를 설명하기 위한 도면이다. 도 1을 참조하면, 프로세서(1000)는 제1 내지 제N 연산기들을 공유하는 복수의 매크로 명령어 처리 유닛들(10 내지 60)을 포함할 수 있다. N-tab FIR FILTER MIC(10), FFT MIC(20), DCT MIC(30), N-point Median Filter MIC(40), YUV Converter MIC(50) 및 RGB Converter MIC(60)는 매크로 명령어 처리 유닛의 일 예이다. 연산기 Pool(70)은 복수의 연산기들을 포함한다.
프로세서(1000)는 제1 내지 제N 연산기들을 사용하여 매크로 명령어를 처리할 수 있다. 프로세서(1000)는 매크로 명령어를 실행하기 위해 제1 내지 제N 연산기들을 사용할 수 있다. 다시 말해서, 매크로 명령어 처리 유닛들(10 내지 60)은 제1 내지 제N 연산기들을 사용하여 매크로 명령어를 실행한다. 매크로 명령어 처리 유닛들(10 내지 60)은 프로세서(1000)에 포함된 제1 내지 제N 연산기들을 제어하여 매크로 명령어를 처리한다. 따라서, 매크로 명령어 처리 유닛들(10 내지 60)은 개별적으로 연산기를 포함할 필요가 없으므로, 프로세서(1000)의 크기를 줄일 수 있다.
도 2는 일 실시 예에 따른 프로세서의 구성도이다. 도 2를 참조하면, 프로세서(1000)는 제1 내지 제4 명령어 처리 유닛들(110 내지 140)을 공유하는 제1 및 제2 매크로 명령어 처리 유닛들(210 내지 220)을 포함할 수 있다. 제1 내지 제4 명령어 처리 유닛들(110 내지 140)은 일반적인 명령어를 처리하고, 제1 및 제2 매크로 명령어 처리 유닛들(210 내지 220)은 제1 내지 제4 명령어 처리 유닛들(110 내지 140)을 사용하여 매크로 명령어를 처리한다. 제1 내지 제4 명령어 처리 유닛들(110 내지 140)은 직접 명령어를 처리하기도 하고, 제1 및 제2 매크로 명령어 처리 유닛들(210 및 220)에 의해 제어되기도 한다.
도 2에서는 4개의 명령어 처리 유닛들(110 내지 140)을 2개의 매크로 명령어 처리 유닛들(210 및 220)이 공유하는 것을 도시하고 있으나, 명령어 처리 유닛 및 매크로 명령어 처리 유닛의 수는 이에 한정되지 않는다. 프로세서(1000)는 2개 이상의 매크로 명령어 처리 유닛들을 포함할 수 있으며, 매크로 명령어 처리 유닛들은 4개 이상의 명령어 처리 유닛들을 공유할 수 있다.
명령어 분배기(300)는 명령어 디코더로부터 수신된 명령어를 분배한다. 명령어 분배기(300)는 수신된 명령어가 일반 명령어 또는 단일 명령어이면, 제1 내지 제4 명령어 처리 유닛들(110 내지 140) 중 어느 하나에 수신된 명령어를 할당한다. 또한, 명령어 분배기(300)는 수신된 명령어가 매크로 명령어이면, 제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220) 중 어느 하나에 수신된 명령어를 할당한다.
제1 내지 제4 명령어 처리 유닛들(110 내지 140)들은 처리 가능한 명령어가 한정될 수 있으며, 명령어 분배기(300)는 명령어 처리 유닛들(110 내지 140)이 처리 가능한 명령어를 고려하여 명령어를 분배한다.
제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)들도 처리 가능한 매크로 명령어가 한정될 수 있으며, 명령어 분배기(300)는 매크로 명령어 처리 유닛들(210 및 220)들이 처리 가능한 매크로 명령어를 고려하여 매크로 명령어를 분배한다. 제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)들은 특정 매크로 명령어만을 처리하도록 설계될 수 있다.
제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)들은 수신된 매크로 명령어를 실행할 때 제1 내지 제4 명령어 처리 유닛들(110 내지 140)을 사용한다. 제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)은 매크로 명령어에 포함된 기본 명령어들을 시행하기 위해, 제1 내지 제4 명령어 처리 유닛들(110 내지 140)을 제어한다. 다시 말해서, 제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)은 제1 내지 제4 명령어 처리 유닛들(110 내지 140)에 기본 명령어들을 분배하고, 제1 내지 제4 명령어 처리 유닛들(110 내지 140)로부터 처리 결과를 수신하는 과정을 반복하여 매크로 명령어를 처리할 수 있다.
도 3은 일 실시 예에 따른 프로세서를 나타내는 구성도이다. 도 3을 참조하면, 제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)은 제1 내지 제4 명령어 처리 유닛들(110 내지 140) 및 제1 내지 제2 연산기들(410 및 420)을 사용하여 매크로 명령어를 처리할 수 있다. 또한, 제1 내지 제2 매크로 명령어 처리 유닛들(210 및 220)은 제1 내지 제4 명령어 처리 유닛들(110 내지 140)만을 사용하여 매크로 명령어를 처리하거나, 제1 내지 제2 연산기들(410 및 420)만을 사용하여 매크로 명령어를 처리할 수도 있다.
제1 및 제2 매크로 명령어 처리 유닛들(210 및 220)은 특정 매크로 명령어를 처리하도록 구현될 수 있다. 예를 들어, 제1 매크로 명령어 처리 유닛(210)이 FFT(Fast Fourier transform)을 처리하는 유닛이고, 제2 매크로 명령어 처리 유닛(220)이 DCT(Discrete Cosine Transform)을 처리하는 유닛일 때, 명령어 분배기(300)는 FFT 매크로 명령어를 제1 매크로 명령어 처리 유닛(210)에 할당할 수 있으며, DCT 매크로 명령어는 제2 매크로 처리 유닛(220)에 분배한다.
도 4는 일 실시 예에 따른 프로세서를 나타내는 구성도이다. 도 4를 참조하면, 매크로 명령어 처리 유닛(500)은 스케줄러(510) 및 제어기(520)를 포함한다. 또한, 프로세서(1000)는 레지스터 파일(600)을 더 포함한다.
매크로 명령어 처리 유닛(500)은 제1 내지 제4 연산기들(410 내지 440)을 사용하여 매크로 명령어를 처리한다. 다시 말해서, 매크로 명령어 처리 유닛(500)은 프로세서(1000)에 포함된 단위 연산기들(410 내지 440)을 사용하여 매크로 명령어를 처리한다.
매크로 명령어 처리 유닛(500)은 레지스터 파일(600)에 데이터를 저장하거나 독출(read)할 수 있다. 매크로 명령어 처리 유닛(500)은 제1 내지 제4 연산기들(410 내지 440)을 사용하여 매크로 명령어를 처리하는 중 발생하는 데이터 또는 연산의 결과를 레지스터 파일(600)에 저장할 수 있으며, 매크로 명령어를 처리한 결과 데이터를 레지스터 파일(600)에 저장할 수 있다.
스케줄러(510)는 제1 내지 제4 연산기들(410 내지 440)의 스케줄을 관리한다. 스케줄러(510)는 제1 내지 제4 연산기들(410 내지 440)에 입력 데이터 또는 제어 신호를 출력하고, 제1 내지 제4 연산기들(410 내지 440)로부터 연산의 결과를 수신한다. 스케줄러(510)는 제어기(520)로 연산의 결과를 출력하거나, 연산의 결과를 다시 제1 내지 제4 연산기들(410 내지 440)로 출력할 수 있다.
제어기(520)는 매크로 명령어에 포함된 연산을 모두 수행한 이후에 결과값을 출력한다. 제어기(520)는 매크로 명령어를 처리하기 위해, 입력 데이터 또는 제어 신호를 스케줄러(510)로 출력할 수 있다. 제어기(520)는 매크로 명령어를 처리하기 위한 연산들의 처리 순서에 따라 스케줄러(510)를 제어한다.
레지스터 파일(600)은 매크로 명령어를 처리한 결과 데이터를 저장한다. 레지스터 파일(600)은 제어기(520)로부터 결과 데이터를 수신한다. 또한, 레지스터 파일(600)은 매크로 명령어를 처리하는 중 발생하는 중간 데이터를 저장할 수도 있다. 레지스터 파일(600)은 그 이외에 매크로 명령어 처리 유닛(500)으로부터 출력되는 데이터를 저장할 수 있다.
도 5 내지 도 6은 일 실시 예에 따른 매크로 명령어 처리 유닛의 동작을 설명하기 위한 도면이다. 프로그램 코드는 프로세서(1000)가 처리할 연산을 나타내고, 명령어 그룹은 프로그램 코드에 포함된 명령어들을 나타낸다. 도 5 내지 도 6는 명령어 그룹에 mic0 명령어만이 포함되어 있는 경우를 도시하고 있다. 도 5는 제1 사이클일 때, 프로세서(1000)의 동작을 나타내고, 도 6은 제2 사이클일 때, 프로세서(1000)의 동작을 나타낸다. 프로세서(1000)는 제1 및 제2 사이클에 mic0 명령어를 처리할 수 있다.
명령어 디코더(1200)는 명령어 그룹으로부터 처리할 명령어를 디코딩한다. 명령어 디코더(1200)는 명령어를 해석하여 수행할 연산을 확인할 수 있다.
MIC 0 유닛은 mic0 명령어를 처리한다. 예를 들어, MIC 0 유닛은 n-tap FIR 필터 수행용 매크로 명령어 처리 유닛이다. MIC 0 유닛은 연산 y=p0 * x0 + p1 * x1 + p2 * x2 … pn * xn+q 를 처리할 수 있다.
MIC 0 유닛은 곱셈기를 사용하여 y0=a0 * b0를 계산하고, 덧셈기를 사용하여 y1=y0 + c를 계산한다. MIC 0 유닛은 계산된 y1을 레지스터 파일(600)에 저장한다.
도 6에서 MIC 0 유닛은 곱셈기를 사용하여 y2=a1 * b1를 계산하고, 덧셈기를 사용하여 y3=y1 + y2를 계산한다. MIC 0 유닛은 계산된 y3를 레지스터 파일(600)에 저장하고, mic0 명령어 처리를 종료한다.
MIC 0 유닛은 MIC 0 유닛 내부에 별도의 연산기를 구비하지 않아도, 프로세서(1000)에 포함된 곱셈기 및 덧셈기를 사용하여 mic0 명령어를 처리할 수 있다. 또한, MIC 0 유닛은 2번의 사이클 내에 mic0 명령어를 처리할 수 있다.
도 7 내지 도 9는 일 실시 예에 따른 매크로 명령어 처리 유닛의 동작을 설명하기 위한 도면이다. 프로그램 코드는 적어도 하나의 명령어를 포함할 수 있으며, 도 7에서는 프로그램 코드가 3개의 연산을 포함하는 경우를 설명하고 있다. 제1 연산은 a1=a1 * c 이고, 제2 연산은 b1=b1+c 이고, 제3 연산은 y=a0 * b0 + a1 * b1 + c 이다.
프로그램 코드는 명령어 그룹으로 변환될 수 있다. 도 7에서 명령어 그룹은 3개의 명령어들을 포함한다. 제1 명령어는 mul 명령어이고, 제2 명령어는 add 명령어이고, 제3 명령어는 mic0 명령어이다.
도 7은 프로세서(1000)가 mul 명령어를 처리하는 과정을 나타낸다. mul 명령어는 명령어 디코더(1200)에서 해석된다. 프로세서(1000)는 곱셈기를 사용하여 mul 명령어를 처리한다.
도 8은 프로세서(1000) add 명령어를 처리하는 과정을 나타낸다. 프로세서(1000)는 덧셈기를 사용하여 add 명령어를 처리한다.
도 9는 프로세서(1000)가 mic0 명령어를 처리하는 과정을 나타낸다. 프로세서(1000)는 mic0 명령어를 MIC 0 유닛에 할당한다. MIC 0 유닛은 입력 데이터인 a0, b0, a1, b1, c 및 곱셈기와 덧셈기를 사용하여 mic0 명령어를 처리한다. MIC 0 유닛은 mic0 명령어를 처리한 결과 데이터를 레지스터 파일(600)에 저장한다.
도 7 내지 도 9와 같이, 프로세서(1000)는 명령어 그룹에 포함된 명령어의 형태에 따라 명령어를 처리할 수 있다. 다시 말해서, 프로세서(1000)는 곱셈기 또는 덧셈기 등과 같이 프로세서(1000)에 포함된 연산기를 사용하여 명령어를 직접 처리하거나 명령어를 MIC 0 유닛과 같은 매크로 명령어 처리 유닛(500)에 할당할 수 있다. MIC 0 유닛은 프로세서(1000)에 포함된 연산기들을 사용하여 매크로 명령어를 처리한다.
도 10은 일 실시 예에 따른 매크로 명령어 처리 유닛의 형태를 나타내는 도면이다. 도 10을 참조하면, 매크로 명령어 처리 유닛(500)은 각각의 연산기들을 제어하는 연산기 제어기들을 포함할 수 있다. 프로세서(1000)는 제1 내지 제N 연산기들을 포함할 수 있으며, 매크로 명령어 처리 유닛(500)은 제1 내지 제N 연산기들에 대응하는 제1 내지 제N 연산기 제어기들을 포함할 수 있다. 따라서, 제1 연산기 제어기는 제1 연산기를 제어하고, 제2 연산기 제어기는 제2 연산기를 제어하고, 제N 연산기 제어기는 제N 연산기를 제어한다.
매크로 명령어 처리 유닛(500)은 제1 내지 제N 연산기들과 연결되어, 제1 내지 제N 연산기들에 입력 데이터를 출력하거나, 제1 내지 제N 연산기들로부터 결과 데이터를 수신할 수 있다.
도 11은 일 실시 예에 따른 프로세서를 설명하기 위한 도면이다. 도 11을 참조하면, 프로세서(1000)는 매크로 명령어 처리 유닛(500), 어드레스 연산기(700) 및 연산기(800)를 포함한다. 매크로 명령어 처리 유닛(500)은 루프 제어기(loop controller, 530), 스케줄러(510), 어드레스 연산 제어기(522) 및 연산 제어기(521)를 포함한다.
루프 제어기(530)는 매크로 명령어에 포함된 루프 연산을 제어한다. 루프 연산은 동일한 연산을 반복하여 수행하는 연산을 나타낸다. 루프 제어기(530)는 루프 연산에 따라 스케줄러(510)를 제어한다.
스케줄러(510)는 어드레스 연산 제어기(522) 및 연산 제어기(521)를 제어한다. 어드레스 연산 제어기(522)는 어드레스 연산기(700)를 제어하고, 연산 제어기(521)는 연산기(800)를 제어한다. 어드레스 연산기(700)는 레지스터 파일(600) 혹은 내부 메모리의 저장 위치를 계산하는 유닛이다.
매크로 명령어 처리 유닛(500)은 별도의 어드레스 연산기(700) 및 연산기(800)를 구비하지 않아도, 프로세서(1000)에 구비된 어드레스 연산기(700) 및 연산기(800)를 사용하여 루프 연산을 처리할 수 있다.
도 12는 일 실시 예에 따른 프로세서 및 프로세서의 동작을 설명하기 위한 도면이다. 도 12를 참조하면, 프로세서(1000)는 명령어 패치 장치(1100), 명령어 디코더(1200), 매크로 명령어 처리 유닛(500), 연산기(800) 및 레지스터 파일(600)을 포함한다.
단계 1210에서, 명령어 패치 장치(1100)는 명령어를 패치한다. 패치는 명령어를 프로그램 메모리로부터 독출하는 과정을 나타낸다.
단계 1220에서, 명령어 디코더(1200)는 명령어를 디코딩한다. 명령어 디코더(1200)는 명령어 패치 장치(1100)로부터 수신된 명령어를 해석한다.
단계 1230에서, 명령어 디코더(1200)는 명령어가 복수 명령어 인지 여부를 판단한다. 다시 말해서, 명령어 디코더(1200)는 명령어가 일반 명령어인지 매크로 명령어인지를 판단한다. 만약, 명령어가 일반 명령어이면 단계 1280으로 진행하고, 복수 명령어이면 단계 1240으로 진행한다.
단계 1240에서, 매크로 명령어 처리 유닛(500)은 연산기(800)에 입력 데이터를 전송한다.
단계 1250에서, 연산기(800)는 입력 데이터에 대한 연산을 수행한다.
단계 1260에서, 매크로 명령어 처리 유닛(500)은 마지막 연산을 수행했는지를 판단한다. 다시 말해서, 매크로 명령어 처리 유닛(500)은 매크로 명령어에 포함된 복수의 명령어들을 모두 처리하였는지를 판단한다. 만약, 마지막 연산이 수행되었으면 단계 1270으로 진행하고, 그렇지 않으면 단계 1240으로 진행한다.
단계 1270에서, 레지스터 파일(600)은 매크로 명령어 처리 유닛(500) 또는 연산기(800)로부터 출력되는 출력 데이터를 저장한다.
단계 1280에서, 연산기(800)는 연산을 수행한다. 복수 명령어가 아니므로, 명령어는 연산기(800)에 할당되고, 연산기(800)가 입력 데이터에 대한 연산을 수행하여 결과 데이터를 레지스터 파일(600)로 출력한다.
도 13은 일 실시 예에 따른 매크로 명령어를 처리하는 방법을 나타내는 순서도이다.
단계 1310에서, 프로세서(1000)는 매크로 명령어 처리 유닛들 중 어느 하나에 매크로 명령어를 할당한다. 프로세서(1000)는 복수의 매크로 명령어 처리 유닛들을 포함할 수 있다.
단계 1320에서, 매크로 명령어 처리 유닛들은 매크로 명령어 처리 유닛들이 공유하는 연산기들을 이용하여 매크로 명령어를 처리한다. 매크로 명령어 처리 유닛들은 개별적으로 연산기를 포함하지 않고, 복수의 연산기들을 공유하여 이용한다. 따라서, 프로세서(1000)에 포함되는 연산기의 수를 줄일 수 있다.
단계 1330에서, 프로세서(1000)는 매크로 명령어를 처리한 결과 데이터를 출력한다.
일 실시 예에 따른 프로세서(1000)는 연산기(800)들을 사용하여 매크로 명령어를 처리할 수 있다.
일 실시 예에 따른 매크로 명령어 처리 유닛(500)들은 프로세서(1000)에 포함된 연산기(800)들을 공유하여 사용할 수 있다.
본 실시 예들에 따른 장치는 프로세서, 프로그램 데이터를 저장하고 실행하는 메모리, 디스크 드라이브와 같은 영구 저장부(permanent storage), 외부 장치와 통신하는 통신 포트, 터치 패널, 키(key), 버튼 등과 같은 사용자 인터페이스 장치 등을 포함할 수 있다. 소프트웨어 모듈 또는 알고리즘으로 구현되는 방법들은 상기 프로세서상에서 실행 가능한 컴퓨터가 읽을 수 있는 코드들 또는 프로그램 명령들로서 컴퓨터가 읽을 수 있는 기록 매체 상에 저장될 수 있다. 여기서 컴퓨터가 읽을 수 있는 기록 매체로 마그네틱 저장 매체(예컨대, ROM(read-only memory), RAM(random-access memory), 플로피 디스크, 하드 디스크 등) 및 광학적 판독 매체(예컨대, 시디롬(CD-ROM), 디브이디(DVD: Digital Versatile Disc)) 등이 있다. 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템들에 분산되어, 분산 방식으로 컴퓨터가 판독 가능한 코드가 저장되고 실행될 수 있다. 매체는 컴퓨터에 의해 판독가능하며, 메모리에 저장되고, 프로세서에서 실행될 수 있다.
본 실시 예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들은 특정 기능들을 실행하는 다양한 개수의 하드웨어 또는/및 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 실시 예는 하나 이상의 마이크로프로세서들의 제어 또는 다른 제어 장치들에 의해서 다양한 기능들을 실행할 수 있는, 메모리, 프로세싱, 로직(logic), 룩 업 테이블(look-up table) 등과 같은 직접 회로 구성들을 채용할 수 있다. 구성 요소들이 소프트웨어 프로그래밍 또는 소프트웨어 요소들로 실행될 수 있는 것과 유사하게, 본 실시 예는 데이터 구조, 프로세스들, 루틴들 또는 다른 프로그래밍 구성들의 조합으로 구현되는 다양한 알고리즘을 포함하여, C, C++, 자바(Java), 어셈블러(assembler) 등과 같은 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능적인 측면들은 하나 이상의 프로세서들에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 실시 예는 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. “매커니즘”, “요소”, “수단”, “구성”과 같은 용어는 넓게 사용될 수 있으며, 기계적이고 물리적인 구성들로서 한정되는 것은 아니다. 상기 용어는 프로세서 등과 연계하여 소프트웨어의 일련의 처리들(routines)의 의미를 포함할 수 있다.
본 실시 예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
본 명세서(특히 특허청구범위에서)에서 “상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다. 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.

Claims (11)

  1. 적어도 하나의 연산기들; 및
    상기 연산기들을 공유하는 적어도 하나의 매크로 명령어 처리 유닛을 포함하고,
    상기 매크로 명령어 처리 유닛은 상기 연산기들을 사용하여 입력 데이터에 대한 매크로 명령어를 실행하여 결과 데이터를 출력하고, 상기 연산기들 중에서 매크로 명령어에 포함된 연산을 상기 연산기들에서 수행하도록 상기 연산기들을 제어하고,
    상기 매크로 명령어 처리 유닛은,
    상기 연산기들의 스케줄을 관리하고, 상기 연산기들에 입력 데이터 및 제어 신호를 출력하는 스케줄러; 및
    매크로 명령어를 실행하기 위해 상기 스케줄러를 제어하고, 상기 스케줄러로부터 결과 데이터를 수신하는 제어기를 포함하는 것을 특징으로 하는 프로세서.
  2. 제 1 항에 있어서, 상기 제어기는,
    어드레스 연산기를 제어하는 어드레스 연산 제어기; 및
    연산기를 제어하는 연산 제어기를 포함하는 것을 특징으로 하는 프로세서.
  3. 제 1 항에 있어서,
    특정 명령어를 처리하는 적어도 하나의 명령어 처리 유닛을 더 포함하고,
    상기 매크로 명령어 처리 유닛은 상기 연산기들 또는 상기 명령어 처리 유닛을 사용하여 매크로 명령어를 실행하는 것을 특징으로 하는 프로세서.
  4. 제 1 항에 있어서,
    명령어 디코더로부터 수신된 명령어 또는 매크로 명령어를 상기 연산기들 또는 상기 매크로 명령어 처리 유닛에 분배하는 명령어 분배 유닛을 더 포함하는 프로세서.
  5. 제 4 항에 있어서,
    상기 명령어 분배 유닛은 명령어 디코더로부터 수신된 명령어가 단일 명령어인 경우 상기 연산기들 중 어느 하나에 할당하고, 상기 명령어 디코더로부터 수신된 명령어가 복수 명령어인 경우 상기 매크로 명령어 처리 유닛에 할당하는 것을 특징으로 하는 프로세서.
  6. 제 1 항에 있어서,
    디코더로부터 수신된 명령어가 루프 연산인 경우, 루프 연산을 제어하는 루프 제어기를 더 포함하는 것을 특징으로 하는 프로세서.
  7. 프로세서가 매크로 명령어 처리 유닛들 중 어느 하나에 매크로 명령어를 할당하는 단계;
    상기 매크로 명령어 처리 유닛들이 공유하는 연산기들을 이용하여 매크로 명령어를 처리하는 단계; 및
    결과 데이터를 출력하는 단계를 포함하는 매크로 명령어 처리 방법.
  8. 제 7 항에 있어서, 상기 매크로 명령어를 처리하는 단계는,
    상기 매크로 명령어 처리 유닛이 연산기들에 입력 데이터를 전송하는 단계;
    상기 연산기들이 상기 입력 데이터에 대한 연산을 수행하는 단계; 및
    상기 연산기들이 상기 연산의 결과를 상기 매크로 명령어 처리 유닛에 출력하는 단계를 포함하는 매크로 명령어 처리 방법.
  9. 제 7 항에 있어서,
    명령어 디코더로부터 수신된 명령어가 일반 명령어인지 매크로 명령어인지를 판단하는 단계를 더 포함하고,
    상기 할당하는 단계는 상기 판단 결과 상기 명령어 디코더로부터 수신된 명령어가 매크로 명령어인 경우 상기 매크로 명령어 처리 유닛에 매크로 명령어를 할당하는 것을 특징으로 하는 매크로 명령어 처리 방법.
  10. 제 9 항에 있어서,
    상기 할당하는 단계는 상기 판단 결과 상기 명령어 디코더로부터 수신된 명령어가 단일 명령어인 경우 상기 연산기들 중 어느 하나에 단일 명령어를 할당하는 것을 특징으로 하는 매크로 명령어 처리 방법.
  11. 제7항 내지 제10항 중에 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 비일시적(non-transitory) 기록매체.
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