WO2016067161A1 - 半導体装置およびその作製方法 - Google Patents

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insulator
substrate
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山出直人
宮入秀和
鈴木視喜
大木博史
佐藤優一
山崎舜平
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株式会社半導体エネルギー研究所
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Definitions

  • the present invention relates to a transistor and a semiconductor device, for example.
  • the present invention relates to a method for manufacturing a transistor and a semiconductor device, for example.
  • the present invention relates to, for example, a display device, a light-emitting device, a lighting device, a power storage device, a storage device, a processor, and an electronic device.
  • the present invention relates to a method for manufacturing a display device, a liquid crystal display device, a light-emitting device, a memory device, or an electronic device.
  • the present invention relates to a display device, a liquid crystal display device, a light-emitting device, a memory device, and a driving method of an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • a technique for forming a transistor using a semiconductor over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to semiconductor devices such as integrated circuits and display devices.
  • Silicon is known as a semiconductor applicable to a transistor.
  • amorphous silicon and polycrystalline silicon are selectively used depending on the application.
  • silicon used for a semiconductor of a transistor it is preferable to use amorphous silicon in which a technique for forming a film over a large-area substrate is established.
  • polycrystalline silicon capable of manufacturing a transistor having high field-effect mobility. A method of forming polycrystalline silicon by performing heat treatment at high temperature or laser light treatment on amorphous silicon is known.
  • a transistor using an oxide semiconductor has different characteristics from a transistor using amorphous silicon and a transistor using polycrystalline silicon.
  • a display device using a transistor including an oxide semiconductor is known to have low power consumption.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a large display device.
  • a transistor including an oxide semiconductor has high field-effect mobility, a high-function display device in which a driver circuit is formed can be realized. Further, since it is possible to improve and use a part of the production facility for transistors using amorphous silicon, there is an advantage that capital investment can be suppressed.
  • Another object is to provide a transistor having stable electrical characteristics. Another object is to provide a transistor having normally-off electrical characteristics. Another object is to provide a transistor with a small subthreshold swing value. Another object is to provide a transistor with a short channel effect. Another object is to provide a transistor with low leakage current during non-conduction. Another object is to provide a transistor with excellent electrical characteristics. Another object is to provide a highly reliable transistor. Another object is to provide a transistor having high frequency characteristics.
  • Another object is to provide a semiconductor device including the transistor. Another object is to provide a module including the semiconductor device. Another object is to provide an electronic device including the semiconductor device or the module. Another object is to provide a novel semiconductor device. Another object is to provide a new module. Another object is to provide a novel electronic device.
  • an oxide semiconductor layer having crystallinity is formed over a substrate, and oxygen is added to the oxide semiconductor layer while the substrate is heated, so that a semiconductor element including the oxide semiconductor layer is formed. Maintaining crystallinity even when oxygen is added by an ion implantation method to an oxide semiconductor layer having crystallinity over a substrate heated at 60 ° C to 500 ° C, preferably 250 ° C to 450 ° C. Can do.
  • oxygen is added by an ion implantation method or plasma treatment.
  • a dense oxide semiconductor layer can be obtained by performing heat treatment after adding oxygen to the oxide semiconductor.
  • RTA Rapid Thermal Annealing
  • the heat treatment by the RTA apparatus is effective for improving productivity because it takes a shorter time than a furnace. In this manner, by increasing the temperature and time of heat treatment, the oxide semiconductor layer can have a higher density and can be made closer to the physical properties of a single crystal.
  • oxygen is not added to the oxide semiconductor layer over the heated substrate, and oxygen is supplied to the insulating layer in contact with the oxide semiconductor layer over the heated substrate or the oxide semiconductor layer over the heated substrate.
  • Oxygen may be added to the insulating layer.
  • a conductor is formed over a substrate, a first insulator is formed over the conductor, and a semiconductor having crystallinity is formed over the conductor through the first insulator.
  • the second insulator is formed on the semiconductor, the third insulator is formed on the second insulator, and the second insulator is passed through the third insulator while the substrate is heated.
  • the second insulator is an insulator including oxygen and silicon.
  • the third insulator is an insulator including nitrogen and silicon.
  • fluorine is added by an ion implantation method or plasma treatment.
  • a crystalline oxide semiconductor layer is formed over a substrate, a semiconductor element including the oxide semiconductor layer is formed, a barrier layer is formed over the semiconductor element, and the substrate is heated while the substrate is heated.
  • the barrier layer is an insulator containing oxygen and aluminum.
  • the oxide semiconductor layer includes indium, an element M (Ti, Ga, Y, Zr, La, Ce, Nd, Sn, or Hf), zinc, and oxygen.
  • a transistor having stable electrical characteristics can be provided.
  • a transistor having normally-off electrical characteristics can be provided.
  • a transistor with a small subthreshold swing value can be provided.
  • a transistor with a short channel effect can be provided.
  • a transistor with low leakage current when not conducting can be provided.
  • a transistor with excellent electrical characteristics can be provided.
  • a highly reliable transistor can be provided.
  • a transistor having high frequency characteristics can be provided.
  • a semiconductor device including the transistor can be provided.
  • a module including the semiconductor device can be provided.
  • an electronic device including the semiconductor device or the module can be provided.
  • a novel semiconductor device can be provided.
  • a new module can be provided.
  • a novel electronic device can be provided.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 6A and 6B are cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • 6A and 6B are cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • FIG. 6 is a band diagram according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 6A and 6B are cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • 6A and 6B are cross-sectional views illustrating a transistor according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a memory device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a top view illustrating a semiconductor device according to one embodiment of the present invention.
  • 1 is a block diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a perspective view and a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • 1 is a block diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram, a top view, and a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a cross-sectional view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a perspective view illustrating an electronic device according to one embodiment of the present invention.
  • FIG. 6 is a Cs-corrected high-resolution TEM image in a cross section of a CAAC-OS and a schematic cross-sectional view of the CAAC-OS. The Cs correction
  • FIG. 6A and 6B illustrate structural analysis by XRD of a CAAC-OS and a single crystal oxide semiconductor.
  • FIG. 6 shows changes in crystal parts of an In—Ga—Zn oxide due to electron irradiation.
  • FIG. 6 is a schematic diagram illustrating a film formation model of CAAC-OS and nc-OS.
  • 4A and 4B illustrate an InGaZnO 4 crystal and a pellet.
  • FIG. 6 is a schematic diagram illustrating a CAAC-OS film formation model. The figure explaining heat processing.
  • FIG. 6 illustrates a bonding state of silicon oxide.
  • the voltage indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential).
  • a voltage can be rephrased as a potential.
  • the potential (voltage) is relative and is determined by a relative magnitude from a reference potential. Therefore, even when “ground potential” is described, the potential is not always 0V.
  • the lowest potential in the circuit may be the “ground potential”.
  • an intermediate potential in the circuit may be a “ground potential”. In that case, a positive potential and a negative potential are defined based on the potential.
  • the semiconductor device may have characteristics as an “insulator”.
  • the boundary between “semiconductor” and “insulator” is ambiguous and may not be strictly discriminated. Therefore, a “semiconductor” in this specification can be called an “insulator” in some cases.
  • an “insulator” in this specification can be called a “semiconductor” in some cases.
  • the semiconductor device may have characteristics as a “conductor”.
  • the boundary between “semiconductor” and “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification can be called a “conductor” in some cases. Similarly, a “conductor” in this specification can be called a “semiconductor” in some cases.
  • the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • impurities for example, DOS (Density of State) may be formed in a semiconductor, carrier mobility may be reduced, and crystallinity may be reduced.
  • examples of impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 14 elements, Group 15 elements, and transition metals other than the main component.
  • hydrogen also included in water
  • lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like are examples of impurities that change the characteristics of the semiconductor.
  • oxygen vacancies may be formed by mixing impurities such as hydrogen, for example.
  • impurities such as hydrogen, for example.
  • examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • A has a region having a concentration B
  • the average value in the depth direction in a region with A Is the density B
  • the median value in the depth direction in the area with A is the density B
  • the maximum value in the depth direction in the area with A is the density B
  • the depth in the area with A is included.
  • A when A is described as having a region having a size B, a length B, a thickness B, a width B, or a distance B, for example, the entire region in which A is a size B, a length If the average value in a region of A is size B, length B, thickness B, width B, or distance B when the thickness is B, thickness B, width B, or distance B, in the region of A
  • the median is size B, length B, thickness B, width B, or distance B
  • the maximum value in a region of A is size B, length B, thickness B, width B, or distance B.
  • the convergence value in a region of A is size B, length B, thickness B, width B, or distance B
  • the convergence value in a region of A is size B, length B, thickness In the case of B, width B, or distance B
  • the region where a probable value of A itself is obtained in measurement is size B, length B, thickness B, incl.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in a top view of the transistor (hereinafter, apparent channel width). May be different).
  • the effective channel width is larger than the apparent channel width shown in the top view of the transistor, and the influence may not be negligible.
  • the ratio of the channel region formed on the side surface of the semiconductor may be larger than the ratio of the channel region formed on the upper surface of the semiconductor. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
  • an apparent channel width which is a length of a portion where a source and a drain face each other in a region where a semiconductor and a gate electrode overlap with each other in a top view of a transistor is referred to as an “enclosed channel width ( SCW: Surrounded Channel Width).
  • SCW Surrounded Channel Width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by obtaining a cross-sectional TEM image and analyzing the image. it can.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • A when A is described as having a shape protruding from B, in a top view or a cross-sectional view, it indicates that at least one end of A has a shape that is outside of at least one end of B. There is a case. Therefore, when it is described that A has a shape protruding from B, for example, in a top view, it can be read that one end of A has a shape outside of one end of B.
  • parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • FIG. 1 is a cross-sectional view illustrating a method for manufacturing a semiconductor device.
  • the substrate 102 and the layer 105 over the substrate 102 are prepared (see FIG. 1A).
  • the substrate 102 for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the layer 105 is preferably formed using an insulator or a semiconductor that can be selected by etching with respect to the substrate 102.
  • an oxide is preferably used for the layer 105 so that the layer 105 does not react with oxygen.
  • the layer 105 includes titanium oxide, manganese oxide, zinc oxide, gallium oxide, molybdenum oxide, indium oxide, tin oxide, tungsten oxide, In—Ga oxide, In—Zn oxide, Zn—Ga oxide, Zn -Sn oxide, In-Ga-Zn oxide, In-Sn-Zn oxide, In-Hf-Zn oxide, or the like may be used.
  • an In—Ga—Zn oxide having more Ga than In an In—Ga—Zn oxide having Ga more than twice that of In, or Ga more than three times that of In It is preferable to use an In—Ga—Zn oxide.
  • FIG. 1B shows an example in which oxygen ions 120 are added by an ion implantation method.
  • the substrate heats the substrate 102 using the heater 103.
  • FIG. 1B shows an example of a vertical substrate type apparatus. In this specification, making the substrate surface an angle close to perpendicular to the horizontal plane (70 degrees or more and 110 degrees or less) is referred to as vertical placement of the substrate.
  • the means for heating the substrate 102 is not limited to the heater 103 incorporated in the substrate holding member 101, and any heating means capable of performing uniform heating in a short time may be used. For example, a lamp may be used instead of the heater 103.
  • oxygen can be added to the layer 105 by treatment with plasma containing oxygen.
  • the plasma treatment may be performed by applying a bias voltage toward the substrate 102. By applying a bias voltage, oxygen can be efficiently added.
  • the ion implantation method includes a method using ions separated by mass and a method using ions not mass-separated.
  • ions subjected to mass separation mixing of impurities into the layer 105 can be reduced.
  • variation in the amount of ions added can be reduced.
  • a large amount of ions can be added in a short time by using ions that are not mass separated.
  • Oxygen is added while heating.
  • the added oxygen diffuses in the layer 105 and the like by heating. Therefore, oxygen can be added without unevenness. In addition, since bias is reduced, oxygen can be added efficiently.
  • the heating temperature is, for example, 60 ° C. or more and 500 ° C. or less, preferably 250 ° C. or more and 450 ° C. or less.
  • the oxygen ions 120 are not limited to monoatomic ions.
  • molecular ions containing oxygen such as O 2 ions, O 3 ions, CO 2 ions, N 2 O ions, NO 2 ions, and NO ions may be used.
  • Molecular ions have a larger mass than monoatomic ions. Therefore, when ion implantation is performed at the same acceleration voltage, oxygen is implanted into a region where molecular ions are shallower than monoatomic ions. In other words, since ions are not implanted deeply even at a high acceleration voltage, a large amount of oxygen can be added in a short time.
  • a semiconductor element using the layer 105 can be manufactured.
  • a method for manufacturing the semiconductor element will be described later.
  • FIGS. 2B, 3B, 4B, 5A, and 6A are top views illustrating a method for manufacturing a transistor.
  • an alternate long and short dash line A1-A2 and an alternate long and short dash line A3-A4 are shown, and cross-sectional views corresponding thereto are shown in FIGS. 2B, 3B, 4B, and 5B. And shown in FIG.
  • the substrate 400 is prepared.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a single semiconductor substrate such as silicon and germanium, or a semiconductor substrate such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate that can withstand the substrate temperature at the time of doping may be used.
  • a method for providing a transistor over a flexible substrate there is a method in which after a transistor is manufactured over a non-flexible substrate, the transistor is peeled off and transferred to the substrate 400 which is a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • a sheet, a film, a foil, or the like in which fibers are knitted may be used as the substrate 400.
  • the substrate 400 may have elasticity. Further, the substrate 400 may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the thickness of the substrate 400 is, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, and more preferably 15 ⁇ m to 300 ⁇ m.
  • the weight of the semiconductor device can be reduced.
  • the substrate 400 may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate 400 due to a drop or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate 400 which is a flexible substrate
  • a metal, an alloy, a resin, glass, or fiber thereof can be used as the substrate 400 which is a flexible substrate.
  • the substrate 400, which is a flexible substrate is preferable because the deformation due to the environment is suppressed as the linear expansion coefficient is lower.
  • a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less is used as the substrate 400 that is a flexible substrate.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid has a low coefficient of linear expansion, it is suitable as the substrate 400 that is a flexible substrate.
  • the conductive film is formed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE) or pulsed laser deposition (PLD), atomic layer deposition.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • atomic layer deposition atomic layer deposition.
  • the method (ALD: Atomic Layer Deposition) can be used.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the PECVD method can obtain a high quality film at a relatively low temperature.
  • the TCVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to an object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • a resist or the like is formed over the conductor and processed using the resist, so that the conductor 413 is formed.
  • the case of simply forming a resist includes the case of forming an antireflection layer under the resist.
  • the resist is removed after the object is processed by etching or the like.
  • plasma treatment and / or wet etching is used for the removal of the resist. Note that plasma ashing is preferable as the plasma treatment. If the removal of the resist or the like is insufficient, the remaining resist or the like may be removed with hydrofluoric acid or / and ozone water having a concentration of 0.001 volume% or more and 1 volume% or less.
  • Examples of the conductor to be the conductor 413 include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium,
  • a conductor including one or more of silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer.
  • it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used.
  • the insulator 402 is formed (see FIGS. 2A and 2B).
  • the insulator 402 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum is used. Or a single layer or a stacked layer.
  • aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide Tantalum may be used.
  • the insulator 402 is preferably an insulator having excess oxygen and / or a hydrogen trap.
  • An insulator having excess oxygen is 1 ⁇ 10 18 atoms / cm 3 in a surface temperature range of 100 ° C. or higher and 700 ° C. or lower or 100 ° C. or higher and 500 ° C. or lower by temperature programmed desorption gas spectroscopy analysis (TDS analysis).
  • TDS analysis temperature programmed desorption gas spectroscopy analysis
  • the total amount of gas released when the measurement sample is subjected to TDS analysis is proportional to the integrated value of the ionic strength of the released gas.
  • the total amount of gas released can be calculated by comparison with a standard sample.
  • the amount of released oxygen molecules (N O2 ) of the measurement sample is obtained by the following formula: Can do.
  • the mass to charge ratio of CH 3 OH is 32 but is not considered here as it is unlikely to exist.
  • oxygen molecules containing oxygen atoms with a mass number of 17 and oxygen atoms with a mass number of 18 which are isotopes of oxygen atoms are not considered because the existence ratio in nature is extremely small.
  • N O2 N H2 / S H2 ⁇ S O2 ⁇ ⁇
  • N H2 is a value obtained by converting hydrogen molecules desorbed from the standard sample by density.
  • SH2 is an integral value of ion intensity when the standard sample is subjected to TDS analysis.
  • the reference value of the standard sample is N H2 / SH 2 .
  • S O2 is an integrated value of ion intensity when the measurement sample is subjected to TDS analysis.
  • ⁇ is a coefficient that affects the ionic strength in the TDS analysis.
  • the amount of released oxygen is measured using a temperature-programmed desorption analyzer EMD-WA1000S / W manufactured by Electronic Science Co., Ltd. and using a silicon substrate containing a certain amount of hydrogen atoms as a standard sample.
  • part of oxygen is detected as oxygen atoms.
  • the ratio of oxygen molecules to oxygen atoms can be calculated from the ionization rate of oxygen molecules. Note that since the above ⁇ includes the ionization rate of oxygen molecules, the amount of released oxygen atoms can be estimated by evaluating the amount of released oxygen molecules.
  • N 2 O 2 is the amount of released oxygen molecules.
  • the amount of release when converted to oxygen atoms is twice the amount of release of oxygen molecules.
  • the insulator from which oxygen is released by heat treatment may contain a peroxide radical.
  • a peroxide radical means that the spin density resulting from the peroxide radical is 5 ⁇ 10 17 spins / cm 3 or more.
  • an insulator containing a peroxide radical may have an asymmetric signal with a g value near 2.01 by an electron spin resonance (ESR) method.
  • the insulator 402 may have a function of preventing diffusion of impurities from the substrate 400.
  • excess oxygen and a hydrogen trap may be included in the insulator 402 by adding oxygen ions or fluorine ions to the insulator 402 while heating the substrate to 60 ° C to 500 ° C.
  • oxygen ions may be added by, for example, an ion implantation method with an acceleration voltage of 0.2 kV to 250 kV and a dose of 1 ⁇ 10 11 ions / cm 2 to 5 ⁇ 10 16 ions / cm 2 .
  • Fluorine ions are added by, for example, an ion implantation method with an acceleration voltage of 2 kV to 100 kV, preferably 5 kV to 50 kV, and a dose of 1 ⁇ 10 14 ions / cm 2 to 5 ⁇ 10 16 ions / cm 2. Preferably, it may be performed at 5 ⁇ 10 14 ions / cm 2 or more and 1 ⁇ 10 16 ions / cm 2 or less.
  • the semiconductor to be the semiconductor 406a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • excess oxygen may be included in the semiconductor to be the semiconductor 406a by adding oxygen ions while the substrate is heated.
  • Oxygen ions may be added by, for example, ion implantation with an acceleration voltage of 0.2 kV to 250 kV and a dose of 1 ⁇ 10 11 ions / cm 2 to 5 ⁇ 10 16 ions / cm 2 .
  • the crystallinity of the semiconductor (406b) formed on the semiconductor 406a is also affected, so that a spinel phase may be formed in the semiconductor 406b. Leading to a decline. Therefore, it is useful to contain excess oxygen in the film by ion implantation while maintaining the crystallinity and heating the substrate.
  • the semiconductor to be the semiconductor 406b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Note that the formation of the semiconductor to be the semiconductor 406a and the formation of the semiconductor to be the semiconductor 406b are continuously performed without being exposed to the air, so that contamination of impurities into the film and the interface can be reduced. .
  • the hydrogen concentration of the semiconductor to be the semiconductor 406a and the semiconductor to be the semiconductor 406b can be reduced in some cases. In some cases, oxygen vacancies in the semiconductor to be the semiconductor 406a and the semiconductor to be the semiconductor 406b can be reduced.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 450 ° C to 600 ° C, more preferably 520 ° C to 570 ° C.
  • the heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere.
  • an oxidizing gas 10 ppm or more, 1% or more, or 10% or more
  • crystallinity of the semiconductor to be the semiconductor 406a and the semiconductor to be the semiconductor 406b can be increased, impurities such as hydrogen and water can be removed, and the like.
  • an RTA apparatus using lamp heating can also be used.
  • a resist or the like is formed over the semiconductor to be the semiconductor 406b and processed using the resist, so that the semiconductor 406b and the semiconductor 406a are formed (see FIGS. 3A and 3B).
  • the conductor can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • Examples of the conductor include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium and tin.
  • a conductor containing one or more of tantalum and tungsten may be used in a single layer or a stacked layer.
  • it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used.
  • a resist or the like is formed over the conductor and processed using the resist, so that the conductor 416a and the conductor 416b are formed (see FIGS. 4A and 4B).
  • the conductor 413 is a gate electrode
  • the insulator 402 is a gate insulator
  • the conductor 416a is a source electrode
  • the conductor 416b is a drain electrode
  • the semiconductor 436c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the surfaces of the semiconductor 406a, the semiconductor 406b, the conductor 416a, and the conductor 416b may be etched before the formation of the semiconductor 436c.
  • etching can be performed using plasma containing a rare gas.
  • the semiconductor 436c is continuously formed without being exposed to the air, so that impurities can be prevented from entering the interface between the semiconductor 406a, the semiconductor 406b, the conductor 416a, the conductor 416b, and the semiconductor 436c. it can. Impurities existing at the interface between the films may diffuse more easily than the impurities in the film. Therefore, stable electrical characteristics can be imparted to the transistor by reducing mixing of the impurities.
  • the insulator 442 is formed.
  • the insulator 442 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Note that the formation of the semiconductor 436c and the insulator 442 can be successively performed without being exposed to the air, so that contamination of impurities into the film and the interface can be reduced.
  • an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum is used. Or a single layer or a stacked layer.
  • aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide Tantalum may be used.
  • excess oxygen and a hydrogen trap may be included in the insulator 442 by adding fluorine ions or oxygen ions while the substrate is heated.
  • the transistor according to one embodiment of the present invention can be manufactured.
  • the insulator 402 and / or the insulator 442 and the like have excess oxygen and hydrogen traps. Through these actions, oxygen vacancies or hydrogen in the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c can be reduced. That is, a transistor having excellent electrical characteristics can be provided. Further, the inclusion of fluorine in the insulator 402 and / or the insulator 442 improves the withstand voltage of the FET.
  • the semiconductor 406b can be electrically surrounded by the electric fields of the conductor 404 and the conductor 413 (the structure of the transistor that electrically surrounds the semiconductor by the electric field generated from the conductor is (Surrounded channel (s-channel) structure). Therefore, a channel is formed in the entire semiconductor (upper surface, lower surface and side surfaces). In the s-channel structure, a large current can flow between the source and the drain of the transistor, and a current (on-state current) during conduction can be increased.
  • the semiconductor 406b may have a thickness of 20 nm or more, preferably 40 nm or more, more preferably 60 nm or more, and more preferably 100 nm or more.
  • the semiconductor 406b having a region with a thickness of 300 nm or less, preferably 200 nm or less, and more preferably 150 nm or less may be used.
  • the s-channel structure can be said to be a structure suitable for a miniaturized transistor.
  • a semiconductor device including the transistor can be a highly integrated semiconductor device with high integration.
  • the transistor has a region with a channel length of preferably 40 nm or less, more preferably 30 nm or less, more preferably 20 nm or less, and the transistor has a channel width of preferably 40 nm or less, more preferably 30 nm or less, and more.
  • it has a region of 20 nm or less.
  • the conductor 413 is not necessarily formed (see FIG. 7A).
  • the insulator 442 and the semiconductor 436c may protrude from the conductor 404 (see FIG. 7B). Further, the insulator 442 and the semiconductor 436c are not necessarily processed (see FIG. 7C). Further, the width of the conductor 413 in the A1-A2 cross section may be larger than that of the semiconductor 406b (see FIG. 8A).
  • the conductor 413 and the conductor 404 may be in contact with each other through an opening (see FIG. 8B).
  • the conductor 404 is not necessarily provided (see FIG. 8C). .
  • the electrical characteristics of the transistor may be improved by placing the semiconductor 406a and the semiconductor 436c above and below the semiconductor 406b.
  • the semiconductor 406b is an oxide semiconductor containing indium, for example.
  • the carrier mobility electron mobility
  • the semiconductor 406b preferably contains an element M.
  • the element M preferably represents Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf. However, the element M may be a combination of a plurality of the aforementioned elements.
  • the element M is an element having a high binding energy with oxygen, for example. For example, it is an element whose binding energy with oxygen is higher than that of indium. Alternatively, the element M is an element having a function of increasing the energy gap of the oxide semiconductor, for example.
  • the semiconductor 406b preferably contains zinc. An oxide semiconductor may be easily crystallized when it contains zinc.
  • the semiconductor 406b is not limited to the oxide semiconductor containing indium.
  • the semiconductor 406b may be an oxide semiconductor containing zinc, an oxide semiconductor containing gallium, an oxide semiconductor containing tin, or the like that does not contain indium, such as zinc tin oxide and gallium tin oxide.
  • an oxide with a wide energy gap is used, for example.
  • the energy gap of the semiconductor 406b is, for example, 2.5 eV to 4.2 eV, preferably 2.8 eV to 3.8 eV, and more preferably 3 eV to 3.5 eV.
  • the semiconductor 406a and the semiconductor 436c are oxide semiconductors including one or more elements other than oxygen included in the semiconductor 406b or two or more elements. Since the semiconductor 406a and the semiconductor 436c are formed of one or more elements other than oxygen constituting the semiconductor 406b, or two or more elements, defect states are formed at the interface between the semiconductor 406a and the semiconductor 406b and at the interface between the semiconductor 406b and the semiconductor 436c. The position is difficult to form.
  • the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c preferably contain at least indium.
  • the semiconductor 406a is an In—M—Zn oxide and the sum of In and M is 100 atomic%
  • In is preferably less than 50 atomic%
  • M is higher than 50 atomic%, and more preferably In is less than 25 atomic%.
  • M is higher than 75 atomic%.
  • the semiconductor 406b is an In—M—Zn oxide
  • the In is preferably higher than 25 atomic%
  • the M is lower than 75 atomic%, and more preferably, In is higher than 34 atomic%.
  • M is less than 66 atomic%.
  • the semiconductor 436c is an In—M—Zn oxide
  • In is preferably less than 50 atomic%
  • M is higher than 50 atomic%
  • more preferably In is less than 25 atomic%.
  • M is higher than 75 atomic%.
  • the semiconductor 436c may be formed using the same type of oxide as the semiconductor 406a.
  • the semiconductor 406a and / or the semiconductor 436c may not contain indium in some cases.
  • the semiconductor 406a and / or the semiconductor 436c may be gallium oxide.
  • the number of atoms of each element included in the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c may not be a simple integer ratio.
  • an oxide having an electron affinity higher than those of the semiconductor 406a and the semiconductor 436c is used.
  • the semiconductor 406b an oxide whose electron affinity is greater than or equal to 0.07 eV and less than or equal to 1.3 eV, preferably greater than or equal to 0.1 eV and less than or equal to 0.7 eV, more preferably greater than or equal to 0.15 eV and less than or equal to 0.4 eV, than the semiconductor 406a and the semiconductor 436c.
  • the electron affinity is the difference between the vacuum level and the energy at the bottom of the conduction band.
  • the semiconductor 436c preferably contains indium gallium oxide.
  • the gallium atom ratio [Ga / (In + Ga)] is, for example, 70% or more, preferably 80% or more, and more preferably 90% or more.
  • a mixed region of the semiconductor 406a and the semiconductor 406b may be provided between the semiconductor 406a and the semiconductor 406b. Further, in some cases, there is a mixed region of the semiconductor 406b and the semiconductor 436c between the semiconductor 406b and the semiconductor 436c.
  • the mixed region has a low density of defect states. Therefore, the stack of the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c has a band diagram in which energy continuously changes (also referred to as a continuous junction) in the vicinity of each interface (see FIG. 9). Note that in some cases, the interfaces of the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c cannot be clearly identified.
  • the on-state current of the transistor can be increased as the factor that hinders the movement of electrons is reduced. For example, when there is no factor that hinders the movement of electrons, it is estimated that electrons move efficiently. Electron movement is inhibited, for example, even when the physical unevenness of the channel formation region is large.
  • the root mean square (RMS) roughness of the upper surface or the lower surface of the semiconductor 406b (formation surface, here, the semiconductor 406a) in a range of 1 ⁇ m ⁇ 1 ⁇ m is used.
  • the thickness may be less than 1 nm, preferably less than 0.6 nm, more preferably less than 0.5 nm, and more preferably less than 0.4 nm.
  • the average surface roughness (also referred to as Ra) in the range of 1 ⁇ m ⁇ 1 ⁇ um is less than 1 nm, preferably less than 0.6 nm, more preferably less than 0.5 nm, and more preferably less than 0.4 nm.
  • the maximum height difference (also referred to as PV) in the range of 1 ⁇ m ⁇ 1 ⁇ m is less than 10 nm, preferably less than 9 nm, more preferably less than 8 nm, and more preferably less than 7 nm.
  • the RMS roughness, Ra, and PV can be measured using a scanning probe microscope system SPA-500 manufactured by SII Nano Technology.
  • the thickness of the semiconductor 436c is preferably as small as possible.
  • the semiconductor 436c may have a region of less than 10 nm, preferably 5 nm or less, more preferably 3 nm or less.
  • the semiconductor 436c has a function of blocking entry of elements other than oxygen (such as hydrogen and silicon) included in the adjacent insulator into the semiconductor 406b where a channel is formed. Therefore, the semiconductor 436c preferably has a certain thickness.
  • the semiconductor 436c may have a thickness of 0.3 nm or more, preferably 1 nm or more, and more preferably 2 nm or more.
  • the semiconductor 436c preferably has a property of blocking oxygen in order to suppress outward diffusion of oxygen released from the insulator 402 and the like.
  • the semiconductor 406a is preferably thick and the semiconductor 436c is preferably thin.
  • the semiconductor 406a may have a region with a thickness of 10 nm or more, preferably 20 nm or more, more preferably 40 nm or more, more preferably 60 nm or more.
  • the semiconductor 406a By increasing the thickness of the semiconductor 406a, the distance from the interface between the adjacent insulator and the semiconductor 406a to the semiconductor 406b where a channel is formed can be increased.
  • the semiconductor 406a having a region with a thickness of 200 nm or less, preferably 120 nm or less, and more preferably 80 nm or less may be used.
  • 1 ⁇ 10 16 atoms / cm 3 or more and 1 ⁇ 10 19 atoms / cm 3 or less preferably Has a region having a silicon concentration of 1 ⁇ 10 16 atoms / cm 3 or more and 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or more and 2 ⁇ 10 18 atoms / cm 3 or less.
  • SIMS 406b and 436c in SIMS, 1 ⁇ 10 16 atoms / cm 3 or more and 1 ⁇ 10 19 atoms / cm 3 or less, preferably 1 ⁇ 10 16 atoms / cm 3 or more and 5 ⁇ 10 18 atoms or less. / Cm 3 or less, more preferably a region having a silicon concentration of 1 ⁇ 10 16 atoms / cm 3 or more and 2 ⁇ 10 18 atoms / cm 3 or less.
  • the semiconductor 406a and the semiconductor 436c each have a SIMS of 1 ⁇ 10 16 atoms / cm 3 to 2 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 16 atoms / cm 3 to 5 ⁇ 10 19 atoms / cm 3 , More preferably, a region having a hydrogen concentration of 1 ⁇ 10 16 atoms / cm 3 to 1 ⁇ 10 19 atoms / cm 3 is more preferably 1 ⁇ 10 16 atoms / cm 3 to 5 ⁇ 10 18 atoms / cm 3.
  • SIMS 1 ⁇ 10 16 atoms / cm 3 to 2 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 16 atoms / cm 3 to 5 ⁇ 10 19 atoms / cm 3 , More preferably, a region having a hydrogen concentration of 1 ⁇ 10 16 atoms / cm 3 to 1 ⁇ 10 19 atoms / cm 3 is more preferably 1 ⁇ 10 16 atoms / cm
  • the semiconductor 406a and the semiconductor 436c each have a SIMS of 1 ⁇ 10 15 atoms / cm 3 to 5 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 15 atoms / cm 3 to 5 ⁇ 10 18 atoms / cm 3 , More preferably, a region having a nitrogen concentration of 1 ⁇ 10 15 atoms / cm 3 to 1 ⁇ 10 18 atoms / cm 3 is more preferably 1 ⁇ 10 15 atoms / cm 3 to 5 ⁇ 10 17 atoms / cm 3.
  • SIMS 1 ⁇ 10 15 atoms / cm 3 to 5 ⁇ 10 19 atoms / cm 3 , preferably 1 ⁇ 10 15 atoms / cm 3 to 5 ⁇ 10 18 atoms / cm 3 , More preferably, a region having a nitrogen concentration of 1 ⁇ 10 15 atoms / cm 3 to 1 ⁇ 10 18 atoms / cm 3 is more preferably 1 ⁇ 10 15 atoms / cm
  • the above three-layer structure is an example.
  • a two-layer structure without the semiconductor 406a or the semiconductor 436c may be used.
  • a four-layer structure including any one of the semiconductors exemplified as the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c above or below the semiconductor 406a or above or below the semiconductor 436c may be employed.
  • the n-layer structure includes any one of the semiconductors exemplified as the semiconductor 406a, the semiconductor 406b, and the semiconductor 436c in any two or more positions over the semiconductor 406a, under the semiconductor 406a, over the semiconductor 436c, and under the semiconductor 436c. (N is an integer of 5 or more).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a CAAC-OS C Axis Crystalline Oxide Semiconductor
  • a polycrystalline oxide semiconductor a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, and the like can be given.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and a microcrystalline oxide semiconductor.
  • CAAC-OS ⁇ CAAC-OS> First, the CAAC-OS will be described. Note that the CAAC-OS can be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • CANC C-Axis aligned nanocrystals
  • the CAAC-OS is one of oxide semiconductors having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • a plurality of pellets can be confirmed by observing a combined analysis image (also referred to as a high-resolution TEM image) of a CAAC-OS bright field image and a diffraction pattern with a transmission electron microscope (TEM: Transmission Electron Microscope). .
  • TEM Transmission Electron Microscope
  • the boundary between pellets that is, the crystal grain boundary (also referred to as grain boundary) cannot be clearly confirmed. Therefore, it can be said that the CAAC-OS does not easily lower the electron mobility due to the crystal grain boundary.
  • FIG. 37A shows a high-resolution TEM image of a cross section of the CAAC-OS which is observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • Acquisition of a Cs-corrected high-resolution TEM image can be performed by, for example, an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 37B shows a Cs-corrected high-resolution TEM image obtained by enlarging the region (1) in FIG. FIG. 37B shows that metal atoms are arranged in a layered manner in a pellet.
  • the arrangement of each layer of metal atoms reflects unevenness on a surface (also referred to as a formation surface) or an upper surface where a CAAC-OS film is formed, and is parallel to the formation surface or upper surface of the CAAC-OS.
  • the CAAC-OS has a characteristic atomic arrangement.
  • FIG. 37C shows a characteristic atomic arrangement with an auxiliary line. 37B and 37C, it can be seen that the size of one pellet is about 1 nm to 3 nm and the size of the gap generated by the inclination between the pellet and the pellet is about 0.8 nm. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • nc nanocrystal
  • FIG. 37D is a structure in which bricks or blocks are stacked. reference.).
  • a portion where an inclination is generated between the pellets observed in FIG. 37C corresponds to a region 5161 illustrated in FIG.
  • FIG. 38A shows a Cs-corrected high-resolution TEM image of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface.
  • the Cs-corrected high-resolution TEM images obtained by enlarging the region (1), the region (2), and the region (3) in FIG. 38A are shown in FIGS. 38B, 38C, and 38D, respectively. Show. From FIG. 38B, FIG. 38C, and FIG. 38D, it can be confirmed that the metal atoms are arranged in a triangular shape, a quadrangular shape, or a hexagonal shape in the pellet. However, there is no regularity in the arrangement of metal atoms between different pellets.
  • CAAC-OS analyzed by X-ray diffraction X-ray diffraction
  • XRD X-Ray Diffraction
  • a peak appears at a diffraction angle (2 ⁇ ) of around 31 ° as illustrated in FIG. There is. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the CAAC-OS crystal has c-axis orientation, and the c-axis is oriented in a direction substantially perpendicular to the formation surface or the top surface. It can be confirmed.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • a peak at 2 ⁇ of around 36 ° indicates that a crystal having no c-axis alignment is included in part of the CAAC-OS.
  • 2 ⁇ has a peak in the vicinity of 31 °, and 2 ⁇ has no peak in the vicinity of 36 °.
  • a CAAC-OS analyzed by electron diffraction will be described.
  • a diffraction pattern (a limited-field transmission electron diffraction pattern as shown in FIG. Say) may appear.
  • This diffraction pattern includes spots caused by the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface.
  • FIG. 40B shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface.
  • a ring-shaped diffraction pattern is confirmed from FIG. Therefore, electron diffraction shows that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation.
  • the first ring in FIG. 40B is considered to originate from the (010) plane and the (100) plane of the InGaZnO 4 crystal.
  • the second ring in FIG. 40B is caused by the (110) plane or the like.
  • a CAAC-OS is an oxide semiconductor with a low density of defect states. Examples of defects in the oxide semiconductor include defects due to impurities and oxygen vacancies. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor with a low impurity concentration. A CAAC-OS can also be referred to as an oxide semiconductor with few oxygen vacancies. A CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density. Specifically, the carrier density is less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. This can be done. Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. The CAAC-OS has a low impurity concentration and a low density of defect states. That is, it can be said that the oxide semiconductor has stable characteristics.
  • An impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source.
  • oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has few carrier traps.
  • the charge trapped in the carrier trap of the oxide semiconductor takes a long time to be released and may behave as if it were a fixed charge. Therefore, a transistor including an oxide semiconductor with a high impurity concentration and a high density of defect states may have unstable electrical characteristics.
  • a transistor using a CAAC-OS has a small change in electrical characteristics and has high reliability.
  • CAAC-OS since the CAAC-OS has a low defect level density, carriers generated by light irradiation or the like are rarely trapped in the defect level. Therefore, a transistor using the CAAC-OS has little change in electrical characteristics due to irradiation with visible light or ultraviolet light.
  • a microcrystalline oxide semiconductor has a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the microcrystalline oxide semiconductor has a size of 1 nm to 100 nm, or 1 nm to 10 nm.
  • an oxide semiconductor including a nanocrystal that is a microcrystal of 1 nm to 10 nm, or 1 nm to 3 nm is referred to as an nc-OS (nanocrystalline Oxide Semiconductor).
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an amorphous oxide semiconductor depending on an analysis method. For example, when structural analysis is performed on the nc-OS using an XRD apparatus using X-rays having a diameter larger than that of the pellet, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • a diffraction pattern such as a halo pattern is observed.
  • nanobeam electron diffraction is performed on the nc-OS using an electron beam having a probe diameter that is close to the pellet size or smaller than the pellet size, spots are observed.
  • a region with high luminance may be observed like a circle (in a ring shape).
  • a plurality of spots may be observed in the ring-shaped region.
  • the nc-OS since the crystal orientation is not regular between the pellets (nanocrystals), the nc-OS has an oxide semiconductor having RANC (Random Aligned nanocrystals), or NANC (Non-Aligned nanocrystals). It can also be called an oxide semiconductor.
  • RANC Random Aligned nanocrystals
  • NANC Non-Aligned nanocrystals
  • the nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS. Note that an nc-OS film with higher regularity than an amorphous oxide semiconductor is obtained immediately after film formation.
  • An amorphous oxide semiconductor is an oxide semiconductor in which atomic arrangement in a film is irregular and does not have a crystal part.
  • An example is an oxide semiconductor having an amorphous state such as quartz.
  • a structure having no order in the atomic arrangement may be referred to as a complete amorphous structure.
  • a structure having ordering up to the nearest interatomic distance or the distance between the second adjacent atoms and having no long-range ordering may be called an amorphous structure. Therefore, according to the strictest definition, an oxide semiconductor having order in the atomic arrangement cannot be called an amorphous oxide semiconductor. At least an oxide semiconductor having long-range order cannot be called an amorphous oxide semiconductor.
  • the CAAC-OS and the nc-OS cannot be referred to as an amorphous oxide semiconductor or a completely amorphous oxide semiconductor because of having a crystal part.
  • an oxide semiconductor may have a structure between the nc-OS and the amorphous oxide semiconductor.
  • An oxide semiconductor having such a structure is particularly referred to as an amorphous-like oxide semiconductor (a-like OS: amorphous-Semiconductor).
  • a void (also referred to as a void) may be observed in a high-resolution TEM image. Moreover, in a high-resolution TEM image, it has the area
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • sample A As samples for electron irradiation, an a-like OS (referred to as sample A), nc-OS (referred to as sample B), and CAAC-OS (referred to as sample C) are prepared. Each sample is an In—Ga—Zn oxide.
  • the determination of which part is regarded as one crystal part may be performed as follows.
  • the unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less can be regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 41 is an example in which the average size of the crystal parts (from 22 to 45) of each sample was investigated. However, the length of the lattice fringes described above is the size of the crystal part. From FIG. 41, it can be seen that in the a-like OS, the crystal part becomes larger according to the cumulative dose of electrons. Specifically, as shown by (1) in FIG. 41, the crystal portion (also referred to as the initial nucleus) which was about 1.2 nm in the initial stage of observation by TEM has a cumulative irradiation dose of 4.2. It can be seen that the film grows to a size of about 2.6 nm at ⁇ 10 8 e ⁇ / nm 2 .
  • the crystal part sizes of the nc-OS and the CAAC-OS are about 1.4 nm, respectively, regardless of the cumulative electron dose. And about 2.1 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a lower density than the nc-OS and the CAAC-OS.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition.
  • An oxide semiconductor that is less than 78% of the density of a single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 50 g / cm 3 or more and less than 5.9 g / cm 3 .
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • the density corresponding to the single crystal in a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, a microcrystalline oxide semiconductor, and a CAAC-OS, for example.
  • CAAC-OS Film Formation Method An example of a CAAC-OS film formation method will be described below.
  • FIG. 42 is a schematic diagram for explaining the inside of the film forming chamber.
  • the CAAC-OS can be formed by a sputtering method.
  • the substrate 5220 and the target 5230 are disposed so as to face each other.
  • the plasma 5240 includes ions 5201 in which a sputter gas component is ionized.
  • the ions 5201 are accelerated toward the target 5230, and the pellet 5200 which is pellet-like particles is peeled off by impacting the target 5230. At the same time, the particles 5203 made of atoms constituting the target 5230 are also peeled off. Then, the pellet 5200 and the particle 5203 are charged by receiving an electric charge in the plasma 5240.
  • the substrate 5220 There is an oxide thin film 5206 already deposited on the substrate 5220.
  • the pellets 5200 and the particles 5203 reach the oxide thin film 5206, they are deposited so as to avoid other pellets 5200. This is due to the repulsive force (repulsive force) caused by the surface of the pellet 5200 being charged with the same polarity (here, negative). Note that the substrate 5220 is heated, and the deposited pellets 5200 and particles 5203 cause migration on the surface of the substrate 5220.
  • the oxide thin film 5206 and the pellet 5200 over the substrate 5220 have a cross-sectional shape as shown in FIG.
  • the pellet 5200 has a shape in which the target 5230 is cleaved.
  • M represents Ti, Ga, Y, Zr, La, Ce, Nd, Sn, or Hf
  • the cross-sectional shape illustrated in FIG. The upper surface shape shown in FIG.
  • a distance d (also referred to as a target-substrate distance (T-S distance)) between the substrate 5220 and the target 5230 is 0.01 m or more and 1 m or less, preferably 0.02 m or more and 0.5 m or less.
  • the film formation chamber is mostly filled with a film forming gas (for example, oxygen, argon, or a mixed gas containing oxygen at a ratio of 5% by volume or more), and is 0.01 Pa to 100 Pa, preferably 0.1 Pa to 10 Pa. Controlled.
  • a voltage of a certain level or higher to the target 5230, discharge starts and plasma 5240 is confirmed. Note that a high-density plasma region is formed in the vicinity of the target 5230 by a magnetic field.
  • ions 5201 are generated by ionizing the deposition gas.
  • the ion 5201 is, for example, an oxygen cation (O + ) or an argon cation (Ar + ).
  • a heating mechanism may be provided below the substrate 5220.
  • the target 5230 is bonded to the backing plate.
  • a plurality of magnets are arranged at positions facing the target 5230 via the backing plate.
  • a sputtering method that uses a magnetic field to increase the deposition rate is called a magnetron sputtering method.
  • the target 5230 has a polycrystalline structure having a plurality of crystal grains, and any one of the crystal grains includes a cleavage plane.
  • the ions 5201 generated in the high-density plasma region are accelerated toward the target 5230 by the electric field and eventually collide with the target 5230.
  • the pellet 5200 which is a flat or pellet-like sputtered particle peels from the cleavage plane.
  • the cross section of the pellet 5200 is as shown in FIG. 43B, and the top surface is as shown in FIG. Note that the structure of the pellet 5200 may be distorted by the impact of the collision of the ions 5201.
  • the pellet 5200 is a flat or pellet-like sputtered particle having a triangular plane, for example, a regular triangular plane.
  • the pellet 5200 is a flat or pellet-like sputtered particle having a hexagonal plane, for example, a regular hexagonal plane.
  • the shape of the pellet 5200 is not limited to a triangle or a hexagon.
  • the thickness of the pellet 5200 is determined according to the type of film forming gas.
  • the pellet 5200 has a thickness of 0.4 nm to 1 nm, preferably 0.6 nm to 0.8 nm.
  • the pellet 5200 has a width of 1 nm to 3 nm, preferably 1.2 nm to 2.5 nm.
  • the surface When the pellet 5200 passes through the plasma 5240, the surface may be negatively or positively charged. That is because, for example, the pellet 5200 receives a negative charge from O 2 ⁇ in the plasma 5240. As a result, oxygen atoms on the surface of the pellet 5200 may be negatively charged.
  • the pellet 5200 may grow by being combined with indium, the element M, zinc, oxygen, or the like in the plasma 5240 when passing through the plasma 5240.
  • the pellets 5200 and particles 5203 that have passed through the plasma 5240 reach the surface of the substrate 5220. Note that part of the particles 5203 has a small mass and may be discharged to the outside by a vacuum pump or the like.
  • a layer having the same thickness as the pellet 5200 is formed. That is, the nanocrystal pellets 5200 are initially included, and are integrated by growing on the substrate 5220. A new first pellet 5200 is deposited on the integrated layer. A second layer is then formed. Furthermore, by repeating this, a thin film structure having a laminated body is formed.
  • the method of depositing the pellet 5200 also varies depending on the surface temperature of the substrate 5220 and the like. For example, when the surface temperature of the substrate 5220 is high, the pellet 5200 undergoes migration on the surface of the substrate 5220. As a result, the proportion of the pellet 5200 and another pellet 5200 that are connected without the particle 5203 interposed therebetween increases, so that a CAAC-OS with high orientation is obtained.
  • the surface temperature of the substrate 5220 in forming the CAAC-OS is 100 ° C. or higher and lower than 500 ° C., preferably 140 ° C. or higher and lower than 450 ° C., more preferably 170 ° C. or higher and lower than 400 ° C. Therefore, it can be seen that even when a large-area substrate of the eighth generation or higher is used as the substrate 5220, warping or the like hardly occurs.
  • the pellet 5200 when the surface temperature of the substrate 5220 is low, the pellet 5200 is less likely to cause migration on the surface of the substrate 5220. As a result, the pellets 5200 are stacked to form an nc-OS with low orientation (see FIG. 44). In the nc-OS, since the pellet 5200 is negatively charged, the pellet 5200 may be deposited at an equal distance. Therefore, although the orientation is low, a slight regularity results in a dense structure as compared with an amorphous oxide semiconductor.
  • one large pellet may be formed due to the extremely small gap between the pellets.
  • the inside of one large pellet has a single crystal structure.
  • the size of the pellet may be 10 nm to 200 nm, 15 nm to 100 nm, or 20 nm to 50 nm when viewed from above.
  • the pellet 5200 is deposited on the surface of the substrate 5220 by the film formation model as described above. Even when the formation surface does not have a crystal structure, a CAAC-OS film can be formed, which indicates that the growth mechanism is different from that of epitaxial growth.
  • the CAAC-OS and the nc-OS can form a film evenly even when the glass substrate has a large area.
  • the CAAC-OS can be formed even when the surface of the substrate 5220 (formation surface) has an amorphous structure (eg, amorphous silicon oxide).
  • a CAAC-OS having high crystallinity can be obtained even on a formation surface having an amorphous structure. Note that a CAAC-OS having high crystallinity is obtained immediately after film formation.
  • silicon oxide having fluorine which is an example of an insulator having excess oxygen and / or a hydrogen trap will be described with reference to FIGS.
  • silicon oxide SiO 2
  • SiO 2 silicon oxide having two oxygen atoms per one silicon atom.
  • one silicon atom is bonded to four oxygen atoms.
  • One oxygen atom is bonded to two silicon atoms.
  • Oxygen vacancies in the oxide semiconductor can be reduced by excess oxygen contained in silicon oxide. Oxygen deficiency in an oxide semiconductor becomes a hole trap or the like. Therefore, when the silicon oxide has excess oxygen, stable electrical characteristics can be imparted to the transistor.
  • one bond is broken among four oxygen atoms bonded to one silicon atom (... Si-O-Si ). + F + H ⁇ ... Si--O-Si ... + F + H). Then, a fluorine atom and a silicon atom with a broken bond with an oxygen atom are bonded (... Si--O-Si ... + F + H ⁇ ... Si-F-O-Si ... + H). Further, the oxygen atom and the hydrogen atom that were bonded to the silicon atom are bonded and terminated (... Si-F, -O-Si, + H, ..., Si-F, HO-Si, Fig. 49). (See (C).)
  • the hydrogen concentration of the oxide semiconductor can be reduced.
  • hydrogen in the oxide semiconductor is an impurity.
  • an electron which is a carrier may be generated. Therefore, the carrier density in the channel formation region can be reduced when silicon oxide has a hydrogen trap.
  • the threshold voltage of the transistor can be changed in the positive direction by the amount of the reduced carrier density. In other words, the electrical characteristics of the transistor can be close to normally-off.
  • hydrogen trapped in silicon oxide has high energy required for desorption. Therefore, desorption of hydrogen trapped in silicon oxide is unlikely to occur.
  • a sufficient amount of excess oxygen and hydrogen traps may be used in order to impart stable electrical characteristics to the transistor and approach the normally-off electrical characteristics.
  • the fluorine concentration of silicon oxide may be made higher than the hydrogen concentration.
  • the fluorine concentration and the hydrogen concentration in silicon oxide can be compared using, for example, SIMS, Rutherford Backscattering Spectrometry (RBS), Hydrogen Forward Scattering Spectroscopy (HFS), and the like. .
  • FIG. 45A illustrates an example in which the atmosphere is changed and heat treatment is performed twice.
  • the workpiece is placed in the furnace.
  • nitrogen gas is put into the furnace to a first temperature.
  • the temperature is raised to the second temperature in 1 hour.
  • the temperature is lowered to the third temperature in 1 hour.
  • nitrogen gas and oxygen gas are put into the furnace.
  • the temperature is raised to the fourth temperature in 1 hour.
  • the temperature is lowered to the fifth temperature in one hour.
  • the workpiece is taken out from the furnace.
  • the first temperature, the third temperature, and the fifth temperature are in a temperature range (for example, 50 ° C. or more and 200 ° C. or less) in which the workpiece can be taken in and out. If the first temperature, the third temperature, and the fifth temperature are too low, the time for lowering the temperature becomes long, so that the productivity may be lowered. In addition, if the first temperature and the fifth temperature are too high, the workpiece may be damaged when the workpiece is taken in or out.
  • 2nd temperature and 4th temperature are the maximum temperature (for example, 250 to 650 degreeC) of the heat processing in each atmosphere. In this specification, when it describes as the time which heat-processed, the time hold
  • FIG. 45B illustrates an example in which one heat treatment is performed without switching the atmosphere.
  • the workpiece is placed in the furnace.
  • ultra-dry air CDA: Clean Dry Air
  • CDA is air having a water content of 20 ppm or less, 1 ppm or less, or 10 ppb or less.
  • the temperature is raised to the seventh temperature in 1 hour.
  • the temperature is lowered to the eighth temperature in one hour.
  • the workpiece is taken out from the furnace.
  • the sixth temperature and the eighth temperature are temperature ranges in which the workpiece can be taken in and out.
  • the seventh temperature is the maximum temperature of the heat treatment in each atmosphere.
  • FIG. 45C illustrates an example in which the atmosphere is changed and heat treatment is performed once.
  • the workpiece is placed in the furnace.
  • nitrogen gas is put into the furnace to reach a ninth temperature.
  • the temperature is raised to the tenth temperature in one hour.
  • CDA is put into the furnace.
  • the temperature is lowered to the eleventh temperature in one hour.
  • the workpiece is taken out from the furnace.
  • the ninth temperature and the eleventh temperature are temperature ranges in which the workpiece can be taken in and out.
  • the tenth temperature is the maximum temperature of the heat treatment in each atmosphere.
  • 10A, 11A, 12A, 13A, 14A, 15A, and 18A illustrate a method for manufacturing a transistor. It is a top view. In each top view, an alternate long and short dash line F1-F2 and an alternate long and short dash line F3-F4 are shown, and cross-sectional views corresponding thereto are shown in FIGS. 10 (B), 11 (B), 12 (B), and 13 (B). 14 (B), FIG. 15 (B) and FIG. 18 (B).
  • the substrate 500 is prepared.
  • the description of the substrate 400 is referred to.
  • the conductor can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • a resist or the like is formed over the conductor and processed using the resist, so that the conductor 513 is formed.
  • the insulator can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • etching is performed from the upper surface to the lower surface of the insulator so as to have a shape parallel to the lower surface of the substrate 500, thereby exposing the conductor 513 and forming the insulator 503 (FIG. 10A). And FIG. 10B).
  • the insulator 503 By forming the insulator 503 by such a method, the height of the upper surface of the conductor 513 and the height of the upper surface of the insulator 503 can be made comparable. Therefore, it is possible to suppress a shape defect in a later process.
  • the insulator 502 is formed (see FIGS. 11A and 11B).
  • the insulator 502 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the description of the insulator 402 is referred to.
  • the semiconductor 536a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the description of the semiconductor to be the semiconductor 406a is referred to.
  • the semiconductor 536b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the description of the semiconductor to be the semiconductor 406b is referred to. Note that the semiconductor film 536a and the semiconductor film 536b are formed in succession without being exposed to the air, whereby entry of impurities into the film and the interface can be reduced.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 450 ° C to 600 ° C, more preferably 520 ° C to 570 ° C.
  • the heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere.
  • the crystallinity of the semiconductor 536a and the semiconductor 536b can be increased, impurities such as hydrogen and water can be removed, and the like.
  • an RTA apparatus using lamp heating can be used for the heat treatment.
  • the peak intensity is increased and the full width at half maximum is decreased by performing heat treatment. That is, the crystallinity of the CAAC-OS is increased by heat treatment.
  • the heat treatment by the RTA apparatus is effective for improving productivity because it takes a shorter time than a furnace. In this manner, by increasing the temperature and time of heat treatment, the CAAC-OS can have higher density and can be made closer to the physical properties of a single crystal.
  • the conductor can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • CVD chemical vapor deposition
  • MBE physical vapor deposition
  • PLD physical vapor deposition
  • ALD atomic layer deposition
  • the description of the conductor to be the conductor 416a and the conductor 416b is referred to.
  • a resist or the like is formed over the conductor and processed using the resist, so that the conductor 516a and the conductor 516b are formed (see FIGS. 12A and 12B).
  • a resist or the like is formed over the semiconductor 536b and processed using the resist, the conductor 516a, and the conductor 516b, so that the semiconductor 506b and the semiconductor 506a are formed (see FIGS. 13A and 13B). .
  • the conductor 516a, the conductor 516b, the semiconductor 506a, and the semiconductor 506b may be formed by the following method after the conductor is formed.
  • a resist or the like is formed over the conductor and processed using the resist to form the conductor 516, the semiconductor 506b, and the semiconductor 506a (see FIGS. 16A and 16B). At this time, the semiconductor 506b and the semiconductor 506a may be processed using the conductor 516 after the resist is removed.
  • a resist or the like is formed over the conductor 516 and processed using the resist, so that the conductor 516a and the conductor 516b are formed (see FIGS. 13A and 13B).
  • the semiconductor 536c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the description of the semiconductor 436c is referred to.
  • the insulator 542 is formed.
  • the insulator 542 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the description of the insulator 442 is referred to.
  • the conductor 534 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method a CVD method
  • MBE method a CVD method
  • PLD method a PLD method
  • ALD method a vapor deposition method
  • the description of the conductor 434 is referred to.
  • a resist or the like is formed over the conductor 534 and processed using the resist, so that the conductor 504 is formed.
  • the insulator 542 is processed using the resist or the conductor 504, so that the insulator 512 is formed.
  • the semiconductor 536c is processed using the resist, the conductor 504, or the insulator 542, so that the semiconductor 506c is formed (see FIGS. 15A and 15B). Note that here, the semiconductor 506c, the insulator 512, and the conductor 504 are processed so as to have the same shape when viewed from above, but the shape is not limited thereto. For example, the insulator 512 and the conductor 504 may be processed using different resists.
  • a conductor to be the conductor 504 may be formed, or after forming the conductor 504, a resist or the like is separately formed over the insulator to be the insulator 512. May be.
  • the semiconductor 506c may be connected to an adjacent transistor or the like.
  • an insulator may be formed.
  • the insulator can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium or tantalum A single layer or a stacked layer may be used.
  • an insulator containing aluminum oxide, silicon nitride oxide, silicon nitride, gallium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or tantalum oxide is preferably used in a single layer or a stacked layer. That's fine.
  • the insulator preferably has a function as a barrier layer.
  • the insulator has a function of blocking oxygen or / and hydrogen, for example.
  • the insulator preferably has a higher ability to block oxygen and / or hydrogen than the insulator 502 or the insulator 512, for example.
  • excess oxygen may be included in the insulator by adding oxygen ions while heating the substrate.
  • the transistor according to one embodiment of the present invention can be manufactured.
  • the insulator 502 and / or the insulator 512 or the like includes excess oxygen. Through these actions, oxygen vacancies or hydrogen in the semiconductor 506a, the semiconductor 506b, and the semiconductor 506c can be reduced. That is, a transistor having excellent electrical characteristics can be provided.
  • the transistor has an s-channel structure. Further, an electric field from the conductor 504 and the conductor 513 is unlikely to be inhibited by the conductor 516a and the conductor 516b on the side surface of the semiconductor 506b.
  • the conductor 513 is not necessarily formed (see FIG. 17A).
  • the insulator 512 and the semiconductor 506c may protrude from the conductor 504 (see FIG. 17B).
  • the insulator 542 and the semiconductor 536c are not necessarily processed (see FIG. 17C).
  • the width of the conductor 513 in the F1-F2 cross section may be larger than that of the semiconductor 506b (see FIG. 18A).
  • the conductor 513 and the conductor 504 may be in contact with each other through an opening (see FIG. 18B).
  • the conductor 504 is not necessarily provided (see FIG. 18C). .
  • ⁇ Circuit> An example of a circuit of a semiconductor device using a transistor or the like according to one embodiment of the present invention will be described below.
  • FIG. 19A shows a structure of a so-called CMOS inverter in which a p-channel transistor 2200 and an n-channel transistor 2100 are connected in series and their gates are connected. Yes.
  • FIG. 20 is a cross-sectional view of the semiconductor device corresponding to FIG.
  • the semiconductor device illustrated in FIG. 20 includes a transistor 2200 and a transistor 2100.
  • the transistor 2100 is provided above the transistor 2200.
  • the semiconductor device according to one embodiment of the present invention is not limited thereto.
  • the transistor illustrated in FIGS. 6, 7, 8, 17, 18, or the like may be used as the transistor 2100. Therefore, for the transistor 2100, the above description of the transistor is referred to as appropriate.
  • a transistor 2200 illustrated in FIG. 20 is a transistor including a semiconductor substrate 450.
  • the transistor 2200 includes a region 472a in the semiconductor substrate 450, a region 472b in the semiconductor substrate 450, an insulator 462, and a conductor 454.
  • the region 472a and the region 472b function as a source region and a drain region.
  • the insulator 462 functions as a gate insulator.
  • the conductor 454 functions as a gate electrode. Therefore, the resistance of the channel formation region can be controlled by the potential applied to the conductor 454. That is, conduction / non-conduction between the region 472a and the region 472b can be controlled by a potential applied to the conductor 454.
  • a single semiconductor substrate such as silicon or germanium, or a semiconductor substrate such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide may be used.
  • a single crystal silicon substrate is preferably used as the semiconductor substrate 450.
  • a semiconductor substrate having an impurity imparting n-type conductivity As the semiconductor substrate 450, a semiconductor substrate having an impurity imparting n-type conductivity is used. However, as the semiconductor substrate 450, a semiconductor substrate having an impurity imparting p-type conductivity may be used. In that case, a well having an impurity imparting n-type conductivity may be provided in a region to be the transistor 2200. Alternatively, the semiconductor substrate 450 may be i-type.
  • the upper surface of the semiconductor substrate 450 preferably has a (110) plane.
  • the on-state characteristics of the transistor 2200 can be improved.
  • the region 472a and the region 472b are regions having an impurity imparting p-type conductivity. In this manner, the transistor 2200 constitutes a p-channel transistor.
  • the transistor 2200 is separated from an adjacent transistor by the region 460 or the like.
  • the region 460 is a region having an insulating property.
  • insulator 20 includes an insulator 464, an insulator 466, an insulator 468, a conductor 480a, a conductor 480b, a conductor 480c, a conductor 478a, a conductor 478b, and a conductor.
  • the insulator 464 is provided over the transistor 2200.
  • the insulator 466 is provided over the insulator 464.
  • the insulator 468 is provided over the insulator 466.
  • the insulator 490 is provided over the insulator 468.
  • the transistor 2100 is provided over the insulator 490.
  • the insulator 492 is provided over the transistor 2100.
  • the insulator 494 is provided over the insulator 492.
  • the insulator 464 includes an opening reaching the region 472a, an opening reaching the region 472b, and an opening reaching the conductor 454.
  • a conductor 480a, a conductor 480b, or a conductor 480c is embedded in each opening.
  • the insulator 466 includes an opening reaching the conductor 480a, an opening reaching the conductor 480b, and an opening reaching the conductor 480c.
  • a conductor 478a, a conductor 478b, or a conductor 478c is embedded in each opening.
  • the insulator 468 includes an opening reaching the conductor 478b and an opening reaching the conductor 478c. In addition, a conductor 476a or a conductor 476b is embedded in each opening.
  • the insulator 490 includes an opening overlapping with a channel formation region of the transistor 2100, an opening reaching the conductor 476a, and an opening reaching the conductor 476b.
  • a conductor 474a, a conductor 474b, or a conductor 474c is embedded in each opening.
  • the conductor 474a may function as the gate electrode of the transistor 2100.
  • electrical characteristics such as a threshold voltage of the transistor 2100 may be controlled by applying a certain potential to the conductor 474a.
  • the conductor 474a and the conductor 404 functioning as a gate electrode of the transistor 2100 may be electrically connected.
  • the on-state current of the transistor 2100 can be increased.
  • the punch-through phenomenon can be suppressed, electrical characteristics in the saturation region of the transistor 2100 can be stabilized.
  • the insulator 492 includes an opening reaching the conductor 474b through the conductor 516b which is one of the source electrode and the drain electrode of the transistor 2100 and the conductor 516a which is the other of the source electrode and the drain electrode of the transistor 2100.
  • a conductor 496a, a conductor 496b, a conductor 496c, or a conductor 496d is embedded in each opening. Note that each opening may be provided through an opening further included in any of the components such as the transistor 2100.
  • the insulator 494 includes an opening reaching the conductor 496a, an opening reaching the conductor 496b and the conductor 496d, and an opening reaching the conductor 496c.
  • a conductor 498a, a conductor 498b, or a conductor 498c is embedded in each opening.
  • insulator 464, the insulator 466, the insulator 468, the insulator 490, the insulator 492, and the insulator 494 for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon,
  • An insulator containing gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • the insulator 401 aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide Tantalum may be used.
  • One or more of the insulator 464, the insulator 466, the insulator 468, the insulator 490, the insulator 492, or the insulator 494 preferably includes an insulator having a function of blocking impurities such as hydrogen and oxygen.
  • an insulator having a function of blocking impurities such as hydrogen and oxygen is provided in the vicinity of the transistor 2100, the electrical characteristics of the transistor 2100 can be stabilized.
  • Examples of the insulator having a function of blocking impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, and lanthanum.
  • An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • Conductor 480a, conductor 480b, conductor 480c, conductor 478a, conductor 478b, conductor 478c, conductor 476a, conductor 476b, conductor 474a, conductor 474b, conductor 474c, conductor 496a, conductor 496b, conductor 496c, conductor 496d, conductor 498a, conductor 498b, and conductor 498c include, for example, boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel,
  • a conductor including one or more of copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer.
  • it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used.
  • the semiconductor device illustrated in FIG. 21 is different only in the structure of the transistor 2200 of the semiconductor device illustrated in FIG. Therefore, for the semiconductor device illustrated in FIG. 21, the description of the semiconductor device illustrated in FIG. Specifically, the semiconductor device illustrated in FIG. 21 illustrates the case where the transistor 2200 is a Fin type.
  • the semiconductor device illustrated in FIG. 21 illustrates the case where the transistor 2200 is a Fin type.
  • the semiconductor device illustrated in FIG. 22 is different only in the structure of the transistor 2200 of the semiconductor device illustrated in FIG. Therefore, the description of the semiconductor device illustrated in FIG. 20 is referred to for the semiconductor device illustrated in FIG. Specifically, the semiconductor device illustrated in FIG. 22 illustrates the case where the transistor 2200 is provided over a semiconductor substrate 450 which is an SOI substrate.
  • FIG. 22 illustrates a structure in which the region 456 is separated from the semiconductor substrate 450 by an insulator 452.
  • the insulator 452 can be formed by making the semiconductor substrate 450 an insulator. For example, as the insulator 452, silicon oxide can be used.
  • a p-channel transistor is manufactured using a semiconductor substrate and an n-channel transistor is formed thereabove, so that the area occupied by the element can be reduced. That is, the degree of integration of the semiconductor device can be increased. Further, since the process can be simplified as compared with the case where an n-channel transistor and a p-channel transistor are formed using the same semiconductor substrate, the productivity of the semiconductor device can be increased. In addition, the yield of the semiconductor device can be increased. In addition, a p-channel transistor can sometimes omit complicated processes such as an LDD (Lightly Doped Drain) region, a shallow trench structure, and a strain design. Therefore, productivity and yield may be increased as compared with the case where an n-channel transistor is manufactured using a semiconductor substrate.
  • LDD Lightly Doped Drain
  • FIG. 19B shows a structure in which the sources and drains of the transistors 2100 and 2200 are connected. With such a configuration, it can function as a so-called CMOS analog switch.
  • ⁇ Storage device 1> An example of a semiconductor device (storage device) that uses a transistor according to one embodiment of the present invention and can store stored data even when power is not supplied and has no limit on the number of times of writing. 23.
  • a semiconductor device illustrated in FIG. 23A includes a transistor 3200 including a first semiconductor, a transistor 3300 including a second semiconductor, and a capacitor 3400. Note that the above-described transistor can be used as the transistor 3300.
  • the transistor 3300 is preferably a transistor with low off-state current.
  • a transistor including an oxide semiconductor can be used. Since the off-state current of the transistor 3300 is small, stored data can be held in a specific node of the semiconductor device for a long time. That is, a refresh operation is not required or the frequency of the refresh operation can be extremely low, so that the semiconductor device with low power consumption is obtained.
  • the first wiring 3001 is electrically connected to the source of the transistor 3200
  • the second wiring 3002 is electrically connected to the drain of the transistor 3200
  • the third wiring 3003 is electrically connected to one of a source and a drain of the transistor 3300
  • the fourth wiring 3004 is electrically connected to the gate of the transistor 3300.
  • the gate of the transistor 3200 and the other of the source and the drain of the transistor 3300 are electrically connected to one of the electrodes of the capacitor 3400
  • the fifth wiring 3005 is electrically connected to the other of the electrodes of the capacitor 3400.
  • the semiconductor device illustrated in FIG. 23A has a characteristic that the potential of the gate of the transistor 3200 can be held; thus, information can be written, held, and read as described below.
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the node FG electrically connected to one of the gate of the transistor 3200 and the electrode of the capacitor 3400. That is, predetermined charge is supplied to the gate of the transistor 3200 (writing).
  • predetermined charge is supplied to the gate of the transistor 3200 (writing).
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned off and the transistor 3300 is turned off, so that charge is held at the node FG (holding).
  • the second wiring 3002 has a charge held in the node FG. Take a potential according to the amount. This is because, when the transistor 3200 is an n-channel type, the apparent threshold voltage V th_H when a high level charge is applied to the gate of the transistor 3200 is the low level charge applied to the gate of the transistor 3200. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present.
  • the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for bringing the transistor 3200 into a “conducting state”.
  • the potential of the fifth wiring 3005 can be set to a potential V 0 between V th_H and V th_L .
  • the transistor 3200 is in a “conducting state” if the potential of the fifth wiring 3005 is V 0 (> V th_H ).
  • the transistor 3200 remains in the “non-conduction state” even when the potential of the fifth wiring 3005 becomes V 0 ( ⁇ V th L ). . Therefore, by determining the potential of the second wiring 3002, information held in the node FG can be read.
  • the fifth wiring 3005 is supplied with a potential at which the transistor 3200 is in a “non-conducting state” regardless of the charge applied to the node FG, that is, a potential lower than V th_H.
  • the fifth wiring 3005 may be supplied with a potential at which the transistor 3200 is in a “conducting state” regardless of the charge applied to the node FG, that is, a potential higher than V th_L .
  • FIG. 24 is a cross-sectional view of the semiconductor device corresponding to FIG.
  • the semiconductor device illustrated in FIG. 24 includes a transistor 3200, a transistor 3300, and a capacitor 3400.
  • the transistor 3300 and the capacitor 3400 are provided above the transistor 3200.
  • the transistor 3300 the above description of the transistor 2100 is referred to.
  • the transistor 3200 the description of the transistor 2200 illustrated in FIGS. Note that although FIG. 20 illustrates the case where the transistor 2200 is a p-channel transistor, the transistor 3200 may be an n-channel transistor.
  • a transistor 2200 illustrated in FIG. 24 is a transistor including a semiconductor substrate 450.
  • the transistor 2200 includes a region 472a in the semiconductor substrate 450, a region 472b in the semiconductor substrate 450, an insulator 462, and a conductor 454.
  • 24 includes an insulator 464, an insulator 466, an insulator 468, a conductor 480a, a conductor 480b, a conductor 480c, a conductor 478a, a conductor 478b, and a conductor.
  • the insulator 464 is provided over the transistor 3200.
  • the insulator 466 is provided over the insulator 464.
  • the insulator 468 is provided over the insulator 466.
  • the insulator 490 is provided over the insulator 468.
  • the transistor 2100 is provided over the insulator 490.
  • the insulator 492 is provided over the transistor 2100.
  • the insulator 494 is provided over the insulator 492.
  • the insulator 464 includes an opening reaching the region 472a, an opening reaching the region 472b, and an opening reaching the conductor 454.
  • a conductor 480a, a conductor 480b, or a conductor 480c is embedded in each opening.
  • the insulator 466 includes an opening reaching the conductor 480a, an opening reaching the conductor 480b, and an opening reaching the conductor 480c.
  • a conductor 478a, a conductor 478b, or a conductor 478c is embedded in each opening.
  • the insulator 468 includes an opening reaching the conductor 478b and an opening reaching the conductor 478c. In addition, a conductor 476a or a conductor 476b is embedded in each opening.
  • the insulator 490 includes an opening overlapping with a channel formation region of the transistor 3300, an opening reaching the conductor 476a, and an opening reaching the conductor 476b.
  • a conductor 474a, a conductor 474b, or a conductor 474c is embedded in each opening.
  • the conductor 474a may function as the bottom gate electrode of the transistor 3300.
  • electrical characteristics such as a threshold voltage of the transistor 3300 may be controlled by applying a certain potential to the conductor 474a.
  • the conductor 474a and the conductor 404 that is the top gate electrode of the transistor 3300 may be electrically connected.
  • the on-state current of the transistor 3300 can be increased.
  • the punch-through phenomenon can be suppressed, electrical characteristics in the saturation region of the transistor 3300 can be stabilized.
  • the insulator 492 includes an opening reaching the conductor 474b through the conductor 516b which is one of the source electrode and the drain electrode of the transistor 3300 and the conductor 516a which is the other of the source electrode and the drain electrode of the transistor 3300.
  • an opening reaching the conductor 474c is embedded in each opening. Note that each opening may further pass through an opening included in any of the components such as the transistor 3300.
  • the insulator 494 includes an opening reaching the conductor 496a, an opening reaching the conductor 496b, an opening reaching the conductor 496c, and an opening reaching the conductor 496d.
  • a conductor 498a, a conductor 498b, a conductor 498c, or a conductor 498d is embedded in each opening.
  • One or more of the insulator 464, the insulator 466, the insulator 468, the insulator 490, the insulator 492, or the insulator 494 preferably includes an insulator having a function of blocking impurities such as hydrogen and oxygen.
  • an insulator having a function of blocking impurities such as hydrogen and oxygen is provided in the vicinity of the transistor 3300, electrical characteristics of the transistor 3300 can be stabilized.
  • Examples of the conductor 498d include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium,
  • a conductor containing one or more of tin, tantalum, and tungsten may be used in a single layer or a stacked layer.
  • it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used.
  • the source or the drain of the transistor 3200 is one of a source electrode and a drain electrode of the transistor 3300 through the conductor 480 b , the conductor 478 b , the conductor 476 a, the conductor 474 b , and the conductor 496 c. It is electrically connected to the conductor 516b.
  • the conductor 454 which is a gate electrode of the transistor 3200 includes a conductor 480c, a conductor 478c, a conductor 476b, a conductor 474c, and a conductor 496d, and the source or drain electrode of the transistor 3300. It is electrically connected to a conductor 516a which is the other of the above.
  • the capacitor 3400 includes an electrode electrically connected to the other of the source electrode and the drain electrode of the transistor 3300, a conductor 514, and an insulator 511. Note that since the insulator 511 can be formed through the same process as the insulator 512 functioning as a gate insulator of the transistor 3300, productivity may be increased, which may be preferable. In addition, when the layer formed through the same step as the conductor 504 functioning as the gate electrode of the transistor 3300 is used as the conductor 514, productivity may be increased, which may be preferable.
  • FIG. 20 For other structures, the description of FIG. 20 and the like can be referred to as appropriate.
  • the semiconductor device illustrated in FIG. 25 is different only in the structure of the transistor 3200 of the semiconductor device illustrated in FIG. Therefore, the description of the semiconductor device illustrated in FIG. 24 is referred to for the semiconductor device illustrated in FIG. Specifically, the semiconductor device illustrated in FIG. 25 illustrates the case where the transistor 3200 is a Fin type. For the Fin-type transistor 3200, the description of the transistor 2200 illustrated in FIGS. Note that although FIG. 21 illustrates the case where the transistor 2200 is a p-channel transistor, the transistor 3200 may be an n-channel transistor.
  • the semiconductor device shown in FIG. 26 is different only in the structure of the transistor 3200 of the semiconductor device shown in FIG. Therefore, the description of the semiconductor device illustrated in FIG. 24 is referred to for the semiconductor device illustrated in FIG. Specifically, the semiconductor device illustrated in FIG. 26 illustrates the case where the transistor 3200 is provided over a semiconductor substrate 450 which is an SOI substrate. For the transistor 3200 provided over the semiconductor substrate 450 which is an SOI substrate, the description of the transistor 2200 illustrated in FIGS. Note that although FIG. 22 illustrates the case where the transistor 2200 is a p-channel transistor, the transistor 3200 may be an n-channel transistor.
  • the semiconductor device shown in FIG. 23B is different from the semiconductor device shown in FIG. 23A in that the transistor 3200 is not provided. In this case also, data can be written and held by the same operation as that of the semiconductor device shown in FIG.
  • the potential of one electrode of the capacitor 3400 is V
  • the capacitance of the capacitor 3400 is C
  • the capacitance component of the third wiring 3003 is CB
  • the potential of the third wiring 3003 before the charge is redistributed is (CB ⁇ VB0 + CV) / (CB + C). Therefore, if the potential of one of the electrodes of the capacitor 3400 assumes two states of V1 and V0 (V1> V0) as the state of the memory cell, the third wiring 3003 in the case where the potential V1 is held.
  • information can be read by comparing the potential of the third wiring 3003 with a predetermined potential.
  • a transistor to which the first semiconductor is applied is used as a driver circuit for driving the memory cell, and a transistor to which the second semiconductor is applied is stacked over the driver circuit as the transistor 3300. do it.
  • the semiconductor device described above can hold stored data for a long time by using a transistor with an off-state current that includes an oxide semiconductor. That is, a refresh operation is unnecessary or the frequency of the refresh operation can be extremely low, so that a semiconductor device with low power consumption can be realized.
  • stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
  • the semiconductor device since the semiconductor device does not require a high voltage for writing information, the element hardly deteriorates.
  • the semiconductor device according to one embodiment of the present invention is a semiconductor device in which the number of rewritable times which is a problem in the conventional nonvolatile memory is not limited and the reliability is drastically improved. Further, since data is written depending on the conductive state and non-conductive state of the transistor, high-speed operation is possible.
  • Imaging Device An imaging device according to one embodiment of the present invention will be described below.
  • FIG. 27A is a plan view illustrating an example of an imaging device 200 according to one embodiment of the present invention.
  • the imaging device 200 includes a pixel unit 210, a peripheral circuit 260 for driving the pixel unit 210, a peripheral circuit 270, a peripheral circuit 280, and a peripheral circuit 290.
  • the pixel unit 210 includes a plurality of pixels 211 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more).
  • the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 are connected to the plurality of pixels 211 and have a function of supplying signals for driving the plurality of pixels 211, respectively.
  • peripheral circuit 260 the peripheral circuit 270, the peripheral circuit 280, the peripheral circuit 290, and the like are all referred to as “peripheral circuits” or “driving circuits” in some cases.
  • peripheral circuit 260 can be said to be part of the peripheral circuit.
  • the imaging apparatus 200 preferably includes a light source 291.
  • the light source 291 can emit the detection light P1.
  • the peripheral circuit includes at least one of a logic circuit, a switch, a buffer, an amplifier circuit, and a conversion circuit.
  • the peripheral circuit may be disposed on a substrate over which the pixel portion 210 is formed.
  • the peripheral circuit may be partially or entirely mounted with a semiconductor device such as an IC. Note that one or more of the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 may be omitted from the peripheral circuit.
  • the pixel 211 may be inclined. By arranging the pixels 211 at an angle, the pixel interval (pitch) in the row direction and the column direction can be shortened. Thereby, the quality of imaging in the imaging apparatus 200 can be further improved.
  • a single pixel 211 included in the imaging apparatus 200 includes a plurality of subpixels 212, and each subpixel 212 is combined with a filter (color filter) that transmits light in a specific wavelength band. Information for realizing color image display can be acquired.
  • FIG. 28A is a plan view illustrating an example of a pixel 211 for acquiring a color image.
  • a pixel 211 illustrated in FIG. 28A has a sub-pixel 212 (hereinafter also referred to as “sub-pixel 212R”) provided with a color filter that transmits a red (R) wavelength band, and a green (G) wavelength band.
  • Sub-pixel 212 (hereinafter also referred to as “sub-pixel 212G”) provided with a transparent color filter and sub-pixel 212 (hereinafter referred to as “sub-pixel 212B”) provided with a color filter that transmits the blue (B) wavelength band. Also called).
  • the sub-pixel 212 can function as a photosensor.
  • the subpixel 212 (subpixel 212R, subpixel 212G, and subpixel 212B) is electrically connected to the wiring 231, the wiring 247, the wiring 248, the wiring 249, and the wiring 250. Further, the sub-pixel 212R, the sub-pixel 212G, and the sub-pixel 212B are each connected to an independent wiring 253.
  • the wiring 248 and the wiring 249 connected to the pixel 211 in the n-th row are referred to as a wiring 248 [n] and a wiring 249 [n], respectively.
  • the wiring 253 connected to the pixel 211 in the m-th column is referred to as a wiring 253 [m].
  • a wiring 253 [m] the wiring 253 [m].
  • the wiring 253 connected to the subpixel 212R included in the pixel 211 in the m-th column is the wiring 253 [m] R
  • the wiring 253 connected to the subpixel 212G is the wiring 253 [m] G
  • a wiring 253 connected to the subpixel 212B is described as a wiring 253 [m] B.
  • the subpixel 212 is electrically connected to a peripheral circuit through the wiring.
  • the imaging apparatus 200 has a configuration in which subpixels 212 provided with color filters that transmit the same wavelength band of adjacent pixels 211 are electrically connected to each other via a switch.
  • the sub-pixel 212 included in the pixel 211 arranged in n rows (n is an integer of 1 to p) and m columns (m is an integer of 1 to q) is adjacent to the pixel 211.
  • a connection example of the sub-pixel 212 included in the pixel 211 arranged in n + 1 rows and m columns is shown.
  • a subpixel 212R arranged in n rows and m columns and a subpixel 212R arranged in n + 1 rows and m columns are connected via a switch 201.
  • sub-pixel 212G arranged in n rows and m columns and the sub-pixel 212G arranged in n + 1 rows and m columns are connected via a switch 202.
  • sub-pixel 212B arranged in n rows and m columns and the sub-pixel 212B arranged in n + 1 rows and m columns are connected via a switch 203.
  • the color filter used for the sub-pixel 212 is not limited to red (R), green (G), and blue (B), and transmits cyan (C), yellow (Y), and magenta (M) light, respectively.
  • a color filter may be used.
  • a full color image can be acquired by providing the sub-pixel 212 that detects light of three different wavelength bands in one pixel 211.
  • a color filter that transmits yellow (Y) light is provided in addition to the sub-pixel 212 provided with a color filter that transmits red (R), green (G), and blue (B) light.
  • a color filter that transmits yellow (Y) light is provided in addition to the sub-pixel 212 provided with a color filter that transmits cyan (C), yellow (Y), and magenta (M) light.
  • a color filter that transmits blue (B) light is provided.
  • a pixel 211 having a sub-pixel 212 may be used.
  • the pixel number ratio of the sub-pixel 212 that detects the red wavelength band, the sub-pixel 212 that detects the green wavelength band, and the sub-pixel 212 that detects the blue wavelength band may not be 1: 1: 1.
  • the number of subpixels 212 provided in the pixel 211 may be one, but two or more are preferable. For example, by providing two or more sub-pixels 212 that detect the same wavelength band, redundancy can be increased and the reliability of the imaging apparatus 200 can be increased.
  • IR Infrared
  • ND Neutral Density filter
  • a lens may be provided in the pixel 211.
  • the photoelectric conversion element can receive incident light efficiently.
  • the light 256 is supplied to the photoelectric conversion element 220 through the lens 255, the filter 254 (filter 254R, the filter 254G, and the filter 254B) formed in the pixel 211, the pixel circuit 230, and the like. It can be set as the structure made to enter.
  • part of the light 256 indicated by the arrow may be blocked by part of the wiring 257. Therefore, a structure in which a lens 255 and a filter 254 are disposed on the photoelectric conversion element 220 side as illustrated in FIG. 29B so that the photoelectric conversion element 220 receives light 256 efficiently is preferable.
  • a photoelectric conversion element in which a pn-type junction or a pin-type junction is formed may be used.
  • the photoelectric conversion element 220 may be formed using a substance having a function of generating charges by absorbing radiation.
  • the substance having a function of absorbing radiation and generating a charge include selenium, lead iodide, mercury iodide, gallium arsenide, cadmium telluride, and cadmium zinc alloy.
  • the photoelectric conversion element 220 when selenium is used for the photoelectric conversion element 220, the photoelectric conversion element 220 having a light absorption coefficient over a wide wavelength band such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light can be realized.
  • a wide wavelength band such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light
  • one pixel 211 included in the imaging apparatus 200 may include a sub-pixel 212 including a first filter in addition to the sub-pixel 212 illustrated in FIG.
  • FIG. 30A and 30B are cross-sectional views of elements included in the imaging device.
  • An imaging device illustrated in FIG. 30A includes a transistor 351 using silicon provided over a silicon substrate 300, a transistor 352 and a transistor 353 using an oxide semiconductor stacked over the transistor 351, and a silicon substrate.
  • 300 includes a photodiode 360 provided. Each transistor and photodiode 360 has electrical connection with various plugs 370 and wirings 371. Further, the anode 361 of the photodiode 360 is electrically connected to the plug 370 through the low resistance region 363.
  • the imaging device is provided in contact with the layer 310 including the transistor 351 and the photodiode 360 provided over the silicon substrate 300, the layer 320 including the wiring 371, and the layer 320 including the wiring 371.
  • a layer 330 including the transistor 353, and a layer 340 provided in contact with the layer 330 and including a wiring 372 and a wiring 373.
  • the silicon substrate 300 has a light-receiving surface of the photodiode 360 on a surface opposite to a surface where the transistor 351 is formed.
  • a light-receiving surface of the photodiode 360 may be the same as the surface on which the transistor 351 is formed.
  • the layer 310 may be a layer including a transistor.
  • the layer 310 may be omitted, and the pixel may be formed using only transistors.
  • the layer 330 may be omitted.
  • An example of a cross-sectional view in which the layer 330 is omitted is illustrated in FIG.
  • the silicon substrate 300 may be an SOI substrate.
  • germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or an organic semiconductor substrate can be used.
  • an insulator 380 is provided between the layer 310 including the transistor 351 and the photodiode 360 and the layer 330 including the transistor 352 and the transistor 353.
  • the position of the insulator 380 is not limited.
  • Hydrogen in the insulator provided in the vicinity of the channel formation region of the transistor 351 has an effect of terminating the dangling bond of silicon and improving the reliability of the transistor 351.
  • hydrogen in the insulator provided in the vicinity of the transistor 352, the transistor 353, and the like is one of the factors that generate carriers in the oxide semiconductor. Therefore, the reliability of the transistor 352, the transistor 353, and the like may be reduced. Therefore, in the case where a transistor including an oxide semiconductor is stacked over a transistor including a silicon-based semiconductor, an insulator 380 having a function of blocking hydrogen is preferably provided therebetween. By confining hydrogen below the insulator 380, the reliability of the transistor 351 can be improved. Further, since diffusion of hydrogen from a lower layer than the insulator 380 to an upper layer than the insulator 380 can be suppressed, reliability of the transistor 352, the transistor 353, and the like can be improved.
  • the insulator 380 for example, an insulator having a function of blocking oxygen or hydrogen is used.
  • the photodiode 360 provided in the layer 310 and the transistor provided in the layer 330 can be formed to overlap with each other. Then, the integration degree of pixels can be increased. That is, the resolution of the imaging device can be increased.
  • FIGS. 31A1 and 31B1 part or all of the imaging device may be curved.
  • FIG. 31A1 illustrates a state where the imaging device is curved in the direction of dashed-dotted line X1-X2 in FIG.
  • FIG. 31A2 is a cross-sectional view illustrating a portion indicated by dashed-dotted line X1-X2 in FIG.
  • FIG. 31A3 is a cross-sectional view illustrating a portion indicated by dashed-dotted line Y1-Y2 in FIG.
  • FIG. 31B1 illustrates a state in which the imaging device is curved in the direction of the alternate long and short dash line X3-X4 in the drawing and in the direction of the dashed dotted line Y3-Y4 in the same drawing.
  • FIG. 31B2 is a cross-sectional view illustrating a portion indicated by dashed-dotted line X3-X4 in FIG.
  • FIG. 31B3 is a cross-sectional view illustrating a portion indicated by dashed-dotted line Y3-Y4 in FIG.
  • the imaging device By curving the imaging device, field curvature and astigmatism can be reduced. Therefore, optical design of a lens or the like used in combination with the imaging device can be facilitated. For example, since the number of lenses for correcting aberrations can be reduced, it is possible to reduce the size and weight of the imaging device and the like. In addition, the quality of the captured image can be improved.
  • FIG. 32 is a block diagram illustrating a configuration example of a CPU in which some of the above-described transistors are used.
  • ALU 1191 Arithmetic logic unit, arithmetic circuit
  • ALU controller 1192 an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, and a bus interface 1198 on the substrate 1190.
  • a rewritable ROM 1199 and a ROM interface 1189 As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used.
  • the ROM 1199 and the ROM interface 1189 may be provided in separate chips.
  • the CPU illustrated in FIG. 32 is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application.
  • the configuration including the CPU or the arithmetic circuit illustrated in FIG. 32 may be a single core, and a plurality of the cores may be included, and each core may operate in parallel.
  • the number of bits that the CPU can handle with the internal arithmetic circuit or the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.
  • the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191.
  • the interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or mask state during execution of the CPU program.
  • the register controller 1197 generates an address of the register 1196, and reads and writes the register 1196 according to the state of the CPU.
  • the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197.
  • the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1, and supplies the internal clock signal CLK2 to the various circuits.
  • a memory cell is provided in the register 1196.
  • the above-described transistor, memory device, or the like can be used as the memory cell of the register 1196.
  • the register controller 1197 selects a holding operation in the register 1196 in accordance with an instruction from the ALU 1191. That is, whether to hold data by a flip-flop or to hold data by a capacitor in a memory cell included in the register 1196 is selected. When data retention by the flip-flop is selected, the power supply voltage is supplied to the memory cell in the register 1196. When holding of data in the capacitor is selected, data is rewritten to the capacitor and supply of power supply voltage to the memory cells in the register 1196 can be stopped.
  • FIG. 33 is an example of a circuit diagram of a memory element 1200 that can be used as the register 1196.
  • the memory element 1200 includes a circuit 1201 in which stored data is volatilized by power-off, a circuit 1202 in which stored data is not volatilized by power-off, a switch 1203, a switch 1204, a logic element 1206, a capacitor 1207, and a selection function.
  • Circuit 1220 having.
  • the circuit 1202 includes a capacitor 1208, a transistor 1209, and a transistor 1210.
  • the memory element 1200 may further include other elements such as a diode, a resistance element, and an inductor, as necessary.
  • the memory device described above can be used for the circuit 1202.
  • GND (0 V) or a potential at which the transistor 1209 is turned off is continuously input to the gate of the transistor 1209 of the circuit 1202.
  • the gate of the transistor 1209 is grounded through a load such as a resistor.
  • the switch 1203 is configured using a transistor 1213 of one conductivity type (eg, n-channel type), and the switch 1204 is configured using a transistor 1214 of conductivity type (eg, p-channel type) opposite to the one conductivity type.
  • a transistor 1213 of one conductivity type eg, n-channel type
  • the switch 1204 is configured using a transistor 1214 of conductivity type (eg, p-channel type) opposite to the one conductivity type.
  • the first terminal of the switch 1203 corresponds to one of the source and the drain of the transistor 1213
  • the second terminal of the switch 1203 corresponds to the other of the source and the drain of the transistor 1213
  • the switch 1203 corresponds to the gate of the transistor 1213.
  • conduction or non-conduction between the first terminal and the second terminal that is, the conduction state or non-conduction state of the transistor 1213 is selected.
  • the first terminal of the switch 1204 corresponds to one of the source and the drain of the transistor 1214
  • the second terminal of the switch 1204 corresponds to the other of the source and the drain of the transistor 1214
  • the switch 1204 is input to the gate of the transistor 1214.
  • the control signal RD selects the conduction or non-conduction between the first terminal and the second terminal (that is, the conduction state or non-conduction state of the transistor 1214).
  • One of a source and a drain of the transistor 1209 is electrically connected to one of a pair of electrodes of the capacitor 1208 and a gate of the transistor 1210.
  • the connection part is referred to as a node M2.
  • One of a source and a drain of the transistor 1210 is electrically connected to a wiring that can supply a low power supply potential (eg, a GND line), and the other is connected to the first terminal of the switch 1203 (the source and the drain of the transistor 1213 On the other hand).
  • a second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is electrically connected to a first terminal of the switch 1204 (one of the source and the drain of the transistor 1214).
  • a second terminal of the switch 1204 (the other of the source and the drain of the transistor 1214) is electrically connected to a wiring that can supply the power supply potential VDD.
  • a second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213), a first terminal of the switch 1204 (one of a source and a drain of the transistor 1214), an input terminal of the logic element 1206, and the capacitor 1207
  • One of the pair of electrodes is electrically connected.
  • the connection part is referred to as a node M1.
  • the other of the pair of electrodes of the capacitor 1207 can be configured to receive a constant potential. For example, a low power supply potential (such as GND) or a high power supply potential (such as VDD) can be input.
  • the other of the pair of electrodes of the capacitor 1207 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential.
  • the other of the pair of electrodes of the capacitor 1208 can have a constant potential.
  • a low power supply potential such as GND
  • a high power supply potential such as VDD
  • the other of the pair of electrodes of the capacitor 1208 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential.
  • the capacitor 1207 and the capacitor 1208 can be omitted by positively using a parasitic capacitance of a transistor or a wiring.
  • a control signal WE is input to the gate of the transistor 1209.
  • the switch 1203 and the switch 1204 are selected to be in a conductive state or a non-conductive state between the first terminal and the second terminal by a control signal RD different from the control signal WE.
  • the terminals of the other switch are in a conductive state, the first terminal and the second terminal of the other switch are in a non-conductive state.
  • FIG. 33 illustrates an example in which the signal output from the circuit 1201 is input to the other of the source and the drain of the transistor 1209.
  • a signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is an inverted signal obtained by inverting the logic value by the logic element 1206 and is input to the circuit 1201 through the circuit 1220. .
  • FIG. 33 illustrates an example in which a signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is input to the circuit 1201 through the logic element 1206 and the circuit 1220. It is not limited to. A signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) may be input to the circuit 1201 without inversion of the logical value. For example, when there is a node in the circuit 1201 that holds a signal in which the logical value of the signal input from the input terminal is inverted, the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) An output signal can be input to the node.
  • a transistor other than the transistor 1209 can be a transistor whose channel is formed in a film or a substrate 1190 made of a semiconductor other than an oxide semiconductor.
  • a transistor in which a channel is formed in a silicon film or a silicon substrate can be used.
  • all the transistors used for the memory element 1200 can be transistors whose channels are formed using an oxide semiconductor.
  • the memory element 1200 may include a transistor whose channel is formed using an oxide semiconductor in addition to the transistor 1209, and the remaining transistors are formed using a semiconductor layer other than the oxide semiconductor or the substrate 1190. It can also be a transistor.
  • a flip-flop circuit For the circuit 1201 in FIG. 33, for example, a flip-flop circuit can be used.
  • the logic element 1206 for example, an inverter, a clocked inverter, or the like can be used.
  • data stored in the circuit 1201 can be held by the capacitor 1208 provided in the circuit 1202 while the power supply voltage is not supplied to the memory element 1200.
  • a transistor in which a channel is formed in an oxide semiconductor has extremely low off-state current.
  • the off-state current of a transistor in which a channel is formed in an oxide semiconductor is significantly lower than the off-state current of a transistor in which a channel is formed in crystalline silicon. Therefore, by using the transistor as the transistor 1209, the signal held in the capacitor 1208 is maintained for a long time even when the power supply voltage is not supplied to the memory element 1200. In this manner, the memory element 1200 can hold stored data (data) even while the supply of power supply voltage is stopped.
  • the memory element is characterized by performing a precharge operation; therefore, after the supply of power supply voltage is resumed, the time until the circuit 1201 retains the original data again is shortened. be able to.
  • the signal held by the capacitor 1208 is input to the gate of the transistor 1210. Therefore, after the supply of the power supply voltage to the memory element 1200 is restarted, the signal held by the capacitor 1208 is converted into the state of the transistor 1210 (a conductive state or a non-conductive state) and read from the circuit 1202 Can do. Therefore, the original signal can be accurately read even if the potential corresponding to the signal held in the capacitor 1208 slightly fluctuates.
  • a storage element 1200 for a storage device such as a register or a cache memory included in the processor, loss of data in the storage device due to stop of supply of power supply voltage can be prevented.
  • the state before the power supply stop can be restored in a short time. Accordingly, power can be stopped in a short time in the entire processor or in one or a plurality of logic circuits constituting the processor, so that power consumption can be suppressed.
  • the memory element 1200 has been described as an example of use for a CPU, the memory element 1200 can be applied to an LSI such as a DSP (Digital Signal Proposer), a custom LSI, or a PLD (Programmable Logic Device), or an RF (Radio Frequency) device. .
  • LSI such as a DSP (Digital Signal Proposer), a custom LSI, or a PLD (Programmable Logic Device), or an RF (Radio Frequency) device.
  • a liquid crystal element also referred to as a liquid crystal display element
  • a light-emitting element also referred to as a light-emitting display element
  • the light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage, and specifically includes inorganic EL (Electroluminescence), organic EL, and the like.
  • a display device using an EL element an EL display device
  • a display device using a liquid crystal element a liquid crystal display device
  • a display device described below includes a panel in which a display element is sealed, and a module in which an IC or the like including a controller is mounted on the panel.
  • the display device described below refers to an image display device or a light source (including a lighting device).
  • the display device includes all connectors, for example, a module to which FPC and TCP are attached, a module having a printed wiring board at the end of TCP, or a module in which an IC (integrated circuit) is directly mounted on a display element by a COG method.
  • FIG. 34 illustrates an example of an EL display device according to one embodiment of the present invention.
  • FIG. 34A shows a circuit diagram of a pixel of an EL display device.
  • FIG. 34B is a top view showing the entire EL display device.
  • FIG. 34C is an MN cross section corresponding to part of the dashed-dotted line MN in FIG.
  • FIG. 34A is an example of a circuit diagram of a pixel used in the EL display device.
  • the EL display device illustrated in FIG. 34A includes a switch element 743, a transistor 741, a capacitor 742, and a light-emitting element 719.
  • FIG. 34A is an example of a circuit configuration, and thus transistors can be added. Conversely, a transistor, a switch, a passive element, or the like may not be added at each node in FIG.
  • a gate of the transistor 741 is electrically connected to one end of the switch element 743 and one electrode of the capacitor 742.
  • a source of the transistor 741 is electrically connected to the other electrode of the capacitor 742 and electrically connected to one electrode of the light-emitting element 719.
  • the source of the transistor 741 is supplied with the power supply potential VDD.
  • the other end of the switch element 743 is electrically connected to the signal line 744.
  • a constant potential is applied to the other electrode of the light-emitting element 719. Note that the constant potential is set to the ground potential GND or lower.
  • a transistor is preferably used as the switch element 743.
  • the area of a pixel can be reduced and an EL display device with high resolution can be obtained.
  • the productivity of the EL display device can be increased. Note that as the transistor 741 and / or the switch element 743, for example, the above-described transistor can be used.
  • FIG. 34B is a top view of the EL display device.
  • the EL display device includes a substrate 700, a substrate 750, a sealant 734, a driver circuit 735, a driver circuit 736, a pixel 737, and an FPC 732.
  • the sealant 734 is disposed between the substrate 700 and the substrate 750 so as to surround the pixel 737, the drive circuit 735, and the drive circuit 736. Note that the drive circuit 735 and / or the drive circuit 736 may be disposed outside the sealant 734.
  • FIG. 34C is a cross-sectional view of the EL display device corresponding to part of the dashed-dotted line MN in FIG.
  • the transistor 741 includes a conductor 704a over the substrate 700, an insulator 712a over the conductor 704a, an insulator 712b over the insulator 712a, and a conductor 704a over the insulator 712b.
  • a structure including a body 718b, an insulator 718c over the insulator 718b, and a conductor 714a over the insulator 718c and overlapping with the semiconductor 706b is illustrated. Note that the structure of the transistor 741 is just an example, and a structure different from the structure illustrated in FIG.
  • the conductor 704a functions as a gate electrode
  • the insulators 712a and 712b function as gate insulators
  • the conductor 716a includes a source electrode.
  • the conductor 716b functions as a drain electrode
  • the insulator 718a, the insulator 718b, and the insulator 718c function as a gate insulator
  • the conductor 714a functions as a gate electrode. It has a function. Note that the electrical characteristics of the semiconductor 706 may fluctuate when exposed to light. Therefore, it is preferable that one or more of the conductor 704a, the conductor 716a, the conductor 716b, and the conductor 714a have a light-blocking property.
  • the interface between the insulator 718a and the insulator 718b is represented by a broken line, this indicates that the boundary between them may not be clear.
  • the same kind of insulator is used as the insulator 718a and the insulator 718b, the two may not be distinguished depending on the observation technique.
  • the capacitor 742 includes the conductor 704b over the substrate, the insulator 712a over the conductor 704b, the insulator 712b over the insulator 712a, and the conductor 704b over the insulator 712b.
  • the conductor 704b and the conductor 714b function as one electrode, and the conductor 716a functions as the other electrode.
  • the capacitor 742 can be manufactured using a film in common with the transistor 741.
  • the conductors 704a and 704b are preferably the same kind of conductors. In that case, the conductor 704a and the conductor 704b can be formed through the same process.
  • the conductors 714a and 714b are preferably the same kind of conductors. In that case, the conductor 714a and the conductor 714b can be formed through the same process.
  • a capacitor 742 illustrated in FIG. 34C is a capacitor having a large capacitance per occupied area. Accordingly, FIG. 34C illustrates an EL display device with high display quality. Note that the capacitor 742 illustrated in FIG. 34C has a structure in which part of the insulator 718a and the insulator 718b is removed in order to reduce the overlapping region of the conductor 716a and the conductor 714b.
  • the capacitor according to one embodiment is not limited to this. For example, in order to thin the region where the conductors 716a and 714b overlap with each other, a structure in which part of the insulator 718c is removed may be employed.
  • An insulator 720 is provided over the transistor 741 and the capacitor 742.
  • the insulator 720 may have an opening reaching the conductor 716a functioning as a source electrode of the transistor 741.
  • a conductor 781 is provided over the insulator 720. The conductor 781 may be electrically connected to the transistor 741 through the opening of the insulator 720.
  • a partition 784 having an opening reaching the conductor 781 is provided over the conductor 781.
  • a light-emitting layer 782 that is in contact with the conductor 781 through the opening of the partition 784 is provided over the partition 784.
  • a conductor 783 is provided over the light-emitting layer 782. A region where the conductor 781, the light emitting layer 782, and the conductor 783 overlap with each other serves as the light emitting element 719.
  • FIG. 35A is a circuit diagram illustrating a configuration example of a pixel of a liquid crystal display device.
  • the pixel shown in FIG. 35 includes a transistor 751, a capacitor 752, and an element (liquid crystal element) 753 filled with liquid crystal between a pair of electrodes.
  • one of a source and a drain is electrically connected to the signal line 755 and a gate is electrically connected to the scanning line 754.
  • one electrode is electrically connected to the other of the source and the drain of the transistor 751, and the other electrode is electrically connected to a wiring for supplying a common potential.
  • one electrode is electrically connected to the other of the source and the drain of the transistor 751, and the other electrode is electrically connected to a wiring for supplying a common potential.
  • the common potential applied to the wiring to which the other electrode of the capacitor 752 is electrically connected may be different from the common potential applied to the other electrode of the liquid crystal element 753.
  • the top view of the liquid crystal display device is the same as that of the EL display device.
  • a cross-sectional view of the liquid crystal display device corresponding to the dashed-dotted line MN in FIG. 34B is illustrated in FIG.
  • the FPC 732 is connected to a wiring 733a through a terminal 731.
  • the wiring 733a may be formed using the same kind of conductor or semiconductor as the conductor or semiconductor included in the transistor 751.
  • FIG. 35B illustrates a structure of the capacitor 752 corresponding to the capacitor 742 in FIG. 34C; however, the structure is not limited thereto.
  • An insulator 721 is provided over the transistor 751 and the capacitor 752.
  • the insulator 721 has an opening reaching the transistor 751.
  • a conductor 791 is provided over the insulator 721. The conductor 791 is electrically connected to the transistor 751 through the opening of the insulator 721.
  • An insulator 792 functioning as an alignment film is provided over the conductor 791.
  • a liquid crystal layer 793 is provided over the insulator 792.
  • An insulator 794 functioning as an alignment film is provided over the liquid crystal layer 793.
  • a spacer 795 is provided over the insulator 794.
  • a conductor 796 is provided over the spacer 795 and the insulator 794.
  • a substrate 797 is provided over the conductor 796.
  • a display device including a capacitor with a small occupied area can be provided, or a display device with high display quality can be provided.
  • a high-definition display device can be provided.
  • a display element, a display device that is a device including a display element, a light-emitting element, and a light-emitting device that is a device including a light-emitting element have various forms or have various elements. Can do.
  • Examples of display elements, display devices, light-emitting elements, or light-emitting devices include white, red, green, and blue light-emitting diodes (LEDs: Light Emitting Diodes), transistors (transistors that emit light in response to current), electron-emitting devices, Liquid crystal element, electronic ink, electrophoretic element, grating light valve (GLV), plasma display (PDP), display element using MEMS (micro electro mechanical system), digital micromirror device (DMD), DMS (digital) ⁇ Micro shutter), IMOD (interference modulation) element, shutter type MEMS display element, optical interference type MEMS display element, electrowetting element, piezoelectric ceramic display, car It has at least one such display element using nanotubes.
  • a display medium in which contrast, luminance, reflectance, transmittance, and the like are changed by an electric or magnetic action may be included.
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using electronic ink, electronic powder fluid (registered trademark), or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • Graphene or graphite may be a multilayer film in which a plurality of layers are stacked.
  • a nitride semiconductor such as an n-type GaN semiconductor having a crystal can be easily formed thereon.
  • a p-type GaN semiconductor having a crystal or the like can be provided thereon to form an LED.
  • an AlN layer may be provided between graphene or graphite and an n-type GaN semiconductor having a crystal.
  • the GaN semiconductor included in the LED may be formed by MOCVD. However, by providing graphene, the GaN semiconductor included in the LED can be formed by a sputtering method.
  • a semiconductor device is a display device, a personal computer, an image reproducing device including a recording medium (typically, a recording medium such as a DVD: Digital Versatile Disc, and the like). It can be used for a device having a display capable of displaying.
  • a recording medium typically, a recording medium such as a DVD: Digital Versatile Disc, and the like. It can be used for a device having a display capable of displaying.
  • a mobile phone in which the semiconductor device according to one embodiment of the present invention can be used, a mobile phone, a game machine including a portable type, a portable data terminal, an electronic book terminal, a video camera, a digital still camera, or the like, goggles Type displays (head-mounted displays), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers, automated teller machines (ATMs), vending machines, etc. It is done. Specific examples of these electronic devices are shown in FIGS.
  • FIG. 36A illustrates a portable game machine including a housing 901, a housing 902, a display portion 903, a display portion 904, a microphone 905, a speaker 906, operation keys 907, a stylus 908, and the like. Note that although the portable game machine illustrated in FIG. 36A includes two display portions 903 and 904, the number of display portions included in the portable game device is not limited thereto.
  • FIG. 36B illustrates a portable data terminal, which includes a first housing 911, a second housing 912, a first display portion 913, a second display portion 914, a connection portion 915, operation keys 916, and the like.
  • the first display unit 913 is provided in the first housing 911
  • the second display unit 914 is provided in the second housing 912.
  • the first housing 911 and the second housing 912 are connected by the connection portion 915, and the angle between the first housing 911 and the second housing 912 can be changed by the connection portion 915. is there. It is good also as a structure which switches the image
  • a display device in which a function as a position input device is added to at least one of the first display portion 913 and the second display portion 914 may be used.
  • the function as a position input device can be added by providing a touch panel on the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element called a photosensor in a pixel portion of a display device.
  • FIG. 36C illustrates a laptop personal computer, which includes a housing 921, a display portion 922, a keyboard 923, a pointing device 924, and the like.
  • FIG. 36D illustrates an electric refrigerator-freezer, which includes a housing 931, a refrigerator door 932, a refrigerator door 933, and the like.
  • FIG. 36E illustrates a video camera, which includes a first housing 941, a second housing 942, a display portion 943, operation keys 944, a lens 945, a connection portion 946, and the like.
  • the operation key 944 and the lens 945 are provided in the first housing 941, and the display portion 943 is provided in the second housing 942.
  • the first housing 941 and the second housing 942 are connected by a connection portion 946, and the angle between the first housing 941 and the second housing 942 can be changed by the connection portion 946. is there. It is good also as a structure which switches the image
  • FIG. 36F illustrates an automobile, which includes a vehicle body 951, wheels 952, a dashboard 953, lights 954, and the like.
  • an oxide semiconductor film used in the semiconductor device according to one embodiment of the present invention is formed, and the oxide semiconductor film is subjected to X-ray diffraction (XRD) measurement and transmission electron.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • a silicon oxide film is formed on a silicon substrate with a thickness of 100 nm, and an oxide semiconductor film (IGZO film) is formed on the silicon oxide film with a thickness of 40 nm.
  • IGZO film oxide semiconductor film
  • the silicon oxide film is a thermal oxide film, and was formed by performing heat treatment at a temperature of 950 ° C. in an oxygen atmosphere containing 3% HCl.
  • the oxide semiconductor film is an In—Ga—Zn—O-based oxide semiconductor film and was formed by a sputtering method.
  • DC direct current
  • oxygen ions 16 O +
  • the ion implantation conditions were an acceleration voltage of 5 kV, a dose of 1.0 ⁇ 10 16 ions / cm 2 , a tilt angle of 0 °, and a twist angle of 0 °.
  • the acceleration voltage may be 0.2 kV or more and 250 kV or less, more preferably 0.2 kV or more and 60 kV or less.
  • the dose may be 1.0 ⁇ 10 11 ions / cm 2 or more and 5.0 ⁇ 10 16 ions / cm 2 .
  • samples A to C were ion-implanted while heating the substrate using a heater provided in the substrate holder of the ion implantation apparatus.
  • the substrate heating temperatures were 450 ° C. for sample A, 350 ° C. for sample B, and 250 ° C. for sample C.
  • Sample D was subjected to ion implantation without heating the substrate, but the substrate temperature rose to about 40 ° C. to 50 ° C. during the ion implantation.
  • the samples A to C and the sample D were subjected to ion implantation using different ion implantation apparatuses under the same ion implantation conditions.
  • FIG. 46 shows the results of XRD measurement performed on samples A to E using the powder method.
  • the XRD spectrum was measured using out-of-plane measurement.
  • FIG. 46 shows normalized strength [a. u. ]
  • the horizontal axis represents the diffraction angle 2 ⁇ [deg. ].
  • This peak is attributed to the (009) plane of the InGaZnO 4 crystal and represents the c-axis orientation of the CAAC-OS crystal.
  • the c-axis orientation of the oxide semiconductor film crystal decreases as the substrate temperature during ion implantation decreases.
  • samples F to I were further produced, and cross-sectional TEM images were taken.
  • Samples F to J are the same as Samples A to E except that the oxide semiconductor film is formed to have a thickness of 20 nm.
  • Sample F is Sample A and Sample G is Sample B.
  • Sample H corresponds to Sample C
  • Sample I corresponds to Sample D.
  • 47 and 48 show cross-sectional TEM images of Samples E to I taken using TEM.
  • 47A is a cross-sectional TEM image of sample F at a magnification of 80000 times
  • FIG. 47B is a cross-sectional TEM image of sample G at a magnification of 80000 times
  • FIG. 48B is a cross-sectional TEM image of Sample I at a magnification of 80000 times.
  • the cross-sectional TEM image was taken with an acceleration voltage of 300 kV.
  • the substrate temperature at the time of oxygen ion implantation can be greater than 60 ° C. and less than or equal to 500 ° C., more preferably greater than or equal to 100 ° C.
  • oxygen ions can be implanted while maintaining the c-axis orientation of the oxide semiconductor film high by performing oxygen ion implantation of the oxide semiconductor film while heating the substrate.

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Abstract

安定した電気特性を有するトランジスタを提供する。 または、 ノーマリーオフの電気特性を有するト ランジスタを提供する。 基板上に結晶性を有する酸化物半導体層を形成し、 基板を加熱したまま酸化 物半導体層に酸素をイオン注入法により添加し、酸素の添加前後で結晶性がほとんど変化しない酸化 物半導体層を有する半導体素子を形成する。 また、 酸化物半導体層に接する絶縁層に酸素またはフッ 素をイオン注入法により基板を加熱しながら添加し、トランジスタの耐圧を向上させる。

Description

半導体装置およびその作製方法
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ、Ｇａ、Ｚｎを含む）を用いたトランジスタの開発が活発化している。酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ、および多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例えば、酸化物半導体を用いたトランジスタを適用した表示装置は、消費電力が低いことが知られている。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
特開昭６３−２３９１１７ 特表平１１−５０５３７７
安定した電気特性を有するトランジスタを提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。または、短チャネル効果の小さいトランジスタを提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、電気特性の優れたトランジスタを提供することを課題の一とする。または、信頼性の高いトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、基板上に結晶性を有する酸化物半導体層を形成し、基板を加熱したまま酸化物半導体層に酸素を添加し、酸化物半導体層を有する半導体素子を形成する。６０℃以上５００℃以下、好ましくは２５０℃以上４５０℃以下で加熱させた基板上の結晶性を有する酸化物半導体層に対して、イオン注入法で酸素を添加しても結晶性を維持することができる。
上記作製方法の構成において、酸素の添加は、イオン注入法またはプラズマ処理によって行う。
また、上記作製方法の構成において、さらに酸化物半導体に酸素を添加した後、加熱処理を行うことで、緻密な酸化物半導体層を得ることができる。加熱処理は、ランプ加熱によるＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。このように、加熱処理の温度および時間を長くしていくことで、酸化物半導体層はより高密度化し、いっそう単結晶の物性に近づけることができる。
また、加熱した基板上の酸化物半導体層に酸素を添加することに限定されず、加熱した基板上の酸化物半導体層に接する絶縁層または、加熱した基板上の酸化物半導体層へ酸素を供給するための絶縁層に対して酸素を添加してもよい。
また、酸素に限定されず、基板を加熱しながら絶縁層にフッ素を添加してもよい。絶縁層にフッ素を添加すると半導体装置の耐圧が向上する。
本発明の一態様は、基板上に導電体を形成し、導電体上に第１の絶縁体を成膜し、第１の絶縁体を介して導電体上に結晶性を有する半導体を形成し、半導体上に第２の絶縁体を成膜し、第２の絶縁体上に第３の絶縁体を成膜し、基板を加熱したまま前記第３の絶縁体を介して第２の絶縁体にフッ素を添加する半導体装置の作製方法である。
上記構成において、第２の絶縁体は、酸素およびシリコンを有する絶縁体である。
上記構成において、第３の絶縁体は、窒素およびシリコンを有する絶縁体である。
上記作製方法の構成において、フッ素の添加は、イオン注入法またはプラズマ処理によって行う。
本発明の一態様は、基板上に結晶性を有する酸化物半導体層を形成し、酸化物半導体層を有する半導体素子を形成し、半導体素子上にバリア層を形成し、基板を加熱したまま前記バリア層にフッ素を添加する半導体装置の作製方法である。
上記構成において、バリア層は、酸素およびアルミニウムを有する絶縁体である。
上記各構成において、酸化物半導体層は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有する。
安定した電気特性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、短チャネル効果の小さいトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、電気特性の優れたトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。
または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様を示す工程断面図である。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るバンド図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。 加熱処理を説明する図。 ｏｕｔ−ｏｆ−ｐｌａｎｅ測定を用いてＸＲＤスペクトルを示すグラフ。 断面ＴＥＭ像を示す図。 断面ＴＥＭ像を示す図。 酸化シリコンの結合状態を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜半導体装置＞以下では、本発明の一態様に係る半導体装置について説明する。
図１は半導体装置の作製方法を説明する断面図である。
まず、基板１０２と、基板１０２上の層１０５と、を準備する（図１（Ａ）参照）。
基板１０２としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。
層１０５としては、基板１０２とエッチングによる選択比のとれる絶縁体、または半導体を用いることが好ましい。また、後の工程において、層１０５と酸素とを反応させないために、層１０５としては酸化物を用いることが好ましい。例えば、層１０５としては、酸化チタン、酸化マンガン、酸化亜鉛、酸化ガリウム、酸化モリブデン、酸化インジウム、酸化スズ、酸化タングステン、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｚｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物などを用いればよい。特に、原子数比で、ＧａをＩｎよりも多く有するＩｎ−Ｇａ−Ｚｎ酸化物、ＧａをＩｎの２倍よりも多く有するＩｎ−Ｇａ−Ｚｎ酸化物、またはＧａをＩｎの３倍よりも多く有するＩｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。
次に、基板１０２を加熱しながら、層１０５に酸素を添加する処理を行う。図１（Ｂ）では、イオン注入法により酸素イオン１２０を添加する例を示す。基板は、ヒーター１０３を用いて基板１０２を加熱する。図１（Ｂ）では、基板縦置き方式の装置の例を示している。本明細書では、基板面が水平面に対して垂直に近い角度（７０度以上１１０度以下）にすることを基板の縦置きと呼ぶ。基板１０２を加熱する手段としては基板保持部材１０１に内蔵されたヒーター１０３に限定されず、短時間に均一な加熱を行える加熱手段であればよい。例えば、ヒーター１０３に代えてランプを用いてもよい。
ただし、本発明の一態様はこの方法に限定されるものではない。例えば、酸素を含むプラズマで処理することでも、層１０５に酸素を添加できる。プラズマ処理は、基板１０２に向かうバイアス電圧を印加して行っても構わない。バイアス電圧を印加することで、酸素を効率よく添加することができる。
なお、イオン注入法には、質量分離したイオンを用いる方法と、質量分離していないイオンを用いる方法と、がある。質量分離を行ったイオンを用いることで、層１０５への不純物の混入を低減できる。また、イオンの添加量のばらつきを低減することができる。一方、質量分離していないイオンを用いることで、多量のイオンを短時間で添加することができる。
酸素の添加は、加熱しながら行う。添加された酸素は、加熱により層１０５中などを拡散する。そのため、ムラなく酸素を添加することができる。また、偏りが小さくなるため、効率よく酸素を添加することができる。加熱の温度は、例えば、６０℃以上５００℃以下、好ましくは２５０℃以上４５０℃以下とする。
酸素イオン１２０は、単原子イオンに限定されない。例えば、Ｏ２イオン、Ｏ３イオン、ＣＯ２イオン、Ｎ２Ｏイオン、ＮＯ２イオン、ＮＯイオンなどの酸素を含む分子イオンであってもよい。分子イオンは単原子イオンと比べて質量が大きい。したがって、同じ加速電圧でイオン注入を行った場合、単原子イオンよりも分子イオンのほうが浅い領域に酸素が打ち込まれる。裏を返せば、高い加速電圧でもイオンが深くまで注入されないため、多量の酸素を短時間で添加することができる。
酸素イオン１２０を層１０５に添加することで、層１０５中に過剰酸素１３２が生じる（図１（Ｃ）参照。）
次に、層１０５を用いた半導体素子を作製することができる。半導体素子の作製方法については後述する。
＜トランジスタ１＞以下では、本発明の一態様に係るトランジスタについて説明する。
図２（Ａ）、図３（Ａ）、図４（Ａ）、図５（Ａ）および図６（Ａ）は、トランジスタの作製方法を説明する上面図である。各上面図には、一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４が記され、それに対応した断面図を図２（Ｂ）、図３（Ｂ）、図４（Ｂ）、図５（Ｂ）および図６（Ｂ）に示す。
まずは、基板４００を準備する。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、ドーピングを行う際の基板温度に耐えうる可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４００を薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体４１３を形成する。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も含まれる。
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去しても構わない。
導電体４１３となる導電体としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
次に、絶縁体４０２を成膜する（図２（Ａ）および図２（Ｂ）参照。）。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
また、絶縁体４０２は過剰酸素または／および水素トラップを有する絶縁体であることが好ましい。
過剰酸素を有する絶縁体は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、絶縁体４０２は、基板４００からの不純物の拡散を防止する機能を有してもよい。
次に、基板を６０℃以上５００℃以下に加熱しながら絶縁体４０２に酸素イオンまたはフッ素イオンを添加することで、絶縁体４０２に過剰酸素および水素トラップを含ませてもよい。フッ素イオンの添加により過剰酸素および水素トラップが形成される理由については後述する。酸素イオンの添加は、例えば、イオ注入法により、加速電圧を０．２ｋＶ以上２５０ｋＶ以下とし、ドーズ量を１×１０１１ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。フッ素イオンの添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下、好ましくは５ｋＶ以上５０ｋＶ以下とし、ドーズ量を１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、好ましくは５×１０１４ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
次に、半導体４０６ａとなる半導体を成膜する。半導体４０６ａとなる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、基板を加熱しながら酸素イオンを添加することにより、半導体４０６ａとなる半導体に過剰酸素を含ませてもよい。酸素イオンの添加は、例えば、イオン注入法により、加速電圧を０．２ｋＶ以上２５０ｋＶ以下とし、ドーズ量を１×１０１１ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。基板を加熱しながら酸素イオンを添加することにより、酸素イオンの添加の際のダメージを抑え、半導体４０６ａの結晶性を維持することができる。加熱せずに酸素イオンを多く添加した場合、半導体４０６ａにスピネル相が形成される場合がある。半導体４０６ａにスピネル相が形成されると、その上に接して形成する半導体（４０６ｂ）の結晶性にも影響が与えられ、半導体４０６ｂにもスピネル相が形成される恐れがあり、トランジスタの電気特性の低下に繋がる。従って、結晶性を維持しつつ、基板を加熱しながら膜中にイオン注入で過剰酸素を含有させることは有用である。
次に、半導体４０６ｂとなる半導体を成膜する。半導体４０６ｂとなる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、半導体４０６ａとなる半導体の成膜と、半導体４０６ｂとなる半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体の水素濃度を低減させることができる場合がある。また、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体の酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
次に、半導体４０６ｂとなる半導体上にレジストなどを形成し、該レジストを用いて加工し、半導体４０６ｂおよび半導体４０６ａを形成する（図３（Ａ）および図３（Ｂ）参照。）。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
導電体としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体４１６ａおよび導電体４１６ｂを形成する（図４（Ａ）および図４（Ｂ）参照。）。
例えば、導電体４１３をゲート電極、絶縁体４０２をゲート絶縁体、導電体４１６ａをソース電極、導電体４１６ｂをドレイン電極とすれば、図４までで工程を完了し、ボトムゲート構造を有するトランジスタとしてもよい。
次に、半導体４３６ｃを成膜する。半導体４３６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体４３６ｃの成膜の前に、半導体４０６ａ、半導体４０６ｂ、導電体４１６ａおよび導電体４１６ｂの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で半導体４３６ｃを成膜することにより、半導体４０６ａ、半導体４０６ｂ、導電体４１６ａおよび導電体４１６ｂと、半導体４３６ｃと、の界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。
次に、絶縁体４４２を成膜する。絶縁体４４２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、半導体４３６ｃの成膜と、絶縁体４４２の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
絶縁体４４２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４４２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
次に、基板を加熱しながらフッ素イオンまたは酸素イオンを添加することにより、絶縁体４４２に過剰酸素および水素トラップを含ませてもよい。
以上の工程により、本発明の一態様に係るトランジスタを作製することができる。
図６（Ｂ）に示したトランジスタは、絶縁体４０２または／および絶縁体４４２などが過剰酸素および水素トラップを有する。これらの作用によって、半導体４０６ａ、半導体４０６ｂまたは半導体４３６ｃの酸素欠損または水素を低減することができる。即ち、優れた電気特性を有するトランジスタを提供することができる。また、絶縁体４０２または／および絶縁体４４２などにフッ素を含ませることでＦＥＴの耐圧が向上する。
図６（Ｂ）に示すように、導電体４０４および導電体４１３の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体の全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの側面にもチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体４０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
なお、導電体４１３を形成しなくてもよい（図７（Ａ）参照。）。また、絶縁体４４２および半導体４３６ｃが導電体４０４から迫り出した形状としてもよい（図７（Ｂ）参照。）。また、絶縁体４４２および半導体４３６ｃを加工しなくてもよい（図７（Ｃ）参照。）。また、Ａ１−Ａ２断面における導電体４１３の幅が、半導体４０６ｂよりも大きくてもよい（図８（Ａ）参照。）。また、導電体４１３と導電体４０４とが開口部を介して接していてもよい（図８（Ｂ）参照。）また、導電体４０４を設けなくてもよい（図８（Ｃ）参照。）。
＜半導体＞半導体４０６ｂの上下に半導体４０６ａおよび半導体４３６ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４３６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４３６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４３６ｃとの界面において、欠陥準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４３６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４３６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。ただし、半導体４０６ａまたは／および半導体４３６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体４０６ａまたは／および半導体４３６ｃが酸化ガリウムであっても構わない。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４３６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４３６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４３６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４３６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４３６ｃとの間には、半導体４０６ｂと半導体４３６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図９参照。）。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、半導体４０６ａ中および半導体４３６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａと半導体４０６ｂとの界面における欠陥準位密度、および半導体４０６ｂと半導体４３６ｃとの界面における欠陥準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ　Ｍｅａｎ　Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｕｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
また、トランジスタのオン電流を高くするためには、半導体４３６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４３６ｃとすればよい。一方、半導体４３６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４３６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４３６ｃとすればよい。また、半導体４３６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４３６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４３６ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４３６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４３６ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４３６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４３６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４３６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４３６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４３６ｃの上、半導体４３６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜酸化物半導体の構造について＞以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ−ＯＳ＞まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３７（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図３７（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３７（Ｂ）に示す。図３７（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３７（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３７（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３７（Ｂ）および図３７（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３７（Ｄ）参照。）。図３７（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３７（Ｄ）に示す領域５１６１に相当する。
また、図３８（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３８（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３８（Ｂ）、図３８（Ｃ）および図３８（Ｄ）に示す。図３８（Ｂ）、図３８（Ｃ）および図３８（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３９（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４０（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４０（Ｂ）に示す。図４０（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４０（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４０（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。なお、ｎｃ−ＯＳは、成膜直後において、非晶質酸化物半導体よりも規則性の高い膜を得られている。
＜非晶質酸化物半導体＞次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ　ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ　ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４１は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４１より、ａ−ｌｉｋｅ　ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図４１中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図４１中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜ＣＡＡＣ−ＯＳの成膜方法＞以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
　図４２は、成膜室内を説明する模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
　図４２に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。プラズマ５２４０は、スパッタガスの成分がイオン化したイオン５２０１を有する。
　イオン５２０１は、ターゲット５２３０に向けて加速されており、ターゲット５２３０に衝撃することでペレット状の粒子であるペレット５２００を剥離させる。そのとき、同時に、ターゲット５２３０を構成する原子からなる粒子５２０３も剥離する。そして、ペレット５２００および粒子５２０３は、プラズマ５２４０中で電荷を受け取ることで帯電する。
　基板５２２０上には既に堆積している酸化物薄膜５２０６がある。ペレット５２００および粒子５２０３は、酸化物薄膜５２０６上に到達すると、他のペレット５２００を避けるように堆積する。これは、ペレット５２００の表面が同じ極性（ここでは負）に帯電していることに起因した反発する力（斥力）による。なお、基板５２２０は加熱されており、堆積するペレット５２００および粒子５２０３は基板５２２０の表面でマイグレーションを起こす。
　したがって、基板５２２０上の酸化物薄膜５２０６およびペレット５２００は、図４３（Ａ）に示すような断面形状となる。
　なお、ペレット５２００は、ターゲット５２３０が劈開した形状となる。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表す）では、図４３（Ｂ）に示す断面形状、および図４３（Ｃ）に示す上面形状となる。
＜ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳの成膜モデル＞次に、ＣＡＡＣ−ＯＳの成膜モデルについて詳細に説明する。
　基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。なお、図示しないが、基板５２２０の下部に加熱機構を設けてもよい。
　また、図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
　ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。
　高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する。ペレット５２００の断面は、図４３（Ｂ）のようになり、上面は図４３（Ｃ）のようになる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
　ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
　ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。
　ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。それは、例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取ることによる。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。
　プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
　また、粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する層が形成される。すなわち、初期においてナノ結晶のペレット５２００を有し、かつ基板５２２０上で成長することで一体化する。一体化した層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される。
　なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどが生じることはほとんどないことがわかる。
　一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳなどとなる（図４４参照）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は等距離で堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
　また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
　以上のような成膜モデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
　また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。なお、成膜直後に高い結晶性を有するＣＡＡＣ−ＯＳを得られている。
＜フッ素を有する酸化シリコン＞以下では、過剰酸素または／および水素トラップを有する絶縁体の一例であるフッ素を有する酸化シリコンについて、図４９を用いて説明する。
シリコン１原子につき、酸素２原子を有する酸化シリコン（ＳｉＯ２）を仮定する。図４９（Ａ）に示すように、１個のシリコン原子は４個の酸素原子と結合している。また、１個の酸素原子は２個のシリコン原子と結合している。
酸化シリコン中にフッ素原子が２個入ると、２個のシリコン原子と結合していた１個の酸素原子の結合が切れる（…Ｓｉ−Ｏ−Ｓｉ…　＋　２Ｆ　→　…Ｓｉ−　−Ｏ−　−Ｓｉ…　＋　２Ｆ）。そして、フッ素原子と、酸素原子との結合の切れたシリコン原子と、が結合する（…Ｓｉ−　−Ｏ−　−Ｓｉ…　＋　２Ｆ　→　…Ｓｉ−Ｆ　Ｆ−Ｓｉ…　＋　Ｏ）。このとき、結合の切れた酸素原子は過剰酸素となる（図４９（Ｂ）参照。）。
酸化シリコンに含まれる過剰酸素によって、酸化物半導体の酸素欠損を低減することができる。酸化物半導体の酸素欠損は正孔トラップなどとなる。したがって、酸化シリコンが過剰酸素を有することで、トランジスタに安定した電気特性を付与することができる。
また、酸化シリコン中にフッ素原子および水素原子が１個ずつ入ると、１個のシリコン原子と結合していた４個の酸素原子のうち、１個の結合が切れる（…Ｓｉ−Ｏ−Ｓｉ…　＋　Ｆ　＋　Ｈ　→　…Ｓｉ−　　−Ｏ−Ｓｉ…　＋　Ｆ　＋　Ｈ）。そして、フッ素原子と、酸素原子との結合の切れたシリコン原子と、が結合する（…Ｓｉ−　　−Ｏ−Ｓｉ…　＋　Ｆ　＋　Ｈ　→　…Ｓｉ−Ｆ　　−Ｏ−Ｓｉ…　＋　Ｈ）。さらに、シリコン原子と結合していた酸素原子と、水素原子と、が結合して終端化する（…Ｓｉ−Ｆ　　−Ｏ−Ｓｉ…　＋　Ｈ　→　…Ｓｉ−Ｆ　　Ｈ−Ｏ−Ｓｉ…　、図４９（Ｃ）参照。）。
酸化シリコンが水素トラップを有することで、酸化物半導体の水素濃度を低減することができる。なお、酸化物半導体中の水素は不純物となる。例えば、酸化物半導体中の酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、酸化シリコンが水素トラップを有することで、チャネル形成領域におけるキャリア密度を低減させることができる。その結果、キャリア密度の低減した分だけトランジスタのしきい値電圧をプラス方向に変動させることができる。即ち、トランジスタの電気特性をノーマリーオフに近づけることができる。なお、酸化シリコンにトラップされた水素は、脱離に要するエネルギーが高い。そのため、酸化シリコンにトラップされた水素の脱離は起こりにくい。
このように、酸化シリコンにフッ素が入ることにより、過剰酸素の生成または／および水素トラップが起こる。なお、酸化物半導体中の酸素欠損を低減することに過剰酸素が消費された場合、酸化シリコンの酸素はフッ素が入る前よりも少なくなる。また、酸化物半導体中の水素をトラップした場合、酸化シリコンの水素はフッ素が入る前よりも多くなる。
トランジスタに安定した電気特性を付与し、ノーマリーオフの電気特性に近づけるためには、過剰酸素および水素トラップを十分な量とすればよい。そのためには、例えば、酸化シリコンのフッ素濃度を水素濃度よりも高くすればよいことがわかる。なお、酸化シリコンにおけるフッ素濃度および水素濃度は、例えば、ＳＩＭＳ、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、および水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ　Ｆｏｒｗａｒｄ　Ｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて比較することができる。
＜加熱処理について＞ここで、加熱処理を行う際に用いることのできる炉の制御方法について、図４５を用いて説明する。なお、説明に用いる加熱処理の雰囲気は一例であるため、適宜変更してもよい。
図４５（Ａ）は、雰囲気を切り替えて２回の加熱処理を行った例である。まず、炉に被処理物を入れる。次に、炉に窒素ガスを入れ、第１の温度にする。次に、第２の温度まで１時間で昇温する。次に、第２の温度で１時間保持する。次に、第３の温度まで１時間で降温する。次に、炉に窒素ガスおよび酸素ガスを入れる。次に、第３の温度で１時間保持する。次に、第４の温度まで１時間で昇温する。次に、第４の温度で１時間保持する。次に、第５の温度まで１時間で降温する。次に、炉から被処理物を取り出す。
なお、第１の温度、第３の温度および第５の温度は、被処理物の出し入れが可能な温度範囲（例えば、５０℃以上２００℃以下）である。第１の温度、第３の温度および第５の温度が低すぎると、降温するための時間が長くなるため生産性が低くなる場合がある。また、第１の温度および第５の温度が高すぎると、被処理物の出し入れの際に被処理物の損傷が起こる場合がある。なお、第２の温度および第４の温度は、それぞれの雰囲気における加熱処理の最大温度（例えば、２５０℃以上６５０℃以下）である。本明細書において、加熱処理を行った時間と記載した場合、それぞれの雰囲気において最大温度で保持した時間を示す。
図４５（Ａ）に示す方法では、２種の雰囲気において加熱処理を各１時間行う場合、合計７時間を要することがわかる。
図４５（Ｂ）は、雰囲気を切り替えずに１回の加熱処理を行った例である。まず、炉に被処理物を入れる。次に、炉に超乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を入れ、第６の温度にする。ＣＤＡとは、水の含有量が２０ｐｐｍ以下、１ｐｐｍ以下または１０ｐｐｂ以下の空気である。次に、第７の温度まで１時間で昇温する。次に、第７の温度で２時間保持する。次に、第８の温度まで１時間で降温する。次に、炉から被処理物を取り出す。
なお、第６の温度および第８の温度は、被処理物の出し入れが可能な温度範囲である。なお、第７の温度は、それぞれの雰囲気における加熱処理の最大温度である。
図４５（Ｂ）に示す方法では、１種の雰囲気において加熱処理を２時間行う場合、合計４時間を要することがわかる。
図４５（Ｃ）は、雰囲気を切り替えて１回の加熱処理を行った例である。まず、炉に被処理物を入れる。次に、炉に窒素ガスを入れ、第９の温度にする。次に、第１０の温度まで１時間で昇温する。次に、第１０の温度で１時間保持する。次に、炉にＣＤＡを入れる。次に、第１０の温度で１時間保持する。次に、第１１の温度まで１時間で降温する。次に、炉から被処理物を取り出す。
なお、第９の温度および第１１の温度は、被処理物の出し入れが可能な温度範囲である。なお、第１０の温度は、それぞれの雰囲気における加熱処理の最大温度である。
図４５（Ｃ）に示す方法では、２種の雰囲気において加熱処理を２時間行う場合、合計４時間を要することがわかる。
なお、図４５（Ｂ）および図４５（Ｃ）に示すような方法で加熱処理を行うことで、図４５（Ａ）よりも加熱処理の時間を短縮することができる。その結果、半導体装置の生産性を高くすることができる。
＜トランジスタ２＞次に、一部形状の異なるトランジスタの作製方法について説明する。図１０（Ａ）、図１１（Ａ）、図１２（Ａ）、図１３（Ａ）、図１４（Ａ）、図１５（Ａ）および図１８（Ａ）は、トランジスタの作製方法を説明する上面図である。各上面図には、一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４が記され、それに対応した断面図を図１０（Ｂ）、図１１（Ｂ）、図１２（Ｂ）、図１３（Ｂ）、図１４（Ｂ）、図１５（Ｂ）および図１８（Ｂ）に示す。
まずは、基板５００を準備する。基板５００は、基板４００についての記載を参照する。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体５１３を形成する。
次に、絶縁体を成膜する。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体の上面から下面に向けて、基板５００の下面と平行な形状となるようにエッチングを行うことで、導電体５１３を露出させ、絶縁体５０３を形成する（図１０（Ａ）および図１０（Ｂ）参照。）。このような方法で絶縁体５０３を形成することで、導電体５１３の上面の高さと、絶縁体５０３の上面の高さと、を同程度にすることができる。したがって、後の工程における形状不良を抑制することができる。
次に、絶縁体５０２を成膜する（図１１（Ａ）および図１１（Ｂ）参照。）。絶縁体５０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体５０２は、絶縁体４０２についての記載を参照する。
次に、半導体５３６ａを成膜する。半導体５３６ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体５３６ａは、半導体４０６ａとなる半導体についての記載を参照する。
次に、半導体５３６ｂを成膜する。半導体５３６ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体５３６ｂは、半導体４０６ｂとなる半導体についての記載を参照する。なお、半導体５３６ａの成膜と、半導体５３６ｂの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、半導体５３６ａおよび半導体５３６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることができる。半導体５３６ａおよび半導体５３６ｂとしてＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。このように、加熱処理の温度および時間を長くしていくことで、ＣＡＡＣ−ＯＳはより高密度化し、いっそう単結晶の物性に近づけることができる。
次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体は、導電体４１６ａおよび導電体４１６ｂとなる導電体についての記載を参照する。
次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体５１６ａおよび導電体５１６ｂを形成する（図１２（Ａ）および図１２（Ｂ）参照。）。
次に、半導体５３６ｂ上にレジストなどを形成し、該レジスト、導電体５１６ａおよび導電体５１６ｂを用いて加工し、半導体５０６ｂおよび半導体５０６ａを形成する（図１３（Ａ）および図１３（Ｂ）参照。）。
なお、導電体５１６ａ、導電体５１６ｂ、半導体５０６ａおよび半導体５０６ｂの形成は、導電体を形成した後、以下に示す方法によって行っても構わない。
まず、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体５１６、半導体５０６ｂおよび半導体５０６ａを形成する（図１６（Ａ）および図１６（Ｂ）参照。）。このとき、半導体５０６ｂおよび半導体５０６ａは、レジストを除去してから導電体５１６を用いて加工してもよい。
次に、導電体５１６上にレジストなどを形成し、該レジストを用いて加工し、導電体５１６ａおよび導電体５１６ｂを形成する（図１３（Ａ）および図１３（Ｂ）参照。）。
次に、半導体５３６ｃを成膜する。半導体５３６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体５３６ｃは、半導体４３６ｃについての記載を参照する。
次に、絶縁体５４２を成膜する。絶縁体５４２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体５４２は、絶縁体４４２についての記載を参照する。
次に、導電体５３４を成膜する（図１４（Ａ）および図１４（Ｂ）参照。）。導電体５３４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体５３４は、導電体４３４についての記載を参照する。
次に、導電体５３４上にレジストなどを形成し、該レジストを用いて加工し、導電体５０４を形成する。また、該レジストまたは導電体５０４を用いて絶縁体５４２を加工し、絶縁体５１２を形成する。また、該レジスト、導電体５０４または絶縁体５４２を用いて半導体５３６ｃを加工し、半導体５０６ｃを形成する（図１５（Ａ）および図１５（Ｂ）参照。）。なお、ここでは半導体５０６ｃと絶縁体５１２と導電体５０４とが上面から見たときに同様の形状となるよう加工しているが、この形状に限定されるものではない。例えば、絶縁体５１２と導電体５０４とを別のレジストを用いて加工してもよい。例えば、絶縁体５１２を形成してから、導電体５０４となる導電体を成膜してもよいし、導電体５０４を形成した後で絶縁体５１２となる絶縁体上に別途レジストなどを形成してもよい。また、例えば、半導体５０６ｃが、隣接するトランジスタなどと繋がっていてもよい。
次に、絶縁体を成膜してもよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体は、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。
絶縁体は、バリア層としての機能を有することが好ましい。絶縁体は、例えば、酸素または／および水素をブロックする機能を有する。または、絶縁体は、例えば、絶縁体５０２または絶縁体５１２よりも、酸素または／および水素をブロックする能力が高いことが好ましい。
次に、基板を加熱しながら酸素イオンを添加することにより、絶縁体に過剰酸素を含ませてもよい。
以上の工程により、本発明の一態様に係るトランジスタを作製することができる。
図１５（Ｂ）に示したトランジスタは、絶縁体５０２または／および絶縁体５１２などが過剰酸素を有する。これらの作用によって、半導体５０６ａ、半導体５０６ｂまたは半導体５０６ｃの酸素欠損または水素を低減することができる。即ち、優れた電気特性を有するトランジスタを提供することができる。
図１５（Ｂ）に示すように、トランジスタはｓ−ｃｈａｎｎｅｌ構造を有する。また、導電体５０４および導電体５１３からの電界が、半導体５０６ｂの側面において導電体５１６ａおよび導電体５１６ｂなどによって阻害されにくい構造である。
なお、導電体５１３を形成しなくてもよい（図１７（Ａ）参照。）。また、絶縁体５１２、半導体５０６ｃが導電体５０４から迫り出した形状としてもよい（図１７（Ｂ）参照。）。また、絶縁体５４２、半導体５３６ｃを加工しなくてもよい（図１７（Ｃ）参照。）。また、Ｆ１−Ｆ２断面における導電体５１３の幅が、半導体５０６ｂよりも大きくてもよい（図１８（Ａ）参照。）。また、導電体５１３と導電体５０４とが開口部を介して接していてもよい（図１８（Ｂ）参照。）また、導電体５０４を設けなくてもよい（図１８（Ｃ）参照。）。
＜回路＞以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞図１９（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
＜半導体装面の構造１＞図２０は、図１９（Ａ）に対応する半導体装置の断面図である。図２０に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００として、図１５に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるものではない。例えば、図６、図７、図８、図１７または図１８などに示したトランジスタなどを、トランジスタ２１００として用いても構わない。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。
図２０に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図２０に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４９０と、絶縁体４９２と、絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４９０は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４９０上に配置する。また、絶縁体４９２は、トランジスタ２１００上に配置する。また、絶縁体４９４は、絶縁体４９２上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４９０は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ２１００のゲート電極としての機能を有する導電体４０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９２は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２１００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２および絶縁体４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２または絶縁体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、図２１に示す半導体装置は、図２０に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２１に示す半導体装置については、図２０に示した半導体装置の記載を参酌する。具体的には、図２１に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。
また、図２２に示す半導体装置は、図２０に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２２に示す半導体装置については、図２０に示した半導体装置の記載を参酌する。具体的には、図２２に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図２２には、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。
図２０乃至図２２に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞また図１９（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２３に示す。
図２３（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２３（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２３（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ　Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
＜半導体装置の構造２＞図２４は、図２３（Ａ）に対応する半導体装置の断面図である。図２４に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図２０に示したトランジスタ２２００についての記載を参照する。なお、図２０では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
図２４に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図２４に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、導電体４９８ｄと、絶縁体４９０と、絶縁体４９２と、絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４９０は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４９０上に配置する。また、絶縁体４９２は、トランジスタ２１００上に配置する。また、絶縁体４９４は、絶縁体４９２上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４９０は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ３３００のトップゲート電極である導電体４０４とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９２は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１２を介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂ、導電体４９８ｃまたは導電体４９８ｄが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２または絶縁体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
導電体４９８ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方と電気的に接続する電極と、導電体５１４と、絶縁体５１１と、を有する。なお、絶縁体５１１は、トランジスタ３３００のゲート絶縁体として機能する絶縁体５１２と同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電体５１４として、トランジスタ３３００のゲート電極として機能する導電体５０４と同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図２０などについての記載を参酌することができる。
なお、図２５に示す半導体装置は、図２４に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２５に示す半導体装置については、図２４に示した半導体装置の記載を参酌する。具体的には、図２５に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図２１に示したトランジスタ２２００の記載を参照する。なお、図２１では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
また、図２６に示す半導体装置は、図２４に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２６に示す半導体装置については、図２４に示した半導体装置の記載を参酌する。具体的には、図２６に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板である半導体基板４５０に設けられたトランジスタ３２００については、図２２に示したトランジスタ２２００の記載を参照する。なお、図２２では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
＜記憶装置２＞図２３（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２３（Ａ）に示した半導体装置と異なる。この場合も図２３（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２３（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜撮像装置＞以下では、本発明の一態様に係る撮像装置について説明する。
図２７（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に配置してもよい。また、周辺回路は、その一部または全部をＩＣ等の半導体装置で実装してもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
また、図２７（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図２８（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図２８（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図２８（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図２８（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図２８（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図２８（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波長帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ　Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図２９の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図２９（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図２９（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図２９に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図２８に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図３０（Ａ）、図３０（Ｂ）は、撮像装置を構成する素子の断面図である。図３０（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
なお図３０（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、トランジスタを用いて画素を構成する場合には、層３１０を、トランジスタを有する層とすればよい。または層３１０を省略し、トランジスタのみで画素を構成してもよい。
なおトランジスタを用いて画素を構成する場合には、層３３０を省略すればよい。層３３０を省略した断面図の一例を図３０（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性が向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を用いる。
また、図３０（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図３１（Ａ１）および図３１（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図３１（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３１（Ａ２）は、図３１（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３１（Ａ３）は、図３１（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３１（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３１（Ｂ２）は、図３１（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３１（Ｂ３）は、図３１（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
＜ＣＰＵ＞以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図３２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図３２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図３２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３３は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｏｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜表示装置＞以下では、本発明の一態様に係る表示装置について、図３４および図３５を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図３４は、本発明の一態様に係るＥＬ表示装置の一例である。図３４（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３４（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３４（Ｃ）は、図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図３４（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図３４（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図３４（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３４（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図３４（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図３４（Ｃ）は、図３４（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図３４（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ａと重なる半導体７０６ａおよび半導体７０６ｂと、半導体７０６ａおよび半導体７０６ｂと接する導電体７１６ａおよび導電体７１６ｂと、半導体７０６ｂ上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３４（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図３４（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体としての機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、半導体７０６は、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとして、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図３４（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる。
図３４（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３４（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図３４（Ｃ）に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図３５（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３５に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３４（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３５（Ｂ）に示す。図３５（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図３５（Ｂ）には、図３４（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置の一例としては、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
＜電子機器＞本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３６に示す。
図３６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図３６（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
　本実施例においては、本発明の一態様に係る半導体装置に用いられる酸化物半導体膜を成膜し、当該酸化物半導体膜を、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定および透過型電子顕微鏡（ＴＥＭ：ｔｒａｎｓｍｉｓｓｉｏｎ　ｅｌｅｃｔｒｏｎ　ｍｉｃｒｏｓｃｏｐｅ）を用いて観察した結果について説明する。
　本実施例では、シリコン基板上に膜厚１００ｎｍを狙って酸化シリコン膜を成膜し、当該酸化シリコン膜上に膜厚４０ｎｍを狙って酸化物半導体膜（ＩＧＺＯ膜）を成膜してサンプルＡ乃至Ｅを作製した。
　ここで酸化シリコン膜は熱酸化膜であり、３％ＨＣｌを含む酸素雰囲気で９５０℃の温度で熱処理を行って成膜した。
　酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜であり、スパッタリング法を用いて成膜した。酸化物半導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）の組成を有する酸化物ターゲットを用いて、成膜ガス流量Ａｒ：４０ｓｃｃｍ、Ｏ２：５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃、直流（ＤＣ）電源電力０．５ｋＷ、ターゲットと基板の間の距離を６０ｍｍとして成膜した。
　サンプルＡ乃至Ｄについては、イオン注入法を用いて酸化物半導体膜に酸素イオン（１６Ｏ＋）を注入した。イオン注入の条件は、加速電圧５ｋＶ、ドーズ量１．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角０°、ツイスト角０°とした。
　なお、加速電圧は０．２ｋＶ以上２５０ｋＶ以下、より好ましくは０．２ｋＶ以上６０ｋＶ以下とすればよい。また、ドーズ量は１．０×１０１１ｉｏｎｓ／ｃｍ２以上５．０×１０１６ｉｏｎｓ／ｃｍ２とすればよい。
　ここで、サンプルＡ乃至Ｃは、イオン注入装置の基板ホルダーに設けたヒーターを用いて基板を加熱しながらイオン注入を行った。基板加熱温度は、サンプルＡを４５０℃、サンプルＢを３５０℃、サンプルＣを２５０℃、とした。サンプルＤについては基板加熱を行わずにイオン注入を行ったが、イオン注入の過程で基板温度は４０℃乃至５０℃程度に上昇した。なお、サンプルＡ乃至Ｃと、サンプルＤとで、上記のイオン注入条件をそろえて異なるイオン注入装置を用いてイオン注入を行った。
　サンプルＡ乃至サンプルＥについて粉末法を用いてＸＲＤ測定を行った結果を図４６に示す。本実施例では、ｏｕｔ−ｏｆ−ｐｌａｎｅ測定を用いてＸＲＤスペクトルを測定した。図４６は、縦軸に規格化強度［ａ．ｕ．］をとり、横軸に回折角２θ［ｄｅｇ．］をとる。
　図４６に示すように、サンプルＡ乃至Ｅは２θ＝３１°の近傍にピークを有し、当該ピークは、サンプルＡからサンプルＤに向かうにつれてブロードになっている。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されるものであり、ＣＡＡＣ−ＯＳの結晶のｃ軸配向性を表している。つまり、イオン注入時の基板温度が低くなるにつれて、酸化物半導体膜の結晶のｃ軸配向性が低くなっているということができる。
　また、図４６に示すように、サンプルＤにのみ２θ＝３６°の近傍にピークが現れている。２θ＝３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。つまり、基板加熱しながらイオン注入を行ったサンプルＡ乃至Ｃと比較して、室温でイオン注入を行ったサンプルＤは、酸化物半導体膜の結晶のｃ軸配向性が低くなっているということができる。
　本実施例では、さらにサンプルＦ乃至Ｉを作製し、断面ＴＥＭ像の撮影を行った。ここで、サンプルＦ乃至Ｊは酸化物半導体膜の膜厚が２０ｎｍを狙って成膜されていることを除けばサンプルＡ乃至Ｅと同様であり、サンプルＦはサンプルＡと、サンプルＧはサンプルＢと、サンプルＨはサンプルＣと、サンプルＩはサンプルＤと対応している。
　サンプルＥ乃至Ｉについて、ＴＥＭを用いて撮影した断面ＴＥＭ像を図４７および図４８に示す。図４７（Ａ）は、サンプルＦの倍率８００００倍の断面ＴＥＭ像であり、図４７（Ｂ）は、サンプルＧの倍率８００００倍の断面ＴＥＭ像であり、図４８（Ａ）は、サンプルＨの倍率８００００倍の断面ＴＥＭ像であり、図４８（Ｂ）は、サンプルＩの倍率８００００倍の断面ＴＥＭ像である。なお本実施例において断面ＴＥＭ像は、加速電圧を３００ｋＶとして撮影した。
　図４７（Ａ）および（Ｂ）、図４８（Ａ）に示すように、サンプルＦ乃至Ｈの酸化物半導体膜においては、ＣＡＡＣ−ＯＳの結晶が被形成面に対して概略平行な層状に配列しており、高いｃ軸配向性を有している。これに対して図４８（Ｂ）に示すように、サンプルＩの酸化物半導体膜においては、層状に配列した結晶は見られるが、楕円で囲まれた領域については被形成面に対して傾斜して配列している結晶が多い。このように、室温で酸素イオンを注入したサンプルＩは結晶のｃ軸配向性が低い。
　上記のＸＲＤ測定および断面ＴＥＭ像観察の結果から、酸素イオン注入時の基板温度は、６０℃より大きく５００℃以下、より好ましくは１００℃以上５００℃以下にすることができる。
　以上より、酸化物半導体膜の酸素イオン注入を、基板を加熱しながら行うことによって、酸化物半導体膜の結晶のｃ軸配向性を高く維持したまま、酸素イオンの注入ができることが示された。
１０１　基板保持部材
１０２　基板
１０５　層
１０３　ヒーター
１２０　酸素イオン
１３２　過剰酸素
２００　　撮像装置
２０１　　スイッチ
２０２　　スイッチ
２０３　　スイッチ
２１０　　画素部
２１１　　画素
２１２　　副画素
２１２Ｂ　　副画素
２１２Ｇ　　副画素
２１２Ｒ　　副画素
２２０　　光電変換素子
２３０　　画素回路
２３１　　配線
２４７　　配線
２４８　　配線
２４９　　配線
２５０　　配線
２５３　　配線
２５４　　フィルタ
２５４Ｂ　　フィルタ
２５４Ｇ　　フィルタ
２５４Ｒ　　フィルタ
２５５　　レンズ
２５６　　光
２５７　　配線
２６０　　周辺回路
２７０　　周辺回路
２８０　　周辺回路
２９０　　周辺回路
２９１　　光源
３００　　シリコン基板
３１０　　層
３２０　　層
３３０　　層
３４０　　層
３５１　　トランジスタ
３５２　　トランジスタ
３５３　　トランジスタ
３６０　　フォトダイオード
３６１　　アノード
３６３　　低抵抗領域
３７０　　プラグ
３７１　　配線
３７２　　配線
３７３　　配線
３８０　　絶縁体
４００　　基板
４０１　　絶縁体
４０２　　絶縁体
４０４　　導電体
４０６　　半導体
４０６ａ　　半導体
４０６ｂ　　半導体
４１３　　導電体
４１６ａ　　導電体
４１６ｂ　　導電体
４３４　　導電体
４３６ｃ　　半導体
４４２　　絶縁体
４５０　　半導体基板
４５２　　絶縁体
４５４　　導電体
４５６　　領域
４６０　　領域
４６２　　絶縁体
４６４　　絶縁体
４６６　　絶縁体
４６８　　絶縁体
４７２ａ　　領域
４７２ｂ　　領域
４７４ａ　　導電体
４７４ｂ　　導電体
４７４ｃ　　導電体
４７６ａ　　導電体
４７６ｂ　　導電体
４７８ａ　　導電体
４７８ｂ　　導電体
４７８ｃ　　導電体
４８０ａ　　導電体
４８０ｂ　　導電体
４８０ｃ　　導電体
４９０　　絶縁体
４９２　　絶縁体
４９４　　絶縁体
４９６ａ　　導電体
４９６ｂ　　導電体
４９６ｃ　　導電体
４９６ｄ　　導電体
４９８ａ　　導電体
４９８ｂ　　導電体
４９８ｃ　　導電体
４９８ｄ　　導電体
５００　　基板
５０２　　絶縁体
５０３　　絶縁体
５０４　　導電体
５０６ａ　　半導体
５０６ｂ　　半導体
５０６ｃ　　半導体
５１１　　絶縁体
５１２　　絶縁体
５１３　　導電体
５１４　　導電体
５１６　　導電体
５１６ａ　　導電体
５１６ｂ　　導電体
５３４　　導電体
５３６ａ　　半導体
５３６ｂ　　半導体
５３６ｃ　　半導体
５４２　　絶縁体
７００　　基板
７０４ａ　　導電体
７０４ｂ　　導電体
７０６　　半導体
７０６ａ　　半導体
７０６ｂ　　半導体
７１２ａ　　絶縁体
７１２ｂ　　絶縁体
７１４ａ　　導電体
７１４ｂ　　導電体
７１６ａ　　導電体
７１６ｂ　　導電体
７１８ａ　　絶縁体
７１８ｂ　　絶縁体
７１８ｃ　　絶縁体
７１９　　発光素子
７２０　　絶縁体
７２１　　絶縁体
７３１　　端子
７３２　　ＦＰＣ
７３３ａ　　配線
７３４　　シール材
７３５　　駆動回路
７３６　　駆動回路
７３７　　画素
７４１　　トランジスタ
７４２　　容量素子
７４３　　スイッチ素子
７４４　　信号線
７５０　　基板
７５１　　トランジスタ
７５２　　容量素子
７５３　　液晶素子
７５４　　走査線
７５５　　信号線
７８１　　導電体
７８２　　発光層
７８３　　導電体
７８４　　隔壁
７９１　　導電体
７９２　　絶縁体
７９３　　液晶層
７９４　　絶縁体
７９５　　スペーサ
７９６　　導電体
７９７　　基板
９０１　　筐体
９０２　　筐体
９０３　　表示部
９０４　　表示部
９０５　　マイクロフォン
９０６　　スピーカー
９０７　　操作キー
９０８　　スタイラス
９１１　　筐体
９１２　　筐体
９１３　　表示部
９１４　　表示部
９１５　　接続部
９１６　　操作キー
９２１　　筐体
９２２　　表示部
９２３　　キーボード
９２４　　ポインティングデバイス
９３１　　筐体
９３２　　冷蔵室用扉
９３３　　冷凍室用扉
９４１　　筐体
９４２　　筐体
９４３　　表示部
９４４　　操作キー
９４５　　レンズ
９４６　　接続部
９５１　　車体
９５２　　車輪
９５３　　ダッシュボード
９５４　　ライト
１１８９　　ＲＯＭインターフェース
１１９０　　基板
１１９１　　ＡＬＵ
１１９２　　ＡＬＵコントローラ
１１９３　　インストラクションデコーダ
１１９４　　インタラプトコントローラ
１１９５　　タイミングコントローラ
１１９６　　レジスタ
１１９７　　レジスタコントローラ
１１９８　　バスインターフェース
１１９９　　ＲＯＭ
１２００　　記憶素子
１２０１　　回路
１２０２　　回路
１２０３　　スイッチ
１２０４　　スイッチ
１２０６　　論理素子
１２０７　　容量素子
１２０８　　容量素子
１２０９　　トランジスタ
１２１０　　トランジスタ
１２１３　　トランジスタ
１２１４　　トランジスタ
１２２０　　回路
２１００　　トランジスタ
２２００　　トランジスタ
３００１　　配線
３００２　　配線
３００３　　配線
３００４　　配線
３００５　　配線
３２００　　トランジスタ
３３００　　トランジスタ
３４００　　容量素子
５１００　　ペレット
５１２０　　基板
５１６１　　領域
５２００　　ペレット
５２０１　　イオン
５２０３　　粒子
５２０６　　酸化物薄膜
５２２０　　基板
５２３０　　ターゲット
５２４０　　プラズマ

Claims (15)

  1. 　基板上に結晶性を有する酸化物半導体層を形成し、
    前記基板を加熱したまま前記酸化物半導体層に酸素を添加し、
    前記酸化物半導体層を有する半導体素子を形成することを特徴とする半導体装置の作製方法。
  2. 　請求項１において、前記酸素の添加は、イオン注入法によって行うことを特徴とする半導体装置の作製方法。
  3. 　請求項１において、前記酸化物半導体に酸素を添加した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
  4. 　請求項１において、前記酸化物半導体層は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することを特徴とする半導体装置の作製方法。
  5. 　請求項１において、酸素を添加する際の基板の温度は６０℃以上５００℃以下である半導体装置の作製方法。
  6. 　基板上に導電体を形成し、
    　前記導電体上に第１の絶縁体を成膜し、
    　前記第１の絶縁体を介して前記導電体上に結晶性を有する酸化物半導体を形成し、
    　前記酸化物半導体上に第２の絶縁体を成膜し、
    　前記第２の絶縁体上に第３の絶縁体を成膜し、
    　前記基板を加熱したまま前記第３の絶縁体を介して前記第２の絶縁体にフッ素を添加することを特徴とする半導体装置の作製方法。
  7. 　請求項６において、
    　前記第２の絶縁体は、酸素およびシリコンを有する絶縁体であることを特徴とする半導体装置の作製方法。
  8. 　請求項６において、
    　前記第３の絶縁体は、窒素およびシリコンを有する絶縁体であることを特徴とする半導体装置の作製方法。
  9. 　請求項６において、前記フッ素の添加は、イオン注入法によって行うことを特徴とする半導体装置の作製方法。
  10. 　請求項６において、前記酸化物半導体層は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することを特徴とする半導体装置の作製方法。
  11. 　請求項６において、酸素を添加する際の基板の温度は６０℃以上５００℃以下である半導体装置の作製方法。
  12. 　基板上に結晶性を有する酸化物半導体層を形成し、
    前記酸化物半導体層を有する半導体素子を形成し、
    前記半導体素子上にバリア層を形成し、
    前記基板を加熱したまま前記バリア層にフッ素を添加することを特徴とする半導体装置の作製方法。
  13. 　請求項１２において、前記バリア層は、酸素およびアルミニウムを有する絶縁体であることを特徴とする半導体装置の作製方法。
  14. 　請求項１２おいて、前記酸化物半導体層は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することを特徴とする半導体装置の作製方法。
  15. 　請求項１２において、酸素を添加する際の基板の温度は６０℃以上５００℃以下である半導体装置の作製方法。
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