WO2016067154A1 - 表示素子、表示装置、または電子機器 - Google Patents

表示素子、表示装置、または電子機器 Download PDF

Info

Publication number
WO2016067154A1
WO2016067154A1 PCT/IB2015/058052 IB2015058052W WO2016067154A1 WO 2016067154 A1 WO2016067154 A1 WO 2016067154A1 IB 2015058052 W IB2015058052 W IB 2015058052W WO 2016067154 A1 WO2016067154 A1 WO 2016067154A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
electrode
layer
insulating layer
semiconductor
Prior art date
Application number
PCT/IB2015/058052
Other languages
English (en)
French (fr)
Inventor
山崎舜平
池田隆之
黒川義元
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to US15/520,647 priority Critical patent/US10199592B2/en
Priority to JP2016555937A priority patent/JP6586102B2/ja
Publication of WO2016067154A1 publication Critical patent/WO2016067154A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/008—MEMS characterised by an electronic circuit specially adapted for controlling or driving the same
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K11/00—Luminescent, e.g. electroluminescent, chemiluminescent materials
    • C09K11/08—Luminescent, e.g. electroluminescent, chemiluminescent materials containing inorganic luminescent materials
    • C09K11/59—Luminescent, e.g. electroluminescent, chemiluminescent materials containing inorganic luminescent materials containing silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
    • G02B26/02—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the intensity of light
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
    • G02B26/08—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light
    • G02B26/0816—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements
    • G02B26/0833—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD
    • G02B26/085—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD the reflecting means being moved or deformed by electromagnetic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/611—Charge transfer complexes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/04—Optical MEMS
    • B81B2201/042—Micromirrors, not used as optical switches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K11/00—Luminescent, e.g. electroluminescent, chemiluminescent materials
    • C09K11/06—Luminescent, e.g. electroluminescent, chemiluminescent materials containing organic luminescent materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/10—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation comprising heterojunctions between organic semiconductors and inorganic semiconductors
    • H10K30/15—Sensitised wide-bandgap semiconductor devices, e.g. dye-sensitised TiO2
    • H10K30/151—Sensitised wide-bandgap semiconductor devices, e.g. dye-sensitised TiO2 the wide bandgap semiconductor comprising titanium oxide, e.g. TiO2

Definitions

  • One embodiment of the present invention relates to a semiconductor device. Another embodiment of the present invention relates to a method for manufacturing a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • one embodiment of the present invention relates to an object, a method, or a manufacturing method.
  • the present invention relates to a process, machine, manufacture or composition (composition of matter).
  • Another embodiment of the present invention relates to a micromachine, a display element, a display device, or an electronic device.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • semiconductor elements such as transistors and diodes and semiconductor circuits are semiconductor devices.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, an electronic device, and the like include a semiconductor element and a semiconductor circuit.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, an imaging device, an electronic device, and the like may include a semiconductor device.
  • Micromachines are called MEMS (Micro Electro Mechanical System), MST (Micro System Technology), and the like, and indicate an integrated system that fuses a mechanical microstructure and an electric circuit. Unlike a general semiconductor element, the microstructure has a three-dimensional structure, and a part of the structure is often movable.
  • the micromachine can have various functions such as a sensor, an actuator, an inductor, a motor, a passive element such as a variable capacitor, a switch, or an optical element.
  • the above-described electric circuit is generally formed of a semiconductor element, and can control the operation of the microstructure or receive and process a minute signal output from the microstructure.
  • Micromachines can be classified according to manufacturing methods. For example, there are a bulk micromachine for producing a microstructure using the crystal anisotropy of a silicon substrate and a surface micromachine for producing a three-dimensional microstructure by stacking thin films on various substrates (Patent Literature). 1). In particular, surface micromachines are attracting attention because a microstructure and an electric circuit can be formed over the same substrate.
  • Micromachines that function as actuators can be classified into electrostatic, piezoelectric, electromagnetic, heat, and the like according to the driving principle.
  • a micromachine functioning as an electrostatic actuator can be manufactured by a standard semiconductor process, and thus is easy to produce and highly reliable.
  • the electrostatic actuator can be classified into a parallel plate type, a cantilever type, a comb tooth type, a rotary type, and the like.
  • a display device using DMD Digital Micromirror Device
  • a display device using DMD wants to use a polarizing plate or a color filter, the light use efficiency is high. Therefore, it is said that a display device using DMD can display an image with high contrast and high image quality.
  • a large voltage of about 20 V to 30 V is required.
  • a semiconductor element such as a transistor is used for driving the micromachine.
  • a transistor formed using an inorganic semiconductor material such as single crystal silicon is easily miniaturized, it is difficult to improve withstand voltage and reduce off-state current. Therefore, it has been difficult to improve the reliability of a micromachine driven using the transistor and to reduce power consumption.
  • One embodiment of the present invention includes first to fourth wirings, first to fourth transistors, and first to third electrodes, and at least one of the first to fourth transistors. Includes an oxide semiconductor, one of the source and the drain of the first transistor is electrically connected to the first wiring, and the other of the source and the drain of the first transistor is connected to the first node.
  • a gate of the first transistor is electrically connected to the second wiring, and one of a source and a drain of the second transistor is electrically connected to the second wiring,
  • the other of the source and the drain of the second transistor is electrically connected to a second node, the gate of the second transistor is electrically connected to the second wiring, and the third transistor
  • One of the source and the drain is electrically connected to the first node, the other of the source and the drain of the third transistor is electrically connected to the fourth wiring
  • the gate of the third transistor is Electrically connected to the second node, one of a source and a drain of the fourth transistor is electrically connected to the second node, and the other of the source and the drain of the fourth transistor is a fourth
  • the gate of the fourth transistor is electrically connected to the first node, the first electrode is electrically connected to the first node, and the second node is electrically connected to the first node.
  • the electrode is electrically connected to the second node, and the third electrode has a function of tilting in response to
  • At least one of the first to fourth transistors preferably includes a back gate electrode.
  • the first electrode and the second electrode can function as fixed electrodes.
  • the three electrodes can function as movable electrodes.
  • a semiconductor device, a micromachine, a display element, a display device, an electronic device, or the like with favorable display quality can be provided.
  • a semiconductor device, a micromachine, a display element, a display device, an electronic device, or the like with high productivity can be provided.
  • a novel semiconductor device, a novel micromachine, a novel display element, a novel display device, a novel electronic device, or the like can be provided.
  • FIG. 14 is a perspective view illustrating one embodiment of a micromachine.
  • 4A and 4B are a top view and a side view illustrating one embodiment of a micromachine.
  • 4A and 4B are a circuit diagram and a timing chart of one embodiment of the present invention.
  • FIG. 6 is a circuit diagram of one embodiment of the present invention.
  • FIG. 6 is a circuit diagram of one embodiment of the present invention.
  • FIG. 14 illustrates an operation example of a display device.
  • FIG. 6 illustrates an example of a structure.
  • 6A and 6B illustrate an example of a semiconductor device.
  • 6A and 6B illustrate an example of a semiconductor device.
  • 6A and 6B illustrate an example of a semiconductor device.
  • 6A and 6B illustrate an example of a semiconductor device.
  • FIG. 6 is a Cs-corrected high-resolution TEM image in a cross section of a CAAC-OS and a schematic cross-sectional view of the CAAC-OS.
  • FIG. 6A and 6B illustrate structural analysis by XRD of a CAAC-OS and a single crystal oxide semiconductor. The figure which shows the electron diffraction pattern of CAAC-OS.
  • FIG. 6 shows changes in crystal parts of an In—Ga—Zn oxide due to electron irradiation.
  • FIG. 6 is a schematic diagram illustrating a film formation model of CAAC-OS and nc-OS. 4A and 4B illustrate an InGaZnO 4 crystal and a pellet.
  • FIG. 6 is a schematic diagram illustrating a CAAC-OS film formation model.
  • 10A and 10B each illustrate an example of an electronic device.
  • FIG. 11 shows Id-Vg characteristics and drain withstand voltage characteristics of a transistor.
  • FIG. 11 shows Id-Vg characteristics and drain withstand voltage characteristics of a transistor.
  • FIG. 9 shows gate breakdown voltage characteristics of a transistor.
  • top view also referred to as “plan view”
  • perspective view a perspective view, and the like, some components may not be described in order to facilitate understanding of the drawing.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
  • the terms “upper” and “lower” do not limit that the positional relationship between the components is directly above or directly below and is in direct contact.
  • the expression “electrode B on the insulating layer A” does not require the electrode B to be formed in direct contact with the insulating layer A, and another configuration between the insulating layer A and the electrode B. Do not exclude things that contain elements.
  • source and drain can be used interchangeably.
  • “electrically connected” includes a case of being connected via “thing having some electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets. Therefore, even in the case of being expressed as “electrically connected”, in an actual circuit, there is a case where there is no physical connection portion and the wiring is merely extended.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °, for example. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • Very and orthogonal refer to a state in which, for example, two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • the resist mask is removed after the etching process is finished unless otherwise specified.
  • the voltage indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND potential) or a source potential).
  • a reference potential for example, a ground potential (GND potential) or a source potential.
  • a voltage can be rephrased as a potential.
  • the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • impurities for example, DOS (Density of State) of the semiconductor may increase, carrier mobility may decrease, and crystallinity may decrease.
  • examples of impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and components other than main components Examples include transition metals, and in particular, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen, and the like.
  • oxygen vacancies may be formed by mixing impurities such as hydrogen, for example.
  • impurities such as hydrogen, for example.
  • examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • ordinal numbers such as “first” and “second” in this specification etc. are used to avoid confusion between components, and do not indicate any order or order such as process order or stacking order. .
  • an ordinal number may be added in the claims to avoid confusion between the constituent elements.
  • terms having an ordinal number in this specification and the like may have different ordinal numbers in the claims. Even in the present specification and the like, terms with ordinal numbers are sometimes omitted in the claims.
  • the “channel length” means, for example, a region where a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap or a channel is formed in the top view of the transistor.
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the “on state” of a transistor means a state where the source and drain of the transistor can be regarded as being electrically short-circuited (also referred to as a “conducting state”).
  • the “off state” of the transistor means a state where the source and drain of the transistor can be regarded as being electrically disconnected (also referred to as a “non-conduction state”).
  • on-state current sometimes refers to a current that flows between a source and a drain when a transistor is on.
  • off-state current sometimes refers to a current that flows between a source and a drain when a transistor is off.
  • the off-state current of the transistor may depend on a voltage between the gate and the source (hereinafter also referred to as “Vgs”). Therefore, the off-state current of the transistor being I or less sometimes means that there exists a value of Vgs at which the off-state current of the transistor is I or less.
  • the off-state current of a transistor may refer to a current value at a predetermined Vgs, a Vgs within a predetermined voltage range, or the like.
  • the current (hereinafter also referred to as “Ids”) flowing between the source and the drain when the threshold voltage Vth is 0.5 V and Vgs is 0.5 V is 1 ⁇ 10 ⁇ 9 A
  • Vgs is Ids at 0.1 V is 1 ⁇ 10 ⁇ 13 A
  • Ids at Vgs ⁇ 0.5 V is 1 ⁇ 10 ⁇ 19 A
  • Ids at Vgs ⁇ 0.8 V is 1 ⁇ 10 ⁇ 22 A
  • the off-state current of the transistor is 1 ⁇ It may be said that it is 10 -19 A or less. Since there is Vgs at which the drain current of the transistor is 1 ⁇ 10 ⁇ 22 A or less, the off-state current of the transistor may be 1 ⁇ 10 ⁇ 22 A or less.
  • off-state current of the transistor may depend on temperature.
  • off-state current may represent off-state current at room temperature, 60 ° C., 85 ° C., 95 ° C., or 125 ° C. unless otherwise specified.
  • the off-state current of a transistor is I or less means that room temperature, 60 ° C., 85 ° C., 95 ° C., 125 ° C., a temperature at which the reliability of the semiconductor device including the transistor is guaranteed, or the transistor is included. There may be a case where there is a value of Vgs at which the off-state current of the transistor is equal to or lower than I at a temperature at which the semiconductor device or the like is used (for example, any one temperature of 5 ° C. to 35 ° C.).
  • the off-state current of the transistor may depend on a voltage between the drain and the source (hereinafter also referred to as “Vds”).
  • Vds a voltage between the drain and the source
  • the off-state current is Vds of 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V unless otherwise specified. Or an off-current at 20V.
  • Vds in which reliability of a semiconductor device or the like including the transistor is guaranteed, or an off-current in Vds used in the semiconductor device or the like including the transistor may be represented.
  • the off-state current of the transistor is equal to or less than I.
  • Vds is 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V
  • Vgs at which the off-state current of the transistor is less than or equal to Vds at which Vds guarantees the reliability of the semiconductor device including the transistor or Vds used in the semiconductor device or the like including the transistor. May be pointed to.
  • the “channel width” means, for example, a source and a drain in a region where a semiconductor and a gate electrode overlap (or a portion where a current flows in the semiconductor when the transistor is on), or a region where a channel is formed The length of the part facing each other. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width (hereinafter referred to as an apparent channel width) illustrated in the top view of the transistor are described. May be different).
  • the effective channel width is larger than the apparent channel width shown in the top view of the transistor, and the influence may not be negligible.
  • the ratio of the channel region formed on the side surface of the semiconductor may be larger than the ratio of the channel region formed on the upper surface of the semiconductor. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
  • an apparent channel width which is a length of a portion where a source and a drain face each other in a region where a semiconductor and a gate electrode overlap with each other is referred to as an “enclosed channel width (SCW : Surrounded Channel Width) ”.
  • SCW Surrounded Channel Width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by obtaining a cross-sectional TEM image and analyzing the image. it can.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • Embodiment 1 An example of the micromachine 100 will be described with reference to FIGS. In the present specification and the like, an example of a parallel plate type electrostatic actuator is shown as the micromachine 100.
  • FIG. 1A and 1B are perspective views for explaining an example of the micromachine 100.
  • the X axis direction, the Y axis direction, and the Z axis direction are directions orthogonal to each other.
  • FIG. 2A is a top view of the micromachine 100.
  • FIG. 2B is a side view of the micromachine 100 as viewed from the X-axis direction.
  • FIG. 2C is a side view of the micromachine 100 as viewed from the Y-axis direction.
  • a micromachine 100 illustrated in this embodiment includes a substrate 180 provided with a structure 180 including an electrode 121, an electrode 122, an electrode 123, a column 125, and a stopper 124, and a circuit 151.
  • the electrode 122, the electrode 123, the column 125, and the stopper 124 are provided on the substrate 101.
  • the electrode 121 has a support portion 126 extending in the opposite direction along the X-axis direction near the center in the Y-axis direction.
  • the electrode 121 has a function of reflecting light and can function as a reflective electrode.
  • a micromachine 100 exemplified in this embodiment includes two support pillars 125 over a substrate 101. The two struts 125 are connected to different support portions 126, respectively.
  • the support 125 has a function of supplying a potential to the electrode 121.
  • FIG. 3A illustrates an example of a stacked structure of the micromachine 100.
  • FIG. 3A is a cross-sectional view of a portion indicated by a one-dot broken line in Y1-Y2 in FIG.
  • a micromachine 100 includes a transistor 161 and a transistor 162 over a substrate 101 with an insulating layer 102 interposed therebetween.
  • the transistor 161 and the transistor 162 include an electrode 103 that can function as a gate electrode, an insulating layer 105 that can function as a gate insulating layer, a semiconductor layer 106 in which a channel is formed, and an electrode that can function as one of a source electrode and a drain electrode.
  • 107a and an electrode 107b that can function as the other of the source electrode and the drain electrode.
  • other transistors not shown have the same structure as the transistors 161 and 162.
  • the insulating layer 102 is provided over the substrate 101, and the electrode 103 and the electrode 104 are provided over the insulating layer 102.
  • the insulating layer 105 is provided over the electrode 103 and the electrode 104.
  • the semiconductor layer 106 is provided over the insulating layer 105 so as to overlap with the electrode 103.
  • an electrode 107 a and an electrode 107 b are provided over the insulating layer 105 in contact with part of the semiconductor layer 106.
  • the insulating layer 108 is provided over the electrode 107 a, the electrode 107 b, and the semiconductor layer 106.
  • the insulating layer 109 is provided over the insulating layer 108.
  • the insulating layer 110 is provided over the insulating layer 109.
  • an electrode 113 is provided over the insulating layer 110.
  • the insulating layer 110, the insulating layer 109, and the opening 111 provided by removing part of the insulating layer 108 are provided so as to overlap with the electrode 107a or the electrode 107b.
  • the electrode 113 is electrically connected to the electrode 107 b of the transistor 162 through the electrode 112 provided in the opening 111.
  • the insulating layer 114 is provided over the insulating layer 110 and the electrode 113.
  • An electrode 122 and an electrode 123 are provided over the insulating layer 114.
  • an opening 115 is provided so as to overlap with the electrode 113 and remove a part of the insulating layer 114.
  • the electrode 122 is electrically connected to the electrode 113 through the electrode 116 provided in the opening 115.
  • the electrode 122 is electrically connected to the electrode 107b of the transistor 162.
  • the electrode 123 is electrically connected to the electrode 107b of the transistor 161.
  • the electrode 121 is provided over the electrode 122 and the electrode 123 through a space.
  • the substrate 101 examples include a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, a metal substrate (for example, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil), a semiconductor substrate, and the like.
  • An SOI (SOI: Silicon on Insulator) substrate or the like can be used (for example, a single crystal semiconductor substrate, another crystal semiconductor substrate, or a compound semiconductor substrate).
  • a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • the glass substrate include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • crystallized glass or the like can be used.
  • a flexible substrate, a bonded film, paper containing a fibrous material, a base film, or the like can be used as the substrate 101.
  • the flexible substrate, the laminated film, and the base film include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • PTFE polytetrafluoroethylene
  • Another example is a synthetic resin such as acrylic.
  • examples include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride.
  • polyamide, polyimide, aramid, epoxy, an inorganic vapor deposition film, papers, and the like are examples of the flexible substrate, the laminated film, and the base film.
  • a transistor with small variation in characteristics, size, or shape, high current capability, and small size can be manufactured.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as a substrate, and a transistor or a micromachine may be formed directly over the flexible substrate.
  • a separation layer may be provided between the substrate and the transistor. The separation layer can be used to separate a semiconductor device from another substrate and transfer it to another substrate after a semiconductor device is partially or entirely completed thereon. At that time, the transistor can be transferred to a substrate having poor heat resistance or a flexible substrate.
  • a structure of a laminated structure of an inorganic film of a tungsten film and a silicon oxide film or a structure in which an organic resin film such as polyimide is formed over a substrate can be used for the above-described release layer.
  • At least one transistor or micromachine is formed using a certain substrate, and then at least one transistor or micromachine is transferred to another substrate, and at least one transistor or micromachine is disposed on another substrate.
  • a substrate to which at least one of a transistor and a micromachine is transferred in addition to a substrate on which the transistor can be formed, a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, There are cloth substrates (including natural fibers (silk, cotton, hemp), synthetic fibers (nylon, polyurethane, polyester) or recycled fibers (including acetate, cupra, rayon, recycled polyester), leather substrates, rubber substrates, and the like. By using these substrates, it is possible to form a transistor with good characteristics, a transistor with low power consumption, manufacture a semiconductor device that is not easily broken, impart heat resistance, reduce weight, or thin.
  • the insulating layer 102 includes aluminum nitride, aluminum oxide, aluminum nitride oxide, aluminum oxynitride, magnesium oxide, silicon nitride, silicon oxide, silicon nitride oxide, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, and lanthanum oxide.
  • a material selected from neodymium oxide, hafnium oxide, tantalum oxide, hafnium silicate, hafnium silicate to which nitrogen is added, and hafnium aluminate to which nitrogen is added can be formed as a single layer or a stacked layer.
  • the insulating layer 102 can be formed by a sputtering method, a CVD method, a thermal oxidation method, a coating method, a printing method, or the like.
  • a nitrided oxide refers to a compound having a higher nitrogen content than oxygen.
  • oxynitride refers to a compound having a higher oxygen content than nitrogen.
  • content of each element can be measured using Rutherford backscattering method (RBS: Rutherford Backscattering Spectrometry) etc., for example.
  • the first layer may be a silicon nitride layer and the second layer may be a silicon oxide layer.
  • the silicon oxide layer may be a silicon oxynitride layer.
  • the silicon nitride layer may be a silicon nitride oxide layer.
  • the insulating layer 102 is preferably formed using an insulating material that does not easily transmit impurities or oxygen, such as hydrogen, water, an alkali metal, or an alkaline earth metal.
  • insulating materials include aluminum oxide, aluminum nitride, aluminum oxynitride, aluminum nitride oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, etc. Mention may be made of oxide materials.
  • the insulating layer 102 is formed using such a material, diffusion of an impurity element from the substrate 101 side to the transistor can be prevented or reduced.
  • the insulating layer 102 can function as a base layer.
  • the insulating layer 102 may be an insulating layer containing more oxygen than oxygen that satisfies the stoichiometric composition described below.
  • a deposition gas containing silicon and an oxidation gas are preferably used as a source gas.
  • the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane.
  • the oxidizing gas include oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide.
  • the surface of the insulating layer 102 may be subjected to a chemical mechanical polishing (CMP) process (hereinafter also referred to as “CMP process”).
  • CMP process chemical mechanical polishing
  • Electrode 103 As the conductive material for forming the electrode 103 and the electrode 104 (including other electrodes or wirings formed in the same layer as this), aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium , Molybdenum, tungsten, hafnium (Hf), vanadium (V), niobium (Nb), a metal element selected from manganese, magnesium, zirconium, beryllium, etc., an alloy containing the above metal element as a component, or the above metal element An alloy combined with can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • the formation method of the conductive layer is not particularly limited, and various formation methods such as an evaporation method, a CVD method, a sputtering method, and a spin coating method can be used.
  • the gate electrode 206 may have a single-layer structure or a stacked structure including two or more layers.
  • a single-layer structure of an aluminum film containing silicon, a two-layer structure in which an aluminum film is stacked on a titanium film, a two-layer structure in which a titanium film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a titanium nitride film A layer structure, a two-layer structure in which a tungsten film is stacked on a tantalum nitride film or a tungsten nitride film, a two-layer structure in which a copper film is stacked on a titanium film, a titanium film, and an aluminum film is stacked on the titanium film; There is a three-layer structure on which a titanium film is formed.
  • aluminum may be an alloy film or a nitride film in which one or a combination selected from titanium, tantalum, tungsten, mo
  • the electrodes 103 and 104 are formed of indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc
  • a light-transmitting conductive material such as an indium tin oxide to which an oxide or silicon oxide is added can also be used.
  • a stacked structure of the above light-transmitting conductive material and the above-described layer containing a metal element can be employed.
  • the electrode 103 and the electrode 104 can be formed as follows, for example. First, a conductive layer to be the electrode 103 and the electrode 104 later is formed over the insulating layer 102 by a sputtering method, a CVD method, an evaporation method, or the like, and a resist mask is formed over the conductive layer.
  • the resist mask can be formed by appropriately using a photolithography method, a printing method, an inkjet method, or the like. When the resist mask is formed by an ink-jet method, a manufacturing cost can be reduced because a photomask is not used.
  • part of the conductive layer to be the electrodes 103 and 104 is etched using a resist mask, and then the resist mask is removed to form the electrodes 103 and 104. At this time, other wirings and electrodes can be formed simultaneously.
  • the conductive layer may be etched by a dry etching method or a wet etching method, or both of them may be used. Note that in the case where etching is performed by a dry etching method, if the ashing treatment is performed before the resist mask is removed, the removal of the resist mask using a stripping solution can be facilitated. After the etching of the conductive layer is completed, the resist mask is removed.
  • the electrode 103 and the electrode 104 may be formed by an electrolytic plating method, a printing method, an inkjet method, or the like instead of the above formation method.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, and the like. Furthermore, it can classify
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the vapor deposition method includes a resistance heating vapor deposition method, an electron beam vapor deposition method, an MBE (Molecular Beam Epitaxy) method, a PLD (Pulsed Laser Deposition) method, an IAD vapor deposition (IAD: ION beam Assisted Deposition) method, and an ALDA (LDA) method. (Atomic Layer Deposition) method.
  • a high-quality film can be obtained at a relatively low temperature.
  • a film formation method that does not use plasma at the time of film formation such as an MOCVD method or an evaporation method, a film on which a surface is formed is hardly damaged and a film with few defects is obtained.
  • the insulating layer 105 can be formed using a material and a method similar to those of the insulating layer 102.
  • the insulating layer 105 may be a multilayer film in which a first layer is a silicon nitride layer and a second layer is a silicon oxide layer.
  • the silicon oxide layer may be a silicon oxynitride layer.
  • the silicon nitride layer may be a silicon nitride oxide layer.
  • As the silicon oxide layer a silicon oxide layer with a low defect density is preferably used.
  • the spin density of a spin derived from a signal having a g value of 2.001 by electron spin resonance (ESR) is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins.
  • a silicon oxide layer of / cm 3 or less is used.
  • the silicon oxide layer a silicon oxide layer containing excess oxygen is preferably used.
  • the silicon nitride layer it is preferable to use a silicon nitride layer that releases less hydrogen and ammonia. The release amount of hydrogen and ammonia may be measured by TDS analysis.
  • the capacitive element has a configuration in which a dielectric is sandwiched between two opposing electrodes.
  • the thinner the dielectric the shorter the distance between the two opposing electrodes, the more the dielectric
  • the capacitance value increases.
  • the dielectric is thinned to increase the capacitance value of the capacitive element, the leakage current generated between the two electrodes (hereinafter also referred to as “leakage current”) tends to increase due to the tunnel effect, etc.
  • the withstand voltage of the capacitive element tends to decrease.
  • a portion where the gate electrode, the gate insulating layer, and the semiconductor layer of the transistor overlap functions as the above-described capacitor (hereinafter also referred to as “gate capacitor”).
  • a channel is formed in the semiconductor layer in a region overlapping with the gate electrode with the gate insulating layer interposed therebetween. That is, the gate electrode and the channel formation region function as two electrodes of the capacitor, and the gate insulating layer functions as a dielectric of the capacitor.
  • the capacitance value of the gate capacitance is large, if the gate insulating layer is thinned in order to increase the capacitance value, problems such as an increase in leakage current and a decrease in dielectric strength are likely to occur.
  • hafnium silicate HfSixOy (x> 0, y> 0)
  • hafnium silicate to which nitrogen is added hafSixOyNz (x> 0, y> 0, z> 0)
  • nitrogen nitrogen
  • a high-k material such as hafnium aluminate (HfAlxOyNz (x> 0, y> 0, z> 0))
  • hafnium oxide, or yttrium oxide is used, the insulating layer 105 A sufficient capacitance value between the semiconductor layers 106 can be secured.
  • the insulating layer 105 when a high-k material having a high dielectric constant is used for the insulating layer 105, a capacitance value equivalent to that obtained when silicon oxide is used for the insulating layer 105 can be realized even when the insulating layer 105 is thick. Leakage current generated between the semiconductor layers 106 can be reduced. In addition, leakage current generated between the wiring formed using the electrode 103 or the same layer as the electrode 103 and another wiring overlapping with the wiring can be reduced. Note that the insulating layer 105 may have a stacked structure of a high-k material and another insulating material.
  • the hydrogen concentration in the insulating layer 105 is preferably reduced in order to prevent an increase in hydrogen concentration in the oxide semiconductor.
  • the hydrogen concentration of the insulating layer 105 is analyzed using secondary ion mass spectrometry (SIMS) (hereinafter, also referred to as “SIMS analysis”) 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 19 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • SIMS secondary ion mass spectrometry
  • the nitrogen concentration in the insulating layer 105 is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 in SIMS analysis. In the following, it is more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • concentration measured by SIMS analysis may include a variation of plus or minus 40%.
  • the insulating layer 105 is preferably formed using an insulating layer containing oxygen or an insulating layer containing oxygen in excess of the stoichiometric composition. Part of oxygen is released by heating from the insulating layer containing oxygen in excess of that in the stoichiometric composition.
  • An insulating layer containing more oxygen than the stoichiometric composition is subjected to TDS analysis performed by heat treatment at a surface temperature of the insulating layer of 100 ° C. to 700 ° C., preferably 100 ° C. to 500 ° C.
  • the insulating layer has an oxygen desorption amount of 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 atoms / cm 3 or more in terms of oxygen atoms.
  • An insulating layer containing more oxygen than that in the stoichiometric composition (hereinafter also referred to as an “insulating layer having excess oxygen”) is formed by performing treatment for adding oxygen to the insulating layer.
  • the treatment for adding oxygen can be performed using heat treatment in an oxygen atmosphere, an ion implantation apparatus, an ion doping apparatus, or a plasma treatment apparatus.
  • oxygen gas such as 16 O 2 or 18 O 2 , nitrous oxide gas, ozone gas, or the like can be used.
  • oxygen doping treatment is also referred to as “oxygen doping treatment”.
  • oxygen doping treatment when oxygen doping treatment is performed on an insulating layer or a semiconductor layer, it is preferable to perform oxygen doping treatment while heating the insulating layer or the semiconductor layer because damage during the oxygen doping treatment is reduced.
  • an insulating layer containing oxygen is preferably used for the insulating layer in contact with the semiconductor layer 106.
  • an insulating layer containing excess oxygen is preferably used.
  • the semiconductor layer 106 can be formed using an amorphous semiconductor, a microcrystalline semiconductor, a polycrystalline semiconductor, or the like.
  • amorphous silicon, microcrystalline germanium, or the like can be used.
  • a compound semiconductor such as silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor, an organic semiconductor, or the like can be used.
  • a low-molecular organic material having an aromatic ring, a ⁇ -electron conjugated conductive polymer, or the like can be used.
  • a low-molecular organic material having an aromatic ring, a ⁇ -electron conjugated conductive polymer, or the like can be used.
  • rubrene, tetracene, pentacene, perylene diimide, tetracyanoquinodimethane, polythiophene, polyacetylene, polyparaphenylene vinylene, and the like can be used.
  • the band gap of an oxide semiconductor is 2 eV or more
  • a transistor using an oxide semiconductor for a semiconductor layer in which a channel is formed (hereinafter also referred to as an “OS transistor”) leaks when the transistor is off.
  • the current also referred to as “off-state current”) can be extremely small.
  • the off-current per channel width of 1 ⁇ m can be less than 1 ⁇ 10 ⁇ 20 A, preferably less than 1 ⁇ 10 ⁇ 22 A, and more preferably less than 1 ⁇ 10 ⁇ 24 A at room temperature.
  • a transistor with low power consumption can be provided.
  • a semiconductor device with low power consumption can be provided.
  • the OS transistor has a high withstand voltage between the source and the drain.
  • a highly reliable transistor can be provided.
  • a highly reliable semiconductor device or the like can be provided.
  • the oxide semiconductor used as the semiconductor layer 106 is used for the semiconductor layer 106
  • impurities such as moisture or hydrogen in the semiconductor layer 106 are reduced (dehydration or dehydrogenation), so that the oxide semiconductor used as the semiconductor layer 106 is highly purified. Therefore, it is preferable to perform heat treatment on the semiconductor layer 106.
  • the semiconductor layer 106 is subjected to heat treatment under an atmosphere of 20 ppm ( ⁇ 55 ° C.
  • the oxidizing atmosphere refers to an atmosphere containing 10 ppm or more of an oxidizing gas such as oxygen, ozone, or oxygen nitride.
  • the inert atmosphere refers to an atmosphere filled with nitrogen or a rare gas, in which the oxidizing gas is less than 10 ppm.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C.
  • the processing time is 3 minutes to 24 hours. Heat treatment for more than 24 hours is not preferable because it causes a decrease in productivity.
  • a heating device used for the heat treatment there is no particular limitation on a heating device used for the heat treatment, and a device for heating an object to be processed by heat conduction or heat radiation from a heating element such as a resistance heating element may be provided.
  • a heating element such as a resistance heating element
  • an RTA (Rapid Thermal Annial) apparatus such as an electric furnace, an LRTA (Lamp Rapid Thermal Anneal) apparatus, or a GRTA (Gas Rapid Thermal Anneal) apparatus
  • the LRTA apparatus is an apparatus that heats an object to be processed by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp.
  • the GRTA apparatus is an apparatus that performs heat treatment using a high-temperature gas.
  • impurities such as hydrogen (water, a compound including a hydroxyl group) and the like can be released from the oxide semiconductor used as the semiconductor layer 106. Accordingly, impurities in the oxide semiconductor can be reduced and the oxide semiconductor used as the semiconductor layer 106 can be highly purified.
  • hydrogen which is an unstable carrier source can be eliminated from the semiconductor layer 106, the threshold voltage of the transistor can be suppressed from changing in the negative direction. Further, the reliability of the transistor can be improved.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen.
  • the heat treatment may be performed continuously by switching to an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more.
  • oxygen gas or argon gas used as a sputtering gas is a gas having a dew point of ⁇ 40 ° C. or lower, preferably ⁇ 80 ° C. or lower, more preferably ⁇ 100 ° C. or lower, more preferably ⁇ 120 ° C. or lower. By using it, moisture and the like can be prevented from being taken into the oxide semiconductor layer as much as possible.
  • the chamber in the sputtering apparatus uses an adsorption-type evacuation pump such as a cryopump to remove as much as possible water, which is an impurity for the oxide semiconductor layer, from high vacuum evacuation (from 5 ⁇ 10 ⁇ 7 Pa). (Up to about 1 ⁇ 10 ⁇ 4 Pa).
  • a turbo molecular pump and a cold trap so that a gas, particularly a gas containing carbon or hydrogen, does not flow backward from the exhaust system into the chamber.
  • the heat treatment may be performed at any time after the oxide semiconductor for forming the semiconductor layer 106 is formed. Further, the heat treatment may be performed a plurality of times. For example, heat treatment may be performed in at least one of a process before processing the oxide semiconductor layer into the island-shaped semiconductor layer 106 and a process after processing. By performing heat treatment, oxygen contained in the insulating layer 105 can be diffused into the oxide semiconductor (semiconductor layer 106), so that oxygen vacancies in the semiconductor layer 106 can be reduced. Alternatively, oxygen doping treatment may be performed in at least one of a step before processing the oxide semiconductor layer into the island-shaped semiconductor layer 106 and a step after processing. Note that the oxygen doping treatment may be performed before the heat treatment, after the heat treatment, or both.
  • Electrode 107a Electrode 107b
  • the electrode 107a and the electrode 107b can be manufactured using a material and a method similar to those of the electrode 103 and the electrode 104. That is, the electrode 107a and the electrode 107b can be formed by selectively etching the conductive layer for forming the electrode 107a and the electrode 107b. At this time, a part of the exposed semiconductor layer 106 may be etched.
  • the electrode 107a and the electrode 107b may have a single-layer structure or a stacked structure including two or more layers.
  • an alloy containing one or more elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium may be used for aluminum.
  • the electrode 107a and the electrode 107b can remove oxygen from part of the semiconductor layer 106 and generate oxygen vacancies at least in a portion in contact with the semiconductor layer 106. Is preferably used. In the region where oxygen vacancies occur in the semiconductor layer 106, the carrier concentration increases, and the region becomes n-type and becomes an n-type region (n + layer). Therefore, the region can serve as a source region and a drain region. In the case where an oxide semiconductor is used for the semiconductor layer 106, tungsten, titanium, or the like can be given as an example of a material that can deprive the semiconductor layer 106 of oxygen and cause oxygen vacancies.
  • the source region and the drain region are formed in the semiconductor layer 106, the contact resistance between the electrodes 107a and 107b and the semiconductor layer 106 can be reduced. Thus, favorable electric characteristics of the transistor, such as field effect mobility and threshold voltage, can be obtained.
  • the insulating layer 108 can be formed using a material and a method similar to those of the insulating layer 102.
  • the insulating layer 108 may have a single layer structure or a stacked structure. Note that in the case where an oxide semiconductor is used for the semiconductor layer 106, an oxide material or an insulating material containing excess oxygen is preferably used in at least a region of the insulating layer 108 in contact with the semiconductor layer 106. In particular, an oxide material containing excess oxygen is preferably used for the insulating layer 108.
  • FIG. 3 illustrates an example in which the insulating layer 108 is a stacked layer of an insulating layer 108 a and an insulating layer 108 b from the side close to the semiconductor layer 106.
  • the insulating layer 108a preferably contains more oxygen than the insulating layer 108b.
  • an insulating layer containing excess oxygen is preferably provided as the insulating layer 108a on the side close to the semiconductor layer 106. Note that an insulating layer containing excess oxygen may be used for both the insulating layer 108a and the insulating layer 108b.
  • the insulating layer 109 can be formed using a material and a method similar to those of the insulating layer 102.
  • the insulating layer 109 is preferably formed using a material having a function of preventing or reducing impurity diffusion from the insulating layer 110 side to the transistor. Note that the insulating layer 109 can be omitted as necessary.
  • heat treatment may be performed before or after the insulating layer 109 is formed or before or after the insulating layer 109 is formed.
  • oxygen contained in the insulating layer 108 can be diffused into the semiconductor layer 106 and oxygen vacancies in the semiconductor layer 106 can be filled.
  • oxygen vacancies in the semiconductor layer 106 can be filled.
  • the insulating layer 110 can be formed using a material and a method similar to those of the insulating layer 102.
  • a low dielectric constant material low-k material
  • a siloxane resin BPSG (Boron Phosphorus Silicate Glass), PSG (Phosphorus Silicate Glass), carbon-added silicon oxide (SiOC), and fluorine are used.
  • SiOF silicon oxide
  • Si (OC 2 H 5 ) 4 silicon oxide using Si (OC 2 H 5 ) 4 as a raw material
  • TEOS Tetraethyl orthosilicate
  • HSQ Hydrophilicity
  • MSQ Metal Silsquioxane
  • OSG Olet al.
  • OSG Polymer-based materials and the like can be used.
  • an insulating layer having a flat surface is preferably used as the insulating layer 110.
  • an insulating layer having a flat surface is preferably used as the insulating layer 110.
  • the surface of the insulating layer 110 may be subjected to chemical mechanical polishing (CMP) (hereinafter also referred to as “CMP treatment”).
  • CMP treatment chemical mechanical polishing
  • a resist mask or the like can be formed over the insulating layer 110, and the insulating layer 110, the insulating layer 109, and the insulating layer 108 are selectively etched to provide the opening 111.
  • the electrode 112 can be formed by embedding a conductive material in the opening 111.
  • a conductive material for example, a highly embedded conductive material such as tungsten or polysilicon can be used.
  • the side and bottom surfaces of the material can be covered with a barrier layer (diffusion prevention layer) made of a titanium layer, a titanium nitride layer, or a laminate thereof.
  • the electrode 112 including the barrier film is referred to.
  • the electrode 112 may be referred to as a “contact plug”.
  • the electrode 113 (including another electrode or a wiring formed using the same layer as these) can be manufactured using a material and a method similar to those of the electrode 107a and the electrode 107b.
  • the insulating layer 114 can be manufactured using a material and a method similar to those of the insulating layer 110. In addition, CMP treatment may be performed on the surface of the insulating layer 114. Alternatively, a resist mask or the like can be formed over the insulating layer 114 and part of the insulating layer 114 can be selectively etched to provide the opening 115.
  • Electrode 116 can be manufactured using a material and a method similar to those of the electrode 112. Note that the electrode 116 may be referred to as a “contact plug”.
  • the electrode 121, the electrode 122, the electrode 123, and the column 125 included in the structure body 180 can be manufactured using a material similar to that of the electrode 107a and the electrode 107b.
  • the structure body 180 can be manufactured by a method using a sacrificial layer or the like.
  • the sacrificial layer can be formed using an organic resin such as polyimide or acrylic, an inorganic insulating film such as silicon oxide, silicon nitride, silicon oxynitride, or silicon nitride oxide.
  • the structure 180 can be manufactured by forming the electrode 121 over the electrode 122 and the electrode 123 and then removing the sacrificial layer.
  • an insulating layer such as alumina, silicon oxide, silicon nitride, silicon oxynitride, silicon nitride oxide, or DLC (Diamond-Like Carbon) is formed on the surface of the electrode 121, deterioration of the structure 180 over time can be reduced. This is preferable because it is possible.
  • FIG. 3B illustrates a modified example of the micromachine 100 described with reference to FIG.
  • the micromachine 100 may further include a transistor above the transistor.
  • FIG. 3B illustrates an example in which a transistor 164 formed using the same material and method as the transistors 161 and 162 is provided over the insulating layer 110.
  • one of the source and the drain of the transistor 164 is electrically connected to one of the source and the drain of the transistor 162 through one of the electrodes 112 provided in the insulating layer 110.
  • An insulating layer 131 is provided above the transistor 164, and an electrode 133 is provided over the insulating layer 131.
  • An opening 135 is provided in the insulating layer 108 and the insulating layer 109 provided over the electrode 113 and the insulating layer 131, and an electrode 136 is provided in the opening 135.
  • the electrode 133 is electrically connected to the electrode 113 through the electrode 136.
  • the insulating layer 131 can be manufactured using a material and a method similar to those of the insulating layer 110.
  • the electrode 133 can be manufactured using a material and a method similar to those of the electrode 113.
  • the electrode 136 can be manufactured using a material and a method similar to those of the electrode 112.
  • the opening 135 can be formed in the same manner as the opening 111.
  • a transistor may be provided over the transistor 164. By stacking transistors, the area occupied by the circuit 151 can be reduced, so that a more micromachine can be manufactured. Further, by using the micromachine, a display element with higher resolution can be realized.
  • FIG. 4 shows a modification of the micromachine 100 different from those shown in FIGS. 3 (A) and 3 (B).
  • a transistor 261 and a transistor 262 whose channels are formed in part of the substrate 101 are provided over the substrate 101, and the transistors 161 to 164 and the like may be provided thereabove. .
  • a p-channel transistor 261 may be provided on the substrate 101.
  • a well 271 functioning as a p-type semiconductor may be provided by introducing p-type impurities into part of the substrate 101, and an n-channel transistor 262 may be provided over the well 271.
  • the transistor 261 and the transistor 262 (including other transistors formed in a similar manner) formed over the substrate 101 may form a circuit alone, or the transistors 161 to 164 formed in the upper layer.
  • a circuit may be formed by connecting to at least one of the transistors (including other transistors formed in a similar manner).
  • the insulating layer 281, the insulating layer 282, and the insulating layer 283 are provided over the transistor 261 and the transistor 262, and the insulating layer 102 is provided over the insulating layer 283.
  • the insulating layers 281 to 283 can be formed using a material and a method similar to those of the insulating layer 102 or the insulating layer 110.
  • the area occupied by the manufactured circuit can be reduced.
  • ⁇ Modification 3> In addition, as illustrated in FIG. 5, only one of a p-channel transistor and an n-channel transistor is provided over a substrate 101, and a transistor provided in an upper layer is used as the other channel-type transistor. May be.
  • a p-channel transistor 261 may be provided over the substrate 101, and a transistor formed in an upper layer may be used as the n-channel transistor.
  • the number of steps for manufacturing a semiconductor device can be reduced. Therefore, productivity of the semiconductor device can be improved. In addition, the manufacturing cost of the semiconductor device can be reduced.
  • FIG. 6A illustrates a circuit diagram for describing the circuit 151.
  • FIG. 6B shows a timing chart for explaining the operation of the circuit 151.
  • a circuit 151 illustrated in this embodiment includes transistors 161 to 164.
  • the transistors 161 to 164 are n-channel transistors.
  • One of a source and a drain of the transistor 161 is electrically connected to the wiring 152 and the other is electrically connected to the node 158.
  • the gate of the transistor 161 is electrically connected to the wiring 154.
  • One of a source and a drain of the transistor 162 is electrically connected to the wiring 153 and the other is electrically connected to the node 159.
  • the gate of the transistor 162 is electrically connected to the wiring 154.
  • one of a source and a drain of the transistor 163 is electrically connected to the node 158 and the other is electrically connected to the wiring 155.
  • the gate of the transistor 163 is electrically connected to the node 159.
  • One of a source and a drain of the transistor 164 is electrically connected to the node 159 and the other is electrically connected to the wiring 155.
  • the gate of the transistor 164 is electrically connected to the node 158.
  • the electrode 122 is electrically connected to the node 159, and the electrode 123 is electrically connected to the node 158.
  • an H potential is supplied to the wiring 152
  • an L potential is supplied to the wiring 153
  • a potential that turns on the transistors 161 and 162 is supplied to the wiring 154.
  • the potential at which the transistors 161 and 162 are turned on is equal to or higher than the potential obtained by adding the threshold voltage of the transistor 161 to the potential of the wiring 152 and the threshold voltage of the transistor 162 to the potential of the wiring 153. Of the potentials greater than or equal to the potential added, the higher potential.
  • the transistor 161 and the transistor 162 are turned on, the H potential is supplied to the node 158 and the L potential is supplied to the node 159. Then, the transistor 164 is turned on and the transistor 163 is turned off. In addition, an H potential is supplied to the electrode 123 through the node 158, and an L potential is supplied to the electrode 122 through the node 159.
  • FIG. 7A-1 shows a perspective view of the micromachine 100 in a state where the electrode 121 is inclined toward the electrode 123 side.
  • a side view of the micromachine 100 viewed from the X-axis direction is illustrated in FIG.
  • the electrode 121 attracted to the electrode 123 is inclined until it comes into contact with the stopper 124.
  • Providing the stopper 124 can prevent a phenomenon (pull-in phenomenon) where the electrode 123 and the electrode 121 do not come into contact with each other.
  • FIG. 7B-1 is a perspective view of the micromachine 100 in a state where the electrode 121 is inclined toward the electrode 122 side.
  • FIG. 7B-2 shows a side view of the micromachine 100 viewed from the X-axis direction.
  • the electrode 121 attracted to the electrode 122 is inclined until it comes into contact with the stopper 124.
  • the stopper 124 By providing the stopper 124, a phenomenon in which the electrode 122 and the electrode 121 do not come into contact with each other can be prevented.
  • a potential for turning off the transistors 161 and 162 (eg, L potential) is supplied to the wiring 154, the transistors 161 and 162 are turned off.
  • the supply of potential from the wiring 152 to the node 158 and the supply of potential from the wiring 153 to the node 159 are stopped. Therefore, in the period during which the potential for turning off the transistors 161 and 162 is supplied to the wiring 154 (the period from time T4 to time T10 in FIG. 6B), the electrode 122 and the electrode 123 immediately before the period. Is maintained.
  • the direction of the electrode 121 can be changed in accordance with a signal (potential) supplied from the wiring 152 and the wiring 153. (See time T10 to time T12.)
  • the micromachine 100 operates the electrode 121 using electrostatic force, the potential difference between the H potential and the L potential needs to be approximately 20 V or more. Therefore, it is preferable to use transistors with high withstand voltage between the source and drain as the transistors 161 to 164.
  • An oxide semiconductor has a large energy gap of 3.0 eV or more, and a transistor using an oxide semiconductor for a semiconductor layer in which a channel is formed (hereinafter also referred to as an “OS transistor”) has a high withstand voltage between a source and a drain. high. Therefore, an OS transistor is preferably used as the transistors 161 to 164. By using OS transistors for the transistors 161 to 164, the micromachine 100 which is not easily broken and has high reliability can be provided.
  • the off-state current of the OS transistor is extremely low. Therefore, by using an OS transistor as at least one of the transistors 161 to 164, the micromachine 100 with low power consumption can be provided.
  • the off-state current of the OS transistor is extremely low, when an OS transistor is used for the transistors 161 to 164, the H potential of the node 158 or the node 159 can be held for a long time when the transistor 161 and the transistor 162 are off. Can do.
  • a resistor 151 and a resistor 172 may be provided in the circuit 151.
  • one terminal of the resistance element 171 is electrically connected to the node 158 and the other terminal is electrically connected to the wiring 156.
  • one terminal of the resistor 172 is electrically connected to the node 159 and the other terminal is electrically connected to the wiring 156.
  • An H potential is supplied to the wiring 156.
  • a capacitor 151 and a capacitor 174 may be provided in the circuit 151.
  • one terminal of the capacitor 173 is electrically connected to the node 158 and the other terminal is electrically connected to the wiring 156.
  • one terminal of the capacitor 174 is electrically connected to the node 159 and the other terminal is electrically connected to the wiring 156.
  • An H potential, an L potential, or an arbitrary fixed potential is supplied to the wiring 156.
  • an OS transistor is preferably used as the transistors 161 to 164. Since the off-state current of the OS transistor is extremely low, the capacitor 174 can be reduced by using the OS transistor for the transistors 161 to 164. Alternatively, a parasitic capacitor such as a transistor can be used instead of the capacitor 174 without providing the capacitor 174. Therefore, the area occupied by the circuit 151 micromachine can be reduced. Therefore, the occupation area of the micromachine 100 can be reduced, the display element using the micromachine 100 can be easily increased in definition, and the display quality of the display device using the display element can be improved.
  • a back gate electrode may be provided for the transistors 161 to 164.
  • the back gate electrode will be described later.
  • FIG. 10A is a perspective view of the display element 200.
  • a display element 200 illustrated in FIG. 10A includes nine micromachines 100 arranged in a 3 ⁇ 3 matrix.
  • FIG. 10B is a perspective view illustrating an example of the operation of the display element 200.
  • the display element 200 capable of displaying a full high-definition video can be realized.
  • the display element 200 capable of displaying 4K video can be realized.
  • the display element 200 capable of displaying 4K video can be realized.
  • the display element 200 that can display 4K video can be realized.
  • the display device 300 includes a light source 301, a display element 200, and a lens 302. 11A and 11B illustrate one of the micromachines 100 included in the display element 200 as the display element 200.
  • FIG. 11A and 11B illustrate one of the micromachines 100 included in the display element 200 as the display element 200.
  • the electrode 121 When the electrode 121 is tilted toward the electrode 123, the light 311 emitted from the light source 301 is reflected by the electrode 121, enters the lens 302, and is then projected on the screen 303.
  • the state of the micromachine 100 at this time is referred to as an on state.
  • the electrode 121 When the electrode 121 is inclined toward the electrode 122, the light 311 emitted from the light source 301 is reflected by the electrode 121 but does not enter the lens 302. Therefore, it is not projected on the screen 303.
  • the state of the micromachine 100 at this time is referred to as an off state.
  • gradation display time gradation
  • color display can be realized by providing a color filter that sequentially switches RGB between the light source 301 and the micromachine 100 or between the micromachine 100 and the screen 303.
  • One embodiment of the present invention is not limited to DMD but can be used for other MEMS elements.
  • DMS Digital Micro Shutter
  • GLV Grating Light Valve
  • RF MEMS RF MEMS
  • MIRASOL registered trademark
  • MIRASOL interference modulation
  • shutter type MEMS display element shutter type MEMS display element
  • optical interference type MEMS display element and the like.
  • a display device which is a device including a micromachine, a display element, and a display element can be combined with a variety of elements.
  • elements include EL (electroluminescence) elements (EL elements including organic and inorganic substances, organic EL elements, inorganic EL elements), LEDs (white LEDs, red LEDs, green LEDs, blue LEDs, etc.), currents
  • EL elements electroluminescence elements
  • LEDs white LEDs, red LEDs, green LEDs, blue LEDs, etc.
  • currents There are a transistor, an electron emitting element, a liquid crystal element, an electronic ink, an electrophoretic element, an electrowetting element, a piezoelectric ceramic, a carbon nanotube, etc.
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using electronic ink, electronic powder fluid (registered trademark), or an electrophoretic element is electronic paper.
  • a graphene and a graphite may be arrange
  • Graphene or graphite may be a multilayer film in which a plurality of layers are stacked.
  • a nitride semiconductor for example, an n-type GaN semiconductor layer having a crystal can be easily formed thereon.
  • a p-type GaN semiconductor layer having a crystal or the like can be provided thereon to form an LED.
  • an AlN layer may be provided between graphene or graphite and an n-type GaN semiconductor layer having a crystal.
  • the GaN semiconductor layer of the LED may be formed by MOCVD.
  • the GaN semiconductor layer of the LED can be formed by a sputtering method.
  • FIG. 12 shows a structural example of the MEMS shutter.
  • a shutter 1300 illustrated in FIG. 12 includes a movable light shielding layer 1302 coupled to an actuator 1311.
  • the actuator 1311 is provided on a light shielding layer having an opening 1304 (not shown because the drawing is complicated), and includes an actuator 315 having two flexibility.
  • One side of the movable light shielding layer 1302 is electrically connected to the actuator 1315.
  • the actuator 1315 has a function of moving the movable light shielding layer 1302 in the lateral direction parallel to the surface of the light shielding layer having the opening 1304.
  • the actuator 1315 includes a movable electrode 1321 electrically connected to the movable light shielding layer 1302 and the structure body 1319, and a movable electrode 1325 electrically connected to the structure body 1323.
  • the movable electrode 1325 is adjacent to the movable electrode 1321, one end of the movable electrode 1325 is electrically connected to the structure 1323, and the other end can move freely.
  • the end of the movable electrode 1325 that can freely move is curved so as to be closest to the connection portion of the movable electrode 1321 and the structure 1319.
  • the other side of the movable light shielding layer 1302 is connected to a spring 1317 having a restoring force that opposes the force exerted by the actuator 1311.
  • the spring 1317 is connected to the structure 1327.
  • the structure body 1319, the structure body 1323, and the structure body 1327 function as a mechanical support body that floats the movable light shielding layer 1302, the actuator 1315, and the spring 1317 in the vicinity of the surface of the light shielding layer having the opening 1304.
  • An opening 1304 surrounded by the light shielding layer is provided below the movable light shielding layer 1302. Note that the shapes of the movable light shielding layer 1302 and the opening 1304 are not limited thereto.
  • the structure body 1323 included in the shutter 1300 is electrically connected to a transistor (not shown).
  • the transistor is a transistor for driving the movable light shielding layer.
  • an arbitrary voltage can be applied to the movable electrode 1325 connected to the structure body 1323 through the transistor.
  • the structure body 1319 and the structure body 1327 are each connected to a ground electrode (GND). Therefore, the potentials of the movable electrode 1321 connected to the structure body 1319 and the spring 1317 connected to the structure body 1327 are GND.
  • the structure body 1319 and the structure body 1327 may be electrically connected to a common electrode to which an arbitrary voltage can be applied.
  • the structure body 1319 and the structure body 1327 may be replaced with an actuator 1311 to form a shutter having two actuators 1311.
  • the movable electrode 1321 and the movable electrode 1325 are electrically attracted to each other due to a potential difference between the movable electrode 1325 and the movable electrode 1321.
  • the movable light-shielding layer 1302 connected to the movable electrode 1321 is drawn toward the structure body 1323 and moves laterally toward the structure body 1323. Since the movable electrode 1321 functions as a spring, when the potential difference between the movable electrode 1321 and the movable electrode 1325 is removed, the movable electrode 1321 releases the movable light shielding layer 1302 while releasing the stress accumulated in the movable electrode 1321. Push back to its initial position.
  • the opening 1304 may be set to be covered by the movable light shielding layer 1302 in a state where the movable electrode 1321 is attracted to the movable electrode 1325, or conversely, the movable light shielding layer 1302 is formed on the opening 1304. You may set so that it may not overlap.
  • a transistor 410 illustrated in FIG. 13A1 is a channel protection transistor which is a kind of bottom-gate transistor.
  • the transistor 410 includes an electrode 246 that can function as a gate electrode over the insulating layer 102.
  • the semiconductor layer 242 is provided over the electrode 246 with the insulating layer 216 interposed therebetween.
  • the electrode 246 can be formed using a material and a method similar to those of the electrode 103.
  • the insulating layer 216 can be formed using a material and a method similar to those of the insulating layer 105.
  • the semiconductor layer 242 can be formed using a material and a method similar to those of the semiconductor layer 106.
  • the transistor 410 includes an insulating layer 209 that can function as a channel protective layer over the channel formation region of the semiconductor layer 242.
  • the insulating layer 209 can be formed using a material and a method similar to those of the insulating layer 216.
  • the electrode 244 a and the electrode 244 b are provided over the insulating layer 216 in contact with part of the semiconductor layer 242. Part of the electrode 244 a and part of the electrode 244 b are formed over the insulating layer 209.
  • the insulating layer 209 By providing the insulating layer 209 over the channel formation region, exposure of the semiconductor layer 242 that occurs when the electrodes 244a and 244b are formed can be prevented. Therefore, the channel formation region of the semiconductor layer 242 can be prevented from being etched when the electrodes 244a and 244b are formed. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • the transistor 410 includes the insulating layer 218 over the electrode 244a, the electrode 244b, and the insulating layer 209, and the insulating layer 219 over the insulating layer 218.
  • the insulating layer 218 can be formed using a material and a method similar to those of the insulating layer 108.
  • the insulating layer 219 can be formed using a material and a method similar to those of the insulating layer 109.
  • a transistor 411 illustrated in FIG. 13A2 is different from the transistor 410 in that the transistor 411 includes an electrode 213 that can function as a back gate electrode over the insulating layer 118.
  • the electrode 213 can be formed using a material and a method similar to those of the electrode 103.
  • the back gate electrode is formed using a conductive layer, and the channel formation region of the semiconductor layer is sandwiched between the gate electrode and the back gate electrode. Therefore, the back gate electrode can function in the same manner as the gate electrode.
  • the potential of the back gate electrode may be the same as that of the gate electrode, or may be a GND potential or an arbitrary potential.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate electrode independently of the gate electrode.
  • Both the electrode 246 and the electrode 213 can function as gate electrodes.
  • each of the insulating layer 216, the insulating layer 209, and the insulating layer 218 can function as a gate insulating layer.
  • the other is sometimes referred to as a “back gate electrode”.
  • the electrode 246 when the electrode 213 is referred to as a “gate electrode”, the electrode 246 may be referred to as a “back gate electrode”.
  • the transistor 411 can be regarded as a kind of top-gate transistor.
  • One of the electrode 246 and the electrode 213 may be referred to as a “first gate electrode”, and the other may be referred to as a “second gate electrode”.
  • the electrode 246 and the electrode 213 With the electrode 246 and the electrode 213 with the semiconductor layer 242 interposed therebetween, and further by setting the electrode 246 and the electrode 213 to have the same potential, a region where carriers flow in the semiconductor layer 242 becomes larger in the film thickness direction. The amount of carrier movement increases. As a result, the on-state current of the transistor 411 increases and the field-effect mobility increases.
  • the transistor 411 has a large on-state current with respect to the occupied area. That is, the area occupied by the transistor 411 can be reduced with respect to the required on-state current. According to one embodiment of the present invention, the area occupied by a transistor can be reduced. Thus, according to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • the gate electrode and the back gate electrode are formed using conductive layers, they have a function of preventing an electric field generated outside the transistor from acting on a semiconductor layer in which a channel is formed (particularly, an electric field shielding function against static electricity). .
  • the electric field shielding function can be improved by forming the back gate electrode larger than the semiconductor layer and covering the semiconductor layer with the back gate electrode.
  • the electrode 246 and the electrode 213 each have a function of shielding an electric field from the outside, charges such as charged particles generated on the insulating layer 102 side or above the electrode 213 do not affect the channel formation region of the semiconductor layer 242.
  • deterioration of a stress test for example, a gate bias-temperature (GBT) stress test in which a negative charge is applied to the gate
  • GBT gate bias-temperature
  • the BT stress test is a kind of accelerated test, and it is possible to evaluate a change in characteristics (aging) of a transistor caused by long-term use in a short time.
  • the amount of change in the threshold voltage of the transistor before and after the BT stress test is an important index for examining reliability. Before and after the BT stress test, the smaller the variation amount of the threshold voltage, the higher the reliability of the transistor.
  • the electrode 246 and the electrode 213 are included, and the electrode 246 and the electrode 213 are set to the same potential, the amount of variation in threshold voltage is reduced. For this reason, variation in electrical characteristics among a plurality of transistors is reduced at the same time.
  • a transistor having a back gate electrode also has a smaller threshold voltage variation before and after the + GBT stress test in which a positive charge is applied to the gate than a transistor having no back gate electrode.
  • the back gate electrode when light enters from the back gate electrode side, the back gate electrode is formed using a light-shielding conductive film, whereby light can be prevented from entering the semiconductor layer from the back gate electrode side. Therefore, light deterioration of the semiconductor layer can be prevented, and deterioration of electrical characteristics such as shift of the threshold voltage of the transistor can be prevented.
  • a highly reliable transistor can be realized.
  • a highly reliable semiconductor device can be realized.
  • a transistor 420 illustrated in FIG. 13B1 is a channel-protective transistor that is one of bottom-gate transistors.
  • the transistor 420 has substantially the same structure as the transistor 410 except that the insulating layer 209 covers the semiconductor layer 242.
  • the semiconductor layer 242 and the electrode 244a are electrically connected to each other in an opening formed by selectively removing part of the insulating layer 209 overlapping with the semiconductor layer 242.
  • the semiconductor layer 242 and the electrode 244b are electrically connected to each other in an opening formed by selectively removing part of the insulating layer 209 which overlaps with the semiconductor layer 242.
  • a region of the insulating layer 209 that overlaps with a channel formation region can function as a channel protective layer.
  • a transistor 421 illustrated in FIG. 13B2 is different from the transistor 420 in that the transistor 421 includes an electrode 213 which can function as a back gate electrode over the insulating layer 118.
  • the semiconductor layer 242 By providing the insulating layer 209, exposure of the semiconductor layer 242 that occurs when the electrodes 244a and 244b are formed can be prevented. Therefore, the semiconductor layer 242 can be prevented from being thinned when the electrodes 244a and 244b are formed.
  • the distance between the electrode 244a and the electrode 246 and the distance between the electrode 244b and the electrode 246 are longer in the transistor 420 and the transistor 421 than in the transistor 410 and the transistor 411. Accordingly, parasitic capacitance generated between the electrode 244a and the electrode 246 can be reduced. In addition, parasitic capacitance generated between the electrode 244b and the electrode 246 can be reduced. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • a transistor 430 illustrated in FIG. 14A1 is a kind of top-gate transistor.
  • the transistor 430 includes the semiconductor layer 242 over the insulating layer 102, and includes the electrode 244a in contact with part of the semiconductor layer 242 and the electrode 244b in contact with part of the semiconductor layer 242 over the semiconductor layer 242 and the insulating layer 102.
  • the insulating layer 216 is provided over the semiconductor layer 242, the electrode 244a, and the electrode 244b, and the electrode 246 is provided over the insulating layer 216.
  • the transistor 430 since the electrode 246 and the electrode 244a and the electrode 246 and the electrode 244b do not overlap with each other, the parasitic capacitance generated between the electrode 246 and the electrode 244a and the parasitic capacitance generated between the electrode 246 and the electrode 244b are reduced. be able to.
  • the impurity element 255 is introduced into the semiconductor layer 242 using the electrode 246 as a mask, whereby an impurity region can be formed in the semiconductor layer 242 in a self-aligned manner. (See FIG. 14A3). According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • the impurity element 255 can be introduced using an ion implantation apparatus, an ion doping apparatus, or a plasma treatment apparatus.
  • the impurity element 255 for example, at least one element of a Group 13 element or a Group 15 element can be used. In the case where an oxide semiconductor is used for the semiconductor layer 242, as the impurity element 255, at least one element of a rare gas, hydrogen, and nitrogen can be used.
  • a transistor 431 illustrated in FIG. 14A2 is different from the transistor 430 in that the electrode 213 and the insulating layer 217 are included.
  • the transistor 431 includes an electrode 213 formed over the insulating layer 102 and an insulating layer 217 formed over the electrode 213.
  • the electrode 213 can function as a back gate electrode.
  • the insulating layer 217 can function as a gate insulating layer.
  • the insulating layer 217 can be formed using a material and a method similar to those of the insulating layer 216.
  • the transistor 431 is a transistor having a large on-state current with respect to the occupied area. That is, the area occupied by the transistor 431 can be reduced with respect to the required on-state current. According to one embodiment of the present invention, the area occupied by a transistor can be reduced. Thus, according to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • a transistor 440 illustrated in FIG. 14B1 is one of top-gate transistors.
  • the transistor 440 is different from the transistor 430 in that the semiconductor layer 242 is formed after the electrodes 244a and 244b are formed.
  • a transistor 441 illustrated in FIG. 14B2 is different from the transistor 440 in that the electrode 213 and the insulating layer 217 are included.
  • part of the semiconductor layer 242 is formed over the electrode 244a, and the other part of the semiconductor layer 242 is formed over the electrode 244b.
  • the transistor 441 is a transistor having a large on-state current with respect to the occupied area. That is, the area occupied by the transistor 441 can be reduced with respect to the required on-state current. According to one embodiment of the present invention, the area occupied by a transistor can be reduced. Thus, according to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • the transistor 440 and the transistor 441 can also form impurity regions in a self-aligned manner in the semiconductor layer 242 by introducing the impurity element 255 into the semiconductor layer 242 using the electrode 246 as a mask after the electrode 246 is formed. it can. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized. According to one embodiment of the present invention, a highly integrated semiconductor device can be realized.
  • FIG. 15 illustrates an example of a transistor structure using an oxide semiconductor as the semiconductor layer 242.
  • a transistor 450 illustrated in FIG. 15 has a structure in which a semiconductor layer 242b is formed over a semiconductor layer 242a, and an upper surface of the semiconductor layer 242b and side surfaces of the semiconductor layer 242b and the semiconductor layer 242a are covered with the semiconductor layer 242c.
  • FIG. 15A is a top view of the transistor 450.
  • FIG. 15B is a cross-sectional view (cross-sectional view in the channel length direction) of the portion indicated by the dashed-dotted line X1-X2 in FIG.
  • FIG. 15C is a cross-sectional view (cross-sectional view in the channel width direction) of the portion indicated by the dashed-dotted line Y1-Y2 in FIG.
  • the semiconductor layer 242a, the semiconductor layer 242b, and the semiconductor layer 242c are formed using a material containing one or both of In and Ga.
  • a material containing one or both of In and Ga typically, an In—Ga oxide (an oxide containing In and Ga), an In—Zn oxide (an oxide containing In and Zn), an In—M—Zn oxide (In, the element M, Zn-containing oxide, wherein the element M is one or more elements selected from Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf, and is a metal element having a stronger binding force to oxygen than In There is.)
  • the semiconductor layer 242a and the semiconductor layer 242c are preferably formed using a material containing one or more of the same metal elements among the metal elements included in the semiconductor layer 242b.
  • a material containing one or more of the same metal elements among the metal elements included in the semiconductor layer 242b When such a material is used, interface states can be hardly generated at the interface between the semiconductor layer 242a and the semiconductor layer 242b and the interface between the semiconductor layer 242c and the semiconductor layer 242b. Thus, carrier scattering and trapping at the interface are unlikely to occur, and the field-effect mobility of the transistor can be improved. In addition, variation in threshold voltage of the transistor can be reduced. Therefore, a semiconductor device having favorable electrical characteristics can be realized.
  • the thickness of the semiconductor layer 242a and the semiconductor layer 242c is 3 nm to 100 nm, preferably 3 nm to 50 nm.
  • the thickness of the semiconductor layer 242b is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm.
  • the semiconductor layer 242b is an In-M-Zn oxide and the semiconductor layer 242a and the semiconductor layer 242c are also In-M-Zn oxide
  • y 1 / x 1 is y 2 / x 2
  • the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so as to be larger.
  • the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so that y 1 / x 1 is 1.5 times or more larger than y 2 / x 2 . More preferably, the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so that y 1 / x 1 is twice or more larger than y 2 / x 2 . More preferably, the semiconductor layer 242a, the semiconductor layer 242c, and the semiconductor layer 242b are selected so that y 1 / x 1 is three times or more larger than y 2 / x 2 .
  • y 1 be x 1 or more because stable electrical characteristics can be imparted to the transistor.
  • y 1 is preferably less than 3 times x 1 .
  • the semiconductor layer 242a and the semiconductor layer 242c can be a layer in which oxygen vacancies are less likely to occur than in the semiconductor layer 242b.
  • the semiconductor layer 242a and the semiconductor layer 242c are In-M-Zn oxides
  • the contents of In and the element M except for Zn and O are preferably less than 50 atomic% for In and 50 atomic% for the element M. More preferably, In is less than 25 atomic%, and the element M is 75 atomic% or more.
  • the semiconductor layer 242b is an In-M-Zn oxide
  • the contents of In and the element M except for Zn and O are preferably greater than or equal to 25 atomic%, more preferably less than 75 atomic%, and more preferably less than 75 atomic%. It is assumed that In is 34 atomic% or more and the element M is less than 66 atomic%.
  • An oxide, gallium oxide, or the like can be used.
  • an In—Ga—Zn oxide formed using a target with an atomic ratio such as the above can be used.
  • the atomic ratios of the semiconductor layer 242a, the semiconductor layer 242b, and the semiconductor layer 242c each include a variation of plus or minus 20% of the above atomic ratio as an error.
  • the semiconductor layer 242b In order to impart stable electrical characteristics to the transistor including the semiconductor layer 242b, impurities and oxygen vacancies in the semiconductor layer 242b are reduced to high purity intrinsic, and the semiconductor layer 242b can be regarded as intrinsic or substantially intrinsic.
  • a physical semiconductor layer is preferable.
  • an oxide semiconductor layer that can be regarded as substantially intrinsic means that the carrier density in the oxide semiconductor layer is less than 8 ⁇ 10 11 / cm 3 , or less than 1 ⁇ 10 11 / cm 3 , and 1 ⁇ 10 ⁇ 9 / An oxide semiconductor layer which is greater than or equal to cm 3 .
  • FIG. 16 illustrates an example of a transistor structure using an oxide semiconductor as the semiconductor layer 242.
  • the semiconductor layer 242b is formed over the semiconductor layer 242a.
  • the transistor 422 is a kind of bottom-gate transistor having a back gate electrode.
  • FIG. 16A is a top view of the transistor 422.
  • FIG. 16B is a cross-sectional view (cross-sectional view in the channel length direction) of the portion indicated by the dashed-dotted line X1-X2 in FIG.
  • FIG. 16C is a cross-sectional view (cross-sectional view in the channel width direction) of the portion indicated by the dashed-dotted line Y1-Y2 in FIG.
  • the electrode 213 provided over the insulating layer 219 is electrically connected to the electrode 246 through an opening 247 a and an opening 247 b provided in the insulating layer 216, the insulating layer 218, and the insulating layer 219. Therefore, the same potential is supplied to the electrode 213 and the electrode 246.
  • One of the openings 247a and 247b may not be provided. Further, it is not necessary to provide both the opening 247a and the opening 247b. When both the opening 247a and the opening 247b are not provided, different potentials can be supplied to the electrode 213 and the electrode 246.
  • FIG. 19A is an energy band structure diagram of the portion indicated by the dashed-dotted line D1-D2 in FIG.
  • FIG. 19A illustrates an energy band structure of a channel formation region of the transistor 450.
  • Ec382, Ec383a, Ec383b, Ec383c, and Ec386 indicate the energy at the lower end of the conduction band of the insulating layer 102, the semiconductor layer 242a, the semiconductor layer 242b, the semiconductor layer 242c, and the insulating layer 216, respectively.
  • the difference between the vacuum level and the energy at the bottom of the conduction band is defined as the energy gap based on the difference between the vacuum level and the energy at the top of the valence band (also referred to as ionization potential). Subtracted value.
  • the energy gap can be measured using a spectroscopic ellipsometer (HORIBA JOBIN YVON UT-300).
  • the energy difference between the vacuum level and the upper end of the valence band can be measured using an ultraviolet photoelectron spectroscopy (UPS) device (PHI VersaProbe).
  • UPS ultraviolet photoelectron spectroscopy
  • Ec382 and Ec386 are closer to a vacuum level (having a lower electron affinity) than Ec383a, Ec383b, and Ec383c.
  • Ec383a is closer to the vacuum level than Ec383b. Specifically, Ec383a is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less vacuum level than Ec383b. It is preferable that it is close to.
  • Ec383c is closer to the vacuum level than Ec383b. Specifically, Ec383c is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less than Ec383b. It is preferable that it is close to.
  • a mixed region is formed in the vicinity of the interface between the semiconductor layer 242a and the semiconductor layer 242b and in the vicinity of the interface between the semiconductor layer 242b and the semiconductor layer 242c, and thus the energy at the lower end of the conduction band changes continuously. That is, there are almost no levels at these interfaces.
  • the transistor 134 having the stacked structure of the oxide semiconductor can achieve high field effect mobility.
  • trap states 390 due to impurities and defects can be formed in the vicinity of the interface between the semiconductor layer 242a and the insulating layer 102 and in the vicinity of the interface between the semiconductor layer 242c and the insulating layer 216.
  • the presence of the semiconductor layer 242a and the semiconductor layer 242c makes it possible to keep the semiconductor layer 242b away from the trap level.
  • the transistor 134 illustrated in this embodiment is formed so that the upper surface and the side surface of the semiconductor layer 242b are in contact with the semiconductor layer 242c, and the lower surface of the semiconductor layer 242b is in contact with the semiconductor layer 242a. In this manner, the semiconductor layer 242b is covered with the semiconductor layer 242a and the semiconductor layer 242c, so that the influence of the trap order can be further reduced.
  • the band gap of the semiconductor layer 242a and the semiconductor layer 242c is preferably wider than the band gap of the semiconductor layer 242b.
  • FIG. 19B is an energy band structure diagram of the region indicated by the alternate long and short dash line in FIG. 16B.
  • FIG. 19B illustrates an energy band structure of a channel formation region of the transistor 422.
  • Ec 387 indicates the energy at the lower end of the conduction band of the insulating layer 218.
  • the semiconductor layer 242 includes the semiconductor layer 242a and the semiconductor layer 242b
  • the semiconductor layer 242 is affected by the trap level 390 because the semiconductor layer 242c is not provided.
  • higher field-effect mobility can be achieved than when the semiconductor layer 242 has a single-layer structure.
  • a transistor with little variation in electrical characteristics can be realized.
  • a semiconductor device with little variation in electrical characteristics can be realized.
  • a highly reliable transistor can be realized. Therefore, a highly reliable semiconductor device can be realized.
  • An oxide semiconductor has a large energy gap of 3.0 eV or more and a high transmittance with respect to visible light.
  • a transistor with low power consumption can be realized.
  • a semiconductor device such as a display element or a display device with low power consumption can be realized.
  • a semiconductor device such as a display element or a display device with favorable reliability can be realized.
  • the transistor 450 By providing the semiconductor layer 242 b over the convex portion provided in the insulating layer 102, the side surface of the semiconductor layer 242 b can be covered with the electrode 246.
  • the transistor 450 has a structure in which the semiconductor layer 242b can be electrically surrounded by the electric field of the electrode 246.
  • a transistor structure that electrically surrounds a semiconductor layer in which a channel is formed by an electric field of a conductive film is referred to as a surrounded channel (s-channel) structure.
  • a transistor having an s-channel structure is also referred to as an “s-channel transistor” or an “s-channel transistor”.
  • a channel may be formed in the entire semiconductor layer 242b (bulk).
  • the drain current of the transistor can be increased and a larger on-current can be obtained. Further, the entire region of the channel formation region formed in the semiconductor layer 242b can be depleted by the electric field of the electrode 246. Therefore, in the s-channel structure, the off-state current of the transistor can be further reduced.
  • the exposed semiconductor layer 242a may be removed when the semiconductor layer 242b is formed. In this case, the side surfaces of the semiconductor layer 242a and the semiconductor layer 242b may be aligned.
  • FIG. 17A is a top view of the transistor 451.
  • FIG. 17B is a cross-sectional view illustrating a portion indicated by the dashed-dotted line X1-X2 in FIG.
  • FIG. 17C is a cross-sectional view illustrating a portion indicated by dashed-dotted line Y1-Y2 in FIG.
  • FIG. 18A is a top view of the transistor 452.
  • FIG. 18B is a cross-sectional view illustrating a portion indicated by the dashed-dotted line X1-X2 in FIG. 18C is a cross-sectional view illustrating a portion indicated by dashed-dotted line Y1-Y2 in FIG.
  • the layer 214 is provided over the insulating layer 110, but may be provided over the insulating layer 218.
  • the layer 214 is formed using a light-blocking material, variation in characteristics of the transistor due to light irradiation, reduction in reliability, or the like can be prevented. Note that the above effect can be enhanced by forming the layer 214 at least larger than the semiconductor layer 242b and covering the semiconductor layer 242b with the layer 214.
  • the layer 214 can be formed using an organic material, an inorganic material, or a metal material. In the case where the layer 214 is formed using a conductive material, a voltage may be supplied to the layer 214 or the layer 214 may be in an electrically floating (floating) state.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a CAAC-OS C Axis Crystalline Oxide Semiconductor
  • a polycrystalline oxide semiconductor a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, and the like can be given.
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and a microcrystalline oxide semiconductor.
  • CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • the CAAC-OS is one of oxide semiconductors having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • a plurality of pellets can be confirmed by observing a combined analysis image (also referred to as a high-resolution TEM image) of a CAAC-OS bright field image and a diffraction pattern with a transmission electron microscope (TEM: Transmission Electron Microscope). .
  • TEM Transmission Electron Microscope
  • the boundary between pellets that is, the crystal grain boundary (also referred to as grain boundary) cannot be clearly confirmed. Therefore, it can be said that the CAAC-OS does not easily lower the electron mobility due to the crystal grain boundary.
  • FIG. 20A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • Acquisition of a Cs-corrected high-resolution TEM image can be performed by, for example, an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 20B shows a Cs-corrected high-resolution TEM image obtained by enlarging the region (1) in FIG. FIG. 20B shows that metal atoms are arranged in layers in the pellet.
  • the arrangement of each layer of metal atoms reflects unevenness on a surface (also referred to as a formation surface) or an upper surface where a CAAC-OS film is formed, and is parallel to the formation surface or upper surface of the CAAC-OS.
  • the CAAC-OS has a characteristic atomic arrangement.
  • FIG. 20C shows a characteristic atomic arrangement with auxiliary lines. 20B and 20C, it can be seen that the size of one pellet is about 1 nm to 3 nm, and the size of the gap generated by the inclination between the pellet and the pellet is about 0.8 nm. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • nc nanocrystal
  • the arrangement of the CAAC-OS pellets 5100 on the substrate 5120 is schematically shown to be a structure in which bricks or blocks are stacked (FIG. 20D). reference.).
  • a portion where an inclination is generated between the pellets observed in FIG. 20C corresponds to a region 5161 illustrated in FIG.
  • FIG. 21A shows a Cs-corrected high-resolution TEM image of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface.
  • the Cs-corrected high-resolution TEM images obtained by enlarging the region (1), the region (2), and the region (3) in FIG. 21 (A) are shown in FIGS. 21 (B), 21 (C), and 21 (D), respectively.
  • CAAC-OS analyzed by X-ray diffraction X-ray Diffraction
  • XRD X-Ray Diffraction
  • a peak appears when the diffraction angle (2 ⁇ ) is around 31 ° as illustrated in FIG. There is. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the CAAC-OS crystal has c-axis orientation, and the c-axis is oriented in a direction substantially perpendicular to the formation surface or the top surface. It can be confirmed.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • a peak at 2 ⁇ of around 36 ° indicates that a crystal having no c-axis alignment is included in part of the CAAC-OS.
  • 2 ⁇ has a peak in the vicinity of 31 °, and 2 ⁇ has no peak in the vicinity of 36 °.
  • a CAAC-OS analyzed by electron diffraction will be described.
  • a diffraction pattern (a limited-field transmission electron diffraction pattern as shown in FIG. 23A) is obtained. Say) may appear.
  • This diffraction pattern includes spots caused by the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface.
  • FIG. 23B shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface.
  • a ring-shaped diffraction pattern is confirmed from FIG. Therefore, electron diffraction shows that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation.
  • the first ring in FIG. 23B is considered to originate from the (010) plane and the (100) plane of InGaZnO 4 crystal. Further, the second ring in FIG. 23B is considered to be due to the (110) plane or the like.
  • a CAAC-OS is an oxide semiconductor with a low density of defect states. Examples of defects in the oxide semiconductor include defects due to impurities and oxygen vacancies. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor with a low impurity concentration. A CAAC-OS can also be referred to as an oxide semiconductor with few oxygen vacancies.
  • An impurity contained in the oxide semiconductor might serve as a carrier trap or a carrier generation source.
  • oxygen vacancies in the oxide semiconductor may serve as carrier traps or may serve as carrier generation sources by capturing hydrogen.
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • An oxide semiconductor with a low defect level density (low oxygen vacancies) can have a low carrier density.
  • Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
  • the CAAC-OS has a low impurity concentration and a low density of defect states. That is, it is likely to be a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. Therefore, a transistor using the CAAC-OS rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has few carrier traps. The charge trapped in the carrier trap of the oxide semiconductor takes a long time to be released and may behave as if it were a fixed charge. Therefore, a transistor including an oxide semiconductor with a high impurity concentration and a high density of defect states may have unstable electrical characteristics.
  • a transistor using a CAAC-OS has a small change in electrical characteristics and has high reliability.
  • CAAC-OS since the CAAC-OS has a low defect level density, carriers generated by light irradiation or the like are rarely trapped in the defect level. Therefore, a transistor using the CAAC-OS has little change in electrical characteristics due to irradiation with visible light or ultraviolet light.
  • Microcrystalline oxide semiconductor ⁇ Microcrystalline oxide semiconductor> Next, a microcrystalline oxide semiconductor will be described.
  • a microcrystalline oxide semiconductor has a region where a crystal part can be confirmed and a region where a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the microcrystalline oxide semiconductor has a size of 1 nm to 100 nm, or 1 nm to 10 nm.
  • an oxide semiconductor including a nanocrystal that is a microcrystal of 1 nm to 10 nm, or 1 nm to 3 nm is referred to as an nc-OS (nanocrystalline Oxide Semiconductor).
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an amorphous oxide semiconductor depending on an analysis method. For example, when structural analysis is performed on the nc-OS using an XRD apparatus using X-rays having a diameter larger than that of the pellet, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • a diffraction pattern such as a halo pattern is observed.
  • nanobeam electron diffraction is performed on the nc-OS using an electron beam having a probe diameter that is close to the pellet size or smaller than the pellet size, spots are observed.
  • a region with high luminance may be observed like a circle (in a ring shape).
  • a plurality of spots may be observed in the ring-shaped region.
  • the nc-OS since the crystal orientation is not regular between the pellets (nanocrystals), the nc-OS has an oxide semiconductor having RANC (Random Aligned nanocrystals), or NANC (Non-Aligned nanocrystals). It can also be called an oxide semiconductor.
  • RANC Random Aligned nanocrystals
  • NANC Non-Aligned nanocrystals
  • the nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • An amorphous oxide semiconductor is an oxide semiconductor in which atomic arrangement in a film is irregular and does not have a crystal part.
  • An example is an oxide semiconductor having an amorphous state such as quartz.
  • a structure having no order in the atomic arrangement may be referred to as a complete amorphous structure.
  • a structure having ordering up to the nearest interatomic distance or the distance between the second adjacent atoms and having no long-range ordering may be called an amorphous structure. Therefore, according to the strictest definition, an oxide semiconductor having order in the atomic arrangement cannot be called an amorphous oxide semiconductor. At least an oxide semiconductor having long-range order cannot be called an amorphous oxide semiconductor.
  • the CAAC-OS and the nc-OS cannot be referred to as an amorphous oxide semiconductor or a completely amorphous oxide semiconductor because of having a crystal part.
  • an oxide semiconductor may have a structure between the nc-OS and an amorphous oxide semiconductor.
  • An oxide semiconductor having such a structure is particularly referred to as an amorphous-like oxide semiconductor (a-like OS).
  • a void (also referred to as a void) may be observed in a high-resolution TEM image. Moreover, in a high-resolution TEM image, it has the area
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • sample A As samples for electron irradiation, an a-like OS (referred to as sample A), nc-OS (referred to as sample B), and CAAC-OS (referred to as sample C) are prepared. Each sample is an In—Ga—Zn oxide.
  • the determination of which part is regarded as one crystal part may be performed as follows.
  • the unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less can be regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 24 is an example in which the average size of the crystal parts (from 22 to 45) of each sample was examined. However, the length of the lattice fringes described above is the size of the crystal part. From FIG. 24, it can be seen that in the a-like OS, the crystal part becomes larger according to the cumulative dose of electrons. Specifically, as shown by (1) in FIG. 24, the crystal portion (also referred to as initial nucleus) which was about 1.2 nm in the initial stage of observation by TEM has a cumulative irradiation dose of 4.2. It can be seen that the film grows to a size of about 2.6 nm at ⁇ 10 8 e ⁇ / nm 2 .
  • the crystal part sizes of the nc-OS and the CAAC-OS are about 1.4 nm, respectively, regardless of the cumulative electron dose. And about 2.1 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a lower density than the nc-OS and the CAAC-OS.
  • the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition.
  • the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition.
  • An oxide semiconductor that is less than 78% of the density of a single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • the density corresponding to the single crystal in a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, a microcrystalline oxide semiconductor, and a CAAC-OS, for example.
  • FIG. 25A is a schematic view of a deposition chamber in which a CAAC-OS is deposited by a sputtering method.
  • the target 5130 is bonded to the backing plate.
  • a plurality of magnets are arranged at positions facing the target 5130 via the backing plate.
  • a magnetic field is generated by the plurality of magnets.
  • a sputtering method that uses a magnetic field to increase the deposition rate is called a magnetron sputtering method.
  • the substrate 5120 is disposed so as to face the target 5130, and the distance d (also referred to as target-substrate distance (T-S distance)) is 0.01 m or more and 1 m or less, preferably 0.02 m or more and 0. .5m or less.
  • the film formation chamber is mostly filled with a film forming gas (for example, oxygen, argon, or a mixed gas containing oxygen at a ratio of 5% by volume or more), and is 0.01 Pa to 100 Pa, preferably 0.1 Pa to 10 Pa. Controlled.
  • a high-density plasma region is formed in the vicinity of the target 5130 by a magnetic field.
  • ions 5101 are generated by ionizing the deposition gas.
  • the ions 5101 are, for example, oxygen cations (O + ), argon cations (Ar + ), and the like.
  • the target 5130 has a polycrystalline structure including a plurality of crystal grains, and any one of the crystal grains includes a cleavage plane.
  • FIG. 26A illustrates an InGaZnO 4 crystal structure included in the target 5130 as an example. Note that FIG. 26A illustrates a structure in the case where an InGaZnO 4 crystal is observed from a direction parallel to the b-axis. FIG. 26A shows that in two adjacent Ga—Zn—O layers, oxygen atoms in each layer are arranged at a short distance. Then, when the oxygen atom has a negative charge, a repulsive force is generated between the two adjacent Ga—Zn—O layers. As a result, the InGaZnO 4 crystal has a cleavage plane between two adjacent Ga—Zn—O layers.
  • the ions 5101 generated in the high-density plasma region are accelerated to the target 5130 side by the electric field and eventually collide with the target 5130.
  • the pellet 5100a and the pellet 5100b which are flat or pellet-like sputtered particles, are peeled off from the cleavage plane and knocked out. Note that the pellets 5100a and 5100b may be distorted in structure due to the impact of collision of the ions 5101.
  • the pellet 5100a is a flat or pellet-like sputtered particle having a triangular plane, for example, a regular triangular plane.
  • the pellet 5100b is a flat or pellet-like sputtered particle having a hexagonal plane, for example, a regular hexagonal plane. Note that flat or pellet-like sputtered particles such as the pellet 5100a and the pellet 5100b are collectively referred to as a pellet 5100.
  • the planar shape of the pellet 5100 is not limited to a triangle or a hexagon. For example, there are cases where a plurality of triangles are combined. For example, there may be a quadrangle (for example, a rhombus) in which two triangles (for example, regular triangles) are combined.
  • the thickness of the pellet 5100 is determined in accordance with the type of film forming gas. Although the reason will be described later, it is preferable to make the thickness of the pellet 5100 uniform. Moreover, it is more preferable that the sputtered particles are in the form of pellets with no thickness than in the form of thick dice.
  • the pellet 5100 has a thickness of 0.4 nm to 1 nm, preferably 0.6 nm to 0.8 nm.
  • the pellet 5100 has a width of 1 nm to 3 nm, preferably 1.2 nm to 2.5 nm.
  • the pellet 5100 corresponds to the initial nucleus described in (1) of FIG.
  • FIG. 26C illustrates a structure in which the peeled pellet 5100 is observed from a direction parallel to the c-axis.
  • the pellet 5100 can also be referred to as a nano-sized sandwich structure having two Ga—Zn—O layers (pan) and an In—O layer (tool).
  • the side surface When the pellet 5100 passes through the plasma, the side surface may be negatively or positively charged. In the pellet 5100, for example, oxygen atoms located on the side surface may be negatively charged. When the side surfaces have charges having the same polarity, charges are repelled, and a flat or pellet shape can be maintained. Note that in the case where the CAAC-OS is an In—Ga—Zn oxide, an oxygen atom bonded to an indium atom may be negatively charged. Alternatively, oxygen atoms bonded to indium atoms, gallium atoms, or zinc atoms may be negatively charged. In addition, the pellet 5100 may grow by bonding with indium atoms, gallium atoms, zinc atoms, oxygen atoms, and the like in the plasma when passing through the plasma.
  • the difference in size between (2) and (1) in FIG. 24 described above corresponds to the amount of growth in plasma.
  • the substrate 5120 has a room temperature
  • the growth of the pellet 5100 over the substrate 5120 hardly occurs, so that the nc-OS is obtained (see FIG. 25B). Since the film can be formed at about room temperature, the nc-OS can be formed even when the substrate 5120 has a large area.
  • it is effective to increase the deposition power in the sputtering method. By increasing the deposition power, the structure of the pellet 5100 can be stabilized.
  • the pellet 5100 flies like a kite in the plasma and flutters up to the substrate 5120. Since the pellet 5100 is charged, a repulsive force is generated when a region where another pellet 5100 has already been deposited approaches.
  • a magnetic field also referred to as a horizontal magnetic field
  • a current flows in a direction from the substrate 5120 toward the target 5130. Therefore, the pellet 5100 receives a force (Lorentz force) on the upper surface of the substrate 5120 by the action of the magnetic field and the current. This can be understood by Fleming's left-hand rule.
  • the pellet 5100 has a larger mass than one atom. Therefore, in order to move the upper surface of the substrate 5120, it is important to apply some force from the outside.
  • One of the forces may be a force generated by the action of a magnetic field and current.
  • the magnetic field in the direction parallel to the top surface of the substrate 5120 is 10 G or more, preferably 20 G or more, and more preferably. Is preferably 30G or more, more preferably 50G or more.
  • the magnetic field in the direction parallel to the upper surface of the substrate 5120 is 1.5 times or more, preferably 2 times or more, more preferably 3 times or more, the magnetic field in the direction perpendicular to the upper surface of the substrate 5120 More preferably, a region that is five times or more is provided.
  • the direction of the horizontal magnetic field on the upper surface of the substrate 5120 continues to change as the magnet and the substrate 5120 move or rotate relative to each other. Therefore, on the upper surface of the substrate 5120, the pellet 5100 receives force from various directions and can move in various directions.
  • the temperature of the upper surface of the substrate 5120 may be, for example, 100 ° C. or higher and lower than 500 ° C., 150 ° C. or higher and lower than 450 ° C., or 170 ° C. or higher and lower than 400 ° C. Therefore, the CAAC-OS can be formed even when the substrate 5120 has a large area.
  • the pellet 5100 when the pellet 5100 is heated on the substrate 5120, atoms are rearranged, and structural distortion caused by the collision of the ions 5101 is reduced.
  • the pellet 5100 whose strain is relaxed is almost a single crystal. Since the pellet 5100 is almost a single crystal, even if the pellets 5100 are heated after being bonded to each other, the pellet 5100 itself hardly expands or contracts. Accordingly, the gaps between the pellets 5100 are widened, so that defects such as crystal grain boundaries are not formed and crevasses are not formed.
  • single crystal oxide semiconductors are not formed as a single plate, but an aggregate of pellets 5100 (nanocrystals) is arranged such that bricks or blocks are stacked. Further, there is no crystal grain boundary between the pellets 5100. Therefore, even when deformation such as shrinkage occurs in the CAAC-OS due to heating at the time of film formation, heating after film formation, bending, or the like, local stress can be relieved or distortion can be released. Therefore, this structure is suitable for use in a flexible semiconductor device. Note that the nc-OS has an arrangement in which pellets 5100 (nanocrystals) are stacked randomly.
  • FIG. 27 shows a schematic cross-sectional view.
  • pellets 5105a and 5105b are deposited over the zinc oxide layer 5102.
  • the pellet 5105a and the pellet 5105b are arranged so that the side surfaces thereof are in contact with each other.
  • the pellet 5105c moves so as to slide on the pellet 5105b after being deposited on the pellet 5105b.
  • a plurality of particles 5103 separated from the target together with zinc oxide are crystallized by heating from the substrate 5120, so that a region 5105a1 is formed.
  • the plurality of particles 5103 may contain oxygen, zinc, indium, gallium, or the like.
  • the region 5105a1 is integrated with the pellet 5105a to be a pellet 5105a2.
  • the pellet 5105c is arranged so that its side surface is in contact with another side surface of the pellet 5105b.
  • the pellet 5105d moves so as to slide on the pellet 5105a2 and the pellet 5105b. Further, the pellet 5105e moves so as to slide on the zinc oxide layer 5102 toward another side surface of the pellet 5105c.
  • the pellet 5105d is disposed so that the side surface thereof is in contact with the side surface of the pellet 5105a2.
  • the pellet 5105e is arranged so that its side surface is in contact with another side surface of the pellet 5105c.
  • a plurality of particles 5103 separated from the target 5130 together with zinc oxide are crystallized by heating from the substrate 5120, so that a region 5105d1 is formed.
  • each CAAC-OS has a larger pellet than the nc-OS.
  • the difference in size between (3) and (2) in FIG. 24 described above corresponds to the amount of growth after deposition.
  • one large pellet may be formed because the gap between the pellets is extremely small.
  • One large pellet has a single crystal structure.
  • the size of the pellet may be 10 nm to 200 nm, 15 nm to 100 nm, or 20 nm to 50 nm when viewed from above.
  • a channel formation region may be contained in one large pellet. That is, a region having a single crystal structure can be used as a channel formation region. Further, when the pellet is large, a region having a single crystal structure may be used as a channel formation region, a source region, and a drain region of the transistor.
  • the channel formation region or the like of the transistor is formed in a region having a single crystal structure, the frequency characteristics of the transistor can be improved.
  • the pellet 5100 is deposited on the substrate 5120 by the above model. Even when the formation surface does not have a crystal structure, a CAAC-OS film can be formed, which indicates that the growth mechanism is different from that of epitaxial growth. In addition, the CAAC-OS does not require laser crystallization and can form a uniform film even on a large-area glass substrate or the like. For example, the CAAC-OS can be formed even if the top surface (formation surface) of the substrate 5120 has an amorphous structure (eg, amorphous silicon oxide).
  • amorphous structure eg, amorphous silicon oxide
  • the pellets 5100 are arranged along the shape.
  • the pellet 5100 is juxtaposed with a flat plate surface parallel to the ab plane facing downward.
  • the thickness of the pellet 5100 is uniform, a layer having a uniform and flat thickness and high crystallinity is formed.
  • the CAAC-OS can be obtained by stacking n layers (n is a natural number).
  • the CAAC-OS has a structure in which n layers (n is a natural number) of layers in which pellets 5100 are arranged along the unevenness are stacked. Since the substrate 5120 has unevenness, the CAAC-OS might easily have a gap between the pellets 5100. However, even in this case, the intermolecular force works between the pellets 5100, and the gaps between the pellets are arranged to be as small as possible even if there are irregularities. Therefore, a CAAC-OS having high crystallinity can be obtained even when there is unevenness.
  • the sputtered particles have a thin pellet shape. Note that in the case where the sputtered particles have a thick dice shape, the surface directed onto the substrate 5120 is not constant, and the thickness and crystal orientation may not be uniform.
  • Electronic devices using the micromachine according to one embodiment of the present invention are stored in a recording medium such as a display device such as a television or a monitor, a lighting device, a desktop or laptop personal computer, a word processor, or a DVD (Digital Versatile Disc).
  • a recording medium such as a display device such as a television or a monitor, a lighting device, a desktop or laptop personal computer, a word processor, or a DVD (Digital Versatile Disc).
  • Image playback device that plays back still images or movies, portable CD player, radio, tape recorder, headphone stereo, stereo, table clock, wall clock, cordless telephone cordless handset, transceiver, mobile phone, car phone, portable game machine, tablet Type terminals, large game machines such as pachinko machines, calculators, personal digital assistants, electronic notebooks, electronic books, electronic translators, voice input devices, video cameras, digital still cameras, electric shavers, microwave ovens and other high-frequency heating devices, electricity Rice cooker, electric Air-conditioning equipment such as washing machines, vacuum cleaners, water heaters, electric fans, hair dryers, air conditioners, humidifiers, dehumidifiers, dishwashers, dish dryers, clothes dryers, futon dryers, electric refrigerators, electric freezers, Examples include electric refrigerator-freezers, DNA storage freezers, flashlights, tools such as chainsaws, medical devices such as smoke detectors and dialysis machines.
  • a moving body driven by an electric motor using electric power from a power storage unit is also included in the category of electronic devices.
  • the moving body include an electric vehicle (EV), a hybrid vehicle (HEV) having both an internal combustion engine and an electric motor, a plug-in hybrid vehicle (PHEV), a tracked vehicle in which these tire wheels are changed to an endless track, and electric assist.
  • EV electric vehicle
  • HEV hybrid vehicle
  • PHEV plug-in hybrid vehicle
  • Examples include motorbikes including bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, and space ships.
  • a television device also referred to as a television or a television receiver
  • a monitor for a computer for example, a large game machine such as a frame, a mobile phone (also referred to as a mobile phone or a mobile phone device), a portable game machine, a portable information terminal, a sound reproducing device, and a pachinko machine.
  • FIG. 28A illustrates a portable game machine including a housing 7101, a housing 7102, a display portion 7103, a display portion 7104, a microphone 7105, a speaker 7106, operation keys 7107, a stylus 7108, and the like.
  • the micromachine according to one embodiment of the present invention can be used for the display element for the display portion 7103 or the display portion 7104, for example.
  • the portable game machine illustrated in FIG. 28A includes two display portions 7103 and 7104, the number of display portions included in the portable game device is not limited thereto.
  • FIG. 28B illustrates a smart watch, which includes a housing 7302, a display portion 7304, operation buttons 7311, operation buttons 7312, a connection terminal 7313, a band 7321, a fastener 7322, and the like.
  • the micromachine according to one embodiment of the present invention can be used for a display element for the display portion 7304, for example.
  • FIG. 28C illustrates a portable information terminal which includes an operation button 7503, an external connection port 7504, a speaker 7505, a microphone 7506, a display portion 7502, and the like in addition to a display portion 7502 incorporated in a housing 7501.
  • the micromachine according to one embodiment of the present invention can be used for a display element for the display portion 7502, for example.
  • FIG. 28D illustrates a video camera, which includes a housing 7701, a housing 7702, a display portion 7703, operation keys 7704, a lens 7705, a connection portion 7706, and the like.
  • the operation key 7704 and the lens 7705 are provided on the housing 7701, and the display portion 7703 is provided on the housing 7702.
  • the housing 7701 and the housing 7702 are connected to each other by a connection portion 7706.
  • the angle between the housing 7701 and the housing 7702 can be changed by the connection portion 7706.
  • the video on the display portion 7703 may be switched in accordance with the angle between the housing 7701 and the housing 7702 in the connection portion 7706.
  • the micromachine according to one embodiment of the present invention can be used for a display element for the display portion 7703, for example.
  • FIG. 28E shows a rear projector (projection TV), which includes a main body 7401, a light source 7402, a display device 7403, a reflector 7405, a reflector 7406, and a screen 7407.
  • the micromachine according to one embodiment of the present invention can be used for the display device 7403, for example.
  • FIG. 28F illustrates a front projector which includes a main body 7601, a light source 7602, a display device 7603, an optical system 7604, and a screen 7605.
  • the micromachine according to one embodiment of the present invention can be used for the display device 7603, for example.
  • a transistor A and a transistor B having the same structure as the transistor 451 were manufactured using the materials and methods described in the above embodiments, and electrical characteristics such as an Id-Vg characteristic were measured.
  • Id is a current flowing through the drain (also referred to as “drain current”)
  • Ig is a current flowing through the gate (also referred to as “gate current”).
  • Vs is a source potential
  • Vd is a potential difference (also referred to as “drain voltage”) between the source and the drain with respect to the source potential.
  • Vg is a potential difference (also referred to as “gate voltage”) between the source and the gate with reference to the source potential.
  • Vbg is a potential difference (also referred to as “back gate voltage”) between the source and the back gate with reference to the source potential.
  • a stack of In—Ga—Zn oxide was used.
  • As the gate insulating layer a silicon oxynitride layer having a thickness of 20 nm and a relative dielectric constant of 4.1 was used.
  • the transistor A has a channel length L of 0.38 ⁇ m and a channel width W of 0.81 ⁇ m.
  • a stack of In—Ga—Zn oxide was used.
  • As the gate insulating layer a stack of an aluminum oxide layer and a silicon oxynitride layer having a thickness of 31 nm and a relative dielectric constant of 6.3 was used.
  • the transistor A has a channel length L of 0.38 ⁇ m and a channel width W of 0.81 ⁇ m.
  • the transistors A and B are n-channel (n-ch type) transistors. Note that the above atomic ratio is the atomic ratio of the material of the sputtering target used when the In—Ga—Zn oxide film is formed by sputtering.
  • FIG. 29A shows the Id-Vg characteristics and field-effect mobility for the 22 samples of the transistor A
  • FIG. 29B shows the drain withstand voltage (insulation withstand voltage between the source and drain) of the transistor A and 3 samples. ) Shows the measured data.
  • 30A shows the Id-Vg characteristics and field-effect mobility of the transistor B and 25 samples
  • the field effect mobility is shown. In the figure, the field effect mobility is indicated by a broken line. 29A and 30A that both the transistor A and the transistor B can function as switching elements.
  • Vg Vd + 2 V.
  • the drain withstand voltage of the transistor A is about 22V.
  • the drain breakdown voltage of the transistor B is about 25V.
  • FIGS. 31A and 31B show data obtained by measuring the gate breakdown voltage (insulation breakdown voltage between the source and the gate) of the three samples of the transistor A.
  • FIG. The measurement was performed with Vs, Vd, and Vbg set to 0V.
  • FIG. 31A shows data when Vg is changed from 0V to ⁇ 25V
  • FIG. 31B shows data when Vg is changed from 0V to 25V.
  • Id becomes maximum when Vg is around ⁇ 21 V, and then Id rapidly decreases.
  • Id becomes maximum when Vg is around 21 V, and then Id rapidly decreases. Therefore, it can be seen that the gate breakdown voltage of the transistor A is about 21V.
  • FIG. 31C shows data obtained by measuring the gate breakdown voltage of the transistor B and the three samples. The measurement was performed with Vs, Vd, and Vbg set to 0V.
  • FIG. 31C shows data when Vg is changed from 0V to -35V.
  • Id becomes maximum when Vg is around ⁇ 30 V, and thereafter, Id rapidly decreases. Therefore, it can be seen that the gate breakdown voltage of the transistor B is about 30V. It can be seen that the gate breakdown voltage is increased by using aluminum oxide for the gate insulating layer.
  • a transistor with favorable withstand voltage and low off-state current can be provided even when the channel length is 0.5 ⁇ m or less.
  • a transistor with favorable reliability and low power consumption can be provided.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Thin Film Transistor (AREA)
  • Mechanical Light Control Or Optical Switches (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Mechanical Optical Scanning Systems (AREA)
  • Micromachines (AREA)

Abstract

第１トランジスタ（１６１）のソース・ドレインの一方は第１配線（１５ ２）と他方は第１ノード（１５８）とゲートは第２配線（１５４）と電気的 に接続され、第２トランジスタ（１６２）のソース・ドレインの一方は第３ 配線（１５３）と他方は第２ノード（１５９）とゲートは前記第２配線と電 気的に接続され、第３トランジスタ（１６３）のソース・ドレインの一方は 前記第１ノードと他方は第４配線（１５５）とゲートは前記第２ノードと電 気的に接続され、第４トランジスタ（１６４）のソース・ドレインの一方は 前記第２ノードと他方は前記第４配線とゲートは前記第１ノードと電気的に 接続され、第３電極（１２１）は、前記第１ノードと電気的に接続された第 １電極（１２３）および前記第２ノードと電気的に接続された第２電極（１ ２２）に供給された信号に応じて傾き、上記トランジスタのうち少なくとも １つに酸化物半導体を用いて信頼性を高める、表示素子。

Description

表示素子、表示装置、または電子機器
本発明の一態様は、半導体装置に関する。または、本発明の一態様は、半導体装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。例えば、本発明の一態様は、物、方法、もしくは製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、もしくは組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、マイクロマシン、表示素子、表示装置、または電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や半導体回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、及び電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、および電子機器なども半導体装置を有する場合がある。
マイクロマシンは、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）や、ＭＳＴ（Ｍｉｃｒｏ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｏｌｏｇｙ）などと呼ばれ、機械的微小構造体と、電気回路とを融合した総合的なシステムを指す。上記微小構造体は一般的な半導体素子と異なり、三次元的な立体構造を有し、一部が可動する場合が多い。そして当該マイクロマシンは、センサ、アクチュエータ、インダクタ、モータ、可変容量等の受動素子、スイッチ、または光学素子など、様々な機能を有することができる。
なお、前述の電気回路は一般的に半導体素子によって構成され、前記微小構造体の動作を制御することや、微小構造体から出力される微小な信号を受信して処理することができる。
また、マイクロマシンは作製方法によって分類することができる。例えば、シリコン基板の結晶異方性を利用して微小構造体を作製するバルクマイクロマシンと、様々な基板上に薄膜を積層して立体的な微小構造体を作製する表面マイクロマシンとがある（特許文献１参照）。特に表面マイクロマシンは、微小構造体および電気回路を同一基板上に形成することができるため、注目されている。
また、アクチュエータとして機能するマイクロマシンは、駆動原理により静電、圧電、電磁、熱などに分類できる。特に、静電アクチュエータとして機能するマイクロマシンは、標準的な半導体プロセスで作製できるため、生産しやすく、信頼性が高い。
また、静電アクチュエータは、平行平板型、カンチレバー型、櫛歯型、回転型などに分類することができる。平行平板型の静電アクチュエータの一例としては、ＤＭＤ（Ｄｉｇｉｔａｌ　Ｍｉｃｒｏｍｉｒｒｏｒ　Ｄｅｖｉｃｅ）を用いた表示装置が知られている。ＤＭＤを用いた表示装置は、偏光板やカラーフィルタを用いたいため、光の利用効率が高い。よって、ＤＭＤを用いた表示装置は、高コントラスト、高画質な画像表示が可能と言われている。
特開２０００−２０８０１８号公報
一方で、静電アクチュエータとして機能するマイクロマシンを駆動するためには、２０Ｖ乃至３０Ｖ程度の大きな電圧が必要となる。また、マイクロマシンの駆動には、トランジスタなどの半導体素子を用いる場合が多い。単結晶シリコンなどの無機半導体材料を用いて形成したトランジスタは、微細化し易いものの、絶縁耐圧の向上や、オフ電流の低減が難しい。このため、当該トランジスタを用いて駆動するマイクロマシンの信頼性の向上や、消費電力の低減が難しかった。
本発明の一態様は、信頼性の良好な半導体装置、マイクロマシン、表示素子、表示装置または電子機器などを提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された半導体装置、マイクロマシン、表示素子、表示装置または電子機器などを提供することを課題の一つとする。
または、本発明の一態様は、表示品位が良好な半導体装置、マイクロマシン、表示素子、表示装置または電子機器などを提供することを課題の一つとする。または、本発明の一態様は、生産性が良好な半導体装置、マイクロマシン、表示素子、表示装置または電子機器などを提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置、新規なマイクロマシン、新規な表示素子、新規な表示装置または新規な電子機器などを提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１乃至第４の配線と、第１乃至第４のトランジスタと、第１乃至第３の電極と、を有し、前記第１乃至第４のトランジスタの少なくとも一つは、酸化物半導体を有し、前記第１のトランジスタのソースまたはドレインの一方は前記第１の配線と電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方は第１のノードと電気的に接続され、前記第１のトランジスタのゲートは前記第２の配線と電気的に接続され、前記第２のトランジスタのソースまたはドレインの一方は前記第２の配線と電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方は第２のノードと電気的に接続され、前記第２のトランジスタのゲートは前記第２の配線と電気的に接続され、前記第３のトランジスタのソースまたはドレインの一方は前記第１のノードと電気的に接続され、前記第３のトランジスタのソースまたはドレインの他方は第４の配線と電気的に接続され、前記第３のトランジスタのゲートは前記第２のノードと電気的に接続され、前記第４のトランジスタのソースまたはドレインの一方は前記第２のノードと電気的に接続され、前記第４のトランジスタのソースまたはドレインの他方は第４の配線と電気的に接続され、前記第４のトランジスタのゲートは前記第１のノードと電気的に接続され、前記第１の電極は前記第１のノードと電気的に接続され、前記第２の電極は前記第２のノードと電気的に接続され、前記第３の電極は、前記第１の電極および前記第２の電極に供給された信号に応じて傾く機能を有することを特徴とする表示素子である。
前記第１乃至第４のトランジスタの少なくとも一つは、バックゲート電極を有することが好ましい。
前記第１の電極および前記第２の電極は固定電極として機能することができる。また、３の電極は可動電極として機能することができる。
本発明の一態様によれば、表示品位が良好な半導体装置、マイクロマシン、表示素子、表示装置または電子機器などを提供することができる。または、本発明の一態様によれば、生産性が良好な半導体装置、マイクロマシン、表示素子、表示装置または電子機器などを提供することができる。または、本発明の一態様によれば、新規な半導体装置、新規なマイクロマシン、新規な表示素子、新規な表示装置または新規な電子機器などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
マイクロマシンの一形態を説明する斜視図。 マイクロマシンの一形態を説明する上面図および側面図。 マイクロマシンの一形態を説明する断面図。 マイクロマシンの一形態を説明する断面図。 マイクロマシンの一形態を説明する断面図。 本発明の一態様の回路図およびタイミングチャート。 マイクロマシンの動作を説明する斜視図。 本発明の一態様の回路図。 本発明の一態様の回路図。 表示素子の一例を説明する斜視図。 表示装置の動作例を説明する図。 構造体の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 半導体装置の一例を説明する図。 エネルギーバンド構造を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。 電子機器の一例を説明する図。 トランジスタのＩｄ−Ｖｇ特性およびドレイン耐圧特性を示す図。 トランジスタのＩｄ−Ｖｇ特性およびドレイン耐圧特性を示す図。 トランジスタのゲート耐圧特性を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソース及びドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソース及びドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」及び「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書において、レジストマスクを形成した後にエッチング処理を行う場合は、特段の説明がない限り、レジストマスクは、エッチング処理終了後に除去するものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ電位）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、トランジスタのオフ電流は、ゲートとソース間の電圧（以下、「Ｖｇｓ」ともいう。）に依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。また、トランジスタのオフ電流とは、所定のＶｇｓ、所定の電圧範囲内のＶｇｓ等における電流値を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるソースとドレイン間に流れる電流（以下、「Ｉｄｓ」ともいう。）が１×１０−９Ａであり、Ｖｇｓが０．１ＶにおけるＩｄｓが１×１０−１３Ａであり、Ｖｇｓが−０．５ＶにおけるＩｄｓが１×１０−１９Ａであり、Ｖｇｓが−０．８ＶにおけるＩｄｓが１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのＩｄｓは、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧（以下、「Ｖｄｓ」ともいう。）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
また、「チャネル幅」とは、例えば、半導体とゲート電極とが重なる領域（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
（実施の形態１）
マイクロマシン１００の一例について、図１乃至図１０を用いて説明する。なお、本明細書等では、マイクロマシン１００として、平行平板型の静電アクチュエータの一例を示す。
＜マイクロマシン１００の構成＞
図１（Ａ）および図１（Ｂ）は、マイクロマシン１００の一例を説明するための斜視図である。なお、図１（Ａ）にＸ軸方向、Ｙ軸方向、およびＺ軸方向を示す矢印を付している。Ｘ軸方向、Ｙ軸方向、およびＺ軸方向は、それぞれが互いに直交する方向である。図２（Ａ）は、マイクロマシン１００の上面図である。図２（Ｂ）は、マイクロマシン１００をＸ軸方向から見た側面図である。図２（Ｃ）は、マイクロマシン１００をＹ軸方向から見た側面図である。
本実施の形態に例示するマイクロマシン１００は、電極１２１、電極１２２、電極１２３、支柱１２５、およびストッパ１２４を有する構造体１８０、ならびに回路１５１が設けられた基板１０１を有する。また、電極１２２、電極１２３、支柱１２５、およびストッパ１２４は基板１０１上に設けられている。電極１２１は、Ｙ軸方向の中央付近に、Ｘ軸方向に沿って互いに反対方向に伸びる支持部１２６を有する。また、電極１２１は、光を反射する機能を有し、反射電極として機能することができる。本実施の形態に例示するマイクロマシン１００は、基板１０１上に２つの支柱１２５を有する。２つの支柱１２５は、それぞれが異なる支持部１２６と接続する。また、支柱１２５は電極１２１に電位を供給することができる機能を有する。
図３（Ａ）に、マイクロマシン１００の積層構造例を示す。図３（Ａ）は、図２（Ａ）にＹ１−Ｙ２の一点破線で示した部位の断面図である。図３（Ａ）において、マイクロマシン１００は、基板１０１上に絶縁層１０２を介してトランジスタ１６１およびトランジスタ１６２を有する。なお、トランジスタ１６１およびトランジスタ１６２は、ゲート電極として機能できる電極１０３と、ゲート絶縁層として機能できる絶縁層１０５と、チャネルが形成される半導体層１０６と、ソース電極またはドレイン電極の一方として機能できる電極１０７ａと、ソース電極またはドレイン電極の他方として機能できる電極１０７ｂと、を有する。また、図示していない他のトランジスタも、トランジスタ１６１およびトランジスタ１６２と同様の構成を有する。
また、図３において、基板１０１上に絶縁層１０２を有し、絶縁層１０２上に電極１０３および電極１０４を有する。また、電極１０３および電極１０４上に絶縁層１０５を有する。また、絶縁層１０５上に、電極１０３と重畳して半導体層１０６を有する。また、半導体層１０６の一部に接して、絶縁層１０５上に電極１０７ａおよび電極１０７ｂを有する。また、電極１０７ａ、電極１０７ｂ、および半導体層１０６上に絶縁層１０８を有する。また、絶縁層１０８上に絶縁層１０９を有する。また、絶縁層１０９の上に、絶縁層１１０を有する。また、絶縁層１１０の上に電極１１３を有する。
また、電極１０７ａまたは電極１０７ｂと重畳して、絶縁層１１０、絶縁層１０９、および絶縁層１０８の一部を除去して設けられた開口１１１を有する。電極１１３は、開口１１１に設けられた電極１１２を介して、トランジスタ１６２の電極１０７ｂと電気的に接続される。
また、絶縁層１１０および電極１１３上に絶縁層１１４を有する。絶縁層１１４上に電極１２２および電極１２３を有する。また、電極１１３と重畳して、絶縁層１１４の一部を除去して設けられた開口１１５を有する。電極１２２は、開口１１５に設けられた電極１１６を介して、電極１１３と電気的に接続される。よって、電極１２２は、トランジスタ１６２の電極１０７ｂと電気的に接続される。同様にして、電極１２３は、トランジスタ１６１の電極１０７ｂと電気的に接続される。
また、電極１２２および電極１２３上に、空間を介して電極１２１を有する。
〔基板１０１〕
基板１０１としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、他結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
または、基板１０１として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタやマイクロマシンを形成してもよい。または、基板とトランジスタなどの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタやマイクロマシンの少なくとも一つを形成し、その後、別の基板にトランジスタやマイクロマシンの少なくとも一つを転置し、別の基板上にトランジスタやマイクロマシンの少なくとも一つを配置してもよい。トランジスタやマイクロマシンの少なくとも一つが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
〔絶縁層１０２〕
絶縁層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートから選ばれた材料を、単層でまたは積層して形成することができる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。絶縁層１０２は、スパッタリング法やＣＶＤ法、熱酸化法、塗布法、印刷法等を用いて形成することが可能である。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
絶縁層１０２を複数層の積層とする場合は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。
また、絶縁層１０２は、水素、水、アルカリ金属、アルカリ土類金属等の不純物や酸素が透過しにくい絶縁性材料を用いて形成することが好ましい。このような絶縁性材料としては、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの絶縁性酸化物材料を挙げることができる。このような材料で絶縁層１０２を形成することで、基板１０１側からトランジスタへの不純物元素の拡散を防止、または低減することができる。絶縁層１０２は、下地層として機能することができる。
また、絶縁層１０２に、後述する化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いてもよい。また、絶縁層１０２として酸化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁層１０２表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理（以下、「ＣＭＰ処理」ともいう。）を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
〔電極１０３、電極１０４〕
電極１０３および電極１０４（これと同じ層で形成される他の電極または配線を含む）を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体や、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、ゲート電極２０６は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、電極１０３および電極１０４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、前述した金属元素を含む層の積層構造とすることもできる。
電極１０３および電極１０４は、例えば、次のようにして形成できる。まず、絶縁層１０２上にスパッタリング法、ＣＶＤ法、蒸着法等により、後に電極１０３および電極１０４となる導電層を形成し、該導電層上にレジストマスクを形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成すると、フォトマスクを使用しないため、製造コストを低減できる。次に、レジストマスクを用いて電極１０３および電極１０４となる導電層の一部をエッチングし、その後レジストマスクを除去して電極１０３および電極１０４を形成する。この時、他の配線および電極も同時に形成することができる。
導電層のエッチングは、ドライエッチング法でもウエットエッチング法でもよく、両方を用いてもよい。なお、ドライエッチング法によりエッチングを行った場合、レジストマスクを除去する前にアッシング処理を行うと、剥離液を用いたレジストマスクの除去を容易とすることができる。導電層のエッチング終了後、レジストマスクを除去する。
なお、電極１０３および電極１０４は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
なお、一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法などに分類できる。
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＩＡＤ蒸着（ＩＡＤ：Ｉｏｎ　ｂｅａｍ　Ａｓｓｉｓｔｅｄ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などに分類できる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法や蒸着法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
〔絶縁層１０５〕
絶縁層１０５は、絶縁層１０２と同様の材料および方法で形成することができる。絶縁層１０５は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いることが好ましい。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に生じる漏れ電流（以下、「リーク電流」ともいう）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素子として機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
そこで、絶縁層１０５として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、絶縁層１０５を厚くしても、絶縁層１０５と半導体層１０６間の容量値を十分確保することが可能となる。
例えば、絶縁層１０５として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、絶縁層１０５を厚くしても、絶縁層１０５に酸化シリコンを用いた場合と同等の容量値を実現できるため、電極１０３と半導体層１０６間に生じるリーク電流を低減できる。また、電極１０３または電極１０３と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、絶縁層１０５をｈｉｇｈ−ｋ材料と、他の絶縁材料との積層構造としてもよい。
また、半導体層１０６に酸化物半導体を用いる場合、酸化物半導体中の水素濃度の増加を防ぐために、絶縁層１０５の水素濃度を低減することが好ましい。具体的には、絶縁層１０５の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた分析（以下、「ＳＩＭＳ分析」ともいう。）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中の窒素濃度の増加を防ぐために、少なくとも半導体層１０６に接するまたは隣接する領域の絶縁層１０５の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳ分析において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、ＳＩＭＳ分析によって測定された濃度は、プラスマイナス４０％の変動を含む場合がある。
また、半導体層１０６として酸化物半導体を用いる場合、絶縁層１０５に酸素を含む絶縁層、または化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いて形成することが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、当該絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層である。
また、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層（以下、「過剰酸素を有する絶縁層」ともいう。）は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。また、絶縁層または半導体層に酸素ドープ処理を行う場合、絶縁層または半導体層を加熱しながら酸素ドープ処理を行うと、酸素ドープ処理時のダメージが軽減されるため好ましい。
また、絶縁層１０５に限らず、半導体層１０６に酸化物半導体を用いる場合は、半導体層１０６に接する絶縁層に酸素を有する絶縁層を用いることが好ましい。特に、過剰酸素を含む絶縁層を用いることが好ましい。
〔半導体層１０６〕
半導体層１０６は、非晶質半導体、微結晶半導体、多結晶半導体等を用いて形成することができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
また、半導体層１０６として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（以下、「ＯＳトランジスタ」ともいう。）は、トランジスタがオフ状態のときのリーク電流（「オフ電流」ともいう。）を極めて小さくすることができる。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。よって、消費電力の少ないトランジスタを提供できる。また、消費電力の少ない半導体装置などを提供できる。
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。
また、半導体層１０６に酸化物半導体を用いる場合、半導体層１０６中の水分又は水素などの不純物を低減（脱水化または脱水素化）して、半導体層１０６として用いる酸化物半導体を高純度化するために、半導体層１０６に対して加熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で半導体層１０６に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は３分乃至２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ　Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理を行うことによって、半導体層１０６として用いる酸化物半導体から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、酸化物半導体中の不純物を低減し、半導体層１０６として用いる酸化物半導体を高純度化することができる。また、特に、半導体層１０６から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に半導体層１０６として用いる酸化物半導体の酸素欠損を低減することができる。また、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。また、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気に切り替えて、連続して加熱処理を行ってもよい。
また、スパッタリング装置を用いて酸化物半導体層を形成する場合、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。また、スパッタリング装置におけるチャンバーは、酸化物半導体層にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて、高真空排気（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
また、加熱処理は、半導体層１０６を形成するための酸化物半導体を成膜した後であれば、いつ行ってもよい。また、加熱処理を複数回行ってもよい。例えば、酸化物半導体層を島状の半導体層１０６に加工する前の工程と加工した後の工程のうち、少なくとも一方の工程で加熱処理を行ってもよい。加熱処理を行うことで、絶縁層１０５に含まれる酸素を酸化物半導体（半導体層１０６）に拡散させ、半導体層１０６の酸素欠損を低減することができる。また、酸化物半導体層を島状の半導体層１０６に加工する前の工程と加工した後の工程のうち、少なくとも一方の工程で酸素ドープ処理を行ってもよい。なお、酸素ドープ処理は加熱処理の前に行ってもよいし、後に行なってもよいし、その両方で行なってもよい。
〔電極１０７ａ、電極１０７ｂ〕
電極１０７ａ、および電極１０７ｂ（これらと同じ層で形成される他の電極または配線を含む）は、電極１０３および電極１０４と同様の材料および方法で作製することができる。すなわち、電極１０７ａおよび電極１０７ｂを形成するための導電層を選択的にエッチングすることで、電極１０７ａおよび電極１０７ｂを形成することができる。この時、露出した半導体層１０６の一部がエッチングされる場合がある。
電極１０７ａおよび電極１０７ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層とチタン層を積層する二層構造、窒化チタン層とチタン層を積層する二層構造、窒化チタン層とタングステン層を積層する二層構造、窒化タンタル層とタングステン層を積層する二層構造、タングステン層と銅層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の元素を含む合金を用いてもよい。
なお、半導体層１０６に酸化物半導体を用いる場合、電極１０７ａおよび電極１０７ｂの、少なくとも半導体層１０６と接する部分に、半導体層１０６の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層１０６中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域およびドレイン領域として作用させることができる。半導体層１０６に酸化物半導体を用いる場合、半導体層１０６から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
また、半導体層１０６にソース領域およびドレイン領域が形成されることにより、電極１０７ａおよび電極１０７ｂと半導体層１０６の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
〔絶縁層１０８〕
絶縁層１０８は、絶縁層１０２と同様の材料および方法で形成することができる。絶縁層１０８は、単層構造でもよいし、積層構造でもよい。なお、半導体層１０６に酸化物半導体を用いる場合は、少なくとも絶縁層１０８の半導体層１０６と接する領域に、酸化物材料または過剰酸素を含む絶縁材料を用いることが好ましい。特に、絶縁層１０８に過剰酸素を含む酸化物材料を用いることが好ましい。
図３では、絶縁層１０８を、半導体層１０６に近い側から絶縁層１０８ａと絶縁層１０８ｂの積層とする例を示している。絶縁層１０８ａは、絶縁層１０８ｂよりも酸素を多く含むことが好ましい。半導体層１０６に酸化物半導体を用いる場合、半導体層１０６に近い側に絶縁層１０８ａとして過剰酸素を有する絶縁層を設けることが好ましい。なお、絶縁層１０８ａと絶縁層１０８ｂの両方に過剰酸素を有する絶縁層を用いてもよい。
〔絶縁層１０９〕
絶縁層１０９は、絶縁層１０２と同様の材料および方法で形成することができる。また、絶縁層１０９は、絶縁層１１０側からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層１０９を省略することもできる。
なお、半導体層１０６に酸化物半導体を用いる場合、絶縁層１０９の形成前または形成後、もしくは絶縁層１０９の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、絶縁層１０８に含まれる酸素を半導体層１０６中に拡散させ、半導体層１０６中の酸素欠損を補填することができる。または、絶縁層１０９を加熱しながら成膜することで、半導体層１０６中の酸素欠損を補填することができる。
〔絶縁層１１０〕
絶縁層１１０は、絶縁層１０２と同様の材料および方法で形成することができる。また、絶縁層１１０としては、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ　Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ　Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）、有機ポリマー系の材料などを用いることができる。
また、絶縁層１１０として平坦な表面を有する絶縁層を用いることが好ましい。絶縁層１１０として平坦な表面を有する絶縁層を用いることで、この後形成される絶縁層や導電層の被覆性を高めることができる。
また、絶縁層１１０表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理（以下、「ＣＭＰ処理」ともいう。）を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
また、絶縁層１１０上にレジストマスクなどを形成し、絶縁層１１０、絶縁層１０９、および絶縁層１０８それぞれの一部を選択的にエッチングして、開口１１１を設けることができる。
〔電極１１２〕
電極１１２は、開口１１１内に導電性材料を埋め込むことで形成できる。導電性材料としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、図示しないが、当該材料の側面および底面を、チタン層、窒化チタン層又はこれらの積層等からなるバリア層（拡散防止層）で覆うことができる。この場合、バリア膜も含めて電極１１２という。なお、電極１１２を「コンタクトプラグ」という場合がある。
〔電極１１３〕
電極１１３（これらと同し層で形成される他の電極または配線を含む）は、電極１０７ａ、および電極１０７ｂと同様の材料および方法で作製することができる。
〔絶縁層１１４〕
絶縁層１１４は、絶縁層１１０と同様の材料および方法で作製することができる。また、絶縁層１１４表面にＣＭＰ処理を行ってもよい。また、絶縁層１１４上にレジストマスクなどを形成し、絶縁層１１４の一部を選択的にエッチングして、開口１１５を設けることができる。
〔電極１１６〕
電極１１６は、電極１１２と同様の材料および方法で作製することができる。なお、電極１１６を「コンタクトプラグ」という場合がある。
〔電極１２１、電極１２２、電極１２３、支柱１２５〕
構造体１８０が有する電極１２１、電極１２２、電極１２３、および支柱１２５は、電極１０７ａ、電極１０７ｂと同様の材料を用いて作製することができる。また、構造体１８０は、犠牲層を用いた方法などで作製することができる。
犠牲層としては、ポリイミド、アクリル等の有機樹脂、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁膜等で形成することができる。例えば、電極１２２および電極１２３上に電極１２１を形成した後で犠牲層を除去することで、構造体１８０を作製することができる。また、電極１２１の表面に、アルミナ、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＤＬＣ（Ｄｉａｍｏｎｄ−Ｌｉｋｅ　Ｃａｒｂｏｎ）等の絶縁層を形成すると、構造体１８０の経年劣化を低減することができるため好ましい。
＜変形例１＞
図３（Ｂ）に、図３（Ａ）を用いて説明したマイクロマシン１００の変形例を示す。マイクロマシン１００は、トランジスタの上方にさらにトランジスタを設けてもよい。図３（Ｂ）ては、絶縁層１１０の上に、トランジスタ１６１およびトランジスタ１６２と同様の材料および方法で形成したトランジスタ１６４を設ける例を示している。
図３（Ｂ）において、トランジスタ１６４のソースまたはドレインの一方は、絶縁層１１０中に設けられた電極１１２の一つを介して、トランジスタ１６２のソースまたはドレインの一方と電気的に接続している。また、トランジスタ１６４の上方に絶縁層１３１が設けられ、絶縁層１３１上に電極１３３が設けられている。また、電極１１３上に設けられた絶縁層１０８および絶縁層１０９、ならびに絶縁層１３１に開口１３５が設けられ、開口１３５に電極１３６が設けられている。電極１３３は、電極１３６を介して電極１１３と電気的に接続されている。
絶縁層１３１は、絶縁層１１０と同様の材料および方法で作製することができる。また、電極１３３は、電極１１３と同様の材料および方法で作製することができる。また、電極１３６は、電極１１２と同様の材料および方法で作製することができる。開口１３５は、開口１１１と同様に作製することができる。
また、トランジスタ１６４の上層に、さらにトランジスタを設けてもよい。トランジスタを積層することで、回路１５１の占有面積を低減することができるため、より微細なマイクロマシンを作製することができる。また、当該マイクロマシンを用いることで、より解像度の高い表示素子を実現できる。
＜変形例２＞
図４に、図３（Ａ）および図３（Ｂ）と異なるマイクロマシン１００の変形例を示す。例えば、基板１０１として半導体基板を用いる場合、基板１０１上に、基板１０１の一部にチャネルが形成されるトランジスタ２６１およびトランジスタ２６２などを設け、その上方にトランジスタ１６１乃至トランジスタ１６４などを設けてもよい。
例えば、基板１０１としてｎ型半導体基板を用いる場合、基板１０１にｐチャネル型のトランジスタ２６１を設けてもよい。また、基板１０１の一部にｐ型の不純物を導入してｐ型の半導体として機能するウェル２７１を設け、ウェル２７１上にｎチャネル型のトランジスタ２６２を設けてもよい。
また、基板１０１上に形成したトランジスタ２６１およびトランジスタ２６２（同様にして形成された他のトランジスタを含む）は、それらだけで回路を形成してもよいし、上層に形成されるトランジスタ１６１乃至トランジスタ１６４（同様にして形成された他のトランジスタを含む）の少なくとも１つと接続して回路を形成してもよい。
図４では、トランジスタ２６１およびトランジスタ２６２上に絶縁層２８１、絶縁層２８２、および絶縁層２８３を設け、絶縁層２８３の上に絶縁層１０２を設けている。絶縁層２８１乃至絶縁層２８３は、絶縁層１０２または絶縁層１１０と同様の材料および方法で作製することができる。
トランジスタ１６１乃至トランジスタ１６４、トランジスタ２６１、およびトランジスタ２６２などを積層して設けることで、作製された回路の占有面積を低減できる。
＜変形例３＞
また、図５に示すように、基板１０１上にｐチャネル型のトランジスタとｎチャネル型のトランジスタのうち、どちらか一方のトランジスタのみを設け、他方のチャネル型のトランジスタとして上層に設けられるトランジスタを用いてもよい。
例えば、基板１０１上にｐチャネル型のトランジスタ２６１を設け、ｎチャネル型のトランジスタは、上層に形成されるトランジスタを用いてもよい。
基板１０１上にｐチャネル型のトランジスタとｎチャネル型のトランジスタのうち、どちらか一方のトランジスタのみを設けることで、半導体装置の作製工程を減らすことができる。よって、半導体装置の生産性を向上することができる。また、半導体装置の製造コストを低減することができる。
＜回路１５１の構成およびマイクロマシン１００の動作＞
図６（Ａ）に、回路１５１を説明するための回路図を示す。図６（Ｂ）に、回路１５１の動作を説明するためのタイミングチャートを示す。
まず、本実施の形態に例示する回路１５１の回路構成について、図６（Ａ）を用いて説明する。本実施の形態に例示する回路１５１は、トランジスタ１６１乃至トランジスタ１６４を有する。トランジスタ１６１乃至トランジスタ１６４は、ｎチャネル型のトランジスタである。
トランジスタ１６１のソースまたはドレインの一方は配線１５２と電気的に接続され、他方はノード１５８と電気的に接続されている。また、トランジスタ１６１のゲートは配線１５４と電気的に接続されている。トランジスタ１６２のソースまたはドレインの一方は配線１５３と電気的に接続され、他方はノード１５９と電気的に接続されている。また、トランジスタ１６２のゲートは配線１５４と電気的に接続されている。また、トランジスタ１６３のソースまたはドレインの一方はノード１５８と電気的に接続され、他方は配線１５５と電気的に接続されている。また、トランジスタ１６３のゲートは、ノード１５９と電気的に接続されている。また、トランジスタ１６４のソースまたはドレインの一方はノード１５９と電気的に接続され、他方は配線１５５と電気的に接続されている。また、トランジスタ１６４のゲートは、ノード１５８と電気的に接続されている。
また、電極１２２はノード１５９と電気的に接続され、電極１２３はノード１５８と電気的に接続されている。
〔マイクロマシン１００の動作〕
次に、本実施の形態に例示する回路１５１の動作例について、図６（Ｂ）を用いて説明する。配線１５２、配線１５３、配線１５４には、Ｈ電位またはＬ電位が供給される。また、配線１５５および電極１２１にはＬ電位が供給される。また、配線１５２と配線１５３には互いに異なる電位が供給される。
時刻Ｔ１において、配線１５２にＨ電位が供給され、配線１５３にＬ電位が供給され、配線１５４にトランジスタ１６１およびトランジスタ１６２をオン状態とする電位が供給される。ここで、トランジスタ１６１およびトランジスタ１６２をオン状態とする電位とは、配線１５２の電位にトランジスタ１６１のしきい値電圧を加えた電位以上の電位と、配線１５３の電位にトランジスタ１６２のしきい値電圧を加えた電位以上の電位のうち、高い方の電位である。
トランジスタ１６１およびトランジスタ１６２がオン状態になると、ノード１５８にＨ電位が供給され、ノード１５９にＬ電位が供給される。すると、トランジスタ１６４はオン状態となり、トランジスタ１６３はオフ状態となる。また、ノード１５８を介して電極１２３にＨ電位が供給され、ノード１５９を介して電極１２２にＬ電位が供給される。
電極１２３にＨ電位が供給され、電極１２２にＬ電位が供給されると、電極１２１は静電気力（クーロン力）によって電極１２３に引き付けられ、電極１２３側に傾く。電極１２１が電極１２３側に傾いた状態のマイクロマシン１００の斜視図を図７（Ａ−１）に示す。また、マイクロマシン１００をＸ軸方向から見た側面図を図７（Ａ−２）に示す。
電極１２３に引き付けられた電極１２１は、ストッパ１２４に接触するまで傾く。ストッパ１２４を設けることで、電極１２３と電極１２１が接触して離れなくなる現象（プルイン現象）を防ぐことができる。
時刻Ｔ２において、配線１５２にＬ電位が供給され、配線１５３にＨ電位が供給されると、電極１２３にＬ電位が供給され、電極１２２にＨ電位が供給される。すると、電極１２１は静電気力（クーロン力）によって電極１２２に引き付けられ、電極１２２側に傾く。電極１２１が電極１２２側に傾いた状態のマイクロマシン１００の斜視図を図７（Ｂ−１）に示す。また、マイクロマシン１００をＸ軸方向から見た側面図を図７（Ｂ−２）に示す。
電極１２２に引き付けられた電極１２１は、ストッパ１２４に接触するまで傾く。ストッパ１２４を設けることで、電極１２２と電極１２１が接触して離れなくなる現象を防ぐことができる。
時刻Ｔ３において、配線１５２にＨ電位が供給され、配線１５３にＬ電位が供給されると、電極１２１は電極１２３側に傾く。
時刻Ｔ４において、配線１５４にトランジスタ１６１およびトランジスタ１６２をオフ状態とする電位（例えば、Ｌ電位。）が供給されると、トランジスタ１６１およびトランジスタ１６２がオフ状態となる。トランジスタ１６１およびトランジスタ１６２がオフ状態となると、配線１５２からノード１５８への電位の供給、および配線１５３からノード１５９への電位の供給が停止する。よって、配線１５４にトランジスタ１６１およびトランジスタ１６２をオフ状態とする電位が供給されている期間（図６（Ｂ）中、時刻Ｔ４から時刻Ｔ１０までの期間。）は、その直前の電極１２２および電極１２３の電位が保持される。
時刻Ｔ１０において、配線１５４にトランジスタ１６１およびトランジスタ１６２をオン状態とする電位が供給されると、配線１５２および配線１５３から供給される信号（電位）に応じて、電極１２１の向きを変えることができる（時刻Ｔ１０乃至時刻Ｔ１２参照。）。
マイクロマシン１００は、静電気力を利用して電極１２１を動作させるため、Ｈ電位とＬ電位の電位差を、おおよそ２０Ｖ以上とする必要がある。このため、トランジスタ１６１乃至トランジスタ１６４に、ソースとドレイン間の絶縁耐圧が高いトランジスタを用いることが好ましい。
酸化物半導体はエネルギーギャップが３．０ｅＶ以上と大きく、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（以下、「ＯＳトランジスタ」ともいう。）は、ソースとドレイン間の絶縁耐圧が高い。よって、トランジスタ１６１乃至トランジスタ１６４に、ＯＳトランジスタを用いることが好ましい。トランジスタ１６１乃至トランジスタ１６４に、ＯＳトランジスタを用いることで、壊れにくく、信頼性の高いマイクロマシン１００を提供することができる。
また、ＯＳトランジスタはオフ電流が著しく低い。よって、トランジスタ１６１乃至トランジスタ１６４の少なくとも１つにＯＳトランジスタを用いることで、消費電力の少ないマイクロマシン１００を提供することができる。
また、ＯＳトランジスタはオフ電流が著しく低いため、トランジスタ１６１乃至トランジスタ１６４にＯＳトランジスタを用いると、トランジスタ１６１およびトランジスタ１６２がオフ状態の時に、ノード１５８またはノード１５９が有するＨ電位を長期間保持することができる。
また、図８（Ａ）に示すように、回路１５１に抵抗素子１７１および抵抗素子１７２を設けてもよい。具体的には、抵抗素子１７１の一方の端子をノード１５８と電気的に接続し、他方の端子を配線１５６と電気的に接続する。また、抵抗素子１７２の一方の端子をノード１５９と電気的に接続し、他方の端子を配線１５６と電気的に接続する。配線１５６には、Ｈ電位が供給される。このような回路構成にすることで、ノード１５８またはノード１５９をＨ電位とする場合に、より早くＨ電位とすることができる。よって、電極１２１の動作速度を高めることができる。
また、図８（Ｂ）に示すように、回路１５１に容量素子１７３および容量素子１７４を設けてもよい。具体的には、容量素子１７３の一方の端子をノード１５８と電気的に接続し、他方の端子を配線１５６と電気的に接続する。また、容量素子１７４の一方の端子をノード１５９と電気的に接続し、他方の端子を配線１５６と電気的に接続する。配線１５６には、Ｈ電位、Ｌ電位、または任意の固定電位が供給される。このような回路構成にすることで、トランジスタ１６１およびトランジスタ１６２がオフ状態の時に、ノード１５８またはノード１５９が有するＨ電位を保持する期間をより長くすることができる。すなわち、ノード１５８またはノード１５９の電位を、より正確に保持することができる。
また、トランジスタ１６１乃至トランジスタ１６４にＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が著しく低いため、トランジスタ１６１乃至トランジスタ１６４にＯＳトランジスタを用いることで、容量素子１７４を小さくすることができる。または、容量素子１７４を設けずに、トランジスタなどの寄生容量を容量素子１７４に代えて用いることができる。よって、回路１５１マイクロマシンの占有面積を小さくすることができる。よって、マイクロマシン１００の占有面積を小さくすることができ、マイクロマシン１００を用いた表示素子の高精細化が容易となり、当該表示素子を用いた表示装置の表示品位を良好なものとすることができる。
また、図９に示すように、トランジスタ１６１乃至トランジスタ１６４にバックゲート電極を設けてもよい。なお、バックゲート電極については、追って説明する。
＜表示素子の一例＞
複数のマイクロマシン１００をマトリクス状に配置して、文字や映像を表示する表示素子として機能させることができる。図１０（Ａ）は、表示素子２００の斜視図である。図１０（Ａ）に例示する表示素子２００は、３×３のマトリクス状に配置された９個のマイクロマシン１００を有する。また、図１０（Ｂ）は、表示素子２００の動作の一例を示す斜視図である。
例えば、マイクロマシン１００を１９２０×１０８０のマトリクス状に配置すると、フルハイビジョン映像を表示可能な表示素子２００を実現することができる。また、マイクロマシン１００を４０９６×２１６０のマトリクス状に配置すると、４Ｋ映像を表示可能な表示素子２００を実現することができる。また、マイクロマシン１００を８１９２×４３２０のマトリクス状に配置すると、４Ｋ映像を表示可能な表示素子２００を実現することができる。
＜表示装置の一例＞
図１１（Ａ）および図１１（Ｂ）を用いて、表示素子２００を用いた表示装置３００の構成例とその動作について説明する。表示装置３００は、光源３０１、表示素子２００、およびレンズ３０２を有する。なお、図１１（Ａ）および図１１（Ｂ）では、表示素子２００として、表示素子２００に含まれるマイクロマシン１００のうちの一つを例示している。
電極１２１が電極１２３側に傾いている場合、光源３０１から発せられた光３１１は、電極１２１で反射されて、レンズ３０２に入射し、その後、スクリーン３０３に投影される。この時のマイクロマシン１００の状態をオン状態という。
また、電極１２１が電極１２２側に傾いている場合、光源３０１から発せられた光３１１は、電極１２１で反射されるが、レンズ３０２には入射しない。よって、スクリーン３０３に投影されない。この時のマイクロマシン１００の状態をオフ状態という。また、マイクロマシン１００のオン状態オフ状態の切り替え頻度を調節することで、目の残像現象を利用した階調表示（時間階調）を実現することができる。
また、光源３０１とマイクロマシン１００の間またはマイクロマシン１００とスクリーン３０３の間に、ＲＧＢが順番に切り替わるカラーフィルタを設けることで、カラー表示を実現することができる。
本発明の一態様は、ＤＭＤに限らず他のＭＥＭＳ素子に用いることも可能である。例えば、ＤＭＳ（Ｄｉｇｉｔａｌ　Ｍｉｃｒｏ　Ｓｈｕｔｔｅｒ）シャッター、ＧＬＶ（Ｇｒａｔｉｎｇ　Ｌｉｇｈｔ　Ｖａｌｖｅ）、ＲＦ　ＭＥＭＳなどに用いることができる。または、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子などに用いることができる。
また、本明細書等において、マイクロマシン、表示素子、表示素子を有する装置である表示装置は、様々な素子と組み合わせることができる。このような素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、電流に応じて発光するトランジスタ、電子放出素子、液晶素子、電子インク、電気泳動素子、エレクトロウェッティング素子、圧電セラミック、カーボンナノチューブ、などがある。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、ＬＥＤを組み合わせて用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
図１２に、ＭＥＭＳシャッターの構造例をついて示す。図１２に示すシャッター１３００は、アクチュエータ１３１１に結合された可動遮光層１３０２を有する。アクチュエータ１３１１は開口部１３０４を有する遮光層（図面が煩雑となるため図示せず）上に設けられており、２つの柔軟性を有するアクチュエータ３１５を有する。可動遮光層１３０２の一方の辺は、アクチュエータ１３１５と電気的に接続されている。アクチュエータ１３１５は、可動遮光層１３０２を、開口部１３０４を有する遮光層表面に平行な横方向に移動させる機能を有する。
アクチュエータ１３１５は、可動遮光層１３０２および構造体１３１９と電気的に接続する可動電極１３２１と、構造体１３２３と電気的に接続する可動電極１３２５とを有する。可動電極１３２５は、可動電極１３２１に隣接しており、可動電極１３２５の一端は構造体１３２３と電気的に接続し、他端は自由に動くことができる。また、可動電極１３２５の自由に動くことが可能な端部は、可動電極１３２１および構造体１３１９の接続部で最も近くなるように、湾曲している。
可動遮光層１３０２の他方の辺は、アクチュエータ１３１１によって及ぼされた力に対抗する復元力を有するスプリング１３１７に接続されている。スプリング１３１７は構造体１３２７に接続されている。
構造体１３１９、構造体１３２３、構造体１３２７は、開口部１３０４を有する遮光層の表面の近傍において、可動遮光層１３０２、アクチュエータ１３１５、およびスプリング１３１７を、浮遊させる機械的支持体として機能する。
可動遮光層１３０２の下方には、遮光層で囲まれる開口部１３０４が設けられる。なお、可動遮光層１３０２および開口部１３０４の形状はこれに限られるものではない。
シャッター１３００に含まれる構造体１３２３は、トランジスタ（図示せず）と電気的に接続する。当該トランジスタは、可動遮光層を駆動するためのトランジスタである。これにより、構造体１３２３に接続される可動電極１３２５に、トランジスタを介して任意の電圧を印加することができる。また、構造体１３１９、構造体１３２７は、それぞれ接地電極（ＧＮＤ）と接続する。このため、構造体１３１９に接続する可動電極１３２１、および構造体１３２７に接続するスプリング１３１７の電位は、ＧＮＤとなっている。なお、構造体１３１９、構造体１３２７は、任意の電圧を印加できる共通電極と電気的に接続されてもよい。また、構造体１３１９、構造体１３２７をアクチュエータ１３１１に置き換えて２つのアクチュエータ１３１１をもつシャッターとしてもよい。
可動電極１３２５に電圧が印加されると、可動電極１３２５と可動電極１３２１との間の電位差により、可動電極１３２１および可動電極１３２５が電気的に引き寄せあう。この結果、可動電極１３２１に接続する可動遮光層１３０２が、構造体１３２３の方へ引きよせられ、構造体１３２３の方へ横方向に移動する。可動電極１３２１はスプリングとして働くため、可動電極１３２１と可動電極１３２５との間の電位差が除去されると、可動電極１３２１は、可動電極１３２１に蓄積された応力を解放しながら、可動遮光層１３０２をその初期位置に押し戻す。なお、可動電極１３２１が可動電極１３２５に引き寄せられている状態で、開口部１３０４が可動遮光層１３０２に塞がれるように設定してもよいし、逆に開口部１３０４上に可動遮光層１３０２が重ならないように設定してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に示したトランジスタに用いることができるトランジスタの構成例について、図１３乃至図１８を用いて説明する。
〔ボトムゲート型トランジスタ〕
図１３（Ａ１）に例示するトランジスタ４１０は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタである。トランジスタ４１０は、絶縁層１０２上にゲート電極として機能できる電極２４６を有する。また、電極２４６上に絶縁層２１６を介して半導体層２４２を有する。電極２４６は電極１０３と同様の材料及び方法で形成することができる。絶縁層２１６は絶縁層１０５と同様の材料及び方法で形成することができる。半導体層２４２は半導体層１０６と同様の材料及び方法で形成することができる。
また、トランジスタ４１０は、半導体層２４２のチャネル形成領域上に、チャネル保護層として機能できる絶縁層２０９を有する。絶縁層２０９は、絶縁層２１６と同様の材料および方法により形成することができる。また、半導体層２４２の一部と接して、絶縁層２１６上に電極２４４ａおよび電極２４４ｂを有する。電極２４４ａの一部、および電極２４４ｂの一部は、絶縁層２０９上に形成される。
チャネル形成領域上に絶縁層２０９を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に、半導体層２４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ４１０は、電極２４４ａ、電極２４４ｂおよび絶縁層２０９上に絶縁層２１８を有し、絶縁層２１８の上に絶縁層２１９を有する。絶縁層２１８は絶縁層１０８と同様の材料および方法で形成することができる。絶縁層２１９は絶縁層１０９と同様の材料および方法で形成することができる。
図１３（Ａ２）に示すトランジスタ４１１は、絶縁層１１８上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４１０と異なる。電極２１３は、電極１０３と同様の材料および方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、ＧＮＤ電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極２４６および電極２１３は、どちらもゲート電極として機能することができる。よって、絶縁層２１６、絶縁層２０９、および絶縁層２１８は、それぞれがゲート絶縁層として機能することができる。
なお、電極２４６または電極２１３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という場合がある。例えば、トランジスタ４１１において、電極２１３を「ゲート電極」と言う場合、電極２４６を「バックゲート電極」と言う場合がある。また、電極２１３を「ゲート電極」として用いる場合は、トランジスタ４１１をトップゲート型のトランジスタの一種と考えることができる。また、電極２４６および電極２１３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層２４２を挟んで電極２４６および電極２１３を設けることで、更には、電極２４６および電極２１３を同電位とすることで、半導体層２４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ４１１のオン電流が大きくなる共に、電界効果移動度が高くなる。
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、電極２４６および電極２１３は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層１０２側もしくは電極２１３上方に生じる荷電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制されると共に、異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極２４６および電極２１３が、同電位、または異なる電位の場合において生じる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極２４６および電極２１３を有し、且つ電極２４６および電極２１３を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
図１３（Ｂ１）に例示するトランジスタ４２０は、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタである。トランジスタ４２０は、トランジスタ４１０とほぼ同様の構造を有しているが、絶縁層２０９が半導体層２４２を覆っている点が異なる。また、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成した開口部において、半導体層２４２と電極２４４ａが電気的に接続している。また、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成した他の開口部において、半導体層２４２と電極２４４ｂが電気的に接続している。絶縁層２０９の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図１３（Ｂ２）に示すトランジスタ４２１は、絶縁層１１８上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４２０と異なる。
絶縁層２０９を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に半導体層２４２の薄膜化を防ぐことができる。
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトランジスタ４１１よりも、電極２４４ａと電極２４６の間の距離と、電極２４４ｂと電極２４６の間の距離が長くなる。よって、電極２４４ａと電極２４６の間に生じる寄生容量を小さくすることができる。また、電極２４４ｂと電極２４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
〔トップゲート型トランジスタ〕
図１４（Ａ１）に例示するトランジスタ４３０は、トップゲート型のトランジスタの一種である。トランジスタ４３０は、絶縁層１０２の上に半導体層２４２を有し、半導体層２４２および絶縁層１０２上に、半導体層２４２の一部に接する電極２４４ａおよび半導体層２４２の一部に接する電極２４４ｂを有し、半導体層２４２、電極２４４ａ、および電極２４４ｂ上に絶縁層２１６を有し、絶縁層２１６上に電極２４６を有する。
トランジスタ４３０は、電極２４６および電極２４４ａ、並びに、電極２４６および電極２４４ｂが重ならないため、電極２４６および電極２４４ａの間に生じる寄生容量、並びに、電極２４６および電極２４４ｂの間に生じる寄生容量を小さくすることができる。また、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１４（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
なお、不純物元素２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
不純物元素２５５としては、例えば、第１３族元素または第１５族元素のうち、少なくとも一種類の元素を用いることができる。また、半導体層２４２に酸化物半導体を用いる場合は、不純物元素２５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
図１４（Ａ２）に示すトランジスタ４３１は、電極２１３および絶縁層２１７を有する点がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層１０２の上に形成された電極２１３を有し、電極２１３上に形成された絶縁層２１７を有する。前述した通り、電極２１３は、バックゲート電極として機能することができる。よって、絶縁層２１７は、ゲート絶縁層として機能することができる。絶縁層２１７は、絶縁層２１６と同様の材料および方法により形成することができる。
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図１４（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つである。トランジスタ４４０は、電極２４４ａおよび電極２４４ｂを形成した後に半導体層２４２を形成する点が、トランジスタ４３０と異なる。また、図１４（Ｂ２）に例示するトランジスタ４４１は、電極２１３および絶縁層２１７を有する点が、トランジスタ４４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層２４２の一部は電極２４４ａ上に形成され、半導体層２４２の他の一部は電極２４４ｂ上に形成される。
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
トランジスタ４４０およびトランジスタ４４１も、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
〔ｓ−ｃｈａｎｎｅｌ型トランジスタ〕
図１５に、半導体層２４２として酸化物半導体を用いたトランジスタ構造の一例を示す。図１５に例示するトランジスタ４５０は、半導体層２４２ａの上に半導体層２４２ｂが形成され、半導体層２４２ｂの上面並びに、半導体層２４２ｂ及び半導体層２４２ａの側面が半導体層２４２ｃに覆われた構造を有する。図１５（Ａ）はトランジスタ４５０の上面図である。図１５（Ｂ）は、図１５（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル長方向の断面図）である。図１５（Ｃ）は、図１５（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図（チャネル幅方向の断面図）である。
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃは、ＩｎもしくはＧａの一方、または両方を含む材料で形成する。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素との結合力が強い金属元素である。）がある。
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
半導体層２４２ａおよび半導体層２４２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、半導体層２４２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層２４２ａおよび半導体層２４２ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃおよび半導体層２４２ｂを選択する。このとき、半導体層２４２ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層２４２ａおよび半導体層２４２ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎと元素Ｍの含有率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎと元素Ｍの含有率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層２４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体層２４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、５：１：７、４：２：３、または４：２：４．１などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
半導体層２４２ｂを用いたトランジスタに安定した電気特性を付与するためには、半導体層２４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が、８×１０１１／ｃｍ３未満、または１×１０１１／ｃｍ３未満、１×１０−９／ｃｍ３以上である酸化物半導体層をいう。
図１６に、半導体層２４２として酸化物半導体を用いたトランジスタ構造の一例を示す。図１６に例示するトランジスタ４２２は、半導体層２４２ａの上に半導体層２４２ｂが形成されている。トランジスタ４２２は、バックゲート電極を有するボトムゲート型のトランジスタの一種である。図１６（Ａ）はトランジスタ４２２の上面図である。図１６（Ｂ）は、図１６（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル長方向の断面図）である。図１６（Ｃ）は、図１６（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図（チャネル幅方向の断面図）である。
絶縁層２１９上に設けられた電極２１３は、絶縁層２１６、絶縁層２１８、および絶縁層２１９に設けられた開口２４７ａおよび開口２４７ｂにおいて、電極２４６と電気的に接続されている。よって、電極２１３と電極２４６には、同じ電位が供給される。また、開口２４７ａおよび開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７ａおよび開口２４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両方を設けない場合は、電極２１３と電極２４６に異なる電位を供給することができる。
［酸化物半導体のエネルギーバンド構造］
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構成される半導体層２４２の機能およびその効果について、図１９（Ａ）および図１９（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１９（Ａ）は、図１５（Ｂ）にＤ１−Ｄ２の一点鎖線で示す部位のエネルギーバンド構造図である。図１９（Ａ）は、トランジスタ４５０のチャネル形成領域のエネルギーバンド構造を示している。
図１９（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１０２、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ、絶縁層２１６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ　ＪＯＢＩＮ　ＹＶＯＮ社　ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社　ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１０２と絶縁層２１６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、半導体層２４２ａと半導体層２４２ｂとの界面近傍、および、半導体層２４２ｂと半導体層２４２ｃとの界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は半導体層２４２ｂを主として移動することになる。そのため、半導体層２４２ａと絶縁層１０７との界面、または、半導体層２４２ｃと絶縁層２１６との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、半導体層２４２ａと半導体層２４２ｂとの界面、および半導体層２４２ｃと半導体層２４２ｂとの界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジスタ１３４は、高い電界効果移動度を実現することができる。
なお、図１９（Ａ）に示すように、半導体層２４２ａと絶縁層１０２の界面、および半導体層２４２ｃと絶縁層２１６の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該トラップ準位とを遠ざけることができる。
特に、本実施の形態に例示するトランジスタ１３４は、半導体層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層２４２ａと接して形成されている。このように、半導体層２４２ｂを半導体層２４２ａと半導体層２４２ｃで覆う構成とすることで、上記トラップ順位の影響をさらに低減することができる。
ただし、Ｅｃ３８３ａまたはＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差が小さい場合、半導体層２４２ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁層の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ３８３ａ、およびＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２ｂのバンドギャップよりも広いほうが好ましい。
図１９（Ｂ）は、図１６（Ｂ）にＤ３−Ｄ４の一点鎖線で示す部位のエネルギーバンド構造図である。図１９（Ｂ）は、トランジスタ４２２のチャネル形成領域のエネルギーバンド構造を示している。
図１８（Ｂ）中、Ｅｃ３８７は、絶縁層２１８の伝導帯下端のエネルギーを示している。半導体層２４２を半導体層２４２ａと半導体層２４２ｂの２層とした場合は、半導体層２４２ｃを設けない分、トラップ準位３９０の影響を受ける。しかし、半導体層２４２を単層構造とした場合よりも高い電界効果移動度を実現することができる。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の少ない半導体装置を提供することができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない表示素子や表示装置などの半導体装置を実現することができる。または、信頼性の良好な表示素子や表示装置などの半導体装置を実現することができる。
図１５に示すトランジスタ４５０の説明にもどる。絶縁層１０２に設けた凸部上に半導体層２４２ｂを設けることによって、半導体層２４２ｂの側面も電極２４６で覆うことができる。すなわち、トランジスタ４５０は、電極２４６の電界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」もしくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ−ｃｈａｎｎｅｌ構造では、半導体層２４２ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極２４６の電界によって、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
なお、絶縁層１０２の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層２４２ｂの形成時に、露出する半導体層２４２ａを除去してもよい。この場合、半導体層２４２ａと半導体層２４２ｂの側面が揃う場合がある。
また、図１７に示すトランジスタ４５１のように、半導体層２４２の下方に、絶縁層を介して電極２１３を設けてもよい。図１７（Ａ）はトランジスタ４５１の上面図である。図１７（Ｂ）は、図１７（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図１７（Ｃ）は、図１７（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
また、図１８に示すトランジスタ４５２のように、電極２４６の上方に絶縁層１１０を設け、絶縁層１１０上に層２１４を設けてもよい。図１８（Ａ）はトランジスタ４５２の上面図である。図１８（Ｂ）は、図１８（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図１８（Ｃ）は、図１８（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
なお、図１８では、層２１４を絶縁層１１０上に設けているが、絶縁層２１８上に設けてもよい。層２１４を、遮光性を有する材料で形成することで、光照射によるトランジスタの特性変動や、信頼性の低下などを防ぐことができる。なお、層２１４を少なくとも半導体層２４２ｂよりも大きく形成し、層２１４で半導体層２４２ｂを覆うことで、上記の効果を高めることができる。層２１４は、有機物材料、無機物材料、又は金属材料を用いて作製することができる。また、層２１４を導電性材料で作製した場合、層２１４に電圧を供給してもよいし、電気的に浮遊した（フローティング）状態としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、酸化物半導体の構造について説明する。
＜酸化物半導体の構造について＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図２０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２０（Ｂ）に示す。図２０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図２０（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２０（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２０（Ｂ）および図２０（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２０（Ｄ）参照。）。図２０（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２０（Ｄ）に示す領域５１６１に相当する。
また、図２１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２１（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）に示す。図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２２（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２３（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２３（Ｂ）に示す。図２３（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２３（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ　ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ　ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２４より、ａ−ｌｉｋｅ　ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルの一例について説明する。
図２５（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。図２６（Ａ）に、一例として、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図２６（Ａ）は、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図２６（Ａ）より、近接する二つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図２４中の（１）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させると、図２６（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図２６（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。上述の図２４中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット５１００の成長が起こりにくいためｎｃ−ＯＳとなる（図２５（Ｂ）参照。）。室温程度で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜が可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にすることができる。
図２５（Ａ）および図２５（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ移動することができる。
また、図２５（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。なお、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積である場合でもＣＡＡＣ−ＯＳの成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳに縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳは、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図２７に断面模式図を示す。
図２７（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図２７（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５１０５ｂの別の側面と接するように配置する。
次に、図２７（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらにペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図２７（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡＣ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図２４中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、ＣＡＡＣ−ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係るマイクロマシンが適用された電子機器の例について、図面を参照して説明する。
本発明の一態様に係るマイクロマシンを用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、蓄電体からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
特に、本発明の一態様に係る表示装置を適用した電子機器として、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２８（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、表示部７１０４、マイク７１０５、スピーカ７１０６、操作キー７１０７、スタイラス７１０８などを有する。本発明の一態様に係るマイクロマシンは、例えば、表示部７１０３または表示部７１０４用の表示素子に用いることができる。なお、図２８（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２８（Ｂ）は、スマートウォッチであり、筐体７３０２、表示部７３０４、操作ボタン７３１１、操作ボタン７３１２、接続端子７３１３、バンド７３２１、留め具７３２２、などを有する。本発明の一態様に係るマイクロマシンは、例えば、表示部７３０４用の表示素子に用いることができる。
図２８（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他、操作ボタン７５０３、外部接続ポート７５０４、スピーカ７５０５、マイク７５０６、表示部７５０２などを備えている。本発明の一態様に係るマイクロマシンは、例えば、表示部７５０２用の表示素子に用いることができる。
図２８（Ｄ）はビデオカメラであり、筐体７７０１、筐体７７０２、表示部７７０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０４およびレンズ７７０５は筐体７７０１に設けられており、表示部７７０３は筐体７７０２に設けられている。そして、筐体７７０１と筐体７７０２とは、接続部７７０６により接続されており、筐体７７０１と筐体７７０２の間の角度は、接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０６における筐体７７０１と筐体７７０２との間の角度に従って切り替える構成としても良い。本発明の一態様に係るマイクロマシンは、例えば、表示部７７０３用の表示素子に用いることができる。
図２８（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体７４０１、光源７４０２、表示装置７４０３、リフレクタ７４０５、リフレクタ７４０６、スクリーン７４０７で構成される。本発明の一態様に係るマイクロマシンは、例えば、表示装置７４０３に用いることができる。
図２８（Ｆ）はフロントプロジェクターであり、本体７６０１、光源７６０２、表示装置７６０３、光学系７６０４、スクリーン７６０５で構成される。本発明の一態様に係るマイクロマシンは、例えば、表示装置７６０３に用いることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
上記実施の形態に示した材料および方法を用いてトランジスタ４５１と同様の構成を有するトランジスタＡ、およびトランジスタＢを作製し、Ｉｄ−Ｖｇ特性などの電気特性を測定した。
ここで、Ｉｄはドレインに流れる電流（「ドレイン電流」ともいう。）であり、Ｉｇはゲートに流れる電流（「ゲート電流」ともいう。）である。また、Ｖｓはソース電位であり、Ｖｄはソース電位を基準とした時のソースとドレイン間の電位差（「ドレイン電圧」ともいう。）である。また、Ｖｇはソース電位を基準とした時のソースとゲート間の電位差（「ゲート電圧」ともいう。）である。また、Ｖｂｇはソース電位を基準とした時のソースとバックゲート間の電位差（「バックゲート電圧」ともいう。）である。
トランジスタＡは、半導体層として、原子数比と膜厚のそれぞれがＩｎ：Ｇａ：Ｚｎ＝１：３：２（２０ｎｍ）、１：１：１（２０ｎｍ）、１：３：２（５ｎｍ）のＩｎ−Ｇａ−Ｚｎ酸化物の積層を用いた。また、ゲート絶縁層として、厚さ２０ｎｍ、比誘電率４．１の酸化窒化シリコン層を用いた。また、トランジスタＡのチャネル長Ｌは０．３８μｍ、チャネル幅Ｗは０．８１μｍである。
トランジスタＢは、半導体層として、原子数比と膜厚のそれぞれがＩｎ：Ｇａ：Ｚｎ＝１：３：４（２０ｎｍ）、１：１：１（２０ｎｍ）、１：３：２（５ｎｍ）のＩｎ−Ｇａ−Ｚｎ酸化物の積層を用いた。また、ゲート絶縁層として、厚さ３１ｎｍ、比誘電率６．３の、酸化アルミニウム層と酸化窒化シリコン層との積層を用いた。また、トランジスタＡのチャネル長Ｌは０．３８μｍ、チャネル幅Ｗは０．８１μｍてある。
トランジスタＡおよびトランジスタＢは、ｎチャネル型（ｎ−ｃｈ型）のトランジスタである。なお、上記原子数比は、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタ法て成膜する際に用いるスパッタターゲットの材料の原子数比である。
図２９（Ａ）に、トランジスタＡ、２２試料分のＩｄ−Ｖｇ特性と電界効果移動度を示し、図２９（Ｂ）にトランジスタＡ、３試料分のドレイン耐圧（ソースとドレインの間の絶縁耐圧）を測定したデータを示す。また、図３０（Ａ）に、トランジスタＢ、２５試料分のＩｄ−Ｖｇ特性と電界効果移動度を示し、図３０（Ｂ）にトランジスタＢ、３分試料のドレイン耐圧を測定したデータを示す。なお、測定は、Ｖｓを０Ｖとし、ＶｂｇをＶｓと同電位（Ｖｂｇ＝Ｖｓ＝０Ｖ）として行った。
図２９（Ａ）および図３０（Ａ）は、それぞれ、Ｖｄ＝０．１Ｖの時のＩｄ−Ｖｇ特性、Ｖｄ＝３．３Ｖの時のＩｄ−Ｖｇ特性、およびＶｄ＝３．３Ｖの時の電界効果移動度を示している。なお、図中、電界効果移動度を破線で示している。図２９（Ａ）および図３０（Ａ）より、トランジスタＡおよびトランジスタＢともスイッチング素子として機能できていることがわかる。
図２９（Ｂ）および図３０（Ｂ）は、ゲート電圧がドレイン電圧よりも常に２Ｖ高くなる条件（Ｖｇ＝Ｖｄ＋２Ｖ）下で、Ｖｄを０Ｖから−４０Ｖまで変化させた時のＩｄ−Ｖｄ特性を示している。トランジスタＡでは、Ｖｄが−２２Ｖ付近でＩｄが極大となり、その後、急激にＩｄが低下している（図２９（Ｂ）参照。）。よって、トランジスタＡのドレイン耐圧は２２Ｖ程度であることがわかる。また、トランジスタＢでは、Ｖｄが−２５Ｖ付近でＩｄが極大となり、その後、急激にＩｄが低下している（図３０（Ｂ）参照。）。よって、トランジスタＢのドレイン耐圧は２５Ｖ程度であることがわかる。
また、図３１（Ａ）および図３１（Ｂ）に、トランジスタＡ、３試料分のゲート耐圧（ソースとゲートの間の絶縁耐圧）を測定したデータを示す。測定は、Ｖｓ、Ｖｄ、およびＶｂｇを０Ｖとして行った。図３１（Ａ）はＶｇを０Ｖから−２５Ｖまで変化させた時のデータであり、図３１（Ｂ）はＶｇを０Ｖから２５Ｖまで変化させた時のデータである。図３１（Ａ）てはＶｇが−２１Ｖ付近でＩｄが極大となり、その後、急激にＩｄが低下している。図３１（Ｂ）ではＶｇが２１Ｖ付近でＩｄが極大となり、その後、急激にＩｄが低下している。よって、トランジスタＡのゲート耐圧は２１Ｖ程度であることがわかる。
また、図３１（Ｃ）に、トランジスタＢ、３試料分のゲート耐圧を測定したデータを示す。測定は、Ｖｓ、Ｖｄ、およびＶｂｇを０Ｖとして行った。図３１（Ｃ）はＶｇを０Ｖから−３５Ｖまで変化させた時のデータである。図３１（Ｃ）ではＶｇが−３０Ｖ付近でＩｄが極大となり、その後、急激にＩｄが低下している。よって、トランジスタＢのゲート耐圧は３０Ｖ程度であることがわかる。ゲート絶縁層に酸化アルミニウムを用いることで、ゲート耐圧が高められていることがわかる。
チャネルが形成される半導体層に酸化物半導体を用いることで、チャネル長が０．５μｍ以下であっても、絶縁耐圧が良好で、オフ電流が少ないトランジスタを提供することができる。よって、信頼性が良好で、消費電力の少ないトランジスタを提供することができる。
１００　　マイクロマシン
１０１　　基板
１０２　　絶縁層
１０３　　電極
１０４　　電極
１０５　　絶縁層
１０６　　半導体層
１０７　　絶縁層
１０８　　絶縁層
１０９　　絶縁層
１１０　　絶縁層
１１１　　開口
１１２　　電極
１１３　　電極
１１４　　絶縁層
１１５　　開口
１１６　　電極
１１８　　絶縁層
１２１　　電極
１２２　　電極
１２３　　電極
１２４　　ストッパ
１２５　　支柱
１２６　　支持部
１３１　　絶縁層
１３３　　電極
１３４　　トランジスタ
１３５　　開口
１３６　　電極
１５１　　回路
１５２　　配線
１５３　　配線
１５４　　配線
１５５　　配線
１５６　　配線
１５８　　ノード
１５９　　ノード
１６１　　トランジスタ
１６２　　トランジスタ
１６３　　トランジスタ
１６４　　トランジスタ
１７１　　抵抗素子
１７２　　抵抗素子
１７３　　容量素子
１７４　　容量素子
１８０　　構造体
２００　　表示素子
２０６　　ゲート電極
２０９　　絶縁層
２１３　　電極
２１４　　層
２１６　　絶縁層
２１７　　絶縁層
２１８　　絶縁層
２１９　　絶縁層
２４２　　半導体層
２４６　　電極
２５５　　不純物元素
２６１　　トランジスタ
２６２　　トランジスタ
２７１　　ウェル
２８１　　絶縁層
２８２　　絶縁層
２８３　　絶縁層
３００　　表示装置
３０１　　光源
３０２　　レンズ
３０３　　スクリーン
３１１　　光
３１５　　アクチュエータ
３８２　　Ｅｃ
３８６　　Ｅｃ
３８７　　Ｅｃ
３９０　　トラップ準位
４１０　　トランジスタ
４１１　　トランジスタ
４２０　　トランジスタ
４２１　　トランジスタ
４２２　　トランジスタ
４３０　　トランジスタ
４３１　　トランジスタ
４４０　　トランジスタ
４４１　　トランジスタ
４５０　　トランジスタ
４５１　　トランジスタ
４５２　　トランジスタ
１３００　　シャッター
１３０２　　可動遮光層
１３０４　　開口部
１３１１　　アクチュエータ
１３１５　　アクチュエータ
１３１７　　スプリング
１３１９　　構造体
１３２１　　可動電極
１３２３　　構造体
１３２５　　可動電極
１３２７　　構造体
５１００　　ペレット
５１０１　　イオン
５１０２　　酸化亜鉛層
５１０３　　粒子
５１２０　　基板
５１３０　　ターゲット
５１６１　　領域
７１０１　　筐体
７１０２　　筐体
７１０３　　表示部
７１０４　　表示部
７１０５　　マイク
７１０６　　スピーカ
７１０７　　操作キー
７１０８　　スタイラス
７３０２　　筐体
７３０４　　表示部
７３１１　　操作ボタン
７３１２　　操作ボタン
７３１３　　接続端子
７３２１　　バンド
７３２２　　留め具
７４０１　　本体
７４０２　　光源
７４０３　　表示装置
７４０５　　リフレクタ
７４０６　　リフレクタ
７４０７　　スクリーン
７５０１　　筐体
７５０２　　表示部
７５０３　　操作ボタン
７５０４　　外部接続ポート
７５０５　　スピーカ
７５０６　　マイク
７６０１　　本体
７６０２　　光源
７６０３　　表示装置
７６０４　　光学系
７６０５　　スクリーン
７７０１　　筐体
７７０２　　筐体
７７０３　　表示部
７７０４　　操作キー
７７０５　　レンズ
７７０６　　接続部
１０７ａ　　電極
１０７ｂ　　電極
１０８ａ　　絶縁層
１０８ｂ　　絶縁層
２４２ａ　　半導体層
２４２ｂ　　半導体層
２４２ｃ　　半導体層
２４４ａ　　電極
２４４ｂ　　電極
２４７ａ　　開口
２４７ｂ　　開口
３８３ａ　　Ｅｃ
３８３ｂ　　Ｅｃ
３８３ｃ　　Ｅｃ
５１００ａ　　ペレット
５１００ｂ　　ペレット
５１０５ａ　　ペレット
５１０５ａ１　　領域
５１０５ａ２　　ペレット
５１０５ｂ　　ペレット
５１０５ｃ　　ペレット
５１０５ｄ　　ペレット
５１０５ｄ１　　領域
５１０５ｅ　　ペレット

Claims (6)

  1. 第１乃至第４の配線と、第１乃至第４のトランジスタと、第１乃至第３の電極と、を有し、
    前記第１乃至第４のトランジスタの少なくとも一つは、酸化物半導体を有し、
    前記第１のトランジスタのソースまたはドレインの一方は前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は第１のノードと電気的に接続され、
    前記第１のトランジスタのゲートは前記第２の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は前記第２の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は第２のノードと電気的に接続され、
    前記第２のトランジスタのゲートは前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は前記第１のノードと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は第４の配線と電気的に接続され、
    前記第３のトランジスタのゲートは前記第２のノードと電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は前記第２のノードと電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは前記第１のノードと電気的に接続され、
    前記第１の電極は前記第１のノードと電気的に接続され、前記第２の電極は前記第２のノードと電気的に接続され、
    前記第３の電極は、前記第１の電極および前記第２の電極に供給された信号に応じて傾く機能を有することを特徴とする表示素子。
  2. 請求項１において、
    前記第１乃至第４のトランジスタの少なくとも一つは、バックゲート電極を有することを特徴とする表示素子。
  3. 請求項１において、
    前記第１の電極および前記第２の電極は固定電極であることを特徴とする表示素子。
  4. 請求項１において、
    前記第３の電極は可動電極であることを特徴とする表示素子。
  5. 請求項１に記載の表示素子と、
    レンズ、またはリフレクタと、を有することを特徴とする表示装置。
  6. 請求項１に記載の表示素子と、
    マイク、スピーカ、またはセンサと、
    を有することを特徴とする電子機器。
PCT/IB2015/058052 2014-10-29 2015-10-20 表示素子、表示装置、または電子機器 WO2016067154A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/520,647 US10199592B2 (en) 2014-10-29 2015-10-20 Display element, display device, or electronic device
JP2016555937A JP6586102B2 (ja) 2014-10-29 2015-10-20 表示装置、または電子機器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014219838 2014-10-29
JP2014-219838 2014-10-29

Publications (1)

Publication Number Publication Date
WO2016067154A1 true WO2016067154A1 (ja) 2016-05-06

Family

ID=55856677

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2015/058052 WO2016067154A1 (ja) 2014-10-29 2015-10-20 表示素子、表示装置、または電子機器

Country Status (3)

Country Link
US (1) US10199592B2 (ja)
JP (3) JP6586102B2 (ja)
WO (1) WO2016067154A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017212442A (ja) * 2016-05-20 2017-11-30 株式会社半導体エネルギー研究所 半導体装置または当該半導体装置を有する表示装置
JP2019038105A (ja) * 2017-08-22 2019-03-14 株式会社 大昌電子 静電駆動アクチュエータ組み込みプリント配線板装置およびその製造方法
WO2019138734A1 (ja) * 2018-01-15 2019-07-18 株式会社ジャパンディスプレイ 表示装置
JPWO2020089729A1 (ja) * 2018-11-02 2020-05-07
JP2021184485A (ja) * 2016-05-20 2021-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI821341B (zh) * 2018-07-26 2023-11-11 日商索尼股份有限公司 光電轉換元件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005309416A (ja) * 2004-03-24 2005-11-04 Fuji Photo Film Co Ltd 光変調素子アレイの駆動方法及び光変調素子アレイ並びに画像形成装置
JP2006175564A (ja) * 2004-12-24 2006-07-06 Nikon Corp マイクロアクチュエータ装置等のデバイスの製造方法、並びに、光学装置及び光スイッチ装置
JP2007293331A (ja) * 2006-04-06 2007-11-08 Asml Netherlands Bv 非線形バネによる大変形ｍｅｍｓミラーを用いる露光装置及びデバイス製造方法
JP2012531122A (ja) * 2009-06-19 2012-12-06 クアルコム，インコーポレイテッド キャビティ内の調整可能なｍｅｍｓ共振器
JP2014523659A (ja) * 2011-06-01 2014-09-11 ピクストロニクス，インコーポレイテッド Ｍｅｍｓディスプレイピクセル制御回路および方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100202246B1 (ko) 1989-02-27 1999-06-15 윌리엄 비. 켐플러 디지탈화 비디오 시스템을 위한 장치 및 방법
GB9024978D0 (en) 1990-11-16 1991-01-02 Rank Cintel Ltd Digital mirror spatial light modulator
US5444566A (en) 1994-03-07 1995-08-22 Texas Instruments Incorporated Optimized electronic operation of digital micromirror devices
JPH09318892A (ja) 1996-05-30 1997-12-12 Fuji Photo Film Co Ltd プリンタ及び露光方法
CN1129888C (zh) 1998-08-04 2003-12-03 精工爱普生株式会社 电光转换装置以及电子设备
GB9827945D0 (en) 1998-12-19 1999-02-10 Secr Defence Method of driving a spatial light modulator
JP3590283B2 (ja) 1999-01-13 2004-11-17 日本電信電話株式会社 静電型可動接点素子の製造方法
US6455392B2 (en) 2000-01-21 2002-09-24 Bae Systems Information And Electrical Systems Integration, Inc. Integrated resistor having aligned body and contact and method for forming the same
TW521303B (en) 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
US6781742B2 (en) 2000-07-11 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Digital micromirror device and method of driving digital micromirror device
US6906552B2 (en) * 2001-12-03 2005-06-14 Broadcom Corporation System and method utilizing a one-stage level shift circuit
US7129925B2 (en) * 2003-04-24 2006-10-31 Hewlett-Packard Development Company, L.P. Dynamic self-refresh display memory
US6914709B2 (en) * 2003-10-02 2005-07-05 Hewlett-Packard Development Company, L.P. MEMS device and method of forming MEMS device
US7839561B2 (en) * 2007-02-26 2010-11-23 Silicon Quest Kabushiki-Kaisha Micromirror device with a single address electrode
JP4484671B2 (ja) * 2004-11-15 2010-06-16 パナソニック株式会社 レベルシフト回路
US20050134355A1 (en) * 2003-12-18 2005-06-23 Masato Maede Level shift circuit
US7304782B2 (en) 2004-03-24 2007-12-04 Fujifilm Corporation Driving method of spatial light modulator array, spatial light modulator array, and image forming apparatus
JP4502190B2 (ja) * 2004-06-08 2010-07-14 ルネサスエレクトロニクス株式会社 レベルシフタ、レベル変換回路及び半導体集積回路
US7205820B1 (en) * 2004-07-08 2007-04-17 Pmc-Sierra, Inc. Systems and methods for translation of signal levels across voltage domains
US8482496B2 (en) * 2006-01-06 2013-07-09 Pixtronix, Inc. Circuits for controlling MEMS display apparatus on a transparent substrate
US9158106B2 (en) * 2005-02-23 2015-10-13 Pixtronix, Inc. Display methods and apparatus
JP4743630B2 (ja) * 2005-10-20 2011-08-10 株式会社リコー 光偏向装置、光偏向装置アレイおよび画像投影表示装置
US7969384B2 (en) * 2006-12-27 2011-06-28 Silicon Quest Kabushiki Kaisha Deformable micromirror device
US7880952B2 (en) * 2007-05-03 2011-02-01 Silicon Quest Kabushiki-Kaisha Mirror device with an anti-stiction layer
US7804327B2 (en) * 2007-10-12 2010-09-28 Mediatek Inc. Level shifters
TWI529942B (zh) * 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
CN103197414B (zh) * 2013-03-26 2014-01-08 北京大学 一种基于电镀工艺的静电驱动式微型扭转器件及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005309416A (ja) * 2004-03-24 2005-11-04 Fuji Photo Film Co Ltd 光変調素子アレイの駆動方法及び光変調素子アレイ並びに画像形成装置
JP2006175564A (ja) * 2004-12-24 2006-07-06 Nikon Corp マイクロアクチュエータ装置等のデバイスの製造方法、並びに、光学装置及び光スイッチ装置
JP2007293331A (ja) * 2006-04-06 2007-11-08 Asml Netherlands Bv 非線形バネによる大変形ｍｅｍｓミラーを用いる露光装置及びデバイス製造方法
JP2012531122A (ja) * 2009-06-19 2012-12-06 クアルコム，インコーポレイテッド キャビティ内の調整可能なｍｅｍｓ共振器
JP2014523659A (ja) * 2011-06-01 2014-09-11 ピクストロニクス，インコーポレイテッド Ｍｅｍｓディスプレイピクセル制御回路および方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017212442A (ja) * 2016-05-20 2017-11-30 株式会社半導体エネルギー研究所 半導体装置または当該半導体装置を有する表示装置
JP2021184485A (ja) * 2016-05-20 2021-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2019038105A (ja) * 2017-08-22 2019-03-14 株式会社 大昌電子 静電駆動アクチュエータ組み込みプリント配線板装置およびその製造方法
JP7195082B2 (ja) 2017-08-22 2022-12-23 株式会社 大昌電子 静電駆動アクチュエータ組み込みプリント配線板装置およびその製造方法
WO2019138734A1 (ja) * 2018-01-15 2019-07-18 株式会社ジャパンディスプレイ 表示装置
JP2019124771A (ja) * 2018-01-15 2019-07-25 株式会社ジャパンディスプレイ 表示装置
CN111587453A (zh) * 2018-01-15 2020-08-25 株式会社日本显示器 显示装置
JP7085352B2 (ja) 2018-01-15 2022-06-16 株式会社ジャパンディスプレイ 表示装置
JPWO2020089729A1 (ja) * 2018-11-02 2020-05-07
WO2020089729A1 (ja) * 2018-11-02 2020-05-07 株式会社半導体エネルギー研究所 半導体装置、電子機器
US11575013B2 (en) 2018-11-02 2023-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP7289850B2 (ja) 2018-11-02 2023-06-12 株式会社半導体エネルギー研究所 半導体装置、電子機器

Also Published As

Publication number Publication date
JP2021192096A (ja) 2021-12-16
US10199592B2 (en) 2019-02-05
US20170309856A1 (en) 2017-10-26
JPWO2016067154A1 (ja) 2017-09-21
JP2019211794A (ja) 2019-12-12
JP6586102B2 (ja) 2019-10-02
JP6936287B2 (ja) 2021-09-15

Similar Documents

Publication Publication Date Title
JP6936287B2 (ja) 表示装置、または電子機器
KR102468901B1 (ko) 반도체 장치
JP7288929B2 (ja) 半導体装置
JP6878539B2 (ja) 半導体装置
JP7209774B2 (ja) 半導体装置の作製方法
JP6347704B2 (ja) 半導体装置
KR102203921B1 (ko) 반도체 장치의 제작 방법
JP2023169314A (ja) 半導体装置
JP2023159059A (ja) 発光装置
JP2024040150A (ja) 半導体装置
JP6541333B2 (ja) 半導体装置
TW202403403A (zh) 半導體裝置
KR102410934B1 (ko) 시프트 레지스터, 반도체 장치, 전자 기기
KR20230010833A (ko) 표시 장치
KR20200051070A (ko) 표시 장치 및 그 제조방법
JP2022140509A (ja) 液晶表示装置
TW201635518A (zh) 半導體裝置以及包括該半導體裝置的顯示裝置
JP2016027388A (ja) 表示装置及び電子機器
TW201507110A (zh) 半導體裝置
KR102480052B1 (ko) 트랜지스터
JP2015228368A (ja) 表示装置および発光装置、並びに電子機器
US20190067487A1 (en) Semiconductor device, manufacturing method thereof, and electronic device
US11575013B2 (en) Semiconductor device and electronic device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15855868

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016555937

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15520647

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15855868

Country of ref document: EP

Kind code of ref document: A1