WO2016035590A1 - 電子部品内蔵基板 - Google Patents
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Definitions
- the present invention relates to an electronic component built-in substrate including a substrate, an electronic component mounted on a main surface of the substrate, and an embedded layer in which the electronic component is embedded.
- Patent Document 1 An electronic component-embedded substrate that has been made thinner by embedding electronic components inside the substrate.
- FIG. 44 is a cross-sectional view of the electronic component built-in substrate 100 described in Patent Document 1.
- FIG. 44 In the electronic component built-in substrate 100 shown in FIG. 44, electronic components 101 and 102 are mounted on a substrate 108, and an embedded layer 109 in which these electronic components 101 and 102 are embedded is formed.
- Such an electronic component built-in substrate 100 is light in weight and does not involve high-temperature firing like a ceramic substrate, and therefore has an advantage that there are few restrictions on the built-in electronic components.
- a multilayer ceramic capacitor is considered as the electronic components 101 and 102 embedded in the embedded layer 109 of the electronic component built-in substrate 100 described in Patent Document 1.
- FIG. 45 shows a cross-sectional view of the multilayer ceramic capacitor 201.
- the multilayer ceramic capacitor 201 includes a ceramic multilayer body 202, and a first external electrode 203 and a second external electrode 204 provided on the surface of the ceramic multilayer body 202.
- the ceramic laminate 202 is a laminate in which capacitor elements each having a ceramic dielectric layer 205 inserted between a first internal electrode 206 and a second internal electrode 207 are connected in parallel.
- Such a multilayer ceramic capacitor 201 is excellent in reliability and durability, and can realize a small size and a large capacity.
- the small-sized and large-capacity monolithic ceramic capacitor 201 often uses a high dielectric constant ceramic material based on barium titanate as the material of the ceramic dielectric layer 205 constituting the ceramic laminate 202.
- a voltage is applied to the multilayer ceramic capacitor 201 including such a ceramic multilayer body 202, a distortion corresponding to the magnitude of the applied voltage is generated in the ceramic multilayer body 202 due to the electrostrictive effect and the inverse piezoelectric effect.
- the ceramic laminate 202 repeatedly expands in the stacking direction and contracts in the plane direction orthogonal to the stacking direction.
- the multilayer ceramic capacitor 201 is mounted on the substrate B by the connecting member S as shown in FIG.
- the distortion generated in the ceramic multilayer body 202 causes the substrate B fixed to the multilayer ceramic capacitor 201 via the connecting member S to be applied. Vibrate.
- Such vibration of the substrate B may cause malfunction of the acceleration sensor when an acceleration sensor such as a shock sensor is mounted on the substrate B.
- connection member S and the embedded layer are both strained in the ceramic multilayer body 202. May be transmitted to the substrate B. In that case, there is a concern that the vibration of the substrate B described above becomes large and the audible sound becomes large.
- an object of the present invention is to reduce the vibration of the substrate even when a voltage is applied to the electronic component in the buried layer and the electronic component is distorted, and further, the generation of audible sound due to the vibration of the substrate is prevented or reduced.
- An electronic component-embedded substrate is provided.
- the substrate elasticity is reduced in order to reduce the vibration of the substrate and prevent or reduce the generation of audible sound due to the vibration. Improvements in rate are made. Furthermore, in the present invention, for the above-described purpose, the relationship between the thickness of the substrate, the thickness of the embedded layer, and the height of the electronic component, the manner of arranging the electronic component, or the shape of the embedded layer can be improved.
- An electronic component built-in substrate includes a substrate, a first electronic component mounted on the main surface of the substrate, and an embedded layer that is provided on the main surface of the substrate and embeds the first electronic component. ing.
- the first electronic component includes a multilayer ceramic capacitor including a ceramic multilayer body and external electrodes.
- the ceramic laminated body has a laminated portion including alternately laminated ceramic dielectric layers and internal electrodes, and a first side portion and a second side portion sandwiching the laminated portion, and is opposed to each other. It has two end surfaces and a side surface connecting the two end surfaces.
- the external electrode is connected to the internal electrode and provided on the surface of the ceramic laminate.
- the first side portion is located between the stacked portion and the main surface of the substrate.
- the elastic modulus of the buried layer is smaller than the elastic modulus of the substrate.
- the audible frequency range referred to here is a frequency range of 20 Hz to 20 kHz as described above.
- the electronic component built-in substrate according to the present invention preferably has the following features (first preferred embodiment). That is, the central surface of the electronic component built-in substrate in the thickness direction is at a position passing through the ceramic laminate.
- the central surface of the electronic component built-in substrate in the thickness direction is assumed to be such that the distance from one main surface of the electronic component built-in substrate is equal to the distance from the other main surface inside the electronic component built-in substrate. Refers to the finished surface.
- the upper portion and the lower portion of the electronic component built-in substrate in the thickness direction cancel each other's vibrations. Therefore, the vibration of the substrate within the audible frequency range is reduced, and thus the generation of audible sound due to the vibration of the substrate is prevented or reduced.
- the first preferred embodiment of the electronic component built-in substrate according to the present invention preferably comprises the following features (second preferred embodiment). That is, in the thickness direction, the thickness of the first side portion of the ceramic laminate is thicker than the thickness of the second side portion.
- the distance between the laminated portion and the substrate can be increased.
- the relationship between the height from the top of the connecting member for connecting the first electronic component to the substrate and the height of the laminated portion is adjusted. By doing so, it is possible to more effectively reduce the vibration of the substrate within the audible frequency range.
- the first preferred embodiment of the electronic component built-in substrate according to the present invention preferably includes the following features (third preferred embodiment). That is, the first electronic component further includes an electrode terminal connected to the external electrode, and the electrode terminal is connected to the substrate.
- the distance between the stacked portion and the substrate can be increased, and the thickness of the substrate, the thickness of the buried layer, and the first electron It becomes easy to adjust the relationship of the height of parts. Therefore, the same effect as that of the second preferred mode can be obtained.
- the first preferred embodiment of the electronic component built-in substrate according to the present invention preferably includes the following features (fourth preferred embodiment). That is, the first electronic component further includes an interposer positioned between the first side and the substrate, and the interposer is connected to the substrate.
- the distance between the stacked portion and the substrate can be increased, and the thickness of the substrate, the thickness of the embedded layer, and the first It becomes easy to adjust the height relationship of the electronic component 1. Therefore, the same effects as those of the second and third preferred modes can be obtained.
- connection direction of the multilayer ceramic capacitor to the interposer or by making the interposer have a specific structure, the vibration of the substrate within the audible frequency range is reduced. Reduction can be performed more effectively.
- the first to fourth preferred embodiments of the electronic component built-in substrate according to the present invention preferably have the following features (fifth preferred embodiment). That is, in the thickness direction, the central surface of the electronic component built-in substrate is located between the central surface of the laminated portion of the first electronic component and the second side portion of the ceramic laminated body.
- the central surface of the laminated portion of the first electronic component in the thickness direction is the side surface of the laminated portion of the first electronic component in a state connected to the substrate that is parallel to the main surface of the substrate and closest to the substrate. And the surface assumed inside the laminated portion so that the distance from the side surface parallel to the main surface of the substrate and the farthest side surface is equal.
- the center plane of the laminated portion of the second electronic component in the thickness direction to be described later is also defined in the same manner as described above. Furthermore, being parallel to the main surface of the substrate does not mean that it is strictly parallel, and even when the side surface is uneven or the side surface is slightly inclined, it is viewed macroscopically. It is in a positional relationship that can be regarded as parallel.
- the upper portion and the lower portion of the electronic component built-in substrate cancel each other's vibrations more effectively. Therefore, the vibration of the substrate within the audible frequency range is reliably reduced, and the generation of audible sound due to the vibration of the substrate is reliably prevented or reduced.
- the electronic component built-in substrate according to the present invention has the following characteristics (sixth preferred embodiment). That is, the electronic component built-in substrate according to the present invention further includes a second electronic component mounted on the main surface of the substrate and embedded in the embedded layer.
- the second electronic component includes a multilayer ceramic capacitor including a ceramic multilayer body and external electrodes.
- the ceramic laminate has a laminated portion including alternately laminated ceramic dielectric layers and internal electrodes, a pair of side portions sandwiching the laminated portion, and two end faces facing each other, two And a side surface connecting the end surfaces.
- the external electrode is connected to the internal electrode and provided on the surface of the ceramic laminate.
- the side surface of the ceramic multilayer body of the first electronic component and the side surface of the ceramic multilayer body of the second electronic component are opposed to each other via the buried layer.
- the distance between the central surface of the stacked portion of the first electronic component and the main surface of the substrate is equal to the central surface of the stacked portion of the second electronic component and the main surface of the substrate. It is wider than the distance to the surface.
- the central surface of the electronic component built-in substrate is located between the central surface of the stacked portion of the first electronic component and the central surface of the stacked portion of the second electronic component.
- the central surface of the electronic component built-in substrate is located on the substrate side from the central surface of the stacked portion of the first electronic component, and the stacked portion of the second electronic component. It is located on the outer surface side of the buried layer with respect to the center surface.
- the distortion generated in the first electronic component is caused by causing the other main surface of the substrate to move to a portion closer to the substrate than the central surface of the electronic component built-in substrate.
- a bending moment that causes deformation to a concave surface is generated.
- the distortion generated in the second electronic component is caused by the outer surface of the embedded layer being placed on the outer surface side of the embedded layer from the central surface of the electronic component built-in substrate.
- a bending moment that causes deformation to a concave surface is generated.
- the sixth preferred embodiment of the electronic component built-in substrate according to the present invention preferably has the following features (seventh preferred embodiment). That is, in the thickness direction, the distance between the central surface of the first electronic component stacking portion and the central surface of the electronic component built-in substrate is equal to the central surface of the second electronic component stacking portion and the central surface of the electronic component built-in substrate. Shorter than the interval.
- the substrate from the center surface of the electronic component built-in substrate is larger than the bending moment generated in the portion on the outer surface side of the embedded layer from the central surface of the electronic component built-in substrate.
- the distance between the center surface of the first electronic component stacked portion and the center surface of the electronic component embedded substrate is the second electronic component stacked portion.
- the distance between the center surface of the substrate and the center surface of the electronic component built-in substrate is shorter.
- the substrate-side portion from the central surface of the electronic component built-in substrate and the outer surface-side portion of the embedded layer effectively cancel vibrations due to deformation based on the mutual bending moment. Therefore, when the positional relationship between the central surface of each laminated part of the first electronic component and the second electronic component and the central surface of the electronic component built-in substrate satisfies the above-described condition, the vibration of the substrate within the audible frequency range is achieved. Is further reduced, and as a result, generation of audible sound due to vibration of the substrate is effectively prevented or reduced.
- the electronic component built-in substrate according to the present invention preferably includes the following characteristics (eighth preferred embodiment). That is, the electronic component built-in substrate according to the present invention further includes a second electronic component mounted on the main surface of the substrate and embedded in the embedded layer.
- the second electronic component includes a multilayer ceramic capacitor including a ceramic multilayer body and external electrodes.
- the ceramic laminate has a laminated portion including alternately laminated ceramic dielectric layers and internal electrodes, a pair of side portions sandwiching the laminated portion, and two end faces facing each other, two And a side surface connecting the end surfaces.
- the external electrode is connected to the internal electrode and provided on the surface of the ceramic laminate.
- the side surface of the ceramic multilayer body of the first electronic component and the side surface of the ceramic multilayer body of the second electronic component are opposed to each other via the buried layer.
- the lamination direction of the ceramic dielectric layer and the internal electrode in the ceramic laminate of the first electronic component and the lamination direction of the ceramic dielectric layer and the internal electrode in the ceramic laminate of the second electronic component are mutually Orthogonal.
- the strain generated in the first electronic component is transmitted to the buried layer, and the second The vibrations generated by transmitting the strain generated in the electronic component to the buried layer cancel each other.
- the eighth preferred embodiment of the electronic component built-in substrate according to the present invention preferably has the following features (9th preferred embodiment). That is, the first electronic component and the second electronic component are directly connected via the conductive pattern.
- the connection between the first electronic component and the second electronic component may be either parallel connection or series connection.
- the voltage applied to the first electronic component and the second electronic component has substantially no phase shift.
- the eighth or ninth preferred mode of the electronic component built-in substrate according to the present invention preferably comprises the following features (tenth preferred mode). That is, when the main surface of the substrate is the reference surface, the height of the center of the laminated portion of the first electronic component is between the height of the lowest portion and the height of the highest portion of the laminated portion of the second electronic component. And the height of the center of the laminated portion of the second electronic component is between the height of the lowest portion and the height of the highest portion of the laminated portion of the first electronic component.
- the height of the lowest part and the highest part of the stacked part of the first electronic component are the stacked part of the first electronic component in a state of being connected to the substrate.
- substrate is the lowest and the height of the highest place are pointed out.
- the minimum height and the maximum height of the stacked portion of the second electronic component are also defined in the same manner as described above.
- the vibration generated when the strain generated in the first electronic component is transmitted to the embedded layer and the strain generated in the second electronic component are transmitted to the embedded layer. Effectively interfere with each other without passing each other.
- the vibration generated by transmitting the strain generated in each electronic component to the buried layer surely cancels each other out. Therefore, by arranging the first electronic component and the second electronic component as described above on the circuit of the electronic component built-in substrate, the vibration of the substrate within the audible frequency range is reliably reduced, and thus The generation of audible sound due to the vibration of the substrate is reliably prevented or reduced.
- the electronic component built-in substrate according to the present invention has the following characteristics (an eleventh preferred form). That is, the surface of the buried layer has a recess.
- the concave portion since the concave portion is provided on the outer surface of the embedded layer, the concave portion suppresses transmission of vibration of the first electronic component via the embedded layer. As a result, large vibrations of the electronic component built-in substrate in the audible frequency range are suppressed. Therefore, the vibration of the substrate in the audible frequency range that occurs with the distortion of the first electronic component when the voltage is applied is reduced, and thus the generation of audible sound due to the vibration of the substrate is prevented or reduced.
- the eleventh preferred embodiment of the electronic component built-in substrate according to the present invention preferably comprises the following features (a twelfth preferred embodiment). That is, the concave portion is provided so as to reduce the vibration of the substrate that occurs due to the distortion when the voltage of the first electronic component is applied in the audible frequency range.
- the recess effectively suppresses the transmission of vibration of the first electronic component via the buried layer.
- large vibrations of the substrate within the audible frequency range are effectively suppressed. Therefore, the vibration of the substrate in the audible frequency range that occurs with the distortion of the first electronic component when the voltage is applied is further reduced, and further the generation of audible sound due to the vibration of the substrate is further prevented or reduced.
- the twelfth preferred form of the electronic component built-in substrate according to the present invention preferably comprises the following features (a thirteenth preferred form). That is, when the main surface of the substrate is the reference surface, the height of the lowest portion of the recess is lower than the height of the center of the stacked portion of the first electronic component.
- the height of the lowest part of the recess when the main surface of the substrate is used as a reference surface refers to the height of the lowest portion of the bottom of the recess from the main surface of the substrate.
- the height of the lowest portion of the recess is lower than the height of the center of the laminated portion of the first electronic component, It is separated from other parts, and transmission of vibration of the first electronic component through the buried layer can be more effectively suppressed. Therefore, the vibration of the substrate that occurs due to the distortion when the voltage of the first electronic component is applied is reliably reduced, and the generation of audible sound due to the vibration of the substrate is reliably prevented or reduced.
- the concave portion further includes an insertion member having a higher elastic modulus than the buried layer and occupying at least a part of the volume of the concave portion.
- the concave portion has an elastic modulus higher than that of the buried layer and includes an insertion member that occupies at least a part of the volume of the concave portion, The waveform of vibration of the electronic component is disturbed at the portion of the insertion member.
- the thickness of the partially buried layer can be brought close to a state where no recessed portion is formed. Therefore, the moisture resistance and the rigidity of the electronic component built-in substrate can be improved from the state in which the concave portion is formed.
- the vibration of the substrate in the audible frequency range is reduced, As a result, generation of audible sound due to vibration of the substrate is prevented or reduced.
- FIG. 1 is a top view of an electronic component built-in substrate 1 that is a first embodiment of an electronic component built-in substrate according to the present invention; It is sectional drawing of the electronic component built-in board
- FIG. 2A is a cross-sectional view taken along the line Y1-Y1 in FIG.
- FIG. 2B is a cross-sectional view taken along the line X1-X1 in FIG.
- FIG. 3 is a cross-sectional view corresponding to FIG. 2A for explaining an example in which the mounting direction of the first electronic component 10 is changed in the electronic component built-in substrate 1 shown in FIG. 1.
- the embedded layer R corresponds to FIG.
- FIG. 2A for explaining an example in which the embedded layer R includes a resin material portion RM and a conductive material portion CM provided on the surface thereof. It is sectional drawing. It is a graph which shows the result of having calculated
- FIG. 2 is a top view corresponding to FIG. 1 of an electronic component built-in substrate 1-1 as a first modification of the electronic component built-in substrate 1 shown in FIG. 1.
- FIG. 7 is a cross-sectional view corresponding to FIG. 2 of the electronic component built-in substrate 1-1 shown in FIG. 6.
- FIG. 6 is a top view corresponding to FIG.
- FIG. 9 is a cross-sectional view of the electronic component built-in substrate 1-2 shown in FIG. 8 corresponding to FIG. It is a figure for demonstrating an example of the manufacturing method of the electronic component built-in board
- FIG. 13 is a cross-sectional view of the electronic component built-in substrate 1 ⁇ / b> A shown in FIG. 12.
- FIG. 13A is a cross-sectional view of a plane including a Y1-Y1 line in FIG.
- FIG. 13B is a cross-sectional view taken along the line X1-X1 in FIG.
- the embedded layer R corresponds to FIG. 13A for explaining an example in which the embedded layer R includes the resin material portion RM and the conductive material portion CM provided on the surface thereof. It is sectional drawing.
- FIG. 13 is a top view corresponding to FIG. 12 for explaining an example in which the relative positions of the first electronic component 10 and the second electronic component 20 are changed in the electronic component built-in substrate 1A shown in FIG.
- FIG. 13 is a cross-sectional view corresponding to FIG. 13A of an electronic component built-in substrate 1A-1 as a first modification of the electronic component built-in substrate 1A shown in FIG.
- FIG. 13 is a cross-sectional view of an electronic component built-in substrate 1A-2 as a second modification of the electronic component built-in substrate 1A shown in FIG.
- FIG. 14A is a cross-sectional view corresponding to FIG.
- FIG. 20B is a cross-sectional view taken along the line X21-X21 in FIG.
- FIG. 13 is a cross-sectional view of an electronic component built-in substrate 1A-3 as a third modification of the electronic component built-in substrate 1A shown in FIG. FIG.
- FIG. 14A is a cross-sectional view corresponding to FIG.
- FIG. 21B is a cross-sectional view taken along the line X31-X31 in FIG. It is sectional drawing of the electronic component built-in board
- (A) is a cross-sectional view of the plane including the Y1-Y1 line in (B).
- (B) is a cross-sectional view of the plane including the Z1-Z1 line of (A).
- FIG. 23 is a schematic cross-sectional view illustrating a state of distortion when a voltage is applied to the first electronic component 10 and the second electronic component 20 provided in the electronic component built-in substrate 1B illustrated in FIG. 22.
- FIG. 22A is a schematic cross-sectional view corresponding to FIG.
- FIG. 22B is a schematic cross-sectional view corresponding to FIG.
- FIG. 23 is a cross-sectional view corresponding to FIG. 22B of an electronic component built-in substrate 1B-1 as a first modification of the electronic component built-in substrate 1B shown in FIG.
- FIG. 23 is a cross-sectional view corresponding to FIG. 22A of an electronic component built-in substrate 1B-2 as a second modification of the electronic component built-in substrate 1B shown in FIG.
- the state of distortion when voltage is applied to the first electronic component 10, the second electronic component 20, and the third electronic component 30 included in the electronic component built-in substrate 1B-2 shown in FIG. 25 will be described. It is a schematic sectional drawing to do.
- FIG. 25 It is a schematic sectional drawing to do.
- FIG. 26 is a cross-sectional view corresponding to FIG. 22A, showing a further modification of the electronic component built-in substrate 1B-2 shown in FIG.
- FIG. 23 is a cross-sectional view corresponding to FIG. 22A of an electronic component built-in substrate 1B-3 as a third modification of the electronic component built-in substrate 1B shown in FIG. It is a top view of 1C of electronic component built-in boards which are 4th Embodiment of the electronic component built-in board which concerns on this invention.
- FIG. 30 is a cross-sectional view of the electronic component built-in substrate 1 ⁇ / b> C shown in FIG. 29.
- FIG. 30A is a cross-sectional view of the plane including the Y1-Y1 line of FIG. FIG.
- FIG. 31 is a diagram schematically illustrating a mounting process for explaining an example of a manufacturing method of the electronic component built-in substrate 1 ⁇ / b> C shown in FIGS. 29 and 30.
- FIG. 31 is a diagram schematically illustrating an embedded layer forming step for explaining an example of a manufacturing method of the electronic component built-in substrate 1 ⁇ / b> C shown in FIGS. 29 and 30. It is a figure for demonstrating an example of the manufacturing method of 1 C of electronic component built-in substrates shown in FIG. 29 and FIG. 30, and is a figure which shows a recessed part aspect determination process typically.
- FIG. 29 is for explaining another example of the manufacturing method of the electronic component built-in substrate 1C shown in FIG. 29 and FIG. 30, and after performing the recess forming process in a state where the substrate B is the aggregate AG, the electronic component built-in substrate It is a figure which shows typically the example divided
- FIG. 29 is a diagram for explaining another example of the manufacturing method of the electronic component built-in substrate 1 ⁇ / b> C shown in FIGS. 29 and 30.
- FIG. 31 is a top view of an electronic component built-in substrate 1C-1 as a first modification of the electronic component built-in substrate 1C shown in FIGS. 29 and 30;
- FIG. 38 is a cross-sectional view of the electronic component built-in substrate 1C-1 shown in FIG. 37.
- FIG. 38A is a cross-sectional view taken along the line Y2-Y2 in FIG.
- FIG. 38B is a cross-sectional view taken along the line X2-X2 in FIG. FIG.
- FIG. 31 is a top view of an electronic component built-in substrate 1C-2 as a second modification of the electronic component built-in substrate 1C shown in FIGS. 29 and 30.
- FIG. 40 is a cross-sectional view of the electronic component built-in substrate 1C-2 shown in FIG. 39.
- FIG. 40A is a cross-sectional view of the plane including the Y2-Y2 line of FIG.
- FIG. 40B is a cross-sectional view taken along the line X2-X2 in FIG.
- FIG. 31 is a top view of an electronic component built-in substrate 1C-3 as a third modification of the electronic component built-in substrate 1C shown in FIGS. 29 and 30.
- FIG. 42 is a cross-sectional view of the electronic component built-in substrate 1C-3 shown in FIG. 41.
- FIG. 42A is a cross-sectional view taken along the line Y3-Y3 in FIG.
- FIG. 42B is a cross-sectional view taken along the line X3-X3 in FIG.
- FIG. 31 is a cross-sectional view of electronic component built-in substrates 1C-4 to 1C-6 as fourth to sixth modifications of the electronic component built-in substrate 1C shown in FIGS. 29 and 30;
- (A) shows the electronic component built-in substrate 1C-4.
- (B) shows the electronic component built-in substrate 1C-5.
- (C) shows the electronic component built-in substrate 1C-6. It is sectional drawing of the electronic component built-in board
- FIG. 1 is a cross-sectional view of a multilayer ceramic capacitor 201 for explaining a problem to be solved by the present invention. It is sectional drawing of the state which mounted the multilayer ceramic capacitor 201 in the board
- (A) is a state in which no voltage is applied.
- (B) is a schematic sectional drawing explaining the state of distortion when a voltage is applied.
- FIG. 1 is a top view of the electronic component built-in substrate 1.
- FIG. 2A is a cross-sectional view taken along the line Y1-Y1 in FIG. 2B is a cross-sectional view taken along the line X1-X1 in FIG.
- the electronic component built-in substrate 1 includes a substrate B, a first electronic component 10, and an embedded layer R.
- the first electronic component 10 is mounted on one main surface of a substrate B having a substantially parallel one main surface and the other main surface.
- the buried layer R is formed using a resin material in which a glass material, silica, or the like is dispersed as a filler.
- the embedded layer R is provided on one main surface of the substrate B so as to embed the first electronic component 10.
- the elastic modulus of the buried layer R is smaller than the elastic modulus of the substrate B.
- the buried layer R may be formed so as to include a resin material portion and a conductive material portion provided on the surface thereof as shown in FIG. 3 described later.
- the substrate B is a multilayer substrate corresponding to FIG. 44 described above, and is illustrated in a simplified manner with internal electrodes and vias not shown.
- the substrate B includes an insulating layer and a wiring layer, like the multilayer substrate shown in FIG.
- the insulating layer includes a woven or non-woven fabric such as glass or silica, and an insulating resin.
- the size relationship between the substrate B and the first electronic component 10 is different from the actual one.
- the first electronic component 10 includes a multilayer ceramic capacitor including a ceramic multilayer body 11, a first external electrode 12, and a second external electrode 13.
- the ceramic laminate 11 includes a laminate portion CP1, a first side portion P11 that sandwiches the laminate portion CP1, and a second side portion P12.
- the laminated portion CP1 corresponds to a so-called capacitance developing portion in which a capacitor element in which the ceramic dielectric layer 14 is inserted between the first internal electrode 15 and the second internal electrode 16 is laminated.
- the first side portion P11 and the second side portion P12 correspond to a so-called first protection portion and second protection portion that protect the stacked portion CP1 from the external environment.
- the ceramic laminated body 11 has two end surfaces which oppose, and a side surface which connects two end surfaces.
- the direction orthogonal to the one main surface of the substrate B is defined as the thickness direction of the electronic component built-in substrate 1.
- the bottom surface in the thickness direction in the stacked portion CP1 of the first electronic component 10 mounted on the substrate B that is, the side surface parallel to the one main surface of the substrate B and closest to the substrate B is The lower surface.
- the uppermost surface in the thickness direction in the stacked portion CP1 that is, the side surface parallel to the one main surface of the substrate B and farthest from the substrate B is defined as the uppermost surface CP1u.
- a central surface passing through the center between the lowermost surface CP1l and the uppermost surface CP1u is defined as CP1m.
- each side surface is parallel to one main surface of the substrate B does not mean that the side surfaces are strictly parallel to each other, and it means that the side surfaces are uneven or the side surfaces are slightly inclined. Indicates a positional relationship that can be regarded as parallel when viewed macroscopically.
- the first electronic component 10 is mounted on the substrate B such that the lamination direction, which is the direction in which the capacitor elements of the ceramic laminate 11 are laminated, is orthogonal to the one main surface of the substrate B. Has been.
- the lamination direction which is the direction in which the capacitor elements of the ceramic laminate 11 are laminated
- a portion of the ceramic laminate 11 that is located below the laminated portion CP1, that is, between the laminated portion CP1 and one main surface of the substrate B becomes the first side portion P11.
- the upper side is the second side portion P12.
- FIG. 3 corresponds to a cross-sectional view (FIG. 2A) taken along the line of the plane including the line Y1-Y1 in FIG.
- the upper side of CP is the second side portion P12.
- the ceramic dielectric layer 14 has an electrostrictive property or an inverse piezoelectric effect, the first electronic component 10 including the ceramic dielectric layer 14 is distorted when a voltage is applied.
- a typical ceramic material having an electrostrictive property or an inverse piezoelectric effect for example, a high dielectric constant ceramic material having barium titanate as a basic material can be given.
- a multilayer ceramic capacitor is illustrated as the first electronic component 10, but the present invention is a multilayer capacitor in which a dielectric layer is formed of a resin material as the first electronic component 10.
- the present invention can also be applied to the case where a laminated metallized film capacitor is used.
- the ceramic laminate 11 has two end faces facing each other and a side face connecting the two end faces.
- the first external electrode 12 is connected to the first internal electrode 15, and the second external electrode 13 is connected to the second internal electrode 16.
- the first external electrode 12 and the second external electrode 13 are each provided on the surface of the ceramic laminate 11.
- the first electronic component 10 is connected to the first mounting land L11 and the second mounting land L12 using a connecting member S such as solder.
- a connecting member S such as solder.
- the material of the first mounting land L11 and the second mounting land L12 and the material of the connection member can be appropriately selected from existing ones.
- a conductive adhesive, a via conductor, or the like can be used as the connection agent other than the solder.
- the first mounting land L11 and the second mounting land L12 are on a wiring including a conductive pattern (not shown). A voltage is applied to the first electronic component 10 through this wiring.
- the electronic component built-in substrate 1 has a plurality of components as long as it does not affect the suppression of the vibration of the electronic component built-in substrate 1 by adjusting the thickness of the substrate B, the thickness of the embedded layer R, and the height of the first electronic component 10.
- the first electronic component 10 may be mounted.
- electronic components other than the multilayer ceramic capacitor may be mounted on the electronic component built-in substrate 1.
- the first electronic component 10 including the multilayer ceramic capacitor is often made of a high dielectric constant ceramic material based on barium titanate as described above, it may vibrate due to distortion during voltage application. There is. This vibration is transmitted to the substrate B fixed to the first electronic component 10 via the connection member S. When the first electronic component 10 is embedded in the embedded layer R, the embedded layer Also transmitted to the substrate B via R.
- the embedded layer R functions as a strain transmission medium, since the elastic modulus of the embedded layer R is smaller than the elastic modulus of the substrate B, the embedded layer R buffers the transmission of strain. As a result, the vibration of the substrate B is reduced compared to when the elastic modulus of the buried layer R is the same as or larger than that of the substrate B.
- the thickness of the electronic component-embedded substrate 1 is expressed by the sum of the thickness T R of the buried layer R and the thickness T B of the substrate B.
- the center plane MP of the electronic component built-in substrate 1 in the thickness direction is the distance T 1 from the one main surface (the outer surface of the substrate B) of the electronic component built-in substrate 1 and the other main surface (the embedded layer R) as described above. Is defined as a surface that is assumed to have the same distance T 2 from the outer surface of the surface.
- the first side portion P11 is located between the stacked portion CP1 and one main surface of the substrate B in the thickness direction. Furthermore, the center plane MP of the electronic component built-in substrate in the thickness direction is at a position passing through the stacked portion CP1.
- the central plane MP in the thickness direction of the electronic component built-in substrate 1 is used.
- the upper part and the lower part cancel each other's vibrations.
- the reason why the electronic component built-in substrate 1 vibrates is that the end surface of the first electronic component 10 distorted by voltage application generates a moment to bend the electronic component built-in substrate 1.
- the center plane MP is at a position passing through the laminated portion CP1
- the moment acting on the upper portion of the electronic component-embedded substrate 1 and the moment acting on the lower portion are opposite in direction and the magnitude thereof is Get closer.
- the buried layer R may be formed so as to include a resin material portion RM and a conductive material portion CM provided on the surface thereof. 4 corresponds to an arrow cross-sectional view (FIG. 2A) of a plane including the Y1-Y1 line of FIG.
- the resin material portion RM can be formed using, for example, an insulating resin material in which a glass material or silica is dispersed as a filler, as will be described later.
- the conductive material portion CM can be formed by, for example, a so-called thin film forming method such as application of a conductive resin material or sputtering of a metal material.
- the outer surface of the conductive material portion CM is the other main surface of the electronic component built-in substrate 1. Therefore, the position of the central surface MP of the electronic component built-in substrate 1 in the thickness direction is also determined accordingly.
- the sound pressure represents the magnitude of a sound (so-called “squeal”) generated in the L direction of the first electronic component 10 (a direction horizontal to the substrate B in FIG. 2B).
- squeal a sound generated in the L direction of the first electronic component 10 (a direction horizontal to the substrate B in FIG. 2B).
- the first electronic component 10 is mounted so that the first internal electrode 15 and the second internal electrode 16 are parallel to the substrate B.
- the thickness in the stacking direction of the stacked portion CP1 of the first electronic component 10 is 0.47 mm
- the thickness of the first side portion P11 is 0.04 mm
- the thickness of the second side portion P12 is 0.04 mm.
- the thickness T B of the substrate B is 0.8 mm
- the elastic modulus E B of the substrate B is 20 GPa
- the height of the central plane CPm in the stacking direction of the stacked portion CP1 with one main surface of the substrate B as the reference plane is 0. 315 mm.
- Modulus E B of the substrate B is used a value that is plausible as the elastic modulus generally glass epoxy substrate used (flexural modulus).
- the first electronic component 10, as the length of the L direction are embedded in 24mm buried layer R, and calculating the change in sound pressure due to the change of the thickness T R of the buried layer R.
- the height of the lowermost surface CP1l and the height of the uppermost surface CP1u in the stacking direction of the stacked portion CP1 with the one main surface of the substrate B as the reference surface are 0.08 mm and 0.55 mm, respectively, as described above.
- the height of the lowermost surface CP1l and the height of the uppermost surface CP1u in the stacking direction of the stacked portion CP1 with the one main surface of the substrate B as the reference surface are 0.08 mm and 0.55 mm, respectively, as described above.
- the center plane MP of the electronic component built-in substrate is not less than the height of the lowermost surface CP1l in the thickness direction of the stacked portion CP1 and not more than the height of the uppermost surface CP1u, that is, the stacked portion CP1. It was found that the generation of audible sound due to vibration was reduced when it was in a position passing through.
- the elastic modulus E R of the buried layer tends to be equal to or lower than the elastic modulus E B of the substrate.
- the elastic modulus E R buried layer R is not more than the elastic modulus E B of the substrate B, the center plane MP of the electronic component-embedded substrate 1, when in the position passing through the center plane CP1m or more portions of the laminate CP1, It can be said that the upper part and the lower part of the central surface MP of the electronic component built-in substrate 1 effectively cancel each other's vibrations. Therefore, by the thickness T R of the buried layer R formed on one main surface of the substrate B satisfies the above conditions, the vibration of the substrate B can be reliably reduced, ensuring the generation of audible sound due to vibration by extension Is prevented or reduced.
- the thickness of the first side portion P11 and the thickness of the second side portion P12 of the ceramic laminate 11 are substantially the same.
- the thickness of the first side portion P11 of the ceramic laminate 11 may be made thicker than the thickness of the second side portion P12.
- the relationship among the thickness T B of the substrate B, the thickness T R of the buried layer R , and the height of the first electronic component 10 can be easily adjusted. That is, it becomes easy to design the central surface MP of the electronic component built-in substrate 1 in the thickness direction so as to be in a position passing through the stacked portion CP1. Therefore, it is easy to reduce the vibration of the substrate B within the audible frequency range, and it is easy to prevent or reduce the generation of audible sound due to the vibration of the substrate B.
- connection member S for connecting the first electronic component 10 to the first mounting land L11 and the second mounting land L12 and the height of the stacked portion CP1 is adjusted. By doing so, the vibration of the electronic component built-in substrate 1 can be reduced more effectively.
- FIG. 6 is a top view of the electronic component built-in substrate 1-1.
- FIG. 7A is a cross-sectional view taken along the line Y2-Y2 in FIG.
- FIG. 7B is a cross-sectional view taken along the line X2-X2 in FIG.
- the first electronic component 10 is a multilayer capacitor with electrode terminals.
- the multilayer capacitor with electrode terminals includes a first electrode terminal T11 having one side connected to the first external electrode 12 by a connecting member S, and a second electrode terminal T12 having one side connected to the second external electrode 13. Is provided.
- the other side of the first electrode terminal T11 is connected to the first mounting land L11, and the other side of the second electrode terminal T12 is connected to the second mounting land L12. Thus, it is mounted on one main surface of the substrate B.
- the substrate B is illustrated in a simplified manner as in the first embodiment.
- the distance between the stacked portion CP1 and the substrate B is the same as when the thickness of the first side P11 of the first electronic component 10 is larger than the thickness of the second side P12. Can be lengthened. That is, the thickness T B of the substrate B, and adjust the height of the relationship between the thickness T R, and the first electronic component 10 of the buried layer R, the center plane MP of the electronic component-embedded board 1-1 in the thickness direction, It becomes easy to design so that it may exist in the position which passes multilayer part CP1. Therefore, it becomes easy to reduce vibrations by canceling vibrations between the upper part and the lower part of the central plane MP in the thickness direction of the electronic component built-in substrate 1-1. It is easy to prevent or reduce.
- FIG. 8 is a top view of the electronic component built-in substrate 1-2.
- FIG. 9A is a cross-sectional view taken along the line Y3-Y3 in FIG.
- FIG. 9B is a cross-sectional view taken along the line X3-X3 in FIG.
- the first electronic component 10 has a so-called interposer I.
- the interposer I has a substantially parallel one main surface and the other main surface, the first main surface is provided with the first relay land IL11 and the second relay land IL12, and the other main surface is provided with the third main surface.
- Relay land IL21 and fourth relay land IL22 are provided.
- the first relay land IL11 and the second relay land IL12 are electrically connected to the third relay land IL21 and the fourth relay land IL22, respectively.
- the first relay land IL11 and the second relay land IL12 of the interposer I are connected to the first external electrode 12 and the second external electrode 13 by the connection member S, respectively. Further, the third relay land IL21 and the fourth relay land IL22 provided on the other main surface of the interposer I are connected to the first mounting land L11 and the second mounting land L12 on the substrate B by the connection member S, respectively. Connected with.
- the first external electrode 12 is connected to the first mounting land L11 via the interposer I.
- the second external electrode 13 is connected to the second mounting land L12 via the interposer I.
- substrate B is simplified and illustrated like the above-mentioned 1st Embodiment and its 1st modification.
- the laminated portion In the electronic component built-in substrate 1-2, in the case where the thickness of the first side portion P11 of the ceramic multilayer body 11 is larger than the thickness of the second side portion P12, and in the same manner as the electronic component built-in substrate 1-1, the laminated portion The distance between CP1 and substrate B can be increased. That is, the thickness T B of the substrate B, and adjust the height of the relationship between the thickness T R, and the first electronic component 10 of the buried layer R, the center plane MP of the electronic-part built-in substrate 1 in the thickness direction, laminated portion It becomes easy to design so that it exists in the position which passes CP1.
- FIGS. 10 and 11 are diagrams schematically showing a mounting process and a buried layer forming process sequentially performed in the example of the method for manufacturing the electronic component built-in substrate 1.
- FIGS. 10 and 11 corresponds to a cross-sectional view (FIG. 2A) of a plane including the Y1-Y1 line of FIG.
- FIGS. 10A and 10B are diagrams schematically illustrating a mounting process of the method for manufacturing the electronic component built-in substrate 1. Through the mounting process, the first electronic component 10 is mounted on one main surface of the substrate B.
- FIG. 10A shows a stage of preparing the first electronic component 10 and the substrate B on which the first electronic component 10 is mounted.
- the first electronic component 10 is a multilayer ceramic capacitor having the above-described structure and generating distortion when a voltage is applied.
- the board B includes a first mounting land L11 and a second mounting land L12 (second mounting land L12 not shown) for connecting the first electronic component 10 on one main surface.
- FIG. 10B shows a stage in which the first electronic component 10 is mounted on one main surface of the substrate B by connecting the first electronic component 10 to the first mounting land L11 and the second mounting land L12 using the connection member S. Indicates.
- the first side portion P11 is located between the stacked portion CP1 and the one main surface of the substrate B in the thickness direction which is a direction orthogonal to the one main surface of the substrate B.
- FIGS. 11A and 11B are diagrams schematically showing a buried layer forming step of the method for manufacturing the electronic component built-in substrate 1.
- the buried layer forming step the buried layer R in which the first electronic component 10 is buried is provided on one main surface of the substrate B.
- a liquid resin LR is applied to one main surface of the substrate B on which the first electronic component 10 is mounted, for example, with a dispenser D so as to have a predetermined thickness represented by a one-dot chain line.
- the stage to do is shown.
- the apparatus used for coating is not limited to the dispenser D described above, and an existing coating apparatus can be used.
- various coaters such as a curtain coater and a spin coater may be used.
- the liquid resin LR is not limited to a single resin material, and an insulating resin material containing a glass material or silica as a filler can be used.
- the embedded layer R is not limited to the method of applying the liquid resin LR as shown in FIG. 11A, but a sheet-like prepreg is placed on one main surface of the substrate B in a semi-cured state, and the first layer You may form by pressing so that the electronic component 10 may be embed
- FIG. 11B shows a stage in which the liquid resin LR in which the first electronic component 10 is embedded is heated and cured to obtain a buried layer R after curing.
- the embedded layer R may be formed to include the resin material portion RM and the conductive material portion CM provided on the surface thereof (see FIG. 4).
- the thickness of the electronic component-embedded substrate 1 is expressed by the sum of the thickness T R of the buried layer R and the thickness T B of the substrate B.
- the central plane MP in the thickness direction of the electronic component built-in substrate 1 is the distance T 1 from the one main surface (the outer surface of the substrate B) of the electronic component built-in substrate 1 and the other main surface (the embedded layer R) as described above. Is defined as a surface that is assumed to have the same distance T 2 from the outer surface of the surface.
- the buried layer R is located at a position where the central plane MP of the electronic component built-in substrate 1 passes through the stacked portion CP1, in other words, the height of the lowermost surface CP1l in the thickness direction of the stacked portion CP1 and the height of the uppermost surface CP1u. Or less.
- the elastic modulus E R of the embedded layer R is set to be equal to or lower than the elastic modulus E B of the substrate B, and the central surface MP of the electronic component built-in substrate 1 is greater than or equal to the central surface CPm of the stacked portion CP1 in the thickness direction. It is preferable to provide the buried layer R so as to be a position passing through the portion. In this case, the upper part and the lower part of the electronic component-embedded substrate 1 effectively cancel each other's vibrations.
- Adjustment of the thickness T R of the buried layer R is expected to volume change upon curing of the resin LR liquid, after curing the resin LR liquid may be applied to a thickness of T R. Further, the resin LR liquid was coated in advance larger amount, by removing the excess resin after curing, the thickness T R of the buried layer R may be a desired value.
- FIG. 12 is a top view of the electronic component built-in substrate 1A.
- the dotted lines in FIG. 12 indicate the constituent elements of the first electronic component 10 and the second electronic component 20 when the embedded layer R is seen through, and the first mounting land L11, the second mounting land L12, and the third component.
- a mounting land L21 and a fourth mounting land L22 are shown.
- FIG. 13A is a cross-sectional view taken along the line Y1-Y1 in FIG.
- FIG. 13B is a cross-sectional view taken along the line X11-X11 in FIG.
- FIG. 13C is a cross-sectional view taken along the line X12-X12 of FIG.
- the electronic component built-in substrate 1A includes a substrate B, a first electronic component 10 and a second electronic component 20, and an embedded layer R.
- the substrate B has a substantially parallel one main surface and the other main surface.
- the first electronic component 10 and the second electronic component 20 are mounted on one main surface of the substrate B.
- the longitudinal center surface of the ceramic laminate 11 of the first electronic component 10 and the longitudinal center surface of the ceramic laminate 21 of the second electronic component 20 are on the same plane (Y1-Y1 line). In the example shown in FIG.
- the substrate B is a multilayer substrate corresponding to FIG. 44 described above, and is illustrated in a simplified manner with internal electrodes and vias not shown.
- the substrate B includes an insulating layer and a wiring layer, like the multilayer substrate shown in FIG.
- the insulating layer includes a woven or non-woven fabric such as glass or silica, and an insulating resin.
- the size relationship between the substrate B and the first electronic component 10 and the second electronic component 20 is different from the actual one.
- the first electronic component 10 includes a multilayer ceramic capacitor including a ceramic multilayer body 11, a first external electrode 12, and a second external electrode 13.
- the ceramic laminate 11 includes a laminate portion CP1, a first side portion P11 that sandwiches the laminate portion CP1, and a second side portion P12.
- the laminated portion CP1 corresponds to a so-called capacitance developing portion in which a capacitor element in which the ceramic dielectric layer 14 is inserted between the first internal electrode 15 and the second internal electrode 16 is laminated.
- the first side portion P11 and the second side portion P12 correspond to a so-called first protection portion and second protection portion that protect the stacked portion CP1 from the external environment.
- the ceramic laminated body 11 has two end surfaces which oppose, and a side surface which connects two end surfaces.
- the first external electrode 12 and the second external electrode 13 of the first electronic component 10 are each provided on the surface of the ceramic laminate 11.
- the first external electrode 12 is connected to the first internal electrode 15 at one end face of the ceramic laminate 11.
- the second external electrode 13 is connected to the second internal electrode 16 on the other end face of the ceramic laminate 11.
- the second electronic component 20 includes a multilayer ceramic capacitor including a ceramic multilayer body 21, a first external electrode 22, and a second external electrode 23.
- the ceramic laminate 21 includes a laminate portion CP2, a first side portion P21 that sandwiches the laminate portion CP2, and a second side portion P22.
- the laminated portion CP2 corresponds to a so-called capacitance developing portion in which a capacitor element in which the ceramic dielectric layer 24 is inserted between the first internal electrode 25 and the second internal electrode 26 is laminated.
- the first side portion P21 and the second side portion P22 correspond to a so-called first protection portion and second protection portion that protect the stacked portion CP2 from the external environment.
- the ceramic laminated body 21 has two end surfaces which oppose, and the side surface which connects two end surfaces.
- the first external electrode 22 and the second external electrode 23 of the second electronic component 20 are each provided on the surface of the ceramic laminate 21.
- the first external electrode 22 is connected to the first internal electrode 25 at one end face of the ceramic laminate 21.
- the second external electrode 23 is connected to the second internal electrode 26 on the other end face of the ceramic laminate 21.
- the first electronic component 10 and the second electronic component 20 are distorted when a voltage is applied, because the ceramic dielectric layers included in each of the first electronic component 10 and the second electronic component 20 have an electrostrictive property or an inverse piezoelectric effect.
- a typical ceramic material having an electrostrictive property or an inverse piezoelectric effect for example, a high dielectric constant ceramic material having barium titanate as a basic material can be given.
- the first electronic component 10 is connected to the first mounting land L11 and the second mounting land L12 using the connection member S.
- the second electronic component 20 is connected to the third mounting land L21 and the fourth mounting land L22 using the connection member S.
- the materials of the first mounting land L11, the second mounting land L12, the third mounting land L21, and the fourth mounting land L22 and the material of the connection member can be appropriately selected from existing materials.
- the connection member S for example, solder, a conductive adhesive, a via conductor, or the like can be used.
- the first mounting land L11 and the second mounting land L12 are on a wiring including a conductive pattern (not shown). A voltage is applied to the first electronic component 10 through this wiring.
- the third mounting land L21 and the fourth mounting land L22 are on a wiring including a conductive pattern (not shown). A voltage is applied to the second electronic component 20 through this wiring.
- a direction orthogonal to one main surface of the substrate B is defined as a thickness direction of the electronic component built-in substrate 1A.
- the central surface of the stacked portion CP1 of the first electronic component 10 in the thickness direction is CP1m.
- the central surface of the stacked portion CP2 of the second electronic component 20 in the thickness direction is CP2m.
- the first electronic component 10 is mounted on the substrate B such that the stacking direction of the capacitor elements in the ceramic laminate 11 is the same as the thickness direction.
- the upper side of CP1 is the second side portion P12.
- the second electronic component 20 is also mounted on the substrate B such that the capacitor element in the ceramic laminate 21 is laminated in the same direction as the thickness direction.
- the upper side of CP2 is the second side portion P22.
- the embedded layer R is formed using a resin material in which a glass material, silica, or the like is dispersed as a filler, as will be described later.
- the buried layer R is provided by embedding the first electronic component 10 and the second electronic component 20 on one main surface of the substrate B.
- first electronic component 10 and the second electronic component 20 including the multilayer ceramic capacitor are often made of a ceramic material having a high dielectric constant based on barium titanate as described above, voltage application is performed. There is a risk of vibration due to time distortion. This vibration is transmitted to the board B on which the first electronic component 10 and the second electronic component 20 are mounted via the connection member S, but the first electronic component 10 and the second electronic component 20 are In the case of being buried in the buried layer R, it can also be transmitted to the substrate B via the buried layer R.
- the thickness of the electronic component-embedded substrate 1A is represented by the sum of the thickness T R of the buried layer R and the thickness T B of the substrate B.
- the central surface MP of the electronic component built-in substrate 1A in the thickness direction is the distance T 1 from the one main surface (the other main surface of the substrate B) of the electronic component built-in substrate 1A and the other main surface (the outer surface of the embedded layer R). ) Is defined as a surface that is assumed to have the same distance T 2 from the).
- the side surface of the first electronic component 10 and the side surface of the second electronic component 20 are opposed to each other with the embedded layer R interposed therebetween.
- the first electronic component 10 is a larger monolithic ceramic capacitor than the second electronic component 20. Therefore, in the thickness direction, the distance d 1m between the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and one main surface of the substrate B is equal to the central surface CP2m of the stacked portion CP2 of the second electronic component 20 and the substrate. It is wider than the distance d 2m from the one main surface.
- the central surface MP of the electronic component built-in substrate 1A is between the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and the central surface CP2m of the stacked portion CP2 of the second electronic component 20. positioned.
- the central plane MP of the electronic component built-in substrate 1A is located on the substrate B side from the central plane CP1m of the stacked portion CP1 of the first electronic component 10 and the central plane of the stacked portion CP2 of the second electronic component 20 It is located on the outer surface side of the buried layer R from CP2m.
- the center plane MP of the electronic component built-in substrate 1A is the distance d 1 from the center plane CP1m of the stacked portion CP1 of the first electronic component 10 and the stack of the second electronic components 20.
- the distance d 2 from the center plane CP2m of the part CP2 is substantially equal.
- the distance d 1 and the distance d 2 may be adjusted by adjusting the formation thickness of the buried layer R.
- the reason why the electronic component built-in substrate 1A vibrates is that the end surfaces of the first electronic component 10 and the second electronic component 20 that are distorted by voltage application generate a moment for bending the electronic component built-in substrate 1A. .
- the distortion generated in the first electronic component 10 is applied to the substrate B side (lower portion) from the center plane MP on the substrate B.
- a bending moment is generated so as to deform the other main surface of the lens into a concave surface.
- the distortion generated in the second electronic component 20 is caused in the embedded layer R in the portion (upper portion) on the outer surface side of the embedded layer R from the center plane MP.
- a bending moment is generated that deforms the outer surface of the lens into a concave surface.
- the embedded layer R may be formed so as to include a resin material portion RM and a conductive material portion CM provided on the surface thereof as shown in FIG.
- FIG. 14 corresponds to an arrow cross-sectional view (FIG. 13A) of a plane including the Y1-Y1 line of FIG.
- the resin material portion RM can be formed using, for example, an insulating resin material in which a glass material or silica is dispersed as a filler, as will be described later.
- the conductive material portion CM can be formed by, for example, a so-called thin film forming method such as application of a conductive resin material or sputtering of a metal material.
- the outer surface of the conductive material portion CM is the other main surface of the electronic component built-in substrate 1A. Therefore, the position of the central surface MP of the electronic component built-in substrate 1A in the thickness direction is also determined accordingly.
- the electronic component built-in substrate 1A includes at least one of the first electronic component 10 and the second electronic component 20 so that the stacking direction of the capacitor elements is perpendicular to the thickness direction. May be implemented.
- FIG. 15 shows an example in which the stacking direction of the capacitor elements of the second electronic component 20 is orthogonal to the thickness direction.
- the electronic component built-in substrate 1 ⁇ / b> A has a longitudinal center surface of the ceramic laminate 11 of the first electronic component 10 and a longitudinal direction of the ceramic laminate 21 of the second electronic component 20.
- the first electronic component 10 and the second electronic component 20 may be mounted on the substrate B so that the central plane is not included in the same plane.
- the electronic component built-in substrate 1A is used for suppressing vibration of the electronic component built-in substrate 1A by adjusting the thickness of the substrate B, the thickness of the embedded layer R, and the height of the first electronic component 10 and the second electronic component 20. If there is no influence, a plurality of first electronic components 10 and second electronic components 20 may be mounted. Similarly, electronic components other than the multilayer ceramic capacitor may be mounted on the electronic component built-in substrate 1A.
- a multilayer ceramic capacitor is illustrated as a specific example of the first electronic component 10 and the second electronic component 20, but the present invention is not limited thereto, and the present invention is not limited to this.
- the present invention can also be applied to a case where at least one of the second electronic component 20 uses a multilayer metallized film capacitor, which is a multilayer capacitor having a dielectric layer made of a resin material.
- the thickness of the first side portion P11 and the thickness of the second side portion P12 in the ceramic laminate 11 of the first electronic component 10 are substantially the same.
- the thickness of the first side part P11 may be thicker than the thickness of the second side part P12.
- the distance d 1 between the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and the central surface MP of the electronic component built-in substrate 1A, and the center of the stacked portion CP2 of the second electronic component 20 It becomes easy to adjust the distance d 2 between the surface CP2m and the central surface MP of the electronic component built-in substrate 1A.
- FIGS. 17 and 18 are diagrams schematically showing a mounting process and a buried layer forming process sequentially performed in the example of the method of manufacturing the electronic component built-in substrate 1A.
- FIGS. 17 and 18 corresponds to an arrow cross-sectional view (FIG. 14A) of a plane including the Y1-Y1 line of FIG.
- FIGS. 17A and 17B are diagrams schematically illustrating a mounting process of the manufacturing method of the electronic component built-in substrate 1A. Through the mounting process, the first electronic component 10 and the second electronic component 20 are mounted on one main surface of the substrate B.
- FIG. 17A shows a stage of preparing the first electronic component 10 and the second electronic component 20 and the substrate B on which the first electronic component 10 and the second electronic component 20 are mounted.
- the first electronic component 10 and the second electronic component 20 have the above-described structure, and include a multilayer ceramic capacitor that generates distortion when a voltage is applied.
- the board B connects the first mounting land L11 and the second mounting land L12 (the second mounting land L12 is not shown) for connecting the first electronic component 10 and the second electronic component 20.
- a third mounting land L21 and a fourth mounting land L22 are provided on one main surface.
- FIG. 17B shows a stage in which the first electronic component 10 and the second electronic component 20 are mounted on one main surface of the substrate B by connecting to each mounting land using the connecting member S. Show.
- the first electronic component 10 and the second electronic component 20 are mounted separately so that the side surface of the first electronic component 10 and the side surface of the second electronic component 20 face each other.
- the distance d 1m between the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and one main surface of the substrate B is equal to the central surface CP2m of the stacked portion CP2 of the second electronic component 20 and the substrate. It is made wider than the distance d 2m from one main surface of B.
- the first electronic component 10 is a multilayer ceramic capacitor larger than the second electronic component 20, the relationship between the central surface of the stacked portion of each electronic component and the one main surface of the substrate B is Satisfied.
- first electronic component 10 and the second electronic component 20 are mounted on the substrate B so that the stacking direction of the capacitor elements of the ceramic multilayer body provided in the first electronic component 10 and the second electronic component 20 is the same as the thickness direction.
- at least one of the first electronic component 10 and the second electronic component 20 may be mounted on the substrate B such that the stacking direction of the capacitor elements is orthogonal to the thickness direction (see FIG. 15).
- ⁇ Mounting process> 18A to 18C are diagrams schematically showing a buried layer forming step of the manufacturing method of the electronic component built-in substrate 1A.
- the embedded layer R in which the first electronic component 10 and the second electronic component 20 are embedded is provided on one main surface of the substrate B.
- a predetermined thickness represented by an alternate long and short dash line is formed on one main surface of the substrate B on which the first electronic component 10 and the second electronic component 20 are mounted, for example, by a dispenser D.
- coated liquid resin LR is shown.
- FIG. 18B shows a stage where an uncured buried layer UCR is formed by applying a liquid resin LR to a predetermined thickness.
- the apparatus used for coating is not limited to the dispenser D, and an existing coating apparatus can be used. For example, various coaters such as a curtain coater and a spin coater may be used.
- the liquid resin LR is not limited to a single resin material, and an insulating resin material containing a glass material or silica as a filler can be used.
- the uncured buried layer UCR is not limited to the method of applying the liquid resin LR as shown in FIG. 18A, and a sheet-like prepreg is placed on one main surface of the substrate B in a semi-cured state, You may provide by pressing so that the 1st electronic component 10 and the 2nd electronic component 20 may be embedded.
- FIG. 18C shows a stage in which the uncured embedded layer UCR is heated and cured to form the embedded layer R, and the electronic component built-in substrate 1A is completed.
- the buried layer R may be formed so as to include the resin material portion RM and the conductive material portion CM provided on the surface thereof (see FIG. 14).
- the embedded layer R in which the first electronic component 10 and the second electronic component 20 are embedded is provided on one main surface of the substrate B.
- the thickness of the electronic component-embedded substrate 1A is represented by the sum of the thickness T R of the buried layer R and the thickness T B of the substrate B as described above.
- the central surface MP of the electronic component built-in substrate 1A in the thickness direction is the distance T 1 from the one main surface (the other main surface of the substrate B) of the electronic component built-in substrate 1A and the other main surface (the outer surface of the embedded layer R). ) Is defined as a surface that is assumed to have the same distance T 2 from the).
- the central surface MP of the electronic component built-in substrate 1A is such that the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and the central surface of the stacked portion CP2 of the second electronic component 20 It is provided so as to be located between CP2m.
- Adjustment of the thickness T R of the buried layer R is expected to volume change upon curing of the buried layer UCR uncured, as buried layer UCR uncured a thickness T R after curing, applying a resin LR liquid May be.
- the thickness T R of the buried layer R may be set to a desired value by forming a thick uncured buried layer UCR in advance and removing the excess resin after curing.
- the electronic component built-in substrate 1A-1 is different from the above-described electronic component built-in substrate 1A in that it includes a third electronic component 30 in addition to the first electronic component 10 and the second electronic component 20. Since the others are common, the description of common parts is omitted.
- the substrate B is illustrated in a simplified manner as in the above-described embodiments.
- FIG. 19 is a cross-sectional view of the electronic component built-in substrate 1A-1 corresponding to FIG.
- the electronic component built-in substrate 1A-1 further includes a third electronic component 30 mounted on one main surface of the substrate B.
- the third electronic component 30 is a multilayer ceramic capacitor having the same structure as the first electronic component 10 and the second electronic component 20.
- the third electronic component 30 is connected to the fifth mounting land L31 and the sixth mounting land L32 (the sixth mounting land L32 is not shown) using the connection member S.
- the fifth mounting land L31 and the sixth mounting land L32 are on a wiring including a conductive pattern (not shown). A voltage is applied to the third electronic component 30 through this wiring.
- the embedded layer R is provided on one main surface of the substrate B with the first electronic component 10, the second electronic component 20, and the third electronic component 30 embedded therein.
- the central surface CP3m of the stacked portion CP3 of the third electronic component 30 is located on the substrate B side from the central surface MP of the electronic component built-in substrate 1A.
- the distance d 3 between the central surface MP of the electronic component built-in substrate 1A-1 and the central surface CP3m of the stacked portion CP3 of the third electronic component 30 is equal to the central surface MP of the electronic component built-in substrate 1A and the second surface
- the distance d 2 or less from the central surface CP2m of the stacked portion CP2 of the electronic component 20 is present.
- the distance d 3m between the central surface CP3m of the stacked portion CP3 of the third electronic component 30 and the one main surface of the substrate B is equal to the central surface CP2m of the stacked portion CP2 of the second electronic component 20 and the substrate. It is wider than the distance d 2m from one main surface of B.
- the one side surface of the first electronic component 10 and the side surface of the second electronic component 20 are opposed to each other via the buried layer R, and the other side surface of the first electronic component 10 and the third electron
- the side surface of the component 30 faces the buried layer R.
- the electronic component built-in substrate 1A-1 further includes the third electronic component 30, and the first electronic component 10, the second electronic component 20, and the third electronic component 30 have the above positional relationship.
- the central plane MP in the thickness direction of the electronic component built-in substrate 1A-1 is between the central plane CP1m of the stacked portion CP1 of the first electronic component 10 and the central plane CP2m of the stacked portion CP2 of the second electronic component 20. To be located.
- a multilayer ceramic capacitor is illustrated as a specific example of the third electronic component 30.
- the present invention is not limited to this, and at least one of the first electronic component 10 to the third electronic component 30 is a multilayer metallized film capacitor in which a dielectric layer is a multilayer capacitor made of a resin material. It can also be applied when used.
- the manufacturing method of the electronic component built-in substrate 1A-1 basically conforms to the mounting step and the buried layer forming step in the method of manufacturing the electronic component built-in substrate 1 described above.
- one side surface of the first electronic component 10 and the side surface of the second electronic component 20 are opposed to the one main surface of the substrate B, and the first electronic component 10
- the first electronic component 10, the second electronic component 20, and the third electronic component 30 are mounted such that the other side surface and the side surface of the third electronic component 30 are spaced apart from each other.
- the central surface MP of the electronic component built-in substrate 1A-1 in the thickness direction is such that the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and the stacked portion of the second electronic component 20 are stacked.
- An embedded layer R for embedding the first electronic component 10, the second electronic component 20, and the third electronic component 30 is provided on one main surface of the substrate B so as to be positioned between the central surface CP2m of CP2. .
- the central surface CP3m of the stacked portion CP3 of the third electronic component 30 is located on the substrate B side from the central surface MP of the electronic component built-in substrate 1A-1, and the central surface MP of the electronic component built-in substrate 1A-1 And a distance d 3 between the central surface CP3m of the multilayer part CP3 of the third electronic component 30 and the central surface CP2m of the central part MP2 of the electronic component built-in substrate 1A-1 and the multilayer part CP2 of the second electronic component 20 And the distance d 2 or less.
- FIG. 20A is a cross-sectional view corresponding to FIG. 13A of the electronic component built-in substrate 1A-2.
- FIG. 20B is a cross-sectional view taken along the line X21-X21 in FIG.
- the first electronic component 10 is a multilayer capacitor with electrode terminals.
- the multilayer capacitor with electrode terminals includes a first electrode terminal T11 having one side connected to the first external electrode 12 by a connecting member S, and a second electrode terminal T12 having one side connected to the second external electrode 13. Is provided.
- the other side of the first electrode terminal T11 is connected to the first mounting land L11, and the other side of the second electrode terminal T12 is connected to the second mounting land L12. Thus, it is mounted on one main surface of the substrate B.
- the substrate B is illustrated in a simplified manner as in the above-described embodiments.
- the distance d 1 between the central surface CP1m of the stacked portion CP1 of the first electronic component 10 and the central surface MP of the electronic component built-in substrate 1A-2, and the second electronic component It becomes easy to adjust the distance d 2 between the central surface CP2m of the laminated part CP2 of the component 20 and the central surface MP of the electronic component built-in substrate 1A-2.
- the embedded layer R is provided so that the distance d 1 is shorter than the distance d 2 , and the central plane MP in the thickness direction of the electronic component built-in substrate 1A-2 is the center of the stacked portion CP1 of the first electronic component 10. It is located between the surface CP1m and the central surface CP2m of the stacked portion CP2 of the second electronic component 20.
- An electronic component built-in substrate 1A-3 as a third modification of the electronic component built-in substrate 1A will be described with reference to FIG.
- the electronic component built-in substrate 1A-2 is different from the above-described electronic component built-in substrate 1A in the aspect of the first electronic component 10. However, since the other components are common, the description of the common parts is omitted.
- the substrate B is illustrated in a simplified manner as in the above-described embodiments.
- FIG. 21A is a cross-sectional view corresponding to FIG. 13A of the electronic component built-in substrate 1A-3.
- FIG. 21B is a cross-sectional view taken along the line X31-X31 in FIG.
- the first electronic component 10 has a so-called interposer I.
- the interposer I has a substantially parallel one main surface and the other main surface, the first main surface is provided with the first relay land IL11 and the second relay land IL12, and the other main surface is provided with the third main surface.
- Relay land IL21 and fourth relay land IL22 are provided.
- the first relay land IL11 and the second relay land IL12 are electrically connected to the third relay land IL21 and the fourth relay land IL22, respectively.
- the first relay land IL11 and the second relay land IL12 of the interposer I are connected to the first external electrode 12 and the second external electrode 13 by the connection member S, respectively. Further, the third relay land IL21 and the fourth relay land IL22 provided on the other main surface of the interposer I are connected to the first mounting land L11 and the second mounting land L12 on the substrate B by the connection member S, respectively. Connected with.
- the first external electrode 12 is connected to the first mounting land L11 via the interposer I.
- the second external electrode 13 is connected to the second mounting land L12 via the interposer I.
- the embedded layer R is provided so that the distance d 1 is shorter than the distance d 2 , and the central plane MP in the thickness direction of the electronic component built-in substrate 1A-3 is the center of the stacked portion CP1 of the first electronic component 10. It is located between the surface CP1m and the central surface CP2m of the stacked portion CP2 of the second electronic component 20.
- FIG. 22 is a cross-sectional view of the electronic component built-in substrate 1B.
- 22A is a cross-sectional view taken along the line Y1-Y1 in FIG. 22B.
- FIG. 22B is a cross-sectional view of the plane including the Z1-Z1 line in FIG.
- the electronic component built-in substrate 1B includes a substrate B, a first electronic component 10 and a second electronic component 20, and an embedded layer R.
- the first electronic component 10 and the second electronic component 20 are mounted on one main surface of the substrate B.
- the buried layer R is provided by embedding the first electronic component 10 and the second electronic component 20 on one main surface of the substrate B.
- the substrate B is a multilayer substrate corresponding to FIG. 44 described above, and is illustrated in a simplified manner with internal electrodes and vias not shown.
- the substrate B includes an insulating layer and a wiring layer, like the multilayer substrate shown in FIG.
- the insulating layer includes a woven or non-woven fabric such as glass or silica, and an insulating resin.
- the size relationship between the substrate B and the first electronic component 10 and the second electronic component 20 is different from the actual one.
- the first electronic component 10 includes a multilayer ceramic capacitor including a ceramic multilayer body 11, a first external electrode 12, and a second external electrode 13.
- the ceramic laminate 11 includes a laminated portion CP1 in which a capacitor element in which a ceramic dielectric layer 14 is inserted between a first internal electrode 15 and a second internal electrode 16 is laminated. The structure is sandwiched between body layers 14.
- the ceramic laminate 11 has two end faces facing each other and a side face connecting the two end faces.
- the first external electrode 12 is connected to the first internal electrode 15, and the second external electrode 13 is connected to the second internal electrode 16.
- the first external electrode 12 and the second external electrode 13 are each provided on the surface of the ceramic laminate 11.
- the second electronic component 20 includes a multilayer ceramic capacitor having the same structure as that of the first electronic component 10.
- the second electronic component 20 includes a ceramic laminate 21, a first external electrode 22, and a second external electrode 23.
- the ceramic laminate 21 includes a ceramic dielectric layer 24 as a protective layer in which a laminated portion CP2 in which a capacitor element in which a ceramic dielectric layer 24 is inserted between a first internal electrode 25 and a second internal electrode 26 is laminated is used as a protective layer.
- the structure is sandwiched between body layers 24.
- the ceramic laminate 21 has two end faces facing each other and a side face connecting the two end faces.
- the first external electrode 22 is connected to the first internal electrode 25, and the second external electrode 23 is connected to the second internal electrode 26.
- the first external electrode 22 and the second external electrode 23 are each provided on the surface of the ceramic laminate 21.
- the first electronic component 10 is connected to the first mounting land L11 and the second mounting land L12 using a connection member S such as solder.
- the second electronic component 20 is connected to the third mounting land L21 and the fourth mounting land L22 by using a connection member S such as solder.
- the material of the first mounting land L11 to the fourth mounting land L22 and the material of the connection member S can be appropriately selected from existing ones.
- the first mounting land L11 and the third mounting land L21 are on the wiring including the conductive patterns CT1 to CT3, and the second mounting land L12 and the fourth mounting land L22 include the conductive patterns CT4 to CT6.
- the direct connection means that the mounting land on which the first electronic component 10 is mounted and the mounting land on which the second electronic component 20 is mounted are connected by a conductive pattern, so that the first electronic component is connected. 10 and the second electronic component 20 are electrically connected. Therefore, a voltage with substantially no phase shift is applied to the first electronic component 10 and the second electronic component 20.
- the side surface of the first electronic component 10 and the side surface of the second electronic component 20 are opposed to each other through the buried layer R. 22A and 22B, another electronic component is not mounted between the first electronic component 10 and the second electronic component 20 as described above. However, another electronic component may be mounted as long as there is no effect on cancellation of vibration transmitted from both electronic components to be described later to the buried layer R.
- the first electronic component 10 is mounted on the substrate B so that the stacking direction SD1 of the ceramic laminate 11 is parallel to the normal direction of the one main surface of the substrate B.
- the second electronic component 20 is mounted on the substrate B so that the stacking direction SD2 of the ceramic laminate 21 is parallel to the one main surface of the substrate B. That is, in the electronic component built-in substrate 1B, the stacking direction SD1 of the ceramic laminate 11 of the first electronic component 10 and the stacking direction SD2 of the ceramic laminate 21 of the second electronic component 20 are orthogonal to each other.
- the term “orthogonal” as used herein includes mounting variations such that the posture is inclined when the first electronic component 10 and the second electronic component 20 are mounted.
- FIG. 23 is a schematic cross-sectional view for explaining a state of distortion of the first electronic component 10 and the second electronic component 20 included in the electronic component built-in substrate 1B when a voltage is applied.
- FIG. 23A is a schematic cross-sectional view corresponding to FIG.
- FIG. 23B is a schematic cross-sectional view corresponding to FIG.
- ⁇ Electronic component built-in substrate structure> 24 is a cross-sectional view corresponding to FIG. 22B of the electronic component built-in substrate 1B-1.
- the first mounting land L11 and the second mounting land L12, and the third mounting land L21 and the fourth mounting land L22 are on the wiring including the conductive patterns CT1, CT5, and CT3. . That is, in FIG. 24, the first electronic component 10 and the second electronic component 20 are directly connected in series by the conductive pattern CT5. Therefore, as with the electronic component built-in substrate 1B, the first electronic component 10 and the second electronic component 20 are applied with a voltage with substantially no phase shift.
- FIG. 25 is a cross-sectional view corresponding to FIG. 22A of the electronic component built-in substrate 1B-2.
- the electronic component built-in substrate 1B-2 further includes a third electronic component 30 in addition to the electronic component built-in substrate 1B.
- the first electronic component 10 and the third electronic component 30 are preferably monolithic ceramic capacitors having a similar structure.
- the substrate B is illustrated in a simplified manner as in the above-described embodiments.
- the stacking direction SD1 of the ceramic laminate 11 of the first electronic component 10 and the stacking direction SD3 of the ceramic laminate 31 of the third electronic component 30 are parallel to the normal direction of one main surface of the substrate B. It has become. Further, the stacking direction SD2 of the ceramic laminate 21 of the second electronic component 20 is parallel to the one main surface of the substrate B. That is, the lamination direction SD1 of the ceramic laminate 11 of the first electronic component 10, the lamination direction SD3 of the ceramic laminate 31 of the third electronic component 30, and the lamination direction SD2 of the ceramic laminate 21 of the second electronic component 20. Are orthogonal to each other.
- FIG. 26 illustrates a state of distortion of the first electronic component 10, the second electronic component 20, and the third electronic component 30 included in the electronic component built-in substrate 1B-2 when a voltage is applied. It is a schematic sectional drawing. Similarly to FIG. 23 described above, in order to easily understand the state of distortion, the ceramic laminate 11 of the first electronic component 10, the ceramic laminate 21 of the second electronic component 20, and the ceramic laminate of the third electronic component 30. Only the external change of the body 31 is exaggerated.
- the distortion generated in the first electronic component 10 and the third electronic component 30 and the distortion generated in the second electronic component 20 Is in the opposite direction.
- the first electronic component 10, the second electronic component 20, and the third electronic component 30 have vibrations based on the first electronic component 10 and the third electronic component 30, and the second electronic component 20.
- the based vibrations are set so as to cancel each other.
- vibration based on one electronic component is caused by vibration based on two electronic components (first electronic component 10 and third electronic component 30).
- first electronic component 10 and third electronic component 30 I try to counter it.
- the amount of strain generated when a voltage is applied to a multilayer ceramic capacitor is larger in the amount of expansion in the stacking direction of the ceramic laminate than in the direction perpendicular to the stacking direction of the ceramic laminate. Therefore, by making the number of first electronic components 10 larger than the number of second electronic components 20, it becomes possible to cancel vibrations more effectively.
- the ratio of the number of first electronic components 10 to the number of second electronic components 20 is not limited to 2: 1 shown in FIGS. 25 and 26, and is appropriately changed depending on the amount of distortion generated in each electronic component. Is done.
- the amount of strain generated in each electronic component also depends on the relative dielectric constant of the ceramic dielectric layer and the number of capacitor elements stacked. Therefore, the ratio of the number of the first electronic components 10 and the number of the second electronic components 20 is selected so as to effectively cancel the vibration as a whole in combination with the directionality of the distortion amount.
- first electronic components 10 may be mounted on the left and right of one second electronic component 20, respectively.
- two first electronic components 10 are mounted on the left and right sides of one second electronic component 20, respectively.
- the ratio of the number of second electronic components 20 to 4: 1 is shown.
- FIG. 28 is a cross-sectional view of the electronic component built-in substrate 1B-3 corresponding to FIG. As shown in FIG. 28, in the electronic component built-in substrate 1B-3, the size of the first electronic component 10 and the size of the second electronic component 20 are different.
- the substrate B is illustrated in a simplified manner as in the above-described embodiments.
- the center height 10C of the stacked portion CP1 of the first electronic component 10 is equal to the stacked portion CP2 of the second electronic component 20. Between the lowest part height 20L and the highest part height 20U. Further, the center height 20C of the stacked portion CP2 of the second electronic component 20 is between the lowest height 10L and the highest height 10U of the stacked portion CP1 of the first electronic component 10. That is, in the electronic component built-in substrate 1B-3, the center height 10C of the stacked portion CP1 of the first electronic component 10 is within the width in the height direction of the stacked portion CP2 of the second electronic component 20. . Further, the center height 20C of the stacked portion CP2 of the second electronic component 20 falls within the width in the height direction of the stacked portion CP1 of the first electronic component 10.
- the multilayer portion is a portion in which the ceramic dielectric layer is formed by laminating the capacitor element in which the ceramic dielectric layer is inserted between the two internal electrodes.
- the part involved in Further, it is a vibration generating source in which distortion corresponding to the magnitude of the applied voltage is generated by the electrostrictive effect and the inverse piezoelectric effect with the application of the voltage.
- the vibration generated when the strain generated in the first electronic component 10 is transmitted to the embedded layer R, and the vibration generated when the strain generated in the second electronic component 20 is transmitted to the embedded layer R are: Interacts effectively without passing each other.
- the vibrations based on the respective electronic components cancel each other out reliably. That is, even if distortion is generated by applying a voltage to each electronic component embedded in the embedded layer R, vibration transmission through the embedded layer R is reduced.
- the manufacturing method of the electronic component built-in substrate 1B basically conforms to the mounting step and the buried layer forming step in the manufacturing method of the electronic component built-in substrate 1 described above.
- the first electronic component 10 and the second electronic component 20 include the ceramic dielectric layer 14, the first internal electrode 15, and the second internal electrode 16 in the first electronic component 10.
- the stacking direction SD1, the ceramic dielectric layer 24 in the second electronic component 20, the first internal electrode 25, and the stacking direction SD2 of the second internal electrode 26 are mounted so as to be orthogonal to each other.
- the buried layer R is provided such that the side surface of the first electronic component 10 and the side surface of the second electronic component 20 face each other with the buried layer R interposed therebetween.
- the electronic component built-in substrate 1B in which the vibration of the substrate B is reduced and the generation of audible sound due to the vibration of the substrate B is prevented or reduced is efficiently manufactured. Can do.
- FIG. 29 An electronic component built-in substrate 1C according to a fourth embodiment of the electronic component built-in substrate according to the present invention will be described with reference to FIGS. 29 and 30.
- FIG. 29 An electronic component built-in substrate 1C according to a fourth embodiment of the electronic component built-in substrate according to the present invention will be described with reference to FIGS. 29 and 30.
- FIG. 29 An electronic component built-in substrate 1C according to a fourth embodiment of the electronic component built-in substrate according to the present invention will be described with reference to FIGS. 29 and 30.
- FIG. 29 is a top view of the electronic component built-in substrate 1C.
- FIG. 30A is a cross-sectional view taken along the line Y1-Y1 in FIG.
- FIG. 30B is a cross-sectional view taken along the line X1-X1 in FIG.
- the electronic component built-in substrate 1 ⁇ / b> C includes a substrate B, a first electronic component 10, and an embedded layer R.
- the first electronic component 10 is mounted on one main surface of the substrate B.
- the embedded layer R is provided by embedding the first electronic component 10 on one main surface of the substrate B.
- the substrate B is a multilayer substrate corresponding to FIG. 44 described above, and is illustrated in a simplified manner with internal electrodes and vias not shown.
- the substrate B includes an insulating layer and a wiring layer, like the multilayer substrate shown in FIG.
- the insulating layer includes a woven or non-woven fabric such as glass or silica, and an insulating resin.
- the size relationship between the substrate B and the first electronic component 10 is different from the actual one.
- the first electronic component 10 includes a multilayer ceramic capacitor including a ceramic multilayer body 11, a first external electrode 12, and a second external electrode 13.
- the ceramic laminate 11 includes a laminated portion CP1 in which a capacitor element in which a ceramic dielectric layer 14 is inserted between a first internal electrode 15 and a second internal electrode 16 is laminated. The structure is sandwiched between body layers 14.
- the ceramic laminate 11 has two end faces facing each other and a side face connecting the two end faces.
- the first external electrode 12 is connected to the first internal electrode 15, and the second external electrode 13 is connected to the second internal electrode 16.
- the first external electrode 12 and the second external electrode 13 are each provided on the surface of the ceramic laminate 11.
- the first electronic component 10 is connected to the first mounting land L11 and the second mounting land L12 using a connecting member S such as solder. .
- the material of the first mounting land L11 and the second mounting land L12 and the material of the connection member S can be appropriately selected from existing ones.
- the first mounting land L11 and the second mounting land L12 are on a wiring including a conductive pattern (not shown). A voltage is applied to the first electronic component 10 through this wiring.
- the electronic component built-in substrate 1C is mounted with a plurality of first electronic components 10 as long as there is no effect on suppression of vibration transmission of the first electronic component 10 through the buried layer R by the concave portion RC described later. May be.
- electronic components other than the multilayer ceramic capacitor may be mounted on the electronic component built-in substrate 1C.
- the outer surface of the buried layer R has a recess RC.
- the recess RC is formed so as to reduce the vibration of the electronic component built-in substrate 1C, which is generated due to the distortion of the first electronic component 10 when a voltage is applied, within an audible frequency range of 20 Hz to 20 kHz. .
- the recesses RC are provided on the outer surface of the buried layer R so as to be hemispherical and equidistant. For example, the form and position where the following mechanism appears. If it is, it will not be restricted to this, but can be formed in various modes as will be described later.
- the first electronic component 10 includes a multilayer ceramic capacitor, and a ceramic material having a high dielectric constant based on barium titanate is often used. Therefore, the first electronic component 10 may vibrate due to distortion during voltage application. This vibration is transmitted to the substrate B to which the first electronic component 10 is connected via the connection member S. When the first electronic component 10 is embedded in the embedded layer R, the embedded layer Also transmitted to the substrate B via R.
- the substrate B to which the vibration of the first electronic component 10 is transmitted may resonate and vibrate greatly in the audible frequency range.
- the recessed surface RC is provided on the outer surface of the embedded layer R, the recessed portion RC suppresses transmission of vibration of the first electronic component 10 via the embedded layer R. As a result, it is considered that the resonance of the substrate B does not occur, or even if the substrate B resonates, the amplitude of the substrate B decreases, or the resonance frequency shifts outside the audible frequency range.
- the large vibration of the substrate B in the audible frequency range is suppressed. Therefore, the vibration of the substrate B in the audible frequency range that occurs with distortion of the first electronic component 10 when the voltage is applied is reduced, and the generation of audible sound can be prevented or reduced.
- the above mechanism is an estimate and may be due to another mechanism.
- FIGS. 31 to 34 are diagrams schematically showing a mounting process, a buried layer forming process, a recessed part determining process, and a recessed part forming process which are sequentially performed in an example of the manufacturing method of the electronic component built-in substrate 1C.
- FIGS. 31 to 34 corresponds to a cross-sectional view taken along the line Y1-Y1 in FIG.
- FIGS. 31A and 31B are diagrams schematically illustrating a mounting process of the manufacturing method of the electronic component built-in substrate 1 ⁇ / b> C. Through the mounting process, the first electronic component 10 is mounted on one main surface of the substrate B.
- FIG. 31A shows a stage of preparing the first electronic component 10 and the substrate B on which the first electronic component 10 is mounted.
- the first electronic component 10 includes the multilayer ceramic capacitor in which the first external electrode 12 and the second external electrode 13 are provided on the surface of the ceramic multilayer body 11, and distortion occurs when voltage is applied.
- the board B includes a first mounting land L11 and a second mounting land L12 (L12 not shown) for connecting the first electronic component 10 on one main surface.
- FIG. 31B shows a case where the first electronic component 10 is joined to the first mounting land L11 and the second mounting land L12 by using a connecting member S such as solder, for example. The stage of mounting on the main surface is shown.
- FIGS. 32A and 32B are diagrams schematically showing a buried layer forming step of the method for manufacturing the electronic component built-in substrate 1 ⁇ / b> C.
- the first electronic component 10 is buried in one main surface of the substrate B and the buried layer R is provided.
- a liquid resin LR is applied to one main surface of the substrate B on which the first electronic component 10 is mounted, for example, with a dispenser D so as to have a predetermined thickness represented by a one-dot chain line.
- the stage to do is shown.
- the apparatus used for coating is not limited to the dispenser D, and an existing coating apparatus can be used. For example, various coaters such as a curtain coater and a spin coater may be used.
- the liquid resin LR is not limited to a single resin material, and a resin material containing a glass material or silica as a filler can be used.
- the embedded layer R is not limited to the method of applying the liquid resin LR as shown in FIG. 32A, but a sheet-like prepreg is placed on one main surface of the substrate B in a semi-cured state, and the first layer You may form by pressing so that the electronic component 10 may be embed
- FIG. 32 (B) shows a stage in which the liquid resin LR in which the first electronic component 10 is embedded is heated and cured to obtain a cured embedded layer R.
- ⁇ Concave aspect determining step> 33 (A) to 33 (C) are diagrams schematically showing a recess aspect determining step in the method of manufacturing the electronic component built-in substrate 1C.
- the recess mode determining step the mode of the recess to be formed in the later-described recess forming step is determined.
- FIG. 33 (A) shows a vibration generated by applying an AC voltage having a predetermined frequency and amplitude to the electronic component built-in substrate after the embedded layer forming step, and the generated vibration is measured by the microphone M as a sound. Shows the stage displayed by the oscilloscope OS. At this stage, since a later-described recess RC is not formed on the outer surface of the buried layer R, a loud sound is measured within the audible frequency range from the electronic component built-in substrate.
- the measurement of the generated vibration is not limited to the method using the microphone M and the oscilloscope OS as described above.
- the displacement of the electronic component built-in substrate is measured by a laser displacement meter and the like, and is obtained from the displacement cycle. Also good. In this case, since it is also possible to measure which part of the electronic component built-in substrate is greatly displaced, it is possible to obtain a recess forming position effective for vibration suppression in a recess forming process described later.
- FIG. 33 (B) shows a stage where a recess is experimentally formed on the outer surface of the buried layer R based on the measurement result in FIG. 33 (A).
- the formation of the recesses can be performed, for example, by irradiating the laser beam LB from the laser processing machine LM and excavating the outer surface of the embedded layer R, as shown in a recess forming process described later.
- the formed concave portion is not a sufficient mode for expressing the above-mentioned mechanism, the sound generated from the electronic component built-in substrate is smaller than that in the case of FIG. It is not yet small enough.
- FIG. 33 (C) shows a stage where the concave portion formed on the outer surface of the buried layer R is further deepened based on the measurement result in FIG. 33 (B).
- the formed recess RC is in a mode sufficient for developing the above-described mechanism, and the sound generated from the electronic component built-in substrate is sufficiently small.
- the recess RC is formed on the outer surface of the buried layer R of the electronic component built-in substrate thereafter.
- This step of determining the concave portion may be performed using some of the group of electronic component built-in substrates 1C to be actual products, or a test built electronic component built-in substrate different from the actual products. This may be done using some of the group.
- the concave portion determination step is not performed experimentally as described above. For example, by using a simulation by a finite element method, a change in vibration of the electronic component built-in substrate in the audible frequency range accompanying a change in the concave portion formation mode is used. You may carry out by calculating.
- FIGS. 34A and 34B are views schematically showing a recess forming step of the method for manufacturing the electronic component built-in substrate 1C.
- the recess forming step the recess RC is formed on the outer surface of the buried layer R so as to reduce the vibration of the electronic component built-in substrate that occurs due to the distortion of the first electronic component 10 when the voltage is applied. .
- FIG. 34A is a stage in which the processing of the recess RC of the mode determined by the recess mode determination step is performed by irradiating the laser beam LB from the laser processing machine LM and excavating the outer surface of the embedded layer R. is there.
- the apparatus used for excavating the outer surface of the buried layer R is not limited to the laser processing machine LM described above, and an existing processing machine can be used. For example, a drilling machine, a dicing saw, a sand blasting device, or the like may be used.
- a concave portion RC is formed on the outer surface of the buried layer R so as to reduce the vibration of the electronic component built-in substrate that occurs due to the distortion of the voltage applied to the first electronic component 10.
- the stage where the electronic component built-in substrate 1C is completed is shown. Note that the recesses RC do not have to be formed at equal intervals on the entire upper surface of the embedded layer R, and may be formed at an effective position in order to reduce vibration of the electronic component built-in substrate.
- the electronic component built-in substrate 1C in which vibration in the audible frequency range is small and generation of audible sound is prevented or reduced is efficiently manufactured.
- the concave portion determination step in the manufacturing method of the electronic component built-in substrate 1C described above need not be repeated for the electronic component built-in substrate having the same configuration once it is performed.
- a concave portion that reduces vibration of the electronic component built-in substrate is expected, and is generated after the electronic component built-in substrate 1C having such a concave portion RC on the outer surface of the embedded layer R is formed by the concave portion forming step. You may make it confirm a vibration. In these cases, it is possible to skip the recessed portion mode determining step and move from the buried layer forming step to the recessed portion forming step.
- the electronic component built-in substrate 1C according to the fourth embodiment of the present invention is obtained by performing the recess forming step in a state where the substrate B is the aggregate AG as shown in FIGS. 35 (A) to (C). You can also.
- FIG. 35 (A) shows a stage in which the first electronic component 10 is embedded in one main surface and the embedded layer R is provided in a state where the substrate B is the aggregate AG.
- illustration is abbreviate
- FIG. 35 (B) shows a stage where the concave portion RC is formed by performing the concave portion forming step in that state.
- FIG. 35C shows a stage in which, after the recess RC is formed, it is divided along the dividing line represented by the two-dot chain line in FIG. 35B, and divided into individual electronic component built-in substrates 1C. Show. In this case, the electronic component built-in substrate 1C can be efficiently manufactured.
- the aggregate AG is divided into individual substrates B, and then recesses are formed in them. It can also be obtained by performing a process.
- FIG. 36A shows a stage in which the first electronic component 10 is embedded in one main surface and the embedded layer R is provided in a state where the substrate B is the aggregate AG, as in FIG. Show. Similarly, illustrations of electronic components mounted other than the first electronic component 10 are omitted.
- FIG. 36B shows a stage where the substrate is divided into individual substrates B along a dividing line represented by a two-dot chain line in FIG.
- FIG. 36C shows a stage in which the concave portion forming process is performed on each of the divided substrates B to form the concave portion RC, thereby forming the electronic component built-in substrate 1C.
- the method of forming the recess RC can be finely adjusted in accordance with the vibration state of the individual electronic component built-in substrate, the electronic component built-in substrate 1C with extremely small quality variation can be obtained.
- An electronic component built-in substrate 1C-1 as a first modification of the electronic component built-in substrate 1C will be described with reference to FIGS.
- the electronic component built-in substrate 1C-1 is different from the electronic component built-in substrate 1C in the aspect of the recess RC, but the other portions are common, so description of common portions is omitted.
- FIG. 37 is a top view of the electronic component built-in substrate 1C-1.
- FIG. 38A is a cross-sectional view taken along the line Y2-Y2 in FIG.
- FIG. 38B is a cross-sectional view taken along the line X2-X2 in FIG.
- the recess RC is orthogonal to the direction (longitudinal direction) that virtually connects the two opposing end surfaces of the ceramic laminate 11 near the end surface of the first electronic component 10.
- the groove is formed. Furthermore, when the one main surface of the substrate B is used as a reference surface, the height CB of the lowest portion of the recess RC is lower than the height 10C of the center of the stacked portion CP1 of the first electronic component 10.
- the distortion of the first electronic component 10 when the voltage is applied is the stacking portion of the first electronic component 10 in the height direction when the one main surface of the substrate B is the reference plane. It is assumed that it is the largest near the center of CP1. In other words, the buried layer R in the vicinity thereof is most greatly deformed, and the vibration of the first electronic component 10 is transmitted to the substrate B. That is, by forming the recess RC so that the height CB of the lowest portion of the recess RC is lower than the center height 10C of the stacked portion CP1 of the first electronic component 10, The part which greatly deforms can be separated from other parts.
- the vibration that greatly affects the “squeal” described above is generally the vibration in the longitudinal direction (see FIG. 46B). Therefore, by providing a space by forming a groove-shaped recess RC that is orthogonal to the longitudinal direction of the first electronic component 10, the vibration of the first electronic component 10 can be further transmitted through the buried layer R. Effectively suppressed.
- the recess RC is formed in a groove shape, but the present invention is not limited to this and may be a cylindrical hole. In that case, it is preferable that the concave portion RC is disposed in the vicinity of the portion where the embedded layer R is most deformed when the voltage of the first electronic component 10 is applied as described above. A plurality of such holes may be formed.
- An electronic component built-in substrate 1C-2 as a second modification of the electronic component built-in substrate 1C will be described with reference to FIGS.
- the electronic component built-in substrate 1C-2 is different from the electronic component built-in substrate 1C-1 in the formation position of the recess RC, but the other portions are common, and thus description of common portions is omitted.
- FIG. 39 is a top view of the electronic component built-in substrate 1C-2.
- FIG. 40A is a cross-sectional view taken along the line Y2-Y2 in FIG.
- FIG. 40B is a cross-sectional view taken along the line X2-X2 in FIG.
- the recess RC has a groove shape formed in the vicinity of the side surface of the first electronic component 10 and in parallel with the side surface of the ceramic laminate 11. Further, similarly to the electronic component built-in substrate 1C-1, when the one main surface of the substrate B is used as a reference surface, the height CB of the lowest portion of the recess RC is the center of the stacked portion CP1 of the first electronic component 10. The height is lower than 10C.
- vibration in a direction perpendicular to the side surface of the ceramic laminate 11 may have a great influence on the above-mentioned “squeal”.
- a groove-like recess RC as in the electronic component built-in substrate 1C-1 and providing a space, a portion of the embedded layer R in the vicinity of the side surface of the ceramic laminate 11 that is greatly deformed is changed. It can be separated from the part.
- the groove-shaped recess RC may be formed in both the vicinity of the end face and the vicinity of the side face of the first electronic component 10. In any case, it is preferable that the buried layer R is disposed in the vicinity of the most deformed portion when the voltage of the first electronic component 10 is applied.
- FIG. 41 Since the electronic component built-in substrate 1C-3 is common to the electronic component built-in substrates 1C, 1C-1, and 1C-2 up to the form of the recess RC, description of common portions is omitted.
- FIG. 41 is a top view of the electronic component built-in substrate 1C-3.
- FIG. 42A is a cross-sectional view taken along the line Y3-Y3 in FIG.
- FIG. 42B is a cross-sectional view taken along the line X3-X3 in FIG.
- the electronic component built-in substrate 1C-3 further includes an insertion member IM that occupies at least a part of the volume of the recess RC in the recess RC.
- the recess RC is completely filled with the insertion member IM.
- a material having a higher elastic modulus than the buried layer R such as resin, metal, and ceramic is selected.
- the elastic modulus of the insertion member IM is preferably at least twice that of the embedded layer R.
- the elastic modulus of the insertion member IM provided in the recess RC higher than that of the buried layer R, it is considered that the vibration waveform of the transmitted first electronic component 10 is disturbed at the portion of the insertion member IM. Therefore, transmission of vibration of the first electronic component 10 through the buried layer R is more effectively suppressed. Therefore, the vibration of the electronic component built-in substrate generated due to the distortion at the time of voltage application of the first electronic component 10 is reliably reduced, and the generation of audible sound can be reliably prevented or reduced.
- the concave portion RC further includes another insertion member IM having a higher elastic modulus than the buried layer R in the concave portion RC, so that the thickness of the buried layer R partially thinned is not formed in the concave portion RC. Can be approached. Therefore, the moisture resistance and the rigidity of the electronic component built-in substrate can be improved from the state where the recess RC is formed.
- Electronic component built-in substrates 1C-4 to 1C-6 as fourth to sixth modifications of electronic component built-in substrate 1C will be described with reference to FIG.
- the electronic component built-in substrates 1C-4 and 1C-5 are different from the electronic component built-in substrate 1C-3 in the position where the insertion member IM is provided in the recess RC, but are otherwise common. The description of the location is omitted.
- the electronic component built-in substrate 1C-6 is different from the electronic component built-in substrate 1C-5 in that it further includes a conductive layer CL. However, since the other components are common, the description of the common parts is omitted.
- ⁇ Electronic component built-in substrate structure> 43 is a cross-sectional view corresponding to an arrow cross-sectional view of the surface including the X3-X3 line of FIG. 41 of the electronic component built-in substrates 1C-4 to 1C-6.
- FIG. 43A shows the electronic component built-in substrate 1C-4.
- the insertion member IM is provided in the vicinity of the center of the stacked portion CP1 of the first electronic component 10 in the recess RC. Note that the insertion member IM may not be in contact with the bottom of the recess RC. In this example, the insertion member IM is provided by paying attention to the portion that vibrates most when the voltage of the first electronic component 10 is applied. Therefore, when metal or ceramic is used as the insertion member IM, the manufacturing cost of the electronic component built-in substrate 1C-4 can be reduced by reducing the volume of the insertion member IM.
- FIG. 43B shows the electronic component built-in substrate 1C-5.
- the insertion member IM is provided so as to cover the inner surface of the recess RC.
- the insertion member IM may not be in contact with the bottom of the recess RC.
- most of the recess RC is maintained as a space. Therefore, the effect of suppressing the transmission of vibration by forming the recess RC described in the first modification and providing the space, and the vibration waveform described in the third modification at the portion of the insertion member IM. The effect of disturbing can be obtained together.
- metal or ceramic is used as the insertion member IM, the manufacturing cost of the electronic component built-in substrate 1C-5 can be reduced by reducing the volume of the insertion member IM.
- FIG. 43C shows the electronic component built-in substrate 1C-6.
- the conductive layer CL is formed on the surface of the buried layer R.
- the conductive layer CL is connected to a ground terminal (not shown) provided on the substrate B.
- a high shielding effect can be obtained by connecting the insertion member IM that covers the inner surface of the recess RC and the conductive layer CL.
Landscapes
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Abstract
埋設層内の電子部品に電圧の印加による歪みが発生したとしても、その振動が低減され、さらに振動による可聴音の発生が防止または低減された電子部品内蔵基板およびその製造方法を提供する。 電子部品内蔵基板1は、基板Bと、基板Bの主面に実装された第1の電子部品10と、基板Bの主面に設けられ、第1の電子部品10を埋設する埋設層Rと、を備える。第1の電子部品10は、積層部と、積層部を間に挟む第1の側部および第2の側部とを有し、かつ互いに対向する2つの端面と、前記2つの端面を接続する側面とを有するセラミック積層体を備える積層セラミックコンデンサである。第1の側部は、基板Bの主面に直交する方向である厚み方向において、積層部と基板Bの主面との間に位置する。そして、埋設層Rの弾性率は、基板Bの弾性率よりも小さい。
Description
この発明は、基板と、基板の主面に実装された電子部品と、その電子部品を埋設した埋設層とを備える電子部品内蔵基板に関するものである。
近年、携帯型電子機器の薄型化を受けて、国際公開第2011/135926号(特許文献1)のように、基板内部に電子部品を埋設することにより基板の薄型化を図った電子部品内蔵基板が提案されている。
図44は、特許文献1に記載されている電子部品内蔵基板100の断面図である。図44に記載の電子部品内蔵基板100では、基板108に電子部品101、102が実装されており、それらの電子部品101、102を埋設した埋設層109が形成されている。
このような電子部品内蔵基板100は、軽量であり、かつセラミック基板のように高温焼成を伴わないため、内蔵する電子部品に制約が少ないという利点がある。
ここで、特許文献1に記載の電子部品内蔵基板100の埋設層109に埋設されている電子部品101、102として、積層セラミックコンデンサを考える。図45に、積層セラミックコンデンサ201の断面図を示す。
積層セラミックコンデンサ201は、セラミック積層体202と、セラミック積層体202の表面に設けられる第1の外部電極203および第2の外部電極204と、を備える。セラミック積層体202は、セラミック誘電体層205が第1の内部電極206と第2の内部電極207との間に挿入されてなるコンデンサ素子が、並列接続されて積層されたものである。そのような積層セラミックコンデンサ201は、信頼性および耐久性に優れ、小型大容量を実現することができる。
小型大容量の積層セラミックコンデンサ201は、セラミック積層体202を構成するセラミック誘電体層205の材料として、チタン酸バリウムを基本材料とする高誘電率のセラミック材料を用いることが多い。そのようなセラミック積層体202を備える積層セラミックコンデンサ201に電圧を印加すると、電歪効果および逆圧電効果により、印加された電圧の大きさに応じた歪みがセラミック積層体202に発生する。それに伴い、セラミック積層体202が、積層方向への膨張、積層方向と直交する面方向への収縮を繰り返す。
近年、積層セラミックコンデンサ201の小型化・薄層化の進展に伴い、誘電体に印加される電界強度が高くなったため、上記のセラミック積層体202の歪みの度合いも大きくなっている。
ここで、図46(A)に示すように、積層セラミックコンデンサ201が、接続部材Sにより基板Bに実装された場合を考える。積層セラミックコンデンサ201に電圧が印加されると、図46(B)に示すように、セラミック積層体202に発生した歪みが、接続部材Sを介して積層セラミックコンデンサ201に固着されている基板Bを振動させる。
このような基板Bの振動は、基板Bに例えばショックセンサなどの加速度センサが実装されていた場合、加速度センサの誤作動を引き起こす可能性がある。
また、その振動数が可聴域である20Hz~20kHzである場合、可聴音として人間の耳に認識される。この現象は「鳴き(acoustic noise)」とも言われ、電子機器の静寂化に伴い、ノートパソコン、携帯電話、デジタルカメラなどの様々なアプリケーションの電源回路などにおける設計の課題となっている。
積層セラミックコンデンサ201を上記のように基板Bに接続部材Sにより実装し、さらに特許文献1に記載のように埋設層に埋設した場合、接続部材Sと埋設層とが共にセラミック積層体202の歪みを基板Bに伝達することが考えられる。その場合、前述の基板Bの振動が大きくなり、また可聴音が大きくなることが懸念される。
そこで、この発明の目的は、埋設層内の電子部品に電圧が印加され、電子部品に歪みが発生したとしても、基板の振動が低減され、さらに基板の振動による可聴音の発生が防止または低減された電子部品内蔵基板を提供することである。
この発明では、埋設層内の電子部品に電圧が印加され、電子部品に歪みが発生したとしても、基板の振動を低減し、さらに振動による可聴音の発生を防止または低減するため、基板の弾性率についての改良が図られる。さらに、この発明では、上記の目的のため、基板の厚み、埋設層の厚み、および電子部品の高さの関係、電子部品の配置の仕方、または埋設層の形状についての改良が図られる。
この発明に係る電子部品内蔵基板は、基板と、基板の主面に実装された第1の電子部品と、基板の主面に設けられ、第1の電子部品を埋設する埋設層と、を備えている。
第1の電子部品は、セラミック積層体と、外部電極とを備える積層セラミックコンデンサを含んでいる。セラミック積層体は、交互に積層されたセラミック誘電体層と内部電極とを含む積層部と、積層部を間に挟む第1の側部および第2の側部とを有し、かつ互いに対向する2つの端面と、2つの端面を接続する側面とを有している。外部電極は、内部電極と接続され、セラミック積層体の表面に設けられている。基板の主面に直交する方向である厚み方向において、第1の側部は、積層部と基板の主面との間に位置している。そして、埋設層の弾性率は、基板の弾性率よりも小さい。
上記の電子部品内蔵基板では、埋設層内の第1の電子部品に電圧が印加され、第1の電子部品に歪みが発生したとしても、可聴周波数域内での基板の振動が低減され、延いては基板の振動による可聴音の発生が防止または低減される。なお、ここで言う可聴周波数域とは、前述のように20Hz~20kHzの周波数域である。
この発明に係る電子部品内蔵基板は、以下の特徴を備えることが好ましい(第1の好ましい形態)。すなわち、厚み方向における電子部品内蔵基板の中央面が、セラミック積層体を通る位置にある。
ここで、厚み方向における電子部品内蔵基板の中央面とは、電子部品内蔵基板の内部において、電子部品内蔵基板の一方主面からの距離と、他方主面からの距離とが等しくなるように想定した面を指す。
上記の電子部品内蔵基板では、第1の電子部品に歪みが発生したとしても、電子部品内蔵基板の厚み方向における中央面より上側部分と下側部分とは、互いの振動を打ち消し合う。したがって、可聴周波数域内での基板の振動が低減され、延いては基板の振動による可聴音の発生が防止または低減される。
この発明に係る電子部品内蔵基板の第1の好ましい形態は、以下の特徴を備えることが好ましい(第2の好ましい形態)。すなわち、厚み方向において、セラミック積層体の第1の側部の厚みは、第2の側部の厚みより厚い。
上記の電子部品内蔵基板の第2の好ましい形態では、積層部と基板との距離を長くすることができる。この場合、基板の厚み、埋設層の厚み、および第1の電子部品の高さの関係が調整しやすくなる。すなわち、厚み方向における電子部品内蔵基板の中央面が、積層体を通る位置にあるように設計しやすくなる。したがって、可聴周波数域内での基板の振動の低減が容易となり、延いては基板の振動による可聴音の発生の防止または低減が容易となる。
また、例えば特開2013-65820号公報に記載されているように、第1の電子部品を基板に接続するための接続部材の頂上の基板からの高さと、積層部の高さとの関係を調整することにより、可聴周波数域内での基板の振動の低減をさらに効果的に行なうことができる。
この発明に係る電子部品内蔵基板の第1の好ましい形態は、以下の特徴を備えることも好ましい(第3の好ましい形態)。すなわち、第1の電子部品は、外部電極に接続された電極端子をさらに備え、電極端子は、基板に接続されている。
上記の電子部品内蔵基板の第3の好ましい形態では、第2の好ましい形態と同じく、積層部と基板との距離を長くすることができ、基板の厚み、埋設層の厚み、および第1の電子部品の高さの関係が調整しやすくなる。したがって、第2の好ましい形態と同様の効果を得ることができる。
また、例えば特開2010-123614号公報に記載されているように、電極端子の形状を調整することにより、可聴周波数域内での基板の振動の低減をさらに効果的に行なうことができる。
この発明に係る電子部品内蔵基板の第1の好ましい形態は、以下の特徴を備えることも好ましい(第4の好ましい形態)。すなわち、第1の電子部品は、第1の側部と基板との間に位置するインターポーザをさらに備え、インターポーザは、基板に接続されている。
上記の電子部品内蔵基板の第4の好ましい形態では、第2および第3の好ましい形態と同じく、積層部と基板との距離を長くすることができ、基板の厚み、埋設層の厚み、および第1の電子部品の高さの関係が調整しやすくなる。したがって、第2および第3の好ましい形態と同様の効果を得ることができる。
また、例えば特開2012-204572号公報に記載されているように、インターポーザに対する積層セラミックコンデンサの接続方向を規定する、あるいはインターポーザを特定の構造とすることにより、可聴周波数域内での基板の振動の低減をさらに効果的に行なうことができる。
この発明に係る電子部品内蔵基板の第1ないし第4の好ましい形態は、以下の特徴を備えることが好ましい(第5の好ましい形態)。すなわち、厚み方向において、電子部品内蔵基板の中央面は、第1の電子部品の積層部の中央面と、セラミック積層体の第2の側部との間に位置している。
ここで、厚み方向における第1の電子部品の積層部の中央面とは、基板に接続された状態における第1の電子部品の積層部の、基板の主面に平行で、かつ最も近い側面からの距離と、基板の主面に平行で、かつ最も遠い側面からの距離とが等しくなるように、積層部の内部に想定した面を指す。後述する厚み方向における第2の電子部品の積層部の中央面も、上記と同様に定義される。さらに、基板の主面に平行であるとは、厳密に平行であることを意味するものではなく、側面に凹凸がある場合や、側面が若干傾いている場合であっても、巨視的に見て平行と見なせる位置関係にあることを指す。
上記の電子部品内蔵基板の第5の好ましい形態では、電子部品内蔵基板の中央面より上側部分と下側部分とは、より効果的に互いの振動を打ち消し合う。したがって、可聴周波数域内での基板の振動が確実に低減され、延いては基板の振動による可聴音の発生が確実に防止または低減される。
この発明に係る電子部品内蔵基板は、以下の特徴を備えることも好ましい(第6の好ましい形態)。すなわち、この発明に係る電子部品内蔵基板は、基板の主面に実装され、埋設層に埋設された第2の電子部品をさらに備えている。
第2の電子部品は、セラミック積層体と、外部電極とを備える積層セラミックコンデンサを含んでいる。セラミック積層体は、交互に積層されたセラミック誘電体層と内部電極とを含む積層部と、積層部を間に挟む一対の側部とを有し、かつ互いに対向する2つの端面と、2つの端面を接続する側面とを有している。外部電極は、内部電極と接続され、セラミック積層体の表面に設けられている。
第1の電子部品のセラミック積層体の側面と、第2の電子部品のセラミック積層体の側面とは、埋設層を介して互いに対向している。基板の主面に直交する方向である厚み方向において、第1の電子部品の積層部の中央面と基板の主面との間隔は、第2の電子部品の積層部の中央面と基板の主面との間隔より広くなっている。そして、厚み方向において、電子部品内蔵基板の中央面は、第1の電子部品の積層部の中央面と、第2の電子部品の積層部の中央面との間に位置している。
上記の電子部品内蔵基板の第6の好ましい形態では、電子部品内蔵基板の中央面は、第1の電子部品の積層部の中央面より基板側に位置し、かつ第2の電子部品の積層部の中央面より埋設層の外表面側に位置していることになる。
上記の位置関係において、第1の電子部品に電圧が印加されると、第1の電子部品に発生した歪みは、電子部品内蔵基板の中央面より基板側の部分に、基板の他方主面を凹面に変形させるような曲げモーメントを発生させる。一方、第2の電子部品に電圧が印加されると、第2の電子部品に発生した歪みは、電子部品内蔵基板の中央面より埋設層の外表面側の部分に、埋設層の外表面を凹面に変形させるような曲げモーメントを発生させる。
すなわち、電子部品内蔵基板の中央面が、上記の位置にあるとき、第1の電子部品および第2の電子部品に歪みが発生したとしても、電子部品内蔵基板の中央面より基板側の部分と埋設層の外表面側の部分とが、互いの曲げモーメントを打ち消し合い、その結果として曲げモーメントに基づく変形による振動を打ち消し合う。したがって、第1の電子部品および第2の電子部品の各積層部の中央面と電子部品内蔵基板の中央面との位置関係が上記の条件を満足することにより、可聴周波数域内での基板の振動が低減され、延いては基板の振動による可聴音の発生が防止または低減される。
この発明に係る電子部品内蔵基板の第6の好ましい形態は、以下の特徴を備えることが好ましい(第7の好ましい形態)。すなわち、厚み方向において、第1の電子部品の積層部の中央面と電子部品内蔵基板の中央面との間隔は、第2の電子部品の積層部の中央面と電子部品内蔵基板の中央面との間隔より短い。
例えば、第1の電子部品は、第2の電子部品より厚み方向における幅が大きく、電圧印加時における歪みの度合いが、第2の電子部品より大きいとすると、電子部品内蔵基板の中央面より基板側の部分に発生する曲げモーメントは、電子部品内蔵基板の中央面より埋設層の外表面側の部分に発生する曲げモーメントより大きくなる。
上記の電子部品内蔵基板の第7の好ましい形態では、厚み方向において、第1の電子部品の積層部の中央面と電子部品内蔵基板の中央面との間隔は、第2の電子部品の積層部の中央面と電子部品内蔵基板の中央面との間隔より短くしている。そのようにすることで、電子部品内蔵基板の中央面より基板側の部分を変形させようとする曲げモーメントと、電子部品内蔵基板の中央面より埋設層の外表面側の部分を変形させようとする曲げモーメントの釣り合いを効果的に取ることができる。
すなわち、電子部品内蔵基板の中央面より基板側の部分と埋設層の外表面側の部分とが、効果的に互いの曲げモーメントに基づく変形による振動を打ち消し合う。したがって、第1の電子部品および第2の電子部品の各積層部の中央面と電子部品内蔵基板の中央面との位置関係が上記の条件を満足することにより、可聴周波数域内での基板の振動がさらに低減され、延いては基板の振動による可聴音の発生が効果的に防止または低減される。
この発明に係る電子部品内蔵基板は、以下の特徴を備えることも好ましい(第8の好ましい形態)。すなわち、この発明に係る電子部品内蔵基板は、基板の主面に実装され、埋設層に埋設された第2の電子部品をさらに備えている。
第2の電子部品は、セラミック積層体と、外部電極とを備える積層セラミックコンデンサを含んでいる。セラミック積層体は、交互に積層されたセラミック誘電体層と内部電極とを含む積層部と、積層部を間に挟む一対の側部とを有し、かつ互いに対向する2つの端面と、2つの端面を接続する側面とを有している。外部電極は、内部電極と接続され、セラミック積層体の表面に設けられている。
第1の電子部品のセラミック積層体の側面と、第2の電子部品のセラミック積層体の側面とは、埋設層を介して互いに対向している。そして、第1の電子部品のセラミック積層体におけるセラミック誘電体層と内部電極との積層方向と、第2の電子部品のセラミック積層体におけるセラミック誘電体層と内部電極との積層方向とは、互いに直交している。
上記の電子部品内蔵基板の第8の好ましい形態では、それぞれの電子部品に電圧が印加された際に、第1の電子部品に発生する歪みが埋設層に伝達されて発生する振動と、第2の電子部品に発生する歪みが埋設層に伝達されて発生する振動とが、互いに打ち消し合う。
すなわち、埋設層に埋設されているそれぞれの電子部品に、電圧の印加による歪みが発生したとしても、埋設層を介した振動の伝達を低減することができる。したがって、電子部品内蔵基板の回路上で、第1の電子部品と第2の電子部品とを上記のように配置することにより、可聴周波数域内での基板の振動が低減され、延いては基板の振動による可聴音の発生が防止または低減される。
この発明に係る電子部品内蔵基板の第8の好ましい形態は、以下の特徴を備えることが好ましい(第9の好ましい形態)。すなわち、第1の電子部品と第2の電子部品とは、導電パターンを介して直接接続されている。なお、第1の電子部品と第2の電子部品との接続は、並列接続または直列接続のいずれでもよい。
上記の電子部品内蔵基板の第9の好ましい形態では、第1の電子部品と第2の電子部品とに印加される電圧は、実質的に位相のずれがない。すなわち、第1の電子部品に発生する歪みが埋設層に伝達されて発生する振動と、第2の電子部品に発生する歪みが埋設層に伝達されて発生する振動とが、互いに確実に打ち消し合う。したがって、電子部品内蔵基板の回路上で、第1の電子部品と第2の電子部品とを上記のように配置することにより、可聴周波数域内での基板の振動が確実に低減され、延いては基板の振動による可聴音の発生が確実に防止または低減される。
この発明に係る電子部品内蔵基板の第8または第9の好ましい形態は、以下の特徴を備えることが好ましい(第10の好ましい形態)。すなわち、基板の主面を基準面としたとき、第1の電子部品の積層部の中心の高さが、第2の電子部品の積層部の最低部の高さと最高部の高さとの間にあり、第2の電子部品の積層部の中心の高さが、第1の電子部品の積層部の最低部の高さと最高部の高さとの間にある。
ここで、基板の主面を基準面としたときの第1の電子部品の積層部の最低部の高さと最高部の高さとは、基板に接続された状態における第1の電子部品の積層部の、基板の主面からの高さが最も低い箇所の高さと、最も高い箇所の高さとを指す。第2の電子部品の積層部の最低部の高さと最高部の高さも、上記と同様に定義される。
上記の電子部品内蔵基板の第10の好ましい形態では、第1の電子部品に発生する歪みが埋設層に伝達されて発生する振動と、第2の電子部品に発生する歪みが埋設層に伝達されて発生する振動とが、すれ違うことなく効果的に干渉する。
すなわち、それぞれの電子部品に発生する歪みが埋設層に伝達されて発生する振動が、互いに確実に打ち消し合う。したがって、電子部品内蔵基板の回路上で、第1の電子部品と第2の電子部品とを上記のように配置することにより、可聴周波数域内での基板の振動が確実に低減され、延いては基板の振動による可聴音の発生が確実に防止または低減される。
この発明に係る電子部品内蔵基板は、以下の特徴を備えることも好ましい(第11の好ましい形態)。すなわち、埋設層の表面は、凹部を有している。
上記の電子部品内蔵基板の第11の好ましい形態では、埋設層の外表面に凹部を有するため、その凹部が埋設層を介した第1の電子部品の振動の伝達を抑制する。その結果、可聴周波数域内での電子部品内蔵基板の大きな振動が抑制される。したがって、第1の電子部品の電圧印加時の歪みに伴って発生する可聴周波数域内での基板の振動が低減され、延いては基板の振動による可聴音の発生が防止または低減される。
この発明に係る電子部品内蔵基板の第11の好ましい形態は、以下の特徴を備えることが好ましい(第12の好ましい形態)。すなわち、凹部は、第1の電子部品の電圧印加時の歪みに伴って発生する基板の振動を、可聴周波数域内において小さくするように設けられている。
上記の電子部品内蔵基板の第12の好ましい形態では、凹部が埋設層を介した第1の電子部品の振動の伝達を効果的に抑制する。その結果、可聴周波数域内での基板の大きな振動が効果的に抑制される。したがって、第1の電子部品の電圧印加時の歪みに伴って発生する可聴周波数域内での基板の振動がさらに低減され、延いては基板の振動による可聴音の発生がさらに防止または低減される。
この発明に係る電子部品内蔵基板の第12の好ましい形態は、以下の特徴を備えることが好ましい(第13の好ましい形態)。すなわち、凹部は、基板の主面を基準面としたとき、凹部の最低部の高さが第1の電子部品の積層部の中心の高さより低い。
ここで、基板の主面を基準面としたときの凹部の最低部の高さとは、凹部の底部における、基板の主面からの高さが最も低い箇所の高さを指す。
上記の電子部品内蔵基板の第13の好ましい形態では、凹部の最低部の高さが第1の電子部品の積層部の中心の高さより低くなっているため、埋設層のうち大きく変形する部分が他の部分から分離されており、埋設層を介した第1の電子部品の振動の伝達をより効果的に抑制することができる。したがって、第1の電子部品の電圧印加時の歪みに伴って発生する基板の振動が確実に低減され、延いては基板の振動による可聴音の発生が確実に防止または低減される。
この発明に係る電子部品内蔵基板の第11ないし第13の好ましい形態は、以下の特徴を備えることが好ましい(第14の好ましい形態)。すなわち、凹部は、埋設層より弾性率が高く、かつ凹部の体積の少なくとも一部を占める挿入部材をさらに備えている。
上記の電子部品内蔵基板の第14の好ましい形態では、凹部が埋設層より弾性率が高く、かつ凹部の体積の少なくとも一部を占める挿入部材を備えているため、埋設層中を伝わる第1の電子部品の振動の波形が挿入部材の部分で乱される。
すなわち、埋設層を介した第1の電子部品の振動の伝達をより効果的に抑制することができる。したがって、第1の電子部品の電圧印加時の歪みに伴って発生する基板の振動が確実に低減され、延いては基板の振動による可聴音の発生が確実に防止または低減される。
また、凹部内に埋設層より弾性率の高い挿入部材が挿入されることにより、部分的に薄くなった埋設層の厚みを、凹部が形成されていない状態に近づけることができる。そのため、耐湿性や電子部品内蔵基板の剛性を、凹部が形成されただけの状態から向上させることができる。
この発明に係る電子部品内蔵基板では、埋設層内の第1の電子部品に電圧が印加され、第1の電子部品に歪みが発生したとしても、可聴周波数域内での基板の振動が低減され、延いては基板の振動による可聴音の発生が防止または低減される。
以下にこの発明の実施形態を示して、この発明の特徴とするところをさらに詳しく説明する。
-電子部品内蔵基板の第1の実施形態-
この発明に係る電子部品内蔵基板の第1の実施形態である電子部品内蔵基板1について、図1~図4を用いて説明する。
この発明に係る電子部品内蔵基板の第1の実施形態である電子部品内蔵基板1について、図1~図4を用いて説明する。
<電子部品内蔵基板の構造>
図1は、電子部品内蔵基板1の上面図である。図2(A)は図1のY1-Y1線を含む面の矢視断面図である。図2(B)は図1のX1-X1線を含む面の矢視断面図である。
図1は、電子部品内蔵基板1の上面図である。図2(A)は図1のY1-Y1線を含む面の矢視断面図である。図2(B)は図1のX1-X1線を含む面の矢視断面図である。
電子部品内蔵基板1は、基板Bと、第1の電子部品10と、埋設層Rとを備える。第1の電子部品10は、実質的に平行な一方主面と他方主面とを有する基板Bの一方主面に実装されている。埋設層Rは、後述するようにフィラーとしてガラス材料やシリカなどを分散させた樹脂材料を用いて形成される。埋設層Rは、基板Bの一方主面に、第1の電子部品10を埋設するように設けられている。埋設層Rの弾性率は、基板Bの弾性率よりも小さい。なお、埋設層Rは、後述する図3のように、樹脂材料部と、その表面に設けられた導電材料部とを含むように形成されてもよい。
基板Bは、前述の図44に相当する多層基板であり、内部電極やビアなどを不図示として、簡略化して図示されている。基板Bは、図44に示される多層基板と同様、絶縁層と、配線層を備えている。絶縁層は、ガラスやシリカなどの織布または不織布と、絶縁性の樹脂とを含んでいる。また、この発明の実施形態では、第1の電子部品10を強調するため、基板Bと、第1の電子部品10との大きさの関係は、実際のものとは異なっている。
第1の電子部品10は、セラミック積層体11と、第1の外部電極12および第2の外部電極13とを備える積層セラミックコンデンサを含んでいる。セラミック積層体11は、積層部CP1と、積層部CP1を間に挟む第1の側部P11と、第2の側部P12とを備える。積層部CP1は、セラミック誘電体層14が第1の内部電極15と第2の内部電極16との間に挿入されてなるコンデンサ素子が積層された、いわゆる静電容量発現部に相当する。第1の側部P11および第2の側部P12は、積層部CP1を外部環境から保護する、いわゆる第1の保護部および第2の保護部に相当する。また、セラミック積層体11は、対向する2つの端面と、2つの端面を接続する側面とを有する。
ここで、基板Bの一方主面に直交する方向を、電子部品内蔵基板1の厚み方向と定義する。そのように定義したとき、基板Bに実装された第1の電子部品10の積層部CP1における厚み方向の最下面、すなわち、基板Bの一方主面に平行かつ最も基板Bに近い側面を、最下面CP1lとする。また、積層部CP1における厚み方向の最上面、すなわち、基板Bの一方主面に平行かつ最も基板Bから遠い側面を、最上面CP1uとする。そして、最下面CP1lと最上面CP1uとの間の中央を通る中央面をCP1mとする。
さらに、それぞれの側面が基板Bの一方主面に平行であるとは、厳密に平行であることを意味するものではなく、側面に凹凸がある場合や、側面が若干傾いている場合であっても、巨視的に見て平行と見なせる位置関係にあることを指す。
第1の実施形態においては、第1の電子部品10は、セラミック積層体11のコンデンサ素子が積層された方向である積層方向が基板Bの一方主面と直交するようにして、基板Bに実装されている。そして、厚み方向において、セラミック積層体11のうち積層部CP1の下側、すなわち積層部CP1と基板Bの一方主面との間に位置する部分が第1の側部P11となり、積層部CP1の上側が第2の側部P12となる。
なお、電子部品内蔵基板1は、図3に示すように、セラミック積層体11の積層方向が基板Bの一方主面に沿うようにして、第1の電子部品10を基板Bに実装してもよい。図3は、図1のY1-Y1線を含む面の矢視断面図(図2(A))に相当する。
この場合も、厚み方向において、セラミック積層体11のうち積層部CP1の下側、すなわち積層部CP1と基板Bの一方主面との間に位置する部分が第1の側部P11となり、積層部CPの上側が第2の側部P12となる。
セラミック誘電体層14が電歪性または逆圧電効果を有することにより、セラミック誘電体層14を含む第1の電子部品10は、電圧印加時に歪みが発生する。代表的な電歪性または逆圧電効果を有するセラミック材料としては、例えばチタン酸バリウムを基本材料とする高誘電率のセラミック材料が挙げられる。
第1の実施形態においては、第1の電子部品10として積層セラミックコンデンサを例示しているが、この発明は、第1の電子部品10として誘電体層が樹脂材料により構成された積層コンデンサである積層型金属化フィルムコンデンサを用いた場合についても適用できる。
セラミック積層体11は、互いに対向する2つの端面と、2つの端面を接続する側面とを有する。第1の外部電極12は第1の内部電極15と接続され、第2の外部電極13は、第2の内部電極16と接続されている。第1の外部電極12および第2の外部電極13は、それぞれセラミック積層体11の表面に設けられる。
図2(A)および(B)において、第1の電子部品10は、第1の実装ランドL11および第2の実装ランドL12上に例えばはんだのような接続部材Sを用いて接続されている。第1の実装ランドL11および第2の実装ランドL12の材質ならびに接続部材の材質は、既存のものから適宜選択して用いることができる。はんだ以外の接続部剤として、たとえば導電性接着剤、ビア導体などを用いることができる。第1の実装ランドL11および第2の実装ランドL12は、不図示の導電パターンを含んでなる配線上にある。第1の電子部品10には、この配線を通じて電圧が印加されることになる。
なお、電子部品内蔵基板1は、基板Bの厚み、埋設層Rの厚み、および第1の電子部品10の高さの調整による電子部品内蔵基板1の振動の抑制に影響がなければ、複数の第1の電子部品10が実装されていてもよい。また、同様に電子部品内蔵基板1には、積層セラミックコンデンサ以外の電子部品が実装されていてもよい。
積層セラミックコンデンサを含んでいる第1の電子部品10は、前述のようにチタン酸バリウムを基本材料とする高誘電率のセラミック材料が用いられることが多いため、電圧印加時の歪みにより振動する虞がある。この振動は、接続部材Sを介して第1の電子部品10に固着されている基板Bに伝達されるが、第1の電子部品10が埋設層Rに埋設されている場合には、埋設層Rを介しても基板Bに伝達される。
埋設層Rは歪みの伝達媒体として機能するものの、埋設層Rの弾性率を基板Bの弾性率より小さくしているので、埋設層Rは、歪みの伝達を緩衝する。その結果、埋設層Rの弾性率が基板Bの弾性率と同じか、それよりも大きい時に比べて、基板Bの振動が低減される。
電子部品内蔵基板1の厚みは、基板Bの厚みTBと埋設層Rの厚みTRとの和で表される。ここで、厚み方向における電子部品内蔵基板1の中央面MPは、前述のように電子部品内蔵基板1の一方主面(基板Bの外表面)からの距離T1および他方主面(埋設層Rの外表面)からの距離T2が等しくなるように想定した面として定義される。
そして、電子部品内蔵基板1では、厚み方向において、第1の側部P11は、積層部CP1と基板Bの一方主面との間に位置している。さらに、厚み方向における電子部品内蔵基板の中央面MPが、積層部CP1を通る位置にある。
電子部品内蔵基板1の厚み方向における中央面MPが、積層部CP1を通る位置にあるとき、第1の電子部品10に歪みが発生したとしても、電子部品内蔵基板1の厚み方向における中央面MPより上側部分と下側部分とは、互いの振動を打ち消し合う。
電子部品内蔵基板1が振動するのは、電圧印加で歪んだ第1の電子部品10の端面が、電子部品内蔵基板1を曲げようとするモーメントを発生させるためである。中央面MPが積層部CP1を通る位置にあるとき、電子部品内蔵基板1の中央面MPより上側部分に働くモーメントと、下側部分に働くモーメントとは、向きが反対となり、かつその大きさが近くなる。
すなわち、中央面MPより上側部分に働くモーメントと、下側部分に働くモーメントとが互いに打ち消し合う。したがって、中央面MPより上側部分と下側部分とが互いの振動を打ち消し合うことになり、電子部品内蔵基板1の振動の発生が抑制されるものと考えられる。
なお、埋設層Rは、図4に示すように、樹脂材料部RMと、その表面に設けられた導電材料部CMとを含むように形成されてもよい。図4は、図1のY1-Y1線を含む面の矢視断面図(図2(A))に相当する。
樹脂材料部RMは、後述するように、例えばフィラーとしてガラス材料やシリカなどを分散させた絶縁性の樹脂材料を用いて形成することができる。導電材料部CMは、例えば導電性樹脂材料の塗布や、金属材料のスパッタリングなどのいわゆる薄膜形成法などによって形成することができる。この場合、導電材料部CMの外表面が電子部品内蔵基板1の他方主面となる。したがって、厚み方向における電子部品内蔵基板1の中央面MPの位置も、それに合わせて決定される。
ここで、有限要素法に基づくシミュレーションにより、電子部品内蔵基板1の中央面MPが、積層部CP1を通る位置にあるとき、中央面MPより上側部分と下側部分とが互いの振動を打ち消し合うことを検証した。図5は、基板Bの一方主面に設けられた埋設層の厚みTRと、振動の大きさに対応する音圧(可聴域内に発生する振動のうち、最も大きな振幅を音の大きさに変換したもの)との関係を示すグラフである。
音圧は、第1の電子部品10のL方向(図2(B)において基板Bと水平な方向)に発生した音(いわゆる「鳴き」)の大きさを表している。シミュレーションにおいて、第1の電子部品10は、第1の内部電極15および第2の内部電極16が基板Bと平行となるように実装されたものと仮定されている。
また、第1の電子部品10(積層セラミックコンデンサ)の積層部CP1の積層方向の厚みは0.47mm、第1の側部P11の厚みは0.04mm、および第2の側部P12の厚みは0.04mmである。さらに、基板Bの厚みTBは0.8mm、基板Bの弾性率EBは20GPa、および基板Bの一方主面を基準面とした積層部CP1の積層方向の中央面CPmの高さは0.315mmとしている。
基板Bの弾性率EBは、一般的に用いられるガラスエポキシ基板の弾性率(曲げ弾性率)として妥当と思われる値を用いている。第1の電子部品10は、L方向の長さが24mmの埋設層R内に埋設されているとして、埋設層Rの厚みTRの変化による音圧の変化を計算した。
図5では、埋設層Rの弾性率ERを15GPa、25GPaおよび35GPaとしたときの3通りのシミュレーション結果が示されている。まず、基板Bと埋設層Rの第2部分R2とが、互いの振動を打ち消し合って音圧が極小となっている埋設層Rの厚みTRに着目した。埋設層Rの弾性率ERが上記の各値であるとき、音圧が極小となる埋設層Rの厚みTRは、それぞれ1.6mm、1.3mmおよび1.15mmである。
上記から、埋設層Rの弾性率ERが15GPaのとき、電子部品内蔵基板1の厚みは、基板Bの厚みTBと埋設層Rの厚みTRとの和で、2.4mmとなる。したがって、基板Bの一方主面を基準面とした電子部品内蔵基板1の厚み方向の中央面MPの高さは、(2.4/2)-0.8=0.4mmとなる。
一方、基板Bの一方主面を基準面とした積層部CP1の積層方向の最下面CP1lの高さは、積層部CP1の中央面CP1mの高さが0.315mmであり、積層部CP1の積層方向の厚みは0.47mmであることから、0.315-(0.47/2)=0.08mmとなる。また、積層部CP1の積層方向の最上面CP1uの高さは、0.315+(0.47/2)=0.55mmとなる。
また、埋設層Rの弾性率ERが25GPaのとき、電子部品内蔵基板1の厚みは、基板Bの厚みTBと埋設層Rの厚みTRとの和で、2.1mmとなる。したがって、基板Bの一方主面を基準面とした電子部品内蔵基板1の厚み方向の中央面MPの高さは、(2.1/2)-0.8=0.25mmとなる。
一方、基板Bの一方主面を基準面とした積層部CP1の積層方向の最下面CP1lの高さおよび最上面CP1uの高さは、上記と同じくそれぞれ0.08mmおよび0.55mmとなる。
さらに、埋設層Rの弾性率ERが35GPaのとき、電子部品内蔵基板1の厚みは、基板Bの厚みTBと埋設層の厚みTRとの和で、1.95mmとなる。したがって、基板Bの一方主面を基準面とした電子部品内蔵基板1の厚み方向の中央面MPの高さは、(1.95/2)-0.8=0.175mmとなる。
一方、基板Bの一方主面を基準面とした積層部CP1の積層方向の最下面CP1lの高さおよび最上面CP1uの高さは、上記と同じくそれぞれ0.08mmおよび0.55mmとなる。
以上の結果をまとめると、以下の表1および表2のようになる。
表1と表2との比較から、電子部品内蔵基板の中央面MPが、積層部CP1の厚み方向の最下面CP1lの高さ以上、かつ最上面CP1uの高さ以下である、すなわち積層部CP1を通る位置にあるとき、振動による可聴音の発生が低減されていることが分かった。
なお、前述したように、基板Bの表面および内部の少なくとも一方には、Cuなどの金属からなる導電パターンが複数の層で形成されている場合、あるいは基板Bの絶縁層にガラスなどの織布が埋設されている場合が好ましい。この場合、埋設層の弾性率ERは基板の弾性率EB以下となる傾向にある。
すなわち、埋設層Rの弾性率ERが基板Bの弾性率EB以下であり、電子部品内蔵基板1の中央面MPが、積層部CP1の中央面CP1m以上の部分を通る位置にあるとき、電子部品内蔵基板1の中央面MPより上側部分と下側部分とは、効果的に互いの振動を打ち消し合うと言える。したがって、基板Bの一方主面に形成された埋設層Rの厚みTRが上記の条件を満足することにより、基板Bの振動が確実に低減され、延いては振動による可聴音の発生が確実に防止または低減される。
なお、図1および図2に示した実施形態においては、セラミック積層体11の第1の側部P11の厚みと第2の側部P12の厚みとが実質的に同じとなっている。一方、セラミック積層体11の第1の側部P11の厚みを第2の側部P12の厚みよりも厚くしてもよい。それにより、前述の図1および図2に示した実施形態に比べて、積層部CP1と基板Bとの距離を長くすることができる。
この場合、基板Bの厚みTB、埋設層Rの厚みTR、および第1の電子部品10の高さの関係が調整しやすくなる。すなわち、厚み方向における電子部品内蔵基板1の中央面MPが、積層部CP1を通る位置にあるように設計しやすくなる。したがって、可聴周波数域内での基板Bの振動の低減が容易となり、延いては基板Bの振動による可聴音の発生の防止または低減が容易となる。
また、第1の電子部品10を第1の実装ランドL11および第2の実装ランドL12に接続するための接続部材Sの頂上の基板Bからの高さと、積層部CP1の高さとの関係を調整することにより、電子部品内蔵基板1の振動の低減をさらに効果的に行なうことができる。
<第1の実施形態の第1の変形例>
電子部品内蔵基板1の第1の変形例としての電子部品内蔵基板1-1について、図6および図7を用いて説明する。
電子部品内蔵基板1の第1の変形例としての電子部品内蔵基板1-1について、図6および図7を用いて説明する。
図6は、電子部品内蔵基板1-1の上面図である。図7(A)は図6のY2-Y2線を含む面の矢視断面図である。図7(B)は図6のX2-X2線を含む面の矢視断面図である。
電子部品内蔵基板1-1は、第1の電子部品10が電極端子付き積層コンデンサである。電極端子付き積層コンデンサは、接続部材Sによって一方側が第1の外部電極12に接続された第1の電極端子T11と、一方側が第2の外部電極13に接続された第2の電極端子T12とを備える。
そして、この第1の電子部品10は、第1の電極端子T11の他方側が第1の実装ランドL11に接続されると共に、第2の電極端子T12の他方側が第2の実装ランドL12に接続されることにより、基板Bの一方主面に実装されている。なお、基板Bは、前述の第1の実施形態と同様に、簡略化して図示されている。
電子部品内蔵基板1-1では、第1の電子部品10の第1の側部P11の厚みを第2の側部P12の厚みよりも厚くした場合と同じく、積層部CP1と基板Bとの距離を長くすることができる。すなわち、基板Bの厚みTB、埋設層Rの厚みTR、および第1の電子部品10の高さの関係を調整して、厚み方向における電子部品内蔵基板1-1の中央面MPが、積層部CP1を通る位置にあるように設計しやすくなる。したがって、電子部品内蔵基板1-1の厚み方向における中央面MPより上側部分と下側部分との振動の打ち消し合いによる振動の低減が容易となり、延いては基板Bの振動による可聴音の発生の防止または低減が容易となる。
<第1の実施形態の第2の変形例>
電子部品内蔵基板1の第2の変形例としての電子部品内蔵基板1-2について、図8および図9を用いて説明する。
電子部品内蔵基板1の第2の変形例としての電子部品内蔵基板1-2について、図8および図9を用いて説明する。
図8は、電子部品内蔵基板1-2の上面図である。図9(A)は図8のY3-Y3線を含む面の矢視断面図である。図9(B)は図8のX3-X3線を含む面の矢視断面図である。
電子部品内蔵基板1-2は、第1の電子部品10が、いわゆるインターポーザIを有している。インターポーザIは、実質的に平行な一方主面と他方主面とを有し、一方主面に第1の中継ランドIL11および第2の中継ランドIL12が設けられており、他方主面に第3の中継ランドIL21および第4の中継ランドIL22が設けられている。第1の中継ランドIL11および第2の中継ランドIL12は、それぞれ第3の中継ランドIL21および第4の中継ランドIL22と導通している。
インターポーザIの第1の中継ランドIL11および第2の中継ランドIL12は、接続部材Sにより、それぞれ第1の外部電極12および第2の外部電極13と接続されている。また、インターポーザIの他方主面に設けられた第3の中継ランドIL21および第4の中継ランドIL22は、接続部材Sにより、それぞれ基板B上の第1の実装ランドL11および第2の実装ランドL12と接続されている。
その結果、第1の外部電極12は、インターポーザIを介して第1の実装ランドL11に接続されている。また、第2の外部電極13は、インターポーザIを介して第2の実装ランドL12に接続されている。なお、基板Bは、前述の第1の実施形態およびその第1の変形例と同様に、簡略化して図示されている。
電子部品内蔵基板1-2では、セラミック積層体11の第1の側部P11の厚みを第2の側部P12の厚みよりも厚くした場合、および電子部品内蔵基板1-1と同じく、積層部CP1と基板Bとの距離を長くすることができる。すなわち、基板Bの厚みTB、埋設層Rの厚みTR、および第1の電子部品10の高さの関係を調整して、厚み方向における電子部品内蔵基板1の中央面MPが、積層部CP1を通る位置にあるように設計しやすくなる。したがって、電子部品内蔵基板1-2の厚み方向における中央面MPより上側部分と下側部分との振動の打ち消し合いによる振動の低減が容易となり、延いては振動による可聴音の発生の防止または低減が容易となる。
<電子部品内蔵基板の製造方法>
この発明に係る電子部品内蔵基板の第1の実施形態である電子部品内蔵基板1の製造方法の一例について、図10および図11を用いて説明する。図10および図11は、電子部品内蔵基板1の製造方法の一例において順次行なわれる実装工程および埋設層形成工程をそれぞれ模式的に示す図である。なお、図10および図11の各図は、図1のY1-Y1線を含む面の矢視断面図(図2(A))に相当する。
この発明に係る電子部品内蔵基板の第1の実施形態である電子部品内蔵基板1の製造方法の一例について、図10および図11を用いて説明する。図10および図11は、電子部品内蔵基板1の製造方法の一例において順次行なわれる実装工程および埋設層形成工程をそれぞれ模式的に示す図である。なお、図10および図11の各図は、図1のY1-Y1線を含む面の矢視断面図(図2(A))に相当する。
<実装工程>
図10(A)および(B)は、電子部品内蔵基板1の製造方法の実装工程を模式的に示す図である。実装工程により、第1の電子部品10は、基板Bの一方主面に実装された状態となる。
図10(A)および(B)は、電子部品内蔵基板1の製造方法の実装工程を模式的に示す図である。実装工程により、第1の電子部品10は、基板Bの一方主面に実装された状態となる。
図10(A)は、第1の電子部品10と、第1の電子部品10を実装する基板Bとを準備する段階を示す。第1の電子部品10は、前述の構造を有し、電圧印加時に歪みが発生する積層セラミックコンデンサである。基板Bは、第1の電子部品10を接続するための第1の実装ランドL11および第2の実装ランドL12(第2の実装ランドL12は不図示)を一方主面に備えている。
図10(B)は、第1の電子部品10を、接続部材Sを用いて第1の実装ランドL11および第2の実装ランドL12に接続することにより、基板Bの一方主面に実装した段階を示す。その際、基板Bの一方主面に直交する方向である厚み方向において、第1の側部P11は、積層部CP1と基板Bの一方主面との間に位置している。
<埋設層形成工程>
図11(A)および(B)は、電子部品内蔵基板1の製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、基板Bの一方主面に、第1の電子部品10が埋設される埋設層Rが設けられた状態となる。
図11(A)および(B)は、電子部品内蔵基板1の製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、基板Bの一方主面に、第1の電子部品10が埋設される埋設層Rが設けられた状態となる。
図11(A)は、第1の電子部品10が実装された基板Bの一方主面に、例えばディスペンサDにより、一点鎖線で表される所定の厚みとなるように、液状の樹脂LRを塗布する段階を示す。
塗布に用いる装置は、上記のディスペンサDに限らず、既存の塗布装置を用いることができる。例えば、カーテンコーターやスピンコーターなどの種々のコーターを用いてもよい。また、液状の樹脂LRは、単一の樹脂材料からなるものに限らず、絶縁性の樹脂材料中にフィラーとしてガラス材料やシリカなどを含むものを用いることができる。
さらに、埋設層Rは、図11(A)のような液状の樹脂LRを塗布する方法に限らず、半硬化状態でシート状のプリプレグを基板Bの一方主面に載置し、第1の電子部品10が埋設されるように押圧することにより形成してもよい。
図11(B)は、第1の電子部品10が埋設された液状の樹脂LRを加熱し、硬化させることにより、硬化後の埋設層Rとした段階を示す。なお、前述したように、埋設層Rは、樹脂材料部RMと、その表面に設けられた導電材料部CMとを含むように形成されてもよい(図4参照)。
電子部品内蔵基板1の厚みは、基板Bの厚みTBと埋設層Rの厚みTRとの和で表される。ここで、電子部品内蔵基板1の厚み方向の中央面MPは、前述のように電子部品内蔵基板1の一方主面(基板Bの外表面)からの距離T1および他方主面(埋設層Rの外表面)からの距離T2が等しくなるように想定した面として定義される。
そして、埋設層Rは、電子部品内蔵基板1の中央面MPが、積層部CP1を通る位置にある、言い換えると積層部CP1の厚み方向の最下面CP1lの高さ以上、かつ最上面CP1uの高さ以下であるように設けられる。
上記の関係は、前述のように、第1の電子部品10に歪みが発生したとしても、電子部品内蔵基板1の厚み方向の中央面MPより上側部分と下側部分とが、互いの振動を打ち消し合う条件を表していると考えられる。
なお、埋設層形成工程において、埋設層Rの弾性率ERを基板Bの弾性率EB以下とし、厚み方向において、電子部品内蔵基板1の中央面MPが、積層部CP1の中央面CPm以上の部分を通る位置となるように、埋設層Rを設けることが好ましい。この場合、電子部品内蔵基板1の中央面MPより上側部分と下側部分とは、効果的に互いの振動を打ち消し合う。
埋設層Rの厚みTRの調整は、液状の樹脂LRの硬化時の体積変化を見込んで、液状の樹脂LRを硬化後に厚みTRとなるように塗布してもよい。また、予め多めに液状の樹脂LRを塗布し、硬化後に余分な樹脂を除去することにより、埋設層Rの厚みTRを所望の値としてもよい。
-電子部品内蔵基板の第2の実施形態-
この発明に係る電子部品内蔵基板の第2の実施形態である電子部品内蔵基板1Aについて、図12および図13を用いて説明する。
この発明に係る電子部品内蔵基板の第2の実施形態である電子部品内蔵基板1Aについて、図12および図13を用いて説明する。
<電子部品内蔵基板の構造>
図12は、電子部品内蔵基板1Aの上面図である。図12における点線は、埋設層Rを透視した場合の第1の電子部品10および第2の電子部品20の各構成要素、ならびに第1の実装ランドL11、第2の実装ランドL12、第3の実装ランドL21および第4の実装ランドL22を表している。図13(A)は図12のY1-Y1線を含む面の矢視断面図である。図13(B)は図12のX11-X11線を含む面の矢視断面図である。図13(C)は図12のX12-X12線を含む面の矢視断面図である。
図12は、電子部品内蔵基板1Aの上面図である。図12における点線は、埋設層Rを透視した場合の第1の電子部品10および第2の電子部品20の各構成要素、ならびに第1の実装ランドL11、第2の実装ランドL12、第3の実装ランドL21および第4の実装ランドL22を表している。図13(A)は図12のY1-Y1線を含む面の矢視断面図である。図13(B)は図12のX11-X11線を含む面の矢視断面図である。図13(C)は図12のX12-X12線を含む面の矢視断面図である。
電子部品内蔵基板1Aは、基板Bと、第1の電子部品10および第2の電子部品20と、埋設層Rと、を備える。
基板Bは、実質的に平行な一方主面と他方主面とを有する。第1の電子部品10および第2の電子部品20は、基板Bの一方主面に実装されている。図12は、第1の電子部品10のセラミック積層体11の長手方向の中央面と、第2の電子部品20のセラミック積層体21の長手方向の中央面とが、同一面(Y1-Y1線を含む面)内に含まれるようにして基板B上に実装されている例を示している。
基板Bは、前述の図44に相当する多層基板であり、内部電極やビアなどを不図示として、簡略化して図示されている。基板Bは、図44に示される多層基板と同様、絶縁層と、配線層を備えている。絶縁層は、ガラスやシリカなどの織布または不織布と、絶縁性の樹脂とを含んでいる。また、この発明の実施形態では、第1の電子部品10および第2の電子部品20を強調するため、基板Bと、第1の電子部品10および第2の電子部品20との大きさの関係は、実際のものとは異なっている。
第1の電子部品10は、セラミック積層体11と、第1の外部電極12および第2の外部電極13とを備える積層セラミックコンデンサを含んでいる。セラミック積層体11は、積層部CP1と、積層部CP1を間に挟む第1の側部P11と、第2の側部P12とを備える。積層部CP1は、セラミック誘電体層14が第1の内部電極15と第2の内部電極16との間に挿入されてなるコンデンサ素子が積層された、いわゆる静電容量発現部に相当する。第1の側部P11および第2の側部P12は、積層部CP1を外部環境から保護する、いわゆる第1の保護部および第2の保護部に相当する。また、セラミック積層体11は、対向する2つの端面と、2つの端面を接続する側面とを有する。
第1の電子部品10の第1の外部電極12および第2の外部電極13は、それぞれセラミック積層体11の表面に設けられている。第1の外部電極12は、セラミック積層体11の一方端面において第1の内部電極15と接続されている。また、第2の外部電極13は、セラミック積層体11の他方端面において第2の内部電極16と接続されている。
第2の電子部品20は、第1の電子部品10と同様に、セラミック積層体21と、第1の外部電極22および第2の外部電極23とを備える積層セラミックコンデンサを含んでいる。セラミック積層体21は、積層部CP2と、積層部CP2を間に挟む第1の側部P21と、第2の側部P22とを備える。積層部CP2は、セラミック誘電体層24が第1の内部電極25と第2の内部電極26との間に挿入されてなるコンデンサ素子が積層された、いわゆる静電容量発現部に相当する。第1の側部P21および第2の側部P22は、積層部CP2を外部環境から保護する、いわゆる第1の保護部および第2の保護部に相当する。また、セラミック積層体21は、対向する2つの端面と、2つの端面を接続する側面とを有する。
第2の電子部品20の第1の外部電極22および第2の外部電極23は、それぞれセラミック積層体21の表面に設けられている。第1の外部電極22は、セラミック積層体21の一方端面において第1の内部電極25と接続されている。また、第2の外部電極23は、セラミック積層体21の他方端面において第2の内部電極26と接続されている。
第1の電子部品10および第2の電子部品20は、それぞれが備えるセラミック誘電体層が電歪性または逆圧電効果を有することにより、電圧印加時に歪みが発生する。代表的な電歪性または逆圧電効果を有するセラミック材料としては、例えばチタン酸バリウムを基本材料とする高誘電率のセラミック材料が挙げられる。
図13(A)および(B)において、第1の電子部品10は、第1の実装ランドL11および第2の実装ランドL12上に接続部材Sを用いて接続されている。同様にして、第2の電子部品20は、第3の実装ランドL21および第4の実装ランドL22上に接続部材Sを用いて接続されている。
第1の実装ランドL11、第2の実装ランドL12、第3の実装ランドL21および第4の実装ランドL22の材質ならびに接続部材の材質は、既存のものから適宜選択して用いることができる。接続部材Sとしては、例えばはんだ、導電性接着剤、およびビア導体などを用いることができる。第1の実装ランドL11および第2の実装ランドL12は、不図示の導電パターンを含んでなる配線上にある。第1の電子部品10には、この配線を通じて電圧が印加されることになる。同様に、第3の実装ランドL21および第4の実装ランドL22は、不図示の導電パターンを含んでなる配線上にある。第2の電子部品20には、この配線を通じて電圧が印加されることになる。
ここで、基板Bの一方主面に直交する方向を、電子部品内蔵基板1Aの厚み方向と定義する。そのように定義したとき、厚み方向における第1の電子部品10の積層部CP1の中央面をCP1mとする。また、厚み方向における第2の電子部品20の積層部CP2の中央面をCP2mとする。
電子部品内蔵基板1Aでは、第1の電子部品10は、セラミック積層体11におけるコンデンサ素子の積層方向が厚み方向と同一方向となるようにして、基板Bに実装されている。そして、厚み方向において、セラミック積層体11のうち積層部CP1の下側、すなわち積層部CP1と基板Bの一方主面との間に位置している部分が第1の側部P11となり、積層部CP1の上側が第2の側部P12となる。
また、第2の電子部品20も、セラミック積層体21におけるコンデンサ素子の積層方向が厚み方向と同一方向となるようにして、基板Bに実装されている。そして、厚み方向において、セラミック積層体21のうち積層部CP2の下側、すなわち積層部CP2と基板Bの一方主面との間に位置している部分が第1の側部P21となり、積層部CP2の上側が第2の側部P22となる。
埋設層Rは、後述するようにフィラーとしてガラス材料やシリカなどを分散させた樹脂材料を用いて形成されている。埋設層Rは、基板Bの一方主面に、第1の電子部品10および第2の電子部品20を埋設して設けられている。
積層セラミックコンデンサを含んでいる第1の電子部品10および第2の電子部品20は、前述のようにチタン酸バリウムを基本材料とする高誘電率のセラミック材料が用いられることが多いため、電圧印加時の歪みにより振動する虞がある。この振動は、接続部材Sを介して第1の電子部品10および第2の電子部品20が実装されている基板Bに伝達されるが、第1の電子部品10および第2の電子部品20が埋設層Rに埋設されている場合には、埋設層Rを介しても基板Bに伝達され得る。
電子部品内蔵基板1Aの厚みは、基板Bの厚みTBと埋設層Rの厚みTRとの和で表される。ここで、厚み方向における電子部品内蔵基板1Aの中央面MPは、電子部品内蔵基板1Aの一方主面(基板Bの他方主面)からの距離T1および他方主面(埋設層Rの外表面)からの距離T2が等しくなるように想定した面として定義される。
電子部品内蔵基板1Aでは、第1の電子部品10の側面と、第2の電子部品20の側面とは、埋設層Rを介して対向している。また、第1の電子部品10が第2の電子部品20より大型の積層セラミックコンデンサとなっている。そのため、厚み方向において、第1の電子部品10の積層部CP1の中央面CP1mと基板Bの一方主面との間隔d1mは、第2の電子部品20の積層部CP2の中央面CP2mと基板の一方主面との間隔d2mより広くなっている。
そして、厚み方向において、電子部品内蔵基板1Aの中央面MPが、第1の電子部品10の積層部CP1の中央面CP1mと第2の電子部品20の積層部CP2の中央面CP2mとの間に位置している。言い換えると、電子部品内蔵基板1Aの中央面MPは、第1の電子部品10の積層部CP1の中央面CP1mより基板B側に位置し、かつ第2の電子部品20の積層部CP2の中央面CP2mより埋設層Rの外表面側に位置していることになる。
なお、図13(A)においては、電子部品内蔵基板1Aの中央面MPは、第1の電子部品10の積層部CP1の中央面CP1mからの間隔d1と、第2の電子部品20の積層部CP2の中央面CP2mからの間隔d2とが、ほぼ等しくなるような位置にある。一方、後述するように、埋設層Rの形成厚みを調整することにより、上記の間隔d1および間隔d2を調整するようにしてもよい。
電子部品内蔵基板1Aが振動するのは、電圧印加で歪んだ第1の電子部品10および第2の電子部品20の端面が、電子部品内蔵基板1Aを曲げようとするモーメントを発生させるためである。上記の位置関係において、第1の電子部品10に電圧が印加されると、第1の電子部品10に発生した歪みは、中央面MPより基板B側の部分(下側部分)に、基板Bの他方主面を凹面に変形させるような曲げモーメントを発生させる。一方、第2の電子部品20に電圧が印加されると、第2の電子部品20に発生した歪みは、中央面MPより埋設層Rの外表面側の部分(上側部分)に、埋設層Rの外表面を凹面に変形させるような曲げモーメントを発生させる。
電子部品内蔵基板1Aの厚み方向における中央面MPが、上記の位置にあるとき、第1の電子部品10および第2の電子部品20に歪みが発生したとしても、上記の下側部分と上側部分とは、互いの曲げモーメントを打ち消し合い、その結果として曲げモーメントに基づく変形による振動を打ち消し合う。したがって、第1の電子部品10および第2の電子部品20の各積層部の中央面と電子部品内蔵基板1Aの中央面MPとの位置関係が上記の条件を満足することにより、電子部品内蔵基板1Aの振動が低減され、延いては振動による可聴音の発生が防止または低減される。
なお、埋設層Rは、図14に示すように、樹脂材料部RMと、その表面に設けられた導電材料部CMとを含むように形成されてもよい。図14は、図12のY1-Y1線を含む面の矢視断面図(図13(A))に相当する。
樹脂材料部RMは、後述するように、例えばフィラーとしてガラス材料やシリカなどを分散させた絶縁性の樹脂材料を用いて形成することができる。導電材料部CMは、例えば導電性樹脂材料の塗布や、金属材料のスパッタリングなどのいわゆる薄膜形成法などによって形成することができる。この場合、導電材料部CMの外表面が電子部品内蔵基板1Aの他方主面となる。したがって、厚み方向における電子部品内蔵基板1Aの中央面MPの位置も、それに合わせて決定される。
また、電子部品内蔵基板1Aは、図15に示すように、第1の電子部品10および第2の電子部品20の少なくとも一方が、コンデンサ素子の積層方向が厚み方向と直交するようにして基板Bに実装されていてもよい。図15では、第2の電子部品20のコンデンサ素子の積層方向が厚み方向と直交する例を示している。
さらに、電子部品内蔵基板1Aは、図16に示すように、第1の電子部品10のセラミック積層体11の長手方向の中央面と、第2の電子部品20のセラミック積層体21の長手方向の中央面とが、同一面内に含まれないようにして、第1の電子部品10および第2の電子部品20が基板B上に実装されていてもよい。
なお、電子部品内蔵基板1Aは、基板Bの厚み、埋設層Rの厚み、ならびに第1の電子部品10および第2の電子部品20の高さの調整による電子部品内蔵基板1Aの振動の抑制に影響がなければ、複数の第1の電子部品10および第2の電子部品20が実装されていてもよい。また、同様に電子部品内蔵基板1Aには、積層セラミックコンデンサ以外の電子部品が実装されていてもよい。
第2の実施形態においては、第1の電子部品10および第2の電子部品20の具体例として積層セラミックコンデンサを例示しているが、これに限らず、この発明は、第1の電子部品10および第2の電子部品20の少なくとも一方が、誘電体層が樹脂材料により構成された積層コンデンサである積層型金属化フィルムコンデンサを用いた場合についても適用できる。
なお、電子部品内蔵基板1Aでは、第1の電子部品10のセラミック積層体11における第1の側部P11の厚みと第2の側部P12の厚みとが実質的に同じとなっているが、第1の側部P11の厚みを第2の側部P12の厚みよりも厚くしてもよい。その場合、厚み方向において、第1の電子部品10の積層部CP1の中央面CP1mと電子部品内蔵基板1Aの中央面MPとの間隔d1と、第2の電子部品20の積層部CP2の中央面CP2mと電子部品内蔵基板1Aの中央面MPとの間隔d2とを調整し易くなる。
上記の間隔d1が間隔d2より短くなるように埋設層Rを設けた場合、前述のように、電子部品内蔵基板1Aの中央面MPより下側部分を変形させようとする曲げモーメントと、電子部品内蔵基板1Aの中央面MPより上側部分を変形させようとする曲げモーメントの釣り合いを効果的に取ることができる。すなわち、電子部品内蔵基板1Aの中央面MPより下側部分と上側部分とが、効果的に互いの曲げモーメントに基づく変形による振動を打ち消し合う。したがって、第1の電子部品10および第2の電子部品20の各積層部の中央面と電子部品内蔵基板1Aの中央面MPとの位置関係が上記の条件を満足することにより、電子部品内蔵基板1Aの振動が低減され、延いては振動による可聴音の発生が防止または低減される。
<電子部品内蔵基板の製造方法>
この発明に係る電子部品内蔵基板の第2の実施形態である電子部品内蔵基板1Aの製造方法の一例について、図17および図18を用いて説明する。図17および図18は、電子部品内蔵基板1Aの製造方法の一例において順次行なわれる実装工程および埋設層形成工程をそれぞれ模式的に示す図である。なお、図17および図18の各図は、図13のY1-Y1線を含む面の矢視断面図(図14(A))に相当する。
この発明に係る電子部品内蔵基板の第2の実施形態である電子部品内蔵基板1Aの製造方法の一例について、図17および図18を用いて説明する。図17および図18は、電子部品内蔵基板1Aの製造方法の一例において順次行なわれる実装工程および埋設層形成工程をそれぞれ模式的に示す図である。なお、図17および図18の各図は、図13のY1-Y1線を含む面の矢視断面図(図14(A))に相当する。
<実装工程>
図17(A)および(B)は、電子部品内蔵基板1Aの製造方法の実装工程を模式的に示す図である。実装工程により、第1の電子部品10および第2の電子部品20は、基板Bの一方主面に実装された状態となる。
図17(A)および(B)は、電子部品内蔵基板1Aの製造方法の実装工程を模式的に示す図である。実装工程により、第1の電子部品10および第2の電子部品20は、基板Bの一方主面に実装された状態となる。
図17(A)は、第1の電子部品10および第2の電子部品20と、第1の電子部品10および第2の電子部品20を実装する基板Bとを準備する段階を示す。第1の電子部品10および第2の電子部品20は、前述の構造を有し、電圧印加時に歪みが発生する積層セラミックコンデンサを含んでいる。基板Bは、第1の電子部品10を接続するための第1の実装ランドL11および第2の実装ランドL12(第2の実装ランドL12は不図示)、ならびに第2の電子部品20を接続するための第3の実装ランドL21および第4の実装ランドL22(第4の実装ランドL22は不図示)を一方主面に備えている。
図17(B)は、第1の電子部品10および第2の電子部品20を、接続部材Sを用いて上記の各実装ランドに接続することにより、基板Bの一方主面に実装した段階を示す。実装工程においては、第1の電子部品10の側面と第2の電子部品20の側面とが対向するように、第1の電子部品10と第2の電子部品20とを離間して実装する。さらに、厚み方向において、第1の電子部品10の積層部CP1の中央面CP1mと基板Bの一方主面との間隔d1mが、第2の電子部品20の積層部CP2の中央面CP2mと基板Bの一方主面との間隔d2mより広くなるようにする。図17の場合、第1の電子部品10が第2の電子部品20より大型の積層セラミックコンデンサであるため、各電子部品の積層部の中央面と基板Bの一方主面との間隔の関係は満足される。
また、第1の電子部品10および第2の電子部品20は、それぞれが備えるセラミック積層体のコンデンサ素子の積層方向が厚み方向と同一方向となるようにして、基板Bに実装されている。なお、前述のように、第1の電子部品10および第2の電子部品20の少なくとも一方が、コンデンサ素子の積層方向が厚み方向と直交するようにして基板Bに実装されていてもよい(図15参照)。
<実装工程>
図18(A)ないし(C)は、電子部品内蔵基板1Aの製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、基板Bの一方主面に、第1の電子部品10および第2の電子部品20が埋設される埋設層Rが設けられた状態となる。
図18(A)ないし(C)は、電子部品内蔵基板1Aの製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、基板Bの一方主面に、第1の電子部品10および第2の電子部品20が埋設される埋設層Rが設けられた状態となる。
図18(A)は、第1の電子部品10および第2の電子部品20が実装された基板Bの一方主面に、例えばディスペンサDにより、一点鎖線で表される所定の厚みとなるように液状の樹脂LRを塗布している段階を示す。また図18(B)は、液状の樹脂LRが所定の厚みまで塗布されることにより、未硬化の埋設層UCRが形成された段階を示す。塗布に用いる装置は、上記のディスペンサDに限らず、既存の塗布装置を用いることができる。例えば、カーテンコーターやスピンコーターなどの種々のコーターを用いてもよい。
また、液状の樹脂LRは、単一の樹脂材料からなるものに限らず、絶縁性の樹脂材料中にフィラーとしてガラス材料やシリカなどを含むものを用いることができる。なお、未硬化の埋設層UCRは、図18(A)のような液状の樹脂LRを塗布する方法に限らず、半硬化状態でシート状のプリプレグを基板Bの一方主面に載置し、第1の電子部品10および第2の電子部品20が埋設されるように押圧することにより付与してもよい。
図18(C)は、未硬化の埋設層UCRを加熱し、硬化させることにより埋設層Rとし、電子部品内蔵基板1Aが完成した段階を示す。なお、前述したように、埋設層Rは、樹脂材料部RMと、その表面に設けられた導電材料部CMとを含むように形成されてもよい(図14参照)。この段階により、基板Bの一方主面に、第1の電子部品10および第2の電子部品20を埋設した埋設層Rが設けられた状態となる。
電子部品内蔵基板1Aの厚みは、前述のように基板Bの厚みTBと埋設層Rの厚みTRとの和で表される。ここで、厚み方向における電子部品内蔵基板1Aの中央面MPは、電子部品内蔵基板1Aの一方主面(基板Bの他方主面)からの距離T1および他方主面(埋設層Rの外表面)からの距離T2が等しくなるように想定した面として定義される。そして、埋設層Rは、厚み方向において、電子部品内蔵基板1Aの中央面MPが、第1の電子部品10の積層部CP1の中央面CP1mと第2の電子部品20の積層部CP2の中央面CP2mとの間に位置するように設けられる。
上記の関係は、第1の電子部品10および第2の電子部品20に歪みが発生したとしても、上記の下側部分と上側部分とは、互いの曲げモーメントを打ち消し合い、その結果として曲げモーメントに基づく変形による振動を打ち消し合う条件を表していると考えられる。
埋設層Rの厚みTRの調整は、未硬化の埋設層UCRの硬化時の体積変化を見込んで、未硬化の埋設層UCRが硬化後に厚みTRとなるように、液状の樹脂LRを塗布してもよい。また、予め厚めに未硬化の埋設層UCRを形成しておき、硬化後に余分な樹脂を除去することにより、埋設層Rの厚みTRを所望の値としてもよい。
<第2の実施形態の第1の変形例>
電子部品内蔵基板1Aの第1の変形例としての電子部品内蔵基板1A-1について、図19を用いて説明する。なお、電子部品内蔵基板1A-1は、第1の電子部品10および第2の電子部品20に加えて、第3の電子部品30を備える点が前述の電子部品内蔵基板1Aと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
電子部品内蔵基板1Aの第1の変形例としての電子部品内蔵基板1A-1について、図19を用いて説明する。なお、電子部品内蔵基板1A-1は、第1の電子部品10および第2の電子部品20に加えて、第3の電子部品30を備える点が前述の電子部品内蔵基板1Aと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
<電子部品内蔵基板の構造>
図19は、電子部品内蔵基板1A-1の、図13(A)に相当する断面図である。電子部品内蔵基板1A-1は、基板Bの一方主面に実装された、第3の電子部品30をさらに備える。第3の電子部品30は、第1の電子部品10および第2の電子部品20と同様の構造を有する積層セラミックコンデンサである。
図19は、電子部品内蔵基板1A-1の、図13(A)に相当する断面図である。電子部品内蔵基板1A-1は、基板Bの一方主面に実装された、第3の電子部品30をさらに備える。第3の電子部品30は、第1の電子部品10および第2の電子部品20と同様の構造を有する積層セラミックコンデンサである。
第3の電子部品30は、第5の実装ランドL31および第6の実装ランドL32(第6の実装ランドL32は不図示)上に接続部材Sを用いて接続されている。第5の実装ランドL31および第6の実装ランドL32は、不図示の導電パターンを含んでなる配線上にある。第3の電子部品30には、この配線を通じて電圧が印加されることになる。また、埋設層Rは、基板Bの一方主面に、第1の電子部品10、第2の電子部品20および第3の電子部品30を埋設して設けられている。
電子部品内蔵基板1A-1の厚み方向において、第3の電子部品30の積層部CP3の中央面CP3mは、電子部品内蔵基板1Aの中央面MPより基板B側に位置している。かつ、電子部品内蔵基板1A-1の中央面MPと、第3の電子部品30の積層部CP3の中央面CP3mとの間隔d3は、電子部品内蔵基板1Aの中央面MPと、第2の電子部品20の積層部CP2の中央面CP2mとの間隔d2以下である。
したがって、厚み方向において、第3の電子部品30の積層部CP3の中央面CP3mと基板Bの一方主面との間隔d3mは、第2の電子部品20の積層部CP2の中央面CP2mと基板Bの一方主面との間隔d2mより広くなっている。そして、第1の電子部品10の一方側面と、第2の電子部品20の側面とが、埋設層Rを介して対向しており、第1の電子部品10の他方側面と、第3の電子部品30の側面とが、埋設層Rを介して対向している。
前述のように、第1の電子部品10に発生した歪みによる曲げモーメントは、第2の電子部品20に発生した歪みによる曲げモーメントより大きい。このような場合、電子部品内蔵基板1A-1が第3の電子部品30をさらに備え、かつ第1の電子部品10、第2の電子部品20および第3の電子部品30が上記の位置関係を有するようにする。そして、電子部品内蔵基板1A-1の厚み方向における中央面MPが、第1の電子部品10の積層部CP1の中央面CP1mと第2の電子部品20の積層部CP2の中央面CP2mとの間に位置しているようにする。
そのようにすることで、電子部品内蔵基板1A-1の中央面MPより下側部分を変形させようとする曲げモーメントと、電子部品内蔵基板1A-1の中央面MPより上側部分を変形させようとする曲げモーメントの釣り合いを効果的に取ることができる。そのため、電子部品内蔵基板1A-1の中央面MPより下側部分と上側部分とが、効果的に互いの曲げモーメントに基づく変形による振動を打ち消し合う。したがって、第1の電子部品10、第2の電子部品20および第3の電子部品30の位置関係が上記の条件を満足することにより、電子部品内蔵基板1A-1の振動がさらに低減され、延いては基板Bの振動による可聴音の発生が効果的に防止または低減される。
第1の変形例においては、第3の電子部品30の具体例として積層セラミックコンデンサを例示している。これに限らず、この発明は、第1の電子部品10ないし第3の電子部品30のうちの少なくとも1つが、誘電体層が樹脂材料により構成された積層コンデンサである積層型金属化フィルムコンデンサを用いた場合についても適用できる。
<電子部品内蔵基板の製造方法>
電子部品内蔵基板1A-1の製造方法は、基本的には、前述の電子部品内蔵基板1の製造方法における実装工程および埋設層形成工程に準じる。
電子部品内蔵基板1A-1の製造方法は、基本的には、前述の電子部品内蔵基板1の製造方法における実装工程および埋設層形成工程に準じる。
すなわち、実装工程においては、基板Bの一方主面に、第1の電子部品10の一方側面と、第2の電子部品20の側面とが離間して対向し、かつ第1の電子部品10の他方側面と、第3の電子部品30の側面とが離間して対向するように、第1の電子部品10、第2の電子部品20および第3の電子部品30を実装する。
また、埋設層形成工程においては、厚み方向において、電子部品内蔵基板1A-1の中央面MPが、第1の電子部品10の積層部CP1の中央面CP1mと第2の電子部品20の積層部CP2の中央面CP2mとの間に位置するように、基板Bの一方主面に第1の電子部品10、第2の電子部品20および第3の電子部品30を埋設する埋設層Rが設けられる。
その際、第3の電子部品30の積層部CP3の中央面CP3mが、電子部品内蔵基板1A-1の中央面MPより基板B側に位置し、かつ電子部品内蔵基板1A-1の中央面MPと、第3の電子部品30の積層部CP3の中央面CP3mとの間隔d3が、電子部品内蔵基板1A-1の中央面MPと、第2の電子部品20の積層部CP2の中央面CP2mとの間隔d2以下となるようにする。上記の製造方法では、振動がさらに低減され、振動による可聴音の発生が効果的に防止または低減された電子部品内蔵基板1A-1を、効率的に製造することができる。
<第2の実施形態の第2の変形例>
電子部品内蔵基板1Aの第2の変形例としての電子部品内蔵基板1A-2について、図20を用いて説明する。なお、電子部品内蔵基板1A-2は、第1の電子部品10の態様が前述の電子部品内蔵基板1Aと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
電子部品内蔵基板1Aの第2の変形例としての電子部品内蔵基板1A-2について、図20を用いて説明する。なお、電子部品内蔵基板1A-2は、第1の電子部品10の態様が前述の電子部品内蔵基板1Aと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
<電子部品内蔵基板の構造>
図20(A)は、電子部品内蔵基板1A-2の、図13(A)に相当する断面図である。図20(B)は、図20(A)のX21-X21線を含む面の矢視断面図である。
図20(A)は、電子部品内蔵基板1A-2の、図13(A)に相当する断面図である。図20(B)は、図20(A)のX21-X21線を含む面の矢視断面図である。
電子部品内蔵基板1A-2は、第1の電子部品10が電極端子付き積層コンデンサである。電極端子付き積層コンデンサは、接続部材Sによって一方側が第1の外部電極12に接続された第1の電極端子T11と、一方側が第2の外部電極13に接続された第2の電極端子T12とを備える。
そして、この第1の電子部品10は、第1の電極端子T11の他方側が第1の実装ランドL11に接続されると共に、第2の電極端子T12の他方側が第2の実装ランドL12に接続されることにより、基板Bの一方主面に実装されている。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
電子部品内蔵基板1A-2では、厚み方向において、第1の電子部品10の積層部CP1の中央面CP1mと電子部品内蔵基板1A-2の中央面MPとの間隔d1と、第2の電子部品20の積層部CP2の中央面CP2mと電子部品内蔵基板1A-2の中央面MPとの間隔d2とを調整し易くなる。
また、上記の間隔d1が間隔d2より短くなるように埋設層Rを設け、電子部品内蔵基板1A-2の厚み方向における中央面MPが、第1の電子部品10の積層部CP1の中央面CP1mと、第2の電子部品20の積層部CP2の中央面CP2mとの間に位置しているようにする。
そのようにした場合、電子部品内蔵基板1A-2の中央面MPより下側部分を変形させようとする曲げモーメントと、電子部品内蔵基板1Bの中央面MPより上側部分を変形させようとする曲げモーメントの釣り合いを効果的に取ることができる。そのため、電子部品内蔵基板1A-2の中央面MPより下側部分と上側部分とが、効果的に互いの曲げモーメントに基づく変形による振動を打ち消し合う。したがって、電子部品内蔵基板1A-2の厚み方向における中央面MPより下側部分と上側部分との振動の打ち消し合いによる振動の低減が容易となり、延いては振動による可聴音の発生の防止または低減が容易となる。
<第2の実施形態の第3の変形例>
電子部品内蔵基板1Aの第3の変形例としての電子部品内蔵基板1A-3について、図21を用いて説明する。なお、電子部品内蔵基板1A-2は、第1の電子部品10の態様が前述の電子部品内蔵基板1Aと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
電子部品内蔵基板1Aの第3の変形例としての電子部品内蔵基板1A-3について、図21を用いて説明する。なお、電子部品内蔵基板1A-2は、第1の電子部品10の態様が前述の電子部品内蔵基板1Aと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
<電子部品内蔵基板の構造>
図21(A)は、電子部品内蔵基板1A-3の、図13(A)に相当する断面図である。図21(B)は、図21(A)のX31-X31線を含む面の矢視断面図である。
図21(A)は、電子部品内蔵基板1A-3の、図13(A)に相当する断面図である。図21(B)は、図21(A)のX31-X31線を含む面の矢視断面図である。
電子部品内蔵基板1A-3は、第1の電子部品10が、いわゆるインターポーザIを有している。インターポーザIは、実質的に平行な一方主面と他方主面とを有し、一方主面に第1の中継ランドIL11および第2の中継ランドIL12が設けられており、他方主面に第3の中継ランドIL21および第4の中継ランドIL22が設けられている。第1の中継ランドIL11および第2の中継ランドIL12は、それぞれ第3の中継ランドIL21および第4の中継ランドIL22と導通している。
インターポーザIの第1の中継ランドIL11および第2の中継ランドIL12は、接続部材Sにより、それぞれ第1の外部電極12および第2の外部電極13と接続されている。また、インターポーザIの他方主面に設けられた第3の中継ランドIL21および第4の中継ランドIL22は、接続部材Sにより、それぞれ基板B上の第1の実装ランドL11および第2の実装ランドL12と接続されている。
その結果、第1の外部電極12は、インターポーザIを介して第1の実装ランドL11に接続されている。また、第2の外部電極13は、インターポーザIを介して第2の実装ランドL12に接続されている。
電子部品内蔵基板1A-3では、厚み方向において、第1の電子部品10の積層部CP1の中央面CP1mと電子部品内蔵基板1A-3の中央面MPとの間隔d1と、第2の電子部品20の積層部CP2の中央面CP2mと電子部品内蔵基板1A-3の中央面MPとの間隔d2とを調整し易くなる。
また、上記の間隔d1が間隔d2より短くなるように埋設層Rを設け、電子部品内蔵基板1A-3の厚み方向における中央面MPが、第1の電子部品10の積層部CP1の中央面CP1mと、第2の電子部品20の積層部CP2の中央面CP2mとの間に位置しているようにする。
そのようにした場合、電子部品内蔵基板1A-3の中央面MPより下側部分を変形させようとする曲げモーメントと、電子部品内蔵基板1Bの中央面MPより上側部分を変形させようとする曲げモーメントの釣り合いを効果的に取ることができる。そのため、電子部品内蔵基板1A-3の中央面MPより下側部分と上側部分とが、効果的に互いの曲げモーメントに基づく変形による振動を打ち消し合う。したがって、電子部品内蔵基板1A-3の厚み方向における中央面MPより下側部分と上側部分との振動の打ち消し合いによる振動の低減が容易となり、延いては振動による可聴音の発生の防止または低減が容易となる。
-電子部品内蔵基板の第3の実施形態-
この発明に係る電子部品内蔵基板の第3の実施形態である電子部品内蔵基板1Bについて、図22および図23を用いて説明する。
この発明に係る電子部品内蔵基板の第3の実施形態である電子部品内蔵基板1Bについて、図22および図23を用いて説明する。
<電子部品内蔵基板の構造>
図22は、電子部品内蔵基板1Bの断面図である。図22(A)は図22(B)のY1-Y1線を含む面の矢視断面図である。図22(B)は図22(A)のZ1-Z1線を含む面の矢視断面図である。
図22は、電子部品内蔵基板1Bの断面図である。図22(A)は図22(B)のY1-Y1線を含む面の矢視断面図である。図22(B)は図22(A)のZ1-Z1線を含む面の矢視断面図である。
電子部品内蔵基板1Bは、基板Bと、第1の電子部品10および第2の電子部品20と、埋設層Rとを備える。第1の電子部品10および第2の電子部品20は、基板Bの一方主面に実装されている。埋設層Rは、基板Bの一方主面に、第1の電子部品10および第2の電子部品20を埋設して設けられている。
基板Bは、前述の図44に相当する多層基板であり、内部電極やビアなどを不図示として、簡略化して図示されている。基板Bは、図44に示される多層基板と同様、絶縁層と、配線層を備えている。絶縁層は、ガラスやシリカなどの織布または不織布と、絶縁性の樹脂とを含んでいる。また、この発明の実施形態では、第1の電子部品10および第2の電子部品20を強調するため、基板Bと、第1の電子部品10および第2の電子部品20との大きさの関係は、実際のものとは異なっている。
第1の電子部品10は、セラミック積層体11と、第1の外部電極12および第2の外部電極13とを備える積層セラミックコンデンサを含んでいる。セラミック積層体11は、セラミック誘電体層14が第1の内部電極15と第2の内部電極16との間に挿入されてなるコンデンサ素子が積層された積層部CP1を、保護層としてのセラミック誘電体層14で挟んだ構造となっている。
セラミック積層体11は、互いに対向する2つの端面と、2つの端面を接続する側面とを有する。第1の外部電極12は第1の内部電極15と接続され、第2の外部電極13は、第2の内部電極16と接続されている。第1の外部電極12および第2の外部電極13は、それぞれセラミック積層体11の表面に設けられる。
第2の電子部品20は、第1の電子部品10と同様の構造を有する積層セラミックコンデンサを含んでいる。第2の電子部品20は、セラミック積層体21と、第1の外部電極22および第2の外部電極23とを備える。セラミック積層体21は、セラミック誘電体層24が第1の内部電極25と第2の内部電極26との間に挿入されてなるコンデンサ素子が積層された積層部CP2を、保護層としてのセラミック誘電体層24で挟んだ構造となっている。
セラミック積層体21は、互いに対向する2つの端面と、2つの端面を接続する側面とを有する。第1の外部電極22は第1の内部電極25と接続され、第2の外部電極23は、第2の内部電極26と接続されている。第1の外部電極22および第2の外部電極23は、それぞれセラミック積層体21の表面に設けられる。
第1の電子部品10は、第1の実装ランドL11および第2の実装ランドL12上に、例えばはんだのような接続部材Sを用いて接続されている。同様に、第2の電子部品20は、第3の実装ランドL21および第4の実装ランドL22上に、同じくはんだのような接続部材Sを用いて接続されている。第1の実装ランドL11ないし第4の実装ランドL22の材質ならびに接続部材Sの材質は、既存のものから適宜選択して用いることができる。
第1の実装ランドL11および第3の実装ランドL21は、導電パターンCT1~CT3を含んでなる配線上にあり、第2の実装ランドL12および第4の実装ランドL22は、導電パターンCT4~CT6を含んでなる配線上にある。すなわち、図22(B)において、第1の電子部品10と第2の電子部品20とは、導電パターンCT2およびCT5によって並列かつ直接接続されている。
ここで、直接接続されているとは、第1の電子部品10が実装される実装ランドと第2の電子部品20が実装される実装ランドとが導電パターンによって繋がることにより、第1の電子部品10と第2の電子部品20とが電気的に導通していることを意味する。そのため、第1の電子部品10および第2の電子部品20には、実質的に位相のずれがない電圧が印加されることになる。
また、第1の電子部品10の側面と、第2の電子部品20の側面とは、埋設層Rを介して互いに対向している。図22(A)および(B)において、上述のように第1の電子部品10と第2の電子部品20との間には別の電子部品は実装されていない。しかしながら、後述する双方の電子部品から埋設層Rに伝達される振動の相殺に影響がなければ、別の電子部品が実装されていてもよい。
第1の電子部品10は、セラミック積層体11の積層方向SD1が、基板Bの一方主面の法線方向と平行となるように基板Bに実装されている。一方、第2の電子部品20は、セラミック積層体21の積層方向SD2が、基板Bの一方主面と平行となるように基板Bに実装されている。すなわち、電子部品内蔵基板1Bにおいて、第1の電子部品10のセラミック積層体11の積層方向SD1と、第2の電子部品20のセラミック積層体21の積層方向SD2とは、互いに直交している。なお、ここでいう直交とは、第1の電子部品10および第2の電子部品20の実装時に姿勢が傾くなどの実装ばらつきを含むものとする。
図23は、電子部品内蔵基板1Bが備える第1の電子部品10および第2の電子部品20の、電圧が印加されたときの歪みの状態を説明する概略断面図である。歪みの状態を分かりやすくするため、第1の電子部品10のセラミック積層体11および第2の電子部品20のセラミック積層体21の外形変化のみを誇張して図示している。ここで、図23(A)は図22(A)に相当する概略断面図である。図23(B)は図22(B)に相当する概略断面図である。
図23(A)および(B)に示すように、それぞれの電子部品に電圧が印加された際に、第1の電子部品10に発生する歪みと第2の電子部品20に発生する歪みとが、逆方向になっている。その結果、第1の電子部品10に発生する歪みが埋設層Rに伝達されて発生する振動と、第2の電子部品20に発生する歪みが埋設層Rに伝達されて発生する振動とは、互いに打ち消し合うことになる。すなわち、埋設層Rに埋設されているそれぞれの電子部品に電圧の印加による歪みが発生したとしても、埋設層Rを介した振動の伝達が低減される。
<第3の実施形態の第1の変形例>
電子部品内蔵基板1Bの第1の変形例としての電子部品内蔵基板1B-1について、図24を用いて説明する。
電子部品内蔵基板1Bの第1の変形例としての電子部品内蔵基板1B-1について、図24を用いて説明する。
<電子部品内蔵基板の構造>
図24は、電子部品内蔵基板1B-1の、図22(B)に相当する断面図である。図24では、第1の実装ランドL11および第2の実装ランドL12と、第3の実装ランドL21および第4の実装ランドL22とは、導電パターンCT1、CT5およびCT3を含んでなる配線上にある。すなわち、図24において、第1の電子部品10と第2の電子部品20とは、導電パターンCT5によって直列かつ直接接続されている。そのため、電子部品内蔵基板1Bと同様に、第1の電子部品10および第2の電子部品20には、実質的に位相のずれがない電圧が印加されることになる。
図24は、電子部品内蔵基板1B-1の、図22(B)に相当する断面図である。図24では、第1の実装ランドL11および第2の実装ランドL12と、第3の実装ランドL21および第4の実装ランドL22とは、導電パターンCT1、CT5およびCT3を含んでなる配線上にある。すなわち、図24において、第1の電子部品10と第2の電子部品20とは、導電パターンCT5によって直列かつ直接接続されている。そのため、電子部品内蔵基板1Bと同様に、第1の電子部品10および第2の電子部品20には、実質的に位相のずれがない電圧が印加されることになる。
<第3の実施形態の第2の変形例>
電子部品内蔵基板1Bの第2の変形例としての電子部品内蔵基板1B-2について、図25および図26を用いて説明する。
電子部品内蔵基板1Bの第2の変形例としての電子部品内蔵基板1B-2について、図25および図26を用いて説明する。
図25は、電子部品内蔵基板1B-2の、図22(A)に相当する断面図である。電子部品内蔵基板1B-2は、電子部品内蔵基板1Bに加えて、第3の電子部品30をさらに備える。なお、第1の電子部品10および第3の電子部品30は、同様の構造を有する積層セラミックコンデンサであることが好ましい。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
ここで、第1の電子部品10のセラミック積層体11の積層方向SD1と、第3の電子部品30のセラミック積層体31の積層方向SD3とは、基板Bの一方主面の法線方向と平行となっている。また、第2の電子部品20のセラミック積層体21の積層方向SD2は、基板Bの一方主面と平行となっている。すなわち、第1の電子部品10のセラミック積層体11の積層方向SD1および第3の電子部品30のセラミック積層体31の積層方向SD3と、第2の電子部品20のセラミック積層体21の積層方向SD2とは、互いに直交している。
図26は、電子部品内蔵基板1B-2が備えている第1の電子部品10、第2の電子部品20および第3の電子部品30の、電圧が印加されたときの歪みの状態を説明する概略断面図である。前述の図23と同様に、歪みの状態を分かりやすくするため、第1の電子部品10のセラミック積層体11、第2の電子部品20のセラミック積層体21および第3の電子部品30のセラミック積層体31の外形変化のみを誇張して図示している。
図26に示すように、それぞれの電子部品に電圧が印加された際に、第1の電子部品10および第3の電子部品30に発生する歪みと、第2の電子部品20に発生する歪みとが、逆方向になっている。ここで、第1の電子部品10、第2の電子部品20および第3の電子部品30は、第1の電子部品10および第3の電子部品30に基づく振動と、第2の電子部品20に基づく振動とが、互いに打ち消し合うように設定される。
電子部品内蔵基板1B-2においては、1つの電子部品(第2の電子部品20)に基づく振動を、2つの電子部品(第1の電子部品10および第3の電子部品30)に基づく振動で打ち消すようにしている。一般に、積層セラミックコンデンサに電圧が印加された際に発生する歪み量は、セラミック積層体の積層方向に直交する方向の収縮量よりも、セラミック積層体の積層方向の膨張量の方が大きい。そのため、第1の電子部品10の数を第2の電子部品20の数よりも多くすることによって、より効果的に振動を打ち消し合うことが可能となる。
なお、第1の電子部品10の数と第2の電子部品20の数との比は、図25および図26に示した2:1に限らず、各電子部品に発生する歪み量によって適宜変更される。各電子部品に発生する歪み量は、セラミック誘電体層の比誘電率およびコンデンサ素子の積層数にも依存する。したがって、上記の歪み量の方向性と合わせて、全体として効果的に振動を打ち消し合うように、第1の電子部品10の数と第2の電子部品20の数との比を選択する。
例えば、1つの第2の電子部品20の左右に、それぞれ複数の第1の電子部品10を実装するようにしてもよい。図27に、電子部品内蔵基板1B-2のさらなる変形例として、1つの第2の電子部品20の左右に、それぞれ2つの第1の電子部品10を実装し、第1の電子部品10の数と第2の電子部品20の数との比を4:1にした場合を示す。
すなわち、電子部品内蔵基板1Bと同様に、埋設層Rに埋設されている各電子部品に電圧の印加による歪みが発生したとしても、埋設層Rを介した振動の伝達が低減される。
<第3の実施形態の第3の変形例>
電子部品内蔵基板1Bの第3の変形例としての電子部品内蔵基板1B-3について、図28を用いて説明する。
電子部品内蔵基板1Bの第3の変形例としての電子部品内蔵基板1B-3について、図28を用いて説明する。
図28は、電子部品内蔵基板1B-3の、図22(A)に相当する断面図である。図28に示すように、電子部品内蔵基板1B-3では、第1の電子部品10の大きさと、第2の電子部品20との大きさが異なっている。なお、基板Bは、前述の各実施形態と同様に、簡略化して図示されている。
電子部品内蔵基板1B-3は、基板Bの一方主面を基準面としたとき、第1の電子部品10の積層部CP1の中心の高さ10Cが、第2の電子部品20の積層部CP2の最低部の高さ20Lと最高部の高さ20Uとの間にある。また、第2の電子部品20の積層部CP2の中心の高さ20Cが、第1の電子部品10の積層部CP1の最低部の高さ10Lと最高部の高さ10Uとの間にある。すなわち、電子部品内蔵基板1B-3では、第1の電子部品10の積層部CP1の中心の高さ10Cが、第2の電子部品20の積層部CP2の高さ方向の幅内に入っている。また、第2の電子部品20の積層部CP2の中心の高さ20Cが、第1の電子部品10の積層部CP1の高さ方向の幅内に入っている。
積層部は、前述のように、セラミック誘電体層が2枚の内部電極の間にセラミック誘電体層が挿入されてなるコンデンサ素子が積層された部分であり、積層セラミックコンデンサにおける静電容量の発現に関与する部分である。また、電圧の印加に伴って、電歪効果および逆圧電効果により、印加された電圧の大きさに応じた歪みが発生する振動発生源でもある。
そのため、上述の条件を満たすとき、2つの振動発生源の基板Bの一方主面からの高さ位置が、ほぼ重なることになる。言い換えると、第1の電子部品10に発生する歪みが埋設層Rに伝達されて発生する振動と、第2の電子部品20に発生する歪みが埋設層Rに伝達されて発生する振動とが、すれ違うことなく効果的に干渉する。その結果、第1の電子部品10の大きさと第2の電子部品20の大きさとが異なっていても、それぞれの電子部品に基づく振動が、互いに確実に打ち消し合う。すなわち、埋設層Rに埋設されている各電子部品に電圧の印加による歪みが発生したとしても、埋設層Rを介した振動の伝達が低減される。
<電子部品内蔵基板の製造方法>
電子部品内蔵基板1Bの製造方法は、基本的には、前述の電子部品内蔵基板1の製造方法における実装工程および埋設層形成工程に準じる。
電子部品内蔵基板1Bの製造方法は、基本的には、前述の電子部品内蔵基板1の製造方法における実装工程および埋設層形成工程に準じる。
すなわち、実装工程において、第1の電子部品10および第2の電子部品20は、第1の電子部品10におけるセラミック誘電体層14と、第1の内部電極15と、第2の内部電極16との積層方向SD1と、第2の電子部品20におけるセラミック誘電体層24と、第1の内部電極25と、第2の内部電極26の積層方向SD2とが、互いに直交するように実装される。
また、埋設層形成工程において、埋設層Rは、第1の電子部品10の側面と第2の電子部品20の側面とが埋設層Rを介して互いに対向するように設けられる。上記の電子部品内蔵基板の製造方法では、基板Bの振動が低減され、延いては基板Bの振動による可聴音の発生が防止または低減された電子部品内蔵基板1Bを、効率的に製造することができる。
-電子部品内蔵基板の第4の実施形態-
この発明に係る電子部品内蔵基板の第4の実施形態である電子部品内蔵基板1Cについて、図29および図30を用いて説明する。
この発明に係る電子部品内蔵基板の第4の実施形態である電子部品内蔵基板1Cについて、図29および図30を用いて説明する。
<電子部品内蔵基板の構造>
図29は、電子部品内蔵基板1Cの上面図である。図30(A)は図29のY1-Y1線を含む面の矢視断面図である。図30(B)は図29のX1-X1線を含む面の矢視断面図である。
図29は、電子部品内蔵基板1Cの上面図である。図30(A)は図29のY1-Y1線を含む面の矢視断面図である。図30(B)は図29のX1-X1線を含む面の矢視断面図である。
電子部品内蔵基板1Cは、基板Bと、第1の電子部品10と、埋設層Rとを備える。第1の電子部品10は、基板Bの一方主面に実装されている。埋設層Rは、基板Bの一方主面に、第1の電子部品10を埋設して設けられている。
基板Bは、前述の図44に相当する多層基板であり、内部電極やビアなどを不図示として、簡略化して図示されている。基板Bは、図44に示される多層基板と同様、絶縁層と、配線層を備えている。絶縁層は、ガラスやシリカなどの織布または不織布と、絶縁性の樹脂とを含んでいる。また、この発明の第1の実施形態では、第1の電子部品10を強調するため、基板Bと、第1の電子部品10との大きさの関係は、実際のものとは異なっている。
第1の電子部品10は、セラミック積層体11と、第1の外部電極12および第2の外部電極13とを備える積層セラミックコンデンサを含んでいる。セラミック積層体11は、セラミック誘電体層14が第1の内部電極15と第2の内部電極16との間に挿入されてなるコンデンサ素子が積層された積層部CP1を、保護層としてのセラミック誘電体層14で挟んだ構造となっている。
セラミック積層体11は、互いに対向する2つの端面と、2つの端面を接続する側面とを有する。第1の外部電極12は第1の内部電極15と接続され、第2の外部電極13は、第2の内部電極16と接続されている。第1の外部電極12および第2の外部電極13は、それぞれセラミック積層体11の表面に設けられる。
図30(A)および(B)において、第1の電子部品10は、第1の実装ランドL11および第2の実装ランドL12上に、例えばはんだのような接続部材Sを用いて接続されている。第1の実装ランドL11および第2の実装ランドL12の材質ならびに接続部材Sの材質は、既存のものから適宜選択して用いることができる。第1の実装ランドL11および第2の実装ランドL12は、不図示の導電パターンを含んでなる配線上にある。第1の電子部品10には、この配線を通じて電圧が印加されることになる。
なお、電子部品内蔵基板1Cは、後述する凹部RCによる埋設層Rを介した第1の電子部品10の振動の伝達の抑制に影響がなければ、複数の第1の電子部品10が実装されていてもよい。また、同様に電子部品内蔵基板1Cには、積層セラミックコンデンサ以外の電子部品が実装されていてもよい。
埋設層Rの外表面は、凹部RCを有している。凹部RCは、第1の電子部品10の電圧印加時の歪みに伴って発生する電子部品内蔵基板1Cの振動を、可聴周波数域である20Hz~20kHzの範囲内において小さくするように形成されている。凹部RCは、図30(A)および(B)では、埋設層Rの外表面に、半球状で等間隔となるように設けられているが、例えば下記のメカニズムが発現するような形態および位置であれば、これに限らず、後述するように種々の態様で形成することができる。
第1の電子部品10は、積層セラミックコンデンサを含んでおり、チタン酸バリウムを基本材料とする高誘電率のセラミック材料を用いることが多いため、電圧印加時の歪みにより振動する虞がある。この振動は、接続部材Sを介して第1の電子部品10が接続されている基板Bに伝達されるが、第1の電子部品10が埋設層Rに埋設されている場合には、埋設層Rを介しても基板Bに伝達される。
ここで、埋設層Rの外表面が凹部RCを有しない場合には、埋設層Rを介した第1の電子部品10の振動の伝達を抑制するものがない。その結果、第1の電子部品10の振動が伝達された基板Bが共振して、可聴周波数域内において大きく振動する虞がある。一方、埋設層Rの外表面に凹部RCを有する場合、凹部RCが埋設層Rを介した第1の電子部品10の振動の伝達を抑制する。その結果、基板Bの共振が発生しなくなるか、共振したとしても基板Bの振幅が小さくなるか、あるいは共振周波数が可聴周波数域外にずれると考えられる。
共振周波数が可聴周波数域外にずれるように埋設層Rの表面に凹部RCを設けた場合、可聴周波数域外で基板Bの振動が大きくなったとしても、いわゆる「鳴き」として感じられることはない。
すなわち、上記のいずれにしても、可聴周波数域内での基板Bの大きな振動が抑制される。したがって、第1の電子部品10の電圧印加時の歪みに伴って発生する可聴周波数域内での基板Bの振動が小さくなり、可聴音の発生を防止または低減することができる。なお、上記のメカニズムは推定であり、別のメカニズムによる可能性もある。
<電子部品内蔵基板の製造方法>
この発明に係る電子部品内蔵基板の第4の実施形態である電子部品内蔵基板1Cの製造方法の一例について、図31ないし図34を用いて説明する。図31ないし図34は、電子部品内蔵基板1Cの製造方法の一例において順次行なわれる実装工程、埋設層形成工程、凹部態様決定工程および凹部形成工程をそれぞれ模式的に示す図である。なお、図31ないし図34の各図は、図29のY1-Y1線を含む面の矢視断面図に相当する。
この発明に係る電子部品内蔵基板の第4の実施形態である電子部品内蔵基板1Cの製造方法の一例について、図31ないし図34を用いて説明する。図31ないし図34は、電子部品内蔵基板1Cの製造方法の一例において順次行なわれる実装工程、埋設層形成工程、凹部態様決定工程および凹部形成工程をそれぞれ模式的に示す図である。なお、図31ないし図34の各図は、図29のY1-Y1線を含む面の矢視断面図に相当する。
<実装工程>
図31(A)および(B)は、電子部品内蔵基板1Cの製造方法の実装工程を模式的に示す図である。実装工程により、第1の電子部品10は、基板Bの一方主面に実装された状態となる。
図31(A)および(B)は、電子部品内蔵基板1Cの製造方法の実装工程を模式的に示す図である。実装工程により、第1の電子部品10は、基板Bの一方主面に実装された状態となる。
図31(A)は、第1の電子部品10と、第1の電子部品10を実装する基板Bとを準備する段階を示す。第1の電子部品10は、前述のように、セラミック積層体11の表面に第1の外部電極12および第2の外部電極13が設けられ、電圧印加時に歪みが発生する積層セラミックコンデンサを含んでいる。基板Bは、第1の電子部品10を接続するための第1の実装ランドL11および第2の実装ランドL12(L12は不図示)を一方主面に備えている。図31(B)は、第1の電子部品10を、例えばはんだのような接続部材Sを用いて、第1の実装ランドL11および第2の実装ランドL12に接合することにより、基板Bの一方主面に実装した段階を示す。
<埋設層形成工程>
図32(A)および(B)は、電子部品内蔵基板1Cの製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、基板Bの一方主面に、第1の電子部品10を埋設して埋設層Rが設けられた状態となる。
図32(A)および(B)は、電子部品内蔵基板1Cの製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、基板Bの一方主面に、第1の電子部品10を埋設して埋設層Rが設けられた状態となる。
図32(A)は、第1の電子部品10が実装された基板Bの一方主面に、例えばディスペンサDにより、一点鎖線で表される所定の厚みとなるように、液状の樹脂LRを塗布する段階を示す。塗布に用いる装置は、上記のディスペンサDに限らず、既存の塗布装置を用いることができる。例えば、カーテンコーターやスピンコーターなどの種々のコーターを用いてもよい。また、液状の樹脂LRは、単一の樹脂材料からなるものに限らず、樹脂材料中にフィラーとしてガラス材料やシリカなどを含むものを用いることができる。
さらに、埋設層Rは、図32(A)のような液状の樹脂LRを塗布する方法に限らず、半硬化状態でシート状のプリプレグを基板Bの一方主面に載置し、第1の電子部品10が埋設されるように押圧することにより形成してもよい。
図32(B)は、第1の電子部品10が埋設された液状の樹脂LRを加熱し、硬化させることにより、硬化後の埋設層Rとした段階を示す。
<凹部態様決定工程>
図33(A)ないし(C)は、電子部品内蔵基板1Cの製造方法の凹部態様決定工程を模式的に示す図である。凹部態様決定工程により、後述の凹部形成工程で形成するべき凹部の態様が決定される。
図33(A)ないし(C)は、電子部品内蔵基板1Cの製造方法の凹部態様決定工程を模式的に示す図である。凹部態様決定工程により、後述の凹部形成工程で形成するべき凹部の態様が決定される。
図33(A)は、埋設層形成工程後の電子部品内蔵基板に、所定の周波数および振幅の交流電圧を印加して振動を発生させ、発生した振動を音としてマイクMで計測し、音圧をオシロスコープOSにより表示した段階を示す。この段階では、埋設層Rの外表面に後述の凹部RCが形成されていないので、電子部品内蔵基板からは可聴周波数域内で大きな音が計測される。
なお、発生した振動の計測は、上記のようなマイクMおよびオシロスコープOSを用いた方法に限らず、例えばレーザー変位計などにより電子部品内蔵基板の変位を測定し、その変位周期から求めるようにしてもよい。この場合、電子部品内蔵基板のどの個所が大きく変位しているかも併せて測定できるので、後述の凹部形成工程において振動抑制に効果的な凹部形成位置を求めることができる。
図33(B)は、図33(A)での計測結果を踏まえ、埋設層Rの外表面に試験的に凹部を形成した段階を示す。凹部の形成は、後述の凹部形成工程で示すように、例えばレーザー加工機LMからレーザー光LBを照射して、埋設層Rの外表面を掘削することにより行なうことができる。形成された凹部が前述のメカニズムを発現するためには十分な態様ではない場合、電子部品内蔵基板から発生する音は、図33(A)の場合と比較すると小さくなっているものの、この段階ではまだ十分小さくなっていない。
図33(C)は、図33(B)での計測結果を踏まえ、埋設層Rの外表面に形成した凹部をさらに深くした段階を示す。この段階では、形成された凹部RCが前述のメカニズムを発現するために十分な態様となっており、電子部品内蔵基板から発生する音が十分小さくなっている。この凹部RCを、以後、電子部品内蔵基板の埋設層Rの外表面に形成していく態様とする。
この凹部態様決定工程は、実際の製品となる電子部品内蔵基板1Cの一群のうちの幾つかを用いて行なってもよく、あるいは実際の製品とは別の、試験的に作製した電子部品内蔵基板の一群のうちの幾つかを用いて行なってもよい。また、凹部態様決定工程は、上記のように実験的に行なわず、例えば有限要素法によるシミュレーションを用いて、凹部の形成態様の変化に伴う可聴周波数域内での電子部品内蔵基板の振動の変化を計算することにより行なってもよい。
<凹部形成工程>
図34(A)および(B)は、電子部品内蔵基板1Cの製造方法の凹部形成工程を模式的に示す図である。凹部形成工程により、埋設層Rの外表面に、第1の電子部品10の電圧印加時の歪みに伴って発生する電子部品内蔵基板の振動を小さくするように凹部RCが形成された状態となる。
図34(A)および(B)は、電子部品内蔵基板1Cの製造方法の凹部形成工程を模式的に示す図である。凹部形成工程により、埋設層Rの外表面に、第1の電子部品10の電圧印加時の歪みに伴って発生する電子部品内蔵基板の振動を小さくするように凹部RCが形成された状態となる。
図34(A)は、凹部態様決定工程により決定された態様の凹部RCの加工を、レーザー加工機LMからレーザー光LBを照射して、埋設層Rの外表面を掘削することにより行なう段階である。埋設層Rの外表面を掘削するために用いる装置は、上記のレーザー加工機LMに限らず、既存の加工機を用いることができる。例えば、ドリル加工機、ダイシングソーおよびサンドブラスト装置などを用いてもよい。
図34(B)は、埋設層Rの外表面に、第1の電子部品10の電圧印加時の歪みに伴って発生する電子部品内蔵基板の振動を小さくするように、凹部RCが形成され、電子部品内蔵基板1Cが完成した段階を示す。なお、凹部RCは、埋設層Rの上面全体に等間隔に形成される必要はなく、電子部品内蔵基板の振動を小さくするために効果的な位置に形成されていればよい。
以上の工程により、可聴周波数域内での振動が小さく、可聴音の発生が防止または低減された電子部品内蔵基板1Cが効率的に製造される。なお、以上で説明した電子部品内蔵基板1Cの製造方法における凹部態様決定工程は、一度行なえば同じ構成の電子部品内蔵基板については繰り返し行なう必要はない。また、電子部品内蔵基板の振動を小さくする凹部の態様を見込みで想定し、凹部形成工程により埋設層Rの外表面にそのような凹部RCを有する電子部品内蔵基板1Cを作成した後、発生する振動を確認するようにしてもよい。これらの場合、凹部態様決定工程を省略して、埋設層形成工程から凹部形成工程に移ることができる。
この発明の第4の実施形態に係る電子部品内蔵基板1Cは、図35(A)~(C)に示すように、基板Bが集合体AGである状態で凹部形成工程を行なうことにより得ることもできる。
図35(A)は、基板Bが集合体AGである状態で、一方主面に第1の電子部品10を埋設して埋設層Rが設けられた段階を示す。なお、第1の電子部品10以外に実装されている電子部品などについては、図示を省略している。図35(B)は、その状態で凹部形成工程を行ない、凹部RCが形成された段階を示す。図35(C)は、凹部RCが形成された後、図35(B)上で二点鎖線により表された分割線に沿って分割し、個々の電子部品内蔵基板1Cに分割された段階を示す。この場合、電子部品内蔵基板1Cの製造を効率的に行なうことができる。
一方、この発明の第4の実施形態に係る電子部品内蔵基板1Cは、図36(A)~(C)に示すように、集合体AGを個々の基板Bを分割した後、それらに凹部形成工程を行なうことにより得ることもできる。
図36(A)は、図35(A)と同様に、基板Bが集合体AGである状態で、一方主面に第1の電子部品10を埋設して埋設層Rが設けられた段階を示す。第1の電子部品10以外に実装されている電子部品などについては、同様に図示を省略している。図36(B)は、図36(A)上で二点鎖線により表された分割線に沿って個々の基板Bに分割した段階を示す。図36(C)は、分割された個々の基板Bに対して凹部形成工程を行ない、凹部RCを形成することにより、電子部品内蔵基板1Cとした段階を示す。この場合、個々の電子部品内蔵基板の振動状態に合わせて、凹部RCの形成の仕方を微調整することができるため、品質ばらつきの極めて小さい電子部品内蔵基板1Cを得ることができる。
<第4の実施形態の第1の変形例>
電子部品内蔵基板1Cの第1の変形例としての電子部品内蔵基板1C-1について、図37および図38を用いて説明する。なお、電子部品内蔵基板1C-1は、凹部RCの態様が電子部品内蔵基板1Cと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。
電子部品内蔵基板1Cの第1の変形例としての電子部品内蔵基板1C-1について、図37および図38を用いて説明する。なお、電子部品内蔵基板1C-1は、凹部RCの態様が電子部品内蔵基板1Cと異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。
<電子部品内蔵基板の構造>
図37は、電子部品内蔵基板1C-1の上面図である。図38(A)は図37のY2-Y2線を含む面の矢視断面図である。図38(B)は図37のX2-X2線を含む面の矢視断面図である。
図37は、電子部品内蔵基板1C-1の上面図である。図38(A)は図37のY2-Y2線を含む面の矢視断面図である。図38(B)は図37のX2-X2線を含む面の矢視断面図である。
電子部品内蔵基板1C-1では、凹部RCは、第1の電子部品10の端面近傍に、セラミック積層体11の互いに対向する2つの端面を仮想的に繋ぐ方向(長手方向)と直交するように形成された溝状となっている。さらに、基板Bの一方主面を基準面としたとき、凹部RCの最低部の高さCBは、第1の電子部品10の積層部CP1の中心の高さ10Cより低くなっている。
図46(B)を参照すると、第1の電子部品10の電圧印加時の歪みは、基板Bの一方主面を基準面としたときの高さ方向において、第1の電子部品10の積層部CP1の中心近傍で最も大きくなっていると想定される。言い換えると、この付近の埋設層Rが最も大きく変形し、第1の電子部品10の振動を基板Bに伝達する。すなわち、凹部RCの最低部の高さCBが第1の電子部品10の積層部CP1の中心の高さ10Cより低くなるように凹部RCを形成して空間を設けることにより、埋設層Rのうち大きく変形する部分を他の部分から分離することができる。
積層セラミックコンデンサを含んでいる第1の電子部品10において、前述の「鳴き」に大きな影響を与える振動は、一般には長手方向側の振動である(図46(B)参照)。したがって、第1の電子部品10の長手方向と直交するような溝状の凹部RCを形成して空間を設けることにより、埋設層Rを介した第1の電子部品10の振動の伝達が、より効果的に抑制される。
なお、図37および図38に示した電子部品内蔵基板1C-1では、凹部RCが溝状に形成されているが、これに限らず円柱状の穴であってもよい。その場合、凹部RCは、上記のように第1の電子部品10の電圧印加時において埋設層Rが最も大きく変形する箇所の近傍に配置されることが好ましい。また、そのような穴が複数個形成されていてもよい。
<第4の実施形態の第2の変形例>
電子部品内蔵基板1Cの第2の変形例としての電子部品内蔵基板1C-2について、図39および図40を用いて説明する。なお、電子部品内蔵基板1C-2は、凹部RCの形成位置が電子部品内蔵基板1C-1と異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。
電子部品内蔵基板1Cの第2の変形例としての電子部品内蔵基板1C-2について、図39および図40を用いて説明する。なお、電子部品内蔵基板1C-2は、凹部RCの形成位置が電子部品内蔵基板1C-1と異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。
<電子部品内蔵基板の構造>
図39は、電子部品内蔵基板1C-2の上面図である。図40(A)は図39のY2-Y2線を含む面の矢視断面図である。図40(B)は図39のX2-X2線を含む面の矢視断面図である。
図39は、電子部品内蔵基板1C-2の上面図である。図40(A)は図39のY2-Y2線を含む面の矢視断面図である。図40(B)は図39のX2-X2線を含む面の矢視断面図である。
電子部品内蔵基板1C-2では、凹部RCは、第1の電子部品10の側面近傍に、セラミック積層体11の側面と平行に形成された溝状となっている。さらに、電子部品内蔵基板1C-1と同様に、基板Bの一方主面を基準面としたとき、凹部RCの最低部の高さCBは、第1の電子部品10の積層部CP1の中心の高さ10Cより低くなっている。
第1の電子部品10の基板B上への実装のされ方によっては、前述の「鳴き」に対して、セラミック積層体11の側面に直交する方向の振動が大きな影響を与えることもあり得る。このような場合は、電子部品内蔵基板1C-1のように溝状の凹部RCを形成して空間を設けることにより、セラミック積層体11の側面近傍の埋設層Rのうち大きく変形する部分を他の部分から分離することができる。
なお、溝状の凹部RCは、第1の電子部品10の端面近傍および側面近傍の両方に形成するようにしてもよい。いずれの場合であっても、第1の電子部品10の電圧印加時において埋設層Rが最も大きく変形する箇所の近傍に配置されることが好ましい。
<第4の実施形態の第3の変形例>
電子部品内蔵基板1Cの第3の変形例としての電子部品内蔵基板1C-3について、図41および図42を用いて説明する。なお、電子部品内蔵基板1C-3は、電子部品内蔵基板1C、1C-1および1C-2と凹部RCの態様までは共通であるため、共通する箇所の説明については省略する。
電子部品内蔵基板1Cの第3の変形例としての電子部品内蔵基板1C-3について、図41および図42を用いて説明する。なお、電子部品内蔵基板1C-3は、電子部品内蔵基板1C、1C-1および1C-2と凹部RCの態様までは共通であるため、共通する箇所の説明については省略する。
<電子部品内蔵基板の構造>
図41は、電子部品内蔵基板1C-3の上面図である。図42(A)は図41のY3-Y3線を含む面の矢視断面図である。図42(B)は図41のX3-X3線を含む面の矢視断面図である。
図41は、電子部品内蔵基板1C-3の上面図である。図42(A)は図41のY3-Y3線を含む面の矢視断面図である。図42(B)は図41のX3-X3線を含む面の矢視断面図である。
電子部品内蔵基板1C-3は、凹部RC内に、凹部RCの体積の少なくとも一部を占める挿入部材IMをさらに備えている。図41および図42においては、凹部RCは挿入部材IMにより完全に充填されている。挿入部材IMは、樹脂、金属およびセラミックなどの埋設層Rより弾性率の高い材料が選ばれる。また、挿入部材IMの弾性率は、埋設層Rの弾性率の2倍以上であることが好ましい。
凹部RC内に備えられる挿入部材IMの弾性率を埋設層Rの弾性率より高くすることで、伝達される第1の電子部品10の振動の波形が挿入部材IMの部分で乱れると考えられる。そのため、埋設層Rを介した第1の電子部品10の振動の伝達が、より効果的に抑制される。したがって、第1の電子部品10の電圧印加時の歪みに伴って発生する電子部品内蔵基板の振動が確実に小さくなり、可聴音の発生を確実に防止または低減することができる。
また、凹部RCが、凹部RC内に埋設層Rより弾性率の高い別の挿入部材IMをさらに備えることにより、部分的に薄くなった埋設層Rの厚みを、凹部RCが形成されていない状態に近づけることができる。そのため、耐湿性や電子部品内蔵基板の剛性を、凹部RCが形成されただけの状態から向上させることができる。
<第4の実施形態の第4の変形例>
電子部品内蔵基板1Cの第4ないし第6の変形例としての電子部品内蔵基板1C-4ないし1C-6について、図43を用いて説明する。なお、電子部品内蔵基板1C-4および1C-5は、凹部RC内において挿入部材IMが備えられている位置が電子部品内蔵基板1C-3と異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。また、電子部品内蔵基板1C-6は、導電層CLをさらに備える点が電子部品内蔵基板1C-5と異なるが、それ以外は共通であるため、同様に共通する箇所の説明については省略する。
電子部品内蔵基板1Cの第4ないし第6の変形例としての電子部品内蔵基板1C-4ないし1C-6について、図43を用いて説明する。なお、電子部品内蔵基板1C-4および1C-5は、凹部RC内において挿入部材IMが備えられている位置が電子部品内蔵基板1C-3と異なるが、それ以外は共通であるため、共通する箇所の説明については省略する。また、電子部品内蔵基板1C-6は、導電層CLをさらに備える点が電子部品内蔵基板1C-5と異なるが、それ以外は共通であるため、同様に共通する箇所の説明については省略する。
<電子部品内蔵基板の構造>
図43は、電子部品内蔵基板1C-4ないし1C-6の、図41のX3-X3線を含む面の矢視断面図に相当する断面図である。
図43は、電子部品内蔵基板1C-4ないし1C-6の、図41のX3-X3線を含む面の矢視断面図に相当する断面図である。
図43(A)は、電子部品内蔵基板1C-4を示す。電子部品内蔵基板1C-4では、凹部RC内において、第1の電子部品10の積層部CP1の中心近傍に挿入部材IMが備えられている。なお、挿入部材IMは、凹部RCの底部に接していなくてもよい。この例では、第1の電子部品10の電圧印加時において最も大きく振動する箇所に着目して挿入部材IMを備えるようにしている。したがって、金属およびセラミックなどを挿入部材IMとして用いる場合に、挿入部材IMの体積を減少させることにより、電子部品内蔵基板1C-4の製造コストを低減することができる。
図43(B)は、電子部品内蔵基板1C-5を示す。電子部品内蔵基板1C-5では、凹部RCの内面を被覆するように挿入部材IMが備えられている。なお、挿入部材IMは、同様に凹部RCの底部に接していなくてもよい。この例では、凹部RCの大部分は空間として維持されている。したがって、前述の第1の変形例で説明した凹部RCを形成して空間を設けることにより振動の伝達を抑制する効果と、第3の変形例で説明した振動の波形を挿入部材IMの部分で乱す効果とを共に得ることができる。さらに、金属およびセラミックなどを挿入部材IMとして用いる場合に、挿入部材IMの体積を減少させることにより、電子部品内蔵基板1C-5の製造コストを低減することができる。
図43(C)は、電子部品内蔵基板1C-6を示す。電子部品内蔵基板1C-6では、埋設層Rの表面に導電層CLが形成されている。導電層CLは、基板Bに備えられている不図示の接地端子に接続されている。この例では、凹部RCの内面を被覆する挿入部材IMと、導電層CLとを接続することにより、高いシールド効果を得ることができる。
なお、この発明は上記の実施形態に限定されるものではなく、この発明の範囲内において、種々の応用、変形を加えることが可能である。
1 電子部品内蔵基板
10 第1の電子部品(積層セラミックコンデンサ)
11 セラミック積層体
12 第1の外部電極
13 第2の外部電極
14 セラミック誘電体層
15 第1の内部電極
16 第2の内部電極
B 基板
CP1 積層部
CP1l 積層部CP1の厚み方向の最下面
CP1m 積層部CP1の厚み方向の中央面
CP1u 積層部CP1の厚み方向の最上面
MP 電子部品内蔵基板の厚み方向の中央面
P11 第1の側部
P12 第2の側部
R 埋設層
T1 電子部品内蔵基板の厚み方向の中央面より下側部分の厚み
T2 電子部品内蔵基板の厚み方向の中央面より上側部分の厚み
TB 基板Bの厚み
EB 基板Bの弾性率
TR 埋設層Rの厚み
ER 埋設層Rの弾性率
10 第1の電子部品(積層セラミックコンデンサ)
11 セラミック積層体
12 第1の外部電極
13 第2の外部電極
14 セラミック誘電体層
15 第1の内部電極
16 第2の内部電極
B 基板
CP1 積層部
CP1l 積層部CP1の厚み方向の最下面
CP1m 積層部CP1の厚み方向の中央面
CP1u 積層部CP1の厚み方向の最上面
MP 電子部品内蔵基板の厚み方向の中央面
P11 第1の側部
P12 第2の側部
R 埋設層
T1 電子部品内蔵基板の厚み方向の中央面より下側部分の厚み
T2 電子部品内蔵基板の厚み方向の中央面より上側部分の厚み
TB 基板Bの厚み
EB 基板Bの弾性率
TR 埋設層Rの厚み
ER 埋設層Rの弾性率
Claims (15)
- 基板と、
前記基板の主面に実装された第1の電子部品と、
前記基板の前記主面に設けられ、前記第1の電子部品を埋設する埋設層と、
を備える電子部品内蔵基板であって、
前記第1の電子部品は、交互に積層されたセラミック誘電体層と内部電極とを含む積層部と、前記積層部を間に挟む第1の側部および第2の側部とを有し、かつ互いに対向する2つの端面と、前記2つの端面を接続する側面とを有するセラミック積層体と、前記内部電極と接続され、前記セラミック積層体の表面に設けられた外部電極と、を備える積層セラミックコンデンサを含み、
前記基板の前記主面に直交する方向である厚み方向において、前記第1の側部は、前記積層部と前記基板の前記主面との間に位置し、
前記埋設層の弾性率は、前記基板の弾性率よりも小さいことを特徴とする、電子部品内蔵基板。 - 前記厚み方向における前記電子部品内蔵基板の中央面は、前記セラミック積層体を通る位置にあることを特徴とする、請求項1に記載の電子部品内蔵基板。
- 前記厚み方向において、前記セラミック積層体の前記第1の側部の厚みは、前記第2の側部の厚みより厚いことを特徴とする、請求項2に記載の電子部品内蔵基板。
- 前記第1の電子部品は、前記外部電極に接続された電極端子をさらに備え、
前記電極端子は、前記基板に接続されていることを特徴とする、請求項2に記載の電子部品内蔵基板。 - 前記第1の電子部品は、前記第1の側部と前記基板との間に位置するインターポーザをさらに備え、
前記インターポーザは、前記基板に接続されていることを特徴とする、請求項2に記載の電子部品内蔵基板。 - 前記厚み方向において、前記電子部品内蔵基板の中央面は、前記第1の電子部品の前記積層部の中央面と、前記セラミック積層体の前記第2の側部との間に位置していることを特徴とする、請求項2から5のいずれか1項に記載の電子部品内蔵基板。
- 前記基板の前記主面に実装され、前記埋設層に埋設された第2の電子部品をさらに備え、
前記第2の電子部品は、交互に積層されたセラミック誘電体層と内部電極とを含む積層部と、前記積層部を間に挟む一対の側部とを有し、かつ互いに対向する2つの端面と、前記2つの端面を接続する側面とを有するセラミック積層体と、前記内部電極と接続され、前記セラミック積層体の表面に設けられた外部電極と、を備える積層セラミックコンデンサを含み、
前記第1の電子部品のセラミック積層体の側面と、前記第2の電子部品のセラミック積層体の側面とは、前記埋設層を介して互いに対向しており、
前記基板の前記主面に直交する方向である厚み方向において、前記第1の電子部品の前記積層部の中央面と前記基板の前記主面との間隔は、前記第2の電子部品の前記積層部の中央面と前記基板の前記主面との間隔より広く、
前記厚み方向において、前記電子部品内蔵基板の中央面は、前記第1の電子部品の前記積層部の前記中央面と、前記第2の電子部品の前記積層部の前記中央面との間に位置していることを特徴とする、請求項1に記載の電子部品内蔵基板。 - 前記厚み方向において、前記第1の電子部品の前記積層部の前記中央面と前記電子部品内蔵基板の前記中央面との間隔は、前記第2の電子部品の前記積層部の前記中央面と前記電子部品内蔵基板の前記中央面との間隔より短いことを特徴とする、請求項7に記載の電子部品内蔵基板。
- 前記基板の前記主面に実装され、前記埋設層に埋設された第2の電子部品をさらに備え、
前記第2の電子部品は、交互に積層されたセラミック誘電体層と内部電極とを含む積層部と、前記積層部を間に挟む一対の側部とを有し、かつ互いに対向する2つの端面と、前記2つの端面を接続する側面とを有するセラミック積層体と、前記内部電極と接続され、前記セラミック積層体の表面に設けられる外部電極と、を備える積層セラミックコンデンサを含み、
前記第1の電子部品のセラミック積層体の側面と、前記第2の電子部品のセラミック積層体の側面とは、前記埋設層を介して互いに対向しており、
前記第1の電子部品のセラミック積層体における前記セラミック誘電体層と前記内部電極との積層方向と、前記第2の電子部品のセラミック積層体における前記セラミック誘電体層と前記内部電極との積層方向とは、互いに直交していることを特徴とする、請求項1に記載の電子部品内蔵基板。 - 前記第1の電子部品と前記第2の電子部品とは、導電パターンを介して直接接続されていることを特徴とする、請求項9に記載の電子部品内蔵基板。
- 前記基板の前記主面を基準面としたとき、前記第1の電子部品の前記積層部の中心の高さが、前記第2の電子部品の前記積層部の最低部の高さと最高部の高さとの間にあり、前記第2の電子部品の前記積層部の中心の高さが、前記第1の電子部品の前記積層部の最低部の高さと最高部の高さとの間にあることを特徴とする、請求項9または10に記載の電子部品内蔵基板。
- 前記埋設層の表面は、凹部を有していることを特徴とする、請求項1に記載の電子部品内蔵基板。
- 前記凹部は、前記第1の電子部品の電圧印加時の歪みに伴って発生する基板の振動を、可聴周波数域内において小さくするように設けられていることを特徴とする、請求項12に記載の電子部品内蔵基板。
- 前記凹部は、前記基板の前記主面を基準面としたとき、前記凹部の最低部の高さが前記第1の電子部品の前記積層部の中心の高さより低いことを特徴とする、請求項13に記載の電子部品内蔵基板。
- 前記凹部は、前記埋設層より弾性率が高く、かつ前記凹部の体積の少なくとも一部を占める挿入部材をさらに備えていることを特徴とする、請求項12ないし14のいずれか1項に記載の電子部品内蔵基板。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017159377A1 (ja) * | 2016-03-18 | 2017-09-21 | 株式会社村田製作所 | 積層コンデンサ内蔵基板 |
WO2017159386A1 (ja) * | 2016-03-18 | 2017-09-21 | 株式会社村田製作所 | 実装構造体、及び、積層コンデンサ内蔵基板 |
WO2017199436A1 (ja) * | 2016-05-20 | 2017-11-23 | 株式会社村田製作所 | 電子部品内蔵基板およびその製造方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855752A (ja) * | 1994-08-10 | 1996-02-27 | Taiyo Yuden Co Ltd | 積層コンデンサの実装方法及び積層コンデンサ |
JP2002208668A (ja) * | 2001-01-10 | 2002-07-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002232110A (ja) * | 2001-02-02 | 2002-08-16 | Tohoku Pioneer Corp | 積層セラミックコンデンサを実装した回路基板 |
JP2004134430A (ja) * | 2002-10-08 | 2004-04-30 | Tdk Corp | 電子部品 |
JP2010225620A (ja) * | 2009-03-19 | 2010-10-07 | Panasonic Corp | 回路モジュール |
JP2012094671A (ja) * | 2010-10-27 | 2012-05-17 | Tdk Corp | 電子部品 |
JP2012119660A (ja) * | 2010-12-02 | 2012-06-21 | Samsung Electro-Mechanics Co Ltd | 電子部品整列装置、電子部品包装体及び電子部品実装基板 |
JP2013065820A (ja) * | 2011-09-01 | 2013-04-11 | Murata Mfg Co Ltd | 実装構造 |
-
2015
- 2015-08-24 WO PCT/JP2015/073660 patent/WO2016035590A1/ja active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855752A (ja) * | 1994-08-10 | 1996-02-27 | Taiyo Yuden Co Ltd | 積層コンデンサの実装方法及び積層コンデンサ |
JP2002208668A (ja) * | 2001-01-10 | 2002-07-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002232110A (ja) * | 2001-02-02 | 2002-08-16 | Tohoku Pioneer Corp | 積層セラミックコンデンサを実装した回路基板 |
JP2004134430A (ja) * | 2002-10-08 | 2004-04-30 | Tdk Corp | 電子部品 |
JP2010225620A (ja) * | 2009-03-19 | 2010-10-07 | Panasonic Corp | 回路モジュール |
JP2012094671A (ja) * | 2010-10-27 | 2012-05-17 | Tdk Corp | 電子部品 |
JP2012119660A (ja) * | 2010-12-02 | 2012-06-21 | Samsung Electro-Mechanics Co Ltd | 電子部品整列装置、電子部品包装体及び電子部品実装基板 |
JP2013065820A (ja) * | 2011-09-01 | 2013-04-11 | Murata Mfg Co Ltd | 実装構造 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017159377A1 (ja) * | 2016-03-18 | 2017-09-21 | 株式会社村田製作所 | 積層コンデンサ内蔵基板 |
WO2017159386A1 (ja) * | 2016-03-18 | 2017-09-21 | 株式会社村田製作所 | 実装構造体、及び、積層コンデンサ内蔵基板 |
US10510489B2 (en) | 2016-03-18 | 2019-12-17 | Murata Manufacturing Co., Ltd. | Mounting structure and multilayer capacitor built-in substrate |
WO2017199436A1 (ja) * | 2016-05-20 | 2017-11-23 | 株式会社村田製作所 | 電子部品内蔵基板およびその製造方法 |
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