WO2016035587A1

WO2016035587A1 - Signal processing device, control method, imaging element, and electronic device

Info

Publication number: WO2016035587A1
Application number: PCT/JP2015/073653
Authority: WO
Inventors: 克彦半澤
Original assignee: ソニー株式会社
Priority date: 2014-09-05
Filing date: 2015-08-24
Publication date: 2016-03-10

Abstract

The feature of present invention relates to a signal processing device, a control method, an imaging element, and an electronic device that are able to suppress an increase in cost. The signal processing device according to this feature compares signal levels between a reference signal and an input signal that are input via an electric charge accumulation unit which has a variable capacitance and which accumulates an electric charge, and sets the capacitance of the electric charge accumulation unit in accordance with the comparison result. For example, the electric charge accumulation unit may include: a plurality of capacitors that accumulate electric charge; and a switch that controls connection between a reference signal line which is a signal line that transmits a reference signal and the capacitors in accordance with the comparison result. This feature can be applied to, for example, an imaging element and an electronic device.

Description

信号処理装置、制御方法、撮像素子、並びに、電子機器Signal processing apparatus, control method, imaging device, and electronic apparatus

　本技術は、信号処理装置、制御方法、撮像素子、並びに、電子機器に関し、特に、コストの増大を抑制することができるようにした信号処理装置、制御方法、撮像素子、並びに、電子機器に関する。 The present technology relates to a signal processing device, a control method, an image sensor, and an electronic device, and more particularly, to a signal processing device, a control method, an image sensor, and an electronic device that can suppress an increase in cost.

　従来、高分解のAD変換を高速化する手法として、２ステップ型のシングルスロープA/D変換（2step型SS-ADCとも称する）が提案されている（例えば、非特許文献１参照）。2step型SS-ADCは、初めに上位bitのA/D変換を行い、その結果をもとに下位bitのA/D変換を行う。 Conventionally, a two-step single slope A / D conversion (also referred to as a two-step SS-ADC) has been proposed as a technique for speeding up high-resolution AD conversion (see, for example, Non-Patent Document 1). The 2-step SS-ADC first performs A / D conversion of the upper bit, and performs A / D conversion of the lower bit based on the result.

　しかしながら、この方法の場合、参照信号となるランプ波を、コンパレータに直接入力するか、若しくは、固定容量のキャパシタを介してコンパレータに入力していた。そのため、コンパレータの入力レンジを、参照信号を生成するD/A変換部の出力電圧の仕様に合わせなければならず、コンパレータとD/A変換部の設計を互いに独立に行うことができなかった。そのため、これらの設計の難易度が高くなり、開発や製造のコストが増大するおそれがあった。 However, in this method, the ramp wave serving as a reference signal is input directly to the comparator or is input to the comparator via a fixed capacitor. For this reason, the input range of the comparator must be matched to the output voltage specification of the D / A converter that generates the reference signal, and the comparator and the D / A converter cannot be designed independently of each other. Therefore, the difficulty of these designs is increased, and there is a risk that the development and manufacturing costs increase.

　本技術は、このような状況に鑑みて提案されたものであり、コンパレータやD/A変換部の設計を容易にし、コストの増大を抑制することができるようにすることを目的とする。 This technology has been proposed in view of such a situation, and an object thereof is to facilitate the design of a comparator and a D / A converter and to suppress an increase in cost.

　本技術の一側面は、電荷を蓄積する、容量が可変の電荷蓄積部と、入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部とを備え、前記比較部は、前記信号レベルの比較を複数回行い、前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する信号処理装置である。 One aspect of the present technology compares signal levels between a charge storage unit that stores charges and a variable capacitance, an input signal, and a reference signal that is input via the charge storage unit, and outputs a comparison result. A comparison unit, wherein the comparison unit compares the signal levels a plurality of times, and the charge storage unit is a signal processing device that sets the capacitance according to an output of the comparison unit.

　前記電荷蓄積部は、前記電荷を蓄積する複数のキャパシタと、前記比較部の出力に応じて、前記参照信号を伝送する信号線である参照信号線と前記キャパシタとの接続を制御するスイッチとを備えることができる。 The charge storage unit includes a plurality of capacitors that store the charge, and a switch that controls connection between the reference signal line, which is a signal line for transmitting the reference signal, and the capacitor according to the output of the comparison unit. Can be provided.

　前記スイッチは、前記比較部の出力が反転した場合、前記キャパシタの一部を前記参照信号線から切り離すことにより、前記参照信号線と前記比較部との間の前記容量を低減させることができる。 The switch can reduce the capacitance between the reference signal line and the comparison unit by disconnecting a part of the capacitor from the reference signal line when the output of the comparison unit is inverted.

　前記スイッチは、前記比較部による前記信号レベルの比較の分解能に応じた容量分のキャパシタを前記参照信号線から切り離すことができる。 The switch can disconnect a capacitor having a capacity corresponding to the resolution of the signal level comparison by the comparison unit from the reference signal line.

　前記スイッチは、前記比較部の出力の反転タイミングに応じたタイミングで前記キャパシタの一部を前記参照信号線から切り離すことができる。 The switch can disconnect a part of the capacitor from the reference signal line at a timing according to the inversion timing of the output of the comparator.

　前記スイッチは、前記比較部の出力の反転直後のカウントタイミングにおいて、前記キャパシタの一部を前記参照信号線から切り離すことができる。 The switch can disconnect a part of the capacitor from the reference signal line at the count timing immediately after the inversion of the output of the comparator.

　前記スイッチは、前記比較部の次回の比較における、前記比較部の出力の反転直前のカウントタイミングにおいて、前記キャパシタの一部を前記参照信号線から切り離すことができる。 The switch can disconnect a part of the capacitor from the reference signal line at the count timing immediately before the inversion of the output of the comparison unit in the next comparison of the comparison unit.

　前記参照信号はランプ波であり、前記スイッチは、前記キャパシタの一部を前記参照信号線から切り離すことにより、前記参照信号線と前記比較部との間の前記容量を低減させ、前記参照信号の波形の傾きを低減させることができる。 The reference signal is a ramp wave, and the switch reduces the capacitance between the reference signal line and the comparison unit by separating a part of the capacitor from the reference signal line, and the reference signal The inclination of the waveform can be reduced.

　前記参照信号の信号レベルは、前記信号レベルの比較の度に、前記参照信号の信号レベルの幅に応じた初期値に設定されるようにすることができる。 The signal level of the reference signal can be set to an initial value corresponding to the width of the signal level of the reference signal every time the signal level is compared.

　前記参照信号は、前記信号レベルの比較の度に、前記ランプ波の波形の向きが反転するようにすることができる。 The reference signal can be configured such that the direction of the ramp wave waveform is reversed each time the signal level is compared.

　前記電荷蓄積部は、前記参照信号の信号レベルを保持する保持用キャパシタをさらに備え、前記スイッチにより前記参照信号線から切り離された前記キャパシタは、前記保持用キャパシタに接続されるようにすることができる。 The charge storage unit may further include a holding capacitor that holds a signal level of the reference signal, and the capacitor separated from the reference signal line by the switch is connected to the holding capacitor. it can.

　前記電荷蓄積部は、前記キャパシタ同士の接続を制御するキャパシタ間スイッチをさらに備え、前記保持用キャパシタは、前記複数のキャパシタのいずれか１つに接続され、前記キャパシタ間スイッチは、前記スイッチにより前記参照信号線から切り離された前記キャパシタを前記保持用キャパシタに接続するように、前記キャパシタ同士を接続することができる。 The charge storage unit further includes an inter-capacitor switch that controls connection between the capacitors, the holding capacitor is connected to any one of the plurality of capacitors, and the inter-capacitor switch is The capacitors can be connected such that the capacitor disconnected from the reference signal line is connected to the holding capacitor.

　前記保持用キャパシタは、前記複数のキャパシタのそれぞれに対して設けられるようにすることができる。 The holding capacitor may be provided for each of the plurality of capacitors.

　前記比較部の出力に応じて、前記電荷蓄積部の前記スイッチを制御することにより、前記参照信号線と前記比較部との間の前記容量を制御する制御部をさらに備えることができる。 The control unit may further include a control unit that controls the capacitance between the reference signal line and the comparison unit by controlling the switch of the charge storage unit according to the output of the comparison unit.

　前記比較部の出力が反転するまでをカウントするカウント部をさらに備えることができる。 A counting unit that counts until the output of the comparison unit is inverted can be further provided.

　前記入力信号は、単位画素から読み出された信号であるようにすることができる。 The input signal may be a signal read from a unit pixel.

　前記入力信号は、前記単位画素が行列状に配置される画素領域の前記比較部が対応する所定の単位画素群の、処理対象の単位画素から読み出された信号であるようにすることができる。 The input signal may be a signal read from a unit pixel to be processed in a predetermined unit pixel group corresponding to the comparison unit of a pixel region in which the unit pixels are arranged in a matrix. .

　本技術の一側面は、また、電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と入力信号とで信号レベルを比較し、その比較結果に応じて前記電荷蓄積部の容量を設定する信号処理方法である。 One aspect of the present technology is also configured to compare a signal level between a reference signal and an input signal that are input via a charge storage unit that stores charges and has a variable capacitance, and the charge storage unit according to the comparison result. This is a signal processing method for setting the capacity of.

　本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、電荷を蓄積する、容量が可変の電荷蓄積部と、前記画素アレイの前記単位画素から読み出される入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部とを備え、前記比較部は、前記信号レベルの比較を複数回行い、前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する撮像素子である。 Another aspect of the present technology is a pixel array in which a plurality of unit pixels are arranged in a matrix, a charge storage unit that stores charges and a variable capacity, and an input signal that is read from the unit pixels of the pixel array. A comparison unit that compares a signal level with a reference signal input through the charge storage unit and outputs a comparison result, and the comparison unit performs the signal level comparison a plurality of times, and the charge storage unit The unit is an image sensor that sets the capacitance according to the output of the comparison unit.

　本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、電荷を蓄積する、容量が可変の電荷蓄積部と、前記画素アレイの前記単位画素から読み出される入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部とを備え、前記比較部は、前記信号レベルの比較を複数回行い、前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する電子機器である。 Still another aspect of the present technology includes an imaging unit that images a subject and an image processing unit that performs image processing on image data obtained by imaging by the imaging unit, and the imaging unit includes a plurality of unit pixels in a matrix. A pixel array arranged in a shape, a charge storage unit that stores charges, a variable capacitance, an input signal read from the unit pixel of the pixel array, and a reference signal input via the charge storage unit A comparison unit that compares the signal level and outputs a comparison result, the comparison unit performs the signal level comparison a plurality of times, and the charge storage unit determines the capacitance according to the output of the comparison unit. The electronic device to be set.

　本技術の一側面においては、電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と入力信号とで信号レベルが比較され、その比較結果に応じて電荷蓄積部の容量が設定される。 In one aspect of the present technology, a signal level is compared between an input signal and a reference signal that is input via a charge storage unit that stores charge and has a variable capacity, and the capacity of the charge storage unit is determined according to the comparison result. Is set.

　本技術の他の側面においては、複数の単位画素が行列状に配置され、電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と、画素アレイの単位画素から読み出される入力信号とで信号レベルが比較され、その比較結果に応じて電荷蓄積部の容量が設定される。 In another aspect of the present technology, a plurality of unit pixels are arranged in a matrix, and are stored in a charge signal. The reference signal is input via a charge storage unit having a variable capacitance, and is read from the unit pixels of the pixel array. The signal level is compared with the input signal, and the capacity of the charge storage unit is set according to the comparison result.

　本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と、画素アレイの単位画素から読み出される入力信号とで信号レベルが比較され、その比較結果に応じて電荷蓄積部の容量が設定される。 In still another aspect of the present technology, in an imaging device including a pixel array in which a plurality of unit pixels are arranged in a matrix of an electronic device, the charge is stored and input via a charge storage unit having a variable capacitance. The signal level is compared between the reference signal and the input signal read from the unit pixel of the pixel array, and the capacity of the charge storage unit is set according to the comparison result.

　本技術によれば、信号を処理することが出来る。また本技術によれば、コストの増大を抑制することができる。 According to this technology, the signal can be processed. Moreover, according to this technique, the increase in cost can be suppressed.

2step型SS-ADCの動作の概要を説明する図である。It is a figure explaining the outline | summary of operation | movement of 2step type SS-ADC. イメージセンサの主な構成例を示す図である。It is a figure which shows the main structural examples of an image sensor. 画素アレイの主な構成例を示す図である。It is a figure which shows the main structural examples of a pixel array. 単位画素の主な構成例を示す図である。It is a figure which shows the main structural examples of a unit pixel. A/D変換部の主な構成例を示す図である。It is a figure which shows the main structural examples of an A / D conversion part. カラムA/D変換部の主な構成例を示す図である。It is a figure which shows the main structural examples of a column A / D conversion part. 撮像処理の流れの例を説明するフローチャートである。It is a flowchart explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明する、図７に続くフローチャートである。FIG. 8 is a flowchart following FIG. 7 for explaining an example of the flow of imaging processing. 撮像処理の流れの例を説明するタイミングチャートである。It is a timing chart explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明する、図９に続くタイミングチャートである。FIG. 10 is a timing chart following FIG. 9 for explaining an example of the flow of imaging processing. FIG. 撮像処理の流れの他の例を説明するタイミングチャートである。It is a timing chart explaining the other example of the flow of an imaging process. 撮像処理の流れの他の例を説明する、図１１に続くタイミングチャートである。12 is a timing chart following FIG. 11 for explaining another example of the flow of the imaging process. 撮像処理の流れの例を説明するフローチャートである。It is a flowchart explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明する、図１３に続くフローチャートである。It is a flowchart following FIG. 13 explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明するタイミングチャートである。It is a timing chart explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明する、図１５に続くタイミングチャートである。16 is a timing chart following FIG. 15 for explaining an example of the flow of imaging processing. 撮像処理の流れの例を説明するフローチャートである。It is a flowchart explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明する、図１７に続くフローチャートである。FIG. 18 is a flowchart following FIG. 17 for explaining an example of the flow of imaging processing. 撮像処理の流れの例を説明するタイミングチャートである。It is a timing chart explaining the example of the flow of an imaging process. 撮像処理の流れの例を説明する、図１９に続くタイミングチャートである。FIG. 20 is a timing chart illustrating an example of the flow of imaging processing, following FIG. 19. カラムA/D変換部の主な構成例を示す図である。It is a figure which shows the main structural examples of a column A / D conversion part. 処理時間の比較の例を説明する図である。It is a figure explaining the example of comparison of processing time. イメージセンサの物理構成の例を示す図である。It is a figure which shows the example of the physical structure of an image sensor. イメージセンサの他の構成例を示す図である。It is a figure which shows the other structural example of an image sensor. イメージセンサの他の構成例を示す図である。It is a figure which shows the other structural example of an image sensor. 撮像装置の主な構成例を示す図である。It is a figure which shows the main structural examples of an imaging device.

　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　１．第１の実施の形態（イメージセンサ）
　２．第２の実施の形態（イメージセンサ）
　３．第３の実施の形態（イメージセンサ）
　４．第４の実施の形態（イメージセンサ）
　５．第５の実施の形態（カラムA/D変換部の他の構成）
　６．第６の実施の形態（イメージセンサの物理構成）
　７．第７の実施の形態（撮像装置） Hereinafter, modes for carrying out the present disclosure (hereinafter referred to as embodiments) will be described. The description will be given in the following order.
1. First embodiment (image sensor)
2. Second embodiment (image sensor)
3. Third embodiment (image sensor)
4). Fourth embodiment (image sensor)
5. Fifth embodiment (other configuration of the column A / D converter)
6). Sixth embodiment (physical configuration of image sensor)
7). Seventh embodiment (imaging device)

　＜１．第１の実施の形態＞
　　＜シングルスロープA/D変換＞
　所謂、１ステップ型のシングルスロープA/D変換(1step型SS-ADC)方式において、N bitのA/D変換を行うための時間は、「(1/clk周期)×2^N+Tp」と表すことができる。ここで「(1/clk周期)×2^N」はカウント時間であり、「Tp」は前処理や、読出し信号の静定時間などである。10bit程度の低分解能の場合、Tpの時間が「(1/clk周期)×2^(10乃至12)」より大きいまたは同等である。低分解能のA/D変換時間を早くするためにはカウント周期だけではなく、前処理にかかる時間を早くすることが重要になる。 <1. First Embodiment>
<Single slope A / D conversion>
In the so-called 1-step single slope A / D conversion (1step SS-ADC) method, the time for N-bit A / D conversion is “(1 / clk period) × 2 ^ N + Tp” It can be expressed as. Here, “(1 / clk cycle) × 2 ^ N” is the count time, and “Tp” is the preprocessing, the settling time of the readout signal, and the like. In the case of a low resolution of about 10 bits, the Tp time is greater than or equal to “(1 / clk period) × 2 ^ (10 to 12)”. In order to speed up the A / D conversion time with low resolution, it is important to speed up not only the count cycle but also the time required for preprocessing.

　しかしながら、10bitを超える高分解能のA/D変換を行おうとする場合、カウント時間がA/D変換時間の大部分を占めるようになる。したがって、高分解能のA/D変換を高速に行う場合、カウント時間の短縮が重要になる。 However, when high-resolution A / D conversion exceeding 10 bits is performed, the count time occupies most of the A / D conversion time. Therefore, when high-resolution A / D conversion is performed at high speed, it is important to shorten the count time.

　　＜2step型SS-ADC＞
　そこで、近年、高分解のA/D変換を高速化する手法として、例えば非特許文献１に記載のような、２ステップ型のシングルスロープA/D変換方式（2step型SS-ADC）が提案された。2step型SS-ADCは、例えば図１に示されるように、上位bitのA/D変換を行い、その結果をもとに下位bitのA/D変換を行う。つまり、2step型SS-ADCは、上位bitのAD変換後に、下位bit用の複数のRamp線（参照信号（参照電圧））の中からいずれか（A/D変換対象の信号の信号レベルに応じたもの）を選んでA/D変換する。 <2step type SS-ADC>
Therefore, in recent years, as a technique for accelerating high-resolution A / D conversion, for example, a two-step single slope A / D conversion system (2-step SS-ADC) as described in Non-Patent Document 1 has been proposed. It was. For example, as shown in FIG. 1, the 2-step SS-ADC performs A / D conversion of upper bits and performs A / D conversion of lower bits based on the result. In other words, the 2-step SS-ADC has one of multiple ramp lines (reference signal (reference voltage)) for the lower bit after AD conversion of the upper bit (depending on the signal level of the signal to be A / D converted) A / D conversion.

　しかしながら、この方法の場合、参照信号となるランプ波を、A/D変換部のコンパレータに直接入力するか、若しくは、固定容量のキャパシタを介してコンパレータに入力していた。そのため、コンパレータの入力レンジを、参照信号を生成するD/A変換部の出力電圧の仕様に合わせるように設計しなければならず、コンパレータとD/A変換部の設計を互いに独立に行うことができなかった。そのため、これらの設計の難易度が高くなり、開発や製造のコストが増大するおそれがあった。 However, in this method, the ramp wave serving as a reference signal is input directly to the comparator of the A / D converter or input to the comparator via a fixed capacitor. Therefore, the input range of the comparator must be designed to match the output voltage specification of the D / A converter that generates the reference signal, and the comparator and D / A converter can be designed independently of each other. could not. Therefore, the difficulty of these designs is increased, and there is a risk that the development and manufacturing costs increase.

　また、この方法の場合、１ステップ目と２ステップ目でランプ波の波形の傾きを変える必要がある。そのため、参照信号を生成するD/A変換部の構成が複雑になったり、複数のD/A変換部を設けたり、複数の信号線を設けたりする必要があり、回路規模が増大し、開発や製造のコストがさらに増大するおそれがあった。また、消費電力が増大するおそれもあった。 In addition, in this method, it is necessary to change the slope of the ramp wave waveform in the first step and the second step. For this reason, the configuration of the D / A converter that generates the reference signal becomes complicated, multiple D / A converters need to be provided, and multiple signal lines need to be provided. In addition, the manufacturing cost may further increase. In addition, power consumption may increase.

　さらに、ランプ波の波形の傾きの切り替えの度にセトリング等の、本来のA/D変換処理以外の不要な時間が増大するおそれがあった。 Furthermore, there is a risk that unnecessary time other than the original A / D conversion processing such as settling will increase every time the slope of the ramp wave is switched.

　　＜入力容量の可変化による参照信号の波形制御＞
　そこで、電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と入力信号とで信号レベルを比較し、その比較結果に応じて前記電荷蓄積部の容量を設定するようにする。 <Reference signal waveform control by variable input capacitance>
Therefore, the signal level is compared between the reference signal and the input signal that are input through the charge storage unit that stores the charge and the capacitance is variable, and the capacity of the charge storage unit is set according to the comparison result. To do.

　つまり、信号処理装置において、電荷を蓄積する、容量が可変の電荷蓄積部と、入力信号と、その電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部とを備え、その比較部が、信号レベルの比較を複数回行い、電荷蓄積部が、比較部の出力（すなわち比較結果）に応じて自身の容量を設定するようにする。 That is, in the signal processing device, the signal level is compared between the charge storage unit that stores charges and the capacitance is variable, the input signal, and the reference signal that is input through the charge storage unit, and outputs the comparison result. A comparison unit that compares the signal levels a plurality of times, and the charge storage unit sets its own capacitance according to the output of the comparison unit (that is, the comparison result).

　このようにすることにより、比較部に入力される参照信号の信号レベルのオフセットや幅を、電荷蓄積部の容量によって制御することができる。つまり、参照信号（すなわち、その参照信号を生成するD/A変換部の仕様）に関わらずに、所望の信号レベル幅とオフセットの信号を比較部に入力させることができる。すなわち、D/A変換部と比較部とを互いに独立に設計することができる。したがって、これらの設計が容易になり、開発や製造のコストの増大を抑制することができる。 By doing so, the offset and width of the signal level of the reference signal input to the comparison unit can be controlled by the capacitance of the charge storage unit. That is, regardless of the reference signal (that is, the specification of the D / A conversion unit that generates the reference signal), a signal having a desired signal level width and offset can be input to the comparison unit. That is, the D / A conversion unit and the comparison unit can be designed independently of each other. Therefore, these designs are facilitated, and an increase in development and manufacturing costs can be suppressed.

　例えば、参照信号を生成するD/A変換部として特殊な仕様が不要になるので、より汎用のD/A変換部を適用することができるようになり、その設計がより容易になる。また、比較部の設計において、D/A変換部の仕様による制限が低減するので、設計の自由度が増し、その設計がより容易になる。 For example, since a special specification is unnecessary as a D / A conversion unit for generating a reference signal, a more general-purpose D / A conversion unit can be applied, and the design becomes easier. Further, in the design of the comparison unit, the restriction due to the specification of the D / A conversion unit is reduced, so that the degree of freedom in design increases and the design becomes easier.

　また、D/A変換部の構成をより簡易化することができ、回路規模や消費電力の増大を抑制することもできる。 Also, the configuration of the D / A converter can be further simplified, and an increase in circuit scale and power consumption can be suppressed.

　さらに、各ステップにおいて、D/A変換部が参照信号の波形の傾きを切り替える必要が無くなるので、セトリング等の、本来のA/D変換処理以外の不要な時間の増大を抑制することができる。 Furthermore, since it is not necessary for the D / A converter to switch the slope of the waveform of the reference signal in each step, an increase in unnecessary time other than the original A / D conversion process such as settling can be suppressed.

　なお、電荷蓄積部が、電荷を蓄積する複数のキャパシタと、参照信号を伝送する信号線である参照信号線とキャパシタとの接続を比較部の出力に応じて制御するスイッチとを備えるようにしてもよい。 The charge storage unit includes a plurality of capacitors that store charges, and a switch that controls connection between the reference signal line, which is a signal line for transmitting a reference signal, and the capacitor according to the output of the comparison unit. Also good.

　このように電荷蓄積部の容量によって比較部の参照信号の入力レンジを制御することにより、その制御をより容易に行うことができ、その制御のために必要な回路規模の増大を抑制することができる。 Thus, by controlling the input range of the reference signal of the comparison unit by the capacitance of the charge storage unit, the control can be performed more easily, and the increase in the circuit scale necessary for the control can be suppressed. it can.

　また、比較部の出力が反転した場合、スイッチが、キャパシタの一部を参照信号線から切り離すことにより、参照信号線と比較部との間の容量を低減させるようにしてもよい。 Further, when the output of the comparison unit is inverted, the switch may reduce the capacitance between the reference signal line and the comparison unit by separating a part of the capacitor from the reference signal line.

　このように、容量を低減させることにより、比較部の参照信号の入力レンジを制御することにより、その制御をより容易に行うことができ、その制御のために必要な回路規模の増大を抑制することができる。 In this way, by controlling the input range of the reference signal of the comparison unit by reducing the capacity, the control can be performed more easily, and the increase in the circuit scale necessary for the control is suppressed. be able to.

　また、スイッチが、比較部による信号レベルの比較の分解能に応じた容量分のキャパシタを参照信号線から切り離すようにしてもよい。 Further, the switch may disconnect a capacitor having a capacity corresponding to the resolution of the signal level comparison by the comparison unit from the reference signal line.

　このようにすることにより、より容易に、次回の比較における参照信号の入力レンジを、より容易に今回の比較の分解能に応じて制御することができる。例えば、１ステップ目の比較の分解能に応じた容量分のキャパシタを参照信号線から切り離すことにより、より容易に、２ステップ目の比較における比較部に入力される参照信号の信号レベルの幅を、１ステップ目の比較の分解能に応じた幅に設定することができる。 By doing so, the input range of the reference signal in the next comparison can be more easily controlled according to the resolution of the current comparison. For example, by separating a capacitor having a capacity corresponding to the resolution of the comparison of the first step from the reference signal line, the width of the signal level of the reference signal input to the comparison unit in the comparison of the second step can be more easily The width can be set in accordance with the resolution of the comparison in the first step.

　また、スイッチが、比較部の出力の反転タイミングに応じたタイミングでキャパシタの一部を参照信号線から切り離すようにしてもよい。 Further, the switch may disconnect a part of the capacitor from the reference signal line at a timing according to the inversion timing of the output of the comparison unit.

　このようにすることにより、より容易に、今回の比較結果の反転タイミングに応じて、次回の比較における、比較部に入力される参照信号のオフセットを制御することができる。例えば、１ステップ目の比較結果の反転タイミングに応じたタイミングでキャパシタの一部を参照信号線から切り離すことにより、より容易に、２ステップ目の比較における、比較部に入力される参照信号のオフセットを、１ステップ目の比較結果（の反転タイミング）に応じたオフセットに設定することができる。 In this way, the offset of the reference signal input to the comparison unit in the next comparison can be controlled more easily in accordance with the inversion timing of the current comparison result. For example, by offsetting a part of the capacitor from the reference signal line at a timing corresponding to the inversion timing of the comparison result at the first step, the offset of the reference signal input to the comparison unit in the comparison at the second step can be made easier. Can be set to an offset according to the comparison result (the inversion timing) of the first step.

　例えば、スイッチが、比較部の出力の反転直後のカウントタイミングにおいて、キャパシタの一部を参照信号線から切り離すようにしてもよい。 For example, the switch may disconnect a part of the capacitor from the reference signal line at the count timing immediately after the output of the comparison unit is inverted.

　上述した参照信号をランプ波とし、スイッチが、キャパシタの一部を参照信号線から切り離すことにより、参照信号線と比較部との間の容量を低減させ、参照信号の波形の傾きを低減させるようにしてもよい。 The reference signal described above is a ramp wave, and the switch disconnects a part of the capacitor from the reference signal line, thereby reducing the capacitance between the reference signal line and the comparison unit and reducing the slope of the waveform of the reference signal. It may be.

　参照信号の信号レベルは、信号レベルの比較の度に、参照信号の信号レベルの幅に応じた初期値に設定されるようにしてもよい。 The signal level of the reference signal may be set to an initial value corresponding to the width of the signal level of the reference signal every time the signal level is compared.

　電荷蓄積部が、参照信号の信号レベルを保持する保持用キャパシタをさらに備え、スイッチにより参照信号線から切り離されたキャパシタが、その保持用キャパシタに接続されるようにしてもよい。このようにすることにより、スイッチのオン・オフによるkTCノイズの発生を抑制することができる。 The charge storage unit may further include a holding capacitor for holding the signal level of the reference signal, and the capacitor separated from the reference signal line by the switch may be connected to the holding capacitor. By doing in this way, generation | occurrence | production of kTC noise by ON / OFF of a switch can be suppressed.

　また、電荷蓄積部が、キャパシタ同士の接続を制御するキャパシタ間スイッチをさらに備え、保持用キャパシタが複数のキャパシタのいずれか１つに接続され、キャパシタ間スイッチが、スイッチにより参照信号線から切り離されたキャパシタを保持用キャパシタに接続するように、キャパシタ同士を接続するようにしてもよい。このようにすることにより、複数のスイッチのオン・オフによるkTCノイズの発生を抑制することができる。 The charge storage unit further includes an inter-capacitor switch that controls connection between the capacitors, the holding capacitor is connected to one of the plurality of capacitors, and the inter-capacitor switch is disconnected from the reference signal line by the switch. Alternatively, the capacitors may be connected so that the capacitors are connected to the holding capacitor. By doing in this way, generation | occurrence | production of kTC noise by ON / OFF of a some switch can be suppressed.

　また、保持用キャパシタが、複数のキャパシタのそれぞれに対して設けられるようにしてもよい。このようにすることにより、複数のスイッチのオン・オフによるkTCノイズの発生を抑制することができる。 Further, a holding capacitor may be provided for each of a plurality of capacitors. By doing in this way, generation | occurrence | production of kTC noise by ON / OFF of a some switch can be suppressed.

　比較部の出力に応じて、電荷蓄積部のスイッチを制御することにより、参照信号線と比較部との間の容量を制御する制御部をさらに備えるようにしてもよい。 A control unit that controls the capacitance between the reference signal line and the comparison unit by controlling the switch of the charge storage unit according to the output of the comparison unit may be further provided.

　比較部の出力が反転するまでをカウントするカウント部をさらに備えるようにしてもよい。 A count unit that counts until the output of the comparison unit is inverted may be further provided.

　入力信号が、単位画素から読み出された信号であるようにしてもよい。 The input signal may be a signal read from the unit pixel.

　入力信号が、単位画素が行列状に配置される画素領域の比較部が対応する所定の単位画素群（例えば単位画素列や画素ユニット）の、処理対象の単位画素から読み出された信号であるようにしてもよい。 The input signal is a signal read from a unit pixel to be processed in a predetermined unit pixel group (for example, a unit pixel column or a pixel unit) corresponding to a comparison unit in a pixel region in which unit pixels are arranged in a matrix. You may do it.

　また、複数の単位画素が行列状に配置される画素アレイと、電荷を蓄積する、容量が可変の電荷蓄積部と、画素アレイの単位画素から読み出される入力信号と、電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部とを備える撮像素子とし、その比較部が、信号レベルの比較を複数回行い、電荷蓄積部が、比較部の出力に応じて容量を設定するようにしてもよい。 In addition, a pixel array in which a plurality of unit pixels are arranged in a matrix, a charge storage unit that stores charges, a variable capacity, an input signal read from the unit pixels of the pixel array, and an input via the charge storage unit A comparison unit that compares a signal level with a reference signal and outputs a comparison result, and the comparison unit performs signal level comparison a plurality of times, and a charge storage unit outputs to the output of the comparison unit. The capacity may be set accordingly.

　さらに、被写体を撮像する撮像部と、撮像部による撮像により得られた画像データを画像処理する画像処理部とを備える電子機器とし、その撮像部が、複数の単位画素が行列状に配置される画素アレイと、電荷を蓄積する、容量が可変の電荷蓄積部と、画素アレイの単位画素から読み出される入力信号と、電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部とを備え、その比較部が、信号レベルの比較を複数回行い、電荷蓄積部が、比較部の出力に応じて容量を設定するようにしてもよい。 Furthermore, an electronic apparatus includes an imaging unit that images a subject and an image processing unit that performs image processing on image data obtained by imaging by the imaging unit, and the imaging unit includes a plurality of unit pixels arranged in a matrix. The signal level is compared between the pixel array, the charge storage unit that stores charges and the capacitance is variable, the input signal read from the unit pixel of the pixel array, and the reference signal that is input through the charge storage unit. A comparison unit that outputs the result, the comparison unit may perform signal level comparison a plurality of times, and the charge storage unit may set the capacitance according to the output of the comparison unit.

　　＜イメージセンサ＞
　このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図２に示す。図２に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。 <Image sensor>
FIG. 2 shows a main configuration example of an image sensor which is an embodiment of an imaging device to which the present technology is applied. An image sensor 100 shown in FIG. 2 is a device that photoelectrically converts light from a subject and outputs it as image data. For example, the image sensor 100 is configured as a CMOS image sensor using CMOS (Complementary Metal Oxide Semiconductor), a CCD image sensor using CCD (Charge Coupled Device), or the like.

　図２に示されるように、イメージセンサ１００は、画素アレイ１０１、参照電圧発生部１０２、A/D変換部１０３、水平転送部１０４、記憶部１０５、演算部１０６、制御部１１１、および垂直走査部１１２を有する。 As shown in FIG. 2, the image sensor 100 includes a pixel array 101, a reference voltage generation unit 102, an A / D conversion unit 103, a horizontal transfer unit 104, a storage unit 105, a calculation unit 106, a control unit 111, and vertical scanning. Part 112.

　画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。画素アレイ１０１の構成の詳細については後述するが、単位画素から読み出されたアナログ信号は、垂直信号線１２１－１乃至垂直信号線１２１－Ｎのいずれかを介してA/D変換部１０３に伝送される。以下において、垂直信号線１２１－１乃至垂直信号線１２１－Ｎを互いに区別して説明する必要が無い場合、垂直信号線１２１と称する。 The pixel array 101 is a pixel region in which pixel configurations (unit pixels) having photoelectric conversion elements such as photodiodes are arranged in a planar shape or a curved shape. Although the details of the configuration of the pixel array 101 will be described later, an analog signal read from the unit pixel is sent to the A / D conversion unit 103 via any one of the vertical signal lines 121-1 to 121-N. Is transmitted. Hereinafter, the vertical signal lines 121-1 to 121 -N are referred to as vertical signal lines 121 when it is not necessary to distinguish them from each other.

　参照電圧発生部１０２は、A/D変換部１０３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。この参照信号の波形は任意である。例えば、参照信号をランプ波（のこぎり波）としてもよい。以下においては、参照信号としてランプ波（Ramp）を用いる場合を例に説明する。参照電圧発生部１０２は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線１２２を介してA/D変換部１０３に供給される。 The reference voltage generator 102 generates a reference signal (also referred to as a reference voltage) that serves as a reference signal for A / D conversion of the A / D converter 103. The waveform of this reference signal is arbitrary. For example, the reference signal may be a ramp wave (sawtooth wave). Hereinafter, a case where a ramp wave (Ramp) is used as a reference signal will be described as an example. The reference voltage generation unit 102 includes, for example, a D / A conversion unit, and generates a reference signal (Ramp) by the D / A conversion unit. This reference signal (Ramp) is supplied to the A / D conversion unit 103 via the reference signal line 122.

　A/D変換部１０３は、その参照信号を用いて、画素アレイ１０１から垂直信号線１２１を介して伝送される（各単位画素から読み出された）アナログ信号等をA/D変換し、そのデジタルデータを、信号線１２３－１乃至信号線１２３－Ｎのいずれかを介して水平転送部１０４に出力する。以下において、信号線１２３－１乃至信号線１２３－Ｎを互いに区別して説明する必要が無い場合、信号線１２３と称する。 The A / D converter 103 uses the reference signal to A / D-convert an analog signal (read from each unit pixel) transmitted from the pixel array 101 via the vertical signal line 121, and The digital data is output to the horizontal transfer unit 104 via any one of the signal lines 123-1 to 123-N. Hereinafter, the signal lines 123-1 to 123 -N are referred to as signal lines 123 when it is not necessary to distinguish them from each other.

　水平転送部１０４は、A/D変換部１０３から信号線１２３を介して供給されるデジタルデータを、信号線１２４を介して記憶部１０５に順次に転送する。 The horizontal transfer unit 104 sequentially transfers digital data supplied from the A / D conversion unit 103 via the signal line 123 to the storage unit 105 via the signal line 124.

　記憶部１０５は、水平転送部１０４から供給されるデジタルデータを記憶し、保持する。 The storage unit 105 stores and holds digital data supplied from the horizontal transfer unit 104.

　演算部１０６は、記憶部１０５に記憶されるデジタルデータを、信号線１２６を介して取得し（読み出し）、相関二重サンプリング（CDS（Correlated Double Sampling））等の簡易な画像処理を行い、画素データを生成する。演算部１０６は、生成した画素データを、信号線１２６を介して、イメージセンサ１００の外部等に出力する。 The calculation unit 106 acquires (reads out) the digital data stored in the storage unit 105 via the signal line 126, performs simple image processing such as correlated double sampling (CDS (Correlated Sampling)), and the like. Generate data. The calculation unit 106 outputs the generated pixel data to the outside of the image sensor 100 or the like via the signal line 126.

　制御部１１１は、制御線１３１を介して制御信号を供給することにより参照電圧発生部１０２を制御する。また、制御部１１１は、制御線１３２を介して制御信号を供給することによりA/D変換部１０３を制御する。また、制御部１１１は、制御線１３３を介して制御信号を供給することにより水平転送部１０４を制御する。また、制御部１１１は、制御線１３４を介して制御信号を供給することにより演算部１０６を制御する、また、制御部１１１は、制御線１３５を介して制御信号を供給することにより垂直走査部１１２を制御する。このように、イメージセンサ１００の各部を制御することにより、制御部１１１は、イメージセンサ１００全体の動作（各部の動作）を制御する。 The control unit 111 controls the reference voltage generation unit 102 by supplying a control signal via the control line 131. In addition, the control unit 111 controls the A / D conversion unit 103 by supplying a control signal via the control line 132. In addition, the control unit 111 controls the horizontal transfer unit 104 by supplying a control signal through the control line 133. Further, the control unit 111 controls the arithmetic unit 106 by supplying a control signal via the control line 134, and the control unit 111 supplies a control signal via the control line 135 to thereby operate the vertical scanning unit. 112 is controlled. Thus, by controlling each part of the image sensor 100, the control unit 111 controls the operation of the entire image sensor 100 (operation of each part).

　なお、図２においては、上述した制御線１３１乃至制御線１３５がそれぞれ１本の点線（点線矢印）により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。 In FIG. 2, each of the control lines 131 to 135 described above is shown by one dotted line (dotted arrow), but these control lines are all configured by a plurality of control lines. It may be.

　垂直走査部１１２は、制御部１１１に制御されて、制御線１２７－１乃至制御線１２７－Ｍを介して制御信号を供給することにより、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。なお、以下において、制御線１２７－１乃至制御線１２７－Ｍを互いに区別して説明する必要が無い場合、制御線１２７と称する。 The vertical scanning unit 112 is controlled by the control unit 111 to control the operation of the transistors of each unit pixel of the pixel array 101 by supplying a control signal via the control lines 127-1 to 127-M. . Hereinafter, the control lines 127-1 to 127 -M will be referred to as control lines 127 when it is not necessary to distinguish them from each other.

　　＜画素アレイ＞
　画素アレイ１０１の主な構成例を図３に示す。上述したように、画素領域（画素アレイ１０１）には、複数の単位画素が面状に並べられて配置されている。図３の例の場合、Ｍ×Ｎ個の単位画素１４１（単位画素１４１－１１乃至単位画素１４１－ＭＮ）が、Ｍ行Ｎ列の行列状（アレイ状）に並べられて配置されている（Ｍ、Ｎは任意の自然数）。以下において、単位画素１４１－１１乃至単位画素１４１－ＭＮを互いに区別して説明する必要が無い場合、単位画素１４１と称する。単位画素１４１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。 <Pixel array>
A main configuration example of the pixel array 101 is shown in FIG. As described above, a plurality of unit pixels are arranged in a plane in the pixel region (pixel array 101). In the case of the example in FIG. 3, M × N unit pixels 141 (unit pixels 141-11 to unit pixels 141-MN) are arranged in a matrix (array) of M rows and N columns (array). M and N are arbitrary natural numbers). Hereinafter, the unit pixels 141-11 to 141-MN are referred to as unit pixels 141 when it is not necessary to distinguish them from each other. The arrangement of the unit pixels 141 is arbitrary, and may be an arrangement other than a matrix, such as a so-called honeycomb structure.

　図３に示されるように、単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線１２１（垂直信号線１２１－１乃至垂直信号線１２１－Ｎ）が形成されている。そして、各垂直信号線１２１は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号をA/D変換部１０３に伝送する。また、図３に示されるように、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線１２７（制御線１２７－１乃至制御線１２７－Ｍ）が形成されている。そして、各制御線１２７は、自身に対応する単位画素行の各単位画素に接続され、垂直走査部１１２から供給される制御信号を、その各単位画素に伝送する。 As shown in FIG. 3, a vertical signal line 121 (vertical signal line 121-1 to vertical signal line 121-N) is formed for each column (column) of the unit pixel 141 (hereinafter also referred to as a unit pixel column). ing. Each vertical signal line 121 is connected to each unit pixel in a column (unit pixel column) corresponding to itself, and transmits a signal read from each unit pixel to the A / D conversion unit 103. Further, as shown in FIG. 3, a control line 127 (control lines 127-1 to 127-M) is formed for each row of unit pixels 141 (hereinafter also referred to as unit pixel row). Each control line 127 is connected to each unit pixel in the unit pixel row corresponding to itself, and transmits a control signal supplied from the vertical scanning unit 112 to each unit pixel.

　つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線１２１と、自身が属する単位画素行に割り当てられた制御線１２７とに接続されており、その制御線１２７を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２１を介してA/D変換部１０３に供給する。 That is, the unit pixel 141 is connected to the vertical signal line 121 assigned to the column (unit pixel column) to which the unit pixel 141 belongs and the control line 127 assigned to the unit pixel row to which the unit pixel 141 belongs. Is driven based on a control signal supplied via the A, and supplies an electric signal obtained by itself to the A / D converter 103 via the vertical signal line 121.

　なお、図３において各行の制御線１２７は１本の線として示されているが、この各行の制御線１２７が複数の制御線により構成されるようにしてもよい。 In FIG. 3, the control line 127 of each row is shown as a single line, but the control line 127 of each row may be composed of a plurality of control lines.

　　＜単位画素構成＞
　図４は、単位画素１４１の回路構成の主な構成の例を示す図である。図４に示されるように、単位画素１４１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、およびセレクトトランジスタ１５５を有する。 <Unit pixel configuration>
FIG. 4 is a diagram illustrating an example of a main configuration of the circuit configuration of the unit pixel 141. As shown in FIG. 4, the unit pixel 141 includes a photodiode (PD) 151, a transfer transistor 152, a reset transistor 153, an amplification transistor 154, and a select transistor 155.

　フォトダイオード（PD）１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード（PD）１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続され、光電荷が光正孔として読み出される方式としてもよい。 The photodiode (PD) 151 photoelectrically converts the received light into a photocharge (here, photoelectrons) having a charge amount corresponding to the light quantity, and accumulates the photocharge. The accumulated photocharge is read out at a predetermined timing. The anode electrode of the photodiode (PD) 151 is connected to the ground (pixel ground) of the pixel region, and the cathode electrode is connected to the floating diffusion (FD) via the transfer transistor 152. Of course, the cathode electrode of the photodiode (PD) 151 is connected to the power supply (pixel power supply) in the pixel region, the anode electrode is connected to the floating diffusion (FD) through the transfer transistor 152, and the photocharge is read as a photohole. It is good also as a system.

　転送トランジスタ１５２は、フォトダイオード（PD）１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、垂直走査部１１２から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。つまり、この転送制御線（TRG）は、図３の制御線１２７に含まれる。 The transfer transistor 152 controls reading of photocharge from the photodiode (PD) 151. The transfer transistor 152 has a drain electrode connected to the floating diffusion and a source electrode connected to the cathode electrode of the photodiode (PD) 151. Further, a transfer control line (TRG) for transmitting a transfer control signal supplied from the vertical scanning unit 112 is connected to the gate electrode of the transfer transistor 152. That is, this transfer control line (TRG) is included in the control line 127 of FIG.

　転送制御線（TRG）の信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１５１からの光電荷の転送が行われない（フォトダイオード（PD）１５１において光電荷が蓄積される）。これに対して、転送制御線（TRG）の信号がオン状態のとき、フォトダイオード（PD）１５１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。 When the signal of the transfer control line (TRG) (that is, the gate potential of the transfer transistor 152) is in an off state, the transfer of photocharge from the photodiode (PD) 151 is not performed (the photocharge in the photodiode (PD) 151). Is accumulated). On the other hand, when the signal of the transfer control line (TRG) is in the on state, the photocharge accumulated in the photodiode (PD) 151 is transferred to the floating diffusion (FD).

　リセットトランジスタ１５３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１５３のゲート電極には、垂直走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。つまり、このリセット制御線（RST）は、図３の制御線１２７に含まれる。 The reset transistor 153 resets the potential of the floating diffusion (FD). The reset transistor 153 has a drain electrode connected to the power supply potential and a source electrode connected to the floating diffusion (FD). A reset control line (RST) that transmits a reset control signal supplied from the vertical scanning unit 112 is connected to the gate electrode of the reset transistor 153. That is, the reset control line (RST) is included in the control line 127 in FIG.

　リセット制御線（RST）の信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。 When the signal of the reset control line (RST) (that is, the gate potential of the reset transistor 153) is off, the floating diffusion (FD) is disconnected from the power supply potential. On the other hand, when the signal of the reset control line (RST) is in the ON state, the charge of the floating diffusion (FD) is discarded to the power supply potential, and the floating diffusion (FD) is reset.

　増幅トランジスタ１５４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。 The amplification transistor 154 amplifies the potential change of the floating diffusion (FD) and outputs it as an electric signal (analog signal). The amplification transistor 154 has a gate electrode connected to the floating diffusion (FD), a drain electrode connected to the source follower power supply voltage, and a source electrode connected to the drain electrode of the select transistor 155.

　例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１５５に出力する。 For example, the amplification transistor 154 outputs the potential of the floating diffusion (FD) reset by the reset transistor 153 to the select transistor 155 as a reset signal (reset level). In addition, the amplification transistor 154 outputs the potential of the floating diffusion (FD) to which the photocharge has been transferred by the transfer transistor 152 to the select transistor 155 as a light accumulation signal (signal level).

　セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２１（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、垂直走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。つまり、このセレクト制御線（SEL）は、図３の制御線１２７に含まれる。 The select transistor 155 controls the output of the electrical signal supplied from the amplification transistor 154 to the vertical signal line (VSL) 121 (that is, the A / D conversion unit 103). The select transistor 155 has a drain electrode connected to the source electrode of the amplification transistor 154 and a source electrode connected to the vertical signal line 121. A select control line (SEL) for transmitting a select control signal supplied from the vertical scanning unit 112 is connected to the gate electrode of the select transistor 155. That is, this select control line (SEL) is included in the control line 127 of FIG.

　セレクト制御線（SEL）の信号（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号として、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。 When the signal of the select control line (SEL) (that is, the gate potential of the select transistor 155) is off, the amplification transistor 154 and the vertical signal line 121 are electrically disconnected. Therefore, in this state, no reset signal, pixel signal, or the like is output from the unit pixel 141. On the other hand, when the select control line (SEL) is in the on state, the unit pixel 141 is in the selected state. That is, the amplification transistor 154 and the vertical signal line 121 are electrically connected, and a signal output from the amplification transistor 154 is supplied to the vertical signal line 121 as a pixel signal of the unit pixel 141. That is, a reset signal, a pixel signal, and the like are read from the unit pixel 141.

　　＜A/D変換部の構成＞
　次に、図５を参照して、A/D変換部１０３（図２）の構成例について説明する。図５に示されるように、A/D変換部１０３は、カラムA/D変換部１６１－１乃至カラムA/D変換部１６１－Ｎを有する。以下において、カラムA/D変換部１６１－1乃至カラムA/D変換部１６１－Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部１６１と称する。カラムA/D変換部１６１は、画素アレイ１０１のカラム（単位画素列）毎に設けられている。 <Configuration of A / D converter>
Next, a configuration example of the A / D conversion unit 103 (FIG. 2) will be described with reference to FIG. As shown in FIG. 5, the A / D conversion unit 103 includes column A / D conversion units 161-1 to 161-N. In the following, the column A / D conversion unit 161-1 to the column A / D conversion unit 161 -N are referred to as a column A / D conversion unit 161 when it is not necessary to distinguish them from each other. The column A / D converter 161 is provided for each column (unit pixel column) of the pixel array 101.

　そして、図５に示されるように、各カラムA/D変換部１６１（カラムA/D変換部１６１－１乃至カラムA/D変換部１６１－Ｎ）には、自身に対応するカラムの垂直信号線１２１（垂直信号線１２１－１乃至垂直信号線１２１－Ｎ）と、参照信号線１２２とが接続されている。各カラムA/D変換部１６１は、自身に対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される信号を、参照信号線１２２を介して参照電圧発生部１０２から供給される参照信号を利用して、A/D変換する。 As shown in FIG. 5, each column A / D converter 161 (column A / D converter 161-1 to column A / D converter 161-N) receives a vertical signal of the column corresponding to itself. The line 121 (vertical signal line 121-1 to vertical signal line 121-N) and the reference signal line 122 are connected. Each column A / D converter 161 reads a signal read from the unit pixel 141 of the column corresponding to itself and supplied through the vertical signal line 121 of the column, and generates a reference voltage through the reference signal line 122. A / D conversion is performed using the reference signal supplied from the unit 102.

　また、図５に示されるように、各カラムA/D変換部１６１には、自身に対応するカラムの信号線１２３（信号線１２３－１乃至信号線１２３－Ｎ）が接続されている。各カラムA/D変換部１６１は、自身において得られたA/D変換結果を、自身に対応する信号線１２３を介して水平転送部１０４に供給する。 Further, as shown in FIG. 5, each column A / D converter 161 is connected to a signal line 123 (signal line 123-1 to signal line 123-N) corresponding to itself. Each column A / D conversion unit 161 supplies the A / D conversion result obtained by itself to the horizontal transfer unit 104 via the signal line 123 corresponding to the column A / D conversion unit 161.

　さらに、図５に示されるように、各カラムA/D変換部１６１には、制御線１３２（制御線１３２－１乃至制御線１３２－Ｎ）が接続されている。各カラムA/D変換部１６１は、自身に対応する制御線１３２を介して制御部１１１から供給される制御信号（すなわち、制御部１１１の制御）に基づいて駆動する。 Further, as shown in FIG. 5, a control line 132 (control line 132-1 to control line 132-N) is connected to each column A / D converter 161. Each column A / D conversion unit 161 is driven based on a control signal (that is, control of the control unit 111) supplied from the control unit 111 via a control line 132 corresponding to the column A / D conversion unit 161.

　なお、カラムA/D変換部１６１は、２ステップ型のシングルスロープA/D変換方式（2step型SS-ADC）でA/D変換を行う。より具体的には、カラムA/D変換部１６１は、１ステップ目において、低分解能モード（coarseモード）で上位ビットのA/D変換を行い、２ステップ目において、高分解能モード（fineモード）で下位ビットのA/D変換を行う。つまり、カラムA/D変換部１６１は、粗い分解能で入力信号の信号レベルを含むレンジを特定した後、そのレンジについて細かい分解能で詳細に信号レベルを解析する。このような２ステップ型のシングルスロープA/D変換方式を採用することにより、カラムA/D変換部１６１は、１ステップ型のシングルスロープA/D変換方式よりも効率よく（高速に）A/D変換を行うことができる。 The column A / D converter 161 performs A / D conversion by a two-step single slope A / D conversion method (two-step SS-ADC). More specifically, the column A / D converter 161 performs A / D conversion of upper bits in the low resolution mode (coarse mode) in the first step, and performs the high resolution mode (fine mode) in the second step. Performs A / D conversion of the lower bits with. That is, the column A / D conversion unit 161 specifies a range including the signal level of the input signal with coarse resolution, and then analyzes the signal level in detail with fine resolution for the range. By adopting such a two-step single slope A / D conversion method, the column A / D converter 161 is more efficient (faster) than the one-step single slope A / D conversion method. D conversion can be performed.

　　＜カラムA/D変換部の構成＞
　次に、図６を参照して、カラムA/D変換部１６１（図５）の構成例について説明する。図６に示されるように、カラムA/D変換部１６１は、比較部１７１、カウンタ１７２、キャパシタ１７３、電荷蓄積部１７４、および容量制御部１７５を有する。 <Configuration of column A / D converter>
Next, a configuration example of the column A / D conversion unit 161 (FIG. 5) will be described with reference to FIG. As illustrated in FIG. 6, the column A / D conversion unit 161 includes a comparison unit 171, a counter 172, a capacitor 173, a charge storage unit 174, and a capacitance control unit 175.

　２入力１出力の比較部１７１は、その入力端子HiZ_VSLが、キャパシタ１７３を介して、自身の対応するカラムの垂直信号線１２１に接続され、その入力端子HiZ_DACが、電荷蓄積部１７４を介して参照信号線１２２に接続され、その出力端子Voが、カウンタ１７２に接続されている。 The comparison unit 171 with two inputs and one output has its input terminal HiZ_VSL connected to the vertical signal line 121 of its corresponding column via the capacitor 173, and its input terminal HiZ_DAC is referenced via the charge storage unit 174. It is connected to the signal line 122 and its output terminal Vo is connected to the counter 172.

　比較部１７１は、垂直信号線１２１およびキャパシタ１７３を介して入力端子HiZ_VSLに入力される入力信号（例えば単位画素１４１から読み出されたアナログ信号）と、参照信号線１２２および電荷蓄積部１７４を介して入力端子HiZ_DACに入力される参照信号とを比較し（信号レベルの比較を行い）、その比較結果をカウンタ１７２に出力する。つまり、比較部１７１は、入力信号と参照信号とのいずれの信号レベルが大きいかを示す信号を出力端子Voから出力し、カウンタ１７２に供給する。 The comparison unit 171 receives an input signal (for example, an analog signal read from the unit pixel 141) input to the input terminal HiZ_VSL via the vertical signal line 121 and the capacitor 173, and the reference signal line 122 and the charge storage unit 174. The reference signal input to the input terminal HiZ_DAC is compared (the signal level is compared), and the comparison result is output to the counter 172. That is, the comparison unit 171 outputs a signal indicating which signal level of the input signal or the reference signal is higher from the output terminal Vo and supplies the signal to the counter 172.

　例えば、この比較結果を示す信号は、１ビットのデジタルデータである。例えば、参照信号（入力端子HiZ_DACに入力される信号）の信号レベルが、入力信号（入力端子HiZ_VSLに入力される信号）の信号レベルより大きい場合、この比較結果を示す信号の値が「０」となり、逆の場合、値が「１」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。 For example, the signal indicating the comparison result is 1-bit digital data. For example, when the signal level of the reference signal (signal input to the input terminal HiZ_DAC) is higher than the signal level of the input signal (signal input to the input terminal HiZ_VSL), the value of the signal indicating the comparison result is “0”. In the opposite case, the value is “1”. Of course, the method of taking the value of this signal may be reversed. The bit length of the signal indicating the comparison result is arbitrary, and may be information composed of a plurality of bits.

　カウンタ１７２は、入力端子が比較部１７１の出力端子Voに接続され、出力端子が、自身の対応するカラムの信号線１２３に接続されている。カウンタ１７２には、比較部１７１から比較結果が供給される。カウンタ１７２は、カウント開始からその比較結果が反転（出力端子Voの信号レベルが変化）するまでの時間（例えば、クロック信号のクロック数）をカウントする。そして、カウンタ１７２は、比較結果が反転した時点でそれまでのカウント値を、入力信号（比較部１７１の入力端子HiZ_VSLに入力される信号）のA/D変換結果として、信号線１２３を介して水平転送部１０４に出力する。 The counter 172 has an input terminal connected to the output terminal Vo of the comparator 171 and an output terminal connected to the signal line 123 of the corresponding column. The comparison result is supplied from the comparison unit 171 to the counter 172. The counter 172 counts the time (for example, the number of clock signals) from the start of counting until the comparison result is inverted (the signal level of the output terminal Vo changes). Then, the counter 172 converts the count value up to that point when the comparison result is inverted as the A / D conversion result of the input signal (the signal input to the input terminal HiZ_VSL of the comparison unit 171) via the signal line 123. Output to the horizontal transfer unit 104.

　キャパシタ１７３は、垂直信号線１２１と比較部１７１の入力端子HiZ_VSLとに接続される、容量が固定の（所定の容量を有する）キャパシタである。 The capacitor 173 is a capacitor having a fixed capacity (having a predetermined capacity) connected to the vertical signal line 121 and the input terminal HiZ_VSL of the comparison unit 171.

　電荷蓄積部１７４は、参照信号線１２２と比較部１７１の入力端子HiZ_DACとに接続される、容量が可変のキャパシタである。電荷蓄積部１７４の構成は任意である。図６の例の場合、電荷蓄積部１７４は、固定容量の複数のキャパシタ（キャパシタ１８１乃至キャパシタ１８５）と複数のスイッチ（スイッチ１９１乃至スイッチ１９５）とを有する。 The charge storage unit 174 is a capacitor having a variable capacitance connected to the reference signal line 122 and the input terminal HiZ_DAC of the comparison unit 171. The configuration of the charge storage unit 174 is arbitrary. In the example of FIG. 6, the charge storage unit 174 includes a plurality of capacitors (capacitors 181 to 185) having a fixed capacity and a plurality of switches (switches 191 to 195).

　キャパシタ１８１は、一方の端子がキャパシタ１８５、スイッチ１９１、およびスイッチ１９４に接続され、他方の端子が比較部１７１の入力端子HiZ_DACに接続される、固定用容量のキャパシタである。キャパシタ１８２は、一方の端子がスイッチ１９２、スイッチ１９４、およびスイッチ１９５に接続され、他方の端子が比較部１７１の入力端子HiZ_DACに接続される、固定用容量のキャパシタである。キャパシタ１８３は、一方の端子がスイッチ１９３とスイッチ１９５とに接続され、他方の端子が比較部１７１の入力端子HiZ_DACに接続される、固定用容量のキャパシタである。キャパシタ１８４は、一方の端子が参照信号線１２２に接続され、他方の端子が比較部１７１の入力端子HiZ_DACに接続される、固定用容量のキャパシタである。キャパシタ１８５は、一方の端子がキャパシタ１８１、スイッチ１９１、およびスイッチ１９４に接続され、他方の端子がグランド（GND）に接続される、固定用容量のキャパシタである。なお、これらのキャパシタの容量は、任意である。 The capacitor 181 is a capacitor with a fixed capacity, one terminal of which is connected to the capacitor 185, the switch 191 and the switch 194 and the other terminal is connected to the input terminal HiZ_DAC of the comparison unit 171. The capacitor 182 is a fixed-capacitance capacitor having one terminal connected to the switch 192, the switch 194, and the switch 195 and the other terminal connected to the input terminal HiZ_DAC of the comparison unit 171. The capacitor 183 is a fixed capacitor having one terminal connected to the switch 193 and the switch 195 and the other terminal connected to the input terminal HiZ_DAC of the comparison unit 171. The capacitor 184 is a capacitor with a fixed capacity, one terminal connected to the reference signal line 122 and the other terminal connected to the input terminal HiZ_DAC of the comparator 171. The capacitor 185 is a capacitor with a fixed capacity, one terminal connected to the capacitor 181, the switch 191, and the switch 194, and the other terminal connected to the ground (GND). The capacitance of these capacitors is arbitrary.

　スイッチ１９１は、一方の端子が参照信号線１２２に接続され、他方の端子がキャパシタ１８１、キャパシタ１８５、およびスイッチ１９４に接続され、両端子間の接続を制御する。スイッチ１９２は、一方の端子が参照信号線１２２に接続され、他方の端子がキャパシタ１８２、スイッチ１９４、およびスイッチ１９５に接続され、両端子間の接続を制御する。スイッチ１９３は、一方の端子が参照信号線１２２に接続され、他方の端子がキャパシタ１８３およびスイッチ１９５に接続され、両端子間の接続を制御する。スイッチ１９４は、一方の端子がキャパシタ１８１、キャパシタ１８５、およびスイッチ１９１に接続され、他方の端子が、キャパシタ１８２、スイッチ１９２、およびスイッチ１９５に接続され、両端子間の接続を制御する。スイッチ１９５は、一方の端子がキャパシタ１８２、スイッチ１９２、およびスイッチ１９４に接続され、他方の端子が、キャパシタ１８３およびスイッチ１９３に接続され、両端子間の接続を制御する。 The switch 191 has one terminal connected to the reference signal line 122 and the other terminal connected to the capacitor 181, the capacitor 185, and the switch 194, and controls the connection between both terminals. The switch 192 has one terminal connected to the reference signal line 122 and the other terminal connected to the capacitor 182, the switch 194, and the switch 195, and controls the connection between both terminals. The switch 193 has one terminal connected to the reference signal line 122 and the other terminal connected to the capacitor 183 and the switch 195, and controls the connection between both terminals. Switch 194 has one terminal connected to capacitor 181, capacitor 185, and switch 191, and the other terminal connected to capacitor 182, switch 192, and switch 195, and controls the connection between both terminals. The switch 195 has one terminal connected to the capacitor 182, the switch 192, and the switch 194, and the other terminal connected to the capacitor 183 and the switch 193, and controls connection between both terminals.

　つまり、図６に示されるように、キャパシタ１８１乃至キャパシタ１８４は、参照信号線１２２と比較部１７１の入力端子HiZ_DACとの間に、互いに並列に構成され、スイッチ１９１乃至スイッチ１９３は、それぞれ、キャパシタ１８１乃至キャパシタ１８３と参照信号線１２２との接続を制御する。そして、スイッチ１９１乃至スイッチ１９３がオン・オフすることにより、電荷蓄積部１７４の容量（参照信号線１２２と比較部１７１の入力端子HiZ_DACとの間の容量）が制御される。 That is, as illustrated in FIG. 6, the capacitors 181 to 184 are configured in parallel with each other between the reference signal line 122 and the input terminal HiZ_DAC of the comparator 171, and the switches 191 to 193 are respectively connected to the capacitors Connection between the reference numerals 181 to 183 and the reference signal line 122 is controlled. Then, when the switches 191 to 193 are turned on / off, the capacitance of the charge storage unit 174 (the capacitance between the reference signal line 122 and the input terminal HiZ_DAC of the comparison unit 171) is controlled.

　このように容量可変の電荷蓄積部１７４を適用することにより、固定容量の場合よりも、参照信号の信号レベルを自由にシフトさせることができるので、カラムA/D変換部１６１は、より広いレンジの参照信号を用いてA/D変換を行うことができる。理想的には、この電荷蓄積部１７４によって参照信号の信号レベルを任意にシフトさせることができるので、カラムA/D変換部１６１は、参照信号がどのようなレンジの信号であっても、A/D変換を行うことができるようになる。 By applying the charge storage unit 174 having a variable capacity in this way, the signal level of the reference signal can be freely shifted as compared with the case of a fixed capacitor, so that the column A / D conversion unit 161 has a wider range. A / D conversion can be performed using the reference signal. Ideally, the signal level of the reference signal can be arbitrarily shifted by the charge storage unit 174, so that the column A / D conversion unit 161 does not have any range of signals as the reference signal. / D conversion can be performed.

　したがって、参照信号の仕様（つまり参照電圧発生部１０２の仕様）から独立してカラムA/D変換部１６１の設計を行うことができる（少なくとも、カラムA/D変換部１６１の設計の、参照信号の仕様への依存度を低減させることができる）。したがって、カラムA/D変換部１６１の設計の自由度を増大させ、その難易度を低減させることができ、開発や製造のコストの増大を抑制することができる。 Therefore, it is possible to design the column A / D converter 161 independently from the specification of the reference signal (that is, the specification of the reference voltage generator 102) (at least the reference signal of the design of the column A / D converter 161). Can be less dependent on specifications). Therefore, the degree of design freedom of the column A / D conversion unit 161 can be increased, the difficulty thereof can be reduced, and an increase in development and manufacturing costs can be suppressed.

　また、電荷蓄積部１７４の容量制御は、任意のタイミングにおいて行うことができる。例えば、A/D変換（信号レベルの比較）のステップ毎に行うこともできる。さらに、電荷蓄積部１７４の容量制御により、参照信号（ランプ波）の波形の傾きを制御することもできる。つまり、例えば、電荷蓄積部１７４の容量制御により、各ステップのA/D変換のレンジを制御することができる。すなわち、電荷蓄積部１７４の容量制御により、複数ステップ型のシングルスロープA/D変換方式を実現することができる。 Further, the capacity control of the charge storage unit 174 can be performed at an arbitrary timing. For example, it can be performed for each step of A / D conversion (signal level comparison). Further, the slope of the waveform of the reference signal (ramp wave) can be controlled by controlling the capacity of the charge storage unit 174. That is, for example, the A / D conversion range of each step can be controlled by the capacity control of the charge storage unit 174. In other words, a multi-step single slope A / D conversion method can be realized by controlling the capacity of the charge storage unit 174.

　例えば、キャパシタ１７３、並びに、キャパシタ１８１乃至キャパシタ１８４の容量比を、キャパシタ１７３：キャパシタ１８１：キャパシタ１８２：キャパシタ１８３：キャパシタ１８４＝８：４：２：１：１とする。 For example, the capacitance ratio of the capacitor 173 and the capacitors 181 to 184 is set to capacitor 173: capacitor 181: capacitor 182: capacitor 183: capacitor 184 = 8: 4: 2: 1: 1.

　この場合、電荷蓄積部１７４の容量（参照信号線１２２と比較部１７１の入力端子HiZ_DACとの間の容量）は、スイッチ１９１乃至スイッチ１９３が全てオン状態（両端子間を接続）のとき、キャパシタ１７３の容量と同一となる。この状態を状態０とする。 In this case, the capacitance of the charge storage unit 174 (capacitance between the reference signal line 122 and the input terminal HiZ_DAC of the comparison unit 171) is the capacitance when the switches 191 to 193 are all in the on state (the two terminals are connected). It becomes the same as the capacity of 173. This state is referred to as state 0.

　スイッチ１９１のみがオフ状態（両端子間を切断）にされると、キャパシタ１８１が参照信号線１２２から切り離される。この状態を状態１とする。状態１の場合、電荷蓄積部１７４の容量は状態０の1/2となる。したがって、状態１の場合、比較部１７１の入力端子HiZ_DACに入力される参照信号（ランプ波）のレンジ幅および傾きは、状態０の1/2となる。 When only the switch 191 is turned off (between both terminals), the capacitor 181 is disconnected from the reference signal line 122. This state is referred to as state 1. In the case of state 1, the capacity of the charge storage unit 174 is ½ that of state 0. Therefore, in the case of the state 1, the range width and the slope of the reference signal (ramp wave) input to the input terminal HiZ_DAC of the comparison unit 171 are ½ of the state 0.

　したがって、例えば、１ステップ目（coarseモード）の比較において電荷蓄積部１７４を状態０にし、２ステップ目（fineモード）の比較において電荷蓄積部１７４を状態１にするようにする。このようにして、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定するようにすることにより、１ステップ目と２ステップ目とで参照信号の波形の傾きを変えずに、coarseモードとして１ビットのA/D変換を行う２ステップ型のシングルスロープA/D変換方式を実現することができる。 Therefore, for example, the charge storage unit 174 is set to state 0 in the first step (coarse mode) comparison, and the charge storage unit 174 is set to state 1 in the second step (fine mode) comparison. In this way, by setting the offset of the reference signal of the second step according to the comparison result of the first step, the slope of the reference signal waveform is not changed between the first step and the second step. As a coarse mode, a two-step single slope A / D conversion system that performs 1-bit A / D conversion can be realized.

　なお、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定するようにするためには、１ステップ目において、電荷蓄積部１７４を状態０にして比較を開始し、比較結果の反転タイミングに応じたタイミングで電荷蓄積部１７４を状態１にすればよい。このようにすると、参照信号の信号レベルが比較結果の反転タイミングに応じた値になるので、２ステップ目の参照信号のオフセットにその値が反映される。つまり、２ステップ目の参照信号のオフセットが１ステップ目の比較結果に応じて設定される。 In order to set the offset of the reference signal in the second step according to the comparison result in the first step, in the first step, the charge storage unit 174 is set to the state 0 and the comparison is started. The charge storage portion 174 may be set to the state 1 at a timing corresponding to the inversion timing of. In this way, the signal level of the reference signal becomes a value corresponding to the inversion timing of the comparison result, and the value is reflected in the offset of the reference signal at the second step. That is, the offset of the reference signal at the second step is set according to the comparison result at the first step.

　また、スイッチ１９１とスイッチ１９２とがオフ状態（両端子間を切断）にされると、キャパシタ１８１とキャパシタ１８２とが参照信号線１２２から切り離される。この状態を状態２とする。状態２の場合、電荷蓄積部１７４の容量は状態０の1/4となる。したがって、状態２の場合、比較部１７１の入力端子HiZ_DACに入力される参照信号（ランプ波）のレンジ幅および傾きは、状態０の1/4となる。 Further, when the switch 191 and the switch 192 are turned off (between both terminals), the capacitor 181 and the capacitor 182 are disconnected from the reference signal line 122. This state is referred to as state 2. In the case of the state 2, the capacity of the charge storage unit 174 is 1/4 that of the state 0. Therefore, in the case of the state 2, the range width and the slope of the reference signal (ramp wave) input to the input terminal HiZ_DAC of the comparison unit 171 are 1/4 of the state 0.

　したがって、例えば、１ステップ目（coarseモード）の比較において電荷蓄積部１７４を状態０にし、２ステップ目（fineモード）の比較において電荷蓄積部１７４を状態２にするようにする。このようにして、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定するようにすることにより、１ステップ目と２ステップ目とで参照信号の波形の傾きを変えずに、coarseモードとして２ビットのA/D変換を行う２ステップ型のシングルスロープA/D変換方式を実現することができる。 Therefore, for example, the charge storage unit 174 is set to state 0 in the first step (coarse mode) comparison, and the charge storage unit 174 is set to state 2 in the second step (fine mode) comparison. In this way, by setting the offset of the reference signal of the second step according to the comparison result of the first step, the slope of the reference signal waveform is not changed between the first step and the second step. As a coarse mode, a two-step single slope A / D conversion system that performs 2-bit A / D conversion can be realized.

　なお、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定するようにするためには、１ステップ目において、電荷蓄積部１７４を状態０にして比較を開始し、比較結果の反転タイミングに応じたタイミングで電荷蓄積部１７４を状態２にすればよい。このようにすると、参照信号の信号レベルが比較結果の反転タイミングに応じた値になるので、２ステップ目の参照信号のオフセットにその値が反映される。つまり、２ステップ目の参照信号のオフセットが１ステップ目の比較結果に応じて設定される。 In order to set the offset of the reference signal in the second step according to the comparison result in the first step, in the first step, the charge storage unit 174 is set to the state 0 and the comparison is started. The charge storage unit 174 may be set to the state 2 at a timing corresponding to the inversion timing of. In this way, the signal level of the reference signal becomes a value corresponding to the inversion timing of the comparison result, and the value is reflected in the offset of the reference signal at the second step. That is, the offset of the reference signal at the second step is set according to the comparison result at the first step.

　また、スイッチ１９１乃至スイッチ１９３がオフ状態（両端子間を切断）にされると、キャパシタ１８１乃至キャパシタ１８３が参照信号線１２２から切り離される。この状態を状態３とする。状態３の場合、電荷蓄積部１７４の容量は状態０の1/8となる。したがって、比較部１７１の入力端子HiZ_DACに入力される参照信号（ランプ波）のレンジ幅および傾きは、状態０の1/8となる。 Further, when the switches 191 to 193 are turned off (between both terminals), the capacitors 181 to 183 are disconnected from the reference signal line 122. This state is referred to as state 3. In the state 3, the capacity of the charge storage unit 174 is 1/8 of the state 0. Therefore, the range width and slope of the reference signal (ramp wave) input to the input terminal HiZ_DAC of the comparison unit 171 are 1/8 of the state 0.

　したがって、例えば、１ステップ目（coarseモード）の比較において電荷蓄積部１７４を状態０にし、２ステップ目（fineモード）の比較において電荷蓄積部１７４を状態３にするようにする。このようにして、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定するようにすることにより、１ステップ目と２ステップ目とで参照信号の波形の傾きを変えずに、coarseモードとして３ビットのA/D変換を行う２ステップ型のシングルスロープA/D変換方式を実現することができる。 Therefore, for example, the charge storage unit 174 is set to state 0 in the first step (coarse mode) comparison, and the charge storage unit 174 is set to state 3 in the second step (fine mode) comparison. In this way, by setting the offset of the reference signal of the second step according to the comparison result of the first step, the slope of the reference signal waveform is not changed between the first step and the second step. As a coarse mode, a two-step single slope A / D conversion system that performs 3-bit A / D conversion can be realized.

　なお、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定するようにするためには、１ステップ目において、電荷蓄積部１７４を状態０にして比較を開始し、比較結果の反転タイミングに応じたタイミングで電荷蓄積部１７４を状態３にすればよい。このようにすると、参照信号の信号レベルが比較結果の反転タイミングに応じた値になるので、２ステップ目の参照信号のオフセットにその値が反映される。つまり、２ステップ目の参照信号のオフセットが１ステップ目の比較結果に応じて設定される。 In order to set the offset of the reference signal in the second step according to the comparison result in the first step, in the first step, the charge storage unit 174 is set to the state 0 and the comparison is started. The charge storage unit 174 may be set to the state 3 at a timing corresponding to the inversion timing of. In this way, the signal level of the reference signal becomes a value corresponding to the inversion timing of the comparison result, and the value is reflected in the offset of the reference signal at the second step. That is, the offset of the reference signal at the second step is set according to the comparison result at the first step.

　さらに、カラムA/D変換部１６１は、オフ状態にするスイッチを選択する（スイッチ１９１乃至スイッチ１９３のいずれをオフにするかを選択する）ことによって、上述したように、coarseモードの分解能が１ビットの場合から３ビットの場合まで対応する（２ステップ型のシングルスロープA/D変換方式を実現する）ことができる。つまり、カラムA/D変換部１６１は、coarseモードの多様な分解能に対応することができる。 Further, the column A / D converter 161 selects the switch to be turned off (selects which of the switches 191 to 193 is turned off), so that the resolution of the coarse mode is 1 as described above. From the case of bits to the case of 3 bits can be handled (a 2-step single slope A / D conversion method can be realized). That is, the column A / D converter 161 can cope with various resolutions in the coarse mode.

　なお、電荷蓄積部１７４の構成は任意であり、キャパシタやスイッチの数も任意である。つまり、カラムA/D変換部１６１は、任意の分解能のcoarseモードに対応することができ、任意の数の分解能のcoarseモードにも対応することができる。 The configuration of the charge storage unit 174 is arbitrary, and the number of capacitors and switches is also arbitrary. That is, the column A / D conversion unit 161 can correspond to a coarse mode with an arbitrary resolution, and can also correspond to a coarse mode with an arbitrary number of resolutions.

　例えば、coarseモードとして４ビットのA/D変換を行う２ステップ型のシングルスロープA/D変換方式を実現するためには、電荷蓄積部１７４の容量が状態０の1/16となる状態４を設けるようにし、２ステップ目（fineモード）の比較において電荷蓄積部１７４を状態４にすればよい。同様に、例えば、coarseモードとして５ビットのA/D変換を行う２ステップ型のシングルスロープA/D変換方式を実現するためには、電荷蓄積部１７４の容量が状態０の1/32となる状態５を設けるようにし、２ステップ目（fineモード）の比較において電荷蓄積部１７４を状態５にすればよい。 For example, in order to realize a two-step single slope A / D conversion method that performs 4-bit A / D conversion as the coarse mode, state 4 in which the capacity of charge storage unit 174 is 1/16 of state 0 is set. The charge storage unit 174 may be set to the state 4 in the comparison in the second step (fine mode). Similarly, for example, in order to realize a two-step single slope A / D conversion method that performs 5-bit A / D conversion as the coarse mode, the capacity of the charge storage unit 174 becomes 1/32 of the state 0. The state 5 is provided, and the charge storage unit 174 may be set to the state 5 in the comparison of the second step (fine mode).

　このように、A/D変換方式として選択肢を設けることにより、カラムA/D変換部１６１は、例えば動作モード等に応じてより適切なA/D変換方式を採用することができ、より適切なA/D変換を行うことができる。 As described above, by providing options as the A / D conversion method, the column A / D conversion unit 161 can adopt a more appropriate A / D conversion method according to, for example, the operation mode and the like. A / D conversion can be performed.

　例えば、イメージセンサ１００が、動画像と静止画像の両方を撮像することができるとする。一般的に静止画像の方が動画像よりも高画質化が要求される。例えば、静止画像のA/D変換の方が、動画像のA/D変換よりも高分解能化することが望まれる。このような場合、カラムA/D変換部１６１は、オフ状態するスイッチを選択し、静止画像をA/D変換する場合のcoarseモードの分解能を、動画像の場合のcoarseモードの分解能よりも高くすることにより、より容易に、静止画像を動画像よりも高画質化することができる。 For example, it is assumed that the image sensor 100 can capture both a moving image and a still image. Generally, still images are required to have higher image quality than moving images. For example, it is desired that the A / D conversion of a still image has a higher resolution than the A / D conversion of a moving image. In such a case, the column A / D converter 161 selects a switch to be turned off, and the resolution of the coarse mode when A / D converting a still image is higher than the resolution of the coarse mode in the case of a moving image. By doing so, it is possible to improve the image quality of a still image more easily than a moving image.

　さらに、同様にして、３ステップ以上のシングルスロープA/D変換方式も容易に実現することができる。例えば、１ステップ目の比較において電荷蓄積部１７４を状態０にし、２ステップ目の比較において電荷蓄積部１７４を状態１にし、３ステップ目の比較において電荷蓄積部１７４を状態２にするようにする。このようにして、２ステップ目の参照信号のオフセットを１ステップ目の比較結果に応じて設定し、３ステップ目の参照信号のオフセットを２ステップ目の比較結果に応じて設定するようにすることにより、各ステップで参照信号の波形の傾きを変えずに、３ステップ型のシングルスロープA/D変換方式を容易に実現することができる。この場合も、オフセットの設定の仕方は上述した例と同様である。もちろん、４ステップ以上の場合も同様にして実現することができる。 Furthermore, similarly, a single slope A / D conversion method of 3 steps or more can be easily realized. For example, the charge storage unit 174 is set to state 0 in the first step comparison, the charge storage unit 174 is set to state 1 in the second step comparison, and the charge storage unit 174 is set to state 2 in the third step comparison. . In this way, the offset of the reference signal at the second step is set according to the comparison result at the first step, and the offset of the reference signal at the third step is set according to the comparison result at the second step. Thus, a three-step single slope A / D conversion method can be easily realized without changing the slope of the waveform of the reference signal at each step. Also in this case, the method of setting the offset is the same as in the above-described example. Of course, the case of four steps or more can be similarly realized.

　以上のようにして、理想的には、電荷蓄積部１７４の容量制御によって、比較部１７１の入力端子HiZ_DACに入力される参照信号（ランプ波）のレンジ幅や傾きを任意に制御することができる。したがって、参照電圧発生部１０２から出力される参照信号（ランプ波）の波形の傾きを、ステップ毎に変える必要がなくなる。換言するに、参照電圧発生部１０２は、各ステップにおいて同様の傾きのランプ波を出力すれば良い。したがって、参照電圧発生部１０２に求められる機能が低減され、参照電圧発生部１０２の設計がより容易になる。例えば、参照電圧発生部１０２として特殊な仕様が不要になるので、より汎用の参照電圧発生部１０２を適用することができるようになる。また、参照電圧発生部１０２の構成をより簡易化することができ、回路規模や消費電力の増大を抑制することもできる。 As described above, ideally, the range width and inclination of the reference signal (ramp wave) input to the input terminal HiZ_DAC of the comparison unit 171 can be arbitrarily controlled by the capacitance control of the charge storage unit 174. . Therefore, it is not necessary to change the slope of the waveform of the reference signal (ramp wave) output from the reference voltage generator 102 for each step. In other words, the reference voltage generator 102 may output a ramp wave having the same slope at each step. Therefore, the function required for the reference voltage generator 102 is reduced, and the design of the reference voltage generator 102 becomes easier. For example, since a special specification is unnecessary for the reference voltage generation unit 102, a more general-purpose reference voltage generation unit 102 can be applied. Further, the configuration of the reference voltage generation unit 102 can be further simplified, and an increase in circuit scale and power consumption can be suppressed.

　さらに、各ステップにおいて、参照電圧発生部１０２が参照信号の波形の傾きを切り替える必要が無くなるので、セトリング等の、本来のA/D変換処理以外の不要な時間の増大を抑制することができる。 Furthermore, since it is not necessary for the reference voltage generator 102 to switch the slope of the waveform of the reference signal in each step, an increase in unnecessary time other than the original A / D conversion process such as settling can be suppressed.

　なお、上述したように、電荷蓄積部１７４を複数のキャパシタと複数のスイッチとにより構成することにより、上述したような容量制御をより容易に実現することができる。したがって、カラムA/D変換部１６１の回路規模の増大を抑制することができる。 As described above, by configuring the charge storage unit 174 with a plurality of capacitors and a plurality of switches, the above-described capacitance control can be more easily realized. Therefore, an increase in the circuit scale of the column A / D conversion unit 161 can be suppressed.

　図６に戻り、キャパシタ１８５は、初期状態において参照信号の電位を保持（サンプルアンドホールド）する容量である。このキャパシタ１８５の容量は、十分な大きさであれば任意である（例えば100fF乃至1pF程度でもよい）。図６に示されるように、スイッチ１９１がオフ状態になり、参照信号線１２２から切り離されたキャパシタ１８１は、このキャパシタ１８５に接続されているので、kTCノイズを抑制することができる。 Referring back to FIG. 6, the capacitor 185 is a capacitor that holds the potential of the reference signal (sample and hold) in the initial state. The capacitance of the capacitor 185 is arbitrary as long as it is sufficiently large (for example, it may be about 100 fF to 1 pF). As shown in FIG. 6, the switch 191 is turned off and the capacitor 181 disconnected from the reference signal line 122 is connected to the capacitor 185, so that kTC noise can be suppressed.

　また、スイッチ１９４およびスイッチ１９５は、キャパシタ１８１乃至キャパシタ１８３同士の接続を制御することにより、キャパシタ１８２やキャパシタ１８３と、キャパシタ１８５との接続を制御する。 Further, the switch 194 and the switch 195 control the connection between the capacitor 182 and the capacitor 183 and the capacitor 185 by controlling the connection between the capacitors 181 to 183.

　例えば、スイッチ１９１とスイッチ１９２をオフ状態にするとともに、スイッチ１９４をオン状態にするようにしてもよい。これにより、参照信号線１２２から切り離されたキャパシタ１８１およびキャパシタ１８２が、キャパシタ１８５に接続されるので、kTCノイズを抑制することができる。 For example, the switch 191 and the switch 192 may be turned off and the switch 194 may be turned on. Thereby, the capacitor 181 and the capacitor 182 separated from the reference signal line 122 are connected to the capacitor 185, so that kTC noise can be suppressed.

　また、例えば、スイッチ１９１乃至スイッチ１９３をオフ状態にするとともに、スイッチ１９４およびスイッチ１９５をオン状態にするようにしてもよい。これにより、参照信号線１２２から切り離されたキャパシタ１８１乃至キャパシタ１８３が、キャパシタ１８５に接続されるので、kTCノイズを抑制することができる。 Further, for example, the switches 191 to 193 may be turned off and the

switches

194 and 195 may be turned on. Accordingly, the capacitors 181 to 183 separated from the reference signal line 122 are connected to the capacitor 185, so that kTC noise can be suppressed.

　容量制御部１７５は、制御部１１１から制御線１３２を介して供給される制御信号に基づいて（制御部１１１の制御に従って）、これらのスイッチ１９１乃至スイッチ１９５を制御する。容量制御部１７５は、制御線SW1を介して制御信号をスイッチ１９１に供給することにより、スイッチ１９１をオン状態にしたり、オフ状態にしたりする。容量制御部１７５は、制御線SW2を介して制御信号をスイッチ１９２に供給することにより、スイッチ１９２をオン状態にしたり、オフ状態にしたりする。容量制御部１７５は、制御線SW3を介して制御信号をスイッチ１９３に供給することにより、スイッチ１９３をオン状態にしたり、オフ状態にしたりする。容量制御部１７５は、制御線SW2'を介して制御信号をスイッチ１９４に供給することにより、スイッチ１９４をオン状態にしたり、オフ状態にしたりする。容量制御部１７５は、制御線SW3'を介して制御信号をスイッチ１９５に供給することにより、スイッチ１９５をオン状態にしたり、オフ状態にしたりする。 The capacity control unit 175 controls the switches 191 to 195 based on a control signal supplied from the control unit 111 via the control line 132 (in accordance with control of the control unit 111). The capacity control unit 175 turns the switch 191 on or off by supplying a control signal to the switch 191 via the control line SW1. The capacity control unit 175 turns the switch 192 on or off by supplying a control signal to the switch 192 via the control line SW2. The capacity control unit 175 turns on or off the switch 193 by supplying a control signal to the switch 193 via the control line SW3. The capacity control unit 175 turns the switch 194 on or off by supplying a control signal to the switch 194 via the control line SW2 ′. The capacity control unit 175 supplies the control signal to the switch 195 via the control line SW3 ′, thereby turning on or off the switch 195.

　比較部１７１の出力端子Voは、容量制御部１７５にも接続される。つまり、比較部１７１から出力される比較結果を示す信号は、容量制御部１７５にも供給される。容量制御部１７５は、この比較結果に応じてスイッチ１９１乃至スイッチ１９５を制御する。 The output terminal Vo of the comparison unit 171 is also connected to the capacity control unit 175. That is, the signal indicating the comparison result output from the comparison unit 171 is also supplied to the capacity control unit 175. The capacity control unit 175 controls the switches 191 to 195 according to the comparison result.

　したがって、容量制御部１７５は、例えば、１ステップ目の比較結果に基づいて、２ステップ目の比較における電荷蓄積部１７４の容量を制御することができる。 Therefore, the capacity control unit 175 can control the capacity of the charge storage unit 174 in the second step comparison, for example, based on the first step comparison result.

　　＜撮像処理の流れ＞
　次に、以上のような構成のイメージセンサ１００による撮像処理の流れの例を、図７および図８のフローチャートを参照して説明する。なお、以下において、イメージセンサ１００はCDSを適用し、カラムA/D変換部１６１は、単位画素からの信号読み出しをリセット期間と信号読み出し期間について行うものとする。また、カラムA/D変換部１６１は、リセット期間と信号読み出し期間のそれぞれの信号読み出しにおいて、２ステップ型シングルスロープA/D変換方式でA/D変換を行うものとする。 <Flow of imaging processing>
Next, an example of the flow of imaging processing by the image sensor 100 having the above configuration will be described with reference to the flowcharts of FIGS. In the following description, it is assumed that the image sensor 100 applies CDS, and the column A / D converter 161 performs signal readout from the unit pixel during the reset period and the signal readout period. Further, the column A / D conversion unit 161 performs A / D conversion by a two-step single slope A / D conversion method in signal readout in each of the reset period and the signal readout period.

　なお、必要に応じて、図９および図１０に示される各端子の信号レベルのタイミングチャートを参照して説明する。図９および図１０において、低分解能（coarse）モードの分解能は１ビットとし、高分解能（fine）モードの分解能はＱビット（Ｑは任意の自然数）とする。また、容量制御を１ステップ目の比較結果反転後において行う後トリガ方式を適用する。 In addition, it demonstrates with reference to the timing chart of the signal level of each terminal shown by FIG. 9 and FIG. 10 as needed. 9 and 10, the resolution in the low resolution (coarse) mode is 1 bit, and the resolution in the high resolution (fine) mode is Q bits (Q is an arbitrary natural number). In addition, a post-trigger method in which capacity control is performed after the comparison result in the first step is reversed is applied.

　撮像処理が開始されると、垂直走査部１１２は、図７のステップＳ１０１において、画素アレイ１０１の未処理の単位画素行から処理対象とする単位画素行（処理対象単位画素行とも称する）を１行選択する。 When the imaging process is started, the vertical scanning unit 112 sets a unit pixel row to be processed (also referred to as a processing target unit pixel row) from an unprocessed unit pixel row of the pixel array 101 in step S101 of FIG. Select a row.

　ステップＳ１０２において、垂直走査部１１２は、リセット期間において、画素アレイ１０１の処理対象単位画素行の各単位画素１４１を制御し、その各単位画素１４１からリセット信号を読み出させ、A/D変換部１０３に供給させる。 In step S102, the vertical scanning unit 112 controls each unit pixel 141 in the processing target unit pixel row of the pixel array 101 in the reset period, causes the reset signal to be read from each unit pixel 141, and the A / D conversion unit. 103.

　次に、リセット期間について１ステップ目のcoarseモードの処理が行われる。ステップＳ１０３において、各カラムA/D変換部１６１の容量制御部１７５は、スイッチ１９１乃至スイッチ１９３をオン状態にし、スイッチ１９４およびスイッチ１９５をオフ状態にし、電荷蓄積部１７４の全キャパシタ（キャパシタ１８１乃至キャパシタ１８４）を、参照信号線（Ramp）１２２に接続する。 Next, the first coarse mode process is performed during the reset period. In step S103, the capacity control unit 175 of each column A / D conversion unit 161 turns on the switches 191 to 193, turns off the

switches

194 and 195, and sets all the capacitors (capacitors 181 to 181) of the charge storage unit 174. The capacitor 184) is connected to the reference signal line (Ramp) 122.

　ステップＳ１０４において、参照電圧発生部１０２は、参照信号（Ramp）の信号レベルを低分解能モード用の初期値に設定する。参照電圧発生部１０２は、初期値設定後（時刻Ｔ１（図９））、ランプ波の参照信号（Ramp）の出力を開始する。なお、図９の例の場合、低分解能モードにおいて、その参照信号（Ramp）の振幅はＡとする。 In step S104, the reference voltage generator 102 sets the signal level of the reference signal (Ramp) to an initial value for the low resolution mode. After the initial value is set (time T1 (FIG. 9)), the reference voltage generator 102 starts outputting a ramp wave reference signal (Ramp). In the case of the example in FIG. 9, the amplitude of the reference signal (Ramp) is A in the low resolution mode.

　ステップＳ１０５において、比較部１７１およびカウンタ１７２は、電荷蓄積部１７４を介して入力される参照信号を用いて、低分解能モードで、ステップＳ１０２において読み出したリセット信号をA/D変換する（時刻Ｔ１乃至時刻Ｔ３（図９））。 In step S105, the comparison unit 171 and the counter 172 perform A / D conversion on the reset signal read in step S102 in the low resolution mode using the reference signal input via the charge storage unit 174 (time T1 to time T1). Time T3 (FIG. 9)).

　ステップＳ１０６において、容量制御部１７５は、リセット信号と参照信号との比較結果が反転（出力端子Voの信号レベルが変化）した後、スイッチ１９１乃至スイッチ１９５を制御し、キャパシタ１８１乃至キャパシタ１８４のうち低分解能モードの分解能に応じてキャパシタを、参照信号線１２２から切断し、サンプルアンドホールド用のキャパシタ１８５に接続する。 In step S106, the capacitance control unit 175 controls the switches 191 to 195 after the comparison result between the reset signal and the reference signal is inverted (the signal level of the output terminal Vo is changed), and among the capacitors 181 to 184, The capacitor is disconnected from the reference signal line 122 according to the resolution in the low resolution mode and connected to the sample and hold capacitor 185.

　図９の例の場合、時刻Ｔ１と時刻Ｔ２の間において、比較結果が反転している。したがって、容量制御部１７５は、その次のカウントタイミングである時刻Ｔ２を、比較結果の反転タイミングに応じたタイミングとし、その時刻Ｔ２において、制御線SW1の制御信号の値をオフにすることによりスイッチ１９１をオフ状態にし、キャパシタ１８１を参照信号線１２２から切断する。図９の例の場合、低分解能モードの分解能が１ビットであるので、容量制御部１７５は、キャパシタ１８１のみを切断して電荷蓄積部１７４の容量を1/2としている。また、その際、キャパシタ１８１は、キャパシタ１８５に接続されているのでkTCノイズは抑制される。 In the case of the example in FIG. 9, the comparison result is inverted between time T1 and time T2. Therefore, the capacity control unit 175 switches the time T2, which is the next count timing, to a timing corresponding to the inversion timing of the comparison result, and turns off the value of the control signal on the control line SW1 at the time T2. 191 is turned off, and the capacitor 181 is disconnected from the reference signal line 122. In the case of the example of FIG. 9, since the resolution in the low resolution mode is 1 bit, the capacitance control unit 175 cuts only the capacitor 181 and reduces the capacitance of the charge storage unit 174 to ½. At that time, since the capacitor 181 is connected to the capacitor 185, kTC noise is suppressed.

　また、これにより、時刻Ｔ２以降の、比較部１７１の入力端子HiZ_DACに入力される参照信号の傾きがそれまでの1/2となる。 In addition, as a result, the slope of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 after time T2 is ½ of that.

　ステップＳ１０７において、カウンタ１７２は、比較結果が反転するまでのカウント値をリセット期間のA/D変換結果の上位ビットとして、水平転送部１０４に供給する。水平転送部１０４は、供給された各カラムのリセット期間のA/D変換結果の上位ビットを、記憶部１０５に供給し、記憶させる。 In step S107, the counter 172 supplies the count value until the comparison result is inverted to the horizontal transfer unit 104 as the upper bits of the A / D conversion result in the reset period. The horizontal transfer unit 104 supplies the high-order bits of the supplied A / D conversion result during the reset period of each column to the storage unit 105 for storage.

　次に、リセット期間について２ステップ目のfineモードの処理が行われる。ステップＳ１０８において、参照電圧発生部１０２は、参照信号（Ramp）の信号レベルを高分解能モード用の初期値に設定する。このとき、その参照信号（Ramp）の信号レベルの初期値は、比較部１７１の入力端子HiZ_DAC信号レベルの初期値が、低分解能（coarse）モードにおいて比較結果が反転したタイミングの直前のカウントタイミングにおける信号レベルより大きくなるような信号レベルにすればよい。例えば、図９の場合、比較部１７１の入力端子HiZ_DACの信号レベルの初期値が時刻Ｔ１の時点の信号レベルより大きくなるように、参照信号（Ramp）の信号レベルの初期値が設定される。参照電圧発生部１０２は、初期値設定後（時刻Ｔ４（図９））、参照信号（Ramp）の出力を開始する。 Next, the fine mode process in the second step is performed for the reset period. In step S108, the reference voltage generator 102 sets the signal level of the reference signal (Ramp) to the initial value for the high resolution mode. At this time, the initial value of the signal level of the reference signal (Ramp) is the count value immediately before the timing when the initial value of the input terminal HiZ_DAC signal level of the comparison unit 171 is inverted in the low resolution (coarse) mode. The signal level may be higher than the signal level. For example, in the case of FIG. 9, the initial value of the signal level of the reference signal (Ramp) is set so that the initial value of the signal level of the input terminal HiZ_DAC of the comparison unit 171 becomes larger than the signal level at the time T1. After the initial value is set (time T4 (FIG. 9)), the reference voltage generator 102 starts outputting the reference signal (Ramp).

　なお、図９の例の場合、高分解能（fine）モードにおける参照信号（Ramp）の振幅は、A×(1+1/2)に設定されている。上述したように、電荷蓄積部１７４の容量制御により、比較部１７１の入力端子HiZ_DACに入力される参照信号の傾きが1/2となっているので、比較部１７１の入力端子HiZ_DACに入力される参照信号の振幅は、振幅A×(1+1/2)/2となる。 In the case of the example in FIG. 9, the amplitude of the reference signal (Ramp) in the high resolution (fine) mode is set to A × (1 + 1/2). As described above, since the slope of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 is halved by the capacitance control of the charge storage unit 174, it is input to the input terminal HiZ_DAC of the comparison unit 171. The amplitude of the reference signal is amplitude A × (1 + 1/2) / 2.

　つまり、図９の例の場合、低分解能（coarse）モードの分解能（bit数）をＮとすると、高分解能（fine）モードにおける参照信号（Ramp）の振幅は、A×(1+(2^N-1)/2^N)に設定されている。 That is, in the example of FIG. 9, when the resolution (number of bits) in the low resolution (coarse) mode is N, the amplitude of the reference signal (Ramp) in the high resolution (fine) mode is A × (1+ (2 ^N -1) / 2 ^N ).

　つまり、高分解能（fine）モードにおける比較部１７１の入力端子HiZ_DACの参照信号の振幅は、少なくとも、低分解能（coarse）モードにおける比較結果が反転したタイミングの、比較部１７１の入力端子HiZ_DACの参照信号の信号レベルが含まれるようにすればよい。 That is, the amplitude of the reference signal of the input terminal HiZ_DAC of the comparison unit 171 in the high resolution (fine) mode is at least the reference signal of the input terminal HiZ_DAC of the comparison unit 171 at the timing when the comparison result in the low resolution (coarse) mode is inverted. The signal level may be included.

　図７に戻り、ステップＳ１０９において、比較部１７１およびカウンタ１７２は、その参照信号（Ramp）を用いて、高分解能モードで、ステップＳ１０２において読み出したリセット信号をA/D変換する（時刻Ｔ４乃至時刻Ｔ５（図９））。 Returning to FIG. 7, in step S109, the comparison unit 171 and the counter 172 use the reference signal (Ramp) to A / D-convert the reset signal read in step S102 in the high resolution mode (from time T4 to time T5 (FIG. 9)).

　ステップＳ１１０において、カウンタ１７２は、比較結果が反転（出力端子Voの信号レベルが変化）するまでのカウント値をリセット期間のA/D変換結果の下位ビットとして、水平転送部１０４に供給する。水平転送部１０４は、供給された各カラムのリセット期間のA/D変換結果の下位ビットを、記憶部１０５に供給し、記憶させる。 In step S110, the counter 172 supplies the count value until the comparison result is inverted (the signal level of the output terminal Vo changes) to the horizontal transfer unit 104 as the lower bits of the A / D conversion result in the reset period. The horizontal transfer unit 104 supplies the low-order bits of the supplied A / D conversion result during the reset period of each column to the storage unit 105 for storage.

　ステップＳ１１０の処理が終了すると、処理は図８に進む。信号読み出し期間についても同様に処理が行われる。 When the process of step S110 is completed, the process proceeds to FIG. The same processing is performed for the signal readout period.

　つまり、図８のステップＳ１２１において、垂直走査部１１２は、信号読み出し期間において、画素アレイ１０１の処理対象単位画素行の各単位画素１４１を制御し、その各単位画素１４１から画素信号を読み出させ、A/D変換部１０３に供給させる。 That is, in step S121 in FIG. 8, the vertical scanning unit 112 controls each unit pixel 141 of the processing target unit pixel row of the pixel array 101 and reads out a pixel signal from each unit pixel 141 in the signal readout period. , Supplied to the A / D converter 103.

　次に、信号読み出し期間について１ステップ目のcoarseモードの処理が行われる。ステップＳ１２２において、各カラムA/D変換部１６１の容量制御部１７５は、スイッチ１９１乃至スイッチ１９３をオン状態にし、スイッチ１９４およびスイッチ１９５をオフ状態にし、電荷蓄積部１７４の全キャパシタ（キャパシタ１８１乃至キャパシタ１８４）を、参照信号線（Ramp）１２２に接続する。 Next, the coarse mode process of the first step is performed for the signal readout period. In step S122, the capacity control unit 175 of each column A / D conversion unit 161 turns on the switches 191 to 193, turns off the

switches

　ステップＳ１２３において、参照電圧発生部１０２は、参照信号（Ramp）の信号レベルを低分解能モード用の初期値に設定する。参照電圧発生部１０２は、初期値設定後（時刻Ｔ１１（図１０））、参照信号（Ramp）の出力を開始する。なお、図１０に示されるように、信号読み出し期間の場合もリセット期間の場合と同様に、低分解能モードにおいて、その参照信号（Ramp）の振幅はＢとする。 In step S123, the reference voltage generator 102 sets the signal level of the reference signal (Ramp) to the initial value for the low resolution mode. After the initial value is set (time T11 (FIG. 10)), the reference voltage generator 102 starts outputting the reference signal (Ramp). As shown in FIG. 10, the amplitude of the reference signal (Ramp) is B in the low-resolution mode in the signal readout period as in the reset period.

　ステップＳ１２４において、比較部１７１およびカウンタ１７２は、電荷蓄積部１７４を介して入力される参照信号を用いて、低分解能モードで、ステップＳ１２１において読み出した画素信号をA/D変換する（時刻Ｔ１１乃至時刻Ｔ１３（図１０））。 In step S124, the comparison unit 171 and the counter 172 perform A / D conversion on the pixel signal read in step S121 in the low resolution mode using the reference signal input via the charge storage unit 174 (from time T11 to time T11). Time T13 (FIG. 10)).

　ステップＳ１２５において、容量制御部１７５は、リセット信号と参照信号との比較結果が反転（出力端子Voの信号レベルが変化）した後、スイッチ１９１乃至スイッチ１９５を制御し、キャパシタ１８１乃至キャパシタ１８４のうち低分解能モードの分解能に応じてキャパシタを、参照信号線１２２から切断し、サンプルアンドホールド用のキャパシタ１８５に接続する。 In step S125, the capacitance control unit 175 controls the switches 191 to 195 after the comparison result between the reset signal and the reference signal is inverted (the signal level of the output terminal Vo is changed), and among the capacitors 181 to 184, The capacitor is disconnected from the reference signal line 122 according to the resolution in the low resolution mode and connected to the sample and hold capacitor 185.

　図１０の例の場合、時刻Ｔ１２と時刻Ｔ１３との間において、比較結果が反転（出力端子Voの信号レベルが変化）している。したがって、容量制御部１７５は、その次のカウントタイミングＴ１３において、制御線SW1の制御信号の値をオフにすることによりスイッチ１９１をオフ状態にし、キャパシタ１８１を参照信号線１２２から切断する。図１０の例の場合、低分解能モードの分解能が１ビットであるので、容量制御部１７５は、キャパシタ１８１のみを切断して電荷蓄積部１７４の容量を1/2としている。また、その際、キャパシタ１８１は、キャパシタ１８５に接続されているのでkTCノイズは抑制される。 In the example of FIG. 10, the comparison result is inverted (the signal level of the output terminal Vo is changed) between time T12 and time T13. Therefore, the capacitance control unit 175 turns off the switch 191 by turning off the value of the control signal on the control line SW1 at the next count timing T13, and disconnects the capacitor 181 from the reference signal line 122. In the case of the example in FIG. 10, since the resolution in the low resolution mode is 1 bit, the capacitance control unit 175 cuts only the capacitor 181 and reduces the capacitance of the charge storage unit 174 to ½. At that time, since the capacitor 181 is connected to the capacitor 185, kTC noise is suppressed.

　また、これにより、２ステップ目のfineモードにおける、比較部１７１の入力端子HiZ_DACに入力される参照信号の傾きがそれまでの1/2となる。 In addition, as a result, the slope of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 in the fine mode of the second step is ½ of that.

　ステップＳ１２６において、カウンタ１７２は、比較結果が反転するまでのカウント値を信号読み出し期間のA/D変換結果の上位ビットとして、水平転送部１０４に供給する。水平転送部１０４は、供給された各カラムの信号読み出し期間のA/D変換結果の上位ビットを、記憶部１０５に供給し、記憶させる。 In step S126, the counter 172 supplies the count value until the comparison result is inverted to the horizontal transfer unit 104 as the upper bits of the A / D conversion result in the signal readout period. The horizontal transfer unit 104 supplies the high-order bits of the A / D conversion result of the supplied signal readout period of each column to the storage unit 105 for storage.

　次に、信号読み出し期間について２ステップ目のfineモードの処理が行われる。ステップＳ１２７において、参照電圧発生部１０２は、参照信号（Ramp）の信号レベルを高分解能モード用の初期値に設定する。このとき、その参照信号（Ramp）の信号レベルの初期値は、比較部１７１の入力端子HiZ_DACの信号レベルの初期値が、低分解能（coarse）モードにおいて比較結果が反転したタイミングの直前のカウントタイミングにおける信号レベルより大きくなるような信号レベルにすればよい。例えば、図１０の場合、比較部１７１の入力端子HiZ_DACの信号レベルの初期値が時刻Ｔ１２の時点の信号レベルより大きくなるように、参照信号（Ramp）の信号レベルの初期値を設定すれば良い。参照電圧発生部１０２は、初期値設定後（時刻Ｔ１４（図１０））、参照信号（Ramp）の出力を開始する。 Next, the fine mode processing of the second step is performed for the signal readout period. In step S127, the reference voltage generation unit 102 sets the signal level of the reference signal (Ramp) to the initial value for the high resolution mode. At this time, the initial value of the signal level of the reference signal (Ramp) is the count timing immediately before the timing when the initial value of the signal level of the input terminal HiZ_DAC of the comparator 171 is inverted in the low resolution (coarse) mode. The signal level may be higher than the signal level at. For example, in the case of FIG. 10, the initial value of the signal level of the reference signal (Ramp) may be set so that the initial value of the signal level of the input terminal HiZ_DAC of the comparison unit 171 is higher than the signal level at the time T12. . After the initial value is set (time T14 (FIG. 10)), the reference voltage generator 102 starts outputting the reference signal (Ramp).

　なお、図１０の例の場合も、低分解能（coarse）モードの分解能（bit数）をＮとすると、高分解能（fine）モードにおける参照信号（Ramp）の振幅は、B×(1+(2N-1)/2N)に設定されている。理想的には（このようなマージンを考慮する必要が無い場合）、この高分解能（fine）モードの振幅は、低分解能（coarse）モードの振幅と同様にＢとしてもよい。 In the case of the example in FIG. 10 also, when the resolution (number of bits) in the low resolution (coarse) mode is N, the amplitude of the reference signal (Ramp) in the high resolution (fine) mode is B × (1+ (2N -1) / 2N). Ideally (when it is not necessary to consider such a margin), the amplitude of this high resolution (fine) mode may be B as is the case with the amplitude of the low resolution (coarse) mode.

　つまり、高分解能（fine）モードにおける比較部１７１の入力端子HiZ_DACの参照信号の振幅は、少なくとも、低分解能（coarse）モードにおける比較結果が反転したタイミングの参照信号の信号レベルが含まれるようにすればよい。 That is, the amplitude of the reference signal of the input terminal HiZ_DAC of the comparison unit 171 in the high resolution (fine) mode is set to include at least the signal level of the reference signal at the timing when the comparison result in the low resolution (coarse) mode is inverted. That's fine.

　図８に戻り、ステップＳ１２８において、比較部１７１およびカウンタ１７２は、その参照信号（Ramp）を用いて、高分解能モードで、ステップＳ１０２において読み出したリセット信号をA/D変換する（時刻Ｔ１４乃至時刻Ｔ１５（図１０））。 Returning to FIG. 8, in step S128, the comparison unit 171 and the counter 172 perform A / D conversion on the reset signal read in step S102 in the high resolution mode using the reference signal (Ramp) (time T14 to time T14). T15 (FIG. 10)).

　ステップＳ１２９において、カウンタ１７２は、比較結果が反転（出力端子Voの信号レベルが変化）するまでのカウント値を信号読み出し期間のA/D変換結果の下位ビットとして、水平転送部１０４に供給する。水平転送部１０４は、供給された各カラムの信号読み出し期間のA/D変換結果の下位ビットを、記憶部１０５に供給し、記憶させる。 In step S129, the counter 172 supplies the count value until the comparison result is inverted (the signal level of the output terminal Vo is changed) to the horizontal transfer unit 104 as the lower bits of the A / D conversion result in the signal readout period. The horizontal transfer unit 104 supplies the storage unit 105 with the lower bits of the supplied A / D conversion result during the signal readout period of each column, and stores the result.

　ステップＳ１３０において、演算部１０６は、ステップＳ１０７において記憶されたリセット期間のA/D変換結果の上位ビットと、ステップＳ１１０において記憶されたリセット期間のA/D変換結果の下位ビットとを記憶部１０５から読み出し、それらを合成してリセット期間のA/D変換結果を生成する。また、演算部１０６は、ステップＳ１２６において記憶された信号読み出し期間のA/D変換結果の上位ビットと、ステップＳ１２９において記憶された信号読み出し期間のA/D変換結果の下位ビットとを記憶部１０５から読み出し、それらを合成して信号読み出し期間のA/D変換結果を生成する。演算部１０６は、さらに、生成した信号読み出し期間のA/D変換結果からリセット期間のA/D変換結果を減算することによりCDSを行い、画素信号のA/D変換結果を求める。演算部１０６は、全てのカラムについて、このような処理を行い、画素信号のA/D変換結果を求める。 In step S130, the arithmetic unit 106 stores the upper bits of the A / D conversion result in the reset period stored in step S107 and the lower bits of the A / D conversion result in the reset period stored in step S110. Are read out and combined to generate an A / D conversion result in the reset period. Further, the arithmetic unit 106 stores the upper bits of the A / D conversion result of the signal readout period stored in step S126 and the lower bits of the A / D conversion result of the signal readout period stored in step S129. Are combined and combined to generate an A / D conversion result in the signal readout period. The calculation unit 106 further performs CDS by subtracting the A / D conversion result in the reset period from the A / D conversion result in the generated signal readout period, and obtains the A / D conversion result of the pixel signal. The arithmetic unit 106 performs such processing for all the columns, and obtains an A / D conversion result of the pixel signal.

　ステップＳ１３１において、垂直走査部１１２は、全ての単位画素行を処理したか否かを判定し、未処理の単位画素行が存在すると判定された場合、処理を図７のステップＳ１０１に戻し、それ以降の処理を繰り返す。 In step S131, the vertical scanning unit 112 determines whether or not all unit pixel rows have been processed. If it is determined that there are unprocessed unit pixel rows, the process returns to step S101 in FIG. The subsequent processing is repeated.

　以上のように、イメージセンサ１００の各処理部は、ステップＳ１０１乃至ステップＳ１３１の各処理を、単位画素行毎に繰り返す。そして、ステップＳ１３１において全ての単位画素行を処理したと判定された場合、撮像処理が終了する。 As described above, each processing unit of the image sensor 100 repeats the processes in steps S101 to S131 for each unit pixel row. If it is determined in step S131 that all unit pixel rows have been processed, the imaging process ends.

　以上のように撮像処理を行うことにより、比較部に入力される参照信号の信号レベルのオフセットや幅を、電荷蓄積部１７４の容量によって制御することができる。つまり、参照電圧発生部１０２とカラムA/D変換部１６１とを互いに独立に設計することができる。したがって、これらの設計が容易になり、開発や製造のコストの増大を抑制することができる。 By performing the imaging process as described above, the offset and width of the signal level of the reference signal input to the comparison unit can be controlled by the capacitance of the charge storage unit 174. That is, the reference voltage generation unit 102 and the column A / D conversion unit 161 can be designed independently of each other. Therefore, these designs are facilitated, and an increase in development and manufacturing costs can be suppressed.

　＜２．第２の実施の形態＞
　　＜coarseモードの分解能＞
　図９および図１０のタイミングチャートにおいては、低分解能モード（coarseモード）のA/D変換の分解能（ビット数）を１ビットとして説明したが、上述したように、coarseモードのA/D変換の分解能を複数ビットとすることもできる。 <2. Second Embodiment>
<Coarse mode resolution>
In the timing charts of FIGS. 9 and 10, the A / D conversion resolution (number of bits) in the low resolution mode (coarse mode) has been described as 1 bit. However, as described above, the A / D conversion in the coarse mode is performed. The resolution can be a plurality of bits.

　例えば、coarseモードのA/D変換の分解能を２ビットとする場合も、撮像処理は、図７および図８に示されるフローチャートのように実行される。この場合の、各端子の信号レベルのタイミングチャートを、図１１および図１２に示す。 For example, even when the resolution of coarse mode A / D conversion is 2 bits, the imaging process is executed as shown in the flowcharts of FIGS. The timing chart of the signal level of each terminal in this case is shown in FIG. 11 and FIG.

　この場合も、coarseモードのA/D変換の分解能が１ビットの場合と基本的に同様に処理が行われるが、図１１（リセット期間）の場合、時刻Ｔ２２と時刻Ｔ２３との間において、比較結果が反転している。したがって、容量制御部１７５は、その次のカウントタイミングである時刻Ｔ２３を、比較結果の反転タイミングに応じたタイミングとし、その時刻Ｔ２３において、制御線SW1と制御線SW2の制御信号の値をオフにすることによりスイッチ１９１とスイッチ１９２とをオフ状態にし、キャパシタ１８１とキャパシタ１８２とを参照信号線１２２から切断し、電荷蓄積部１７４の容量を1/4としている。また、その際、キャパシタ１８１はキャパシタ１８５に接続されており、さらに、容量制御部１７５は、制御線SW2'の制御信号の値をオンにすることにより、スイッチ１９４をオン状態にし、キャパシタ１８２とキャパシタ１８５とを接続するので、kTCノイズは抑制される。 In this case as well, processing is basically performed in the same manner as when the coarse mode A / D conversion resolution is 1 bit, but in the case of FIG. 11 (reset period), comparison is made between time T22 and time T23. The result is reversed. Therefore, the capacity control unit 175 sets time T23, which is the next count timing, as a timing corresponding to the inversion timing of the comparison result, and turns off the control signal values of the control line SW1 and the control line SW2 at the time T23. Thus, the switch 191 and the switch 192 are turned off, the capacitor 181 and the capacitor 182 are disconnected from the reference signal line 122, and the capacitance of the charge storage portion 174 is set to 1/4. At that time, the capacitor 181 is connected to the capacitor 185, and the capacitance control unit 175 turns on the switch 194 by turning on the value of the control signal of the control line SW 2 ′. Since the capacitor 185 is connected, kTC noise is suppressed.

　また、これにより、時刻Ｔ２３以降の、比較部１７１の入力端子HiZ_DACに入力される参照信号の傾きがそれまでの1/4となる。 This also makes the slope of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 after time T23 1/4.

　さらに、fineモードの参照信号（Ramp）の信号レベルの初期値は、比較部１７１の入力端子HiZ_DACの信号レベルの初期値が時刻Ｔ２２の時点の信号レベルより大きくなるように、設定される。そして、fineモードにおいても、比較部１７１の入力端子HiZ_DACに入力される参照信号のレンジ幅と傾きは、時刻Ｔ２３以前の1/4となる。 Furthermore, the initial value of the signal level of the reference signal (Ramp) in the fine mode is set such that the initial value of the signal level of the input terminal HiZ_DAC of the comparison unit 171 is higher than the signal level at the time T22. Even in the fine mode, the range width and inclination of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 are 1/4 before time T23.

　信号読み出し期間（図１２）の場合も同様であり、時刻Ｔ３３と時刻Ｔ３４との間において、比較結果が反転している。したがって、容量制御部１７５は、その次のカウントタイミングである時刻Ｔ３４を、比較結果の反転タイミングに応じたタイミングとし、その時刻Ｔ３４において、制御線SW1と制御線SW2の制御信号の値をオフにすることによりスイッチ１９１とスイッチ１９２とをオフ状態にし、キャパシタ１８１とキャパシタ１８２とを参照信号線１２２から切断し、電荷蓄積部１７４の容量を1/4としている。また、その際、キャパシタ１８１はキャパシタ１８５に接続されており、さらに、容量制御部１７５は、制御線SW2'の制御信号の値をオンにすることにより、スイッチ１９４をオン状態にし、キャパシタ１８２とキャパシタ１８５とを接続するので、kTCノイズは抑制される。 The same applies to the signal readout period (FIG. 12), and the comparison result is inverted between time T33 and time T34. Therefore, the capacitance control unit 175 sets the time T34, which is the next count timing, as a timing corresponding to the inversion timing of the comparison result, and turns off the control signal values of the control line SW1 and the control line SW2 at the time T34. Thus, the switch 191 and the switch 192 are turned off, the capacitor 181 and the capacitor 182 are disconnected from the reference signal line 122, and the capacitance of the charge storage portion 174 is set to 1/4. At that time, the capacitor 181 is connected to the capacitor 185, and the capacitance control unit 175 turns on the switch 194 by turning on the value of the control signal of the control line SW 2 ′. Since the capacitor 185 is connected, kTC noise is suppressed.

　また、これにより、時刻Ｔ３４以降の、比較部１７１の入力端子HiZ_DACに入力される参照信号の傾きがそれまでの1/4となる。 Also, as a result, the slope of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 after time T34 becomes 1/4.

　さらに、fineモードの参照信号（Ramp）の信号レベルの初期値は、比較部１７１の入力端子HiZ_DACの信号レベルの初期値が時刻Ｔ３３の時点の信号レベルより大きくなるように、設定される。そして、fineモードにおいても、比較部１７１の入力端子HiZ_DACに入力される参照信号のレンジ幅と傾きは、時刻Ｔ３４以前の1/4となる。 Furthermore, the initial value of the signal level of the fine mode reference signal (Ramp) is set so that the initial value of the signal level of the input terminal HiZ_DAC of the comparison unit 171 is higher than the signal level at the time T33. Even in the fine mode, the range width and slope of the reference signal input to the input terminal HiZ_DAC of the comparison unit 171 are 1/4 before time T34.

　このように、イメージセンサ１００（カラムA/D変換部１６１）は、coarseモードの分解能が２ビットの場合も同様に、コストの増大を抑制することができる。 As described above, the image sensor 100 (column A / D conversion unit 161) can similarly suppress an increase in cost even when the resolution of the coarse mode is 2 bits.

　＜３．第３の実施の形態＞
　　＜参照信号の反転＞
　なお、参照信号は、信号レベルの比較の度に、参照信号（Ramp）の波形の向きが反転するようにしてもよい。 <3. Third Embodiment>
<Inversion of reference signal>
Note that the direction of the waveform of the reference signal (Ramp) may be reversed every time the signal level is compared.

　その場合の撮像処理の流れの例を、図１３および図１４のフローチャートを参照して説明する。この場合も、イメージセンサ１００はCDSを適用し、カラムA/D変換部１６１は、単位画素からの信号読み出しをリセット期間と信号読み出し期間について行うものとする。また、カラムA/D変換部１６１は、リセット期間と信号読み出し期間のそれぞれの信号読み出しにおいて、２ステップ型シングルスロープA/D変換方式でA/D変換を行うものとする。 An example of the flow of imaging processing in that case will be described with reference to the flowcharts of FIGS. Also in this case, it is assumed that the image sensor 100 applies CDS, and the column A / D converter 161 performs signal readout from the unit pixel during the reset period and the signal readout period. Further, the column A / D conversion unit 161 performs A / D conversion by a two-step single slope A / D conversion method in signal readout in each of the reset period and the signal readout period.

　また、必要に応じて、図１５および図１６に示される各端子の信号レベルのタイミングチャートを参照して説明する。図１５および図１６において、低分解能（coarse）モードの分解能は１ビットとし、高分解能（fine）モードの分解能はＱビット（Ｑは任意の自然数）とする。また、容量制御を１ステップ目の比較結果反転後において行う後トリガ方式を適用する。 Further, the description will be given with reference to timing charts of signal levels of the respective terminals shown in FIGS. 15 and 16 as necessary. 15 and 16, the resolution in the low resolution (coarse) mode is 1 bit, and the resolution in the high resolution (fine) mode is Q bits (Q is an arbitrary natural number). In addition, a post-trigger method in which capacity control is performed after the comparison result in the first step is reversed is applied.

　この場合も、撮像処理は、図７および図８に示されるフローチャートを用いて説明した場合と、基本的に同様に実行される。つまり、図１３のステップＳ３０１乃至ステップＳ３０７の各処理は、図７のステップＳ１０１乃至ステップＳ１０７の各処理と同様に実行される。 Also in this case, the imaging process is executed basically in the same manner as described with reference to the flowcharts shown in FIGS. That is, the processes in steps S301 to S307 in FIG. 13 are executed in the same manner as the processes in steps S101 to S107 in FIG.

　ステップＳ３０８において、参照電圧発生部１０２は、参照信号の初期値を設定する代わりに、参照信号（Ramp）の向きを反転させる。 In step S308, the reference voltage generator 102 reverses the direction of the reference signal (Ramp) instead of setting the initial value of the reference signal.

　ステップＳ３０９およびステップＳ３１０の各処理は、図７のステップＳ１０９およびステップＳ１１０の各処理と同様に実行される。 Each process of step S309 and step S310 is performed similarly to each process of step S109 and step S110 of FIG.

　つまり、図１５のＴ４４乃至Ｔ４５のように、fineモードのA/D変換においては、参照信号のランプ波の傾きがcoarseモードと逆向きになる。このようにすることにより、初期値設定におけるセトリングの発生を抑制することができ、不要な処理時間の増大を抑制することができる。 That is, as in T44 to T45 in FIG. 15, in the A / D conversion in the fine mode, the slope of the ramp wave of the reference signal is opposite to that in the coarse mode. By doing so, it is possible to suppress the occurrence of settling in the initial value setting, and it is possible to suppress an increase in unnecessary processing time.

　ステップＳ３１０の処理が終了すると、処理は、図１４に進む。 When the process of step S310 ends, the process proceeds to FIG.

　図１４のステップＳ３２１乃至ステップＳ３２６の各処理は、図８のステップＳ１２１乃至ステップＳ１２６の各処理と同様に行われる。 14 is performed in the same manner as the processes in steps S121 to S126 in FIG.

　ステップＳ３２７において、参照電圧発生部１０２は、参照信号の初期値を設定する代わりに、参照信号（Ramp）の向きを反転させる。 In step S327, the reference voltage generation unit 102 inverts the direction of the reference signal (Ramp) instead of setting the initial value of the reference signal.

　ステップＳ３２８乃至ステップＳ３３０の各処理は、図８のステップＳ１２８乃至ステップＳ１３０の各処理と同様に実行される。 Each processing from step S328 to step S330 is executed in the same manner as each processing from step S128 to step S130 in FIG.

　つまり、図１６のＴ５４乃至Ｔ５５のように、信号読み出し期間の場合もリセット期間の場合と同様に、fineモードのA/D変換においては、参照信号のランプ波の傾きがcoarseモードと逆向きになる。このようにすることにより、初期値設定におけるセトリングの発生を抑制することができ、不要な処理時間の増大を抑制することができる。 That is, as in T54 to T55 in FIG. 16, in the signal readout period, as in the reset period, in the A / D conversion in the fine mode, the slope of the ramp wave of the reference signal is opposite to that in the coarse mode. Become. By doing so, it is possible to suppress the occurrence of settling in the initial value setting, and it is possible to suppress an increase in unnecessary processing time.

　ステップＳ３３１において、参照電圧発生部１０２は、参照信号の初期値を設定する代わりに、参照信号（Ramp）の向きを反転させる。 In step S331, the reference voltage generator 102 reverses the direction of the reference signal (Ramp) instead of setting the initial value of the reference signal.

　ステップＳ３３２において、垂直走査部１１２は、全ての単位画素行を処理したか否かを判定し、未処理の単位画素行が存在すると判定された場合、処理を図１３のステップＳ３０１に戻し、それ以降の処理を繰り返す。 In step S332, the vertical scanning unit 112 determines whether or not all unit pixel rows have been processed. If it is determined that there are unprocessed unit pixel rows, the process returns to step S301 in FIG. The subsequent processing is repeated.

　以上のように、イメージセンサ１００の各処理部は、ステップＳ３０１乃至ステップＳ３３２の各処理を、単位画素行毎に繰り返す。そして、ステップＳ３３２において全ての単位画素行を処理したと判定された場合、撮像処理が終了する。 As described above, each processing unit of the image sensor 100 repeats each process from step S301 to step S332 for each unit pixel row. If it is determined in step S332 that all unit pixel rows have been processed, the imaging process ends.

　以上のように撮像処理を行うことにより、この場合も、比較部１７１に入力される参照信号の信号レベルのオフセットやレンジ幅を、電荷蓄積部１７４の容量によって制御することができる。つまり、参照電圧発生部１０２とカラムA/D変換部１６１とを互いに独立に設計することができる。したがって、これらの設計が容易になり、開発や製造のコストの増大を抑制することができる。 By performing the imaging process as described above, the signal level offset and range width of the reference signal input to the comparison unit 171 can be controlled by the capacitance of the charge storage unit 174 in this case as well. That is, the reference voltage generation unit 102 and the column A / D conversion unit 161 can be designed independently of each other. Therefore, these designs are facilitated, and an increase in development and manufacturing costs can be suppressed.

　＜４．第４の実施の形態＞
　　＜前トリガ方式＞
　なお、coarseモードのA/D変換に基づく電荷蓄積部１７４の容量制御は、fineモードにおいて行うようにしてもよい。coarseモードのA/D変換により、比較結果が反転するまでのカウント値は把握することができる。したがって、電荷蓄積部１７４は、そのカウント値に基づくことにより、fineモードにおいて、比較結果が反転する前に容量制御を行うことができる。 <4. Fourth Embodiment>
<Pre-trigger method>
Note that the capacity control of the charge storage unit 174 based on the coarse mode A / D conversion may be performed in the fine mode. The count value until the comparison result is reversed can be grasped by A / D conversion in coarse mode. Therefore, based on the count value, the charge storage unit 174 can perform capacitance control before the comparison result is inverted in the fine mode.

　参照信号の傾きは、比較結果が反転する際に、fineモードの傾きとなっていれば良いので、このような制御でも問題ない。ただし、比較結果が反転するまでの時間のカウントは、傾きを変えた時刻を開始時刻とする。 Since the inclination of the reference signal only needs to be that of the fine mode when the comparison result is inverted, there is no problem with such control. However, the count of the time until the comparison result is reversed is the time when the slope is changed as the start time.

　この場合の撮像処理の流れの例を、図１７および図１８のフローチャートを参照して説明する。この場合も、イメージセンサ１００はCDSを適用し、カラムA/D変換部１６１は、単位画素からの信号読み出しをリセット期間と信号読み出し期間について行うものとする。また、カラムA/D変換部１６１は、リセット期間と信号読み出し期間のそれぞれの信号読み出しにおいて、２ステップ型シングルスロープA/D変換方式でA/D変換を行うものとする。 An example of the flow of imaging processing in this case will be described with reference to the flowcharts of FIGS. Also in this case, it is assumed that the image sensor 100 applies CDS, and the column A / D converter 161 performs signal readout from the unit pixel during the reset period and the signal readout period. Further, the column A / D conversion unit 161 performs A / D conversion by a two-step single slope A / D conversion method in signal readout in each of the reset period and the signal readout period.

　また、必要に応じて、図１９および図２０に示される各端子の信号レベルのタイミングチャートを参照して説明する。図１９および図２０において、低分解能（coarse）モードの分解能は２ビットとし、高分解能（fine）モードの分解能はＱビット（Ｑは任意の自然数）とする。また、容量制御を２ステップ目の比較結果反転前において行う前トリガ方式を適用する。 Further, the description will be made with reference to timing charts of signal levels of the respective terminals shown in FIGS. 19 and 20 as necessary. 19 and 20, the resolution in the low resolution (coarse) mode is 2 bits, and the resolution in the high resolution (fine) mode is Q bits (Q is an arbitrary natural number). In addition, a pre-trigger method in which the capacity control is performed before the comparison result in the second step is reversed is applied.

　この場合も、撮像処理は、図７および図８に示されるフローチャートを用いて説明した場合と、基本的に同様に実行される。つまり、図１７のステップＳ４０１乃至ステップＳ４０３の各処理は、図７のステップＳ１０１乃至ステップＳ１０３の各処理と同様に実行される。 Also in this case, the imaging process is executed basically in the same manner as described with reference to the flowcharts shown in FIGS. That is, the processes in steps S401 to S403 in FIG. 17 are executed in the same manner as the processes in steps S101 to S103 in FIG.

　ステップＳ４０４において、参照電圧発生部１０２は、参照信号（Ramp）の信号レベルを初期値に設定する。 In step S404, the reference voltage generator 102 sets the signal level of the reference signal (Ramp) to an initial value.

　ステップＳ４０５において、比較部１７１およびカウンタ１７２は、電荷蓄積部１７４を介して入力される参照信号を用いて、低分解能モード（coarseモード）で、ステップＳ３０２において読み出したリセット信号をA/D変換する（時刻Ｔ６１乃至時刻Ｔ６５（図１９））。 In step S405, the comparison unit 171 and the counter 172 A / D convert the reset signal read in step S302 in the low resolution mode (coarse mode) using the reference signal input via the charge storage unit 174. (Time T61 to Time T65 (FIG. 19)).

　ステップＳ４０６において、カウンタ１７２は、比較結果が反転するまでのカウント値をリセット期間のA/D変換結果の上位ビットとして、水平転送部１０４に供給する。水平転送部１０４は、供給された各カラムのリセット期間のA/D変換結果の上位ビットを、記憶部１０５に供給し、記憶させる。 In step S406, the counter 172 supplies the count value until the comparison result is inverted to the horizontal transfer unit 104 as the upper bits of the A / D conversion result in the reset period. The horizontal transfer unit 104 supplies the high-order bits of the supplied A / D conversion result during the reset period of each column to the storage unit 105 for storage.

　ステップＳ４０７において、参照電圧発生部１０２は、参照信号（Ramp）の信号レベルを初期値に設定する。 In step S407, the reference voltage generation unit 102 sets the signal level of the reference signal (Ramp) to an initial value.

　ステップＳ４０８において、比較部１７１およびカウンタ１７２は、電荷蓄積部１７４を介して入力される参照信号を用いて、高分解能モード（fineモード）で、ステップＳ３０２において読み出したリセット信号をA/D変換する（時刻Ｔ６６乃至時刻Ｔ６８（図１９））。ただし、このA/D変換を開始した時点においては、参照信号の傾きは、coarseモードのままである。 In step S408, the comparison unit 171 and the counter 172 A / D convert the reset signal read in step S302 in the high resolution mode (fine mode) using the reference signal input through the charge storage unit 174. (Time T66 to Time T68 (FIG. 19)). However, at the time when the A / D conversion is started, the slope of the reference signal remains in the coarse mode.

　ステップＳ４０９において、容量制御部１７５は、リセット信号と参照信号との比較結果が反転（出力端子Voの信号レベルが変化）する前に、スイッチ１９１乃至スイッチ１９５を制御し、キャパシタ１８１乃至キャパシタ１８４のうち低分解能モードの分解能に応じてキャパシタを、参照信号線１２２から切断し、サンプルアンドホールド用のキャパシタ１８５に接続する。 In step S409, the capacitance control unit 175 controls the switches 191 to 195 before the comparison result between the reset signal and the reference signal is inverted (the signal level of the output terminal Vo changes), and the capacitors 181 to 184 are controlled. Among them, the capacitor is disconnected from the reference signal line 122 in accordance with the resolution in the low resolution mode and connected to the sample and hold capacitor 185.

　図１９の例の場合、時刻Ｔ６７の後において、比較結果が反転している。したがって、容量制御部１７５は、その前のカウントタイミングである時刻Ｔ６７を、比較結果の反転タイミングに応じたタイミングとし、その時刻Ｔ６７において、制御線SW1と制御線SW2の制御信号の値をオフにすることによりスイッチ１９１とスイッチ１９２をオフ状態にし、キャパシタ１８１とキャパシタ１８２とを参照信号線１２２から切断する。図１９の例の場合、低分解能モードの分解能が２ビットであるので、容量制御部１７５は、キャパシタ１８１とキャパシタ１８２とを切断して電荷蓄積部１７４の容量を1/4としている。また、その際、キャパシタ１８１はキャパシタ１８５に接続されており、容量制御部１７５は、さらに、スイッチ１９４をオン状態とし、キャパシタ１８２をキャパシタ１８５に接続するのでkTCノイズは抑制される。 In the example of FIG. 19, the comparison result is inverted after time T67. Therefore, the capacity control unit 175 sets time T67, which is the previous count timing, as a timing according to the inversion timing of the comparison result, and turns off the control signal values of the control line SW1 and the control line SW2 at the time T67. Thus, the switch 191 and the switch 192 are turned off, and the capacitor 181 and the capacitor 182 are disconnected from the reference signal line 122. In the case of the example of FIG. 19, since the resolution in the low resolution mode is 2 bits, the capacitance control unit 175 disconnects the capacitor 181 and the capacitor 182 to make the capacitance of the charge storage unit 174 1/4. At this time, the capacitor 181 is connected to the capacitor 185, and the capacitance control unit 175 further turns on the switch 194 and connects the capacitor 182 to the capacitor 185, so that kTC noise is suppressed.

　ステップＳ４１０において、カウンタ１７２は、比較結果が反転するまでのカウント値からリセット期間のA/D変換結果の下位ビットを求め、水平転送部１０４に供給する。水平転送部１０４は、供給された各カラムのリセット期間のA/D変換結果の上位ビットを、記憶部１０５に供給し、記憶させる。 In step S410, the counter 172 obtains the lower bits of the A / D conversion result in the reset period from the count value until the comparison result is inverted, and supplies it to the horizontal transfer unit 104. The horizontal transfer unit 104 supplies the high-order bits of the supplied A / D conversion result during the reset period of each column to the storage unit 105 for storage.

　信号読み出し期間の処理は、単位画素からリセット信号の代わりに画素信号が読み出され、その画素信号がA/D変換されること以外は、リセット期間の処理と基本的に同様に行われる。 The processing in the signal readout period is basically the same as the processing in the reset period, except that a pixel signal is read from the unit pixel instead of the reset signal, and the pixel signal is A / D converted.

　つまり、図１８のステップＳ４２１乃至ステップＳ４２９の各処理は、図１７のステップＳ４０２乃至ステップＳ４１０の各処理と基本的に同様に実行される。 That is, the processes in steps S421 to S429 in FIG. 18 are executed basically in the same manner as the processes in steps S402 to S410 in FIG.

　つまり、図２０の時刻Ｔ７１乃至時刻Ｔ７５において、coarseモードでの画素信号のA/D変換が行われ、時刻Ｔ７２と時刻Ｔ７３との間で比較結果の反転が検出される。そして、時刻Ｔ７６乃至時刻Ｔ７８においてfineモードのA/D変換が開始される。 That is, from time T71 to time T75 in FIG. 20, A / D conversion of the pixel signal in the coarse mode is performed, and inversion of the comparison result is detected between time T72 and time T73. Then, fine mode A / D conversion is started from time T76 to time T78.

　この時刻Ｔ７６においては、参照信号の傾きは、coarseモードのままである。時刻Ｔ７７の後において、比較結果が反転している。したがって、容量制御部１７５は、その前のカウントタイミングである時刻Ｔ７７を、比較結果の反転タイミングに応じたタイミングとし、その時刻Ｔ７７において、制御線SW1と制御線SW2の制御信号の値をオフにすることによりスイッチ１９１とスイッチ１９２をオフ状態にし、キャパシタ１８１とキャパシタ１８２とを参照信号線１２２から切断する。図２０の例の場合、低分解能モードの分解能が２ビットであるので、容量制御部１７５は、キャパシタ１８１とキャパシタ１８２とを切断して電荷蓄積部１７４の容量を1/4としている。また、その際、キャパシタ１８１はキャパシタ１８５に接続されており、容量制御部１７５は、さらに、スイッチ１９４をオン状態とし、キャパシタ１８２をキャパシタ１８５に接続するのでkTCノイズは抑制される。 At this time T76, the slope of the reference signal remains in coarse mode. After time T77, the comparison result is inverted. Therefore, the capacity control unit 175 sets time T77, which is the previous count timing, as a timing according to the inversion timing of the comparison result, and turns off the control signal values of the control line SW1 and the control line SW2 at the time T77. Thus, the switch 191 and the switch 192 are turned off, and the capacitor 181 and the capacitor 182 are disconnected from the reference signal line 122. In the case of the example in FIG. 20, since the resolution in the low resolution mode is 2 bits, the capacitance control unit 175 disconnects the capacitor 181 and the capacitor 182 to make the capacitance of the charge storage unit 174 1/4. At this time, the capacitor 181 is connected to the capacitor 185, and the capacitance control unit 175 further turns on the switch 194 and connects the capacitor 182 to the capacitor 185, so that kTC noise is suppressed.

　ステップＳ４３０において、演算部１０６は、ステップＳ４０６において記憶されたリセット期間のA/D変換結果の上位ビットと、ステップＳ４１０において記憶されたリセット期間のA/D変換結果の下位ビットとを記憶部１０５から読み出し、それらを合成してリセット期間のA/D変換結果を生成する。また、演算部１０６は、ステップＳ４２５において記憶された信号読み出し期間のA/D変換結果の上位ビットと、ステップＳ４２９において記憶された信号読み出し期間のA/D変換結果の下位ビットとを記憶部１０５から読み出し、それらを合成して信号読み出し期間のA/D変換結果を生成する。演算部１０６は、さらに、生成した信号読み出し期間のA/D変換結果からリセット期間のA/D変換結果を減算することによりCDSを行い、画素信号のA/D変換結果を求める。演算部１０６は、全てのカラムについて、このような処理を行い、画素信号のA/D変換結果を求める。 In step S430, the arithmetic unit 106 stores the upper bits of the A / D conversion result in the reset period stored in step S406 and the lower bits of the A / D conversion result in the reset period stored in step S410. Are read out and combined to generate an A / D conversion result in the reset period. Further, the arithmetic unit 106 stores the upper bits of the A / D conversion result of the signal readout period stored in step S425 and the lower bits of the A / D conversion result of the signal readout period stored in step S429. Are combined and combined to generate an A / D conversion result in the signal readout period. The calculation unit 106 further performs CDS by subtracting the A / D conversion result in the reset period from the A / D conversion result in the generated signal readout period, and obtains the A / D conversion result of the pixel signal. The arithmetic unit 106 performs such processing for all the columns, and obtains an A / D conversion result of the pixel signal.

　ステップＳ４３１において、垂直走査部１１２は、全ての単位画素行を処理したか否かを判定し、未処理の単位画素行が存在すると判定された場合、処理を図１７のステップＳ４０１に戻し、それ以降の処理を繰り返す。 In step S431, the vertical scanning unit 112 determines whether or not all unit pixel rows have been processed. If it is determined that there are unprocessed unit pixel rows, the process returns to step S401 in FIG. The subsequent processing is repeated.

　以上のように、イメージセンサ１００の各処理部は、ステップＳ４０１乃至ステップＳ４３１の各処理を、単位画素行毎に繰り返す。そして、ステップＳ４３１において全ての単位画素行を処理したと判定された場合、撮像処理が終了する。 As described above, each processing unit of the image sensor 100 repeats each process from step S401 to step S431 for each unit pixel row. If it is determined in step S431 that all the unit pixel rows have been processed, the imaging process ends.

　＜５．第５の実施の形態＞
　　＜カラムA/D変換部の他の構成＞
　カラムA/D変換部１６１の構成は、上述した例に限定されない。例えば、図６の例においては、参照信号の信号レベルの保持用キャパシタとして、キャパシタ１８５を用いるように説明したが、この保持用キャパシタが複数存在してもよい。例えば、図２１に示される例のように、カラムA/D変換部１６１が、キャパシタ１８１乃至キャパシタ１８３のそれぞれに対して１つずつ保持用キャパシタ（キャパシタ５８１乃至キャパシタ５８３）が設けられた電荷蓄積部５７４を有するようにしてもよい。この場合、スイッチ１９４およびスイッチ１９５を省略することができる。 <5. Fifth embodiment>
<Other configuration of column A / D converter>
The configuration of the column A / D conversion unit 161 is not limited to the above-described example. For example, in the example of FIG. 6, it has been described that the capacitor 185 is used as a capacitor for holding the signal level of the reference signal. However, a plurality of holding capacitors may exist. For example, as in the example shown in FIG. 21, the column A / D conversion unit 161 is provided with one storage capacitor (capacitor 581 to capacitor 583) for each of the capacitors 181 to 183. A portion 574 may be included. In this case, the switch 194 and the switch 195 can be omitted.

　なお、この場合、カラムA/D変換部１６１は、容量制御部１７５の代わりに、容量制御部５７５を有する。容量制御部５７５は、電荷蓄積部５７４のスイッチ１９１乃至スイッチ１９３を制御する。つまり、電荷蓄積部５７４には、スイッチ１９４およびスイッチ１９５が存在しないので、容量制御部５７５は、それらを制御しない。このような構成にすることにより、カラムA/D変換部１６１は、スイッチ制御無しに、kTCノイズを抑制させることができる。 In this case, the column A / D conversion unit 161 includes a capacity control unit 575 instead of the capacity control unit 175. The capacitance control unit 575 controls the switches 191 to 193 of the charge storage unit 574. That is, since the switch 194 and the switch 195 are not present in the charge storage unit 574, the capacitance control unit 575 does not control them. With such a configuration, the column A / D converter 161 can suppress kTC noise without switch control.

　　＜A/D変換の処理時間＞
　以上に説明したような２ステップ型のシングルスロープA/D変換方式の処理時間について説明する。 <A/D conversion processing time>
The processing time of the two-step single slope A / D conversion method as described above will be described.

　１ステップ型のシングルスロープA/D変換方式の場合、ビット数をｎとすると、カウント時間は2ⁿとなる。これに対して、提案する２ステップ型のシングルスロープA/D変換方式の場合、ｎが十分に大きい数であるとすると、２ステップ目の振幅が１ステップ目の振幅の２倍、つまりカウント時間が２倍となる。よって、１ステップ目のカウント時間2^((n-1)/2)に対し、２ステップ目のカウント時間が2×2^((n-1)/2)となり、カウント時間は3/2×2^((n+1)/2)となる。 In the case of the one-step single slope A / D conversion method, if the number of bits is n, the count time is 2 ⁿ . On the other hand, in the proposed 2-step single slope A / D conversion method, if n is a sufficiently large number, the amplitude of the second step is twice the amplitude of the first step, that is, the count time. Is doubled. Therefore, for the count time 2 ^ ((n-1) / 2) of the first step, the count time of the second step is 2 × 2 ^ ((n-1) / 2), and the count time is 3/2 × 2 ^ ((n + 1) / 2).

　したがって、２ステップ型のシングルスロープA/D変換方式の場合、１ステップ型のシングルスロープA/D変換方式の場合に比べて、処理時間を大幅に低減させることができる。 Therefore, in the case of the two-step type single slope A / D conversion method, the processing time can be greatly reduced compared to the case of the one-step type single slope A / D conversion method.

　この処理時間の差は、図２２に示されるグラフのように、A/D変換の分解能が高くなればなるほど大きくなる。例えば、分解能が１４ビットの場合、カウント時間は、１ステップ型のシングルスロープA/D変換方式では16384カウントとなるが、２ステップ型のシングルスロープA/D変換方式では、272カウントとなる。このように、分解能が高ビットの場合、より大幅に処理時間を短縮することができる。 The difference in processing time increases as the A / D conversion resolution increases, as shown in the graph of FIG. For example, when the resolution is 14 bits, the count time is 16384 counts in the one-step single slope A / D conversion method, but 272 counts in the two-step single slope A / D conversion method. In this way, when the resolution is high bits, the processing time can be shortened significantly.

　　＜その他の構成＞
　以上に、本技術を適用したカラムA/D変換部１６１の主な構成例について説明したが、カラムA/D変換部１６１が上述した以外の構成を有するようにしてもよい。 <Other configurations>
The main configuration example of the column A / D conversion unit 161 to which the present technology is applied has been described above, but the column A / D conversion unit 161 may have a configuration other than that described above.

　例えば、電荷蓄積部１７４の容量をカラムA/D変換部１６１毎に変えるようにしてもよい。例えば、少なくとも１つのカラムA/D変換部１６１の電荷蓄積部１７４が有するキャパシタの一部または全部の容量が、他のカラムA/D変換部１６１の電荷蓄積部１７４と異なるようにしてもよい。また、少なくとも１つのカラムA/D変換部１６１の電荷蓄積部１７４が有するキャパシタの構成（数や配置等）が、他のカラムA/D変換部１６１の電荷蓄積部１７４と異なるようにしてもよい。 For example, the capacity of the charge storage unit 174 may be changed for each column A / D conversion unit 161. For example, a part or all of the capacitors of the charge storage unit 174 of at least one column A / D conversion unit 161 may be different from the charge storage unit 174 of other column A / D conversion units 161. . In addition, the capacitor configuration (number, arrangement, etc.) of the charge storage unit 174 of at least one column A / D conversion unit 161 may be different from the charge storage unit 174 of other column A / D conversion units 161. Good.

　さらに、少なくとも１つのカラムA/D変換部１６１において、上述したようにステップ毎に行う電荷蓄積部１７４の容量制御の仕方が、他のカラムA/D変換部１６１の電荷蓄積部１７４と異なるようにしてもよい。 Further, in the at least one column A / D conversion unit 161, the method of controlling the capacity of the charge storage unit 174 performed for each step as described above is different from the charge storage unit 174 of the other column A / D conversion units 161. It may be.

　つまり、これらのようにすることにより、少なくとも一部のカラムにおいて、比較部１７１に入力させる参照信号の傾きやレンジ幅が、他のカラムと異なるようにすることができる。このような方法は、例えば、カラム間の誤差の吸収等に利用することができる。 That is, by doing so, it is possible to make the inclination and range width of the reference signal input to the comparison unit 171 different from those of other columns in at least some of the columns. Such a method can be used, for example, to absorb errors between columns.

　また、以上においては、高分解能モード（fineモード）の分解能をＱビットとしたが、このモードの分解能は任意である。同様に、高分解能モード（fineモード）における参照信号の振幅、傾き、カウント時間はいずれも任意である。また、カウンタのクロック幅も任意である。このクロック幅をモード毎に変えるようにしてもよいし、全モード共通としてもよい。これらのパラメータは、互いに関連性を有するが、いずれのパラメータを基準として他のパラメータを設定するようにしてもよい。少なくとも、比較結果が反転する信号レベルを高精度にA/D変換することができればよい。 In the above, the resolution in the high resolution mode (fine mode) is Q bits, but the resolution in this mode is arbitrary. Similarly, the amplitude, slope, and count time of the reference signal in the high resolution mode (fine mode) are all arbitrary. The clock width of the counter is also arbitrary. This clock width may be changed for each mode, or may be common to all modes. These parameters are related to each other, but other parameters may be set based on any parameter. It is sufficient that at least the signal level at which the comparison result is inverted can be A / D converted with high accuracy.

　また、イメージセンサ１００がCDSを行わないようにしてもよい。その場合、カラムA/D変換部１６１は、画素アレイ１０１から読み出された画素信号に対してのみA/D変換を行う。ただし、その場合も、カラムA/D変換部１６１は、coarseモードとfineモードでA/D変換を行う。 Further, the image sensor 100 may not perform CDS. In that case, the column A / D conversion unit 161 performs A / D conversion only on the pixel signal read from the pixel array 101. However, also in this case, the column A / D converter 161 performs A / D conversion in the coarse mode and the fine mode.

　また、電荷蓄積部１７４が、上述した複数のキャパシタと複数のスイッチからなる構成の代わりに、容量可変のキャパシタを備えるようにしてもよい。 In addition, the charge storage unit 174 may include a capacitor with a variable capacitance instead of the above-described configuration including a plurality of capacitors and a plurality of switches.

　さらに、以上においては、各カラムのカラムA/D変換部１６１がカウンタ１７２を有するように説明したが、これに限らず、カウンタ１７２をカラムA/D変換部１６１の外部に設けるようにし、複数のカラムA/D変換部１６１が同一のカウンタ１７２を共有するようにしてもよい。このようにすることにより、回路規模の増大を抑制することができる。また、以上においてはカウンタ１７２のカウントの方式を、Voが反転するまでを数える前カウント方式とする例について説明したが、カウンタ１７２のカウントの方式は任意であり、この前カウント方式以外の方式を採用することもできる。例えば、Voが反転してからカウントする後カウント方式としてもよいし、複数の方式（例えば、前カウント方式と後カウント方式）を組み合わせる方式としてもよい。 Furthermore, in the above description, the column A / D conversion unit 161 of each column has been described as having the counter 172. However, the present invention is not limited to this, and the counter 172 is provided outside the column A / D conversion unit 161. The column A / D converter 161 may share the same counter 172. By doing so, an increase in circuit scale can be suppressed. In the above description, an example in which the counting method of the counter 172 is a pre-counting method for counting until Vo is inverted has been described. However, the counting method of the counter 172 is arbitrary, and methods other than the pre-counting method It can also be adopted. For example, a post-count method that counts after Vo is inverted may be used, or a method that combines a plurality of methods (for example, a pre-count method and a post-count method) may be used.

　＜６．第６の実施の形態＞
　　＜イメージセンサの物理構成＞
　なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ（チップ）や、そのパッケージ（チップ）が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ（チップ）として実現する場合、そのパッケージ（チップ）において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。 <6. Sixth Embodiment>
<Physical configuration of image sensor>
Note that an imaging element to which the present technology is applied can be realized, for example, as a package (chip) in which a semiconductor substrate is sealed, a module in which the package (chip) is installed on a circuit board, or the like. For example, when realized as a package (chip), the imaging element in the package (chip) may be configured by a single semiconductor substrate, or may be configured by a plurality of semiconductor substrates superimposed on each other. It may be.

　図２３は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。 FIG. 23 is a diagram illustrating an example of a physical configuration of the image sensor 100 that is an imaging device to which the present technology is applied.

　図２３のＡに示される例の場合、図２等を参照して説明したイメージセンサ１００の回路構成は、全て単一の半導体基板に形成される。図２３のＡの例の場合、画素・アナログ処理部６０１、デジタル処理部６０２、およびフレームメモリ６０３を囲むように出力部６０４－１乃至出力部６０４－４が配置されている。画素・アナログ処理部６０１は、画素アレイ１０１やA/D変換部１０３等のアナログ構成が形成される領域である。出力部６０４－１乃至出力部６０４－４は、例えば、I/Oセル等の構成が配置される領域である。 In the case of the example shown in FIG. 23A, the circuit configuration of the image sensor 100 described with reference to FIG. 2 and the like is all formed on a single semiconductor substrate. In the case of the example of FIG. 23A, output units 604-1 to 604-4 are arranged so as to surround the pixel / analog processing unit 601, the digital processing unit 602, and the frame memory 603. The pixel / analog processing unit 601 is a region where an analog configuration such as the pixel array 101 and the A / D conversion unit 103 is formed. The output units 604-1 to 604-4 are areas in which, for example, configurations such as I / O cells are arranged.

　もちろん、図２３のＡの構成例は一例であり、各処理部の構成の配置は、この例に限らない。 Of course, the configuration example of A in FIG. 23 is an example, and the arrangement of the configuration of each processing unit is not limited to this example.

　図２３のＢに示される例の場合、図２等を参照して説明したイメージセンサ１００の回路構成は、互いに重畳される２枚の半導体基板（積層基板（画素基板６１１および回路基板６１２））に形成される。 In the case of the example shown in FIG. 23B, the circuit configuration of the image sensor 100 described with reference to FIG. 2 and the like includes two semiconductor substrates (laminated substrates (a pixel substrate 611 and a circuit substrate 612)) superimposed on each other. Formed.

　画素基板６１１には、画素・アナログ処理部６０１、デジタル処理部６０２、並びに、出力部６０４－１および出力部６０４－２が形成される。出力部６０４－１および出力部６０４－２は、例えば、I/Oセル等の構成が配置される領域である。 On the pixel substrate 611, a pixel / analog processing unit 601, a digital processing unit 602, an output unit 604-1 and an output unit 604-2 are formed. The output unit 604-1 and the output unit 604-2 are regions in which, for example, configurations such as I / O cells are arranged.

　また、回路基板６１２には、フレームメモリ６０３が形成されている。 Further, a frame memory 603 is formed on the circuit board 612.

　上述したように画素基板６１１および回路基板６１２は、互いに重畳され、多層構造（積層構造）を形成する。画素基板６１１に形成される画素・アナログ処理部６０１と、回路基板６１２に形成されるフレームメモリ６０３とは、ビア領域（VIA）６１３－１とビア領域（VIA）６１４－１とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。同様に、画素基板６１１に形成されるデジタル処理部６０２と、回路基板６１２に形成されるフレームメモリ６０３とは、ビア領域（VIA）６１３－２とビア領域（VIA）６１４－２とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。 As described above, the pixel substrate 611 and the circuit substrate 612 overlap each other to form a multilayer structure (laminated structure). The pixel / analog processing unit 601 formed on the pixel substrate 611 and the frame memory 603 formed on the circuit substrate 612 are formed in the via region (VIA) 613-1 and the via region (VIA) 614-1. They are electrically connected to each other through through vias (VIA) or the like. Similarly, the digital processing unit 602 formed on the pixel substrate 611 and the frame memory 603 formed on the circuit substrate 612 are formed in the via region (VIA) 613-2 and the via region (VIA) 614-2. They are electrically connected to each other through through vias (VIA) or the like.

　このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層チップ）の数（層数）は任意であり、例えば、図２３のＣに示されるように、３層以上であってもよい。 This technology can also be applied to such a laminated image sensor. Note that the number (number of layers) of the semiconductor substrates (laminated chips) is arbitrary, and may be, for example, three or more layers as shown in FIG.

　図２３のＣの例の場合、イメージセンサ１００は、半導体基板６２１、半導体基板６２２、および半導体基板６２３を有する。半導体基板６２１乃至半導体基板６２３は、互いに重畳され、多層構造（積層構造）を形成する。半導体基板６２１には、画素・アナログ処理部６０１が形成され、半導体基板６２２には、デジタル処理部６０２、出力部６０４－１、および出力部６０４－２が形成され、半導体基板６２３には、フレームメモリ６０３が形成されている。各半導体基板の各処理部は、ビア領域（VIA）６２４－１、ビア領域（VIA）６２５－１、およびビア領域（VIA）６２６－１に形成される貫通ビア（VIA）、並びに、ビア領域（VIA）６２４－２、ビア領域（VIA）６２５－２、およびビア領域（VIA）６２６－２に形成される貫通ビア（VIA）を介して互いに電気的に接続されている。 23C, the image sensor 100 includes a semiconductor substrate 621, a semiconductor substrate 622, and a semiconductor substrate 623. The semiconductor substrates 621 to 623 overlap with each other to form a multilayer structure (stacked structure). A pixel / analog processing unit 601 is formed on the semiconductor substrate 621, a digital processing unit 602, an output unit 604-1, and an output unit 604-2 are formed on the semiconductor substrate 622, and a frame is formed on the semiconductor substrate 623. A memory 603 is formed. Each processing portion of each semiconductor substrate includes a via region (VIA) 624-1, a via region (VIA) 625-1, a through via (VIA) formed in the via region (VIA) 626-1, and a via region. (VIA) 624-2, via region (VIA) 625-2, and via region (VIA) 626-2 are electrically connected to each other via through vias (VIA).

　このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は、任意であり、図２３の例に限定されない。 This technology can also be applied to such a laminated image sensor. Of course, the processing part formed in each semiconductor substrate is arbitrary, and is not limited to the example of FIG.

　　＜エリアA/D変換部＞
　例えば、以上においては、A/D変換部１０３には単位画素列毎にA/D変換部（カラムA/D変換部１６１）が設けられ、各カラムA/D変換部１６１が、その単位画素列の各単位画素から読み出される信号をA/D変換するように説明したが、A/D変換部１０３の構成例はこれに限定されない。例えば、画素アレイ１０１において、所定数の単位画素毎に画素ユニットが形成され、A/D変換部１０３にはその画素ユニット毎にA/D変換部（エリアA/D変換部）が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニットに属する各単位画素から読み出される信号をA/D変換するようにしてもよい。 <Area A / D converter>
For example, in the above, the A / D conversion unit 103 is provided with an A / D conversion unit (column A / D conversion unit 161) for each unit pixel column, and each column A / D conversion unit 161 includes the unit pixel. The signal read from each unit pixel in the column has been described as being A / D converted, but the configuration example of the A / D conversion unit 103 is not limited to this. For example, in the pixel array 101, a pixel unit is formed for each predetermined number of unit pixels, and the A / D converter 103 is provided with an A / D converter (area A / D converter) for each pixel unit. Each area A / D conversion unit may perform A / D conversion on a signal read from each unit pixel belonging to the pixel unit assigned to itself.

　その場合、例えば、図２４に示される例のように、画素ユニットとエリアA/D変換部とが互いに同一の半導体基板に形成されるようにしてもよい。図２４の例の場合、画素ユニット６４０－１乃至画素ユニット６４０－３と、それぞれに対応するエリアA/D変換部６４１－１乃至エリアA/D変換部６４１－３が、同一の半導体基板上に形成されている。もちろん、画素ユニットとエリアA/D変換部の数は任意である。 In that case, for example, as in the example shown in FIG. 24, the pixel unit and the area A / D converter may be formed on the same semiconductor substrate. In the case of the example in FIG. 24, the pixel units 640-1 to 640-3 and the corresponding area A / D conversion units 641-1 to 641-3 are arranged on the same semiconductor substrate. Is formed. Of course, the number of pixel units and area A / D converters is arbitrary.

　以下において、画素アレイ１０１に形成される各画素ユニットを互いに区別して説明する必要が無い場合、画素ユニット６４０と称し、A/D変換部１０３に形成される各エリアA/D変換部を互いに区別して説明する必要が無い場合、エリアA/D変換部６４１と称する。 Hereinafter, when it is not necessary to distinguish between the pixel units formed in the pixel array 101, they are referred to as pixel units 640, and the area A / D conversion units formed in the A / D conversion unit 103 are separated from each other. When there is no need to explain separately, the area A / D conversion unit 641 is referred to.

　また、この場合も、イメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば図２５に示されるように、イメージセンサ１００が互いに重畳される２枚の半導体基板（積層チップ（画素基板６５１および回路基板６５２））を有するようにしてもよい。 Also in this case, the configuration of the image sensor 100 may be formed on a plurality of semiconductor substrates. For example, as shown in FIG. 25, the image sensor 100 may have two semiconductor substrates (laminated chips (a pixel substrate 651 and a circuit substrate 652)) that are superposed on each other.

　図２５の例の場合、画素基板６５１に、画素領域（すなわち、画素アレイ１０１）のＮ個の画素ユニット６４０（画素ユニット６４０－１乃至画素ユニット６４０－Ｎ）が形成されている。また、回路基板６５２の、各画素ユニット６４０に重畳する位置には、その画素ユニット６４０に対応するエリアA/D変換部６４１が形成されている。例えば、回路基板６５２の、画素基板６５１における画素ユニット６４０－Ｋの位置と同じ位置（画素ユニット６４０－Ｋに重畳する位置）には、その画素ユニット６４０－Ｋの単位画素から読み出された信号をA/D変換するエリアA/D変換部６４１－Ｋが形成されている。 In the case of the example in FIG. 25, N pixel units 640 (pixel units 640-1 to 640-N) in the pixel region (that is, the pixel array 101) are formed on the pixel substrate 651. In addition, an area A / D converter 641 corresponding to the pixel unit 640 is formed at a position of the circuit board 652 that overlaps each pixel unit 640. For example, at the same position as the position of the pixel unit 640-K on the pixel substrate 651 of the circuit board 652 (position superimposed on the pixel unit 640-K), the signal read from the unit pixel of the pixel unit 640-K An A / D converter 641-K for A / D converting is formed.

　もちろん、この場合も、イメージセンサ１００の半導体基板の数（層数）は任意であり、３層以上であってもよい。 Of course, also in this case, the number of semiconductor substrates (number of layers) of the image sensor 100 is arbitrary, and may be three or more.

　＜７．第７の実施の形態＞
　　＜撮像装置＞
　なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図２６は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２６に示される撮像装置７００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。 <7. Seventh Embodiment>
<Imaging device>
Note that the present technology can be applied to devices other than the image sensor. For example, the present technology may be applied to an apparatus (an electronic device or the like) having an imaging element such as an imaging apparatus. FIG. 26 is a block diagram illustrating a main configuration example of an imaging apparatus as an example of an electronic apparatus to which the present technology is applied. An imaging apparatus 700 shown in FIG. 26 is an apparatus that images a subject and outputs an image of the subject as an electrical signal.

　図２６に示されるように撮像装置７００は、光学部７１１、CMOSイメージセンサ７１２、画像処理部７１３、表示部７１４、コーデック処理部７１５、記憶部７１６、出力部７１７、通信部７１８、制御部７２１、操作部７２２、およびドライブ７２３を有する。 As shown in FIG. 26, the imaging apparatus 700 includes an optical unit 711, a CMOS image sensor 712, an image processing unit 713, a display unit 714, a codec processing unit 715, a storage unit 716, an output unit 717, a communication unit 718, and a control unit 721. , An operation unit 722, and a drive 723.

　光学部７１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部７１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ７１２に供給する。 The optical unit 711 includes a lens that adjusts the focus to the subject and collects light from the focused position, an aperture that adjusts exposure, a shutter that controls the timing of imaging, and the like. The optical unit 711 transmits light (incident light) from the subject and supplies the light to the CMOS image sensor 712.

　CMOSイメージセンサ７１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部７１３に供給する。 The CMOS image sensor 712 performs photoelectric conversion of incident light, A / D converts a signal for each pixel (pixel signal), performs signal processing such as CDS, and supplies the captured image data after processing to the image processing unit 713. .

　画像処理部７１３は、CMOSイメージセンサ７１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部７１３は、CMOSイメージセンサ７１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部７１３は、画像処理を施した撮像画像データを表示部７１４に供給する。 The image processing unit 713 performs image processing on the captured image data obtained by the CMOS image sensor 712. More specifically, the image processing unit 713 performs, for example, color mixture correction, black level correction, white balance adjustment, demosaic processing, matrix processing, gamma correction on the captured image data supplied from the CMOS image sensor 712. And various image processing such as YC conversion. The image processing unit 713 supplies the captured image data subjected to the image processing to the display unit 714.

　表示部７１４は、例えば、液晶ディスプレイ等として構成され、画像処理部７１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。 The display unit 714 is configured, for example, as a liquid crystal display or the like, and displays an image of captured image data (for example, an image of a subject) supplied from the image processing unit 713.

　画像処理部７１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部７１５に供給する。 The image processing unit 713 further supplies the captured image data subjected to the image processing to the codec processing unit 715 as necessary.

　コーデック処理部７１５は、画像処理部７１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部７１６に供給する。また、コーデック処理部７１５は、記憶部７１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部７１３に供給する。 The codec processing unit 715 subjects the captured image data supplied from the image processing unit 713 to encoding processing of a predetermined method, and supplies the obtained encoded data to the storage unit 716. Further, the codec processing unit 715 reads the encoded data recorded in the storage unit 716, decodes it to generate decoded image data, and supplies the decoded image data to the image processing unit 713.

　画像処理部７１３は、コーデック処理部７１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部７１３は、画像処理を施した復号画像データを表示部７１４に供給する。表示部７１４は、例えば、液晶ディスプレイ等として構成され、画像処理部７１３から供給された復号画像データの画像を表示する。 The image processing unit 713 performs predetermined image processing on the decoded image data supplied from the codec processing unit 715. The image processing unit 713 supplies the decoded image data subjected to the image processing to the display unit 714. The display unit 714 is configured as a liquid crystal display, for example, and displays an image of the decoded image data supplied from the image processing unit 713.

　また、コーデック処理部７１５は、画像処理部７１３から供給された撮像画像データを符号化した符号化データ、または、記憶部７１６から読み出した撮像画像データの符号化データを出力部７１７に供給し、撮像装置７００の外部に出力させるようにしてもよい。また、コーデック処理部７１５は、符号化前の撮像画像データ、若しくは、記憶部７１６から読み出した符号化データを復号して得られた復号画像データを出力部７１７に供給し、撮像装置７００の外部に出力させるようにしてもよい。 Also, the codec processing unit 715 supplies the encoded data obtained by encoding the captured image data supplied from the image processing unit 713 or the encoded data of the captured image data read from the storage unit 716 to the output unit 717, You may make it output outside the imaging device 700. FIG. Further, the codec processing unit 715 supplies the captured image data before encoding or the decoded image data obtained by decoding the encoded data read from the storage unit 716 to the output unit 717, and the external of the imaging apparatus 700. You may make it output to.

　さらに、コーデック処理部７１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部７１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部７１５は、撮像画像データや画像データの符号化データを、通信部７１８を介して取得するようにしてもよい。コーデック処理部７１５は、通信部７１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部７１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部７１３に供給したり、記憶部７１６、出力部７１７、および通信部７１８に出力したりするようにしてもよい。 Further, the codec processing unit 715 may transmit the captured image data, the encoded data of the captured image data, or the decoded image data to another device via the communication unit 718. Further, the codec processing unit 715 may acquire captured image data and encoded data of the image data via the communication unit 718. The codec processing unit 715 appropriately performs encoding and decoding on the captured image data acquired through the communication unit 718 and the encoded data of the image data. The codec processing unit 715 supplies the obtained image data or encoded data to the image processing unit 713 as described above, or outputs it to the storage unit 716, the output unit 717, and the communication unit 718. May be.

　記憶部７１６は、コーデック処理部７１５から供給される符号化データ等を記憶する。記憶部７１６に格納された符号化データは、必要に応じてコーデック処理部７１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部７１４に供給され、その撮像画像データに対応する撮像画像が表示される。 The storage unit 716 stores the encoded data supplied from the codec processing unit 715 and the like. The encoded data stored in the storage unit 716 is read and decoded by the codec processing unit 715 as necessary. The captured image data obtained by the decoding process is supplied to the display unit 714, and a captured image corresponding to the captured image data is displayed.

　出力部７１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部７１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置７００の外部に出力する。 The output unit 717 has an external output interface such as an external output terminal, and outputs various data supplied via the codec processing unit 715 to the outside of the imaging apparatus 700 via the external output interface.

　通信部７１８は、コーデック処理部７１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部７１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部７１５に供給する。 The communication unit 718 supplies various types of information such as image data and encoded data supplied from the codec processing unit 715 to another device that is a communication partner of predetermined communication (wired communication or wireless communication). In addition, the communication unit 718 acquires various types of information such as image data and encoded data from another device that is a communication partner of predetermined communication (wired communication or wireless communication), and supplies the information to the codec processing unit 715. .

　制御部７２１は、撮像装置７００の各処理部（点線７２０内に示される各処理部、操作部７２２、並びに、ドライブ７２３）の動作を制御する。 The control unit 721 controls the operation of each processing unit (each processing unit shown in the dotted line 720, the operation unit 722, and the drive 723) of the imaging apparatus 700.

　操作部７２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部７２１に供給する。 The operation unit 722 is configured by an arbitrary input device such as a jog dial (trademark), a key, a button, or a touch panel, for example. The operation unit 722 receives an operation input by a user or the like and supplies a signal corresponding to the operation input to the control unit 721. To do.

　ドライブ７２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア７２４に記憶されている情報を読み出す。ドライブ７２３は、リムーバブルメディア７２４からプログラムやデータ等の各種情報を読み出し、それを制御部７２１に供給する。また、ドライブ７２３は、書き込み可能なリムーバブルメディア７２４が自身に装着された場合、制御部７２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア７２４に記憶させることができる。 The drive 723 reads information stored in a removable medium 724 attached to the drive 723 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory. The drive 723 reads various information such as programs and data from the removable medium 724 and supplies the information to the control unit 721. Further, when a writable removable medium 724 is attached to the drive 723, the drive 723 stores various information such as image data and encoded data supplied through the control unit 721 in the removable medium 724. be able to.

　以上のような撮像装置７００のCMOSイメージセンサ７１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ７１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ７１２は、第１の実施の形態等において上述したように、設計が容易になり、開発や製造のコストの増大を抑制することができる。したがって撮像装置７００も、開発や製造のコストの増大を抑制することができる。 As the CMOS image sensor 712 of the imaging apparatus 700 as described above, the present technology described above in each embodiment is applied. That is, the image sensor 100 described above is used as the CMOS image sensor 712. As a result, the CMOS image sensor 712 can be easily designed as described in the first embodiment and the like, and an increase in development and manufacturing costs can be suppressed. Therefore, the imaging apparatus 700 can also suppress an increase in development and manufacturing costs.

　上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。 The series of processes described above can be executed by hardware or software. When the above-described series of processing is executed by software, a program constituting the software is installed from a network or a recording medium.

　この記録媒体は、例えば、図２６に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア７２４により構成される。このリムーバブルメディア７２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。 For example, as shown in FIG. 26, this recording medium includes a removable medium 724 on which a program is recorded, which is distributed to distribute the program to the user, separately from the apparatus main body. The removable medium 724 includes a magnetic disk (including a flexible disk) and an optical disk (including a CD-ROM and a DVD). Further, magneto-optical disks (including MD (Mini-Disc)) and semiconductor memories are also included.

　その場合、プログラムは、そのリムーバブルメディア７２４をドライブ７２３に装着することにより、記憶部７１６にインストールすることができる。 In that case, the program can be installed in the storage unit 716 by attaching the removable medium 724 to the drive 723.

　また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部７１８で受信し、記憶部７１６にインストールすることができる。 This program can also be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting. In that case, the program can be received by the communication unit 718 and installed in the storage unit 716.

　その他、このプログラムは、記憶部７１６や制御部７２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。 In addition, this program can be installed in advance in a ROM (Read Only Memory) or the like in the storage unit 716 or the control unit 721.

　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。 The program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.

　また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。 Further, in the present specification, the step of describing the program recorded on the recording medium is not limited to the processing performed in chronological order according to the described order, but may be performed in parallel or It also includes processes that are executed individually.

　また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。 Further, the processing of each step described above can be executed in each device described above or any device other than each device described above. In that case, the device that executes the process may have the functions (functional blocks and the like) necessary for executing the process described above. Information necessary for processing may be transmitted to the apparatus as appropriate.

　また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。 In this specification, the system means a set of a plurality of components (devices, modules (parts), etc.), and it does not matter whether all the components are in the same housing. Accordingly, a plurality of devices housed in separate housings and connected via a network and a single device housing a plurality of modules in one housing are all systems. .

　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。 Also, in the above, the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units). Conversely, the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit). Of course, a configuration other than that described above may be added to the configuration of each device (or each processing unit). Furthermore, if the configuration and operation of the entire system are substantially the same, a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). .

　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。 The preferred embodiments of the present disclosure have been described in detail above with reference to the accompanying drawings, but the technical scope of the present disclosure is not limited to such examples. It is obvious that a person having ordinary knowledge in the technical field of the present disclosure can come up with various changes or modifications within the scope of the technical idea described in the claims. Of course, it is understood that it belongs to the technical scope of the present disclosure.

　例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。 For example, the present technology can take a configuration of cloud computing in which one function is shared by a plurality of devices via a network and is jointly processed.

　また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。 Further, each step described in the above flowchart can be executed by one device or can be shared by a plurality of devices.

　さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。 Further, when a plurality of processes are included in one step, the plurality of processes included in the one step can be executed by being shared by a plurality of apparatuses in addition to being executed by one apparatus.

　また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。 In addition, the present technology is not limited to this, and any configuration mounted on such a device or a device constituting the system, for example, a processor as a system LSI (Large Scale Integration), a module using a plurality of processors, a plurality of It is also possible to implement as a unit using other modules, a set obtained by further adding other functions to the unit (that is, a partial configuration of the apparatus), and the like.

　なお、本技術は以下のような構成も取ることができる。
　（１）　電荷を蓄積する、容量が可変の電荷蓄積部と、
　入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部と
　を備え、
　前記比較部は、前記信号レベルの比較を複数回行い、
　前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する
　信号処理装置。
　（２）　前記電荷蓄積部は、
　　前記電荷を蓄積する複数のキャパシタと、
　　前記比較部の出力に応じて、前記参照信号を伝送する信号線である参照信号線と前記キャパシタとの接続を制御するスイッチと
　を備える（１）に記載の信号処理装置。
　（３）　前記スイッチは、前記比較部の出力が反転した場合、前記キャパシタの一部を前記参照信号線から切り離すことにより、前記参照信号線と前記比較部との間の前記容量を低減させる
　（２）に記載の信号処理装置。
　（４）　前記スイッチは、前記比較部による前記信号レベルの比較の分解能に応じた容量分のキャパシタを前記参照信号線から切り離す
　（３）に記載の信号処理装置。
　（５）　前記スイッチは、前記比較部の出力の反転タイミングに応じたタイミングで前記キャパシタの一部を前記参照信号線から切り離す
　（３）に記載の信号処理装置。
　（６）　前記スイッチは、前記比較部の出力の反転直後のカウントタイミングにおいて、前記キャパシタの一部を前記参照信号線から切り離す
　（５）に記載の信号処理装置。
　（７）　前記スイッチは、前記比較部の次回の比較における、前記比較部の出力の反転直前のカウントタイミングにおいて、前記キャパシタの一部を前記参照信号線から切り離す
　（５）または（６）に記載の信号処理装置。
　（８）　前記参照信号はランプ波であり、
　　前記スイッチは、前記キャパシタの一部を前記参照信号線から切り離すことにより、前記参照信号線と前記比較部との間の前記容量を低減させ、前記参照信号の波形の傾きを低減させる
　（３）乃至（７）のいずれかに記載の信号処理装置。
　（９）　前記参照信号の信号レベルは、前記信号レベルの比較の度に、前記参照信号の信号レベルの幅に応じた初期値に設定される
　（８）に記載の信号処理装置。
　（１０）　前記参照信号は、前記信号レベルの比較の度に、前記ランプ波の波形の向きが反転する
　（８）または（９）に記載の信号処理装置。
　（１１）　前記電荷蓄積部は、前記参照信号の信号レベルを保持する保持用キャパシタをさらに備え、
　　前記スイッチにより前記参照信号線から切り離された前記キャパシタは、前記保持用キャパシタに接続される
　（３）乃至（１０）のいずれかに記載の信号処理装置。
　（１２）　前記電荷蓄積部は、前記キャパシタ同士の接続を制御するキャパシタ間スイッチをさらに備え、
　　前記保持用キャパシタは、前記複数のキャパシタのいずれか１つに接続され、
　　前記キャパシタ間スイッチは、前記スイッチにより前記参照信号線から切り離された前記キャパシタを前記保持用キャパシタに接続するように、前記キャパシタ同士を接続する
　（１１）に記載の信号処理装置。
　（１３）　前記保持用キャパシタは、前記複数のキャパシタのそれぞれに対して設けられる
　（１１）に記載の信号処理装置。
　（１４）　前記比較部の出力に応じて、前記電荷蓄積部の前記スイッチを制御することにより、前記参照信号線と前記比較部との間の前記容量を制御する制御部をさらに備える
　（２）乃至（１３）のいずれかに記載の信号処理装置。
　（１５）　前記比較部の出力が反転するまでをカウントするカウント部をさらに備える
　（１）乃至（１４）のいずれかに記載の信号処理装置。
　（１６）　前記入力信号は、単位画素から読み出された信号である
　（１）乃至（１５）のいずれかに記載の信号処理装置。
　（１７）　前記入力信号は、前記単位画素が行列状に配置される画素領域の前記比較部が対応する所定の単位画素群の、処理対象の単位画素から読み出された信号である
　（１６）に記載の信号処理装置。
　（１８）　電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と入力信号とで信号レベルを比較し、
　その比較結果に応じて前記電荷蓄積部の容量を設定する
　制御方法。
　（１９）　複数の単位画素が行列状に配置される画素アレイと、
　電荷を蓄積する、容量が可変の電荷蓄積部と、
　前記画素アレイの前記単位画素から読み出される入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部と
　を備え、
　前記比較部は、前記信号レベルの比較を複数回行い、
　前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する
　撮像素子。
　（２０）　被写体を撮像する撮像部と、
　前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
　を備え、
　前記撮像部は、
　　複数の単位画素が行列状に配置される画素アレイと、
　　電荷を蓄積する、容量が可変の電荷蓄積部と、
　　前記画素アレイの前記単位画素から読み出される入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部と
　　を備え、
　　前記比較部は、前記信号レベルの比較を複数回行い、
　　前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する
　電子機器。 In addition, this technique can also take the following structures.
(1) a charge storage unit that stores charge and has a variable capacity;
A comparison unit that compares a signal level between an input signal and a reference signal input via the charge storage unit and outputs a comparison result; and
The comparison unit performs the signal level comparison a plurality of times,
The charge storage unit sets the capacitance according to an output of the comparison unit.
(2) The charge storage unit includes:
A plurality of capacitors for storing the charge;
The signal processing apparatus according to (1), further comprising: a switch that controls connection between a reference signal line, which is a signal line that transmits the reference signal, and the capacitor according to an output of the comparison unit.
(3) When the output of the comparison unit is inverted, the switch reduces the capacitance between the reference signal line and the comparison unit by disconnecting a part of the capacitor from the reference signal line. The signal processing apparatus according to 2).
(4) The signal processing device according to (3), wherein the switch disconnects a capacitor having a capacity corresponding to a resolution of comparison of the signal level by the comparison unit from the reference signal line.
(5) The signal processing device according to (3), wherein the switch disconnects a part of the capacitor from the reference signal line at a timing according to an inversion timing of the output of the comparison unit.
(6) The signal processing device according to (5), wherein the switch disconnects a part of the capacitor from the reference signal line at a count timing immediately after the inversion of the output of the comparison unit.
(7) In the next comparison of the comparison unit, the switch disconnects a part of the capacitor from the reference signal line at a count timing immediately before the inversion of the output of the comparison unit. (5) or (6) Signal processing equipment.
(8) The reference signal is a ramp wave;
The switch reduces the capacitance between the reference signal line and the comparison unit by separating a part of the capacitor from the reference signal line, and reduces the slope of the waveform of the reference signal (3) Thru | or the signal processing apparatus in any one of (7).
(9) The signal processing device according to (8), wherein the signal level of the reference signal is set to an initial value corresponding to the width of the signal level of the reference signal every time the signal level is compared.
(10) The signal processing device according to (8) or (9), wherein the direction of the waveform of the ramp wave is inverted each time the signal level is compared.
(11) The charge storage unit further includes a holding capacitor for holding a signal level of the reference signal,
The signal processing device according to any one of (3) to (10), wherein the capacitor separated from the reference signal line by the switch is connected to the holding capacitor.
(12) The charge storage unit further includes an inter-capacitor switch that controls connection between the capacitors,
The holding capacitor is connected to any one of the plurality of capacitors;
The signal processing apparatus according to (11), wherein the inter-capacitor switch connects the capacitors so as to connect the capacitor separated from the reference signal line by the switch to the holding capacitor.
(13) The signal processing device according to (11), wherein the holding capacitor is provided for each of the plurality of capacitors.
(14) The system further includes a control unit that controls the capacitance between the reference signal line and the comparison unit by controlling the switch of the charge storage unit according to the output of the comparison unit. Thru | or the signal processing apparatus in any one of (13).
(15) The signal processing device according to any one of (1) to (14), further including a count unit that counts until the output of the comparison unit is inverted.
(16) The signal processing device according to any one of (1) to (15), wherein the input signal is a signal read from a unit pixel.
(17) The input signal is a signal read from a unit pixel to be processed in a predetermined unit pixel group corresponding to the comparison unit in a pixel region in which the unit pixels are arranged in a matrix. A signal processing device according to 1.
(18) A signal level is compared between a reference signal and an input signal that are input via a charge storage unit that stores charge and has a variable capacitance;
A control method for setting a capacity of the charge storage unit according to the comparison result.
(19) a pixel array in which a plurality of unit pixels are arranged in a matrix;
A charge storage unit that stores charge and has a variable capacity;
A comparison unit that compares a signal level between an input signal read from the unit pixel of the pixel array and a reference signal input through the charge storage unit, and outputs a comparison result;
The comparison unit performs the signal level comparison a plurality of times,
The charge storage unit sets the capacitance according to an output of the comparison unit.
(20) an imaging unit for imaging a subject;
An image processing unit that performs image processing on image data obtained by imaging by the imaging unit,
The imaging unit
A pixel array in which a plurality of unit pixels are arranged in a matrix;
A charge storage unit that stores charge and has a variable capacity;
A comparison unit that compares a signal level between an input signal read from the unit pixel of the pixel array and a reference signal input through the charge storage unit, and outputs a comparison result;
The comparison unit performs the signal level comparison a plurality of times,
The charge storage unit is an electronic device that sets the capacity according to an output of the comparison unit.

　１００　イメージセンサ，　１０１　画素アレイ，　１０２　参照電圧発生部，　１０３　A/D変換部，　１０４　水平転送部，　１０５　記憶部，　１０６　演算部，　１１１　制御部，　１１２　垂直走査部，　１２１　垂直信号線，　１２２　参照信号線，　１４１　単位画素，　１６１　カラムA/D変換部，　１７１　比較部、　１７２　カウンタ，　１７３および１７４　キャパシタ，　１７５　容量制御部，　１８１乃至１８５　キャパシタ，　１９１乃至１９５　スイッチ，　５７５　容量制御部，　５８１乃至５８３　キャパシタ，　７００　撮像装置，　７１２　CMOSイメージセンサ 100 image sensor, 101 pixel array, 102 reference voltage generation unit, 103 A / D conversion unit, 104 horizontal transfer unit, 105 storage unit, 106 operation unit, 111 control unit, 112 vertical scanning unit, 121 vertical signal line, 122 reference Signal line, 141 unit pixel, 161 column A / D conversion unit, 171 comparison unit, 172 counter, 173 and 174 capacitors, 175 capacitance control unit, 181 to 185 capacitors, 191 to 195 switches, 575 capacity control units, 581 to 583 Capacitor, 700 imaging device, 712 CMOS image sensor

Claims

　電荷を蓄積する、容量が可変の電荷蓄積部と、
　入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部と
　を備え、
　前記比較部は、前記信号レベルの比較を複数回行い、
　前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する
　信号処理装置。 A charge storage unit that stores charge and has a variable capacity;
A comparison unit that compares a signal level between an input signal and a reference signal input via the charge storage unit and outputs a comparison result; and
The comparison unit performs the signal level comparison a plurality of times,
The charge storage unit sets the capacitance according to an output of the comparison unit.
　前記電荷蓄積部は、
　　前記電荷を蓄積する複数のキャパシタと、
　　前記比較部の出力に応じて、前記参照信号を伝送する信号線である参照信号線と前記キャパシタとの接続を制御するスイッチと
　を備える請求項１に記載の信号処理装置。 The charge storage unit
A plurality of capacitors for storing the charge;
The signal processing apparatus according to claim 1, further comprising: a switch that controls connection between a reference signal line that is a signal line that transmits the reference signal and the capacitor in accordance with an output of the comparison unit.
　　前記スイッチは、前記比較部の出力が反転した場合、前記キャパシタの一部を前記参照信号線から切り離すことにより、前記参照信号線と前記比較部との間の前記容量を低減させる
　請求項２に記載の信号処理装置。 The switch reduces the capacitance between the reference signal line and the comparison unit by disconnecting a part of the capacitor from the reference signal line when the output of the comparison unit is inverted. The signal processing apparatus as described.
　　前記スイッチは、前記比較部による前記信号レベルの比較の分解能に応じた容量分のキャパシタを前記参照信号線から切り離す
　請求項３に記載の信号処理装置。 The signal processing apparatus according to claim 3, wherein the switch disconnects a capacitor having a capacity corresponding to a resolution of comparison of the signal level by the comparison unit from the reference signal line.
　　前記スイッチは、前記比較部の出力の反転タイミングに応じたタイミングで前記キャパシタの一部を前記参照信号線から切り離す
　請求項３に記載の信号処理装置。 The signal processing device according to claim 3, wherein the switch disconnects a part of the capacitor from the reference signal line at a timing according to an inversion timing of the output of the comparison unit.
　　前記スイッチは、前記比較部の出力の反転直後のカウントタイミングにおいて、前記キャパシタの一部を前記参照信号線から切り離す
　請求項５に記載の信号処理装置。 The signal processing device according to claim 5, wherein the switch disconnects a part of the capacitor from the reference signal line at a count timing immediately after the inversion of the output of the comparison unit.
　　前記スイッチは、前記比較部の次回の比較における、前記比較部の出力の反転直前のカウントタイミングにおいて、前記キャパシタの一部を前記参照信号線から切り離す
　請求項５に記載の信号処理装置。 The signal processing device according to claim 5, wherein the switch disconnects a part of the capacitor from the reference signal line at a count timing immediately before the inversion of the output of the comparison unit in the next comparison of the comparison unit.
　前記参照信号はランプ波であり、
　　前記スイッチは、前記キャパシタの一部を前記参照信号線から切り離すことにより、前記参照信号線と前記比較部との間の前記容量を低減させ、前記参照信号の波形の傾きを低減させる
　請求項３に記載の信号処理装置。 The reference signal is a ramp wave;
4. The switch reduces a capacitance between the reference signal line and the comparison unit by separating a part of the capacitor from the reference signal line, and reduces a slope of the waveform of the reference signal. A signal processing device according to 1.
　前記参照信号の信号レベルは、前記信号レベルの比較の度に、前記参照信号の信号レベルの幅に応じた初期値に設定される
　請求項８に記載の信号処理装置。 The signal processing apparatus according to claim 8, wherein the signal level of the reference signal is set to an initial value corresponding to a width of the signal level of the reference signal every time the signal level is compared.
　前記参照信号は、前記信号レベルの比較の度に、前記ランプ波の波形の向きが反転する
　請求項８に記載の信号処理装置。 The signal processing apparatus according to claim 8, wherein the reference signal has a waveform direction inverted every time the signal level is compared.
　前記電荷蓄積部は、前記参照信号の信号レベルを保持する保持用キャパシタをさらに備え、
　　前記スイッチにより前記参照信号線から切り離された前記キャパシタは、前記保持用キャパシタに接続される
　請求項３に記載の信号処理装置。 The charge storage unit further includes a holding capacitor that holds a signal level of the reference signal,
The signal processing device according to claim 3, wherein the capacitor separated from the reference signal line by the switch is connected to the holding capacitor.
　前記電荷蓄積部は、前記キャパシタ同士の接続を制御するキャパシタ間スイッチをさらに備え、
　　前記保持用キャパシタは、前記複数のキャパシタのいずれか１つに接続され、
　　前記キャパシタ間スイッチは、前記スイッチにより前記参照信号線から切り離された前記キャパシタを前記保持用キャパシタに接続するように、前記キャパシタ同士を接続する
　請求項１１に記載の信号処理装置。 The charge storage unit further includes an inter-capacitor switch that controls connection between the capacitors,
The holding capacitor is connected to any one of the plurality of capacitors;
The signal processing device according to claim 11, wherein the inter-capacitor switch connects the capacitors so that the capacitor separated from the reference signal line by the switch is connected to the holding capacitor.
　　前記保持用キャパシタは、前記複数のキャパシタのそれぞれに対して設けられる
　請求項１１に記載の信号処理装置。 The signal processing device according to claim 11, wherein the holding capacitor is provided for each of the plurality of capacitors.
　前記比較部の出力に応じて、前記電荷蓄積部の前記スイッチを制御することにより、前記参照信号線と前記比較部との間の前記容量を制御する制御部をさらに備える
　請求項２に記載の信号処理装置。 The control unit according to claim 2, further comprising a control unit that controls the capacitance between the reference signal line and the comparison unit by controlling the switch of the charge storage unit according to an output of the comparison unit. Signal processing device.
　前記比較部の出力が反転するまでをカウントするカウント部をさらに備える
　請求項１に記載の信号処理装置。 The signal processing apparatus according to claim 1, further comprising a count unit that counts until the output of the comparison unit is inverted.
　前記入力信号は、単位画素から読み出された信号である
　請求項１に記載の信号処理装置。 The signal processing apparatus according to claim 1, wherein the input signal is a signal read from a unit pixel.
　前記入力信号は、前記単位画素が行列状に配置される画素領域の前記比較部が対応する所定の単位画素群の、処理対象の単位画素から読み出された信号である
　請求項１６に記載の信号処理装置。 The input signal is a signal read from a unit pixel to be processed in a predetermined unit pixel group corresponding to the comparison unit of a pixel region in which the unit pixels are arranged in a matrix. Signal processing device.
　電荷を蓄積する、容量が可変の電荷蓄積部を介して入力される参照信号と入力信号とで信号レベルを比較し、
　その比較結果に応じて前記電荷蓄積部の容量を設定する
　制御方法。 Compare the signal level between the input signal and the reference signal that is input via the charge storage unit that stores the charge and the capacitance is variable,
A control method for setting a capacity of the charge storage unit according to the comparison result.
　複数の単位画素が行列状に配置される画素アレイと、
　電荷を蓄積する、容量が可変の電荷蓄積部と、
　前記画素アレイの前記単位画素から読み出される入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部と
　を備え、
　前記比較部は、前記信号レベルの比較を複数回行い、
　前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する
　撮像素子。 A pixel array in which a plurality of unit pixels are arranged in a matrix;
A charge storage unit that stores charge and has a variable capacity;
A comparison unit that compares a signal level between an input signal read from the unit pixel of the pixel array and a reference signal input through the charge storage unit, and outputs a comparison result;
The comparison unit performs the signal level comparison a plurality of times,
The charge storage unit sets the capacitance according to an output of the comparison unit.
　被写体を撮像する撮像部と、
　前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
　を備え、
　前記撮像部は、
　　複数の単位画素が行列状に配置される画素アレイと、
　　電荷を蓄積する、容量が可変の電荷蓄積部と、
　　前記画素アレイの前記単位画素から読み出される入力信号と、前記電荷蓄積部を介して入力される参照信号とで信号レベルを比較し、比較結果を出力する比較部と
　　を備え、
　　前記比較部は、前記信号レベルの比較を複数回行い、
　　前記電荷蓄積部は、前記比較部の出力に応じて前記容量を設定する
　電子機器。 An imaging unit for imaging a subject;
An image processing unit that performs image processing on image data obtained by imaging by the imaging unit,
The imaging unit
A pixel array in which a plurality of unit pixels are arranged in a matrix;
A charge storage unit that stores charge and has a variable capacity;
A comparison unit that compares a signal level between an input signal read from the unit pixel of the pixel array and a reference signal input through the charge storage unit, and outputs a comparison result;
The comparison unit performs the signal level comparison a plurality of times,
The charge storage unit is an electronic device that sets the capacity according to an output of the comparison unit.