WO2015186211A1 - 表示装置 - Google Patents

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亮 山川
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堺ディスプレイプロダクト株式会社
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Definitions

  • the present invention relates to a display device including a liquid crystal panel having a plurality of pixels arranged in a matrix, and each of the plurality of pixels having a plurality of sub-pixels divided from each other.
  • each of a plurality of pixels arranged in a matrix has a plurality of sub-pixels that can apply different voltages to the liquid crystal layer.
  • the multi-pixel driving method when one image data (gradation value, etc.) is given to an arbitrary pixel, one sub-pixel is a bright pixel with high luminance, and the other sub-pixel is a dark pixel with low luminance.
  • the visibility (viewing angle characteristic) when the liquid crystal display is viewed from an oblique direction is improved.
  • the luminance of the sub-pixel becomes 0 due to the voltage applied to the sub-pixel corresponding to the dark pixel, resulting in complete black display.
  • the sub-pixel that is a bright pixel and the sub-pixel that is a dark pixel are fixedly determined. For this reason, in the low gradation region, there is a problem that dark pixels that are completely black display appear in a staggered pattern or a checkered pattern, and display quality (resolution) deteriorates.
  • a liquid crystal display device that divides one pixel into three or more sub-pixels is disclosed as a method for improving the display roughness due to the staggered or checkered arrangement in the multi-pixel driving method (see Patent Document 1). ).
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a display device capable of preventing deterioration in display quality due to a staggered or checkered arrangement while suppressing an increase in cost. .
  • a display device includes a liquid crystal panel having a plurality of pixels arranged in a matrix, and each of the plurality of pixels is a display device having a first sub-pixel and a second sub-pixel separated from each other. And a control unit that controls to switch the luminance value of the first subpixel and the second subpixel of any one of the plurality of pixels at a predetermined cycle.
  • each of a plurality of pixels arranged in a matrix has a first subpixel and a second subpixel that are separated from each other.
  • the control unit controls to switch the luminance value of the first subpixel and the second subpixel of any one of the plurality of pixels at a predetermined cycle. That is, during an arbitrary predetermined period, for example, the first subpixel is a bright pixel having a high luminance value, and the second subpixel is a dark pixel having a low luminance value. During the next predetermined period, by switching between high and low luminance values, the first subpixel is a dark pixel with a low luminance value, and the second subpixel is a bright pixel with a high luminance value.
  • the sub-pixel that is the bright pixel and the sub-pixel that is the dark pixel are not fixed, and the first sub-pixel is switched between the bright pixel and the dark pixel at every predetermined period.
  • the second sub-pixel is switched between a dark pixel and a light pixel (blinks), so that it is recognized by human eyes as an average luminance of the light pixel and the dark pixel. Therefore, it is recognized without distinguishing between bright pixels and dark pixels, as in the case where multi-pixel driving is turned off, so that deterioration of display quality due to the staggered or checkered arrangement in the low gradation region is prevented. can do.
  • the driving circuit since it is not necessary to divide the pixel into three or more subpixels, the driving circuit is not complicated, and it is not necessary to increase the definition of the pixel and the wiring, thereby suppressing an increase in cost.
  • the control unit equalizes the luminance values of the first subpixel and the second subpixel of the pixel. It is characterized by being controlled as needed.
  • the control unit equalizes the luminance values of the first subpixel and the second subpixel of the arbitrary pixel. Control as much as possible.
  • the case where the luminance value is lower than the predetermined value means a case where the pixel is in the low gradation region.
  • the predetermined value can be determined based on whether or not dark pixels that are completely black display appear in a staggered pattern or a checkered pattern. As a result, when an arbitrary pixel is in the low gradation region, the luminance values of the first subpixel and the second subpixel of the pixel are made equal, that is, the multi-pixel driving is turned off. It is possible to reliably prevent the dark pixels that are displayed from appearing in a staggered or checkered pattern.
  • the display device includes a gate bus line to which a gate signal is supplied, a source bus line to which a source signal is supplied, and a first auxiliary signal and a second auxiliary signal having different polarities.
  • the second auxiliary capacitor one electrode of the first subpixel is connected to the first FET and the first auxiliary capacitor, and one electrode of the second subpixel is connected to the second FET and the second auxiliary capacitor.
  • Two auxiliary capacitors, and the other electrode of each of the first subpixel and the second subpixel is connected to a voltage source that supplies a reference voltage, and the first subpixel and the second subpixel
  • the polarity of the source signal supplied to the frame signal is inverted at a predetermined frame period in synchronization with the gate signal, and the control unit 2N times (N is an integer) the frame period at the predetermined period
  • N is an integer
  • a gate bus line to which a gate signal is supplied, a source bus line to which a source signal is supplied, and a first auxiliary bus to which a first auxiliary signal and a second auxiliary signal having different polarities are supplied.
  • the first and second FETs each having a gate terminal and a source terminal connected to the gate bus line and the source bus line, respectively, and the other ends of the first auxiliary bus line and the second auxiliary bus line, respectively.
  • One electrode of the second subpixel is connected to the drain terminal of the second FET and the other end of the second auxiliary capacitor.
  • the other electrode of each of the first subpixel and the second subpixel is connected to a voltage source that supplies a reference voltage.
  • the polarity of the source signal supplied to the first subpixel and the second subpixel is inverted at a predetermined frame period in synchronization with the gate signal.
  • the first FET and the second FET are turned on during a period in which the gate signal is on (from a change from low to high and further to low), and a positive source signal is supplied to the first subpixel and the second subpixel. Is supplied.
  • the gate signal is turned on in the next frame period
  • the first FET and the second FET are turned on again, and negative polarity source signals (source signals inverted with respect to positive polarity) are applied to the first subpixel and the second subpixel. Is supplied. That is, dot inversion driving can be performed.
  • the control unit inverts the polarities of the first auxiliary signal and the second auxiliary signal with 2N times the frame period (N is an integer) as a predetermined period. For example, a positive source signal is supplied in the first frame of the frame period, a negative source signal is supplied in the second frame, a positive source signal is supplied in the third frame, and a negative source signal is supplied in the fourth frame.
  • the source signal is supplied.
  • the first auxiliary signal is positively inverted
  • the second auxiliary signal is negatively inverted
  • the first auxiliary signal and the second auxiliary signal respectively.
  • the polarity is inverted, the first auxiliary signal is negatively inverted, and the second auxiliary signal is positively inverted.
  • the first sub-pixel can be switched to a light pixel and a dark pixel every two frames
  • the second sub-pixel can be switched to a dark pixel and a light pixel every two frames.
  • the display device includes a first auxiliary switching element and a second auxiliary switching element connected in series to each of the first auxiliary capacitor and the second auxiliary capacitor, the first auxiliary switching element and the second auxiliary switching element.
  • Each of the switching elements is configured to be turned off when the voltage of the source signal is in a predetermined range with the reference voltage in between.
  • the present invention includes a first auxiliary switching element and a second auxiliary switching element connected in series to the first auxiliary capacitor and the second auxiliary capacitor, respectively.
  • Each of the first auxiliary switching element and the second auxiliary switching element is turned off when the voltage of the source signal is within a predetermined range with the reference voltage in between. Since the voltage applied between the electrodes of the first subpixel and the second subpixel is proportional to the voltage difference between the source voltage and the reference voltage, the voltage of the source signal is within a predetermined range with the reference voltage in between. Is a case where the voltage applied between the electrodes of the first subpixel and the second subpixel is small, and means that the pixel is in a low gradation region.
  • the first auxiliary signal and the second auxiliary signal are not supplied by turning off the first auxiliary switching element and the second auxiliary switching element.
  • the driving is turned off, and as a result, the luminance values of the first subpixel and the second subpixel are equal.
  • the display device includes a backlight for the liquid crystal panel and a backlight control unit that controls the backlight to blink in synchronization with the frame period.
  • the present invention includes a backlight for a liquid crystal panel and a backlight control unit that controls the backlight to blink in synchronization with the frame period.
  • a backlight control unit that controls the backlight to blink in synchronization with the frame period.
  • the backlight is blinked every frame.
  • the first sub-pixel can be switched between a light pixel and a dark pixel every frame
  • the second sub-pixel can be switched between a dark pixel and a light pixel every frame.
  • it is recognized as the average luminance of bright pixels and dark pixels. Accordingly, since recognition is performed without distinguishing between bright pixels and dark pixels, it is possible to prevent display quality deterioration due to a staggered or checkered arrangement in a low gradation region.
  • the present invention it is possible to prevent deterioration in display quality due to a staggered or checkered arrangement while suppressing an increase in cost.
  • FIG. 1 is a block diagram illustrating an example of the configuration of the display device 100 according to the first embodiment.
  • the display device 100 includes an image signal generation unit 10, a liquid crystal controller 20, a liquid crystal panel 30, a backlight control unit 40, a backlight 50, and the like.
  • the image signal generation unit 10 generates image data (for example, digital RGB signal) of an image to be displayed on the display screen (the liquid crystal panel 30), and outputs the generated image data to the liquid crystal controller 20.
  • the image signal generation unit 10 can acquire a color video signal such as a television signal from the outside.
  • the liquid crystal panel 30 has a structure in which a pair of glass substrates are opposed to each other, and a liquid crystal layer, which is a liquid crystal material, is formed in a gap between the glass substrates.
  • the liquid crystal panel 30 is connected to the gate of each FET associated with each of a plurality of pixels.
  • a gate driver has a source driver connected to the source of each FET.
  • the on / off state of the TFT of each pixel is controlled by the gate signal input from the gate driver, and the electro-optical characteristics of the liquid crystal material according to the level of the voltage input from the source driver during the ON period of the FET.
  • the light transmittance determined by an image can be displayed in gradation.
  • the liquid crystal controller 20 generates a driver data signal based on the image data output from the image signal generation unit 10, and outputs the generated driver data signal to the liquid crystal panel 30.
  • the liquid crystal controller 20 generates a timing control signal for operating the gate driver and the source driver in the liquid crystal panel 30 at a required operation timing, and outputs the generated timing control signal to the liquid crystal panel 30.
  • the backlight 50 is controlled by the backlight control unit 40 and irradiates the back surface of the liquid crystal panel 30 with light.
  • a plurality of pixels are arranged in a matrix.
  • Each of the plurality of pixels includes a first subpixel and a second subpixel that are partitioned from each other.
  • FIG. 2 is a schematic diagram illustrating an example of a pixel configuration of the display device 100 according to the first embodiment
  • FIG. 3 is a schematic diagram illustrating an example of an equivalent circuit of the pixel illustrated in FIG.
  • FIG. 2 shows an arbitrary pixel 60 among a plurality of pixels arranged in a matrix of the liquid crystal panel 30.
  • the pixel 60 includes a sub-pixel 61 (first sub-pixel) and a sub-pixel 62 (second sub-pixel) that are separated from each other. That is, the pixel 60 is divided into a subpixel 61 and a subpixel 62.
  • the sub-pixel 61 is connected to the drain of the FET 91 (first FET), the gate of the FET 91 is connected to the gate bus line (scanning line) 71, and the source of the FET 91 is connected to the source bus line (signal line) 72. Connected. In addition, one end of an auxiliary capacitor (first auxiliary capacitor) 81 is connected to the sub-pixel 61, and the other end of the auxiliary capacitor 81 is connected to a first CS bus line (first auxiliary bus line) 73. .
  • the drain of the FET 92 (second FET) is connected to the sub-pixel 62, the gate of the FET 92 is connected to the gate bus line (scanning line) 71, and the source of the FET 92 is the source bus line (signal line). ) 72.
  • one end of an auxiliary capacitor (second auxiliary capacitor) 82 is connected to the sub-pixel 62, and the other end of the auxiliary capacitor 82 is connected to a second CS bus line (second auxiliary bus line) 74.
  • CS in the first CS bus line 73 and the second CS bus line 74 means an auxiliary capacitor.
  • the sub-pixels 61 and 62 can be electrically represented by capacitors 611 and 621 (also referred to as liquid crystal capacitors) between the two electrodes. That is, one electrode of the subpixel 61 is connected to the drain of the FET 91 and one end of the auxiliary capacitor 81, and the other electrode of the subpixel 61 is connected to a voltage source that supplies the reference voltage VCOM. Similarly, one electrode of the subpixel 62 is connected to the drain of the FET 92 and one end of the auxiliary capacitor 82, and the other electrode of the subpixel 62 is connected to a voltage source that supplies a common reference voltage VCOM with the subpixel 61. It is.
  • the voltage (gate voltage) of the gate signal supplied to the gate bus line 71 is represented by VG
  • the voltage (source voltage) of the source signal supplied to the source bus line 72 is represented by VS
  • the voltage of the first CS signal (first auxiliary signal) supplied to the 1CS bus line 73 is represented by VCS1
  • the voltage of the second CS signal (second auxiliary signal) supplied to the second CS bus line 74 is represented by VCS2.
  • the first CS signal and the second CS signal have different polarities.
  • the voltage of one electrode of the sub-pixel 61 is represented by V1
  • the voltage of one electrode of the sub-pixel 62 is represented by V2.
  • the capacitance of the subpixels 61 and 62 is CA.
  • the capacity of the auxiliary capacity 81 and the auxiliary capacity 82 is CB.
  • the gate bus line 71 to which the gate signal is supplied, the source bus line 72 to which the source signal is supplied, and the first CS signal and the second CS signal having different polarities are supplied.
  • auxiliary capacitors 81 and 82 having the other ends connected thereto.
  • One electrode of the sub-pixel 61 is connected to the drain terminal of the FET 91 and one end of the auxiliary capacitor 81.
  • One electrode of the sub-pixel 62 is connected to the drain terminal of the FET 92 and one end of the auxiliary capacitor 82.
  • the other electrode of each of the subpixels 61 and 62 is connected to a voltage source that supplies a reference voltage VCOM.
  • FIG. 4 is a time chart showing an example of the voltage timing of each part when attention is paid to an arbitrary pixel in the liquid crystal panel 30.
  • the voltage waveform of each part shown in FIG. 4 is represented typically, and may differ from an actual voltage waveform. 4, the gate voltage VG, source voltage VS, first CS voltage VCS1, second CS voltage VCS2, one electrode voltage V1 of the subpixel 61, and one electrode voltage V2 of the subpixel 62 are shown from the top.
  • the gate signal is repeatedly supplied to the gate bus line 71 at a predetermined frame period. As shown in FIG. 4, it is assumed that the gate voltage VG changes from low to high at time t1 and the gate voltage VG changes from high to low at time t2 in the n frame. For the pixel, the gate voltage next changes from low to high when (n + 1) frames are reached.
  • FIG. 4 shows only the timing at which the source voltage VG is applied.
  • the source voltage is, for example, positive in the n frame and negative in the next (n + 1) frame with respect to the positive polarity. That is, in this embodiment, the dot inversion driving method is adopted.
  • the first CS signal and the second CS signal have different polarities from each other and change in amplitude by ⁇ VD with the reference voltage VCOM in between.
  • the first CS voltage VCS1 increases by (2 ⁇ VD) from VCOM ⁇ VD to VCOM + VD (positive inversion). Further, at time t3, the second CS voltage VCS2 decreases (negative inversion) from VCOM + VD to VCOM ⁇ VD by (2 ⁇ VD).
  • the voltage V1 of one electrode of the subpixel 61 is equal to the source voltage VS.
  • the first CS voltage VCS1 increases by (2 ⁇ VD) at time t3
  • the voltage V2 of one electrode of the sub-pixel 62 is equal to the source voltage VS.
  • the second CS voltage VCS2 decreases by (2 ⁇ VD) at time t3
  • the voltage V2 of one electrode of the sub-pixel 62 decreases by ⁇ V from the voltage VS
  • V1 VS ⁇ V It becomes.
  • the second CS voltage VCS2 decreases by (2 ⁇ VD) at time t5
  • the effective value V1E of the voltage V1 of one electrode of the subpixel 61 is VS + ⁇ V / 2
  • the effective value V2E of the voltage V2 of one electrode of the subpixel 62 is VS ⁇ V / 2. Since the reference voltage VCOM is applied to the common electrode of the subpixels 61 and 62, the voltage between the electrodes of the subpixel 61 is V1E ⁇ VCOM. Therefore, the voltage between the electrodes of the subpixel 61 is VS + ⁇ V / 2-VCOM.
  • the voltage between the electrodes of the sub-pixel 62 is V2E ⁇ VCOM
  • the voltage between the electrodes of the sub-pixel 62 is VS ⁇ V / 2 ⁇ VCOM. That is, the subpixel 61 having a high interelectrode voltage is a bright pixel having a large luminance value, and the subpixel 62 having a low interelectrode voltage is a dark pixel having a low luminance value.
  • FIG. 5 is a schematic diagram showing an example of display characteristics by multi-pixel driving.
  • the horizontal axis indicates the source voltage (gradation), and the vertical axis indicates the luminance.
  • the curve indicated by symbol A indicates the luminance characteristics when viewed from the front direction of the display screen
  • the curve indicated by symbol B indicates the luminance characteristics when the display screen is viewed from an oblique direction.
  • the source voltage is VS
  • the luminance in the front direction is NA
  • the luminance in the oblique direction is KB.
  • the luminance in the slope direction is (KB1 + KB2) / 2, which is an average of the luminance values of the sub-pixels, and is a value indicated by a point S, which is smaller than the luminance KB. That is, when multi-pixel driving is not used, the luminance KB in the oblique direction when the source voltage VS is applied, whereas when multi-pixel driving is used, the luminance changes to a value indicated by a point S. It is possible to approach the luminance NA in the front direction.
  • FIG. 6 is a schematic diagram showing an example of luminance characteristics with respect to a source voltage in a conventional liquid crystal panel.
  • one pixel is divided into two subpixels.
  • a subpixel whose source voltage is higher by ⁇ V / 2 is a bright pixel
  • a subpixel whose source voltage is lower by ⁇ V / 2 is a dark pixel.
  • the brightness increase amount of the bright pixel and the brightness decrease amount of the dark pixel can be made equal in the intermediate gradation region between the black display and the white display indicated by the point P1.
  • white gradation can be reduced and the gamma characteristic of the front view can be brought close to the intermediate gradation, and in particular, the perspective quality such as skin color display is improved.
  • FIG. 7 is a schematic diagram showing an example of multi-pixel driving in a conventional liquid crystal panel.
  • VS (+) indicates that the gate signal is high during the period when the gate signal is high
  • VS ( ⁇ ) indicates that the source signal is during the period when the gate signal is high.
  • the voltage VS is negative.
  • VCS1 (+) indicates positive inversion, and indicates that the first CS voltage VCS1 increases from negative polarity to positive polarity after the gate signal changes from high to low, and then repeatedly increases and decreases. In other words, VCS1 (+) indicates that a voltage boosting action works.
  • VCS1 ( ⁇ ) indicates negative inversion, and indicates that the first CS voltage VCS1 decreases from positive polarity to negative polarity after the gate signal changes from high to low, and thereafter increases and decreases repeatedly. In other words, VCS1 ( ⁇ ) indicates that the voltage push-down action works. The same applies to the second CS voltage VCS2.
  • the first (left side) code indicates the polarity of the source voltage, positive indicates a positive polarity, and negative indicates a negative polarity.
  • the next (right side) sign indicates the inversion polarity of the CS voltage, where + indicates positive inversion and-indicates negative inversion.
  • VS ( ⁇ ), VCS1 ( ⁇ ), and VCS2 (+) are applied, and when a negative source voltage is applied, the voltage lowering action acts on the upper sub-pixel, and the bright pixel It becomes. On the other hand, the voltage boosting action acts on the lower sub-pixels, resulting in dark pixels.
  • FIG. 8 is a schematic diagram showing an example of pixel arrangement in conventional multi-pixel driving.
  • RGB pixels are arranged in a row in order, and each RGB pixel is divided into an upper stage and a lower stage and has two sub-pixels. In this case, the positions of the bright pixel and the dark pixel are switched between the upper stage and the lower stage when viewed between adjacent pixels.
  • the display device 100 according to the present embodiment can solve the problems described with reference to FIGS. Hereinafter, this point will be described.
  • FIG. 9 is a schematic diagram showing an example of multi-pixel driving by the display device 100 according to the first embodiment.
  • VS (+) indicates that the voltage VS of the source signal is positive during the period when the gate signal is high
  • VS ( ⁇ ) indicates that the gate signal is high.
  • the period VS indicates that the voltage VS of the source signal is negative.
  • VCS1 (+) indicates positive inversion, and indicates that the first CS voltage VCS1 increases from negative polarity to positive polarity after the gate signal changes from high to low, and then repeatedly increases and decreases. In other words, VCS1 (+) indicates that a voltage boosting action works.
  • VCS1 ( ⁇ ) indicates negative inversion, and indicates that the first CS voltage VCS1 decreases from positive polarity to negative polarity after the gate signal changes from high to low, and thereafter increases and decreases repeatedly. In other words, VCS1 ( ⁇ ) indicates that the voltage push-down action works. The same applies to the second CS voltage VCS2.
  • the first (left side) code indicates the polarity of the source voltage, positive indicates a positive polarity, and negative indicates a negative polarity.
  • the next (right side) sign indicates the inversion polarity of the CS voltage, where + indicates positive inversion and-indicates negative inversion.
  • the multi-pixel drive of the present embodiment in one frame, they are VS (+), VCS1 (+), VCS2 ( ⁇ ), and a positive source voltage is applied.
  • a voltage boosting action acts on the upper sub-pixels, resulting in a bright pixel.
  • the voltage lowering action acts on the lower sub-pixel, resulting in a dark pixel.
  • the voltage boosting action works on the upper sub-pixel, and the dark pixel and Become.
  • the lowering sub-pixel has a voltage-lowering action, resulting in a bright pixel.
  • VS (+), VCS1 ( ⁇ ), and VCS2 (+) are applied, and the positive voltage is applied to the upper sub-pixel in a state where a positive source voltage is applied. It becomes.
  • the boosting action of the voltage acts on the lower sub-pixel, resulting in a bright pixel.
  • VS ( ⁇ ), VCS1 ( ⁇ ), and VCS2 (+) are applied, and the voltage is lowered to the upper sub-pixel in a state where the negative source voltage is applied. It becomes.
  • the voltage boosting action acts on the lower sub-pixels, resulting in dark pixels.
  • the sub-pixel that is a bright pixel and the sub-pixel that is a dark pixel are switched every two frames, which is twice the frame period.
  • the liquid crystal controller 20 has a function as a control unit, and changes the luminance value of the sub-pixel 61 and the sub-pixel 62 of any one of the plurality of pixels in a predetermined cycle (in the example of FIG. 9, every two frames). ) To switch. That is, during an arbitrary predetermined period, for example, the subpixel 61 is a bright pixel having a high luminance value, and the subpixel 62 is a dark pixel having a low luminance value. During the next predetermined period, by switching between high and low luminance values, the subpixel 61 is a dark pixel with a low luminance value, and the subpixel 62 is a bright pixel with a high luminance value.
  • the sub-pixels that are bright pixels and the sub-pixels that are dark pixels are not fixed, and one sub-pixel is switched between a light pixel and a dark pixel at every predetermined period. (Blinks), and at the same time, the other sub-pixel is switched to a dark pixel and a light pixel (blinks), so that it is recognized by human eyes as the average luminance of the light pixel and the dark pixel. Therefore, it is recognized without distinction between bright pixels and dark pixels as in the case of multi-pixel driving being turned off, so that deterioration of display quality due to the staggered or checkered arrangement in the low gradation region is prevented. can do.
  • the driving circuit since it is not necessary to divide the pixel into three or more subpixels, the driving circuit is not complicated, and it is not necessary to increase the definition of the pixel and the wiring, thereby suppressing an increase in cost.
  • FIG. 10 is a time chart showing an example of the voltage timing of each part when attention is paid to an arbitrary pixel in the liquid crystal panel 30 by the display device 100 of the first embodiment.
  • FIG. 10 is a time chart in a case where correspondence is made between the first frame and the fourth frame illustrated in FIG.
  • the voltage waveform of each part shown in FIG. 10 is represented typically, and may differ from an actual voltage waveform.
  • the gate voltage VG from the top, the gate voltage VG, the source voltage VS, the first CS voltage VCS1, the second CS voltage VCS2, the effective value V1E (solid line) of one electrode voltage V1 of the subpixel 61, and the one electrode voltage of the subpixel 62.
  • the effective value V2E broken line) of V2 is shown.
  • the gate signal is repeatedly supplied to the gate bus line 71 at a predetermined frame period.
  • 1 to 4 frames are shown. Assume that in one frame, the gate voltage VG changes from low to high at time t1, and the gate voltage VG changes from high to low at time t2. Similarly, assume that the gate voltage VG changes from low to high at time t4 and the gate voltage VG changes from high to low at time t5 in two frames. Further, in 3 frames, it is assumed that the gate voltage VG changes from low to high at time t7, and the gate voltage VG changes from high to low at time t8. Furthermore, in 4 frames, it is assumed that the gate voltage VG changes from low to high at time t10, and the gate voltage VG changes from high to low at time t11.
  • FIG. 10 shows only the timing at which the source voltage VG is applied.
  • the source voltage is positive in one frame, negative in polarity with respect to positive polarity in two frames, positive in polarity reversed with respect to negative polarity in three frames, and in four frames.
  • the negative polarity is reversed with respect to the positive polarity. That is, the polarity of the source signal supplied to the subpixel 61 and the subpixel 62 is inverted at a predetermined frame period in synchronization with the gate signal.
  • the first CS signal and the second CS signal have different polarities from each other and change in amplitude by ⁇ VD with the reference voltage VCOM in between. Then, at time t3 after time t2 in one frame, the first CS voltage VCS1 increases by (2 ⁇ VD) from VCOM ⁇ VD to VCOM + VD (positive inversion). Further, at time t3, the second CS voltage VCS2 decreases (negative inversion) from VCOM + VD to VCOM ⁇ VD by (2 ⁇ VD).
  • the first CS voltage VCS1 is positively inverted at time t6 as in the case of one frame, and the second CS voltage VCS2 is negatively inverted at time t6.
  • the first CS voltage VCS1 is negatively inverted at time t9, and the second CS voltage VCS2 is positively inverted at time t9.
  • the first CS voltage VCS1 is negatively inverted at time t12 as in the case of the third frame, and the second CS voltage VCS2 is positively inverted at time t12.
  • the liquid crystal controller 20 inverts the polarities of the first CS signal and the second CS signal, with 2N times the frame period (N being an integer) as a predetermined period.
  • the voltage V1 of one electrode of the sub-pixel 61 is equal to the source voltage VS at time t2.
  • the voltage V1 of one electrode of the sub-pixel 61 increases by ⁇ V from the voltage VS due to the push-up action of the first CS voltage.
  • V1 VS + ⁇ V.
  • the effective value V1E of the voltage V1 of one electrode of the sub-pixel 61 is VS + ⁇ V / 2.
  • the voltage V2 of one electrode of the sub-pixel 62 is equal to the source voltage VS.
  • the second CS voltage VCS2 decreases by (2 ⁇ VD) at time t3
  • the voltage V2 of one electrode of the sub-pixel 62 is reduced by ⁇ V from the voltage VS by the push-down action of the second CS voltage.
  • V2 VS ⁇ V.
  • the effective value V2E of the voltage V2 of one electrode of the sub-pixel 62 is VS ⁇ V / 2. That is, V1E> V2E.
  • a voltage of (V1E-VCOM) is applied between the electrodes of the sub-pixel 61, and a bright pixel is obtained.
  • a voltage of only (V2E-VCOM) is applied between the electrodes of the sub-pixel 62, and a dark pixel is formed.
  • the voltage V1 of one electrode of the sub-pixel 61 is equal to the source voltage ( ⁇ VS).
  • the first CS voltage VCS1 increases by (2 ⁇ VD) at time t6
  • the voltage V1 of one electrode of the sub-pixel 61 is increased by ⁇ V from the voltage ⁇ VS by the push-up action of the first CS voltage.
  • Increase to V1 ⁇ VS + ⁇ V.
  • the effective value V1E of the voltage V1 of one electrode of the sub-pixel 61 becomes ⁇ VS + ⁇ V / 2.
  • the voltage V2 of one electrode of the sub-pixel 62 is equal to the source voltage ( ⁇ VS) at time t5.
  • the second CS voltage VCS2 decreases by (2 ⁇ VD) at time t6
  • the voltage V2 of one electrode of the sub-pixel 62 is reduced by ⁇ V from the voltage VS due to the push-down action of the second CS voltage.
  • V2 ⁇ VS ⁇ V.
  • the effective value V2E of the voltage V2 of one electrode of the sub-pixel 62 becomes ⁇ VS ⁇ V / 2. That is, V1E> V2E.
  • a voltage of only (VCOM-V1E) is applied between the electrodes of the sub-pixel 61, and a dark pixel is formed.
  • a voltage of only (VCOM ⁇ V2E) is applied between the electrodes of the sub-pixel 62, so that a bright pixel is obtained.
  • the voltage V1 of one electrode of the sub-pixel 61 is equal to the source voltage VS.
  • the first CS voltage VCS1 decreases by (2 ⁇ VD) at time t9
  • the voltage V1 of one electrode of the sub-pixel 61 is reduced by ⁇ V from the voltage VS by the push-down action of the first CS voltage.
  • V1 VS ⁇ V.
  • the effective value V1E of the voltage V1 of one electrode of the sub-pixel 61 becomes VS ⁇ V / 2.
  • the voltage V2 of one electrode of the sub-pixel 62 is equal to the source voltage VS.
  • the second CS voltage VCS2 increases by (2 ⁇ VD) at time t9
  • the voltage V2 of one electrode of the sub-pixel 62 increases by ⁇ V from the voltage VS due to the pushing action of the second CS voltage.
  • V2 VS + ⁇ V.
  • the effective value V2E of the voltage V2 of one electrode of the sub-pixel 62 becomes VS + ⁇ V / 2. That is, V2E> V1E.
  • a voltage of only (V1E-VCOM) is applied between the electrodes of the sub-pixel 61 to form a dark pixel.
  • a voltage of only (V2E-VCOM) is applied between the electrodes of the sub-pixel 62, and a bright pixel is obtained.
  • the voltage V1 of one electrode of the sub-pixel 61 is equal to the source voltage ( ⁇ VS).
  • the first CS voltage VCS1 decreases by (2 ⁇ VD) at time t12
  • the voltage V1 of one electrode of the sub-pixel 61 is reduced from the voltage ⁇ VS to ⁇ V by the push-down action of the first CS voltage.
  • V1 ⁇ VS ⁇ V.
  • the effective value V1E of the voltage V1 of one electrode of the sub-pixel 61 becomes ⁇ VS ⁇ V / 2.
  • the voltage V2 of one electrode of the sub-pixel 62 is equal to the source voltage ( ⁇ VS) at time t11.
  • the second CS voltage VCS2 increases by (2 ⁇ VD) at time t12
  • the voltage V2 of one electrode of the sub-pixel 62 is increased from the voltage ⁇ VS to ⁇ V by the push-up action of the second CS voltage.
  • Increase to V2 ⁇ VS + ⁇ V.
  • the effective value V2E of the voltage V2 of one electrode of the sub-pixel 62 becomes ⁇ VS + ⁇ V / 2. That is, V2E> V1E.
  • a voltage of (VCOM-V1E) is applied between the electrodes of the sub-pixel 61, and a bright pixel is obtained.
  • a voltage of only (VCOM ⁇ V2E) is applied between the electrodes of the sub-pixel 62 to form a dark pixel.
  • a positive source signal is supplied in the first frame of the frame period, a negative source signal is supplied in the second frame, a positive source signal is supplied in the third frame, and the fourth frame is supplied.
  • a negative source signal is supplied to.
  • the first CS signal is positively inverted
  • the second CS signal is negatively inverted
  • the polarities of the first CS signal and the second CS signal are inverted.
  • the first CS signal is negatively inverted
  • the second CS signal is positively inverted.
  • one sub-pixel can be switched to a light pixel and a dark pixel every two frames, and the other sub-pixel can be switched to a dark pixel and a light pixel every two frames.
  • FIG. 11 is a schematic diagram illustrating an example of a pixel configuration of the display device 100 according to the second embodiment
  • FIG. 12 is a schematic diagram illustrating details of the configuration illustrated in FIG. 11.
  • reference numerals 93 and 94 denote source voltage detection / CS voltage application switching units as auxiliary switching elements. Details of the configuration of the source voltage detection / CS voltage application switching unit 93 are shown in FIG. Since the source voltage detection / CS voltage application switching units 93 and 94 have the same configuration, only the source voltage detection / CS voltage application switching unit 93 is shown in FIG. Note that the second embodiment also has the same configuration as that illustrated in FIG.
  • the source voltage detection / CS voltage application switching unit 93 includes FETs 931 and 932 as auxiliary switching elements.
  • the gates of the FETs 931 and 932 are connected to the source bus line 72, and the sources of the FETs 931 and 932 are connected to the first CS bus line 73.
  • the drains of the FETs 931 and 932 are connected to the other end of the auxiliary capacitor 81.
  • the FETs 931 and 932 are turned on or off according to the source voltage.
  • the liquid crystal controller 20 when the gradation value of any one of the plurality of pixels is lower than a predetermined value, the liquid crystal controller 20 should equalize the luminance values of the subpixel 61 and the subpixel 62 of the arbitrary pixel. Control.
  • the case where the luminance value is lower than the predetermined value means a case where the pixel is in the low gradation region.
  • the predetermined value can be determined based on whether or not dark pixels that are completely black display appear in a staggered pattern or a checkered pattern.
  • the multi-pixel driving is performed with the FETs 931 and 932 turned off. Since it is turned off, it is possible to reliably prevent dark pixels that are completely black display from appearing in a staggered or checkered pattern.
  • FIG. 13 is an explanatory diagram showing an example of on / off control of the FETs 931 and 932 of the second embodiment.
  • the gate threshold voltage of the FET 931 p-type
  • the source voltage applied to the gate is 5.9 V or less
  • the FET 931 is turned on.
  • the gate threshold voltage of the FET 932 n-type
  • the source voltage applied to the gate is 7.1 V or more
  • the FET 932 is turned on.
  • the threshold voltages 5.9V and 7.1V can be set with the reference voltage VCOM in between, and within the range of the source voltage from 5.9V to 7.1V, the luminance value of the pixel is relatively low. Key area.
  • the source voltage detection / CS voltage application switching units 93 and 94 connected in series to the auxiliary capacitors 81 and 82 are provided.
  • Each of the source voltage detection / CS voltage application switching units 93 and 94 is turned off when the voltage of the source signal is within a predetermined range with the reference voltage VCOM in between. Since the voltage applied between the electrodes of the sub-pixel 61 and the sub-pixel 62 is proportional to the voltage difference between the source voltage and the reference voltage VCOM, what is the case where the voltage of the source signal is in a predetermined range with the reference voltage in between? This is a case where the voltage applied between the electrodes of the subpixel 61 and the subpixel 62 is small, which means that the pixel is in a low gradation region.
  • the first CS signal and the second CS signal are not supplied by turning off the source voltage detection / CS voltage application switching units 93 and 94.
  • the luminance values of the sub-pixel 61 and the sub-pixel 62 become equal.
  • FIG. 14 is a schematic diagram illustrating an example of multi-pixel driving by the display device 100 according to the third embodiment.
  • the multi-pixel drive of the third embodiment is a combination of the blinking of the backlight 50 in addition to the multi-pixel drive of the first embodiment illustrated in FIG. That is, the backlight control unit 40 controls the backlight 50 to blink in synchronization with the frame period.
  • the backlight 50 is turned off in one frame
  • the backlight 50 is turned on in two frames
  • the backlight 50 is turned off in three frames
  • the backlight 50 is turned on in four frames.
  • the sub-pixel 61 when the sub-pixel 61 is switched between a bright pixel and a dark pixel every two frames, and the sub-pixel 62 is switched between a dark pixel and a bright pixel every two frames, the backlight 50 is blinked every frame, Equivalently (apparently), the sub-pixel 61 can be switched between a light pixel and a dark pixel every frame, and the sub-pixel 62 can be switched between a dark pixel and a light pixel every frame. It is recognized by the eye as the average brightness of bright and dark pixels. Accordingly, since recognition is performed without distinguishing between bright pixels and dark pixels, it is possible to prevent display quality deterioration due to a staggered or checkered arrangement in a low gradation region.
  • the liquid crystal panel 30 having a frame period (drive frequency) of 240 Hz when used and the backlight 50 is blinked for each frame, the brightness of the multi-pixel is repeated at 120 Hz. The occurrence of flicker can be prevented.

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Abstract

　コストアップを抑制しつつ、千鳥状又は市松状の配列による表示品位の劣化を防止することができる表示装置を提供する。　表示装置(１００)は、マトリクス状に配置された複数の画素(６０)を有する液晶パネル(３０)を備え、複数の画素(６０)それぞれは、お互いに区分された第１副画素(６１)及び第２副画素(６２)を有する。表示装置(１００)は、複数の画素(６０)のいずれかの画素の第１副画素(６１)及び第２副画素(６２)の輝度値の高低を所定周期で切り替えるべく制御する制御部を備える。

Description

表示装置
　本発明は、マトリクス状に配置された複数の画素を有する液晶パネルを備え、複数の画素それぞれは、お互いに区分された複数の副画素を有する表示装置に関する。
　マルチ画素駆動方式の液晶ディスプレイでは、マトリクス状に配置された複数の画素それぞれは、液晶層に異なる電圧を印加することができる複数の副画素を有する。マルチ画素駆動方式は、任意の画素に対して一つの画像データ（階調値など）が与えられた場合、一方の副画素を輝度の高い明画素とし、他方の副画素を輝度の低い暗画素とすることにより、液晶ディスプレイを斜め方向から見た場合の視認性（視野角特性）を向上する技術である。
　しかし、黒表示に近い低階調領域では、暗画素に対応する副画素に印加される電圧により、副画素の輝度は０となり、完全な黒表示となってしまう。また、画素を構成する副画素においては、明画素とする副画素及び暗画素とする副画素が固定的に定まっている。このため、低階調領域では、完全な黒表示となった暗画素が、千鳥状又は市松状に現れ、表示品位（解像度）が劣化するという問題がある。
　そこで、マルチ画素駆動方式において、千鳥状又は市松状の配列による表示のざらつきを改善する方法として、１つの画素を３以上の副画素に分割する液晶表示装置が開示されている（特許文献１参照）。
特開２０１２－２５６０８０号公報
　しかし、特許文献１に記載された液晶表示装置においては、副画素に対応させて少なくとも３つのＦＥＴ（トランジスタ）と、１つのソースバスラインと、少なくとも１つのゲートバスラインと、少なくとも２つのＣＳバスラインとを関連付ける必要があり、駆動回路が複雑になる。また、副画素の数を３つ以上にすることにより、画素及び配線の高精細化も必要となり、コストアップになる。
　本発明は斯かる事情に鑑みてなされたものであり、コストアップを抑制しつつ、千鳥状又は市松状の配列による表示品位の劣化を防止することができる表示装置を提供することを目的とする。
　本発明に係る表示装置は、マトリクス状に配置された複数の画素を有する液晶パネルを備え、該複数の画素それぞれは、お互いに区分された第１副画素及び第２副画素を有する表示装置であって、前記複数の画素のいずれかの画素の前記第１副画素及び第２副画素の輝度値の高低を所定周期で切り替えるべく制御する制御部を備えることを特徴とする。
　本発明にあっては、マトリクス状に配置された複数の画素それぞれは、お互いに区分された第１副画素及び第２副画素を有する。制御部は、複数の画素のいずれかの画素の第１副画素及び第２副画素の輝度値の高低を所定周期で切り替えるべく制御する。すなわち、任意の所定周期の間において、例えば、第１副画素を輝度値が高い明画素とし、第２副画素を輝度値が低い暗画素する。次の所定周期の間においては、輝度値の高低を切り替えることにより、第１副画素を輝度値が低い暗画素とし、第２副画素を輝度値が高い明画素する。
　これにより、画素を構成する副画素において、明画素とする副画素及び暗画素とする副画素が固定的にならず、所定周期の都度に、第１副画素が明画素と暗画素とに切り替わり（明滅し）、同時に第２副画素が暗画素と明画素とに切り替わる（明滅する）ので、人の目には、明画素と暗画素との平均の輝度として認識される。したがって、マルチ画素駆動がオフとなっている場合のように明画素と暗画素との区別が無く認識されるので、低階調領域での千鳥状又は市松状の配列による表示品位の劣化を防止することができる。また、画素を３つ以上の副画素に区分する必要がないので、駆動回路が複雑にならず、かつ画素及び配線の高精細化も不要となり、コストアップを抑制することができる。
　本発明に係る表示装置は、前記制御部は、前記複数の画素のいずれかの画素の階調値が所定値より低い場合、該画素の第１副画素及び第２副画素の輝度値を同等にすべく制御するようにしてあることを特徴とする。
　本発明にあっては、制御部は、複数の画素のいずれかの画素の階調値が所定値より低い場合、当該任意の画素の第１副画素及び第２副画素の輝度値を同等にすべく制御する。輝度値が所定値より低い場合とは、画素が低階調領域にある場合をいう。なお、所定値は、完全な黒表示となった暗画素が千鳥状又は市松状に現れるか否かに基づいて決定することができる。これにより、任意の画素が低階調領域にある場合、当該画素の第１副画素及び第２副画素の輝度値を同等にするので、すなわち、マルチ画素駆動をオフにするので、完全な黒表示となった暗画素が千鳥状又は市松状に現れることを確実に防止することができる。
　本発明に係る表示装置は、ゲート信号が供給されるゲートバスラインと、ソース信号が供給されるソースバスラインと、極性が異なる第１補助信号及び第２補助信号がそれぞれ供給される第１補助バスライン及び第２補助バスラインと、前記ゲートバスライン及びソースバスラインに接続された第１ＦＥＴ及び第２ＦＥＴと、前記第１補助バスライン及び第２補助バスラインそれぞれに接続された第１補助容量及び第２補助容量とを備え、前記第１副画素の一方の電極は、前記第１ＦＥＴ及び第１補助容量に接続してあり、前記第２副画素の一方の電極は、前記第２ＦＥＴ及び第２補助容量に接続してあり、前記第１副画素及び第２副画素それぞれの他方の電極は、基準電圧を供給する電圧源に接続してあり、前記第１副画素及び第２副画素に供給される前記ソース信号の極性を、前記ゲート信号に同期して所定のフレーム周期で反転するようにしてあり、前記制御部は、前記フレーム周期の２Ｎ倍（Ｎは整数）を前記所定周期として、前記第１補助信号及び第２補助信号それぞれの極性を反転するようにしてあることを特徴とする。
　本発明にあっては、ゲート信号が供給されるゲートバスラインと、ソース信号が供給されるソースバスラインと、極性が異なる第１補助信号及び第２補助信号がそれぞれ供給される第１補助バスライン及び第２補助バスラインと、ゲートバスライン及びソースバスラインにそれぞれゲート端子及びソース端子が接続された第１ＦＥＴ及び第２ＦＥＴと、第１補助バスライン及び第２補助バスラインにそれぞれ他端が接続された第１補助容量及び第２補助容量とを備える。第１副画素の一方の電極は、第１ＦＥＴのドレイン端子及び第１補助容量の一端に接続してある。また、第２副画素の一方の電極は、第２ＦＥＴのドレイン端子及び第２補助容量の他端に接続してある。また、第１副画素及び第２副画素それぞれの他方の電極は、基準電圧を供給する電圧源に接続してある。
　そして、第１副画素及び第２副画素に供給されるソース信号の極性を、ゲート信号に同期して所定のフレーム周期で反転するようにしてある。例えば、ゲート信号がオンの期間（ローからハイに変化し、さらにローに変化するまでの間）、第１ＦＥＴ及び第２ＦＥＴがオンとなり、第１副画素及び第２副画素に正極性のソース信号が供給される。そして、次のフレーム周期でゲート信号がオンとなると、再び第１ＦＥＴ及び第２ＦＥＴがオンとなり、第１副画素及び第２副画素に負極性のソース信号（正極性に対して反転したソース信号）が供給される。すなわち、ドット反転駆動とすることができる。
　制御部は、フレーム周期の２Ｎ倍（Ｎは整数）を所定周期として、第１補助信号及び第２補助信号それぞれの極性を反転する。例えば、フレーム周期の１フレーム目に正極性のソース信号を供給し、２フレーム目に負極性のソース信号を供給し、３フレーム目に正極性のソース信号を供給し、４フレーム目に負極性のソース信号を供給するとする。この場合、１フレーム目及び２フレーム目では、第１補助信号を正反転にし、第２補助信号を負反転にし、３フレーム目及び４フレーム目では、第１補助信号及び第２補助信号それぞれの極性を反転して、第１補助信号を負反転にし、第２補助信号を正反転にする。これにより、第１副画素が２フレーム毎に明画素と暗画素とに切り替わるとともに、第２副画素が２フレーム毎に暗画素と明画素とに切り替わるようにすることができ、人の目には、明画素と暗画素との平均の輝度として認識される。したがって、明画素と暗画素との区別が無く認識されるので、低階調領域での千鳥状又は市松状の配列による表示品位の劣化を防止することができる。
　本発明に係る表示装置は、前記第１補助容量及び前記第２補助容量それぞれに直列に接続された第１補助スイッチング素子及び第２補助スイッチング素子を備え、該第１補助スイッチング素子及び第２補助スイッチング素子それぞれは、前記ソース信号の電圧が前記基準電圧を間にして所定範囲にある場合、オフするようにしてあることを特徴とする。
　本発明にあっては、第１補助容量及び第２補助容量それぞれに直列に接続された第１補助スイッチング素子及び第２補助スイッチング素子を備える。第１補助スイッチング素子及び第２補助スイッチング素子それぞれは、ソース信号の電圧が基準電圧を間にして所定範囲にある場合、オフする。第１副画素及び第２副画素の電極間に印加される電圧は、ソース電圧と基準電圧との電圧差に比例するので、ソース信号の電圧が基準電圧を間にして所定範囲にある場合とは、第１副画素及び第２副画素の電極間に印加される電圧が小さい場合であり、画素が低階調領域にあることを意味する。すなわち、画素が低階調領域にある場合には、第１補助スイッチング素子及び第２補助スイッチング素子をオフにすることにより、第１補助信号及び第２補助信号が供給されなくなるので、いわゆるマルチ画素駆動がオフとなり、結果として第１副画素及び第２副画素の輝度値は同等になる。これにより、低階調領域では、完全な黒表示となった暗画素が千鳥状又は市松状に現れることを確実に防止することができる。
　本発明に係る表示装置は、前記液晶パネル用のバックライトと、前記フレーム周期に同期して前記バックライトを明滅すべく制御するバックライト制御部とを備えることを特徴とする。
　本発明にあっては、液晶パネル用のバックライトと、フレーム周期に同期してバックライトを明滅すべく制御するバックライト制御部とを備える。例えば、第１副画素が２フレーム毎に明画素と暗画素とに切り替わり、第２副画素が２フレーム毎に暗画素と明画素とに切り替わる場合、１フレーム毎にバックライトを明滅することにより、等価的に（見かけ状）、第１副画素が１フレーム毎に明画素と暗画素とに切り替わり、第２副画素が１フレーム毎に暗画素と明画素とに切り替わるようにすることができ、人の目には、明画素と暗画素との平均の輝度として認識される。したがって、明画素と暗画素との区別が無く認識されるので、低階調領域での千鳥状又は市松状の配列による表示品位の劣化を防止することができる。
　本発明によれば、コストアップを抑制しつつ、千鳥状又は市松状の配列による表示品位の劣化を防止することができる。
第１実施形態の表示装置の構成の一例を示すブロック図である。 第１実施形態の表示装置の画素の構成の一例を示す模式図である。 図２で示す画素の等価回路の一例を示す模式図である。 液晶パネル内の任意の画素に注目した場合の各部の電圧のタイミングの一例を示すタイムチャートである。 マルチ画素駆動による表示特性の一例を示す模式図である。 従来の液晶パネルでのソース電圧に対する輝度特性の一例を示す模式図である。 従来の液晶パネルでのマルチ画素駆動の一例を示す模式図である。 従来のマルチ画素駆動での画素の配置例を示す模式図である。 第１実施形態の表示装置によるマルチ画素駆動の一例を示す模式図である。 第１実施形態の表示装置による液晶パネル内の任意の画素に注目した場合の各部の電圧のタイミングの一例を示すタイムチャートである。 第２実施形態の表示装置の画素の構成の一例を示す模式図である。 図１１で示す構成の詳細を示す模式図である。 第２実施形態のＦＥＴのオン・オフ制御の一例を示す説明図である。 第３実施形態の表示装置によるマルチ画素駆動の一例を示す模式図である。
（第１実施形態）
　以下、本発明を実施の形態を示す図面に基づいて説明する。図１は第１実施形態の表示装置１００の構成の一例を示すブロック図である。図１に示すように、表示装置１００は、画像信号生成部１０、液晶コントローラ２０、液晶パネル３０、バックライト制御部４０、バックライト５０などを備える。
　画像信号生成部１０は、表示画面（液晶パネル３０）に表示する画像の画像データ（例えば、デジタルＲＧＢ信号）を生成し、生成した画像データを液晶コントローラ２０へ出力する。なお、画像信号生成部１０は、外部からテレビジョン信号などのカラー映像信号を取得することができる。
　液晶パネル３０は、一対のガラス基板が対向配置され、その間隙内に液晶物質である液晶層が形成された構造を有し、複数の画素それぞれに対応付けられた各ＦＥＴのゲートに接続されるゲートドライバ、各ＦＥＴのソースに接続されるソースドライバを有する。
　液晶パネル３０は、ゲートドライバから入力されたゲート信号によって各画素のＴＦＴのオン・オフが制御され、ＦＥＴのオン期間にソースドライバから入力される電圧の高低に応じて、液晶物質の電気光学特性によって決定される光透過率が制御されて画像を階調表示することができる。
　液晶コントローラ２０は、画像信号生成部１０から出力された画像データに基づいて、ドライバ用データ信号を生成し、生成したドライバ用データ信号を液晶パネル３０へ出力する。また、液晶コントローラ２０は、液晶パネル３０内のゲートドライバ及びソースドライバを所要の動作タイミングで動作させるためのタイミング制御信号を生成し、生成したタイミング制御信号を液晶パネル３０へ出力する。
　バックライト５０は、バックライト制御部４０により制御され、液晶パネル３０の裏面に光を照射する。
　液晶パネル３０においては、複数の画素がマトリクス状に配置されている。そして、複数の画素それぞれは、お互いに区分された第１副画素及び第２副画素を有する。
　図２は第１実施形態の表示装置１００の画素の構成の一例を示す模式図であり、図３は図２で示す画素の等価回路の一例を示す模式図である。図２は、液晶パネル３０のマトリクス状に配置された複数の画素のうちの任意の画素６０を示すものである。図２に示すように、画素６０は、お互いに区分された副画素６１（第１副画素）及び副画素６２（第２副画素）を有する。すなわち、画素６０は、副画素６１及び副画素６２に分割されている。
　副画素６１には、ＦＥＴ９１（第１ＦＥＴ）のドレインを接続してあり、ＦＥＴ９１のゲートは、ゲートバスライン（走査線）７１に接続され、ＦＥＴ９１のソースは、ソースバスライン（信号線）７２に接続してある。また、副画素６１には、補助容量（第１補助容量）８１の一端を接続してあり、補助容量８１の他端は、第１ＣＳバスライン（第１補助バスライン）７３に接続してある。
　同様に、副画素６２には、ＦＥＴ９２（第２ＦＥＴ）のドレインを接続してあり、ＦＥＴ９２のゲートは、ゲートバスライン（走査線）７１に接続され、ＦＥＴ９２のソースは、ソースバスライン（信号線）７２に接続してある。また、副画素６２には、補助容量（第２補助容量）８２の一端を接続してあり、補助容量８２の他端は、第２ＣＳバスライン（第２補助バスライン）７４に接続してある。なお、第１ＣＳバスライン７３及び第２ＣＳバスライン７４の「ＣＳ」は、補助容量を意味する。
　副画素６１、６２は、電気的には２つの電極間の容量６１１、６２１（液晶容量とも称する）で表すことができる。すなわち、副画素６１の一方の電極は、ＦＥＴ９１のドレイン及び補助容量８１の一端に接続され、副画素６１の他方の電極は、基準電圧ＶＣＯＭを供給する電圧源に接続してある。同様に、副画素６２の一方の電極は、ＦＥＴ９２のドレイン及び補助容量８２の一端に接続され、副画素６２の他方の電極は、副画素６１と共通の基準電圧ＶＣＯＭを供給する電圧源に接続してある。
　また、以下の説明では、ゲートバスライン７１に供給されるゲート信号の電圧（ゲート電圧）をＶＧで表し、ソースバスライン７２に供給されるソース信号の電圧（ソース電圧）をＶＳで表し、第１ＣＳバスライン７３に供給される第１ＣＳ信号（第１補助信号）の電圧をＶＣＳ１で表し、第２ＣＳバスライン７４に供給される第２ＣＳ信号（第２補助信号）の電圧をＶＣＳ２で表す。第１ＣＳ信号と第２ＣＳ信号とは、お互いに極性が異なる。
　また、副画素６１の一方の電極の電圧をＶ１で表し、副画素６２の一方の電極の電圧をＶ２で表す。また、副画素６１、６２の容量をＣＡとする。また、補助容量８１及び補助容量８２の容量をＣＢとする。
　上述のとおり、本実施の形態では、ゲート信号が供給されるゲートバスライン７１と、ソース信号が供給されるソースバスライン７２と、極性が異なる第１ＣＳ信号及び第２ＣＳ信号がそれぞれ供給される第１ＣＳバスライン７３及び第２ＣＳバスライン７４と、ゲートバスライン７１及びソースバスライン７２にそれぞれゲート端子及びソース端子が接続されたＦＥＴ９１及びＦＥＴ９２と、第１ＣＳバスライン７３及び第２ＣＳバスライン７４にそれぞれ他端が接続された補助容量８１、８２とを備える。副画素６１の一方の電極は、ＦＥＴ９１のドレイン端子及び補助容量８１の一端に接続してある。また、副画素６２の一方の電極は、ＦＥＴ９２のドレイン端子及び補助容量８２の一端に接続してある。また、副画素６１、６２それぞれの他方の電極は、基準電圧ＶＣＯＭを供給する電圧源に接続してある。
　次に、１つの画素を明るさの異なる複数の副画素に分割する、いわゆるマルチ画素駆動について説明する。
　図４は液晶パネル３０内の任意の画素に注目した場合の各部の電圧のタイミングの一例を示すタイムチャートである。なお、図４に示す各部の電圧波形は、模式的に表したものであり、実際の電圧波形とは異なる場合がある。図４では、上段から、ゲート電圧ＶＧ、ソース電圧ＶＳ、第１ＣＳ電圧ＶＣＳ１、第２ＣＳ電圧ＶＣＳ２、副画素６１の一方の電極電圧Ｖ１、副画素６２の一方の電極電圧Ｖ２を示す。
　１つの画素（副画素６１、６２）に注目すると、ゲート信号は、所定のフレーム周期で繰り返しゲートバスライン７１に供給される。図４に示すように、ｎフレームにおいて、時刻ｔ１でゲート電圧ＶＧがローからハイになり、時刻ｔ２でゲート電圧ＶＧがハイからローになったとする。なお、当該画素に対しては、次にゲート電圧がローからハイになるには、（ｎ＋１）フレームになったときである。
　ゲート電圧ＶＧがハイの期間（時刻ｔ１から時刻ｔ２までの期間）では、ＦＥＴ９１、ＦＥＴ９２がオンとなり、ソース信号（ソース電圧ＶＳ）が副画素６１、６２それぞれの一方の電極に印加される。図４では、ソース電圧ＶＧが印加されるタイミングだけ図示している。また、ソース電圧は、例えば、ｎフレームでは、正極性であり、次の（ｎ＋１）フレームでは、正極性に対して反転した負極性である。すなわち、本実施の形態では、ドット反転駆動方式を採用している。
　第１ＣＳ信号及び第２ＣＳ信号は、お互いに極性が異なり、基準電圧ＶＣＯＭを間にして振幅が±ＶＤだけ変化する信号である。そして、時刻ｔ２において、第１ＣＳ信号の第１ＣＳ電圧ＶＣＳ１は負極性（ＶＣＳ１＝ＶＣＯＭ－ＶＤ）であり、第２ＣＳ信号の第２ＣＳ電圧ＶＣＳ２は正極性（ＶＣＳ２＝ＶＣＯＭ＋ＶＤ）である。
　時刻ｔ２より後の時刻ｔ３において、第１ＣＳ電圧ＶＣＳ１は、ＶＣＯＭ－ＶＤからＶＣＯＭ＋ＶＤに（２×ＶＤ）だけ増加する（正反転）。また、時刻ｔ３において、第２ＣＳ電圧ＶＣＳ２は、ＶＣＯＭ＋ＶＤからＶＣＯＭ－ＶＤに（２×ＶＤ）だけ減少する（負反転）。
　時刻ｔ２では、副画素６１の一方の電極の電圧Ｖ１はソース電圧ＶＳに等しい。上述のように、時刻ｔ３で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ増加するので、副画素６１の一方の電極の電圧Ｖ１は、電圧ＶＳからΔＶだけ増加して、Ｖ１＝ＶＳ＋ΔＶとなる。ここで、ΔＶは、ΔＶ＝Ｋ×２×ＶＤで表すことができる。ただし、Ｋは、Ｋ＝ＣＢ／（ＣＡ＋ＣＢ）である。つまり、副画素６１の一方の電極の電圧Ｖ１は、第１ＣＳ電圧の突き上げ作用により増加する。
　また、時刻ｔ２では、副画素６２の一方の電極の電圧Ｖ２はソース電圧ＶＳに等しい。上述のように、時刻ｔ３で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ減少するので、副画素６２の一方の電極の電圧Ｖ２は、電圧ＶＳからΔＶだけ減少して、Ｖ１＝ＶＳ－ΔＶとなる。ここで、ΔＶは、ΔＶ＝Ｋ×２×ＶＤで表すことができる。ただし、Ｋは、Ｋ＝ＣＢ／（ＣＡ＋ＣＢ）である。つまり、副画素６２の一方の電極の電圧Ｖ２は、第２ＣＳ電圧の突き下げ作用により減少する。
　次に、時刻ｔ４で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ減少するので、副画素６１の一方の電極の電圧Ｖ１は、電圧ＶＳ＋ΔＶからΔＶだけ減少して、Ｖ１＝ＶＳとなる。
　また、時刻ｔ４で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ増加するので、副画素６２の一方の電極の電圧Ｖ２は、電圧ＶＳ－ΔＶからΔＶだけ増加して、Ｖ１＝ＶＳとなる。
　次に、時刻ｔ５で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ増加するので、副画素６１の一方の電極の電圧Ｖ１は、電圧ＶＳからΔＶだけ増加して、Ｖ１＝ＶＳ＋ΔＶとなる。
　また、時刻ｔ５で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ減少するので、副画素６２の一方の電極の電圧Ｖ２は、電圧ＶＳからΔＶだけ減少して、Ｖ１＝ＶＳ－ΔＶとなる。
　ｎフレームの間、以降、時刻ｔ３～ｔ５と同様の動作を繰り返す。そして、図４に示すように、副画素６１の一方の電極の電圧Ｖ１の実効値Ｖ１Ｅは、ＶＳ＋ΔＶ／２となり、副画素６２の一方の電極の電圧Ｖ２の実効値Ｖ２Ｅは、ＶＳ－ΔＶ／２となる。副画素６１、６２の共通の電極には基準電圧ＶＣＯＭが印加されているので、副画素６１の電極間の電圧は、Ｖ１Ｅ－ＶＣＯＭであるから、副画素６１の電極間の電圧は、ＶＳ＋ΔＶ／２－ＶＣＯＭとなる。また、副画素６２の電極間の電圧は、Ｖ２Ｅ－ＶＣＯＭであるから、副画素６２の電極間の電圧は、ＶＳ－ΔＶ／２－ＶＣＯＭとなる。すなわち、電極間電圧の高い副画素６１が、輝度値が大きい明画素となり、電極間電圧の低い副画素６２が、輝度値が小さい暗画素となる。
　図５はマルチ画素駆動による表示特性の一例を示す模式図である。図５において、横軸はソース電圧（階調）を示し、縦軸は輝度を示す。図５中、符号Ａで示す曲線は、表示画面の正面方向から見た場合の輝度特性を示し、符号Ｂで示す曲線は、表示画面を斜め方向から見た場合の輝度特性を示す。図５に示すように、ソース電圧がＶＳの場合に、正面方向の輝度をＮＡとし、斜め方向の輝度をＫＢとする。一方の副画素に電圧（ＶＳ＋ΔＶ／２）を与えた場合に斜め方向の輝度がＫＢ１であり、他方の副画素に（ＶＳ－ΔＶ／２）を与えた場合に斜め方向の輝度がＫＢ２であるとする。
　この場合、斜面方向の輝度は、各副画素の輝度の平均である、（ＫＢ１＋ＫＢ２）／２となり、点Ｓで示す値となり、輝度ＫＢより小さくなることがわかる。すなわち、マルチ画素駆動を用いない場合には、ソース電圧ＶＳを与えた場合の斜め方向の輝度ＫＢであるのに対し、マルチ画素駆動を用いる場合には、輝度が点Ｓで示す値に変化し、正面方向の輝度ＮＡに近づけることができる。
　次に、従来のマルク画素駆動の場合に低階調領域で表示品位（解像度）が劣化する点について説明する。図６は従来の液晶パネルでのソース電圧に対する輝度特性の一例を示す模式図である。図６の例では、上述の例と同様、１つの画素を２つの副画素に分割している。ソース電圧がΔＶ／２だけ高い方の副画素が明画素であり、ソース電圧がΔＶ／２だけ低い方の副画素が暗画素である。図６に示すように、点Ｐ１で示す、黒表示と白表示との中間階調領域では、明画素の輝度増加量と暗画素の輝度減少量を同等にすることができる。これにより、中間階調では、白浮きを低減し、正面視のガンマ特性に近づけることができ、特に肌色表示などの斜視品位が向上する。
　これに対して、点Ｐ２で示す、黒表示に近い低階調領域では、暗画素に対して、ΔＶ／２だけ小さい（低い）電圧を与えた場合、完全な黒表示となる電圧を越えてしまい、表示をそれ以上暗くすることができず、完全な黒表示となる。一方、明画素に対して、ΔＶ／２だけ大きい（高い）電圧を与えた場合、電圧に応じて輝度値を大きくすることができる。すなわち、点Ｐ２で示す、低階調領域では、明画素の輝度増加量＞暗画素の輝度減少量となるため、輝度が高くなり、明画素のみにより階調を表現することになり表示品位が劣化する。このため、低階調領域では、マルチ画素駆動による白浮き改善の効果は、ほとんど得られない。
　図７は従来の液晶パネルでのマルチ画素駆動の一例を示す模式図である。図７において、ＶＳ（＋）は、ゲート信号がハイである期間で、ソース信号の電圧ＶＳが正極性であることを示し、ＶＳ（－）は、ゲート信号がハイである期間で、ソース信号の電圧ＶＳが負極性であることを示す。
　また、ＶＣＳ１（＋）は、正反転であることを示し、ゲート信号がハイからローになった後に第１ＣＳ電圧ＶＣＳ１が負極性から正極性に電圧が増加し、その後増減を繰り返すことを示す。別言すれば、ＶＣＳ１（＋）は、電圧の突き上げ作用が働くことを示す。ＶＣＳ１（－）は、負反転であることを示し、ゲート信号がハイからローになった後に第１ＣＳ電圧ＶＣＳ１が正極性から負極性に電圧が減少し、その後増減を繰り返すことを示す。別言すれば、ＶＣＳ１（－）は、電圧の突き下げ作用が働くことを示す。第２ＣＳ電圧ＶＣＳ２についても同様である。
　また、副画素に対して付与した２つの符号のうち、最初（左側）の符号は、ソース電圧の極性を示し、＋の場合は正極性であり、－の場合は負極性であることを示す。次（右側）の符号は、ＣＳ電圧の反転極性を示し、＋の場合は正反転であり、－の場合は負反転であることを示す。
　図７に示すように、従来のマルチ画素駆動では、１フレームでは、ＶＳ（＋）、ＶＣＳ１（＋）、ＶＣＳ２（－）であり、正極性のソース電圧が印加された状態で、上段の副画素に対して電圧の突き上げ作用が働き、明画素となる。一方、下段の副画素に対しては電圧の突き下げ作用が働き、暗画素となる。
　２フレームでは、ＶＳ（－）、ＶＣＳ１（－）、ＶＣＳ２（＋）であり、負極性のソース電圧が印加された状態で、上段の副画素に対して電圧の突き下げ作用が働き、明画素となる。一方、下段の副画素に対しては電圧の突き上げ作用が働き、暗画素となる。
　以降、１フレーム、２フレームと同様の動作を繰り返すことになるが、図７から分かるように、２つの副画素のうち、明画素となる副画素（上段の副画素）と暗画素となる副画素（下段の副画素）は、固定的に定まっている。
　図８は従来のマルチ画素駆動での画素の配置例を示す模式図である。図８に示すように、ＲＧＢの各画素が順番に列状に配置されており、ＲＧＢそれぞれの画素は、上段と下段に分かれて２つの副画素を有する。この場合、明画素及び暗画素の位置は、隣接する画素間で見た場合、上段と下段に入れ替わるようにしてある。
　図８Ａに示すように、マルチ画素駆動がオフである場合、ＲＧＢそれぞれの画素の上段と下段の各副画素には、同じソース電圧が印加され、同じ輝度となる。
　一方、図８Ｂに示すように、マルチ画素駆動がオンである場合において、低階調領域では、暗画素の位置は画素毎に固定的に定まっているので、完全な黒表示の副画素が、千鳥状又は市松状に現れ、表示品位（解像度）が劣化することになる。
　本実施の形態の表示装置１００は、上述の図６、図８で説明した問題を解決することができる。以下、この点について説明する。
　図９は第１実施形態の表示装置１００によるマルチ画素駆動の一例を示す模式図である。図７と同様、図９において、ＶＳ（＋）は、ゲート信号がハイである期間で、ソース信号の電圧ＶＳが正極性であることを示し、ＶＳ（－）は、ゲート信号がハイである期間で、ソース信号の電圧ＶＳが負極性であることを示す。
　また、ＶＣＳ１（＋）は、正反転であることを示し、ゲート信号がハイからローになった後に第１ＣＳ電圧ＶＣＳ１が負極性から正極性に電圧が増加し、その後増減を繰り返すことを示す。別言すれば、ＶＣＳ１（＋）は、電圧の突き上げ作用が働くことを示す。ＶＣＳ１（－）は、負反転であることを示し、ゲート信号がハイからローになった後に第１ＣＳ電圧ＶＣＳ１が正極性から負極性に電圧が減少し、その後増減を繰り返すことを示す。別言すれば、ＶＣＳ１（－）は、電圧の突き下げ作用が働くことを示す。第２ＣＳ電圧ＶＣＳ２についても同様である。
　また、副画素に対して付与した２つの符号のうち、最初（左側）の符号は、ソース電圧の極性を示し、＋の場合は正極性であり、－の場合は負極性であることを示す。次（右側）の符号は、ＣＳ電圧の反転極性を示し、＋の場合は正反転であり、－の場合は負反転であることを示す。
　図９に示すように、本実施の形態のマルチ画素駆動では、１フレームでは、ＶＳ（＋）、ＶＣＳ１（＋）、ＶＣＳ２（－）であり、正極性のソース電圧が印加された状態で、上段の副画素に対して電圧の突き上げ作用が働き、明画素となる。一方、下段の副画素に対しては電圧の突き下げ作用が働き、暗画素となる。
　２フレームでは、ＶＳ（－）、ＶＣＳ１（＋）、ＶＣＳ２（－）であり、負極性のソース電圧が印加された状態で、上段の副画素に対して電圧の突き上げ作用が働き、暗画素となる。一方、下段の副画素に対しては電圧の突き下げ作用が働き、明画素となる。
　３フレームでは、ＶＳ（＋）、ＶＣＳ１（－）、ＶＣＳ２（＋）であり、正極性のソース電圧が印加された状態で、上段の副画素に対して電圧の突き下げ作用が働き、暗画素となる。一方、下段の副画素に対しては電圧の突き上げ作用が働き、明画素となる。
　４フレームでは、ＶＳ（－）、ＶＣＳ１（－）、ＶＣＳ２（＋）であり、負極性のソース電圧が印加された状態で、上段の副画素に対して電圧の突き下げ作用が働き、明画素となる。一方、下段の副画素に対しては電圧の突き上げ作用が働き、暗画素となる。
　上述のように、フレーム周期の２倍である２フレーム毎に、明画素となる副画素と暗画素となる副画素とを切り替える。
　すなわち、液晶コントローラ２０は、制御部としての機能を有し、複数の画素のいずれかの画素の副画素６１及び副画素６２の輝度値の高低を所定周期（図９の例では、２フレーム毎）で切り替えるべく制御する。すなわち、任意の所定周期の間において、例えば、副画素６１を輝度値が高い明画素とし、副画素６２を輝度値が低い暗画素する。次の所定周期の間においては、輝度値の高低を切り替えることにより、副画素６１を輝度値が低い暗画素とし、副画素６２を輝度値が高い明画素する。
　これにより、画素を構成する副画素において、明画素とする副画素及び暗画素とする副画素が固定的にならず、所定周期の都度に、一方の副画素が明画素と暗画素とに切り替わり（明滅し）、同時に他方の副画素が暗画素と明画素とに切り替わる（明滅する）ので、人の目には、明画素と暗画素との平均の輝度として認識される。したがって、マルチ画素駆動がオフとなっている場合にように明画素と暗画素との区別が無く認識されるので、低階調領域での千鳥状又は市松状の配列による表示品位の劣化を防止することができる。また、画素を３つ以上の副画素に区分する必要がないので、駆動回路が複雑にならず、かつ画素及び配線の高精細化も不要となり、コストアップを抑制することができる。
　図１０は第１実施形態の表示装置１００による液晶パネル３０内の任意の画素に注目した場合の各部の電圧のタイミングの一例を示すタイムチャートである。図１０は、図９で例示した１フレームから４フレームまでの間に対応させた場合のタイムチャートである。
　なお、図１０に示す各部の電圧波形は、模式的に表したものであり、実際の電圧波形とは異なる場合がある。図１０では、上段から、ゲート電圧ＶＧ、ソース電圧ＶＳ、第１ＣＳ電圧ＶＣＳ１、第２ＣＳ電圧ＶＣＳ２、副画素６１の一方の電極電圧Ｖ１の実効値Ｖ１Ｅ（実線）及び副画素６２の一方の電極電圧Ｖ２の実効値Ｖ２Ｅ（破線）を示す。
　１つの画素（副画素６１、６２）に注目すると、ゲート信号は、所定のフレーム周期で繰り返しゲートバスライン７１に供給される。図１０では、１フレームから４フレームまで表している。１フレームにおいて、時刻ｔ１でゲート電圧ＶＧがローからハイになり、時刻ｔ２でゲート電圧ＶＧがハイからローになったとする。同様に、２フレームにおいて、時刻ｔ４でゲート電圧ＶＧがローからハイになり、時刻ｔ５でゲート電圧ＶＧがハイからローになったとする。また、３フレームにおいて、時刻ｔ７でゲート電圧ＶＧがローからハイになり、時刻ｔ８でゲート電圧ＶＧがハイからローになったとする。さらに、４フレームにおいて、時刻ｔ１０でゲート電圧ＶＧがローからハイになり、時刻ｔ１１でゲート電圧ＶＧがハイからローになったとする。
　ゲート電圧ＶＧがハイの期間（例えば、１フレームでは時刻ｔ１から時刻ｔ２までの期間）では、ＦＥＴ９１、ＦＥＴ９２がオンとなり、ソース信号（ソース電圧ＶＳ）が副画素６１、６２それぞれの一方の電極に印加される。図１０では、ソース電圧ＶＧが印加されるタイミングだけ図示している。また、ソース電圧は、１フレームでは、正極性であり、２フレームでは、正極性に対して反転した負極性であり、３フレームでは、負極性に対して反転した正極性であり、４フレームでは、正極性に対して反転した負極性である。すなわち、副画素６１及び副画素６２に供給されるソース信号の極性を、ゲート信号に同期して所定のフレーム周期で反転するようにしてある。
　第１ＣＳ信号及び第２ＣＳ信号は、お互いに極性が異なり、基準電圧ＶＣＯＭを間にして振幅が±ＶＤだけ変化する信号である。そして、１フレームでの時刻ｔ２より後の時刻ｔ３において、第１ＣＳ電圧ＶＣＳ１は、ＶＣＯＭ－ＶＤからＶＣＯＭ＋ＶＤに（２×ＶＤ）だけ増加する（正反転）。また、時刻ｔ３において、第２ＣＳ電圧ＶＣＳ２は、ＶＣＯＭ＋ＶＤからＶＣＯＭ－ＶＤに（２×ＶＤ）だけ減少する（負反転）。
　２フレームでは、時刻ｔ６において第１ＣＳ電圧ＶＣＳ１は、１フレームの場合と同様に、正反転し、時刻ｔ６において第２ＣＳ電圧ＶＣＳ２は負反転する。
　３フレームでは、時刻ｔ９において第１ＣＳ電圧ＶＣＳ１は、負反転し、時刻ｔ９において第２ＣＳ電圧ＶＣＳ２は正反転する。また、４フレームでは、時刻ｔ１２において第１ＣＳ電圧ＶＣＳ１は、３フレームの場合と同様に、負反転し、時刻ｔ１２において第２ＣＳ電圧ＶＣＳ２は正反転する。
　すなわち、液晶コントローラ２０は、フレーム周期の２Ｎ倍（Ｎは整数）を所定周期として、第１ＣＳ信号及び第２ＣＳ信号それぞれの極性を反転する。
　１フレームでは、時刻ｔ２において、副画素６１の一方の電極の電圧Ｖ１はソース電圧ＶＳに等しい。上述のように、時刻ｔ３で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ増加するので、副画素６１の一方の電極の電圧Ｖ１は、第１ＣＳ電圧の突き上げ作用により、電圧ＶＳからΔＶだけ増加して、Ｖ１＝ＶＳ＋ΔＶとなる。ここで、ΔＶは、ΔＶ＝Ｋ×２×ＶＤで表すことができる。ただし、Ｋは、Ｋ＝ＣＢ／（ＣＡ＋ＣＢ）である。その後、第１ＣＳ電圧ＶＣＳ１は、２×ＶＤだけ増減を繰り返すので、図４でも説明したように、副画素６１の一方の電極の電圧Ｖ１の実効値Ｖ１Ｅは、ＶＳ＋ΔＶ／２となる。
　また、１フレームでは、時刻ｔ２において、副画素６２の一方の電極の電圧Ｖ２はソース電圧ＶＳに等しい。上述のように、時刻ｔ３で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ減少するので、副画素６２の一方の電極の電圧Ｖ２は、第２ＣＳ電圧の突き下げ作用により、電圧ＶＳからΔＶだけ減少して、Ｖ２＝ＶＳ－ΔＶとなる。その後、第２ＣＳ電圧ＶＣＳ２は、２×ＶＤだけ増減を繰り返すので、図４でも説明したように、副画素６２の一方の電極の電圧Ｖ２の実効値Ｖ２Ｅは、ＶＳ－ΔＶ／２となる。すなわち、Ｖ１Ｅ＞Ｖ２Ｅとなる。
　１フレームでは、副画素６１の電極間に（Ｖ１Ｅ－ＶＣＯＭ）だけの電圧が印加され、明画素となる。また、１フレームでは、副画素６２の電極間に（Ｖ２Ｅ－ＶＣＯＭ）だけの電圧が印加され、暗画素となる。
　次に、２フレームでは、時刻ｔ５において、副画素６１の一方の電極の電圧Ｖ１はソース電圧（－ＶＳ）に等しい。上述のように、時刻ｔ６で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ増加するので、副画素６１の一方の電極の電圧Ｖ１は、第１ＣＳ電圧の突き上げ作用により、電圧－ＶＳからΔＶだけ増加して、Ｖ１＝－ＶＳ＋ΔＶとなる。その後、第１ＣＳ電圧ＶＣＳ１は、２×ＶＤだけ増減を繰り返すので、副画素６１の一方の電極の電圧Ｖ１の実効値Ｖ１Ｅは、－ＶＳ＋ΔＶ／２となる。
　また、２フレームでは、時刻ｔ５において、副画素６２の一方の電極の電圧Ｖ２はソース電圧（－ＶＳ）に等しい。上述のように、時刻ｔ６で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ減少するので、副画素６２の一方の電極の電圧Ｖ２は、第２ＣＳ電圧の突き下げ作用により、電圧ＶＳからΔＶだけ減少して、Ｖ２＝－ＶＳ－ΔＶとなる。その後、第２ＣＳ電圧ＶＣＳ２は、２×ＶＤだけ増減を繰り返すので、副画素６２の一方の電極の電圧Ｖ２の実効値Ｖ２Ｅは、－ＶＳ－ΔＶ／２となる。すなわち、Ｖ１Ｅ＞Ｖ２Ｅとなる。
　２フレームでは、副画素６１の電極間に（ＶＣＯＭ－Ｖ１Ｅ）だけの電圧が印加され、暗画素となる。また、２フレームでは、副画素６２の電極間に（ＶＣＯＭ－Ｖ２Ｅ）だけの電圧が印加され、明画素となる。
　次に、３フレームでは、時刻ｔ８において、副画素６１の一方の電極の電圧Ｖ１はソース電圧ＶＳに等しい。上述のように、時刻ｔ９で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ減少するので、副画素６１の一方の電極の電圧Ｖ１は、第１ＣＳ電圧の突き下げ作用により、電圧ＶＳからΔＶだけ減少して、Ｖ１＝ＶＳ－ΔＶとなる。その後、第１ＣＳ電圧ＶＣＳ１は、２×ＶＤだけ増減を繰り返すので、副画素６１の一方の電極の電圧Ｖ１の実効値Ｖ１Ｅは、ＶＳ－ΔＶ／２となる。
　また、３フレームでは、時刻ｔ８において、副画素６２の一方の電極の電圧Ｖ２はソース電圧ＶＳに等しい。上述のように、時刻ｔ９で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ増加するので、副画素６２の一方の電極の電圧Ｖ２は、第２ＣＳ電圧の突き上げ作用により、電圧ＶＳからΔＶだけ増加して、Ｖ２＝ＶＳ＋ΔＶとなる。その後、第２ＣＳ電圧ＶＣＳ２は、２×ＶＤだけ増減を繰り返すので、副画素６２の一方の電極の電圧Ｖ２の実効値Ｖ２Ｅは、ＶＳ＋ΔＶ／２となる。すなわち、Ｖ２Ｅ＞Ｖ１Ｅとなる。
　３フレームでは、副画素６１の電極間に（Ｖ１Ｅ－ＶＣＯＭ）だけの電圧が印加され、暗画素となる。また、３フレームでは、副画素６２の電極間に（Ｖ２Ｅ－ＶＣＯＭ）だけの電圧が印加され、明画素となる。
　次に、４フレームでは、時刻ｔ１１において、副画素６１の一方の電極の電圧Ｖ１はソース電圧（－ＶＳ）に等しい。上述のように、時刻ｔ１２で第１ＣＳ電圧ＶＣＳ１が、（２×ＶＤ）だけ減少するので、副画素６１の一方の電極の電圧Ｖ１は、第１ＣＳ電圧の突き下げ作用により、電圧－ＶＳからΔＶだけ減少して、Ｖ１＝－ＶＳ－ΔＶとなる。その後、第１ＣＳ電圧ＶＣＳ１は、２×ＶＤだけ増減を繰り返すので、副画素６１の一方の電極の電圧Ｖ１の実効値Ｖ１Ｅは、－ＶＳ－ΔＶ／２となる。
　また、４フレームでは、時刻ｔ１１において、副画素６２の一方の電極の電圧Ｖ２はソース電圧（－ＶＳ）に等しい。上述のように、時刻ｔ１２で第２ＣＳ電圧ＶＣＳ２が、（２×ＶＤ）だけ増加するので、副画素６２の一方の電極の電圧Ｖ２は、第２ＣＳ電圧の突き上げ作用により、電圧－ＶＳからΔＶだけ増加して、Ｖ２＝－ＶＳ＋ΔＶとなる。その後、第２ＣＳ電圧ＶＣＳ２は、２×ＶＤだけ増減を繰り返すので、副画素６２の一方の電極の電圧Ｖ２の実効値Ｖ２Ｅは、－ＶＳ＋ΔＶ／２となる。すなわち、Ｖ２Ｅ＞Ｖ１Ｅとなる。
　４フレームでは、副画素６１の電極間に（ＶＣＯＭ－Ｖ１Ｅ）だけの電圧が印加され、明画素となる。また、４フレームでは、副画素６２の電極間に（ＶＣＯＭ－Ｖ２Ｅ）だけの電圧が印加され、暗画素となる。
　上述のように、フレーム周期の１フレーム目に正極性のソース信号を供給し、２フレーム目に負極性のソース信号を供給し、３フレーム目に正極性のソース信号を供給し、４フレーム目に負極性のソース信号を供給するとする。この場合、１フレーム目及び２フレーム目では、第１ＣＳ信号を正反転にし、第２ＣＳ信号を負反転にし、３フレーム目及び４フレーム目では、第１ＣＳ信号及び第２ＣＳ信号それぞれの極性を反転して、第１ＣＳ信号を負反転にし、第２ＣＳ信号を正反転にする。これにより、一方の副画素が２フレーム毎に明画素と暗画素とに切り替わるとともに、他方の副画素が２フレーム毎に暗画素と明画素とに切り替わるようにすることができ、人の目には、明画素と暗画素との平均の輝度として認識される。したがって、明画素と暗画素との区別が無く認識されるので、低階調領域での千鳥状又は市松状の配列による表示品位の劣化を防止することができる。なお、フレーム周期（駆動周波数）が小さいとフリッカとして認識されるため、例えば、１２０Ｈｚ以上のような高速駆動モードで使用することが好ましい。
（第２実施形態）
　図１１は第２実施形態の表示装置１００の画素の構成の一例を示す模式図であり、図１２は図１１で示す構成の詳細を示す模式図である。図１１において、符号９３、９４は、補助スイッチング素子としてのソース電圧検知・ＣＳ電圧印加切替部である。ソース電圧検知・ＣＳ電圧印加切替部９３の構成の詳細は、図１２に示す。なお、ソース電圧検知・ＣＳ電圧印加切替部９３、９４の構成は同一であるので、図１２では、ソース電圧検知・ＣＳ電圧印加切替部９３だけを示している。なお、第２実施形態においても図１に例示した構成と同様の構成をなす。
　図１２に示すように、ソース電圧検知・ＣＳ電圧印加切替部９３は、補助スイッチング素子としてのＦＥＴ９３１、９３２を備える。ＦＥＴ９３１、９３２のゲートは、ソースバスライン７２に接続してあり、ＦＥＴ９３１、９３２のソースは、第１ＣＳバスライン７３に接続してある。ＦＥＴ９３１、９３２のドレインは、補助容量８１の他端に接続してある。ＦＥＴ９３１、９３２は、ソース電圧に応じて、オン又はオフするようにしてある。
　第２実施形態では、液晶コントローラ２０は、複数の画素のいずれかの画素の階調値が所定値より低い場合、当該任意の画素の副画素６１及び副画素６２の輝度値を同等にすべく制御する。輝度値が所定値より低い場合とは、画素が低階調領域にある場合をいう。なお、所定値は、完全な黒表示となった暗画素が千鳥状又は市松状に現れるか否かに基づいて決定することができる。
　これにより、任意の画素が低階調領域にある場合、当該画素の副画素６１及び副画素６２の輝度値を同等にするので、具体的には、ＦＥＴ９３１、９３２をオフにしてマルチ画素駆動をオフにするので、完全な黒表示となった暗画素が千鳥状又は市松状に現れることを確実に防止することができる。
　図１３は第２実施形態のＦＥＴ９３１、９３２のオン・オフ制御の一例を示す説明図である。ＦＥＴ９３１（ｐ型）のゲート閾値電圧を、例えば、５．９Ｖとし、ゲートに印加されるソース電圧が５．９Ｖ以下の場合、ＦＥＴ９３１はオンする。また、ＦＥＴ９３２（ｎ型）のゲート閾値電圧を、例えば、７．１Ｖとし、ゲートに印加されるソース電圧が７．１Ｖ以上の場合、ＦＥＴ９３２はオンする。閾値電圧５．９Ｖと７．１Ｖは、基準電圧ＶＣＯＭを間にして設定することができ、ソース電圧が５．９Ｖから７．１Ｖまでの範囲内では、画素の輝度値が比較的小さい低階調領域となる。
　上述のように、補助容量８１、８２それぞれに直列に接続されたソース電圧検知・ＣＳ電圧印加切替部９３、９４を備える。ソース電圧検知・ＣＳ電圧印加切替部９３、９４それぞれは、ソース信号の電圧が基準電圧ＶＣＯＭを間にして所定範囲にある場合、オフする。副画素６１及び副画素６２の電極間に印加される電圧は、ソース電圧と基準電圧ＶＣＯＭとの電圧差に比例するので、ソース信号の電圧が基準電圧を間にして所定範囲にある場合とは、副画素６１及び副画素６２の電極間に印加される電圧が小さい場合であり、画素が低階調領域にあることを意味する。すなわち、画素が低階調領域にある場合には、ソース電圧検知・ＣＳ電圧印加切替部９３、９４をオフにすることにより、第１ＣＳ信号及び第２ＣＳ信号が供給されなくなるので、いわゆるマルチ画素駆動がオフとなり、結果として副画素６１及び副画素６２の輝度値は同等になる。これにより、低階調領域では、完全な黒表示となった暗画素が千鳥状又は市松状に現れることを確実に防止することができる。
　なお、第１実施形態のみ適用すること、又は第２実施形態のみ適用すること、あるいは第１実施形態及び第２実施形態の両方を同時に適用することができる。
（第３実施形態）
　図１４は第３実施形態の表示装置１００によるマルチ画素駆動の一例を示す模式図である。第３実施形態のマルチ画素駆動は、図９に例示した第１実施形態のマルチ画素駆動に加えて、バックライト５０の明滅を連動させたものである。すなわち、バックライト制御部４０は、フレーム周期に同期してバックライト５０を明滅すべく制御する。図１４の例では、１フレームではバックライト５０をオフし、２フレームではバックライト５０をオンし、３フレームではバックライト５０をオフし、４フレームではバックライト５０をオンしている。
　例えば、副画素６１が２フレーム毎に明画素と暗画素とに切り替わり、副画素６２が２フレーム毎に暗画素と明画素とに切り替わる場合、１フレーム毎にバックライト５０を明滅することにより、等価的に（見かけ状）、副画素６１が１フレーム毎に明画素と暗画素とに切り替わり、副画素６２が１フレーム毎に暗画素と明画素とに切り替わるようにすることができ、人の目には、明画素と暗画素との平均の輝度として認識される。したがって、明画素と暗画素との区別が無く認識されるので、低階調領域での千鳥状又は市松状の配列による表示品位の劣化を防止することができる。なお、第３実施形態において、フレーム周期（駆動周波数）が２４０Ｈｚとする液晶パネル３０を用い、バックライト５０を１フレーム毎に明滅させると、マルチ画素の明暗は、１２０Ｈｚで繰り返されることになり、フリッカの発生を防止することができる。
　以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての修正と変形を含むものである。
　１０　画像信号生成部
　２０　液晶コントローラ
　３０　液晶パネル
　４０　バックライト制御部
　５０　バックライト
　６０　画素
　６１　副画素（第１副画素）
　６２　副画素（第２副画素）
　７１　ゲートバスライン
　７２　ソースバスライン
　７３　第１ＣＳバスライン（第１補助バスライン）
　７４　第２ＣＳバスライン（第２補助バスライン）
　８１　補助容量（第１補助容量）
　８２　補助容量（第２補助容量）
　９１　ＦＥＴ（第１ＦＥＴ）
　９２　ＦＥＴ（第２ＦＥＴ）
　９３　ソース電圧検知・ＣＳ電圧印加切替部（第１補助スイッチング素子）
　９４　ソース電圧検知・ＣＳ電圧印加切替部（第２補助スイッチング素子）
　９３１、９３２　ＦＥＴ

Claims (5)

  1. 　マトリクス状に配置された複数の画素を有する液晶パネルを備え、該複数の画素それぞれは、お互いに区分された第１副画素及び第２副画素を有する表示装置であって、
    　前記複数の画素のいずれかの画素の前記第１副画素及び第２副画素の輝度値の高低を所定周期で切り替えるべく制御する制御部を備えることを特徴とする表示装置。
  2. 　前記制御部は、
    　前記複数の画素のいずれかの画素の階調値が所定値より低い場合、該画素の第１副画素及び第２副画素の輝度値を同等にすべく制御するようにしてあることを特徴とする請求項１に記載の表示装置。
  3. 　ゲート信号が供給されるゲートバスラインと、
    　ソース信号が供給されるソースバスラインと、
    　極性が異なる第１補助信号及び第２補助信号がそれぞれ供給される第１補助バスライン及び第２補助バスラインと、
    　前記ゲートバスライン及びソースバスラインに接続された第１ＦＥＴ及び第２ＦＥＴと、
    　前記第１補助バスライン及び第２補助バスラインそれぞれに接続された第１補助容量及び第２補助容量と
    　を備え、
    　前記第１副画素の一方の電極は、
    　前記第１ＦＥＴ及び第１補助容量に接続してあり、
    　前記第２副画素の一方の電極は、
    　前記第２ＦＥＴ及び第２補助容量に接続してあり、
    　前記第１副画素及び第２副画素それぞれの他方の電極は、
    　基準電圧を供給する電圧源に接続してあり、
    　前記第１副画素及び第２副画素に供給される前記ソース信号の極性を、前記ゲート信号に同期して所定のフレーム周期で反転するようにしてあり、
    　前記制御部は、
    　前記フレーム周期の２Ｎ倍（Ｎは整数）を前記所定周期として、前記第１補助信号及び第２補助信号それぞれの極性を反転するようにしてあることを特徴とする請求項１又は請求項２に記載の表示装置。
  4. 　前記第１補助容量及び前記第２補助容量それぞれに直列に接続された第１補助スイッチング素子及び第２補助スイッチング素子を備え、
    　該第１補助スイッチング素子及び第２補助スイッチング素子それぞれは、
    　前記ソース信号の電圧が前記基準電圧を間にして所定範囲にある場合、オフするようにしてあることを特徴とする請求項３に記載の表示装置。
  5. 　前記液晶パネル用のバックライトと、
    　前記フレーム周期に同期して前記バックライトを明滅すべく制御するバックライト制御部と
    　を備えることを特徴とする請求項３又は請求項４に記載の表示装置。
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