WO2015151798A1 - 実装基板および電子機器 - Google Patents

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signal
substrate
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青柳　哲理
菊地　健
友田　勝寛
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ソニー株式会社
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    • H10K59/10—OLED displays
    • H10K59/18—Tiled displays

Definitions

  • the present technology relates to a mounting board having a drive unit on a wiring board, and an electronic device including the mounting board.
  • COG Chip on ⁇ ⁇ Glass
  • COF Chip On Film
  • a mounting board capable of making the joints less noticeable when tiling a plurality of mounting boards, and an electronic device including the mounting board.
  • a mounting substrate includes a wiring substrate, a plurality of pixels arranged in a matrix in the pixel region of the wiring substrate, a plurality of pixels arranged in the pixel region and selecting a plurality of pixels one by one And a drive unit.
  • Each pixel includes an optical element that emits or receives light and a pixel circuit that controls light emission or reception of the optical element.
  • the plurality of driving units are assigned to each pixel row or to each pixel row one or more.
  • An electronic apparatus includes one or more mounting boards and a control circuit that controls the one or more mounting boards.
  • the plurality of driving units are arranged in the pixel region, and further, one pixel row or one pixel row, or one by plural. Assigned. This eliminates the need to provide a plurality of driving units at the upper surface end of the mounting substrate, or to provide connection terminals of the FPC on which the plurality of driving units are mounted at the upper surface end of the mounting substrate.
  • the plurality of driving units are arranged in the pixel region, and one or a plurality are assigned to each pixel row or each plurality of pixel rows.
  • the joints can be made less noticeable when a plurality of mounting boards are tiled.
  • FIG. 3 is a diagram illustrating an example of a perspective configuration of the mounting board of FIG. 2.
  • FIG. 4 is a diagram illustrating an example of a perspective configuration of a unit substrate in FIG. 3.
  • FIG. 5 is a diagram illustrating an example of a schematic configuration of a circuit in the cell of FIG. 4.
  • FIG. 5 is a diagram illustrating an example of a detailed configuration of a circuit in the cell of FIG. 4. It is a figure showing an example of the plane structure of the light emitting element of FIG. FIG.
  • FIG. 7 is a diagram illustrating an example of a planar configuration of the drive IC in FIG. 6. It is a figure showing an example of the cross-sectional structure of the cell of FIG. It is a figure showing an example of the manufacturing method of the cell of FIG.
  • FIG. 11 is a diagram illustrating an example of a process following FIG. 10.
  • FIG. 12 is a diagram illustrating an example of a process following FIG. 11.
  • FIG. 13 is a diagram illustrating an example of a process following FIG. 12.
  • FIG. 14 is a diagram illustrating an example of a process following FIG. 13.
  • FIG. 5 is a diagram illustrating a modification of the schematic configuration of a circuit in the cell of FIG. 4.
  • FIG. 16 is a diagram illustrating a modification of the circuit in FIG. 15.
  • FIG. 20 is a diagram illustrating an example of a perspective configuration of the light receiving panel of FIG. 19.
  • FIG. 10 is a diagram illustrating a modification of the perspective configuration of the display panel in FIG. 1.
  • FIG. 19 is a diagram illustrating a modification of the perspective configuration of the illumination panel in FIG. 18.
  • FIG. 21 is a diagram illustrating a modification of the perspective configuration of the light receiving panel in FIG. 20.
  • FIG. 1 illustrates an example of a perspective configuration of the display device 1 according to the first embodiment of the present technology.
  • the display device 1 is a so-called LED display, and uses LEDs as display pixels.
  • the display device 1 includes a display panel module 10 and a controller 20 that controls the display panel module 10 (specifically, a plurality of cells 12E described later).
  • the display panel module 10 includes, for example, a display panel 12 and circuits (a source driver 13 and a gate driver 14) provided around the display panel 12.
  • the cell 12E corresponds to a specific example of “mounting substrate” of the present technology.
  • the controller 20 corresponds to a specific example of a “control circuit” of the present technology.
  • the display panel 12 has a plurality of pixels 11 arranged in a matrix over the entire pixel region 12 a of the display panel 12.
  • the pixel 11 corresponds to a specific example of “pixel” in the present technology.
  • the pixel area 12 a corresponds to an area (display area) where video display is performed on the display panel 12.
  • the display panel 12 displays the video based on the video signals Vsig1 to VsigN in the display area when each pixel 11 is driven in an active matrix by the controller 20.
  • the video signals Vsig1 to VsigN are phase-developed video signals.
  • the display panel 12 has a plurality of gate lines Gate extending in the row direction and a plurality of data lines Sig extending in the column direction.
  • the data line Sig corresponds to a specific example of “signal line” of the present technology.
  • the gate line Gate corresponds to a specific example of “selection line” of the present technology.
  • Pixels 11 are provided corresponding to the intersections between the data lines Sig and the gate lines Gate.
  • Each data line Sig is connected to the output terminal of the source driver 13.
  • Each gate line Gate is connected to the output terminal of the gate driver 14.
  • FIG. 2 shows an example of a perspective configuration of the display panel 12.
  • the display panel 12 is obtained by stacking a mounting substrate 12A and a counter substrate 12B on each other.
  • the surface of the counter substrate 12B is an image display surface, and has a display area at the center.
  • the counter substrate 12B is disposed, for example, at a position facing the mounting substrate 12A via a predetermined gap.
  • the counter substrate 12B may be in contact with the upper surface of the mounting substrate 12A.
  • the counter substrate 12B includes, for example, a light transmissive substrate that transmits visible light, and includes, for example, a glass substrate, a transparent resin substrate, or a transparent resin film.
  • FIG. 3 illustrates an example of a perspective configuration of the mounting substrate 12A.
  • the mounting board 12 ⁇ / b> A includes a plurality of unit boards 12 ⁇ / b> C arranged in a tile shape.
  • FIG. 4 illustrates an example of a perspective configuration of the unit substrate 12C.
  • the unit substrate 12C includes, for example, a plurality of cells 12E arranged in a tile shape and a support substrate 12D that supports each cell 12E.
  • Each unit substrate 12C further has a control substrate (not shown).
  • the control board is electrically connected to each cell 12E via each electrode pad 34 described later.
  • the support substrate 12D is configured by, for example, a metal frame or a wiring substrate.
  • the support substrate 12D When the support substrate 12D is composed of a wiring substrate, it can also serve as a control substrate. At this time, at least one of the support substrate 12D and the control substrate is electrically connected to each cell 12E (or a wiring substrate 30 described later) via each electrode pad 34.
  • the support substrate 12D corresponds to a specific example of “support substrate” of the present technology.
  • the above wiring board corresponds to a specific example of “wiring board” of the present technology.
  • the electrode pad 34 corresponds to a specific example of “electrode pad” of the present technology.
  • FIG. 5 illustrates an example of a schematic configuration of a circuit in the cell 12E.
  • FIG. 5 shows a plurality of data lines Sig and a plurality of gate lines Gate, a plurality of pixels 11, and a plurality of gate driver ICs 14A, which are main wirings.
  • the gate driver IC 14A corresponds to a specific example of a “drive unit” of the present technology.
  • the gate driver IC 14A will be described in detail later.
  • FIG. 6 illustrates an example of a detailed configuration of a circuit in the cell 12E.
  • the cell 12E has a plurality of data lines Sig extending in the column direction and a plurality of gate lines Gate extending in the row direction in the pixel region 12a.
  • the data line Sig and the gate line Gate are made of, for example, copper.
  • the cell 12E further includes a plurality of pixels 11 arranged in a matrix in the above-described pixel region 12a.
  • Each pixel 11 includes a light emitting element 15 and a driving IC 16 that controls light emission of the light emitting element 15.
  • the light emitting element 15 corresponds to a specific example of “optical element” and “light emitting element” of the present technology.
  • the drive IC 16 corresponds to a specific example of “pixel circuit” of the present technology.
  • the cell 12E further includes, for example, a plurality of saw voltage lines Saw, a plurality of power supply lines VDD1 and VDD2, a plurality of reference voltage lines Ref1 and Ref2, and a plurality of ground lines GND in the pixel region 12a.
  • Each saw voltage line Saw extends, for example, in a predetermined direction (specifically, the row direction).
  • Each power supply line VDD1, each power supply line VDD2, each reference voltage line Ref1, each reference voltage line Ref2, and each ground line GND for example, extends in a predetermined direction (specifically, a column direction), for example.
  • At least one of the saw voltage line Saw, the power supply lines VDD1 and VDD2, the reference voltage lines Ref1 and Ref2, and the ground line GND may be omitted depending on the driving method.
  • the saw voltage line Saw, the power supply lines VDD1 and VDD2, the reference voltage lines Ref1 and Ref2, and the ground line GND are made of, for example, copper.
  • column wiring is used as a general term for the data line Sig, the power supply line VDD1, the power supply line VDD2, the reference voltage line Ref1, the reference voltage line Ref2, and the ground line GND.
  • row wiring is used as a general term for the gate line Gate and the saw voltage line Saw.
  • Each data line Sig is a wiring through which a signal corresponding to the video signal is input by the source driver 13.
  • the signal corresponding to the video signal is, for example, a signal that controls the light emission luminance of the light emitting element 15.
  • the plurality of data lines Sig are made of, for example, a type of wiring corresponding to the number of emission colors of the light emitting element 15.
  • the plurality of data lines Sig include, for example, a plurality of data lines SigR, a plurality of data lines SigG, and a plurality of data lines SigB.
  • Each data line SigR is a wiring through which a signal corresponding to a red video signal is input by the source driver 13.
  • Each data line SigG is a wiring to which a signal corresponding to a green video signal is input by the source driver 13.
  • Each data line SigB is a wiring through which a signal corresponding to a blue video signal is input by the source driver 13.
  • the video signals Vsig1 to VsigN include, for example, a red video signal, a green video signal, and a blue video signal.
  • the light emission color of the light emitting element 15 is not limited to three colors, and may be four or more colors.
  • the plurality of data lines Sig includes a plurality of data lines SigR, a plurality of data lines SigG, and a plurality of data lines SigB, one data line SigR, one data line SigG, and one data line SigR
  • a set of data lines Sig composed of, for example, is assigned to each pixel column. That is, a plurality of data lines Sig are allocated, for example, three for each pixel column.
  • Each gate line Gate is a wiring through which a signal for selecting the light emitting element 15 is input by the gate driver 14.
  • the signal for selecting the light emitting element 15 is, for example, a signal for starting the sampling of the signal input to the data line Sig and causing the light emitting element 15 to input the sampled signal and starting the light emission of the light emitting element 15.
  • a plurality of gate lines Gate are allocated, for example, one for each pixel row.
  • Each saw voltage line Saw is, for example, a wiring to which a signal having a sawtooth waveform is input by the controller 20.
  • a signal having a sawtooth waveform is compared with a sampled signal, for example, sampled only for a period when the peak value of the signal having a sawtooth waveform is higher than the peak value of the sampled signal.
  • a signal is input to the light emitting element 15.
  • One saw voltage line Saw is allocated, for example, every two pixel rows.
  • Each power supply line VDD2 is a wiring through which a drive current supplied to the light emitting element 15 is input by the controller 20.
  • One power supply line VDD2 is assigned, for example, every two pixel columns.
  • Each power supply line VDD1, each reference voltage line Ref1, each reference voltage line Ref2, and each ground line GND is a wiring to which a fixed voltage is input by the controller 20.
  • a ground potential is input to each ground line GND.
  • One power supply line VDD1 is allocated for every two pixel columns, for example.
  • One reference voltage line Ref1 is assigned, for example, every two pixel columns.
  • One reference voltage line Ref2 is assigned for every two pixel columns, for example.
  • One ground line GND is allocated for every two pixel columns, for example.
  • FIG. 7 illustrates an example of a planar configuration of the light emitting element 15.
  • a symbol surrounded by a square indicates that a terminal adjacent to the symbol is electrically connected to a terminal adjacent to the same symbol described later in FIG.
  • the light emitting element 15 is a chip-like component that emits light of a plurality of colors.
  • the light emitting element 15 includes, for example, a light emitting element 15R that emits red light, a light emitting element 15G that emits green light, and a light emitting element 15B that emits blue light.
  • the light emitting elements 15R, 15G, and 15B are covered with a protector 15i made of, for example, resin.
  • the light emitting elements 15R, 15G, and 15B are, for example, LED chips.
  • the LED chip has a micrometer order chip size, for example, several tens of ⁇ m square.
  • the LED chip has, for example, a semiconductor layer including a stacked structure in which an active layer is sandwiched between semiconductor layers having different conductivity types, and two electrodes disposed on a common surface (same surface) of the semiconductor layer. Yes.
  • the light emitting elements 15R, 15G, and 15B may be separate chips, or may be a single chip that is common to each other.
  • the light emitting element 15 has, for example, six electrode pads 15a to 15f.
  • one electrode is electrically connected to the electrode pad 16m of the drive IC 16 via the electrode pad 15a and the wiring 17 (see FIGS. 5 and 6), and the other electrode is the electrode pad 15b. In addition, it is electrically connected to the ground line GND via the wiring 17.
  • one electrode is electrically connected to the electrode pad 16o of the driving IC 16 via the electrode pad 15c and the wiring 17, and the other electrode is connected to the ground line via the electrode pad 15d and the wiring 17. It is electrically connected to GND.
  • one electrode is electrically connected to the electrode pad 16p of the driving IC 16 via the electrode pad 15e and the wiring 17, and the other electrode is connected to the ground line via the electrode pad 15f and the wiring 17. It is electrically connected to GND.
  • the wiring 17 electrically connects the pixel 11 to the data line Sig, the gate line Gate, the power supply line VDD1, the power supply line VDD2, the reference voltage line Ref1, the reference voltage line Ref2, the saw voltage line Saw, or the ground line GND. Wiring to connect to.
  • the wiring 17 is also a wiring that electrically connects the light emitting element 15 and the driving IC 16 to each other in the pixel 11, for example.
  • the wiring 17 is formed by sputtering or plating, for example. Some of the plurality of wirings 17 directly connect the pixels 11 to the various row wirings and the various column wirings. Among the plurality of wirings 17, the other wiring 17 is composed of a plurality of partial wirings formed intermittently.
  • each partial electrode is connected via, for example, one or a plurality of relay wirings formed on the upper surface of the wiring substrate 30 (for example, a wiring layer 32E described later).
  • the relay wiring is made of, for example, copper.
  • FIG. 8 shows an example of a planar configuration of the drive IC 16.
  • the wiring name surrounded by a square indicates the name of the wiring electrically connected to the terminal adjacent to the wiring name.
  • the drive IC 16 controls the light emission of the light emitting element 15.
  • the drive IC 16 has, for example, 14 electrode pads 16a, 16b, 16c, 16d, 16e, 16f, 16g, 16h, 16i, 16k, 16m, 16n, 16o, and 16p.
  • the electrode pads 16a, 16b, and 16c are electrically connected to the data lines SigG, SigR, and SigB via the wiring 17.
  • the electrode pads 16d and 16e are electrically connected to the power supply lines VDD1 and VDD2 through the wiring 17.
  • the electrode pads 16 f and 16 g are electrically connected to the reference potential lines Ref 1 and Ref 2 through the wiring 17.
  • the electrode pad 16 h is electrically connected to the ground line GND via the wiring 17.
  • the electrode pad 16 i is electrically connected to the gate line Gate via the wiring 17.
  • the electrode pad 16 k is electrically connected to the saw voltage line Saw via the wiring 17.
  • the electrode pads 16m, 16o, and 16n are electrically connected to the electrode pads 15a, 15c, and 15e of the light emitting element 15 through the wiring 17.
  • the electrode pad 16 p is not connected to the wiring 17.
  • the source driver 13 supplies analog video signals Vsig1 to VsigN for one horizontal line input from the controller 20 to each pixel 11 as signal voltages. Specifically, the source driver 13 supplies analog video signals Vsig1 to VsigN for one horizontal line to each pixel 11 constituting one horizontal line selected by the gate driver 14 via the data line Sig. To do.
  • the gate driver 14 selects the pixel 11 to be driven according to the timing pulse TP input from the controller 20.
  • the timing pulse TP includes, for example, a shift signal and a clock signal.
  • the gate driver 14 applies a selection signal to the driving IC 16 via the gate line Gate, thereby selecting one row of the plurality of pixels 11 arranged in a matrix as a driving target. .
  • one horizontal line is displayed according to the signal voltage supplied from the source driver 13.
  • the gate driver 14 sequentially scans one horizontal line at a time division, and causes the display panel 12 to display the entire pixel region 12a.
  • the gate driver 14 includes a plurality of gate driver ICs 14A.
  • the plurality of gate driver ICs 14A are assigned to each of the plurality of pixel rows. For example, as shown in FIG. 5 and FIG. 6, one is allocated for every two pixel rows. Accordingly, two gate lines Gate are connected to each gate driver IC 14A.
  • Each gate driver IC 14A outputs a selection signal to the gate line Gate based on the shift signal and the clock signal, thereby controlling the timing at which the data signal is sampled in the driving IC 16 (that is, the timing of starting light emission).
  • each drive IC 16 samples the data signal input via the data line Sig based on the selection signal input via the gate line Gate.
  • each gate driver IC 14A outputs a selection signal to the second gate line Gate, it outputs a shift signal to the subsequent gate driver IC 14A in synchronization with the output timing of the selection signal.
  • each gate driver IC 14A outputs a selection signal to the first gate line Gate, it continues to output a selection signal to the second gate line Gate. Accordingly, at this time, each gate driver IC 14A does not output a shift signal.
  • a shift signal and a clock signal are input from the controller 20. That is, the controller 20 directly outputs the shift signal and the clock signal to the first gate driver IC 14A.
  • Signal exchange between the controller 20 and the first gate driver IC 14A is performed via the shift line SFT and the clock line CLK.
  • a shift signal and a clock signal are input from the preceding gate driver IC 14A. That is, the second and subsequent gate driver ICs 14A output shift signals and clock signals to the subsequent gate driver IC 14A.
  • the clock signal may be directly input from the controller 20 to each gate driver IC 14A without passing through the other gate driver IC 14A. That is, the controller 20 may directly output a clock signal to each gate driver IC 14A. Signal exchange between the front-stage gate driver IC 14A and the rear-stage gate driver IC 14A is performed via the wiring 17 described above.
  • Each gate driver IC 14A has a function of two pixel rows in the gate driver 14. Therefore, the chip size of each gate driver IC 14A is much smaller than the chip size of an IC generally used as the gate driver 14, and is sufficiently smaller than the pitch of the pixels 11. Therefore, each gate driver IC 14A is arranged adjacent to the pixel 11 without disturbing the arrangement of the pixels 11 in the pixel region 12a.
  • the thickness of each gate driver IC 14A is, for example, about the same as the thickness of the light emitting element 15 and the driving IC 16 or thinner than them, and is, for example, 20 ⁇ m or less.
  • FIG. 9 illustrates an example of a cross-sectional configuration of the cell 12E.
  • FIG. 9 shows an example of a cross-sectional configuration of a location where the light emitting element 15, the driving IC 16, the data line Sig, and the clock line CLK are formed in the cell 12E.
  • the cell 12E includes, for example, a wiring substrate 30, a fine L / S layer 40 formed in contact with the upper surface of the wiring substrate 30, and a plurality of pixels 11 arranged in a matrix on the upper surface of the fine L / S layer 40. have.
  • the wiring board 30 has a role as an intermediate board in relation to the wiring board 12D.
  • the cell 12E further includes, for example, a buried layer 44 covering the surface including each pixel 11, a light shielding layer 45 formed in contact with the buried layer 44, and an insulating layer 50 formed in contact with the back surface of the wiring substrate 30. And have.
  • the buried layer 44 is made of a light transmissive material that transmits visible light.
  • the light shielding layer 45 includes a material that absorbs visible light.
  • the insulating layer 50 is made of, for example, an ultraviolet curable resin or a thermosetting resin.
  • the light shielding layer 45 has an opening 45 ⁇ / b> A at a location facing each light emitting element 15. Light emitted from each light emitting element 15 is emitted to the outside through each opening 45A.
  • the insulating layer 50 has an opening 50A at a location facing each electrode pad 34 as an external connection terminal of the cell 12E. Accordingly, each electrode pad 34 is exposed on the back surface of the cell 12E (wiring board 30) through the opening 50A.
  • the electrode pad 34 and the wiring board 12D are electrically connected to each other via a metal bump or a solder bump provided in the opening 50A.
  • the wiring board 30 is a laminated board using via bonding.
  • the wiring board 30 has a plurality of electrode pads 34 as external connection terminals on the back surface of the wiring board 30.
  • One or more electrode pads 34 are provided at least for each gate driver IC 14A, for example, for each gate driver IC 14A, data line Sig, power supply line VDD1, reference voltage line Ref1, reference voltage line Ref2, and saw voltage line Saw. One or more are provided.
  • the wiring board 30 electrically connects the plurality of wirings 17 routed in the fine L / S layer 40 and the plurality of electrode pads 34.
  • the wiring board 30 has a plurality of through wires 17 that electrically connect the plurality of wires 17 and the plurality of electrode pads 34.
  • Each through wiring 17 is a wiring that penetrates the wiring board 30 in the thickness direction.
  • a certain through wiring 17 includes a data line Sig extending in the column direction in the wiring substrate 30 and a plurality of vias penetrating a part of the layers in the wiring substrate 30.
  • a certain through wiring 17 includes a clock line CLK extending in the column direction in the wiring substrate 30 and a plurality of vias penetrating a part of the layers in the wiring substrate 30.
  • a certain through wiring 17 includes a power supply line VDD 1 extending in the column direction in the wiring substrate 30 and a plurality of vias penetrating a part of the layers in the wiring substrate 30.
  • a certain through wiring 17 includes a reference voltage line Ref ⁇ b> 1 extending in the column direction in the wiring substrate 30 and a plurality of vias penetrating a part of the layers in the wiring substrate 30.
  • a certain through wiring 17 includes a reference voltage line Ref ⁇ b> 2 extending in the column direction in the wiring substrate 30 and a plurality of vias penetrating a part of the layers in the wiring substrate 30.
  • a certain through wiring 17 includes a saw voltage line Saw extending in the column direction in the wiring substrate 30 and a plurality of vias penetrating a part of the layers in the wiring substrate 30.
  • the plurality of pixels 11 are arranged at equal intervals in the row direction and the column direction, for example, as shown in FIG.
  • the pitch of the pixels 11 is equal not only in each cell 12E but also between two adjacent cells 12E.
  • a plurality of electrode pads 34 as external connection terminals of each cell 12E are provided on the back surface of the cell 12E. Therefore, it is possible to omit or minimize a frame region that cannot be used for the pixel 11 arrangement, such as when an external connection terminal is provided on the outer edge of the upper surface of the mounting surface. Therefore, if such a frame region is omitted from each cell 12E, or if such a frame region in each cell 12E is minimized, it is also between two adjacent cells 12E.
  • the pitch of the pixels 11 can be made equal.
  • the wiring substrate 30 is, for example, a build-up substrate, and includes a core substrate 31, a build-up layer 32 formed in contact with the upper surface of the core substrate 31, and a build-up layer 33 formed in contact with the back surface of the core substrate 31. And have.
  • the core substrate 31 ensures the rigidity of the cell 12E, and is, for example, a glass epoxy substrate.
  • the buildup layer 32 has one or more wiring layers.
  • the buildup layer 32 includes a wiring layer 32A, an insulating layer 32B, a wiring layer 32C, an insulating layer 32D, and a wiring layer 32E in this order from the upper surface side of the core substrate 31.
  • the buildup layer 33 has one or more wiring layers. For example, as shown in FIG.
  • the buildup layer 33 includes a wiring layer 33 ⁇ / b> A, an insulating layer 33 ⁇ / b> B, a wiring layer 33 ⁇ / b> C, an insulating layer 33 ⁇ / b> D, and a wiring layer 33 ⁇ / b> E in this order from the back surface side of the core substrate 31.
  • the wiring layers 32A, 32C, 32E, 33A, 33C, 33E are made of, for example, copper.
  • the insulating layers 32B, 32D, 33B, 33D are made of, for example, an ultraviolet curable resin or a thermosetting resin.
  • Each data line Sig is formed in the wiring layer 32C, for example.
  • Each gate line Gate is formed in a layer different from the data line Sig.
  • each gate line Gate is formed in a wiring layer 32E that is a wiring layer on the upper surface of the wiring substrate 30.
  • Each clock line CLK and shift line SFT are formed in the same layer as the gate line Gate, for example, and are formed in the wiring layer 32E, for example.
  • Each electrode pad 34 is formed in the build-up layer 33, for example, in the same layer as the wiring layer 33E.
  • the above-described relay wiring is formed in the wiring layer 32E, for example.
  • the fine L / S layer 40 includes a wiring layer 42 and an insulating layer 41 provided between the wiring layer 42 (each wiring 17) and the upper surface of the wiring substrate 30.
  • the insulating layer 41 is in contact with the wiring layer 42 (each wiring 17) and the upper surface of the wiring substrate 30.
  • the insulating layer 41 has, for example, an opening 41A at a position facing the top surfaces of the gate line Gate, the clock line CLK, and the shift line STF.
  • the insulating layer 41 is made of, for example, VPA.
  • VPA is generally used as a resist.
  • VPA manufactured by Nippon Steel Chemical Co., Ltd. is marketed.
  • the opening 41 can be formed in the VPA by selectively exposing and developing the VPA.
  • the wiring layer 42 (each wiring 17) has, for example, a seed layer 42A in contact with the upper surface of the wiring substrate 30 including the bottom surface and side surface of the opening 41A, and a plating layer 42B in contact with the upper surface of the seed layer 42A.
  • the seed layer 42A becomes a plating growth surface when the plating layer 42B is formed by plating in the manufacturing process.
  • the seed layer 42A is in contact with the bottom surface of the opening 41A, and is electrically connected to, for example, the gate line Gate, the clock line CLK, and the shift line STF.
  • the seed layer 42A is made of copper, for example.
  • the plating layer 42B is formed by a plating process using the seed layer 42A as a plating growth surface in the manufacturing process.
  • the wiring layer 42 (each wiring 17) may be a layer formed by sputtering, for example.
  • the wiring layer 42 (each wiring 16) is formed in contact with the upper surface of the insulating layer 41.
  • the electrode of each pixel 11 is formed in contact with the upper surface of the seed layer 42A. Therefore, although the light emitting element 15 and the driving IC 16 are formed on the same surface (the upper surface of the seed layer 42A), strictly speaking, the formation surface of the wiring layer 42 (each wiring 16) (the upper surface of the insulating layer 41). ) Is formed on a different surface.
  • the surface including the upper surface of the insulating layer 41 and the upper surface of the seed layer 42A is the mounting surface 41S. Accordingly, the wiring layer 42 (each wiring 16) is formed on the mounting surface 41 ⁇ / b> S of each pixel 11, and is formed on a surface substantially common to each pixel 11.
  • the wiring layer 42 (each wiring 17) is, for example, plated and bonded to the gate driver IC 14A or a member (for example, the gate line Gate, the clock line CLK, the shift line STF) exposed in the opening 41A.
  • the bonding between the wiring layer 42 (each wiring 17) and the gate driver IC 14A or the member exposed in the opening 41A is connected to the wiring layer 42 ( The wirings 17) may be collectively performed during the formation process.
  • the wiring layer 42 (each wiring 17) is, for example, plated and bonded to the pixel 11 (the light emitting element 15 and the driving IC 16).
  • the bonding between the wiring layer 42 (each wiring 17) and the pixel 11 is collectively performed in the process of forming the wiring layer 42 (each wiring 17). It may be done.
  • the L / S (line and space) of the fine L / S layer 40 is smaller than the L / S of the wiring board 30.
  • L / S indicates the narrowest wiring pitch in the plane.
  • the L / S of the fine L / S layer 40 includes a plurality of signal lines Sig, a plurality of gate lines Gate, a plurality of voltage lines VDD1, a plurality of reference voltage lines Ref1, a plurality of reference voltage lines Ref2, and a saw voltage line Saw. It is smaller than L / S.
  • the L / S of the fine L / S layer 40 is, for example, about 25 ⁇ m.
  • L / S of the wiring board 30 is about 75 ⁇ m, for example.
  • FIGS. 10 to 14 show an example of the manufacturing process of the cell 12E in the order of steps.
  • the wiring board 30 is prepared. Next, after forming the insulating layer 41 on the upper surface of the wiring substrate 30, an opening 41A is formed in the insulating layer 41 by a predetermined method (FIG. 10). Next, a seed layer 42A is formed on the upper surface of the wiring board 30 including the bottom and side surfaces of the opening 41A (FIG. 11).
  • a fixing layer for temporarily fixing the light emitting element 15, the driving IC 16, and the gate driver IC 14 ⁇ / b> A (hereinafter referred to as “light emitting element 15 etc.”) by applying an insulating adhesive to the entire surface. 43A is formed (see FIG. 12).
  • a pressure-sensitive adhesive layer represented by silicone or acrylic may be formed as the fixed layer 43A.
  • the light emitting element 15 and the like are temporarily fixed by the fixing layer 43A (FIG. 12).
  • the electrode pads such as the light-emitting elements 15 are arranged so as to be close to the extent that they can be connected to a metal body (plating layer 42B) that grows in the plating process described later.
  • the fixing layer 43A other than the part temporarily fixing the light emitting element 15 etc. (the part existing on the bottom surface of the light emitting element 15 etc.) is removed.
  • the fixed layer 43A remains only on the bottom surface of the light emitting element 15 and the like (FIG. 13).
  • the remaining fixed layer 43 ⁇ / b> A is described as the fixed layer 43.
  • dry etching or organic solvent immersion can be performed.
  • an insulating adhesive may be applied in advance only to a place where the light emitting element 15 or the like is temporarily fixed.
  • a plating process is performed using the seed layer 42A as a plating growth surface to form a plating layer 42B on the upper surface of the seed layer 42A (FIG. 14).
  • the wiring layer 42 (each wiring 17) is formed.
  • the bonding between the wiring layer 42 (each wiring 17) and the light emitting element 15 or the like is performed collectively in the formation process of the wiring layer 42 (each wiring 17).
  • the wiring layer 42 (each wiring 17) and the member exposed in the opening 41A are joined together in the process of forming the wiring layer 42 (each wiring 17).
  • the light-emitting element 15 and the like are embedded with the embedded layer 43, and then the light shielding layer 45 is formed (see FIG. 9). In this way, the cell 12E is manufactured.
  • a plurality of gate driver ICs 14A are arranged in the pixel region 12a, and one gate driver IC 14A is assigned to each pixel row. This eliminates the need to provide a plurality of gate driver ICs 14A at the upper surface end of the cell 12E or to provide FPC connection terminals mounted with the plurality of gate driver ICs 14A at the upper surface end of the cell 12E. As a result, when the plurality of cells 12E and the plurality of unit substrates 12C are tiled, the joint of the display image can be made less noticeable.
  • one set of data lines Sig is assigned to each pixel column. That is, a plurality of data lines Sig are assigned three for each pixel column. However, depending on the driving method, the set of data lines Sig can be replaced with a single data line Sig.
  • a plurality of gate driver ICs 14A are assigned to each of a plurality of pixel rows.
  • a plurality of gate driver ICs 14A may be assigned to each pixel row.
  • one set of data lines Sig may be assigned to each of the plurality of pixel columns. That is, a plurality of data lines Sig may be assigned to each of a plurality of pixel columns. For example, as shown in FIG. 15, one set of data lines Sig may be assigned to every two pixel columns. That is, a plurality of data lines Sig may be assigned 3 for every 2 pixel columns.
  • the set of data lines Sig can be replaced with a single data line Sig depending on the driving method. In this case, a plurality of data lines Sig are assigned to each of the plurality of pixel columns.
  • a plurality of gate lines Gate group a number of pixel rows equal to the number of pixels sharing one or more data lines Sig in one pixel row, the data lines in one pixel row for each group.
  • a number equal to the square of the number of pixels sharing Sig is assigned. For example, as illustrated in FIG. 15, when a plurality of gate lines Gate are grouped, 2 squares (four) are assigned to each group.
  • a plurality of gate lines Gate assigned to each group are assigned to each pixel 11 to which a common data line Sig is assigned in each pixel row. For example, as shown in FIG. 15, two gate lines Gate assigned to each group are assigned to the odd-numbered pixels 11 and assigned to the even-numbered pixels 11.
  • the plurality of gate driver ICs 14A are allocated by a number equal to the number of pixel rows included in the group. For example, as shown in FIG. 15, two of the plurality of gate driver ICs 14A are assigned to each group.
  • a plurality of gate driver ICs 14A are arranged in the pixel region 12a, and the data line Sig is shared by a plurality of pixels 11 included in one pixel row, and then the group is set for each group.
  • each gate driver IC 14A outputs a shift signal to the subsequent gate driver IC 14A in synchronization with the output timing of the selection signal only when the selection signal is output to the last gate line Gate.
  • each gate driver IC 14A outputs a selection signal to a gate line Gate other than the last gate line Gate, it continues to output a selection signal to the next gate line Gate. Accordingly, at this time, each gate driver IC 14A does not output a shift signal.
  • a plurality of gate driver ICs 14A can be assigned to each group.
  • a plurality of gate driver ICs 14A are assigned to each group.
  • the plurality of gate lines Gate are divided into groups for each of the four gate lines Gate, One gate driver IC 14A can be assigned to each group.
  • the pitch of the pixels 11 is narrowed, and when the plurality of cells 12E and the plurality of unit substrates 12C are tiled, the display image joints may be made less noticeable. it can.
  • the pixel 11 may be one in which the light emitting element 15 and the driving IC 16 are integrally formed.
  • the light emitting element 15 may have a single emission color.
  • the cell 12E may have, for example, a plurality of color filters in the opening 45A.
  • FIG. 17 illustrates an example of a schematic configuration of the illumination device 2 according to the second embodiment of the present technology.
  • the signal input to the data line Sig changes every moment like a video signal. It is not a thing, but corresponds to a fixed value according to the brightness of the illumination light.
  • the lighting device 2 includes a lighting panel module 60 and a controller 70 that controls the lighting panel module 60.
  • the illumination panel module 60 includes, for example, an illumination panel 62 and circuits (source driver 13 and gate driver 14) provided around the illumination panel 62.
  • the illumination panel 62 has a plurality of pixels 61 arranged in a matrix over the entire pixel area of the illumination panel 62.
  • the pixel area corresponds to an area (light emission area) where illumination light is emitted from the illumination panel 62.
  • the illumination panel 62 emits illumination light from the illumination panel 62 based on the signal Vsig, which is a fixed value corresponding to the brightness of the illumination light, as each pixel 61 is driven in an active matrix by the controller 70.
  • the illumination panel 62 includes a plurality of gate lines Gate extending in the row direction and a plurality of data lines Sig extending in the column direction. Pixels 61 are provided corresponding to the intersections between the data lines Sig and the gate lines Gate.
  • FIG. 18 illustrates an example of a perspective configuration of the lighting panel 62.
  • the illumination panel 62 is obtained by stacking a mounting substrate 62A and a counter substrate 62B on each other.
  • the surface of the counter substrate 62B is a light emitting surface.
  • the counter substrate 62B is disposed, for example, at a position facing the mounting substrate 62A via a predetermined gap.
  • the counter substrate 62B may be in contact with the upper surface of the mounting substrate 62A.
  • the counter substrate 62B includes, for example, a light transmissive substrate that transmits visible light, and includes, for example, a glass substrate, a transparent resin substrate, or a transparent resin film.
  • the mounting board 62A is composed of a plurality of unit boards arranged in a tile shape, for example, as in FIG.
  • the unit substrate has, for example, a plurality of cells arranged in a tile shape and a support substrate that supports each cell.
  • Each unit substrate further includes a control substrate (not shown), and is electrically connected to each cell via each electrode pad 34.
  • the support substrate is composed of, for example, a metal frame or a wiring substrate. In the case where the support substrate is composed of a wiring substrate, it can also serve as a control substrate.
  • the wiring is not necessary for driving the pixel 61. Are omitted as appropriate.
  • a plurality of gate driver ICs 14A are arranged in a pixel region (light emitting region), as in the display device 1 according to the first embodiment and the modification thereof, Assigned by rule. This eliminates the need to provide a plurality of gate driver ICs 14A on the top surface end of the mounting substrate, and to provide FPC connection terminals on which the plurality of gate driver ICs 14A are mounted on the top surface end of the mounting substrate. As a result, the joint of the illumination light can be made less noticeable when a plurality of mounting boards are tiled.
  • FIG. 19 illustrates an example of a schematic configuration of the light receiving device 3 according to the third embodiment of the present technology.
  • the signal input to the data line Sig changes every moment like a video signal. It corresponds to a fixed value, not a value.
  • the light receiving device 3 corresponds to the display device 1 according to the first embodiment and the modified examples (modified examples 1 to 4) provided with a light receiving element instead of the pixel 11.
  • the light receiving device 3 includes, for example, a light receiving panel module 80 and a controller 90 that controls the light receiving panel module 80 as shown in FIG.
  • the light receiving panel module 80 includes, for example, a light receiving panel 82 and circuits (read circuit 83, gate driver 14) provided around the light receiving panel 82.
  • the light receiving panel 82 has a plurality of pixels 81 arranged in a matrix over the entire pixel area of the light receiving panel 82.
  • the pixel region corresponds to a region (light incident region) where external light is incident on the light receiving panel 82.
  • each pixel 81 is driven in an active matrix by the controller 90, so that the read circuit 83 detects a signal change based on incident external light in a state where the fixed signal Vsig is input from the read circuit 83.
  • the light receiving panel 82 includes a plurality of gate lines Gate extending in the row direction and a plurality of data lines Sig extending in the column direction. Pixels 81 are provided corresponding to the intersections between the data lines Sig and the gate lines Gate.
  • FIG. 20 shows an example of a perspective configuration of the light receiving panel 82.
  • the light receiving panel 82 is obtained by stacking a mounting substrate 82A and a counter substrate 82B on each other.
  • the surface of the counter substrate 82B is a light incident surface.
  • the counter substrate 82B is disposed, for example, at a position facing the mounting substrate 82A via a predetermined gap. Note that the counter substrate 82B may be in contact with the upper surface of the mounting substrate 82A.
  • the counter substrate 82B includes, for example, a light transmissive substrate that transmits visible light, and includes, for example, a glass substrate, a transparent resin substrate, or a transparent resin film.
  • the mounting board 82A is composed of a plurality of unit boards arranged in a tile shape, for example, as in FIG.
  • the unit substrate has, for example, a plurality of cells arranged in a tile shape and a support substrate that supports each cell.
  • Each unit substrate further includes a control substrate (not shown), and is electrically connected to each cell via each electrode pad 34.
  • the support substrate is composed of, for example, a metal frame or a wiring substrate. In the case where the support substrate is composed of a wiring substrate, it can also serve as a control substrate.
  • the wiring is not necessary for driving the pixel 81. Are omitted as appropriate.
  • a plurality of gate driver ICs 14A are arranged in the pixel region (light incident region), as in the display device 1 according to the first embodiment and its modification, Assigned by rule. This eliminates the need to provide a plurality of gate driver ICs 14A on the top surface end of the mounting substrate, and to provide FPC connection terminals on which the plurality of gate driver ICs 14A are mounted on the top surface end of the mounting substrate. As a result, the joints of the received light image can be made less noticeable when a plurality of mounting boards are tiled.
  • the light shielding layer 45 may be disposed on the back surface of the counter substrate 12B, 62B, 82B (the surface on the mounting substrate 12A, 62A, 82A side).
  • the counter substrates 12B, 62B, and 82B may be omitted.
  • one counter substrate 12B, 62B, and 82B may be provided for each unit substrate 12C or for each cell 12E.
  • the light shielding layer 45 may be omitted.
  • each pixel 11, 61, 81 is plated with the wiring layer 42 (each wiring 17).
  • each pixel 11, 61, 81 may be soldered to the wiring layer 42 (each wiring 17), for example.
  • the pixels 11, 61, 81 are arranged on the wirings 17 and then reflow is performed. Thereby, each pixel 11, 61, 81 can be soldered to each wiring 17.
  • this technique can take the following composition.
  • a wiring board A plurality of pixels arranged in a matrix in a pixel region of the wiring board;
  • a plurality of driving units arranged in the pixel region and selecting a plurality of the plurality of pixels one by one,
  • Each of the pixels includes an optical element that emits or receives light, and a pixel circuit that controls light emission or reception of the optical element,
  • the plurality of driving units are assigned to each pixel row, or to each pixel row, one or more mounting boards.
  • the wiring board has a plurality of selection lines extending in a row direction and a plurality of signal lines extending in a column direction, Each of the pixel circuits performs sampling of a data signal input through the signal line based on a selection signal input through the selection line, Each of the drive units controls the timing at which the data signal is sampled in the pixel circuit by outputting the selection signal to the selection line based on a shift signal and a clock signal, and the output timing of the selection signal.
  • One or more wiring boards are provided for each driving unit, and are electrically connected to the driving unit and have a plurality of electrode pads exposed on the back surface of the wiring board,
  • the plurality of signal lines are assigned one by one or a plurality for each pixel column, A plurality of the selection lines are assigned to each pixel row,
  • the mounting substrate according to any one of (1) to (3), wherein the plurality of driving units are assigned to each pixel row.
  • the plurality of signal lines are assigned to each of a plurality of pixel columns, When the number of pixel lines equal to the number of pixels sharing the signal line in one pixel row is grouped, the plurality of the selection lines have the number of pixels sharing the signal line in one pixel row for each group. Assigned a number equal to the square, The plurality of selection lines allocated for each group are allocated one by one for each pixel to which the common signal line is allocated in each pixel row, The mounting substrate according to any one of (1) to (3), wherein the plurality of driving units are assigned one for each group or a number equal to the number of pixel rows included in the group. .
  • the mounting substrate is A wiring board; A plurality of pixels arranged in a matrix in a pixel region of the wiring board; A plurality of driving units arranged in the pixel region and selecting a plurality of the plurality of pixels one by one, Each of the pixels includes an optical element that emits or receives light, and a pixel circuit that controls light emission or reception of the optical element, The plurality of driving units are assigned to one pixel row or one pixel row or a plurality of pixel rows.
  • the electronic device A support substrate for supporting a plurality of the mounting substrates; A control board for controlling a plurality of the mounting boards, The plurality of mounting substrates are arranged in a tile shape on the support substrate, Each of the wiring boards is provided with one or more for each driving unit, and is electrically connected to the driving unit and has a plurality of electrode pads exposed on the back surface of the wiring board, The electronic device according to (6), wherein at least one of the support substrate and the control substrate is electrically connected to each wiring substrate via each electrode pad.

Abstract

複数の実装基板をタイリングしたときに目地をより目立たなくすることの可能な実装基板およびそれを備えた電子機器を提供する。実装基板は、配線基板と、配線基板の画素領域に行列状に配置された複数の画素（１１）と、画素領域に配置され、複数の画素を複数個ずつ選択する複数の駆動部（１４Ａ）とを備えている。各画素は、発光もしくは受光する光素子と、光素子の発光もしくは受光を制御する画素回路とを含んでいる。複数の駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている。

Description

実装基板および電子機器
　本技術は、配線基板上に駆動部を有する実装基板、およびそれを備えた電子機器に関する。
　表示画素を選択する駆動部を実装する手法として、ＣＯＧ（Chip on Glass）やＣＯＦ（Chip On Film）が知られている（例えば特許文献１，２参照）。
特開２００７－１８８０７９号公報 特開２０１２－４２５６７号公報
　ＣＯＧを用いた場合には、実装基板の上面端部に、ＦＰＣの接続端子を実装するスペースを設けることが必要となる。ＣＯＦを用いた場合には、実装基板の上面端部に、駆動部を実装するスペースを設けることが必要となる。そのため、いずれの手法を用いた場合であっても、実装基板の上面端部にスペースが必要となるので、表示画素の配置できない額縁領域を設けることが必要となる。しかし、そのような額縁領域を設けた場合に、複数の実装基板をタイリングしたときには、表示映像に目地がくっきりと発生してしまうという問題があった。
　なお、このような問題は、表示装置の分野だけでなく、照明装置や受光装置の分野においても生じ得る。
　したがって、複数の実装基板をタイリングしたときに目地をより目立たなくすることの可能な実装基板およびそれを備えた電子機器を提供することが望ましい。
　本技術の一実施の形態の実装基板は、配線基板と、配線基板の画素領域に行列状に配置された複数の画素と、画素領域に配置され、複数の画素を複数個ずつ選択する複数の駆動部とを備えている。各画素は、発光もしくは受光する光素子と、光素子の発光もしくは受光を制御する画素回路とを含んでいる。複数の駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている。
　本技術の一実施の形態の電子機器は、１または複数の上記実装基板と、１または複数の上記実装基板を制御する制御回路とを備えている。
　本技術の一実施の形態の実装基板および電子機器では、複数の駆動部が、画素領域に配置されており、さらに、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている。これにより、複数の駆動部を、実装基板の上面端部に設けたり、複数の駆動部を実装したＦＰＣの接続端子を実装基板の上面端部に設けたりする必要がなくなる。
　本技術の一実施の形態の実装基板および電子機器によれば、複数の駆動部を、画素領域に配置するとともに、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てるようにしたので、複数の実装基板をタイリングしたときに目地をより目立たなくすることができる。
本技術の第１の実施の形態に係る表示装置の概略構成の一例を表す図である。 図１の表示装置の斜視構成の一例を表す図である。 図２の実装基板の斜視構成の一例を表す図である。 図３のユニット基板の斜視構成の一例を表す図である。 図４のセルにおける回路の概略構成の一例を表す図である。 図４のセルにおける回路の詳細な構成の一例を表す図である。 図６の発光素子の平面構成の一例を表す図である。 図６の駆動ＩＣの平面構成の一例を表す図である。 図４のセルの断面構成の一例を表す図である。 図９のセルの製造方法の一例を表す図である。 図１０に続く工程の一例を表す図である。 図１１に続く工程の一例を表す図である。 図１２に続く工程の一例を表す図である。 図１３に続く工程の一例を表す図である。 図４のセルにおける回路の概略構成の一変形例を表す図である。 図１５の回路の一変形例を表す図である。 本技術の第２の実施の形態に係る照明装置の斜視構成の一例を表す図である。 図１７の照明装置の斜視構成の一例を表す図である。 本技術の第３の実施の形態に係る受光装置の斜視構成の一例を表す図である。 図１９の受光パネルの斜視構成の一例を表す図である。 図１の表示パネルの斜視構成の一変形例を表す図である。 図１８の照明パネルの斜視構成の一変形例を表す図である。 図２０の受光パネルの斜視構成の一変形例を表す図である。
　以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

　１．第１の実施の形態（表示装置）
　２．変形例（表示装置）
　３．第２の実施の形態（照明装置）
　４．第３の実施の形態（受光装置）
　５．各実施の形態に共通の変形例
＜１．第１の実施の形態＞
[構成]
　図１は、本技術の第１の実施の形態に係る表示装置１の斜視構成の一例を表す。表示装置１は、いわゆるＬＥＤディスプレイと呼ばれるものであり、表示画素としてＬＥＤが用いられたものである。表示装置１は、例えば、図１に示したように、表示パネルモジュール１０と、表示パネルモジュール１０（具体的には後述の複数のセル１２Ｅ）を制御するコントローラ２０とを備えている。表示パネルモジュール１０は、例えば、表示パネル１２と、表示パネル１２の周囲に設けられた回路（ソースドライバ１３、ゲートドライバ１４）とを有している。セル１２Ｅが、本技術の「実装基板」の一具体例に相当する。コントローラ２０が、本技術の「制御回路」の一具体例に相当する。
（表示パネル１２）
　表示パネル１２は、複数の画素１１が表示パネル１２の画素領域１２ａ全面に渡って行列状に配置されたものである。画素１１が、本技術の「画素」の一具体例に相当する。画素領域１２ａは、表示パネル１２において映像表示が行われる領域（表示領域）に相当する。表示パネル１２は、コントローラ２０によって各画素１１がアクティブマトリクス駆動されることにより、映像信号Ｖｓｉｇ１～ＶｓｉｇＮに基づく映像を表示領域に表示する。映像信号Ｖｓｉｇ１～ＶｓｉｇＮは、相展開した映像信号である。
　表示パネル１２は、行方向に延在する複数のゲート線Ｇａｔｅと、列方向に延在する複数のデータ線Ｓｉｇとを有している。データ線Ｓｉｇが、本技術の「信号線」の一具体例に相当する。ゲート線Ｇａｔｅが、本技術の「選択線」の一具体例に相当する。データ線Ｓｉｇとゲート線Ｇａｔｅとの交差部分に対応して画素１１が設けられている。各データ線Ｓｉｇは、ソースドライバ１３の出力端に接続されている。各ゲート線Ｇａｔｅは、ゲートドライバ１４の出力端に接続されている。
　図２は、表示パネル１２の斜視構成の一例を表す。表示パネル１２は、実装基板１２Ａと、対向基板１２Ｂとを互いに重ね合わせたものである。対向基板１２Ｂの表面が映像表示面となっており、中央部分に表示領域を有している。対向基板１２Ｂは、例えば、所定の間隙を介して、実装基板１２Ａと対向する位置に配置されている。なお、対向基板１２Ｂが、実装基板１２Ａの上面に接していてもよい。対向基板１２Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
（実装基板１２Ａ）
　図３は、実装基板１２Ａの斜視構成の一例を表す。実装基板１２Ａは、例えば、図３に示したように、タイル状に配置された複数のユニット基板１２Ｃで構成されている。図４は、ユニット基板１２Ｃの斜視構成の一例を表す。ユニット基板１２Ｃは、例えば、タイル状に配置された複数のセル１２Ｅと、各セル１２Ｅを支持する支持基板１２Ｄとを有している。各ユニット基板１２Ｃは、さらに、制御基板（図示せず）を有している。制御基板は、例えば、後述の各電極パッド３４を介して、各セル１２Ｅと電気的に接続されている。支持基板１２Ｄは、例えば、金属フレーム、もしくは、配線基板などで構成されている。支持基板１２Ｄが配線基板で構成されている場合には、制御基板を兼ねることも可能である。このとき、支持基板１２Ｄおよび制御基板の少なくとも一方が、各電極パッド３４を介して、各セル１２Ｅ（または後述の配線基板３０）と電気的に接続されている。支持基板１２Ｄが、本技術の「支持基板」の一具体例に相当する。上記の配線基板が、本技術の「配線基板」の一具体例に相当する。電極パッド３４が、本技術の「電極パッド」の一具体例に相当する。
（セル１２Ｅの回路構成）
　図５は、セル１２Ｅにおける回路の概略構成の一例を表す。図５には、主要配線である複数のデータ線Ｓｉｇおよび複数のゲート線Ｇａｔｅと、複数の画素１１と、複数のゲートドライバＩＣ１４Ａが示されている。ゲートドライバＩＣ１４Ａが、本技術の「駆動部」の一具体例に相当する。なお、ゲートドライバＩＣ１４Ａについては、後に詳述する。図６は、セル１２Ｅにおける回路の詳細な構成の一例を表す。
　セル１２Ｅは、上述の画素領域１２ａに、列方向に延在する複数のデータ線Ｓｉｇと、行方向に延在する複数のゲート線Ｇａｔｅとを有している。データ線Ｓｉｇおよびゲート線Ｇａｔｅは、例えば、銅によって形成されている。セル１２Ｅは、さらに、上述の画素領域１２ａに、行列状に配置された複数の画素１１を有している。各画素１１は、発光素子１５と、発光素子１５の発光を制御する駆動ＩＣ１６とを含んでいる。発光素子１５が、本技術の「光素子」、「発光素子」の一具体例に相当する。駆動ＩＣ１６が、本技術の「画素回路」の一具体例に相当する。
　セル１２Ｅは、さらに、画素領域１２ａに、例えば、複数ののこぎり電圧線Ｓａｗと、複数の電源線ＶＤＤ１，ＶＤＤ２と、複数の参照電圧線Ｒｅｆ１，Ｒｅｆ２と、複数のグラウンド線ＧＮＤとを有している。各のこぎり電圧線Ｓａｗは、例えば、所定の方向（具体的には行方向）に延在している。各電源線ＶＤＤ１、各電源線ＶＤＤ２、各参照電圧線Ｒｅｆ１、各参照電圧線Ｒｅｆ２および各グラウンド線ＧＮＤは、それぞれ、例えば、所定の方向（具体的には列方向）に延在している。のこぎり電圧線Ｓａｗ、電源線ＶＤＤ１，ＶＤＤ２、参照電圧線Ｒｅｆ１，Ｒｅｆ２およびグラウンド線ＧＮＤの少なくとも１つについては、駆動方式によっては省略され得る。のこぎり電圧線Ｓａｗ、電源線ＶＤＤ１，ＶＤＤ２、参照電圧線Ｒｅｆ１，Ｒｅｆ２およびグラウンド線ＧＮＤは、例えば、銅によって形成されている。なお、以下では、データ線Ｓｉｇ、電源線ＶＤＤ１、電源線ＶＤＤ２、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびグラウンド線ＧＮＤの総称として、列配線を用いる。また、以下では、ゲート線Ｇａｔｅおよびのこぎり電圧線Ｓａｗの総称として、行配線を用いる。
　各データ線Ｓｉｇは、映像信号に応じた信号がソースドライバ１３によって入力される配線である。映像信号に応じた信号は、例えば、発光素子１５の発光輝度を制御する信号である。複数のデータ線Ｓｉｇは、例えば、発光素子１５の発光色数に対応した種類の配線からなる。発光素子１５が３色の発光色を有する場合には、複数のデータ線Ｓｉｇは、例えば、複数のデータ線ＳｉｇＲと、複数のデータ線ＳｉｇＧと、複数のデータ線ＳｉｇＢとを含む。各データ線ＳｉｇＲは、赤色の映像信号に応じた信号がソースドライバ１３によって入力される配線である。各データ線ＳｉｇＧは、緑色の映像信号に応じた信号がソースドライバ１３によって入力される配線である。各データ線ＳｉｇＢは、青色の映像信号に応じた信号がソースドライバ１３によって入力される配線である。このとき、映像信号Ｖｓｉｇ１～ＶｓｉｇＮは、例えば、赤色の映像信号と、緑色の映像信号と、青色の映像信号とを含んで構成されている。
　発光素子１５の発光色は、３色に限られず、４色以上であってもよい。複数のデータ線Ｓｉｇが、複数のデータ線ＳｉｇＲと、複数のデータ線ＳｉｇＧと、複数のデータ線ＳｉｇＢとを含む場合には、１つのデータ線ＳｉｇＲ、１つのデータ線ＳｉｇＧおよび１つのデータ線ＳｉｇＲからなる一組のデータ線Ｓｉｇが、例えば、１画素列ごとに１つずつ割り当てられる。つまり、複数のデータ線Ｓｉｇが、例えば、１画素列ごとに３つずつ割り当てられる。
　各ゲート線Ｇａｔｅは、発光素子１５を選択する信号がゲートドライバ１４によって入力される配線である。発光素子１５を選択する信号は、例えば、データ線Ｓｉｇに入力された信号のサンプリングを開始するとともに、サンプリングされた信号を発光素子１５に入力させ、発光素子１５の発光を開始させる信号である。複数のゲート線Ｇａｔｅが、例えば、１画素行ごとに１つずつ割り当てられる。
　各のこぎり電圧線Ｓａｗは、例えば、のこぎり状の波形を有する信号がコントローラ２０によって入力される配線である。のこぎり状の波形を有する信号は、サンプリングされた信号と対比され、例えば、のこぎり状の波形を有する信号の波高値が、サンプリングされた信号の波高値よりも高くなっている期間だけ、サンプリングされた信号が発光素子１５に入力される。１つののこぎり電圧線Ｓａｗが、例えば、２画素行ごとに割り当てられる。
　各電源線ＶＤＤ２は、発光素子１５に対して供給する駆動電流がコントローラ２０によって入力される配線である。１つの電源線ＶＤＤ２が、例えば、２画素列ごとに割り当てられる。各電源線ＶＤＤ１、各参照電圧線Ｒｅｆ１、各参照電圧線Ｒｅｆ２および各グラウンド線ＧＮＤは、固定の電圧がコントローラ２０によって入力される配線である。各グラウンド線ＧＮＤには、グラウンド電位が入力される。１つの電源線ＶＤＤ１が、例えば、２画素列ごとに割り当てられる。１つの参照電圧線Ｒｅｆ１が、例えば、２画素列ごとに割り当てられている。１つの参照電圧線Ｒｅｆ２が、例えば、２画素列ごとに割り当てられている。１つのグラウンド線ＧＮＤが、例えば、２画素列ごとに割り当てられる。
　図７は、発光素子１５の平面構成の一例を表す。図７において四角で囲まれた記号は、その記号に隣接する端子が後述の図８に記載の同一の記号に隣接する端子に電気的に接続されることを示している。発光素子１５は、複数色の光を発するチップ状部品である。発光素子１５の発光色が３色である場合、発光素子１５は、例えば、赤色光を発する発光素子１５Ｒ、緑色光を発する発光素子１５Ｇおよび青色光を発する発光素子１５Ｂを含んでいる。発光素子１５Ｒ，１５Ｇ，１５Ｂは、例えば、樹脂などからなる保護体１５ｉによって被覆されている。
　発光素子１５Ｒ，１５Ｇ，１５Ｂは、例えば、ＬＥＤチップである。ここで、上記のＬＥＤチップは、マイクロメータオーダーのチップサイズとなっており、例えば、数１０μｍ角となっている。ＬＥＤチップは、例えば、導電型の互いに異なる半導体層で活性層を挟み込んだ積層構造を含む半導体層と、この半導体層の共通の面（同一面）に配置された２つの電極とを有している。発光素子１５Ｒ，１５Ｇ，１５Ｂは、互いに別々のチップとなっていてもよいし、互いに共通の単一のチップとなっていてもよい。
　発光素子１５は、例えば、６つの電極パッド１５ａ～１５ｆを有している。発光素子１５Ｇにおいて、一方の電極は、電極パッド１５ａおよび配線１７（図５、図６参照）を介して駆動ＩＣ１６の電極パッド１６ｍと電気的に接続されており、他方の電極は、電極パッド１５ｂおよび配線１７を介してグラウンド線ＧＮＤと電気的に接続されている。発光素子１５Ｒにおいて、一方の電極は、電極パッド１５ｃおよび配線１７を介して駆動ＩＣ１６の電極パッド１６ｏと電気的に接続されており、他方の電極は、電極パッド１５ｄおよび配線１７を介してグラウンド線ＧＮＤと電気的に接続されている。発光素子１５Ｂにおいて、一方の電極は、電極パッド１５ｅおよび配線１７を介して駆動ＩＣ１６の電極パッド１６ｐと電気的に接続されており、他方の電極は、電極パッド１５ｆおよび配線１７を介してグラウンド線ＧＮＤと電気的に接続されている。
　配線１７は、例えば、画素１１と、データ線Ｓｉｇ、ゲート線Ｇａｔｅ、電源線ＶＤＤ１、電源線ＶＤＤ２、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２、のこぎり電圧線Ｓａｗ、またはグラウンド線ＧＮＤとを互いに電気的に接続する配線である。配線１７は、例えば、画素１１内において、発光素子１５と、駆動ＩＣ１６とを互いに電気的に接続する配線でもある。配線１７は、例えば、スパッタリングやめっきによって形成されている。複数の配線１７のうち一部の配線１７は、画素１１と、上記各種行配線や上記各種列配線とを互いに直接、接続している。複数の配線１７のうち他の配線１７は、断続的に形成された複数の部分配線からなっている。複数の部分配線からなる各配線１７では、各部分電極は、例えば、配線基板３０の上面（例えば後述の配線層３２Ｅ)に形成された１または複数の中継配線を介して連結されている。中継配線は、例えば、銅で形成されている。
　図８は、駆動ＩＣ１６の平面構成の一例を表す。図８において四角で囲まれた配線名は、その配線名に隣接する端子に電気的に接続される配線の名称を示している。駆動ＩＣ１６は、発光素子１５の発光を制御する。駆動ＩＣ１６は、例えば、１４個の電極パッド１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｋ，１６ｍ，１６ｎ，１６ｏ，１６ｐを有している。
　電極パッド１６ａ，１６ｂ，１６ｃは、配線１７を介して、データ線ＳｉｇＧ，ＳｉｇＲ，ＳｉｇＢに電気的に接続されている。電極パッド１６ｄ，１６ｅは、配線１７を介して、電源線ＶＤＤ１，ＶＤＤ２に電気的に接続されている。電極パッド１６ｆ，１６ｇは、配線１７を介して、参照電位線Ｒｅｆ１，Ｒｅｆ２に電気的に接続されている。電極パッド１６ｈは、配線１７を介して、グラウンド線ＧＮＤに電気的に接続されている。電極パッド１６ｉは、配線１７を介して、ゲート線Ｇａｔｅに電気的に接続されている。電極パッド１６ｋは、配線１７を介して、のこぎり電圧線Ｓａｗに電気的に接続されている。電極パッド１６ｍ，１６ｏ，１６ｎは、配線１７を介して、発光素子１５の電極パッド１５ａ，１５ｃ，１５ｅに電気的に接続されている。電極パッド１６ｐは、配線１７に接続されていない。
　次に、図１、図５、図６を参照して、ソースドライバ１３、ゲートドライバ１４およびゲートドライバＩＣ１４Ａについて説明する。
（ソースドライバ１３）
　ソースドライバ１３は、コントローラ２０から入力された１水平ライン分のアナログの映像信号Ｖｓｉｇ１～ＶｓｉｇＮを、各画素１１に信号電圧として供給する。具体的には、ソースドライバ１３は、１水平ライン分のアナログの映像信号Ｖｓｉｇ１～ＶｓｉｇＮを、ゲートドライバ１４により選択された１水平ラインを構成する各画素１１に、データ線Ｓｉｇを介してそれぞれ供給する。
（ゲートドライバ１４）
　ゲートドライバ１４は、コントローラ２０から入力されたタイミングパルスＴＰに応じて、駆動対象の画素１１を選択する。タイミングパルスＴＰには、例えば、シフト信号およびクロック信号が含まれている。具体的には、ゲートドライバ１４は、ゲート線Ｇａｔｅを介して、選択信号を駆動ＩＣ１６に印加することにより、マトリクス状に配置されている複数の画素１１のうちの１行を駆動対象として選択する。そして、これらの画素１１では、ソースドライバ１３から供給される信号電圧に応じて、１水平ラインの表示がなされる。このようにして、ゲートドライバ１４は、時分割的に１水平ラインずつ順次走査を行い、画素領域１２ａ全体にわたった表示を表示パネル１２に行わせる。
（ゲートドライバＩＣ１４Ａ）
　ゲートドライバ１４は、複数のゲートドライバＩＣ１４Ａによって構成されている。複数のゲートドライバＩＣ１４Ａは、複数画素行ごとに、１つずつ割り当てられている。例えば、図５、図６に示したように、２画素行ごとに、１つずつ割り当てられている。従って、各ゲートドライバＩＣ１４Ａには、２本のゲート線Ｇａｔｅが接続されている。
　各ゲートドライバＩＣ１４Ａは、シフト信号およびクロック信号に基づいて選択信号をゲート線Ｇａｔｅに出力することにより、データ信号が駆動ＩＣ１６においてサンプリングされるタイミング（つまり発光開始のタイミング）を制御する。このとき、各駆動ＩＣ１６は、ゲート線Ｇａｔｅを介して入力される選択信号に基づいて、データ線Ｓｉｇを介して入力されるデータ信号のサンプリングを行う。各ゲートドライバＩＣ１４Ａは、２本目のゲート線Ｇａｔｅに対して選択信号を出力したときには、選択信号の出力タイミングに同期してシフト信号を後段のゲートドライバＩＣ１４Ａに出力する。各ゲートドライバＩＣ１４Ａは、１本目のゲート線Ｇａｔｅに対して選択信号を出力したときには、引き続き、２本目のゲート線Ｇａｔｅに対して選択信号を出力する。従って、このときは、各ゲートドライバＩＣ１４Ａは、シフト信号を出力しない。
　１番目の画素行および２番目の画素行に割り当てられたゲートドライバＩＣ１４Ａ（つまり、１番最初のゲートドライバＩＣ１４Ａ）では、コントローラ２０からシフト信号およびクロック信号が入力される。つまり、コントローラ２０は、１番最初のゲートドライバＩＣ１４Ａに対しては、直接、シフト信号およびクロック信号を出力する。コントローラ２０と、１番最初のゲートドライバＩＣ１４Ａとの間での信号のやりとりは、シフト線ＳＦＴおよびクロック線ＣＬＫを介して行われる。
　一方、２番目以降のゲートドライバＩＣ１４Ａでは、前段のゲートドライバＩＣ１４Ａからシフト信号およびクロック信号が入力される。つまり、２番目以降のゲートドライバＩＣ１４Ａは、後段のゲートドライバＩＣ１４Ａに対して、シフト信号およびクロック信号を出力する。なお、クロック信号については、各ゲートドライバＩＣ１４Ａに対して、他のゲートドライバＩＣ１４Ａを介さずに直接、コントローラ２０から入力されてもよい。つまり、コントローラ２０が、各ゲートドライバＩＣ１４Ａに対して、直接、クロック信号を出力してもよい。前段のゲートドライバＩＣ１４Ａと、後段のゲートドライバＩＣ１４Ａとの間での信号のやりとりは、上述した配線１７を介して行われる。
　各ゲートドライバＩＣ１４Ａは、ゲートドライバ１４における２画素行分の機能を担っている。従って、各ゲートドライバＩＣ１４Ａのチップサイズは、ゲートドライバ１４として一般的に用いられるＩＣのチップサイズよりも非常に小さくなっており、画素１１ピッチよりも十分小さくなっている。そのため、各ゲートドライバＩＣ１４Ａは、画素領域１２ａにおいて、画素１１配列を乱すことなく、画素１１に隣接して配置されている。各ゲートドライバＩＣ１４Ａの厚さは、例えば、発光素子１５や駆動ＩＣ１６の厚さと同程度となっているか、または、それらよりも薄くなっており、例えば、２０μｍ以下となっている。
（セル１２Ｅの構造）
　図９は、セル１２Ｅの断面構成の一例を表す。図９には、セル１２Ｅにおいて、発光素子１５、駆動ＩＣ１６、データ線Ｓｉｇおよびクロック線ＣＬＫの形成されている箇所の断面構成の一例が示されている。
　セル１２Ｅは、例えば、配線基板３０と、配線基板３０の上面に接して形成された微細Ｌ／Ｓ層４０と、微細Ｌ／Ｓ層４０の上面に行列状に配置された複数の画素１１とを有している。配線基板３０は、配線基板１２Ｄとの関係では中間基板としての役割を有している。
　セル１２Ｅは、さらに、例えば、各画素１１を含む表面を被覆する埋め込み層４４と、埋め込み層４４に接して形成された遮光層４５と、配線基板３０の裏面に接して形成された絶縁層５０とを有している。埋め込み層４４は、可視光を透過する光透過性の材料で構成されている。遮光層４５は、可視光を吸収する材料を含んで構成されている。絶縁層５０は、例えば、紫外線硬化樹脂、または、熱硬化性樹脂で形成されている。
　遮光層４５は、各発光素子１５と対向する箇所に開口４５Ａを有している。各発光素子１５から発せられた光は各開口４５Ａを介して外部に出射される。絶縁層５０は、セル１２Ｅの外部接続端子としての各電極パッド３４と対向する箇所に開口５０Ａを有している。従って、各電極パッド３４は、開口５０Ａを介して、セル１２Ｅ（配線基板３０）の裏面に露出している。例えば、開口５０Ａ内に設けた金属バンプや半田バンプを介して、電極パッド３４と配線基板１２Ｄとが互いに電気的に接続されている。
（配線基板３０）
　配線基板３０は、ビア接合を利用した積層基板である。配線基板３０は、配線基板３０の裏面に、外部接続端子としての複数の電極パッド３４を有している。複数の電極パッド３４は、少なくともゲートドライバＩＣ１４Ａごとに１つ以上設けられており、例えば、ゲートドライバＩＣ１４Ａ、データ線Ｓｉｇ、電源線ＶＤＤ１、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびのこぎり電圧線Ｓａｗごとに、１つ以上設けられている。
　配線基板３０は、微細Ｌ／Ｓ層４０内で引き回された複数の配線１７と、複数の電極パッド３４とを電気的に接続する。配線基板３０は、複数の配線１７と、複数の電極パッド３４とを電気的に接続する複数の貫通配線１７を有している。各貫通配線１７は、配線基板３０を厚さ方向に貫通する配線である。ある貫通配線１７は、配線基板３０内で列方向に延在するデータ線Ｓｉｇと、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在するクロック線ＣＬＫと、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。
　ある貫通配線１７は、配線基板３０内で列方向に延在する電源線ＶＤＤ１と、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在する参照電圧線Ｒｅｆ１と、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在する参照電圧線Ｒｅｆ２と、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。ある貫通配線１７は、配線基板３０内で列方向に延在するのこぎり電圧線Ｓａｗと、配線基板３０内の一部の層を貫通する複数のビアとを含んでいる。
　ところで、上述したように、複数の画素１１は、例えば、図５に示したように、行方向および列方向に等間隔で配置されている。このとき、画素１１のピッチは、各セル１２Ｅ内だけでなく、隣接する２つのセル１２Ｅ間においても、等ピッチとなっていることが好ましい。各セル１２Ｅでは、各セル１２Ｅの外部接続端子としての複数の電極パッド３４が、セル１２Ｅの裏面に設けられている。そのため、実装面の上面の外縁に外部接続端子を設けたときのような、画素１１配置に使用できない額縁領域を省略したり、最小限にしたりすることができる。従って、各セル１２Ｅから、そのような額縁領域が省略されているか、または、各セル１２Ｅにおける、そのような額縁領域が最小限となっている場合には、隣接する２つのセル１２Ｅ間においても、画素１１のピッチを等ピッチにすることができる。
　配線基板３０は、例えば、ビルドアップ基板であり、コア基板３１と、コア基板３１の上面に接して形成されたビルドアップ層３２と、コア基板３１の裏面に接して形成されたビルドアップ層３３とを有している。
　コア基板３１は、セル１２Ｅの剛性の確保するものであり、例えば、ガラスエポキシ基板である。ビルドアップ層３２は、１層以上の配線層を有している。ビルドアップ層３２は、例えば、図９に示したように、配線層３２Ａ、絶縁層３２Ｂ、配線層３２Ｃ、絶縁層３２Ｄおよび配線層３２Ｅを、コア基板３１の上面側からこの順に有している。ビルドアップ層３３は、１層以上の配線層を有している。ビルドアップ層３３は、例えば、図９に示したように、配線層３３Ａ、絶縁層３３Ｂ、配線層３３Ｃ、絶縁層３３Ｄおよび配線層３３Ｅを、コア基板３１の裏面側からこの順に有している。配線層３２Ａ，３２Ｃ，３２Ｅ，３３Ａ，３３Ｃ，３３Ｅは、例えば、銅で形成されている。絶縁層３２Ｂ，３２Ｄ，３３Ｂ，３３Ｄは、例えば、紫外線硬化樹脂、または、熱硬化性樹脂で形成されている。
　各データ線Ｓｉｇは、例えば、配線層３２Ｃに形成されている。各ゲート線Ｇａｔｅは、データ線Ｓｉｇとは異なる層に形成されており、例えば、配線基板３０の上面の配線層である配線層３２Ｅに形成されている。各クロック線ＣＬＫおよびシフト線ＳＦＴは、例えば、ゲート線Ｇａｔｅと同一の層内に形成されており、例えば、配線層３２Ｅに形成されている。各電極パッド３４は、ビルドアップ層３３に形成されており、例えば、配線層３３Ｅと同一の層内に形成されている。上述の中継配線は、例えば、配線層３２Ｅに形成されている。
（微細Ｌ／Ｓ層４０）
　微細Ｌ／Ｓ層４０は、配線層４２と、配線層４２（各配線１７）と配線基板３０の上面との間に設けられた絶縁層４１とを有している。絶縁層４１は、配線層４２（各配線１７）と、配線基板３０の上面とに接している。絶縁層４１は、例えば、ゲート線Ｇａｔｅや、クロック線ＣＬＫ、シフト線ＳＴＦの上面と対向する位置に開口４１Ａを有している。開口４１Ａの底面には、例えば、ゲート線Ｇａｔｅや、クロック線ＣＬＫ、シフト線ＳＴＦの一部が露出している。絶縁層４１は、例えば、ＶＰＡで形成されている。ＶＰＡは、レジストとして一般に使われるものであり、例えば、新日鉄化学社製のＶＰＡが上市されている。絶縁層４１がＶＰＡで形成されている場合、例えば、ＶＰＡを選択的に露光・現像することによりＶＰＡに開口４１を形成することができる。
　配線層４２（各配線１７）は、例えば、開口４１Ａの底面および側面を含む配線基板３０の上面に接するシード層４２Ａと、シード層４２Ａの上面に接するめっき層４２Ｂとを有している。シード層４２Ａは、製造過程においてめっき層４２Ｂをめっきで形成する際のめっき成長面となる。シード層４２Ａは、開口４１Ａの底面と接しており、例えば、ゲート線Ｇａｔｅや、クロック線ＣＬＫ、シフト線ＳＴＦと電気的に接続されている。シード層４２Ａは、例えば、銅で形成されている。めっき層４２Ｂは、製造過程においてシード層４２Ａをめっき成長面としてめっき処理により形成されたものである。なお、配線層４２（各配線１７）は、例えば、スパッタリングにより形成された層であってもよい。
　上述したように、配線層４２（各配線１６）は、絶縁層４１の上面に接して形成されている。一方、各画素１１の電極は、シード層４２Ａの上面に接して形成されている。そのため、発光素子１５および駆動ＩＣ１６は、互いに同一の面（シード層４２Ａの上面）上に形成されているが、厳密には、配線層４２（各配線１６）の形成面（絶縁層４１の上面）とは別の面に形成されている。しかし、各画素１１の実装という観点からは、絶縁層４１の上面とシード層４２Ａの上面とを含む面が実装面４１Ｓとなっていると言える。従って、配線層４２（各配線１６）は、各画素１１の実装面４１Ｓに形成されており、かつ、各画素１１と実質的に共通の面に形成されている。
　配線層４２（各配線１７）は、例えば、ゲートドライバＩＣ１４Ａや、開口４１Ａ内に露出している部材（例えば、ゲート線Ｇａｔｅ、クロック線ＣＬＫ、シフト線ＳＴＦ）とめっき接合されている。配線層４２（各配線１７）をめっきにより形成する際に、配線層４２（各配線１７）と、ゲートドライバＩＣ１４Ａや、開口４１Ａ内に露出している上記部材との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われてもよい。配線層４２（各配線１７）は、例えば、画素１１（発光素子１５および駆動ＩＣ１６）とめっき接合されている。配線層４２（各配線１７）をめっきにより形成する際に、配線層４２（各配線１７）と、画素１１との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われてもよい。
　微細Ｌ／Ｓ層４０のＬ／Ｓ(line and space)は、配線基板３０のＬ／Ｓよりも小さくなっている。Ｌ／Ｓとは、面内で最も狭い配線ピッチを指している。微細Ｌ／Ｓ層４０のＬ／Ｓは、複数の信号線Ｓｉｇ、複数のゲート線Ｇａｔｅ、複数の電圧線ＶＤＤ１、複数の参照電圧線Ｒｅｆ１、複数の参照電圧線Ｒｅｆ２、およびのこぎり電圧線ＳａｗのＬ／Ｓよりも小さくなっている。微細Ｌ／Ｓ層４０のＬ／Ｓは、例えば、２５μｍ程度である。一方、配線基板３０のＬ／Ｓは、例えば、７５μｍ程度である。
［製造方法］
　次に、図１０～図１４を参照しつつ、セル１２Ｅの製造方法の一例について説明する。図１０～図１４は、セル１２Ｅの製造過程の一例を工程順に表す。
　まず、配線基板３０を用意する。次に、配線基板３０の上面に絶縁層４１を形成したのち、所定の方法で、絶縁層４１に開口４１Ａを形成する（図１０）。次に、開口４１Ａの底面および側面を含む配線基板３０の上面にシード層４２Ａを形成する（図１１）。
　次に、表面全体に絶縁性の接着剤を塗布するなどして、発光素子１５や、駆動ＩＣ１６、ゲートドライバＩＣ１４Ａ（以下、「発光素子１５等」と称する。）を仮固定するための固定層４３Ａを形成する（図１２参照）。接着剤の代わりに、シリコーン系やアクリル系で代表されるような粘着剤の層を固定層４３Ａとして形成してもよい。続いて、発光素子１５等を固定層４３Ａによって仮固定する（図１２）。このとき、発光素子１５等の電極パッドを、後述のめっき処理において成長する金属体（めっき層４２Ｂ）と接続可能となる程度に近づけて配置する。
　次に、発光素子１５等を仮固定している部分（発光素子１５等の底面に存在する部分）以外の固定層４３Ａを除去する。その結果、発光素子１５等の底面だけに固定層４３Ａが残る（図１３）。図１３では、残った固定層４３Ａを固定層４３と記載した。固定層４３Ａの除去に際して、例えば、ドライエッチングや有機溶剤浸漬等を行うことができる。なお、あらかじめ、発光素子１５等を仮固定する場所にだけ、絶縁性の接着剤を塗布しておいてもよい。
　次に、シード層４２Ａをめっき成長面としてめっき処理を行い、シード層４２Ａの上面にめっき層４２Ｂを形成する（図１４）。これにより、配線層４２（各配線１７）が形成される。このとき、配線層４２（各配線１７）と、発光素子１５等との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われる。また、配線層４２（各配線１７）と、開口４１Ａ内に露出している上記部材との接合が、配線層４２（各配線１７）の形成プロセスの中で一括して行われる。その後は、発光素子１５等を埋め込み層４３で埋め込んだ後に、遮光層４５を形成する（図９参照）。このようにして、セル１２Ｅが製造される。
［作用・効果］
　次に、表示装置１の作用、効果について説明する。本実施の形態では、複数のゲートドライバＩＣ１４Ａが、画素領域１２ａに配置されており、さらに、複数画素行ごとに、１つずつ割り当てられている。これにより、複数のゲートドライバＩＣ１４Ａを、セル１２Ｅの上面端部に設けたり、複数のゲートドライバＩＣ１４Ａを実装したＦＰＣの接続端子をセル１２Ｅの上面端部に設けたりする必要がなくなる。その結果、複数のセル１２Ｅや、複数のユニット基板１２Ｃをタイリングしたときに表示映像の目地をより目立たなくすることができる。
＜２．変形例＞
[変形例１]
　上記実施の形態では、一組のデータ線Ｓｉｇが、１画素列ごとに１つずつ割り当てられていた。つまり、複数のデータ線Ｓｉｇが、１画素列ごとに３つずつ割り当てられていた。しかし、駆動方式によっては、上記の一組のデータ線Ｓｉｇを、単一のデータ線Ｓｉｇに置き換えることもできる。
 [変形例２]
　上記実施の形態では、複数のゲートドライバＩＣ１４Ａは、複数画素行ごとに、１つずつ割り当てられていた。しかし、複数のゲートドライバＩＣ１４Ａは、１画素行ごとに、１つずつ割り当てられていてもよい。
[変形例３]
　また、上記実施の形態において、一組のデータ線Ｓｉｇが、複数画素列ごとに１つずつ割り当てられていてもよい。つまり、複数のデータ線Ｓｉｇが、複数画素列ごとに複数ずつ割り当てられていてもよい。例えば、図１５に示したように、一組のデータ線Ｓｉｇが、２画素列ごとに１つずつ割り当てられていてもよい。つまり、複数のデータ線Ｓｉｇが、２画素列ごとに３ずつ割り当てられていてもよい。なお、本変形例においても、駆動方式によっては、上記の一組のデータ線Ｓｉｇを、単一のデータ線Ｓｉｇに置き換えることもできる。この場合、複数のデータ線Ｓｉｇが、複数画素列ごとに１つずつ割り当てられている。
　このとき、複数のゲート線Ｇａｔｅは、１画素行において、１または複数のデータ線Ｓｉｇを共用する画素数と等しい数の画素行をグループとしたときに、グループごとに、１画素行においてデータ線Ｓｉｇを共用する画素数の２乗と等しい数ずつ割り当てられる。例えば、図１５に示したように、複数のゲート線Ｇａｔｅは、２画素行をグループとしたときに、グループごとに、２の２乗（４つ）ずつ割り当てられる。
　上記グループごとに割り当てられた複数のゲート線Ｇａｔｅは、各画素行において共通のデータ線Ｓｉｇが割り当てられた画素１１ごとに１つずつ割り当てられる。例えば、図１５に示したように、上記グループごとに割り当てられた２つのゲート線Ｇａｔｅは、奇数列の画素１１に対して１つ割り当てられ、偶数列の画素１１に対して１つ割り当てられる。
　複数のゲートドライバＩＣ１４Ａは、上記グループに含まれる画素行の数と等しい数ずつ割り当てられている。例えば、図１５に示したように、複数のゲートドライバＩＣ１４Ａは、グループごとに２つずつ割り当てられている。
　本変形例では、複数のゲートドライバＩＣ１４Ａが、画素領域１２ａに配置されており、さらに、データ線Ｓｉｇを１画素行に含まれる複数の画素１１で共用した上で、上記グループごとに、上記グループに含まれる画素行の数と等しい数ずつ割り当てられている。これにより、上記実施の形態と同一の画素１１ピッチとしたときに、上記実施の形態よりも画素領域１２ａにより大きな空き領域を設けることができる。そのため、例えば、上記実施の形態の画素１１ピッチよりも狭い画素１１ピッチにした場合であっても、各ゲートドライバＩＣ１４Ａを画素領域１２ａに配置することができる。従って、画素１１ピッチを狭ピッチ化しつつ、複数のセル１２Ｅや、複数のユニット基板１２Ｃをタイリングしたときに表示映像の目地をより目立たなくすることができる。
[変形例４]
　また、上記変形例３では、各ゲートドライバＩＣ１４Ａには、２本のゲート線Ｇａｔｅが接続されていたが、各ゲートドライバＩＣ１４Ａに３本以上のゲート線Ｇａｔｅが接続されていてもよい。例えば、図１６に示したように、各ゲートドライバＩＣ１４Ａに、４本のゲート線Ｇａｔｅが接続されていてもよい。この場合には、各ゲートドライバＩＣ１４Ａは、最後のゲート線Ｇａｔｅに対して選択信号を出力したときにだけ、選択信号の出力タイミングに同期してシフト信号を後段のゲートドライバＩＣ１４Ａに出力する。各ゲートドライバＩＣ１４Ａは、最後のゲート線Ｇａｔｅ以外のゲート線Ｇａｔｅに対して選択信号を出力したときには、引き続き、次のゲート線Ｇａｔｅに対して選択信号を出力する。従って、このときは、各ゲートドライバＩＣ１４Ａは、シフト信号を出力しない。
　各ゲートドライバＩＣ１４Ａに３本以上のゲート線Ｇａｔｅが接続可能となった結果、複数のゲートドライバＩＣ１４Ａを、上記グループごとに１つずつ割り当てることが可能である。例えば、各ゲートドライバＩＣ１４Ａが、上記グループに含まれる画素行の数と等しい数のゲート線Ｇａｔｅに接続可能となっている場合、複数のゲートドライバＩＣ１４Ａは、上記グループごとに１つずつ割り当てられる。例えば、図１６に示したように、各ゲートドライバＩＣ１４Ａが４本のゲート線Ｇａｔｅに接続可能となっている場合には、複数のゲート線Ｇａｔｅを４本のゲート線Ｇａｔｅごとにグループに分け、グループごとに１つずつゲートドライバＩＣ１４Ａを割り当てることができる。
　本変形例においても、上記変形例３と同様、画素１１ピッチを狭ピッチ化しつつ、複数のセル１２Ｅや、複数のユニット基板１２Ｃをタイリングしたときに表示映像の目地をより目立たなくすることができる。
[変形例５]
　上記実施の形態において、画素１１が、発光素子１５および駆動ＩＣ１６を一体に形成したものであってもよい。
 [変形例６]
　また、上記実施の形態および変形例１～６において、発光素子１５の発光色が単一であってもよい。この場合に、セル１２Ｅが、例えば、開口４５Ａ内に、複数色のカラーフィルタを有していてもよい。
＜３．第２の実施の形態＞
　図１７は、本技術の第２の実施の形態に係る照明装置２の概略構成の一例を表す。照明装置２は、上記第１の実施の形態およびその変形例（変形例１～６）に係る表示装置１において、データ線Ｓｉｇに入力される信号が、映像信号のような時々刻々、変化するものではなく、照明光の明るさに応じた固定値となっているものに相当する。照明装置２は、例えば、図１７に示したように、照明パネルモジュール６０と、照明パネルモジュール６０を制御するコントローラ７０とを備えている。照明パネルモジュール６０は、例えば、照明パネル６２と、照明パネル６２の周囲に設けられた回路（ソースドライバ１３、ゲートドライバ１４）とを有している。
（照明パネル６２）
　照明パネル６２は、複数の画素６１が照明パネル６２の画素領域全面に渡って行列状に配置されたものである。画素領域は、照明パネル６２において照明光が出射される領域（光出射領域）に相当する。照明パネル６２は、コントローラ７０によって各画素６１がアクティブマトリクス駆動されることにより、照明光の明るさに応じた固定値である信号Ｖｓｉｇに基づく照明光を照明パネル６２から出射する。照明パネル６２は、行方向に延在する複数のゲート線Ｇａｔｅと、列方向に延在する複数のデータ線Ｓｉｇとを有している。データ線Ｓｉｇとゲート線Ｇａｔｅとの交差部分に対応して画素６１が設けられている。
　図１８は、照明パネル６２の斜視構成の一例を表す。照明パネル６２は、実装基板６２Ａと、対向基板６２Ｂとを互いに重ね合わせたものである。対向基板６２Ｂの表面が光出射面となっている。対向基板６２Ｂは、例えば、所定の間隙を介して、実装基板６２Ａと対向する位置に配置されている。なお、対向基板６２Ｂが、実装基板６２Ａの上面に接していてもよい。対向基板６２Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
　実装基板６２Ａは、例えば、図２と同様に、タイル状に配置された複数のユニット基板で構成されている。ユニット基板は、例えば、タイル状に配置された複数のセルと、各セルを支持する支持基板とを有している。各ユニット基板は、さらに、制御基板（図示せず）を有し、各電極パッド３４を介して、各セルと電気的に接続されている。上記の支持基板は、例えば、金属フレーム、もしくは、配線基板などで構成されている。上記の支持基板が配線基板で構成されている場合には、制御基板を兼ねることも可能である。各セルでは、例えば、図５、図６、図９、図１５、図１６において、データ線Ｓｉｇに入力される信号が、固定値となっている場合に、画素６１の駆動にとって必要のない配線が、適宜、省略される。
［作用・効果］
　次に、照明装置２の作用、効果について説明する。本実施の形態では、上記第１の実施の形態およびその変形例に係る表示装置１と同様に、複数のゲートドライバＩＣ１４Ａが、画素領域（光出射領域）に配置されており、さらに、所定のルールで割り当てられている。これにより、複数のゲートドライバＩＣ１４Ａを、実装基板の上面端部に設けたり、複数のゲートドライバＩＣ１４Ａを実装したＦＰＣの接続端子を実装基板の上面端部に設けたりする必要がなくなる。その結果、複数の実装基板をタイリングしたときに照明光の目地をより目立たなくすることができる。
＜４．第３の実施の形態＞
　図１９は、本技術の第３の実施の形態に係る受光装置３の概略構成の一例を表す。受光装置３は、上記第１の実施の形態およびその変形例（変形例１～４）に係る表示装置１において、データ線Ｓｉｇに入力される信号が、映像信号のような時々刻々、変化するものではなく、固定値となっているものに相当する。さらに、受光装置３は、上記第１の実施の形態およびその変形例（変形例１～４）に係る表示装置１において、画素１１の代わりに受光素子を設けたものに相当する。
　受光装置３は、例えば、図１９に示したように、受光パネルモジュール８０と、受光パネルモジュール８０を制御するコントローラ９０とを備えている。受光パネルモジュール８０は、例えば、受光パネル８２と、受光パネル８２の周囲に設けられた回路（読み出し回路８３、ゲートドライバ１４）とを有している。
（受光パネル８２）
　受光パネル８２は、複数の画素８１が受光パネル８２の画素領域全面に渡って行列状に配置されたものである。画素領域は、受光パネル８２において外光が入射する領域（光入射領域）に相当する。受光パネル８２は、コントローラ９０によって各画素８１がアクティブマトリクス駆動されることにより、固定の信号Ｖｓｉｇが読み出し回路８３から入力された状態で、外光入射に基づく信号変化を読み出し回路８３で検出する。受光パネル８２は、行方向に延在する複数のゲート線Ｇａｔｅと、列方向に延在する複数のデータ線Ｓｉｇとを有している。データ線Ｓｉｇとゲート線Ｇａｔｅとの交差部分に対応して画素８１が設けられている。
　図２０は、受光パネル８２の斜視構成の一例を表す。受光パネル８２は、実装基板８２Ａと、対向基板８２Ｂとを互いに重ね合わせたものである。対向基板８２Ｂの表面が光入射面となっている。対向基板８２Ｂは、例えば、所定の間隙を介して、実装基板８２Ａと対向する位置に配置されている。なお、対向基板８２Ｂが、実装基板８２Ａの上面に接していてもよい。対向基板８２Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
　実装基板８２Ａは、例えば、図２と同様に、タイル状に配置された複数のユニット基板で構成されている。ユニット基板は、例えば、タイル状に配置された複数のセルと、各セルを支持する支持基板とを有している。各ユニット基板は、さらに、制御基板（図示せず）を有し、各電極パッド３４を介して、各セルと電気的に接続されている。上記の支持基板は、例えば、金属フレーム、もしくは、配線基板などで構成されている。上記の支持基板が配線基板で構成されている場合には、制御基板を兼ねることも可能である。各セルでは、例えば、図５、図６、図９、図１５、図１６において、データ線Ｓｉｇに入力される信号が、固定値となっている場合に、画素８１の駆動にとって必要のない配線が、適宜、省略される。
［作用・効果］
　次に、受光装置３の作用、効果について説明する。本実施の形態では、上記第１の実施の形態およびその変形例に係る表示装置１と同様に、複数のゲートドライバＩＣ１４Ａが、画素領域（光入射領域）に配置されており、さらに、所定のルールで割り当てられている。これにより、複数のゲートドライバＩＣ１４Ａを、実装基板の上面端部に設けたり、複数のゲートドライバＩＣ１４Ａを実装したＦＰＣの接続端子を実装基板の上面端部に設けたりする必要がなくなる。その結果、複数の実装基板をタイリングしたときに受光映像の目地をより目立たなくすることができる。
＜５．各実施の形態に共通の変形例＞
　上記各実施の形態およびその変形例において、遮光層４５が対向基板１２Ｂ，６２Ｂ，８２Ｂの裏面（実装基板１２Ａ，６２Ａ，８２Ａ側の表面）に配置されていてもよい。
　上記各実施の形態およびその変形例において、例えば、図２１～図２３に示したように、対向基板１２Ｂ，６２Ｂ，８２Ｂが省略されていてもよい。また、上記各実施の形態およびその変形例において、対向基板１２Ｂ，６２Ｂ，８２Ｂが、ユニット基板１２Ｃごとに、またはセル１２Ｅごとに１つずつ設けられていてもよい。
　上記各実施の形態およびその変形例において、遮光層４５が省略されていてもよい。
　また、上記各実施の形態およびその変形例では、各画素１１，６１，８１は、配線層４２（各配線１７）とめっき接合されていた。しかし、各画素１１，６１，８１は、例えば、配線層４２（各配線１７）と半田接合されていてもよい。例えば、各画素１１，６１，８１の電極パッドに半田バンプを設けた上で、各画素１１，６１，８１を、各配線１７上に配置したのち、リフローを行う。これにより、各画素１１，６１，８１を、各配線１７に半田接合することができる。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　配線基板と、
　前記配線基板の画素領域に行列状に配置された複数の画素と、
　前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
　を備え、
　各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
　複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
　実装基板。
（２）
　前記配線基板は、行方向に延在する複数の選択線と、列方向に延在する複数の信号線とを有し、
　各前記画素回路は、前記選択線を介して入力される選択信号に基づいて、前記信号線を介して入力されるデータ信号のサンプリングを行い、
　各前記駆動部は、シフト信号およびクロック信号に基づいて前記選択信号を前記選択線に出力することにより、前記データ信号が前記画素回路においてサンプリングされるタイミングを制御すると共に、前記選択信号の出力タイミングに同期して前記シフト信号を後段の前記駆動部に出力する
　（１）に記載の実装基板。
（３）
　前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
　前記クロック信号は、少なくとも１つの前記電極パッドを介して外部から入力される
　（１）または（２）に記載の実装基板。
（４）
　複数の前記信号線は、１画素列ごとに１つずつ、もしくは複数ずつ割り当てられ、
　複数の前記選択線は、１画素行ごとに１つずつ割り当てられ、
　複数の前記駆動部は、１画素行ごとに１つずつ割り当てられている
　（１）ないし（３）のいずれか１つに記載の実装基板。
（５）
　複数の前記信号線は、複数画素列ごとに割り当てられ、
　複数の前記選択線は、１画素行において前記信号線を共用する画素数と等しい数の画素行をグループとしたときに、前記グループごとに、１画素行において前記信号線を共用する画素数の２乗と等しい数ずつ割り当てられ、
　前記グループごとに割り当てられた複数の前記選択線は、各画素行において共通の前記信号線が割り当てられた前記画素ごとに１つずつ割り当てられ、
　複数の前記駆動部は、前記グループごとに１つずつ、もしくは前記グループに含まれる画素行の数と等しい数ずつ割り当てられている
　（１）ないし（３）のいずれか１つに記載の実装基板。
（６）
　複数の実装基板と、
　複数の前記実装基板を制御する制御回路と
　を備え、
　前記実装基板は、
　配線基板と、
　前記配線基板の画素領域に行列状に配置された複数の画素と、
　前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
　を有し、
　各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
　複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
　電子機器。
（７）
　当該電子機器は、
　複数の前記実装基板を支持する支持基板と、
　複数の前記実装基板を制御する制御基板と
　をさらに備え、
　複数の前記実装基板は、前記支持基板上にタイル状に配置され、
　各前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
　前記支持基板および前記制御基板の少なくとも一方は、各前記電極パッドを介して、各前記配線基板と電気的に接続されている
　（６）に記載の電子機器。
　本出願は、日本国特許庁において２０１４年３月３１日に出願された日本特許出願番号第２０１４－７４８４２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (7)

  1. 　配線基板と、
    　前記配線基板の画素領域に行列状に配置された複数の画素と、
    　前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
    　を備え、
    　各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
    　複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
    　実装基板。
  2. 　前記配線基板は、行方向に延在する複数の選択線と、列方向に延在する複数の信号線とを有し、
    　各前記画素回路は、前記選択線を介して入力される選択信号に基づいて、前記信号線を介して入力されるデータ信号のサンプリングを行い、
    　各前記駆動部は、シフト信号およびクロック信号に基づいて前記選択信号を前記選択線に出力することにより、前記データ信号が前記画素回路においてサンプリングされるタイミングを制御すると共に、前記選択信号の出力タイミングに同期して前記シフト信号を後段の前記駆動部に出力する
    　請求項１に記載の実装基板。
  3. 　前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
    　前記クロック信号は、少なくとも１つの前記電極パッドを介して外部から入力される
    　請求項２に記載の実装基板。
  4. 　複数の前記信号線は、１画素列ごとに１つずつ、もしくは複数ずつ割り当てられ、
    　複数の前記選択線は、１画素行ごとに１つずつ割り当てられ、
    　複数の前記駆動部は、１画素行ごとに１つずつ割り当てられている
    　請求項３に記載の実装基板。
  5. 　複数の前記信号線は、複数画素列ごとに割り当てられ、
    　複数の前記選択線は、１画素行において前記信号線を共用する画素数と等しい数の画素行をグループとしたときに、前記グループごとに、１画素行において前記信号線を共用する画素数の２乗と等しい数ずつ割り当てられ、
    　前記グループごとに割り当てられた複数の前記選択線は、各画素行において共通の前記信号線が割り当てられた前記画素ごとに１つずつ割り当てられ、
    　複数の前記駆動部は、前記グループごとに１つずつ、もしくは前記グループに含まれる画素行の数と等しい数ずつ割り当てられている
    　請求項３に記載の実装基板。
  6. 　複数の実装基板と、
    　複数の前記実装基板を制御する制御回路と
    　を備え、
    　前記実装基板は、
    　配線基板と、
    　前記配線基板の画素領域に行列状に配置された複数の画素と、
    　前記画素領域に配置され、複数の前記画素を複数個ずつ選択する複数の駆動部と
    　を有し、
    　各前記画素は、発光もしくは受光する光素子と、前記光素子の発光もしくは受光を制御する画素回路とを含み、
    　複数の前記駆動部は、１画素行ごと、もしくは複数画素行ごとに、１つずつ、もしくは複数ずつ割り当てられている
    　電子機器。
  7. 　当該電子機器は、
    　複数の前記実装基板を支持する支持基板と、
    　複数の前記実装基板を制御する制御基板と
    　をさらに備え、
    　複数の前記実装基板は、前記支持基板上にタイル状に配置され、
    　各前記配線基板は、前記駆動部ごとに１つ以上設けられ、前記駆動部と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
    　前記支持基板および前記制御基板の少なくとも一方は、各前記電極パッドを介して、各前記配線基板と電気的に接続されている
    　請求項６に記載の電子機器。
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