KR102555210B1 - 발광 표시 장치 - Google Patents

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Abstract

본 출원의 예에 따른 발광 표시 장치는 복수의 픽셀 영역을 갖는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판의 표시 영역을 지나는 복수의 게이트 라인, 기판의 표시 영역을 지나는 복수의 데이터 라인, 기판의 표시 영역을 지나는 복수의 픽셀 구동 전원 라인, 기판의 각 픽셀 영역에 배치되고 인접한 게이트 라인과 데이터 라인 및 픽셀 구동 전원 라인에 연결된 복수의 픽셀, 및 기판의 표시 영역에서 복수의 게이트 라인 각각에 접속된 게이트 버퍼를 포함함으로써, 게이트 라인과 게이트 구동 회로와의 거리에 관계없이, 게이트 펄스를 버퍼링하여 폴링 시간의 편차를 제거하고, 디스플레이 패널의 좌우 휘도 편차의 발생을 방지할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 출원은 발광 표시 장치에 관한 것이다.
최근, 디스플레이 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치와 유기 발광 표시 장치 및 발광 다이오드 디스플레이 장치 등의 평판 디스플레이 장치가 상용화되고 있다. 이러한 평판 디스플레이 장치 중에서 액정 표시 장치와 유기 발광 표시 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC), 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 와치 폰(watch phone), 및 이동 통신 단말기 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 표시 화면으로 널리 사용되고 있다.
종래의 발광 표시 장치는 복수의 데이터 라인, 복수의 게이트 라인 및 해당하는 데이터 라인과 게이트 라인에 연결된 복수의 픽셀을 갖는 디스플레이 패널, 복수의 데이터 라인에 데이터 신호를 공급하는 데이터 구동 회로, 및 복수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로를 구비한다. 그리고, 복수의 픽셀은 게이트 구동 회로로부터 게이트 라인에 공급되는 게이트 펄스에 동기되도록 데이터 구동 회로로부터 데이터 라인으로 출력되는 데이터 신호를 공급받아 데이터 신호에 대응하는 영상을 표시한다.
종래의 발광 표시 장치의 디스플레이 패널은 데이터 구동 회로 및 게이트 구동 회로 각각에 의해 복수의 픽셀을 구동하나, 게이트 라인에 인가되는 게이트 펄스는 RC 로드에 따라 게이트 라인의 위치별 폴링 시간이 달라짐으로써 디스플레이 패널의 좌우 간 휘도 편차로 인한 화질 불량이 발생하는 문제점을 가진다. 그리고, 고해상도 및 대면적의 디스플레이 패널을 포함하는 발광 표시 장치는 게이트 라인의 길이가 더 길어져 게이트 라인에 걸리는 RC 로드가 더 증가하기 때문에, 디스플레이 패널의 좌우 간의 휘도 편차로 인한 화질 불량이 더 심해진다.
본 출원은 게이트 라인에 접속된 적어도 하나의 게이트 버퍼 칩을 포함함으로써, 게이트 라인과 게이트 구동 회로와의 거리에 관계없이, 게이트 펄스를 버퍼링하여 폴링 시간의 편차를 제거하고, 디스플레이 패널의 좌우 휘도 편차의 발생을 방지하는 것을 기술적 과제로 한다.
그리고, 본 출원은 사이즈가 최소화된 적어도 하나의 버퍼 칩을 포함함으로써, 디스플레이 패널의 베젤 영역을 최소화하는 것을 기술적 과제로 한다.
본 출원에 따른 발광 표시 장치는 복수의 픽셀 영역을 갖는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판의 표시 영역을 지나는 복수의 게이트 라인, 기판의 표시 영역을 지나는 복수의 데이터 라인, 기판의 표시 영역을 지나는 복수의 픽셀 구동 전원 라인, 기판의 각 픽셀 영역에 배치되고 인접한 게이트 라인과 데이터 라인 및 픽셀 구동 전원 라인에 연결된 복수의 픽셀, 및 기판의 표시 영역에서 복수의 게이트 라인 각각에 접속된 게이트 버퍼를 포함한다.
기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 출원에 따른 발광 표시 장치는 게이트 라인에 접속된 적어도 하나의 게이트 버퍼 칩을 포함함으로써, 게이트 라인과 게이트 구동 회로와의 거리에 관계없이, 게이트 펄스를 버퍼링하여 폴링 시간의 편차를 제거하고, 디스플레이 패널의 좌우 휘도 편차의 발생을 방지할 수 있다.
본 출원에 따른 발광 표시 장치는 사이즈가 최소화된 적어도 하나의 버퍼 칩을 포함함으로써, 디스플레이 패널의 베젤 영역을 최소화할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 기판을 나타내는 평면도이다.
도 3은 도 2에 도시된 하나의 픽셀을 나타내는 도면이다.
도 4는 도 1에 도시된 선 I-I'의 단면도이다.
도 5는 본 출원의 일 예에 따른 발광 표시 장치에서, 캐소드 전극과 캐소드 전원 라인 간의 연결 구조를 나타내는 도면이다.
도 6은 도 1에 도시된 선 I-I'의 다른 단면도이다.
도 7은 도 1에 도시된 선 I-I'의 또 다른 단면도이다.
도 8은 도 2에 도시된 게이트 구동 칩 어레이부를 나타내는 도면이다.
도 9는 도 8에 도시된 하나의 게이트 구동 칩을 나타내는 도면이다.
도 10는 도 8에 도시된 게이트 구동 칩 어레이부의 입출력 신호를 나타내는 파형도이다.
도 11은 도 8에 도시된 게이트 버퍼 칩의 구조를 개략적으로 나타내는 도면이다.
도 12는 도 8에 도시된 선 II-II'의 단면도이다.
도 13은 도 2에 도시된 데이터 구동 칩 어레이부를 나타내는 도면이다.
도 14는 본 출원의 다른 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 15는 도 14에 도시된 하나의 픽셀을 나타내는 도면이다.
도 16은 본 출원의 또 다른 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 17은 도 16에 도시된 기판을 나타내는 도면이다.
도 18은 도 16 및 도 17에 도시된 전원 관리 칩 어레이부를 나타내는 블록도이다.
도 19는 도 16 및 도 17에 도시된 타이밍 컨트롤러 칩 어레이부와 데이터 구동 칩 어레이부를 나타내는 도면이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 나타내는 도면이다. 도 2는 도 1에 도시된 기판을 나타내는 평면도이고, 도 3은 도 2에 도시된 하나의 픽셀을 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 출원의 일 예에 따른 발광 표시 장치는 디스플레이 패널(100), 및 디스플레이 패널(100)에 실장된 게이트 구동 칩 어레이부(200)와 데이터 구동 칩 어레이부(300)를 포함할 수 있다.
디스플레이 패널(100)은 서로 마주보는 기판(110)과 대향 기판(190)을 포함할 수 있다. 여기에서, 기판(110)은 픽셀 어레이 기판일 수 있고, 대향 기판(190)은 컬러 필터를 포함하는 컬러 필터 어레이 기판일 수 있다. 그리고, 기판(110)은 대향 기판(190)보다 더 큰 크기를 가지며, 이로 인하여 기판(110)의 일측 가장자리는 대향 기판(190)에 의해 덮이지 않고 노출될 수 있다.
기판(110)은 베이스 기판으로서, 유리, 석영, 세라믹, 또는 플라스틱 등의 절연성 물질로 이루어질 수 있다. 예를 들어, 플라스틱으로 된 기판(110)은 폴리이미드(polyimide) 필름이 될 수 있으며, 고온 증착 공정에 따른 고온에서 견딜 수 있는 내열성 폴리이미드 필름이 될 수 있다. 기판(110)은 복수의 픽셀 영역을 갖는 표시 영역(DA) 및 비표시 영역(DA)을 포함할 수 있다. 여기에서, 표시 영역(DA)은 영상이 표시되는 영역으로 정의될 수 있고, 비표시 영역(DA)은 영상이 표시되지 않는 영역으로서, 표시 영역을 둘러싸도록 기판(110)의 가장자리 부분에 정의될 수 있다.
일 예에 따르면, 기판(110)은 제1 방향(X)을 따라 표시 영역(DA)을 지나는 제1 내지 제n 게이트 라인(GL), 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 표시 영역(DA)을 지나는 제1 내지 제m 데이터 라인(DL)을 포함할 수 있다. 그리고, 기판(110)은 제1 내지 제m 데이터 라인(DL) 각각과 나란한 제1 내지 제m 픽셀 구동 전원 라인(PL)을 포함할 수 있다. 제1 내지 제n 게이트 라인(GL)과 제1 내지 제m 데이터 라인(DL)은 서로 교차함으로써 표시 영역(DA) 상에 복수의 픽셀 영역을 정의한다.
일 예에 따르면, 기판(110)은 영상을 표시하기 위한 복수의 픽셀(P)을 포함한다. 복수의 픽셀(P) 각각은 픽셀 구동 칩(120) 및 복수의 발광 소자(E)를 포함할 수 있다.
픽셀 구동 칩(120)은 각 픽셀 영역마다 실장되어 인접한 게이트 라인(GL), 데이터 라인(DL), 및 픽셀 구동 전원 라인(PL)에 연결됨과 아울러 발광 소자(E)에 연결될 수 있다. 픽셀 구동 칩(120)은 최소 단위의 마이크로 칩(microchip) 또는 하나의 칩셋(chip set)으로서, 2개 이상의 트랜지스터와 1개 이상의 커패시터를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다. 이러한 복수의 픽셀 구동 칩(120) 각각은 픽셀 구동 전원 라인(PL)으로부터 공급되는 픽셀 구동 전원을 기반으로, 게이트 라인(GL)으로부터 공급되는 게이트 펄스(GP)에 응답하여 데이터 라인(DL)으로부터 공급되는 데이터 전압(V_DATA)에 대응하는 구동 전류(Id)를 발광 소자(E)에 공급함으로써 발광 소자(E)의 발광을 제어할 수 있다.
일 예에 따르면, 복수의 픽셀 구동 칩(120) 각각은 제1 내지 제4 범프(B1 내지 B4), 및 픽셀 구동 회로(PC)를 포함할 수 있다.
제1 범프(B1)(또는 게이트 범프)는 인접한 게이트 라인(GL)과 전기적으로 연결되고, 게이트 라인(GL)으로부터 게이트 펄스(GP)를 입력 받을 수 있다. 제2 범프(B2)(또는 데이터 범프)는 인접한 데이터 라인(DL)과 전기적으로 연결되고, 데이터 라인(DL)으로부터 데이터 전압(V_DATA)을 입력 받을 수 있다. 제3 범프(B3)(또는 전원 입력 범프)는 인접한 픽셀 구동 전원 라인(PL)과 전기적으로 연결되고, 픽셀 구동 전원 라인(PL)으로부터 픽셀 구동 전원(VDD)을 입력 받을 수 있다. 제4 범프(B4)(또는 출력 범프)는 발광 소자(E)와 전기적으로 연결되고, 구동 전류(Id)를 발광 소자(E)에 제공할 수 있다.
픽셀 구동 회로(PC)는 제1 내지 제4 범프(B1 내지 B4)에 연결되고, 제3 범프(B3)를 통해 공급되는 픽셀 구동 전원(VDD)을 기반으로, 제1 범프(B1)를 통해 공급되는 게이트 펄스(GP)에 응답하여 제2 범프(B2)를 통해 공급되는 데이터 전압(V_DATA)에 대응하는 구동 전류(Id)를 제4 범프(B4)로 출력할 수 있다.
일 예에 따르면, 픽셀 구동 회로(PC)(또는 픽셀 구동 내장 회로)는 스위칭 트랜지스터(Ts), 구동 트랜지스터(Tdr), 및 커패시터(Cst)를 포함할 수 있다.
스위칭 트랜지스터(Ts)는 제1 범프(B1)에 연결된 게이트 전극, 제2 범프(B2)에 연결된 제1 소스/드레인 전극, 및 구동 트랜지스터(Tdr)의 게이트 전극에 연결된 제2 소스/드레인 전극을 포함할 수 있다. 여기에서, 스위칭 트랜지스터(Ts)의 제1 및 제2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 스위칭 트랜지스터(Ts)는 제1 범프(B1)를 통해 공급되는 게이트 펄스(GP)에 따라 스위칭되어 제2 범프(B2)를 통해 공급되는 데이터 전압(V_DATA)을 기초로 구동 전압(Vd)을 구동 트랜지스터(Tdr)에 제공할 수 있다.
구동 트랜지스터(Tdr)는 스위칭 트랜지스터(Ts)의 제2 전극에 연결된 게이트 전극, 제3 범프(B3)를 통해 픽셀 구동 전원(VDD)을 입력 받는 드레인 전극, 및 제4 범프(B4)에 연결되는 소스 전극을 포함할 수 있다. 이러한 구동 트랜지스터(Tdr)는 스위칭 트랜지스터(Ts)로부터 공급되는 데이터 전압(V_DATA)을 기반으로 제3 범프(B3)로부터 제4 범프(B4)를 통해 발광 소자(E)로 흐르는 구동 전류(Id)를 제어함으로써 발광 소자(E)의 발광을 제어할 수 있다.
커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극과 소스 전극 사이의 중첩 영역에 마련되어 구동 트랜지스터(Tdr)의 게이트 전극에 공급되는 구동 전압(Vd)을 저장하고, 저장된 구동 전압(Vd)을 통해 구동 트랜지스터(Tdr)를 턴-온시킬 수 있다.
선택적으로, 픽셀 구동 회로(PC)는 구동 트랜지스터(Tdr)의 문턱 전압 변화를 보상하기 위한 적어도 하나의 보상 박막 트랜지스터를 더 포함할 수 있으며, 나아가 적어도 하나의 보조 커패시터를 더 포함할 수 있다. 일 예에 따르면, 픽셀 구동 회로(PC)는 박막 트랜지스터와 보조 커패시터의 개수에 따라 초기화 전압 등의 보상 전원을 추가로 공급받을 수도 있다. 따라서, 픽셀 구동 회로(PC)는 전류 구동 방식을 통해 발광 소자(E)를 발광시키는 공지된 발광 표시 장치의 픽셀 구동 회로(PC)로 변경 가능하며, 이 경우, 복수의 픽셀 구동 칩(120) 각각은 픽셀 구동 회로(PC)의 박막 트랜지스터의 개수와 전원의 개수에 따라서 적어도 하나의 단자(또는 범프)를 더 포함할 수 있으며, 이와 함께 기판(110) 상의 픽셀 구동 전원에 대응되는 전원 라인이 추가로 배치될 수 있다.
발광 소자(E)는 픽셀 구동 칩(120)으로부터 공급되는 구동 전류(Id)에 의해 발광할 수 있다. 이러한 발광 소자(E)의 발광에 따라 방출되는 광은 대향 기판(190)을 통과해 외부로 방출될 수도 있고, 기판(110)을 통과해 외부로 방출될 수 있다.
일 예에 따르면, 발광 소자(E)는 픽셀 구동 칩(120)과 연결된 애노드 전극(또는 제1 전극), 애노드 전극에 연결된 발광층, 및 발광층에 연결된 캐소드 전극(또는 제2 전극)(CE)을 포함할 수 있다. 발광층은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
대향 기판(190)은 기판(110) 상에 배치된 복수의 픽셀(P)을 덮을 수 있다. 예를 들어, 대향 기판(190)은 유리 기판, 플렉서블 기판 또는 플라스틱 필름(plastic film)일 수 있다. 그리고, 대향 기판(190)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 필름 또는 투명 폴리이미드(polyimide) 필름일 수 있다. 이러한 대향 기판(190)은 투명 접착층을 매개로 기판(110)과 합착될 수 있다.
게이트 구동 칩 어레이부(200)는 기판(110)의 비표시 영역(NDA)에 실장되어 제1 내지 제n 게이트 라인(GL)에 연결될 수 있다. 게이트 구동 칩 어레이부(200)는 기판(110)의 제1 비표시 영역(또는 상측 비표시 영역)에 배치된 패드부(PP)를 통해 공급되는 게이트 스타트 신호와 기준 클럭 신호에 응답하여 게이트 펄스(GP)를 순차적으로 게이트 라인(GL)에 공급할 수 있다. 예를 들어, 게이트 구동 칩 어레이부(200)는 제1 내지 제n 게이트 라인(GL)과 일대일로 연결된 제1 내지 제n 게이트 구동 칩(210)을 포함할 수 있다.
일 예에 따르면, 게이트 구동 칩 어레이부(200)는 기판(110)의 제2 비표시 영역(또는 좌측 비표시 영역) 또는 제3 비표시 영역(또는 우측 비표시 영역)에 실장되고, 싱글 피딩(Single feeding) 방식에 따라 동작하여 제1 내지 제n 게이트 라인(GL)에 순차적으로 게이트 펄스(GP)를 공급할 수 있다.
다른 예에 따르면, 게이트 구동 칩 어레이부(200)는 기판(110)의 제2 비표시 영역(또는 좌측 비표시 영역)과 제3 비표시 영역(또는 우측 비표시 영역)에 각각 실장되고, 더블 피딩(Double feeding) 방식에 따라 동작하여 제1 내지 제n 게이트 라인(GL)에 순차적으로 게이트 펄스(GP)를 공급할 수 있다.
또 다른 예에 따르면, 게이트 구동 칩 어레이부(200)는 기판(110)의 제2 비표시 영역(또는 좌측 비표시 영역)과 제3 비표시 영역(또는 우측 비표시 영역)에 각각 실장되고, 더블 피딩(Double feeding) 방식의 인터레이싱(Interlacing) 방식에 따라 동작하여 제1 내지 제n 게이트 라인(GL)에 순차적으로 게이트 펄스(GP)를 공급할 수 있다.
데이터 구동 칩 어레이부(300)는 기판(110)의 비표시 영역(DA)에 실장되어 제1 내지 제m 데이터 라인(DL)에 연결된다. 구체적으로, 데이터 구동 칩 어레이부(300)는 기판(110)의 제1 비표시 영역(또는 상측 비표시 영역)에 배치된 패드부(PP)를 통해 공급되는 데이터 신호를 데이터 전압으로 변환하여 해당하는 제1 내지 제m 데이터 라인(DL)에 공급할 수 있다. 예를 들어, 데이터 구동 칩 어레이부(300)는 제1 내지 제m 데이터 라인(DL) 각각에 해당하는 데이터 전압을 공급하기 위한 복수의 데이터 구동 칩들을 포함할 수 있다.
일 예에 따르면, 발광 표시 장치는 제어 보드(400), 타이밍 컨트롤러(500), 전원 관리 회로(600), 및 디스플레이 구동 시스템(700)를 더 포함할 수 있다.
제어 보드(400)는 신호 케이블(530)을 통해 기판(110)의 일측 비표시 영역에 배치된 패드부(PP)에 연결될 수 있다.
타이밍 컨트롤러(500)는 제어 보드(400)에 실장되고 입력되는 영상 신호의 신호 처리를 통해 디지털 데이터 신호를 생성하여 데이터 구동 칩 어레이부(300)에 제공할 수 있다. 즉, 타이밍 컨트롤러(500)는 제어 보드(400)에 마련된 유저 커넥터(510)를 통해 디스플레이 구동 시스템(700)으로부터 제공되는 영상 신호와 타이밍 동기 신호를 수신할 수 있다. 타이밍 컨트롤러(500)는 타이밍 동기 신호에 기초해 영상 신호를 표시 영역(DA)의 픽셀 배치 구조에 알맞도록 정렬하여 디지털 데이터 신호를 생성하고, 생성된 디지털 데이터 신호를 데이터 구동 칩 어레이부(300)에 제공할 수 있다. 일 예에 따르면, 타이밍 컨트롤러(500)는 디지털 데이터 신호와 기준 클럭 및 데이터 스타트 신호를 고속 직렬 인터페이스 방식, 예를 들어, EPI(Embedded point to point interface) 인터페이스 방식, LVDS(Low-Voltage Differential Signaling) 인터페이스 방식, 또는 Mini LVDS 인터페이스 방식을 통해 데이터 구동 칩 어레이부(300)에 제공할 수 있다.
그리고, 타이밍 컨트롤러(500)는 타이밍 동기 신호에 기초해 기준 클럭과 데이터 스타트 신호를 생성해 데이터 구동 칩 어레이부(300)에 제공할 수 있다.
전원 관리 회로(600)는 디스플레이 구동 시스템(700)의 파워 스플라이로부터 제공되는 입력 전원을 기반으로 트랜지스터 로직 전압과 그라운드 전압, 픽셀 구동 전원 및 복수의 기준 감마 전압을 생성할 수 있다. 트랜지스터 로직 전압과 그라운드 전압은 타이밍 컨트롤러(500) 및 데이터 구동 칩 어레이부(300) 등의 구동 전원으로 사용될 수 있고, 그라운드 전압과 픽셀 구동 전원은 복수의 픽셀(P) 및 데이터 구동 칩 어레이부(300) 각각에서 사용될 수 있으며, 복수의 기준 감마 전압은 데이터 구동 칩 어레이부(300)에서 디지털 데이터를 아날로그 데이터 전압으로 변환하는데 사용될 수 있다.
디스플레이 구동 시스템(700)은 신호 전송 부재(710)를 통해 제어 보드(500)의 유저 커넥터(510)에 연결될 수 있다. 디스플레이 구동 시스템(700)은 영상 소스로부터 영상 신호를 생성해 타이밍 컨트롤러(500)에 제공할 수 있다. 여기에서, 영상 신호는 고속 직렬 인터페이스 방식, 예를 들어 브이 바이 원(V-by-One) 인터페이스 방식을 통해 타이밍 컨트롤러(500)에 제공될 수 있다.
도 4는 도 1에 도시된 선 I-I'의 단면도로서, 이는 도 1에 도시된 디스플레이 패널에 배치된 인접한 픽셀들에 대한 단면도이다.
도 4를 참조하면, 발광 표시 장치는 기판(110), 버퍼층(111), 픽셀 구동 칩(120), 게이트 구동 칩 어레이부(200), 데이터 구동 칩 어레이부(300), 제1 평탄화층(113), 라인층, 제2 평탄화층(115), 봉지층(117), 및 발광 소자(E)를 포함할 수 있다.
기판(110)은 베이스 기판으로서, 유리, 석영, 세라믹, 또는 플라스틱 등의 절연성 물질로 이루어질 수 있다. 이러한 기판(110)은 발광 영역(EA)과 회로 영역(CA)으로 이루어진 복수의 픽셀 영역(PA)을 포함할 수 있다.
버퍼층(111)은 기판(110) 상에 마련될 수 있다. 버퍼층(111)은 기판(110)을 통해 발광 소자(E) 쪽으로 수분이 침투하는 것을 방지할 수 있다. 일 예에 따르면, 버퍼층(111)은 무기 물질로 이루어진 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 버퍼층(111)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기층이 교번하여 적층된 다중막으로 형성될 수 있다.
복수의 픽셀 구동 칩(120) 각각은 칩 실장 공정에 통해 복수의 픽셀 영역(PA) 각각의 회로 영역(CA)의 버퍼층(111) 상에 실장될 수 있다. 예를 들어, 복수의 픽셀 구동 칩(120) 각각은 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되지 않고, 픽셀 영역(PA) 중 회로 영역(CA)이 차지하는 영역을 제외한 나머지 발광 영역(EA)의 크기보다 작은 크기를 가질 수 있다. 이러한 복수의 픽셀 구동 칩(120) 각각은 전술한 바와 같이, 제1 내지 제4 범프(B1 내지 B4)를 포함하므로, 이에 대한 중복 설명은 생략하기로 한다.
복수의 픽셀 구동 칩(120)은 접착층을 매개로 버퍼층(111) 상에 부착될 수 있다. 여기에서, 접착층은 복수의 픽셀 구동 칩(120) 각각의 후면(또는 배면)에만 형성될 수 있다. 예를 들어, 칩 실장 공정에서는, 픽셀 구동 칩(120)의 후면(또는 배면)에 접착층이 코팅되어 있는 픽셀 구동 칩(120)을 진공 흡착 노즐로 진공 흡착하여 해당하는 픽셀 영역(PA)의 버퍼층(111) 상에 실장(또는 전사)할 수 있다.
선택적으로, 복수의 픽셀 구동 칩(120) 각각은 복수의 픽셀 영역(PA) 각각의 회로 영역(CA)에 형성된 복수의 오목부(112) 각각에 실장될 수도 있다.
복수의 오목부(112) 각각은 회로 영역(CA)에 배치된 버퍼층(111)의 전면(前面)으로부터 오목하게 형성될 수 있다. 예를 들어, 복수의 오목부(112) 각각은 버퍼층(111)의 전면(前面)으로부터 일정한 깊이를 갖는 홈(groove) 또는 컵(cup) 형태를 가질 수 있다. 이러한 복수의 오목부(112) 각각은 복수의 픽셀 구동 칩(120)을 개별적으로 수납하여 고정함으로써 복수의 픽셀 구동 칩(120)의 두께(또는 높이)에 따른 발광 표시 장치의 두께 증가를 최소화할 수 있다. 일 예에 따르면, 복수의 오목부(112) 각각은 픽셀 구동 칩(120)과 대응되는 형태를 가지면서 일정한 각도로 경사진 경사면을 가지도록 오목하게 형성됨으로써 픽셀 구동 칩(120)을 버퍼층(111) 상에 실장하는 실장 공정시, 회로 영역(CA)과 픽셀 구동 칩(120) 간의 미스얼라인을 최소화할 수 있다.
일 예에 따르면, 복수의 픽셀 구동 칩(120) 각각은 복수의 오목부(112) 각각에 코팅된 접착층을 매개로 복수의 오목부(112) 각각의 바닥면에 부착될 수 있다. 다른 예에 따르면, 복수의 픽셀 구동 칩(120) 각각은 복수의 오목부(112)를 포함하는 버퍼층(111)의 전면 전체에 코팅된 접착층을 매개로 복수의 오목부(112) 각각의 바닥면에 부착될 수 있다.
게이트 구동 칩 어레이부(200)는 기판(110)의 비표시 영역(NDA)에 실장되어 제1 내지 제n 게이트 라인(GL)과 일대일로 연결된 제1 내지 제n 게이트 구동 칩(210)을 포함할 수 있다. 제1 내지 제n 게이트 구동 칩(210) 각각은 픽셀 구동 칩(120)과 동일하게 접착제를 매개로 해당하는 픽셀 영역(PA)의 버퍼층(111) 상에 실장(또는 전사)되거나 픽셀 영역(PA)의 버퍼층(111)에 마련된 오목부(112)에 배치될 수 있다.
데이터 구동 칩 어레이부(300)는 기판(110)의 비표시 영역(NDA)에 실장되어 제1 내지 제m 데이터 라인(DL)과 일대일로 연결된 제1 내지 제m 데이터 구동 칩 그룹(3001 내지 300m)을 포함할 수 있다. 제1 내지 제m 데이터 구동 그룹(3001 내지 300m) 각각은 적어도 하나의 데이터 구동 칩을 포함하며, 데이터 구동 칩은 픽셀 구동 칩(120)과 동일하게 접착제를 매개로 해당하는 픽셀 영역(PA)의 버퍼층(111) 상에 실장(또는 전사)되거나 픽셀 영역(PA)의 버퍼층(111)에 마련된 오목부(112)에 배치될 수 있다.
제1 평탄화층(113)은 기판(110)의 전면(前面) 상에 배치되어 복수의 픽셀 구동 칩(120)과 제1 내지 제n 게이트 구동 칩(210)을 덮을 수 있다. 즉, 제1 평탄화층(113)은 기판(110) 상에 배치된 버퍼층(111), 복수의 픽셀 구동 칩(120), 및 제1 내지 제n 게이트 구동 칩(210)을 덮음으로써, 버퍼층(111), 복수의 픽셀 구동 칩(120), 및 제1 내지 제n 게이트 구동 칩(210) 상에 평탄면을 제공하면서, 복수의 픽셀 구동 칩(120)과 제1 내지 제n 게이트 구동 칩(210)을 고정시킬 수 있다. 예를 들어, 제1 평탄화층(113)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있다.
라인층은 제1 금속 라인들(ML1), 절연층(114), 및 제2 금속 라인들(ML2)을 포함할 수 있다.
제1 금속 라인들(ML1)은 제1 방향(X) 또는 제2 방향(Y)을 따라 표시 영역(DA)을 지나가도록 제1 평탄화층(113) 상에 배치될 수 있다. 제1 금속 라인들(ML1)은 게이트 라인들(GL)로 사용되거나 데이터 라인들(DL) 및 픽셀 구동 전원 라인들(PL)로 사용될 수 있다. 예를 들어, 제1 금속 라인들(ML1)은 게이트 라인들(GL)로 사용될 수 있다. 이 경우, 제1 금속 라인(ML1)으로 이루어진 게이트 라인(GL)은 각 픽셀 영역(PA)의 회로 영역(CA) 상으로 연장되거나 돌출되어 제1 평탄화층(113)에 마련된 제1 칩 컨택홀(CH1)을 통해 해당하는 픽셀 구동 칩(120)의 제1 범프(B1)와 전기적으로 연결됨으로써 픽셀 구동 칩(120)의 제1 범프(B1)에 게이트 펄스(GP)를 공급할 수 있다.
절연층(114)은 제1 금속 라인들(ML1)을 덮도록 기판(110) 상에 배치될 수 있다. 예를 들어, 절연층(114)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있다.
제2 금속 라인들(ML2)은 제1 금속 라인들(ML1)과 교차하는 방향을 따라 표시 영역(DA)을 지나가도록 절연층(114) 상에 배치될 수 있다. 제2 금속 라인들(ML2)은 게이트 라인들(GL)로 사용되거나 데이터 라인들(DL) 및 픽셀 구동 전원 라인들(PL)로 사용될 수 있다. 예를 들어, 제1 금속 라인들(ML1)이 게이트 라인으로 사용될 경우, 제2 금속 라인들(ML2)은 데이터 라인들(DL) 및 픽셀 구동 전원 라인들(DL)로 사용될 수 있다. 이 경우, 제2 금속 라인(ML2)으로 이루어진 데이터 라인(DL)은 각 픽셀 영역(PA)의 회로 영역(CA) 상으로 연장되거나 돌출되어 절연층(114)과 제1 평탄화층(113)에 마련된 제2 칩 컨택홀(CH2)을 통해 해당하는 픽셀 구동 칩(120)의 제2 범프(B2)와 전기적으로 연결됨으로써 픽셀 구동 칩(120)의 제2 범프(B2)에 데이터 전압을 공급할 수 있다. 그리고, 제2 금속 라인(ML2)으로 이루어진 픽셀 구동 전원 라인(PL)은 각 픽셀 영역(PA)의 회로 영역(CA) 상으로 연장되거나 돌출되어 절연층(114)과 제1 평탄화층(113)에 마련된 제3 칩 컨택홀(CH3)을 통해 해당하는 픽셀 구동 칩(120)의 제3 범프(B3)와 전기적으로 연결됨으로써 픽셀 구동 칩(120)의 제3 범프(B3)에 픽셀 구동 전원(VDD)을 공급할 수 있다. 여기에서, 제3 칩 컨택홀(CH3)은 제2 칩 컨택홀(CH2)과 함께 형성된다.
제1 금속 라인들(ML1)과 제2 금속 라인들(ML2) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
제2 평탄화층(115)은 라인층 덮도록 기판(110) 상에 배치될 수 있다. 즉, 제2 평탄화층(115)은 제2 금속 라인들(ML2)과 절연층(114)을 덮도록 기판(110) 상에 형성됨으로써, 제2 금속 라인들(ML2)과 절연층(114) 상에 평탄면을 제공할 수 있다. 예를 들어, 제2 평탄화층(113)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
봉지층(117)은 발광 소자(E)을 덮도록 기판(110) 상에 배치될 수 있다. 일 예에 따르면, 봉지층(117)은 발광 소자(E)의 발광층(EL)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 일 예에 따르면, 봉지층(117)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기 물질을 포함할 수 있다.
선택적으로, 봉지층(117)은 적어도 하나의 유기막을 더 포함할 수 있다. 유기막은 이물들(particles)이 봉지층(117)을 뚫고 발광 소자층으로 침투하는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 일 예에 따르면, 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 아미드 수지(polyamide resin), 폴리 이미드 수지(polyimide resin), 벤조사이클로부텐(benzocyclobutene) 수지, 및 불소 수지 중 어느 하나의 유기 물질로 이루어질 수 있다.
발광 소자(E)는 복수의 애노드 전극(AE), 발광층(EL), 캐소드 전극(CE), 및 뱅크층(BL)을 포함할 수 있다.
복수의 애노드 전극(AE) 각각은 각 픽셀 영역(PA)마다 개별적으로 패터닝될 수 있다. 복수의 애노드 전극(AE) 각각은 해당하는 픽셀 영역(PA) 상의 제2 평탄화층(115)에 마련된 애노드 컨택홀(CH3)을 통해 해당하는 픽셀 구동 칩(120)의 제4 범프(B4)에 전기적으로 연결됨으로써 픽셀 구동 칩(120)의 제4 범프(B4)를 통해서 구동 전류(Id)를 공급받을 수 있다. 일 예에 따르면, 복수의 애노드 전극(AE) 각각은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 복수의 애노드 전극(AE) 각각은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.
발광층(EL)은 복수의 애노드 전극(AE) 상의 발광 영역(EA)에 배치될 수 있다.
일 예에 따르면, 발광층(EL)은 백색 광을 방출하기 위한 2 이상의 서브 발광층을 포함할 수 있다. 예를 들어, 발광층(EL)은 제1 광과 제2 광의 혼합에 의해 백색 광을 방출하기 위한 제1 서브 발광층과 제2 서브 발광층을 포함할 수 있다. 여기에서, 제1 서브 발광층은 제1 광을 방출하는 것으로, 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 어느 하나를 포함할 수 있다. 그리고, 제2 서브 발광층은 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 제1 광과 보색 관계를 갖는 광을 방출하는 발광층을 포함할 수 있다. 이러한 발광층(EL)은 백색 광을 방출하기 때문에 픽셀 영역(PA)들마다 개별적으로 패터닝되지 않고 복수의 애노드 전극(AE)과 뱅크층(BL)을 덮도록 기판(110) 상에 형성될 수 있다.
추가적으로, 발광층(EL)은 발광층의 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다.
캐소드 전극(CE)은 발광층(EL)을 덮도록 배치될 수 있다. 일 예에 따르면, 캐소드 전극(CE)은 발광층(EL)에서 방출되는 광이 대향 기판(190) 쪽으로 투과될 수 있도록 TCO(Transparent Conductive Oxide)와 같은 투명 도전성 물질인 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide) 등으로 형성될 수 있다.
뱅크층(BL)은 복수의 픽셀 영역(PA) 각각에 발광 영역(EA)을 정의하는 것으로, 픽셀 정의막(또는 분리막)으로 표현될 수도 있다. 구체적으로, 뱅크층(BL)은 복수의 애노드 전극(AE) 각각의 가장자리와 제2 평탄화층(115) 상에 마련되어 픽셀 영역(PA)의 회로 영역(CA)과 중첩됨으로써 각 픽셀 영역(PA) 내에 발광 영역(EA)을 정의할 수 있다. 예를 들어, 뱅크층(BL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 아미드 수지(polyamide resin), 폴리 이미드 수지(polyimide resin), 벤조사이클로부텐(benzocyclobutene) 수지, 및 불소 수지 중 어느 하나의 유기 물질로 이루어질 수 있다. 다른 예를 들어, 뱅크층(BL)은 검정색 안료를 포함하는 감광 물질로 이루어질 수 있으며, 이 경우, 뱅크층(BL)은 차광 패턴의 역할을 할 수 있다.
대향 기판(190)은 컬러 필터 어레이 기판으로 정의될 수 있다. 일 예에 따르면, 대향 기판(190)은 배리어층(191), 블랙 매트릭스(193), 및 컬러 필터층(195)을 포함할 수 있다.
배리어층(191)은 기판(110)과 마주하는 대향 기판(190)의 일면 전체에 형성되어 외부의 수분 또는 습기가 침투하는 것을 방지할 수 있다. 일 예에 따르면, 배리어층(191)은 무기 물질로 이루어진 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 배리어층(191)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기층이 교번하여 적층된 다중막으로 형성될 수 있다.
블랙 매트릭스(193)는 기판(110)에 마련된 뱅크층(BL)과 중첩되도록 배리어층(191) 상에 배치됨으로써 각 픽셀 영역(PA)의 발광 영역(EA)과 중첩되는 복수의 투과부를 정의할 수 있다. 일 예에 따르면, 블랙 매트릭스(193)는 크롬(Cr 또는 CrOx) 등의 불투명 금속 물질 또는 수지 물질로 이루어지거나 광 흡수 물질로 이루어질 수 있다.
컬러필터(195)는 블랙 매트릭스(193)에 의해 마련된 복수의 투과부 각각에 배치될 수 있다. 일 예에 따르면, 컬러필터(195)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나의 컬러 필터를 포함할 수 있다. 예를 들어, 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터는 제1 방향(X)을 따라 반복되게 배치될 수 있다.
선택적으로, 컬러 필터(195)는 발광층(EL)으로부터 입사되는 광에 따라 재발광하여 미리 설정된 색상의 광을 방출하는 크기를 갖는 양자점을 포함할 수 있다. 여기에서, 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, 또는 AlSb 등에서 선택될 수 있다. 예를 들어, 적색 컬러 필터는 적색 광을 방출하는 CdSe 또는 InP의 양자점을 포함할 수 있고, 녹색 컬러 필터는 녹색 광을 방출하는 CdZnSeS의 양자점을 포함할 수 있으며, 청색 컬러 필터는 청색 광을 방출하는 ZnSe의 양자점을 포함할 수 있다. 이와 같이, 컬러 필터(193)이 양자점을 포함하는 경우, 색재현율이 높아질 수 있다.
대향 기판(190)은 투명 접착층(150)을 매개로 기판(110)과 대향 합착될 수 있다. 여기에서, 투명 접착층(150)은 충진제로 표현될 수도 있다. 일 예에 따르면, 투명 접착층(150)은 기판(110)과 대향 기판(190) 사이에 충진될 수 있는 물질로 이루어지며, 광을 투과시킬 수 있는 투명 에폭시(epoxy) 물질로 이루어질 수 있으나 반드시 이에 한정되지 않는다. 이러한 투명 접착층(150)은 잉크젯(inkjet), 슬릿 코팅(slit coating), 또는 스크린 프린팅(screen printing) 등의 공정에 의해 기판(110) 상에 형성될 수 있으나, 이에 한정되지 않고 대향 기판(190)에 형성될 수도 있다.
추가적으로, 발광 표시 장치는 투명 접착층(150)의 외곽부를 둘러싸는 댐 패턴(170)을 더 포함할 수 있다.
댐 패턴(170)은 대향 기판(190)의 가장자리에 폐루프 형태로 마련될 수 있다. 일 에에 따르면, 댐 패턴(170)은 대향 기판(190)에 마련된 배리어층(191)의 가장자리에 일정한 높이를 가지도록 마련될 수 있다. 그리고, 댐 패턴(170)은 투명 접착층(150)의 퍼짐 또는 넘침을 차단하는 역할을 하며, 기판(110)과 대향 기판(190)을 합착시키는 역할도 한다. 일 예에 따르면, 댐 패턴(170)은 자외선과 같은 광에 의해 경화될 수 있는 고점도 레진, 예를 들어 에폭시(epoxy) 물질로 이루어질 수 있다. 그리고, 댐 패턴(170)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 물질을 포함하는 에폭시(epoxy) 물질로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 따라서, 댐 패턴(170)은 외부의 수분 및/또는 산소가 합착된 기판(110)과 대향 기판(190) 사이로 침투하는 것을 차단하여 수분 및/또는 산소로부터 발광층(EL)을 보호함으로써 수분 및/또는 산소에 의해 발광층(EL)의 수명 저하를 방지하면서 발광층(EL)의 신뢰성을 증가시킬 수 있다.
도 5는 본 출원의 일 예에 따른 발광 표시 장치에서, 캐소드 전극과 캐소드 전원 라인 간의 연결 구조를 나타내는 도면이다.
도 5를 참조하면, 기판(110)은 표시 영역(DA)을 지나가도록 절연층(114) 상에 적어도 하나의 데이터 라인(DL) 사이에 두고 서로 나란하게 배치된 복수의 캐소드 전원 라인을 더 포함할 수 있다.
복수의 캐소드 전원 라인 각각은 패드부(PP)를 통해 전원 관리 회로(600)로부터 캐소드 전원, 예를 들어 그라운드 전압을 입력 받을 수 있다. 복수의 캐소드 전원 라인 각각은 제2 금속 라인들(ML2) 중에서 선택될 수 있다. 즉, 제 2 금속 라인들(ML2) 중 일부는 복수의 캐소드 전원 라인으로 사용될 수 있다. 복수의 캐소드 전원 라인 각각은 표시 영역(DA) 상에서 캐소드 전극(CE)과 전기적으로 연결될 수 있다. 일 예에 따르면, 뱅크층(BL)은 복수의 캐소드 전원 라인(CPL) 각각과 캐소드 전극(CE)이 전기적으로 접속되는 복수의 캐소드 보조 컨택부(CBP)를 포함할 수 있다.
복수의 캐소드 보조 컨택부(CBP) 각각은 복수의 캐소드 연결 전극(CCE) 및 복수의 전극 노출부(EEP)를 포함할 수 있다.
복수의 캐소드 연결 전극(CCE)은 뱅크층(BL)과 중첩되는 제2 평탄화층(115) 상에 섬 형태로 배치되는 것으로, 애노드 전극(AE)과 함께 동일한 물질로 형성될 수 있다. 캐소드 연결 전극(CCE)의 중앙부를 제외한 나머지 가장자리는 뱅크층(BL)에 의해 둘러싸임으로써 인접한 애노드 전극(AE)과 이격되어 전기적으로 분리될 수 있다. 캐소드 연결 전극(CCE)은 제2 평탄화층(115)에 마련된 캐소드 컨택홀을 통해서 해당하는 캐소드 전원 라인(CPL)과 전기적으로 연결될 수 있다. 이때, 하나의 캐소드 전원 라인(CPL)은 적어도 하나의 캐소드 컨택홀을 통해서 적어도 하나의 캐소드 연결 전극(CCE)과 전기적으로 연결될 수 있다.
복수의 전극 노출부(EEP) 각각은 복수의 캐소드 연결 전극(CCE) 각각과 중첩되는 뱅크층(BL)에 배치되어 복수의 캐소드 연결 전극(CCE) 각각을 노출시킬 수 있다. 이에 따라, 캐소드 전극(CE)은 복수의 전극 노출부(EEP) 각각을 통해 노출된 복수의 캐소드 연결 전극(CCE) 각각과 전기적으로 연결되고, 복수의 캐소드 연결 전극(CCE) 각각을 통해 복수의 캐소드 전원 라인(CPL) 각각과 전기적으로 연결됨으로써 상대적으로 낮은 저항을 가질 수 있다. 특히, 복수의 캐소드 전원 라인(CPL) 각각으로부터 복수의 캐소드 연결 전극(CCE) 각각을 통해 캐소드 전원을 공급 받음으로써 캐소드 전극(CE)에 공급되는 캐소드 전압의 전압 강하(IR drop)에 의한 휘도 불균일이 방지될 수 있다.
일 예예 따르면, 기판(110)은 격벽부(140)를 더 포함할 수 있다.
격벽부(140)는 복수의 캐소드 연결 전극(CCE) 각각에 배치된 격벽 지지부(141), 및 격벽 지지부(141) 상에 배치된 격벽(143)을 포함할 수 있다.
격벽 지지부(141)는 복수의 캐소드 연결 전극(CCE) 각각의 중앙부에 사다리꼴 형태의 단면을 갖는 테이퍼 구조로 형성될 수 있다.
격벽(143)은 격벽 지지부(141) 상에 하면의 폭이 상면의 폭보다 좁은 역테이퍼 구조를 가지도록 형성되어 해당하는 전극 노출부(EEP)를 가릴 수 있다. 예를 들어, 격벽(143)은 격벽 지지부(141)에 지지된 제1 폭을 갖는 하면, 제1 폭보다 크고 전극 노출부(EEP)의 폭과 같거나 큰 제2 폭을 갖는 상면, 하면과 상면 사이에 경사지게 배치되어 전극 노출부(EEP)를 가리는 경사면을 포함할 수 있다. 이러한 격벽(143)의 상면은 평면적으로 전극 노출부(EEP)의 크기와 같거나 큰 크기를 가지도록 형성되어 전극 노출부(EEP)를 덮음으로써 발광층(EL)의 증착시 발광 물질이 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE)으로 침투하는 것을 방지하고, 이를 통해 캐소드 전극(CE)의 증착시 캐소드 전극 물질을 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE)에 전기적으로 연결시킬 수 있다. 격벽(143)의 경사면과 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE) 사이에는 침투 공간(또는 공극)이 마련되고, 캐소드 전극(CE)의 가장자리는 침투 공간을 통해서 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE)과 전기적으로 연결될 수 있다.
도 6은 도 1에 도시된 선 I-I'의 다른 단면도이다.
도 6을 참조하면, 도 4에 도시된 배리어층(191)과 블랙 매트릭스(193) 및 컬러 필터층(195)은 대향 기판(190)에 배치되지 않고 기판(110)의 봉지층(117) 상에 배치될 수도 있다.
블랙 매트릭스(193)는 기판(110)에 마련된 뱅크층(BL)과 중첩되도록 봉지층(117)의 전면(前面)에 직접적으로 형성됨으로써 각 픽셀 영역(PA)의 발광 영역(EA)과 중첩되는 복수의 투과부를 정의할 수 있다.
컬러 필터층(195)은 블랙 매트릭스(193)에 의해 마련된 복수의 투과부 각각에 의해 노출된 봉지층(117)의 전면(前面)에 형성된다. 이러한 컬러 필터층(195)은 봉지층(117)에 형성되는 것을 제외하고는 전술한 바와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
일 예에 따르면, 배리어층(191)은 컬러 필터층(195)과 블랙 매트릭스(193)을 덮도록 봉지층(117)의 전면(前面)에 형성되어 블랙 매트릭스(193)와 컬러 필터층(195) 상에 평탄면을 제공할 수 있다. 이때, 배리어층(191)은 고온 공정에 의해 형성될 경우, 기판(110) 상에 배치되어 있는 발광층(EL) 등이 고온에 의해 손상될 수 있다. 이에 따라, 배리어층(191)은 고온에 취약한 발광층(EL)의 손상을 방지하기 위해 섭씨 100도 이하의 저온에서 형성 가능한 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 유기 절연 물질로 형성되는 것이 바람직하다.
대향 기판(190)은 투명 접착층(150) 대신에 광학 점착 부재(197)를 매개로 하여 배리어층(191)의 전면(前面)에 부착될 수 있다. 여기에서, 광학 점착 부재(197)는 OCA(Optically Clear Adhesive), OCR(Optically Clear Resin), 또는 PSA(Pressure Sensitive Adhesive)일 수 있다.
한편, 대향 기판(190)이 광학 점착 부재(197)를 매개로 하여 배리어층(191)의 전면(前面)에 부착됨에 따라 전술한 댐 패턴(170)은 생략될 수도 있다.
도 7은 도 1에 도시된 선 I-I'의 또 다른 단면도이다.
도 7을 참조하면, 도 6에 도시된 컬러 필터층(195)은 각 픽셀 영역(PA)의 발광 영역(EA)과 중첩되도록 애노드 전극(AE)과 기판(110) 사이에 배치될 수 있다. 예를 들어, 컬러 필터층(195)은 각 픽셀 영역(PA)의 발광 영역(EA)과 중첩되는 제2 평탄화층(115) 또는 버퍼층(111) 상에 배치될 수 있다. 이 경우, 애노드 전극(AE)은 투명 도전성 물질로 형성되고, 캐소드 전극(CE)은 반사율이 높은 금속 물질로 형성됨으로써 발광층(EL)에서 방출되는 광은 컬러 필터층(195)과 기판(110)을 차례로 통과하여 외부로 방출될 수 있다. 이와 같은 컬러 필터층(195)의 배치 구조가 적용될 경우, 대향 기판(190)은 광학 점착 부재(197)를 매개로 하여 봉지층(117)에 부착되며, 배리어층(191)과 블랙 매트릭스(193)는 생략된다.
도 8은 도 2에 도시된 게이트 구동 칩 어레이부를 나타내는 도면이다. 도 9는 도 8에 도시된 하나의 게이트 구동 칩을 나타내는 도면이고, 도 10은 도 8에 도시된 게이트 구동 칩 어레이부의 입출력 신호를 나타내는 파형도이다. 도 11은 도 8에 도시된 게이트 버퍼 칩의 구조를 개략적으로 나타내는 도면이고, 도 12는 도 8에 도시된 선 II-II'의 단면도이다.
도 8 내지 도 12를 참조하면, 게이트 구동 칩 어레이부(200)는 제1 내지 제n 게이트 라인(GL1 내지 GLn)과 일대일로 연결된 제1 내지 제n 게이트 구동 칩(210)을 포함할 수 있다. 여기에서, 제1 내지 제n 게이트 구동 칩(210) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
제1 내지 제n 게이트 구동 칩(210) 각각은 캐스케이드 방식으로 서로 접속됨으로써 제1 게이트 구동 칩(210)에서부터 제n 게이트 구동 칩(210)까지 순차적으로 동작하여 제1 내지 제n 게이트 라인(GL1 내지 GLn)에 순차적으로 게이트 펄스(GP)를 공급할 수 있다.
제1 내지 제n 게이트 구동 칩(210) 각각은 게이트 클럭(GCLK)에 따라 게이트 스타트 신호(Vst)를 해당하는 게이트 라인(GL)에 게이트 펄스(GP)로 출력하고, 출력 신호(Vout)와 게이트 클럭(GCLK)를 다음 단에 배치된 게이트 구동 칩(210)에 공급할 수 있다. 여기에서, 게이트 스타트 신호(Vst)는 타이밍 컨트롤러로부터 하나의 게이트 스타트 신호 라인(201)을 통해 제1 게이트 구동 칩(210)에 공급되고, 게이트 클럭(GCLK)은 타이밍 컨트롤러로부터 하나의 게이트 클럭 신호 라인(202)을 통해 제1 게이트 구동 칩(210)에 공급될 수 있다.
일 예에 따르면, 제1 내지 제n 게이트 구동 칩(210) 각각은 쉬프트 레지스터(211) 및 레벨 쉬프터(215)를 포함할 수 있다. 예를 들어, 제1 내지 제n 게이트 구동 칩(210) 각각은 제1 내지 제 8 단자(T1 내지 T8)를 포함할 수 있다.
제1 게이트 구동 칩(210)의 쉬프트 레지스터(211)는 제2 단자(T2)를 통해 공급되는 게이트 클럭(GCLK)에 따라 제1 단자(T1)를 통해 공급되는 게이트 스타트 신호(Vst)를 쉬프트시켜 쉬프트 신호로 출력할 수 있다. 예를 들어, 쉬프트 레지스터(211)는 게이트 클럭(GCLK)의 라이징 시점마다 게이트 스타트 신호(Vst)의 전압 레벨에 대응되는 전압 레벨을 갖는 쉬프트 신호를 출력할 수 있다.
제1 게이트 구동 칩(210)의 레벨 쉬프터(215)는 게이트 온 전압(Von)과 게이트 오프 전압(Vss)을 이용하여 쉬프트 레지스터(211)로부터 출력되는 쉬프트 신호를 게이트 온 전압(Von) 또는 게이트 오프 전압(Vss)을 갖는 게이트 펄스(GP)로 레벨 쉬프팅시켜 출력할 수 있다. 게이트 펄스(GP)는 제5 단자(T5)를 통해 제1 게이트 라인(GL1)에 공급됨과 동시에 제8 단자(T8)를 통해 게이트 스타트 신호(Vst)로서 제2 게이트 구동 칩(210)의 제1 단자(T1)에 공급될 수 있다. 그리고, 제1 게이트 구동 칩(210)의 제2 단자(T2)를 통해 공급되는 게이트 클럭(GCLK)은 제7 단자(T7)를 통해 게이트 클럭(GCLK)로서 제2 게이트 구동 칩(210)의 제2 단자(T2)에 공급될 수 있다. 여기에서, 게이트 온 전압(Von)은 전원 관리 회로(600)로부터 제공되는 픽셀 구동 전원으로서, 제4 단자(T4)를 통해 레벨 쉬프터(215)에 공급될 수 있으며, 게이트 오프 전압(Voff)는 전원 관리 회로(600)로부터 제공되는 그라운드 전압으로서, 제6 단자(T6)를 통해 레벨 쉬프터(215)에 공급될 수 있다.
제2 내지 제n 게이트 구동 칩(210) 각각의 쉬프트 레지스터(211)는 제1 단자(T1)를 통해 이전 단 게이트 구동 칩(210)의 제8 단자(T8) 및 제7 단자(T7) 각각으로부터 공급되는 게이트 쉬프트 신호(Vst)와 게이트 클럭(GCLK)를 각각 수신하고, 수신된 게이트 클럭(GCLK)에 따라 게이트 쉬프트 신호(Vst)를 쉬프트 신호로 출력할 수 있다.
제2 내지 제n 게이트 구동 칩(210) 각각의 레벨 쉬프터(215)는 게이트 온 전압(Von)과 게이트 오프 전압(Vss)을 이용하여 쉬프트 레지스터(211)로부터 출력되는 쉬프트 신호를 게이트 온 전압(Von) 또는 게이트 오프 전압(Vss)을 갖는 게이트 펄스(GP)로 레벨 쉬프팅시켜 출력할 수 있다. 여기에서, 제2 내지 제n 게이트 구동 칩(210) 각각의 레벨 쉬프터(215)로부터 출력되는 게이트 펄스(GP)는 해당하는 게이트 라인에 공급됨과 동시에 다음 단 게이트 구동 칩(210)의 게이트 스타트 신호로 새롭게 공급하고, 제2 내지 제n 게이트 구동 칩(210) 각각에 공급되는 게이트 클럭(GCLK) 역시 다음 단 게이트 구동 칩(210)의 게이트 클럭 신호(FCLK)로 새롭게 공급될 수 있다.
추가적으로, 제1 내지 제n 게이트 구동 칩(210) 각각은 레벨 쉬프터(215)의 출력 단자와 제5 단자(T5) 사이에 버퍼를 더 포함할 수 있다.
버퍼는 인버터 타입의 버퍼로서, 레벨 쉬프터(215)의 출력 단자와 제5 단자(T5) 사이에 직렬 접속된 짝수개의 인버터를 포함할 수 있다. 이러한 버퍼는 게이트 온 전압(Von)과 게이트 오프 전압(Vss)을 이용하여 레벨 쉬프터(215)로부터 출력되는 게이트 펄스(GP)를 버퍼링하여 제5 단자(T5)로 출력함으로써 게이트 라인(GL)의 전체 로드에 따른 게이트 라인(GL)의 위치별 게이트 펄스(GP)의 폴링 시간의 편차를 최소화할 수 있다.
이와 같은 제1 내지 제n 게이트 구동 칩(210)은 서로 캐스케이드 방식으로 접속되어 게이트 스타트 신호와 게이트 클럭 신호를 다음 단 게이트 구동칩(210)에 캐스케이드 방식으로 전달함으로써 게이트 구동 칩 어레이부(200)에서 필요로 하는 라인 개수를 줄일 수 있다.
일 예에 따르면, 제1 내지 제n 게이트 구동 칩(210) 각각은 게이트 펄스 변조기(213)를 더 포함할 수 있다.
게이트 펄스 변조기(213)는 제3 단자(T3)를 통해 공급되는 게이트 변조 신호(GMS)에 따라 쉬프트 레지스터(211)로부터 출력되는 쉬프트 신호의 게이트 온 전압(Von)을 게이트 펄스 변조 전압(Vgpm)으로 변조한다. 여기에서, 게이트 변조 신호(GMS)는 타이밍 컨트롤러로부터 제3 단자(T3)를 통해 게이트 펄스 변조기(213)에 공급되는 것으로, 쉬프트 신호가 게이트 온 전압(Von)에서 게이트 하이 변조 전압(VGH_GPM)으로 감소하는 기울기 또는 시간을 변조함으로써 픽셀 구동 칩에 내장된 스위칭 트랜지스터의 턴-오프시 발생되는 킥-백 전압으로 인한 화질 저하를 방지하기 위한 신호이다. 이에 따라, 게이트 펄스 변조기(213)는 게이트 변조 신호(GMS)에 따라 쉬프트 레지스터(211)로부터 출력되는 쉬프트 신호의 게이트 온 전압(Von)을 게이트 펄스 변조 전압(Vgpm)으로 변조함으로써 상기 킥-백 전압으로 인한 화질 저하를 방지할 수 있다.
그리고, 제1 내지 제n 게이트 구동 칩(210) 각각의 레벨 쉬프터(215)는 게이트 온 전압(Von)과 게이트 오프 전압(Vss)을 이용하여 게이트 펄스 변조기(213)로부터 출력되는 변조된 쉬프트 신호를 게이트 온 전압(Von) 또는 게이트 오프 전압(Vss)을 갖는 게이트 펄스(GP)로 레벨 쉬프팅시켜 출력할 수 있다.
선택적으로, 본 예에 따른 제1 내지 제n 게이트 구동 칩(210) 각각은 제3 단자(T3)를 통해 공급되는 게이트 변조 신호(GMS)를 공급받지 않고, 제2 단자(T2)를 통해 입력되는 게이트 클럭(GCLK)을 기반으로 자체적으로 게이트 변조 신호(GMS)를 생성하는 게이트 변조 신호 생성부를 더 포함할 수 있다.
일 예에 따르면, 게이트 변조 신호 생성부는 RC 지연회로를 포함할 수 있다. RC 지연회로는 미리 설정된 저항 값과 커패시터 값에 따른 RC 시정수에 따라 게이트 클럭(GCLK)을 지연시켜 게이트 변조 신호(GMS)를 생성할 수 있다.
다른 예에 따르면, 게이트 변조 신호 생성부는 제1 단자(T1)를 통해 입력되는 게이트 스타트 신호(Vst)에 응답하여 내부 클럭 신호를 생성하는 내부 오실레이터, 및 내부 클럭 신호를 카운팅하여 게이트 변조 신호(GMS)를 생성하는 내부 카운터를 포함할 수 있다.
추가적으로, 제1 내지 제n 게이트 구동 칩(210) 각각에서, 게이트 클럭(GCLK)의 출력 시점은 게이트 펄스(GP)의 출력 시점으로부터 지연될 수 있다. 즉, 게이트 구동 칩(210)에서 출력되는 게이트 클럭(GCLK)의 출력 시점은 게이트 펄스(GP)의 출력 시점보다 늦도록 설정됨으로써 다음 단 게이트 구동 칩(210)의 게이트 스타트 신호로 공급되는 게이트 펄스(GP)의 안정적인 라이징 시간을 확보할 수 있다. 이를 위해, 제1 내지 제n 게이트 구동 칩(210) 각각은 클럭 지연기(217)를 더 포함할 수 있다. 클럭 지연기(217)는 제2 단자(T2)를 통해 입력되는 게이트 클럭(GCLK)를 미리 설정된 시간만큼 지연시켜 제7 단자(T7)를 통해 출력한다. 예를 들어, 클럭 지연기(217)는 RC 시정수를 이용한 RC 회로로 구현될 수 있다.
발광 표시 장치는 기판의 표시 영역(DA)에 실장되고 제1 내지 제n 게이트 라인(GL1 내지 GLn) 각각에 접속된 게이트 버퍼(250)를 더 포함할 수 있다. 여기에서, 게이트 버퍼(250)는 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
먼저, 고해상도 및 대면적의 디스플레이 패널을 포함하는 발광 표시 장치에서는 120Hz 이상의 프레임 주파수에 따라 고속 구동을 하게 되고, 이로 인하여 하나의 게이트 라인(GL)에 인가되는 게이트 펄스는 게이트 라인(GL)의 전체 로드에 따른 게이트 라인(GL)의 위치별 폴링 시간이 달라짐으로써 디스플레이 패널의 좌우 간의 휘도 편차로 인한 화질 불량이 발생할 수 있다. 이에 따라, 발광 표시 장치는 제1 내지 제n 게이트 라인(GL1 내지 GLn) 각각에 적어도 하나의 게이트 버퍼(250)를 배치함으로써 게이트 라인(GL)의 로드 편차로 인한 화질 불량을 방지할 수 있다.
일 예에 따르면, 제1 내지 제n 게이트 라인(GL1 내지 GLn) 각각은 표시 영역(DA) 상에 배치된 분리부에 의해 분할된 제1 및 제2 분할 라인(GLa, GLb)을 포함할 수 있다.
게이트 버퍼(250)는 제1 내지 제n 게이트 라인(GL1 내지 GLn) 각각의 제1 및 제2 분할 라인(GLa, GLb) 사이의 분리부와 중첩되도록 버퍼층(111) 상에 실장되거나 버퍼층(111)에 마련된 오목부(112)에 실장되어 제1 및 제2 분할 라인(GLa, GLb) 사이를 전기적으로 연결하고, 제1 분할 라인(GLa)을 통해 공급되는 게이트 펄스를 버퍼링하여 제2 분할 라인(GLb)에 공급할 수 있다.
일 예에 따르면, 게이트 버퍼(250)는 버퍼 칩으로 구현될 수 있고, 제1 내지 제4 범프(B1 내지 B4)와 제1 및 제2 인버터(251, 253)를 포함할 수 있다.
제1 범프(B1)는 제1 분할 라인(GLa)과 전기적으로 연결되고, 제1 분할 라인(GLa)으로부터 게이트 펄스를 입력 받을 수 있다. 예를 들어, 제1 범프(B1)는 제1 분할 라인(GLa)과 중첩되는 제1 평탄화층(113)에 마련된 제1 범프 컨택홀(CHb1)을 통해서 제1 분할 라인(GLa)과 전기적으로 연결될 수 있다.
제2 범프(B2)는 제2 분할 라인(GLb)과 전기적으로 연결되고, 짝수개의 인버터(251, 253)로부터 출력되는 게이트 펄스를 제2 분할 라인(GLb)으로 출력할 수 있다. 예를 들어, 제2 범프(B2)는 제2 분할 라인(GLb)과 중첩되는 제1 평탄화층(113)에 마련된 제2 범프 컨택홀(CHb2)을 통해서 제2 분할 라인(GLb)과 전기적으로 연결될 수 있다.
제3 범프(B3)는 인접한 픽셀 구동 전원 라인(PL)과 전기적으로 연결되고, 픽셀 구동 전원 라인(PL)으로부터 픽셀 구동 전원(VDD)을 입력 받을 수 있다. 예를 들어, 제3 범프(B3)는 인접한 픽셀 구동 전원 라인으로부터 돌출된 돌출 전극(PLa)과 중첩되는 절연층(114)과 제1 평탄화층(113)에 마련된 제3 범프 컨택홀을 통해서 픽셀 구동 전원 라인(PL)과 전기적으로 연결될 수 있다.
제4 범프(B4)는 인접한 캐소드 전원 라인(CPL)과 전기적으로 연결되고 캐소드 전원 공급 라인으로부터 캐소드 전원(Vss)을 입력 받을 수 있다. 예를 들어, 제4 범프(B4)는 인접한 캐소드 전원 라인(CPL)으로부터 돌출된 돌출 전극(CPLa)과 중첩되는 절연층(114)과 제1 평탄화층(113)에 마련된 제4 범프 컨택홀을 통해서 캐소드 전원 라인(CPL)과 전기적으로 연결될 수 있다. 선택적으로, 제4 범프(B4)는 게이트 버퍼(250)의 실장 위치에 따라 캐소드 전원 라인(CPL)과 전기적으로 연결되지 않고, 복수의 캐소드 연결 전극(CCE)을 통해서 캐소드 전극(CE)과 직접적으로 연결될 수도 있다.
제1 인버터(251)는 제3 범프(B3)를 통해 공급되는 픽셀 구동 전원(VDD)과 제4 범프(B4)를 통해 공급되는 캐소드 전원(Vss)을 이용하여 제1 범프(B1)를 통해 제1 분할 라인(GLa)으로부터 공급되는 게이트 펄스를 논리 반전시켜 제2 인버터(253)로 출력할 수 있다.
제2 인버터(253)는 제3 범프(B3)를 통해 공급되는 픽셀 구동 전원(VDD)과 제4 범프(B4)를 통해 공급되는 캐소드 전원(Vss)을 이용하여 제1 인버터(251)로부터 공급되는 논리 반전된 게이트 펄스를 다시 논리 반전시켜 제2 범프(B2)로 출력할 수 있다.
추가적으로, 도 8에서는 제1 내지 제n 게이트 라인(GL1 내지 GLn) 각각에 하나의 게이트 버퍼(250)가 접속되는 것으로 도시하였지만, 이에 한정되지 않고 제1 내지 제n 게이트 라인(GL1 내지 GLn) 각각에는 게이트 라인(GL)의 전체 로드를 기반으로 2개 이상의 게이트 버퍼(250)가 접속될 수 있다.
이와 같은, 게이트 버퍼(250)는 인버터 타입의 버퍼로서, 픽셀 구동 전원(VDD)과 캐소드 전원(Vss)을 이용하여 해당하는 게이트 라인(GL1 내지 GLn)에 공급되는 게이트 펄스를 버퍼링함으로써 게이트 라인(GL)의 전체 로드에 따른 게이트 라인(GL)의 위치별 게이트 펄스(GP)의 폴링 시간의 편차를 최소화하고, 이를 통해 게이트 라인(GL)의 로드 편차로 인한 화질 불량을 방지할 수 있다. 이 경우, 제1 내지 제n 게이트 구동 칩(210) 각각에 내장된 버퍼는 생략되거나 상대적으로 작은 크기를 가지도록 구성될 수 있다. 따라서, 발광 표시 장치는 표시 영역(DA) 상에 배치된 게이트 라인들(GL) 각각에 게이트 버퍼(250)를 배치함으로써 제1 내지 제n 게이트 구동 칩(210) 각각의 크기를 감소시킬 수 있으며, 제1 내지 제n 게이트 구동 칩(210) 만으로도 초대면적의 디스플레이 패널에 배치된 게이트 라인을 구동할 수 있다.
한편, 표시 영역(DA) 상에 배치된 게이트 버퍼(250)는 캐소드 전원 공급 라인 또는 캐소드 전극(CE)에 연결되어 캐소드 전원(Vss)을 입력받음에 따라 캐소드 전극(CE)에 공급되는 캐소드 전원(Vss)이 게이트 버퍼(250)의 동작에 따라 변화될 수 있다. 하지만, 본 출원에 따른 발광 표시 장치는 복수의 캐소드 전원 라인(CPL)을 통해 캐소드 전원(Vss)을 캐소드 전극(CE)에 보다 안정적이면서 보다 균일하게 공급함으로써 캐소드 전극(CE)에 인가되는 캐소드 전원(Vss)이 게이트 버퍼(250)의 동작에 따라 변화되는 것을 방지할 수 있다.
도 13은 도 2에 도시된 데이터 구동 칩 어레이부를 나타내는 도면이다.
도 13을 도 1 및 도 2와 결부하면, 데이터 구동 칩 어레이부(300)는 데이터 수신 칩 어레이(310) 및 제1 내지 제m 데이터 래치 칩(L1 내지 Lm)을 포함할 수 있다. 여기에서, 제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
데이터 수신 칩 어레이(310)는 입력되는 디지털 데이터 신호(Idata)를 수신하고 1 수평 라인 단위의 픽셀 데이터를 출력한다. 데이터 수신 칩 어레이(310)는 고속 직렬 인터페이스 방식, 예를 들어, EPI(Embedded Point to point Interface) 방식, LVDS(Low-Voltage Differential Signaling) 인터페이스 방식, 또는 Mini LVDS 인터페이스 방식에 따라 타이밍 컨트롤러(500)로부터 전송되는 차동 신호에 따른 디지털 데이터 신호를 수신하고, 수신된 디지털 데이터 신호를 기반으로 1 수평 라인 단위의 픽셀 데이터를 생성하며 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 생성할 수 있다.
일 예에 따르면, 데이터 수신 칩 어레이(310)는 제1 내지 제i(i는 2 이상의 자연수) 데이터 수신 칩(3101 내지 310i)을 포함할 수 있다. 여기에서, 제1 내지 제i 데이터 수신 칩(3101 내지 310i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
제1 내지 제i 데이터 수신 칩(3101 내지 310i) 각각은 하나의 인터페이스 케이블(710)을 통해 타이밍 컨트롤러(500)로부터 전송되는 차동 신호로부터 j개(j는 2 이상의 자연수)의 픽셀들에 공급될 디지털 데이터 신호를 개별적으로 수신하고 수신된 디지털 데이터 신호를 기반으로 j개의 픽셀들에 공급될 픽셀 데이터를 개별적으로 생성하며, 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성할 수 있다. 예를 들어, 인터페이스 케이블(530)이 제1 내지 제i 페어(Pair)를 가질 경우에 있어서, 제1 데이터 수신 칩(3101)은 인터페이스 케이블(530)의 제1 페어를 통해 타이밍 컨트롤러(500)로부터 전송되는 차동 신호로부터 제1 내지 제j 픽셀 각각에 해당되는 디지털 데이터 신호를 개별적으로 수신하고 수신된 디지털 데이터 신호를 기반으로 제1 내지 제j 픽셀 각각에 해당하는 픽셀 데이터를 개별적으로 생성하며, 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성할 수 있다. 그리고, 제i 데이터 수신 칩(310i)은 인터페이스 케이블(530)의 제i 페어를 통해 타이밍 컨트롤러(500)로부터 전송되는 차동 신호로부터 제m-j+1 내지 제m 픽셀 각각에 해당되는 디지털 데이터 신호를 개별적으로 수신하고 수신된 디지털 데이터 신호를 기반으로 제m-j+1 내지 제m 픽셀 각각에 해당하는 픽셀 데이터를 개별적으로 생성하며, 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성할 수 있다.
제1 내지 제i 데이터 수신 칩(3101 내지 310i) 각각은 픽셀 데이터의 비트 수에 대응되는 데이터 버스를 갖는 제1 내지 제i 공통 직렬 데이터 버스(CSB1 내지 CSBi)를 이용한 직렬 데이터 통신 방식을 통해 픽셀 데이터를 개별적으로 출력하고, 제1 내지 제i 기준 클럭 공통 라인(RCL1 내지 RCLi)으로 기준 클럭을 개별적으로 출력하며, 제1 내지 제i 데이터 스타트 신호 라인(DSL1 내지 DSLi)으로 데이터 스타트 신호를 개별적으로 출력할 수 있다. 예를 들어, 제1 데이터 수신 칩(3101)은 제1 공통 직렬 데이터 버스(CSB1)과 제1 기준 클럭 공통 라인(RCL1) 및 제1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다. 그리고, 제i 데이터 수신 칩(310i)은 제i 공통 직렬 데이터 버스(CSBi)과 제i 기준 클럭 공통 라인(RCLi) 및 제i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다.
일 예에 따르면, 데이터 수신 칩 어레이(310)는 하나의 데이터 수신 칩만으로 이루어질 수도 있다. 즉, 제1 내지 제i 데이터 수신 칩(3101 내지 310i)은 하나의 데이터 통합 수신 칩으로 구성될 수도 있다.
제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 데이터 수신 칩 어레이(310)로부터 전송되는 픽셀 데이터를 데이터 스타트 신호를 기반으로 기준 클럭에 따라서 샘플링하여 래치 칩(또는 홀딩)하고, 입력 받은 기준 클럭과 래치된 픽셀 데이터를 직렬 데이터 통신 방식으로 출력할 수 있다.
제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 j개의 데이터 래치 칩 단위로 이루어진 제1 내지 제i 데이터 래치 그룹(3201 내지 320i)으로 그룹화될 수 있다.
제1 내지 제i 데이터 래치 그룹(3201 내지 320i) 각각에 그룹핑된 데이터 래치 칩은 그룹별로 제1 내지 제i 공통 직렬 데이터 버스(CSB1 내지 CSBi)에 공통적으로 연결될 수 있다. 예를 들어, 제1 데이터 래치 그룹(3101)에 그룹핑된 제1 내지 제j 데이터 래치 칩(L1 내지 Lj) 각각은 제1 공통 직렬 데이터 버스(CSB1)과 제1 기준 클럭 공통 라인(RCL1) 및 제1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다. 그리고, 제i 데이터 래치 그룹(310i)에 그룹핑된 제m-j+1 내지 제m 데이터 래치 칩(Lm-j+1 내지 Lm) 각각은 제i 공통 직렬 데이터 버스(CSBi)와 제i 기준 클럭 공통 라인(RCLi) 및 제i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다.
제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 해당하는 비트 수를 갖는 픽셀 데이터가 샘플링되어 래치되면, 입력 받은 기준 클럭과 래치된 픽셀 데이터를 직렬 데이터 통신 방식으로 출력할 수 있다.
일 예에 따르면, 제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 데이터 스타트 신호에 응답하여 해당하는 공통 직렬 데이터 버스(CSB)를 통해 입력되는 픽셀 데이터를 기준 클럭에 따라 샘플링하여 래치하는 래치 회로, 기준 클럭을 카운팅하여 데이터 출력 신호를 생성하는 카운터 회로, 및 입력되는 기준 클럭을 바이패스시키는 클럭 바이패스 회로를 포함할 수 있다.
제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 제1 내지 제m 데이터 래치 칩(L1 내지 Lm)과 일대일로 연결되고, 전원 공급 회로로부터 적어도 하나의 기준 감마 전압(Vgam)이 공급되는 적어도 하나의 기준 감마 전압 공급 라인(RGVL)과 공통적으로 연결될 수 있다. 이때, 하나의 디지털 아날로그 컨버터 칩(D1 내지 Dm)은 하나의 직렬 데이터 전송 라인(SDTL)과 하나의 기준 클럭 전송 라인(RCTL)을 통해 하나의 데이터 래치 칩(L1 내지 Lm)과 연결될 수 있다. 이러한 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 해당하는 데이터 래치 칩(L1 내지 Lm)으로부터 직렬 데이터 전송 라인(SDTL)을 통해 직렬 통식 방식으로 입력되는 픽셀 데이터를 해당하는 데이터 래치 칩(L1 내지 Lm)으로부터 공급되는 기준 클럭 전송 라인(RCTL)에 따라 수신하여 병렬화하고 기준 감마 전압 공급 라인(RGVL)을 통해 공급되는 기준 감마 전압을 기반으로 병렬의 픽셀 데이터를 데이터 전압으로 변환하여 출력할 수 있다.
일 예에 따르면, 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 직렬 데이터 통신 방식에 따라 입력되는 픽셀 데이터를 기준 클럭에 따라 수신하여 병렬화하는 데이터 병렬화 회로, 기준 감마 전압을 전압 분배하여 픽셀 데이터의 비트 수에 따른 복수의 계조 값 각각에 해당하는 복수의 계조 전압을 생성하는 계조 전압 생성 회로, 기준 클럭을 카운팅하여 병렬 데이터 출력 신호를 생성하는 클럭 카운터, 및 복수의 계조 전압 중 병렬의 픽셀 데이터의 계조 값에 해당하는 하나의 계조 전압을 데이터 전압으로 선택하여 출력하는 계조 전압 선택부를 포함할 수 있다.
선택적으로, 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각의 계조 전압 생성 회로는 기준 감마 전압 대신에 전원 공급 회로(600)로부터 공급되는 픽셀 구동 전압(VDD)을 전압 분배하여 각기 다른 복수의 계조 전압을 생성할 수 있다. 이 경우, 기판의 비표시 영역에 배치되는 적어도 하나의 기준 감마 전압 공급 라인(RGVL)은 생략되고, 이로 인해 기판의 비표시 영역에 대한 공간 활용도가 높아질 수 있다.
본 예에 따른 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 직렬 데이터 통신 방식을 통해 데이터 래치 칩(L1 내지 Lm)로부터 픽셀 데이터를 전송받음으로써 픽셀 데이터를 수신하기 위한 최소한의 단자를 가짐에 따라 크기가 감소될 수 있으며, 디지털 아날로그 컨버터 칩(D1 내지 Dm)과 데이터 래치 칩(L1 내지 Lm) 간의 데이터 전송 라인의 개수가 감소함에 따라 기판의 비표시 영역에 대한 공간 활용도를 높일 수 있다.
제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm)과 일대일로 연결되고 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 일대일로 연결될 수 있다. 그리고, 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 전원 공급 회로(600)로부터 픽셀 구동 전압(VDD)이 공급되는 픽셀 구동 전압 공급 라인(PSL)과 공통적으로 연결되며, 전원 공급 회로로부터 그라운드 전압이 공급되는 그라운드 전압 라인과 공통적으로 연결될 수 있다. 이러한 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 픽셀 구동 전압(VDD)을 기반으로, 해당하는 디지털 아날로그 컨버터 칩(D1 내지 Dm)으로부터 공급되는 데이터 전압을 버퍼링하여 해당하는 데이터 라인(DL1 내지 DLm)에 공급할 수 있다. 예를 들어, 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 데이터 라인의 라인 로드에 따라 설정된 게인 값을 기반으로, 데이터 전압을 버퍼링하여 출력할 수 있다.
추가적으로, 하나의 데이터 라인에 데이터 전압을 공급하기 위한 하나의 데이터 수신 칩과 하나의 데이터 래치 칩 및 하나의 디지털 아날로그 변환 칩은 하나의 데이터 구동 칩 그룹(1301 내지 130m)을 구성하며, 하나의 데이터 구동 칩 그룹은 하나의 데이터 구동 칩으로 구성될 수 있으며, 이 경우, 제1 내지 제m 데이터 라인(DL1 내지 DLm) 각각에 연결되는 칩의 개수가 1/3로 감소할 수 있다.
이와 같은, 데이터 구동 칩 어레이부(300)는 기판의 비표시 영역에 실장되어 외부로부터 입력되는 디지털 데이터를 데이터 전압으로 변환하여 복수의 데이터 라인(DL1 내지 DLm)에 공급함으로써 일반적인 발광 표시 장치에 구비되는 연성 회로 필름들과 소스 인쇄 회로 기판의 생략을 가능하게 하고, 이를 통해 발광 표시 장치의 구성을 간소화시킬 수 있다. 따라서, 본 출원에 따른 발광 표시 장치는 기판의 비표시 영역에서 데이터 구동 칩 어레이부(300)가 차지하는 면적을 감소시켜 데이터 구동 칩 어레이부(300)의 기판 실장에 따른 발광 표시 장치의 베젤 폭의 증가를 최소화할 수 있다.
도 14는 본 출원의 다른 예에 따른 발광 표시 장치를 나타내는 도면이다.
도 14를 참조하면, 픽셀 구동 칩(120)은 제1 내지 제5 범프(B1 내지 B5)를 포함할 수 있다. 제1 범프(B1)는 제1 분할 라인(GLa)에 연결될 수 있고, 제2 범프(B2)는 제2 분할 라인(GLb)에 연결될 수 있다. 제3 범프(B3)는 데이터 라인(DL)에 연결될 수 있고, 제4 범프(B4)는 픽셀 구동 전원 라인(PL)에 연결될 수 있으며, 제5 범프(B5)는 발광 소자(E)에 연결될 수 있다.
일 예에 따르면, 게이트 버퍼(250)는 픽셀 구동 칩(120)에 내장될 수 있다. 구체적으로, 게이트 버퍼(250)는 픽셀 구동 칩(120)의 제1 및 제2 범프(B1, B2) 간에 연결될 수 있다. 즉, 픽셀 구동 칩(120)은 게이트 라인(GL)의 제1 분할 라인(GLa)과 연결된 제1 범프(B1) 및 게이트 라인(GL)의 제2 분할 라인(GLb)과 연결된 제2 범프(B2)를 포함하며, 제1 및 제2 범프(B1, B2)의 사이에 배치된 게이트 버퍼(250)를 수용할 수 있다. 게이트 버퍼(250)는 복수의 픽셀(P) 각각의 픽셀 구동 칩(120)에 내장되어 제1 범프(B1)를 통해 공급되는 게이트 펄스(GP)를 버퍼링함으로써, 게이트 라인(GL)의 RC 로드에 따른 게이트 라인(GL)의 위치별 게이트 펄스(GP)의 폴링 시간의 편차를 최소화하고, 이를 통해 게이트 라인(GL)의 로드 편차로 인한 화질 불량을 방지할 수 있다.
이 경우, 제1 내지 제n 게이트 구동 칩(210) 각각에 내장된 버퍼는 생략되거나 상대적으로 작은 크기를 가지도록 구성될 수 있다. 따라서, 발광 표시 장치는 표시 영역(DA) 상에 배치된 게이트 라인들(GL) 각각에 게이트 버퍼(250)를 배치함으로써 제1 내지 제n 게이트 구동 칩(210) 각각의 크기를 감소시킬 수 있으며, 제1 내지 제n 게이트 구동 칩(210) 만으로도 초대면적의 디스플레이 패널에 배치된 게이트 라인을 구동할 수 있다.
도 16은 본 출원의 또 다른 예에 따른 발광 표시 장치를 나타내는 도면이고, 도 17은 도 16에 도시된 기판을 나타내는 도면으로서, 이는 도 1 내지 도 15에 도시된 발광 표시 장치의 타이밍 컨트롤러와 전원 관리 회로 각각을 마이크로 칩화하여 디스플레이 패널의 기판에 실장하여 구성한 것이다.
도 16 및 도 17을 참조하면, 본 출원의 또 다른 예에 따른 발광 표시 장치는 디스플레이 패널(100), 데이터 구동 칩 어레이부(1300), 타이밍 컨트롤러 칩 어레이부(1500), 및 전원 관리 칩 어레이부(1600)를 포함할 수 있다.
디스플레이 패널(100)은 기판(110)과 대향 기판(190)을 포함할 수 있으며, 이러한 디스플레이 패널(100)은 전술한 본 출원의 일 예에 따르면, 발광 표시 장치의 디스플레이 패널과 동일하므로, 이에 대해서는 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략하기로 한다.
데이터 구동 칩 어레이부(1300)는 기판(110)의 제1 비표시 영역(또는 상측 비표시 영역)에 실장되고 타이밍 컨트롤러 칩 어레이부(1500)로부터 공급되는 픽셀 데이터를 데이터 전압으로 변환하여 해당하는 제1 내지 제m 데이터 라인(DL)에 공급한다. 예를 들어, 데이터 구동 칩 어레이부(1300)는 기판(110)의 패드부(PP)와 표시 영역(DA) 사이에 정의된 제1 비표시 영역에 실장되어 제1 내지 제m 데이터 라인(DL) 각각에 해당하는 데이터 전압을 공급하기 위한 복수의 데이터 구동 칩들을 포함할 수 있다.
타이밍 컨트롤러 칩 어레이부(1500)는 제1 비표시 영역에 실장되고 패드부(PP)를 통해 디스플레이 구동 시스템(700)으로부터 공급되는 영상 신호(또는 차동 신호)를 기반으로 디지털 데이터 신호를 생성하여 데이터 구동 칩 어레이부(1300)에 제공할 수 있다. 즉, 타이밍 컨트롤러 칩 어레이부(1500)는 패드부(PP)를 통해 입력되는 차동 신호를 수신하여 차동 신호로부터 프레임 단위의 디지털 데이터 신호와 기준 클럭 및 데이터 스타트 신호를 생성할 수 있다. 그리고, 타이밍 컨트롤러 칩 어레이부(1500)는 프레임 단위로 디지털 데이터 신호의 화질 개선 영상 처리를 수행하고, 영상 처리된 프레임 단위의 디지털 데이터 신호를 1 수평 라인 단위로 픽셀 데이터를 데이터 구동 칩 어레이부(1300)에 제공할 수 있다.
전원 관리 칩 어레이부(1600)는 기판(110)의 비표시 영역에 실장되고, 기판(110)에 배치된 패드부(PP)를 통해 디스플레이 구동 시스템(700)으로부터 공급되는 입력 전원을 기반으로 디스플레이 패널(100)의 각 픽셀(P)에 영상을 표시하기 위한 각종 전압을 출력할 수 있다. 일 예에 따르면, 전원 관리 칩 어레이부(1600)는 입력 전원을 기반으로 트랜지스터 로직 전압, 픽셀 구동 전원, 캐소드 전원, 및 적어도 하나의 기준 감마 전압을 각각 생성할 수 있다.
도 18은 도 16 및 도 17에 도시된 전원 관리 칩 어레이부를 나타내는 블록도이다.
도 18을 도 16 및 도 17과 결부하면, 발광 표시 장치의 전원 관리 칩 어레이부(1600)는 기판(110)의 비표시 영역(NDA)에 실장되어 외부로부터 입력되는 입력 전원(Vin)을 직류-직류 변환하여 출력하는 직류-직류 컨버터 칩 어레이부를 포함할 수 있다.
직류-직류 컨버터 칩 어레이부는 로직 전원 칩(1610), 구동 전원 칩(1630), 및 감마 전압 생성 칩(1650)을 포함할 수 있다. 여기에서, 로직 전원 칩(1610), 구동 전원 칩(1630), 및 감마 전압 생성 칩(1650) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
로직 전원 칩(1610)은 입력 전원(Vin)을 기반으로 트랜지스터 로직 전압(Vcc)을 생성하고, 이를 필요로 하는 마이크로 칩에 제공할 수 있다. 예를 들어, 로직 전원 칩(1610)은 입력 전원(Vin)을 감압(Step-down)하여 3.3V의 트랜지스터 로직 전압(Vcc)을 생성할 수 있다. 그리고, 로직 전원 칩(1610)은 입력 전원(Vin)을 기반으로 그라운드 전압(GND)을 생성하고, 이를 필요로 하는 마이크로 칩에 제공할 수 있다. 여기에서, 그라운드 전압(GND)은 디스플레이 패널(100)에 배치된 캐소드 전극(CE)에 공급되는 캐소드 전원(Vss)으로 사용될 수 있다. 일 예에 따르면, 로직 전원 칩(1610)은 직류-직류 컨버터, 예를 들어 감압형 컨버터 칩 또는 벅 컨버터 칩(Buck conver chip)일 수 있으나, 이에 한정되지 않는다.
구동 전원 칩(1630)은 입력 전원(Vin)을 기반으로 픽셀 구동 전원(VDD)을 생성하고, 이를 필요로 하는 각 픽셀(P) 및 마이크로 칩에 제공할 수 있다. 예를 들어, 구동 전원 칩(1630)은 12V의 픽셀 구동 전원(VDD)을 생성할 수 있다. 일 예에 따르면, 구동 전원 칩(1630)은 직류-직류 컨버터, 예를 들어 승압형 컨버터 칩 또는 부스트 컨버터 칩(Boost conver chip)일 수 있으나, 이에 한정되지 않는다.
감마 전압 생성 칩(1650)은 로직 전원 칩(1610)으로부터 트랜지스터 로직 전압(Vcc)과 구동 전원 칩(1630)으로부터 픽셀 구동 전원(VDD)을 각각 입력받아 적어도 하나의 기준 감마 전압(Vgam)을 생성하여 데이터 구동 칩 어레이부(1300)에 제공할 수 있다. 예를 들어, 감마 전압 생성 칩(1650)은 트랜지스터 로직 전압(Vcc)이 공급되는 저전위 단자와 픽셀 구동 전원(VDD)이 공급되는 고전위 단자 사이에 직렬 접속된 복수의 분압 저항을 이용한 전압 분배를 통해 복수의 분압 저항 사이의 전압 분배 노드의 분배 전압을 기준 감마 전압(Vgam)으로 출력할 수 있다.
일 예에 따르면, 전원 관리 칩 어레이부(1600)는 직렬 통신 칩(1670)을 더 포함할 수 있다. 여기에서, 직렬 통신 칩(1670)은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
직렬 통신 칩(1670)은 기판(110)에 배치된 패드부(PP)와 별도로 기판(110)의 일측 비표시 영역에 배치된 직렬 통신용 패드에 부착된 커넥터를 통해 디스플레이 구동 시스템(700)과 연결될 수 있다. 이러한 직렬 통신 칩(1670)은 디스플레이 구동 시스템(700)으로부터 공급되는 전압 튜닝 신호를 수신하고, 수신된 전압 튜닝 신호를 전압 튜닝 데이터로 복원하여 직류-직류 컨버터 칩 어레이부에 전달할 수 있다. 예를 들어, 전압 튜닝 신호는 감마 전압을 튜닝하기 위한 신호일 수 있으며, 이 경우, 전압 튜닝 신호에 대응되는 전압 튜닝 데이터는 감마 전압 생성 칩(1650)에 제공되고, 감마 전압 생성 칩(1650)은 전압 튜닝 데이터에 따라 고전위 단자에 공급되는 픽셀 구동 전원(VDD)의 전압 레벨을 튜닝하거나 복수의 분압 저항 중 적어도 하나의 저항 값을 튜닝할 수 있다.
도 19는 도 16 및 도 17에 도시된 타이밍 컨트롤러 칩 어레이부와 데이터 구동 칩 어레이부를 나타내는 도면이다.
도 19를 도 16 및 도 17과 결부하면, 영상 신호 수신 칩 어레이(1510)는 패드부(PP)를 통해 디스플레이 구동 시스템(700)으로부터 입력되는 영상 신호(Simage)를 기반으로 한 프레임의 디지털 데이터 신호와 기준 클럭 및 데이터 스타트 신호를 생성할 수 있다. 여기에서, 영상 신호(Simage)는 고속 직렬 인터페이스 방식, 예를 들어 브이 바이 원(V-by-One) 인터페이스 방식을 통해 영상 신호 수신 칩 어레이(1510)에 제공될 수 있다. 이 경우, 영상 신호 수신 칩 어레이(1510)는 브이 바이 원(V-by-One) 인터페이스 방식을 통해 디스플레이 구동 시스템(700)으로부터 입력되는 영상 신호(Simage)에 대한 차동 신호에 따른 디지털 데이터 신호를 수신하고, 수신된 디지털 데이터 신호를 기반으로 1 수평 라인 단위의 픽셀 데이터를 생성하며 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 생성할 수 있다.
일 예에 따르면, 영상 신호 수신 칩 어레이(1510)는 제1 내지 제i(i는 2 이상의 자연수) 영상 신호 수신 칩(15101 내지 1510i)을 포함할 수 있다. 여기에서, 제1 내지 제i 영상 신호 수신 칩(15101 내지 1510i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
제1 내지 제i 영상 신호 수신 칩(15101 내지 1510i) 간의 동기화 및 데이터 통신을 수행하기 위하여, 제 1 영상 신호 수신 칩(15101)은 영상 신호 수신 칩 어레이(1510) 내의 전반적인 연산과 기능을 제어하도록 마스터로 프로그래밍되고, 제 2 내지 제i 영상 신호 수신 칩(15102 내지 1510i) 각각은 제 1 영상 신호 수신 칩(15101)과 동기화되어 동작하도록 슬레이브로 프로그래밍될 수 있다.
제1 내지 제i 영상 신호 수신 칩(15101 내지 1510i) 각각은 인터페이스 케이블(710)을 통해 디스플레이 구동 시스템(700)으로부터 전송되는 영상 신호(Simage)에 대한 차동 신호로부터 j개의 픽셀들에 공급될 디지털 데이터 신호를 개별적으로 수신하고 수신된 디지털 데이터 신호를 기반으로 j개의 픽셀들에 공급될 픽셀 데이터를 개별적으로 생성하며, 영상 신호(Simage)에 대한 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성할 수 있다. 예를 들어, 인터페이스 케이블(710)이 제1 내지 제i 레인(Lane)을 가질 경우에 있어서, 제1 영상 신호 수신 칩(15101)은 인터페이스 케이블(710)의 제1 레인을 통해 디스플레이 구동 시스템(700)으로부터 전송되는 영상 신호(Simage)에 대한 차동 신호로부터 제1 내지 제j 픽셀 각각에 해당되는 디지털 데이터 신호를 개별적으로 수신하고 수신된 디지털 데이터 신호를 기반으로 제1 내지 제j 픽셀 각각에 해당하는 픽셀 데이터를 개별적으로 생성하며, 영상 신호(Simage)에 대한 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성할 수 있다. 그리고, 제i 영상 신호 수신 칩(1510i)은 인터페이스 케이블(710)의 제i 레인을 통해 디스플레이 구동 시스템(700)으로부터 전송되는 영상 신호(Simage)에 대한 차동 신호로부터 제m-j+1 내지 m 픽셀 각각에 해당되는 디지털 데이터 신호를 개별적으로 수신하고 수신된 디지털 데이터 신호를 기반으로 제m-j+1 내지 m 픽셀 각각에 해당하는 픽셀 데이터를 개별적으로 생성하며, 영상 신호(Simage)에 대한 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성할 수 있다.
제1 내지 제i 영상 신호 수신 칩(15101 내지 1510i) 각각은 인터페이스 케이블(710)을 통해 입력되는 첫번째 프레임의 차동 신호로부터 타이밍 컨트롤러 칩 어레이부(1500)에 대한 디스플레이 설정 데이터를 생성하여 내부 메모리에 저장하고, 인터페이스 케이블(710)을 통해 차례로 입력되는 각 프레임의 차동 신호로부터 디지털 데이터 신호와 기준 클럭과 데이터 스타트 신호를 각각 생성할 수 있다.
일 예에 따르면, 영상 신호 수신 칩 어레이(1510)는 하나의 영상 신호 수신 칩만으로 이루어질 수도 있다. 즉, 제1 내지 제i 영상 신호 수신 칩(15101 내지 1510i)은 하나의 영상 신호 통합 수신 칩으로 구성될 수도 있다.
화질 개선 칩 어레이(1530)는 영상 신호 수신 칩 어레이(1510)로부터 프레임 단위의 디지털 데이터 신호를 공급받아 미리 설정된 화질 개선 알고리즘을 실행하여 프레임 단위의 디지털 데이터 신호의 화질을 개선할 수 있다.
일 예에 따르면, 화질 개선 칩 어레이(1530)는 제1 내지 제i 영상 신호 수신 칩(15101 내지 1510i)과 일대일로 연결된 제1 내지 제i 화질 개선 칩(15301 내지 1530i)을 포함할 수 있다. 이러한 제1 내지 제i 화질 개선 칩(15301 내지 1530i) 각각은 해당하는 영상 신호 수신 칩(15101 내지 1510i)으로부터 디지털 데이터 신호를 공급받아 미리 설정된 화질 개선 알고리즘을 실행하여 프레임 단위의 디지털 데이터 신호의 화질을 개선할 수 있다. 여기에서, 제1 내지 제i 화질 개선 칩(15301 내지 1530i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
제1 내지 제i 화질 개선 칩(15301 내지 1530i) 간의 동기화 및 데이터 통신을 수행하기 위하여, 제1 화질 개선 칩(15301)은 화질 개선 칩 어레이(1530) 내의 전반적인 연산과 기능을 제어하도록 마스터로 프로그래밍되고, 제2 내지 제i 화질 개선 칩(15302 내지 1530i) 각각은 제1 화질 개선 칩(15301)과 동기화되어 동작하도록 슬레이브로 프로그래밍될 수 있다.
한편, 영상 신호 수신 칩 어레이(1510)가 하나의 데이터 통합 수신 칩으로 구성되는 경우, 제1 내지 제i 화질 개선 칩(15301 내지 1530i)은 데이터 통합 수신 칩에 연결된 하나의 통합 화질 개선 칩으로 구성될 수 있다.
데이터 제어 칩 어레이(1550)는 영상 신호 수신 칩 어레이(1510)로부터 제공되는 기준 클럭과 데이터 스타트 신호에 기초하여, 화질 개선 칩 어레이(1530)에 의해 화질 개선된 디지털 데이터 신호를 1 수평 라인 단위의 픽셀 데이터로 정렬하여 출력할 수 있다.
일 예에 따르면, 데이터 제어 칩 어레이(1550)는 제1 내지 제i 화질 개선 칩(15301 내지 1530i)과 일대일로 연결된 제1 내지 제i 데이터 제어 칩(15501 내지 1550i)을 포함할 수 있다. 이러한 제1 내지 제i 데이터 제어 칩(15501 내지 1550i) 각각은 해당하는 화질 개선 칩(15301 내지 1530i)으로부터 화질 개선된 디지털 데이터 신호를 공급받아 영상 신호 수신 칩 어레이(1510)로부터 제공되는 기준 클럭과 데이터 스타트 신호에 따라 픽셀 데이터로 정렬하여 출력할 수 있다. 여기에서, 제1 내지 제i 데이터 제어 칩(15501 내지 1550i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
제1 내지 제i 데이터 제어 칩(15501 내지 1550i) 간의 동기화 및 데이터 통신을 수행하기 위하여, 제1 데이터 제어 칩(15501)은 데이터 제어 칩 어레이(1550) 내의 전반적인 연산과 기능을 제어하도록 마스터로 프로그래밍되고, 제2 내지 제i 데이터 제어 칩(15502 내지 1550i) 각각은 제1 데이터 제어 칩(15501)과 동기화되어 동작하도록 슬레이브로 프로그래밍될 수 있다.
제1 내지 제i 데이터 제어 칩(15501 내지 1550i) 각각은 픽셀 데이터의 비트 수에 대응되는 데이터 버스를 갖는 제1 내지 제i 공통 직렬 데이터 버스(CSB1 내지 CSBi)를 이용한 직렬 데이터 통신 방식을 통해 픽셀 데이터를 개별적으로 출력하고, 제1 내지 제i 기준 클럭 공통 라인(RCL1 내지 RCLi)으로 기준 클럭을 개별적으로 출력하며, 제1 내지 제i 데이터 스타트 신호 라인(DSL1 내지 DSLi)으로 데이터 스타트 신호를 개별적으로 출력할 수 있다. 예를 들어, 제1 영상 신호 수신 칩(15101)은 제1 공통 직렬 데이터 버스(CSB1)과 제1 기준 클럭 공통 라인(RCL1) 및 제1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다. 그리고, 제i 영상 신호 수신 칩(1510i)은 제i 공통 직렬 데이터 버스(CSBi)과 제i 기준 클럭 공통 라인(RCLi) 및 제i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다.
한편, 영상 신호 수신 칩 어레이(1510)가 하나의 데이터 통합 수신 칩으로 구성되고, 화질 개선 칩 어레이(1530)가 하나의 통합 화질 개선 칩으로 구성되는 경우, 제1 내지 제i 데이터 제어 칩(15501 내지 1550i)은 데이터 통합 수신 칩에 연결된 하나의 통합 데이터 제어 칩으로 구성될 수 있다.
게이트 제어 칩(1570)은 데이터 제어 칩 어레이(1550)로부터 출력되는 기준 클럭에 기초하여 게이트 클럭(GCLK)과 게이트 스타트 신호(Vst)를 생성하여 게이트 구동 칩 어레이부(1200)에 제공할 수 있다. 예를 들어, 게이트 제어 칩(1570)은 데이터 제어 칩 어레이(1550)의 제1 내지 제i 데이터 제어 칩(15501 내지 1550i) 중 가장 인접한 데이터 제어 칩(15501)에 연결된 데이터 스타트 신호 라인(DSL1)과 기준 클럭 공통 라인(RCL1) 각각으로부터 데이터 스타트 신호와 기준 클럭을 수신하고, 수신된 데이터 스타트 신호를 기반으로 기준 클럭을 카운팅하여 게이트 클럭(GCLK)과 게이트 스타트 신호(Vst) 각각을 생성할 수 있다. 게이트 스타트 신호(Vst)는 기판 상에 배치된 하나의 게이트 스타트 신호 라인(201)을 통해서 게이트 구동 칩 어레이부(1200)의 첫번째 게이트 구동 칩(210)에 제공되며, 게이트 클럭(GCLK) 역시 기판 상에 배치된 하나의 게이트 클럭 라인(202)을 통해서 게이트 구동 칩 어레이부(1200)의 첫번째 게이트 구동 칩(210)에 제공될 수 있다.
이와 같은, 타이밍 컨트롤러 칩 어레이부(1500)는 디스플레이 패널(100)의 기판(110) 상에 실장되어 하나의 인터페이스 케이블(710)을 통해 디스플레이 구동 시스템(700)과 연결됨으로써 디스플레이 패널(100)과 디스플레이 구동 시스템(700) 간의 연결 구조를 간소화시킬 수 있다.
일 예에 따르면, 발광 표시 장치의 데이터 구동 칩 어레이부(1300)는 제1 내지 제m 데이터 래치 칩(L1 내지 Lm), 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm), 및 제1 내지 제m 데이터 앰프 칩(A1 내지 Am)를 포함할 수 있다. 여기에서, 제1 내지 제m 데이터 래치 칩(L1 내지 Lm), 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm), 및 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 타이밍 컨트롤러 칩 어레이부(1500)의 데이터 제어 칩 어레이(1550)로부터 전송되는 픽셀 데이터를 데이터 스타트 신호를 기반으로 기준 클럭에 따라서 샘플링하여 래치 칩(또는 홀딩)하고, 입력 받은 기준 클럭과 래치된 픽셀 데이터를 직렬 데이터 통신 방식으로 출력할 수 있다.
제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 j개의 데이터 래치 칩 단위로 이루어진 제1 내지 제i 데이터 래치 그룹(13201 내지 1320i)으로 그룹화될 수 있다. 제1 내지 제i 데이터 래치 그룹(13201 내지 1320i) 각각은 그룹별로 제1 내지 제i 데이터 제어 칩(15501 내지 1550i)과 일대일로 연결될 수 있다.
제1 내지 제i 데이터 래치 그룹(13201 내지 1320i) 각각에 그룹핑된 데이터 래치 칩은 그룹별로 제1 내지 제i 공통 직렬 데이터 버스(CSB1 내지 CSBi)에 공통적으로 연결될 수 있다. 예를 들어, 제1 데이터 래치 그룹(13201)에 그룹핑된 제1 내지 제j 데이터 래치 칩(L1 내지 Lj) 각각은 제1 공통 직렬 데이터 버스(CSB1)과 제1 기준 클럭 공통 라인(RCL1) 및 제1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다. 그리고, 제i 데이터 래치 그룹(1320i)에 그룹핑된 제m-j+1 내지 제m 데이터 래치 칩(Lm-j+1 내지 Lm) 각각은 제i 공통 직렬 데이터 버스(CSBi)와 제i 기준 클럭 공통 라인(RCLi) 및 제i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 픽셀 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다.
제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 해당하는 비트 수를 갖는 픽셀 데이터가 샘플링되어 래치되면, 입력 받은 기준 클럭과 래치된 픽셀 데이터를 직렬 데이터 통신 방식으로 출력할 수 있다.
일 예에 따르면, 제1 내지 제m 데이터 래치 칩(L1 내지 Lm) 각각은 데이터 스타트 신호에 응답하여 해당하는 공통 직렬 데이터 버스(CSB)를 통해 입력되는 픽셀 데이터를 기준 클럭에 따라 샘플링하여 래치하는 래치 회로, 기준 클럭을 카운팅하여 데이터 출력 신호를 생성하는 카운터 회로, 및 입력되는 기준 클럭을 바이패스시키는 클럭 바이패스 회로를 포함할 수 있다.
제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 제1 내지 제m 데이터 래치 칩(L1 내지 Lm)과 일대일로 연결되고, 전원 공급 회로로부터 적어도 하나의 기준 감마 전압(Vgam)이 공급되는 적어도 하나의 기준 감마 전압 공급 라인(RGVL)과 공통적으로 연결될 수 있다. 이때, 하나의 디지털 아날로그 컨버터 칩(D1 내지 Dm)은 하나의 직렬 데이터 전송 라인(SDTL)과 하나의 기준 클럭 전송 라인(RCTL)을 통해 하나의 데이터 래치 칩(L1 내지 Lm)과 연결될 수 있다. 이러한 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 해당하는 데이터 래치 칩(L1 내지 Lm)으로부터 직렬 데이터 전송 라인(SDTL)을 통해 직렬 통식 방식으로 입력되는 픽셀 데이터를 해당하는 데이터 래치 칩(L1 내지 Lm)으로부터 공급되는 기준 클럭 전송 라인(RCTL)에 따라 수신하여 병렬화하고 기준 감마 전압 공급 라인(RGVL)을 통해 공급되는 기준 감마 전압을 기반으로 병렬의 픽셀 데이터를 데이터 전압으로 변환하여 출력할 수 있다.
일 예에 따르면, 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 직렬 데이터 통신 방식에 따라 입력되는 픽셀 데이터를 기준 클럭에 따라 수신하여 병렬화하는 데이터 병렬화 회로, 기준 감마 전압을 전압 분배하여 픽셀 데이터의 비트 수에 따른 복수의 계조 값 각각에 해당하는 복수의 계조 전압을 생성하는 계조 전압 생성 회로, 및 기준 클럭을 카운팅하여 병렬 데이터 출력 신호를 생성하는 클럭 카운터를 포함할 수 있다.
선택적으로, 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각의 계조 전압 생성 회로는 기준 감마 전압 대신에 전원 공급 회로로부터 공급되는 픽셀 구동 전압(VDD)을 전압 분배하여 각기 다른 복수의 계조 전압을 생성할 수 있다. 이 경우, 기판의 비표시 영역에 배치되는 적어도 하나의 기준 감마 전압 공급 라인(RGVL)은 생략되고, 이로 인해 기판의 비표시 영역에 대한 공간 활용도가 높아질 수 있다.
본 예에 따른 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm) 각각은 직렬 데이터 통신 방식을 통해 데이터 래치 칩(L1 내지 Lm)로부터 픽셀 데이터를 전송받음으로써 픽셀 데이터를 수신하기 위한 최소한의 단자를 가짐에 따라 크기가 감소될 수 있으며, 디지털 아날로그 컨버터 칩(D1 내지 Dm)과 데이터 래치 칩(L1 내지 Lm) 간의 데이터 전송 라인의 개수가 감소함에 따라 기판의 비표시 영역에 대한 공간 활용도를 높일 수 있다.
제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 제1 내지 제m 디지털 아날로그 컨버터 칩(D1 내지 Dm)과 일대일로 연결되고 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 일대일로 연결될 수 있다. 그리고, 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 전원 공급 회로로부터 픽셀 구동 전안(VDD)이 공급되는 픽셀 구동 전압 공급 라인(PSL)과 공통적으로 연결되며, 전원 공급 회로로부터 그라운드 전압이 공급되는 그라운드 전압 라인과 공통적으로 연결될 수 있다. 이러한 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 픽셀 구동 전압(VDD)을 기반으로, 해당하는 디지털 아날로그 컨버터 칩(D1 내지 Dm)으로부터 공급되는 데이터 전압을 버퍼링하여 해당하는 데이터 라인(DL1 내지 DLm)에 공급할 수 있다. 예를 들어, 제1 내지 제m 데이터 앰프 칩(A1 내지 Am) 각각은 데이터 라인의 라인 로드에 따라 설정된 게인 값을 기반으로, 데이터 전압을 버퍼링하여 출력할 수 있다.
추가적으로, 데이터 구동 칩 어레이부(1300)에서, 하나의 데이터 라인에 데이터 전압을 공급하기 위한 하나의 데이터 래치 칩과 하나의 디지털 아날로그 변환 칩 및 하나의 데이터 앰프 칩은 하나의 데이터 구동 칩 그룹(13001 내지 1300m)을 구성하며, 하나의 데이터 구동 칩 그룹은 하나의 데이터 구동 칩으로 구성될 수 있으며, 이 경우, 제1 내지 제m 데이터 라인(DL1 내지 DLm) 각각에 연결되는 칩의 개수가 1/3로 감소할 수 있다.
이상과 같은, 본 출원의 다른 예에 따른 발광 표시 장치는 디스플레이 구동 시스템(700)으로부터 공급되는 영상 신호에 대응되는 영상을 디스플레이 패널(100)에 표시하기 위한 모든 회로 구성이 마이크로 칩화되어 기판(110) 상에 실장된 구조를 가짐으로써 도 1 내지 도 15에 도시된 발광 표시 장치와 동일한 효과를 가지면서, 마이크로 칩 들 간의 간소화 및 통합이 더욱 용이해질 수 있으며, 하나의 신호 케이블(710) 또는 2개의 신호 케이블만을 통해 디스플레이 구동 시스템(700)과 직접적으로 연결됨에 따라 디스플레이 구동 시스템(700) 간의 연결 구조가 단순해질 수 있으며, 이로 인해 하나의 판 형태를 가짐에 따라 디자인적으로 향상된 미감을 가질 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 110: 기판
111: 버퍼층 112: 오목부
120: 픽셀 구동 칩 140: 격벽부
200, 1200: 게이트 구동 칩 어레이부 210: 게이트 구동 칩
300, 1300: 데이터 구동 칩 어레이부 310: 데이터 수신 칩 어레이
400: 제어 보드 500: 타이밍 컨틀로러
600: 전원 관리 회로 700: 디스플레이 구동 시스템
1500: 타이밍 컨트롤러 칩 어레이부 1510: 영상 신호 수신 칩 어레이
1530: 화질 개선 칩 어레이 1550: 데이터 제어 칩 어레이
1570: 게이트 제어 칩 1600: 전원 관리 칩 어레이부
1610: 로직 전원 칩 1630: 구동 전원 칩
1650: 감마 전압 생성 칩 1670: 직렬 통신 칩
3101: 데이터 수신 칩 15101: 영상 신호 수신 칩
15301: 화질 개선 칩 15501: 데이터 제어 칩

Claims (15)

  1. 복수의 픽셀 영역을 갖는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판의 표시 영역을 지나는 복수의 게이트 라인;
    상기 기판의 표시 영역을 지나는 복수의 데이터 라인;
    상기 기판의 표시 영역을 지나는 복수의 픽셀 구동 전원 라인;
    상기 기판의 각 픽셀 영역에 배치되고 인접한 게이트 라인과 데이터 라인 및 픽셀 구동 전원 라인에 연결된 복수의 픽셀;
    상기 기판의 비표시 영역에 실장되고 상기 복수의 게이트 라인과 일대일로 연결된 복수의 게이트 구동 칩을 갖는 게이트 구동 칩 어레이부; 및
    상기 기판의 표시 영역에서 상기 복수의 게이트 라인 각각에 접속된 게이트 버퍼를 포함하고,
    상기 복수의 픽셀 각각은, 인접한 게이트 라인과 데이터 라인 및 픽셀 구동 전원 라인에 연결된 픽셀 구동 칩 및 상기 픽셀 구동 칩과 연결된 발광 소자를 포함하고,
    상기 게이트 버퍼는 상기 게이트 라인과 접속된 상기 픽셀 구동 칩들 중 적어도 어느 하나에 내장되는, 발광 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 게이트 라인 각각은 상기 표시 영역 상에 배치된 분리부에 의해 분할된 제1 및 제2 분할 라인을 포함하며,
    상기 게이트 버퍼가 내장된 픽셀 구동 칩은 상기 분리부에 배치되어 상기 제1 및 제2 분할 라인 간에 전기적으로 연결된, 발광 표시 장치.
  4. 제 3 항에 있어서,
    상기 게이트 버퍼가 내장된 픽셀 구동 칩은,
    상기 제1 분할 라인에 연결된 제1 범프;
    상기 제2 분할 라인에 연결된 제2 범프;
    상기 데이터 라인에 연결된 제3 범프;
    상기 픽셀 구동 전원 라인에 연결된 제4 범프; 및
    상기 발광 소자에 연결된 제5 범프를 적어도 포함하며,
    상기 게이트 버퍼는 상기 제1 범프와 제2 범프 간에 연결된, 발광 표시 장치.
  5. 제 4 항에 있어서,
    상기 게이트 버퍼는 상기 제1 범프와 상기 제2 범프 사이에 직렬 접속된 짝수개의 인버터를 포함하는, 발광 표시 장치.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 복수의 게이트 구동 칩은 캐스케이드 구조로 접속된, 발광 표시 장치.
  9. 제 1 항에 있어서,
    상기 복수의 데이터 라인과 연결된 데이터 구동 칩 어레이부를 더 포함하며,
    상기 데이터 구동 칩 어레이부는,
    입력되는 디지털 데이터 신호를 수신하고 1 수평 라인 단위의 픽셀 데이터를 출력하는 데이터 수신 칩 어레이;
    상기 데이터 수신 칩 어레이에 연결된 복수의 데이터 래치 칩;
    상기 복수의 데이터 래치 칩과 일대일로 연결된 복수의 디지털 아날로그 컨버터 칩; 및
    상기 복수의 디지털 아날로그 컨버터 칩과 일대일로 연결되고 상기 복수의 데이터 라인과 일대일로 연결된 복수의 데이터 앰프 칩을 포함하는, 발광 표시 장치.
  10. 제 1 항에 있어서,
    상기 복수의 데이터 라인과 연결된 데이터 구동 칩 어레이부; 및
    상기 기판의 비표시 영역에 실장되고, 입력되는 영상 신호를 기반으로 디지털 데이터 신호를 생성하여 상기 데이터 구동 칩 어레이부에 제공하며 게이트 클럭과 게이트 스타트 신호를 상기 게이트 구동 칩 어레이부에 제공하는 타이밍 컨트롤러 칩 어레이부를 더 포함하는, 발광 표시 장치.
  11. 제 10 항에 있어서,
    상기 타이밍 컨트롤러 칩 어레이부는,
    상기 입력되는 영상 신호를 기반으로 한 프레임의 디지털 데이터 신호와 기준 클럭을 생성하는 적어도 하나의 영상 신호 수신 칩을 갖는 영상 신호 수신 칩 어레이;
    상기 한 프레임의 디지털 데이터 신호에 따른 영상의 화질을 개선하는 적어도 하나의 화질 개선 칩을 화질 개선 칩 어레이;
    상기 기준 클럭에 기초하여 상기 화질 개선 칩 어레이에 의해 화질 개선된 디지털 데이터 신호를 1 수평 라인 단위의 픽셀 데이터로 정렬하여 출력하는 적어도 하나의 데이터 제어 칩을 갖는 데이터 제어 칩 어레이; 및
    상기 기준 클럭에 기초하여 상기 게이트 클럭과 상기 게이트 스타트 신호를 생성하여 상기 게이트 구동 칩 어레이부에 제공하는 게이트 제어 칩을 포함하는, 발광 표시 장치.
  12. 제 11 항에 있어서,
    상기 데이터 구동 칩 어레이부는,
    상기 데이터 제어 칩 어레이에 연결된 복수의 데이터 래치 칩;
    상기 복수의 데이터 래치 칩과 일대일로 연결된 복수의 디지털 아날로그 컨버터 칩;
    상기 복수의 디지털 아날로그 컨버터 칩과 일대일로 연결되고 상기 복수의 데이터 라인과 일대일로 연결된 복수의 데이터 앰프 칩을 포함하는, 발광 표시 장치.
  13. 제 1 항, 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판 상에 배치되고 상기 복수의 픽셀 구동 칩을 덮는 제1 평탄화층;
    상기 제1 평탄화층 상에 배치된 상기 복수의 게이트 라인과 상기 복수의 데이터 라인 및 상기 복수의 픽셀 구동 전원 라인을 포함하는 라인층;
    상기 라인층을 덮는 제2 평탄화층; 및
    상기 제2 평탄화층 상에 배치된 상기 발광 소자를 덮는 봉지층을 더 포함하며,
    상기 발광 소자는,
    상기 제2 평탄화층 상의 각 픽셀 영역에 배치되고 해당하는 픽셀 구동 칩과 연결된 복수의 애노드 전극;
    상기 제2 평탄화층 상에 배치되고 상기 복수의 애노드 전극 상에 발광 영역을 정의하는 뱅크층;
    상기 복수의 애노드 전극 상의 발광 영역에 배치된 발광층; 및
    상기 발광층 상에 배치된 캐소드 전극을 포함하는, 발광 표시 장치.
  14. 제 13 항에 있어서,
    상기 기판의 표시 영역을 지나는 적어도 하나의 캐소드 전원 라인; 및
    상기 뱅크층과 중첩되는 제2 평탄화층 상에 배치되고 상기 적어도 하나의 캐소드 전원 라인과 전기적으로 연결된 적어도 하나의 캐소드 연결 전극을 더 포함하며,
    상기 뱅크층은 상기 적어도 하나의 캐소드 연결 전극을 노출시키는 전극 노출부를 포함하며,
    상기 캐소드 전극은 상기 전극 노출부를 통해 상기 적어도 하나의 캐소드 연결 전극과 전기적으로 연결된, 발광 표시 장치.
  15. 제 14 항에 있어서,
    상기 기판 상에 배치되어 상기 복수의 픽셀 구동 칩을 지지하고 상기 제1 평탄화층에 의해 덮이는 버퍼층을 더 포함하며,
    상기 버퍼층은 상기 복수의 픽셀 구동 칩 각각이 수납되는 복수의 오목부를 갖는, 발광 표시 장치.
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