WO2015045833A1 - 半導体装置とその製造方法 - Google Patents

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compound semiconductor
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layer
semiconductor device
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将一 兼近
誠 桑原
上田　博之
富田　英幹
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トヨタ自動車株式会社
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present specification discloses a technique related to a semiconductor device having a heterojunction and a manufacturing method thereof.
  • Patent Document 1 A semiconductor device using a two-dimensional electron gas layer formed in a heterojunction as a channel is known.
  • a semiconductor device of Patent Document 1 a p-type semiconductor layer is provided on part of the surface of a semiconductor layer having a heterojunction surface. Further, an n-type semiconductor layer is provided on the surface of the p-type semiconductor layer, and a gate electrode is provided on the surface of the n-type semiconductor layer.
  • the technique disclosed in this specification is characterized in that a high-resistance p-type semiconductor layer is provided between the p-type semiconductor layer and the gate electrode.
  • the high-resistance p-type semiconductor layer can suppress a gate current from flowing when a positive voltage is applied to the gate electrode.
  • the semiconductor device disclosed in this specification since a pn junction surface does not exist below the gate electrode, responsiveness when a positive voltage is applied to the gate electrode is good. Therefore, the semiconductor device disclosed in this specification is suitable for high-speed switching operation.
  • a semiconductor device disclosed in this specification includes a first compound semiconductor layer, a second compound semiconductor layer provided on the first compound semiconductor layer, and having a band gap larger than that of the first compound semiconductor layer, and a second compound A p-type third compound semiconductor layer provided on a part of the semiconductor layer, and a p-type fourth compound provided on the third compound semiconductor layer and having a higher resistance than the third compound semiconductor layer A semiconductor layer; and a gate electrode provided on the fourth compound semiconductor layer.
  • a method for manufacturing the semiconductor device includes a first step of forming a second compound semiconductor layer having a band gap larger than that of the first compound semiconductor layer on the first compound semiconductor layer, and a p-type in a part of the second compound semiconductor layer.
  • Sectional drawing of the semiconductor device of 1st Example is shown.
  • the manufacturing process of the 1st manufacturing method of a semiconductor device is shown.
  • the manufacturing process of the 1st manufacturing method of a semiconductor device is shown.
  • the manufacturing process of the 1st manufacturing method of a semiconductor device is shown.
  • the manufacturing process of the 2nd manufacturing method of a semiconductor device is shown.
  • the manufacturing process of the 2nd manufacturing method of a semiconductor device is shown.
  • Sectional drawing of the semiconductor device of 2nd Example is shown.
  • the semiconductor device disclosed in this specification may include a first compound semiconductor layer, a second compound semiconductor layer, a p-type third compound semiconductor layer, a p-type fourth compound semiconductor layer, and a gate electrode.
  • the second compound semiconductor layer is provided on the first compound semiconductor layer, and may have a larger band gap than the first compound semiconductor layer.
  • the third compound semiconductor layer may be provided in a part on the second compound semiconductor layer.
  • the fourth compound semiconductor layer is provided on the third compound semiconductor layer, and may have a higher resistance than the third compound semiconductor layer.
  • the gate electrode may be provided on the fourth compound semiconductor layer.
  • the semiconductor device disclosed in this specification may be a horizontal type or a vertical type. Other compound semiconductor layers may be provided between the compound semiconductor layers as necessary.
  • the compound semiconductor is preferably a wide band gap semiconductor.
  • the compound semiconductor includes a nitride semiconductor and silicon carbide.
  • the concentration of the p-type impurity contained in the fourth compound semiconductor layer may be lower than the concentration of the p-type impurity contained in the third compound semiconductor layer.
  • the fourth compound semiconductor layer can surely have a higher resistance than the third compound semiconductor layer.
  • the fourth compound semiconductor layer may have lower crystallinity than the third compound semiconductor layer. Even in this case, the fourth compound semiconductor layer can surely have a higher resistance than the third compound semiconductor layer.
  • the fourth compound semiconductor layer may have a p-type impurity concentration lower than that of the third compound semiconductor layer, and may have lower crystallinity than that of the third compound semiconductor layer.
  • the first compound semiconductor layer, the second compound semiconductor layer, the third compound semiconductor layer, and the fourth compound semiconductor layer may be nitride semiconductors.
  • the nitride semiconductor may have a general formula represented by Al X Ga Y In 1-XY N (0 ⁇ X ⁇ 1, 0 ⁇ Y ⁇ 1, 0 ⁇ 1-X ⁇ Y ⁇ 1).
  • An example of the first compound semiconductor layer is gallium nitride (GaN).
  • An example of the second compound semiconductor layer, the third compound semiconductor layer, and the fourth compound semiconductor layer is aluminum gallium nitride (AlGaN).
  • the semiconductor device 100 is a horizontal type, and includes a sapphire substrate 2, a buffer layer 4, a first compound semiconductor layer 6, a second compound semiconductor layer 8, a third compound semiconductor layer 14, and a fourth compound semiconductor layer 16. , A gate electrode 18, a source electrode 20, and a drain electrode 10.
  • a buffer layer 4 made of aluminum nitride (AlN) is provided on the surface of the sapphire substrate 2.
  • the first compound semiconductor layer 6 is provided on the surface of the buffer layer 4.
  • the material of the first compound semiconductor layer 6 is gallium nitride.
  • the first compound semiconductor layer 6 is non-doped.
  • the second compound semiconductor layer 8 is provided on the surface of the first compound semiconductor layer 6 and the material thereof is aluminum gallium nitride.
  • the second compound semiconductor layer 8 is non-doped. That is, the first compound semiconductor layer 6 and the second compound semiconductor layer 8 are i-type nitride semiconductors.
  • the band gap of the second compound semiconductor layer 8 is larger than the gap of the first compound semiconductor layer 6.
  • the first compound semiconductor layer 6 and the second compound semiconductor layer 8 are heterojunction, and a two-dimensional electron gas layer is formed in the vicinity of the junction surface 22 between the first compound semiconductor layer 6 and the second compound semiconductor layer 8. .
  • the thickness of the first compound semiconductor layer 6 is about 2 ⁇ m to 3 ⁇ m, and the thickness of the second compound semiconductor layer 8 is about 15 nm to 25 nm.
  • the third compound semiconductor layer 14 is provided on a part of the surface of the second compound semiconductor layer 8.
  • the material of the third compound semiconductor layer 14 is aluminum gallium nitride.
  • the third compound semiconductor layer 14 includes approximately 1 ⁇ 10 19 cm ⁇ 3 of magnesium (Mg) that is a p-type impurity.
  • the fourth compound semiconductor layer 16 is provided on the surface of the third compound semiconductor layer 14.
  • the material of the fourth compound semiconductor layer 16 is aluminum gallium nitride.
  • the content ratio of aluminum (Al) contained in the third compound semiconductor layer 14 is the same as that of the second compound semiconductor layer 8.
  • the fourth compound semiconductor layer 16 contains approximately 1 ⁇ 10 17 to 5 ⁇ 10 18 cm ⁇ 3 of magnesium.
  • the concentration of the p-type impurity (Mg) contained in the fourth compound semiconductor layer 16 is lower than the concentration of the p-type impurity contained in the third compound semiconductor layer 14. Therefore, the fourth compound semiconductor layer 16 has a higher resistance than the third compound semiconductor layer 14.
  • the thickness of the third compound semiconductor layer 14 is approximately 70 nm to 100 nm, and the thickness of the fourth compound semiconductor layer 16 is approximately 10 nm to 20 nm.
  • the gate electrode 18 is provided on the surface of the fourth compound semiconductor layer 16 and is disposed between the source electrode 20 and the drain electrode 10.
  • the material of the gate electrode 18 is nickel (Ni).
  • the gate electrode 18 is ohmically connected to the fourth compound semiconductor layer 16.
  • the source electrode 20 and the drain electrode 10 are provided apart from a part of the surface of the second compound semiconductor layer 8.
  • the source electrode 20 and the drain electrode 10 are titanium (Ti) and aluminum stacked electrodes and are ohmically connected to the second compound semiconductor layer 8.
  • the source electrode 20 and the drain electrode 10 are insulated from the gate electrode 18 by the passivation film 12.
  • the semiconductor device 100 is a normally-off type HEMT (High Electron Mobility Transistor).
  • HEMT High Electron Mobility Transistor
  • a positive voltage is applied to the drain electrode 10
  • a ground voltage is applied to the source electrode 20
  • a positive voltage is applied to the gate electrode 18, the bonding surface 22 of the first compound semiconductor layer 6 and the second compound semiconductor layer 8 is applied. Electrons travel from the source electrode 20 toward the drain electrode 10 through a two-dimensional electron gas layer formed in the vicinity. As a result, the semiconductor device 100 is turned on.
  • the depletion layer extends from the third compound semiconductor layer 14 toward the junction surface 22, the electrons of the two-dimensional electron gas layer are depleted, and the two-dimensional electron gas layer is interposed. Electronic travel stops. As a result, the semiconductor device 100 is turned off. When a positive voltage is applied to the gate electrode 18 again, the depletion layer extending to the junction surface 22 disappears, and the semiconductor device 100 is switched from the off state to the on state.
  • the concentration of the p-type impurity contained in the fourth compound semiconductor layer 16 is lower than the concentration of the p-type impurity contained in the third compound semiconductor layer 14. That is, the fourth compound semiconductor layer 16 has a higher resistance than the third compound semiconductor layer 14. Therefore, it is possible to suppress the gate current from flowing in the on state, as compared with the case where the gate electrode 18 is provided directly on the surface of the third compound semiconductor layer 14.
  • the fourth compound semiconductor layer 16 contains a p-type impurity, like the third compound semiconductor layer 14. Therefore, even if a positive voltage is applied to the gate electrode 18, the depletion layer does not extend from the interface between the third compound semiconductor layer 14 and the fourth compound semiconductor layer 16.
  • the n-type compound semiconductor layer is provided on the surface of the p-type compound semiconductor layer corresponding to the third compound semiconductor layer 14, and the gate electrode is provided on the surface of the n-type compound semiconductor layer. Therefore, when a positive voltage is applied to the gate electrode, the depletion layer extends from the interface between the p-type compound semiconductor layer and the n-type compound semiconductor layer.
  • a part of the positive voltage applied to the gate electrode is applied to the pn junction between the p-type compound semiconductor layer and the n-type compound semiconductor layer, so that the depletion layer extends from the p-type compound semiconductor layer to the heterojunction plane. Decreases until the two-dimensional electron gas layer is formed.
  • the depletion layer does not extend from the interface between the third compound semiconductor layer 14 and the fourth compound semiconductor layer 16 when switching from the off state to the on state. Therefore, in the semiconductor device 100, when a positive voltage is applied to the gate electrode 18, the depletion layer extending to the heterojunction surface disappears quickly. That is, the semiconductor device 100 has a faster switching speed than the conventional semiconductor device.
  • a first manufacturing method of the semiconductor device 100 will be described. As shown in FIG. 2, a buffer layer 4 made of AlN is grown on the surface of the sapphire substrate 2. Thereafter, the first compound semiconductor layer 6 made of GaN is crystal-grown (first step), and the second compound semiconductor layer 8 made of AlGaN is crystal-grown (second step). The second compound semiconductor layer 8 follows the crystal growth of the first compound semiconductor layer 6 by switching the source gas after the first compound semiconductor layer 6 reaches a predetermined thickness (starting supply of Al-containing gas). Can be continuously grown. By providing the buffer layer 4, the crystal structure of the first compound semiconductor layer 6 is stabilized.
  • a high-concentration p-type AlGaN layer 14a containing a high concentration of p-type impurities is grown on the surface of the second compound semiconductor layer 8 (third step).
  • a low-concentration p-type AlGaN layer 16a having a p-type impurity concentration lower than that of the high-concentration p-type AlGaN layer 14a is grown on the surface of the high-concentration p-type AlGaN layer 14a (fourth step).
  • the high-concentration p-type AlGaN layer 14a is used for crystal growth of the second compound semiconductor layer 8 by switching the source gas after the second compound semiconductor layer 8 reaches a predetermined thickness (starting supply of Mg-containing gas).
  • the crystal can be continuously grown.
  • the low-concentration p-type AlGaN layer 16a is switched to a high-concentration p-type AlGaN layer 14a by switching the source gas (reducing the Mg concentration in the source gas) after the high-concentration p-type AlGaN layer 14a reaches a predetermined thickness.
  • the crystal can be continuously grown following the crystal growth.
  • an etching mask (not shown) is formed on a part of the low-concentration p-type AlGaN layer 16a, and the low-concentration p-type AlGaN layer 16a and the high-concentration part where the etching mask is not formed.
  • the p-type AlGaN layer 14a is etched until the second compound semiconductor layer 8 is exposed. Thereby, the third compound semiconductor layer 14 and the fourth compound semiconductor layer 16 are completed. Thereafter, the etching mask is removed, and the source electrode 20, the gate electrode 18, the drain electrode 10, and the passivation film 12 are formed by a known method, whereby the semiconductor device 100 shown in FIG. 1 is completed.
  • the fourth compound semiconductor layer 16 may have lower crystallinity than the third compound semiconductor layer 14.
  • the fourth compound semiconductor layer 16 can have a higher resistance than the third compound semiconductor layer 14.
  • the concentration of the p-type impurity (Mg) contained in the fourth compound semiconductor layer 16 may be the same as that of the third compound semiconductor layer 14 or may be thinner than that of the third compound semiconductor layer 14. That is, the fourth compound semiconductor layer 16 only needs to have p-type impurities and a higher resistance than the third compound semiconductor layer 14.
  • a method for manufacturing the semiconductor device 100 in which the crystallinity of the fourth compound semiconductor layer 16 is lower than that of the third compound semiconductor layer 14 will be described.
  • a second manufacturing method of the semiconductor device 100 will be described with reference to FIGS.
  • the buffer layer 4, the first compound semiconductor layer 6, and the second compound semiconductor layer 8 are formed on the sapphire substrate 2 (see FIG. 2).
  • a p-type AlGaN layer 30 containing a p-type impurity is grown on the surface of the second compound semiconductor layer 8.
  • the thickness of the p-type AlGaN layer 30 containing the p-type impurity corresponds to the total thickness of the third compound semiconductor layer 14 and the fourth compound semiconductor layer 16 (see FIG. 1).
  • the concentration of the p-type impurity is adjusted similarly to the impurity concentration of the third compound semiconductor layer 14.
  • the p-type AlGaN layer 30 can be continuously grown following the crystal growth of the second compound semiconductor layer 8.
  • the surface of the p-type AlGaN layer 30 is irradiated with plasma to reduce the crystallinity of the surface layer of the p-type AlGaN layer 30.
  • plasma For example, by irradiating chlorine (Cl), fluorine (F), and argon (Ar) ions with an acceleration energy of 100 V or less, nitrogen (N) is extracted from the surface layer of the p-type AlGaN layer 30 to make the surface layer highly resistant. can do. Under this condition, the thickness of the high resistance layer (surface layer portion 30a of the p-type AlGaN layer 30) can be controlled to about 10 nm.
  • the crystallinity of the surface layer portion 30a of the p-type AlGaN layer 30 is lower than the crystallinity of the deep portion 30b. Specifically, nitrogen atoms in the surface layer portion 30a of the p-type AlGaN layer 30 are reduced from the deep portion 30b. As a result, the surface layer portion 30a has a higher resistance than the deep portion 30b.
  • an etching mask (not shown) is formed on a part of the p-type AlGaN layer 39, and the p-type AlGaN layer 30 where the etching mask is not formed is replaced with the second compound semiconductor layer. Etch until 8 is exposed. Thereby, the third compound semiconductor layer 14 and the fourth compound semiconductor layer 16 are completed. Subsequent steps are the same as those in the first manufacturing method, and are therefore omitted.
  • the semiconductor device 200 will be described with reference to FIG.
  • the semiconductor device 200 is a vertical type, and includes a drain electrode 210, a semiconductor layer 240 provided on the drain electrode 210, and a source electrode 220 and a gate electrode 218 provided on the surface of the semiconductor layer 240.
  • the semiconductor layer 240 includes a substrate 234 containing n-type impurities at a higher concentration, a drift layer 232 containing n-type impurities at a lower concentration than the substrate 234, and an embedded p-type compound semiconductor layer 230 containing p-type impurities at a higher concentration.
  • a fourth compound semiconductor layer 216 containing a low concentration of type impurities is provided.
  • the drain electrode 210 is ohmically connected to the back surface of the substrate 234.
  • the drain electrode 210 is a laminated electrode of titanium and aluminum.
  • the substrate 234 material is gallium nitride (GaN).
  • the substrate 234 contains approximately 1 ⁇ 10 18 to 3 ⁇ 10 18 cm ⁇ 3 of silicon (Si) as an n-type impurity.
  • the thickness of the substrate 234 is approximately 100 ⁇ m to 350 ⁇ m.
  • the drift layer 232 is provided on the surface of the substrate 234.
  • the material of the drift layer 232 is gallium nitride.
  • the drift layer 232 contains approximately 1 ⁇ 10 16 to 2 ⁇ 10 16 cm ⁇ 3 of silicon (Si) as an n-type impurity.
  • the thickness of the drift layer 232 is approximately 8 ⁇ m to 12 ⁇ m.
  • the p-type compound semiconductor layer 230 is provided dispersed in the surface layer of the drift layer 232.
  • the p-type compound semiconductor layer 230 contains about 1 ⁇ 10 19 to 5 ⁇ 10 19 cm ⁇ 3 of magnesium (Mg) as a p-type impurity.
  • the thickness of p-type compound semiconductor layer 230 (the length in the direction connecting source electrode 220 and drain electrode 210) is approximately 0.5 ⁇ m to 1.0 ⁇ m.
  • a drift layer 232 is interposed between adjacent p-type compound semiconductor layers 230.
  • the first compound semiconductor layer 206 is provided on the surfaces of the drift layer 232 and the p-type compound semiconductor layer 230.
  • the material of the first compound semiconductor layer 206 is gallium nitride.
  • the thickness of the first compound semiconductor layer 206 is approximately 0.1 ⁇ m to 0.2 ⁇ m.
  • the second compound semiconductor layer 208 is provided on the surface of the first compound semiconductor layer 206.
  • the material of the second compound semiconductor layer 208 is aluminum gallium nitride.
  • the thickness of the second compound semiconductor layer 208 is approximately 15 nm to 25 nm.
  • a heterojunction is formed by the first compound semiconductor layer 206 and the second compound semiconductor layer 208.
  • the third compound semiconductor layer 214 is provided on part of the surface of the second compound semiconductor layer 208. When seen in a plan view, the third compound semiconductor layer 214 overlaps with the drift layer 232 where the p-type compound semiconductor layer 230 is not formed.
  • the material of the third compound semiconductor layer 214 is aluminum gallium nitride.
  • the third compound semiconductor layer 214 includes approximately 1 ⁇ 10 19 cm ⁇ 3 of magnesium as a p-type impurity.
  • the thickness of the third compound semiconductor layer 214 is approximately 70 nm to 100 nm.
  • the fourth compound semiconductor layer 216 is provided on the surface of the third compound semiconductor layer 214.
  • the material of the fourth compound semiconductor layer 216 is aluminum gallium nitride.
  • the fourth compound semiconductor layer 16 contains approximately 1 ⁇ 10 17 to 5 ⁇ 10 18 cm ⁇ 3 of magnesium.
  • the thickness of the fourth compound semiconductor layer 216 is approximately 10 nm to 20 nm.
  • the gate electrode 218 is provided on the surface of the fourth compound semiconductor layer 216.
  • the material of the gate electrode 18 is nickel.
  • the gate electrode 218 is ohmically connected to the fourth compound semiconductor layer 216.
  • the source electrode 220 is provided on part of the surface of the second compound semiconductor layer 208.
  • the source electrode 220 is a laminated electrode of titanium and aluminum and is ohmically connected to the second compound semiconductor layer 208.
  • the source electrode 220 is insulated from the gate electrode 218 by the passivation film 212. When the semiconductor device 200 is viewed in plan, the gap between the source electrode 220 and the gate electrode 218 overlaps with the p-type compound semiconductor layer 230.
  • the semiconductor device 200 when a positive voltage is applied to the drain electrode 210, a ground voltage is applied to the source electrode 220, and a positive voltage is applied to the gate electrode 218, electrons supplied from the source electrode 220 are converted into the first compound.
  • a two-dimensional electron gas layer runs in the lateral direction in the vicinity of the bonding surface between the semiconductor layer 206 and the second compound semiconductor layer 208. The electrons travel through the drift layer 232 from between the p-type compound semiconductor layers 230 and reach the drain electrode 10 through the substrate 234.
  • the depletion layer extends from the third compound semiconductor layer 214 toward the heterointerface, and also from the p-type compound semiconductor layer 230 toward the heterointerface. Depletion layer grows. When the semiconductor device 200 is turned off, the conduction path from the source electrode 220 to the drain electrode 210 can be more reliably interrupted.

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Abstract

　半導体装置は、第１化合物半導体層と、第１化合物半導体層よりもバンドギャップが大きい第２化合物半導体層と、第２化合物半導体層上の一部に設けられているｐ型の第３化合物半導体層と、第３化合物半導体層の上に設けられており、第３化合物半導体層よりも高抵抗であるｐ型の第４化合物半導体層と、第４化合物半導体層上に設けられているゲート電極を備えている。

Description

半導体装置とその製造方法
　本出願は、２０１３年９月３０日に出願された日本国特許出願第２０１３－２０４１６２号に基づく優先権を主張する。その出願の全ての内容は、この明細書中に参照により援用されている。
本明細書は、ヘテロ接合を有する半導体装置、及びその製造方法に関する技術を開示する。
　ヘテロ接合に形成される２次元電子ガス層をチャネルとして用いる半導体装置が知られている。このタイプの半導体装置では、ノーマリーオフタイプの開発が進められており、その一例が特開２０１１－２９５０７号公報に開示されている。以下の説明では、特開２０１１－２９５０７号公報を特許文献１と称する。特許文献１の半導体装置では、ヘテロ接合面を有する半導体層の表面の一部に、ｐ型半導体層を設ける。さらに、そのｐ型半導体層の表面にｎ型半導体層を設け、ｎ型半導体層の表面にゲート電極を設ける。特許文献１の半導体装置では、ゲート電極にオン電圧が印加されていないときに、ｐ型半導体層から伸びる空乏層が２次元電子ガス層の一部を消失させことにより、ノーマリーオフを実現している。また、特許文献１の半導体装置では、ｐ型半導体層の表面にｎ型半導体層を設けることにより、ゲート電極にオン電圧が印加されたときに、ゲート電流が流れることを防止している。
　特許文献１の半導体装置は、ゲート電極に正電圧が印加されることにより、ｐ型半導体層からヘテロ接合面に伸びていた空乏層が縮小し、ターンオンする。しかしながら、ゲート電極に正電圧が印加されると、ｎ型半導体層とｐ型半導体層のｐｎ接合には逆バイアスが印加され、そのｐｎ接合の界面に空乏層が形成される。ゲート電圧に印加される正電圧の一部がｎ型半導体層とｐ型半導体層のｐｎ接合に加わるので、ゲート電極に正電圧を印加してからヘテロ接合面に伸びていた空乏層が縮小して２次元電子ガス層が形成されるまでの時間が長くなる。換言すると、半導体装置のスイッチング速度が遅くなる。本明細書では、スイッチング速度が改善された半導体装置、及びその半導体装置の製造方法を開示する。
　本明細書で開示する技術は、ｐ型半導体層とゲート電極の間に高抵抗のｐ型半導体層を設けることを特徴とする。高抵抗のｐ型半導体層は、ゲート電極に正電圧が印加されたときに、ゲート電流が流れることを抑制することができる。さらに、本明細で開示する半導体装置では、ゲート電極の下方にｐｎ接合面が存在しないので、ゲート電極に正電圧が印加されたときの応答性が良い。このため、本明細書で開示する半導体装置は、高速なスイッチング動作に適している。
　本明細書で開示する半導体装置は、第１化合物半導体層と、第１化合物半導体層上に設けられており、第１化合物半導体層よりもバンドギャップが大きい第２化合物半導体層と、第２化合物半導体層上の一部に設けられているｐ型の第３化合物半導体層と、第３化合物半導体層上に設けられており、第３化合物半導体層よりも高抵抗であるｐ型の第４化合物半導体層と、第４化合物半導体層上に設けられているゲート電極とを備えている。
　本明細書では、上記半導体装置の製造方法をも提供する。その製造方法は、第１化合物半導体層上に、第１化合物半導体層よりもバンドギャップが大きい第２化合物半導体層を形成する第１工程と、第２化合物半導体層上の一部に、ｐ型の第３化合物半導体層を形成する第２工程と、第３化合物半導体層上に、第３化合物半導体層よりも高抵抗であるｐ型の第４化合物半導体層を形成する第３工程と、第４化合物半導体層上に、ゲート電極を形成する第４工程と、を備える。
第１実施例の半導体装置の断面図を示す。 半導体装置の第１製造方法の製造工程を示す。 半導体装置の第１製造方法の製造工程を示す。 半導体装置の第１製造方法の製造工程を示す。 半導体装置の第２製造方法の製造工程を示す。 半導体装置の第２製造方法の製造工程を示す。 半導体装置の第２製造方法の製造工程を示す。 第２実施例の半導体装置の断面図を示す。
　以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
　本明細書で開示する半導体装置は、第１化合物半導体層、第２化合物半導体層、ｐ型の第３化合物半導体層、ｐ型の第４化合物半導体層及びゲート電極を備えていてもよい。第２化合物半導体層は、第１化合物半導体層上に設けられており、第１化合物半導体層よりもバンドギャップが大きくてもよい。第３化合物半導体層は、第２化合物半導体層上の一部に設けられていてもよい。第４化合物半導体層は、第３化合物半導体層上に設けられており、第３化合物半導体層よりも高抵抗であってもよい。ゲート電極は、第４化合物半導体層上に設けられていてもよい。本明細書で開示する半導体装置は、横型であってもよく、縦型であってもよい。化合物半導体層の各々の間には、必要に応じて、他の化合物半導体層が設けられていてもよい。ここで、化合物半導体は、ワイドバンドギャップ半導体が好ましい。具体的には、化合物半導体には、窒化物半導体、炭化珪素が含まれる。
　第４化合物半導体層に含まれるｐ型不純物の濃度が、第３化合物半導体層に含まれるｐ型不純物の濃度よりも薄くてよい。第４化合物半導体層を、第３化合物半導体層より確実に高抵抗にすることができる。
　第４化合物半導体層が、第３化合物半導体層よりも結晶性が低くてよい。この場合でも、第４化合物半導体層を、第３化合物半導体層より確実に高抵抗にすることができる。なお、第４化合物半導体層は、ｐ型不純物の濃度が第３化合物半導体層よりも薄く、さらに結晶性が第３化合物半導体層よりも低くてもよい。
　第１化合物半導体層、第２化合物半導体層、第３化合物半導体層及び第４化合物半導体層は、窒化物半導体であってもよい。窒化物半導体は、一般式がAlXGaYIn1-X-YN（０≦X≦１、０≦Y≦１、０≦1－X－Y≦１）で示されるものであってよい。第１化合物半導体層の一例として、窒化ガリウム（ＧａＮ）が挙げられる。第２化合物半導体層、第３化合物半導体層及び第４化合物半導体層の一例として、窒化アルミニウムガリウム（ＡｌＧａＮ）が挙げられる。
（第１実施例）
　図１に示すように、半導体装置１００は横型であり、サファイア基板２、バッファ層４、第１化合物半導体層６、第２化合物半導体層８、第３化合物半導体層１４、第４化合物半導体層１６、ゲート電極１８、ソース電極２０及びドレイン電極１０を備えている。
　サファイア基板２の表面に、窒化アルミニウム（ＡｌＮ）を材料とするバッファ層４が設けられている。第１化合物半導体層６は、バッファ層４の表面に設けられている。第１化合物半導体層６の材料は、窒化ガリウムである。第１化合物半導体層６は、ノンドープである。第２化合物半導体層８は、第１化合物半導体層６の表面に設けられており、その材料は、窒化アルミニウムガリウムである。第２化合物半導体層８は、ノンドープである。すなわち、第１化合物半導体層６及び第２化合物半導体層８は、ｉ型の窒化物半導体である。第２化合物半導体層８のバンドギャップは、第１化合物半導体層６のギャップより大きい。第１化合物半導体層６と第２化合物半導体層８はヘテロ接合しており、第１化合物半導体層６と第２化合物半導体層８の接合面２２の近傍に、２次元電子ガス層が形成される。なお、第１化合物半導体層６の厚みはおよそ２μｍ～３μｍであり、第２化合物半導体層８の厚みはおよそ１５ｎｍ～２５ｎｍである。
　第３化合物半導体層１４は、第２化合物半導体層８の表面の一部に設けられている。第３化合物半導体層１４の材料は、窒化アルミニウムガリウムである。第３化合物半導体層１４は、ｐ型不純物であるマグネシウム（Ｍｇ）をおよそ１×１０１９ｃｍ－３含んでいる。第４化合物半導体層１６は、第３化合物半導体層１４の表面に設けられている。第４化合物半導体層１６の材料は、窒化アルミニウムガリウムである。第３化合物半導体層１４に含まれるアルミニウム（Ａl）の含有割合は、第２化合物半導体層８と同一である。第４化合物半導体層１６は、マグネシウムをおよそ１×１０１７～５×１０１８ｃｍ－３含んでいる。第４化合物半導体層１６に含まれるｐ型不純物（Ｍｇ）の濃度は、第３化合物半導体層１４に含まれるｐ型不純物の濃度よりも薄い。そのため、第４化合物半導体層１６は、第３化合物半導体層１４よりも高抵抗である。なお、第３化合物半導体層１４の厚みはおよそ７０ｎｍ～１００ｎｍであり、第４化合物半導体層１６の厚みはおよそ１０ｎｍ～２０ｎｍである。
　ゲート電極１８は、第４化合物半導体層１６の表面に設けられており、ソース電極２０とドレイン電極１０の間に配置されている。ゲート電極１８の材料は、ニッケル（Ｎｉ）である。ゲート電極１８は、第４化合物半導体層１６にオーミック接続されている。ソース電極２０とドレイン電極１０は、第２化合物半導体層８の表面の一部に離反して設けられている。ソース電極２０とドレイン電極１０は、チタン（Ｔｉ）とアルミニウムの積層電極であり、第２化合物半導体層８にオーミック接続されている。ソース電極２０とドレイン電極１０は、パッシベーション膜１２によって、ゲート電極１８から絶縁されている。
　半導体装置１００は、ノーマリーオフタイプのＨＥＭＴ（High Electron Mobility Transistor）である。ドレイン電極１０に正電圧が印加され、ソース電極２０に接地電圧が印加され、ゲート電極１８に正電圧が印加されると、第１化合物半導体層６と第２化合物半導体層８の接合面２２の近傍に形成される２次元電子ガス層を介して、ソース電極２０からドレイン電極１０に向けて電子が走行する。これにより、半導体装置１００はオン状態となる。
　ゲート電極１８への正電圧の印加を停止すると、第３化合物半導体層１４から接合面２２に向けて空乏層が伸び、２次元電子ガス層の電子が枯渇し、２次元電子ガス層を介した電子の走行が停止する。これにより、半導体装置１００はオフ状態となる。再度ゲート電極１８に正電圧が印加されると、接合面２２に伸びていた空乏層が消失し、半導体装置１００がオフ状態からオン状態に切り替わる。
　上記したように、第４化合物半導体層１６に含まれるｐ型不純物の濃度は、第３化合物半導体層１４に含まれるｐ型不純物の濃度よりも薄い。すなわち、第４化合物半導体層１６は、第３化合物半導体層１４と比較して高抵抗である。そのため、第３化合物半導体層１４の表面に直接ゲート電極１８を設ける形態と比較して、オン状態のときにゲート電流が流れることを抑制することができる。また、第４化合物半導体層１６は、第３化合物半導体層１４と同様にｐ型不純物を含んでいる。そのため、ゲート電極１８に正電圧を印加しても、第３化合物半導体層１４と第４化合物半導体層１６の界面から空乏層が伸びることはない。
　上記したように、従来の半導体装置は、第３化合物半導体層１４に相当するｐ型化合物半導体層の表面にｎ型化合物半導体層を設け、そのｎ型化合物半導体層の表面にゲート電極を設ける。そのため、ゲート電極に正電圧を印加すると、ｐ型化合物半導体層とｎ型化合物半導体層の界面から空乏層が伸びる。従来の半導体装置は、ゲート電極に印加した正電圧の一部がｐ型化合物半導体層とｎ型化合物半導体層のｐｎ接合に加わるので、ｐ型化合物半導体層からヘテロ接合面に伸びていた空乏層が縮小して２次元電子ガス層が形成されるまでの時間が長くなる。
　半導体装置１００では、オフ状態からオン状態に切り替わるときに、第３化合物半導体層１４と第４化合物半導体層１６の界面から空乏層が伸びない。そのため、半導体装置１００は、ゲート電極１８に正電圧を印加したときに、速やかにヘテロ接合面に伸びていた空乏層が消失する。すなわち、半導体装置１００は、従来の半導体装置よりもスイッチング速度が速い。
　なお、ゲート電流が流れることを抑制するという観点から、第４化合物半導体層１６に代えて絶縁膜（ゲート絶縁膜）を設け、その絶縁膜の表面にゲート電極を設けることも考え得る。このような形態であれば、ゲート電極とｐ型化合物半導体層の間にｎ型化合物半導体層を介在させる必要がない。しかしながら、この半導体装置の場合、ゲート電極に正電圧を印加したときにゲート絶縁膜とｐ型化合物半導体層との界面に電子が蓄積し、閾値電圧が変動することがある。半導体装置１００は、第３化合物半導体層１４と第４化合物半導体層１６の界面に電子が蓄積することがないので、閾値電圧が安定している。
（第１製造方法）
　半導体装置１００の第１製造方法について説明する。図２に示すように、サファイア基板２の表面にＡｌＮを材料とするバッファ層４を成長させる。その後、ＧａＮを材料とする第１化合物半導体層６を結晶成長させ（第１工程）、ＡｌＧａＮを材料とする第２化合物半導体層８を結晶成長させる（第２工程）。第２化合物半導体層８は、第１化合物半導体層６が所定の厚みに達した後に原料ガスを切り替える（Ａｌ含有ガスの供給を開始する）ことにより、第１化合物半導体層６の結晶成長に続いて連続的に結晶成長させることができる。なお、バッファ層４を設けることにより、第１化合物半導体層６の結晶構造が安定する。
　次に、図３に示すように、第２化合物半導体層８の表面に、ｐ型不純物を高濃度に含む高濃度ｐ型ＡｌＧａＮ層１４ａを結晶成長させる（第３工程）。その後、高濃度ｐ型ＡｌＧａＮ層１４ａの表面に、ｐ型不純物の濃度が高濃度ｐ型ＡｌＧａＮ層１４ａよりも薄い低濃度ｐ型ＡｌＧａＮ層１６ａを結晶成長させる（第４工程）。高濃度ｐ型ＡｌＧａＮ層１４ａは、第２化合物半導体層８が所定の厚みに達した後に原料ガスを切り替える（Ｍｇ含有ガスの供給を開始する）ことにより、第２化合物半導体層８の結晶成長に続いて連続的に結晶成長させることができる。また、低濃度ｐ型ＡｌＧａＮ層１６ａは、高濃度ｐ型ＡｌＧａＮ層１４ａが所定の厚みに達した後に原料ガスを切り替える（原料ガス中のＭｇ濃度を減らす）ことにより、高濃度ｐ型ＡｌＧａＮ層１４ａの結晶成長に続いて連続的に結晶成長させることができる。
　次に、図４に示すように、低濃度ｐ型ＡｌＧａＮ層１６ａの一部にエッチングマスク（図示省略）を形成し、エッチングマスクが形成されていない部分の低濃度ｐ型ＡｌＧａＮ層１６ａと高濃度ｐ型ＡｌＧａＮ層１４ａを、第２化合物半導体層８が露出するまでエッチングする。それにより、第３化合物半導体層１４と第４化合物半導体層１６が完成する。その後、エッチングマスクを除去し、ソース電極２０，ゲート電極１８，ドレイン電極１０及びパッシベーション膜１２を既知の方法で形成することにより、図１に示す半導体装置１００が完成する。
　なお、第４化合物半導体層１６は、第３化合物半導体層１４より結晶性が低くてもよい。第４化合物半導体層１６の結晶性を第３化合物半導体層１４より低くすることにより、第４化合物半導体層１６を第３化合物半導体層１４よりも高抵抗にすることができる。なお、この場合、第４化合物半導体層１６に含まれるｐ型不純物（Ｍｇ）の濃度は、第３化合物半導体層１４と同じでもよいし、第３化合物半導体層１４より薄くてもよい。すなわち、第４化合物半導体層１６は、ｐ型不純物を含み第３化合物半導体層１４よりも高抵抗であればよい。以下に、第４化合物半導体層１６の結晶性が第３化合物半導体層１４よりも低い半導体装置１００の製造方法について説明する。
（第２製造方法）
　図５～図７を参照し、半導体装置１００の第２製造方法について説明する。まず、第１製造方法と同様に、サファイア基板２上にバッファ層４，第１化合物半導体層６及び第２化合物半導体層８を形成する（図２を参照）。次に、図５に示すように、第２化合物半導体層８の表面に、ｐ型不純物を含むｐ型ＡｌＧａＮ層３０を結晶成長させる。ｐ型不純物を含むｐ型ＡｌＧａＮ層３０の厚みは、第３化合物半導体層１４と第４化合物半導体層１６の合計の厚み（図１を参照）に相当する。また、ｐ型不純物の濃度は、第３化合物半導体層１４の不純物濃度と同様に調整する。ｐ型ＡｌＧａＮ層３０は、第２化合物半導体層８の結晶成長に続いて連続的に結晶成長させることができる。
　次に、図６に示すように、ｐ型ＡｌＧａＮ層３０の表面にプラズマを照射し、ｐ型ＡｌＧａＮ層３０の表層の結晶性を低下させる。例えば、塩素（Ｃｌ）、フッ素（Ｆ）、アルゴン（Ａｒ）のイオンを１００Ｖ以下の加速エネルギーで照射することにより、ｐ型ＡｌＧａＮ層３０の表層から窒素（Ｎ）を抜き、表層を高抵抗にすることができる。この条件により、高抵抗層（ｐ型ＡｌＧａＮ層３０の表層部３０ａ）の厚みを１０ｎｍ程度に制御することができる。ｐ型ＡｌＧａＮ層３０の表層部３０ａの結晶性が、深部３０ｂの結晶性よりも低くなる。具体的には、ｐ型ＡｌＧａＮ層３０の表層部３０ａの窒素原子が、深部３０ｂより減少する。その結果、表層部３０ａが、深部３０ｂよりも高抵抗になる。
　次に、図７に示すように、ｐ型ＡｌＧａＮ層３９の一部にエッチングマスク（図示省略）を形成し、エッチングマスクが形成されていない部分のｐ型ＡｌＧａＮ層３０を、第２化合物半導体層８が露出するまでエッチングする。それにより、第３化合物半導体層１４と第４化合物半導体層１６が完成する。その後の工程は第１製造方法と同じなので省略する。
（第２実施例）
　図８を参照し、半導体装置２００について説明する。半導体装置２００は縦型であり、ドレイン電極２１０と、ドレイン電極２１０上に設けられている半導体層２４０と、半導体層２４０の表面に設けられているソース電極２２０及びゲート電極２１８を備えている。半導体層２４０は、ｎ型不純物を高濃度に含む基板２３４と、基板２３４よりもｎ型不純物を低濃度に含むドリフト層２３２と、ｐ型不純物を高濃度に含む埋込みｐ型化合物半導体層２３０と、実質的に不純物が含まれていない第１化合物半導体層２０６及び第２化合物半導体層２０８と、ｐ型不純物を高濃度に含む第３化合物半導体層２１４と、第３化合物半導体層２１４よりもｐ型不純物を低濃度に含む第４化合物半導体層２１６を備えている。
　ドレイン電極２１０が、基板２３４の裏面にオーミック接続されている。ドレイン電極２１０は、チタンとアルミニウムの積層電極である。基板２３４材料は、窒化ガリウム（ＧａＮ）である。基板２３４は、ｎ型不純物としてシリコン（Ｓｉ）をおよそ１×１０１８～３×１０１８ｃｍ－３含んでいる。基板２３４の厚みはおよそ１００μｍ～３５０μｍである。ドリフト層２３２は、基板２３４の表面に設けられている。ドリフト層２３２材料は、窒化ガリウムである。ドリフト層２３２は、ｎ型不純物としてシリコン（Ｓｉ）をおよそ１×１０１６～２×１０１６ｃｍ－３含んでいる。ドリフト層２３２の厚みはおよそ８μｍ～１２μｍである。
　ｐ型化合物半導体層２３０は、ドリフト層２３２の表層に分散して設けられている。ｐ型化合物半導体層２３０は、ｐ型の不純物としてマグネシウム（Ｍｇ）をおよそ１×１０１９～５×１０１９ｃｍ－３含んでいる。ｐ型化合物半導体層２３０の厚み（ソース電極２２０とドレイン電極２１０を結ぶ方向の長さ）はおよそ０．５μｍ～１．０μｍである。隣り合うｐ型化合物半導体層２３０の間には、ドリフト層２３２が介在している。
　第１化合物半導体層２０６は、ドリフト層２３２及びｐ型化合物半導体層２３０の表面に設けられている。第１化合物半導体層２０６材料は、窒化ガリウムである。第１化合物半導体層２０６の厚みはおよそ０．１μｍ～０．２μｍである。第２化合物半導体層２０８は、第１化合物半導体層２０６の表面に設けられている。第２化合物半導体層２０８の材料は、窒化アルミニウムガリウムである。第２化合物半導体層２０８の厚みはおよそ１５ｎｍ～２５ｎｍである。第１化合物半導体層２０６と第２化合物半導体層２０８によってヘテロ接合が形成されている。
　第３化合物半導体層２１４は、第２化合物半導体層２０８の表面の一部に設けられている。平面視すると、第３化合物半導体層２１４は、ｐ型化合物半導体層２３０が形成されていない部分のドリフト層２３２と重複する。第３化合物半導体層２１４の材料は、窒化アルミニウムガリウムである。第３化合物半導体層２１４は、ｐ型不純物でとしてマグネシウムをおよそ１×１０１９ｃｍ－３含んでいる。第３化合物半導体層２１４の厚みはおよそ７０ｎｍ～１００ｎｍである。第４化合物半導体層２１６は、第３化合物半導体層２１４の表面に設けられている。第４化合物半導体層２１６の材料は、窒化アルミニウムガリウムである。第４化合物半導体層１６は、マグネシウムをおよそ１×１０１７～５×１０１８ｃｍ－３含んでいる。第４化合物半導体層２１６の厚みはおよそ１０ｎｍ～２０ｎｍである。
　ゲート電極２１８は、第４化合物半導体層２１６の表面に設けられている。ゲート電極１８の材料はニッケルである。ゲート電極２１８は、第４化合物半導体層２１６にオーミック接続されている。ソース電極２２０は、第２化合物半導体層２０８の表面の一部に設けられている。ソース電極２２０は、チタンとアルミニウムの積層電極であり、第２化合物半導体層２０８にオーミック接続されている。ソース電極２２０は、パッシベーション膜２１２によって、ゲート電極２１８から絶縁されている。半導体装置２００を平面視すると、ソース電極２２０とゲート電極２１８の隙間が、ｐ型化合物半導体層２３０と重複する。
　半導体装置２００は、ドレイン電極２１０に正電圧が印加され、ソース電極２２０に接地電圧が印加され、ゲート電極２１８に正電圧が印加されると、ソース電極２２０から供給された電子が、第１化合物半導体層２０６と第２化合物半導体層２０８の接合面近傍に２次元電子ガス層を横方向に走行する。電子は、ｐ型化合物半導体層２３０の間からドリフト層２３２を走行し、基板２３４を経てドレイン電極１０に到達する。
　半導体装置２００の場合、ゲート電極２１８への正電圧の印加を停止すると、第３化合物半導体層２１４からヘテロ界面に向けて空乏層が伸びるとともに、ｐ型化合物半導体層２３０からもヘテロ界面に向けて空乏層が伸びる。半導体装置２００のオフ時に、ソース電極２２０からドレイン電極２１０までの導通経路を、より確実に遮断することができる。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
 

Claims (7)

  1. 　第１化合物半導体層と、
    　前記第１化合物半導体層上に設けられており、前記第１化合物半導体層よりもバンドギャップが大きい第２化合物半導体層と、
    　前記第２化合物半導体層上の一部に設けられているｐ型の第３化合物半導体層と、
    　前記第３化合物半導体層上に設けられており、前記第３化合物半導体層よりも高抵抗であるｐ型の第４化合物半導体層と、
    　前記第４化合物半導体層上に設けられているゲート電極と、
    　を備える半導体装置。
  2. 　前記第４化合物半導体層に含まれるｐ型不純物の濃度が、前記第３化合物半導体層に含まれるｐ型不純物の濃度よりも薄い請求項１に記載の半導体装置。
  3. 　前記第４化合物半導体層が、前記第３化合物半導体層よりも結晶性が低い請求項１又は２に記載の半導体装置。
  4. 　前記第１化合物半導体層、前記第２化合物半導体層、前記第３化合物半導体層及び前記第４化合物半導体層は、窒化物半導体である請求項１から３のいずれか一項に記載の半導体装置。
  5. 　第１化合物半導体層上に、前記第１化合物半導体層よりもバンドギャップが大きい第２化合物半導体層を形成する第１工程と、
    　前記第２化合物半導体層上の一部に、ｐ型の第３化合物半導体層を形成する第２工程と、
    　前記第３化合物半導体層上に、前記第３化合物半導体層よりも高抵抗であるｐ型の第４化合物半導体層を形成する第３工程と、
    　前記第４化合物半導体層上に、ゲート電極を形成する第４工程と、
    　を備える半導体装置の製造方法。
  6. 　前記第３工程は、前記第３化合物半導体層上に、前記第３化合物半導体層よりもｐ型不純物の濃度が薄い前記第４化合物半導体層を結晶成長させることを有する請求項５に記載の製造方法。
  7. 　前記第２工程及び第３工程は、
    　　前記第２化合物半導体層上の一部にｐ型の化合物半導体層を形成すること、
    　　前記ｐ型の化合物半導体層の表面にプラズマを照射すること、を有しており、
    　これにより、前記ｐ型の化合物半導体層のうちのプラズマ照射されなかった部分が前記第３化合物半導体層となり、前記ｐ型の化合物半導体層のうちのプラズマ照射された部分が前記第４化合物半導体層となる請求項５に記載の製造方法。
     
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