WO2015037086A1 - 半導体装置 - Google Patents

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WO2015037086A1
WO2015037086A1 PCT/JP2013/074572 JP2013074572W WO2015037086A1 WO 2015037086 A1 WO2015037086 A1 WO 2015037086A1 JP 2013074572 W JP2013074572 W JP 2013074572W WO 2015037086 A1 WO2015037086 A1 WO 2015037086A1
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mos transistor
transistor
inverter
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舛岡　富士雄
正通 浅野
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 it is necessary to completely separate the N-well region for forming the PMOS and the P-type silicon substrate (or P-well region) for forming the NMOS, In addition, the N-well region and the P-type silicon substrate each need a body terminal for applying a potential, which is a factor of increasing the area.
  • SGT Surrounding Gate Transistor
  • FIGS. 14, 15a, and 15b show circuit diagrams and layout diagrams of inverters using SGTs.
  • FIG. 14 is a circuit diagram of an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 15a shows a plan view of a layout in which the inverter of FIG. FIG. 15b shows a cross-sectional view in the direction of the cut line AA ′ in FIG. 15a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate.
  • BOX buried oxide film layer
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2p, 2n), which connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p
  • 10p and 10n are silicide layers 9p and 9n and a metal 13a
  • Reference numerals 11b and 13b respectively denote contacts for connecting the gate wiring 6a and the metal wiring 13c.
  • the silicon pillar 4n, the lower diffusion layer 2p, the upper diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the gate electrode 6 constitutes an NMOS transistor Qn.
  • the upper diffusion layers 7p and 7n serve as sources, and the lower diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal 13a, a reference power supply Vss is supplied to the metal 13b, and an input signal IN is connected to the metal 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, and well isolation is not required unlike the planar transistor. Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • the greatest feature of the SGT is that, in terms of structural principle, the lower layer wiring by the silicide layer existing on the substrate side under the silicon pillar and the upper wiring by contact connection at the upper part of the silicon pillar can be used.
  • An object of the present invention is to provide a low-priced logic semiconductor device by using a feature of the SGT to arrange a latch circuit often used in a logic circuit in a compact manner and to minimize the area.
  • a semiconductor device that constitutes a latch circuit by arranging a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the latch circuit is at least A first transfer switch composed of a first P-channel MOS transistor and a first N-channel MOS transistor; A second transfer switch composed of a second P-channel MOS transistor and a second N-channel MOS transistor; A first inverter composed of a third P-channel MOS transistor and a third N-channel MOS transistor; A second inverter composed of a fourth P-channel MOS transistor and a fourth N-channel MOS transistor;
  • the latch circuit is A data
  • the source of the third P channel MOS transistor is disposed on the substrate side from the silicon pillar, and the source of the fourth P channel MOS transistor is the silicon pillar.
  • the source of the third N-channel MOS transistor is disposed closer to the substrate side than the silicon pillar, and the source of the fourth N-channel MOS transistor is disposed closer to the substrate side than the silicon pillar.
  • the source of the third P-channel MOS transistor and the source of the fourth P-channel MOS transistor are commonly connected via a silicide region, and the source of the third N-channel MOS transistor and the fourth N-channel MOS transistor The sources of the MOS transistors are commonly connected via a silicide region.
  • the latch circuit is linearly arranged in the order of the first transfer switch, the second transfer switch, the second inverter, and the first inverter.
  • the first N-channel MOS transistor, the second P-channel MOS transistor, the fourth P-channel MOS transistor, and the third P-channel MOS transistor in the previous semiconductor device Arranged in the first row in the order of the first P-channel MOS transistor, the second N-channel MOS transistor, the fourth N-channel MOS transistor, and the third N-channel MOS transistor. Placed in the eye.
  • the first P-channel MOS transistor, the second P-channel MOS transistor, the fourth P-channel MOS transistor, and the third P-channel MOS transistor in the previous semiconductor device Are arranged in the first row in the order of the first N-channel MOS transistor, the second N-channel MOS transistor, the fourth N-channel MOS transistor, and the third N-channel MOS transistor. Placed in the eye.
  • the latch circuit is arranged in the order of a first transfer switch, a second transfer switch, a first inverter, and a second inverter.
  • the first N-channel MOS transistor, the second P-channel MOS transistor, the third P-channel MOS transistor, and the fourth P-channel MOS transistor in the previous semiconductor device Arranged in the first row in the order of the first P-channel MOS transistor, the second N-channel MOS transistor, the third N-channel MOS transistor, and the fourth N-channel MOS transistor. Placed in the eye.
  • the MOS transistors constituting the latch circuit are respectively disposed between a power supply line and a reference power supply line extending in the row direction.
  • a semiconductor device that constitutes a latch circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate Because Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the latch circuit is at least A first transfer switch composed of a first P-channel MOS transistor and a first N-channel MOS transistor; A second transfer switch composed of a second P-channel MOS transistor and a second N-channel MOS transistor; A first inverter composed of a third P-channel MOS transistor and a third N-channel MOS transistor; A second inverter composed of a fourth P-channel MOS transistor and a fourth N-channel MOS transistor,
  • the latch circuit is linearly arranged in the order of the first transfer switch, the second transfer switch, the second inverter, and the first inverter.
  • the first N-channel MOS transistor, the second P-channel MOS transistor, the fourth P-channel MOS transistor, and the third P-channel MOS transistor in the previous semiconductor device In the order of the first P-channel MOS transistor, the second N-channel MOS transistor, the fourth N-channel MOS transistor, and the third N-channel MOS transistor. Arranged in the second row.
  • the MOS transistors constituting the latch circuit are respectively disposed between a power supply line and a reference power supply line extending in the row direction.
  • a semiconductor device that constitutes a latch circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate Because
  • the transistor is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the latch circuit is at least A first clocked inverter composed of first and second P-channel MOS transistors, first and second N-channel MOS transistors; A second clocked inverter composed of third and fourth P-channel MOS transistors, third and fourth N-channel MOS transistors; A first inverter composed of a fifth P-channel MOS transistor and a fifth N-channel MOS transistor; An input data signal is connected to an input terminal of the first clocked inverter
  • the latch circuit is linearly arranged in the order of the first clocked inverter, the second clocked inverter, and the first inverter.
  • the source of the fourth P-channel MOS transistor is disposed closer to the substrate side than the silicon pillar, and the source of the fifth P-channel MOS transistor is the silicon pillar.
  • the fourth N-channel MOS transistor is disposed closer to the substrate side than the silicon pillar, and the fifth N-channel MOS transistor source is disposed closer to the substrate than the silicon pillar.
  • the source of the fourth P-channel MOS transistor and the source of the fifth P-channel MOS transistor are commonly connected via a silicide region, and the source of the fourth N-channel MOS transistor and the fifth The sources of the N channel MOS transistors are commonly connected through the silicide region. That.
  • a data input signal is input to the gates of the second P-channel MOS transistor and the second N-channel MOS transistor, respectively.
  • the second P-channel MOS transistor, the first P-channel MOS transistor, the third P-channel MOS transistor, the fourth P-channel MOS transistor Arranged in the order of the fifth P-channel MOS transistor in the first row, the second N-channel MOS transistor, the first N-channel MOS transistor, the third N-channel MOS transistor, the fourth N-channel MOS transistor, An N channel MOS transistor and the fifth N channel MOS transistor are arranged in the second row in this order.
  • a data input signal is input to the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, respectively.
  • the second P-channel MOS transistor, the first P-channel MOS transistor, the third P-channel MOS transistor, and the fourth P-channel MOS transistor in the previous semiconductor device Arranged in the order of the fifth P-channel MOS transistor in the first row, the second N-channel MOS transistor, the first N-channel MOS transistor, the third N-channel MOS transistor, the fourth N-channel MOS transistor, An N channel MOS transistor and the fifth N channel MOS transistor are arranged in the second row in this order.
  • the transistors constituting the latch circuit are respectively disposed between a power supply line extending in the row direction and a reference power supply line.
  • FIG. 1 shows an equivalent circuit diagram of a general D-type latch circuit applied to the present invention.
  • Qp1, Qp2, Qp3, and Qp4 are PMOS transistors configured by SGT
  • Qn1, Qn2, Qn3, and Qn4 are NMOS transistors that are also configured by SGT.
  • the PMOS transistor Qp1 and the NMOS transistor Qn1 constitute a first transfer switch TF1.
  • the PMOS transistor Qp2 and the NMOS transistor Qn2 constitute a second transfer switch TF2.
  • the PMOS transistor Qp3 and the NMOS transistor Qn3 constitute a first inverter INV1
  • the PMOS transistor Qp4 and the NMOS transistor Qn4 constitute a second inverter INV2.
  • the data transfer signal DIN1 is connected to the input terminal of the first transfer switch TF1, and the output terminal is connected to the node N1.
  • the input terminal of the first inverter INV1 is connected to the node N1, and the output terminal is connected to the node N2.
  • the input terminal of the second inverter INV2 is connected to the node N2, and the output terminal is connected to the node N3.
  • Node N3 is connected to output OUT1.
  • the second transfer switch TF2 has an input terminal connected to the node N3 and an output terminal connected to the node N1.
  • the drains of the PMOS transistor Qp1 and the NMOS transistor Qn1, which are the outputs of the first transfer switch, and the drains of the PMOS transistor Qp2 and the NMOS transistor Qn2, which are the outputs of the second transfer switch TF2, are commonly connected as a node N1. Is done.
  • the drains of the PMOS transistor Qp4 and NMOS transistor Qn4 that are the output of the second inverter INV2 and the sources of the PMOS transistor Qp2 and NMOS transistor Qn2 that are the input terminals of the second transfer switch are connected in common as a node N3.
  • the clock signal CK is input to the gate of the PMOS transistor Qp1 constituting the first transfer switch, and the inverted clock signal CKB is input to the gate of the NMOS transistor Qn1. Further, the inverted clock signal CKB is input to the gate of the PMOS transistor Qp2 constituting the second transfer switch, and the clock signal CK is input to the NMOS transistor Qn2.
  • FIGS. 2a, 2b, 2c, 2d, 2e, 2f and 2g A first embodiment is shown in FIGS. 2a, 2b, 2c, 2d, 2e, 2f and 2g.
  • 2a is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 2b is a cross-sectional view along the cut line AA ′ in FIG. 2a
  • FIG. 2c is a cut line B-- in FIG.
  • FIG. 2d is a cross-sectional view along the cut line CC ′ in FIG. 2a
  • FIG. 2e is a cross-sectional view along the cut line DD ′ in FIG. 2a
  • FIG. 2a shows a cross-sectional view along the cut line EE ′ in FIG. 2a
  • FIG. 2g shows a cross-sectional view along the cut line FF ′ in FIG. 2a.
  • the NMOS transistor Qn1, the PMOS transistors Qp2, Qp4, and Qp3 of the D-type latch circuit of FIG. They are arranged in order from the left side of the figure in the eyes (lower row of the figure). That is, the first transfer switch TF1, the second transfer switch TF2, the second inverter INV2, and the first inverter INV1 are arranged in this order from the left side.
  • FIGS. 2a, 2b, 2c, 2d, 2e, 2f and 2g parts having the same structure as in FIGS. 14a and 14b are indicated by equivalent symbols in the 100s.
  • Planar silicon layers 102pa, 102pb, 102pc, 102na, 102nb, 102nc are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate, and the planar silicon layers 102pa, 102pb, 102pc, Reference numerals 102na, 102nb, and 102nc are each formed of a p + diffusion layer, a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer by impurity implantation or the like.
  • BOX buried oxide film layer
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102pa, 102pb, 102pc, 102na, 102nb, 102nc), and connects the planar silicon layers 102pa, 102pb, 102na, 102nb.
  • 104n1, 104n2, 104n3, 104n4 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p4 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n4, 104p1, 104p2, 104p3, 104p4.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d, 106e, 106f, and 106g are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p4 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n4 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p4 are respectively formed
  • N + diffusion layers 107n1, 107n2, 107n3, and 107n4 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, 109n4 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p4, 110n1, 110n2, 110n3, and 110n4 connected to the 107n3 and 107n4 include the silicide layers 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, and 109n4 and the first metal wiring 113b.
  • 111b is a contact connecting the gate wiring 106b and the first metal wiring 113f
  • 111c is a contact connecting the gate wiring 106e and the first metal wiring 113g
  • 111d is a contact connecting the gate wiring 106g and the first metal wiring 113g. This is a contact for connecting one metal wiring 113h.
  • Reference numeral 112a denotes a silicide 103 connecting the lower diffusion layers 102pa, 102pb, 102na, 102nb and a contact connecting the first metal wiring 113g
  • 112b denotes a silicide layer 103 covering the lower diffusion layer 102pc.
  • a contact for connecting the first metal wiring 113a (three are provided in the figure) and 112c are contacts for connecting the silicide layer 103 covering the lower diffusion layer 102nc and the first metal wiring 113c (three are provided in the figure). It is.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pc, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104n4, the lower diffusion layer.
  • the gate electrode 106 constitutes the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102nb, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn2, and the silicon pillar 104p3, the lower diffusion.
  • the layer 102nc, the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn3.
  • the silicon pillar 104p4, the lower diffusion layer 102nc, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • Transistor Qn4 is configured.
  • Gate wiring 106b and gate wiring 106d are connected to gate electrode 106 of PMOS transistor Qp1, gate wiring 106c is connected to gate electrode 106 of PMOS transistor Qp2, and gate wirings 106e and 106f are connected to gate electrode 106 of PMOS transistor Qp3.
  • gate wiring 106g is connected to gate electrode 106 of PMOS transistor Qp4
  • gate wirings 106a and 106c are connected to gate electrode 106 of NMOS transistor Qn1
  • gate wiring 106d is connected to gate electrode 106 of NMOS transistor Qn2. Is connected to the gate electrode 106 of the NMOS transistor Qn3, and the gate wiring 106g is connected to the gate electrode 106 of the NMOS transistor Qn4. It is continued.
  • the gate electrode of the NMOS transistor Qn1 is connected to the first metal wiring 113e through the gate wiring 106a and the contact 111a.
  • the inverted clock signal CKB is supplied to the first metal wiring 113e, and is supplied to the upper diffusion layer 107n1 serving as the source. Is connected to the first metal wiring 113b through the silicide layer 109n1 and the contact 110n1, and the data input signal DIN1 is supplied to the first metal wiring 113b.
  • the first metal wiring 113f is connected to the gate electrode of the PMOS transistor Qp1 through the gate wiring 106b and the contact 111b.
  • the clock signal CK is supplied to the first metal wiring 113f, and the upper diffusion layer 107p1 serving as the source is connected to the first metal wiring 113f.
  • the first metal wiring 113b is connected through the silicide layer 109p1 and the contact 110p1.
  • the lower diffusion layers 102na and 102pa which are the drains of the NMOS transistor Qn1 and the PMOS transistor Qp1, respectively, are connected via the silicide layer 103, and the NMOS transistor Qn1 and the PMOS transistor Qp1 constitute a transfer switch TF1.
  • An inverted clock signal CKB is supplied to the gate electrode of the PMOS transistor Qp2 through the gate wirings 106c and 106a, and the first metal wiring 113d is connected to the upper diffusion layer 107p2 serving as the source through the silicide layer 109p2 and the contact 110p2.
  • the first metal wiring 113d becomes the output OUT1.
  • a clock signal CK is supplied to the gate electrode of the NMOS transistor Qn2 through gate wirings 106d and 106b, and a first metal wiring 113d is connected to the upper diffusion layer 107n2 serving as a source through a silicide layer 109n2 and a contact 110n2.
  • the lower diffusion layers 102pb and 102nb which are the drains of the PMOS transistor Qp2 and the NMOS transistor Qn2, respectively, are connected via the silicide layer 103, and the PMOS transistor Qp2 and the NMOS transistor Qn2 constitute a transfer switch TF2.
  • the lower diffusion layers serving as the drains of the PMOS transistors Qp1 and Qp2 and the NMOS transistors Qn1 and Qn2, respectively, are commonly connected by the silicide layer 103 and connected to the first metal 113g through the contact 112a.
  • the first metal wiring 113g serves as a common output for the transfer switches TF1 and TF2.
  • the gate electrode of the PMOS transistor Qp3 is connected to the first metal wiring 113g as an input signal through the gate wiring 106e and the contact 111c, and the lower diffusion layer 102pc serving as the source is connected to the first metal through the silicide layer 103 and the contact 112b.
  • the power supply Vcc is supplied to the first metal wiring 113a connected to the wiring 113a.
  • the upper diffusion layer 107p3 serving as the drain is connected to the first metal wiring 113h through the silicide layer 109p3 and the contact 110p3.
  • the gate electrode of the NMOS transistor Qn3 is connected to the gate wiring 106e via the gate wiring 106f, and the lower diffusion layer 102nc serving as the source is connected to the first metal wiring 113c via the silicide layer 103 and the contact 112c.
  • a reference power supply Vss is supplied to the wiring 113c.
  • the upper diffusion layer 107n3 serving as the drain is connected to the first metal wiring 113h via the silicide layer 109n3 and the contact 110n3.
  • the PMOS transistor Qp3 and the NMOS transistor Qn3 constitute a first inverter INV1.
  • the gate electrode of the PMOS transistor Qp4 is connected to the first metal wiring 113h serving as an input signal via the gate wiring 106g and the contact 111d, and the lower diffusion layer 102pc serving as the source is first coupled via the silicide layer 103 and the contact 112b. Connected to metal wiring 113a.
  • the upper diffusion layer 107p4 serving as the drain is connected to the first metal wiring 113d via the silicide layer 109p4 and the contact 110p4.
  • the gate wiring 106g is connected to the gate electrode of the NMOS transistor Qn4, and the lower diffusion layer 102nc serving as the source is connected to the first metal wiring 113c via the silicide layer 103 and the contact 112c.
  • the upper diffusion layer 107n4 serving as the drain is connected to the first metal wiring 113d via the silicide layer 109n4 and the contact 110n4.
  • the PMOS transistor Qp4 and the NMOS transistor Qn4 constitute a second inverter INV2.
  • the sources of the PMOS transistors Qp3 and Qp4 are connected to the common lower diffusion layer 102pc
  • the sources of the NMOS transistors Qn3 and Qn4 are connected to the common lower diffusion layer 102nc.
  • the feature of this embodiment is that the respective lower diffusion layers 102pa, 102pb, 102na, and 102nb, which are common drains of the PMOS transistors Qp1 and Qp2 and the NMOS transistors Qn1 and Qn2, are commonly connected via the silicide layer 103.
  • the arrangement area can be made very small.
  • the lower diffusion layer which is the source of the PMOS transistors Qp3 and Qp4 is made common as 102pc
  • the lower diffusion layer which is the source of the NMOS transistors Qn3 and Qn4 is made common as 102nc, thereby arranging the arrangement area. Can be further reduced.
  • the clock signals CK and CKB can be shared, and the wiring area can be reduced.
  • the transistor can be switched up and down because each lower diffusion layer as a drain can be made common by the silicide 103.
  • the lower diffusion layer can be shared, and is included in the gist of the present invention.
  • the SGT is characterized in that the PMOS transistor and the NMOS transistor can be arranged completely independently, and the present invention realizes the arrangement using the characteristics of the SGT to the maximum. Further, in FIG.
  • the transistor arrangement method in this embodiment is arranged from the top to the power supply line Vcc (113a), the NMOS transistor Qn1, the PMOS transistors Qp2, Qp4, and Qp3 arranged in the first row, and the second row.
  • the PMOS transistor Qp1, the NMOS transistors Qn2, Qn4, Qn3, and then the reference power supply line Vss (113c) are arranged in this order.
  • This D-type latch circuit is defined as a block LAT100 including the power supply line Vcc (113a) and the reference power supply line Vss (113c).
  • the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line), and in the following embodiments, Ly is standardized to be constant. If standardized in this way, there is an advantage that the power supply line and the reference power supply line can be easily connected only by arranging the block LAT100 of this embodiment and other blocks horizontally. In order to take out the output OUT1 of this embodiment, it is possible to freely take out the first metal wiring 113d serving as an output wiring by connecting it to a second metal wiring (not shown). According to the present embodiment, eight SGTs constituting a D-type latch circuit can be arranged without providing useless wiring and contact regions, and a semiconductor device with a reduced area is provided.
  • FIGS. 3a, 3b, 3c, 3d, 3e, 3f and 3g A second embodiment is shown in FIGS. 3a, 3b, 3c, 3d, 3e, 3f and 3g.
  • 3a is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 3b is a sectional view taken along the cut line AA ′ in FIG. 3a
  • FIG. 3c is a cut line B-- in FIG.
  • FIG. 3d is a cross-sectional view along the cut line CC ′ in FIG. 3a
  • FIG. 3e is a cross-sectional view along the cut line DD ′ in FIG. 3a
  • FIG. 3a shows a cross-sectional view along the cut line EE ′ in FIG. 3a
  • FIG. 3g shows a cross-sectional view along the cut line FF ′ in FIG. 3a.
  • the equivalent circuit follows that of FIG. In FIG. 3a, the NMOS transistor Qn1, the PMOS transistors Qp2, Qp3, and Qp4 of the D-type latch circuit of FIG. They are arranged in order from the left side of the figure in the eyes (lower row of the figure). That is, the first transfer switch TF1, the second transfer switch TF2, the first inverter INV1, and the second inverter INV2 are arranged in this order from the left side.
  • the difference from FIG. 2a is that the arrangement order of the first inverter INV1 and the second inverter INV2 is changed.
  • FIG. 3b, FIG. 3c, FIG. 3d, FIG. 3e, FIG. 3f, and FIG. 3g the same structure as that of FIG. 2a, FIG. Are indicated by equivalent symbols in the 100s.
  • Planar silicon layers 102pa, 102pb, 102pc, 102pd, 102na, 102nb, 102nc, and 102nd are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate, and the planar silicon layers 102pa, 102pb, 102pc, 102pd, 102na, 102nb, 102nc, and 102nd are p + diffusion layer, p + diffusion layer, p + diffusion layer, p + diffusion layer, p + diffusion layer, n + diffusion layer, n + diffusion layer, n + diffusion layer, and n + diffusion by impurity implantation or the like. Composed of layers.
  • BOX buried oxide film layer
  • 103 is a silicide layer formed on the surface of the planar silicon layer (102pa, 102pb, 102pc, 102pd, 102na, 102nb, 102nc, 102nd), and connects the planar silicon layers 102pa, 102pb, 102na, 102nb.
  • 104n1, 104n2, 104n3, 104n4 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p4 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n4, 104p1, 104p2, 104p3, 104p4.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d, 106e, 106f, 106g, and 106h are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p4 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n4 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p4 are respectively formed N + diffusion layers 107n1, 107n2, 107n3, and 107n4 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, 109n4 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p4, 110n1, 110n2, 110n3, and 110n4 connected to the 107n3 and 107n4 include the silicide layers 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, and 109n4 and the first metal wiring 113b.
  • 111b is a contact connecting the gate wiring 106b and the first metal wiring 113f
  • 111c is a contact connecting the gate wiring 106e and the first metal wiring 113g
  • 111d is a gate wiring 106h and the first metal wiring 113g. This is a contact for connecting one metal wiring 113h.
  • 112a is a contact connecting the silicide 103 connecting the lower diffusion layers 102pa, 102pb, 102na and 102nb and the first metal wiring 113g
  • 112b is a first connection with the silicide layer 103 connecting the lower diffusion layers 102pc and 102nc in common.
  • a contact 112c connecting the metal wiring 113h, 112c is a contact connecting the silicide layer 103 covering the lower diffusion layer 102pd and the first metal wiring 113a
  • 112d (two are provided in the figure) is a silicide covering the lower diffusion layer 102nd.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pc, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104n4, the lower diffusion layer.
  • the gate electrode 106 constitutes the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102nb, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn2, and the silicon pillar 104p3, the lower diffusion.
  • the layer 102nc, the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn3.
  • the silicon pillar 104p4, the lower diffusion layer 102nd, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • Transistor Qn4 is configured.
  • Gate wirings 106b and 106d are connected to the gate electrode 106 of the PMOS transistor Qp1, a gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp2, and a gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp3.
  • a gate wiring 106g is connected to the gate electrode 106 of the PMOS transistor Qp4, gate wirings 106a and 106c are connected to the gate electrode 106 of the NMOS transistor Qn1, and a gate wiring 106d is connected to the gate electrode 106 of the NMOS transistor Qn2.
  • Gate wiring 106f is connected to gate electrode 106 of NMOS transistor Qn3, and gate wirings 106h and 106g are connected to gate electrode 106 of NMOS transistor Qn4.
  • the gate electrode of the NMOS transistor Qn1 is connected to the first metal wiring 113e through the gate wiring 106a and the contact 111a.
  • the inverted clock signal CKB is supplied to the first metal wiring 113e, and is supplied to the upper diffusion layer 107n1 serving as the source. Is connected to the first metal wiring 113b through the silicide layer 109n1 and the contact 110n1, and the data input signal DIN1 is supplied to the first metal wiring 113b.
  • the first metal wiring 113f is connected to the gate electrode of the PMOS transistor Qp1 through the gate wiring 106b and the contact 111b.
  • the clock signal CK is supplied to the first metal wiring 113f, and the upper diffusion layer 107p1 serving as the source is connected to the first metal wiring 113f.
  • the first metal wiring 113b is connected through the silicide layer 109p1 and the contact 110p1.
  • the lower diffusion layers 102na and 102pa which are the drains of the NMOS transistor Qn1 and the PMOS transistor Qp1, respectively, are connected via the silicide layer 103, and the NMOS transistor Qn1 and the PMOS transistor Qp1 constitute a transfer switch TF1.
  • An inverted clock signal CKB is supplied to the gate electrode of the PMOS transistor Qp2 through the gate wirings 106c and 106a, and the first metal wiring 113d is connected to the upper diffusion layer 107p2 serving as the source through the silicide layer 109p2 and the contact 110p2.
  • the first metal wiring 113d becomes the output OUT1.
  • a clock signal CK is supplied to the gate electrode of the NMOS transistor Qn2 through gate wirings 106d and 106b, and a first metal wiring 113d is connected to the upper diffusion layer 107n2 serving as a source through a silicide layer 109n2 and a contact 110n2.
  • the lower diffusion layers 102pb and 102nb which are the drains of the PMOS transistor Qp2 and the NMOS transistor Qn2, respectively, are connected via the silicide layer 103, and the PMOS transistor Qp2 and the NMOS transistor Qn2 constitute a transfer switch TF2.
  • the lower diffusion layers serving as the drains of the PMOS transistors Qp1 and Qp2 and the NMOS transistors Qn1 and Qn2, respectively, are commonly connected by the silicide layer 103 and connected to the first metal 113g through the contact 112a.
  • the first metal wiring 113g serves as a common output for the transfer switches TF1 and TF2.
  • the gate electrode of the PMOS transistor Qp3 is connected to the first metal wiring 113g as an input signal through the gate wiring 106e and the contact 111c, and the upper diffusion layer 107p3 serving as the source is connected to the first metal wiring through the silicide layers 109p3 and 110p3.
  • the power supply Vcc is supplied to the first metal wiring 113a connected to the first metal wiring 113a.
  • the gate electrode of the NMOS transistor Qn3 is connected to the gate wiring 106e via the gate wiring 106f, and the upper diffusion layer 107n3 serving as the source is connected to the first metal wiring 113c via the silicide layer 109n3 and the contact 110n3.
  • a reference power supply Vss is supplied to the metal wiring 113c.
  • the lower diffusion layers 102pc and 102nc serving as the drains of the PMOS transistor Qp3 and the NMOS transistor Qn3 are connected in common through the silicide layer 103 and connected to the first metal wiring 113h through the contact 112b.
  • the PMOS transistor Qp3 and the NMOS transistor Qn3 constitute a first inverter INV1.
  • the gate electrode of the PMOS transistor Qp4 is connected to the first metal wiring 113h serving as an input signal via the gate wirings 106g and 106h and the contact 111d, and the lower diffusion layer 102pd serving as the source is coupled to the silicide layer 103 and the contact 112c.
  • the first metal wiring 113a is connected to the first metal wiring 113a, and the power supply Vcc is supplied to the first metal wiring 113a.
  • the upper diffusion layer 107p4 serving as the drain is connected to the first metal wiring 113d via the silicide layer 109p4 and the contact 110p4.
  • the gate wiring 106h is connected to the gate electrode of the NMOS transistor Qn4, and the lower diffusion layer 102nd serving as the source is connected to the first metal wiring 113c via the silicide layer 103 and the contact 112d.
  • the upper diffusion layer 107n4 serving as the drain is connected to the first metal wiring 113d via the silicide layer 109n4 and the contact 110n4.
  • the PMOS transistor Qp4 and the NMOS transistor Qn4 constitute a second inverter INV2.
  • the feature of this embodiment is that the output OUT1 can be taken out as it is in the right direction of the drawing by the first metal wiring, as compared with the first embodiment. Although the area slightly increases with respect to the first embodiment, the data input signal DIN1 enters from the left side of the drawing and the output OUT1 can be taken out from the right side, so that repeated arrangement becomes easy. It is possible to reduce the arrangement area by connecting the lower diffusion layers 102pa, 102pb, 102na, and 102nb, which are common drains of the PMOS transistors Qp1 and Qp2 and the NMOS transistors Qn1 and Qn2, through the silicide layer 103. Same as 1.
  • the interval between the power source Vcc and the reference power source Vss can be unified to the standardized size Ly.
  • the circuit block of the present invention is defined as LAT110. According to the present embodiment, eight SGTs constituting a D-type latch circuit can be arranged without providing useless wiring and contact regions, and a semiconductor device with a reduced area is provided.
  • FIGS. 4a, 4b, 4c, 4d, 4e, 4f and 4g show a third embodiment.
  • 4A is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 4B is a cross-sectional view taken along the cut line AA ′ in FIG. 4A
  • FIG. 4d is a cross-sectional view along the cut line CC ′ in FIG. 4a
  • FIG. 4e is a cross-sectional view along the cut line DD ′ in FIG. 4a
  • FIG. 4a shows a cross-sectional view along the cut line EE ′ in FIG. 4a
  • FIG. 4g shows a cross-sectional view along the cut line FF ′ in FIG. 4a.
  • the equivalent circuit follows that of FIG. In FIG. 4a, the NMOS transistor Qn1, the PMOS transistors Qp2, Qp4, and Qp3 of the D-type latch circuit of FIG. They are arranged in order from the left side of the figure in the eyes (lower row of the figure). That is, the first transfer switch TF1, the second transfer switch TF2, the second inverter INV2, and the first inverter INV1 are arranged in this order from the left side.
  • Planar silicon layers 102pa, 102pb, 102pc, 102na, 102nb, 102nc are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate, and the planar silicon layers 102pa, 102pb, 102pc, Reference numerals 102na, 102nb, and 102nc are each formed of a p + diffusion layer, a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer by impurity implantation or the like.
  • BOX buried oxide film layer
  • 103 is a silicide layer formed on the surface of the planar silicon layer (102pa, 102pb, 102pc, 102na, 102nb, 102nc), and the planar silicon layer 102pa and 102na, 102pb, 102pc, 102nb, 102nc, 102pc and 102nc Are connected in common.
  • 104n1, 104n2, 104n3, 104n4 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p4 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n4, 104p1, 104p2, 104p3, 104p4.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d, 106e, 106f, and 106g are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p4 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n4 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p4 are respectively formed
  • N + diffusion layers 107n1, 107n2, 107n3, and 107n4 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, 109n4 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p4, 110n1, 110n2, 110n3, and 110n4 connected to 107n3 and 107n4 are formed on the silicide layers 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, and 109n4 and the first metal wiring 113d.
  • 111b is a contact for connecting the gate wiring 106b and the first metal wiring 113f
  • 111c is a contact for connecting the gate wiring 106c and the first metal wiring 113e
  • 111d is a contact for connecting the gate wiring 106d and the first metal wiring 113f.
  • a contact connecting the first metal wiring 113f, 111e is a contact connecting the gate wiring 106e and the first metal wiring 113g
  • 111f is a contact connecting the gate wiring 106f and the first metal wiring 113h.
  • 112a is a contact connecting the silicide layer 103 connecting the lower diffusion layers 102pa and 102na and the first metal wiring 113b
  • 112b is a contact between the silicide layer 103 connecting the lower diffusion layers 102pb and 102nb and the first metal wiring 113i
  • the contact 112c is a contact connecting the silicide layer 103 connecting the lower diffusion layers 102pc and 102nc and the first metal wiring 113h.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pc, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104n4, the lower diffusion layer.
  • the gate electrode 106 constitutes the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102nb, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn2, and the silicon pillar 104p3, the lower diffusion.
  • the layer 102nc, the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn3.
  • the silicon pillar 104p4, the lower diffusion layer 102nb, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • Transistor Qn4 is configured.
  • a gate wiring 106b is connected to the gate electrode 106 of the PMOS transistor Qp1, a gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp2, and a gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp3.
  • Gate wirings 106f and 106g are connected to the gate electrode 106 of Qp4, a gate wiring 106a is connected to the gate electrode 106 of the NMOS transistor Qn1, and a gate wiring 106d is connected to the gate electrode 106 of the NMOS transistor Qn2.
  • a gate wiring 106e is connected to the gate electrode 106 of Qn3, and a gate wiring 106g is connected to the gate electrode 106 of the NMOS transistor Qn4.
  • the first metal wiring 113e is connected to the gate electrode of the NMOS transistor Qn1 via the gate wiring 106a and the contact 111a, the inverted clock signal CKB is supplied to the first metal wiring 113e, the source is the lower diffusion layer 102na, A first metal wiring 113d is connected to the upper diffusion layer 107n1 serving as a drain through a silicide layer 109n1 and a contact 110n1.
  • the first metal wiring 113f is connected to the gate electrode of the PMOS transistor Qp1 through the gate wiring 106b.
  • the clock signal CK is supplied to the first metal wiring 113f, the source becomes the lower diffusion layer 102pa, and the upper part serving as the drain.
  • a first metal wiring 113d is connected to the diffusion layer 107p1 through a silicide layer 109p1 and a contact 110p1.
  • the lower diffusion layer 102na which is the source of the NMOS transistor Qn1, and the lower diffusion layer 102pa, which is the source of the PMOS transistor Qp1, are connected via the silicide layer 103, and are connected to the first metal wiring 113b via the contact 112a.
  • a data input signal DIN1 is supplied to the wiring 113b.
  • the NMOS transistor Qn1 and the PMOS transistor Qp1 constitute a transfer switch TF1.
  • An inverted clock signal CKB is supplied to the gate electrode of the PMOS transistor Qp2 via the gate wiring 106c and the contact 111c, the source is the lower diffusion layer 102pb, and the silicide layer 109p2 and the contact 110p2 are connected to the upper diffusion layer 107p2 serving as the drain.
  • the first metal wiring 113d is connected through the via.
  • a clock signal CK is supplied to the gate electrode of the NMOS transistor Qn2 through the gate wiring 106d, the source becomes the lower diffusion layer 102nb, and the upper diffusion layer 107n2 serving as the drain has the first through the silicide layer 109n2 and the contact 110n2.
  • Metal wiring 113d is connected.
  • the lower diffusion layers 102pb and 102nb which are the sources of the PMOS transistor Qp2 and the NMOS transistor Qn2, respectively, are connected via the silicide layer 103, and the PMOS transistor Qp2 and the NMOS transistor Qn2 constitute a transfer switch TF2.
  • the first metal wiring 113d is connected to the gate electrode of the PMOS transistor Qp3 via the gate wiring 106e and the contact 111e, and the upper diffusion layer 107p3 serving as the source is connected to the first metal wiring 113a via the silicide layers 109p3 and 110p3.
  • the power supply Vcc is supplied to the first metal wiring 113a.
  • the gate electrode of the NMOS transistor Qn3 is connected to the first metal wiring 113d through the gate wiring 106e, and the upper diffusion layer 107n3 serving as the source is connected to the first metal wiring 113c through the silicide layer 109n3 and the contact 110n3.
  • a reference power supply Vss is supplied to the first metal wiring 113c.
  • the lower diffusion layers 102pc and 102nc serving as the drains of the PMOS transistor Qp3 and the NMOS transistor Qn3 are connected in common through the silicide layer 103 and connected to the first metal wiring 113h through the contact 112c.
  • the PMOS transistor Qp3 and the NMOS transistor Qn3 constitute a first inverter INV1.
  • Gate wirings 106f and 106g are connected to the gate electrode of the PMOS transistor Qp4, a first metal wiring 113h serving as an input signal is connected via a contact 111f, and an upper diffusion layer 107p4 serving as a source includes a silicide layer 109p4 and a contact. 110p4 is connected to the first metal wiring 113a, and the power supply Vcc is supplied to the first metal wiring 113a.
  • the gate wiring 106g is connected to the gate electrode of the NMOS transistor Qn4, and the upper diffusion layer 107n4 serving as the source is connected to the first metal wiring 113c via the silicide layer 109n4 and the contact 110n4.
  • the lower diffusion layers 102pb and 102nb serving as the drains of the PMOS transistor Qp4 and the NMOS transistor Qn4 are connected via the silicide layer 103.
  • the PMOS transistor Qp4 and the NMOS transistor Qn4 constitute a second inverter INV2.
  • the lower diffusion layers 102pb and 102nb that are the sources of the PMOS transistor Qp2 and the NMOS transistor Qn2, respectively, and the lower diffusion layers 102pb and 102nb that are the drains of the PMOS transistor Qp4 and the NMOS transistor Qn4 are connected in common by the silicide layer 103, respectively.
  • the first metal wiring 113i is connected to the first metal 113i through the contact 112b, and becomes the output OUT1 of the D-type latch circuit.
  • the feature of the present embodiment is that the lower diffusion layers of the PMOS transistors Qp1 and Qp2 and the NMOS transistors Qn1 and Qn2 are commonly connected in the first and second embodiments, whereas in the present embodiment, the PMOS transistor Qp2 , Qp4, and the lower diffusion layers of the NMOS transistors Qn2 and Qn4 are connected in common.
  • the arrangement area can be reduced by using a common lower diffusion layer.
  • the interval between the power supply Vcc and the reference power supply Vss can be unified with the standardized dimension Ly, as in the first and second embodiments.
  • the circuit block of the present invention is defined as LAT120. According to the present embodiment, eight SGTs constituting a D-type latch circuit can be arranged without providing useless wiring and contact regions, and a semiconductor device with a reduced area is provided.
  • FIG. 5 shows an equivalent circuit diagram of a general D-type latch circuit applied to the present invention.
  • clocked inverters CINV1 and CINV2 are provided instead of the transfer switches TF1 and TF2.
  • Qp11, Qp12, Qp13, Qp14, and Qp15 are PMOS transistors configured by SGT
  • Qn11, Qn12, Qn13, Qn14, and Qn15 are NMOS transistors that are also configured by SGT.
  • the PMOS transistors Qp11 and Qp12 and the NMOS transistors Qn11 and Qn12 constitute a first clocked inverter CINV1.
  • the PMOS transistors Qp13 and Qp14 and the NMOS transistors Qn13 and Qn14 constitute a second clocked inverter CINV2.
  • the PMOS transistor Qp15 and the NMOS transistor Qn15 form a first inverter INV1.
  • the first clocked inverter CINV1 is composed of PMOS transistors Qp11 and Qp12, NMOS transistors Qn11 and Qn12, the drain of the PMOS transistor Qp11 is connected to the node N11 as an output, and the source is connected to the PMOS transistor Qp12 via the node N12.
  • the source of the PMOS transistor Qp12 is connected to the power supply Vcc.
  • the drain of the NMOS transistor Qn11 is connected to the node N11, the source is connected to the drain of the NMOS transistor Qp12 via the node N13, and the source of the NMOS transistor Qn12 is connected to the reference power supply Vss.
  • the clock signal CK is input to the gate of the PMOS transistor Qp11, and the inverted clock signal CKB is input to the gate of the NMOS transistor Qn11.
  • the data input signal DIN11 is input to the gates of the PMOS transistor Qp12 and the NMOS transistor Qn12.
  • the second clocked inverter CINV2 includes PMOS transistors Qp13 and Qp14 and NMOS transistors Qn13 and Qn14.
  • the drain of the PMOS transistor Qp13 is connected to the node N11 serving as an output, and the source is connected to the PMOS transistor Qp14 via the node N15.
  • the source of the PMOS transistor Qp14 is connected to the power supply Vcc.
  • the drain of the NMOS transistor Qn13 is connected to the node N11, the source is connected to the drain of the NMOS transistor Qp14 via the node N16, and the source of the NMOS transistor Qn14 is connected to the reference power supply Vss.
  • the inverted clock signal CKB is input to the gate of the PMOS transistor Qp13, and the clock signal CK is input to the gate of the NMOS transistor Qn13.
  • a node N14 serving as an output OUT11 is connected to the gates of the PMOS transistor Qp14 and the NMOS transistor Qn14.
  • the output of the clocked inverter CINV1 and the output of the clocked inverter CINV2 are commonly connected at the node N11, and are connected to the input of the first inverter INV1.
  • the output of the first inverter INV1 is connected to the input terminal of the second clocked inverter CINV2 via the node N14.
  • 6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h and 6i show a fourth embodiment.
  • 6a is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 6b is a cross-sectional view taken along the cut line AA ′ in FIG. 6a
  • FIG. 6c is a cut line B-- in FIG.
  • FIG. 6d is a cross-sectional view along the cut line CC ′ in FIG. 6a
  • FIG. 6e is a cross-sectional view along the cut line DD ′ in FIG. 6a
  • FIG. 6a is a cross-sectional view along the cut line EE ′ in FIG. 6a
  • FIG. 6g is a cross-sectional view along the cut line FF ′ in FIG. 6a
  • FIG. 6h is along the cut line GG ′ in FIG.
  • a sectional view, FIG. 6i shows a sectional view along the cut line HH ′ in FIG. 6a.
  • the PMOS transistors Qp12, Qp11, Qp13, Qp14, and Qp15 of the D-type latch circuit of FIG. They are arranged in order from the left side of the figure. That is, the first clocked inverter CINV1, the second clocked inverter CINV2, and the first inverter INV1 are arranged in this order from the left side.
  • FIGS. 2 a, 2 b, 2 c, 2 d, 2 e, 2 f, and 2 g The parts having the same structure as those shown in FIG.
  • Planar silicon layers 202pa, 202pb, 202pc, 202na, 202nb, 202nc are formed on an insulating film such as a buried oxide layer (BOX) 201 formed on the substrate, and the planar silicon layers 202pa, 202pb, 202pc, 202na, 202nb, and 202nc are each composed of a p + diffusion layer, a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer by impurity implantation or the like.
  • BOX buried oxide layer
  • 203 is a silicide layer formed on the surface of the planar silicon layer (202pa, 202pb, 202pc, 202na, 202nb, 202nc), and connects the planar silicon layers 202pb and 202nb.
  • 204n11, 204n12, 204n13, 204n14, 204n15 are n-type silicon pillars
  • 204p11, 204p12, 204p13, 204p14, 204p15 are p-type silicon pillars
  • 105 are silicon pillars 204n11, 204n12, 204n13, 204n14, 204n15, 204p11, 204p12, 204p13, 204p14 and 204p15 are gate insulating films
  • 206 is a gate electrode
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g, and 206h are gate wirings, respectively.
  • P + diffusion layers 207p11, 207p12, 207p13, 207p14, and 207p15 are formed on the uppermost portions of the silicon pillars 204n11, 204n12, 204n13, 204n14, and 204n15, respectively, by impurity implantation, and the silicon pillars 204p11, 204p12, 204p13, 204p14, and 204p15 are formed.
  • n + diffusion layers 207n11, 207n12, 207n13, 207n14, 207n15 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205, 209p11, 209p12, 209p13, 209p14, 209p15, 209n11, 209n12, 209n13, 209n14, 209n15 are p + diffusion layers 207p11, 207p12, 207p13, 207p14, 207p15, n +, respectively.
  • Silicide layers 210p11, 210p12, 210p13, 210p14, 210p15, 210n11, 210n12, 210n13, 210n14, 210n15 connected to the diffusion layers 207n11, 207n12, 207n13, 207n14, 207n15 are silicide layers 209p11, 209p12, 209p13, 209p14, 209p15 , 209n11, 209n12, 209n13, 209n1 , 209n15 and the first metal wires 213d, 213d, 213i, 213i, 213l, 213e, 213e, 213j, 213j, and 213l, respectively.
  • 211a is a contact that connects the gate wire 206a and the first metal wire 213b
  • 211b Is a contact connecting the gate wiring 206b and the first metal wiring 213f
  • 211c is a contact connecting the gate wiring 206d and the first metal wiring 213g
  • 211d is a contact connecting the gate wiring 206e and the first metal wiring 213k
  • 211e Is a contact connecting the gate wiring 206f and the first metal wiring 213l
  • 211f is a contact connecting the gate wiring 206h and the first metal wiring 213h.
  • 212a is a contact connecting the silicide layer 203 covering the lower diffusion layer 202pa and the first metal wiring 213a
  • 212b is a contact connecting the silicide layer 203 covering the lower diffusion layer 202na and the first metal wiring 213c
  • 212c is The silicide layer 203 connecting the lower diffusion layers 202nb and 202pb and the contact connecting the first metal wiring 213h, and 212d (three are provided in the drawing) are the silicide layer 203 and the first metal covering the lower diffusion layer 202pc.
  • the contacts 212e (three are provided in the drawing) for connecting the wiring 213a are the contacts for connecting the silicide layer 203 covering the lower diffusion layer 202nc and the first metal wiring 213c.
  • the silicon pillar 204n11, the lower diffusion layer 202pb, the upper diffusion layer 207p11, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Qp11.
  • the gate electrode 206 constitutes the PMOS transistor Qp12, and the silicon pillar 204n13, the lower diffusion layer 202pb, the upper diffusion layer 207p13, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Qp13, and the silicon pillar 204n14, the lower diffusion layer.
  • a PMOS transistor Qp 14 which includes a silicon pillar 204 n 15, a lower diffusion layer 202 pc, and an upper diffusion layer 2.
  • the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Qp15
  • the silicon pillar 204p11, the lower diffusion layer 202nb, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Qn11
  • the silicon pillar 204p12, the lower diffusion layer 202na, the upper diffusion layer 207n12, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Qn12.
  • the gate electrode 206 constitutes an NMOS transistor Qn13.
  • the silicon pillar 204p14, the lower diffusion layer 202nc, the upper diffusion layer 207n14, the gate insulating film 205, and the gate electrode 206 Configure the OS transistor Qn14, the silicon pillar 204P15, lower diffusion layer 202Nc, the upper diffusion layer 207N15, a gate insulating film 205, the gate electrode 206, constituting the NMOS transistor Qp15.
  • Gate wirings 206b and 206c are connected to the gate electrode 206 of the PMOS transistor Qp11, a gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Qp12, and a gate wiring 206e is connected to the gate electrode 206 of the PMOS transistor Qp13.
  • a gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor Qp14, a gate wiring 206g is connected to the gate electrode 206 of the PMOS transistor Qp15, and a gate wiring 206d is connected to the gate electrode 206 of the NMOS transistor Qn11.
  • a gate wiring 206a is connected to the gate electrode 206 of Qn12, and a gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor Qn13.
  • the gate electrode 206 of the static Qn14 is connected to the gate wiring 206f, the gate wiring 206g and 206h are connected to the gate electrode 206 of the NMOS transistor Qn15.
  • the first metal wiring 213f is connected to the gate electrode of the PMOS transistor Qp11 via the gate wiring 206b and the contact 211b, and the clock signal CK is input to the first metal wiring 213f.
  • the drain of the PMOS transistor Qp11 is the lower diffusion layer 202pb, and the first metal wiring 213d is connected to the upper diffusion layer 207p11 serving as the source via the silicide layer 209p11 and the contact 210p11.
  • the first metal wiring 213b is connected to the gate electrode of the PMOS transistor Qp12 via the gate wiring 206a, the data input signal DIN11 is input to the first metal wiring 213b, and the upper diffusion layer 207p12 serving as the drain is the silicide layer 209p12.
  • the lower diffusion layer 202pa serving as the source is connected to the silicide layer 203 and the first metal wiring 213a via the contact 212a, and the power supply Vcc is supplied to the first metal wiring 213a. Supplied.
  • the source of the PMOS transistor Qp11 and the drain of the PMOS transistor Qp12 are connected via the first metal wiring 213d.
  • the first metal wiring 213g is connected to the gate electrode of the NMOS transistor Qn11 through the gate wiring 206d and the contact 211c, the inverted clock signal CKB is input to the first metal wiring 213g, and the drain becomes the lower diffusion layer 202nb.
  • a first metal wiring 213e is connected to the upper diffusion layer 207n11 serving as a source via a silicide layer 209n11 and a contact 210n11.
  • the gate electrode of the NMOS transistor Qn12 is connected to the first metal wiring 213b via the gate wiring 206a and the contact 211a.
  • the data input signal DIN11 is input to the first metal wiring 213b, and the upper diffusion layer 207n12 serving as the drain is
  • the silicide layer 209n12 and the contact 210n12 are connected to the first metal 213e
  • the source lower diffusion layer 202na is connected to the silicide layer 203 and the contact 212b to the first metal wiring 213c
  • the first metal wiring 213c includes A reference power supply Vss is supplied.
  • the source of the NMOS transistor Qn11 and the drain of the NMOS transistor Qn12 are connected via the first metal wiring 213e.
  • the PMOS transistors Qp11 and Qp12 and the NMOS transistors Qn11 and Qn12 constitute a first clocked inverter CINV1.
  • the first metal wiring 213k is connected to the gate electrode of the PMOS transistor Qp13 via the gate wiring 206e and the contact 211d, the inverted clock signal CKB is supplied to the first metal wiring 213k, and the drain becomes the lower diffusion layer 202pb.
  • a first metal wiring 213i is connected to the upper diffusion layer 207p13 serving as a source via a silicide layer 209p13 and a contact 210p13.
  • a first metal wiring 213l is connected to the gate electrode of the PMOS transistor Qp14 via a gate wiring 206f and a contact 211e, and the first metal wiring 213l serves as an output OUT11 of the latch circuit.
  • the upper diffusion layer 207p14 serving as the drain of the PMOS transistor Qp14 is connected to the first metal 213i via the silicide layer 209p14 and the contact 210p14, and the lower diffusion layer 202pc serving as the source is connected to the first layer via the silicide layer 203 and the contact 212d. Connected to metal wiring 213a.
  • the source of the PMOS transistor Qp13 and the drain of the PMOS transistor Qp14 are connected via the first metal wiring 213i.
  • the first metal wiring 213f is connected to the gate electrode of the NMOS transistor Qn13 via the gate wirings 206c and 206b and the contact 211b, the clock signal CK is supplied, the drain becomes the lower diffusion layer 202nb, and the upper diffusion layer 207n13 which becomes the source.
  • the first metal wiring 213j is connected to the via the silicide layer 209n13 and the contact 210n13.
  • a first metal wiring 213l is connected to the gate electrode of the NMOS transistor Qn14 through a gate wiring 206f and a contact 211e.
  • the upper diffusion layer 207n14 serving as the drain of the NMOS transistor Qn14 is connected to the first metal 213j via the silicide layer 209n14 and the contact 210n14, and the lower diffusion layer 202nc serving as the source is coupled to the first layer via the silicide layer 203 and the contact 212e. Connected to metal wiring 213c.
  • the source of the NMOS transistor Qn13 and the drain of the NMOS transistor Qn14 are connected via the first metal wiring 213j.
  • the PMOS transistors Qp13 and Qp14 and the NMOS transistors Qn13 and Qn14 constitute a second clocked inverter CINV2.
  • a first metal wiring 213h is connected to the gate electrode of the PMOS transistor Qp15 via gate wirings 206g and 206h and a contact 211f.
  • the lower diffusion layer 202pc which is the source of the PMOS transistor Qp15 is connected to the first metal wiring 213a via the silicide layer 203 and the contact 212d, and the upper diffusion layer 207p15 which becomes the drain is the first metal via the silicide layer 209p15 and the contact 210p15.
  • a first metal wiring 213h is connected to the gate electrode of the NMOS transistor Qn15 through a gate wiring 206h and a contact 211f.
  • the lower diffusion layer 202nc which is the source of the NMOS transistor Qn15 is connected to the first metal wiring 213c via the silicide layer 203 and the contact 212e, and the upper diffusion layer 207n15 which is the drain is connected to the first metal via the silicide layer 209n15 and the contact 210n15. Connected to the wiring 213l.
  • the PMOS transistor Qp15 and the NMOS transistor Qn15 constitute a first inverter INV1.
  • the sources of the PMOS transistors Qp14 and Qp15 are arranged adjacent to each other and can be shared by the lower diffusion layer 202pc.
  • the sources of the NMOS transistors Qn14 and Qn15 are arranged adjacent to each other and can be shared by the lower diffusion layer 202nc, and the area can be further reduced.
  • the layout area can be reduced by sharing the lower diffusion layer which is a feature of the SGT. Further, the distance between the power supply Vcc and the reference power supply Vss can be unified with the standardized dimension Ly, which is the same as the first embodiment, the second embodiment, and the third embodiment.
  • the circuit block of the present invention is defined as LAT200. According to the present embodiment, ten SGTs constituting a D-type latch circuit can be arranged without providing useless wiring and contact regions, and a semiconductor device with a reduced area is provided.
  • FIG. 7 shows an equivalent circuit diagram of another general D-type latch circuit applied to the present invention.
  • the difference from FIG. 5 is that the positions of the transistors constituting the clocked inverters CINV1 and CINV2 are replaced.
  • Qp21, Qp22, Qp23, Qp24, and Qp25 are PMOS transistors configured by SGT
  • Qn21, Qn22, Qn23, Qn24, and Qn25 are NMOS transistors that are also configured by SGT.
  • the PMOS transistors Qp21 and Qp22 and the NMOS transistors Qn21 and Qn22 constitute a first clocked inverter CINV21.
  • the PMOS transistors Qp23 and Qp24 and the NMOS transistors Qn23 and Qn24 constitute a second clocked inverter CINV22.
  • the first inverter INV21 is configured by the PMOS transistor Qp25 and the NMOS transistor Qn25.
  • the first clocked inverter CINV21 includes PMOS transistors Qp21 and Qp22 and NMOS transistors Qn21 and Qn22.
  • the drain of the PMOS transistor Qp21 is connected to the output node N21, and the source is connected to the PMOS transistor Qp22 via the node N22.
  • the source of the PMOS transistor Qp22 is connected to the power supply Vcc.
  • the drain of the NMOS transistor Qn21 is connected to the node N21, the source is connected to the drain of the NMOS transistor Qp22 via the node N23, and the source of the NMOS transistor Qn22 is connected to the reference power supply Vss.
  • a data input signal DIN21 is input to the gates of the PMOS transistor Qp21 and the NMOS transistor Qn21.
  • the clock signal CK is input to the gate of the PMOS transistor Qp22, and the inverted clock signal CKB is input to the gate of the NMOS transistor Qn22.
  • the second clocked inverter CINV2 includes PMOS transistors Qp23 and Qp24 and NMOS transistors Qn23 and Qn24.
  • the drain of the PMOS transistor Qp23 is connected to the node N21 serving as an output, and the source is connected to the PMOS transistor Qp24 via the node N25.
  • the source of the PMOS transistor Qp24 is connected to the power supply Vcc.
  • the drain of the NMOS transistor Qn23 is connected to the node N21, the source is connected to the drain of the NMOS transistor Qp24 via the node N26, and the source of the NMOS transistor Qn24 is connected to the reference power supply Vss.
  • a node N24 serving as an output OUT21 is connected to the gates of the PMOS transistor Qp23 and the NMOS transistor Qn23.
  • the inverted clock signal CKB is input to the gate of the PMOS transistor Qp24, and the clock signal CK is input to the gate of the NMOS transistor Qn24.
  • the output of the clocked inverter CINV21 and the output of the clocked inverter CINV22 are connected in common at the node N21, and are connected to the input of the first inverter INV21.
  • the output of the first inverter INV21 is connected to the input terminal of the second clocked inverter CINV2 via the node N24.
  • FIGS. 8a, 8b, 8c, 8d, 8e, 8f, 8g and 8h show a fifth embodiment.
  • 8a is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 8b is a cross-sectional view along the cut line AA ′ in FIG. 8a
  • FIG. 8c is a cut line B— in FIG.
  • FIG. 8d is a cross-sectional view along the cut line CC ′ in FIG. 8a
  • FIG. 8e is a cross-sectional view along the cut line DD ′ in FIG. 8a
  • FIG. 8a is a cross-sectional view along the cut line FF ′ in FIG. 8a
  • FIG. 8h is a cross-sectional view along the cut line GG ′ in FIG. 8a. A cross-sectional view is shown.
  • the PMOS transistors Qp22, Qp21, Qp23, Qp24 and Qp25 of the D-type latch circuit of FIG. They are arranged in order from the left side of the figure in the eyes (lower row of the figure). That is, the first clocked inverter CINV21, the second clocked inverter CINV22, and the first inverter INV21 are arranged in this order from the left side. 8a, 8b, 8c, 8d, 8e, 8f, 8g, and 8h, FIGS. 6a, 6b, 6c, 6d, 6e, 6f, 6g, and 6h.
  • Planar silicon layers 302pa, 302pb, 302pc, 302na, 302nb, 302nc are formed on an insulating film such as a buried oxide film layer (BOX) 301 formed on the substrate, and the planar silicon layers 302pa, 302pb, 302pc,
  • Each of 302na, 302nb, and 302nc includes a p + diffusion layer, a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer by impurity implantation or the like.
  • a silicide layer 303 is formed on the surface of the planar silicon layer (302pa, 302pb, 302pc, 302na, 302nb, 302nc), and connects the planar silicon layers 302pb and 302nb.
  • 304n21, 304n22, 304n23, 304n24, 304n25 are n-type silicon pillars
  • 304p21, 304p22, 304p23, 304p24, 304p25 are p-type silicon pillars
  • 305 is silicon pillars 304n21, 304n22, 304n23, 304n24, 304n25, 304p21, 304p22, 304p23, 304p24 and 304p25 are gate insulating films
  • 306 is a gate electrode
  • 306a, 306b, 306c, 306d, 306e, 306f, 306g, and 306h are gate wirings, respectively.
  • P + diffusion layers 307p21, 307p22, 307p23, 307p24, and 307p25 are formed on the tops of the silicon pillars 304n21, 304n22, 304n23, 304n24, and 304n25, respectively, by impurity implantation, and the silicon pillars 304p21, 304p22, 304p23, 304p24, and 304p25 are formed.
  • n + diffusion layers 307n21, 307n22, 307n23, 307n24, and 307n25 are formed by impurity implantation or the like, respectively.
  • 308 is a silicon nitride film for protecting the gate insulating film 305, 309p21, 309p22, 309p23, 309p24, 309p25, 309n21, 309n22, 309n23, 309n24, 309n25 are p + diffusion layers 307p21, 307p22, 307p23, 307p24, 307p25, + Silicide layers connected to the diffusion layers 307n21, 307n22, 307n23, 307n24, 307n25, 310p21, 310p22, 310p23, 310p24, 310p25, 310n21, 310n22, 310n23, 310n24, 310n25 are silicide layers 309p21, 309p22, 309p23, 309p24, 3025 , 309n21, 309n22, 309n23, 309n2 , 309n25 and the first metal wirings 313d, 313d,
  • 311c is a contact connecting the gate wiring 306c and the first metal wiring 313b
  • 311d is a contact connecting the gate wiring 306d and the first metal wiring 313m
  • 311e is A contact connecting the gate wiring 306e and the first metal wiring 313k
  • 311f is a contact connecting the gate wiring 306f and the first metal wiring 313l
  • 311g is a connection connecting the gate wiring 306h and the first metal wiring 313h. That is a contact.
  • 312a is a contact connecting the silicide layer 303 covering the lower diffusion layer 302pa and the first metal wiring 313a
  • 312b is a contact connecting the silicide layer 303 covering the lower diffusion layer 302na and the first metal wiring 313c
  • 312c is The silicide layer 303 connecting the lower diffusion layers 302nb and 302pb and the contact connecting the first metal wiring 313h, 312d (three are provided in the drawing) are the silicide layer 303 covering the lower diffusion layer 302pc and the first metal
  • the contacts 312e (three are provided in the drawing) connecting the wiring 313a are the contacts connecting the silicide layer 303 covering the lower diffusion layer 302nc and the first metal wiring 313c.
  • the silicon pillar 304n21, the lower diffusion layer 302pb, the upper diffusion layer 307p21, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor Qp21.
  • the gate electrode 306 constitutes the PMOS transistor Qp22, and the silicon pillar 304n23, the lower diffusion layer 302pb, the upper diffusion layer 307p23, the gate insulating film 305, and the gate electrode 306 constitute the PMOS transistor Qp23, and the silicon pillar 304n24, the lower diffusion layer.
  • the 302 pc, the upper diffusion layer 307 p 24, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor Qp 24.
  • the silicon pillar 304 n 25, the lower diffusion layer 302 pc, the upper diffusion layer 3 7p25, the gate insulating film 305, and the gate electrode 306 constitute the PMOS transistor Qp25, and the silicon pillar 304p21, the lower diffusion layer 302nb, the upper diffusion layer 307n21, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Qn21,
  • the silicon pillar 304p22, the lower diffusion layer 302na, the upper diffusion layer 307n22, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Qn22.
  • the gate electrode 306 constitutes the NMOS transistor Qn23, and the silicon pillar 304p24, the lower diffusion layer 302nc, the upper diffusion layer 307n24, the gate insulating film 305, and the gate electrode 306 form an N Configure the OS transistor Qn24, the silicon pillar 304P25, lower diffusion layer 302Nc, the upper diffusion layer 307N25, a gate insulating film 305, the gate electrode 306, constituting the NMOS transistor Qn25.
  • a gate wiring 306c is connected to the gate electrode 306 of the PMOS transistor Qp21, a gate wiring 306a is connected to the gate electrode 306 of the PMOS transistor Qp22, and a gate wiring 306d is connected to the gate electrode 306 of the PMOS transistor Qp23.
  • a gate wiring 306e is connected to the gate electrode 306 of Qp24, a gate wiring 306g is connected to the gate electrode 306 of the PMOS transistor Qp25, a gate wiring 306c is connected to the gate electrode 306 of the NMOS transistor Qn21, and the NMOS transistor Qn22
  • a gate wiring 306b is connected to the gate electrode 306
  • a gate wiring 306d is connected to the gate electrode 306 of the NMOS transistor Qn23
  • Gate wiring 306f are connected to the gate electrode 306, the gate wiring 306g and 306h are connected to the gate electrode 306 of the NMOS transistor Qn25.
  • the first metal wiring 313b is connected to the gate electrode of the PMOS transistor Qp21 via the gate wiring 306c and the contact 311c, the data input signal DIN21 is supplied to the first metal wiring 313b, and the drain becomes the lower diffusion layer 302pb.
  • a first metal wiring 313d is connected to the upper diffusion layer 307p21 serving as a source via a silicide layer 309p21 and a contact 310p21.
  • the first metal wiring 313f is connected to the gate electrode of the PMOS transistor Qp22 via the gate wiring 306a.
  • the clock signal CK is supplied to the first metal wiring 313f, and the upper diffusion layer 307p22 serving as the drain is formed of the silicide layer 309p22,
  • the lower diffusion layer 302pa serving as the source is connected to the silicide layer 303 and the first metal wiring 313a via the contact 312a, and the power supply Vcc is supplied to the first metal wiring 313a. Is done.
  • the source of the PMOS transistor Qp21 and the drain of the PMOS transistor Qp22 are connected via the first metal wiring 313d.
  • the first metal wiring 313b is connected to the gate electrode of the NMOS transistor Qn21 via the gate wiring 306c and the contact 311c, and the data input signal DIN21 is supplied to the first metal wiring 313b.
  • the drain of the NMOS transistor Qn21 is the lower diffusion layer 302nb, and the first metal wiring 313e is connected to the upper diffusion layer 307n21 serving as the source via the silicide layer 309n21 and the contact 310n21.
  • the first metal wiring 313g is connected to the gate electrode of the NMOS transistor Qn22 via the gate wiring 306b and the contact 311b.
  • the inverted clock signal CKB is supplied to the first metal wiring 313g, and the upper diffusion layer 307n22 serving as the drain is
  • the silicide layer 309n22 and the contact 310n22 are connected to the first metal 313e
  • the source lower diffusion layer 302na is connected to the silicide layer 303 and the contact 312b to the first metal wiring 313c
  • the first metal wiring 313c includes A reference power supply Vss is supplied.
  • the source of the NMOS transistor Qn21 and the drain of the NMOS transistor Qn22 are connected via the first metal wiring 313e.
  • the PMOS transistors Qp21 and Qp22 and the NMOS transistors Qn21 and Qn22 constitute a first clocked inverter CINV21.
  • a first metal wiring 313m serving as an output OUT21 of the latch circuit is connected to the gate electrode of the PMOS transistor Qp23 through a gate wiring 306d and a contact 311d.
  • the drain of the PMOS transistor Qp23 is the lower diffusion layer 302pb, and the first metal wiring 313i is connected to the upper diffusion layer 307p23 serving as the source via the silicide layer 309p23 and the contact 310p23.
  • the first metal wiring 313k is connected to the gate electrode of the PMOS transistor Qp24 via the gate wiring 306e and the contact 311e, and the inverted clock signal CKB is input to the first metal wiring 313k.
  • the upper diffusion layer 307p24 serving as the drain of the PMOS transistor Qp24 is connected to the first metal 313i via the silicide layer 309p24 and the contact 310p24, and the lower diffusion layer 302pc serving as the source is connected to the first layer via the silicide layer 303 and the contact 312d. Connected to metal wiring 313a.
  • the source of the PMOS transistor Qp23 and the drain of the PMOS transistor Qp24 are connected via the first metal wiring 313i.
  • the gate electrode of the NMOS transistor Qn23 is connected to the first metal wiring 313m via the gate wiring 306d and the contact 311d, the drain is the lower diffusion layer 302nb, the silicide layer 309n23 and the contact 310n23 are connected to the upper diffusion layer 307n23 serving as the source.
  • the first metal wiring 313j is connected via
  • the first metal wiring 313l is connected to the gate electrode of the NMOS transistor Qn24 via the gate wiring 306f and the contact 311f, and the clock signal CK is input to the first metal wiring 313l.
  • the upper diffusion layer 307n24 serving as the drain of the NMOS transistor Qn24 is connected to the first metal 313j via the silicide layer 309n24 and the contact 310n24, and the lower diffusion layer 302nc serving as the source is connected to the first layer via the silicide layer 303 and the contact 312e. Connected to metal wiring 313c.
  • the source of the NMOS transistor Qn23 and the drain of the NMOS transistor Qn24 are connected via the first metal wiring 313j.
  • the PMOS transistors Qp23 and Qp24 and the NMOS transistors Qn23 and Qn24 constitute a second clocked inverter CINV22.
  • a first metal wiring 313h is connected to the gate electrode of the PMOS transistor Qp25 through gate wirings 306g and 306h and a contact 311g.
  • the lower diffusion layer 302pc which is the source of the PMOS transistor Qp25 is connected to the first metal wiring 313a via the silicide layer 303 and the contact 312d, and the upper diffusion layer 307p25 which becomes the drain is the first metal via the silicide layer 309p25 and the contact 310p25.
  • a first metal wiring 313h is connected to the gate electrode of the NMOS transistor Qn25 through a gate wiring 306h and a contact 311g.
  • the PMOS transistor Qp25 and the NMOS transistor Qn25 constitute a first inverter INV21.
  • the sources of the PMOS transistors Qp24 and Qp25 are arranged adjacent to each other and can be shared by the lower diffusion layer 302pc.
  • the sources of the NMOS transistors Qn24 and Qn25 are arranged adjacent to each other and can be shared by the lower diffusion layer 302nc, and the area can be further reduced.
  • the layout area can be reduced by sharing the lower diffusion layer which is a feature of the SGT.
  • the interval between the power supply Vcc and the reference power supply Vss can be unified with the standardized dimension Ly, as in the above embodiment.
  • the circuit block of the present invention is defined as LAT300. According to the present embodiment, ten SGTs constituting a D-type latch circuit can be arranged without providing useless wiring and contact regions, and a semiconductor device with a reduced area is provided.
  • FIG. 9 shows an equivalent circuit diagram of a D-type latch circuit provided with a clear terminal, which is applied to the present invention.
  • the difference from FIG. 5 is that a clearing PMOS transistor Qp16 and NMOS transistor Qn16 are provided.
  • a PMOS transistor Qp16 is added to the node N11, and the inverted clear signal CLRB is input to its gate.
  • An NMOS transistor Qn16 is added between the NMOS transistors Qn13 and Qn14, and the inverted clear signal CLRB is input to the gate thereof.
  • the source of the NMOS transistor Qn13 is connected to the drain of the NMOS transistor Qn16 through the node N16, and the source is connected to the drain of the NMOS transistor Qn14 through the node N17.
  • the source of Qn14 is connected to the reference power supply Vss.
  • the PMOS transistors Qp13, Qp14, Qp16 and the NMOS transistors Qn13, Qn14, Qn16 constitute a third clocked inverter CINV3.
  • the inverted clear signal CLRB is at a high level (power supply potential)
  • the PMOS transistor Qp16 is turned off, and the NMOS transistor Qn16 is turned on.
  • This D-type latch circuit operates in the normal operation.
  • the inverted clear signal CLRB is set to the low level (reference potential) when the clock signal CK is at the high level (the data is latched). Then, the PMOS transistor Qp16 is turned on, the NMOS transistor Qn16 is turned off, and the output N11 of the third clocked inverter CINV3 becomes High level (data “1”) regardless of the latched data, and the output OUT11 Becomes Low level (“0”). Thereafter, even if the inverted clear signal CLRB returns to High (power supply potential), data “0” is latched in this latch circuit. That is, the initial value of data “0” can be restored.
  • FIGS. 10a, 10b and 10c A sixth embodiment is shown in FIGS. 10a, 10b and 10c.
  • 10a is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 10b is a sectional view taken along the cut line AA ′ in FIG. 10a
  • FIG. 10c is a cut line B-- in FIG.
  • a cross-sectional view along B ′ is shown.
  • FIGS. 10a, 10b, and 10c portions having the same structure as in FIGS. 6a, 6b, and 6c are indicated by equivalent symbols in the 200s.
  • Planar silicon layers 202pa, 202pb, 202pc, 202na, 202nb, 202nc, 202nd are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate, and the planar silicon layers 202pa, 202pb, 202 pc, 202 na, 202 nb, 202 nc, and 202 nd are each formed of a p + diffusion layer, a p + diffusion layer, a p + diffusion layer, an n + diffusion layer, an n + diffusion layer, an n + diffusion layer, and an n + diffusion layer by impurity implantation or the like.
  • BOX buried oxide film layer
  • Reference numeral 203 denotes a silicide layer formed on the surface of the planar silicon layers (202pa, 202pb, 202pc, 202na, 202nb, 202nc, 202nd), and connects the planar silicon layers 202pb and 202nb.
  • 204n11, 204n12, 204n13, 204n14, 204n15, 204n16 are n-type silicon pillars
  • 204p11, 204p12, 204p13, 204p14, 204p15, 204p16 are p-type silicon pillars
  • 105 are silicon pillars 204n11, 204n12, 204n13, 204n14, 204n15, 204n16, 204p11, 204p12, 204p13, 204p14, 204p15, 204p16 are gate insulating films
  • 206 is a gate electrode
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i, 206j are gate wirings, respectively.
  • P + diffusion layers 207p11, 207p12, 207p13, 207p14, 207p15, and 207p16 are formed on the tops of the silicon pillars 204n11, 204n12, 204n13, 204n14, 204n15, and 204n16, respectively, by impurity implantation or the like, and the silicon pillars 204p11, 204p12, 204p13, N + diffusion layers 207n11, 207n12, 207n13, 207n14, 207n15, and 207n16 are formed on the tops of 204p14, 204p15, and 204p16, respectively, by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205, 209p11, 209p12, 209p13, 209p14, 209p15, 209p16, 209n11, 209n12, 209n13, 209n14, 209n15, 209n16 are p + diffusion layers 207p11, 207p12, 207p13, 207p14, respectively.
  • 211a is a contact connecting the gate wiring 206a and the first metal wiring 213b
  • 211b is a contact connecting the gate wiring 206b and the first metal wiring 213f
  • 211c is a contact connecting the gate wiring 206d and the first metal wiring 213g
  • 211d is a contact connecting the gate wiring 206e and the first metal wiring 213k
  • 211e is a contact connecting the gate wiring 206f and the first metal wiring 213l
  • 21 f denotes a contact for connecting the gate line 206h and the first metal wiring 213h
  • 211 g is a contact for connecting the gate line 206i and the first metal wiring 213m
  • 211h denotes a contact for connecting the gate line 206j and the first metal interconnection 213n.
  • 212a is a contact connecting the silicide layer 203 covering the lower diffusion layer 202pa and the first metal wiring 213a
  • 212b is a contact connecting the silicide layer 203 covering the lower diffusion layer 202na and the first metal wiring 213c
  • 212c is The silicide layer 203 connecting the lower diffusion layers 202nb and 202pb and the contact connecting the first metal wiring 213h, and 212d (three are provided in the drawing) are the silicide layer 203 and the first metal covering the lower diffusion layer 202pc.
  • a contact 212e (two are provided in the drawing) for connecting the wiring 213a is a contact for connecting the silicide layer 203 covering the lower diffusion layer 202nd and the first metal wiring 213c.
  • the silicon pillar 204n11, the lower diffusion layer 202pb, the upper diffusion layer 207p11, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Qp11.
  • the gate electrode 206 constitutes the PMOS transistor Qp12, and the silicon pillar 204n13, the lower diffusion layer 202pb, the upper diffusion layer 207p13, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Qp13, and the silicon pillar 204n14, the lower diffusion layer.
  • a PMOS transistor Qp 14 which includes a silicon pillar 204 n 15, a lower diffusion layer 202 pc, and an upper diffusion layer 2.
  • the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Qp15
  • the silicon pillar 204n16, the lower diffusion layer 202pb, the upper diffusion layer 207p16, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Qp16
  • the silicon pillar 204p11, the lower diffusion layer 202nb, the upper diffusion layer 207n11, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor Qn11.
  • the gate electrode 206 constitutes an NMOS transistor Qn12.
  • the silicon pillar 204p13, the lower diffusion layer 202nb, the upper diffusion layer 207n13, the gate insulating film 205, and the gate electrode 206 The OS transistor Qn13 is constituted, and the silicon pillar 204p14, the lower diffusion layer 202nc, the upper diffusion layer 207n14, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Qn14, and the silicon pillar 204p15, the lower diffusion layer 202nd, the upper diffusion layer.
  • the NMOS transistor Qp15 is configured by 207n15, the gate insulating film 205, and the gate electrode 206
  • the NMOS transistor Qn16 is configured by the silicon pillar 204p16, the lower diffusion layer 202nc, the upper diffusion layer 207n16, the gate insulating film 205, and the gate electrode 206.
  • Gate wirings 206b and 206c are connected to the gate electrode 206 of the PMOS transistor Qp11, a gate wiring 206a is connected to the gate electrode 206 of the PMOS transistor Qp12, and a gate wiring 206e is connected to the gate electrode 206 of the PMOS transistor Qp13.
  • a gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor Qp14, a gate wiring 206g is connected to the gate electrode 206 of the PMOS transistor Qp15, a gate wiring 206i is connected to the gate electrode 206 of the PMOS transistor Qp16, and an NMOS transistor.
  • a gate wiring 206d is connected to the gate electrode 206 of Qn11, and a gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Qn12.
  • a gate wiring 206c is connected to the gate electrode 206 of the star Qn13, a gate wiring 206f is connected to the gate electrode 206 of the NMOS transistor Qn14, and gate wirings 206g and 206h are connected to the gate electrode 206 of the NMOS transistor Qn15.
  • Gate wiring 206j is connected to gate electrode 206 of transistor Qn16.
  • the first metal wiring 213f is connected to the gate electrode of the PMOS transistor Qp11 via the gate wiring 206b and the contact 211b, and the clock signal CK is input to the first metal wiring 213f.
  • the drain of the PMOS transistor Qp11 is the lower diffusion layer 202pb, and the first metal wiring 213d is connected to the upper diffusion layer 207p11 serving as the source via the silicide layer 209p11 and the contact 210p11.
  • a first metal wiring 213b is connected to the gate electrode of the PMOS transistor Qp12 via a gate wiring 206a, and a data input signal DIN11 is input to the first metal wiring 213b.
  • the upper diffusion layer 207p12 serving as the drain of the PMOS transistor Qp12 is connected to the first metal 213d via the silicide layer 209p12 and the contact 210p12, and the lower diffusion layer 202pa serving as the source is connected to the first layer via the silicide layer 203 and the contact 212a.
  • the power supply Vcc is supplied to the first metal wiring 213a, which is connected to the metal wiring 213a.
  • the source of the PMOS transistor Qp11 and the drain of the PMOS transistor Qp12 are connected via the first metal wiring 213d.
  • the first metal wiring 213g is connected to the gate electrode of the NMOS transistor Qn11 via the gate wiring 206d and the contact 211c, and the inverted clock signal CKB is input to the first metal wiring 213g.
  • the drain of the NMOS transistor Qn11 is the lower diffusion layer 202nb, and the first metal wiring 213e is connected to the upper diffusion layer 207n11 serving as the source via the silicide layer 209n11 and the contact 210n11.
  • the gate electrode of the NMOS transistor Qn12 is connected to the first metal wiring 213b via the gate wiring 206a and the contact 211a, and the upper diffusion layer 207n12 serving as the drain is connected to the silicide layer 209n12 and the first metal 213e via the contact 210n12.
  • the lower diffusion layer 202na serving as the source is connected to the first metal wiring 213c via the silicide layer 203 and the contact 212b, and the reference power supply Vss is supplied to the first metal wiring 213c.
  • the source of the NMOS transistor Qn11 and the drain of the NMOS transistor Qn12 are connected via the first metal wiring 213e.
  • the PMOS transistors Qp11 and Qp12 and the NMOS transistors Qn11 and Qn12 constitute a first clocked inverter CINV1.
  • the first metal wiring 213k is connected to the gate electrode of the PMOS transistor Qp13 via the gate wiring 206e and the contact 211d, the inverted clock signal CKB is supplied to the first metal wiring 213k, and the drain becomes the lower diffusion layer 202pb.
  • a first metal wiring 213i is connected to the upper diffusion layer 207p13 serving as a source via a silicide layer 209p13 and a contact 210p13.
  • a first metal wiring 213l is connected to the gate electrode of the PMOS transistor Qp14 via a gate wiring 206f and a contact 211e, and the first metal wiring 213l serves as an output OUT11 of the latch circuit.
  • the upper diffusion layer 207p14 serving as the drain of the PMOS transistor Qp14 is connected to the first metal 213i via the silicide layer 209p14 and the contact 210p14, and the lower diffusion layer 202pc serving as the source is connected to the first layer via the silicide layer 203 and the contact 212d. Connected to metal wiring 213a.
  • the source of the PMOS transistor Qp13 and the drain of the PMOS transistor Qp14 are connected via the first metal wiring 213i.
  • the first metal wiring 213m is connected to the gate electrode of the PMOS transistor Qp16 via the gate wiring 206i and the contact 211g, and the inverted clear signal CLRB is input to the first metal wiring 213m.
  • the drain of the PMOS transistor Qp16 serves as the lower diffusion layer 202pb, and the upper diffusion layer 207n16 serving as the source is connected to the first metal wiring 213a through the silicide layer 209n16 and the contact 210n16.
  • the first metal wiring 213f is connected to the gate electrode of the NMOS transistor Qn13 via the gate wirings 206c and 206b and the contact 211b, the drain is the lower diffusion layer 202nb, the silicide layer 209n13 and the upper diffusion layer 207n13 as the source are connected.
  • First metal interconnection 213j is connected through contact 210n13.
  • a first metal wiring 213l is connected to the gate electrode of the NMOS transistor Qn14 through a gate wiring 206f and a contact 211e.
  • the upper diffusion layer 207n14 serving as the source of the NMOS transistor Qn14 is connected to the first metal 213c via the silicide layer 209n14 and the contact 210n14, and the drain is the lower diffusion layer 202nc.
  • the first metal wiring 213n is connected to the gate electrode of the NMOS transistor Qn16 via the gate wiring 206j and the contact 211h, and the inverted clear signal CLRB is input to the first metal wiring 213n.
  • the upper diffusion layer 207n16 serving as the drain of the NMOS transistor Qn16 is connected to the first metal wiring 213j via the silicide layer 209n16 and the contact 210n16, the source is the lower diffusion layer 202nc, and the NMOS transistor Qn14 via the silicide layer 303. Connected to the drain. The source of the NMOS transistor Qn13 and the drain of the NMOS transistor Qn16 are connected via the first metal wiring 213j.
  • the PMOS transistors Qp13, Qp14, Qp16 and the NMOS transistors Qn13, Qn14, Qn16 constitute a third clocked inverter CINV3.
  • a first metal wiring 213h is connected to the gate electrode of the PMOS transistor Qp15 via gate wirings 206g and 206h and a contact 211f.
  • the lower diffusion layer 202pc which is the source of the PMOS transistor Qp15 is connected to the first metal wiring 213a via the silicide layer 203 and the contact 212d, and the upper diffusion layer 207p15 which becomes the drain is the first metal via the silicide layer 209p15 and the contact 210p15.
  • a first metal wiring 213h is connected to the gate electrode of the NMOS transistor Qn15 through a gate wiring 206h and a contact 211f.
  • the PMOS transistor Qp15 and the NMOS transistor Qn15 constitute a first inverter INV1.
  • the layout area can be reduced by sharing the lower diffusion layer, which is a feature of SGT. Further, the interval between the power supply Vcc and the reference power supply Vss can be unified with the standardized dimension Ly, as in the other embodiments.
  • the circuit block of the present invention is defined as LAT210. According to this embodiment, it is possible to arrange 12 SGTs constituting a D-type latch circuit having a clear function without providing useless wiring and contact regions, and provide a semiconductor device with a reduced area.
  • FIG. 11 shows a general equivalent circuit in which a D-type flip-flop is configured by using two D-type latch circuits of FIG.
  • the first latch circuit LAT200 receives a data input signal DIN21 and outputs OUT21.
  • the second latch circuit LAT230 receives the output OUT21 of the first latch circuit as the data input signal DIN31, and outputs OUT31.
  • the clock signal CK and the inverted clock signal CKB input to the first latch circuit LAT200 and the input of the clock signal CK and the inverted clock signal CKB input to the second latch circuit LAT230 are reversed. .
  • FIG. 12 shows a seventh embodiment.
  • FIG. 12 shows a plan view of the layout (arrangement) of the D-type flip-flop of the present invention.
  • the latch circuit LAT200 shown in FIG. 8a is arranged on the left side.
  • the latch circuit LAT230 shown in FIG. 8 is also connected to the first latch circuit LAT200. That is, the first metal wiring of OUT21 that is the output of the first latch circuit LAT200 is directly connected to DIN31 that is the input of the second latch circuit LAT230.
  • the interval between the power supply Vcc and the reference power supply Vss is standardized to the dimension Ly as described above, and can be connected only by arranging them side by side.
  • FIG. 12 shows a plan view of the layout (arrangement) of the D-type flip-flop of the present invention.
  • the latch circuit LAT200 shown in FIG. 8a is arranged on the left side.
  • the latch circuit LAT230 shown in FIG. 8 is also connected to the first latch circuit LAT200. That is, the
  • the lower diffusion layer 202pc is shared as the source of each of the PMOS transistors Qp24, Qp25, and Qp32, so that the arrangement area can be reduced. Further, the lower diffusion layer 202nc is shared as the source of each of the NMOS transistors Qn24, Qn25, and Qn32, and further reduction of the arrangement area can be achieved. According to the present embodiment, by arranging and connecting two D-type latch circuits, the area can be easily reduced and a D-type flip-flop can be realized.
  • FIG. 13 shows an eighth embodiment in which the embodiment of FIG. 2 is arranged by a bulk CMOS process.
  • 13a is a plan view of the layout (arrangement) of the D-type latch circuit of the present invention
  • FIG. 13b is a sectional view taken along the cut line AA ′ in FIG. 13a
  • FIG. 13c is a cut line B-- in FIG. FIG.
  • FIG. 13d is a cross-sectional view along the cut line CC ′ in FIG. 13a
  • FIG. 13e is a cross-sectional view along the cut line DD ′ in FIG. 13a
  • FIG. 13a shows a cross-sectional view along the cut line EE ′ in FIG. 13a
  • FIG. 13g shows a cross-sectional view along the cut line FF ′ in FIG. 13a.
  • FIGS. 13a, 13b, 13c, 13d, 13e, 13f, and 13g the same structure as in FIGS. 2a, 2b, 2c, 2d, 2e, 2f, and 2g The same symbols in the 100s are shown. Referring to Japanese Patent No.
  • reference numeral 150 denotes a p-type silicon substrate.
  • Reference numeral 160 denotes an insulator for element isolation (isolation).
  • Reference numeral 170 denotes an n ⁇ region which serves as a leakage preventing separation layer. Except for the p-type silicon substrate 150, the element isolation insulator 160, and the leak prevention isolation layer 170, the process and structure above the lower diffusion layer are exactly the same. Can be realized by a process.
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as a p-type silicon layer.
  • the concentration by impurity implantation is difficult to control.
  • Both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS, are specific to the metal gate material. In some cases, the difference between the functions (Work Function) is used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance
  • other low-resistance materials can be used even if not silicide.
  • metal may be used.
  • the essence of the present invention is to reduce the area by commonly connecting the drains of the transistors connected to the output terminal via the lower diffusion layer, or to connect the drains of the transistors connected to the output terminal to the upper diffusion layer and the contact.
  • the wiring method of the gate wiring, the wiring position, the wiring method of the metal wiring, the wiring position, etc. are shown in the drawing of this embodiment. Those other than those shown in the above belong to the technical scope of the present invention.
  • the basic D-type latch circuit that is most often used has been described.
  • the present invention can also be applied to other latch circuits with the aim of sharing the lower diffusion layer in the circuit. .
  • the latch circuit that clears data to “0” is shown.
  • the application circuit of the present invention has been described by taking a D-type flip-flop as an example. However, as another application, if a plurality of D-type flip-flops are arranged in parallel, the area can be reduced as a register having a plurality of bits. A shift register can be realized by connecting a plurality of D-type flip-flops in series. The present invention can also be applied to these application circuits.
  • the transistors may be used in parallel.
  • the present invention can be applied within the scope of the gist of the present invention.
  • n 4, 5, 6
  • the number of transistor elements increases.
  • the present invention can be applied within the scope of the gist of the present invention.

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ラッチ回路を構成する半導体装置を小さい面積で提供する。　基板上に配置された複数のＭＯＳトランジスタを用いて構成されたラッチ回路において、前記ラッチ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のラッチ回路を構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
図１４、図１５ａ、図１５ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図１４は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図１５ａには、一例として、図１４のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１５ｂには、図１５ａにおけるカットラインＡ－Ａ’方向の断面図を示す。
図１５ａ、図１５ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１４、図１５ａ、図１５ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、論理回路で良く用いられるラッチ回路をコンパクトに配置し、面積を最小にすることにより、低価格なロジック半導体装置を提供することが目的である。
（１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりラッチ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ラッチ回路は、少なくとも、
第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタにより構成された第１のトランスファースイッチと、
第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタにより構成された第２のトランスファースイッチと、
第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタにより構成された第１のインバータと、
第４のＰチャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジスタにより構成された第２のインバータと
を具備し、
前記ラッチ回路は、
データ入力信号が前記第１のトランスファースイッチの入力端子に接続され、
前記第１のトランスファースイッチの出力が前記第２のトランスファースイッチの出力端子と前記第１のインバータの入力端子に接続されており、
前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続されており、
前記第２のインバータの出力端子が前記第２のトランスファースイッチの入力端子に接続されており、
前記第２のインバータの出力端子がラッチ回路の出力端子に接続され、
前記第１のＰチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
前記第２のＰチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
前記第１のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と、
前記第２のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
前記第２のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と
がシリサイド領域を介して互いに接続されていることを特徴とする半導体装置が異郷される。
（２）本発明の好ましい態様では、前期半導体装置において、前記第３のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第４のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第３のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第４のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
前記第３のＰチャネルＭＯＳトランジスタのソースと前記第４のＰチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されており、前記第３のＮチャネルＭＯＳトランジスタのソースと前記第４のＮチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されている。
（３）また、別の態様では、前期半導体装置において、前記ラッチ回路は、第１のトランスファースイッチ、第２のトランスファースイッチ、第２のインバータ、第１のインバータの順に直線的に配置される。
（４）また、別の態様では、前期半導体装置において、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に２行目に配置される。
（５）また、別の態様では、前期半導体装置において、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に２行目に配置される。
（６）また、別の態様では、前期半導体装置において、前記ラッチ回路は、第１のトランスファースイッチ、第２のトランスファースイッチ、第１のインバータ、第２のインバータの順に配置される。
（７）また、別の態様では、前期半導体装置において、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタの順番に２行目に配置される。
（８）また、別の態様では、前期半導体装置において、前記第１のＰチャネルトランジスタ、前記第２のＰチャネルトランジスタ、前記第３のＰチャネルトランジスタ、前記第４のＰチャネルトランジスタの順番に１行目に配置され、前記第１のＮチャネルトランジスタ、前記第２のＮチャネルトランジスタ、前記第３のＮチャネルトランジスタ、前記第４のＮチャネルトランジスタの順番に２行目に配置される。
（９）また、別の態様では、前期半導体装置において、前記ラッチ回路を構成するＭＯＳトランジスタは、それぞれ行方向に延在する電源線と基準電源線の間に配置される。
（１０）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりラッチ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ラッチ回路は、少なくとも、
第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタにより構成された第１のトランスファースイッチと、
第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタにより構成された第２のトランスファースイッチと、
第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタにより構成された第１のインバータと、
第４のＰチャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジスタにより構成された第２のインバータと、を具備し、
前記ラッチ回路は、
データ入力信号が前記第１のトランスファースイッチの入力端子に接続され、
前記第１のトランスファースイッチの出力が前記第２のトランスファースイッチの出力端子と前記第１のインバータの入力端子に接続されており、
前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続されており、
前記第２のインバータの出力端子が前記第２のトランスファースイッチの入力端子に接続されており、
前記第２のインバータの出力端子がラッチ回路の出力端子に接続され、
前記第２のＰチャネルＭＯＳトランジスタの出力となるドレインあるいはソース領域がシリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタの出力となるドレインあるいはソース領域がシリコン柱より基板側に配置されており、
前記第４のＰチャネルＭＯＳトランジスタの出力となるドレイン領域がシリコン柱より基板側に配置されており、
前記第４のＮチャネルＭＯＳトランジスタの出力となるドレイン領域がシリコン柱より基板側に配置されており、
前記第２のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
前記第２のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と、
前記第４のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
前記第４のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と
がシリサイド領域を介して互いに接続されていることを特徴とする半導体装置が提供される。
（１１）また、別の態様では、前期半導体装置において、前記ラッチ回路は、第１のトランスファースイッチ、第２のトランスファースイッチ、第２のインバータ、第１のインバータの順に直線的に配置される。
（１２）また、別の態様では、前期半導体装置において、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルトＭＯＳランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルトＭＯＳランジスタの順番に２行目に配置される。
（１３）また、別の態様では、前期半導体装置において、前記ラッチ回路を構成するＭＯＳトランジスタは、それぞれ行方向に延在する電源線と基準電源線の間に配置される。
（１４）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりラッチ回路を構成する半導体装置であって、
前記トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記ラッチ回路は、少なくとも、
第１及び第２のＰチャネルＭＯＳトランジスタ、第１及び第２のＮチャネルＭＯＳトランジスタにより構成された第１のクロッックドインバータと、
第３及び第４のＰチャネルＭＯＳトランジスタ、第３及び第４のＮチャネルＭＯＳトランジスタにより構成された第２のクロッックドインバータと、
第５のＰチャネルＭＯＳトランジスタと第５のＮチャネルＭＯＳトランジスタにより構成された第１のインバータと
を具備し
前記ラッチ回路は、
入力データ信号が前記第１のクロックドインバータの入力端子に接続され、
前記第１のクロックドインバータの出力が前記第２のクロックドインバータの出力端子と前記第１のインバータの入力端子に接続されており、
前記第１のインバータの出力が前記第２のクロックドインバータの入力端子に接続されており、
前記第１のクロックドインバータの出力端子となる前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域が、シリコン柱より基板側に配置されており、
前記第２のクロックドインバータの出力端子となる前記第３のＰチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレイン領域が、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、前記第１のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と、前記第３のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、前記第３のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と
がシリサイド領域を介して互いに接続されていることを特徴とする半導体装置が提供される。
（１５）また、別の態様では、前期半導体装置において、前記ラッチ回路は、第１のクロックドインバータ、第２のクロックドインバータ、第１のインバータの順に直線的に配置される。
（１６）また、別の態様では、前期半導体装置において、前記第４のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第５のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第４のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第５のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、前記第４のＰチャネルＭＯＳトランジスタのソースと前記第５のＰチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されており、前記第４のＮチャネルＭＯＳトランジスタのソースと前記第５のＮチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されている。
（１７）また、別の態様では、前期半導体装置において、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのゲートにそれぞれデータ入力信号が入力される。
（１８）また、別の態様では、前期半導体装置において、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第５のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第５のＮチャネルＭＯＳトランジスタの順番に２行目に配置される。
（１９）また、別の態様では、前期半導体装置において、前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのゲートにそれぞれデータ入力信号が入力される。
（２０）また、別の態様では、前期半導体装置において、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第５のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第５のＮチャネルＭＯＳトランジスタの順番に２行目に配置される。
（２１）また、別の態様では、前期半導体装置において、前記ラッチ回路を構成するトランジスタは、それぞれ行方向に延在する電源線と基準電源線の間に配置される。
本発明の実施例のラッチ回路を示す等価回路図である。 本発明の第１の実施例のラッチ回路の平面図である。 本発明の第１の実施例のラッチ回路の断面図である。 本発明の第１の実施例のラッチ回路の断面図である。 本発明の第１の実施例のラッチ回路の断面図である。 本発明の第１の実施例のラッチ回路の断面図である。 本発明の第１の実施例のラッチ回路の断面図である。 本発明の第１の実施例のラッチ回路の断面図である。 本発明の第２の実施例のラッチ回路の平面図である。 本発明の第２の実施例のラッチ回路の断面図である。 本発明の第２の実施例のラッチ回路の断面図である。 本発明の第２の実施例のラッチ回路の断面図である。 本発明の第２の実施例のラッチ回路の断面図である。 本発明の第２の実施例のラッチ回路の断面図である。 本発明の第２の実施例のラッチ回路の断面図である。 本発明の第３の実施例のラッチ回路の平面図である。 本発明の第３の実施例のラッチ回路の断面図である。 本発明の第３の実施例のラッチ回路の断面図である。 本発明の第３の実施例のラッチ回路の断面図である。 本発明の第３の実施例のラッチ回路の断面図である。 本発明の第３の実施例のラッチ回路の断面図である。 本発明の第３の実施例のラッチ回路の断面図である。 本発明の実施例のラッチ回路を示す等価回路図である。 本発明の第４の実施例のラッチ回路の平面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の第４の実施例のラッチ回路の断面図である。 本発明の実施例のラッチ回路を示す等価回路図である。 本発明の第５の実施例のラッチ回路の平面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の第５の実施例のラッチ回路の断面図である。 本発明の実施例のラッチ回路を示す等価回路図である。 本発明の第６の実施例のラッチ回路の平面図である。 本発明の第６の実施例のラッチ回路の断面図である。 本発明の第６の実施例のラッチ回路の断面図である。 本発明の実施例のフリップフロップ回路を示す等価回路図である。 本発明の第７の実施例のフリップフロップ回路の平面図である。 本発明の第８の実施例のラッチ回路の平面図である。 本発明の第８の実施例のラッチ回路の断面図である。 本発明の第８の実施例のラッチ回路の断面図である。 本発明の第８の実施例のラッチ回路の断面図である。 本発明の第８の実施例のラッチ回路の断面図である。 本発明の第８の実施例のラッチ回路の断面図である。 本発明の第８の実施例のラッチ回路の断面図である。 従来例を示すインバータ回路の等価回路である。 従来のインバータの平面図である。 従来のインバータの断面図である。
（実施例１）
図１に本発明に適用する一般的なＤ型ラッチ回路の等価回路図を示す。Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１により、第１のトランスファースイッチＴＦ１を構成する。また、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２により、第２のトランスファースイッチＴＦ２を構成する。ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３により、第１のインバータＩＮＶ１を構成し、ＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４により、第２のインバータＩＮＶ２を構成する。
第１のトランスファースイッチＴＦ１の入力端子にはデータ入力信号ＤＩＮ１が接続され、出力端子はノードＮ１に接続される。第１のインバータＩＮＶ１の入力端子はノードＮ１に接続され、出力端子はノードＮ２に接続される。第２のインバータＩＮＶ２の入力端子はノードＮ２に接続され、出力端子はノードＮ３に接続される。ノードＮ３は出力ＯＵＴ１に接続される。また、第２のトランスファースイッチＴＦ２は入力端子がノードＮ３に接続され、出力端子はノードＮ１に接続される。ここで、第１のトランスファースイッチの出力となるＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のドレインと、第２のトランスファースイッチＴＦ２の出力となるＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のドレインは、ノードＮ１として共通に接続される。同じく、第２のインバータＩＮＶ２の出力となるＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４のドレインと、第２のトランスファースイッチの入力端子となるＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のソースは、ノードＮ３として共通に接続される。ここで、第１のトランスファースイッチＴＦ１および第２のトランスファースイッチＴＦ２において、トランスファースイッチは、動作上、順方向にも逆方向にも電流が流れ、ドレイン、ソースの定義が難しいが、ここでは、入力側をソース、出力側をドレインと定義する。
第１のトランスファースイッチを構成するＰＭＯＳトランジスタＱｐ１のゲートには、クロック信号ＣＫが入力され、ＮＭＯＳトランジスタＱｎ１のゲートには、反転クロック信号ＣＫＢが入力される。また、第２のトランスファースイッチを構成するＰＭＯＳトランイスタＱｐ２のゲートには、反転クロック信号ＣＫＢが入力され、ＮＭＯＳトランジスタＱｎ２には、クロック信号ＣＫが入力される。
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆおよび図２ｇに、第１の実施例を示す。図２ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図２ｂは、図２ａにおけるカットラインＡ－Ａ’に沿った断面図、図２ｃは、図２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２ｄは、図２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２ｅは、図２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図２ｆは、図２ａにおけるカットラインＥ－Ｅ’に沿った断面図、図２ｇは、図２ａにおけるカットラインＦ－Ｆ’に沿った断面図を示す。
図２ａにおいて、図１のＤ型ラッチ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ２、Ｑｐ４及びＱｐ３が１行目に（図の上の行）、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ２、Ｑｎ４及びＱｎ３が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
すなわち、第１のトランスファースイッチＴＦ１、第２のトランスファースイッチＴＦ２、第２のインバータＩＮＶ２、第１のインバータＩＮＶ１の順番で左側より配置される。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ及び図２ｇにおいて、図１４ａ、図１４ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎａ、１０２ｎｂ、１０２ｎｃが形成され、この平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎａ、１０２ｎｂ、１０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｂ、１１３ｄ、１１３ｈ、１１３ｄ、１１３ｂ、１１３ｄ、１１３ｈ、１１３ｄをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｃはゲート配線１０６ｅと第１メタル配線１１３ｇとを接続するコンタクト、１１１ｄはゲート配線１０６ｇと第１メタル配線１１３ｈを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂを接続するシリサイド１０３と第１メタル配線１１３ｇを接続するコンタクト、１１２ｂは、下部拡散層１０２ｐｃをカバーする形で覆っているシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト（図では３個設けてある）、１１２ｃは、下部拡散層１０２ｎｃを覆うシリサイド層１０３と第１メタル配線１１３ｃを接続するコンタクト（図では３個設けてある）である。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成する。
ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ｂおよびゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅおよび１０６ｆが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａおよび１０６ｃが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極１０６にはゲート配線１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極１０６にはゲート配線１０６ｇが接続される。
ＮＭＯＳトランジスタＱｎ１のゲート電極にはゲート配線１０６ａ、コンタクト１１１ａを介して第１メタル配線１１３ｅが接続され、第１メタル配線１１３ｅには、反転クロック信号ＣＫＢが供給され、ソースとなる上部拡散層１０７ｎ１には、シリサイド層１０９ｎ１及びコンタクト１１０ｎ１を介して第１メタル配線１１３ｂが接続され、第１メタル配線１１３ｂには、データ入力信号ＤＩＮ１が供給される。ＰＭＯＳトランジスタＱｐ１のゲート電極にはゲート配線１０６ｂ、コンタクト１１１ｂを介して第１メタル配線１１３ｆが接続され、第１メタル配線１１３ｆには、クロック信号ＣＫが供給され、ソースとなる上部拡散層１０７ｐ１には、シリサイド層１０９ｐ１及びコンタクト１１０ｐ１を介して第１メタル配線１１３ｂが接続される。それぞれＮＭＯＳトランジスタＱｎ１とＰＭＯＳトランジスタＱｐ１のドレインとなる下部拡散層１０２ｎａ及び１０２ｐａは、シリサイド層１０３を介して接続され、ＮＭＯＳトランジスタＱｎ１とＰＭＯＳトランジスタＱｐ１によりトランスファースイッチＴＦ１を構成する。
ＰＭＯＳトランジスタＱｐ２のゲート電極にはゲート配線１０６ｃ及び１０６ａを介して反転クロック信号ＣＫＢが供給され、ソースとなる上部拡散層１０７ｐ２には、シリサイド層１０９ｐ２及びコンタクト１１０ｐ２を介して第１メタル配線１１３ｄが接続され、第１メタル配線１１３ｄは出力ＯＵＴ１となる。ＮＭＯＳトランジスタＱｎ２のゲート電極にはゲート配線１０６ｄ及び１０６ｂを介してクロック信号ＣＫが供給され、ソースとなる上部拡散層１０７ｎ２には、シリサイド層１０９ｎ２及びコンタクト１１０ｎ２を介して第１メタル配線１１３ｄが接続される。それぞれＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のドレインとなる下部拡散層１０２ｐｂ及び１０２ｎｂは、シリサイド層１０３を介して接続され、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２によりトランスファースイッチＴＦ２を構成する。
また、それぞれＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１，Ｑｎ２のドレインとなる下部拡散層はシリサイド層１０３により共通接続され、コンタクト１１２ａを介して第１メタル１１３ｇへ接続される。第１メタル配線１１３ｇは、トランスファースイッチＴＦ１とＴＦ２の共通出力となる。
ＰＭＯＳトランジスタＱｐ３のゲート電極にはゲート配線１０６ｅ、コンタクト１１１ｃを介して、入力信号として第１メタル配線１１３ｇが接続され、ソースとなる下部拡散層１０２ｐｃはシリサイド層１０３、コンタクト１１２ｂを介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには、電源Ｖｃｃが供給される。また、ドレインとなる上部拡散層１０７ｐ３は、シリサイド層１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｈに接続される。ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｆを介してゲート配線１０６ｅに接続され、ソースとなる下部拡散層１０２ｎｃはシリサイド層１０３、コンタクト１１２ｃを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには、基準電源Ｖｓｓが供給される。また、ドレインとなる上部拡散層１０７ｎ３は、シリサイド層１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｈに接続される。ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３により第１のインバータＩＮＶ１を構成する。
ＰＭＯＳトランジスタＱｐ４のゲート電極にはゲート配線１０６ｇ、コンタクト１１１ｄを介して、入力信号となる第１メタル配線１１３ｈが接続され、ソースとなる下部拡散層１０２ｐｃはシリサイド層１０３、コンタクト１１２ｂを介して第１メタル配線１１３ａに接続される。また、ドレインとなる上部拡散層１０７ｐ４は、シリサイド層１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ｄに接続される。ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｇが接続され、ソースとなる下部拡散層１０２ｎｃはシリサイド層１０３、コンタクト１１２ｃを介して第１メタル配線１１３ｃに接続される。また、ドレインとなる上部拡散層１０７ｎ４は、シリサイド層１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル配線１１３ｄに接続される。ＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４により第２のインバータＩＮＶ２を構成する。
ここで、ＰＭＯＳトランジスタＱｐ３，Ｑｐ４のソースはそれぞれ共通の下部拡散層１０２ｐｃに接続されており、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のソースはそれぞれ共通の下部拡散層１０２ｎｃに接続されている。
本実施例の特徴は、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２、ＮＭＯＳトランジスタＱｎ１，Ｑｎ２の共通ドレインとなる、それぞれの下部拡散層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂがシリサイド層１０３を介して共通接続されることにより、配置面積を非常に小さくできることにある。また、ＰＭＯＳトランジスタＱｐ３，Ｑｐ４のソースである下部拡散層を、１０２ｐｃとして共通にして、また、同じく、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のソースである下部拡散層を、１０２ｎｃとして共通にすることにより、配置面積をさらに小さくできることにある。
また、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１の配置を他のトランジスタと上下逆にすることにより、クロック信号ＣＫ及びＣＫＢを共通化でき、配線領域を削減できることにある。トランジスタの上下入れ替えが可能となるのは、ドレインであるそれぞれの下部拡散層がシリサイド１０３により共通にできることにある。
もちろん、ＰＭＯＳトランジスタＱｐ１を上側に配置し、ＮＭＯＳトランジスタＱｎ１を下側に配置しても、下部拡散層が共通化でき、本発明の主旨に含まれる。
このように、ＳＧＴの特徴はＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが完全に独立して配置が可能であり、本発明はＳＧＴの特性を最大限に利用した配置を実現している。
また、本実施例におけるトランジスタの配置方法は、図２ａにおいて、上から、電源線Ｖｃｃ（１１３ａ）、一行目に配置されたＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ２、Ｑｐ４、Ｑｐ３、２行目に配置されたＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ２、Ｑｎ４、Ｑｎ３、次に基準電源線Ｖｓｓ（１１３ｃ）の順番で配置されるものである。このＤ型ラッチ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＬＡＴ１００と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔をＬｙ（電源線、基準電源線を含めた間隔）として、以下の実施例でも、Ｌｙを一定として規格化する。このように規格化すれば、本実施例のブロックＬＡＴ１００と他のブロックが、横に配置しただけで、電源線、基準電源線が容易に接続できる利点がある。
なお、本実施例の出力ＯＵＴ１を取り出すには、出力配線となる第１メタル配線１１３ｄを、図示しない第２のメタル配線に接続すれば、自由に取り出すことが可能である。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、Ｄ型ラッチ回路を構成する８個のＳＧＴを配置でき、面積が縮小された半導体装置が提供される。
（実施例２）
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆおよび図３ｇに、第２の実施例を示す。図３ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図３ｂは、図３ａにおけるカットラインＡ－Ａ’に沿った断面図、図３ｃは、図３ａにおけるカットラインＢ－Ｂ’に沿った断面図、図３ｄは、図３ａにおけるカットラインＣ－Ｃ’に沿った断面図、図３ｅは、図３ａにおけるカットラインＤ－Ｄ’に沿った断面図、図３ｆは、図３ａにおけるカットラインＥ－Ｅ’に沿った断面図、図３ｇは、図３ａにおけるカットラインＦ－Ｆ’に沿った断面図を示す。等価回路は図１に従う。
図３ａにおいて、図１のＤ型ラッチ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ２、Ｑｐ３及びＱｐ４が１行目に（図の上の行）、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３及びＱｎ４が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
すなわち、第１のトランスファースイッチＴＦ１、第２のトランスファースイッチＴＦ２、第１のインバータＩＮＶ１、第２のインバータＩＮＶ２の順番で左側より配置される。
図２ａと異なるところは、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２の配置順番を入れ替えたところにある。
なお、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ及び図３ｇにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ及び図２ｇと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｐｄ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄが形成され、この平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｐｄ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｐｄ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｂ、１１３ｄ、１１３ａ、１１３ｄ、１１３ｂ、１１３ｄ、１１３ｃ、１１３ｄをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｃはゲート配線１０６ｅと第１メタル配線１１３ｇとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｈを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂを接続するシリサイド１０３と第１メタル配線１１３ｇを接続するコンタクト、１１２ｂは、下部拡散層１０２ｐｃと１０２ｎｃを共通接続するシリサイド層１０３と第１メタル配線１１３ｈを接続するコンタクト、１１２ｃは、下部拡散層１０２ｐｄを覆うシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｄ（図では２個設けてある）は、下部拡散層１０２ｎｄを覆うシリサイド層１０３と第１メタル配線１１３ｃを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐｄ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成する。
ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ｂおよび１０６ｄが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａおよび１０６ｃが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極１０６にはゲート配線１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極１０６にはゲート配線１０６ｈおよび１０６ｇが接続される。
ＮＭＯＳトランジスタＱｎ１のゲート電極にはゲート配線１０６ａ、コンタクト１１１ａを介して第１メタル配線１１３ｅが接続され、第１メタル配線１１３ｅには、反転クロック信号ＣＫＢが供給され、ソースとなる上部拡散層１０７ｎ１には、シリサイド層１０９ｎ１及びコンタクト１１０ｎ１を介して第１メタル配線１１３ｂが接続され、第１メタル配線１１３ｂには、データ入力信号ＤＩＮ１が供給される。ＰＭＯＳトランジスタＱｐ１のゲート電極にはゲート配線１０６ｂ、コンタクト１１１ｂを介して第１メタル配線１１３ｆが接続され、第１メタル配線１１３ｆには、クロック信号ＣＫが供給され、ソースとなる上部拡散層１０７ｐ１には、シリサイド層１０９ｐ１及びコンタクト１１０ｐ１を介して第１メタル配線１１３ｂが接続される。それぞれＮＭＯＳトランジスタＱｎ１とＰＭＯＳトランジスタＱｐ１のドレインとなる下部拡散層１０２ｎａ及び１０２ｐａは、シリサイド層１０３を介して接続され、ＮＭＯＳトランジスタＱｎ１とＰＭＯＳトランジスタＱｐ１によりトランスファースイッチＴＦ１を構成する。
ＰＭＯＳトランジスタＱｐ２のゲート電極にはゲート配線１０６ｃ及び１０６ａを介して反転クロック信号ＣＫＢが供給され、ソースとなる上部拡散層１０７ｐ２には、シリサイド層１０９ｐ２及びコンタクト１１０ｐ２を介して第１メタル配線１１３ｄが接続され、第１メタル配線１１３ｄは出力ＯＵＴ１となる。ＮＭＯＳトランジスタＱｎ２のゲート電極にはゲート配線１０６ｄ及び１０６ｂを介してクロック信号ＣＫが供給され、ソースとなる上部拡散層１０７ｎ２には、シリサイド層１０９ｎ２及びコンタクト１１０ｎ２を介して第１メタル配線１１３ｄが接続される。それぞれＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のドレインとなる下部拡散層１０２ｐｂ及び１０２ｎｂは、シリサイド層１０３を介して接続され、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２によりトランスファースイッチＴＦ２を構成する。
また、それぞれＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１，Ｑｎ２のドレインとなる下部拡散層はシリサイド層１０３により共通接続され、コンタクト１１２ａを介して第１メタル１１３ｇへ接続される。第１メタル配線１１３ｇは、トランスファースイッチＴＦ１とＴＦ２の共通出力となる。
ＰＭＯＳトランジスタＱｐ３のゲート電極にはゲート配線１０６ｅ、コンタクト１１１ｃを介して、入力信号として第１メタル配線１１３ｇが接続され、ソースとなる上部拡散層１０７ｐ３はシリサイド層１０９ｐ３、１１０ｐ３を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには、電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｆを介してゲート配線１０６ｅに接続され、ソースとなる上部部拡散層１０７ｎ３はシリサイド層１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには、基準電源Ｖｓｓが供給される。また、ＰＭＯＳトランジスタＱｐ３およびＮＭＯＳトランジスタＱｎ３のドレインとなる下部拡散層１０２ｐｃ、１０２ｎｃは、シリサイド層１０３を介して共通接続され、コンタクト１１２ｂを介して第１メタル配線１１３ｈに接続される。ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３により第１のインバータＩＮＶ１を構成する。
ＰＭＯＳトランジスタＱｐ４のゲート電極にはゲート配線１０６ｇ、１０６ｈ、コンタクト１１１ｄを介して、入力信号となる第１メタル配線１１３ｈが接続され、ソースとなる下部拡散層１０２ｐｄは、シリサイド層１０３、コンタクト１１２ｃを介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには、電源Ｖｃｃが供給される。また、ドレインとなる上部拡散層１０７ｐ４は、シリサイド層１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ｄに接続される。ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｈが接続され、ソースとなる下部拡散層１０２ｎｄはシリサイド層１０３、コンタクト１１２ｄを介して第１メタル配線１１３ｃに接続される。また、ドレインとなる上部拡散層１０７ｎ４は、シリサイド層１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル配線１１３ｄに接続される。ＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４により第２のインバータＩＮＶ２を構成する。
本実施例の特徴は、実施例１に対して、出力ＯＵＴ１が、第１メタル配線により、そのまま、図の右方向に取り出すことができる点である。実施例１に対して面積は少し増加するが、図の左よりデータ入力信号ＤＩＮ１が入り、右側に出力ＯＵＴ１が取り出せるため、繰り返しの配置が容易となる。
ＰＭＯＳトランジスタＱｐ１，Ｑｐ２、ＮＭＯＳトランジスタＱｎ１，Ｑｎ２の共通ドレインとなる、それぞれの下部拡散層１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂがシリサイド層１０３を介して共通接続されることにより配置面積を小さくできることは実施例１と同じである。
また、電源Ｖｃｃと基準電源Ｖｓｓとの間隔を規格化寸法のＬｙに統一できることも実施例１と同じである。本発明の回路ブロックをＬＡＴ１１０と定義する。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、Ｄ型ラッチ回路を構成する８個のＳＧＴを配置でき、面積が縮小された半導体装置が提供される。
（実施例３）
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆおよび図４ｇに、第３の実施例を示す。図４ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＥ－Ｅ’に沿った断面図、図４ｇは、図４ａにおけるカットラインＦ－Ｆ’に沿った断面図を示す。等価回路は図１に従う。
図４ａにおいて、図１のＤ型ラッチ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ２、Ｑｐ４及びＱｐ３が１行目に（図の上の行）、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ２、Ｑｎ４及びＱｎ３が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
すなわち、第１のトランスファースイッチＴＦ１、第２のトランスファースイッチＴＦ２、第２のインバータＩＮＶ２、第１のインバータＩＮＶ１の順番で左側より配置される。
図２ａと異なるところは、後述する、ＰＭＯＳトランジスタＱｐ２、Ｑｐ３、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３の下部拡散層を共通化したことである。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ及び図４ｇにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ及び図２ｇと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎａ、１０２ｎｂ、１０２ｎｃが形成され、この平面状シリコン層１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎａ、１０２ｎｂ、１０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐａと１０２ｎａ、１０２ｐｂと１０２ｐｃと１０２ｎｂと１０２ｎｃ、１０２ｐｃと１０２ｎｃをそれぞれ共通接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｄ、１１３ｄ、１１３ａ、１１３ａ、１１３ｄ、１１３ｄ、１１３ｃ、１１３ｃをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｄはゲート配線１０６ｄと第１メタル配線１１３ｆを接続するコンタクト、１１１ｅはゲート配線１０６ｅと第１メタル配線１１３ｇを接続するコンタクト、１１１ｆはゲート配線１０６ｆと第１メタル配線１１３ｈを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐａ、１０２ｎａを接続するシリサイド層１０３と第１メタル配線１１３ｂを接続するコンタクト、１１２ｂは、下部拡散層１０２ｐｂ、１０２ｎｂを接続するシリサイド層１０３と第１メタル配線１１３ｉを接続するコンタクト、１１２ｃは、下部拡散層１０２ｐｃと１０２ｎｃを接続するシリサイド層１０３と第１メタル配線１１３ｈを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成する。
ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｆ及び１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極１０６にはゲート配線１０６ｇが接続される。
ＮＭＯＳトランジスタＱｎ１のゲート電極にはゲート配線１０６ａ、コンタクト１１１ａを介して第１メタル配線１１３ｅが接続され、第１メタル配線１１３ｅには、反転クロック信号ＣＫＢが供給され、ソースは下部拡散層１０２ｎａとなり、ドレインとなる上部拡散層１０７ｎ１には、シリサイド層１０９ｎ１及びコンタクト１１０ｎ１を介して第１メタル配線１１３ｄが接続される。ＰＭＯＳトランジスタＱｐ１のゲート電極にはゲート配線１０６ｂを介して第１メタル配線１１３ｆが接続され、第１メタル配線１１３ｆには、クロック信号ＣＫが供給され、ソースは下部拡散層１０２ｐａとなり、ドレインとなる上部拡散層１０７ｐ１には、シリサイド層１０９ｐ１及びコンタクト１１０ｐ１を介して第１メタル配線１１３ｄが接続される。ＮＭＯＳトランジスタＱｎ１のソースである下部拡散層１０２ｎａとＰＭＯＳトランジスタＱｐ１のソースとなる下部拡散層１０２ｐａはシリサイド層１０３を介して接続され、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂには、データ入力信号ＤＩＮ１が供給される。ＮＭＯＳトランジスタＱｎ１とＰＭＯＳトランジスタＱｐ１によりトランスファースイッチＴＦ１を構成する。
ＰＭＯＳトランジスタＱｐ２のゲート電極にはゲート配線１０６ｃ、コンタクト１１１ｃを介して反転クロック信号ＣＫＢが供給され、ソースは下部拡散層１０２ｐｂとなり、ドレインとなる上部拡散層１０７ｐ２には、シリサイド層１０９ｐ２及びコンタクト１１０ｐ２を介して第１メタル配線１１３ｄが接続される。ＮＭＯＳトランジスタＱｎ２のゲート電極にはゲート配線１０６ｄを介してクロック信号ＣＫが供給され、ソースは下部拡散層１０２ｎｂとなり、ドレインとなる上部拡散層１０７ｎ２には、シリサイド層１０９ｎ２及びコンタクト１１０ｎ２を介して第１メタル配線１１３ｄが接続される。それぞれＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のソースとなる下部拡散層１０２ｐｂ及び１０２ｎｂは、シリサイド層１０３を介して接続され、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２によりトランスファースイッチＴＦ２を構成する。
ＰＭＯＳトランジスタＱｐ３のゲート電極にはゲート配線１０６ｅ、コンタクト１１１ｅを介して第１メタル配線１１３ｄが接続され、ソースとなる上部拡散層１０７ｐ３はシリサイド層１０９ｐ３、１１０ｐ３を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには、電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅを介して第１メタル配線１１３ｄに接続され、ソースとなる上部部拡散層１０７ｎ３はシリサイド層１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには、基準電源Ｖｓｓが供給される。また、ＰＭＯＳトランジスタＱｐ３およびＮＭＯＳトランジスタＱｎ３のドレインとなる下部拡散層１０２ｐｃ、１０２ｎｃは、シリサイド層１０３を介して共通接続され、コンタクト１１２ｃを介して第１メタル配線１１３ｈに接続される。ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３により第１のインバータＩＮＶ１を構成する。
ＰＭＯＳトランジスタＱｐ４のゲート電極にはゲート配線１０６ｆ、１０６ｇが接続され、コンタクト１１１ｆを介して、入力信号となる第１メタル配線１１３ｈが接続され、ソースとなる上部拡散層１０７ｐ４は、シリサイド層１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには、電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｇが接続され、ソースとなる上部拡散層１０７ｎ４は、シリサイド層１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル配線１１３ｃに接続される。また、ＰＭＯＳトランジスタＱｐ４およびＮＭＯＳトランジスタＱｎ４のドレインとなる下部拡散層１０２ｐｂ、１０２ｎｂは、シリサイド層１０３を介して接続される。ＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４により第２のインバータＩＮＶ２を構成する。
ここで、それぞれＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のソースである下部拡散層１０２ｐｂおよび１０２ｎｂと、ＰＭＯＳトランジスタＱｐ４とＮＭＯＳトランジスタＱｎ４のドレインとなる下部拡散層１０２ｐｂおよび１０２ｎｂは、シリサイド層１０３により共通接続され、コンタクト１１２ｂを介して第１メタル１１３ｉへ接続され、第１メタル配線１１３ｉは、本Ｄ型ラッチ回路の出力ＯＵＴ１となる。
本実施例の特徴は、実施例１および実施例２がＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２の下部拡散層を共通に接続しているのに対して、本実施例では、ＰＭＯＳトランジスタＱｐ２、Ｑｐ４、ＮＭＯＳトランジスタＱｎ２、Ｑｎ４の下部拡散層を共通接続していることになる。いずれも、下部拡散層を共通にすることにより、配置面積を縮小することができる。
また、電源Ｖｃｃと基準電源Ｖｓｓとの間隔を規格化寸法のＬｙに統一できることも実施例１および実施例２と同じである。本発明の回路ブロックをＬＡＴ１２０と定義する。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、Ｄ型ラッチ回路を構成する８個のＳＧＴを配置でき、面積が縮小された半導体装置が提供される。
（実施例４）
図５に本発明に適用する一般的なＤ型ラッチ回路の等価回路図を示す。
図１と異なるところは、トランスファースイッチＴＦ１、ＴＦ２の代わりに、クロックドインバータＣＩＮＶ１、ＣＩＮＶ２を設けたところにある。
Ｑｐ１１、Ｑｐ１２、Ｑｐ１３、Ｑｐ１４、Ｑｐ１５は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１４、Ｑｎ１５は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２により、第１のクロックドインバータＣＩＮＶ１を構成する。ＰＭＯＳトランジスタＱｐ１３、Ｑｐ１４、ＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４により、第２のクロックドインバータＣＩＮＶ２を構成する。また、ＰＭＯＳトランジスタＱｐ１５とＮＭＯＳトランジスタＱｎ１５により、第１のインバータＩＮＶ１を構成する。
第１のクロックドインバータＣＩＮＶ１は、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２，ＮＭＯＳトランジスタＱｎ１１，Ｑｎ１２で構成され、ＰＭＯＳトランジスタＱｐ１１のドレインが、出力となるノードＮ１１に接続され、ソースはノードＮ１２を介してＰＭＯＳトランジスタＱｐ１２のドレインに接続され、ＰＭＯＳトランジスタＱｐ１２のソースは電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ１１のドレインがノードＮ１１に接続され、ソースはノードＮ１３を介してＮＭＯＳトランジスタＱｐ１２のドレインに接続され、ＮＭＯＳトランジスタＱｎ１２のソースは、基準電源Ｖｓｓに接続される。
ＰＭＯＳトランジスタＱｐ１１のゲートにはクロック信号ＣＫが入力され、ＮＭＯＳトランジスタＱｎ１１のゲートには反転クロック信号ＣＫＢが入力される。また、ＰＭＯＳトランジスタＱｐ１２とＮＭＯＳトランジスタＱｎ１２のゲートには、データ入力信号ＤＩＮ１１が入力される。
第２のクロックドインバータＣＩＮＶ２は、ＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４，ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４で構成され、ＰＭＯＳトランジスタＱｐ１３のドレインが、出力となるノードＮ１１に接続され、ソースはノードＮ１５を介してＰＭＯＳトランジスタＱｐ１４のドレインに接続され、ＰＭＯＳトランジスタＱｐ１４のソースは電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ１３のドレインがノードＮ１１に接続され、ソースはノードＮ１６を介してＮＭＯＳトランジスタＱｐ１４のドレインに接続され、ＮＭＯＳトランジスタＱｎ１４のソースは、基準電源Ｖｓｓに接続される。
ＰＭＯＳトランジスタＱｐ１３のゲートには、反転クロック信号ＣＫＢが入力され、ＮＭＯＳトランジスタＱｎ１３のゲートには、クロック信号ＣＫが入力される。また、ＰＭＯＳトランジスタＱｐ１４とＮＭＯＳトランジスタＱｎ１４のゲートには、出力ＯＵＴ１１となるノードＮ１４が接続される。
クロックドインバータＣＩＮＶ１の出力と、クロックドインバータＣＩＮＶ２の出力はノードＮ１１において共通接続されており、また、第１のインバータＩＮＶ１の入力に接続される。第１のインバータＩＮＶ１の出力はノードＮ１４を介して第２のクロックドインバータＣＩＮＶ２の入力端子に接続される。
図６ａ、図６ｂ、図６ｃ、図６ｄ、図６ｅ、図６ｆ、図６ｇ、図６ｈおよび図６ｉに、第４の実施例を示す。図６ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ－Ａ’に沿った断面図、図６ｃは、図６ａにおけるカットラインＢ－Ｂ’に沿った断面図、図６ｄは、図６ａにおけるカットラインＣ－Ｃ’に沿った断面図、図６ｅは、図６ａにおけるカットラインＤ－Ｄ’に沿った断面図、図６ｆは、図６ａにおけるカットラインＥ－Ｅ’に沿った断面図、図６ｇは、図６ａにおけるカットラインＦ－Ｆ’に沿った断面図、図６ｈは、図６ａにおけるカットラインＧ－Ｇ’に沿った断面図、図６ｉは、図６ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
図６ａにおいて、図５のＤ型ラッチ回路のＰＭＯＳトランジスタＱｐ１２、Ｑｐ１１、Ｑｐ１３、Ｑｐ１４及びＱｐ１５が１行目に（図の上の行）、ＮＭＯＳトランジスタＱｎ１２、Ｑｎ１１、Ｑｎ１３、Ｑｎ１４及びＱｎ１５が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
すなわち、第１のクロックドインバータＣＩＮＶ１、第２のクロックドインバータＣＩＮＶ２、第１のインバータＩＮＶ１の順番で左側より配置される。
なお、図６ａ、図６ｂ、図６ｃ、図６ｄ、図６ｅ、図６ｆ、図６ｇ、図６ｈ及び図６ｉにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ及び図２ｇと同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎａ、２０２ｎｂ、２０２ｎｃが形成され、この平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎａ、２０２ｎｂ、２０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層２０２ｐｂと２０２ｎｂを接続する。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５はｐ型シリコン柱、１０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈは、それぞれゲート配線である。シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４、２０７ｐ１５が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４、２０７ｎ１５が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｐ１５、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４、２０９ｎ１５はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４、２０７ｐ１５、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４、２０７ｎ１５に接続されるシリサイド層、２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｐ１４、２１０ｐ１５、２１０ｎ１１、２１０ｎ１２、２１０ｎ１３、２１０ｎ１４、２１０ｎ１５は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｐ１５、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４、２０９ｎ１５と第１メタル配線２１３ｄ、２１３ｄ、２１３ｉ、２１３ｉ、２１３ｌ、２１３ｅ、２１３ｅ、２１３ｊ、２１３ｊ、２１３ｌをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｂとを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線２１３ｆとを接続するコンタクト、２１１ｃはゲート配線２０６ｄと第１メタル配線２１３ｇとを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｋを接続するコンタクト、２１１ｅはゲート配線２０６ｆと第１メタル配線２１３ｌを接続するコンタクト、２１１ｆはゲート配線２０６ｈと第１メタル配線２１３ｈを接続するコンタクトである。
また、２１２ａは、下部拡散層２０２ｐａを覆うシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｂは、下部拡散層２０２ｎａを覆うシリサイド層２０３と第１メタル配線２１３ｃを接続するコンタクト、２１２ｃは、下部拡散層２０２ｎｂと２０２ｐｂを接続するシリサイド層２０３と第１メタル配線２１３ｈを接続するコンタクト、２１２ｄ（図面には３個設けてある）は、下部拡散層２０２ｐｃを覆うシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｅ（図面では３個設けてある）は、下部拡散層２０２ｎｃを覆うシリサイド層２０３と第１メタル配線２１３ｃを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱２０４ｎ１３、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１３を構成し、シリコン柱２０４ｎ１４、下部拡散層２０２ｐｃ、上部拡散層２０７ｐ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１４を構成し、シリコン柱２０４ｎ１５、下部拡散層２０２ｐｃ、上部拡散層２０７ｐ１５、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１５を構成し、シリコン柱２０４ｐ１１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱２０４ｐ１２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱２０４ｐ１３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１３を構成し、シリコン柱２０４ｐ１４、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１４を構成し、シリコン柱２０４ｐ１５、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｐ１５を構成する。
ＰＭＯＳトランジスタＱｐ１１のゲート電極２０６にはゲート配線２０６ｂ及び２０６ｃが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ１３のゲート電極２０６にはゲート配線２０６ｅが接続され、ＰＭＯＳトランジスタＱｐ１４のゲート電極２０６にはゲート配線２０６ｆが接続され、ＰＭＯＳトランジスタＱｐ１５のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ１３のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１４のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＱｎ１５のゲート電極２０６にはゲート配線２０６ｇおよび２０６ｈが接続される。
ＰＭＯＳトランジスタＱｐ１１のゲート電極にはゲート配線２０６ｂ、コンタクト２１１ｂを介して第１メタル配線２１３ｆが接続され、第１メタル配線２１３ｆには、クロック信号ＣＫが入力される。また、ＰＭＯＳトランジスタＱｐ１１のドレインは下部拡散層２０２ｐｂとなり、ソースとなる上部拡散層２０７ｐ１１には、シリサイド層２０９ｐ１１及びコンタクト２１０ｐ１１を介して第１メタル配線２１３ｄが接続される。ＰＭＯＳトランジスタＱｐ１２のゲート電極にはゲート配線２０６ａを介して第１メタル配線２１３ｂが接続され、第１メタル配線２１３ｂには、データ入力信号ＤＩＮ１１が入力され、ドレインとなる上部拡散層２０７ｐ１２はシリサイド層２０９ｐ１２、コンタクト２１０ｐ１２を介して第１メタル２１３ｄと接続され、ソースとなる下部拡散層２０２ｐａはシリサイド層２０３、コンタクト２１２ａを介して第１メタル配線２１３ａと接続され、第１メタル配線２１３ａには電源Ｖｃｃが供給される。ここで、ＰＭＯＳトランジスタＱｐ１１のソースとＰＭＯＳトランジスタＱｐ１２のドレインが第１メタル配線２１３ｄを介して接続される。
ＮＭＯＳトランジスタＱｎ１１のゲート電極にはゲート配線２０６ｄ、コンタクト２１１ｃを介して第１メタル配線２１３ｇが接続され、第１メタル配線２１３ｇには、反転クロック信号ＣＫＢが入力され、ドレインは下部拡散層２０２ｎｂとなり、ソースとなる上部拡散層２０７ｎ１１には、シリサイド層２０９ｎ１１及びコンタクト２１０ｎ１１を介して第１メタル配線２１３ｅが接続される。ＮＭＯＳトランジスタＱｎ１２のゲート電極にはゲート配線２０６ａ、コンタクト２１１ａを介して第１メタル配線２１３ｂが接続され、第１メタル配線２１３ｂには、データ入力信号ＤＩＮ１１が入力され、ドレインとなる上部拡散層２０７ｎ１２はシリサイド層２０９ｎ１２、コンタクト２１０ｎ１２を介して第１メタル２１３ｅと接続され、ソースとなる下部拡散層２０２ｎａはシリサイド層２０３、コンタクト２１２ｂを介して第１メタル配線２１３ｃと接続され、第１メタル配線２１３ｃには基準電源Ｖｓｓが供給される。ここで、ＮＭＯＳトランジスタＱｎ１１のソースとＮＭＯＳトランジスタＱｎ１２のドレインが第１メタル配線２１３ｅを介して接続される。
ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２及びＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２により、第１のクロックドインバータＣＩＮＶ１を構成する。
ＰＭＯＳトランジスタＱｐ１３のゲート電極にはゲート配線２０６ｅ、コンタクト２１１ｄを介して第１メタル配線２１３ｋが接続され、第１メタル配線２１３ｋには、反転クロック信号ＣＫＢが供給され、ドレインは下部拡散層２０２ｐｂとなり、ソースとなる上部拡散層２０７ｐ１３には、シリサイド層２０９ｐ１３及びコンタクト２１０ｐ１３を介して第１メタル配線２１３ｉが接続される。ＰＭＯＳトランジスタＱｐ１４のゲート電極にはゲート配線２０６ｆ、コンタクト２１１ｅを介して第１メタル配線２１３ｌが接続され、第１メタル配線２１３ｌは、本ラッチ回路の出力ＯＵＴ１１となる。また、ＰＭＯＳトランジスタＱｐ１４のドレインとなる上部拡散層２０７ｐ１４はシリサイド層２０９ｐ１４、コンタクト２１０ｐ１４を介して第１メタル２１３ｉと接続され、ソースとなる下部拡散層２０２ｐｃはシリサイド層２０３、コンタクト２１２ｄを介して第１メタル配線２１３ａと接続される。ここで、ＰＭＯＳトランジスタＱｐ１３のソースとＰＭＯＳトランジスタＱｐ１４のドレインが第１メタル配線２１３ｉを介して接続される。
ＮＭＯＳトランジスタＱｎ１３のゲート電極にはゲート配線２０６ｃ、２０６ｂ、コンタクト２１１ｂを介して第１メタル配線２１３ｆが接続され、クロック信号ＣＫが供給され、ドレインは下部拡散層２０２ｎｂとなり、ソースとなる上部拡散層２０７ｎ１３には、シリサイド層２０９ｎ１３及びコンタクト２１０ｎ１３を介して第１メタル配線２１３ｊが接続される。ＮＭＯＳトランジスタＱｎ１４のゲート電極にはゲート配線２０６ｆ、コンタクト２１１ｅを介して第１メタル配線２１３ｌが接続される。また、ＮＭＯＳトランジスタＱｎ１４のドレインとなる上部拡散層２０７ｎ１４はシリサイド層２０９ｎ１４、コンタクト２１０ｎ１４を介して第１メタル２１３ｊと接続され、ソースとなる下部拡散層２０２ｎｃはシリサイド層２０３、コンタクト２１２ｅを介して第１メタル配線２１３ｃと接続される。ここで、ＮＭＯＳトランジスタＱｎ１３のソースとＮＭＯＳトランジスタＱｎ１４のドレインが第１メタル配線２１３ｊを介して接続される。
ＰＭＯＳトランジスタＱｐ１３、Ｑｐ１４およびＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４により、第２のクロックドインバータＣＩＮＶ２を構成する。
ＰＭＯＳトランジスタＱｐ１５のゲート電極にはゲート配線２０６ｇ、２０６ｈおよびコンタクト２１１ｆを介して第１メタル配線２１３ｈが接続される。ＰＭＯＳトランジスタＱｐ１５のソースである下部拡散層２０２ｐｃはシリサイド層２０３、コンタクト２１２ｄを介して第１メタル配線２１３ａに接続され、ドレインとなる上部拡散層２０７ｐ１５はシリサイド層２０９ｐ１５、コンタクト２１０ｐ１５を介して第１メタル配線２１３ｌに接続される。ＮＭＯＳトランジスタＱｎ１５のゲート電極にはゲート配線２０６ｈ、コンタクト２１１ｆを介して第１メタル配線２１３ｈが接続される。ＮＭＯＳトランジスタＱｎ１５のソースである下部拡散層２０２ｎｃはシリサイド層２０３、コンタクト２１２ｅを介して第１メタル配線２１３ｃに接続され、ドレインとなる上部拡散層２０７ｎ１５はシリサイド層２０９ｎ１５、コンタクト２１０ｎ１５を介して第１メタル配線２１３ｌに接続される。
ＰＭＯＳトランジスタＱｐ１５とＮＭＯＳトランジスタＱｎ１５により第１のインバータＩＮＶ１を構成する。
ここで、ＰＭＯＳトランジスタＱｐ１４，Ｑｐ１５のソースは隣接して配置されており、下部拡散層２０２ｐｃにより共通化できる。同じく、ＮＭＯＳトランジスタＱｎ１４，Ｑｎ１５のソースは隣接して配置されており、下部拡散層２０２ｎｃにより共通化でき、さらに面積の縮小が達成できる。
本実施例によれば、クロックドインバータを用いたＤ型ラッチ回路において、ＳＧＴの特徴である下部拡散層を共通化することにより、配置面積を縮小することができる。
また、電源Ｖｃｃと基準電源Ｖｓｓとの間隔を規格化寸法のＬｙに統一できることも実施例１、実施例２、実施例３と同じである。本発明の回路ブロックをＬＡＴ２００と定義する。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、Ｄ型ラッチ回路を構成する１０個のＳＧＴを配置でき、面積が縮小された半導体装置が提供される。
（実施例５）
図７に本発明に適用する別の一般的なＤ型ラッチ回路の等価回路図を示す。
図５と異なるところは、クロックドインバータＣＩＮＶ１、ＣＩＮＶ２を構成するトランジスタの位置を、それぞれ入れ替えたところにある。
Ｑｐ２１、Ｑｐ２２、Ｑｐ２３、Ｑｐ２４、Ｑｐ２５は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ２１、Ｑｎ２２、Ｑｎ２３、Ｑｎ２４、Ｑｎ２５は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２により、第１のクロックドインバータＣＩＮＶ２１を構成する。ＰＭＯＳトランジスタＱｐ２３、Ｑｐ２４、ＮＭＯＳトランジスタＱｎ２３、Ｑｎ２４により、第２のクロックドインバータＣＩＮＶ２２を構成する。また、ＰＭＯＳトランジスタＱｐ２５とＮＭＯＳトランジスタＱｎ２５により、第１のインバータＩＮＶ２１を構成する。
第１のクロックドインバータＣＩＮＶ２１は、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２で構成され、ＰＭＯＳトランジスタＱｐ２１のドレインが、出力となるノードＮ２１に接続され、ソースはノードＮ２２を介してＰＭＯＳトランジスタＱｐ２２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２２のソースは電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ２１のドレインがノードＮ２１に接続され、ソースはノードＮ２３を介してＮＭＯＳトランジスタＱｐ２２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２２のソースは、基準電源Ｖｓｓに接続される。
ＰＭＯＳトランジスタＱｐ２１とＮＭＯＳトランジスタＱｎ２１のゲートには、データ入力信号ＤＩＮ２１が入力される。ＰＭＯＳトランジスタＱｐ２２のゲートにはクロック信号ＣＫが入力され、ＮＭＯＳトランジスタＱｎ２２のゲートには反転クロック信号ＣＫＢが入力される。
第２のクロックドインバータＣＩＮＶ２は、ＰＭＯＳトランジスタＱｐ２３、Ｑｐ２４、ＮＭＯＳトランジスタＱｎ２３、Ｑｎ２４で構成され、ＰＭＯＳトランジスタＱｐ２３のドレインが、出力となるノードＮ２１に接続され、ソースはノードＮ２５を介してＰＭＯＳトランジスタＱｐ２４のドレインに接続され、ＰＭＯＳトランジスタＱｐ２４のソースは電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ２３のドレインがノードＮ２１に接続され、ソースはノードＮ２６を介してＮＭＯＳトランジスタＱｐ２４のドレインに接続され、ＮＭＯＳトランジスタＱｎ２４のソースは、基準電源Ｖｓｓに接続される。
ＰＭＯＳトランジスタＱｐ２３とＮＭＯＳトランジスタＱｎ２３のゲートには、出力ＯＵＴ２１となるノードＮ２４が接続される。また、ＰＭＯＳトランジスタＱｐ２４のゲートには、反転クロック信号ＣＫＢが入力され、ＮＭＯＳトランジスタＱｎ２４のゲートには、クロック信号ＣＫが入力される。また、クロックドインバータＣＩＮＶ２１の出力と、クロックドインバータＣＩＮＶ２２の出力はノードＮ２１において共通接続されており、また、第１のインバータＩＮＶ２１の入力に接続される。第１のインバータＩＮＶ２１の出力はノードＮ２４を介して第２のクロックドインバータＣＩＮＶ２の入力端子に接続される。
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇおよび図８ｈに、第５の実施例を示す。図８ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ－Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ－Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ－Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ－Ｅ’に沿った断面図、図８ｇは、図８ａにおけるカットラインＦ－Ｆ’に沿った断面図、図８ｈは、図８ａにおけるカットラインＧ－Ｇ’に沿った断面図を示す。
図８ａにおいて、図７のＤ型ラッチ回路のＰＭＯＳトランジスタＱｐ２２、Ｑｐ２１、Ｑｐ２３、Ｑｐ２４及びＱｐ２５が１行目に（図の上の行）、ＮＭＯＳトランジスタＱｎ２２、Ｑｎ２１、Ｑｎ２３、Ｑｎ２４及びＱｎ２５が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
すなわち、第１のクロックドインバータＣＩＮＶ２１、第２のクロックドインバータＣＩＮＶ２２、第１のインバータＩＮＶ２１の順番で左側より配置される。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇおよび図８ｈにおいて、図６ａ、図６ｂ、図６ｃ、図６ｄ、図６ｅ、図６ｆ、図６ｇおよび図６ｈと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｎａ、３０２ｎｂ、３０２ｎｃが形成され、この平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｎａ、３０２ｎｂ、３０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｎａ、３０２ｎｂ、３０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層３０２ｐｂと３０２ｎｂを接続する。３０４ｎ２１、３０４ｎ２２、３０４ｎ２３、３０４ｎ２４、３０４ｎ２５はｎ型シリコン柱、３０４ｐ２１、３０４ｐ２２、３０４ｐ２３、３０４ｐ２４、３０４ｐ２５はｐ型シリコン柱、３０５はシリコン柱３０４ｎ２１、３０４ｎ２２、３０４ｎ２３、３０４ｎ２４、３０４ｎ２５、３０４ｐ２１、３０４ｐ２２、３０４ｐ２３、３０４ｐ２４、３０４ｐ２５を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇ、３０６ｈは、それぞれゲート配線である。シリコン柱３０４ｎ２１、３０４ｎ２２、３０４ｎ２３、３０４ｎ２４、３０４ｎ２５の最上部には、それぞれｐ＋拡散層３０７ｐ２１、３０７ｐ２２、３０７ｐ２３、３０７ｐ２４、３０７ｐ２５が不純物注入等により形成され、シリコン柱３０４ｐ２１、３０４ｐ２２、３０４ｐ２３、３０４ｐ２４、３０４ｐ２５の最上部には、それぞれｎ＋拡散層３０７ｎ２１、３０７ｎ２２、３０７ｎ２３、３０７ｎ２４、３０７ｎ２５が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ２１、３０９ｐ２２、３０９ｐ２３、３０９ｐ２４、３０９ｐ２５、３０９ｎ２１、３０９ｎ２２、３０９ｎ２３、３０９ｎ２４、３０９ｎ２５はそれぞれｐ＋拡散層３０７ｐ２１、３０７ｐ２２、３０７ｐ２３、３０７ｐ２４、３０７ｐ２５、ｎ＋拡散層３０７ｎ２１、３０７ｎ２２、３０７ｎ２３、３０７ｎ２４、３０７ｎ２５に接続されるシリサイド層、３１０ｐ２１、３１０ｐ２２、３１０ｐ２３、３１０ｐ２４、３１０ｐ２５、３１０ｎ２１、３１０ｎ２２、３１０ｎ２３、３１０ｎ２４、３１０ｎ２５は、シリサイド層３０９ｐ２１、３０９ｐ２２、３０９ｐ２３、３０９ｐ２４、３０９ｐ２５、３０９ｎ２１、３０９ｎ２２、３０９ｎ２３、３０９ｎ２４、３０９ｎ２５と第１メタル配線３１３ｄ、３１３ｄ、３１３ｉ、３１３ｉ、３１３ｍ、３１３ｅ、３１３ｅ、３１３ｊ、３１３ｊ、３１３ｍをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｆとを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｇとを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線３１３ｂを接続するコンタクト、３１１ｄはゲート配線３０６ｄと第１メタル配線３１３ｍを接続するコンタクト、３１１ｅはゲート配線３０６ｅと第１メタル配線３１３ｋを接続するコンタクト、３１１ｆはゲート配線３０６ｆと第１メタル配線３１３ｌを接続するコンタクト、３１１ｇはゲート配線３０６ｈと第１メタル配線３１３ｈを接続するコンタクトである。
また、３１２ａは、下部拡散層３０２ｐａを覆うシリサイド層３０３と第１メタル配線３１３ａを接続するコンタクト、３１２ｂは、下部拡散層３０２ｎａを覆うシリサイド層３０３と第１メタル配線３１３ｃを接続するコンタクト、３１２ｃは、下部拡散層３０２ｎｂと３０２ｐｂを接続するシリサイド層３０３と第１メタル配線３１３ｈを接続するコンタクト、３１２ｄ（図面には３個設けてある）は、下部拡散層３０２ｐｃを覆うシリサイド層３０３と第１メタル配線３１３ａを接続するコンタクト、３１２ｅ（図面では３個設けてある）は、下部拡散層３０２ｎｃを覆うシリサイド層３０３と第１メタル配線３１３ｃを接続するコンタクトである。
シリコン柱３０４ｎ２１、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱３０４ｎ２２、下部拡散層３０２ｐａ、上部拡散層３０７ｐ２２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱３０４ｎ２３、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２３、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２３を構成し、シリコン柱３０４ｎ２４、下部拡散層３０２ｐｃ、上部拡散層３０７ｐ２４、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２４を構成し、シリコン柱３０４ｎ２５、下部拡散層３０２ｐｃ、上部拡散層３０７ｐ２５、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２５を構成し、シリコン柱３０４ｐ２１、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱３０４ｐ２２、下部拡散層３０２ｎａ、上部拡散層３０７ｎ２２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱３０４ｐ２３、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２３、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２３を構成し、シリコン柱３０４ｐ２４、下部拡散層３０２ｎｃ、上部拡散層３０７ｎ２４、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２４を構成し、シリコン柱３０４ｐ２５、下部拡散層３０２ｎｃ、上部拡散層３０７ｎ２５、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２５を構成する。
ＰＭＯＳトランジスタＱｐ２１のゲート電極３０６にはゲート配線３０６ｃが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極３０６にはゲート配線３０６ａが接続され、ＰＭＯＳトランジスタＱｐ２３のゲート電極３０６にはゲート配線３０６ｄが接続され、ＰＭＯＳトランジスタＱｐ２４のゲート電極３０６にはゲート配線３０６ｅが接続され、ＰＭＯＳトランジスタＱｐ２５のゲート電極３０６にはゲート配線３０６ｇが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極３０６にはゲート配線３０６ｃが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極３０６にはゲート配線３０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２３のゲート電極３０６にはゲート配線３０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２４のゲート電極３０６にはゲート配線３０６ｆが接続され、ＮＭＯＳトランジスタＱｎ２５のゲート電極３０６にはゲート配線３０６ｇおよび３０６ｈが接続される。
ＰＭＯＳトランジスタＱｐ２１のゲート電極にはゲート配線３０６ｃ、コンタクト３１１ｃを介して第１メタル配線３１３ｂが接続され、第１メタル配線３１３ｂには、データ入力信号ＤＩＮ２１が供給され、ドレインは下部拡散層３０２ｐｂとなり、ソースとなる上部拡散層３０７ｐ２１には、シリサイド層３０９ｐ２１及びコンタクト３１０ｐ２１を介して第１メタル配線３１３ｄが接続される。ＰＭＯＳトランジスタＱｐ２２のゲート電極にはゲート配線３０６ａを介して第１メタル配線３１３ｆが接続され、第１メタル配線３１３ｆには、クロック信号ＣＫが供給され、ドレインとなる上部拡散層３０７ｐ２２はシリサイド層３０９ｐ２２、コンタクト３１０ｐ２２を介して第１メタル３１３ｄと接続され、ソースとなる下部拡散層３０２ｐａはシリサイド層３０３、コンタクト３１２ａを介して第１メタル配線３１３ａと接続され、第１メタル配線３１３ａには電源Ｖｃｃが供給される。ここで、ＰＭＯＳトランジスタＱｐ２１のソースとＰＭＯＳトランジスタＱｐ２２のドレインが第１メタル配線３１３ｄを介して接続される。
ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線３０６ｃ、コンタクト３１１ｃを介して第１メタル配線３１３ｂが接続され、第１メタル配線３１３ｂには、データ入力信号ＤＩＮ２１が供給される。また、ＮＭＯＳトランジスタＱｎ２１のドレインは下部拡散層３０２ｎｂとなり、ソースとなる上部拡散層３０７ｎ２１には、シリサイド層３０９ｎ２１及びコンタクト３１０ｎ２１を介して第１メタル配線３１３ｅが接続される。ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線３０６ｂ、コンタクト３１１ｂを介して第１メタル配線３１３ｇが接続され、第１メタル配線３１３ｇには、反転クロック信号ＣＫＢが供給され、ドレインとなる上部拡散層３０７ｎ２２はシリサイド層３０９ｎ２２、コンタクト３１０ｎ２２を介して第１メタル３１３ｅと接続され、ソースとなる下部拡散層３０２ｎａはシリサイド層３０３、コンタクト３１２ｂを介して第１メタル配線３１３ｃと接続され、第１メタル配線３１３ｃには基準電源Ｖｓｓが供給される。ここで、ＮＭＯＳトランジスタＱｎ２１のソースとＮＭＯＳトランジスタＱｎ２２のドレインが第１メタル配線３１３ｅを介して接続される。
ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２及びＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２により、第１のクロックドインバータＣＩＮＶ２１を構成する。
ＰＭＯＳトランジスタＱｐ２３ゲート電極にはゲート配線３０６ｄ、コンタクト３１１ｄを介して、本ラッチ回路の出力ＯＵＴ２１となる第１メタル配線３１３ｍが接続される。また、ＰＭＯＳトランジスタＱｐ２３のドレインは下部拡散層３０２ｐｂとなり、ソースとなる上部拡散層３０７ｐ２３には、シリサイド層３０９ｐ２３及びコンタクト３１０ｐ２３を介して第１メタル配線３１３ｉが接続される。ＰＭＯＳトランジスタＱｐ２４のゲート電極にはゲート配線３０６ｅ、コンタクト３１１ｅを介して第１メタル配線３１３ｋが接続され、第１メタル配線３１３ｋには反転クロック信号ＣＫＢが入力される。また、ＰＭＯＳトランジスタＱｐ２４のドレインとなる上部拡散層３０７ｐ２４はシリサイド層３０９ｐ２４、コンタクト３１０ｐ２４を介して第１メタル３１３ｉと接続され、ソースとなる下部拡散層３０２ｐｃはシリサイド層３０３、コンタクト３１２ｄを介して第１メタル配線３１３ａと接続される。ここで、ＰＭＯＳトランジスタＱｐ２３のソースとＰＭＯＳトランジスタＱｐ２４のドレインが第１メタル配線３１３ｉを介して接続される。
ＮＭＯＳトランジスタＱｎ２３のゲート電極にはゲート配線３０６ｄ、コンタクト３１１ｄを介して第１メタル配線３１３ｍが接続され、ドレインは下部拡散層３０２ｎｂとなり、ソースとなる上部拡散層３０７ｎ２３には、シリサイド層３０９ｎ２３及びコンタクト３１０ｎ２３を介して第１メタル配線３１３ｊが接続される。ＮＭＯＳトランジスタＱｎ２４のゲート電極にはゲート配線３０６ｆ、コンタクト３１１ｆを介して第１メタル配線３１３ｌが接続され、第１メタル配線３１３ｌには、クロック信号ＣＫが入力される。また、ＮＭＯＳトランジスタＱｎ２４のドレインとなる上部拡散層３０７ｎ２４がシリサイド層３０９ｎ２４、コンタクト３１０ｎ２４を介して第１メタル３１３ｊと接続され、ソースとなる下部拡散層３０２ｎｃはシリサイド層３０３、コンタクト３１２ｅを介して第１メタル配線３１３ｃと接続される。ここで、ＮＭＯＳトランジスタＱｎ２３のソースとＮＭＯＳトランジスタＱｎ２４のドレインが第１メタル配線３１３ｊを介して接続される。
ＰＭＯＳトランジスタＱｐ２３、Ｑｐ２４およびＮＭＯＳトランジスタＱｎ２３、Ｑｎ２４により、第２のクロックドインバータＣＩＮＶ２２を構成する。
ＰＭＯＳトランジスタＱｐ２５のゲート電極にはゲート配線３０６ｇ、３０６ｈおよびコンタクト３１１ｇを介して第１メタル配線３１３ｈが接続される。ＰＭＯＳトランジスタＱｐ２５のソースである下部拡散層３０２ｐｃはシリサイド層３０３、コンタクト３１２ｄを介して第１メタル配線３１３ａに接続され、ドレインとなる上部拡散層３０７ｐ２５はシリサイド層３０９ｐ２５、コンタクト３１０ｐ２５を介して第１メタル配線３１３ｍに接続される。ＮＭＯＳトランジスタＱｎ２５のゲート電極にはゲート配線３０６ｈ、コンタクト３１１ｇを介して第１メタル配線３１３ｈが接続される。
ＰＭＯＳトランジスタＱｐ２５とＮＭＯＳトランジスタＱｎ２５により第１のインバータＩＮＶ２１を構成する。
ここで、ＰＭＯＳトランジスタＱｐ２４，Ｑｐ２５のソースは隣接して配置されており、下部拡散層３０２ｐｃにより共通化できる。同じく、ＮＭＯＳトランジスタＱｎ２４，Ｑｎ２５のソースは隣接して配置されており、下部拡散層３０２ｎｃにより共通化でき、さらに面積の縮小が達成できる。
本実施例によれば、クロックドインバータを用いたＤ型ラッチ回路において、ＳＧＴの特徴である下部拡散層を共通化することにより、配置面積を縮小することができる。
また、電源Ｖｃｃと基準電源Ｖｓｓとの間隔を規格化寸法のＬｙに統一できることも前記実施例と同じである。本発明の回路ブロックをＬＡＴ３００と定義する。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、Ｄ型ラッチ回路を構成する１０個のＳＧＴを配置でき、面積が縮小された半導体装置が提供される。
（実施例６）
図９に本発明に適用する、クリア端子を設けたＤ型ラッチ回路の等価回路図を示す。
図５と異なるところは、クリア用のＰＭＯＳトランジスタＱｐ１６とＮＭＯＳトランジスタＱｎ１６を設けたところにある。
図５の等価回路と比較して、ＰＭＯＳトランジスタＱｐ１６がノードＮ１１に追加されており、そのゲートには反転クリア信号ＣＬＲＢが入力される。また、ＮＭＯＳトランジスタＱｎ１６が、ＮＭＯＳトランジスタＱｎ１３とＱｎ１４の間に追加されており、そのゲートには、反転クリア信号ＣＬＲＢが入力される。
すなわち、ＮＭＯＳトランジスタＱｎ１３のソースがノードＮ１６を介してＮＭＯＳトランジスタＱｎ１６のドレインと接続され、そのソースはノードＮ１７を介してＮＭＯＳトランジスタＱｎ１４のドレインと接続される。Ｑｎ１４のソースは基準電源Ｖｓｓに接続される。ＰＭＯＳトランジスタＱｐ１３、Ｑｐ１４、Ｑｐ１６、ＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４、Ｑｎ１６により、第３のクロックドインバータＣＩＮＶ３を構成する。
次に、動作を説明すると、通常動作では、反転クリア信号ＣＬＲＢはＨｉｇｈレベル（電源電位）となっており、ＰＭＯＳトランジスタＱｐ１６はオフ、ＮＭＯＳトランジスタＱｎ１６がオンとなり、このＤ型ラッチ回路は、通常動作を行う。ラッチされたデータをデータ“０”（論理ゼロ）の初期値にしたいときには、クロック信号ＣＫがＨｉｇｈレベル（データがラッチされている状態）のときに、反転クリア信号ＣＬＲＢをＬｏｗレベル（基準電位）にすると、ＰＭＯＳトランジスタＱｐ１６がオン、ＮＭＯＳトランジスタＱｎ１６がオフとなり、ラッチされているデータの如何によらず、第３のクロックドインバータＣＩＮＶ３の出力Ｎ１１がＨｉｇｈレベル（データ“１”）となり、出力ＯＵＴ１１はＬｏｗレベル（“０”）となる。その後、反転クリア信号ＣＬＲＢがＨｉｇｈ（電源電位）に戻っても、本ラッチ回路には、データ“０”がラッチされる。すなわち、データ“０”の初期値に戻すことができる。
図１０ａ、図１０ｂおよび図１０ｃに、第６の実施例を示す。図１０ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図１０ｂは、図１０ａにおけるカットラインＡ－Ａ’に沿った断面図、図１０ｃは、図１０ａにおけるカットラインＢ－Ｂ’に沿った断面図を示す。
図１０ａにおいて、図９のＤ型ラッチ回路のＰＭＯＳトランジスタＱｐ１２、Ｑｐ１１、Ｑｐ１６、Ｑｐ１３、Ｑｐ１４及びＱｐ１５が１行目に（図の上の行）、ＮＭＯＳトランジスタＱｎ１２、Ｑｎ１１、Ｑｎ１３、Ｑｎ１６、Ｑｎ１４及びＱｎ１５が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
すなわち、第１のクロックドインバータＣＩＮＶ１、第３のクロックドインバータＣＩＮＶ３、第１のインバータＩＮＶ１の順番で左側より配置される。
なお、図１０ａ、図１０ｂ、図１０ｃにおいて、図６ａ、図６ｂ、図６ｃと同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｄが形成され、この平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｄは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層２０２ｐｂと２０２ｎｂを接続する。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５、２０４ｎ１６はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５、２０４ｐ１６はｐ型シリコン柱、１０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５、２０４ｎ１６、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５、２０４ｐ１６を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５、２０４ｎ１６の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４、２０７ｐ１５、２０７ｐ１６が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５、２０４ｐ１６の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４、２０７ｎ１５、２０７ｎ１６が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｐ１５、２０９ｐ１６、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４、２０９ｎ１５、２０９ｎ１６はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４、２０７ｐ１５、２０７ｐ１６、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４、２０７ｎ１５、２０７ｎ１６に接続されるシリサイド層、２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｐ１４、２１０ｐ１５、２１０ｐ１６、２１０ｎ１１、２１０ｎ１２、２１０ｎ１３、２１０ｎ１４、２１０ｎ１５、２１０ｎ１６は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｐ１５、２０９ｐ１６、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４、２０９ｎ１５、２０９ｎ１６と第１メタル配線２１３ｄ、２１３ｄ、２１３ｉ、２１３ｉ、２１３ｌ、２１３ａ、２１３ｅ、２１３ｅ、２１３ｊ、２１３ｃ、２１３ｌ、２１３ｊをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｂを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線２１３ｆを接続するコンタクト、２１１ｃはゲート配線２０６ｄと第１メタル配線２１３ｇを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｋを接続するコンタクト、２１１ｅはゲート配線２０６ｆと第１メタル配線２１３ｌを接続するコンタクト、２１１ｆはゲート配線２０６ｈと第１メタル配線２１３ｈを接続するコンタクト、２１１ｇはゲート配線２０６ｉと第１メタル配線２１３ｍを接続するコンタクト、２１１ｈはゲート配線２０６ｊと第１メタル配線２１３ｎを接続するコンタクトである。
また、２１２ａは、下部拡散層２０２ｐａを覆うシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｂは、下部拡散層２０２ｎａを覆うシリサイド層２０３と第１メタル配線２１３ｃを接続するコンタクト、２１２ｃは、下部拡散層２０２ｎｂと２０２ｐｂを接続するシリサイド層２０３と第１メタル配線２１３ｈを接続するコンタクト、２１２ｄ（図面には３個設けてある）は、下部拡散層２０２ｐｃを覆うシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｅ（図面では２個設けてある）は、下部拡散層２０２ｎｄを覆うシリサイド層２０３と第１メタル配線２１３ｃを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱２０４ｎ１３、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１３を構成し、シリコン柱２０４ｎ１４、下部拡散層２０２ｐｃ、上部拡散層２０７ｐ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１４を構成し、シリコン柱２０４ｎ１５、下部拡散層２０２ｐｃ、上部拡散層２０７ｐ１５、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１５を構成し、シリコン柱２０４ｎ１６、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１６、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１６を構成し、シリコン柱２０４ｐ１１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱２０４ｐ１２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱２０４ｐ１３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１３を構成し、シリコン柱２０４ｐ１４、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１４を構成し、シリコン柱２０４ｐ１５、下部拡散層２０２ｎｄ、上部拡散層２０７ｎ１５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｐ１５を構成し、シリコン柱２０４ｐ１６、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１６を構成する。
ＰＭＯＳトランジスタＱｐ１１のゲート電極２０６にはゲート配線２０６ｂ及び２０６ｃが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ１３のゲート電極２０６にはゲート配線２０６ｅが接続され、ＰＭＯＳトランジスタＱｐ１４のゲート電極２０６にはゲート配線２０６ｆが接続され、ＰＭＯＳトランジスタＱｐ１５のゲート電極２０６にはゲート配線２０６ｇが接続され、ＰＭＯＳトランジスタＱｐ１６のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ１３のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１４のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＱｎ１５のゲート電極２０６にはゲート配線２０６ｇおよび２０６ｈが接続され、ＮＭＯＳトランジスタＱｎ１６のゲート電極２０６にはゲート配線２０６ｊが接続される。
ＰＭＯＳトランジスタＱｐ１１のゲート電極にはゲート配線２０６ｂ、コンタクト２１１ｂを介して第１メタル配線２１３ｆが接続され、第１メタル配線２１３ｆには、クロック信号ＣＫが入力される。また、ＰＭＯＳトランジスタＱｐ１１のドレインは下部拡散層２０２ｐｂとなり、ソースとなる上部拡散層２０７ｐ１１には、シリサイド層２０９ｐ１１及びコンタクト２１０ｐ１１を介して第１メタル配線２１３ｄが接続される。ＰＭＯＳトランジスタＱｐ１２のゲート電極にはゲート配線２０６ａを介して第１メタル配線２１３ｂが接続され、第１メタル配線２１３ｂには、データ入力信号ＤＩＮ１１が入力される。また、ＰＭＯＳトランジスタＱｐ１２のドレインとなる上部拡散層２０７ｐ１２がシリサイド層２０９ｐ１２、コンタクト２１０ｐ１２を介して第１メタル２１３ｄと接続され、ソースとなる下部拡散層２０２ｐａはシリサイド層２０３、コンタクト２１２ａを介して第１メタル配線２１３ａと接続され、第１メタル配線２１３ａには電源Ｖｃｃが供給される。ここで、ＰＭＯＳトランジスタＱｐ１１のソースとＰＭＯＳトランジスタＱｐ１２のドレインが第１メタル配線２１３ｄを介して接続される。
ＮＭＯＳトランジスタＱｎ１１のゲート電極にはゲート配線２０６ｄ、コンタクト２１１ｃを介して第１メタル配線２１３ｇが接続され、第１メタル配線２１３ｇには、反転クロック信号ＣＫＢが入力される。また、ＮＭＯＳトランジスタＱｎ１１のドレインは下部拡散層２０２ｎｂとなり、ソースとなる上部拡散層２０７ｎ１１には、シリサイド層２０９ｎ１１及びコンタクト２１０ｎ１１を介して第１メタル配線２１３ｅが接続される。ＮＭＯＳトランジスタＱｎ１２のゲート電極にはゲート配線２０６ａ、コンタクト２１１ａを介して第１メタル配線２１３ｂが接続され、ドレインとなる上部拡散層２０７ｎ１２はシリサイド層２０９ｎ１２、コンタクト２１０ｎ１２を介して第１メタル２１３ｅと接続され、ソースとなる下部拡散層２０２ｎａはシリサイド層２０３、コンタクト２１２ｂを介して第１メタル配線２１３ｃと接続され、第１メタル配線２１３ｃには基準電源Ｖｓｓが供給される。ここで、ＮＭＯＳトランジスタＱｎ１１のソースとＮＭＯＳトランジスタＱｎ１２のドレインが第１メタル配線２１３ｅを介して接続される。
ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２及びＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２により、第１のクロックドインバータＣＩＮＶ１を構成する。
ＰＭＯＳトランジスタＱｐ１３のゲート電極にはゲート配線２０６ｅ、コンタクト２１１ｄを介して第１メタル配線２１３ｋが接続され、第１メタル配線２１３ｋには、反転クロック信号ＣＫＢが供給され、ドレインは下部拡散層２０２ｐｂとなり、ソースとなる上部拡散層２０７ｐ１３には、シリサイド層２０９ｐ１３及びコンタクト２１０ｐ１３を介して第１メタル配線２１３ｉが接続される。ＰＭＯＳトランジスタＱｐ１４のゲート電極にはゲート配線２０６ｆ、コンタクト２１１ｅを介して第１メタル配線２１３ｌが接続され、第１メタル配線２１３ｌは、本ラッチ回路の出力ＯＵＴ１１となる。また、ＰＭＯＳトランジスタＱｐ１４のドレインとなる上部拡散層２０７ｐ１４はシリサイド層２０９ｐ１４、コンタクト２１０ｐ１４を介して第１メタル２１３ｉと接続され、ソースとなる下部拡散層２０２ｐｃはシリサイド層２０３、コンタクト２１２ｄを介して第１メタル配線２１３ａと接続される。ここで、ＰＭＯＳトランジスタＱｐ１３のソースとＰＭＯＳトランジスタＱｐ１４のドレインが第１メタル配線２１３ｉを介して接続される。さらに、ＰＭＯＳトランジスタＱｐ１６のゲート電極にはゲート配線２０６ｉとコンタクト２１１ｇを介し第１メタル配線２１３ｍが接続され、第１メタル配線２１３ｍには、反転クリア信号ＣＬＲＢが入力される。また、ＰＭＯＳトランジスタＱｐ１６のドレインは下部拡散層２０２ｐｂとなり、ソースとなる上部拡散層２０７ｎ１６はシリサイド層２０９ｎ１６、コンタクト２１０ｎ１６を介して第１メタル配線２１３ａに接続される。
ＮＭＯＳトランジスタＱｎ１３のゲート電極にはゲート配線２０６ｃ、２０６ｂ、コンタクト２１１ｂを介して第１メタル配線２１３ｆが接続され、ドレインは下部拡散層２０２ｎｂとなり、ソースとなる上部拡散層２０７ｎ１３には、シリサイド層２０９ｎ１３及びコンタクト２１０ｎ１３を介して第１メタル配線２１３ｊが接続される。ＮＭＯＳトランジスタＱｎ１４のゲート電極にはゲート配線２０６ｆ、コンタクト２１１ｅを介して第１メタル配線２１３ｌが接続される。また、ＮＭＯＳトランジスタＱｎ１４のソースとなる上部拡散層２０７ｎ１４はシリサイド層２０９ｎ１４、コンタクト２１０ｎ１４を介して第１メタル２１３ｃと接続され、ドレインは下部拡散層２０２ｎｃとなる。ＮＭＯＳトランジスタＱｎ１６のゲート電極にはゲート配線２０６ｊ、コンタクト２１１ｈを介して第１メタル配線２１３ｎが接続され、第１メタル配線２１３ｎには、反転クリア信号ＣＬＲＢが入力される。また、ＮＭＯＳトランジスタＱｎ１６のドレインとなる上部拡散層２０７ｎ１６はシリサイド層２０９ｎ１６、コンタクト２１０ｎ１６を介して第１メタル配線２１３ｊに接続され、ソースは下部拡散層２０２ｎｃとなり、シリサイド層３０３を介してＮＭＯＳトランジスタＱｎ１４のドレインと接続される。また、ＮＭＯＳトランジスタＱｎ１３のソースとＮＭＯＳトランジスタＱｎ１６のドレインは第１メタル配線２１３ｊを介して接続される。
ＰＭＯＳトランジスタＱｐ１３、Ｑｐ１４、Ｑｐ１６およびＮＭＯＳトランジスタＱｎ１３、Ｑｎ１４、Ｑｎ１６により、第３のクロックドインバータＣＩＮＶ３を構成する。
ＰＭＯＳトランジスタＱｐ１５のゲート電極にはゲート配線２０６ｇ、２０６ｈおよびコンタクト２１１ｆを介して第１メタル配線２１３ｈが接続される。ＰＭＯＳトランジスタＱｐ１５のソースである下部拡散層２０２ｐｃはシリサイド層２０３、コンタクト２１２ｄを介して第１メタル配線２１３ａに接続され、ドレインとなる上部拡散層２０７ｐ１５はシリサイド層２０９ｐ１５、コンタクト２１０ｐ１５を介して第１メタル配線２１３ｌに接続される。ＮＭＯＳトランジスタＱｎ１５のゲート電極にはゲート配線２０６ｈ、コンタクト２１１ｆを介して第１メタル配線２１３ｈが接続される。
ＰＭＯＳトランジスタＱｐ１５とＮＭＯＳトランジスタＱｎ１５により第１のインバータＩＮＶ１を構成する。
本実施例によれば、クリア機能を有するクロックドインバータを用いたＤ型ラッチ回路においても、ＳＧＴの特徴である下部拡散層を共通化することにより、配置面積を縮小することができる。
また、電源Ｖｃｃと基準電源Ｖｓｓとの間隔を規格化寸法のＬｙに統一できることも他の実施例と同じである。本発明の回路ブロックをＬＡＴ２１０と定義する。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、クリア機能を有するＤ型ラッチ回路を構成する１２個のＳＧＴを配置でき、面積が縮小された半導体装置が提供される。
（実施例７）
ラッチ回路の応用実施例として、図１１に、図７のＤ型ラッチ回路を２個用いてＤ型フリップフロップを構成した一般的な等価回路を示す。第１のラッチ回路ＬＡＴ２００には、データ入力信号ＤＩＮ２１が入力され、ＯＵＴ２１が出力される。また、第２のラッチ回路ＬＡＴ２３０は、データ入力信号ＤＩＮ３１として、第１のラッチ回路の出力ＯＵＴ２１が入力され、ＯＵＴ３１が出力される。
ここで、第１のラッチ回路ＬＡＴ２００に入力されるクロック信号ＣＫおよび反転クロック信号ＣＫＢと、第２のラッチ回路ＬＡＴ２３０に入力されるクロック信号ＣＫおよび反転クロック信号ＣＫＢの入力は、逆になっている。
図１２に、第７の実施例を示す。図１２には、本発明のＤ型フリップフロップのレイアウト（配置）の平面図を示す。
第１のラッチ回路として、図８ａで示したラッチ回路ＬＡＴ２００が左側に配置される。右側には、第２のラッチ回路であり、同じく図８で示したラッチ回路ＬＡＴ２３０が第１のラッチ回路ＬＡＴ２００につなげる形で配置される。
すなわち、第１のラッチ回路ＬＡＴ２００の出力であるＯＵＴ２１の第１メタル配線が、そのまま、第２のラッチ回路ＬＡＴ２３０の入力となるＤＩＮ３１に接続される。電源Ｖｃｃと基準電源Ｖｓｓとの間隔は、前述したように寸法Ｌｙに規格化されており、横に並べるだけで、接続可能となる。
図１２において、ＰＭＯＳトランジスタＱｐ２４、Ｑｐ２５、Ｑｐ３２のそれぞれのソースとして、下部拡散層２０２ｐｃが共通化されており、配置面積の縮小が達成できる。また、ＮＭＯＳトランジスタＱｎ２４、Ｑｎ２５、Ｑｎ３２のそれぞれのソースとして、下部拡散層２０２ｎｃが共通化されており、さらに配置面積の縮小が達成できる。
本実施例によれば、Ｄ型ラッチ回路を２個配置接続することで、容易に、面積の縮小されＤ型フリップフロップが実現できる。
（実施例８）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１３に、図２の実施例を、バルクＣＭＯＳプロセスにて配置した第８の実施例を示す。
図１３ａは、本発明のＤ型ラッチ回路のレイアウト（配置）の平面図、図１３ｂは、図１３ａにおけるカットラインＡ－Ａ’に沿った断面図、図１３ｃは、図１３ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１３ｄは、図１３ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１３ｅは、図１３ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１３ｆは、図１３ａにおけるカットラインＥ－Ｅ’に沿った断面図、図１３ｇは、図１３ａにおけるカットラインＦ－Ｆ’に沿った断面図を示す。
図１３ａ、図１３ｂ、図１３ｃ、図１３ｄ、図１３ｅ、図１３ｆ、図１３ｇにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ、図２ｇと同じ構造の箇所については、同じ１００番台の同等の記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図２のＢＯＸプロセスと図１３のバルクＣＭＯＳプロセスでは、図１３ａの平面図では違いがない。図１３ｂ、図１３ｃ、図１３ｄ、図１３ｅ、の図１３ｆ、図１３ｇ断面図において、異なる点がある。図１３ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ－領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１～７までをバルクＣＭＯＳプロセスで実現できる。
本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、特にシリサイドでなくとも、他の低抵抗な材料あるいは金属でもかまわない。
本発明の本質は、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小することであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
例えば、本実施例では、もっとも良く用いられる基本的なＤ型ラッチ回路について説明したが、他のラッチ回路でも、回路内の下部拡散層を共有化して配置するという主旨において、本発明は適用できる。
また、実施例６においては、データ“０”にクリアするラッチ回路を示したが、他にも、データ“１”にセットする機能等を有するラッチ回路もある。これも、本発明の主旨の範囲において、本発明を適用できる。
また、本発明の応用回路として、Ｄ型フリップフロップを例に説明したが、他の応用として、このＤ型フリップフロップを複数個並列に配置して用いれば、複数ビットを有するレジスタとして面積を縮小可能であり、また、このＤ型フリップフロップを複数個直列に接続すれば、シフトレジスタが実現できる。これらの応用回路においても、本発明は適用できる。
なお、本実施例では最小数のトランジスタで構成できる回路例を示したが、例えば、動作の高速化を図るために、より大きなオン電流を必要とした場合は、各トランジスタを並列に用いることもあるが、この場合でも、本発明の主旨の範囲で、本発明を適用できる。
また、本実施例では、トランジスタの配置を、２行ｎ列（ｎ＝４、５、６、）の配置にしたが、上記、高速化のために並列トランジスタを用いた場合とか、クリア端子やセット、リセット端子等の付加機能の付いたラッチ回路の場合には、トランジスタ素子数が増えることになる。この場合には、３行ｎ列の配置あるいは４行ｎ列の配置を採用しても、本発明の主旨の範囲で、本発明を適応できる。
Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ１１、Ｑｐ１２、Ｑｐ１３、Ｑｐ１４、Ｑｐ１５、Ｑｐ１６、Ｑｐ２１、Ｑｐ２２、Ｑｐ２３、Ｑｐ２４、Ｑｐ２５、Ｑｐ３１、Ｑｐ３２、Ｑｐ３３、Ｑｐ３４、Ｑｐ３５：ＰチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１４、Ｑｎ１５、Ｑｎ１６、Ｑｎ２１、Ｑｎ２２、Ｑｎ２３、Ｑｎ２４、Ｑｎ２５、Ｑｎ３１、Ｑｎ３２、Ｑｎ３３、Ｑｎ３４、Ｑｎ３５：ＮチャネルＭＯＳトランジスタ
１０１，２０１、３０１：埋め込み酸化膜層
１０２ｐ、１０２ｐａ、１０２ｐｂ、１０２ｐｃ、１０２ｎ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、２０２ｐ、２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｎ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｄ、３０２ｐ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｎ、３０２ｎａ、３０２ｎｂ、３０２ｎｃ：平面状シリコン層
１０３、２０３、３０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ１４、１０４ｐ１５、１０４ｐ１６、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４、２０４ｐ１５、３０４ｐ２１、３０４ｐ２２、３０４ｐ２３、３０４ｐ２４、３０４ｐ２５：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５、１０４ｎ１１、１０４ｎ１２、１０４ｎ１３、１０４ｎ１４、１０４ｎ１５、１０４ｎ１６、２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｎ１５、３０４ｎ２１、３０４ｎ２２、３０４ｎ２３、３０４ｎ２４、３０４ｎ２５：ｎ型シリコン柱
１０５、２０５、３０５：ゲート絶縁膜
１０６、２０６、３０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊ、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇ、３０６ｈ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５、１０７ｐ１１、１０７ｐ１２、１０７ｐ１３、１０７ｐ１４、１０７ｐ１５、１０７ｐ１６、２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４、２０７ｐ１５、３０７ｐ２１、３０７ｐ２２、３０７ｐ２３、３０７ｐ２４、３０７ｐ２５：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ１４、１０７ｎ１５、１０７ｎ１６、２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４、２０７ｎ１５、３０７ｎ２１、３０７ｎ２２、３０７ｎ２３、３０７ｎ２４、３０７ｎ２５：ｎ＋拡散層
１０８、２０８、３０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｐ１４、１０９ｐ１５、１０９ｐ１６、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｐ１５、３０９ｐ２１、３０９ｐ２２、３０９ｐ２３、３０９ｐ２４、３０９ｐ２５、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ５、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ１４、１０９ｎ１５、１０９ｎ１６、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４、２０９ｎ１５、３０９ｎ２１、３０９ｎ２２、３０９ｎ２３、３０９ｎ２４、３０９ｎ２５：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ５、１１０ｐ１１、１１０ｐ１２、１１０ｐ１３、１１０ｐ１４、１１０ｐ１５、１１０ｐ１６、２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｐ１４、２１０ｐ１５、３１０ｐ２１、３１０ｐ２２、３１０ｐ２３、３１０ｐ２４、３１０ｐ２５、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ５、１１０ｎ１１、１１０ｎ１２、１１０ｎ１３、１１０ｎ１４、１１０ｎ１５、１１０ｎ１６、２１０ｎ１１、２１０ｎ１２、２１０ｎ１３、２１０ｎ１４、２１０ｎ１５、３１０ｎ２１、３１０ｎ２２、３１０ｎ２３、３１０ｎ２４、３１０ｎ２５：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、２１１ｆ、２１１ｇ、２１１ｈ、３１１ａ、３１１ｂ、３１１ｃ、３１１ｄ、３１１ｅ、３１１ｆ、３１１ｇ：コンタクト
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅ、３１２ａ、３１２ｂ、３１２ｃ、３１２ｄ、３１２ｅ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ、１１３ｇ、１１３ｈ、１１３ｉ、２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、２１３ｊ、２１３ｋ、２１３ｌ、３１３ａ、３１３ｂ、３１３ｃ、３１３ｄ、３１３ｅ、３１３ｆ、３１３ｇ、３１３ｈ、３１３ｉ、３１３ｊ、３１３ｋ、３ｍ：第１メタル配線
１５０：ｐ型シリコン基板
１６０：素子分離用絶縁体
１７０：リーク防止分離層
ＤＩＮ１、ＤＩＮ１１、ＤＩＮ２１、ＤＩＮ３１；データ入力信号
ＯＵＴ１、ＯＵＴ１１、ＯＵＴ２１、ＯＵＴ３１：出力
Ｖｃｃ；電源
Ｖｓｓ基準電源

Claims (21)

  1. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりラッチ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ラッチ回路は、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタにより構成された第１のトランスファースイッチと、
    第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタにより構成された第２のトランスファースイッチと、
    第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタにより構成された第１のインバータと、
    第４のＰチャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジスタにより構成された第２のインバータと
    を具備し、
    前記ラッチ回路は、
    データ入力信号が前記第１のトランスファースイッチの入力端子に接続され、
    前記第１のトランスファースイッチの出力が前記第２のトランスファースイッチの出力端子と前記第１のインバータの入力端子に接続されており、
    前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続されており、
    前記第２のインバータの出力端子が前記第２のトランスファースイッチの入力端子に接続されており、
    前記第２のインバータの出力端子がラッチ回路の出力端子に接続され、
    前記第１のＰチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
    前記第２のＰチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタの出力となるドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
    前記第１のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と、
    前記第２のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
    前記第２のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と
    がシリサイド領域を介して互いに接続されていることを特徴とする半導体装置。
  2. 前記第３のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第４のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第３のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第４のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第３のＰチャネルＭＯＳトランジスタのソースと前記第４のＰチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソースと前記第４のＮチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ラッチ回路は、第１のトランスファースイッチ、第２のトランスファースイッチ、第２のインバータ、第１のインバータの順に直線的に配置されることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. 前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に２行目に配置されることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に２行目に配置されることを特徴とする請求項３に記載の半導体装置。
  6. 前記ラッチ回路は、第１のトランスファースイッチ、第２のトランスファースイッチ、第１のインバータ、第２のインバータの順に直線的に配置されることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタの順番に２行目に配置されることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のＰチャネルトランジスタ、前記第２のＰチャネルトランジスタ、前記第３のＰチャネルトランジスタ、前記第４のＰチャネルトランジスタの順番に１行目に配置され、前記第１のＮチャネルトランジスタ、前記第２のＮチャネルトランジスタ、前記第３のＮチャネルトランジスタ、前記第４のＮチャネルトランジスタの順番に２行目に配置されることを特徴とする請求項６に記載の半導体装置。
  9. 前記ラッチ回路を構成するＭＯＳトランジスタは、それぞれ行方向に延在する電源線と基準電源線の間に配置されることを特徴とする請求項４、請求項５、請求項７あるいは請求項８に記載の半導体装置。
  10. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりラッチ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ラッチ回路は、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタにより構成された第１のトランスファースイッチと、
    第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタにより構成された第２のトランスファースイッチと、
    第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタにより構成された第１のインバータと、
    第４のＰチャネルＭＯＳトランジスタと第４のＮチャネルＭＯＳトランジスタにより構成された第２のインバータと、を具備し、
    前記ラッチ回路は、
    データ入力信号が前記第１のトランスファースイッチの入力端子に接続され、
    前記第１のトランスファースイッチの出力が前記第２のトランスファースイッチの出力端子と前記第１のインバータの入力端子に接続されており、
    前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続されており、
    前記第２のインバータの出力端子が前記第２のトランスファースイッチの入力端子に接続されており、
    前記第２のインバータの出力端子がラッチ回路の出力端子に接続され、
    前記第２のＰチャネルＭＯＳトランジスタの出力となるドレインあるいはソース領域がシリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタの出力となるドレインあるいはソース領域がシリコン柱より基板側に配置されており、
    前記第４のＰチャネルＭＯＳトランジスタの出力となるドレイン領域がシリコン柱より基板側に配置されており、
    前記第４のＮチャネルＭＯＳトランジスタの出力となるドレイン領域がシリコン柱より基板側に配置されており、
    前記第２のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
    前記第２のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と、
    前記第４のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、
    前記第４のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と
    がシリサイド領域を介して互いに接続されていることを特徴とする半導体装置。
  11. 前記ラッチ回路は、第１のトランスファースイッチ、第２のトランスファースイッチ、第２のインバータ、第１のインバータの順に直線的に配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルトＭＯＳランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルトＭＯＳランジスタの順番に２行目に配置されることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ラッチ回路を構成するＭＯＳトランジスタは、それぞれ行方向に延在する電源線と基準電源線の間に配置されることを特徴とする請求項１２に記載の半導体装置。
  14. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりラッチ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記ラッチ回路は、少なくとも、
    第１及び第２のＰチャネルＭＯＳトランジスタ、第１及び第２のＮチャネルＭＯＳトランジスタにより構成された第１のクロッックドインバータと、
    第３及び第４のＰチャネルＭＯＳトランジスタ、第３及び第４のＮチャネルＭＯＳトランジスタにより構成された第２のクロッックドインバータと、
    第５のＰチャネルＭＯＳトランジスタと第５のＮチャネルＭＯＳトランジスタにより構成された第１のインバータと
    を具備し
    前記ラッチ回路は、
    入力データ信号が前記第１のクロックドインバータの入力端子に接続され、
    前記第１のクロックドインバータの出力が前記第２のクロックドインバータの出力端子と前記第１のインバータの入力端子に接続されており、
    前記第１のインバータの出力が前記第２のクロックドインバータの入力端子に接続されており、
    前記第１のクロックドインバータの出力端子となる前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域が、シリコン柱より基板側に配置されており、
    前記第２のクロックドインバータの出力端子となる前記第３のＰチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレイン領域が、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、前記第１のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と、前記第３のＰチャネルＭＯＳトランジスタの出力となるドレイン領域と、前記第３のＮチャネルＭＯＳトランジスタの出力となるドレイン領域と
    がシリサイド領域を介して互いに接続されていることを特徴とする半導体装置。
  15. 前記ラッチ回路は、第１のクロックドインバータ、第２のクロックドインバータ、第１のインバータの順に配置されることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第４のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第５のＰチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第４のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第５のＮチャネルＭＯＳトランジスタのソースはシリコン柱より基板側に配置されており、
    前記第４のＰチャネルＭＯＳトランジスタのソースと前記第５のＰチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されており、
    前記第４のＮチャネルＭＯＳトランジスタのソースと前記第５のＮチャネルＭＯＳトランジスタのソースがシリサイド領域を介して共通接続されていることを特徴とする請求項１５に記載の半導体装置。
  17. 前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのゲートにそれぞれデータ入力信号が入力されることを特徴とする請求項１５あるいは請求項１６に記載の半導体装置。
  18. 前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第５のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第５のＮチャネルＭＯＳトランジスタの順番に２行目に配置されることを特徴とする請求項１７に記載の半導体装置。
  19. 前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのゲートにそれぞれデータ入力信号が入力されることを特徴とする請求項１５あるいは請求項１６に記載の半導体装置。
  20. 前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第５のＰチャネルＭＯＳトランジスタの順番に１行目に配置され、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタ、前記第５のＮチャネルＭＯＳトランジスタの順番に２行目に配置されることを特徴とする請求項１７に記載の半導体装置。
  21. 前記ラッチ回路を構成するトランジスタは、それぞれ行方向に延在する電源線と基準電源線の間に配置されることを特徴とする請求項１６あるいは請求項１８に記載の半導体装置。
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