WO2014168144A1 - 半導体装置 - Google Patents
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Definitions
- the present invention is based on the priority claim of Japanese Patent Application No. 2013-081408 (filed on Apr. 9, 2013), the entire contents of which are incorporated herein by reference. Shall.
- the present invention relates to a semiconductor device.
- the present invention relates to a power supply circuit that supplies a write current to a memory cell.
- the internal power generation circuit of the memory system a system has been proposed in which two or more circuits having different current supply amounts are provided and the circuit is switched by mode setting (for example, active mode and standby mode). According to such an internal power supply generation circuit, it is possible to reduce power consumption by supplying current in accordance with the operation mode.
- mode setting for example, active mode and standby mode
- Patent Document 1 discloses an internal power generation circuit including a circuit having a large current supply capability for active use (VDLACT) and a circuit having a low current supply capability for standby use (VDLSTY) (Patent Document 1). 1 (see FIG. 1).
- first data High bit; the same applies hereinafter
- second data Since the ratio of Low bits (same below) is not constant, the number of bits to be written does not become constant when simultaneously writing one of the logical values “1” and “0”. Therefore, there is a problem that the current value supplied to each memory cell is not constant. As a result, there is a possibility that the state of the memory cell after writing may vary or the writing margin cannot be taken.
- the internal power generation circuit described in Patent Document 1 does not control the amount of current supply according to the number of bits to be written, and the above-described problem has not been solved.
- an internal power generation circuit capable of stably supplying a current to each memory cell Is expected to be realized.
- a semiconductor device is held in a plurality of memory cells, a plurality of write registers for holding a plurality of write data respectively written in the plurality of memory cells, and the plurality of write registers.
- a ratio determination circuit for determining a ratio of first data and second data in the plurality of write data, a first power supply voltage used when writing the first data, and used when writing second data
- a voltage regulator circuit for generating a second power supply voltage.
- the voltage regulator circuit controls a current supply capability of at least one of the first power supply voltage and the second power supply voltage based on the output of the ratio determination circuit.
- the semiconductor device of the present invention it is possible to provide a semiconductor device that can contribute to stably supplying current to each memory cell even when the number of bits simultaneously written is not constant.
- FIG. 1 is a block diagram illustrating an overall configuration of a semiconductor device according to a first embodiment.
- 1 is a block diagram showing a memory cell array of a semiconductor device according to a first embodiment.
- 1 is a block diagram showing a memory cell mat of a semiconductor device according to a first embodiment.
- FIG. 2 is a circuit diagram of a memory cell, a bit unit Y switch, a write amplifier, and a source line driver of the semiconductor device according to the first embodiment.
- 1 is a circuit diagram showing an internal power generation circuit A of a semiconductor device according to a first embodiment.
- FIG. FIG. 6 is a circuit diagram illustrating a regulator circuit for a first power supply voltage in FIG. 5.
- FIG. 5 is a circuit diagram illustrating a regulator circuit for a first power supply voltage in FIG. 5.
- FIG. 6 is a circuit diagram showing a regulator circuit for a first power supply voltage of a semiconductor device according to Modification 1 of the first embodiment.
- 3 is a timing chart illustrating an operation of the semiconductor device according to the first embodiment. It is a figure for demonstrating operation
- FIG. 6 is a circuit diagram showing an internal power generation circuit A of a semiconductor device according to a second embodiment. 6 is a timing chart illustrating an operation of the semiconductor device according to the second embodiment.
- a write register 150, and a ratio determination circuit 152 that determines a ratio of first data (for example, High bit) and second data (for example, Low bit) in the plurality of write data held in the plurality of write registers 150;
- a voltage regulator circuit 154 that generates a first power supply voltage (voltage VSET) used when writing first data and a second power supply voltage (voltage VRESET) used when writing second data.
- the voltage regulator circuit 154 controls the current supply capability of at least one of the first power supply voltage (voltage VSET) and the second power supply voltage (voltage VRESET) based on the output of the ratio determination circuit 152.
- the ratio between the first data and the second data is determined, and based on the ratio Since the current supply capability of the power supply voltage supplied at the time of writing is controlled, it is possible to stably supply current to each memory cell even when the number of bits to be written is not constant.
- the voltage regulator circuit 154 includes two or more regulator circuits (voltage VSET) having different current supply capabilities with respect to the first power supply voltage (voltage VSET) and the second power supply voltage (voltage VRESET).
- two or more regulator circuits having different current supply capabilities are provided for the voltage VSET, and a regulator circuit to be used is selected from two or more regulator circuits based on the outputs (S1, S2, S3) of the ratio determination circuit 152 You may make it do.
- the current drive capabilities of the output transistors of the two or more regulator circuits described above are 172a to c, respectively) are different from each other.
- the ratio determining circuit 152 includes a plurality of second conductive circuits that are controlled to be conductive / non-conductive by a plurality of write data held by the internal wiring (ratio detection wiring) 200 and the plurality of write registers 150.
- 1 switch elements NMOS transistors Na0 to 1023
- one ends of the plurality of first switch elements are connected to the internal wiring (ratio detection wiring) 200, respectively.
- the internal wiring (ratio detection wiring) 200 is precharged at a predetermined potential VDD, and when the precharged electric charge is discharged through the conductive first switch element among the plurality of first switch elements.
- the ratio may be determined by the potential of the internal wiring (ratio detection wiring) 200 (ARSELREF in FIG. 9).
- a constant current source (NMOS transistors Nc0 to 1023) is connected in series to each of the plurality of first switch elements (NMOS transistors Na0 to 1023). It may be.
- the ratio determining circuit 152 further includes one or more comparators (156a to 156) that compare the potentials of two input terminals, and the ratio detection wiring 200 is connected to one input terminal of each comparator. Is connected, and one of one or more reference potentials (VCREF1, VCREF2, etc.) is supplied to the other input terminal of each comparator, and the ratio detection wiring 200 is based on the output of each comparator (156a-c).
- the magnitude relationship between the potential (ARSELREF in FIG. 10) and one or more reference potentials (VCREF1, VCREF2, etc.) may be output.
- the ratio determination circuit 152 further includes a delay circuit 158, and after the delay time generated by the delay circuit 158 from the timing when the precharge is completed (after lapse of ⁇ in FIG. 9), the comparator The comparison according to (156a to c) may be performed.
- the voltage regulator circuit 154 has a magnitude relationship of 2 (for example, a magnitude relationship between the potential of the ratio detection wiring 200 and the reference potentials VCREF1 and VCREF2) output from the ratio determination circuit 152.
- 2 for example, a magnitude relationship between the potential of the ratio detection wiring 200 and the reference potentials VCREF1 and VCREF2
- the regulator circuit to be used may be selected. .
- two or more regulator circuits (VSETGEN_S, VSETGEN_M, VSETGEN_L) having different current supply capabilities with respect to the first power supply voltage (voltage VSET), and the second power supply voltage (voltage VRESET)
- the second power supply voltage (voltage VRESET) is supplied to a plurality of memory cells corresponding to the first and second data by writing only the second data. Then, the first data may be written by supplying the first power supply voltage (voltage VSET) to the memory cell corresponding to the first data.
- the voltage regulator circuit includes two or more regulator circuits having different current supply capabilities for the second power supply voltage (voltage VRESET) and only one for the first power supply voltage (voltage VSET).
- the first power supply voltage (voltage VSET) is supplied to the plurality of memory cells corresponding to the first and second data, respectively, and the first data is written, and then the second data is provided.
- the second data may be written by supplying the second power supply voltage (voltage VRESET) to the memory cell corresponding to the data.
- the memory cell has different resistance states corresponding to the first and second data, respectively, for example, when writing first data, a low resistance state; when writing second data, a high resistance state ) May be included (such as 81 and 82 in FIG. 4).
- FIG. 1 is a block diagram of the entire semiconductor device 10 according to the first embodiment.
- the memory cell array 12 includes a plurality of resistance change memory cells (71, 72, etc. in FIG. 4) arranged two-dimensionally.
- Each resistance change memory cell includes a resistance change element (ReRAM; Resistive Random Access Memory) (81, 82, etc. in FIG. 4) and a cell transistor (104, 105, etc. in FIG. 4).
- the resistance variable element (ReRAM) has, for example, a laminated structure of a lower electrode, a metal oxide, and an upper electrode, and resistance characteristics change by applying electrical stress between the lower electrode and the upper electrode. Storage element.
- Each resistance variable element stores either a high resistance state or a low resistance state, and functions as a nonvolatile memory element.
- the semiconductor device 10 selects a resistance change type memory cell to be accessed in the memory cell array 12, performs SET writing for changing the high resistance state to the low resistance state, RESET writing for changing the low resistance state to the high resistance state, and the resistance state The read operation is performed.
- the low resistance state is “1” and the high resistance state is “0”. That is, the SET write is an operation of writing “1”, and the RESET write is an operation of writing “0”.
- blocks other than the memory cell array 12 control the above-described operation for the memory cell array 12.
- the address input circuit 14 inputs the address ADD of the resistance change type memory cell to be accessed.
- the address latch circuit 16 latches the input address ADD, separates it into a row address ADD_row and a column address ADD_column, and supplies them to the row control circuit 26 and the column control circuit 24, respectively.
- the row control circuit 26 has a row decoder (not shown) and decodes a row selection signal from the row address ADD_row.
- the (sub) word line selected by the row selection signal (hereinafter referred to as “selected (sub) word line”) becomes active.
- the column control circuit 24 has a column decoder (not shown) and decodes a column selection signal from the column address ADD_column.
- the bit line selected by the column selection signal (hereinafter referred to as “selected bit line”) becomes active.
- a plurality of resistance change type memory cells in the memory cell array 12 are two-dimensionally arranged at intersections of a plurality of (sub) word lines and a plurality of bit lines, and among them, a selected (sub) word line and a selected bit line are arranged.
- the resistance change type memory cells connected to both are selected and accessed. Specifically, for example, when BL0 in FIG. 4 is a selected bit line and (sub) word line WL in FIG. 4 is a selected (sub) word line, the cell transistor 104 is in an on state and selected with the common source line 4.
- a write operation is performed by applying a voltage between the bit lines BL0 and causing a current to flow through the resistance change element 81 of the resistance change memory cell 71.
- the clock input circuit 34 receives complementary external clock signals CK and / CK supplied to the semiconductor device 10 from the outside, generates an internal clock ICLK, and supplies it to the timing generator 38.
- the timing generator 38 generates various timing signals necessary in the semiconductor device 10 based on the internal clock ICLK, and supplies the timing signals to each unit.
- the signal name “/” indicates that the Low level is an active signal.
- the data input / output terminal DQ is connected to the input / output circuit 30.
- the input / output circuit 30 is connected to the data register 28 and temporarily stores the acquired write data in the data register 28. Thereafter, the write data stored in the data register 28 is output to an IO line (IO_0-7 in FIG. 3) in the memory cell array 12 at a predetermined timing.
- the signal of each IO line is supplied to a write amplifier (WAMP; 41a to h in FIG. 3).
- the command input circuit 18 inputs a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and the like as control signals.
- the command decode circuit 20 decodes these signals / RAS, / CAS, / WE, etc., and outputs a control signal necessary for executing the decoded command to each part in the semiconductor device 10.
- the internal power generation circuit 32 is composed of two blocks including an internal power generation circuit A (32a) and an internal power generation circuit B (32b).
- the internal power generation circuit B (32b) receives externally supplied power VDD, VSS, generates necessary voltages VPP, VRERR, VPERI, etc. in each part in the semiconductor device 10 and supplies them to each part. .
- the internal power supply generation circuit A (32a) receives power supply VDD and VSS supplied from the outside, generates a voltage VSET (first power supply voltage) and a voltage VRESET (second power supply voltage), and a memory cell array. 12 is supplied.
- the voltage VSET is supplied to a write amplifier (such as 41a to 41h in FIG. 3) and used during SET writing.
- the voltage VRESET is supplied to the source line drivers (1a to j, 2a to j, 3a to j, etc. in FIG. 2) and used at the time of RESET writing.
- the internal power generation circuit A (32a) controls the current supply capability of the voltage VSET and the voltage VRESET based on 1024 bits Data_0-1023 supplied from the data register 28 (details will be described later).
- the memory cell array 12 includes a plurality of memory cell mats (7a to 7d, 8a to 8d, 9a to 9d). These memory cell mats are two-dimensionally arranged, and FIG. 2 exemplifies a case where the memory cell array 12 is composed of 4 rows and M columns of memory cell mats. However, the arrangement of the memory cell mats is not limited to this, and an arbitrary arrangement is possible.
- the memory cell mat of 4 rows and M columns is divided into regions in units of columns, and the source line is shared for each region.
- the common source line 4 is provided in the memory cell mat in the 0th column
- the common source line 5 is provided in the memory cell mat in the first column
- the memory cell mat in the (M ⁇ 1) th column Is provided with a common source line 6.
- the common source lines (4, 5, 6) are actually arranged.
- it is composed of a common diffusion layer or a single-layer wiring.
- a Y switch group (YSW group) and a write amplifier group (WAMP group) are arranged on both sides of each memory cell mat.
- the word lines have a hierarchical structure of main word lines and sub word lines.
- One main word line driver (MWD) is arranged for each column, and one sub word line driver (SWD) is provided for each memory cell mat. Has been placed.
- a sub word line is directly connected to the resistance change type memory cell.
- each memory cell Source line drivers (1a to 1j, 2a to 2j, 3a to 3j) are arranged on both sides of the mat sub-word line drivers SWD (21a to 21d, 23a to 23d, 25a to 25d).
- the present invention is not limited to this, and the source line driver can be arbitrarily arranged.
- the configuration of one memory cell mat 7a that is, a portion related to the memory cell mat of 0 row and 0 column (within the one-dot chain line in FIG. 2) will be described in more detail.
- the memory cell mat 7a has resistance change type memory cells arranged two-dimensionally.
- the row address ADD_row is 9 bits, and 6 bits out of 9 bits are used to select one of the main word lines. The remaining 3 bits are used to select one of the row selection signals FX_0-7 and supplied to the sub word line driver 21a.
- the resistance change type memory cell located at the intersection of the selected (sub) word line by the row selection signal FX_0-7 and the selected bit line by the column selection signals Y1_0-7, Y2_0-7, Y3_0-7 is accessed.
- two write amplifier groups (WAMP groups) arranged on both sides of the memory cell mat 7a in FIG. 2 have four write amplifiers (41a, 41c, 41e, 41g). And the other includes four write amplifiers (41b, 41d, 41f, 41h).
- two Y switch groups (YSW groups) arranged on both sides of the memory cell mat 7a in FIG. 2 are the same as those in FIG. 3, and one Y switch group includes four Y switches (51a, 51c, 51e, 51g). ) And the other Y switch group includes four Y switches (51b, 51d, 51f, 51h).
- FIG. 3 shows the source line drivers 1c, 1d (sources).
- the line drivers 1a and 1b are not shown in FIG. 3, but are actually connected adjacent to the memory cell mat 7a).
- a set signal SET0 and a reset signal RESET0 are supplied as control signals from a control circuit (not shown) to the source line drivers (1c, 1d) that control the potential of the common source line 4.
- the set signal SET0 and the reset signal RESET0 are also supplied as control signals from the control circuit to the write amplifiers (41a to 41h) that control the potential of the selected bit line.
- IO lines In FIG. 3, eight IO lines (IO_0-7) are wired.
- the eight IO lines (IO_0-7) hold signals corresponding to each bit of 8-bit write data input from the external input / output terminal DQ via the input / output circuit 30 and the data register 28.
- the signals of the eight IO lines (IO_0-7) are updated.
- the column selection signal Y1_0-7 is supplied to the eight Y switches (51a to 51h) connected to the bit lines BL_0-63 of the first group. Thereby, when the column selection signal Y1_0 is active, the bit lines BL_0-63 of the first group are selected. Similarly, column selection signals Y1_1, Y1_2,. . . , Y1_7, the second group, the third group,. . . The eighth group of bit lines are selected.
- each group which Y switch is selected from the eight Y switches is determined by the column selection signal Y3_0-7.
- the column selection signals Y3_0 to Y3_7 are supplied to the eight Y switches 51a to 51h, respectively, and the wiring that becomes active among the column selection signals Y3_0-7 The Y switch connected to is selected.
- each Y switch is connected to eight bit lines.
- the Y switch 51a is connected to the bit lines BL0, BL2,. . . , BL14.
- the Y switch 51b is connected to the bit lines BL1, BL3,. . . . , BL15.
- the Y switch 51c is connected to the bit lines BL16, BL18,. . . . , BL30.
- the Y switch 51d is connected to the bit lines BL17, BL19,. . . . , BL31.
- the Y switch 51e is connected to the bit lines BL32, BL34,. . . . , BL46.
- the Y switch 51f is connected to the bit lines BL33, BL35,. . . . , BL47.
- the Y switch 51g is connected to the bit lines BL48, BL50,. . . . , BL62.
- the Y switch 51h is connected to the bit lines BL49, BL51,. . . . , BL63.
- bit line BL0 is selected when Y2_0 is active
- bit line BL2 is selected when Y2_1 is active
- bit line BL14 is selected when Y2_7 is active.
- one bit line is selected as the selected bit line based on the column selection signals Y1, Y2, and Y3.
- a plurality of bit lines can be selected bit lines. For example, when all the column selection signals Y3_0-7 are set to the high level (active), one bit line can be selected from each of the eight Y switches in each group. In this way, eight resistance change memory cells can be accessed simultaneously.
- write amplifiers (41a to 41h, etc.) are provided for the respective Y switches (51a to 51h, etc.), voltage supply is simultaneously applied to a plurality of selected bit lines. The ability to do is secured.
- FIG. 4 is a block diagram showing in detail the area of the broken line frame in FIG. However, in FIG. 4, only one Y-unit Y switch 52 is shown among the eight Y-unit Y switches included in the Y switch 51a. In addition, it shows that the resistance change type memory cell 71 is connected to the Y switch 52 in bit units via the bit line BL_0.
- the source line driver 1 c includes a PMOS transistor 93, an NMOS transistor 102, and an inverter circuit 91.
- the PMOS transistor 93 and the NMOS transistor 102 are connected in series between the voltage source VRESET and the ground. Specifically, the source of the PMOS transistor 93 is connected to the voltage source VRESET, the drain of the PMOS transistor 93 and the drain of the NMOS transistor 102 are both connected to the node NS, and the source of the NMOS transistor 102 is connected to the ground.
- the gate of the PMOS transistor 93 is connected to the wiring of the reset signal RESET0 through the inverter circuit 91.
- the gate of the NMOS transistor 102 is connected to the wiring of the set signal SET0.
- Node NS is connected to common source line 4.
- the bit unit Y switch 52 includes a bit line selection switch 60, a bit line common source line connection switch 61, inverter circuits 62 and 64, and a NAND circuit 263.
- each of the bit line selection switch 60 and the bit line common source line connection switch 61 is a transfer gate constituted by a PMOS transistor and an NMOS transistor.
- the bit line selection switch 60 is a switch that controls conduction / non-conduction between the output of the write amplifier 41a and the bit line BL0.
- the bit line common source line connection switch 61 is a switch for controlling conduction / non-conduction between the common source line 4 and the bit line BL0.
- Both the bit line selection switch 60 and the bit line common source line connection switch 61 are controlled complementarily by a control signal C1 which is an output of the inverter circuit 64. Specifically, when the control signal C1 is at a high level, the bit line selection switch 60 is turned on and the bit line common source line connection switch 61 is turned off. As a result, the bit line BL0 becomes conductive with the write amplifier 41a. On the other hand, when the control signal C1 is at the low level, the bit line selection switch 60 is turned off and the bit line common source line connection switch 61 is turned on. As a result, the bit line BL0 is electrically connected to the common source line 4.
- Column selection signals Y1_0, Y2_0, and Y3_0 are input to the three input terminals of the NAND circuit 263.
- the control signal C1 1
- the bit line BL0 becomes conductive with the write amplifier 41a and becomes the selected bit line.
- bit unit Y switch 52 has been described with reference to FIG. 4, the other bit unit Y switches have the same configuration as the bit unit Y switch 52, and Y1_i, Y2_j, Y3_k (i, j, k). The only difference is that the column selection signals of the combinations of 0 to 7) are supplied.
- the write amplifier 41a when IO_0 is at the high level and the set signal SET0 is at the high level, the PMOS transistor 94 and the NMOS transistor 95 are turned on, and the NMOS transistors 96 and 97 are turned off. Thereby, the voltage VSET is supplied to the wiring of OUT_0.
- the PMOS transistor 94 and the NMOS transistor 95 are turned off, and the NMOS transistors 96 and 97 are turned on.
- the wiring of OUT_0 is electrically connected to the ground.
- the resistance change element (81 in FIG. 4) is not connected between the voltage source VSET and the node Nout and between the node Nout and the ground because there is no current flow path. , 82 etc.) no current flows.
- the node Nout of the write amplifier 41a is connected to the Y switch 52 in bit units via the wiring of OUT_0.
- the write amplifier 41a applies the voltage VSET to one end (A in FIG. 4) of the resistance change type memory cell 71 via the wiring OUT_0 and supplies a write current to the resistance change type element 81.
- the node NS of the source line driver 1c is electrically connected to the ground. As a result, a current flows in the direction from A to B in FIG. 4 and SET writing is performed.
- the source line driver 1 c applies the voltage VRESET to the other end (B in FIG.
- the data register 28 is a register that temporarily stores a plurality of write data.
- the data register 28 transfers 1024-bit write data Data — 0-1023 to be written to the memory cell array 12 among the plurality of temporarily stored write data to the internal power generation circuit 32.
- Each write register 150 of the internal power supply generation circuit A (32a) holds the transferred 1024-bit write data Data_0-1023.
- 1024 bits are written at the same time.
- the present invention is not limited to this, and the number of bits to be written simultaneously can be an arbitrary number.
- the bit width of the signal Data and the number of write registers 150 may be set in accordance with the number of bits.
- a voltage is output to 1024 EIO wirings (EIO ⁇ 0> to ⁇ 1023>) corresponding to the data of each write register 150.
- EIO ⁇ 0> to ⁇ 1023> EIO wirings
- the ratio determination circuit 152 includes a ratio detection unit 141 and a ratio comparison unit 142.
- the ratio detection unit 141 includes a ratio detection wiring 200, NMOS transistors (first switch elements) Na0 to 1023, NMOS transistors Nb0 to 1023, NMOS transistors Nc0 to 1023, a PMOS transistor P1, and a capacitor 164.
- the PMOS transistor P1 is connected between the power supply VDD (for example, about 1.5V) and the ratio detection wiring 200, and a control signal APREB is applied to the gate of the PMOS transistor P1.
- the control signal APREB is set to the low level to turn on the PMOS transistor P1, and the ratio detection wiring 200 and the capacitor 164 are precharged with the potential VDD. As a result, as shown in FIG. 9, the potential of the ratio detection wiring 200 rises to the potential VDD.
- the control signal APREB is returned to the high level to end the precharge period, and the control signal DEC is set to the high level.
- control signal DEC returns to the Low level after a predetermined time ⁇ output from the delay circuit 158, and the discharge operation is completed.
- the ARSELREF potentials after a predetermined time ⁇ are V1, V2, and V3, respectively, when the High bit ratio is small, medium, and large.
- the potential of the ratio detection wiring 200 depends on the ratio of the High bits in the plurality of write registers 150. , V2, V3, etc.).
- the ratio comparison unit 142 has a function of outputting the magnitude relation between the potential of the ratio detection wiring 200 after discharge output from the ratio detection unit 141 and the reference potential.
- a plurality of reference potentials may be compared.
- the potential of the ratio detection wiring 200 is set to two reference potentials VCREF1 (for example, about 0.75V) and VCREF2 (for example, about 1.2V). ).
- the ratio comparison unit 142 includes comparators 156a, 156b, 156c, an inverter circuit 160, and an AND circuit 162.
- the non-inverting input terminal of the comparator 156a is connected to the ratio detection wiring 200.
- the reference potential VCREF2 is supplied to the inverting input terminal of the comparator 156a.
- the output S1 of the comparator 156a is at a high level when ARSELREF ⁇ VCREF2, and at a low level otherwise.
- the non-inverting input terminal of the comparator 156b is connected to the ratio detection wiring 200.
- the reference potential VCREF1 is supplied to the inverting input terminal of the comparator 156b.
- the output of the comparator 156b is at a high level when ARSELREF ⁇ VCREF1, and is at a low level otherwise.
- the output S1 of the comparator 156a is supplied to one input terminal of the AND circuit 162 via the inverter circuit 160, and the other input terminal of the AND circuit 162 is connected to the output terminal of the comparator 156b.
- the output S2 of the AND circuit 162 becomes High level when VCREF1 ⁇ ARSELREF ⁇ VCREF2, and becomes Low level at other times.
- the inverting input terminal of the comparator 156c is connected to the ratio detection wiring 200.
- the reference potential VCREF1 is supplied to the non-inverting input terminal of the comparator.
- the output S3 of the comparator 156c is at a high level when ARSELREF ⁇ VCREF1, and is at a low level at other times.
- the inverted output of the comparator 156b may be connected to S3.
- the ratio comparison unit 142 outputs the magnitude relationship between the ARSELREF after the charge discharge (the potential of the ratio detection wiring 200) and the reference potentials VCREF1 and VCREF2. That is, the outputs S1, S2, and S3 output a High level when ARSELREF ⁇ VCREF2, VCREF1 ⁇ ARSELREF ⁇ VCREF2, respectively, when ARSELREF ⁇ VCREF1, and output a Low level otherwise.
- the voltage regulator circuit 154 generates a voltage VSET (first power supply voltage) used at the time of SET writing and a voltage VRESET (second power supply voltage) used at the time of RESET writing, and the write amplifier (41a in FIG. 3). To h) and the source line driver (1c in FIG. 3).
- VSET first power supply voltage
- VRESET second power supply voltage
- the voltage regulator circuit 154 includes three regulator circuits VSETGEN_S (166S), VSETGEN_M (166M), and VSETGEN_L (166L) that generate the voltage VSET.
- the current supply capacities of the three regulator circuits are VSETGEN_L (166L), VSETGEN_M (166M), and VSETGEN_S (166S) in descending order. That is, VSETGEN_L (166L), VSETGEN_M (166M), and VSETGEN_S (166S) are regulator circuits for large current, medium current, and small current, respectively.
- the voltage regulator circuit 154 includes three regulator circuits VRESETGEN_S (168S), VRESETGEN_M (168M), and VRESETGEN_L (168L) that generate the voltage VRESET.
- the current supply capacities of the three regulator circuits are VRESETGEN_L (168L), VRESETGEN_M (168M), and VRESETGEN_S (168S) in descending order. That is, VRESETGEN_L (168L), VRESETGEN_M (168M), and VRESETGEN_S (168S) are regulator circuits for large current, medium current, and small current, respectively.
- the signal S1 is input to the regulator circuits VSETGEN_S (166S; for small current) and VRESETGEN_L (168L; for large current).
- VSETGEN_S 166S; for small current
- VRESETGEN_L 168L; for large current
- the signal S2 is input to the regulator circuits VSETGEN_M (166M; medium current) and VRESETGEN_M (168M; medium current).
- VSETGEN_M 166M; medium current
- VRESETGEN_M 168M; medium current
- the signal S3 is input to the regulator circuits VSETGEN_L (166L; for large current) and VRESETGEN_S (168S; for small current).
- VSETGEN_L 166L; for large current
- VRESETGEN_S 168S; for small current
- the voltage VSETREF serving as a reference voltage is input to the regulator circuit (166S, 166M, 166L) for the voltage VSET.
- a voltage VSETREF serving as a reference voltage is input to the regulator circuit (168S, 168M, 168L) for the voltage VRESET.
- NMOS transistors N1, N2, and N3 are connected to the ground lines S1, S2, and S3 supplied from the ratio comparison unit 142, respectively. Control signals / APREB are supplied to the gates of these NMOS transistors, respectively. As a result, during the precharge period shown in FIG. 9, the lines S1, S2, and S3 are pulled down to the low level, and all of the six regulator circuits included in the voltage regulator circuit 154 are held in an inoperative state.
- VSETGEN_S 166S; for small current
- VSETGEN_M 166M; for medium current
- VSETGEN_L 166L; for large current
- the drain of the PMOS transistor 171a is connected to the output terminal of the comparator 170a and the gate of the PMOS transistor 172a.
- the voltage VPP is supplied to the source of the PMOS transistor 171a.
- the signal S1 is supplied to the gate of the PMOS transistor 171a.
- the PMOS transistor 171a is turned on, and the gate of the PMOS transistor 172a is pulled up to the high level. Accordingly, the PMOS transistor (output transistor) 172a is turned off, and the regulator circuit VSETGEN_S (166S) is held in a non-operating state.
- the signal S1 is supplied to the comparator 170a, and when the S1 is at a low level (non-selected), the comparator 170a is stopped to reduce the current flowing by the comparator itself.
- VSETGEN_M (166M) and VSETGEN_L (166L) in FIGS. 6B and 6C have the same configuration as VSETGEN_S (166S) in FIG. .
- the current drive capabilities of the output transistors 172a, 172b, and 172c of the three regulator circuits are 172a, 172b, and 172c in ascending order.
- the current driving capability of a transistor can be changed by a gate width, a channel length, a threshold voltage, and the like. If the gate width is increased, the channel length is shortened, and the threshold voltage is decreased, the current driving capability increases. Conversely, if the gate width is decreased, the channel length is increased and the threshold voltage is increased, the current driving capability decreases. . Therefore, the current drive capability of the output transistors 172a, 172b, and 172c is set in the above order using one or more factors of the gate width, channel length, and threshold voltage.
- the configuration of the regulator circuit for the voltage VRESET is not shown, but is the same as the configuration of the regulator circuit for the voltage VSET in FIG. However, in the regulator circuit for the voltage VRESET, the voltage VRESETREF is input as the reference potential.
- 8-bit write data (11010111) is stored in the internal IO line in order from the left to IO_0, IO_1,. . , IO_6 and IO_7. Further, for the 8-bit data, all the column selection signals Y3_0-7 are made active, eight resistance change memory cells are selected by the upper column selection signals Y1 and Y2, and the data of each bit is written.
- FIG. 8 is a timing chart showing the operation of the semiconductor device 10 according to the first embodiment.
- FIG. 8 shows, in order from the top, a command (COM), a reset signal RESET0, column selection signals Y1, Y2, a column selection signal Y3, an IO line signal IO_0-7, a set signal SET0, and write data (Write data). Show.
- each operation at timings t1 to t6 in FIG. 8 will be described.
- an active command (not shown) is issued, a (sub) word line is selected, and then a PROG command is issued at the timing of time t1, as shown in FIG.
- the PROG command is a command for writing the write data into the memory cell.
- the column selection signals Y1, Y2, and Y3 are all in an unselected state and are at a low level. Therefore, the control signal C1 in FIG. 4 is at the Low level in all the cells, the bit line common source line connection switch of the Y switch in each bit unit is turned on, and all the bit lines BL_0-511 are connected to the common source line 4 And continuity.
- the reset signal RESET0 and the set signal SET0 are at the low level. Further, the potentials of the common source line 4 and all the bit lines BL_0-511 are kept at the low level.
- timings t2 to t3 are the operation period of the ratio detection unit 141 of the internal power generation circuit 32a described with reference to FIG. During the operation period, the ratio detection wiring 200 is precharged and discharged. As shown in FIG. 8, at timing t2, write data (Write data) is set, and the plurality of write registers 150 hold the write data (11010111). A signal corresponding to the write data is also output to the IO line (IO_0-7).
- the ratio of High bits in the plurality of write registers 150 is 0.75.
- the ratio detection wiring 200 is discharged at high speed after precharging, and ARSELREF (the potential of the ratio detection wiring 200) drops to a low voltage after discharge. Therefore, in the ratio comparison unit 142, S3 becomes High level, and in the voltage regulator circuit 154, the regulator circuit VSETGEN_L (166L; for large current) and VRESETGEN_S (168S; for small current) are selected. As a result, a voltage VSET with a high current supply capability and a voltage VRESET with a low current supply capability are output.
- RESET writing is started at timing t3.
- Column selection signals Y1 and Y2 are set, respectively, and all the column selection signals Y3_0-7 are set to High level (active), and eight bit lines are selected bit lines. Further, the reset signal RESET0 is set to the high level.
- the node NS of the source line driver (such as 1c in FIG. 4) becomes the potential VRESET and supplies the voltage VRESET to the common source line 4.
- the control signal C1 becomes High level
- the bit line selection switch 60 becomes conductive
- 8 The two selected bit lines are electrically connected to the write amplifiers (41a to 41h).
- the write amplifiers (41a to 41h) since the reset signal RESET0 is at the high level, the node Nout of the write amplifier corresponding to the IO_2 and IO_4 at the low level among the IO lines is electrically connected to the ground and becomes the potential 0. Become.
- the SET writing is started.
- the signals IO_0-7 of the eight IO lines hold the voltage corresponding to the signal of the same data pattern (11010111) as that at the time of RESET writing.
- the node NS of the source line driver (such as 1c in FIG. 4) changes to the potential 0 by changing the set signal SET0 to the High level, and the potential 0 is supplied to the common source line 4.
- the node Nout of the write amplifier corresponding to IO_0, IO_1, IO_3, IO_5, IO_6, and IO_7 that are at the high level among the IO lines is the voltage source. It conducts to VSET and becomes potential VSET.
- the selected bit lines corresponding to IO_0, IO_1, IO_3, IO_5, IO_6, and IO_7 are at the potential VSET, and the common source line 4 is at the potential 0 during the period from the timing t5 to t6. Then, the cell transistor corresponding to the selected sub word line WL is turned on, and the resistance changes in the direction from the common source line 4 to the selected bit line in the six resistance change memory cells corresponding to IO_0, IO_1, IO_3, IO_5, IO_6, and IO_7. Current flows through the variable element.
- the regulator circuit VSETGEN_L (166L) having a high current supply capability is selected, the ratio of the High bit is high, and even when SET write is performed to many memory cells, the current supply is insufficient.
- an appropriate current can be supplied from the write amplifier (such as 41a in FIG. 4) to the resistance variable element.
- timing t6 the signal that has been transitioned at the time of SET writing is restored to the same state as the initial state t1.
- the 8-bit write data is (11010111) and the High bit ratio is 0.75 is illustrated, but the High bit ratio of the 8-bit write data is not constant.
- the high bit ratio may be low as in (00010000), and the high bit ratio may be in the middle as in (11001010).
- the current supply amount of the voltage VRESET at the time of RESET write and the voltage at the time of SET write according to the ratio of the High bits is possible to appropriately set the current supply amount of VSET.
- the ratio detection unit 141 of the internal power generation circuit A can be composed of a PMOS transistor P1, a capacitor 164, and three NMOS transistors per write register, with a small chip area. Can be implemented.
- FIG. 8 shows the case where eight write data are simultaneously written in the resistance change type memory cell in the memory cell mat of FIG. 3, the present invention is not limited to this.
- n write registers 150 are used (n is an arbitrary natural number.
- the memory cells are arranged over a plurality of memory cell mats in the memory cell array 12. This can be applied to the case where writing is simultaneously performed on the n resistance change type memory cells.
- three regulator circuits having different current supply capabilities are prepared and switched, but the present invention is not limited to this.
- two regulator circuits having different current supply capabilities may be prepared and switched.
- four or more regulator circuits having different current supply capabilities may be prepared, and the current supply capability difference may be set more finely and switched.
- one regulator circuit is selected corresponding to the outputs S1, S2, and S3 of the ratio comparison unit 142, but the present invention is not limited to this.
- two or more regulator circuits may be selected in combination according to the output of the ratio comparison unit 142. Thereby, the current supply capability can be set more finely.
- FIG. 7 is a circuit diagram showing a regulator circuit (266S; for small current) of the voltage VSET in the semiconductor device according to the first modification of the first embodiment.
- the extraction circuit 190a is newly added to the regulator circuit (266S; for small current) of FIG.
- the extraction circuit 190a sets the wiring of the output voltage VSET to the ground and makes the wiring of the output voltage VSET conductive when VSET> VSETREF.
- This is a circuit for controlling the output voltage VSET to be equal to the reference voltage VSETREF by discharging to ground and reducing the output voltage VSET.
- the extraction circuit 190a includes a comparator 180a, NMOS transistors (181a and 182a), and an inverter circuit 183.
- the reference potential VSETREF is supplied to the inverting input terminal of the comparator 180a.
- the output voltage VSET of VSETGEN_S (266S) is fed back to the non-inverting input terminal of the comparator 180a.
- the drain of the NMOS transistor 181a is connected to the wiring of the output voltage VSET.
- the source of the NMOS transistor 181a is connected to the ground.
- the gate of the NMOS transistor 181a is connected to the output terminal of the comparator 180a.
- the drain of the NMOS transistor 182a is connected to the output terminal of the comparator 180a and the gate of the NMOS transistor 181a.
- the source of the NMOS transistor 182a is connected to the ground.
- the signal S1 is supplied to the gate of the NMOS transistor 182a through the inverter circuit 183a.
- S1 is at the low level (non-selected)
- the NMOS transistor 182a is turned on, and the gate of the NMOS transistor 181a is pulled down to the low level.
- the NMOS transistor 181a is turned off, and the regulator circuit VSETGEN_S (166S) is held in a non-operating state.
- the extraction circuit 190a when the output voltage VSET> VSETREF, the output voltage VSET can be matched with the reference voltage VSETREF at high speed and with high accuracy.
- FIG. 10 is a circuit diagram showing the internal power generation circuit A (132a) of the semiconductor device according to the second embodiment.
- the voltage regulator circuit 254 has a current supply capability of the voltage VRESET used for RESET writing. Without variable control, the voltage VRESET is generated only by the regulator circuit VRESETGEN_L (168L; for large current). Since the other points are the same as those in the first embodiment, the same reference numerals are assigned and duplicate descriptions are omitted.
- VRESETGEN_L 168L; for large current
- SET writing is performed on the resistance variable elements corresponding to the High bit in the write data.
- FIG. 10 the reason why the configuration of FIG. 10 is suitable for the write sequence of FIG. 11 will be described with reference to FIG. 11 while explaining the operation of the semiconductor device according to the second embodiment. Also in the second embodiment, it is assumed that eight write data (11010111) are written simultaneously, as in FIG. 8 (first embodiment).
- the ratio of the High bit in the plurality of write registers 150 is always 0, and the RESET write is always performed on the maximum number of memory cells (in this case, 8), so that the voltage regulator circuit 254 supplies the current.
- a voltage VRESET having a high capability may be output. Therefore, in the second embodiment, only VRESETGEN_L (168L; for large current) is provided as a regulator circuit for the voltage VRESET, and the voltage VRESET having a high current supply capability is always output. Therefore, the regulator circuit (168M, 168S) for the voltage VRESET in the first embodiment can be eliminated, and the circuit scale can be reduced.
- timings t14 to t15 are the same periods as the timings t2 to t3 in FIG. 8 (first embodiment). During this period, the ratio detection wiring 200 is precharged and discharged. The description of the operation during this period is omitted because it overlaps with that of the first embodiment.
- SET write is performed at timings t15 to t16.
- the operation during this period is the same as that at timings t5 to t6 in FIG. 8 (first embodiment), and a description thereof will be omitted.
- timing t16 the signal that was transitioned at the time of SET writing is restored to the same state as the initial state t11.
- the circuit scale of the voltage regulator circuit in addition to the effect of the first embodiment, an effect that the circuit scale of the voltage regulator circuit can be reduced is obtained.
- the voltage regulator circuit 254 of the second embodiment is suitable.
- the second embodiment can be modified as follows. That is, in the voltage regulator circuit, the voltage VSET at the time of SET writing may be configured only by a regulator circuit having a high current supply capability, and the current supply capability of the voltage VRESET at the time of RESET writing may be variably controlled.
- a voltage regulator circuit corresponds to the Low bit of the write data after performing SET write to the resistance variable element corresponding to all bits, regardless of the write data, instead of the write sequence of FIG. This is suitable for a writing sequence in which RESET writing is performed on the resistance variable element.
- the present disclosure can be applied to all memory systems that perform writing by supplying current to memory cells.
- it can be suitably used for a memory system in which the number of write bits is not constant.
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Abstract
本発明は、複数のメモリセルに同時に書き込みを行う半導体装置において、第1のデータを書き込むビット数が一定でない場合であっても、各メモリセルに安定して電流供給を行う。半導体装置は、複数のメモリセルと、該複数のメモリにそれぞれ書き込まれる複数のライトデータを保持する複数のライトレジスタと、該複数のライトレジスタに保持された複数のライトデータにおける第1のデータ及び第2のデータの比率を判定する比率判定回路と、第1のデータの書き込み時に使用する第1の電源電圧及び第2のデータの書き込み時に使用する第2の電源電圧を発生する電圧レギュレータ回路とを備える。ここで、該電圧レギュレータ回路は、比率判定回路の出力に基づいて、第1の電源電圧及び第2の電源電圧のうち少なくとも一方の電流供給能力を制御する。
Description
(関連出願についての記載)
本発明は、日本国特許出願:特願2013-081408号(2013年4月9日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置に関する。特に、本発明は、メモリセルに書き込み電流を供給する電源回路に関する。
本発明は、日本国特許出願:特願2013-081408号(2013年4月9日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置に関する。特に、本発明は、メモリセルに書き込み電流を供給する電源回路に関する。
メモリシステムの内部電源発生回路において、電流供給量が異なる2以上の回路を備え、モード設定(例えば、アクティブモードとスタンバイモード)により、該回路を切り替える方式が提案されている。このような内部電源発生回路によれば、動作モードに応じて電流供給を行うことで、消費電力の低減を図ることができる。
特許文献1は、アクティブ時用の電流供給能力の大きい回路(VDLACT)と、スタンバイ時用の電流供給能力の小さい回路(VDLSTY)と、を備えた内部電源発生回路を開示している(特許文献1の図1を参照)。
以下の分析は、本発明の観点から与えられる。
複数のメモリセルに同時に電流を供給して書き込みを行うメモリシステムにおいて、書き込むデータの論理値「1」(第1のデータ=Highビット。以下同じ)、論理値「0」(第2のデータ=Lowビット。以下同じ)の比率は、一定でないため、論理値「1」、「0」のいずれかを同時に書き込む際に、書き込むビット数は一定にならない。そのため、各メモリセルに供給される電流値が一定にならないという問題がある。結果として、書き込み後のメモリセルの状態にばらつきが発生したり、書き込みマージンがとれなくなったりする可能性がある。
特許文献1に記載された内部電源発生回路は、書き込むビット数に応じた電流供給量の制御を行っておらず、上記した問題は、解決されていない。
かくて、メモリセルに電流を供給して書き込みを行うメモリシステムにおいて、同時に書き込むビット数が一定でない場合であっても、各メモリセルに安定して電流供給を行うことが可能な内部電源発生回路の実現が期待されている。
本発明の第1の視点による半導体装置は、複数のメモリセルと、前記複数のメモリセルに其々書き込まれる複数のライトデータを保持する複数のライトレジスタと、前記複数のライトレジスタに保持された前記複数のライトデータにおける第1のデータ及び第2のデータの比率を判定する比率判定回路と、前記第1のデータの書き込み時に使用する第1の電源電圧、及び第2のデータの書き込み時に使用する第2の電源電圧を発生する電圧レギュレータ回路と、を備える。ここで、前記電圧レギュレータ回路は、前記比率判定回路の出力に基づいて、前記第1の電源電圧及び前記第2の電源電圧のうち少なくとも一方の電流供給能力を制御する。
本発明の半導体装置によれば、同時に書き込むビット数が一定でない場合であっても、各メモリセルに安定して電流供給を行うことに貢献しうる半導体装置を提供することができる。
まず、一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
一実施形態における半導体装置10は、図1に示すように、第1の電源電圧(図5の電圧VSET)及び第2の電源電圧(図5の電圧VRESET)を発生する内部電源発生回路A(32a)を備えた半導体装置である。ここで、半導体装置10の内部電源発生回路A(32a)は、図5に示すように、複数のメモリセルと、該複数のメモリセルに其々に書き込まれる複数のライトデータを保持する複数のライトレジスタ150と、複数のライトレジスタ150に保持された複数のライトデータにおける第1のデータ(例えば、Highビット)及び第2のデータ(例えば、Lowビット)の比率を判定する比率判定回路152と、第1のデータの書き込み時に使用する第1の電源電圧(電圧VSET)、及び第2のデータの書き込み時に使用する第2の電源電圧(電圧VRESET)を発生する電圧レギュレータ回路154と、を備える。ここで、該電圧レギュレータ回路154は、比率判定回路152の出力に基づいて、第1の電源電圧(電圧VSET)及び第2の電源電圧(電圧VRESET)のうち少なくとも一方の電流供給能力を制御する(図5の内部電源発生回路A(32a)では、第1の電源電圧及び第2の電源電圧の両方の電流供給能力を制御している。また、図10の内部電源発生回路A(132a)のように、いずれか一方の電源電圧(図11の場合は、第1の電源電圧)の電流供給能力だけを制御する構成も可能である。)。
上記の構成によれば、複数のメモリセルに同時に(同じタイミングにて)電流を供給して書き込みを行うメモリシステムにおいて、第1のデータ及び第2のデータの比率を判定し、該比率に基づいて書き込み時に供給する電源電圧の電流供給能力を制御するようにしたので、書き込むビット数が一定でない場合であっても、各メモリセルに対して安定して電流供給を行うことが可能になる。
上記電圧レギュレータ回路154は、図5に示すように、第1の電源電圧(電圧VSET)及び第2の電源電圧(電圧VRESET)に対して、電流供給能力の異なる2以上のレギュレータ回路(電圧VSETに対して、VSETGEN_L、VSETGEN_M、VSETGEN_S;電圧VRESETに対して、VRESETGEN_L、VRESETGEN_M、VRESETGEN_S)を備え、比率判定回路152の出力(S1、S2、S3)に基づいて、2以上のレギュレータ回路のうち、使用するレギュレータ回路を選択するようにしてもよい。
また、図10に示す電圧レギュレータ回路254のように、第1の電源電圧(電圧VSET)及び第2の電源電圧(電圧VRESET)の一方に対して、電流供給能力の異なる2以上のレギュレータ回路(図11では、電圧VSETに対して、VSETGEN_L、VSETGEN_M、VSETGEN_S)を備え、比率判定回路152の出力(S1、S2、S3)に基づいて、2以上のレギュレータ回路のうち、使用するレギュレータ回路を選択するようにしてもよい。
上記の2以上のレギュレータ回路の出力トランジスタ(図6の各レギュレータ回路VSETGEN_S、VSETGEN_M、VSETGEN_Lの出力トランジスタは、それぞれ172a~c)の電流駆動能力が互いに異なることが好ましい。
上記比率判定回路152は、図5に示すように、内部配線(比率検出用配線)200と、複数のライトレジスタ150が保持する複数のライトデータによりそれぞれ導通/非導通が制御される複数の第1スイッチ素子(NMOSトランジスタNa0~1023)と、を備え、複数の第1スイッチ素子の一端は、それぞれ内部配線(比率検出用配線)200と接続される。そして、内部配線(比率検出用配線)200は所定の電位VDDでプリチャージされ、プリチャージされた電荷を複数の第1スイッチ素子のうち、導通状態の第1スイッチ素子を介して放電したときの内部配線(比率検出用配線)200の電位(図9のARSELREF)により、上記比率を判定するようにしてもよい。
上記比率判定回路152において、図5に示すように、複数の第1スイッチ素子(NMOSトランジスタNa0~1023)のそれぞれに対して、直列に定電流源(NMOSトランジスタNc0~1023)が接続されるようにしてもよい。
上記比率判定回路152は、図5に示すように、2つの入力端子の電位を比較する1以上のコンパレータ(156a~c)をさらに備え、各々のコンパレータの一方の入力端子に比率検出用配線200が接続され、各々のコンパレータの他方の入力端子に1以上の基準電位(VCREF1、VCREF2等)のいずれかが供給され、各々のコンパレータ(156a~c)の出力に基づいて、比率検出用配線200の電位(図10のARSELREF)と1以上の基準電位(VCREF1、VCREF2等)との大小関係を出力するようにしてもよい。
上記比率判定回路152は、図5に示すように、遅延回路158をさらに備え、プリチャージを終えたタイミングから遅延回路158により発生された遅延時間後(図9におけるτの経過後)に、コンパレータ(156a~c)による比較を行うようにしてもよい。
上記電圧レギュレータ回路154は、図5に示すように、比率判定回路152が出力する大小関係(例えば、比率検出用配線200の電位と、基準電位VCREF1、VCREF2との大小関係)に応じて、2以上のレギュレータ回路(電圧VSETに対して、図5のVSETGEN_L、VSETGEN_M、VSETGEN_S;電圧VRESETに対して、図5のVRESETGEN_L、VRESETGEN_M、VRESETGEN_S)のうち、使用するレギュレータ回路を選択するようにしてもよい。
図10に示す電圧レギュレータ回路254のように、第1の電源電圧(電圧VSET)に対する電流供給能力の異なる2以上のレギュレータ回路(VSETGEN_S、VSETGEN_M、VSETGEN_L)と、第2の電源電圧(電圧VRESET)に対する1つのみのレギュレータ回路(VRESETGEN_L)を備え、第1及び第2のデータ其々に対応する複数のメモリセルに、第2の電源電圧(電圧VRESET)を供給して第2のデータの書き込みを行った後、第1のデータに対応するメモリセルに、第1の電源電圧(電圧VSET)を供給して第1のデータの書き込みを行うようにしてもよい。
また、図10とは逆に、電圧レギュレータ回路は、第2の電源電圧(電圧VRESET)に対する電流供給能力の異なる2以上のレギュレータ回路と、第1の電源電圧(電圧VSET)に対する1つのみのレギュレータ回路を備え、第1及び第2のデータ其々に対応する複数のメモリセルに、第1の電源電圧(電圧VSET)を供給して第1のデータの書き込みを行った後、第2のデータに対応するメモリセルに、第2の電源電圧(電圧VRESET)を供給して第2のデータの書き込みを行うようにしてもよい。
上記メモリセルは、第1及び第2のデータに其々に対応して、互いに異なる抵抗状態(例えば、第1のデータを書き込む場合、低抵抗状態;第2のデータを書き込む場合、高抵抗状態)に書き込まれる抵抗変化型素子(図4の81、82等)を有するものであってもよい。
以下、本願開示の各実施形態について、図面を参照して詳しく説明する。
[第1の実施形態]
(第1の実施形態の構成)
第1の実施形態の構成について、図1を参照しながら説明する。図1は、第1の実施形態に係る半導体装置10全体のブロック図である。
(第1の実施形態の構成)
第1の実施形態の構成について、図1を参照しながら説明する。図1は、第1の実施形態に係る半導体装置10全体のブロック図である。
図1において、メモリセルアレイ12は、二次元的に配置された複数の抵抗変化型メモリセル(図4の71、72等)を具備している。各抵抗変化型メモリセルは、抵抗変化型素子(ReRAM;Resistive Random Access Memory)(図4の81、82等)とセルトランジスタ(図4の104、105等)で構成される。ここで、抵抗変化型素子(ReRAM)は、例えば、下部電極と金属酸化物と上部電極の積層構造を有し、下部電極と上部電極の間に電気的ストレスを印加することにより抵抗特性が変化する記憶素子である。各抵抗変化型素子は、高抵抗状態と低抵抗状態のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。また、セルトランジスタ(図4の104、105等)は、電流制御の観点からNMOSトランジスタが好適であるが、例えばバイポーラトランジスタ等も適用可能である。半導体装置10は、メモリセルアレイ12の中でアクセスする抵抗変化型メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるSET書き込み、低抵抗状態を高抵抗状態に変化させるRESET書き込み、抵抗状態の読み出しの動作を行う。ここで、本明細書では、低抵抗状態を「1」、高抵抗状態を「0」とする。すなわち、SET書き込みは「1」をライトする動作であり、RESET書き込みは「0」をライトする動作である。
図1において、メモリセルアレイ12以外のブロックは、メモリセルアレイ12に対して、上記の動作を制御している。
まず、アドレス入力回路14は、アクセスする抵抗変化型メモリセルのアドレスADDを入力する。次に、アドレスラッチ回路16は、入力されたアドレスADDをラッチし、ロウアドレスADD_rowと、カラムアドレスADD_columnに分離して、ロウ制御回路26、カラム制御回路24に夫々、供給する。
ここで、ロウ制御回路26は、不図示のロウデコーダを有し、ロウアドレスADD_rowからロウ選択信号をデコードする。上記ロウ選択信号により選択された(サブ)ワード線(以降、「選択(サブ)ワード線」という)がアクティブになる。また、カラム制御回路24は、不図示のカラムデコーダを有し、カラムアドレスADD_columnからカラム選択信号をデコードする。上記カラム選択信号により選択されたビット線(以降、「選択ビット線」という)がアクティブになる。
メモリセルアレイ12内の複数の抵抗変化型メモリセルは、複数の(サブ)ワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択(サブ)ワード線と選択ビット線の両方に接続されている抵抗変化型メモリセルが選択され、アクセスされる。具体的には、例えば、図4のBL0が選択ビット線、図4の(サブ)ワード線WLが選択(サブ)ワード線の場合、セルトランジスタ104はオン状態であり、共通ソース線4と選択ビット線BL0の間に電圧を印加して、抵抗変化型メモリセル71の抵抗変化型素子81に電流を流すことで、書き込み動作を行う。
クロック入力回路34は、外部から半導体装置10に供給される相補の外部クロック信号CK、/CKを受け、内部クロックICLKを生成して、タイミングジェネレータ38に供給する。タイミングジェネレータ38は、内部クロックICLKを基に、半導体装置10内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の/はLowレベルがアクティブの信号であることを示している。
データ入出力端子DQは入出力回路30と接続され、データ入出力端子DQに書き込みデータが入力されると、書き込みデータが入出力回路30に取り込まれる。また、入出力回路30はデータレジスタ28と接続され、取り込まれた書き込みデータを、一旦、データレジスタ28に保存する。その後、データレジスタ28に保存された書き込みデータを、所定のタイミングでメモリセルアレイ12内部のIO線(図3のIO_0-7等)に出力する。そして、各IO線の信号は、ライトアンプ(WAMP;図3の41a~h等)に供給される。
次に、コマンド入力回路18は、制御信号として、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE等を入力する。コマンドデコード回路20は、これらの信号/RAS、/CAS、/WE等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置10内の各部に出力する。
次に、内部電源発生回路32は、図1に示すように、内部電源発生回路A(32a)及び内部電源発生回路B(32b)からなる2つのブロックで構成されている。ここで、内部電源発生回路B(32b)は、外部から供給される電源VDD、VSSを入力し、半導体装置10内の各部で必要な電圧VPP、VRERD、VPERI等を生成し、各部へ供給する。
一方、内部電源発生回路A(32a)は、外部から供給される電源VDD、VSSを入力し、電圧VSET(第1の電源電圧)及び電圧VRESET(第2の電源電圧)を生成し、メモリセルアレイ12に供給する。ここで、電圧VSETは、ライトアンプ(図3の41a~h等)に供給され、SET書き込み時に使用される。また、電圧VRESETは、ソース線ドライバ(図2の1a~j、2a~j、3a~j等)に供給され、RESET書き込み時に使用される。内部電源発生回路A(32a)では、データレジスタ28から供給される1024ビットData_0-1023に基づいて、電圧VSET及び電圧VRESETの電流供給能力を制御している(詳細は後述)。
次に、図2を参照し、メモリセルアレイ12の構成について、より詳細に説明する。図2に示すように、メモリセルアレイ12は、複数のメモリセルマット(7a~7d、8a~8d、9a~9d)を含んで構成される。これらのメモリセルマットは、二次元的に配置され、図2では、メモリセルアレイ12が4行M列のメモリセルマットで構成される場合を例示している。但し、メモリセルマットの配置は、それに限定されず、任意の配置が可能である。
図2に示すように、4行M列のメモリセルマットは列単位の領域に分けられ、夫々の領域ごとにソース線が共通化される。具体的には、第0列のメモリセルマットには共通ソース線4が配設され、第1列のメモリセルマットには共通ソース線5が配設され、第M-1列のメモリセルマットには共通ソース線6が配設されている。
同図上では、列単位の領域内でソース線が行方向に5本、列方向に2本、配置されるように示されているが、共通ソース線(4、5、6)は、実際には、例えば、共通の拡散層、又は1層ベタの配線で構成される。
また、各メモリセルマットの両サイドには、Yスイッチ群(YSW群)、及びライトアンプ群(WAMP群)が配置されている。
また、ワード線は、メインワード線とサブワード線による階層構造となっており、メインワード線ドライバ(MWD)は、列毎に1つ配置され、サブワード線ドライバ(SWD)は、メモリセルマット毎に配置されている。この階層構造において、抵抗変化型メモリセルに直接接続されるのは、サブワード線である。
また、各メモリセルマットに対して、少なくとも1つ以上のソース線ドライバを配置することが、安定な電流供給の観点から望ましく、図2に示すように、第1の実施形態では、各メモリセルマットのサブワード線ドライバSWD(21a~21d、23a~23d、25a~25d)の両サイドにソース線ドライバ(1a~1j、2a~2j、3a~3j)を配置している。但し、それに限定されず、ソース線ドライバは、任意の配置が可能である。
次に、図3を参照し、1つのメモリセルマット7a、即ち、0行0列のメモリセルマットに関連する部分(図2の一点鎖線内)について、その構成をより詳細に説明する。図3において、メモリセルマット7aは、二次元的に配置された抵抗変化型メモリセルを有している。ロウアドレスADD_rowは9ビットであり、9ビットのうちの6ビットがメインワード線の1つを選択するのに用いられる。また、残りの3ビットがロウ選択信号FX_0-7の1つを選択するのに用いられ、サブワード線ドライバ21aに供給される。
一方、カラムアドレスADD_columnも9ビットであるが、3ビット毎に分離したADD_column_h、ADD_column_m、ADD_column_lに対して、夫々デコードする。ここで、ADD_column_hは上位側3ビットであり、ADD_column_lは下位側3ビットである。また、ADD_column_mは、残りの中間の3ビットである。そして、ADD_column_hをデコードした8本のカラム選択信号をY1_0-7、ADD_column_mをデコードした8本のカラム選択信号をY2_0-7、ADD_column_lをデコードした8本のカラム選択信号をY3_0-7とする。
上記したロウ選択信号FX_0-7による選択(サブ)ワード線と、上記したカラム選択信号Y1_0-7、Y2_0-7、Y3_0-7による選択ビット線の交点に位置する抵抗変化型メモリセルがアクセスされる。
また、図2のメモリセルマット7aの両サイドに配置された2つのライトアンプ群(WAMP群)は、図3に示すように、一方が、4つのライトアンプ(41a、41c、41e、41g)を含み、他方が、4つのライトアンプ(41b、41d、41f、41h)を含んでいる。
また、図2のメモリセルマット7aの両サイドに配置された2つのYスイッチ群(YSW群)は、図3において、一方のYスイッチ群は、4つのYスイッチ(51a、51c、51e、51g)を含み、他方のYスイッチ群は、4つのYスイッチ(51b、51d、51f、51h)を含んでいる。
また、図2のメモリセルマット7aに隣接して配置されている4つのソース線ドライバ(1a、1b、1c、1d)のうち、図3では、ソース線ドライバ1c、1dを示している(ソース線ドライバ1a、1bは図3には不図示であるが、実際にはメモリセルマット7aに隣接して接続されている)。
共通ソース線4の電位を制御するソース線ドライバ(1c、1d)には、図示されない制御回路から、制御信号として、セット信号SET0、リセット信号RESET0が供給される。一方、選択ビット線の電位を制御するライトアンプ(41a~41h)にも、該制御回路から、制御信号として、セット信号SET0、リセット信号RESET0が供給される。
また、図3において、8本のIO線(IO_0-7)が配線されている。8本のIO線(IO_0-7)は、外部入出力端子DQから入出力回路30、及びデータレジスタ28を介して入力される8ビットの書き込みデータの各ビットに対応した信号を保持する。そして、8ビットの書き込みが終了し、外部入出力端子DQから次の8ビットの書き込みデータが入力されると、8本のIO線(IO_0-7)の信号は更新される。
次に、カラム選択信号Y1、Y2、Y3と、選択ビット線の関係について、詳細に説明する。512本のビット線BL_0-511は、64本のビット線からなる8つのグループに分割される。第1のグループはBL_0-63、第2のグループはBL_64-127、第3のグループはBL_128-191、第4のグループはBL_192-255、第5のグループはBL_256-319、第6のグループはBL_320-383、第7のグループはBL_384-447、第8のグループはBL_448-511である。
上記第1~第8のグループのうち、どのグループを選択するかは、カラム選択信号Y1_0-7により決められる。図3に示すように、第1のグループのビット線BL_0-63に接続されている8つのYスイッチ(51a~51h)に対して、カラム選択信号Y1_0が供給される。それにより、カラム選択信号Y1_0がアクティブの場合、第1のグループのビット線BL_0-63が、選択される。同様に、カラム選択信号Y1_1、Y1_2、...、Y1_7に対して、第2のグループ、第3のグループ、...、第8のグループのビット線が、夫々選択される。
次に、各グループ内において、8つのYスイッチのうち、どのYスイッチを選択するかは、カラム選択信号Y3_0-7により決められる。例えば、図3に示すように、第1のグループの場合、8つのYスイッチ51a~51hに対して、カラム選択信号Y3_0~Y3_7を夫々供給し、カラム選択信号Y3_0-7のうちアクティブとなる配線に接続されたYスイッチを選択している。
また、図3に示すように、偶数番目のビット線と、奇数番目のビット線は、交互に両サイドのYスイッチに振り分けられ配線される。各Yスイッチは、8本のビット線と接続される。具体的には、Yスイッチ51aは、ビット線BL0、BL2、...、BL14と接続される。Yスイッチ51bは、ビット線BL1、BL3、....、BL15と接続される。Yスイッチ51cは、ビット線BL16、BL18、....、BL30と接続される。Yスイッチ51dは、ビット線BL17、BL19、....、BL31と接続される。Yスイッチ51eは、ビット線BL32、BL34、....、BL46と接続される。Yスイッチ51fは、ビット線BL33、BL35、....、BL47と接続される。Yスイッチ51gは、ビット線BL48、BL50、....、BL62と接続される。Yスイッチ51hは、ビット線BL49、BL51、....、BL63と接続される。
次に、各Yスイッチ内で、どのビット線を選択するかは、各Yスイッチに供給されるカラム選択信号Y2_0-7により決められる。例えば、Yスイッチ51aにおいて、カラム選択信号Y2_0-7に基づいて、ビット線BL0、BL2、....、BL14のいずれかが選択される。具体的には、Y2_0がアクティブの場合、ビット線BL0が選択され、Y2_1がアクティブの場合、ビット線BL2が選択され、Y2_7がアクティブの場合、ビット線BL14が選択される。
以上説明したように、カラム選択信号Y1、Y2、Y3に基づいて、1つのビット線が選択ビット線として選択される。しかしながら、図3において、複数のビット線を選択ビット線とすることも可能である。例えば、カラム選択信号Y3_0-7を全て、Highレベル(アクティブ)に設定すると、各グループ内の8つのYスイッチから、各々1本ずつのビット線を選択ビット線とすることができる。このようにすることで、8つの抵抗変化型メモリセルを同時にアクセスすることができる。
また、図3に示すように、各Yスイッチ(51a~51h等)に対して、夫々、ライトアンプ(41a~41h等)を設けているので、複数の選択ビット線に対して同時に電圧供給を行う能力が確保されている。
次に、図4を参照し、ソース線ドライバ1c、ビット単位のYスイッチ52、ライトアンプ41aの構成について、より詳細に説明する。図4は、図3において破線枠の領域を詳細に示したブロック図である。但し、図4では、Yスイッチ51aに含まれる8つのビット単位のYスイッチのうち、1つのビット単位のYスイッチ52のみを示している。また、ビット単位のYスイッチ52にビット線BL_0を介して、抵抗変化型メモリセル71が、接続されていることを示している。
図4において、ソース線ドライバ1cは、PMOSトランジスタ93と、NMOSトランジスタ102と、インバータ回路91と、を含んで構成される。PMOSトランジスタ93と、NMOSトランジスタ102は、電圧源VRESETと接地との間に直列に接続される。具体的には、PMOSトランジスタ93のソースが電圧源VRESETと接続され、PMOSトランジスタ93のドレインとNMOSトランジスタ102のドレインは共にノードNSに接続され、NMOSトランジスタ102のソースは接地と接続される。また、PMOSトランジスタ93のゲートはインバータ回路91を介してリセット信号RESET0の配線と接続される。また、NMOSトランジスタ102のゲートはセット信号SET0の配線と接続される。そして、ノードNSは、共通ソース線4と接続される。
次に、ビット単位のYスイッチ52の構成を詳細に説明する。ビット単位のYスイッチ52は、ビット線選択スイッチ60と、ビット線共通ソース線接続スイッチ61と、インバータ回路62、64と、NAND回路263とで構成される。ここで、ビット線選択スイッチ60と、ビット線共通ソース線接続スイッチ61は、いずれも、PMOSトランジスタとNMOSトランジスタにより構成されるトランスファゲートである。ビット線選択スイッチ60は、ライトアンプ41aの出力と、ビット線BL0との導通/非導通を制御するスイッチである。一方、ビット線共通ソース線接続スイッチ61は、共通ソース線4とビット線BL0との導通/非導通を制御するスイッチである。
ビット線選択スイッチ60と、ビット線共通ソース線接続スイッチ61は、いずれも、インバータ回路64の出力である制御信号C1により、相補に制御される。具体的には、制御信号C1がHighレベルのとき、ビット線選択スイッチ60は導通状態になり、ビット線共通ソース線接続スイッチ61は非導通状態になる。その結果、ビット線BL0はライトアンプ41aと導通する。一方、制御信号C1がLowレベルのとき、ビット線選択スイッチ60は非導通状態になり、ビット線共通ソース線接続スイッチ61は導通状態になる。その結果、ビット線BL0は共通ソース線4と導通する。
次に、制御信号C1の生成に関連した部分の構成について説明する。NAND回路263の3つの入力端子には、カラム選択信号Y1_0、Y2_0、Y3_0が入力される。カラム選択信号Y1_0=Y2_0=Y3_0=1の場合に、制御信号C1=1となり、ビット線BL0はライトアンプ41aと導通し、選択ビット線となる。また、上記以外の場合には、制御信号C1=0となり、ビット線BL0は選択ビット線とならずに、共通ソース線4側と導通する。
尚、図4では、ビット単位のYスイッチ52について説明したが、その他のビット単位のYスイッチの構成は、ビット単位のYスイッチ52と同じであり、Y1_i、Y2_j、Y3_k(i、j、k=0~7)の組み合わせのカラム選択信号がそれぞれ供給される点が異なるだけである。
次に、図4のライトアンプ(WAMP)41aの構成について説明する。ライトアンプ(WAMP)41aは、SET書き込み時及びRESET書き込み時に、ビット単位のYスイッチ(52等)を介して、抵抗変化型素子(81、82等)に書き込み電流を供給する。尚、図3における半導体装置10に含まれる各ライトアンプ(WAMP)の構成は、図5に示すライトアンプ(WAMP)41aの構成と同じである。図5に示すように、ライトアンプ41aは、PMOSトランジスタ94、NMOSトランジスタ95~97、及びインバータ回路98を含んで構成される。電圧源VSETと接地の間に、PMOSトランジスタ94、及びNMOSトランジスタ95~97は直列に接続される。PMOSトランジスタ94及びNMOSトランジスタ96のゲートはインバータ回路98を介してIO_0の配線と接続される。また、NMOSトランジスタ95のゲートは、セット信号SET0の配線と接続される。また、NMOSトランジスタ97のゲートは、リセット信号RESET0の配線と接続される。
上記の構成により、ライトアンプ41aにおいて、IO_0がHighレベルで、且つ、セット信号SET0がHighレベルのとき、PMOSトランジスタ94及びNMOSトランジスタ95がオン、NMOSトランジスタ96、97がオフとなる。これにより、OUT_0の配線に電圧VSETが供給される。一方、IO_0がLowレベルで、且つ、リセット信号RESET0がHighレベルのとき、PMOSトランジスタ94及びNMOSトランジスタ95がオフ、NMOSトランジスタ96、97がオンとなる。これにより、OUT_0の配線はグランドと導通する。また、上記以外の場合には、電圧源VSETとノードNoutの間、及びノードNoutとグランドの間は、いずれも非導通となり、電流の流れる経路がないため、抵抗変化型素子(図4の81、82等)に電流は流れない。
図4に示すように、ライトアンプ41aのノードNoutは、OUT_0の配線を介してビット単位のYスイッチ52と接続される。SET書き込み時には、ライトアンプ41aは、OUT_0の配線を介して、抵抗変化型メモリセル71の一端(図4のA)に電圧VSETを印加し、抵抗変化型素子81に書き込み電流を供給する。また、SET書き込み時には、ソース線ドライバ1cのノードNSはグランドと導通している。これにより、図4のAからBの方向に電流が流れてSET書き込みが行われる。一方、RESET書き込み時には、ソース線ドライバ1cは抵抗変化型メモリセル71の他端(図4のB)に電圧VRESETを印加し、抵抗変化型素子81に書き込み電流を供給する。それにより、図4のBからAの方向に電流が流れ、ライトアンプ41aはOUT_0の配線を介してその電流をグランドに引き込む。これによりRESET書き込みが行われる。
次に、図5を参照しながら、内部電源発生回路A(32a)の構成について説明する。図5は、第1の実施形態に係る半導体装置10の内部電源発生回路A(32a)を示す回路図である。図5に示すように、内部電源発生回路A(32a)は、複数のライトレジスタ150、比率判定回路152、及び電圧レギュレータ回路154により構成される。
図1に示すように、データレジスタ28は複数のライトデータを一時保存しているレジスタである。データレジスタ28は、一時保存した複数のライトデータのうち、メモリセルアレイ12に書き込む1024ビットのライトデータData_0-1023を内部電源発生回路32に転送する。内部電源発生回路A(32a)の各ライトレジスタ150は、転送された1024ビットのライトデータData_0-1023を保持する。尚、本実施形態では、同時に1024ビットの書き込みを行うことを想定しているが、それに限定されず、同時に書き込むビット数を任意数とすることができる。該ビット数に応じて、信号Dataのビット幅、及びライトレジスタ150の数を設定すればよい。
図5に示すように、各ライトレジスタ150のデータに対応して、1024本のEIO配線(EIO<0>~<1023>)に電圧が出力される。EIO配線には、ライトレジスタ150がHighビット(データ「1」)の場合、Highレベルの電圧が出力され、ライトレジスタ150がLowビット(データ「0」)の場合、Lowレベルの電圧が出力される。
次に、比率判定回路152について説明する。比率判定回路152は、複数のライトレジスタ150におけるHighビットの比率を判定する機能を有する。尚、図5では、Highビットの比率を判定しているが、Lowビットの比率を判定するように構成することも可能である。
図5に示すように、比率判定回路152は、比率検出部141と比率比較部142とにより構成される。比率検出部141は、比率検出用配線200、NMOSトランジスタ(第1スイッチ素子)Na0~1023、NMOSトランジスタNb0~1023、NMOSトランジスタNc0~1023、PMOSトランジスタP1、キャパシタ164を含んで構成される。ここで、3つのNMOSトランジスタ(Nai、Nbi、Nci、i=0~1023)は、それぞれ、比率検出用配線200とグランドの間に直列に接続される。また、NMOSトランジスタNai(i=0~1023)のゲートは、それぞれ対応するEIO<i>(i=0~1023)の配線と接続される。また、NMOSトランジスタNbi(i=0~1023)のゲートには、制御信号DECが供給される。また、NMOSトランジスタNci(i=0~1023)のゲートには、バイアス電圧VINTREFが供給され、NMOSトランジスタNci(i=0~1023)は、定電流源として動作する。
また、PMOSトランジスタP1は、電源VDD(例えば、1.5V程度)と比率検出用配線200の間に接続され、PMOSトランジスタP1のゲートには、制御信号APREBが印加される。
次に、図9を参照しながら、比率検出部141の動作について説明する。まず、制御信号APREBをLowレベルにして、PMOSトランジスタP1をオンし、比率検出用配線200とキャパシタ164を電位VDDでプリチャージする。これにより、図9に示すように、比率検出用配線200の電位は、電位VDDまで上昇する。
次に、制御信号APREBをHighレベルに戻してプリチャージ期間を終了すると共に、制御信号DECをHighレベルにする。これにより、NMOSトランジスタNbi(i=0~1023)はオンする。また、NMOSトランジスタNai(i=0~1023)のうち、EIO<i>(i=0~1023)の電圧がHighレベルに対応するNMOSトランジスタが、オンする。これにより、EIO<i>(i=0~1023)の電圧がHighレベルに対応する3つのNMOSトランジスタNai、Nbi、Nciは導通し、電流が流れるパスが形成される。
上記の電流の流れるパスを介して、プリチャージされた電荷が放電される。ここで、複数のライトレジスタ150におけるHighビットの比率が大きいほど、NMOSトランジスタNai(i=0~1023)のうちでオンする数が増え、電流の流れるパスが増えるため、放電の速度は速くなる。一方、複数のライトレジスタ150におけるHighビットの比率が小さい場合には、NMOSトランジスタNai(i=0~1023)のうちでオンする数が少なく、電流の流れるパスが少ないため、放電の速度は遅くなる。図10には、3通りのHighビットの比率に対して、放電時のARSELREF(比率検出用配線200の電位)の波形を示している。
NMOSトランジスタNci(i=0~1023)は、定電流源として動作し、放電時に流れる電流を安定させている。
また、制御信号DECは、遅延回路158が出力する所定時間τ後に、Lowレベルに戻り、放電の動作が終了する。図9に示すように、Highビットの比率が小さい場合、中くらいの場合、大きい場合に、所定時間τ後のARSELREFの電位は、それぞれV1、V2、V3になっている。
以上のように、比率判定回路152の比率検出部141では、図9で説明したように、複数のライトレジスタ150におけるHighビットの比率に応じて、比率検出用配線200の電位(図9のV1、V2、V3等)を出力している。
次に、図5に戻って、比率判定回路152の比率比較部142について説明する。比率比較部142は、比率検出部141が出力した放電後の比率検出用配線200の電位と、基準電位との大小関係を出力する機能を有する。ここで、比較する基準電位は、複数であってもよく、図5では、比率検出用配線200の電位を2つの基準電位VCREF1(例えば、0.75V程度)、VCREF2(例えば、1.2V程度)と比較している。
図5において、比率比較部142は、コンパレータ156a、156b、156c、インバータ回路160、AND回路162を含んで構成される。コンパレータ156aの非反転入力端子は、比率検出用配線200と接続される。コンパレータ156aの反転入力端子には、基準電位VCREF2が供給される。これにより、コンパレータ156aの出力S1は、ARSELREF≧VCREF2のとき、Highレベルになり、それ以外のとき、Lowレベルになる。
コンパレータ156bの非反転入力端子は、比率検出用配線200と接続される。また、コンパレータ156bの反転入力端子には、基準電位VCREF1が供給される。これにより、コンパレータ156bの出力は、ARSELREF≧VCREF1のとき、Highレベルになり、それ以外のとき、Lowレベルになる。また、AND回路162の一方の入力端子には、インバータ回路160を介して、コンパレータ156aの出力S1が供給され、AND回路162の他方の入力端子は、コンパレータ156bの出力端子と接続される。これにより、AND回路162の出力S2は、VCREF1≦ARSELREF<VCREF2のときに、Highレベルになり、それ以外のときに、Lowレベルになる。
コンパレータ156cの反転入力端子は、比率検出用配線200と接続される。また、コンパレータの非反転入力端子には、基準電位VCREF1が供給される。これにより、コンパレータ156cの出力S3は、ARSELREF<VCREF1のときに、Highレベルになり、それ以外のときに、Lowレベルになる。尚、コンパレータ156cを設ける代わりにコンパレータ156bの反転出力をS3に接続しても良い。
以上を纏めると、比率比較部142は、電荷放電後のARSELREF(比率検出用配線200の電位)と、基準電位VCREF1、VCREF2との大小関係を以下のように出力する。即ち、出力S1、S2、S3は、それぞれ、ARSELREF≧VCREF2のとき、VCREF1≦ARSELREF<VCREF2のとき、ARSELREF<VCREF1のときに、Highレベルを出力し、それ以外のときはLowレベルを出力する。尚、上記の大小関係において、≧と>の間、及び≦と<の間には、実質的に差はなく、どちらに判定されてもよい。
次に、電圧レギュレータ回路154について説明する。電圧レギュレータ回路154は、SET書き込み時に使用する電圧VSET(第1の電源電圧)、RESET書き込み時に使用する電圧VRESET(第2の電源電圧)を発生し、メモリセルアレイ12のライトアンプ(図3の41a~h等)及びソース線ドライバ(図3の1c等)に供給する機能を有している。
図5に示すように、電圧レギュレータ回路154は、電圧VSETを発生する3つのレギュレータ回路であるVSETGEN_S(166S)、VSETGEN_M(166M)、VSETGEN_L(166L)を備えている。ここで、3つのレギュレータ回路の電流供給能力は、大きい順に、VSETGEN_L(166L)、VSETGEN_M(166M)、VSETGEN_S(166S)である。即ち、VSETGEN_L(166L)、VSETGEN_M(166M)、VSETGEN_S(166S)は、それぞれ、大電流用、中電流用、小電流用のレギュレータ回路である。
また、電圧レギュレータ回路154は、電圧VRESETを発生する3つのレギュレータ回路であるVRESETGEN_S(168S)、VRESETGEN_M(168M)、VRESETGEN_L(168L)を備えている。ここで、3つのレギュレータ回路の電流供給能力は、大きい順に、VRESETGEN_L(168L)、VRESETGEN_M(168M)、VRESETGEN_S(168S)である。即ち、VRESETGEN_L(168L)、VRESETGEN_M(168M)、VRESETGEN_S(168S)は、それぞれ、大電流用、中電流用、小電流用のレギュレータ回路である。
図5に示すように、レギュレータ回路VSETGEN_S(166S;小電流用)及びVRESETGEN_L(168L;大電流用)には、信号S1が入力される。これにより、複数のライトレジスタ150におけるHighビットの比率が低く、信号S1がHighレベルとなる場合には、電圧VSETの電流供給能力が小さいレギュレータ回路VSETGEN_S(166S;小電流用)、及び電圧VRESETの電流供給能力が大きいレギュレータ回路VRESETGEN_L(168L;大電流用)が選択される。
また、レギュレータ回路VSETGEN_M(166M;中電流用)及びVRESETGEN_M(168M;中電流用)には、信号S2が入力される。これにより、複数のライトレジスタ150におけるHighビットの比率が中位で、信号S2がHighレベルとなる場合には、電圧VSETの電流供給能力が中間のレギュレータ回路VSETGEN_M(166M;中電流用)、及び電圧VRESETの電流供給能力が中間のレギュレータ回路VRESETGEN_M(168M;中電流用)が選択される。
また、レギュレータ回路VSETGEN_L(166L;大電流用)及びVRESETGEN_S(168S;小電流用)には、信号S3が入力される。これにより、複数のライトレジスタ150におけるHighビットの比率が高く、信号S3がHighレベルとなる場合には、電圧VSETの電流供給能力が大きいレギュレータ回路VSETGEN_L(166L;大電流用)、及び電圧VRESETの電流供給能力が小さいレギュレータ回路VRESETGEN_S(168S;小電流用)が選択される。
電圧VSET用のレギュレータ回路(166S、166M、166L)には、基準電圧となる電圧VSETREFが入力される。電圧VRESET用のレギュレータ回路(168S、168M、168L)には、基準電圧となる電圧VSETREFが入力される。
また、比率比較部142から供給されるS1、S2、S3の配線には、それぞれ、グランドとの間に、NMOSトランジスタN1、N2、N3が接続される。これらのNMOSトランジスタのゲートには、それぞれ制御信号/APREBが供給される。これにより、図9に示したプリチャージ期間に、S1、S2、S3の配線がLowレベルにプルダウンされ、電圧レギュレータ回路154に含まれる6つのレギュレータ回路をいずれも非動作状態に保持している。
次に、図6を参照しながら、電圧VSET用のレギュレータ回路の構成について説明する。図6(A)、(B)、(C)は、それぞれ、VSETGEN_S(166S;小電流用)、VSETGEN_M(166M;中電流用)、VSETGEN_L(166L;大電流用)の回路図である。
図6(A)において、VSETGEN_S(166S)は、コンパレータ170a、PMOSトランジスタ171a、172aにより構成される。コンパレータ170aの反転入力端子には基準電位VSETREFが供給される。また、コンパレータ170aの非反転入力端子にはVSETGEN_S(166S)の出力VSETがフィードバック入力される。PMOSトランジスタ(出力トランジスタ)172aのドレインは、出力電圧VSETの配線と接続される。また、PMOSトランジスタ172aのソースには電圧VPPが供給される。また、PMOSトランジスタ172aのゲートはコンパレータ170aの出力端子と接続される。上記の構成により、出力電圧VSET<VSETREFの場合に、PMOSトランジスタ172aはオンし、電圧源VPPがPMOSトランジスタ172aを介して出力電圧VSETの配線をチャージすることにより、出力電圧VSETが基準電位VSETREFと一致するように制御がなされる。
また、PMOSトランジスタ171aのドレインは、コンパレータ170aの出力端子、及びPMOSトランジスタ172aのゲートと接続される。また、PMOSトランジスタ171aのソースには、電圧VPPが供給される。また、PMOSトランジスタ171aのゲートには信号S1が供給される。これにより、S1がLowレベル(非選択)の場合には、PMOSトランジスタ171aをオンし、PMOSトランジスタ172aのゲートをHighレベルにプルアップする。これにより、PMOSトランジスタ(出力トランジスタ)172aはオフし、レギュレータ回路VSETGEN_S(166S)を非動作状態に保持する。更に、信号S1はコンパレータ170aに供給され、S1がLowレベル(非選択)の場合にはコンパレータ170aを停止させてコンパレータ自身が流す電流を削減している。
次に、図6(B)、(C)のVSETGEN_M(166M)、VSETGEN_L(166L)は、上述した図6(A)のVSETGEN_S(166S)と同様の構成であるため、重複する説明は省略する。但し、3つのレギュレータ回路の出力トランジスタ172a、172b、172cの電流駆動能力は、小さい順に、172a、172b、172cとなっている。一般に、トランジスタの電流駆動能力は、ゲート幅、チャネル長、しきい値電圧等によって変えることができる。ゲート幅を大きく、チャネル長を短く、しきい値電圧を低くすると電流駆動能力は増加し、逆に、ゲート幅を小さく、チャネル長を長く、しきい値電圧を高くすると電流駆動能力は減少する。従って、ゲート幅、チャネル長、しきい値電圧のうちの1以上の要因を使用して、出力トランジスタ172a、172b、172cの電流駆動能力が、上記の順になるようにしている。
尚、電圧VRESET用のレギュレータ回路の構成は、図示していないが、図6の電圧VSET用のレギュレータ回路の構成と同様である。但し、電圧VRESET用のレギュレータ回路では、基準電位として電圧VRESETREFを入力する。
(第1の実施形態の動作)
次に、第1の実施形態の動作について、図8を参照しながら説明する。以下の動作説明では、説明を簡単にするために、同時に書き込みを行うライトデータの数が8である場合を想定する。この場合、図5のライトレジスタ150の数は8であり、各ライトレジスタ150から出力されるEIO配線は、EIO<i>、i=0~7の8本である。また、8つのライトデータを書き込む抵抗変化型メモリセルは、図3に示すメモリセルマット内であるとする。そして、8ビットのライトデータは、(11010111)の場合を想定する。この場合、複数のライトレジスタ150におけるHighビットの比率は、0.75である。また、8ビットのライトデータ(11010111)は、内部のIO線において、左側から順に、IO_0、IO_1、..、IO_6、IO_7の信号と対応しているとする。また、上記8ビットデータを、カラム選択信号Y3_0-7を全てアクティブとし、上位のカラム選択信号Y1、Y2により8つの抵抗変化型メモリセルを選択して、各ビットのデータを書き込む。
次に、第1の実施形態の動作について、図8を参照しながら説明する。以下の動作説明では、説明を簡単にするために、同時に書き込みを行うライトデータの数が8である場合を想定する。この場合、図5のライトレジスタ150の数は8であり、各ライトレジスタ150から出力されるEIO配線は、EIO<i>、i=0~7の8本である。また、8つのライトデータを書き込む抵抗変化型メモリセルは、図3に示すメモリセルマット内であるとする。そして、8ビットのライトデータは、(11010111)の場合を想定する。この場合、複数のライトレジスタ150におけるHighビットの比率は、0.75である。また、8ビットのライトデータ(11010111)は、内部のIO線において、左側から順に、IO_0、IO_1、..、IO_6、IO_7の信号と対応しているとする。また、上記8ビットデータを、カラム選択信号Y3_0-7を全てアクティブとし、上位のカラム選択信号Y1、Y2により8つの抵抗変化型メモリセルを選択して、各ビットのデータを書き込む。
図8は、第1の実施形態に係る半導体装置10の動作を示すタイミングチャートである。図8は、上から順に、コマンド(COM)、リセット信号RESET0、カラム選択信号Y1、Y2、カラム選択信号Y3、IO線の信号IO_0-7、セット信号SET0、ライトデータ(Write data)を、それぞれ示している。
図8のタイミングt1~t6における夫々の動作を説明する。まず、不図示のアクティブコマンドが発行されて、(サブ)ワード線の選択が行われ、続いて時刻t1のタイミングで、図8に示すように、PROGコマンドが発行される。ここで、PROGコマンドは、ライトデータをメモリセルに書き込むコマンドである。
タイミングt1~t2の初期状態の期間では、カラム選択信号Y1、Y2、Y3はいずれも未選択の状態であり、Lowレベルである。そのため、図4の制御信号C1は、全てのセルにおいてLowレベルであり、各ビット単位のYスイッチのビット線共通ソース線接続スイッチは導通し、全てのビット線BL_0-511は、共通ソース線4と導通している。また、初期状態では、リセット信号RESET0、及びセット信号SET0は、Lowレベルである。また、共通ソース線4、及び全てのビット線BL_0-511の電位は、Lowレベルを保持している。
次に、タイミングt2~t3は、図9で説明した内部電源発生回路32aの比率検出部141の動作期間である。該動作期間において、比率検出用配線200のプリチャージ及び放電が行われる。尚、図8に示すように、タイミングt2において、ライトデータ(Write data)が設定され、複数のライトレジスタ150には、ライトデータ(11010111)が保持される。また、IO線(IO_0-7)にもライトデータに対応する信号が出力される。
上記のライトデータの例では、複数のライトレジスタ150におけるHighビットの比率は0.75である。図5の比率判定回路152の比率検出部141では、比率検出用配線200がプレチャージ後に高速に放電され、ARSELREF(比率検出用配線200の電位)は、放電後に低い電圧まで低下する。そのため、比率比較部142では、S3がHighレベルになり、電圧レギュレータ回路154では、レギュレータ回路VSETGEN_L(166L;大電流用)、及びVRESETGEN_S(168S;小電流用)が選択される。その結果、電流供給能力の高い電圧VSET、及び電流供給能力の低い電圧VRESETが出力される。
次に、タイミングt3で、RESET書き込みを開始する。カラム選択信号Y1、Y2を夫々設定し、カラム選択信号Y3_0-7を全てHighレベル(アクティブ)にして、8つのビット線を選択ビット線とする。また、リセット信号RESET0をHighレベルにする。これによりソース線ドライバ(図4の1c等)のノードNSは電位VRESETとなり、共通ソース線4に電圧VRESETを供給する。
また、カラム選択信号Y1、Y2、Y3によって選択される8つのビット単位のYスイッチ回路(図4の52等)において、制御信号C1がHighレベルになり、ビット線選択スイッチ60が導通し、8つの選択ビット線は、ライトアンプ(41a~41h)と導通する。また、ライトアンプ(41a~41h)において、リセット信号RESET0がHighレベルであるため、IO線のうち、LowレベルであるIO_2及びIO_4に対応するライトアンプのノードNoutがグランドと導通し、電位0になる。
以上により、タイミングt3~t4の期間において、IO_2及びIO_4に対応する選択ビット線は電位0になり、共通ソース線4は電位VRESETとなる。そして、選択サブワード線WLに対応したセルトランジスタが導通し、IO_2及びIO_4に対応する2つの抵抗変化型メモリセルにおいて共通ソース線4から選択ビット線の方向に、抵抗変化型素子を介して電流が流れる。このとき、電流供給能力の低いレギュレータ回路VRESETGEN_S(168S)を選択しているので、Lowビットの比率が低く(Highビットの比率が高く)、少ない数の抵抗変化型メモリセルに対してRESET書き込みを行う場合であっても、過電流とならずに、ソース線ドライバ(図4の1c等)から抵抗変化型素子に対して適切な電流を供給することが可能になる。
次に、選択された2つの抵抗変化型素子が高抵抗状態に変化した後、タイミングt4で、RESET書き込みの際に遷移させたリセット信号RESET0、カラム選択信号Y3_0-7を元のLowレベルに戻す。尚、全てのビット線BL_0-511も、電位0にする。
次に、タイミングt5で、SET書き込みを開始する。8つのIO線の信号IO_0-7は、RESET書き込み時と同じデータパターン(11010111)の信号に対応する電圧を保持する。そして、セット信号SET0をHighレベルに遷移することにより、ソース線ドライバ(図4の1c等)のノードNSは、電位0となり、共通ソース線4に電位0を供給する。
また、ライトアンプ(41a~41h)において、SET0がHighレベルであるため、IO線のうち、HighレベルであるIO_0、IO_1、IO_3、IO_5、IO_6、IO_7に対応するライトアンプのノードNoutが電圧源VSETと導通し、電位VSETになる。
以上により、タイミングt5~t6の期間において、IO_0、IO_1、IO_3、IO_5、IO_6、IO_7に対応する選択ビット線は電位VSETになり、共通ソース線4は電位0となる。そして、選択サブワード線WLに対応したセルトランジスタが導通し、IO_0、IO_1、IO_3、IO_5、IO_6、IO_7に対応する6つの抵抗変化型メモリセルにおいて共通ソース線4から選択ビット線の方向に、抵抗変化型素子を介して電流が流れる。このとき、電流供給能力の高いレギュレータ回路VSETGEN_L(166L)を選択しているので、Highビットの比率が高く、多くのメモリセルに対してSET書き込みを行う場合であっても、電流供給不足とならずに、ライトアンプ(図4の41a等)から抵抗変化型素子に対して適切な電流を供給することが可能になる。
タイミングt6において、SET書き込みの際に遷移させた信号を元に戻し、初期状態t1と同じ状態にする。
尚、上記の例では、8ビットのライトデータが(11010111)で、Highビットの比率が0.75になる場合について例示したが、8ビットのライトデータのHighビットの比率は、一定ではない。例えば、(00010000)のようにHighビットの比率が低い場合もあり、(11001010)のようにHighビットの比率が中間の場合もあり、様々である。本実施形態の内部電源発生回路A(32a)では、書き込みビット数が一定でない場合であっても、Highビットの比率に応じて、RESET書き込み時の電圧VRESETの電流供給量及びSET書き込み時の電圧VSETの電流供給量を適切に設定することが可能になる。
以上説明したように、第1の実施形態に係る半導体装置10によれば、以下に示す効果が得られる。
まず、複数のライトデータにおいて書き込みビット数が一定でない場合であっても、該ライトデータにおけるHighビットの比率(又はLowビットの比率)に応じて、最適な電流供給能力のレギュレータを選択することが可能になる。それにより、各メモリセルに対して安定して電流供給を行うことが可能になるという効果が得られる。その結果、書き込み後のメモリセルの抵抗状態のばらつきが抑制され、十分な書き込みマージンを確保することが可能になる。
また、書き込みビット数が少ない場合には、電流供給能力の低いレギュレータを選択することで、無駄な消費電力を削減する効果が得られる。
また、内部電源発生回路Aの比率検出部141は、図5に示すように、PMOSトランジスタP1と、キャパシタ164と、1つのライトレジスタにつき3つのNMOSトランジスタにより構成することができ、小さなチップ面積で実装することができる。
尚、図8では、8つのライトデータを、図3のメモリセルマット内の抵抗変化型メモリセルに同時に書き込む場合について示したが、それに限定されない。一般に、n個のライトレジスタ150で構成した場合(nは任意の自然数。例えば、図5は、n=1024の場合を示している)、メモリセルアレイ12内の複数のメモリセルマットに亘って配置されたn個の抵抗変化型メモリセルに対して同時に書き込む場合に適用することができる。
尚、図5の電圧レギュレータ回路では、電流供給能力の異なるレギュレータ回路を3つ用意して切り替えているが、それに限定されない。例えば、電流供給能力の異なるレギュレータ回路を2つ用意して、切り替えるようにしてもよい。或いは、電流供給能力の異なるレギュレータ回路を4つ以上用意し、電流供給能力差をより細かく設定して、切り替えるようにしてもよい。
また、図5では、比率比較部142の出力S1、S2、S3に対応して、それぞれ1つのレギュレータ回路を選択するようにしているが、それに限定されない。例えば、比率比較部142の出力に応じて、2以上のレギュレータ回路を組み合わせて選択するようにしてもよい。それにより、電流供給能力をより細かく設定することが可能になる。
(第1の実施形態の変形例1)
次に、図7を参照しながら、第1の実施形態の変形例1について説明する。図7は、第1の実施形態の変形例1に係る半導体装置における電圧VSETのレギュレータ回路(266S;小電流用)を示す回路図である。図7を図6(A)と比較すると分かるように、図7のレギュレータ回路(266S;小電流用)では、新たに、引き抜き回路190aが追加されている。引き抜き回路190aは、出力電圧VSETを基準電圧VSETREFと一致させる制御を行う際に、VSET>VSETREFとなった場合に、出力電圧VSETの配線をグランドと導通状態にして出力電圧VSETの配線の電荷をグランドに放電させて、出力電圧VSETを低下させて、出力電圧VSETが基準電圧VSETREFと一致するように制御を行うための回路である。
次に、図7を参照しながら、第1の実施形態の変形例1について説明する。図7は、第1の実施形態の変形例1に係る半導体装置における電圧VSETのレギュレータ回路(266S;小電流用)を示す回路図である。図7を図6(A)と比較すると分かるように、図7のレギュレータ回路(266S;小電流用)では、新たに、引き抜き回路190aが追加されている。引き抜き回路190aは、出力電圧VSETを基準電圧VSETREFと一致させる制御を行う際に、VSET>VSETREFとなった場合に、出力電圧VSETの配線をグランドと導通状態にして出力電圧VSETの配線の電荷をグランドに放電させて、出力電圧VSETを低下させて、出力電圧VSETが基準電圧VSETREFと一致するように制御を行うための回路である。
図7において、引き抜き回路190aは、コンパレータ180a、NMOSトランジスタ(181a、182a)、インバータ回路183により構成される。コンパレータ180aの反転入力端子には基準電位VSETREFが供給される。また、コンパレータ180aの非反転入力端子にはVSETGEN_S(266S)の出力電圧VSETがフィードバック入力される。NMOSトランジスタ181aのドレインは、出力電圧VSETの配線と接続される。また、NMOSトランジスタ181aのソースはグランドと接続される。また、NMOSトランジスタ181aのゲートはコンパレータ180aの出力端子と接続される。上記の構成により、出力電圧VSET>VSETREFの場合に、NMOSトランジスタ181aはオンし、出力電圧VSETの配線の電荷がNMOSトランジスタ181aを介して放電することにより、出力電圧VSETが基準電位VSETREFと一致するように制御が行われる。
また、NMOSトランジスタ182aのドレインは、コンパレータ180aの出力端子、及びNMOSトランジスタ181aのゲートと接続される。また、NMOSトランジスタ182aのソースは、グランドと接続される。また、NMOSトランジスタ182aのゲートにはインバータ回路183aを介して信号S1が供給される。これにより、S1がLowレベル(非選択)の場合には、NMOSトランジスタ182aをオンし、NMOSトランジスタ181aのゲートをLowレベルにプルダウンする。これにより、NMOSトランジスタ181aはオフし、レギュレータ回路VSETGEN_S(166S)を非動作状態に保持する。
このように、引き抜き回路190aを追加することで、出力電圧VSET>VSETREFの場合に、出力電圧VSETを基準電圧VSETREFに、高速且つ高精度に一致させることが可能になる。
尚、図7では、電圧VSETの小電流用のレギュレータ回路についてのみ、引き抜き回路190aを追加する例を示しているが、その他の5つのレギュレータ回路(図5の166M、166L、168S、168M、168L)についても同様に引き抜き回路を追加することで、同様に各レギュレータ回路の制御を高速且つ高精度にすることができる。
以上説明したように、第1の実施形態の変形例1によれば、第1の実施形態の効果に加えて、さらに、各レギュレータ回路における電圧制御を高速且つ高精度に行うことができるという効果が得られる。これにより、メモリセルへの書き込み動作をさらに安定化させることが可能になる。
(第2の実施形態)
次に、第2の実施形態について、図10、図11を参照しながら説明する。図10は、第2の実施形態に係る半導体装置の内部電源発生回路A(132a)を示す回路図である。図10を図5(第1の実施形態)と比較すると分かるように、図10の内部電源発生回路A(132a)では、電圧レギュレータ回路254において、RESET書き込みに使用する電圧VRESETの電流供給能力を可変制御せずに、電圧VRESETをレギュレータ回路VRESETGEN_L(168L;大電流用)のみによって発生させている。それ以外の点は、第1の実施形態と同様であるため、同じ参照符号を付して重複する説明は省略する。
次に、第2の実施形態について、図10、図11を参照しながら説明する。図10は、第2の実施形態に係る半導体装置の内部電源発生回路A(132a)を示す回路図である。図10を図5(第1の実施形態)と比較すると分かるように、図10の内部電源発生回路A(132a)では、電圧レギュレータ回路254において、RESET書き込みに使用する電圧VRESETの電流供給能力を可変制御せずに、電圧VRESETをレギュレータ回路VRESETGEN_L(168L;大電流用)のみによって発生させている。それ以外の点は、第1の実施形態と同様であるため、同じ参照符号を付して重複する説明は省略する。
このように、電圧VRESETの電流供給能力をVRESETGEN_L(168L;大電流用)のみにより発生させるのは、図11に示す書き込みシーケンスを実行する場合に好適である。即ち、ライトデータに関わらず、全てのビットに対応する抵抗変化型素子にRESET書き込みを行った後、ライトデータのうちのHighビットに対応する抵抗変化型素子にSET書き込みを行う場合である。
次に、図11を参照して、第2の実施形態に係る半導体装置の動作について説明しながら、図10の構成が、図11の書き込みシーケンスにおいて好適となる理由について説明する。第2の実施形態においても、図8(第1の実施形態)と同様に、8つのライトデータ(11010111)を同時に書き込む場合を想定する。
まず、図11において、タイミングt12までは、図8のタイミングt2までと同様であるため説明を省略する。次に、タイミングt12~t13では、ライトデータに対応する8つの抵抗変化型メモリセルに対して、ライトデータによらずに、(00000000)のRESET書き込みを行う。この場合、IO線の信号IO_i(i=0~7)、複数のライトレジスタ150は、(00000000)に設定される。
この場合、複数のライトレジスタ150におけるHighビットの比率は常に0であり、常に最大数(この場合は、8つ)のメモリセルに対してRESET書き込みを行うので、電圧レギュレータ回路254は、電流供給能力の高い電圧VRESETを出力すればよい。そこで、第2の実施形態では、電圧VRESET用のレギュレータ回路として、VRESETGEN_L(168L;大電流用)のみを設けてあり、常に電流供給能力の高い電圧VRESETを出力するようにしている。従って、第1の実施形態の電圧VRESET用のレギュレータ回路(168M、168S)をなくすことができ、回路規模を小さくすることができる。
また、図11の書き込みシーケンスを使用することで、以下の利点が得られる。図2に示すように、ソース線を共通化して共通ソース線(4~6)を構成する場合には、共通ソース線(4~6)の電位を頻繁に変えると、ピーク電流が発生するという問題がある。この問題に対処するために、図11に示すようにRESET書き込みを一括して行うと、共通ソース線(4~6)の電位を頻繁に変えなくて済み、ピーク電流の発生が抑制される。
次に、タイミングt12~t13のRESET書き込みが終了すると、タイミングt13において、RESET書き込みで遷移させたリセット信号RESET0、及びカラム選択信号Y3を元に戻す。
次に、タイミングt14~t15は、図8(第1の実施形態)のタイミングt2~t3と同様の期間である。この期間において、比率検出用配線200のプリチャージ及び放電が行われる。この期間の動作の説明は第1の実施形態と重複するため省略する。
次に、タイミングt15~t16において、SET書き込みを行う。この期間の動作は、図8(第1の実施形態)のタイミングt5~t6と同様であるため、説明は省略する。
最後に、タイミングt16において、SET書き込みの際に遷移させた信号を元に戻し、初期状態t11と同じ状態にする。
以上説明したように、第2の実施形態では、第1の実施形態の効果に加えて、電圧レギュレータ回路の回路規模を小さくすることができるという効果が得られる。特に、図11で示した、ライトデータに関わらず、全てのビットに対応する抵抗変化型素子にRESET書き込みを行った後、ライトデータのうちのHighビットに対応する抵抗変化型素子にSET書き込みを行う書き込みシーケンスの場合には、第2の実施形態の電圧レギュレータ回路254は好適である。
尚、第2の実施形態は、以下のように変形することができる。即ち、電圧レギュレータ回路のうち、SET書き込み時の電圧VSETを電流供給能力の高いレギュレータ回路のみで構成し、RESET書き込み時の電圧VRESETの電流供給能力を可変制御するようにしてもよい。このような電圧レギュレータ回路は、図11の書き込みシーケンスに代えて、ライトデータに関わらず、全ビットに対応する抵抗変化型素子にSET書き込みを行った後、ライトデータのうちのLowビットに対応する抵抗変化型素子にRESET書き込みを行う書き込みシーケンスに対して好適である。
本願開示は、メモリセルに電流を供給して書き込みを行う方式のメモリシステム全般に適用することができる。特に、書き込みビット数が一定でないメモリシステムに好適に使用することができる。
なお、本発明の全開示(請求の範囲及び図面を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素(各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む)の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
1a~1j、2a~2j、3a~3j:ソース線ドライバ(SDRV)
4、5、6:共通ソース線(SL)
7a~7d、8a~8d、9a~9d:メモリセルマット
10:半導体装置
11、13、15:メインワード線ドライバ(MWD)
12:メモリセルアレイ
14:アドレス入力回路
16:アドレスラッチ回路
18:コマンド入力回路
20:コマンドデコード回路
21a~21d、23a~23d、25a~25d:サブワード線ドライバ(SWD)
24:カラム制御回路
26:ロウ制御回路
28:データレジスタ
30:入出力回路
32:内部電源発生回路
32a、132a:内部電源発生回路A
32b:内部電源発生回路B
34:クロック入力回路
38:タイミングジェネレータ
41a~h:ライトアンプ(WAMP)
51a~h:Yスイッチ(YSW)
52:ビット単位のYスイッチ(YSW)
60:ビット線選択スイッチ
61:ビット線共通ソース線接続スイッチ
62、64、91、98、160、183a:インバータ回路
71、72:抵抗変化型メモリセル
81、82:抵抗変化型素子
93、94、171a~c、P1:PMOSトランジスタ
95、96、97、102、181a、182a、N1~3、Na0~1023、Nb0~1023、Nc0~1023:NMOSトランジスタ
104、105:セルトランジスタ
141:比率検出部
142:比率比較部
150:ライトレジスタ
152:比率判定回路
154、254:電圧レギュレータ回路
156a~c、170a~c、180a:コンパレータ
158:遅延回路
162:AND回路
164:キャパシタ
166L:VSETGEN_L(VSETのレギュレータ回路(大電流用))
166M:VSETGEN_M(VSETのレギュレータ回路(中電流用))
166S、266S:VSETGEN_S(VSETのレギュレータ回路(小電流用))
168L:VRESETGEN_L(VRESETのレギュレータ回路(大電流用))
168M:VRESETGEN_M(VRESETのレギュレータ回路(中電流用))
168S:VRESETGEN_S(VRESETのレギュレータ回路(小電流用))
172a~c:PMOSトランジスタ(出力トランジスタ)
190a:引き抜き回路
200:比率検出用配線(内部配線)
263:NAND回路
MWL:メインワード線
WL:(サブ)ワード線
BL:ビット線
IO_0~IO_7:IO線
Y1:上位カラム選択信号
Y2:下位カラム選択信号
FX:ロウ選択信号
SET0:セット信号
RESET0:リセット信号
NS、Nout:ノード
ARSELREF:比率検出用配線の電位
APREB、DEC:制御信号
VINTREF:(定電流源の)バイアス電圧
VCREF1、VCREF2:基準電位
VSETREF、VRESETREF:基準電圧
4、5、6:共通ソース線(SL)
7a~7d、8a~8d、9a~9d:メモリセルマット
10:半導体装置
11、13、15:メインワード線ドライバ(MWD)
12:メモリセルアレイ
14:アドレス入力回路
16:アドレスラッチ回路
18:コマンド入力回路
20:コマンドデコード回路
21a~21d、23a~23d、25a~25d:サブワード線ドライバ(SWD)
24:カラム制御回路
26:ロウ制御回路
28:データレジスタ
30:入出力回路
32:内部電源発生回路
32a、132a:内部電源発生回路A
32b:内部電源発生回路B
34:クロック入力回路
38:タイミングジェネレータ
41a~h:ライトアンプ(WAMP)
51a~h:Yスイッチ(YSW)
52:ビット単位のYスイッチ(YSW)
60:ビット線選択スイッチ
61:ビット線共通ソース線接続スイッチ
62、64、91、98、160、183a:インバータ回路
71、72:抵抗変化型メモリセル
81、82:抵抗変化型素子
93、94、171a~c、P1:PMOSトランジスタ
95、96、97、102、181a、182a、N1~3、Na0~1023、Nb0~1023、Nc0~1023:NMOSトランジスタ
104、105:セルトランジスタ
141:比率検出部
142:比率比較部
150:ライトレジスタ
152:比率判定回路
154、254:電圧レギュレータ回路
156a~c、170a~c、180a:コンパレータ
158:遅延回路
162:AND回路
164:キャパシタ
166L:VSETGEN_L(VSETのレギュレータ回路(大電流用))
166M:VSETGEN_M(VSETのレギュレータ回路(中電流用))
166S、266S:VSETGEN_S(VSETのレギュレータ回路(小電流用))
168L:VRESETGEN_L(VRESETのレギュレータ回路(大電流用))
168M:VRESETGEN_M(VRESETのレギュレータ回路(中電流用))
168S:VRESETGEN_S(VRESETのレギュレータ回路(小電流用))
172a~c:PMOSトランジスタ(出力トランジスタ)
190a:引き抜き回路
200:比率検出用配線(内部配線)
263:NAND回路
MWL:メインワード線
WL:(サブ)ワード線
BL:ビット線
IO_0~IO_7:IO線
Y1:上位カラム選択信号
Y2:下位カラム選択信号
FX:ロウ選択信号
SET0:セット信号
RESET0:リセット信号
NS、Nout:ノード
ARSELREF:比率検出用配線の電位
APREB、DEC:制御信号
VINTREF:(定電流源の)バイアス電圧
VCREF1、VCREF2:基準電位
VSETREF、VRESETREF:基準電圧
Claims (11)
- 複数のメモリセルと、
前記複数のメモリセルに其々書き込まれる複数のライトデータを保持する複数のライトレジスタと、
前記複数のライトレジスタに保持された前記複数のライトデータにおける第1のデータ及び第2のデータの比率を判定する比率判定回路と、
前記第1のデータの書き込み時に使用する第1の電源電圧、及び第2のデータの書き込み時に使用する第2の電源電圧を発生する電圧レギュレータ回路と、
を備え、
前記電圧レギュレータ回路は、前記比率判定回路の出力に基づいて、前記第1の電源電圧及び前記第2の電源電圧のうち少なくとも一方の電流供給能力を制御する、半導体装置。 - 前記電圧レギュレータ回路は、
前記第1の電源電圧及び前記第2の電源電圧のうち少なくとも一方に対して、
電流供給能力の異なる2以上のレギュレータ回路を備え、
前記比率判定回路の出力に基づいて、前記2以上のレギュレータ回路のうち、使用する前記レギュレータ回路を選択する、請求項1に記載の半導体装置。 - 前記2以上のレギュレータ回路の出力トランジスタの電流駆動能力が互いに異なる、請求項2に記載の半導体装置。
- 前記比率判定回路は、
内部配線と、
前記複数のライトレジスタが保持する前記複数のライトデータによりそれぞれ導通/非導通が制御される複数の第1スイッチ素子と、を備え、
前記複数の第1スイッチ素子の一端は、それぞれ前記内部配線と接続され、
前記内部配線は所定の電位でプリチャージされ、
前記プリチャージされた電荷を前記複数の第1スイッチ素子のうち、導通状態の前記第1スイッチ素子を介して放電したときの前記内部配線の電位により、前記比率を判定する、請求項2または3に記載の半導体装置。 - 前記比率判定回路において、
前記複数の第1スイッチ素子のそれぞれに対して、直列に定電流源が接続されている、請求項4に記載の半導体装置。 - 前記比率判定回路は、
2つの入力端子の電位を比較する1以上のコンパレータをさらに備え、
各々の前記コンパレータの一方の入力端子に比率検出用配線が接続され、
各々の前記コンパレータの他方の入力端子に1以上の基準電位のいずれかが供給され、
各々の前記コンパレータの出力に基づいて、前記比率検出用配線の電位と前記1以上の基準電位との大小関係を出力する、請求項4または5に記載の半導体装置。 - 前記比率判定回路は、遅延回路をさらに備え、
前記プリチャージを終えたタイミングから前記遅延回路により発生された遅延時間後に、前記コンパレータによる比較を行う、請求項6に記載の半導体装置。 - 前記電圧レギュレータ回路は、
前記比率判定回路が出力する前記大小関係に応じて、前記2以上のレギュレータ回路のうち、使用する前記レギュレータ回路を選択する、請求項6または7に記載の半導体装置。 - 前記電圧レギュレータ回路は、
前記第1の電源電圧に対する前記電流供給能力の異なる2以上のレギュレータ回路と、前記第2の電源電圧に対する1つのみのレギュレータ回路を備え、
前記第1及び第2のデータ其々に対応する前記複数のメモリセルに、前記第2の電源電圧を供給して前記第2のデータの書き込みを行った後、前記第1のデータに対応するメモリセルに、前記第1の電源電圧を供給して前記第1のデータの書き込みを行う、請求項2に記載の半導体装置。 - 前記電圧レギュレータ回路は、
前記第2の電源電圧に対する前記電流供給能力の異なる2以上のレギュレータ回路と、前記第1の電源電圧に対する1つのみのレギュレータ回路を備え、
前記第1及び第2のデータ其々に対応する前記複数のメモリセルに、前記第1の電源電圧を供給して前記第1のデータの書き込みを行った後、前記第2のデータに対応するメモリセルに、前記第2の電源電圧を供給して前記第2のデータの書き込みを行う、請求項2に記載の半導体装置。 - 前記メモリセルは、前記第1及び第2のデータに其々対応して、互いに異なる抵抗状態に書き込まれる抵抗変化型素子を有する、請求項1乃至10のいずれか一に記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013081408 | 2013-04-09 | ||
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Publication Number | Publication Date |
---|---|
WO2014168144A1 true WO2014168144A1 (ja) | 2014-10-16 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2014/060186 WO2014168144A1 (ja) | 2013-04-09 | 2014-04-08 | 半導体装置 |
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Country | Link |
---|---|
TW (1) | TW201511003A (ja) |
WO (1) | WO2014168144A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108140411A (zh) * | 2015-08-13 | 2018-06-08 | Arm有限公司 | 存储器写入驱动、方法、和*** |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010033676A (ja) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | 半導体記憶装置 |
JP2010198687A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 半導体記憶装置 |
-
2014
- 2014-04-08 TW TW103112854A patent/TW201511003A/zh unknown
- 2014-04-08 WO PCT/JP2014/060186 patent/WO2014168144A1/ja active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010033676A (ja) * | 2008-07-30 | 2010-02-12 | Toshiba Corp | 半導体記憶装置 |
JP2010198687A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108140411A (zh) * | 2015-08-13 | 2018-06-08 | Arm有限公司 | 存储器写入驱动、方法、和*** |
CN108140411B (zh) * | 2015-08-13 | 2021-11-30 | Arm有限公司 | 存储器写入驱动、方法、和*** |
Also Published As
Publication number | Publication date |
---|---|
TW201511003A (zh) | 2015-03-16 |
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121 | Ep: the epo has been informed by wipo that ep was designated in this application |
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|
NENP | Non-entry into the national phase |
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122 | Ep: pct application non-entry in european phase |
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