WO2014086105A1 - 一种单晶硅纳米线网状阵列结构的制作方法 - Google Patents

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WO2014086105A1
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crystal silicon
mask
array structure
etching
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俞骁
李铁
王跃林
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中国科学院上海微***与信息技术研究所
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Definitions

  • the present invention relates to a method of fabricating a silicon nanowire, and more particularly to a method of fabricating a monocrystalline silicon nanowire mesh array structure. Background technique
  • the piezoresistive coefficient of silicon nanowires is increased by more than 50% compared with bulk silicon materials; the thermoelectric figure of merit ZT decreases even with the diameter of silicon nanowires at room temperature; The line realizes photoluminescence characteristics at a wavelength of 1.54 um at room temperature and the like.
  • the electrical properties of the monocrystalline silicon nanowires become very sensitive to changes in surface states such as charge and mass, making them well suited as sensing components for a variety of highly sensitive sensors. Because of these new physical properties, silicon nanowires are considered to be an integral part of future nanoelectronic devices, nanophotonic devices, and nano energy conversion devices.
  • the top-down method for fabricating single crystal silicon nanostructure lines is performed by top-down, that is, the undesired portions of the material are removed by positioning, leaving a nanostructure conforming to the design, including electron beam direct writing, deep ultraviolet lithography.
  • Nano-etching technology such as nanoimprinting, although the process principle is relatively simple, the preparation process is expensive and time-consuming, and is not suitable for general nano research work.
  • an object of the present invention is to provide a method for fabricating a single crystal silicon nanowire mesh array structure, which is used to solve the discrete structure in which the single crystal silicon nanowires are often parallel to each other in the prior art. It is difficult to form a complicated combination structure problem.
  • the present invention provides a method for fabricating a single crystal silicon nanowire mesh array structure, the method comprising at least the following steps:
  • the oxidation resistant mask is a silicon nitride film having a thickness of 10 ⁇ 2 ⁇ or a silicon oxide having a thickness of 100 ⁇ to 5 ⁇ . .
  • the minimum distance between two adjacent mask windows is 1 ⁇ 10 10 ⁇ m.
  • the preset depth is 100 ⁇ 100 100 ⁇ .
  • the anisotropic wet etching time is from 10 minutes to 100 hours.
  • each inner angle of the hexagon is 120°, and each side is along the ⁇ 110> crystal orientation, and each of the sides The sidewalls of the etched trench are all within the ⁇ 111 ⁇ crystal plane family.
  • each of the thin walls of the single crystal silicon has a width of 1 nm to 999 nm, a length of 100 nm to 1 mm, and any two single crystal silicon. The width of the thin walls does not differ by more than 500 nm.
  • the plurality of single crystal silicon thin walls form a hexagonal mesh array having an angle of 120°
  • the plurality of single The crystalline silicon nanowires form a hexagonal mesh array with an angle of 120°.
  • the end points of the adjacent three single crystal silicon nanowires are connected to a single crystal silicon support structure, and between any two ends The distance is 10 ⁇ 20 ⁇ .
  • the present invention provides a method for fabricating a single crystal silicon nanowire mesh array structure, which first forms an oxidation mask on a (111) crystal face wafer and forms a mask window; The method comprises: etching the single crystal silicon to a predetermined depth; then performing anisotropic wet etching on the single crystal silicon under each of the mask windows to form a plurality of etching grooves having hexagons on the upper and lower surfaces, adjacent to the two Forming a thin wall of single crystal silicon between the sidewalls of the etching trench; then performing thermal oxidation by a self-limiting oxidation process to form a single crystal silicon nanowire in a central portion of the thin wall of the single crystal silicon; finally removing the oxidation mask and silicon oxide Forming a monocrystalline silicon nanowire mesh array structure.
  • the process of the invention is simple and efficient, and the core steps only involve conventional photolithography, etching process, oxidation mask and anisotropic etching, and (111) crystal face wafer is used under conventional mask preparation conditions and photolithography conditions.
  • the characteristics of the crystal plane distribution inside can be used to fabricate large-scale monocrystalline silicon nanowire combination patterns on silicon wafers.
  • FIG. 1 shows a method for fabricating a single crystal silicon nanowire mesh array structure according to the present invention, and anisotropic etching of single crystal silicon under a grooved etching window of a certain depth and arbitrary shape of a (111) crystal plane single crystal silicon substrate.
  • the schematic diagram of the etched groove is formed.
  • the upper and lower surfaces of the etched groove are hexagonal with an internal angle of 120°.
  • Each side of the hexagon is along the ⁇ 110> crystal orientation group, and the hexagonal sidewalls are all in the ⁇ 111 ⁇ crystal.
  • FIG. 2 is a schematic view showing a method for fabricating a single crystal silicon nanowire mesh array structure according to the present invention, and a plurality of anisotropic etching grooves adjacent to each other on a (111) crystal plane single crystal silicon substrate, adjacent to the etching groove side
  • the wall forms a thin wall of single crystal silicon single crystal silicon, and at least two adjacent side walls of each etching groove respectively form a thin wall of single crystal silicon with the side walls of the adjacent etching grooves.
  • 3a to 3b are views showing a method for fabricating a single crystal silicon nanowire mesh array structure according to the present invention, and a thin-wall oxidation process of single crystal silicon having an upper surface covered with an oxidation mask.
  • an anti-oxidation mask is formed on the upper surface of the thin wall of the single crystal silicon, after a certain degree of oxidation, on the thin walls of the single crystal silicon, due to volume expansion during oxidation, internal stresses of uneven size are generated, at the maximum stress. (The area located near the center of the thin wall near the oxidation mask) Since the oxidation rate is the slowest, when the other parts of the thin wall are completely oxidized to silicon oxide, the area still leaves a single crystal silicon structure with a small cross section.
  • FIG. 4 is a view showing a method for fabricating a single crystal silicon nanowire mesh array structure according to the present invention, wherein a plurality of single crystal silicon thin walls are oxidized, and the oxidation resistant mask and the silicon oxide obtained by the silicon oxide grown during the oxidation process are removed.
  • FIG. 10 are schematic diagrams showing the steps of the steps 1) to 6) of the method for fabricating the single crystal silicon nanowire mesh array structure of the present invention.
  • the embodiment provides a method for fabricating a single crystal silicon nanowire mesh array structure according to the length of the single crystal silicon nanowire 107 in the target single crystal silicon nanowire network structure array and the distance from the bottom of the etching trench 105. Calculating a shape parameter of the preset etching mask window 103, an arrangement rule, and a depth of ICP etching of the single crystal silicon in the window, thereby controlling corresponding process parameters, and realizing a target shape of the single crystal silicon nanowire network structure array .
  • Figure 1 shows the anisotropic etching principle of single crystal silicon of (111) crystal plane, as shown in the figure, in the (111) crystal plane
  • a groove-shaped etching window 104 of any shape and a certain depth after the anisotropic etching of the single crystal silicon, an etching groove 105 having a hexagonal shape on the upper and lower surfaces will be formed, each of which has six sides. All internal angles of the shape are 120°.
  • the AB side, the BC side, the CD side, the DE side, the EF side, and the FA side constitute the upper surface hexagon of the etching groove 105
  • the E' edge, the E'F' edge, and the F'A' constitute the lower surface hexagon of the etching groove 105
  • the twelve sides are all along the ⁇ 110> crystal orientation group.
  • the hexagonal sides of the AB side, the B'C' side, the CD side, the D'E' side, the EF side, and the F'A' side are vertically projected, and the inner angle of the predetermined arbitrary shape etching groove 105 is 120°.
  • the six sidewalls of the etching bath 105 are all within the ⁇ 111 ⁇ crystal plane, and the angle S with the upper surface is 70.5 ° ⁇ 1 °.
  • AB side and A'B' side, BC side and B'C' side, CD side and C'D' side, DE side and D'E' side, EF side and E'F' side, FA side and F' The projection distance 4 on the upper surface between the edges of A' is the same and can be calculated as:
  • the adjacent etching grooves 105 are formed by mutually parallel sidewalls to form a single crystal silicon thin wall 106, as shown in FIG.
  • the width w of the monocrystalline silicon thin wall 106 can be calculated as:
  • the adjacent corrosion window is perpendicular to the minimum distance in the longitudinal direction of the thin wall in the plane.
  • At least two adjacent sidewalls of the etching trench 105 simultaneously form a thin wall 106 of single crystal silicon having a width difference within 500 nm between the other two etching trenches 105 adjacent to the etching trench 105.
  • the anti-oxidation mask 102 is provided on the upper surface of the thin wall of the single crystal silicon 106, according to the principle of self-limiting oxidation, in the region where the single crystal silicon thin wall 106 is located at the top center near the oxidation resistant mask 102, the oxidation rate is the slowest, in the thin When the other parts of the wall are completely oxidized to the silicon oxide 108, this region still leaves a single crystal silicon structure having a small cross section, as shown in Figs. 3a to 3b.
  • these remaining single crystal silicon structures form single crystal silicon nanowires 107, and the angle between the adjacent nanowires along the length direction is 120°, as shown in FIG. If a large number of the etching grooves 105 are densely arranged in the same pattern, a monocrystalline silicon nanowire mesh array structure will eventually be obtained.
  • the embodiment provides a method for fabricating a single crystal silicon nanowire mesh array structure, and the manufacturing method includes at least the following steps:
  • step 1) is first performed to provide a (111) crystal plane single crystal silicon substrate 101, and an oxidation mask 102 is formed on the surface of the single crystal silicon substrate 101.
  • the oxidation-resistant mask 102 is a silicon nitride film having a thickness of 10 ⁇ to 2 ⁇ or a silicon oxide having a thickness of 100 ⁇ to 5 ⁇ .
  • a low stress silicon nitride film grown by LPCVD is used, and the silicon nitride film has a thickness of 1 ⁇ m. As shown in Fig. 1 and Fig. 6 to Fig. 8, steps 2) to 4) are then performed.
  • Step 2 using a photolithography process to form a plurality of mask windows 103 having a preset arrangement rule of a predetermined shape in the oxidation preventing mask 102; Step 3), using the ICP etching method, each of the masks
  • the single crystal silicon under the window 103 is etched to a predetermined depth to form a trench etching window 104; in step 4), the single crystal silicon under each of the mask windows 103 is anisotropically wet etched to form a top and bottom surface of six a plurality of etched trenches 105, a thin wall 106 of single crystal silicon is formed between sidewalls of adjacent etched trenches 105;
  • the minimum distance between the adjacent two mask windows 103 is 1 ⁇ 10 10 ⁇ m.
  • the preset depth is 100 ⁇ to 100 ⁇ .
  • the anisotropic wet etching is performed using an anisotropic etching solution of a single crystal silicon such as ruthenium or iridium as an etching solution, and the etching time is 10 minutes to 100 hours.
  • the sides of the hexagon obtained after the etching are all along the ⁇ 110> crystal orientation, and the sidewalls of each of the etching grooves 105 are all within the ⁇ 111 ⁇ crystal plane group.
  • the angle between each of the single crystal silicon thin walls 106 and the upper surface of the single crystal silicon substrate 101 is 69.5° to 71.5°.
  • Each of the obtained single crystal silicon thin walls 106 has a width of from 1 nm to 999 nm and a length of from 100 nm to 1 mm, and any two of the single crystal silicon thin walls 106 have a width not exceeding 500 nm.
  • step 4 a plurality of single crystal silicon thin walls 106 form a hexagonal mesh array having an angle of 120°.
  • the shape parameters of the target single crystal silicon nanowire mesh array structure are first set as follows: All the single crystal silicon nanowires 107 are equal in length and have a length of ⁇ , and the single crystal silicon nanowires 107 are away from the etching trench. The distance at the bottom of 105 is 10 ⁇ . Referring to FIG.
  • each of the etching grooves 105 should be hexagonal, that is, the edge, the BC side, the CD side, the DE side, the EF side, and the FA side are hexagonal, and Side lengths are ⁇ ; ⁇ edge and A'B' edge, BC edge and B'C' edge, CD edge and C'D' edge, DE edge and D'E' edge, EF edge and E'F' edge
  • Side lengths are ⁇ ; ⁇ edge and A'B' edge, BC edge and B'C' edge, CD edge and C'D' edge, DE edge and D'E' edge, EF edge and E'F' edge
  • the projection shape and parameters of the lower surface of the etching groove 105 on the plane can be determined.
  • the intersection of the projection of the hexagon ABCDEF and the hexagon A'B'C'D'E'F' on the plane is a hexagonal abcdef (not shown), so that the preset etching mask window 103 is made.
  • the minimum mating hexagon whose shape satisfies the inner angle of 120° is a hexagonal abcdef.
  • steps 5) to 6) are then performed.
  • Step 5 thermally oxidizing the structure obtained by using a self-limiting oxidation process to gradually oxidize the thin-walled silicon oxide wall 106, and finally forming a thin wall 106 along the central portion of the monocrystalline silicon thin wall 106.
  • the single-crystal silicon nanowires 107 extending in the longitudinal direction; Step 6), removing the oxidation-resistant mask 102 and the silicon oxide 108 formed during the oxidation process to form a monocrystalline silicon nanowire network array structure.
  • the anti-oxidation mask 102 is provided on the upper surface of the thin wall of the single crystal silicon 106, according to the principle of self-limiting oxidation, in the region where the single crystal silicon thin wall 106 is located at the top center near the oxidation resistant mask 102, the oxidation rate is the slowest, in the thin When the other portions of the wall are completely oxidized to the silicon oxide 108, the region still leaves a single crystal silicon structure having a small cross section, and the single crystal silicon structure extends along the length direction of the single crystal silicon thin wall 106 into the single crystal silicon nanowires 107.
  • the single crystal silicon located at the central portion of the intersection of the single crystal silicon thin walls 106 is also slow in oxidation rate, so after the silicon oxide 108 is removed, the single crystal silicon nanowires 107 are The junction will have a single crystal silicon support structure 109, as shown in FIG.
  • the plurality of single crystal silicon nanowires 107 form a hexagonal mesh array having an angle of 120°, and the end points of the adjacent three single crystal silicon nanowires 107 are connected to a single crystal silicon support. Structure 109, and the distance between any two ends is 10 ⁇ 20 ⁇ .
  • the present invention provides a method for fabricating a monocrystalline silicon nanowire mesh array structure, which first forms an oxidation mask on a (111) crystal face wafer and forms a mask window; Etching method, etching the single crystal silicon to a predetermined depth; then performing anisotropic wet etching on the single crystal silicon under the mask window to form a plurality of etching grooves having hexagons on the upper and lower surfaces, adjacent Forming a thin wall of single crystal silicon between the sidewalls of the two etching trenches; then performing thermal oxidation by a self-limiting oxidation process to form a single crystal silicon nanowire in a central portion of the thin wall of the single crystal silicon; finally removing the oxidation mask and oxidizing Silicon forms a monocrystalline silicon nanowire network array structure.
  • the process of the invention is simple and efficient, and the core steps only involve conventional photolithography, etching process, oxidation mask and anisotropic etching, and (111) crystal face wafer is used under conventional mask preparation conditions and photolithography conditions.
  • the characteristics of the crystal plane distribution inside can be used to fabricate large-scale monocrystalline silicon nanowire combination patterns on silicon wafers. Therefore, the present invention effectively overcomes various shortcomings in the prior art and has high industrial utilization value.

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Abstract

一种单晶硅纳米线网状阵列结构的制作方法，包括以下步骤：1）提供一（111）晶面的单晶硅基底，于该单晶硅基底表面制作抗氧化掩膜；2）采用光刻工艺于所述抗氧化掩膜中形成具有预设形状的预设排列规则的多个掩膜窗口；3）采用ICP刻蚀法，将各掩膜窗口下方的单晶硅刻蚀至一预设深度；4）对各该掩膜窗口下方的单晶硅进行各向异性湿法腐蚀，形成上下表面为六边形的多个腐蚀槽，相邻两腐蚀槽的侧壁间形成单晶硅薄壁；5）采用自限制氧化工艺对上述所得结构进行热氧化，使所述单晶硅薄壁逐渐氧化，最后于所述单晶硅薄壁顶部中央区域形成沿单晶硅薄壁长度方向延伸的单晶硅纳米线；6）去除所述抗氧化掩膜及氧化过程中形成的氧化硅，形成单晶硅纳米线网状阵列结构。该方法简单高效，核心步骤仅涉及常规光刻、腐蚀工艺、抗氧化掩膜和各向异性腐蚀，在常规的掩膜版制备条件和光刻条件下，利用（111）晶面型硅片内的晶面分布特点，可在硅片上制作大规模的单晶纳米线组合图形。

Description

一种单晶硅纳米线网状阵列结构的制作方法
技术领域
本发明涉及一种硅纳米线的制作方法， 特别是涉及一种单晶硅纳米线网状阵列结构的制 作方法。 背景技术
随着纳米科学技术的发展， 材料的纳米结构因为常常表现出与其宏观状态下不同的特性 而越来越受到研究者重视， 人们希望通过对纳米结构展开诸如电学、 热学、 光学以及力学等 性能的研究， 从而能更好的理解纳米尺度下的各种效应， 实现更深层次的理解材料微观结构 与其性质之间的关系， 并且因此设计制造出具有更优异性能的应用器件。 作为 CMOS 工艺 及 MEMS 技术的标准材料， 对单晶硅纳米结构及纳米器件的研究尤其受到人们的青睐。 研 究表明， 在 （准） 一维的纳米线结构下， 单晶硅呈现出多种有价值的物理特性。 例如， 硅纳 米线的压阻系数比体硅材料提高了 50%以上， ；热电优值系数 ZT随着硅纳米线直径的减小， 在室温下甚至超过了 1 ; 经过铒掺杂的硅纳米线实现室温下波长为 1.54um 的光致发光特性 等等。 另外， 随着比表面积的增大， 单晶硅纳米线电学特性对表面状态如电荷、 质量等变化 变得非常敏感， 从而使其非常适合作为多种高灵敏传感器的传感部件。 正是由于这些新的物 理特性， 硅纳米线被认为是未来纳米电子器件、 纳米光子器件及纳米能量转换器件中必不可 少的组成部分。
目前通过自上而下制作单晶硅纳米结构线的方法 （top-down) ， 即通过定位去除材料上 不需要的部分， 留下符合设计的纳米结构， 包括电子束直写、 深紫外光刻， 纳米压印等纳米 刻蚀技术， 虽然工艺原理较为简单， 但制备工艺昂贵费时， 不甚适用于一般的纳米研究工 作。 近年来， 人们发现对单晶硅纳米结构进行氧化时， 纳米结构的外层由于氧化后体积膨胀 对内层未氧化的区域进行挤压， 从而在纳米结构的内层产生较大的应力， 而由于该应力的存 在， 内层硅原子的氧化速率明显低于外层硅原子， 该现象被称为 "自限制氧化"， 并常常作为 一种低成本的尺寸縮小技术用于单晶硅纳米线结构制备上。 由此， 目前一部分研究已经实现 了在 （100 ) 晶面型、 （110) 晶面型、 （111 ) 晶面型的单层硅片或 SOI 结构的多层硅片 上， 根据相应单晶硅片的晶面分布特点， 用基于各项异性湿法腐蚀和自限制氧化的方法对单 晶硅图形进行尺寸縮小， 从而制备单根或多跟沿特定晶向的单晶硅纳米线。 这类基于各向异 性湿法腐蚀和氧化过程制备单晶硅纳米线的方法具有较低的制作成本， 适合进行大批量制 备。 然而， 这些方法制备的单晶硅纳米线往往是互相平行的分立结构， 没有形成复杂的组合 结构， 因此限制了其在纳米技术领域的潜在应用。 发明内容
鉴于以上所述现有技术的缺点， 本发明的目的在于提供一种单晶硅纳米线网状阵列结构 的制作方法， 用于解决现有技术中单晶硅纳米线往往是互相平行的分立结构， 难以形成复杂 的组合结构的问题。
为实现上述目的及其他相关目的， 本发明提供一种单晶硅纳米线网状阵列结构的制作方 法， 所述制作方法至少包括以下步骤：
1 ) 提供一 （111 ) 晶面的单晶硅基底， 于该单晶硅基底表面制作抗氧化掩膜；
2) 采用光刻工艺于所述抗氧化掩膜中形成具有预设形状的预设排列规则的多个掩膜窗
P ;
3 ) 采用 ICP刻蚀法， 将各该掩膜窗口下方的单晶硅刻蚀至一预设深度；
4) 对各该掩膜窗口下方的单晶硅进行各向异性湿法腐蚀， 形成上下表面为六边形的多 个腐蚀槽， 相邻两腐蚀槽的侧壁间形成单晶硅薄壁；
5 ) 采用自限制氧化工艺对上述所得结构进行热氧化， 使所述单晶硅薄壁逐渐氧化， 最 后于所述单晶硅薄壁顶部中央区域形成沿单晶硅薄壁长度方向延伸的单晶硅纳米线；
6 ) 去除所述抗氧化掩膜及氧化过程中形成的氧化硅， 形成单晶硅纳米线网状阵列结 构。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 所述抗氧化 掩膜为厚度为 10ηηι〜2μηι的氮化硅薄膜或厚度为 100ηηι〜5μηι的氧化硅。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 相邻的两个 掩膜窗口之间的最小距离为 1μηι〜10μηι。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 所述预设深 度为 100ηηι〜100μηι。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 步骤 4 ) 中， 各向异性湿法腐蚀的时间为 10分钟〜 100小时。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 所述六边形 的每个内角均为 120°， 各边均沿<110>晶向， 各该腐蚀槽的侧壁均在 {111}晶面族内。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 各该单晶硅 薄壁与所述单晶硅基底上表面的夹角为 69.5°〜71.5°。 作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 各该单晶硅 薄壁的宽度为 lnm〜999nm， 长度为 100nm〜lmm， 且任意两单晶硅薄壁的宽度相差不超过 500nm。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 多个单晶硅 薄壁形成两两夹角为 120°的六边形网状阵列， 多个单晶硅纳米线形成两两夹角为 120°的六 边形网状阵列。
作为本实施例中的单晶硅纳米线网状阵列结构的制作方法的一种优选方案， 相邻的三根 单晶硅纳米线的端点连接于一单晶硅支撑结构， 且任意两端点间的距离为 10ηηι〜20μηι。
如上所述， 本发明提供一种单晶硅纳米线网状阵列结构的制作方法， 先于一 （111 ) 晶 面型硅片上制作抗氧化掩膜并形成掩膜窗口； 然后采用 ICP刻蚀法， 将单晶硅刻蚀至一预设 深度； 接着对各该掩膜窗口下方的单晶硅进行各向异性湿法腐蚀， 形成上下表面为六边形的 多个腐蚀槽， 相邻两腐蚀槽的侧壁间形成单晶硅薄壁； 然后利用自限制氧化工艺进行热氧 化， 于所述单晶硅薄壁顶部中央区域形成单晶硅纳米线； 最后去除抗氧化掩膜及氧化硅， 形 成单晶硅纳米线网状阵列结构。 本发明工艺简单高效， 核心步骤仅涉及常规光刻、 腐蚀工 艺， 抗氧化掩膜和各向异性腐蚀， 在常规的掩膜版制备条件和光刻条件下， 利用 （111 ) 晶 面型硅片内的晶面分布特点， 可在硅片上制作大规模的单晶硅纳米线组合图形。 附图说明
图 1 显示为本发明的单晶硅纳米线网状阵列结构的制作方法， 在 （111 ) 晶面型单晶硅 基底一定深度、 任意形状的槽形腐蚀窗口下， 单晶硅各向异性腐蚀形成的腐蚀槽平面示意 图， 腐蚀槽的上下表面均为内角 120°的六边形， 六边形的每条边均沿 <110>晶向族， 六边形 的侧壁均在 {111 }晶面族内。
图 2 显示为本发明的单晶硅纳米线网状阵列结构的制作方法， （111 ) 晶面型单晶硅基 底上相互靠近的多个各向异性腐蚀槽平面示意图， 相邻的腐蚀槽侧壁形成单晶硅单晶硅薄 壁， 每个腐蚀槽至少有两个相邻的侧壁分别与相邻的腐蚀槽的侧壁形成单晶硅薄壁。
图 3a〜图 3b 显示为本发明的单晶硅纳米线网状阵列结构的制作方法， 上表面覆盖抗氧 化掩膜的单晶硅薄壁氧化过程示意图。 当单晶硅薄壁上表面有抗氧化掩膜时， 经过一定程度 的氧化后， 在这些单晶硅薄壁上由于氧化过程中发生体积膨胀导致内部产生大小不均匀的应 力， 在应力最大处 （位于薄壁顶部中央靠近抗氧化掩膜的区域） 由于氧化速率最慢， 在薄壁 其它部位完全氧化为氧化硅时， 该区域仍留下截面较小的单晶硅结构。 图 4 显示为本发明的单晶硅纳米线网状阵列结构的制作方法， 多个单晶硅薄壁经氧化 后， 去除抗氧化掩膜和氧化过程中生长的氧化硅后得到的单晶硅纳米线网状阵列结构平面示 意图， 图中仅画出了最小的网状阵列单元， 即三条单晶硅纳米线相连的结构。
图 5〜图 10显示为本发明的单晶硅纳米线网状阵列结构的制作方法步骤 1 ) 〜步骤 6) 所 呈现的结构示意图。 元件标号说明
101 单晶硅基底
102 抗氧化掩膜
103 掩膜窗口
104 槽形腐蚀窗口
105 腐蚀槽
106 单晶硅薄壁
107 单晶硅纳米线
108 氧化硅
109 支撑结构 具体实施方式
以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。 本发明还可以通过另外不同的具体实施方式加 以实施或应用， 本说明书中的各项细节也可以基于不同观点与应用， 在没有背离本发明的精 神下进行各种修饰或改变。
请参阅图 1〜图 10。 需要说明的是， 本实施例中所提供的图示仅以示意方式说明本发明 的基本构想， 遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、 形状 及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可为一种随意的改变， 且其组件布局 型态也可能更为复杂。
本实施例提供一种单晶硅纳米线网状阵列结构的方法制作， 该方法根据目标单晶硅纳米 线网状结构阵列中单晶硅纳米线 107的长度、 与腐蚀槽 105底的距离， 计算预设的腐蚀掩膜 窗口 103阵列的形状参数、 排列规则、 以及对窗口内单晶硅 ICP刻蚀的深度， 从而控制相应 的工艺参数， 实现目标形状的单晶硅纳米线网状结构阵列。
图 1 显示为 （111 ) 晶面的单晶硅的各向异性腐蚀原理图， 如图所示， 在 （111 ) 晶面型 的单晶硅基底 101表面， 当有任意形状、 一定深度的槽形腐蚀窗口 104时， 经过单晶硅各项 异性腐蚀后将形成上下表面均为六边形的腐蚀槽 105， 每个六边形的所有内角均为 120°。 其 中， AB边、 BC边、 CD边、 DE边、 EF边、 FA边构成腐蚀槽 105的上表面六边形， A'B' 边、 B'C'边、 C'D'边、 D'E'边、 E'F'边、 F'A'构成腐蚀槽 105 的下表面六边形， 并且这十二 条边均沿<110>晶向族。 其中， AB边、 B'C'边、 CD边、 D'E'边、 EF边、 F'A'边垂直投 影围成的六边形为预设任意形状腐蚀槽 105的内角均为 120°的最小外接六边形。 腐蚀槽 105 的六个侧壁均在 {111}晶面族内， 与上表面的夹角 S为 70.5°±1°。 AB边与 A'B'边、 BC边与 B'C'边、 CD边与 C'D'边、 DE边与 D'E'边、 EF边与 E'F'边、 FA边与 F'A'边之间在上表面 的投影距离 4相同， 并且可计算为：
dl = T - ctg0
其中， r为预设的腐蚀窗口深度。
当预设多个槽状腐蚀窗口 104互相靠近时， 经过单晶硅各向异性湿法腐蚀后， 相邻的腐 蚀槽 105间由互相平行的侧壁形成单晶硅薄壁 106， 如图 2所示， 单晶硅薄壁 106的宽度 w 可计算为：
w = d0 - dl
其中， 为相邻的腐蚀窗口在平面内垂直于该薄壁长度方向上的最小距离。
所述腐蚀槽 105至少两个相邻的侧壁同时与相邻于该腐蚀槽 105 的其它两个腐蚀槽 105 间形成宽度相差在 500nm 以内的单晶硅薄壁 106。 当单晶硅薄壁 106上表面有抗氧化掩膜 102时， 根据自限制氧化原理， 在这些单晶硅薄壁 106位于顶部中央靠近抗氧化掩膜 102的 区域由于氧化速率最慢， 在薄壁其它部位完全氧化为氧化硅 108时， 该区域仍留下截面较小 的单晶硅结构， 如图 3a〜图 3b 所示。 沿薄壁长度方向扩展， 这些留下的单晶硅结构则形成 单晶硅纳米线 107， 并且相邻的纳米线间沿长度方向的夹角为 120°， 如图 4所示。 若大量的 所述腐蚀槽 105以相同的规律密集排布， 则最终将得到单晶硅纳米线网状阵列结构。
依据上述的设计方案， 如图 1〜图 10所示， 本实施例提供一种单晶硅纳米线网状阵列结 构的制作方法， 所述制作方法至少包括以下步骤：
如图 5所示， 首先进行步骤 1 ) ， 提供一 （111 ) 晶面的单晶硅基底 101， 于该单晶硅基 底 101表面制作抗氧化掩膜 102。
在本实施例中， 所述抗氧化掩膜 102 为厚度为 10ηηι〜2μηι 的氮化硅薄膜或厚度为 100ηηι~5μηι 的氧化硅。 在一具体的实施过程中， 采用 LPCVD 生长的低应力氮化硅薄膜， 所述氮化硅薄膜的厚度为 1μηι。 如图 1及图 6〜图 8所示， 然后进行步骤 2) 〜步骤 4) 。 步骤 2) ， 采用光刻工艺于所述 抗氧化掩膜 102 中形成具有预设形状的预设排列规则的多个掩膜窗口 103; 步骤 3 ) ， 采用 ICP刻蚀法， 将各该掩膜窗口 103下方的单晶硅刻蚀至一预设深度形成槽形腐蚀窗口 104; 步骤 4) ， 对各该掩膜窗口 103下方的单晶硅进行各向异性湿法腐蚀， 形成上下表面为六边 形的多个腐蚀槽 105， 相邻两腐蚀槽 105的侧壁间形成单晶硅薄壁 106;
在本实施例的步骤 2) 中， ， 相邻的两个掩膜窗口 103之间的最小距离为 1μηι〜10μηι。 在本实施例的步骤 3 ) 中， 所述预设深度为 100ηηι〜100μηι。
在本实施例的步骤 4) 中， 采用 ΚΟΗ、 ΤΜΑΗ等单晶硅各向异性腐蚀溶液作为腐蚀液 进行各向异性湿法腐蚀， 腐蚀时间为 10 分钟〜 100 小时。 腐蚀后所得的六边形各边均沿 <110>晶向， 各该腐蚀槽 105的侧壁均在 {111}晶面族内。 各该单晶硅薄壁 106与所述单晶硅 基底 101上表面的夹角为 69.5°〜71.5°。
步骤 4) 所得的各该单晶硅薄壁 106的宽度为 lnm〜999nm， 长度为 100nm〜lmm， 且任 意两单晶硅薄壁 106的宽度相差不超过 500nm。
步骤 4) 中， 多个单晶硅薄壁 106形成两两夹角为 120°的六边形网状阵列。
在一具体的实施过程中， 首先设置目标单晶硅纳米线网状阵列结构的形状参数如下： 所 有的单晶硅纳米线 107长度均相等并且长度为 ΙΟΟμηι, 单晶硅纳米线 107离腐蚀槽 105底部 的距离为 10μηι。 请参阅图 1， 若要满足该目标， 每个腐蚀槽 105 的上表面应为六边形， 即 ΑΒ边、 BC边、 CD边、 DE边、 EF边、 FA边围成六边形， 并且边长均为 ΙΟΟμηι; ΑΒ边与 A'B'边、 BC边与 B'C'边、 CD边与 C'D'边、 DE边与 D'E'边、 EF边与 E'F'边、 FA边与 FA'边之间在上表面的投影距离可计算为：
dl = T - ctg0 = 10 / . g70.5° = 3.54 /m，
由此， 可以确定腐蚀槽 105下表面在平面上的投影形状及参数。 记六边形 ABCDEF和 六边形 A'B'C'D'E'F'在平面上的投影的交集为六边形 abcdef (未予图示） ， 则使预设的腐蚀 掩膜窗口 103图形满足其内角均为 120°的最小外接六边形为六边形 abcdef。
在本实施例中， 所述的多个掩膜窗口 103以同样的形状大小进行阵列化排列， 而掩膜窗 口 103形状和腐蚀槽 105的预设深度确定后， 六边形 ABCDEF的形状也将确定， 将多个掩 膜窗口 103 的位置调整到满足： 与任意一个掩膜窗口 103其相关的六边形 ABCDEF的至少 两条相邻的边分别与另两个相邻六边形 ABCDEF 的一条边平行并且平面投影距离 w 在 10nm〜999nm区间内， 相应的， 可以计算出每个掩膜窗口 103在垂直于这些边的方向上距离 d0 = w + 3.45 /m。
如图 9〜图 10所示， 接着进行步骤 5 ) 〜步骤 6) 。 步骤 5 ) ， 利用自限制氧化工艺对上 述所得结构进行热氧化， 使所述单晶硅薄壁 106逐渐氧化， 最后于所述单晶硅薄壁 106顶部 中央区域形成沿单晶硅薄壁 106长度方向延伸的单晶硅纳米线 107; 步骤 6) ， 去除所述抗 氧化掩膜 102及氧化过程中形成的氧化硅 108， 形成单晶硅纳米线网状阵列结构。
当单晶硅薄壁 106上表面有抗氧化掩膜 102时， 根据自限制氧化原理， 在这些单晶硅薄 壁 106位于顶部中央靠近抗氧化掩膜 102的区域由于氧化速率最慢， 在薄壁其它部位完全氧 化为氧化硅 108时， 该区域仍留下截面较小的单晶硅结构， 该单晶硅结构沿单晶硅薄壁 106 长度方向延伸成单晶硅纳米线 107。 需要说明的是， 位于各该单晶硅薄壁 106的交接处的中 心部位的单晶硅由于氧化速度也较慢， 故在去除所述氧化硅 108后， 各该单晶硅纳米线 107 的交接处会具有单晶硅支撑结构 109， 如图 4所示。
在本实施例中， 多个单晶硅纳米线 107形成两两夹角为 120°的六边形网状阵列， 且相邻 的三根单晶硅纳米线 107 的端点连接于一单晶硅支撑结构 109， 且任意两端点间的距离为 10ηη〜20μη 。
综上所述， 本发明提供一种单晶硅纳米线网状阵列结构的制作方法， 先于一 （111 ) 晶 面型硅片上制作抗氧化掩膜并形成掩膜窗口； 然后采用 ICP刻蚀法， 将单晶硅刻蚀至一预设 深度； 接着对各该掩膜窗口下方的单晶硅进行各向异性湿法腐蚀， 形成上下表面为六边形的 多个腐蚀槽， 相邻两腐蚀槽的侧壁间形成单晶硅薄壁； 然后利用自限制氧化工艺进行热氧 化， 于所述单晶硅薄壁顶部中央区域形成单晶硅纳米线； 最后去除抗氧化掩膜及氧化硅， 形 成单晶硅纳米线网状阵列结构。 本发明工艺简单高效， 核心步骤仅涉及常规光刻、 腐蚀工 艺， 抗氧化掩膜和各向异性腐蚀， 在常规的掩膜版制备条件和光刻条件下， 利用 （111 ) 晶 面型硅片内的晶面分布特点， 可在硅片上制作大规模的单晶硅纳米线组合图形。 所以， 本发 明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。 任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。 因此， 举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变， 仍应由本发明的权利要求所涵盖。

Claims

权利要求书 、 一种单晶硅纳米线网状阵列结构的制作方法， 其特征在于， 所述制作方法至少包括以下 步骤：
1 ) 提供一 （111 ) 晶面的单晶硅基底， 于该单晶硅基底表面制作抗氧化掩膜；
2) 采用光刻工艺于所述抗氧化掩膜中形成具有预设形状的预设排列规则的多个掩膜 窗口；
3 ) 采用 ICP刻蚀法， 将各该掩膜窗口下方的单晶硅刻蚀至一预设深度；
4) 对各该掩膜窗口下方的单晶硅进行各向异性湿法腐蚀， 形成上下表面为六边形的 多个腐蚀槽， 相邻两腐蚀槽的侧壁间形成单晶硅薄壁；
5 ) 采用自限制氧化工艺对上述所得结构进行热氧化， 使所述单晶硅薄壁逐渐氧化， 最后于所述单晶硅薄壁顶部中央区域形成沿单晶硅薄壁长度方向延伸的单晶硅纳米线；
6) 去除所述抗氧化掩膜及氧化过程中形成的氧化硅， 形成单晶硅纳米线网状阵列结 构。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 所述抗氧 化掩膜为厚度为 10ηηι〜2μηι的氮化硅薄膜或厚度为 100ηηι〜5μηι的氧化硅。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 相邻的两 个掩膜窗口之间的最小距离为 1μηι〜10μηι。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 所述预设 深度为 100ηηι〜100μηι。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 步骤 4) 中， 各向异性湿法腐蚀的时间为 10分钟〜 100小时。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 所述六边 形的每个内角均为 120°， 各边均沿<110>晶向， 各该腐蚀槽的侧壁均在 {111}晶面族内。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 各该单晶 硅薄壁与所述单晶硅基底上表面的夹角为 69.5°〜71.5°。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 各该单晶 硅薄壁的宽度为 lnm〜999nm， 长度为 100nm〜lmm， 且任意两单晶硅薄壁的宽度相差不 超过 500nm。 、 根据权利要求 1 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 多个单晶 硅薄壁形成两两夹角为 120°的六边形网状阵列， 多个单晶硅纳米线形成两两夹角为 120° 的六边形网状阵列。 0、 根据权利要求 9 所述的单晶硅纳米线网状阵列结构的制作方法， 其特征在于： 相邻 的三根单晶硅纳米线的端点连接于一单晶硅支撑结构， 且任意两端点间的距离为 10ηη〜20μη 。
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