WO2014068694A1 - 半導体装置及びキャッシュメモリへのデータ先読み方法 - Google Patents

半導体装置及びキャッシュメモリへのデータ先読み方法 Download PDF

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進藤　誠
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    • G06F2212/60—Details of cache memory
    • G06F2212/6032—Way prediction in set-associative cache

Definitions

  • the present invention relates to a data prefetching technique for a cache memory, and more particularly to a technique effective when applied to a semiconductor device having a cache memory.
  • cache memory For example, a technique for dividing an instruction cache and a data cache, a technique for configuring a cache memory with a plurality of ways, a technique for prefetching data including an instruction code, and the like. Adopting such a technology is also effective for secure microcomputers, but on the other hand, it is also necessary to satisfy severe restrictions on circuit scale and power consumption.
  • Patent Documents 1 and 2 disclose data read-ahead technology in a cache memory.
  • Patent Document 1 discloses a technique for reading a data block including data to be accessed when a cache miss occurs and prefetching a set data block in the adjacent direction. Since the set adjacent direction is updated following the access history, the prefetching direction can also be followed.
  • Patent Document 2 in a multiple-way set associative cache memory, data that is expected to be read next is predicted in advance from which of a plurality of ways to be read, A technique for preventing an unnecessary way from being accessed is disclosed.
  • Patent Document 3 discloses a technique in which data for one page is read into a pre-read cache at a time by a row address system selection operation in a non-volatile memory, and then a part thereof is selected and read out by a column address system operation. Yes.
  • a multi-way cache When a multi-way cache is used, only one way may be used for continuous access of a series of data such as decryption operations of encryption, and other ways may not be used. If each way can be provided with a memory array having a large capacity, it is not a big problem. However, if only one block of nonvolatile memory memory capacity (one line) can be mounted on one way, data prefetching is possible. Even if is done, there is no area to store the data to be read ahead. A cache miss always occurs for each line, and overhead occurs due to the cache fill. If a memory array with a capacity of 2 ways is used as 1 way, prefetching can be executed within that 1 way, and no cache miss occurs for each line, but in the case of continuous access from 2 data series, A cache miss occurs for each access.
  • the semiconductor device includes a processor, a memory, a plurality of tags, a plurality of ways, and a cache control unit that correspond to each other, and is configured to be capable of the following operations.
  • the cache control unit performs the following operation when the first access and the second access are accesses to consecutive addresses that are successively executed, and the second access is an access through the first way.
  • the second access is an access in a direction in which the address increases with respect to the first access
  • data prefetching is performed for a way having a tag value that is one smaller than the tag value corresponding to the first way.
  • data prefetching is performed for a way that is one greater than the tag value corresponding to the first way.
  • FIG. 1 is a flowchart illustrating an operation example of the semiconductor device according to the embodiment.
  • FIG. 2 is a block diagram illustrating a configuration example of a semiconductor device according to an embodiment.
  • FIG. 3 is a flowchart (1/4) illustrating a detailed operation example of the semiconductor device according to the embodiment.
  • FIG. 4 is a flowchart (2/4) illustrating a detailed operation example of the semiconductor device according to the embodiment.
  • FIG. 5 is a flowchart (3/4) illustrating a detailed operation example of the semiconductor device according to the embodiment.
  • FIG. 6 is a flowchart (4/4) illustrating a detailed operation example of the semiconductor device according to the embodiment.
  • FIG. 7 is an explanatory diagram illustrating an operation example when the 2-way cache according to the embodiment operates independently.
  • FIG. 7 is an explanatory diagram illustrating an operation example when the 2-way cache according to the embodiment operates independently.
  • FIG. 10 is a timing chart (1/4) showing an operation example of the semiconductor device according to the comparative example.
  • FIG. 11 is a timing chart (2/4) illustrating an operation example of the semiconductor device according to the comparative example.
  • FIG. 12 is a timing chart (3/4) illustrating an operation example of the semiconductor device according to the comparative example.
  • FIG. 13 is a timing chart (4/4) showing an operation example of the semiconductor device according to the comparative example.
  • FIG. 14 is a timing chart (1/3) showing an operation example when a 2-way cache is prefetched as another way as another prefetch target.
  • FIG. 15 is a timing chart (2/3) showing an operation example when a 2-way cache is prefetched as another way as another prefetch target.
  • FIG. 16 is a timing chart (3/3) showing an operation example when a 2-way cache is prefetched as another way as another prefetch target.
  • FIG. 17 is a timing chart (1/2) showing an operation example when the 2-way cache operates independently.
  • FIG. 18 is a timing chart (2/2) illustrating an operation example when the 2-way cache operates independently.
  • a processor 53
  • a memory 55
  • a plurality of tags 65
  • a plurality of ways capable of storing a plurality of data at successive addresses of the memory using a tag value stored in the tag as a reference address (64)
  • a semiconductor device 50
  • a cache control unit 63
  • Each of the plurality of ways is provided with an address change direction flag (66) indicating the direction in which the two most recent accesses to the way are address increase or decrease.
  • the cache control unit is an access to an address in which a first access and a second access are sequentially performed from the processor to the memory (1), and the second access is an access through a first way.
  • a predetermined prefetching operation is configured for the second way that satisfies the following conditions.
  • the condition has an address change direction flag that matches the address change direction flag corresponding to the first way, and is opposite to the direction indicated by the address change direction flag with respect to the tag value corresponding to the first way. (4) having consecutive tag values.
  • the predetermined prefetching operation is prefetching (5) of data indicated by a tag value continuous in the direction indicated by the address change direction flag with respect to the tag value corresponding to the first way.
  • the address change direction flag (66) can be configured to be set autonomously by the cache control unit based on the access history to the cache memory.
  • the cache control unit when the cache miss occurs, the cache control unit is configured to be able to execute a cache fill in a unit of data length that is 1 / integer of the total data length of data stored in the way.
  • the cache control unit includes a valid flag (67) for each unit of the data length of the cache fill in each of the plurality of ways, and when a cache miss occurs, the cache fill target way All the valid flags corresponding to are cleared (23), and the valid flag corresponding to the cache-filled data can be set (25).
  • the cache control unit is configured to enable the following operations.
  • the address change direction flag corresponding to the second way matches the address change direction flag corresponding to the first way, and the tag value corresponding to the second way corresponds to the tag value corresponding to the first way.
  • the address change direction flag continues in the direction opposite to the direction, the data prefetching is performed for the second way after the data prefetching to the area in the first way.
  • the address change direction flag corresponding to the second way does not match the address change direction flag corresponding to the first way, or the tag value corresponding to the second way is the tag value corresponding to the first way
  • the following prefetching operation is performed. After the prefetching of data to the area in the first way, after the second access in the first way, the first direction opposite to the direction indicated by the address change direction flag corresponding to the first way Prefetch data to the area in 1 way.
  • the processor is configured to be able to execute a subsequent access of the second access after the second access is completed and before the cache memory completes the prefetching.
  • each of the plurality of ways is configured to be able to cache data at an arbitrary address in the memory.
  • the semiconductor device further includes an instruction cache, and the plurality of ways are data caches for the processor.
  • ⁇ Data prefetching method> A plurality of tags provided between the processor (53) and the memory (55) and capable of storing a plurality of tags (65) and a plurality of data at successive addresses of the memory using a tag value stored in the tag as a reference address
  • the data prefetching method in the cache memory (60) comprising the following way (64), comprising the following steps.
  • First step (1) for determining whether or not the first access to the memory from the processor and the second access continuous to the memory are accesses to consecutive addresses.
  • the determination result of the first step is an access to a continuous address
  • the first access and the second access are accesses by the same tag value for the same way among the plurality of ways, the latest to the way
  • a cache hit can be made to either way at all times by an operation in which the other way is prefetched in an empty cycle during a period in which one way is hit.
  • the address change direction attribute can be set autonomously by the cache control unit based on the access history to the cache memory.
  • each of the plurality of ways includes a valid flag (67) for each unit of the data length of the cache fill, and when a cache miss occurs in the third step, All the corresponding valid flags are cleared (23), and the valid flag corresponding to the cache-filled data is set (25).
  • the fourth step is executed after the sixth step, and based on the determination result of the fourth step that is not, the direction opposite to the direction indicated by the address change direction attribute corresponding to the first way
  • a data prefetching method further comprising a loop that repeats the sixth step (13) in order to prefetch data in an area in the first way in which the corresponding valid flag is not set.
  • a semiconductor device (50) including a processor (53), a memory (55), a plurality of tags (65), a plurality of ways (64), and a cache control unit (63) that correspond to each other 1: 1. It is configured as follows.
  • the cache control unit when the second access is an access in a direction in which the address increases relative to the first access, data for a way having a tag value that is 1 smaller than a tag value corresponding to the first way Is read ahead (4, 40).
  • data prefetching is performed for a way larger than the tag value corresponding to the first way (4, 45).
  • FIG. 2 is a block diagram illustrating a configuration example of a semiconductor device according to an embodiment.
  • a cache memory 60 is provided between the processor 53 and the memory 55.
  • the memory 55 may be a nonvolatile memory such as a flash memory, and may be any memory allocated to the memory space of the processor 53.
  • the cache memory 60 includes an instruction cache 62 and a data cache 61.
  • the data cache 61 includes a plurality of tags 65_0 to 65_3 and a plurality of ways 64_0 to 64_3 capable of storing a plurality of data at consecutive addresses in the memory 55 using the tag value stored in the tag as a reference address.
  • the tags 65_0 to 65_3 and the ways 64_0 to 64_3 are associated with 1: 1, and data D0 to D7 for 16 addresses, for example, are stored in the way 64_0, starting from the tag value stored in the tag 65_0.
  • the number of ways and tags is arbitrary, and at least two sets are sufficient.
  • the number of data stored in one way and the data length (bit length) per data are also arbitrary. This can be determined appropriately in consideration of the access unit from the processor 53 and the interface with the nonvolatile memory 55 to be cached.
  • FIG. 2 also illustrates other components, which will be described later.
  • FIG. 1 is a flowchart showing an operation example of a semiconductor device according to an embodiment.
  • step 1 When there is a data read request for accessing the nonvolatile memory 55 from the processor 53, it is determined whether or not the data read request and the immediately preceding data read request are data read requests to consecutive addresses (step 1). . As a result, when it is determined that it is a data read request to a continuous address, when two consecutive data read requests are accesses to the same way with the same tag value, the two most recent accesses to the way are addresses. An address change direction attribute indicating whether the direction of increase or decrease is added (step 2). The way (access target way) is accessed by the current data read request (step 3).
  • the presence / absence of another way (a prefetch target way) having a value is determined (step 4).
  • the prefetching of data indicated by the tag value continuous in the direction indicated by the address change direction attribute of the access target way is performed on the prefetching target way (step 5).
  • Way 0 corresponds to tag 0 (65 — 0)
  • way 1 corresponds to tag 1 (65 — 1).
  • the address change direction attribute is first given to the way 0 (64_0) (step 2). If the previous access to the way 0 (64_0) is an access to the address A-1, the address is increasing. Conversely, if the previous access is to the address A + 1, the address is It is a decreasing direction. The address change direction attribute is given to each way.
  • the tag 0 (65_0) corresponding to the way 0 (64_0) stores the upper address of the address A. If the access to way 0 (64_0) is a cache miss, the upper address of address A is stored in tag 0 (65_0) due to cache fill.
  • way 1 64_1
  • the determination condition is whether or not the tag value of the access target way has the same address change direction attribute and has a tag value continuous in the direction opposite to the direction indicated by the address change direction attribute (step 4). ).
  • the way 1 (64_1) has the same address change direction attribute as the way 0 (64_0) reflects the access history that both ways have been continuously accessed in the same address change direction.
  • tag 1 (65_1) corresponding to way 1 (64_1) has a tag value stored in tag 0 (65_0) corresponding to way 0 (64_0) in a direction opposite to the direction indicated by the address change direction attribute. Having continuous tag values indicates that way 1 (64_1) is already accessed. Therefore, if this condition is satisfied, the way 1 (64_1) has been continuously accessed with the same series of data, and there is a high possibility that the way has already been accessed. Therefore, the probability that the way 1 (64_1) is accessed again is low, and it can be determined that the way 1 (64_1) is suitable as a prefetch target following the access to the way 0 (64_0).
  • prefetching of data is executed in the direction indicated by the address change direction attribute with way 1 (64_1) as a prefetch target (step 5).
  • way 1 (64_1) has already been accessed by a series of accesses of the same data series.
  • A′-1 should be stored in the corresponding tag 1 (65_1).
  • the way 1 (64_1) is likely to be used to cache another series of data stored in another address area. Therefore, it is not appropriate as a prefetch target, and prefetch is not executed.
  • the way is appropriate as a prefetch target based on whether the address change direction attribute and the tag value are continuous. If there is a way suitable for the prefetch target, the access target way and the prefetch target way are combined to function as one way having a prefetch function. On the other hand, if there is no way suitable for the prefetch target, each way is made to function as an independent plurality of ways as an independent way.
  • the determination of whether or not to prefetch data is made based on the access history.
  • the cache control unit is autonomous without any special control from the outside simply by giving an address change direction attribute indicating the direction. Judgment is made and the way look-ahead function is switched. Since the cache circuit collects and holds the access history as information indicating whether or not the address change direction attribute and the tag value are continuous, the cache circuit can make an autonomous determination.
  • the way and the tag are associated with 1: 1 instead of providing a plurality of tags in one way.
  • one way is composed of only one line and one tag corresponding thereto.
  • a cache for at least two lines it can function as either a 1-way cache or a 2-way cache having a look-ahead function while autonomously switching.
  • This embodiment is not a large-scale cache circuit, but a small and low-power cache circuit that has extremely strict requirements for circuit scale and power consumption, such as a secure microcomputer that can be mounted on an IC card or the like. When applied, it is particularly effective.
  • FIG. 2 is a block diagram illustrating a configuration example of a semiconductor device according to an embodiment. A more detailed configuration example than that described in the outline of the embodiment will be described.
  • the semiconductor device 50 according to the present embodiment is, for example, a microcomputer 50 used for an IC card, which is formed on a single semiconductor substrate using a known semiconductor manufacturing technique, or a nonvolatile memory 55 or the like is formed in a separate chip. It is formed as a multichip module.
  • the present embodiment is not limited by the semiconductor device mounting method.
  • the microcomputer 50 includes a CPU 53, a DMAC 54, a ROM 56, a RAM 57, and a peripheral module 58 that are connected to each other via an address bus 51 and a data bus 52.
  • a DMAC (Direct Memory Access Controller) 54 can access the memory independently of the CPU and execute data transfer based on the transfer parameters set by the CPU 53.
  • a ROM (Read Only Memory) 56 and a RAM (Random Access Memory) 57 are memories.
  • the ROM 57 stores an instruction code of a program executed by the CPU 53 and initial values of data, and the RAM 57 stores values of variables used in the program. Store.
  • the peripheral module 58 is, for example, a timer module or a communication interface module.
  • a bus arbitration circuit, an interrupt control circuit, and the like can be provided.
  • the nonvolatile memory 55 is connected to the address bus 51 and the data bus 52 via the cache memory 60, and can be accessed from a bus master such as the CPU 53 or the DMAC 54.
  • the nonvolatile memory 55 and the cache memory 60 are connected to each other via a dedicated address bus 51_1 and a data bus 52_1.
  • the non-volatile memory 55 is a non-volatile memory such as a flash memory, a phase change memory, and a ferroelectric memory, for example.
  • the nonvolatile memory 55 can be replaced with any storage element allocated to the memory space of the CPU 53. It may be a volatile memory such as DRAM or SDRAM, or a memory other than a semiconductor.
  • the nonvolatile memory 55 includes, for example, a read buffer 78 and a selector 79. The data at the address specified by the upper bits of the address bus 51_1 is read from the memory unit 77 and temporarily stored in the read buffer 78. A part of the data is selected by the selector 79 and output to the data bus 52_1.
  • the size of the read buffer 78 coincide with the number of bits of the memory cells connected to one word line in the memory unit 77, the power consumption for accessing the nonvolatile memory 55 can be kept low. Furthermore, the provision of a pre-read cache described in Patent Document 3 is preferable because it can achieve more effective power consumption reduction.
  • the read buffer 78 is assumed to be 16 bytes and the data bus 52_1 is assumed to be 4 bytes, although not particularly limited.
  • the cache memory 60 includes a data cache 61, an instruction cache 62, and a cache control unit 63.
  • the data cache 61 includes four ways 64_0 to 64_3. Each way is associated with a tag 65_0 to 65_3, a decrement flag 66_0 to 66_3, and a valid flag 67_0 to 67_3.
  • LRU Least Recently ⁇ Used
  • a cache fill is performed on the least recently used (Least Recently Used) way.
  • the cache control unit 63 is provided with an address control unit 68 and a data control unit 69, and controls an interface of an access command with the CPU 53 and the like via the address bus 51 and the data bus 52 and an interface with the nonvolatile memory 55. To do.
  • the cache control unit 63 further includes an LRU flag 70, an LRU control unit 71, a tag control unit 72, a decrement flag control unit 73, and a valid flag control unit 74, and includes data cache tags 65_0 to 65_3 and decrement flags 66_0 to 66_3. And valid flags 67_0 to 67_3 are controlled.
  • the LRU control unit 71, tag control unit 72, decrement flag control unit 73, and valid flag control unit 74 are connected to the internal address bus 75_1 and the internal data bus 76_1.
  • Each of the ways 64_0 to 64_3 can hold a plurality of data.
  • Data in each way is composed of data with continuous addresses.
  • An upper address common to the address of the data stored in the way is stored in the corresponding tag.
  • data per address is 1 byte (8 bits)
  • the bit length of data constituting a way is 2 bytes (16 bits).
  • Each way can store 8 pieces of 2-byte data, and the upper bits excluding the lower 4 bits of the address correspond to the tag value.
  • the data bus 52 has a width of 2 bytes.
  • the cache can be fully associative.
  • the data stored in each way may be any address in the memory space of the CPU 53.
  • the decrement flag 66_0 to 66_3 is a flag indicating whether the access to each way 64_0 to 64_3 is an access in an address increasing direction or an access in a decreasing direction with respect to the previous access to the same way.
  • the valid flags 67_0 to 67_3 are flags that indicate whether or not the data of the respective ways 64_0 to 64_3 is valid.
  • a 1-bit flag is provided for each cache fill data size. For example, assuming that the data D0 to D7 constituting the ways 64_0 to 64_3 are 2 bytes (16 bits), respectively, and when a cache fill is performed every 4 bytes (32 bits), a 1 bit flag is set every 4 bytes.
  • Each flag is composed of a total of 4 bits V0 to V4.
  • addresses are allocated for each byte, if a 2-byte data read request is used, an even number of consecutive addresses is called a continuous address and if it is a 4-byte data read request, A continuous address in multiples of 4 is called a continuous address.
  • the bit length of the cache fill can be 4 bytes, for example. Accordingly, the internal data bus 76_1 and the interface circuits of the LRU control unit 71, the tag control unit 72, the decrement flag control unit 73, and the valid flag control unit 74 connected thereto may be provided with 4 bytes each. Thereby, a circuit scale can be suppressed and power consumption can be reduced. Further, it is possible to determine cache hit / miss and output data or perform cache fill in units of 4 bytes stored in the way. On the other hand, the number of data provided for each way can be matched with the number of data connected to one word line of the nonvolatile memory.
  • the read buffer 78 and the selector 79 provided in the nonvolatile memory 55 are not necessary, and data read from one word line can be filled into the way in a lump, thereby speeding up the cache fill. it can.
  • the valid flag at this time can be 1 bit for each way. In addition, a configuration without a valid flag may be possible.
  • the bit length of the cache fill can be appropriately designed in consideration of the circuit size, power consumption, and cache fill speed as described above.
  • FIG. 2 A detailed operation example of the semiconductor device illustrated in FIG. 2 will be described. 3, 4, 5, and 6 are flowcharts showing detailed operation examples of the semiconductor device according to the embodiment.
  • the cache control unit 63 of the cache memory 60 determines whether the bus command is an instruction fetch or not by data access. It is determined whether or not there is a data read request to the nonvolatile memory 55 (step 11). If it is not a data read request to the nonvolatile memory 55, it is determined whether or not all the data areas of all the ways 64_0 to 64_3 of the cache are valid (step 12). It is determined whether or not there is a flag for which 1 is not set among V0 to V4 constituting each of the valid flags 67_0 to 67_3.
  • the data is read from the nonvolatile memory 55 and the data area (Step 13).
  • a valid flag corresponding to the data area of the written way is set to 1 (step 14). This makes it possible to preliminarily pre-read data in the direction opposite to the pre-reading direction of the way indicated by the same tag (backward data) by using the period when no bus command is issued. The probability of a cache miss can be reduced.
  • the cache control unit 63 of the cache memory 60 takes in the address of the bus command (step 15) and reads this time. It is determined whether the address of the request is continuous with the address of the previous read request (step 16). If it is continuous, the process proceeds to step 2 for assigning the address change direction attribute to the way. If it is not continuous, the process proceeds to step 3 for accessing the way. In FIG. 3 and FIG. 4, it is displayed as a connector C2.
  • step 2 for assigning the address change direction attribute to the way the decrement flags 66_0 to 66_3 are set and updated. It is determined whether or not the address of the current read request matches the tag of any one way in the cache (step 17). If not, the process proceeds to step 3 for accessing the way. In FIG. 3 and FIG. 4, it is displayed as a connector C2. If there is a way with a matching tag value, it is determined whether the address of the continuous access is the increment direction or the decrement direction (step 18). As a result, if the direction is the increment direction, 0 is set to the decrement flag of the target way (step 19), and if the direction is the decrement direction, 1 is set to the decrement flag of the target way (step 20). Thereafter, the process proceeds to step 3 for accessing the way. In FIG. 3 and FIG. 4, it is displayed as a connector C3.
  • step 16 If it is not continuous access (step 16), or even if it is continuous access, and there is no way having a tag value that matches the address of the current read request (step 17), it is transferred to the way via the connector C2. Go to step 3 to access (FIG. 4).
  • step 22 it is determined whether or not there is a cache hit (step 22). In the case of a cache hit, the LRU flag 70 is updated so that the hit way is the latest (step 33), and read data is output from the hit way (step 34). If there is a cache miss, the cache fill is performed on the way storing the oldest data indicated by the LRU flag 70.
  • step 23 all bits (V0 to V3) of the valid flag of the way storing the oldest data are cleared to 0 (step 23), the data is read from the nonvolatile memory 55, and the data area of the target way (Step 24), and a valid flag corresponding to the data area of the written way is set to 1 (step 25).
  • step 26 an access target address is set in the tag of the written way (step 26), and the LRU flag 70 is updated so that the way to which the data has been written is the latest (step 27).
  • Read data is output from the way in which the data was written (step 28).
  • step 21 Even when the process proceeds to step 3 for accessing the way via the connector 3 through the step 2 for assigning the address change direction attribute to the way shown in FIG. 3, it is first determined whether or not it is a cache hit (see FIG. 3). Step 21). In the case of a cache hit, the LRU flag 70 is updated so that the hit way is the latest (step 33), and read data is output from the hit way (step 34). Even in the case of a cache miss, since it is known in step 17 that there is a way having the same tag value as the address of the current read request, the data area of the target way is read from the nonvolatile memory 55. Data is written (step 29).
  • step 35 it is determined whether the data area in the direction indicated by the decrement flag is filled starting from the data area of the accessed way (step 35).
  • the decrement flag of the accessed way is 0, it is checked whether any valid flag in the address increasing direction from the accessed data area is cleared to 0.
  • the decrement flag of the accessed way is 1, it is checked whether any valid flag in the address decreasing direction from the accessed data area is cleared to 0. If there is a data area in which the valid flag is not set to 1, data is read from the nonvolatile memory 55, written in that data area of the target way (step 36), and the valid flag 70 corresponding to the data area of the written way is stored. 1 is set (step 37). This operation is repeated until valid data is written (filled) in all data areas starting from the accessed data area and extending to the end of the way in the direction indicated by the decrement flag.
  • step 4 the way having the tag value continuous in the opposite direction to the direction indicated by the decrement flag is searched for in which the latest way and the decrement flag value match (step 4). If not, the process returns to step 11 for determining the presence or absence of data read to the nonvolatile memory 55 (shown as a flow connected by the connector C1 in the figure). On the other hand, if there is a way 64 that satisfies such conditions, the process proceeds to the data prefetching step shown in FIG. 6 via the connector C5.
  • step 38 the value of the decrement flag of the latest way and the way that satisfies the above condition is checked (step 38). If both the value of the decrement flag of the latest way and the way that satisfies the above condition are 0, the process proceeds to step 39.
  • a way that satisfies the above condition is a way that is determined as a way suitable for writing prefetched data.
  • the tag value of the way that matches the condition is updated to the tag value of the latest way + 1 line (step 39).
  • step 43 If the data area of the pre-read target way is not filled in the direction indicated by the decrement flag, that is, the address increasing direction, the address of the data read from the nonvolatile memory is incremented (step 43), and the next data is stored in the nonvolatile memory 55. (Step 40), and 1 is set to the valid flag of the corresponding data area (step 41). The operations from step 40 to step 43 are repeated until the data area of the prefetch target way is completely filled in the direction indicated by the decrement flag (step 42).
  • step 38 The value of the decrement flag of the latest way and the way that matches the above condition is checked (step 38). If both the value of the decrement flag of the latest way and the way that satisfies the above condition are 1, proceed to step 44.
  • a way that satisfies the above conditions is also a way that is determined as a way suitable for writing prefetched data.
  • the tag value of the way that matches the above condition is updated to the value of the latest way tag value minus one line (step 44). If the data area of the pre-read target way is not filled in the direction indicated by the decrement flag, that is, the address decreasing direction, the address of the data read from the nonvolatile memory is decremented (step 48), and the next data is stored in the nonvolatile memory 55. (Step 45), and 1 is set in the valid flag 67 of the corresponding data area (step 46). The operations from step 45 to step 48 are repeated until the data area of the prefetch target way is completely filled in the direction indicated by the decrement flag
  • step 42 and 47 When data is filled in all data areas of the way to be prefetched (steps 42 and 47), the process returns to step 11 for determining whether or not data is read from the nonvolatile memory 55 (in the figure, as a flow connected by the connector C1). Show).
  • a continuous cache hit occurs in continuous access of a series of data.
  • the other two ways can also function as one way for continuing the prefetching, or can function as two independent ways. Switching between functioning as one way to continue prefetching or functioning as two independent ways is performed only by comparing the decrement flag and the tag value.
  • the determination of whether or not to prefetch data is made based on the access history.
  • the cache control unit makes an autonomous decision without newly receiving control from the outside simply by providing a new decrement flag indicating the direction. Can be switched.
  • FIG. 7 is an explanatory diagram illustrating an operation example when the 2-way cache operates independently.
  • the case where the number of ways is 2 is illustrated. Even if the number of ways is 3 or more, the same effect is obtained.
  • Each of the two ways 64_0 and 64_1 holds eight 2-byte data D0 to D7, and includes corresponding tags 65_0 and 65_1 and decrement flags 66_0 and 66_1.
  • 1-bit valid flags V0 to V3 are provided for two pieces of data (4 bytes).
  • the LRU flag 70 indicates the way that was most recently accessed, either WAY 0 or WAY 1.
  • One address is assigned to one byte of data, and eight pieces of 2-byte data D0 to D7 correspond to data for 16 addresses.
  • the tag stores an address value higher than the lower 4 bits as a tag value.
  • D0 stores data corresponding to an address obtained by adding 0x0 to the lower 4 bits below the tag value on the basis of the tag value.
  • D7 store data corresponding to addresses obtained by adding 0x2, 0x4, 0x8,. 7, 8, and 9, the case where a data read at address 0x002008 is requested is taken as an example, the state before access is shown on the upper side of each figure, and the state after access is shown on the lower side of each figure Are schematically shown.
  • the tag value corresponding to the address 0x002008 is 0x00200, and the data of the address 0x002008 is stored at the position D4.
  • “0x” is a symbol indicating that the subsequent numerical value is in hexadecimal notation.
  • the tag value corresponding to the address 0x002008 is 0x00200, which is different from the tag values stored in the tags 65_0 and 65_1, and is thus determined as a cache miss (steps 17 and 22). Since the LRU flag 70 indicates the way 0, the cache fill is performed on the way 0 (steps 23 to 28).
  • the valid flags V0 to V3 of way 0 (64_0) are all cleared to 0 (step 23). Data is read from nonvolatile memory address 0x002008 and written to D4 and D5 of way 0 (64_0) (step 24).
  • the corresponding valid flag V2 is set to 1 (step 25).
  • 0x00200 is set to the tag 65_0 (step 26).
  • the LRU flag is changed to WAY 1 (step 27).
  • Data is output from D4 of way 0 (64_0) that has been cache-filled (step 28).
  • prefetching of data proceeds to D6 and D7.
  • 1 is set to V3 of the valid flag 67_0.
  • the condition determination in step 4 is performed.
  • the decrement flags 66_0 and 66_1 coincide with each other in the increasing direction.
  • the tag 65_1 of the way 1 is 0x00324, and is decrementing in the opposite direction to the decrement flags 66_0 and 66_1.
  • the tag value 0x00200 of the way 0 is different from the continuous tag value 0x001FF. Therefore, it is determined that the way 1 is not appropriate as a prefetch target (step 4).
  • the data of way 1 (64_1) is retained, and a cache hit occurs when there is an access to valid data D0 to D3 that matches the tag 65_1.
  • Way 1 (64_1) functions as a way independent of way 0 (64_0).
  • the way 0 is hit.
  • the tag value corresponding to the address 0x002008 is 0x00200 and matches the tag value stored in the tag 65_0, so the decrement flag is updated (steps 17 to 20). If the continuous access address is in the increment direction, the value of the decrement flag 66_0 is set to 0 (step 19), and if it is in the decrement direction, it is set to 1 (step 20). In FIG. 8, the increment direction is used.
  • a cache hit / miss is determined (step 21). Since the tag 65_0 matches but the data corresponding to the address 0x002008 should be stored, V2 of the valid flag 67_0 of D4 is 0, so the data corresponding to the address 0x002008 is not stored in the way 0 (64_0). . Therefore, it is determined as a cache miss. Data of 4 bytes is read from the non-volatile memory 55 from address 0x002008, written to D4 and D5 (step 29), and 1 is set to V2 of the corresponding valid flag 67_0 (step 30). The LRU flag 70 is updated to WAY 1 so that the accessed way 0 is the latest (step 31). Data is output from D4 of way 0 (64_0) that has been cache-filled (step 32).
  • prefetching of data proceeds to D6 and D7.
  • 1 is set to V3 of the valid flag 67_0.
  • the condition determination in step 4 is performed.
  • the tag 65_1 of the way 1 is 0x001FF, which is in the opposite direction to the increase direction of the address indicated by the decrement flags 66_0 and 66_1 and matches the tag value 0x00200 of the way 0 and the continuous tag value 0x001FF. It is determined that the target is appropriate (step 4).
  • the decrement flags 66_0 and 66_1 of the way 0 that is the latest way and the way 1 that satisfies the condition as the prefetch target are both 0 (step 38).
  • the value of the tag 65_1 of the way 1 that satisfies the condition to be prefetched is updated to 0x00201, which is the tag value 0x00200 + 1 of the tag 65_0 of the latest way 0 (step 39).
  • step 43 the data is sequentially read from the nonvolatile memory 55 while incrementing the address (step 43) until all the data D0 to D7 of way 1 are filled (step 42), and the address 0x002010 is stored in the data D0 to D7 of way 1 Data of .about.0x00201F is written (step 40), and V0 to V3 of the corresponding valid flag 67_1 are sequentially updated to 1 (step 41).
  • way 1 functions as a prefetch target of way 0.
  • way 0 and way 1 function alternately as an access target and a prefetch target, and no cache miss occurs.
  • Fig. 9 shows an example of the operation when the continuous access direction is the address decreasing direction.
  • D2 and D3 of way 0 64_0
  • 1 is set in the valid flag V1, and the other valid flags V0, V2, and V3 are cleared to 0.
  • the tag 65_0 stores 0x00200.
  • the valid flags V0 and V1 are set to 1, and the other valid flags V2 and V3 are cleared to 0.
  • the tag 65_1 stores 0x00201.
  • the decrement flags 66_0 and 66_1 are both set to 1.
  • prefetching of data proceeds to D0 and D1.
  • 1 is set to V0 of the valid flag 67_0.
  • the condition determination in step 4 is performed.
  • the tag 65_1 of the way 1 is 0x00201, which is the reverse direction of the address indicated by the decrement flags 66_0 and 66_1 and matches the tag value 0x00200 of the way 0 and the continuous tag value 0x00201, so the way 1 is prefetched. It is determined that the target is appropriate (step 4).
  • the decrement flags 66_0 and 66_1 of the way 0 that is the latest way and the way 1 that satisfies the condition for the prefetch target are both 1 (step 38).
  • the value of the tag 65_1 of the way 1 that satisfies the condition as a prefetch target is updated to 0x001FF, which is the tag value 0x00200-1 of the tag 65_0 of the latest way 0 (step 44).
  • the data is sequentially read from the nonvolatile memory 55 while incrementing the address (step 48) until all the data D0 to D7 of the way 1 are filled (step 47), and the address 0x001FFF is read into the data D0 to D7 of the way 1 Data of .about.0x001FF0 is written (step 45), and V0 to V3 of the corresponding valid flag 67_1 are sequentially updated to 1 (step 46).
  • the way 1 functions as a prefetch target of the way 0 as in the case of the continuous access in which the address described with reference to FIG.
  • way 0 and way 1 function alternately as an access target and a prefetch target, and no cache miss occurs.
  • FIGS. 10 to 13 are timing charts showing an operation example of the semiconductor device according to the comparative example.
  • FIGS. 14 to 16 are timing charts showing an operation example in the case where the 2-way caches are mutually prefetched and perform prefetching as one way.
  • FIGS. 17 to 18 are timing charts showing an operation example when the 2-way cache operates independently.
  • the horizontal axis is a time axis and is expressed in order from T1 in units of clock cycles.
  • a clock, a CPU access request, an address issued by the CPU, and read data to the CPU are shown in order from the top. Next, the operation of the cache memory 60 is shown.
  • An access request of the cache control circuit 63, an address issued from the cache memory 60 to the nonvolatile memory 55, and read data output from the nonvolatile memory 55 to the cache memory 60 are shown.
  • the internal states of way 0 and way 1 are shown.
  • the decrement flags 66_0 and 66_1 the value of the tag [23: 4] (65_0 and 65_1), and the values of the data D0 to D7 are shown in order from the top.
  • the value of the LRU flag 70 is shown.
  • the CPU 53 requests a 2-byte data read from the address 0x00200C in the cycle T1.
  • the value of the tag 65_0 of the way 0 is 0x01219
  • the value of the tag 65_1 of the way 1 is 0x001FF
  • the LRU flag 70 points to the way 0. Since there is no tag that matches the tag value 0x00200 corresponding to the address 0x00200C for which data read is requested, a cache miss occurs. Assume that two cycles are required to determine a cache miss, and the cache memory 60 outputs the address 0x00200C to the nonvolatile memory 55 in cycle T3.
  • the target of the cache fill is way 0 indicated by the LRU flag 70.
  • the LRU flag 70 is updated to way 1, and in cycle T4, the tag 65_0 of way 0 is updated to 0x00200.
  • Data reading is executed in the nonvolatile memory 55, but assuming that three cycles are required, the value @ 00200C of the address 0x00200C is read at cycle T6, and written to D6 / D7 of way 0 (64_0) at cycle T7. In addition, it is also output to the CPU 53. Since the cache fill is performed in units of 4 bytes, 4-byte data from addresses 0x00200C to 0x00200F is written to D6 and D7 of way 0 (64_0). Since the data read request from the CPU 53 is 2 bytes, 2 bytes stored in D6 are returned to the CPU 53.
  • the CPU 53 requests a 2-byte data read from the address 0x00200E in cycle T8.
  • the data at address 0x00200E is written to D7 of way 0 (64_0) by the previous cache fill. Since the data read request in cycle T1 is a request for 2-byte data read from address 0x00200C, the data read request in cycle T1 is a request for continuous reading in the address increasing direction.
  • the decrement flag 66_0 of way 0 is maintained as 0 indicating the address increasing direction. Since the data at address 0x00200E is stored in D7 of way 0 (64_0), it is a cache hit and is output as read data of the CPU as @ 00200E in cycle T9.
  • cycle T12 the CPU 53 requests a 2-byte data read from 0x002010 which is the next continuous address. Since the data at address 0x002010 is not cached, a cache miss occurs. The cache control circuit does not issue an access request until then (cycles T9 to T13).
  • the cache memory 60 outputs the address 0x002010 to the nonvolatile memory 55 at cycle T14.
  • the target of the cache fill is way 1 indicated by the LRU flag 70.
  • the LRU flag 70 is updated to way 0, and in cycle T15, the tag 65_1 of way 1 is updated to 0x00201.
  • data reading is executed in 3 cycles.
  • the value @ 002010 at address 0x002010 is read out and written to D0 / D1 of way 1 (64_1) at cycle T18. Also output to the CPU 53.
  • FIGS. 14 to 16 are timing charts showing an operation example in a case where the 2-way caches are prefetched as other prefetch targets and prefetched as one way.
  • the CPU 53 requests a 2-byte data read from the address 0x00200C in the cycle T1.
  • the value of the tag 65_0 of the way 0 is 0x01219
  • the value of the tag 65_1 of the way 1 is 0x001FF
  • the LRU flag 70 points to the way 0. Since there is no tag that matches the tag value 0x00200 corresponding to the address 0x00200c for which data read is requested, a cache miss occurs. Assume that two cycles are required to determine a cache miss, and the cache memory 60 outputs the address 0x00200C to the nonvolatile memory 55 in cycle T3.
  • the target of the cache fill is way 0 indicated by the LRU flag 70.
  • the LRU flag 70 is updated to way 1
  • the tag 65_0 of way 0 is updated to 0x00200.
  • Data reading is executed in the nonvolatile memory 55, but assuming that three cycles are required, the value @ 00200C of the address 0x00200C is read at cycle T6, and D6 / D7 of way 0 (64_0) is displayed at cycle T7 shown in FIG. And output to the CPU 53 together. Since the cache fill is performed in units of 4 bytes, 4-byte data from addresses 0x00200C to 0x00200F is written to D6 and D7 of way 0 (64_0). Since the data read request from the CPU 53 is 2 bytes, 2 bytes stored in D6 are returned to the CPU 53.
  • the CPU 53 requests a 2-byte data read from the address 0x00200E in cycle T8. Since the data read request in cycle T1 is a request for 2-byte data read from address 0x00200C, the data read request in cycle T1 is a request for continuous reading in the address increasing direction.
  • the decrement flag 66_0 of way 0 is maintained as 0 indicating the address increasing direction.
  • the data at address 0x00200E is written to D7 of way 0 (64_0) by the previous cache fill. Since the data at address 0x00200E is stored in D7 of way 0 (64_0), it is a cache hit and is output as read data of the CPU as @ 00200E in cycle T9.
  • the data prefetching operation shown in the flowcharts of FIGS. 3 to 6 is started.
  • the cache fill generated by the 2-byte data read request from address 0x00200C of cycle T1 the data area in the direction indicated by decrement flag 66_0 starting from D6 / D7 of way 0 is filled (step 35).
  • the process proceeds to a determination step as to whether there is a way suitable for prefetching.
  • a way is searched for which has the same decrement flag value as that of the latest way 0 and a tag value continuous in the direction opposite to the direction indicated by the decrement flag (step 4).
  • the decrement flags 66_0 and 66_1 both coincide with each other indicating the address increasing direction, the tag value of the way 1 is 0x001FF, the address decreasing direction is opposite to the direction indicated by the decrement flags 66_0 and 66_1, and the tag value of the way 0 is 0x00200. Since they are continuous, it is determined that the way 1 is suitable as a prefetch target. In cycle T8, the tag 65_1 is updated to 0x00201 obtained by adding 1 to 0x00200 (step 39).
  • cycle T12 the CPU 53 requests a 2-byte data read from 0x002010 which is the next continuous address.
  • 0x002010 since the data at the address 0x002010 has been read ahead in way 1, a cache hit occurs and is read out in cycle T13 shown in FIG.
  • a cache miss occurs and the data at the address 0x002010 is read at cycle T18.
  • the occurrence of a cache miss is suppressed and the execution cycle is shortened by 5 cycles.
  • a 2-byte data read is executed in 2 cycles when a cache hit occurs, and 7 cycles are required when a cache miss occurs.
  • the instruction fetch and the data read cycle can be executed even during the data prefetching period.
  • the cycle for performing the look-ahead can be hidden.
  • FIGS. 17 to 18 are timing charts showing an operation example when the 2-way cache operates independently.
  • the CPU 53 requests a 2-byte data read from the address 0x002008 in the cycle T1.
  • the value of the tag 65_0 of the way 0 is 0x01219
  • the value of the tag 65_1 of the way 1 is 0x0121A
  • the LRU flag 70 points to the way 0. Since there is no tag that matches the tag value 0x00200 corresponding to the address 0x002008 for which data read is requested, a cache miss occurs. Assume that two cycles are required to determine a cache miss, and the cache memory 60 outputs the address 0x002008 to the nonvolatile memory 55 in cycle T3.
  • the target of the cache fill is way 0 indicated by the LRU flag 70.
  • cycle T3 the LRU flag 70 is updated to way 1, and in cycle T4, the tag 65_0 of way 0 is updated to 0x00200.
  • Data reading is executed in the nonvolatile memory 55, but assuming that three cycles are required, the value @ 002008 at address 0x002008 is read at cycle T6, and D4 / D5 of way 0 (64_0) at cycle T7 shown in FIG. And output to the CPU 53 together.
  • the CPU 53 requests a 2-byte data read from address 0x00200A in cycle T8. Since the data read request in cycle T1 is a request for 2-byte data read from address 0x002008, the data read request in cycle T1 is a request for continuous reading in the address increasing direction.
  • the decrement flag 66_0 of way 0 is maintained as 0 indicating the address increasing direction. Since the data at address 0x00200A has been written to D5 of way 0 (64_0) by the previous cache fill, it is a cache hit, and is output as read data of the CPU as @ 00200A at cycle T9.
  • step 35 address 0x00200C is issued to nonvolatile memory 55 at cycle T6, and data @ 0x00200c read at cycle T7 shown in FIG. 18 is written to data area D6 / D7 at cycle T8 (step 36). Thereafter, the process proceeds to step 4.
  • the cache control circuit of the present embodiment simply refers to the tag value and the decrement flag to determine whether to function as a 2-way cache or whether the two ways collectively function as a prefetch target. It is possible to switch autonomously.
  • the present invention is not limited to the data cache embodiment, and can be applied to an instruction cache and a unified cache.
  • the number of ways is not limited to two, and can be arbitrarily determined.
  • the number of cycles used for determination of cache hit / miss can be appropriately designed as appropriate, and the number of cycles for reading data from the nonvolatile memory. May be any value.
  • the present invention relates to a technique for prefetching data into a cache memory, and can be widely applied to a semiconductor device equipped with a cache memory.
  • Step of determining whether or not consecutive access addresses are continuous 2 Step of assigning an address change direction attribute (decrement flag) to the way 3 Step of accessing the way 4 Step of determining whether or not the read-ahead operation is suitable 5 Steps for prefetching 50 Semiconductor device (secure microcomputer) 51 Address bus 52 Data bus 53 Processor (CPU) 54 DMA (Direct Memory Access) controller 55 Non-volatile memory 56 ROM (Read Only Memory) 57 RAM (Random Access Memory) 58 Peripheral Module 60 Cache Memory 61 Data Cache 62 Instruction Cache 63 Cache Control Unit 64 Way 65 Tag 66 Decrement Flag 67 Valid Flag 68 Address Control Unit 69 Data Control Unit 70 LRU (Least Recently Used) Flag 71 LRU Control Unit 72 Tag Control Unit 73 Decrement Flag Control Unit 74 Valid Flag Control Unit 75 Cache Control Unit Internal Address Bus 76 Cache Control Unit Internal Data Bus 77 Memory Unit 78 Read Buffer 79 Selector

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  • Memory System Of A Hierarchy Structure (AREA)

Abstract

　複数のウェイがそれぞれタグを１個のみ備えるマイコンであって、第１アクセスと第２アクセスが互いに連続して実行され、連続するアドレスへのアクセスであり、第２アクセスが第１ウェイを介するアクセスであるとき、キャッシュ制御部は次の動作を行う。第２アクセスが第１アクセスに対してアドレスが増加する方向でのアクセスのときには、第１ウェイに対応するタグ値よりも１小さいタグ値を持つウェイに対してデータの先読みを行ない、アドレスが減少する方向でのアクセスのときには、第１ウェイに対応するタグ値よりも１大きいウェイに対してデータの先読みを行う。これにより、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。

Description

半導体装置及びキャッシュメモリへのデータ先読み方法
　本発明は、キャッシュメモリへのデータ先読み技術に関し、特にキャッシュメモリを備えた半導体装置に適用して有効な技術に関する。
　ＩＣカード（Integrated Circuit Card）などに用いられるセキュアマイコンにおいて、近年、ＣＰＵ（Central Processing Unit）の動作周波数が高まり、合せて大容量の不揮発メモリが搭載される傾向にある。ＣＰＵと大容量不揮発メモリの動作周波数の差が顕著となってきており、それを吸収するためにキャッシュメモリを搭載するものが増えてきている。しかし、ＩＣカードなどでの利用を許容するために、回路規模や消費電力が極めて小さく制限されている。
　キャッシュメモリには、種々の方式が提案されている。例えば、命令キャッシュとデータキャッシュに分ける技術、キャッシュメモリを複数のウェイで構成する技術、命令コードを含むデータの先読みをする技術、などである。セキュアマイコンにおいても、このような技術の採用は有効であるが、一方、回路規模や消費電力に対する厳しい制約を満たす必要もある。
　特許文献１及び２には、キャッシュメモリにおけるデータの先読み技術が開示されている。特許文献１には、キャッシュミスが発生したとき、アクセス対象のデータを含むデータブロックを読込み、さらに、設定された隣接方向のデータブロックを先読みする技術が開示されている。設定される隣接方向は、アクセス履歴に追随して更新されるので、先読みの方向も追随させることができる。特許文献２には、複数ウェイのセットアソシャティブ方式のキャッシュメモリにおいて、次に読み出されると予想されるデータを予め複数のウェイのいずれから読み出されるかを予想して先読みしておき、実際のアクセスにおいて不要なウェイにアクセスすることを防止する技術が開示されている。
　特許文献３には、不揮発メモリにおいて、ロウアドレス系選択動作により１ページ分のデータを一括してプリリードキャッシュに読み出し、その後カラムアドレス系動作でその一部を選択して読み出す技術が開示されている。
特開平06-75853号公報 特開2005-84999号公報 特開2012-38385号公報
　特許文献１、２、及び３について本発明者が検討した結果、以下のような新たな課題があることがわかった。
　ＩＣカードなどに用いられるセキュアマイコンにおいても、命令キャッシュとデータキャッシュに分ける技術、複数のウェイで構成する技術、及び、データの先読みをする技術は、有効であると考えられる。暗号技術では、長大なビット長の暗号鍵を使った暗号の復号演算などがあり、一連のデータの連続アクセスが予想されるので、先読み技術が有効である。認証のための照合処理では、２つのデータ系列からの連続アクセスが予想されるので、複数ウェイの採用が有効である。
　複数ウェイのキャッシュを採用した場合、暗号の復号演算などの一連のデータの連続アクセスでは、１つのウェイのみが使われ、他のウェイが使われない恐れがある。それぞれのウェイに容量の大きなメモリアレイを備えることができれば、大きな問題ではないが、１ウェイに不揮発メモリの１ブロック分（１ライン分）の容量のメモリアレイしか搭載できない場合には、データの先読みをしても次に先読みをするデータを格納すべき領域は残らない。１ライン毎に必ずキャッシュミスが発生し、キャッシュフィルのためオーバーヘッドが発生する。２ウェイ分の容量のメモリアレイを１ウェイとして用いれば、その１ウェイ内で先読みが実行でき、１ライン毎のキャッシュミスは発生しないが、２つのデータ系列からの連続アクセスの場合には、データアクセスごとにキャッシュミスが発生する。
　このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
　すなわち、プロセッサと、メモリと、互いに対応する複数のタグと複数のウェイとキャッシュ制御部を備える半導体装置であって、以下のような動作が可能に構成される。
　キャッシュ制御部は、第１アクセスと第２アクセスが互いに連続して実行される、連続するアドレスへのアクセスであり、第２アクセスが第１ウェイを介するアクセスであるとき、次の動作を行う。第２アクセスが第１アクセスに対してアドレスが増加する方向でのアクセスであるとき、第１ウェイに対応するタグ値よりも１小さいタグ値を持つウェイに対するデータの先読みを行う。第２アクセスが第１アクセスに対してアドレスが減少する方向でのアクセスであるとき、第１ウェイに対応するタグ値よりも１大きいウェイに対するデータの先読みを行う。
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
　すなわち、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。
図１は、一実施形態に係る半導体装置の動作例を表すフローチャートである。 図２は、一実施形態に係る半導体装置の構成例を表すブロック図である。 図３は、一実施形態に係る半導体装置の詳細な動作例を表すフローチャート（１／４）である。 図４は、一実施形態に係る半導体装置の詳細な動作例を表すフローチャート（２／４）である。 図５は、一実施形態に係る半導体装置の詳細な動作例を表すフローチャート（３／４）である。 図６は、一実施形態に係る半導体装置の詳細な動作例を表すフローチャート（４／４）である。 図７は、一実施形態に係る２ウェイのキャッシュが独立に動作する場合の動作例を表す説明図である。 図８は、一実施形態に係る２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして、アドレスがインクリメント方向（デクリメントフラグ＝０）の先読み動作する場合の動作例を表す説明図である。 図９は、一実施形態に係る２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして、アドレスがデクリメント方向（デクリメントフラグ＝１）の先読み動作する場合の動作例を表す説明図である。 図１０は、比較例に係る半導体装置の動作例を表すタイミングチャート（１／４）である。 図１１は、比較例に係る半導体装置の動作例を表すタイミングチャート（２／４）である。 図１２は、比較例に係る半導体装置の動作例を表すタイミングチャート（３／４）である。 図１３は、比較例に係る半導体装置の動作例を表すタイミングチャート（４／４）である。 図１４は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして先読み動作する場合の動作例を表すタイミングチャート（１／３）である。 図１５は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして先読み動作する場合の動作例を表すタイミングチャート（２／３）である。 図１６は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして先読み動作する場合の動作例を表すタイミングチャート（３／３）である。 図１７は、２ウェイのキャッシュがそれぞれ独立して動作する場合の動作例を表すタイミングチャート（１／２）である。 図１８は、２ウェイのキャッシュがそれぞれ独立して動作する場合の動作例を表すタイミングチャート（２／２）である。
１．実施の形態の概要
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
　〔１〕＜逆方向に連続するタグ値を持つウェイへの先読み＞
　プロセッサ（５３）と、メモリ（５５）と、複数のタグ（６５）と、前記タグに格納されるタグ値を基準アドレスとして前記メモリの連続するアドレスの複数のデータをそれぞれ格納可能な複数のウェイ（６４）と、キャッシュ制御部（６３）を備える半導体装置（５０）であって、以下の通り構成される。
　前記複数のウェイのそれぞれに、前記ウェイに対する直近の２回のアクセスがアドレスの増加または減少のどちらかの方向を示すアドレス変化方向フラグ（６６）を設ける。
　前記キャッシュ制御部は、前記プロセッサから前記メモリに対して連続して行う第１アクセスと第２アクセスが互いに連続するアドレスへのアクセスであり（１）、前記第２アクセスが第１ウェイを介するアクセスであるとき、以下の条件を満たす第２ウェイに対して、所定の先読み動作を可能に構成される。前記条件とは、前記第１ウェイに対応するアドレス変化方向フラグと一致するアドレス変化方向フラグを持ち、前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向と逆方向で連続するタグ値を持つこと（４）である。前記所定の先読み動作とは、前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向で連続するタグ値で示されるデータの先読み（５）である。
　これにより、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。
　〔２〕＜デクリメントフラグの更新＞
　項１において、前記キャッシュ制御部は、前記第２アクセスが前記第１アクセスと同一のウェイで且つ同一のタグ値へのアクセスであるときに、前記第２アクセスの対象アドレスが前記第１アクセスの対象アドレスより小さいとき、前記アドレス変化方向フラグをセット（２）可能に構成される。
　これにより、アドレス変化方向フラグ（６６）が、キャッシュメモリへのアクセス履歴に基づいて、キャッシュ制御部によって自律的にセット可能に構成することができる。
　〔３〕＜ワード単位のキャッシュフィル＞
　項１において、前記キャッシュ制御部は、キャッシュミスのとき、前記ウェイに格納されるデータの合計のデータ長の整数分の１のデータ長の単位で、キャッシュフィルを実行可能に構成される。
　これにより、キャッシュフィルのための消費電力を低く抑えることができる。
　〔４〕＜バリッドフラグ＞
　項３において、前記キャッシュ制御部は、前記複数のウェイのそれぞれに、前記キャッシュフィルのデータ長の単位ごとに、有効フラグ（６７）を備え、キャッシュミスが発生したとき、キャッシュフィルの対象のウェイに対応する前記有効フラグを全てクリアし（２３）、キャッシュフィルしたデータに対応する前記有効フラグをセット（２５）可能に構成される。
　これにより、ウェイに格納される所定のデータ長のデータ単位で、キャッシュヒット／ミスを判定し、データの出力またはキャッシュフィルを行うことができる。
　〔５〕＜バリッドフラグを使った同一ウェイ後方へのデータの先読み＞
　項４において、前記キャッシュ制御部は、前記第２アクセスの後、前記第１ウェイに対応するアドレス変化方向フラグによって示される方向で、対応する前記有効フラグがセットされていない前記第１ウェイ内の領域へのデータの先読み（１２、１３、１４）を可能に構成される。
　これにより、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときにも、同一ウェイ内のデータであればヒットするように、同一ウェイ後方（連続方向とは逆のアドレス方向）への先読みを実施することができる。
　〔６〕＜同一ウェイのアドレス変化方向へのデータの先読み後、逆方向へのデータの先読み＞
　項５において、前記キャッシュ制御部は、以下の動作を可能に構成される。
　前記第２ウェイに対応するアドレス変化方向フラグと前記第１ウェイに対応するアドレス変化方向フラグとが一致し、前記第２ウェイに対応するタグ値が前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向と逆方向で連続するときに、前記第１ウェイ内の領域へのデータの先読みの後に、前記第２ウェイに対するデータの先読みを行う。
　前記第２ウェイに対応するアドレス変化方向フラグと前記第１ウェイに対応するアドレス変化方向フラグとが一致せず、または、前記第２ウェイに対応するタグ値が前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向と逆方向で連続しないときに、以下の先読み動作を行う。前記第１ウェイ内の領域へのデータの先読みの後に、前記第１ウェイ内の前記第２アクセスの後、前記第１ウェイに対応するアドレス変化方向フラグによって示される方向と逆方向の、前記第１ウェイ内の領域へのデータの先読みを行う。
　これにより、２ウェイに跨って先読み動作を行う場合であっても、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときに、キャッシュミスの確率を減らすように、同一ウェイ後方（連続方向とは逆のアドレス方向）への先読みを実施することができる。
　〔７〕＜先読み実行サイクルの隠蔽＞
　項１において、前記プロセッサは、前記第２アクセスの終了後、前記キャッシュメモリが前記先読みを完了する前に、前記第２アクセスの後続のアクセスを実行可能に構成される。
　これにより、先読みを実行するためのサイクルを隠蔽することができ、単位時間あたりに実行される有効な命令サイクル数を増やすことができる。
　〔８〕＜フルアソシアティブ＞
　項１において、前記複数のウェイのそれぞれは、前記メモリの任意のアドレスのデータをキャッシュすることが可能に構成される。
　これにより、各ウェイは格納するデータのメモリでのアドレスに制約されることなく、任意のアドレスのデータもキャッシュすることができる。
　〔９〕＜データキャッシュ＞
　項１において、前記半導体装置は命令キャッシュをさらに備え、前記複数のウェイは、前記プロセッサに対するデータキャッシュである。
　これにより、データに特化したキャッシュを構成することができる。一般にデータは、命令と比較して連続アクセスの場合のアドレスの規則性が単純である。一連のデータの連続アクセスと、それぞれで連続する２系列のデータを交互にアクセスする場合が極めて多い。この特徴を踏まえて、キャッシュ回路、特にキャッシュ制御部を単純化することができる。
　〔１０〕＜データ先読み方法＞
　プロセッサ（５３）とメモリ（５５）の間に設けられ、複数のタグ（６５）と前記タグに格納されるタグ値を基準アドレスとして前記メモリの連続するアドレスの複数のデータをそれぞれ格納可能な複数のウェイ（６４）とを備える、キャッシュメモリ（６０）におけるデータ先読み方法であって、以下の各ステップを含んで構成される。
　前記プロセッサから前記メモリに対する第１アクセスと連続する第２アクセスが互いに連続するアドレスへのアクセスであるか否かを判定する第１ステップ（１）。
　前記第１ステップの判定結果が連続アドレスへのアクセスであるとき、前記第１アクセスと前記第２アクセスが前記複数のウェイのうちの同一ウェイに対する同一タグ値によるアクセスであるとき、前記ウェイに対する直近の２回のアクセスがアドレスの増加または減少のどちらの方向かを示すアドレス変化方向属性を付与する第２ステップ（２）。
　前記第２アクセスによって第１ウェイをアクセスする第３ステップ（３）。
　前記第１ウェイと同一のアドレス変化方向属性を持ち、前記第１ウェイのタグ値に対して、前記同一のアドレス変化方向属性が示す方向と逆方向に連続するタグ値を持つ第２ウェイの有無を判定する第４ステップ（４）。
　前記第４ステップの有の判定結果に基づいて、前記第２ウェイを対象として、前記アドレス変化方向属性が示す方向で連続するタグ値で示されるデータの先読みを行う、第５ステップ（５）。
　これにより、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。
　〔１１〕＜キャッシュヒット／ミスに関わらずにデータ先読み＞
　項１０において、前記第３ステップがキャッシュヒットかキャッシュミスかに関わらず、前記第４ステップは前記第３ステップの後に実行される（２１、２２…Ｃ２…４）。前記第３ステップがキャッシュミスであるときは、前記第３ステップは前記第１ウェイのタグ値を更新し（２６）、前記第５ステップは更新された前記第１ウェイのタグ値に基づいて前記先読みを行うか否かの判定を行う。
　これにより、キャッシュミスによるオーバーヘッドの発生を防止することができる。キャッシュミスしてキャッシュフィルする場合に限らず、キャッシュヒットしている期間にもデータの先読みをするので、連続アクセスの間、継続的にキャッシュヒットさせることができる。例えば、一方のウェイにヒットしている期間の空きサイクルに、他方のウェイの先読みを行うような動作により、常時どちらかのウェイにキャッシュヒットさせることができる。
　〔１２〕＜デクリメントフラグの更新＞
　項１０において、前記第１ステップは、前記第２アクセスが前記第１アクセスと同一のウェイで且つ同一のタグ値へのアクセスであるときに（１７）、前記第２アクセスの対象アドレスが前記第１アクセスの対象アドレスより小さいとき（１８）、前記アドレス変化方向属性としてアドレス減少方向をセットする（２０）。
　これにより、アドレス変化方向属性が、キャッシュメモリへのアクセス履歴に基づいて、キャッシュ制御部によって自律的にセット可能に構成することができる。
　〔１３〕＜ワード単位のキャッシュフィル＞
　項１０において、前記第３ステップは、キャッシュミスのとき、前記ウェイに格納されるデータの合計のデータ長の整数分の１のデータ長の単位で、キャッシュフィルを行う。
　これにより、キャッシュフィルのための消費電力を低く抑えることができる。
　〔１４〕＜バリッドフラグ＞
　項１３において、前記複数のウェイのそれぞれは、前記キャッシュフィルのデータ長の単位ごとに、有効フラグ（６７）を備え、前記第３ステップでキャッシュミスが発生したとき、キャッシュフィルの対象のウェイに対応する前記有効フラグを全てクリアし（２３）、キャッシュフィルしたデータに対応する前記有効フラグをセットする（２５）。
　これにより、ウェイに格納される所定のデータ長のデータ単位で、キャッシュヒット／ミスを判定し、データの出力またはキャッシュフィルを行うことができる。
　〔１５〕＜バリッドフラグを使った同一ウェイ後方へのデータの先読み＞
　項１４において、前記第３ステップの後、前記第１ウェイに対応するアドレス変化方向属性によって示される方向で、対応する前記有効フラグがセットされていない前記第１ウェイ内の領域へのデータの先読みを行う、第６ステップ（１３）をさらに含む。
　これにより、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときにも、同一ウェイ内のデータであればヒットするように、同一ウェイ後方（連続方向とは逆のアドレス方向）への先読みを実施することができる。
　〔１６〕＜同一ウェイのアドレス変化方向へのデータの先読み後、逆方向へのデータの先読み＞
　項１５において、前記第６ステップの後で前記第４ステップを実行し、前記第４ステップの無の判定結果に基づいて、前記第１ウェイに対応するアドレス変化方向属性によって示される方向と逆の方向で、対応する前記有効フラグがセットされていない前記第１ウェイ内の領域へのデータの先読みを行うために、第６ステップ（１３）を繰り返すループをさらに含む、データ先読み方法。
　これにより、２ウェイに跨って先読み動作を行う場合であっても、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときに、キャッシュミスの確率を減らすように、同一ウェイ後方（連続方向とは逆のアドレス方向）への先読みを実施することができる。
　〔１７〕＜逆方向に連続するタグ値を持つウェイへの先読み＞
　プロセッサ（５３）と、メモリ（５５）と、互いに１：１対応する複数のタグ（６５）と複数のウェイ（６４）とキャッシュ制御部（６３）を備える半導体装置（５０）であって、以下のように構成される。
　前記プロセッサから前記メモリに対する第１アクセスと第２アクセスが互いに連続して実行され、連続するアドレスへのアクセスであり、前記第２アクセスが第１ウェイを介するアクセスであるとき（１）、以下の動作を可能に構成される。
　前記キャッシュ制御部は、前記第２アクセスが前記第１アクセスに対してアドレスが増加する方向でのアクセスであるときには、前記第１ウェイに対応するタグ値よりも１小さいタグ値を持つウェイに対するデータの先読み行う（４、４０）。前記第２アクセスが前記第１アクセスに対してアドレスが減少する方向でのアクセスであるときには、前記第１ウェイに対応するタグ値よりも１大きいウェイに対するデータの先読みを行う（４、４５）。
　これにより、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。
　２．実施の形態の詳細
　実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
　〔実施形態の概要〕
　図２は、一実施形態に係る半導体装置の構成例を表すブロック図である。
　一実施形態に係る半導体装置には、プロセッサ５３とメモリ５５の間にキャッシュメモリ６０が設けられている。メモリ５５は例えばフラッシュメモリなどの不揮発メモリであって良く、プロセッサ５３のメモリ空間に割り付けられる如何なるメモリであっても良い。キャッシュメモリ６０は、命令キャッシュ６２とデータキャッシュ６１を含む。データキャッシュ６１は、複数のタグ６５＿０～６５＿３とそのタグに格納されるタグ値を基準アドレスとしてメモリ５５の連続するアドレスの複数のデータをそれぞれ格納可能な複数のウェイ６４＿０～６４＿３とを備える。タグ６５＿０～６５＿３とウェイ６４＿０～６４＿３とは１：１に対応付けられ、タグ６５＿０に格納されるタグ値を起点として、例えば１６アドレス分のデータＤ０～Ｄ７がウェイ６４＿０に格納される。ウェイとタグの数は任意で、少なくとも２組あれば良い。１個のウェイに格納されるデータの数、１データ当たりのデータ長（ビット長）も任意である。プロセッサ５３からのアクセス単位や、キャッシュ対象の不揮発メモリ５５とのインターフェースを考慮して適切に決めることができる。図２には、他の構成要素も描かれているが、それらについては後述する。
　図１は、一実施形態に係る半導体装置の動作例を表すフローチャートである。
　プロセッサ５３から不揮発メモリ５５に対するアクセスである、データリード要求があると、そのデータリード要求と直前のデータリード要求が互いに連続するアドレスへのデータリード要求であるか否かを判定する（ステップ１）。その結果、連続アドレスへのデータリード要求であると判定されたとき、連続する２回のデータリード要求が同一ウェイに対する同一タグ値によるアクセスであるとき、そのウェイに対する直近の２回のアクセスがアドレスの増加または減少のどちらの方向かを示すアドレス変化方向属性を付与する（ステップ２）。今回のデータリード要求によってそのウェイ（アクセス対象ウェイ）をアクセスする（ステップ３）。
　次に、ステップ３でアクセスされたウェイ（アクセス対象ウェイ）と同一のアドレス変化方向属性を持ち、アクセス対象ウェイのタグ値に対して、そのアドレス変化方向属性が示す方向と逆方向に連続するタグ値を持つ別のウェイ（先読み対象ウェイ）の有無を判定する（ステップ４）。前記第４ステップの有の判定結果に基づいて、先読み対象ウェイに対して、アクセス対象ウェイのアドレス変化方向属性が示す方向で連続するタグ値で示されるデータの先読みを行う（ステップ５）。
　これにより、複数ウェイで構成されるキャッシュメモリにおいて、そのまま複数ウェイとして機能するか、２ウェイが互いのウェイの先読みデータの格納先として、１つのウェイとして機能するかを、アクセス履歴に応じて自律的に切り替えることができる。
　動作原理の理解を助けるために、ウェイが２個の場合を考える。ウェイ０（６４＿０）とタグ０（６５＿０）が対応し、ウェイ１（６４＿１）とタグ１（６５＿１）が対応する。今、ウェイ０（６４＿０）へのアクセスがアドレスＡからのリードであるとき、まず、ウェイ０（６４＿０）にアドレス変化方向属性を付与する（ステップ２）。ウェイ０（６４＿０）への直前のアクセスがアドレスＡ－１へのアクセスであった場合は、アドレスは増加方向であり、逆に直前のアクセスがアドレスＡ＋１へのアクセスであった場合は、アドレスは減少方向である。アドレス変化方向属性は各ウェイに付与される。ウェイ０（６４＿０）に対応するタグ０（６５＿０）には、アドレスＡの上位アドレスが格納される。ウェイ０（６４＿０）に対するアクセスが、キャッシュミスであったときは、キャッシュフィルにより、タグ０（６５＿０）には、アドレスＡの上位アドレスが格納される。
　次に、先読みに適するウェイを探索する。今、ウェイが２個のみの場合を仮定しているので、アクセス対象のウェイ０（６４＿０）に対し、ウェイ１（６４＿１）が先読み対象として適するか否かの判定をする場合について考える。判定の条件は、同一のアドレス変化方向属性を持ち、アクセス対象ウェイのタグ値に対して、そのアドレス変化方向属性が示す方向と逆方向に連続するタグ値を持つか否かである（ステップ４）。ウェイ１（６４＿１）がウェイ０（６４＿０）と同一のアドレス変化方向属性を持つとは、どちらのウェイも同じアドレスの変化方向で連続アクセスされてきたという、アクセス履歴を反映したものである。さらに、ウェイ１（６４＿１）に対応するタグ１（６５＿１）が、そのアドレス変化方向属性が示す方向と逆方向に、ウェイ０（６４＿０）に対応するタグ０（６５＿０）に格納されるタグ値と連続するタグ値を持つとは、ウェイ１（６４＿１）が既にアクセスされたウェイであることを示すものである。したがって、この条件を満たせば、ウェイ１（６４＿１）は同じ系列のデータで連続してアクセスされてきており、既にアクセスされたウェイである可能性が高い。したがって、ウェイ１（６４＿１）は再度アクセスされる確率は低く、ウェイ０（６４＿０）へのアクセスに続く先読み対象として適するものであると判断できる。そこで、ウェイ１（６４＿１）を先読みの対象として、そのアドレス変化方向属性が示す方向にデータの先読みを実行する（ステップ５）。例えば、アドレス変化方向が増加方向で、タグ０（６５＿０）にアドレスＡの上位アドレスであるＡ’がタグ値として格納されているとき、ウェイ１（６４＿１）が同じデータ系列の一連のアクセスで既にアクセスされたウェイである場合には、対応するタグ１（６５＿１）には、Ａ’－１が格納されているはずである。逆に、この条件が満たされない場合には、ウェイ１（６４＿１）は別のアドレス領域に格納されている別の系列のデータをキャッシュするために使われている可能性が高い。そのため、先読み対象としては適切でなく、先読みは実行されない。
　このように、本実施形態では、アドレス変化方向属性とタグ値が連続しているか否かに基づいて、先読み対象として適切なウェイか否かを判定している。先読み対象に適するウェイがあれば、アクセス対象のウェイと先読み対象のウェイを組合せて、あたかも先読み機能を備えた１つのウェイとして機能させる。一方、先読み対象に適するウェイがなければ、各ウェイは独立のウェイとして、本来の複数ウェイのとして機能させる。一般にデータの先読みをすべきか否かの判断は、アクセス履歴に基づいて行われる。本実施形態では、タグ値がアクセス履歴を反映している点に着目し、その方向を示すアドレス変化方向属性を付与するだけで、外部からの特別な制御を受けずに、キャッシュ制御部が自律的に判断して、ウェイの先読み機能を切り替えている。キャッシュ回路はアクセス履歴を、アドレス変化方向属性とタグ値が連続しているか否かという情報に集約して保持しているので、自律的に判断することができる。
　ここで注意すべきは、１つのウェイに複数のタグを備えるのではなく、ウェイとタグが１：１に対応付けられる点である。換言すれば、１つのウェイが１ラインとそれに対応する１個のタグのみで構成される。最小限２ライン分のキャッシュを備えれば、それを、先読み機能を持つ１ウェイキャッシュまたは２ウェイのキャッシュのいずれかとして自律的に切り替えながら機能させることができる。本実施形態は、大規模なキャッシュ回路ではなく、ＩＣカードなどに搭載可能なセキュアマイコンなどの、回路規模と消費電力に対して極めて厳しい要求があるような、小型かつ低消費電力のキャッシュ回路に適用すると、特に有効である。
　〔実施形態（構成例）〕
　図２は、一実施形態に係る半導体装置の構成例を表すブロック図である。実施形態の概要で説明したよりも、より詳細な構成例について説明する。本実施形態に係る半導体装置５０は、例えば、ＩＣカードに用いられるマイコン５０であって、単一の半導体基板上に公知の半導体製造技術を用いて形成され、或いは、不揮発メモリ５５などを別チップとしたマルチチップモジュールとして形成される。本実施形態は、半導体装置の実装方法によって制限されるものではない。
　マイコン５０は、アドレスバス５１とデータバス５２を介して互いに接続される、ＣＰＵ５３、ＤＭＡＣ５４、ＲＯＭ５６、ＲＡＭ５７、周辺モジュール５８を備える。ＤＭＡＣ（Direct Memory Access Controller）５４は、ＣＰＵ５３によって設定される転送パラメータに基づいて、ＣＰＵとは独立にメモリにアクセスしてデータ転送を実行することができる。ＲＯＭ（Read Only Memory）５６とＲＡＭ（Random Access Memory）５７はメモリであり、ＲＯＭ５７はＣＰＵ５３で実行されるプログラムの命令コードやデータの初期値を格納し、ＲＡＭ５７はプログラムで使われる変数の値を格納する。周辺モジュール５８は、例えば、タイマモジュールや通信インターフェースモジュールである。この他、図示されないバス調停回路、割り込み制御回路などを備えることができる。
　不揮発メモリ５５は、キャッシュメモリ６０を介して、アドレスバス５１とデータバス５２に接続されており、ＣＰＵ５３、ＤＭＡＣ５４などのバスマスタからアクセスされることができる。不揮発メモリ５５とキャッシュメモリ６０は、専用のアドレスバス５１＿１とデータバス５２＿１を介して、相互に接続されている。
　不揮発メモリ５５は、例えば、フラッシュメモリ、相変化メモリ、強誘電体メモリ、などの不揮発メモリである。不揮発メモリ５５は、ＣＰＵ５３のメモリ空間に割り付けられている如何なる記憶素子にも置き換えることができる。ＤＲＡＭ、ＳＤＲＡＭなどの揮発メモリであってもよく、半導体以外のメモリであっても良い。不揮発メモリ５５は、例えば、リードバッファ７８とセレクタ７９を備えて構成される。アドレスバス５１＿１の上位ビットで指定されるアドレスのデータをメモリ部７７から読み出してリードバッファ７８に一時格納し、そのうちの一部をセレクタ７９で選択してデータバス５２＿１に出力する。リードバッファ７８の大きさは、メモリ部７７において１本のワード線に接続されるメモリセルのビット数と一致させることにより、不揮発メモリ５５のアクセスのための消費電力を低く抑えることができる。さらに、特許文献３に記載される、プリリードキャッシュを備えると、消費電力低減をより効果的に実現することができ好適である。本実施形態では、特に制限されないが、リードバッファ７８は１６バイトとし、データバス５２＿１は４バイトとして説明する。
　キャッシュメモリ６０は、データキャッシュ６１と命令キャッシュ６２とキャッシュ制御部６３とを含む。データキャッシュ６１には、４個のウェイ６４＿０～６４＿３を備える。各ウェイには、それぞれ、タグ６５＿０～６５＿３、デクリメントフラグ６６＿０～６６＿３、バリッドフラグ６７＿０～６７＿３が対応付けられる。キャッシュの制御には、例えば、ＬＲＵ（Least Recently Used）方式を採用することができる。キャッシュミスが発生したときに、最も過去に使われた（Least Recently Used）ウェイにキャッシュフィルを行う方式である。キャッシュ制御部６３には、アドレス制御部６８とデータ制御部６９とが設けられ、アドレスバス５１とデータバス５２を介したＣＰＵ５３などとのアクセスコマンドのインターフェース、及び、不揮発メモリ５５とのインターフェースを制御する。キャッシュ制御部６３はさらに、ＬＲＵフラグ７０とＬＲＵ制御部７１、タグ制御部７２、デクリメントフラグ制御部７３、及び、バリッドフラグ制御部７４を備え、データキャッシュのタグ６５＿０～６５＿３、デクリメントフラグ６６＿０～６６＿３、及び、バリッドフラグ６７＿０～６７＿３を制御する。ＬＲＵ制御部７１、タグ制御部７２、デクリメントフラグ制御部７３、及び、バリッドフラグ制御部７４は、内部アドレスバス７５＿１と内部データバス７６＿１に接続されている。
　ウェイ６４＿０～６４＿３は、それぞれ、複数のデータを保持することができる。各ウェイ内のデータは、アドレスの連続するデータで構成される。ウェイに格納されるデータのアドレスに共通する上位アドレスが対応するタグに格納される。本実施形態では、１アドレス当たりのデータを１バイト（８ビット）とし、ウェイを構成するデータのビット長は２バイト（１６ビット）として説明する。各ウェイには２バイトのデータを８個格納することができ、アドレスの下位４ビットを除く上位ビットが、タグ値に対応する。データバス５２は２バイトの幅を持つとする。キャッシュはフルアソシアティブ方式とすることができる。各ウェイに格納されるデータは、ＣＰＵ５３のメモリ空間のどこのアドレスでも良い。
　デクリメントフラグ６６＿０～６６＿３は、各ウェイ６４＿０～６４＿３へのアクセスが同じウェイへの直前のアクセスに対して、アドレスの増加方向のアクセスか、減少方向のアクセスかを示すフラグである。ウェイごとに設けられる。バリッドフラグ６７＿０～６７＿３は、各ウェイ６４＿０～６４＿３のデータが有効か否かを表すフラグである。ウェイ６４＿０～６４＿３を構成するデータに対して、１回のキャッシュフィルのデータサイズごとに１ビットのフラグを備える。例えば、ウェイ６４＿０～６４＿３を構成するデータＤ０～Ｄ７がそれぞれ２バイト（１６ビット）のデータであるとし、４バイト（３２ビット）ごとにキャッシュフィルされるとき、４バイトごとに１ビットのフラグを備え、各フラグを合計４ビットＶ０～Ｖ４で構成する。本実施形態では、アドレスが１バイト毎に割り付けられているので、２バイトのデータリード要求であれば、アドレスが偶数で連続することを、連続アドレスと呼び、４バイトのデータリード要求であれば、アドレスが４の倍数で連続することを、連続アドレスと呼ぶ。
　データと命令のそれぞれにキャッシュを設けることにより、それぞれに特化したキャッシュ方式を採用することができる。一般にデータは、命令と比較して連続アクセスの場合のアドレスの規則性が単純である。一連のデータの連続アクセスと、それぞれで連続する２系列のデータを交互にアクセスする場合が極めて多い。この特徴を踏まえて、キャッシュ回路、特にキャッシュ制御部を単純化することができる。この実施形態では４ウェイの例を示したが、２ウェイとすることができる。最小限２ウェイを備えれば、一連のデータの連続アクセスと、それぞれで連続する２系列のデータを交互にアクセスする場合とに対応することができる。一方、データと命令を区別せず、１つのキャッシュメモリにキャッシュする構成とすることもできる。その場合は、ウェイ数を多くすることにより、動作状態においてデータをキャッシュするウェイと命令をキャッシュするウェイに分かれることが期待される。制御が一元化される点でメリットがある。データキャッシュについて採用した実施形態について説明しているが、同様の構成を命令キャッシュに採用することもできる。各ウェイは、フルアソシアティブとすることができる。これにより、各ウェイは格納するデータのメモリでのアドレスに制約されることなく、任意のアドレスのデータもキャッシュすることができる。
　キャッシュフィルのビット長は、例えば４バイトとすることができる。これにより、内部データバス７６＿１及びそれに接続される、ＬＲＵ制御部７１、タグ制御部７２、デクリメントフラグ制御部７３、及び、バリッドフラグ制御部７４のインターフェース回路は、それぞれ４バイトずつ備えればよい。これにより、回路規模を抑え、消費電力を低減することができる。また、ウェイに格納される４バイト単位で、キャッシュヒット／ミスを判定し、データの出力またはキャッシュフィルを行うことができる。一方、ウェイごとに備えるデータ数を、不揮発メモリの１ワード線に接続されるデータ数と一致させることもできる。この場合には、不揮発メモリ５５に備えるリードバッファ７８とセレクタ７９を不要とし、１本のワード線から読み出されるデータを一括してウェイにフィルすることができ、キャッシュフィルの高速化を図ることができる。この時のバリッドフラグは、ウェイごとに１ビットとすることができる。また、バリッドフラグを備えない構成も可能とすることができる。キャッシュフィルのビット長は、以上のような回路規模、消費電力、及びキャッシュフィルの速度を勘案して、適切に設計することができる。
　〔動作フロー〕
　図２に示した半導体装置の詳細な動作例について説明する。図３、図４、図５及び図６は、一実施形態に係る半導体装置の詳細な動作例を表すフローチャートである。
　ＣＰＵ５３またはＤＭＡＣ５４などのバスマスタから、アドレスバス５１とデータバスに５２を介してバスコマンドが発行されると、キャッシュメモリ６０のキャッシュ制御部６３は、そのバスコマンドが命令フェッチであるのか、データアクセスであるのか、特に不揮発メモリ５５へのデータリード要求であるか否かを判定する（ステップ１１）。不揮発メモリ５５へのデータリード要求でない場合には、キャッシュの全ウェイ６４＿０～６４＿３の全データ領域が全て有効か否かを判定する（ステップ１２）。バリッドフラグ６７＿０～６７＿３のそれぞれを構成するＶ０～Ｖ４のうち、１がセットされていないフラグの有無を判定する。有効ではないデータが存在するとき、即ち、バリッドフラグ６７＿０～６７＿３のそれぞれを構成するＶ０～Ｖ４のうち、１がセットされていないフラグがあるとき、不揮発メモリ５５からデータをリードし、そのデータ領域にライトする（ステップ１３）。ライトしたウェイのデータ領域に対応するバリッドフラグを１にセットする（ステップ１４）。これにより、バスコマンドが発行されていない期間を有向に利用して、データの先読み、もしくは同じタグで示されるウェイの先読み方向とは逆方向のデータ（後方のデータ）を、事前に予備的に読み込んでおくことができ、キャッシュミスの確率を減らすことができる。
　発行されたバスコマンドが、不揮発メモリ５５へのデータリード要求である場合には（ステップ１１）、キャッシュメモリ６０のキャッシュ制御部６３は、そのバスコマンドのアドレスを取り込み（ステップ１５）、今回のリード要求のアドレスが、直前のリード要求のアドレスと連続しているか否かを判定する（ステップ１６）。連続している場合には、ウェイにアドレス変化方向属性を付与するステップ２に進み、連続していない場合は、ウェイにアクセスするステップ３に進む。図３と図４にはコネクタＣ２として表示する。
　ウェイにアドレス変化方向属性を付与するステップ２では、デクリメントフラグ６６＿０～６６＿３の設定と更新を行う。今回のリード要求のアドレスがキャッシュのいずれか１つのウェイのタグと一致するか否かの判定を行う（ステップ１７）。一致しない場合は、ウェイにアクセスするステップ３に進む。図３と図４にはコネクタＣ２として表示する。タグ値が一致したウェイがあれば、連続アクセスのアドレスがインクリメント方向かデクリメント方向かを判定する（ステップ１８）。その結果、インクリメント方向であれば対象ウェイのデクリメントフラグに０を設定し（ステップ１９）、デクリメント方向であれば対象ウェイのデクリメントフラグに１を設定する（ステップ２０）。その後、ウェイにアクセスするステップ３に進む。図３と図４にはコネクタＣ３として表示する。
　連続アクセスでない場合（ステップ１６）、または、連続アクセスであっても、今回のリード要求のアドレスと一致するタグ値を持つウェイがない場合（ステップ１７）は、コネクタＣ２を経由して、ウェイにアクセスするステップ３に進む（図４）。まずキャッシュヒットか否かを判定する（ステップ２２）。キャッシュヒットの場合は、ヒットしたウェイが最新になるようにＬＲＵフラグ７０を更新し（ステップ３３）、ヒットしたウェイからリードデータを出力する（ステップ３４）。キャッシュミスした場合は、ＬＲＵフラグ７０によって指示される、最も古いデータを格納しているウェイにキャッシュフィルを行う。具体的には、最も古いデータを格納しているウェイのバリッドフラグの全ビット（Ｖ０～Ｖ３）を０にクリアし（ステップ２３）、不揮発メモリ５５からデータを読みこんで対象のウェイのデータ領域に書き込み（ステップ２４）、書き込んだウェイのデータ領域に対応するバリッドフラグを１にセットする（ステップ２５）。次に、書き込んだウェイのタグにアクセス対象のアドレスを設定し（ステップ２６）、データを書き込んだウェイが最新になるようにＬＲＵフラグ７０を更新する（ステップ２７）。データを書き込んだウェイからリードデータを出力する（ステップ２８）。
　図３に示した、ウェイにアドレス変化方向属性を付与するステップ２を経て、ウェイにアクセスするステップ３にコネクタ３を経由して進んだ場合も、まず、キャッシュヒットか否かの判定を行う（ステップ２１）。キャッシュヒットの場合は、ヒットしたウェイが最新になるようにＬＲＵフラグ７０を更新し（ステップ３３）、ヒットしたウェイからリードデータを出力する（ステップ３４）。キャッシュミスの場合であっても、ステップ１７において、今回のリード要求のアドレスと同一のタグ値を持つウェイがあることがわかっているので、その対象のウェイのデータ領域に、不揮発メモリ５５からのデータを書き込む（ステップ２９）。これは、リード要求のアドレスと同一のタグ値を持つウェイはあるが、アクセス対象アドレスのデータは有効でない（バリッドフラグがセットされていない）場合のフローである。不揮発メモリ５５からデータを読みこんで対象のウェイのデータ領域に書き込んだ後（ステップ２９）、書き込んだウェイのデータ領域に対応するバリッドフラグを１にセットする（ステップ３０）。次に、書き込んだウェイのタグにアクセス対象のアドレスを設定し（ステップ２６）、データを書き込んだウェイが最新になるようにＬＲＵフラグ７０を更新する（ステップ２７）。データを書き込んだウェイからリードデータを出力する（ステップ２８）。以上示したように、今回のリード要求がキャッシュヒットかキャッシュミスかに関わらず、コネクタＣ４を経て図５に示す、先読みに適するウェイがあるか否かについての判定ステップに進む。
　まず、アクセスしたウェイのデータ領域を起点に、デクリメントフラグが示す方向のデータ領域はフィルされているかを判定する（ステップ３５）。アクセスされたウェイのデクリメントフラグが０の場合、アクセスされたデータ領域からアドレスの増加方向のバリッドフラグのうち、０クリアされたものがないかを調べる。アクセスされたウェイのデクリメントフラグが１の場合、アクセスされたデータ領域からアドレスの減少方向のバリッドフラグのうち、０クリアされたものがないかを調べる。バリッドフラグが１に設定されていないデータ領域があれば、不揮発メモリ５５からデータを読込み、対象のウェイのそのデータ領域に書き込み（ステップ３６）、書き込んだウェイのデータ領域に対応するバリッドフラグ７０に１をセットする（ステップ３７）。この操作は、アクセスされたデータ領域を起点に、デクリメントフラグが示す方向のウェイの末端までの全てのデータ領域に、有効なデータが書き込まれる（フィルされる）まで、繰り返される。
　次に、最新のウェイとデクリメントフラグの値が一致し、且つ、デクリメントフラグが示す方向と逆方向に連続したタグ値を持つウェイを探索する（ステップ４）。もしなければ、不揮発メモリ５５へのデータリード有無を判定するステップ１１に戻る（図ではコネクタＣ１によって接続されるフローとして示す）。一方、そのような条件を満たすウェイ６４があれば、コネクタＣ５を経由して、図６に示すデータの先読みステップに進む。
　まず、最新のウェイと上記条件が一致したウェイのデクリメントフラグの値を調べ（ステップ３８）、最新のウェイと上記条件を満たしたウェイのデクリメントフラグの値が共に０の場合、ステップ３９に進む。上記条件を満たしたウェイは、先読みデータを書き込むのに適したウェイと判定されたウェイである。条件が一致したウェイのタグ値を、最新のウェイのタグ値＋１ライン分の値に更新する（ステップ３９）。先読み対象のウェイのデータ領域が、デクリメントフラグが示す方向、即ちアドレスの増加方向に全てフィルされていなければ、不揮発メモリから読み込むデータのアドレスをインクリメントし（ステップ４３）、次のデータを不揮発メモリ５５から転送し（ステップ４０）、対応するデータ領域のバリッドフラグに１をセットする（ステップ４１）。先読み対象のウェイのデータ領域が、デクリメントフラグが示す方向に全てフィルされるまで（ステップ４２）、ステップ４０からステップ４３の操作を繰り返す。
　最新のウェイと上記条件が一致したウェイのデクリメントフラグの値を調べ（ステップ３８）、最新のウェイと上記条件を満たしたウェイのデクリメントフラグの値が共に１の場合、ステップ４４に進む。上記条件を満たしたウェイもまた、先読みデータを書き込むのに適したウェイと判定されたウェイである。上記条件が一致したウェイのタグ値を、最新のウェイのタグ値－１ライン分の値に更新する（ステップ４４）。先読み対象のウェイのデータ領域が、デクリメントフラグが示す方向、即ちアドレスの減少方向に全てフィルされていなければ、不揮発メモリから読み込むデータのアドレスをデクリメントし（ステップ４８）、次のデータを不揮発メモリ５５から転送し（ステップ４５）、対応するデータ領域のバリッドフラグ６７に１をセットする（ステップ４６）。先読み対象のウェイのデータ領域が、デクリメントフラグが示す方向に全てフィルされるまで（ステップ４７）、ステップ４５からステップ４８の操作を繰り返す。
　先読み対象のウェイの全てのデータ領域にデータがフィルされたときは（ステップ４２、４７）、不揮発メモリ５５へのデータリード有無を判定するステップ１１に戻る（図ではコネクタＣ１によって接続されるフローとして示す）。
　以上述べたように、先読みデータを書き込むのに適したウェイがあれば、そのウェイは、アクセス対象のウェイに対して先読みデータを書き込むために使われる。その後、そのままデクリメントフラグ６６が示す方向で連続アクセスが続き、先読み対象のウェイがアクセス対象になった時点では、アクセス対象だったウェイが、先読みデータを書き込むのに適したウェイとしての条件を満たすこととなる。２つのウェイの間で、互いにアクセス対象と先読み対象の関係を入れ替えながら、継続的に先読みを続けることができる。これは、ステップ３においてキャッシュヒットであってもキャッシュミスであっても、次の先読みデータを書き込むのに適したウェイの判定ステップに進むように構成されているため、キャッシュヒットが続いても先読みが実行されるためである。
　本実施形態に示したように、４個のウェイで構成した場合であっても、２個のウェイがあれば、上記のように一連のデータの連続アクセスに当たって、継続的にキャッシュヒットし続けるように動作させることができる。即ち、２個のウェイを組合せて、キャッシュミスによるオーバーヘッドが発生しないように、先読みを継続する１個のウェイとして機能させることができる。このとき、この２個のウェイは、条件を満たさなくなると自律的に２個の独立したウェイに戻る。全体を４ウェイで構成した場合、他の２個のウェイもまた、先読みを継続する１個のウェイとして機能させることもできるし、２個の独立したウェイとして機能させることもできる。先読みを継続する１個のウェイとして機能させるか、２個の独立したウェイとして機能させるかの切り替えは、デクリメントフラグとタグ値の比較のみによって行われる。一般にデータの先読みをすべきか否かの判断は、アクセス履歴に基づいて行われる。本実施形態では、タグ値がアクセス履歴を反映している点に着目し、その方向を示すデクリメントフラグを新たに設けるだけで、外部からの制御を受けずに、キャッシュ制御部が自律的に判断して切り替えることができる。
　〔動作例〕
　本実施形態の動作例について説明する。図７は、２ウェイのキャッシュが独立に動作する場合の動作例を表す説明図である。図８は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして、アドレスがインクリメント方向（デクリメントフラグ＝０）に先読み動作する場合の動作例を表す説明図である。図９は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして、アドレスがデクリメント方向（デクリメントフラグ＝１）に先読み動作する場合の動作例を表す説明図である。それぞれウェイ数が２の場合を例示する。ウェイ数が３以上であっても、同様に作用する。２個のウェイ６４＿０、６４＿１はそれぞれ、８個の２バイトデータＤ０～Ｄ７を保持し、対応するタグ６５＿０、６５＿１、及び、デクリメントフラグ６６＿０、６６＿１を備える。データ２個（４バイト）に対して１ビットのバリッドフラグＶ０～Ｖ３が設けられている。ＬＲＵフラグ７０は、ＷＡＹ０またはＷＡＹ１のいずれか最も過去にアクセスされたウェイを示す。アドレスは１バイトのデータに対して１アドレスが割り付けられており、８個の２バイトデータＤ０～Ｄ７は１６アドレス分のデータに相当する。タグには下位４ビットよりも上位のアドレス値がタグ値として格納される。Ｄ０はタグ値を基準にタグ値の下の下位４ビットに０ｘ０を付加したアドレスに対応するデータが格納される。Ｄ２，Ｄ３，Ｄ４・・・Ｄ７は、それぞれ、タグ値に０ｘ２、０ｘ４、０ｘ８、・・・０ｘＥを付加したアドレスに対応するデータが格納される。図７、図８、図９のそれぞれにおいて、アドレス０ｘ００２００８のデータリードが要求された場合を例に採り、各図の上側にはアクセス前の状態を、各図の下側にはアクセス後の状態を、それぞれ模式的に示す。アドレス０ｘ００２００８に対応するタグ値は、０ｘ００２００であり、アドレス０ｘ００２００８のデータは、Ｄ４の位置に格納されることになる。ここで、「０ｘ」は後続の数値が１６進表記であることを示す記号である。
　図７において、アクセス前は、ウェイ０（６４＿０）のＤ２とＤ３のみが有効で、バリッドフラグＶ１に１がセットされ他のバリッドフラグＶ０，Ｖ２，Ｖ３は０にクリアされている。タグ６５＿０には０ｘ００１１Ｃが格納されている。ウェイ１（６４＿１）はＤ０，Ｄ１，Ｄ２，Ｄ３が有効で、バリッドフラグＶ０，Ｖ１に１がセットされ、他のバリッドフラグＶ２，Ｖ３は０にクリアされている。タグ６５＿１には０ｘ００３２４が格納されている。
　アドレス０ｘ００２００８のデータリードが要求されると、いずれのウェイにもヒットしない。アドレス０ｘ００２００８に対応するタグ値は０ｘ００２００であり、タグ６５＿０、６５＿１に格納されているタグ値とも異なるため、キャッシュミスと判定される（ステップ１７、ステップ２２）。ＬＲＵフラグ７０はウェイ０を指しているので、ウェイ０に対してキャッシュフィルを行う（ステップ２３～２８）。ウェイ０（６４＿０）のバリッドフラグＶ０～Ｖ３を全て０にクリアする（ステップ２３）。不揮発メモリのアドレス０ｘ００２００８からデータを読込み、ウェイ０（６４＿０）のＤ４とＤ５に書き込む（ステップ２４）。対応するバリッドフラグＶ２に１をセットする（ステップ２５）。タグ６５＿０に０ｘ００２００をセットする（ステップ２６）。ＬＲＵフラグをＷＡＹ１に変更する（ステップ２７）。キャッシュフィルした、ウェイ０（６４＿０）のＤ４からデータを出力する（ステップ２８）。その後、データの先読みは、Ｄ６，Ｄ７に進む。データの先読みが行われると、バリッドフラグ６７＿０のＶ３に１がセットされる。デクリメントフラグ６６＿０が示すアドレスの増加方向での先読みが終了したとき、ステップ４の条件判定を行う。デクリメントフラグ６６＿０と６６＿１は増加方向で一致している。ウェイ１のタグ６５＿１は０ｘ００３２４であって、デクリメントフラグ６６＿０と６６＿１とは逆方向の減少方向で、ウェイ０のタグ値０ｘ００２００と連続したタグ値０ｘ００１ＦＦとは異なる。よって、ウェイ１は先読みの対象としては適切でないと判定されることとなる（ステップ４）。ウェイ１（６４＿１）のデータは保持され、タグ６５＿１と一致しデータの有効なＤ０～Ｄ３に対するアクセスがあった場合に、キャッシュヒットする。ウェイ１（６４＿１）はウェイ０（６４＿０）とは独立のウェイとして機能する。
　ウェイ０（６４＿０）のＤ４とＤ５がキャッシュフィルされ、Ｄ６とＤ７に先読みデータが書き込まれた時点では、ウェイ０（６４＿０）のＤ０～Ｄ３のバリッドフラグＶ０とＶ１は０にクリアされたままである。これ以降、空きサイクルを使って、ステップ１２、１３、１４によって、ウェイ０（６４＿０）のＤ０～Ｄ３のデータが読み込まれる。Ｄ０～Ｄ３のデータはキャッシュフィルされたアドレス０ｘ００２００８のデータから見て、デクリメントフラグ６６＿０が示すアドレスの増加方向とは逆方向のデータである。先読み方向とは逆方向のデータを、空きサイクルを利用してキャッシュに読み込んでおくことにより、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときにも、同一ウェイ内のデータであればキャッシュヒットさせることができ、キャッシュミスの確率を低減することができる。
　図８において、アクセス前は、ウェイ０（６４＿０）のＤ２とＤ３のみが有効で、バリッドフラグＶ１に１がセットされ、他のバリッドフラグＶ０，Ｖ２，Ｖ３は０にクリアされている。タグ６５＿０には０ｘ００２００が格納されている。ウェイ１（６４＿１）はＤ０，Ｄ１，Ｄ２，Ｄ３が有効で、バリッドフラグＶ０，Ｖ１に１がセットされ他のバリッドフラグＶ２，Ｖ３は０にクリアされている。タグ６５＿１には０ｘ００１ＦＦが格納されている。
　アドレス０ｘ００２００８のデータリードが要求されると、ウェイ０にヒットする。アドレス０ｘ００２００８に対応するタグ値は０ｘ００２００であり、タグ６５＿０に格納されているタグ値と一致するため、デクリメントフラグの更新が実行される（ステップ１７～２０）。連続アクセスのアドレスがインクリメント方向であればデクリメントフラグ６６＿０の値を０とし（ステップ１９）、デクリメント方向であれば１とする（ステップ２０）。図８では、インクリメント方向とする。
　次にキャッシュヒット／ミスを判定する（ステップ２１）。タグ６５＿０は一致するがアドレス０ｘ００２００８に対応するデータが格納されているべき、Ｄ４のバリッドフラグ６７＿０のＶ２は０であるので、ウェイ０（６４＿０）にはアドレス０ｘ００２００８に対応するデータは格納されていない。よって、キャッシュミスと判定される。不揮発メモリ５５からアドレス０ｘ００２００８から４バイト分のデータを読み込んで、Ｄ４とＤ５に書き込み（ステップ２９）、対応するバリッドフラグ６７＿０のＶ２に１をセットする（ステップ３０）。アクセスしたウェイ０が最新になるように、ＬＲＵフラグ７０をＷＡＹ１に更新する（ステップ３１）。キャッシュフィルした、ウェイ０（６４＿０）のＤ４からデータを出力する（ステップ３２）。
　その後、データの先読みは、Ｄ６，Ｄ７に進む。データの先読みが行われると、バリッドフラグ６７＿０のＶ３に１がセットされる。デクリメントフラグ６６＿０が示すアドレスの増加方向での先読みが終了したとき、ステップ４の条件判定を行う。ウェイ１のタグ６５＿１は０ｘ００１ＦＦであって、デクリメントフラグ６６＿０と６６＿１が示すアドレスの増加方向とは逆方向で、ウェイ０のタグ値０ｘ００２００と連続したタグ値０ｘ００１ＦＦと一致するので、ウェイ１は先読みの対象として適切であると判定される（ステップ４）。最新のウェイであるウェイ０と先読み対象としての条件を満たしたウェイ１のデクリメントフラグ６６＿０と６６＿１は共に０で一致している（ステップ３８）。先読み対象としての条件を満たしたウェイ１のタグ６５＿１の値を、最新のウェイ０のタグ６５＿０のタグ値０ｘ００２００＋１である、０ｘ００２０１に更新する（ステップ３９）。その後、ウェイ１のデータＤ０～Ｄ７が全てフィルされるまで（ステップ４２）、アドレスをインクリメントしながら（ステップ４３）、不揮発メモリ５５からデータを順次読み込み、ウェイ１のデータＤ０～Ｄ７に、アドレス０ｘ００２０１０～０ｘ００２０１Ｆのデータを書き込み（ステップ４０）、対応するバリッドフラグ６７＿１のＶ０～Ｖ３を順次１に更新する（ステップ４１）。これにより、ウェイ１はウェイ０の先読み対象として機能する。以降、連続アクセスが続く限り、ウェイ０とウェイ１が交互にアクセス対象と先読み対象として機能し、キャッシュミスは発生しない。
　ウェイ１（６４＿１）のＤ０～Ｄ７への先読みを完了した後、ＣＰＵ５３からのアクセスが未だウェイ０に対してであって、アクセスサイクルに空きがある場合には、図７を用いて説明したのと同様に、ステップ１２、１３、１４によって、ウェイ０（６４＿０）に先読み方向とは逆方向のデータを読み込んでおくこともできる。これにより、２ウェイに跨って先読み動作を行う場合であっても、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときに、キャッシュミスの確率を減らすように、同一ウェイ後方（連続方向とは逆のアドレス方向）への先読みを実施することができる。
　図９を使って、連続アクセスの方向がアドレスの減少方向である場合の動作例を示す。アクセス前は、ウェイ０（６４＿０）のＤ２とＤ３のみが有効で、バリッドフラグＶ１に１がセットされ他のバリッドフラグＶ０，Ｖ２，Ｖ３は０にクリアされている。タグ６５＿０には０ｘ００２００が格納されている。ウェイ１（６４＿１）はＤ０，Ｄ１，Ｄ２，Ｄ３が有効で、バリッドフラグＶ０，Ｖ１に１がセットされ他のバリッドフラグＶ２，Ｖ３は０にクリアされている。タグ６５＿１には０ｘ００２０１が格納されている。デクリメントフラグ６６＿０と６６＿１には共に１がセットされている。
　アドレス０ｘ００２００６のデータリードが要求された例について説明する。アドレス０ｘ００２００６のデータリードが要求されると、ウェイ０にヒットする。アドレス０ｘ００２００６に対応するタグ値は０ｘ００２００であり、タグ６５＿０に格納されているタグ値と一致するため、デクリメントフラグの更新が実行される（ステップ１７～２０）。連続アクセスのアドレスがデクリメント方向であるので、デクリメントフラグ６６＿０の値を１とする（ステップ２０）。タグ６５＿０が一致し、アドレス０ｘ００２００６に対応するデータが格納されているべき、Ｄ２のバリッドフラグ６７＿０のＶ１は１であるので、ウェイ０（６４＿０）にはアドレス０ｘ００２００６に対応するデータが格納されている。よって、キャッシュヒットと判定される（ステップ２１）。ＬＲＵフラグ７０を更新し（ステップ３３）、ヒットしたウェイ０（６４＿０）のＤ２からデータを出力する（ステップ３４）。
　その後、データの先読みは、Ｄ０，Ｄ１に進む。データの先読みが行われると、バリッドフラグ６７＿０のＶ０に１がセットされる。デクリメントフラグ６６＿０が示すアドレスの減少方向での先読みが終了したとき、ステップ４の条件判定を行う。ウェイ１のタグ６５＿１は０ｘ００２０１であって、デクリメントフラグ６６＿０と６６＿１が示すアドレスの減少方向とは逆方向で、ウェイ０のタグ値０ｘ００２００と連続したタグ値０ｘ００２０１と一致するので、ウェイ１は先読みの対象として適切であると判定される（ステップ４）。最新のウェイであるウェイ０と先読み対象としての条件を満たしたウェイ１のデクリメントフラグ６６＿０と６６＿１は共に１で一致している（ステップ３８）。先読み対象としての条件を満たしたウェイ１のタグ６５＿１の値を、最新のウェイ０のタグ６５＿０のタグ値０ｘ００２００－１である、０ｘ００１ＦＦに更新する（ステップ４４）。その後、ウェイ１のデータＤ０～Ｄ７が全てフィルされるまで（ステップ４７）、アドレスをインクリメントしながら（ステップ４８）、不揮発メモリ５５からデータを順次読み込み、ウェイ１のデータＤ０～Ｄ７に、アドレス０ｘ００１ＦＦＦ～０ｘ００１ＦＦ０のデータを書き込み（ステップ４５）、対応するバリッドフラグ６７＿１のＶ０～Ｖ３を順次１に更新する（ステップ４６）。これにより、図８を使って説明したアドレスが増加方向の連続アクセスの場合と同様に、ウェイ１はウェイ０の先読み対象として機能する。以降、連続アクセスが続く限り、ウェイ０とウェイ１が交互にアクセス対象と先読み対象として機能し、キャッシュミスは発生しない。
　ウェイ１（６４＿１）のＤ０～Ｄ７への先読みを完了した後、先読みしたウェイ１へのＣＰＵ５３からのアクセスを始める前であって、アクセスサイクルに空きがある場合には、図７を用いて説明したのと同様に、ステップ１２、１３、１４によって、ウェイ０（６４＿０）に先読み方向とは逆方向のデータＤ４～Ｄ７を読み込んでおくこともできる。これにより、アドレスが増加方向の連続アクセスの場合と同様に、２ウェイに跨って先読み動作を行う場合であっても、連続アクセスの状態が崩れ、連続方向とは逆のアドレス方向へのアクセスが実行されたときに、キャッシュミスの確率を減らすように、同一ウェイ後方（連続方向とは逆のアドレス方向）への先読みを実施することができる。
　〔動作タイミング〕
　本実施形態の動作例についてタイミングチャートを使ってさらに詳しく説明する。
　図１０～１３は、比較例に係る半導体装置の動作例を表すタイミングチャートである。図１４～１６は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして先読み動作する場合の動作例を表すタイミングチャートである。図１７～１８は、２ウェイのキャッシュがそれぞれ独立して動作する場合の動作例を表すタイミングチャートである。各図において、横軸は時間軸であり、クロックサイクル単位でＴ１から順に表記する。縦軸方向には、上から順に、クロック、ＣＰＵのアクセス要求、ＣＰＵが発行するアドレス、ＣＰＵへのリードデータが示される。次にキャッシュメモリ６０の動作が示される。キャッシュ制御回路６３のアクセス要求、キャッシュメモリ６０から不揮発メモリ５５に対して発行されるアドレスと、不揮発メモリ５５からキャッシュメモリ６０に対して出力されるリードデータが示される。さらに次にはウェイ０とウェイ１の内部状態が示される。ウェイ０とウェイ１のそれぞれについて、上から順にデクリメントフラグ６６＿０と６６＿１、タグ［２３：４］（６５＿０と６５＿１）の値、データＤ０～Ｄ７の値が示される。最下段には、ＬＲＵフラグ７０の値が示される。
　図１０において、ＣＰＵ５３はサイクルＴ１にアドレス０ｘ００２００Ｃからの２バイトのデータリードを要求している。このとき、ウェイ０のタグ６５＿０の値は０ｘ０１２１９、ウェイ１のタグ６５＿１の値は０ｘ００１ＦＦであり、ＬＲＵフラグ７０はウェイ０を指している。データリードを要求されているアドレス０ｘ００２００Ｃに対応するタグ値０ｘ００２００に一致するタグはないので、キャッシュミスが発生する。キャッシュミスの判断に２サイクル要するとし、サイクルＴ３においてキャッシュメモリ６０が不揮発メモリ５５に対してアドレス０ｘ００２００Ｃを出力する。キャッシュフィルの対象は、ＬＲＵフラグ７０が示すウェイ０である。サイクルＴ３でＬＲＵフラグ７０はウェイ１に更新され、サイクルＴ４でウェイ０のタグ６５＿０が、０ｘ００２００に更新される。不揮発メモリ５５内ではデータの読み出しが実行されるが、３サイクルを要するとして、サイクルＴ６でアドレス０ｘ００２００Ｃの値＠００２００Ｃが読み出され、サイクルＴ７でウェイ０（６４＿０）のＤ６／Ｄ７に書き込まれ、合わせてＣＰＵ５３にも出力される。キャッシュフィルは４バイト単位で行われるので、アドレス０ｘ００２００Ｃから０ｘ００２００Fまでの４バイトのデータがウェイ０（６４＿０）のＤ６とＤ７に書き込まれる。ＣＰＵ５３からのデータリード要求は２バイトであるから、Ｄ６に格納される２バイトが、ＣＰＵ５３に返送される。
　図１１において、ＣＰＵ５３はサイクルＴ８にアドレス０ｘ００２００Ｅからの２バイトのデータリードを要求している。アドレス０ｘ００２００Ｅのデータは、先のキャッシュフィルにより、ウェイ０（６４＿０）のＤ７に書き込まれている。サイクルＴ１でのデータリード要求が、アドレス０ｘ００２００Ｃからの２バイトのデータリードを要求であったので、サイクルＴ１でのデータリード要求は、アドレス増加方向での連続リードの要求である。ウェイ０のデクリメントフラグ６６＿０は、アドレス増加方向を示す０のまま維持される。アドレス０ｘ００２００Ｅのデータは、ウェイ０（６４＿０）のＤ７に格納されているので、キャッシュヒットであり、サイクルＴ９に＠００２００ＥとしてＣＰＵのリードデータとして出力される。サイクルＴ１２に、ＣＰＵ５３がさらに次の連続アドレスである０ｘ００２０１０からの２バイトのデータリードを要求している。アドレス０ｘ００２０１０のデータはキャッシュされていないのでキャッシュミスを発生する。キャッシュ制御回路は、それまでの間（サイクルＴ９～Ｔ１３）は、アクセス要求を発行しない。
　図１２において、サイクルＴ１４においてキャッシュメモリ６０が不揮発メモリ５５に対してアドレス０ｘ００２０１０を出力する。キャッシュフィルの対象は、ＬＲＵフラグ７０が示すウェイ１である。サイクルＴ１４でＬＲＵフラグ７０はウェイ０に更新され、サイクルＴ１５でウェイ１のタグ６５＿１が、０ｘ００２０１に更新される。不揮発メモリ５５内ではデータの読み出しが３サイクルを要して実行され、サイクルＴ１７でアドレス０ｘ００２０１０の値＠００２０１０が読み出され、サイクルＴ１８でウェイ１（６４＿１）のＤ０／Ｄ１に書き込まれ、合わせてＣＰＵ５３にも出力される。
　以上のように、連続アクセスに対する先読み機能がない場合には、キャッシュラインの境界ごとに、キャッシュミスが発生し、キャッシュミス処理期間がオーバーヘッドとなる。
　図１４～１６は、２ウェイのキャッシュが互いに他の先読み対象となって１ウェイとして先読み動作する場合の動作例を表すタイミングチャートである。
　図１４において、ＣＰＵ５３はサイクルＴ１にアドレス０ｘ００２００Ｃからの２バイトのデータリードを要求している。このとき、ウェイ０のタグ６５＿０の値は０ｘ０１２１９、ウェイ１のタグ６５＿１の値は０ｘ００１ＦＦであり、ＬＲＵフラグ７０はウェイ０を指している。データリードを要求されているアドレス０ｘ００２００ｃに対応するタグ値０ｘ００２００に一致するタグはないので、キャッシュミスが発生する。キャッシュミスの判断に２サイクル要するとし、サイクルＴ３においてキャッシュメモリ６０が不揮発メモリ５５に対してアドレス０ｘ００２００Ｃを出力する。キャッシュフィルの対象は、ＬＲＵフラグ７０が示すウェイ０である。サイクルＴ３でＬＲＵフラグ７０はウェイ１に更新され、サイクルＴ４でウェイ０のタグ６５＿０が、０ｘ００２００に更新される。不揮発メモリ５５内ではデータの読み出しが実行されるが、３サイクルを要するとして、サイクルＴ６でアドレス０ｘ００２００Ｃの値＠００２００Ｃが読み出され、図１５に示すサイクルＴ７でウェイ０（６４＿０）のＤ６／Ｄ７に書き込まれ、合わせてＣＰＵ５３にも出力される。キャッシュフィルは４バイト単位で行われるので、アドレス０ｘ００２００Ｃから０ｘ００２００Ｆまでの４バイトのデータがウェイ０（６４＿０）のＤ６とＤ７に書き込まれる。ＣＰＵ５３からのデータリード要求は２バイトであるから、Ｄ６に格納される２バイトが、ＣＰＵ５３に返送される。
　図１５において、ＣＰＵ５３はサイクルＴ８にアドレス０ｘ００２００Ｅからの２バイトのデータリードを要求している。サイクルＴ１でのデータリード要求が、アドレス０ｘ００２００Ｃからの２バイトのデータリードを要求であったので、サイクルＴ１でのデータリード要求は、アドレス増加方向での連続リードの要求である。ウェイ０のデクリメントフラグ６６＿０は、アドレス増加方向を示す０のまま維持される。アドレス０ｘ００２００Ｅのデータは、先のキャッシュフィルにより、ウェイ０（６４＿０）のＤ７に書き込まれている。アドレス０ｘ００２００Ｅのデータは、ウェイ０（６４＿０）のＤ７に格納されているので、キャッシュヒットであり、サイクルＴ９に＠００２００ＥとしてＣＰＵのリードデータとして出力される。
　これと並行して、図３～図６のフローチャートに示したデータ先読み動作が開始される。サイクルＴ１のアドレス０ｘ００２００Ｃからの２バイトのデータリード要求によって発生したキャッシュフィルの後、ウェイ０のＤ６／Ｄ７を起点にデクリメントフラグ６６＿０が示す方向のデータ領域は、フィルされているので（ステップ３５）、先読みに適するウェイがあるか否かについての判定ステップに進む。最新のウェイであるウェイ０とデクリメントフラグの値が一致し、且つ、デクリメントフラグが示す方向と逆方向に連続したタグ値を持つウェイを探索する（ステップ４）。デクリメントフラグ６６＿０と６６＿１はともにアドレス増加方向を示して一致しており、ウェイ１のタグ値は０ｘ００１ＦＦでデクリメントフラグ６６＿０と６６＿１が示す方向とは逆のアドレス減少方向で、ウェイ０のタグ値０ｘ００２００と連続しているので、ウェイ１は先読みの対象として適すると判定される。サイクルＴ８でタグ６５＿１に０ｘ００２００に１を加えた０ｘ００２０１に更新される（ステップ３９）。サイクルＴ９以降、不揮発メモリ５５からアドレス０ｘ００２０１０以降のデータ＠００２０１０、＠００２０１４、＠００２０１８、＠００２０１Ｃが順次読み出され、それぞれウェイ１のＤ０／Ｄ１，Ｄ２／Ｄ３，Ｄ４／Ｄ５，Ｄ６／Ｄ７に書き込まれる。
　サイクルＴ１２に、ＣＰＵ５３がさらに次の連続アドレスである０ｘ００２０１０からの２バイトのデータリードを要求している。この時点で、アドレス０ｘ００２０１０のデータはウェイ１に先読みされているので、キャッシュヒットし、図１６に示すサイクルＴ１３で読み出される。比較例では、アドレス０ｘ００２０１０のデータはキャッシュされていなかったのでキャッシュミスが発生し、アドレス０ｘ００２０１０のデータが読み出されたのは、サイクルＴ１８である。本実施形態の先読みを行うことにより、キャッシュミスの発生が抑えられ、実行サイクルが５サイクル短縮される。２バイトのデータリードは、キャッシュヒットしたとき２サイクルで実行され、キャッシュミスしたとき、７サイクルを要する。１ウェイ＝１ラインを１６バイトで構成し、２バイトずつの連続アクセスを行うとき、ウェイ内のみの先読みを行う比較例では、８回の連続アクセスに対して７回のキャッシュヒットと１回のキャッシュミスが発生するので、２１サイクルを要することとなる。一方、本実施形態に示すように、２個のウェイを交互にアクセス対象と先読み対象として機能させることにより、キャッシュミスは発生せず１６サイクルで済む。
　また、図１４～１６に示すように、データ先読みの期間中も命令フェッチとデータリードサイクルは、実行可能である。先読みを実行するためのサイクルは隠蔽することができる。
　また、ウェイ１へのデータの先読み終了後、図１６に示すサイクル１５、１６、１７、１８において、既にアクセスされたウェイ０のデータＤ６／Ｄ７から、デクリメントフラグ６６＿０が示すのとは逆方向のＤ０／Ｄ１，Ｄ２／Ｄ３，Ｄ４／Ｄ５に、対応するデータが読み込まれる。これは、図３～図６に示したフローチャートのステップ１２～ステップ１４が実行された結果である。連続アクセスが乱れた場合に、キャッシュミスの確率を減らすことができる。一方、ステップ１２～ステップ１４を実行しないように設計することもできる。その場合は、連続アクセスが継続された場合に無駄になる、デクリメントフラグ６６＿０が示すのとは逆方向の読み込みを中止することができ、その分の消費電力を低減することができる。
　図１７～１８は、２ウェイのキャッシュがそれぞれ独立して動作する場合の動作例を表すタイミングチャートである。
　図１７において、ＣＰＵ５３はサイクルＴ１にアドレス０ｘ００２００８からの２バイトのデータリードを要求している。このとき、ウェイ０のタグ６５＿０の値は０ｘ０１２１９、ウェイ１のタグ６５＿１の値は０ｘ０１２１Ａであり、ＬＲＵフラグ７０はウェイ０を指している。データリードを要求されているアドレス０ｘ００２００８に対応するタグ値０ｘ００２００に一致するタグはないので、キャッシュミスが発生する。キャッシュミスの判断に２サイクル要するとし、サイクルＴ３においてキャッシュメモリ６０が不揮発メモリ５５に対してアドレス０ｘ００２００８を出力する。キャッシュフィルの対象は、ＬＲＵフラグ７０が示すウェイ０である。サイクルＴ３でＬＲＵフラグ７０はウェイ１に更新され、サイクルＴ４でウェイ０のタグ６５＿０が、０ｘ００２００に更新される。不揮発メモリ５５内ではデータの読み出しが実行されるが、３サイクルを要するとして、サイクルＴ６でアドレス０ｘ００２００８の値＠００２００８が読み出され、図１８に示すサイクルＴ７でウェイ０（６４＿０）のＤ４／Ｄ５に書き込まれ、合わせてＣＰＵ５３にも出力される。
　図１８において、ＣＰＵ５３はサイクルＴ８にアドレス０ｘ００２００Ａからの２バイトのデータリードを要求している。サイクルＴ１でのデータリード要求が、アドレス０ｘ００２００８からの２バイトのデータリードを要求であったので、サイクルＴ１でのデータリード要求は、アドレス増加方向での連続リードの要求である。ウェイ０のデクリメントフラグ６６＿０は、アドレス増加方向を示す０のまま維持される。アドレス０ｘ００２００Ａのデータは、先のキャッシュフィルにより、ウェイ０（６４＿０）のＤ５に書き込まれているので、キャッシュヒットであり、サイクルＴ９に＠００２００ＡとしてＣＰＵのリードデータとして出力される。
　一方、図３～図６のフローチャートに示したデータ先読み動作が開始される。サイクルＴ１のアドレス０ｘ００２００８からの２バイトのデータリード要求によって発生したキャッシュフィルの後、ウェイ０のＤ４／Ｄ５を起点にデクリメントフラグ６６＿０が示す方向のデータ領域Ｄ６／Ｄ７は、まだフィルされていない（ステップ３５）。そこで、サイクルＴ６で不揮発メモリ５５に対してアドレス０ｘ００２００Ｃを発行し、図１８に示すサイクルＴ７で読み込まれるデータ＠０ｘ００２００ｃをサイクルＴ８でデータ領域Ｄ６／Ｄ７に書き込む（ステップ３６）。その後、ステップ４に進むが、ウェイ０とウェイ１のタグ値は連続しないので、ステップ３８～４８に示すデータの先読みは実行されない。代わりに、ステップ１２～１４により、図１８に示すサイクルＴ８，Ｔ９，Ｔ１０に、ウェイ０のＤ０／Ｄ１，Ｄ２／Ｄ３に、それぞれアドレス０ｘ００２０００と０ｘ００２００４のデータが読み込まれる。一方、ウェイ１のデータは維持される。２ウェイのキャッシュメモリとして機能する。
　これにより、本実施形態のキャッシュ制御回路は、２ウェイのキャッシュとして機能するか、２個のウェイをまとめて交互に先読み対象として機能させるかを、タグの値とデクリメントフラグを参照するだけで、自律的に切替えることが可能となっている。
　以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、データキャッシュについての実施形態に限らず、命令キャッシュやユニファイドキャッシュにも適用することができる。また、ウェイ数は２に限定されず任意に決めることができ、キャッシュヒット／ミスの判定に費やすサイクル数は、適宜最適に設計することができ、また、不揮発メモリのデータリードのためのサイクル数は、任意の値であってよい。
　本発明はキャッシュメモリへのデータ先読み技術に関し、特にキャッシュメモリを備えた半導体装置に広く適用することができる。
　１　連続するアクセスのアドレスが連続するか否かを判定するステップ
　２　ウェイにアドレス変化方向属性（デクリメントフラグ）を付与するステップ
　３　ウェイにアクセスするステップ
　４　先読み動作に適合するか否かを判定するステップ
　５　先読みを実行するステップ
　５０　半導体装置（セキュアマイコン）
　５１　アドレスバス
　５２　データバス
　５３　プロセッサ（ＣＰＵ）
　５４　ＤＭＡ（Direct Memory Access）コントローラ
　５５　不揮発メモリ
　５６　ＲＯＭ（Read Only Memory）
　５７　ＲＡＭ（Random Access Memory）
　５８　周辺モジュール
　６０　キャッシュメモリ
　６１　データキャッシュ
　６２　命令キャッシュ
　６３　キャッシュ制御部
　６４　ウェイ
　６５　タグ
　６６　デクリメントフラグ
　６７　バリッドフラグ
　６８　アドレス制御部
　６９　データ制御部
　７０　ＬＲＵ（Least Recently Used）フラグ
　７１　ＬＲＵ制御部
　７２　タグ制御部
　７３　デクリメントフラグ制御部
　７４　バリッドフラグ制御部
　７５　キャッシュ制御部内部アドレスバス
　７６　キャッシュ制御部内部データバス
　７７　メモリ部
　７８　リードバッファ
　７９　セレクタ

Claims (17)

  1. 　プロセッサと、メモリと、複数のタグと、前記タグに格納されるタグ値を基準アドレスとして前記メモリの連続するアドレスの複数のデータをそれぞれ格納可能な複数のウェイと、キャッシュ制御部を備える半導体装置であって、
    　前記複数のウェイのそれぞれに、前記ウェイに対する直近の２回のアクセスがアドレスの増加または減少のどちらかの方向を示すアドレス変化方向フラグを設け、
    　前記キャッシュ制御部は、前記プロセッサから前記メモリに対して連続して行う第１アクセスと第２アクセスが互いに連続するアドレスへのアクセスであり、前記第２アクセスが第１ウェイを介するアクセスであり、前記第１ウェイに対応するアドレス変化方向フラグと一致するアドレス変化方向フラグを持ち、前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向と逆方向で連続するタグ値を持つ、第２ウェイに対して、前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向で連続するタグ値で示されるデータの先読みを可能に構成される、半導体装置。
  2. 　請求項１において、前記キャッシュ制御部は、前記第２アクセスが前記第１アクセスと同一のウェイで且つ同一のタグ値へのアクセスであるときに、前記第２アクセスの対象アドレスが前記第１アクセスの対象アドレスより小さいとき、前記アドレス変化方向フラグをセット可能に構成される、半導体装置。
  3. 　請求項１において、前記キャッシュ制御部は、キャッシュミスのとき、前記ウェイに格納されるデータの合計のデータ長の整数分の１のデータ長の単位で、キャッシュフィルを実行可能に構成される、半導体装置。
  4. 　請求項３において、前記キャッシュ制御部は、前記複数のウェイのそれぞれに、前記キャッシュフィルのデータ長の単位ごとに、有効フラグを備え、キャッシュミスが発生したとき、キャッシュフィルの対象のウェイに対応する前記有効フラグを全てクリアし、キャッシュフィルしたデータに対応する前記有効フラグをセット可能に構成される、半導体装置。
  5. 　請求項４において、前記キャッシュ制御部は、前記第２アクセスの後、前記第１ウェイに対応するアドレス変化方向フラグによって示される方向で、対応する前記有効フラグがセットされていない前記第１ウェイ内の領域へのデータの先読みを可能に構成される、半導体装置。
  6. 　請求項５において、前記キャッシュ制御部は、前記第２ウェイに対応するアドレス変化方向フラグと前記第１ウェイに対応するアドレス変化方向フラグとが一致し、前記第２ウェイに対応するタグ値が前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向と逆方向で連続するときに、前記第１ウェイ内の領域へのデータの先読みの後に、前記第２ウェイに対するデータの先読みを可能に構成され、
    　前記第２ウェイに対応するアドレス変化方向フラグと前記第１ウェイに対応するアドレス変化方向フラグとが一致せず、または、前記第２ウェイに対応するタグ値が前記第１ウェイに対応するタグ値に対して、前記アドレス変化方向フラグが示す方向と逆方向で連続しないときに、前記第１ウェイ内の領域へのデータの先読みの後に、前記第１ウェイ内の前記第２アクセスの後、前記第１ウェイに対応するアドレス変化方向フラグによって示される方向と逆方向の、前記第１ウェイ内の領域へのデータの先読みを可能に構成される、半導体装置。
  7. 　請求項１において、前記プロセッサは、前記第２アクセスの終了後、前記キャッシュメモリが前記先読みを完了する前に、前記第２アクセスの後続のアクセスを実行可能に構成される、半導体装置。
  8. 　請求項１において、前記複数のウェイのそれぞれは、前記メモリの任意のアドレスのデータをキャッシュすることが可能に構成される、半導体装置。
  9. 　請求項１において、命令キャッシュをさらに備え、前記複数のウェイは、前記プロセッサに対するデータキャッシュである、半導体装置。
  10. 　プロセッサとメモリの間に設けられ、複数のタグと前記タグに格納されるタグ値を基準アドレスとして前記メモリの連続するアドレスの複数のデータをそれぞれ格納可能な複数のウェイとを備える、キャッシュメモリにおけるデータ先読み方法であって、
    　前記プロセッサから前記メモリに対する第１アクセスと連続する第２アクセスが互いに連続するアドレスへのアクセスであるか否かを判定する第１ステップと、
    　前記第１ステップの判定結果が連続アドレスへのアクセスであるとき、前記第１アクセスと前記第２アクセスが前記複数のウェイのうちの同一ウェイに対する同一タグ値によるアクセスであるとき、前記ウェイに対する直近の２回のアクセスがアドレスの増加または減少のどちらの方向かを示すアドレス変化方向属性を付与する第２ステップと、
    　前記第２アクセスによって第１ウェイをアクセスする第３ステップと、
    　前記第１ウェイと同一のアドレス変化方向属性を持ち、前記第１ウェイのタグ値に対して、前記同一のアドレス変化方向属性が示す方向と逆方向に連続するタグ値を持つ第２ウェイの有無を判定する第４ステップと、
    　前記第４ステップの有の判定結果に基づいて、前記第２ウェイを対象として、前記アドレス変化方向属性が示す方向で連続するタグ値で示されるデータの先読みを行う、第５ステップとを含む、データ先読み方法。
  11. 　請求項１０において、前記第３ステップがキャッシュヒットかキャッシュミスかに関わらず、前記第４ステップは前記第３ステップの後に実行され、前記第３ステップがキャッシュミスであるときは、前記第３ステップは前記第１ウェイのタグ値を更新し、前記第５ステップは更新された前記第１ウェイのタグ値に基づいて前記先読みを行うか否かの判定を行う、データ先読み方法。
  12. 　請求項１０において、前記第１ステップは、前記第２アクセスが前記第１アクセスと同一のウェイで且つ同一のタグ値へのアクセスであるときに、前記第２アクセスの対象アドレスが前記第１アクセスの対象アドレスより小さいとき、前記アドレス変化方向属性としてアドレス減少方向をセットする、データ先読み方法。
  13. 　請求項１０において、前記第３ステップは、キャッシュミスのとき、前記ウェイに格納されるデータの合計のデータ長の整数分の１のデータ長の単位で、キャッシュフィルを行う、データ先読み方法。
  14. 　請求項１３において、前記複数のウェイのそれぞれは、前記キャッシュフィルのデータ長の単位ごとに、有効フラグを備え、前記第３ステップでキャッシュミスが発生したとき、キャッシュフィルの対象のウェイに対応する前記有効フラグを全てクリアし、キャッシュフィルしたデータに対応する前記有効フラグをセットする、データ先読み方法。
  15. 　請求項１４において、前記第３ステップの後、前記第１ウェイに対応するアドレス変化方向属性によって示される方向で、対応する前記有効フラグがセットされていない前記第１ウェイ内の領域へのデータの先読みを行う、第６ステップをさらに含む、データ先読み方法。
  16. 　請求項１５において、前記第６ステップの後で前記第４ステップを実行し、前記第４ステップの無の判定結果に基づいて、前記第１ウェイに対応するアドレス変化方向属性によって示される方向と逆の方向で、対応する前記有効フラグがセットされていない前記第１ウェイ内の領域へのデータの先読みを行う、第７ステップをさらに含む、データ先読み方法。
  17. 　プロセッサと、メモリと、互いに１：１対応する複数のタグと複数のウェイとキャッシュ制御部を備える半導体装置であって、
    　前記プロセッサから前記メモリに対する第１アクセスと第２アクセスが互いに連続して実行され、連続するアドレスへのアクセスであり、前記第２アクセスが第１ウェイを介するアクセスであるとき、
    　前記キャッシュ制御部は、前記第２アクセスが前記第１アクセスに対してアドレスが増加する方向でのアクセスであるときには、前記第１ウェイに対応するタグ値よりも１小さいタグ値を持つウェイに対するデータの先読みを可能とし、前記第２アクセスが前記第１アクセスに対してアドレスが減少する方向でのアクセスであるときには、前記第１ウェイに対応するタグ値よりも１大きいウェイに対するデータの先読みを可能に構成される、半導体装置。
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