WO2014015584A1 - 阵列基板、显示装置及阵列基板的制造方法 - Google Patents

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WO2014015584A1
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array substrate
conductive
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conductive barrier
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谢振宇
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北京京东方光电科技有限公司
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    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned

Definitions

  • Embodiments of the present invention relate to an array substrate, a display device, and a method of fabricating an array substrate. Background technique
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • TFT-LCD display modes mainly include TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In-Plane-Switching) mode, and AD-SDS (ADvanced).
  • TN Transmission Nematic
  • VA Very Alignment
  • IPS In-Plane-Switching
  • AD-SDS ADvanced
  • Super Dimension Switch advanced super-dimensional field conversion technology, also referred to as ADS) mode.
  • the display based on the ADS mode forms a multi-dimensional electric field by the electric field generated by the edge of the slit electrode in the same plane and the electric field generated between the slit electrode layer and the plate electrode layer, so that all the liquid crystals in the liquid crystal cell are directly above the slit electrode and above the electrode.
  • the molecules are capable of rotating, thereby improving the efficiency of the liquid crystal and increasing the light transmission efficiency.
  • Advanced super-dimensional field conversion technology can improve the picture quality of TFT-LCD products, with high resolution, high transmittance, low power consumption, wide viewing angle, high aperture ratio, low chromatic aberration, push-free water ripple (push Mura), etc. advantage.
  • the TFT-LCD array substrate of the prior ADS mode is taken as an example.
  • the structure of the array substrate includes: a glass substrate 10 and a gate line layer (including a gate line and a gate) which are sequentially formed on the glass substrate 10 .
  • Pole 11 gate insulating layer 12, active layer 13, data line layer (including data line, source 14, drain 15), first passivation layer 16, pixel electrode 17 (plate electrode), second Passivation layer 18 and common electrode 19 (slit electrode).
  • the pixel electrode 17 is connected to the drain electrode 15 through a via 21 on the first passivation layer 16.
  • forming the via on the first passivation layer 16 generally includes the steps of: coating a photoresist on the first passivation layer; exposing, developing, and removing the substrate coated with the photoresist.
  • the photoresist at the via position (the photoresist other than the via position forms an etch protection mask); the via position is etched to form a via; and the photoresist remaining on the substrate is stripped.
  • a disadvantage of the prior art is that, since the thickness of the first passivation layer is relatively thin (usually between 1 and 3 micrometers), the production process is difficult to control when etching the via hole position, and the etching process is easily etched. Some or all of the metal material under the holes causes excessive etching, which eventually leads to product defects.
  • the thicknesses shown in Figure 1 are for convenience only and are not drawn to scale. Summary of the invention
  • Embodiments of the present invention provide an array substrate, a display device, and a method for fabricating an array substrate, which are used to solve the technical problem that the over-hole etching process existing in the prior art is difficult to control, which may cause excessive etching and cause product defects. .
  • An aspect of the invention provides an array substrate comprising: a data line layer comprising a plurality of data lines, a conductive barrier layer comprising a conductive barrier over the data line layer, located in the conductive barrier layer a passivation layer thereon, and a transparent conductive layer over the passivation layer, wherein a pass hole is disposed in the passivation layer above each of the data lines; the conductive barrier portion is located under the via hole
  • the transparent conductive layer is connected to the corresponding conductive barrier through the via hole, and is electrically connected to the corresponding data line through the conductive barrier.
  • the conductive barrier covers the corresponding data line.
  • the conductive barrier layer includes a plurality of conductive barriers, each of the conductive barriers being disposed at a position corresponding to the via on each of the data lines.
  • the conductive barrier portion is made of the same material as the transparent conductive layer.
  • the conductive barrier portion is made of indium tin oxide.
  • the data line layer further includes a source and a drain, the drain is integrally formed with a corresponding data line, and the conductive barrier covers the corresponding drain.
  • the passivation layer is made of a non-photosensitive resin.
  • Another aspect of the present invention provides a display device including the above array substrate. Still another aspect of the present invention provides a method of fabricating an array substrate, comprising: forming a data line layer including a plurality of data lines and a conductive barrier layer, the conductive barrier layer including a conductive barrier portion over each of the data lines Forming a passivation layer over the conductive barrier layer, forming a via hole over the conductive barrier portion in the passivation layer; forming a transparent conductive layer over the passivation layer, the transparent conductive layer passing through the via hole Connected to a corresponding conductive barrier.
  • the data line layer and the conductive barrier layer including a plurality of data lines are formed such that the conductive barrier covers the corresponding data lines above each of the data lines.
  • forming a via over the conductive barrier in the passivation layer includes: dry etching the passivation layer to form a via above the conductive barrier.
  • the gas used for the dry etching includes at least one of sulfur hexafluoride, carbon tetrafluoride, oxygen, and helium.
  • the passivation layer is made of a non-photosensitive resin; and the conductive resistor is made of the same material as the transparent conductive layer.
  • the conductive barrier portion is made of indium tin oxide.
  • the conductive barrier portion is located under the via hole and is in contact with the corresponding data line, the conductive barrier portion can be effectively protected when the passivation layer is etched to form a via hole.
  • the metal material of the data line layer is not etched, which greatly improves the yield of the product.
  • FIG. 1 is a schematic structural view of a TFT-LCD array substrate of an existing ADS mode
  • FIG. 2 is a schematic structural view of a first embodiment of an array substrate according to the present invention.
  • FIG 3 is a schematic structural view of a second embodiment of the array substrate of the present invention.
  • embodiments of the present invention provide an array substrate, a display device, and a method of manufacturing an array substrate. .
  • the array substrate of the embodiment of the present invention includes a plurality of gate lines and a plurality of data lines, the gate lines and the data lines crossing each other thereby defining pixel units arranged in a matrix, each of the pixel units including a thin film transistor as a switching element and A pixel electrode that controls the arrangement of liquid crystals.
  • the gate of the thin film transistor of each pixel is electrically connected or integrally formed with the corresponding gate line
  • the source is electrically connected or integrally formed with the corresponding data line
  • the drain is electrically connected or integrally formed with the corresponding pixel electrode.
  • the array substrate may further include a common electrode for cooperating with the pixel electrode to perform alignment of the liquid crystal Control. The following description is mainly made for a single or a plurality of pixel units, but other pixel units may be formed identically.
  • an array substrate includes: a data line layer including a plurality of data lines 22, and a conductive barrier layer including a conductive barrier 30 above the data line layer.
  • a passivation layer 23 over the conductive barrier layer and a transparent conductive layer 24 over the passivation layer 23 are described.
  • a via hole 21 is disposed in the passivation layer 23; the conductive barrier portion 30 is located under the via hole 21, and is at least partially exposed by the via hole 21, and corresponding to the data line 22 contact.
  • the transparent conductive layer 24 is connected to the corresponding conductive barrier 30 through the via 21 (i.e., partially deposited into the via 21), thereby being electrically connected to the corresponding data line through the conductive barrier 30.
  • the data line layer refers to a layer structure of a layer to which a plurality of data lines belong, and in each pixel unit of the array substrate, the data line 22 corresponds to the source 14 and the drain 15, that is,
  • the data line 22 can be integrated with one of the source 14 and the drain 15 of the thin film transistor of the pixel unit. As shown, for example, the data line 22 and the drain 15 are integrated, and the source 14 and the drain 15 are separated. The channel regions are opposite each other.
  • the material forming the data line layer may be a single layer film of a metal material such as an aluminum-niobium alloy (AlNd), aluminum (Al), copper (Cu), molybdenum (Mo), molybdenum-tungsten alloy (MoW), or chromium (Cr).
  • a metal material such as an aluminum-niobium alloy (AlNd), aluminum (Al), copper (Cu), molybdenum (Mo), molybdenum-tungsten alloy (MoW), or chromium (Cr).
  • AlNd aluminum-niobium alloy
  • Al aluminum
  • Cu copper
  • Mo molybdenum
  • MoW molybdenum-tungsten alloy
  • Cr chromium
  • the array substrate includes a transparent substrate 20, such as a glass or plastic substrate.
  • a gate line layer e.g., including gate lines and gates
  • a gate insulating layer 12 an active layer 13, and the like may be further formed.
  • the array substrate may be of a top gate type or a bottom gate type.
  • a gate line layer (a gate line of the gate line layer includes a gate electrode 11 in each pixel unit) is formed on the transparent substrate 20, a gate insulating layer 12 is formed on the gate line layer, and an active layer 13 is formed on the gate electrode Above the insulating layer 12, a data line layer is formed on the active layer 13, and a conductive barrier layer 30 is formed on the data line layer (specifically, the conductive blocking portion 30 is formed on the drain 15), and the passivation layer 23 A via 21 is formed over the entire substrate 20 and over the conductive barrier 30.
  • the transparent conductive layer 24 is partially deposited in the via 21 to be connected to the conductive barrier 30, and is electrically connected to the drain 15.
  • the via hole in the embodiment of the present invention is not limited to the position shown in FIG. 2. In the signal guiding region around the substrate, it is also necessary to etch the via hole on the passivation layer. At this time, the conductive barrier portion located in the region The metal material that can effectively protect the data line layer is not etched away.
  • the array substrate in the embodiment of the present invention may be in a TN mode, a VA mode, an IPS mode, or an ADS mode.
  • the array substrate of the ADS mode further includes: a second passivation layer 18 formed on the transparent conductive layer 24 (the passivation layer 23 may be referred to as a first passivation layer at this time) And a slit-shaped second transparent conductive layer 25 formed on the second passivation layer 18 (the transparent conductive layer 24 may be referred to as a first transparent conductive layer at this time).
  • the first transparent conductive layer may be a pixel electrode
  • the second transparent conductive layer may be a common electrode
  • the first transparent conductive layer may be a common electrode
  • the second transparent conductive layer may be a pixel electrode.
  • the conductive barrier portion is located under the via hole and is in contact with the corresponding data line, the conductive barrier portion can be effective when the passivation layer is etched to form a via hole.
  • the metal material protecting the data line layer is not etched, which greatly improves the yield of the product.
  • the material of the passivation layer 23 may be a non-photosensitive resin.
  • the non-photosensitive resin has the following advantages:
  • the dielectric constant of the non-photosensitive resin material is about 3.0, which is lower than the dielectric constant of the photosensitive resin material (about 4.0); and the non-photosensitive resin material
  • the transmittance is close to 100%, which is much higher than that of the photosensitive resin material (about 93%);
  • the non-photosensitive resin material has a higher curing temperature of about 400 degrees, and the gas escapes almost zero.
  • the curing temperature of the photosensitive resin material can only be about 230 degrees. In the subsequent production process, gas evolution easily occurs, which affects the mouth of the product.
  • the conductive barrier portion 30 is preferably made of the same material as the transparent conductive layer 24, such as indium tin oxide (Indium Oxide), which has good transmittance and electrical conductivity, and, during processing of the array substrate, When dry etching is performed on the via hole of the passivation layer, indium tin oxide is not easily reacted with the etching gas, and the metal material of the data line layer can be effectively protected from being etched.
  • indium tin oxide Indium Oxide
  • the conductive barriers 30 cover the corresponding data lines 22, that is, the conductive barrier layer forms a large conductive barrier on each of the data lines, which extends beyond the vias. .
  • the conductive barrier portion 30 covers the data line 22, that is, the pattern of the conductive barrier portion 30 completely overlaps with the pattern of the data line 22.
  • the array substrate of the structure is sequentially deposited during processing. After the data line layer material and the conductive barrier layer material, the data line layer 22 and the conductive barrier layer 30 are formed by only one patterning process. Therefore, this is also one of the preferred embodiments of the present invention; as shown in FIG.
  • the conductive barrier portion 30 is disposed only at a position corresponding to the via hole 21 above the data line 22, and the region outside the via hole 21 is basically Not formed.
  • the conductive barrier can also cover the corresponding entire drain.
  • the array substrate of these structures requires a patterning process to form the data line layer 22 and the conductive barrier layer 30 during processing.
  • the embodiment of the present invention further provides a display device, which includes any of the above array substrates, and the display device can be: a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer.
  • a display device which includes any of the above array substrates, and the display device can be: a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer.
  • a display device which includes any of the above array substrates, and the display device can be: a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer.
  • a product or part that has any display function is any display function.
  • the method for manufacturing the array substrate of the embodiment of the present invention may include the following steps.
  • Step 101 Form a data line layer and a conductive barrier layer including a plurality of data lines, wherein the conductive resistor layer comprises a conductive barrier located above each of the data lines;
  • Step 102 forming a passivation layer over the conductive barrier layer, and forming a via hole above the conductive barrier in the passivation layer;
  • Step 103 Form a transparent conductive layer on the passivation layer, and the transparent conductive layer is connected to the corresponding conductive barrier through the via.
  • the material of the passivation layer may be a non-photosensitive resin; the material of the conductive barrier and the transparent conductive layer may be the same.
  • the conductive barrier material may be indium tin oxide.
  • the forming a data line layer and a conductive barrier layer including a plurality of data lines may include: sequentially depositing a data line layer material and a conductive barrier layer material on the substrate, by patterning The process forms a plurality of data lines and a plurality of conductive barriers covering each of the data lines, wherein the conductive barrier layer comprises a plurality of conductive barriers, each of the conductive barriers being disposed on each of the data lines corresponding to the vias position.
  • a plurality of data lines and a conductive barrier covering each of the data lines are formed by a patterning process, whereby the conductive barrier covers the corresponding data lines above each of the data lines.
  • the patterning process is, for example, a photolithographic patterning process, for example, comprising: coating a photoresist layer on a structure layer to be patterned, exposing the photoresist layer using a mask, and developing the exposed photoresist layer to obtain The photoresist pattern is etched using a photoresist pattern, and then the photoresist pattern is optionally removed.
  • the ashing process may also be included if the mask used is a two-tone mask.
  • Forming a via hole over the conductive barrier on the passivation layer by a patterning process includes: dry etching the passivation layer to form a via hole above the conductive barrier.
  • the gas used in the dry etching includes at least one of sulfur hexafluoride, carbon tetrafluoride, oxygen, and helium, and the gas can quickly etch away the passivation layer at the via position.
  • An example of the main fabrication process of the array substrate of the embodiment shown in Fig. 2 can be as follows.
  • a gate metal is deposited on the transparent substrate, and a gate line layer is formed by the first patterning process.
  • a gate insulating layer is deposited on the substrate on which the above steps are completed.
  • An active layer film is deposited on the substrate on which the above steps are completed, and an active layer is formed by a second patterning process.
  • a data line layer material material is molybdenum
  • a conductive resistor layer material material is indium tin oxide
  • a data line layer and a conductive resistance layer are formed through a third patterning process.
  • a conventional mask or a two-tone mask can be used to expose the photoresist.
  • the resulting data line layer is the same as the pattern of the conductive barrier layer; when a patterning process is performed using a two-tone mask (for example, a gray tone or a halftone mask), it can be performed twice.
  • the etch, the data line layer and the conductive barrier layer are respectively obtained, and the conductive barrier layer remains only at the position on the data line layer where the passivation layer via is formed.
  • a passivation layer on the substrate on which the above steps are completed, and forming a via hole above the conductive barrier portion by a fourth patterning process; in this step, the gas used for dry etching the via position of the passivation layer is used It includes at least one of sulfur hexafluoride, carbon tetrafluoride, oxygen, and helium.
  • a transparent conductive layer is deposited on the substrate on which the above steps are completed, and a transparent conductive layer is formed by a fifth patterning process, and the transparent conductive layer is deposited in the via hole to be connected to the conductive barrier.
  • a second passivation layer is deposited on the substrate on which the above steps are completed.
  • a transparent conductive layer is deposited on the substrate on which the above steps are completed, and a slit-shaped second transparent conductive layer is formed by the sixth patterning process.
  • the conductive barrier located under the via position can effectively protect the metal material of the data line layer from being etched away.
  • the product qualification rate has been greatly improved, and in addition, the controllability of the production process has been greatly improved.

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Abstract

一种阵列基板包括包含多条数据线（22）的数据线层，位于所述数据线层之上、包含导电阻挡部（30）的导电阻挡层，位于所述导电阻挡层之上的钝化层（23），以及位于所述钝化层（23）之上的透明导电层（24）。在每一条数据线（22）的上方，所述钝化层（23）中设置有过孔（21），所述导电阻挡部（30）位于过孔（21）下方。所述透明导电层（24）通过过孔（21）与对应的导电阻挡部（30）连接，通过所述导电阻挡部（30）与相应的数据线（22）电连接。当对钝化层（23）进行刻蚀形成过孔（21）时，导电阻挡部（30）可有效保护数据线层的金属材料不被刻蚀掉，大大提高了产品的合格率。还披露了一种包含阵列基板的显示装置及阵列基板的制造方法。

Description

阵列基板、 显示装置及阵列基板的制造方法 技术领域
本发明的实施例涉及一种阵列基板、 显示装置及阵列基板的制造方法。 背景技术
在平板显示装置中， 薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display, TFT-LCD )具有体积小、 功耗低、 制造成本相对较低和无辐 射等特点， 已经在当前的平板显示器市场占据了主导地位。
目前， TFT-LCD的显示模式主要有 TN ( Twisted Nematic, 扭曲向列） 模式、 VA ( Vertical Alignment, 垂直取向）模式、 IPS ( In-Plane-Switching, 平面方向转换 )模式和 AD-SDS ( ADvanced Super Dimension Switch , 高级超 维场转换技术， 又简称 ADS )模式等。
基于 ADS模式的显示器通过同一平面内狭缝电极边缘所产生的电场以 及狭缝电极层与板状电极层间产生的电场形成多维电场， 使液晶盒内狭缝电 极间、 电极正上方所有取向液晶分子都能够产生旋转， 从而提高了液晶工作 效率并增大了透光效率。 高级超维场转换技术可以提高 TFT-LCD产品的画 面品质， 具有高分辨率、 高透过率、 低功耗、 宽视角、 高开口率、 低色差、 无挤压水波紋（ push Mura )等优点。
如图 1所示， 以现有的 ADS模式的 TFT-LCD阵列基板为例， 该阵列基 板的结构包括： 玻璃基板 10、 依次形成于玻璃基板 10之上的栅线层（包括 栅线、 栅极 11 ) , 栅极绝缘层 12, 有源层 13, 数据线层（包括数据线、 源 极 14、 漏极 15 ) , 第一钝化层 16, 像素电极 17 (板状电极） ， 第二钝化层 18和公共电极 19 (狭缝电极） 。 像素电极 17穿过第一钝化层 16上的过孔 21与漏极 15连接。
在现有技术中，形成第一钝化层 16上的过孔通常包括如下步骤：在第一 钝化层上涂覆光刻胶； 对涂覆光刻胶后的基板进行曝光、 显影， 去除过孔位 置的光刻胶 (过孔位置以外的光刻胶形成刻蚀保护掩模 ) ； 对过孔位置进行 刻蚀， 形成过孔； 对基板上残留的光刻胶进行剥离。 现有技术存在的缺陷在于， 由于第一钝化层的厚度较薄（通常在 1~3微 米之间） ， 在对过孔位置进行刻蚀时， 生产工艺较难控制， 极易刻蚀掉过孔 下方的部分或全部金属材料， 造成过度刻蚀， 最终导致产品缺陷。 在图 1中 示出的厚度仅是为了方便作图， 而非按比例绘制的。 发明内容
本发明的实施例提供一种阵列基板、 显示装置及阵列基板的制造方法， 用以解决现有技术中存在的过孔刻蚀工艺较难控制， 易造成过度刻蚀， 导致 产品缺陷的技术问题。
本发明的一个方面提供了一种阵列基板， 其包括： 包含多条数据线的数 据线层， 位于所述数据线层之上、 包含导电阻挡部的导电阻挡层， 位于所述 导电阻挡层之上的钝化层， 以及位于所述钝化层之上的透明导电层， 其中， 在每一条数据线的上方， 所述钝化层中设置有过孔； 所述导电阻挡部位于过 孔下方； 所述透明导电层通过过孔与对应的导电阻挡部连接， 通过所述导电 阻挡部与相应的数据线电连接。
对于该阵列基板， 例如， 在每一条数据线的上方， 所述导电阻挡部覆盖 对应的所述数据线。
对于该阵列基板， 例如， 所述导电阻挡层包括多个导电阻挡部， 每个所 述导电阻挡部设置在每条数据线上与所述过孔相应的位置。
对于该阵列基板， 例如， 所述导电阻挡部与透明导电层的材质相同。 对于该阵列基板， 例如， 所述导电阻挡部材质为氧化铟锡。
对于该阵列基板， 例如， 所述数据线层还包括源极和漏极， 所述漏极与 相应的数据线一体形成， 所述导电阻挡部覆盖对应的所述漏极。
对于该阵列基板， 例如， 所述钝化层材质为非感光型树脂。
本发明的另一个方面提供了一种显示装置， 包括上述的阵列基板。 本发明的再一个方面提供了一种阵列基板的制造方法， 包括： 形成包含 多条数据线的数据线层和导电阻挡层， 所述导电阻挡层包含位于每一条数据 线之上的导电阻挡部； 形成位于导电阻挡层之上的钝化层， 在钝化层中形成 位于导电阻挡部上方的过孔； 形成位于钝化层之上的透明导电层， 所述透明 导电层通过所述过孔与对应的导电阻挡部连接。 对于该制造方法， 例如， 所述形成包含多条数据线的数据线层和导电阻 挡层，使得在每一条数据线的上方，所述导电阻挡部覆盖对应的所述数据线。
对于该制造方法， 例如， 所述形成包含多条数据线的数据线层和导电阻 挡层， 使得所述导电阻挡层包括多个导电阻挡部， 每个所述导电阻挡部设置 在每条数据线上与所述过孔相应的位置。
对于该制造方法， 例如， 在钝化层中形成位于导电阻挡部上方的过孔， 包括： 对钝化层进行干法刻蚀， 形成位于导电阻挡部上方的过孔。
对于该制造方法， 例如， 所述干法刻蚀所釆用的气体， 包括六氟化硫、 四氟化炭、 氧气和氦气中至少一种气体。
对于该制造方法， 例如， 所述钝化层材质为非感光型树脂； 所述导电阻 挡部与透明导电层材质相同。
对于该制造方法， 例如， 所述导电阻挡部材质为氧化铟锡。
在本发明实施例的阵列基板中， 由于所述导电阻挡部位于过孔下方， 并 与对应的数据线接触， 因此， 当对钝化层进行刻蚀形成过孔时， 导电阻挡部 可有效保护数据线层的金属材料不被刻蚀掉， 大大提高了产品的合格率。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为现有 ADS模式的 TFT-LCD阵列基板结构示意图；
图 2为本发明阵列基板第一实施例结构示意图；
图 3为本发明阵列基板第二实施例结构示意图。
附图标记：
10-玻璃基板 11-栅极
12-栅极绝缘层 13-有源层
14-源极 15-漏极
16-第一钝化层 17-像素电极
18-第二钝化层 19-公共电极
20-透明基板 30-导电阻挡部 21-过孔 22-数据线
23-钝化层 24-透明导电层
25-第二透明导电层 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权 利要求书中使用的 "第一" 、 "第二" 以及类似的词语并不表示任何顺序、 数量或者重要性，而只是用来区分不同的组成部分。同样， "一个 "或者 "一" 等类似词语也不表示数量限制， 而是表示存在至少一个。 "包括" 或者 "包 含" 等类似的词语意指出现在 "包括" 或者 "包含" 前面的元件或者物件涵 盖出现在 "包括" 或者 "包含" 后面列举的元件或者物件及其等同， 并不排 除其他元件或者物件。 "连接" 或者 "相连" 等类似的词语并非限定于物理 的或者机械的连接， 而是可以包括电性的连接， 不管是直接的还是间接的。 "上" 、 "下" 、 "左" 、 "右" 等仅用于表示相对位置关系， 当被描述对 象的绝对位置改变后， 则该相对位置关系也可能相应地改变。
为了解决现有技术中存在的过孔刻蚀工艺较难控制， 易造成过度刻蚀， 导致产品缺陷的技术问题， 本发明的实施例提供了一种阵列基板、 显示装置 及阵列基板的制造方法。
本发明实施例的阵列基板包括多条栅线和多条数据线， 这些栅线和数据 线彼此交叉由此限定了排列为矩阵的像素单元， 每个像素单元包括作为开关 元件的薄膜晶体管和用于控制液晶的排列的像素电极。 例如， 每个像素的薄 膜晶体管的栅极与相应的栅线电连接或一体形成， 源极与相应的数据线电连 接或一体形成， 漏极与相应的像素电极电连接或一体形成。 另外， 例如该阵 列基板还可以进一步包括公共电极， 用于与像素电极协作对液晶的排列进行 控制。 下面的描述主要针对单个或多个像素单元进行， 但是其他像素单元可 以相同地形成。
如图 2所示， 根据本发明的一个实施例的阵列基板包括： 包含多条数据 线 22的数据线层， 位于所述数据线层之上、 包含导电阻挡部 30的导电阻挡 层， 位于所述导电阻挡层之上的钝化层 23 , 以及位于所述钝化层 23之上的 透明导电层 24。
在每一条数据线 22的上方， 所述钝化层 23中设置有过孔 21 ; 所述导电 阻挡部 30位于过孔 21下方，且被过孔 21至少部分暴露，并与对应的数据线 22接触。
所述透明导电层 24通过过孔 21 (即部分沉积入过孔 21 )与对应的导电 阻挡部 30连接， 由此可通过导电阻挡部 30与相应的数据线电连接。
在本发明实施例中， 所述数据线层指多条数据线所属的层的层结构， 在 阵列基板的每一个像素单元内，所述数据线 22与源极 14和漏极 15对应， 即 数据线 22可以和该像素单元的薄膜晶体管的源极 14和漏极 15之一为一体结 构， 如图所示例如数据线 22与漏极 15为一体结构， 源极 14和漏极 15隔着 沟道区域彼此相对。形成数据线层的材质可以为铝钕合金（ AlNd )、 铝（ Al )、 铜（Cu ) 、 钼（Mo ) 、 钼钨合金 ( MoW ) 、 铬（Cr )等金属材料的单层膜， 也可以为这些金属材料的任意组合所构成的复合膜。
所述阵列基板包括透明基板 20,该透明基板 20例如为玻璃或塑料基板。 在透明基板 20之上， 可进一步形成： 栅线层（例如包括栅线和栅极）、 栅极 绝缘层 12、 有源层 13等。 所述阵列基板可以为顶栅型， 也可以为底栅型。
如图 2所示的底栅型阵列基板， 其结构具体如下所述。 栅线层（栅线层 的栅线在每一个像素单元内包括栅极 11 )形成于透明基板 20之上， 栅极绝 缘层 12形成于栅线层之上，有源层 13形成于栅极绝缘层 12之上，数据线层 形成于有源层 13之上， 导电阻挡层 30形成于数据线层之上（具体的， 导电 阻挡部 30形成于漏极 15之上） ， 钝化层 23覆盖在整个基板 20上并在导电 阻挡部 30的上方形成有过孔 21 , 透明导电层 24部分沉积入过孔 21与导电 阻挡部 30连接， 进而与漏极 15可导电连接。
本发明的实施例所述过孔并不局限于图 2所示的位置， 在基板周边的信 号引导区， 同样需要在钝化层上刻蚀过孔， 此时， 位于该区域的导电阻挡部 可有效保护数据线层的金属材料不被刻蚀掉。
本发明实施例所述阵列基板可以为 TN模式、 VA模式、 IPS模式或 ADS 模式等。 请继续参照图 2所示， ADS模式的阵列基板还进一步包括： 形成于 透明导电层 24上的第二钝化层 18 (此时所述钝化层 23可被称为第一钝化 层） ， 及形成于第二钝化层 18上的狭缝状的第二透明导电层 25 (此时所述 透明导电层 24可以被称为第一透明导电层）。这里， 例如第一透明导电层可 以为像素电极， 则第二透明导电层为公共电极； 或者， 第一透明导电层为公 共电极， 则第二透明导电层为像素电极。
在本发明实施例中的阵列基板中， 由于所述导电阻挡部位于过孔下方， 并与对应的数据线接触， 因此， 当对钝化层进行刻蚀形成过孔时， 导电阻挡 部可有效保护数据线层的金属材料不被刻蚀掉， 大大提高了产品的合格率。
优选的，所述钝化层 23的材质可以为非感光型树脂。与感光型树脂相比， 非感光型树脂具有如下优点： 非感光型树脂材料的介电常数约为 3.0,低于感 光型树脂材料的介电常数（约为 4.0 );非感光型树脂材料的透过率接近 100%, 远高于感光型树脂材料的透过率（约为 93% )； 非感光型树脂材料的固化温 度更高， 约为 400度， 且气体逸出几乎为零， 而感光型树脂材料的固化温度 只能在 230度左右， 在后续生产工艺过程中， 容易产生气体逸出， 影响产品 口口 臾
所述导电阻挡部 30优选与透明导电层 24釆用同一材质， 如具体可以为 氧化铟锡（ΙΤΟ ) , 氧化铟锡具有良好的透过率和导电性能， 并且， 在阵列 基板加工过程中， 在对钝化层的过孔位置进行干法刻蚀时， 氧化铟锡不易与 刻蚀气体发生反应， 可有效保护数据线层的金属材料不被刻蚀掉。
优选在每一条数据线 22的上方， 所述导电阻挡部 30覆盖对应的数据线 22, 即导电阻挡层在每条数据线上形成一个大的导电阻挡部， 其延伸到过孔 之外的区域。 如图 2所示的实施例， 所述导电阻挡部 30覆盖所述数据线 22, 即导电阻挡部 30的图案与数据线 22的图案完全重叠， 此结构的阵列基板在 加工时， 在依次沉积数据线层材料和导电阻挡层材料之后， 只需经一次构图 工艺即可形成数据线层 22和导电阻挡层 30, 因此， 这也是本发明的较佳实 施例之一； 如图 3所示， 本发明另外的实施例还可以是， 所述导电阻挡部 30 只设置在数据线 22之上与过孔 21对应的位置，在过孔 21之外的区域基本上 没有形成。 此外， 导电阻挡部也可以覆盖对应的整个漏极。 这些结构的阵列 基板在加工时则需要经两次构图工艺形成数据线层 22和导电阻挡层 30。
本发明实施例还提供了一种显示装置， 其包括上述任意一种阵列基板， 所述显示装置可以为： 液晶面板、 电子纸、 OLED面板、 液晶电视、 液晶显 示器、 数码相框、 手机、 平板电脑等具有任何显示功能的产品或部件。
本发明实施例的阵列基板的制造方法， 可以包括如下的步骤。
步骤 101、 形成包含多条数据线的数据线层和导电阻挡层， 所述导电阻 挡层包含位于每一条数据线之上的导电阻挡部；
步骤 102、 形成位于导电阻挡层之上的钝化层， 并在钝化层中形成位于 导电阻挡部上方的过孔；
步骤 103、 形成位于钝化层之上的透明导电层， 所述透明导电层通过所 述过孔与对应的导电阻挡部连接。
优选的， 所述钝化层材质可以为非感光型树脂； 所述导电阻挡部与透明 导电层的材质可以相同。
优选的， 所述导电阻挡部材质可以为氧化铟锡。
作为本发明阵列基板制造方法的较佳实施例， 所述形成包含多条数据线 的数据线层和导电阻挡层， 可以包括： 依次在基板上沉积数据线层材料和导 电阻挡层材料， 通过构图工艺形成多条数据线及覆盖每一条数据线的多个导 电阻挡部， 由此导电阻挡层包括多个导电阻挡部， 每个导电阻挡部设置在每 条数据线上与所述过孔相应的位置。 或者， 通过构图工艺形成多条数据线及 覆盖每一条数据线的导电阻挡部， 由此在每一条数据线的上方， 导电阻挡部 覆盖对应的数据线。
构图工艺例如为光刻构图工艺， 例如包括： 在需要被构图的结构层上涂 覆光刻胶层， 使用掩膜板对光刻胶层进行曝光， 对曝光的光刻胶层进行显影 以得到光刻胶图案， 使用光刻胶图案对结构层进行蝕刻， 然后可选地去除光 刻胶图案。 如果所使用的掩膜板为双色调掩模板时还可以包括灰化工艺。
所述通过构图工艺在钝化层上形成位于导电阻挡部上方的过孔， 包括： 对钝化层进行干法刻蚀， 形成位于导电阻挡部上方的过孔。
所述干法刻蚀所釆用的气体， 包括六氟化硫、 四氟化炭、 氧气和氦气中 的至少一种气体， 这类气体可以较快速的刻蚀掉过孔位置的钝化层。 图 2中所示实施例的阵列基板， 主要制作工艺流程的一个示例可以如下 所述。
在透明基板上沉积栅金属， 通过第一次构图工艺形成栅线层。
在完成以上步骤的基板上沉积栅极绝缘层。
在完成以上步骤的基板上沉积有源层薄膜， 通过第二次构图工艺形成有 源层。
在完成以上步骤的基板上依次沉积数据线层材料（材质为钼）和导电阻 挡层材料（材质为氧化铟锡） ， 通过第三次构图工艺形成数据线层及导电阻 挡层。 在该第三次构图工艺中， 可以使用普通掩模板或者双色调掩模板来对 光刻胶曝光。 当使用普通掩模板进行构图工艺时， 所得到的数据线层与导电 阻挡层的图案相同； 当使用双色调掩模板（例如灰色调或半色调掩模板）进 行构图工艺时， 可以进行两次刻蚀， 分别得到数据线层和导电阻挡层， 而且 导电阻挡层仅保留在数据线层上将形成钝化层过孔的位置。
在完成以上步骤的基板上沉积钝化层， 通过第四次构图工艺形成位于导 电阻挡部上方的过孔； 该步骤中， 对钝化层的过孔位置进行干法刻蚀所釆用 的气体包括六氟化硫、 四氟化炭、 氧气和氦气中的至少一种气体。
在完成以上步骤的基板上沉积透明导电层， 通过第五次构图工艺形成透 明导电层， 该透明导电层沉积入过孔与导电阻挡部连接。
在完成以上步骤的基板上沉积第二钝化层。
在完成以上步骤的基板上沉积透明导电层， 通过第六次构图工艺形成狭 缝状的第二透明导电层。
可见， 在第四次构图工艺中， 在对钝化层的过孔位置进行干法刻蚀时， 位于过孔位置下方的导电阻挡部可有效保护数据线层的金属材料不被刻蚀 掉， 大大提高了产品的合格率， 此外， 也大大提高了生产工艺可控性。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种阵列基板， 包括： 包含多条数据线的数据线层， 位于所述数据线 层之上、 包含导电阻挡部的导电阻挡层，位于所述导电阻挡层之上的钝化层， 以及位于所述钝化层之上的透明导电层，
其中， 在每一条数据线的上方， 所述钝化层中设置有过孔； 所述导电阻 挡部位于过孔下方； 所述透明导电层通过过孔与对应的导电阻挡部连接， 通 过所述导电阻挡部与相应的数据线电连接。
2、 如权利要求 1所述的阵列基板， 其中， 在每一条数据线的上方， 所述 导电阻挡部覆盖对应的所述数据线。
3、如权利要求 1所述的阵列基板， 其中， 所述导电阻挡层包括多个导电 阻挡部， 每个所述导电阻挡部设置在每条数据线上与所述过孔相应的位置。
4、 如权利要求 1-3中任一所述的阵列基板， 其中， 所述导电阻挡部与透 明导电层的材质相同。
5、如权利要求 4所述的阵列基板， 其中， 所述导电阻挡部材质为氧化铟 锡。
6、 如权利要求 1-5中任一所述的阵列基板， 其中， 所述数据线层还包括 源极和漏极， 所述漏极与相应的数据线一体形成， 所述导电阻挡部覆盖对应 的所述漏极。
7、 如权利要求 1-6中任一所述的阵列基板， 其中， 所述钝化层材质为非 感光型树脂。
8、 一种显示装置， 包括如权利要求 1~7中任一项所述的阵列基板。
9、 一种阵列基板的制造方法， 包括：
形成包含多条数据线的数据线层和导电阻挡层， 所述导电阻挡层包含位 于每一条数据线之上的导电阻挡部；
形成位于导电阻挡层之上的钝化层， 在钝化层中形成位于导电阻挡部上 方的过孔；
形成位于钝化层之上的透明导电层， 所述透明导电层通过所述过孔与对 应的导电阻挡部连接。
10、 如权利要求 8所述的阵列基板的制造方法， 其中， 所述形成包含多 条数据线的数据线层和导电阻挡层， 使得在每一条数据线的上方， 所述导电 阻挡部覆盖对应的所述数据线。
11、 如权利要求 8所述的阵列基板的制造方法， 其中， 所述形成包含多 条数据线的数据线层和导电阻挡层， 使得所述导电阻挡层包括多个导电阻挡 部， 每个所述导电阻挡部设置在每条数据线上与所述过孔相应的位置。
12、 如权利要求 10-12中任一所述的阵列基板的制造方法， 其中， 在钝 化层中形成位于导电阻挡部上方的过孔， 包括：
对钝化层进行干法刻蚀， 形成位于导电阻挡部上方的过孔。
13、如权利要求 12所述的阵列基板的制造方法， 其中， 所述干法刻蚀所 釆用的气体， 包括六氟化硫、 四氟化炭、 氧气和氦气中至少一种气体。
14、 如权利要求 9-13中任一所述的阵列基板的制造方法， 其中， 所述钝 化层材质为非感光型树脂； 所述导电阻挡部与透明导电层材质相同。
15、 如权利要求 9-14中任一所述的阵列基板的制造方法， 其中， 所述导 电阻挡部材质为氧化铟锡。
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