WO2013172066A1 - 双安定回路と不揮発性素子とを備える記憶回路 - Google Patents

双安定回路と不揮発性素子とを備える記憶回路 Download PDF

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WO2013172066A1
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bistable circuit
period
data
circuit
nonvolatile
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悠介 周藤
山本　修一郎
菅原　聡
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独立行政法人科学技術振興機構
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    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Definitions

  • the present invention relates to a memory circuit, for example, a memory circuit including a bistable circuit and a nonvolatile element.
  • the data stored in the bistable circuit of SRAM is stored in the ferromagnetic tunnel junction element (MTJ) in a nonvolatile manner, and the power source of the bistable circuit is shut off. Thereafter, a storage device is known that restores data from the MTJ to the bistable circuit when the bistable circuit is powered on (for example, Patent Document 1).
  • MTJ ferromagnetic tunnel junction element
  • Patent Document 1 a storage device that restores data from the MTJ to the bistable circuit when the bistable circuit is powered on.
  • the power source of the bistable circuit can be shut off. Thereby, the power consumption at the time of standby can be significantly suppressed. However, during the period when the power is turned on, the power consumption is larger than that of a normal SRAM.
  • the present invention has been made in view of the above problems, and aims to reduce power consumption.
  • the present invention includes a bistable circuit for storing data, a nonvolatile element that stores data stored in the bistable circuit in a nonvolatile manner, and restores the data stored in the nonvolatile manner in the bistable circuit;
  • the period during which data is not read or written from the bistable circuit is longer than a predetermined period, the data stored in the bistable circuit is stored in a nonvolatile manner, the power source of the bistable circuit is shut off, and the data is read
  • a period during which writing is not performed is shorter than the predetermined period, a period during which data is read or written from the bistable circuit without storing data stored in the bistable circuit in a nonvolatile manner
  • a control unit for lowering the voltage of the storage circuit According to the present invention, power consumption can be reduced.
  • the control unit determines whether a period in which data is not read or written from the bistable circuit is longer or shorter than a predetermined period, and a period in which data is not read from or written to the bistable circuit is predetermined. If it is determined that the period is longer than the period, the data stored in the bistable circuit is stored in a nonvolatile manner, the power source of the bistable circuit is shut off, and the period during which the data is not read or written is shorter than the predetermined period. If it is determined that the data stored in the bistable circuit is not stored in a nonvolatile manner, the power supply voltage of the bistable circuit is set to be lower than the voltage for reading or writing data from the bistable circuit. Can do.
  • the power consumption when the power supply voltage of the bistable circuit is lowered during the predetermined period is the same as the power consumption when storing and restoring data in the nonvolatile element in the predetermined period. It can be set as the structure more than a period.
  • the energy obtained by subtracting the energy when the power supply voltage of the bistable circuit is lowered during the period of storing data in the nonvolatile element from the energy for storing data in the nonvolatile element is E store SC
  • the energy obtained by lowering the power supply voltage of the bistable circuit during the period of restoring data from the non-volatile element is subtracted from the energy for restoring data from the non-volatile element as E restore SC and the dual
  • the current consumption when the power supply voltage of the stable circuit is lowered is I LS NV
  • the current consumption when the power supply of the bistable circuit is shut off is I L SD
  • the power supply voltage when the power supply voltage of the bistable circuit is lowered is In the case of V sleep , the predetermined period is (E store SC + E restore SC ) / ((I LS NV ⁇ I L SD ) ⁇ V sleep ) or more.
  • the non-volatile element may have a configuration in which one end is connected to a node in the bistable circuit and the other end is connected to a control line.
  • the non-volatile element may be configured to store data stored in the bistable circuit in a non-volatile manner by a current flowing between the one end and the other end.
  • the bistable circuit includes a first node and a second node that are complementary, and the nonvolatile element has a first nonvolatile element having one end connected to the first node and the other end connected to the control line.
  • An element and a second nonvolatile element having one end connected to the second node and the other end connected to the control line may be included.
  • the source and drain of the MOSFET connected in series with the non-volatile element between the node and the control line, and the voltage of the control line during the period in which the bistable circuit stores data.
  • a control unit that increases the data stored in the bistable circuit in the nonvolatile element higher than the lowest voltage applied to the control line in a period in which the data is stored in a nonvolatile manner.
  • the control unit makes the voltage of the control line during the period in which the bistable circuit stores data higher than the voltage of the control line during the period when the power source of the bistable circuit is shut off. It can be configured.
  • the nonvolatile element may be a ferromagnetic tunnel junction element.
  • the present invention provides a bistable circuit for storing data, one end connected to a node in the bistable circuit, the other end connected to a control line, and a resistance value changed by a current flowing between the one end and the other end.
  • a nonvolatile element that stores data stored in the bistable circuit in a nonvolatile manner and restores the data stored in the bistable circuit to the bistable circuit, and a source and a drain that are connected to the node and the control line.
  • a controller that lowers the power supply voltage applied to the bistable circuit during a period in which data is volatilely written to and read from the bistable circuit. It is a ⁇ road. According to the present invention, power consumption can be reduced.
  • control unit is configured to make a voltage applied to the gate lower than the power supply voltage during a period in which data stored in the bistable circuit is stored in the nonvolatile element in a nonvolatile manner. Can do.
  • control unit is configured to make the highest voltage applied to the control line lower than the power supply voltage during a period of storing data stored in the bistable circuit in the nonvolatile element in a nonvolatile manner. It can be.
  • FIG. 1A and FIG. 1C are diagrams illustrating an example of a ferromagnetic tunnel junction element.
  • FIG. 1B is a diagram showing current-voltage characteristics of the ferromagnetic tunnel junction device 40.
  • FIG. 2 is a circuit diagram of the memory cell.
  • FIG. 3 is a timing chart showing control of the memory cell.
  • FIG. 4A and FIG. 4B are circuit diagrams illustrating other examples of the memory cell.
  • FIG. 5A and FIG. 5B are block diagrams illustrating the memory circuit and the memory cell according to the first embodiment.
  • FIG. 6 is a timing chart showing the power supply and control line voltages.
  • FIG. 7 is a diagram illustrating a simulation result of the leakage current of the memory cell with respect to the power supply.
  • FIG. 1B is a diagram showing current-voltage characteristics of the ferromagnetic tunnel junction device 40.
  • FIG. 2 is a circuit diagram of the memory cell.
  • FIG. 3 is a timing chart showing control of the memory cell.
  • FIG. 8 is a schematic diagram comparing the current consumption in the shutdown and sleep states in the memory circuit according to the first embodiment.
  • FIG. 9 is a schematic diagram comparing current consumption between the memory circuit according to the first embodiment and the 6T-SRAM.
  • FIG. 10 is a flowchart showing the control of the control unit.
  • FIG. 11 is a timing chart simulating the voltages of the control line CTRL and the switch line SR and the currents I1 and I2 flowing through the ferromagnetic tunnel junction elements MTJ1 and MTJ2 during the store period.
  • FIGS. 12A and 12B are diagrams simulating the characteristics of the bistable circuit during the store period, respectively.
  • FIGS. 14A to 14C are diagrams simulating changes in potential at nodes Q and QB during the restore period, respectively.
  • FIG. 1A is a diagram illustrating an example of a ferromagnetic tunnel junction element.
  • the ferromagnetic tunnel junction element 40 includes a ferromagnetic electrode free layer 42, a ferromagnetic electrode pinned layer 46, and a tunnel insulating film 44 provided between the ferromagnetic electrode free layer 42 and the ferromagnetic electrode pinned layer 46.
  • the ferromagnetic electrode free layer 42 and the ferromagnetic electrode pinned layer 46 are made of a ferromagnetic metal, a half metal ferromagnet, or a ferromagnetic semiconductor.
  • the ferromagnetic electrode free layer 42 can change the magnetization direction.
  • the magnetization direction of the ferromagnetic electrode pinned layer 46 is fixed.
  • a state in which the magnetization directions of the ferromagnetic electrode free layer 42 and the ferromagnetic electrode pinned layer 46 are parallel is referred to as parallel magnetization, and an antiparallel state is referred to as antiparallel magnetization.
  • FIG. 1B is a diagram showing current-voltage characteristics of the ferromagnetic tunnel junction device 40.
  • a voltage V applied to the ferromagnetic electrode free layer 42 with respect to the ferromagnetic electrode pinned layer 46 and a current I flowing from the ferromagnetic electrode free layer 42 to the ferromagnetic electrode pinned layer 46 are defined.
  • the symbol of the ferromagnetic tunnel junction element 40 at this time is defined as shown in FIG.
  • the resistance Rp of the ferromagnetic tunnel junction device 40 in the parallel magnetization state is smaller than the resistance Rap of the ferromagnetic tunnel junction device 40 in the antiparallel magnetization state.
  • Rp and Rap are functions of the voltage applied to the ferromagnetic tunnel junction, but in the following, they are treated as resistances having a substantially constant resistance value. The following discussion holds true even when Rp and Rap are not constant resistances.
  • a method of reversing the magnetization direction of the ferromagnetic electrode free layer 42 that changes the magnetization direction by injection of spin-polarized charge is called a spin injection magnetization reversal method.
  • the spin injection magnetization reversal method may reduce power consumption required for changing the magnetization direction as compared with a method of changing the magnetization direction by generating a magnetic field. Compared with the method of generating a magnetic field and changing the magnetization direction, there is no problem of leakage magnetic field, so it is less affected by disturb that causes erroneous writing or erroneous erasure in cells other than the selected cell, and high-density integration Suitable for.
  • FIG. 2 is a circuit diagram of the memory cell.
  • the memory cell 100 includes a first inverter circuit 10, a second inverter circuit 20, and ferromagnetic tunnel junction elements MTJ1 and MTJ2.
  • the first inverter circuit 10 and the second inverter circuit 20 are connected in a ring shape to form a bistable circuit 30.
  • the first inverter circuit 10 includes an nMOSFET (Metal / Oxide / Semiconductor / Field / Effect / Transistor) m2 and a pMOSFET m1.
  • the second inverter circuit 20 includes an nMOSFET m4 and a pMOSFET m3.
  • the nodes to which the first inverter circuit 10 and the second inverter circuit 20 are connected are nodes Q and QB, respectively.
  • the node Q and the node QB are complementary nodes, and the bistable circuit 30 is configured such that the node Q and the node QB are at the high level and the low level, respectively, or the node Q and the node QB are at the low level and the high level, respectively. It becomes a stable state.
  • the bistable circuit 30 can store data when it is in a stable state.
  • Nodes Q and QB are connected to input / output lines D and DB via MOSFETs m5 and m6, respectively.
  • the gates of MOSFETs m5 and m6 are connected to word line WL.
  • a 6MOSFET type SRAM is formed by the MOSFETs m1 to m6.
  • the FET m7 and the ferromagnetic tunnel junction element MTJ1 are connected between the node Q and the control line CTRL, and the FET m8 and the ferromagnetic tunnel junction element MTJ2 are connected between the node QB and the control line CTRL.
  • One of the sources and drains of the FETs m7 and m8 is connected to the nodes Q and QB, and the other of the sources and drains is connected to the ferromagnetic tunnel junction devices MTJ1 and MTJ2.
  • the gates of the FETs m7 and m8 are connected to the switch line SR.
  • the FETs m7 and m8 may be connected between the ferromagnetic tunnel junction elements MTJ1 and MTJ2 and the control line CTRL, respectively. That is, the sources and drains of the FETs m7 and m8 may be connected in series with the ferromagnetic tunnel junction elements MTJ1 and MTJ2 between the nodes Q and QB and the control line CTRL. Further, the FETs m7 and m8 may not be provided.
  • the data is written to and read from the bistable circuit 30 in the same manner as a conventional SRAM. That is, the data of the input / output lines D and DB is written to the bistable circuit 30 by setting the word line WL to the high level and turning on the FETs m5 and m6. Further, the data of the bistable circuit 30 can be read out to the input / output lines D and DB by setting the input / output lines D and DB to the equipotential floating state, the word line WL to the high level, and the FETs m5 and m6 to be conductive. it can. By turning off the FETs m5 and m6, the data of the bistable circuit 30 is retained.
  • the switch line SR is preferably at a low level, and the FETs m7 and m8 are preferably cut off. Thereby, the current between the nodes Q and QB and the control line CTRL can be suppressed, and the power consumption can be reduced.
  • FIG. 3 is a timing chart showing the control of the memory cell. Note that it is not certain whether the hatch area is high level or low level.
  • the power supply voltage Vsupply is supplied, and the control line CTRL and the switch line SR are at a low level.
  • Data is written to the bistable circuit 30 by setting the word line WL to a high level and the input / output lines D and DB to a high level or a low level.
  • the switch line SR and the control line CTRL are set to the high level in the period T1
  • the switch line SR is set to the high level in the period T2. This is done by setting it to a low level.
  • the ferromagnetic tunnel junction elements MTJ1 and MTJ2 When the nodes Q and QB are at a high level and a low level, respectively, the ferromagnetic tunnel junction elements MTJ1 and MTJ2 have a high resistance and a low resistance, respectively. When the nodes Q and QB are at a low level and a high level, respectively, the ferromagnetic tunnel junction devices MTJ1 and MTJ2 have a low resistance and a high resistance, respectively. Thus, the data of the bistable circuit 30 is stored in the ferromagnetic tunnel junction devices MTJ1 and MTJ2.
  • the nodes Q and QB become high level and low level, respectively.
  • the nodes Q and QB are at low level and high level, respectively.
  • Data reading from the bistable circuit 30 is performed by setting the word line WL to a high level.
  • FIG. 4A and FIG. 4B are circuit diagrams showing another example of the memory cell.
  • a resistor R1 can be used instead of the ferromagnetic tunnel junction device MTJ2.
  • the node QB and the control line CTRL are not connected.
  • the ferromagnetic tunnel junction element may be connected only between one of the nodes Q and QB and the control line CTRL.
  • the FET m7 may be connected between the ferromagnetic tunnel junction device MTJ1 and the control line CTRL. Further, the FET m7 may not be provided.
  • the memory cell 100 shown in FIG. 2 will be described as an example, but the memory cell shown in FIGS.
  • nonvolatile elements 4A and 4B may be used.
  • a ferromagnetic tunnel junction element will be described as an example of the nonvolatile element, other nonvolatile elements such as a resistance change element, a phase change element, or a ferroelectric element may be used.
  • FIG. 5A and FIG. 5B are block diagrams illustrating the memory circuit and the memory cell according to the first embodiment.
  • the storage circuit 103 includes a memory area 77, a column decoder 71, a column driver 72, a row decoder 73, a row driver 74, and a control unit 85.
  • a plurality of storage cells 75 are arranged in a matrix.
  • Column decoder 71 and row decoder 73 select a column and a row from the address signal.
  • the column driver 72 applies a voltage or the like to the input / output lines D and DB and the control line CTRL of the selected column.
  • the row driver 74 applies a voltage or the like to the word line WL, the switch line SR, and the control line CTRL in the selected row.
  • the control unit 85 applies a voltage or the like to the input / output lines D, DB, word lines WL, switch lines SR, and control lines CTRL of the memory cells 75 via the column decoder 71, column driver 72, row decoder 73, and row driver 74. To do.
  • the column driver 72 applies a voltage to the control line, the control line is connected to each memory cell.
  • the memory cell 75 is the same as the memory cell 100 of FIG.
  • control line CTRL When the row driver 74 applies a voltage to the control line CTRL, for example, the control line CTRL is connected to each memory cell 75 arranged in the row.
  • the control line CTRL When the column driver 72 applies a voltage to the control line CTRL, for example, the control line CTRL is commonly connected to the memory cells 75 arranged in the column.
  • FIG. 6 is a timing chart showing the power supply and control line voltages.
  • the normal period is a period during which data in the bistable circuit 30 is rewritten volatilely.
  • the sleep period is a period in which only data in the bistable circuit 30 is held and data is not rewritten.
  • the voltage Vsupply of the power source supplied to the bistable circuit 30 is set to be low enough to hold data compared to the normal period. For example, Vsuply during the normal period is 1.1V, and Vsupply during the sleep period is 0.9V. Thereby, power consumption can be suppressed.
  • the voltage of the control line CTRL in the sleep period and the normal period is set to 0 V (low level voltage)
  • the power consumption increases due to the leakage current of the MOSFETs m7 and m8. Therefore, the voltage of the control line CTRL is set higher than 0V. Thereby, the leakage current of MOSFETs m7 and m8 can be reduced, and power consumption can be suppressed.
  • the voltage of the control line CTRL is set to 0V and then to 1.1V.
  • the power supply voltage Vsupply and the control line CTRL are set to 0V.
  • FIG. 7 is a diagram showing a simulation result of the leakage current of the memory cell with respect to the power supply.
  • the dotted line in FIG. 5B indicates the leakage current of a 6-transistor SRAM (6T-SRAM) cell without the MOSFETs m7 and m8 and the ferromagnetic tunnel coupling elements MTJ1 and MTJ2.
  • the broken line indicates the leakage current when the voltage of the control line CTRL is 0V
  • the solid line indicates the leakage current when the voltage of the control line CTRL is 0.1V.
  • the power consumption of the memory cell can be suppressed by controlling the voltage of the control line CTRL.
  • FIG. 8 is a schematic diagram comparing current consumption in the shutdown state and the sleep state in the memory circuit according to the first embodiment.
  • FIG. 9 is a schematic diagram comparing current consumption between the memory circuit according to the first embodiment and the 6T-SRAM.
  • a solid line in FIG. 8 indicates current consumption in each period in the memory circuit 103.
  • the broken lines in FIG. 8 indicate the current consumption when the memory cell 75 is put into a sleep state without being shut down.
  • a solid line indicates current consumption in each period in the memory circuit 103.
  • the broken line indicates the current consumption of the memory circuit using the 6T-SRAM cell.
  • a dotted line indicates a current consumption during a normal period of the memory circuit using the 6T-SRAM cell.
  • the length of the sleep period is ⁇ sleep , 6T-SRAM current I LS V , and current I LS NV of the first embodiment.
  • the length of the normal period is ⁇ act , the current I L V of the 6T-SRAM, and the current I L NV of the first embodiment.
  • Let ⁇ st be the length of the store period and I MTJ be the current.
  • the length of the shutdown period is ⁇ SD and the current is I L SD .
  • the length of the restore period is ⁇ ret and the current I Rush .
  • ⁇ exe the total length of the sleep period and the normal period.
  • Let ⁇ cyc be the length from the sleep period to the restore period.
  • a leakage current flows through the MOSFETs m7 and m8, so that the current consumption of the memory circuit 103 of the first embodiment is larger than that of the 6T-SRAM.
  • the store period and the restore period current is passed through the ferromagnetic tunnel junction elements MTJ1 and MTJ2, so that the current consumption of the first embodiment increases.
  • the memory circuit 103 according to the first embodiment has a sufficiently small current consumption although a slight leakage current flows. Since the 6T-SRAM cannot be shut down, the store period, shutdown period, and restore period are sleep periods.
  • FIG. 10 is a flowchart showing the control of the control unit.
  • control in the case where there is a non-access period during which data is not read or written from bistable circuit 30 is shown.
  • the control unit 85 acquires a non-access period (step S10).
  • the non-access period is acquired from, for example, a CPU (Central Processing ⁇ ⁇ Unit) that controls the storage circuit 103.
  • the control unit 85 determines whether the non-access period is longer than the predetermined period T0 (step S12). In the case of Yes, the control unit 85 stores the data of the bistable circuit 30 in the ferromagnetic tunnel junction devices MTJ1 and MTJ2 (step S14).
  • control unit 85 shuts down by cutting off the power supply voltage Vsupply (step S16).
  • the control unit 85 determines whether to restore (step S18). For example, when the non-access period has elapsed, or when an access signal to the memory cell 75 is acquired from the CPU or the like, the control unit 85 determines to restore. In the case of Yes, the control unit 85 restores the data stored in the ferromagnetic tunnel junction elements MTJ1 and MTJ2 to the bistable circuit 30 (step S20). Then, the process ends. In No, it returns to step S18.
  • step S12 in the case of No, the control unit 85 lowers the power supply voltage Vsupply of the bistable circuit 30 and puts the memory cell 75 in the sleep state (step S22).
  • the control unit 85 determines whether to return the bistable circuit 30 to the normal state (step S18). For example, when the non-access period has elapsed, or when an access signal to the memory cell 75 is acquired from the CPU or the like, the control unit 85 determines to return to the normal state (step S24). In the case of Yes, the control unit 85 sets the power supply voltage Vsupply of the bistable circuit 30 to the normal state, and sets the memory cell 75 to the normal state (step S26). Then, the process ends. In No, it returns to step S24.
  • the control unit 85 stores the data stored in the bistable circuit 30 in a non-volatile manner and the bistable circuit. 30 power supply is cut off.
  • the non-access period is shorter than the predetermined period T0 as in step S22, the non-volatile storage of the data stored in the bistable circuit 30 is not performed, and the power supply voltage Vsupply of the bistable circuit 30 is transferred from the bistable circuit 30 to the data.
  • the voltage is lower than the voltage when reading or writing. That is, the memory cell 75 is set in the sleep state. As shown in FIG. 8, current consumption increases during the store period and the restore period.
  • a self-comparison break-even period can be used as the predetermined period T0.
  • the BET SC is a shutdown period in which the power consumption is the same between the case of shutting down during the non-access period and the case of entering sleep.
  • the power consumption when the predetermined period T0 is in the sleep state is the power consumption during the period for storing and restoring data in the ferromagnetic tunnel junction devices MTJ1 and MTJ2, and the leakage current when the shutdown is performed for the predetermined period.
  • This period is the same as the sum of the power consumed by
  • the leakage current in the shutdown period is a current that flows because the power supply voltage does not become completely 0 V even when the power supply of the bistable circuit 30 is turned off, for example.
  • it includes the current that flows during the shutdown period. For example, by providing a sleep transistor between the power supply voltage Vsupply and the power supply and turning off the sleep transistor, the power supply voltage Vsupply during the shutdown period is set to 0V. When a slight leakage current exists in the sleep transistor, the leakage current also flows in the memory cell. For this reason, the leakage current during the shutdown period may not be completely zero.
  • the power consumption when the BET SC is in the sleep state for the predetermined period T0 is the consumption during the period for storing and restoring data in the ferromagnetic tunnel junction elements MTJ1 and MTJ2.
  • the period can be the same as the power.
  • a region 50 is a difference between the current for storing and the current in the sleep state.
  • a region 52 is a difference between the current for restoration and the current in the sleep state.
  • the energy corresponding to the region 50 (the energy obtained by subtracting the energy when the storage cell 75 is put in the sleep state from the energy for storing data in the ferromagnetic tunnel junction element) is E store SC , and the energy corresponding to the region 52
  • E restore SC be the energy obtained by subtracting the energy for restoring data from the ferromagnetic tunnel junction element from the energy for restoring the storage cell 75 in the restore period.
  • the current consumption during the sleep period is I LS NV
  • the current consumption during the shutdown period is I L SD
  • the power supply voltage during the sleep period is V sleep .
  • the period BET SC can be expressed by Equation 1.
  • the energy obtained by subtracting the energy for the corresponding period in the sleep state of the 6T-SRAM from the energy necessary for the store is E store
  • the energy for the corresponding period in the sleep state of the 6T-SRAM is derived from the energy necessary for the restoration.
  • the energy obtained by subtracting is set as E restore .
  • the sleep period duty ratio r sleep ( ⁇ sleep / ⁇ exe ).
  • ⁇ L V (I L NV -I L V) / (I LS V -I L SD)
  • ⁇ LS V a (I LS NV -I LS V) / (I LS V -I L SD).
  • the case where the ferromagnetic tunnel junction elements MTJ1 and MTJ2 are connected between the bistable circuit 30 and the control line CTRL has been described as an example.
  • data is stored in a nonvolatile element such as a ferromagnetic tunnel junction element.
  • a nonvolatile element such as a ferromagnetic tunnel junction element.
  • FIGS. 4A and 4B one ferromagnetic tunnel junction element is provided between one node Q or QB in the bistable circuit 30 and the control line CTRL. Also good.
  • non-volatile element that stores data stored in the bistable circuit 30 in a non-volatile manner by a current flowing between both ends, such as a ferromagnetic tunnel junction element
  • the current consumption during the store period increases. Therefore, it is preferable to determine whether or not to shut down by comparing the non-access period and the predetermined period.
  • the control unit 85 stores the voltage of the control line CTRL in the period in which the bistable circuit 30 stores data (sleep period and normal period) in the bistable circuit 30 in a nonvolatile element.
  • the voltage is set higher than the lowest voltage applied to the control line CTRL in a period for storing data in a nonvolatile manner (store period). Thereby, the power consumption of the memory cell 75 can be suppressed.
  • control unit 85 sets the voltage of the control line CTRL while the bistable circuit 30 stores data to the period during which the power source of the bistable circuit 30 is shut off (shutdown period).
  • the voltage is set higher than the voltage of the control line CTRL. Therefore, the power consumption of the memory cell can be suppressed.
  • FIG. 11 is a timing chart simulating the voltages of the control line CTRL and the switch line SR and the currents I1 and I2 flowing through the ferromagnetic tunnel junction elements MTJ1 and MTJ2 during the store period.
  • a simulation is performed in which the ferromagnetic tunnel junction element MTJ1 is changed from a low resistance to a high resistance, and the ferromagnetic tunnel junction element MTJ2 is changed from a high resistance to a low resistance.
  • the dotted line is when the voltage of the control line CTRL and the switch line SR is 1.1V (VDD), the broken line is when the voltage of the control line CTRL and the switch line SR is 1.1V and 0.7V, respectively, and the solid line is It shows a case where the voltages of the control line CTRL and the switch line SR are 0.4V and 0.7V, respectively.
  • the currents I1 and I2 are positive from the bistable circuit 30 to the control line CTRL, and the current Ic is a current at which the resistance of the ferromagnetic tunnel junction element changes. That is, if the absolute values of the currents I1 and I2 are larger than the current Ic, the resistance of the ferromagnetic tunnel junction element changes.
  • the control line CTRL When the control line CTRL is 0V, the voltage of the switch line SR is 0.7V, and even if the current I1 flowing through the MOSFETs m7 and m8 is lowered, if the absolute value of the current I1 is larger than Ic, the ferromagnetic tunnel junction device MTJ1 has a low resistance. Changes from high to high resistance.
  • the voltage of the switch line SR When a positive voltage is applied to the control line CTRL, the voltage of the switch line SR is set to 0.7 V, and even if the absolute value of the current I2 flowing through the MOSFETs m7 and m8 is lowered, it is strong if the absolute value of I2 is larger than the absolute value of Ic.
  • the magnetic tunnel junction element MTJ2 changes from high resistance to low resistance.
  • the ferromagnetic tunnel junction device MTJ2 changes from high resistance to low resistance.
  • the switch line SR and the control line CTRL it is possible to suppress power consumption and store.
  • the reason why the absolute value of the current I2 is larger than the current I1 is that the source of the MOSFET m8 is connected to the node QB, whereas the source of the MOSFET m7 is connected to the control line CTRL via a resistor (ferromagnetic tunnel junction element). is there.
  • 12 (a) and 12 (b) are diagrams simulating the characteristics of the bistable circuit during the store period.
  • 12A and 12B show the voltage of the node QB with respect to the node Q when a current flows through the ferromagnetic tunnel junction device during the store period.
  • the arrow indicates the direction of scanning during simulation.
  • the voltage of the switch line SR is 1.1V, 0.85V.
  • 0.7V are indicated by a dotted line, a broken line and a solid line, respectively.
  • the noise margin of the bistable circuit 30 increases as the voltage of the switch line SR decreases.
  • the voltage of the switch line SR and the control line CTRL is 1.1V.
  • And 0.65V, 0.85V and 0.5V, and 0.7V and 0.4V are indicated by a solid line, a broken line and a dotted line, respectively.
  • the noise margin of the bistable circuit 30 increases as the voltages of the switch line SR and the control line CTRL decrease.
  • FIG. 13 is a timing chart simulating the power supply voltage Vsupply, the voltage of the switch line SR, and the currents I1 and I2 flowing through the ferromagnetic tunnel junction elements MTJ1 and MTJ2 during the restore period. The simulation is performed for the case where the ferromagnetic tunnel junction element MTJ1 has a high resistance and the ferromagnetic tunnel junction element MTJ2 has a low resistance.
  • a dotted line indicates that the voltage of the switch line SR is 1.1V (VDD), and a solid line indicates that the voltage of the switch line SR is 0.7V.
  • VDD voltage of the switch line SR
  • the solid line is smaller in both currents I1 and I2 than the dotted line. Therefore, power consumption can be suppressed.
  • 14 (a) to 14 (c) are diagrams simulating potential changes at nodes Q and QB during the restore period, respectively.
  • the ferromagnetic tunnel junction elements MTJ1 and MTJ2 have high resistance and low resistance, respectively, and the voltage of the switch line SR is 1.1V, 0.85V and 0.7V.
  • 14 (a) to 14 (c) show the rate of increase of the power supply voltage when the power supply voltage Vsupply during the restore period is increased by 0.011 V / n second, 0.11 V / n second, and 1.1 V, respectively. This corresponds to the case of / n seconds.
  • the control unit 85 stores the data stored in the bistable circuit 30 in the nonvolatile element in a nonvolatile manner (store period) or stores the data stored in the nonvolatile element in a nonvolatile manner.
  • the voltage applied to the gates of the MOSFETs m7 and m8 during the period for restoring to the bistable circuit 30 (restoring period) is applied to the bistable circuit 30 during the period for writing and reading data to and from the bistable circuit 30 (normal period). Lower than the applied power supply voltage Vsupply. Thereby, power consumption can be reduced and the bistable circuit 30 can be kept stable. Furthermore, the bistable circuit 30 can be kept stable even if the rate of increase of the power supply voltage is increased.
  • control unit 85 sets the highest voltage applied to the control line CTRL during the store period to be lower than the power supply voltage Vsupply. Thereby, power consumption can be reduced and the bistable circuit 30 can be kept stable.

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Abstract

　データを記憶する双安定回路３０と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子ＭＴＪ１、ＭＴＪ２と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備する記憶回路。　

Description

双安定回路と不揮発性素子とを備える記憶回路
　本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。
　ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｍｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の双安定回路に記憶されているデータを強磁性トンネル接合素子（ＭＴＪ）に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にＭＴＪから双安定回路にデータをリストアする記憶装置が知られている（例えば特許文献１）。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、ＦＰＧＡ（Field Programmable Gate Array）またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。
国際公開２００９／０２８２９８号
　特許文献１の記憶回路においては、双安定回路のデータをＭＴＪに不揮発的にストアできることから、双安定回路の電源を遮断することができる。これにより、待機時の消費電力を大幅に抑制できる。しかしながら、電源が投入されている期間は、通常のＳＲＡＭに比べると消費電力が大きくなる。
　本発明は、上記課題に鑑みなされたものであり、消費電力を削減することを目的とする。
　本発明は、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
　上記構成において、前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする構成とすることができる。
　上記構成において、前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さである構成とすることができる。
　上記構成において、前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｓｔｏｒｅ ＳＣ、前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｒｅｓｔｏｒｅ ＳＣ、前記双安定回路の電源電圧を低くした場合の消費電流をＩＬＳ ＮＶ、前記双安定回路の電源を遮断した場合の消費電流をＩＬ ＳＤ、前記双安定回路の電源電圧を低くした場合の電源電圧をＶｓｌｅｅｐとした場合、前記所定期間は（Ｅｓｔｏｒｅ ＳＣ＋Ｅｒｅｓｔｏｒｅ ＳＣ）／（（ＩＬＳ ＮＶ－ＩＬ ＳＤ）×Ｖｓｌｅｅｐ）以上である構成とすることができる。
　上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されている構成とすることができる。
　上記構成において、前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアする構成とすることができる。
　上記構成において、前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含む構成とすることができる。
　上記構成において、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＭＯＳＦＥＴと、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、を具備する構成とすることができる。
　上記構成において、前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くする構成とすることができる。
　上記構成において、前記不揮発性素子は、強磁性トンネル接合素子である構成とすることができる。
　本発明は、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＦＥＴと、前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記ＦＥＴのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
　上記構成において、前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くする構成とすることができる。
　上記構成において、前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くする構成とすることができる。
　本発明によれば、消費電力を削減することができる。
図１（ａ）および図１（ｃ）は、強磁性トンネル接合素子の一例を示す図である。図１（ｂ）は、強磁性トンネル接合素子４０の電流－電圧特性を示す図である。 図２は、記憶セルの回路図である。 図３は、記憶セルの制御を示すタイミングチャートである。 図４（ａ）および図４（ｂ）は、記憶セルの別の例を示す回路図である。 図５（ａ）および図５（ｂ）は、実施例１に係る記憶回路および記憶セルを示すブロック図である。 図６は、電源および制御線の電圧を示すタイミングチャートである。 図７は、電源に対する記憶セルのリーク電流のシミュレーション結果を示す図である。 図８は、実施例１に係る記憶回路において、シャットダウンとスリープ状態の消費電流を比較した模式図である。 図９は、実施例１に係る記憶回路と６Ｔ－ＳＲＡＭとの消費電流を比較した模式図である。 図１０は、制御部の制御を示すフローチャートである。 図１１は、ストア期間における制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。 図１２（ａ）および図１２（ｂ）は、それぞれストア期間の双安定回路の特性をシミュレーションした図である。 図１３は、リストア期間における電源Ｖｓｕｐｐｌｙおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。 図１４（ａ）から図１４（ｃ）は、それぞれリストア期間のノードＱおよびＱＢにおける電位の変化をシミュレーションした図である。
　まず、不揮発性素子として強磁性トンネル接合素子について説明する。図１（ａ）は、強磁性トンネル接合素子の一例を示す図である。強磁性トンネル接合素子４０は、強磁性電極フリー層４２と、強磁性電極ピン層４６と、強磁性電極フリー層４２と強磁性電極ピン層４６との間に設けられたトンネル絶縁膜４４とを有する。強磁性電極フリー層４２および強磁性電極ピン層４６は、強磁性金属、ハーフメタル強磁性体または強磁性半導体からなる。強磁性電極フリー層４２は、磁化方向を変更することができる。一方、強磁性電極ピン層４６は、磁化方向が固定されている。強磁性電極フリー層４２と強磁性電極ピン層４６との磁化方向が平行な状態を平行磁化、反平行な場合を反平行磁化という。
　図１（ｂ）は、強磁性トンネル接合素子４０の電流－電圧特性を示す図である。図１（ａ）のように、強磁性電極ピン層４６に対し強磁性電極フリー層４２に印加される電圧Ｖおよび強磁性電極フリー層４２から強磁性電極ピン層４６に流れる電流Ｉで定義する。このときの強磁性トンネル接合素子４０のシンボルを図１（ｃ）のように定義する。図１（ｂ）を参照に、平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒｐは、反平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒａｐより小さくなる。一般に、ＲｐとＲａｐは強磁性トンネル接合に印加される電圧の関数であるが、以下では近似的に抵抗値が一定の抵抗として取り扱う。ＲｐとＲａｐが一定抵抗でない場合でも以下の議論は同様に成り立つ。
　反平行磁化状態において、強磁性トンネル接合素子４０に印加される電圧Ｖが大きくなると、電流Ｉは抵抗Ｒａｐの逆数の傾きで大きくなる（図１（ｂ）のＡ）。電流Ｉが閾値電流ＩＴＦを越えると、強磁性電極ピン層４６から強磁性電極フリー層４２に注入される強磁性電極ピン層４６の多数スピンの電子により、強磁性電極フリー層４２の磁化が反転し、平行磁化状態となる（図１（ｂ）のＢ）。これにより、強磁性トンネル接合素子４０の抵抗はＲｐとなる。一方、平行磁化状態で負の電流Ｉが流れ（図１（ｂ）のＣ）、閾値電流ＩＴＲを負に越えると、強磁性電極フリー層４２から強磁性電極ピン層４６に注入される電子のうち、強磁性電極フリー層４２の少数スピンの電子は強磁性電極ピン層４６によって反射される。これにより、強磁性電極フリー層４２の磁化が反転し、反平行磁化状態となる（図１（ｂ）のＤ）。
　このように、スピン偏極した電荷の注入により磁化方向を変更させる強磁性電極フリー層４２の磁化方向を反転させる方法をスピン注入磁化反転法という。スピン注入磁化反転法は、磁界を発生させ磁化方向を変更する方法に比べ、磁化方向の変更に要する消費電力を削減できる可能性がある。また、磁場を発生させ磁化方向を変更する方法に比べると、漏洩磁場の問題がないことから、選択セル以外のセルに誤書き込みや誤消去を発生するディスターブの影響を受け難く、高密度集積化に向いている。
　次に、双安定回路と強磁性トンネル接合素子とを有する記憶セルの例について説明する。図２は、記憶セルの回路図である。図２に示すように、記憶セル１００は、第１インバータ回路１０、第２インバータ回路２０、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を有している。第１インバータ回路１０と第２インバータ回路２０はリング状に接続され双安定回路３０を構成している。第１インバータ回路１０は、ｎＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ｍ２およびｐＭＯＳＦＥＴｍ１を有している。第２インバータ回路２０は、ｎＭＯＳＦＥＴｍ４およびｐＭＯＳＦＥＴｍ３を有している。
　第１インバータ回路１０と第２インバータ回路２０が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードであり、双安定回路３０は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路３０は、安定状態となることにより、データを記憶することができる。
　ノードＱおよびＱＢは、それぞれＭＯＳＦＥＴｍ５およびｍ６を介し入出力線ＤおよびＤＢに接続されている。ＭＯＳＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。ＭＯＳＦＥＴｍ１からｍ６により６ＭＯＳＦＥＴ型のＳＲＡＭが形成される。
　ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。また、ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。すなわち、ＦＥＴｍ７およびｍ８のソースおよびドレインがノードＱおよびＱＢと制御線ＣＴＲＬとの間に強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に対し直列に接続されていればよい。また、ＦＥＴｍ７およびｍ８は、設けられていなくてもよい。
　双安定回路３０へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行なわれる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０に入出力線ＤおよびＤＢのデータが書き込まれる。また、入出力線ＤおよびＤＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０のデータを入出力線ＤおよびＤＢに読み出すことができる。ＦＥＴｍ５およびｍ６を遮断状態とすることにより、双安定回路３０のデータが保持される。なお、双安定回路３０へのデータの書き込み、読み出し、および保持の際、スイッチ線ＳＲはローレベルとし、ＦＥＴｍ７およびｍ８は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流を抑制し、消費電力を削減することができる。
　図３は、記憶セルの制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図３を参照し、電源電圧Ｖｓｕｐｐｌｙが供給され、制御線ＣＴＲＬおよびスイッチ線ＳＲはローレベルである。双安定回路３０へのデータの書き込みは、ワード線ＷＬをハイレベル、入出力線Ｄ、ＤＢをハイレベルまたはローレベルとすることにより行なわれる。双安定回路３０から強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２へのデータのストアは、期間Ｔ１においてスイッチ線ＳＲおよび制御線ＣＴＲＬをハイレベルとし、期間Ｔ２において、スイッチ線ＳＲをハイレベルとし制御線ＣＴＲＬをローレベルとすることにより行なわれる。
　ノードＱおよびＱＢがそれぞれハイレベルおよびローレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗となる。ノードＱおよびＱＢがそれぞれローレベルおよびハイレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ低抵抗および高抵抗となる。このように、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。
　その後、電源電圧Ｖｓｕｐｐｌｙを０Ｖとすることにより、記憶セルはシャットダウン状態となる。このとき、記憶セルに電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアは、期間Ｔ３において制御線ＣＴＲＬをローレベルとしスイッチ線ＳＲをハイレベルとした状態で電源電圧Ｖｓｕｐｐｌｙを０Ｖから立ち上げることにより行なわれる。
　強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗のとき、ノードＱおよびＱＢはそれぞれハイレベルおよびローレベルとなる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗および高抵抗のとき、ノードＱおよびＱＢはそれぞれローレベルおよびハイレベルとなる。このように、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的に記憶されているデータが双安定回路にリストアされる。
　双安定回路３０からのデータの読み出しは、ワード線ＷＬをハイレベルとすることにより行なわれる。
　図４（ａ）および図４（ｂ）は、記憶セルの別の例を示す回路図である。図４（ａ）に示すように、強磁性トンネル接合素子ＭＴＪ２の代わりに抵抗Ｒ１を用いることができる。図４（ｂ）に示すように、ノードＱＢと制御線ＣＴＲＬとの間は接続されていない。図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子は、ノードＱおよびＱＢの一方と制御線ＣＴＲＬとの間にのみ接続してもよい。なお、ＦＥＴｍ７は、それぞれ、強磁性トンネル接合素子ＭＴＪ１と制御線ＣＴＲＬとの間に接続されていてもよい。また、ＦＥＴｍ７は、設けられていなくてもよい。以下の実施例においては、図２において示した記憶セル１００を例に説明するが図４（ａ）および図４（ｂ）において示した記憶セルを用いてもよい。また、不揮発性素子として、強磁性トンネル接合素子を例に説明するが、抵抗変化素子、相変化素子または強誘電体素子等の他の不揮発性素子を用いてもよい。
　図５（ａ）および図５（ｂ）は、実施例１に係る記憶回路および記憶セルを示すブロック図である。図５（ａ）を参照し、記憶回路１０３は、メモリ領域７７、列デコーダ７１、列ドライバ７２、行デコーダ７３、行ドライバ７４および制御部８５を備えている。メモリ領域７７には、複数の記憶セル７５がマトリックス状に配置されている。列デコーダ７１および行デコーダ７３は、アドレス信号から列および行を選択する。列ドライバ７２は、選択された列の入出力線Ｄ、ＤＢおよび制御線ＣＴＲＬに電圧等を印加する。行ドライバ７４は、選択された行のワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。制御部８５は、列デコーダ７１、列ドライバ７２、行デコーダ７３、行ドライバ７４を介し、記憶セル７５の入出力線Ｄ、ＤＢ、ワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。なお、列ドライバ７２が制御線に電圧を印加する際は、制御線は記憶セルごとに接続されている。図５（ｂ）に示すように、記憶セル７５は、例えば図２の記憶セル１００と同様である。
　なお、行ドライバ７４が制御線ＣＴＲＬに電圧を印加する場合、例えば、行に配列された記憶セル７５毎に制御線ＣＴＲＬが接続される。列ドライバ７２が制御線ＣＴＲＬに電圧を印加する場合、例えば、列に配列された記憶セル７５に共通に制御線ＣＴＲＬが接続される。
　図６は、電源および制御線の電圧を示すタイミングチャートである。図６を参照し、双安定回路３０にデータが保持されている期間にはスリープ期間と通常期間とがある。通常期間は、双安定回路３０のデータを揮発的に書き換える期間である。スリープ期間は、双安定回路３０のデータを保持するのみであり、データの書き換えを行なわない期間である。スリープ期間においては、通常期間に対し、双安定回路３０に供給される電源の電圧Ｖｓｕｐｐｌｙを、データを保持できる程度に低くする。例えば、通常期間のＶｓｕｐｐｌｙを１．１Ｖ、およびスリープ期間のＶｓｕｐｐｌｙを０．９Ｖとする。これにより、消費電力を抑制できる。
　スリープ期間および通常期間の制御線ＣＴＲＬの電圧を０Ｖ（ローレベルの電圧）とすると、ＭＯＳＦＥＴｍ７およびｍ８のリーク電流により、消費電力が大きくなる。そこで、制御線ＣＴＲＬの電圧を０Ｖより大きくする。これにより、ＭＯＳＦＥＴｍ７およびｍ８のリーク電流を小さくでき、消費電力を抑制できる。
　ストア期間においては、制御線ＣＴＲＬの電圧を０Ｖとし、その後１．１Ｖとする。シャットダウン期間においては、電源電圧Ｖｓｕｐｐｌｙおよび制御線ＣＴＲＬとを０Ｖとする。
　図７は、電源に対する記憶セルのリーク電流のシミュレーション結果を示す図である。点線は図５（ｂ）において、ＭＯＳＦＥＴｍ７、ｍ８、強磁性トンネル結合素子ＭＴＪ１およびＭＴＪ２を設けない６トランジスタＳＲＡＭ（６Ｔ－ＳＲＡＭ）セルのリーク電流を示している。破線は、制御線ＣＴＲＬの電圧を０Ｖとした場合のリーク電流、実線は、制御線ＣＴＲＬの電圧を０．１Ｖとした場合のリーク電流を示している。図７のように、制御線ＣＴＲＬの電圧を制御することにより、記憶セルの消費電力を抑制できる。
　図８は、実施例１に係る記憶回路において、シャットダウンとスリープ状態の消費電流を比較した模式図である。図９は、実施例１に係る記憶回路と６Ｔ－ＳＲＡＭとの消費電流を比較した模式図である。図８の実線は、記憶回路１０３における各期間の消費電流を示している。図８の破線は、記憶セル７５のシャットダウンを行なわずにスリープ状態とした場合の消費電流を示している。図９において、実線は、記憶回路１０３における各期間の消費電流を示している。破線は、６Ｔ－ＳＲＡＭセルを用いた記憶回路の消費電流を示している。点線は、６Ｔ－ＳＲＡＭセルを用いた記憶回路の通常期間の消費電流を示している。
　スリープ期間の長さをτｓｌｅｅｐ、６Ｔ－ＳＲＡＭの電流ＩＬＳ Ｖ、実施例１の電流ＩＬＳ ＮＶとする。通常期間の長さをτａｃｔ、６Ｔ－ＳＲＡＭの電流ＩＬ Ｖ、実施例１の電流ＩＬ ＮＶとする。ストア期間の長さをτｓｔ、電流をＩＭＴＪとする。シャットダウン期間の長さをτＳＤ、電流をＩＬ ＳＤとする。リストア期間の長さをτｒｅｔ、電流ＩＲｕｓｈとする。スリープ期間と通常期間との合計の長さをτｅｘｅとする。スリープ期間からリストア期間までの長さをτｃｙｃとする。
　図９に示すように、スリープ期間および通常期間においては、ＭＯＳＦＥＴｍ７およびｍ８にリーク電流が流れるため、実施例１の記憶回路１０３の消費電流が６Ｔ－ＳＲＡＭより大きい。ストア期間およびリストア期間においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に電流を流すため、実施例１の消費電流が大きくなる。シャットダウン期間においては、実施例１の記憶回路１０３は、わずかにリーク電流が流れるものの消費電流は十分に小さくなる。６Ｔ－ＳＲＡＭにおいては、シャットダウンできないためストア期間、シャットダウン期間およびリストア期間はスリープ期間となる。
　図１０は、制御部の制御を示すフローチャートである。図１０を参照し、双安定回路３０からデータの読み出しまたは書き込みを行なわない非アクセス期間がある場合の制御を示している。制御部８５は、非アクセス期間を取得する（ステップＳ１０）。非アクセス期間は、例えば記憶回路１０３を制御するＣＰＵ（Central Processing Unit）等から取得する。制御部８５は、非アクセス期間が所定期間Ｔ０より長いか判定する（ステップＳ１２）。Ｙｅｓの場合、制御部８５は、双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアする（ステップＳ１４）。その後、制御部８５は、電源電圧Ｖｓｕｐｐｌｙを遮断することにより、シャットダウンする（ステップＳ１６）。制御部８５は、リストアするか判定する（ステップＳ１８）。例えば、非アクセス期間が経過した場合、またはＣＰＵ等から記憶セル７５へのアクセスの信号を取得した場合、制御部８５は、リストアすると判定する。Ｙｅｓの場合、制御部８５は、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされているデータを双安定回路３０にリストアする（ステップＳ２０）。その後、終了する。Ｎｏの場合、ステップＳ１８に戻る。
　ステップＳ１２において、Ｎｏの場合、制御部８５は、双安定回路３０の電源電圧Ｖｓｕｐｐｌｙを低くし、記憶セル７５をスリープ状態とする（ステップＳ２２）。制御部８５は、双安定回路３０を通常状態に戻すか判定する（ステップＳ１８）。例えば、非アクセス期間が経過した場合、またはＣＰＵ等から記憶セル７５へのアクセスの信号を取得した場合、制御部８５は、通常状態に戻すと判断する（ステップＳ２４）。Ｙｅｓの場合、制御部８５は、双安定回路３０の電源電圧Ｖｓｕｐｐｌｙを通常状態とし、記憶セル７５を通常状態とする（ステップＳ２６）。その後、終了する。Ｎｏの場合、ステップＳ２４に戻る。
　実施例１によれば、ステップＳ１４および１６のように、非アクセス期間が所定期間Ｔ０より長い場合、制御部８５は、双安定回路３０に記憶されたデータを不揮発的にストアするとともに双安定回路３０の電源を遮断する。ステップＳ２２のように、非アクセス期間が所定期間Ｔ０より短い場合、双安定回路３０に記憶されたデータの不揮発的なストアを行なわず、双安定回路３０の電源電圧Ｖｓｕｐｐｌｙを双安定回路３０からデータの読み出しまたは書き込む際の電圧より低くする。すなわち記憶セル７５をスリープ状態とする。図８に示すように、ストア期間およびリストア期間においては消費電流が増大する。よって、非アクセス期間が短い場合は、シャットダウンせずスリープ状態とする方が全体の消費電力を抑制できる。一方、非アクセス期間が長い場合は、シャットダウンした方が全体の消費電力を抑制できる。よって、実施例１においては、消費電力を抑制できる。
　所定期間Ｔ０として自己比較ブレークイーブン期間（ＢＥＴＳＣ）を用いることができる。ＢＥＴＳＣは、非アクセス期間にシャットダウンとする場合とスリープとする場合との消費電力が等しくなるようなシャットダウン期間である。例えば、ＢＥＴＳＣは、所定期間Ｔ０をスリープ状態とした場合の消費電力が、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にデータをストアおよびリストアする期間の消費電力と所定期間の間シャットダウンする場合のリーク電流で消費する消費電力との和と、同じになるような期間である。記憶回路１０３の消費電力を抑制するためには、所定期間Ｔ０をＢＥＴＳＣと同じ長さまたはＢＥＴＳＣ以上の長さとすることが好ましい。
　なお、シャットダウン期間のリーク電流は、例えば双安定回路３０の電源をオフしても、電源電圧が完全に０Ｖとならないために流れる電流である。その他、シャットダウン期間に流れる電流を含む。例えば、電源電圧Ｖｓｕｐｐｌｙと電源との間にスリープトランジスタを設け、スリープトランジスタをオフすることで、シャットダウン期間の電源電圧Ｖｓｕｐｐｌｙを０Ｖとする。スリープトランジスタにわずかなリーク電流が存在すると、記憶セルにもリーク電流が流れる。このため、シャットダウン期間におけるリーク電流を完全にゼロとすることはできない場合がある。
　シャットダウン期間のリーク電流による消費電力が無視できる場合は、ＢＥＴＳＣを、所定期間Ｔ０をスリープ状態とした場合の消費電力が、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にデータをストアおよびリストアする期間の消費電力と同じなるような期間とすることもできる。
　図８において、領域５０は、ストアする場合の電流とスリープ状態の電流の差である。領域５２は、リストアする場合の電流とスリープ状態の電流の差である。領域５０に相当するエネルギー（強磁性トンネル接合素子にデータをストアするためのエネルギーからストア期間記憶セル７５をスリープ状態とした場合のエネルギーを引いたエネルギー）をＥｓｔｏｒｅ ＳＣ、領域５２に相当するエネルギー（強磁性トンネル接合素子からデータをリストアするためのエネルギーからリストア期間記憶セル７５をスリープ状態とした場合のエネルギーを引いたエネルギー）をＥｒｅｓｔｏｒｅ ＳＣとする。スリープ期間の消費電流をＩＬＳ ＮＶ、シャットダウン期間の消費電流をＩＬ ＳＤ、スリープ期間の電源電圧をＶｓｌｅｅｐとする。このとき、期間ＢＥＴＳＣは、数式１で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　図９において、ストアに必要なエネルギーから６Ｔ－ＳＲＡＭのスリープ状態での対応する期間のエネルギーを引いたエネルギーをＥｓｔｏｒｅ、リストアに必要なエネルギーから６Ｔ－ＳＲＡＭのスリープ状態での対応する期間のエネルギーを引いたエネルギーをＥｒｅｓｔｏｒｅとする。スリープ期間のデューティ比ｒｓｌｅｅｐ＝（τｓｌｅｅｐ／τｅｘｅ）とする。ηＬ Ｖ＝（ＩＬ ＮＶ－ＩＬ Ｖ）／（ＩＬＳ Ｖ－ＩＬ ＳＤ）、ηＬＳ Ｖ＝（ＩＬＳ ＮＶ－ＩＬＳ Ｖ）／（ＩＬＳ Ｖ－ＩＬ ＳＤ）とする。このとき、６Ｔ－ＳＲＡＭと比較したブレークイーブン期間ＢＥＴは数式２で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　このように、実施例１に係る記憶回路と６Ｔ－ＳＲＡＭと消費電力を比較した場合、期間ＢＥＴ以上にすれば、６Ｔ－ＳＲＡＭに対して省電力効果が得られる。
　実施例１においては、双安定回路３０と制御線ＣＴＲＬとの間に強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２が接続された場合を例に説明したが、強磁性トンネル接合素子等の不揮発性素子にデータを不揮発的にストアできれば、他の回路構成でもよい。例えば、図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子が、双安定回路３０内の１つのノードＱまたはＱＢと制御線ＣＴＲＬとの間に１つ設けられていてもよい。
　強磁性トンネル接合素子のように、両端の間に流れる電流により双安定回路３０に記憶されたデータを不揮発的にストアする不揮発性素子の場合、ストア期間の消費電流が大きくなる。よって、非アクセス期間と所定期間との比較により、シャットダウンするか否かを判定することが好ましい。
　図７のように、制御部８５は、双安定回路３０がデータを記憶している期間（スリープ期間および通常期間）の制御線ＣＴＲＬの電圧を、不揮発性素子に双安定回路３０に記憶されたデータを不揮発的にストアする期間（ストア期間）に制御線ＣＴＲＬに印加される最も低い電圧より、高くする。これにより、記憶セル７５の消費電力を抑制できる。
　また、図７のように、制御部８５は、双安定回路３０がデータを記憶している間の制御線ＣＴＲＬの電圧を、双安定回路３０の電源を遮断している期間（シャットダウン期間）の制御線ＣＴＲＬの電圧より高くする。これにより、記憶セルの消費電力を抑制できる。
　実施例２における記憶回路の構成は、実施例１の図５と同じであり説明を省略する。図１１は、ストア期間における制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。なお、強磁性トンネル接合素子ＭＴＪ１を低抵抗から高抵抗に、強磁性トンネル接合素子ＭＴＪ２を高抵抗から低抵抗に変化させる場合についてシミュレーションしている。点線は、制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧が１．１Ｖ（ＶＤＤ）のとき、破線は、制御線ＣＴＲＬのおよびスイッチ線ＳＲの電圧がそれぞれ１．１Ｖおよび０．７Ｖのとき、実線は、制御線ＣＴＲＬのおよびスイッチ線ＳＲの電圧がそれぞれ０．４Ｖおよび０．７Ｖのときを示している。
　電流Ｉ１およびＩ２は、双安定回路３０から制御線ＣＴＲＬへの電流を正としている、電流Ｉｃは、強磁性トンネル接合素子の抵抗が変化する電流を示している。すなわち電流Ｉ１およびＩ２の絶対値が、電流Ｉｃより大きい電流であれば、強磁性トンネル接合素子の抵抗が変化する。
　制御線ＣＴＲＬが０Ｖのとき、スイッチ線ＳＲの電圧を０．７Ｖとし、ＭＯＳＦＥＴｍ７およびｍ８を流れる電流Ｉ１を低くしても電流Ｉ１の絶対値がＩｃより大きければ強磁性トンネル接合素子ＭＴＪ１は低抵抗から高抵抗に変化する。制御線ＣＴＲＬに正電圧を印加するとき、スイッチ線ＳＲの電圧を０．７Ｖとし、ＭＯＳＦＥＴｍ７およびｍ８を流れる電流Ｉ２の絶対値を低くしてもＩ２の絶対値がＩｃの絶対値より大きければ強磁性トンネル接合素子ＭＴＪ２は高抵抗から低抵抗に変化する。さらに、制御線ＣＴＲＬの電圧を０．４Ｖとしても強磁性トンネル接合素子ＭＴＪ２は高抵抗から低抵抗に変化する。このように、スイッチ線ＳＲおよび制御線ＣＴＲＬの電圧を低くすることにより、消費電力を抑制し、かつストアを行なうことができる。
　なお、電流Ｉ２の絶対値が電流Ｉ１より大きいのは、ＭＯＳＦＥＴｍ８のソースはノードＱＢと接続するのに対し、ＭＯＳＦＥＴｍ７のソースは抵抗（強磁性トンネル接合素子）を介し制御線ＣＴＲＬに接続するためである。
　図１２（ａ）および図１２（ｂ）は、それぞれストア期間の双安定回路の特性をシミュレーションした図である。図１２（ａ）および図１２（ｂ）は、ストア期間に強磁性トンネル接合素子に電流が流れている際のノードＱに対するノードＱＢの電圧を示している。矢印はシミュレーションの際の走査の方向である。図１２（ａ）を参照に、強磁性トンネル接合素子ＭＴＪ１を低抵抗から高抵抗に変更する際（図１１において制御線が０Ｖのとき）、スイッチ線ＳＲの電圧が１．１Ｖ、０．８５Ｖおよび０．７Ｖのときをそれぞれ点線、破線および実線で示している。図１２（ａ）のように、スイッチ線ＳＲの電圧が低くなるに従い、双安定回路３０のノイズマージンが増大している。
　図１２（ｂ）を参照し、強磁性トンネル接合素子ＭＴＪ２高抵抗から低抵抗に変更する際（図１１において制御線が正電圧のとき）、スイッチ線ＳＲおよび制御線ＣＴＲＬの電圧が１．１Ｖおよび０．６５Ｖ、０．８５Ｖおよび０．５Ｖ、並びに０．７Ｖおよび０．４Ｖのときをそれぞれ実線、破線および点線で示している。図１２（ｂ）のように、スイッチ線ＳＲおよび制御線ＣＴＲＬの電圧が低くなるに従い、双安定回路３０のノイズマージンが増大している。
　実施例３における記憶回路の構成は、実施例１の図５（ａ）および図５（ｂ）と同じであり説明を省略する。図１３は、リストア期間における電源電圧Ｖｓｕｐｐｌｙおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。なお、強磁性トンネル接合素子ＭＴＪ１を高抵抗、強磁性トンネル接合素子ＭＴＪ２を低抵抗とした場合についてシミュレーションしている。点線は、スイッチ線ＳＲの電圧が１．１Ｖ（ＶＤＤ）のとき、実線は、スイッチ線ＳＲの電圧が０．７Ｖのときを示している。電源電圧Ｖｓｕｐｐｌｙが立ち上がる際に、実線は点線に比べ電流Ｉ１およびＩ２ともに小さい。よって、消費電力を抑制することができる。
　図１４（ａ）から図１４（ｃ）は、それぞれリストア期間のノードＱおよびＱＢにおける電位の変化をシミュレーションした図である。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗であり、スイッチ線ＳＲの電圧が１．１Ｖ、０．８５Ｖおよび０．７Ｖのときを示している。図１４（ａ）から図１４（ｃ）は、リストア期間の電源電圧Ｖｓｕｐｐｌｙをランプ上昇させた場合の電源電圧の上昇レートをそれぞれ０．０１１Ｖ／ｎ秒、０．１１Ｖ／ｎ秒および１．１Ｖ／ｎ秒とする場合に対応する。いずれの上昇レートにおいてもスイッチ線ＳＲの電圧が０．７Ｖにおいては、ノードＱＢの電圧が高くならずにノードＱの電圧ＶＱがハイレベルにリストアされている。このように、スイッチ線ＳＲの電圧が小さい方が安定に双安定回路３０にデータがリストアされている。
　実施例２および３よれば、制御部８５は、不揮発性素子に双安定回路３０に記憶されたデータを不揮発的にストアする期間（ストア期間）または不揮発性素子に不揮発的にストアされたデータを双安定回路３０にリストアする期間（リストア期間）のＭＯＳＦＥＴｍ７およびｍ８のゲートに印加される電圧を、双安定回路３０にデータを揮発的に書き込みおよび読み出しする期間（通常期間）に双安定回路３０に印加される電源電圧Ｖｓｕｐｐｌｙより、低くする。これにより、消費電力を削減し、かつ双安定回路３０を安定に保つことができる。さらに、電源電圧の上昇レートを早くしても双安定回路３０を安定に保つことができる。
　実施例３のように、制御部８５は、ストア期間に制御線ＣＴＲＬに印加される最も高い電圧を、電源電圧Ｖｓｕｐｐｌｙより低くする。これにより、消費電力を削減し、かつ双安定回路３０を安定に保つことができる。
　以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　　１０、２０　　　インバータ
　　３０　　　　　　双安定回路
　　８５　　　　　　制御部
　　ＭＴＪ１、ＭＴＪ２　強磁性トンネル接合素子

Claims (13)

  1. 　データを記憶する双安定回路と、
    　前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
    　前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、
    を具備することを特徴とする記憶回路。
  2. 　前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、
    　前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、
    　前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くすることを特徴とする請求項１記載の記憶回路。
  3. 　前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さであることを特徴とする請求項１または２記載の記憶回路。
  4. 　前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｓｔｏｒｅ ＳＣ、
    　前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｒｅｓｔｏｒｅ ＳＣ、
    　前記双安定回路の電源電圧を低くした場合の消費電流をＩＬＳ ＮＶ、
    　前記双安定回路の電源を遮断した場合の消費電流をＩＬ ＳＤ、
    　前記双安定回路の電源電圧を低くした場合の電源電圧をＶｓｌｅｅｐとした場合、
    　前記所定期間は（Ｅｓｔｏｒｅ ＳＣ＋Ｅｒｅｓｔｏｒｅ ＳＣ）／（（ＩＬＳ ＮＶ－ＩＬ ＳＤ）×Ｖｓｌｅｅｐ）以上であることを特徴とする請求項１から３のいずれか一項記載の記憶回路。
  5. 　前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されていることを特徴とする請求項１から４のいずれか一項記載の記憶回路。
  6. 　前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアすることを特徴とする請求項５記載の記憶回路。
  7. 　前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、
    　前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含むことを特徴とする請求項５または６記載の記憶回路。
  8. 　ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＭＯＳＦＥＴと、
    　前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、
    を具備することを特徴とする請求項１から７のいずれか一項記載の記憶回路。
  9. 　前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くすることを特徴とする請求項８記載の記憶回路。
  10. 　前記不揮発性素子は、強磁性トンネル接合素子であることを特徴とする請求項１から９のいずれか一項記載の記憶回路。
  11. 　データを記憶する双安定回路と、
    　一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
    　ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＦＥＴと、
    　前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記ＦＥＴのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、
    を具備することを特徴とする記憶回路。
  12. 　前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くすることを特徴とする請求項１１記載の記憶回路。
  13. 　前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くすることを特徴とする請求項１１または１２記載の記憶回路。
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Cited By (9)

* Cited by examiner, † Cited by third party
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WO2016024527A1 (ja) * 2014-08-12 2016-02-18 国立研究開発法人科学技術振興機構 記憶回路
WO2017122497A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体回路、駆動方法、および電子機器
JPWO2017158465A1 (ja) * 2016-03-18 2019-02-14 株式会社半導体エネルギー研究所 記憶装置
US10304508B2 (en) 2015-06-03 2019-05-28 Japan Science And Technology Agency Magnetoresistive element and memory circuit including a free layer
US10355676B2 (en) 2015-04-01 2019-07-16 Japan Science And Technology Agency Electronic circuit
JP2019200834A (ja) * 2014-06-20 2019-11-21 株式会社半導体エネルギー研究所 半導体装置
WO2020241000A1 (ja) 2019-05-30 2020-12-03 国立研究開発法人科学技術振興機構 電子回路および双安定回路
WO2021161808A1 (ja) * 2020-02-10 2021-08-19 国立研究開発法人科学技術振興機構 双安定回路、電子回路、記憶回路および処理装置
WO2024038676A1 (ja) * 2022-08-17 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 記憶装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106251896B (zh) * 2016-07-11 2018-10-23 北京航空航天大学 基于自旋霍尔效应磁隧道结的非易失性锁存单元
US9922723B1 (en) * 2017-01-17 2018-03-20 Nxp Usa, Inc. Volatile latch circuit with tamper resistant non-volatile latch backup
JP6734904B2 (ja) 2018-11-01 2020-08-05 ウィンボンド エレクトロニクス コーポレーション 記憶回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040582A1 (ja) * 2002-11-01 2004-05-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法
WO2009028298A1 (ja) 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
JP2010232959A (ja) * 2009-03-27 2010-10-14 Tokyo Institute Of Technology 電子回路
JP2011187114A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 半導体集積回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11219589A (ja) 1998-02-03 1999-08-10 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP4043142B2 (ja) * 1999-05-18 2008-02-06 富士通株式会社 メモリデバイス
US6563746B2 (en) * 1999-11-09 2003-05-13 Fujitsu Limited Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode
JP4133149B2 (ja) * 2002-09-12 2008-08-13 株式会社ルネサステクノロジ 半導体記憶装置
JP2006186445A (ja) * 2004-12-27 2006-07-13 Sanyo Electric Co Ltd フリップフロップ回路
JP4231887B2 (ja) * 2006-09-28 2009-03-04 株式会社東芝 不揮発ラッチ回路および不揮発性フリップフロップ回路
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
US10079053B2 (en) * 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040582A1 (ja) * 2002-11-01 2004-05-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法
WO2009028298A1 (ja) 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
JP2010232959A (ja) * 2009-03-27 2010-10-14 Tokyo Institute Of Technology 電子回路
JP2011187114A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 半導体集積回路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP2840574A4
YUSUKE SHUTO ET AL.: "Evaluation and Control of Break-Even Time of Nonvolatile Static RandomAccess Memory Based on Spin-Transistor Architecture with Spin-Transfer-Torque Magnetic Tunnel Junctions", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 51, 30 March 2012 (2012-03-30), pages 040212 - 1-040212-3, XP055167553 *

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019200834A (ja) * 2014-06-20 2019-11-21 株式会社半導体エネルギー研究所 半導体装置
KR20170023131A (ko) 2014-08-12 2017-03-02 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 기억 회로
CN106796814A (zh) * 2014-08-12 2017-05-31 国立研究开发法人科学技术振兴机构 存储电路
EP3828889A1 (en) 2014-08-12 2021-06-02 Japan Science and Technology Agency Memory circuit
EP3182414A4 (en) * 2014-08-12 2017-08-02 Japan Science and Technology Agency Memory circuit
JPWO2016024527A1 (ja) * 2014-08-12 2017-08-31 国立研究開発法人科学技術振興機構 記憶回路
US10049740B2 (en) 2014-08-12 2018-08-14 Japan Science And Technology Agency Memory circuit with a bistable circuit and a non-volatile element
KR101901666B1 (ko) * 2014-08-12 2018-09-27 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 기억 회로
WO2016024527A1 (ja) * 2014-08-12 2016-02-18 国立研究開発法人科学技術振興機構 記憶回路
CN106796814B (zh) * 2014-08-12 2019-04-16 国立研究开发法人科学技术振兴机构 存储电路
EP3644505A1 (en) 2015-04-01 2020-04-29 Japan Science and Technology Agency Electronic circuit providing different hysteresis in two operation modes
US10355676B2 (en) 2015-04-01 2019-07-16 Japan Science And Technology Agency Electronic circuit
EP3644506A1 (en) 2015-04-01 2020-04-29 Japan Science and Technology Agency Electronic circuit with different hysteresis in two operation modes
US10304508B2 (en) 2015-06-03 2019-05-28 Japan Science And Technology Agency Magnetoresistive element and memory circuit including a free layer
US10607700B2 (en) 2016-01-15 2020-03-31 Sony Corporation Semiconductor circuit, driving method, and electronic apparatus
WO2017122497A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体回路、駆動方法、および電子機器
JPWO2017158465A1 (ja) * 2016-03-18 2019-02-14 株式会社半導体エネルギー研究所 記憶装置
US11094373B2 (en) 2016-03-18 2021-08-17 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
JP2022033961A (ja) * 2016-03-18 2022-03-02 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2020241000A1 (ja) 2019-05-30 2020-12-03 国立研究開発法人科学技術振興機構 電子回路および双安定回路
WO2021161808A1 (ja) * 2020-02-10 2021-08-19 国立研究開発法人科学技術振興機構 双安定回路、電子回路、記憶回路および処理装置
WO2024038676A1 (ja) * 2022-08-17 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 記憶装置

Also Published As

Publication number Publication date
TW201403596A (zh) 2014-01-16
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