WO2013077619A1 - 발광 다이오드 및 그 제조 방법 - Google Patents

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WO2013077619A1
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layer
pattern
micro
semiconductor
gallium nitride
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PCT/KR2012/009849
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김다혜
김창연
정재혜
이준희
유종균
이미희
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서울옵토디바이스주식회사
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Definitions

  • the present invention relates to a light emitting diode and a method of manufacturing the same, and more particularly to a high efficiency light emitting diode and a method of manufacturing the same.
  • nitrides of group III elements such as gallium nitride (GaN) and aluminum nitride (AlN) have excellent thermal stability and have a direct transition type energy band structure. It is attracting much attention as a substance.
  • GaN gallium nitride
  • AlN aluminum nitride
  • blue and green light emitting devices using indium gallium nitride (InGaN) have been used in various applications such as large-scale color flat panel display devices, traffic lights, indoor lighting, high density light sources, high resolution output systems, and optical communications.
  • Such a nitride semiconductor layer of Group III elements is difficult to fabricate homogeneous substrates capable of growing them, and therefore, such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE), etc., on heterogeneous substrates having a similar crystal structure. It has been grown through the process of.
  • a hetero substrate a sapphire substrate having a hexagonal structure is mainly used.
  • epitaxial layers such as nitride semiconductor layers are grown on dissimilar substrates such as sapphire, bonding supporting substrates to the epitaxial layers, and then dissociating dissimilar substrates using a laser lift-off technique. Techniques for manufacturing light emitting diodes have been developed. Since a heterogeneous substrate such as sapphire and an epitaxial layer grown thereon have different physical properties, the growth substrate can be easily separated by using an interface between them.
  • epitaxial layers grown on dissimilar substrates have a relatively high dislocation density due to lattice mismatch with the growth substrate and differences in coefficient of thermal expansion.
  • Epilayers grown on sapphire substrates are generally known to have dislocation densities of at least 1E8 / cm 2.
  • the epitaxial layer having such a high dislocation density has a limit in improving the luminous efficiency of the light emitting diode.
  • the total thickness of the epi layer is very thin, for example, compared to the light emitting area of 350 ⁇ m ⁇ 350 ⁇ m, or 1 mm 2, there are many difficulties in current dispersion. Moreover, when operating the light emitting diode at high current, the potential Since the current is concentrated through the droop phenomenon, the internal quantum efficiency decreases more severely than when operating at low current.
  • the epitaxial layer which is separated and exposed to the growth substrate is mainly an n-type doped epi layer, it is difficult to increase its roughness only by wet etching.
  • An object of the present invention is to provide a high efficiency light emitting diode having a vertical structure.
  • Another object of the present invention is to provide a high efficiency light emitting diode that can alleviate droop.
  • Another problem to be solved by the present invention is to provide a high efficiency light emitting diode with improved current dispersion performance.
  • Another object of the present invention is to provide a high efficiency light emitting diode with improved light extraction efficiency.
  • the present invention provides a high efficiency light emitting diode and a method of manufacturing the same.
  • a light emitting diode according to an aspect of the present invention the support substrate;
  • a reflective layer positioned between the support substrate and the semiconductor stacked structure.
  • the semiconductor laminate includes a main pattern having protrusions and recesses and a roughened surface formed on the protrusions and recesses of the main pattern, wherein the semiconductor laminate is formed to have a dislocation density of 5 ⁇ 10 6 / cm 2 or less. do.
  • the semiconductor stack structure may be formed of semiconductor layers grown on a gallium nitride substrate.
  • the semiconductor laminate structure may have a plurality of protrusions.
  • the semiconductor stack structure may have a plurality of recesses.
  • the average height of the protrusion (s) is greater than 3um, and the surface roughness of the roughened surface may be in the range of 0.1um to 1um.
  • a light emitting diode manufacturing method wherein a pattern of a sacrificial material is formed on a gallium nitride substrate, and a gallium nitride-based n-type semiconductor layer and gallium nitride are formed on a gallium nitride substrate on which the pattern of the sacrificial material is formed.
  • the semiconductor layers including the active layer and the gallium nitride-based p-type semiconductor layer are grown to form a semiconductor stack structure, a support substrate is formed on the semiconductor stack structure, and the gallium nitride substrate is removed to remove the sacrificial material. Exposing the pattern and removing the pattern of the sacrificial material.
  • the pattern of the sacrificial material is formed of a material having an etching selectivity with respect to the gallium nitride-based semiconductor layer, for example, may be formed of a silicon oxide film or a silicon nitride film.
  • the light emitting diode manufacturing method may further include forming a roughened surface by wet etching the surface of the semiconductor laminate structure after the pattern of the sacrificial material is removed. Further, the wet etching may be performed using a boiling solution of KOH or NaOH.
  • a light emitting diode manufacturing method comprising growing a semiconductor layer including a gallium nitride based n-type semiconductor layer, a gallium nitride based active layer, and a gallium nitride based p-type semiconductor layer on a gallium nitride substrate.
  • a semiconductor laminate is formed, a support substrate is formed on the semiconductor laminate, the gallium nitride substrate is removed to expose the semiconductor laminate, and the semiconductor laminate is patterned to form a main pattern having protrusions and recesses. And wet etching the surface of the semiconductor laminate structure on which the main pattern is formed to form a roughened surface of the protrusion and the recess.
  • Forming the main pattern may be performed by dry etching.
  • the wet etching may be performed using a boiling solution of KOH or NaOH.
  • removing the gallium nitride substrate may include grinding a gallium nitride substrate to remove a part of the gallium nitride substrate, and removing a portion of the gallium nitride substrate remaining on the semiconductor laminate structure by using inductively coupled plasma reactive ion etching ( Removal using ICP-RIE) techniques.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • Removing the gallium nitride substrate may further include polishing the gallium nitride substrate after polishing the gallium nitride substrate.
  • the polishing includes, for example, chemical polishing.
  • an inspection may be performed to confirm whether the surface of the semiconductor laminate structure is exposed.
  • the inspection may be performed by measuring the sheet resistance of the surface.
  • the protrusion may have a circular top surface, and the bottom surface may include a plurality of micro cones.
  • the roughened surface may include at least one sub-microcone formed on the upper surface of the microcone.
  • any one of the microcones may be surrounded by six other microcones.
  • one or two sub-microcones may be formed between the one microcone and one of the six microcones.
  • the microcones may have an average diameter of 3 ⁇ m on an upper surface thereof, an average separation distance between any one of the microcones and a center point of another neighboring microcone may be 6 ⁇ m, and the average height of the microcones may be 3 ⁇ m. .
  • the at least one sub-microcone may have an average height of 0.5 ⁇ m or less.
  • the recess may include a plurality of micro-cone grooves.
  • the roughened surface may include at least one sub-micro cone.
  • At least one of the micro cone grooves may include at least one sub micro cone on a bottom surface thereof.
  • At least one of the micro-cone-shaped grooves may have a bottom surface six crystal surfaces.
  • the micro-cone grooves may be formed in a regular arrangement on the light extraction surface, and the distance between one of the micro-cone grooves and another neighboring micro-cone groove may be less than 10 ⁇ m.
  • the protruding portion includes at least one microcone
  • forming a main pattern having the protruding portion and the concave portion comprises forming a photoresist pattern on the semiconductor laminate structure.
  • forming a metal material layer on the semiconductor laminate structure on which the photoresist pattern is formed and then forming a metal pattern by a lift-off method, and partially etching the semiconductor laminate structure by dry etching using the metal pattern as a mask.
  • Etching may include forming at least one microcone.
  • wet etching may be photoelectrochemical (PEC) etching, and the roughened surface may include sub-micro cones.
  • PEC photoelectrochemical
  • One or two microcones may be formed between an upper surface of the microcones or one of the microcones and one of the six microcones.
  • the metal pattern is made of a Ti layer / Ni layer, the Ti layer is formed of a thickness of 500 kW, the Ni layer is formed of a thickness of 5000 kW.
  • the recess includes at least one micro-cone groove
  • forming a main pattern having the protrusion and the recess may include a mask pattern on the semiconductor laminate. And forming a portion of the semiconductor stacked structure layer by dry etching using the mask pattern as a mask to form at least one microcone groove.
  • wet etching may be photoelectrochemical (PEC) etching, and the roughened surface may include sub-micro cones.
  • PEC photoelectrochemical
  • the mask pattern may be a photoresist pattern.
  • the forming of the mask pattern may include forming a photoresist pattern on the semiconductor laminate, forming a metal material layer on the semiconductor laminate having the photoresist pattern, and forming the photoresist pattern and the photoresist pattern. It may include forming a mask pattern made of a metal material by removing the metal material layer formed on the.
  • the metal material layer may be formed of a single layer or multiple layers including at least one of nickel (Ni), platinum (Pt), palladium (Pd), tungsten (W), titanium (Ti), or chromium (Cr).
  • the forming of the mask pattern may include forming an insulating film pattern forming layer on the semiconductor laminate, forming a photoresist pattern on the insulating film pattern forming layer, and etching the insulating film pattern forming layer using the photoresist pattern as a mask. This may include forming an insulating film pattern to form a mask pattern including a photoresist pattern and an insulating film pattern.
  • the insulating layer pattern forming layer may include silicon oxide.
  • a semiconductor laminate structure having a low dislocation density can be formed by growing semiconductor layers using a gallium nitride substrate as a growth substrate, thereby reducing the droop phenomenon of the light emitting diode. Furthermore, a high efficiency light emitting diode can be provided by removing a gallium nitride substrate from the semiconductor laminate to manufacture a light emitting diode having a vertical structure.
  • the semiconductor layers grown on the gallium nitride substrate have a very low dislocation density, it is difficult to improve the light extraction efficiency due to the limitation in providing a rough surface by conventional photochemical etching, but according to the present invention, protrusions are formed. The light extraction efficiency of the semiconductor laminated structure with low dislocation density can be improved by this.
  • FIG. 1 is a schematic layout diagram illustrating a light emitting diode according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line A-A of FIG. 1 to illustrate a light emitting diode according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along the line B-B of FIG. 1 to illustrate a light emitting diode according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along the line C-C of FIG. 1 to illustrate a light emitting diode according to an embodiment of the present invention.
  • FIG. 5 is a cross-sectional view for describing a light emitting diode according to another exemplary embodiment of the present invention.
  • 6 to 11 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, each of which corresponds to a cut line A-A of FIG. 1.
  • FIG. 12 is a cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • FIG. 13 is a graph for explaining a droop of a semiconductor laminate structure grown on a sapphire substrate and a semiconductor laminate structure grown on a gallium nitride substrate.
  • FIG. 14 is a cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • 15A and 15B are photographs illustrating a light extraction surface of a light emitting diode according to another embodiment of the present invention.
  • 16 is a graph comparing the power of a light emitting diode according to another embodiment of the present invention and a conventional light emitting diode.
  • 17 to 23 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • FIG. 24 is a cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • 25 and 26 are photographs illustrating a light extraction surface of a light emitting diode according to another embodiment of the present invention.
  • FIG. 27 is a graph showing power versus spacing between micro-conical grooves of a light emitting diode according to another embodiment of the present invention.
  • Vf vs. power of a light emitting diode and a conventional light emitting diode is a graph showing Vf vs. power of a light emitting diode and a conventional light emitting diode according to another embodiment of the present invention.
  • 29 is a graph showing wavelength versus power of a light emitting diode and a conventional light emitting diode according to another embodiment of the present invention.
  • 30 to 35 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to still another embodiment of the present invention.
  • FIG. 1 is a schematic layout diagram illustrating a light emitting diode according to an embodiment of the present invention
  • FIGS. 2 to 4 are cross-sectional views taken along the cutting lines A-A, B-B, and C-C of FIG. 1, respectively.
  • the reflective metal layer 31 and the intermediate insulating layer 33 positioned under the semiconductor stacked structure 30 are indicated by dotted lines.
  • the light emitting diode includes a support substrate 41, a semiconductor stacked structure 30, a reflective metal layer 31, an intermediate insulating layer 33, a barrier metal layer 35, and an upper insulating layer 47. ), an n-electrode pad 51 and an electrode extension 51a.
  • the light emitting diode may include a bonding metal 43.
  • the support substrate 41 is distinguished from a growth substrate for growing the compound semiconductor layers, and is a secondary substrate attached to the compound semiconductor layers that have already been grown.
  • the support substrate 41 may be a conductive substrate, such as a metal substrate or a semiconductor substrate.
  • the semiconductor stacked structure 30 is disposed on the support substrate 41 and includes a p-type semiconductor layer 29, an active layer 27, and an n-type semiconductor layer 25.
  • the p-type semiconductor layer 29 is located closer to the support substrate 41 side than the n-type semiconductor layer 25 in the semiconductor laminate structure 30.
  • the semiconductor stacked structure 30 may be located on a portion of the support substrate 41. That is, the support substrate 41 has a relatively large area compared to the semiconductor laminate structure 30, and the semiconductor laminate structure 30 is located in an area surrounded by an edge of the support substrate 41.
  • the n-type semiconductor layer 25, the active layer 27, and the p-type semiconductor layer 29 may be formed of a III-N series compound semiconductor, such as (Al, Ga, In) N semiconductor.
  • the n-type semiconductor layer 25 and the p-type semiconductor layer 29 may be a single layer or multiple layers, respectively.
  • the n-type semiconductor layer 25 and / or p-type semiconductor layer 29 may include a contact layer and a cladding layer, and may also include a superlattice layer.
  • the active layer 27 may have a single quantum well structure or a multiple quantum well structure.
  • the semiconductor stacked structure 30 may be formed to have a dislocation density of 5 ⁇ 10 6 / cm 2 or less.
  • Semiconductor layers grown on sapphire substrates generally have a high dislocation density of 1 ⁇ 10 8 / cm 2 or more.
  • the semiconductor stacked structure 30 according to the present invention uses a semiconductor layer 25, 27, 29 grown by using a gallium nitride substrate as a growth substrate, and thus has a low dislocation density of 5 ⁇ 10 6 / cm 2 or less. It can be formed to have.
  • the lower limit of the dislocation density is not particularly limited, but may be 1 ⁇ 10 4 / cm 2 or more or 1 ⁇ 10 6 / cm 2 or more.
  • the p-electrode is positioned between the p-type semiconductor layer 29 and the support substrate 41 and may include a reflective metal layer 31 and a barrier metal layer 35.
  • the reflective metal layer 31 may be in ohmic contact with the p-type semiconductor layer 29 between the semiconductor stacked structure 30 and the support substrate 41.
  • the reflective metal layer 31 may include a reflective layer, for example Ag.
  • the reflective metal layer 31 is located below the semiconductor stacked structure 30. As shown in FIG. 1, the reflective metal layer 31 may be formed of a plurality of plates, and grooves are formed between the plurality of plates. The semiconductor stacked structure 30 is exposed through the groove.
  • An intermediate insulating layer 33 covers the reflective metal layer 31 between the reflective metal layer 31 and the support substrate 41.
  • the intermediate insulating layer 33 covers the side and edges of the reflective metal layer 31, for example, the plurality of plates, and has openings that expose the reflective metal layer 31.
  • the intermediate insulating layer 33 may be formed of a single layer or multiple layers of a silicon oxide film or a silicon nitride film, and may also be a distributed Bragg reflector in which insulating layers having different refractive indices, such as SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5, are repeatedly stacked. have.
  • the side surface of the reflective metal layer 31 may be prevented from being exposed to the outside by the intermediate insulating layer 33.
  • the intermediate insulating layer 33 may also be located below the side surface of the semiconductor laminate 30, thus preventing leakage current through the side of the semiconductor laminate 30.
  • the barrier metal layer 35 covers the intermediate insulating layer 33 under the intermediate insulating layer 33 and is connected to the reflective metal layer 31 through the opening of the intermediate insulating layer 33.
  • the barrier metal layer 35 protects the reflective metal layer 31 by preventing diffusion of a metal material, such as Ag, of the reflective metal layer 31.
  • the barrier metal layer 35 may include, for example, a Ni layer.
  • the barrier metal layer 35 may be located on the front surface of the support substrate 41.
  • the support substrate 41 may be bonded to the barrier metal layer 35 through a bonding metal 43.
  • Bonding metal 43 may be formed using eutectic bonding, for example, with Au—Sn.
  • the support substrate 41 may be formed on the barrier metal layer 35 using, for example, a plating technique.
  • the support substrate 41 is a conductive substrate, it may function as a p-electrode pad.
  • a p-electrode pad may be formed on the barrier metal layer 35 positioned on the support substrate 41.
  • the upper surface of the semiconductor laminated structure 30, that is, the surface of the n-type semiconductor layer 25 has a main pattern having protrusions 25a and recesses 25b, and protrusions 25a and recesses 25b of the main patterns. May have a roughened surface 25r.
  • the semiconductor laminate 30 may have a flat surface on a portion of an upper surface thereof. As shown in FIGS. 2-4, the n-electrode pad 51 and the electrode extension 51a may be located on a flat surface. As shown in the drawing, the n-electrode pad 51 and the electrode extension 51a may be defined and positioned on a flat surface, and may have a narrow width compared to the width of the flat surface. Therefore, peeling of an electrode pad or an electrode extension part by generation
  • the main pattern may have a plurality of protrusions 25a and a recess 25b may be located between the protrusions 25a.
  • the present invention is not limited thereto.
  • the main pattern may have a mesh-shaped protrusion 25a and may have a plurality of recesses 25b separated from each other by the protrusion 25a.
  • the plurality of protrusions 25a or the plurality of recesses 25b may be arranged in various shapes, and in particular, may be arranged in a honeycomb shape.
  • the average height of the protrusion 25a may be 2.5um or more.
  • the protrusion 25a is formed in the n-type semiconductor layer 25 and smaller than the thickness of the n-type semiconductor layer 25.
  • the n-type semiconductor layer 25 may have a thickness of about 6um, and the average height of the protrusion 25a may be in a range of 2.5 to 5um.
  • the side surface of the protrusion 25a may have an inclination angle of 85 to 90 degrees with respect to the surface of the support substrate 41. That is, the protrusion 25a has a shape substantially perpendicular to the support substrate 41.
  • the roughened surface 25r is formed on the top surface of the protrusion 25a and the bottom surface of the recess 25b, and may also be formed on the side surface of the protrusion 25a.
  • the surface roughness Ra of the roughened surface 25r is smaller than the average height of the protrusion 25a and may be, for example, in a range of 0.1 to 1 um.
  • the roughened surface 25r may be made of fine cones, but is not limited thereto.
  • the light extraction efficiency may be improved by the main patterns of the protrusions 25a and the recesses 25b and the roughened surface 25r.
  • the n-electrode pad 51 is located on the semiconductor stacked structure 30, and the electrode extension 51a extends from the n-electrode pad 51.
  • a plurality of n-electrode pads 51 may be positioned on the semiconductor stacked structure 30, and electrode extensions 51a may extend from the n-electrode pads 51, respectively.
  • the electrode extensions 51a may be electrically connected to the semiconductor stacked structure 30 and may directly contact the n-type semiconductor layer 25.
  • the n-electrode pad 51 may also be located above the groove region of the reflective metal layer 31. That is, under the n-electrode pad 51, there is no reflective metal layer 31 in ohmic contact with the p-type semiconductor layer 29. Instead, the intermediate insulating layer 33 is positioned.
  • the electrode extension part 51a is also positioned above the groove area of the reflective metal layer 31. As shown in FIG. 1, an electrode extension part 51a may be positioned on an area between the plates in the reflective metal layer 31 including a plurality of plates.
  • the width of the groove region of the reflective metal layer 31, for example, the region between the plurality of plates is wider than the width of the electrode extension 51a. Accordingly, it is possible to prevent the current from flowing intensively directly below the electrode extension part 51a.
  • an upper insulating layer 47 is interposed between the n-electrode pad 51 and the semiconductor stacked structure 30.
  • the upper insulating layer 47 prevents current from flowing directly from the n-electrode pad 51 to the semiconductor stacked structure 30, and in particular, prevents current from concentrating directly under the n-electrode pad 51. Can be.
  • the upper insulating layer 47 covers the protrusion 25a and the recess 25b. In this case, if the upper insulating layer 47 may have a convex shape along the protrusion 25a, the total internal reflection generated at the upper surface of the upper insulating layer 47 may be reduced.
  • the upper insulating layer 47 may also cover side surfaces of the semiconductor stack 30 to protect the semiconductor stack 30 from an external environment.
  • the upper insulating layer 47 may have an opening exposing the semiconductor stack 30, and the electrode extension 51a may be located in the opening to contact the semiconductor stack 30.
  • FIG. 5 is a cross-sectional view for describing a light emitting diode according to another exemplary embodiment of the present invention.
  • the light emitting diode is generally similar to that described with reference to FIGS. 1 to 4, but there is a difference in that the support substrate 60 has a laminated structure of specific materials.
  • the support substrate 60 includes a first metal layer 64 positioned in the center of the support substrate 60 and second metal layers 62 and 66 symmetrically disposed above and below the first metal layer 64. do.
  • the first metal layer 64 may include, for example, at least one of tungsten (W) or molybdenum (Mo).
  • the second metal layers 62 and 66 are materials having a higher coefficient of thermal expansion than the first metal layer 64 and may include, for example, copper (Cu).
  • Bonding layers 63 and 65 are formed between the first metal layer 64 and the second metal layers 62 and 66.
  • the bonding layer 61 is also formed between the bonding metal 43 and the second metal layer 62.
  • These bonding layers 61, 63, 65 may comprise at least one of Ni, Ti, Cr, and Pt.
  • a lower bonding metal 68 may be formed on the bottom surface of the second metal layer 66 disposed below the first metal layer 64 through the bonding layer 67.
  • the lower bonding metal 68 is a structure symmetrical to the bonding metal 43 interposed between the supporting substrate 60 and the semiconductor stack 30, and may be made of the same material as the bonding metal 43, for example, Au or Au-Sn (80 / 20wt%).
  • the lower bonding metal 68 may be used to attach the support substrate 60 to an electronic circuit or a PCB substrate.
  • the support substrate 60 has a structure including the first metal layer 64 and the second metal layers 62 and 66 symmetrically formed on the upper and lower surfaces of the first metal layer 64.
  • tungsten (W) or molybdenum (Mo) constituting the first metal layer 64 has a relatively low coefficient of thermal expansion and relatively high strength as compared to, for example, copper (Cu) constituting the second metal layers 62, 66.
  • Cu copper
  • forming the second metal layers 62 and 66 on the upper and lower surfaces of the first metal layer 64 may be performed in a step rather than having the opposite structure (the structure in which the first metal layer is formed on the upper and lower surfaces of the second metal layer). Even more preferred.
  • the thickness of the first metal layer 64 and the thickness of the second metal layers 62, 66 are appropriate. Can be adjusted.
  • the support substrate 60 may be manufactured separately from the semiconductor stack structure 30 and then bonded to the barrier metal layer 35 through the bonding metal 43.
  • the bonding metal 43 may be formed using eutectic bonding, for example, with Au or Au—Sn (80/20 wt%).
  • the support substrate 60 may be formed by plating or depositing the barrier metal layer 35.
  • the support substrate 60 may be plated by an electrolytic plating method for depositing a metal using a rectifier, an electroless plating method for depositing a metal using a reducing agent, and thermal deposition, electron beam deposition, sputtering, and chemical vapor deposition. Or the like.
  • FIG. 6 to 11 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.
  • the cross-sectional views correspond to the cross-sectional views taken along the cut line A-A of FIG. 1.
  • a pattern 23 of sacrificial material is formed on the gallium nitride substrate 21.
  • the sacrificial material pattern 23 may be formed of a material having an etch selectivity with respect to the gallium nitride-based semiconductor layer (eg, the n-type semiconductor layer 25), and may be formed of, for example, a silicon oxide film or a silicon nitride film.
  • the pattern 23 of the sacrificial material may be formed in a stripe pattern, a mesh pattern or an island pattern. Such a pattern has a shape corresponding to the recess 25b of the light emitting diode described with reference to FIGS. 1 to 4.
  • the semiconductor stacked structure 30 including the n-type semiconductor layer 25, the active layer 27, and the p-type semiconductor layer 29 is formed on the gallium nitride substrate 21 on which the pattern 23 of the sacrificial material is formed. .
  • the n-type and p-type semiconductor layers 25 and 29 may be formed in a single layer or multiple layers, respectively.
  • the active layer 27 may be formed in a single quantum well structure or a multiple quantum well structure.
  • the semiconductor layers 25, 27, and 29 may be formed to have a dislocation density of about 5 ⁇ 10 6 / cm 2 or less.
  • the compound semiconductor layers may be formed of a gallium nitride-based compound semiconductor, such as (Al, Ga, In) N, and may be formed by a process such as metal organic chemical vapor deposition (MOCVD) or molecular beam deposition (MBE). May be grown on the substrate 21.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam deposition
  • a reflective metal layer 31 is formed on the semiconductor stacked structure 30.
  • the reflective metal layer 31 has a groove exposing the semiconductor stacked structure 30.
  • the reflective metal layer 31 may be formed of a plurality of plates, and grooves may be formed between the plurality of plates (see FIG. 1).
  • an intermediate insulating layer 33 covering the reflective metal layer 31 is formed.
  • the intermediate insulating layer 33 fills the groove in the reflective metal layer and covers the side and edge of the reflective metal layer.
  • the intermediate insulating layer 33 has openings that expose the reflective metal layer 31.
  • the intermediate insulating layer 33 may be formed of a silicon oxide film or a silicon nitride film, or may be formed of a distributed Bragg reflector by repeatedly stacking insulating layers having different refractive indices.
  • the barrier metal layer 35 is formed on the intermediate insulating layer 33.
  • the barrier metal layer 35 may be connected to the reflective metal layer 31 by filling an opening formed in the intermediate insulating layer 33.
  • a support substrate 41 is attached on the barrier metal layer 35.
  • the support substrate 41 may be manufactured separately from the semiconductor stack structure 30 and then bonded to the barrier metal layer 35 through the bonding metal 43.
  • the support substrate 41 may be formed by plating on the barrier metal layer 35.
  • gallium nitride substrate 21 is removed to expose the n-type semiconductor layer 25 surface of the semiconductor laminate 30.
  • the sapphire substrate When the conventional sapphire substrate is used as a growth substrate, since the sapphire substrate has different physical properties from those of the semiconductor layers 25, 27, and 29 grown thereon, the sapphire substrate can be easily separated using the interface between the substrate and the semiconductor layers. Can be. However, when the gallium nitride substrate 21 is used as a growth substrate, since the gallium nitride substrate 21 and the semiconductor layers 25, 27, 29 grown thereon are the same material, the substrate 21 and the semiconductor layers It is difficult to separate the substrate 21 using the interface between the 25, 27, and 29.
  • the gallium nitride substrate 21 can be removed by grinding. Further, in addition to the polishing, polishing such as chemical mechanical polishing (CMP) can be performed, and can also be precisely removed using inductively coupled plasma reactive ion etching (ICP-RIE) technology.
  • CMP chemical mechanical polishing
  • ICP-RIE inductively coupled plasma reactive ion etching
  • the pattern 23 of the sacrificial material is positioned between the gallium nitride substrate 21 and the semiconductor layers 25, 27, and 29, the exposure of the pattern 23 of the sacrificial material is confirmed. It can be easily confirmed that the gallium nitride substrate 21 is removed.
  • the pattern 23 of the sacrificial material is removed to form main patterns of the protrusions 25a and the recesses 25b.
  • the pattern 23 of the sacrificial material may be removed by wet etching or dry etching using an etching selectivity.
  • the lateral shape of the protrusion 25a may be modified by an etching process.
  • a mask pattern 45 is formed.
  • the mask pattern 45 covers a region where n-electrode pads and electrode extensions will be formed in the future.
  • the surface of the n-type semiconductor layer 25 is wet etched to form a surface 25r roughened on the protrusion 25a and the recess 25b.
  • the wet etching may be performed using a boiling solution of KOH or NaOH, and thus, a roughened surface having a surface roughness Ra of about 0.1 to 1 um may be formed.
  • cones are formed by etching the N-face using photochemical (PEC) etching techniques.
  • PEC photochemical
  • it is difficult to form cones using PEC technology because semiconductor layers grown on gallium nitride substrates have very few crystal defects such as dislocations.
  • KOH or NaOH a boiling solution of KOH or NaOH, it is possible to form cones or roughened surfaces of at least 1 ⁇ m or less.
  • the mask pattern 45 is removed, and the n-type semiconductor layer 25 surface on which the mask pattern 45 is located maintains a flat surface.
  • the semiconductor stacked structure 30 is patterned to form a chip segment, and the intermediate insulating layer 33 is exposed.
  • the chip segment may be formed before or after forming the roughened surface 25r.
  • the upper insulating layer 47 is formed on the n-type semiconductor layer 25 on which the main pattern including the protrusions 25a and the recesses 25b and the roughened surface 25r are formed.
  • the upper insulating layer 47 is formed along the protrusion 25a to have a convex surface.
  • the upper insulating layer 47 covers the flat surface on which the n-electrode pad 51 is to be formed.
  • the upper insulating layer 47 may also cover side surfaces of the semiconductor stacked structure 30 exposed to the chip division region. However, the upper insulating layer 47 has an opening 47a exposing a flat surface of the region where the electrode extension 51a is to be formed.
  • an n-electrode pad 51 is formed on the upper insulating layer 47, and an electrode extension part is formed in the opening 47a.
  • the electrode extension extends from the n-electrode pad 51 and is electrically connected to the semiconductor laminate 30.
  • the light emitting diode is completed by dividing into individual chips along the chip division region (see Fig. 2).
  • FIG. 12 is a cross-sectional view for describing a method of manufacturing the light emitting diode of FIG. 5.
  • the light emitting diode manufacturing method according to the present embodiment is similar to the light emitting diode manufacturing method described with reference to FIGS. 6 to 11, but there is a difference in forming a support substrate 60 of a specific material and structure. .
  • the sacrificial material pattern 23 is formed on the gallium nitride substrate 21, and the n-type semiconductor layer 25, the active layer 27, and the p-type semiconductor layer 29 are formed.
  • a semiconductor laminate structure 30 is formed including. Thereafter, as described with reference to FIG. 7, the reflective metal layer 31, the intermediate insulating layer 33, and the barrier metal layer 35 are formed on the semiconductor laminate structure 30.
  • a support substrate 60 is attached onto the barrier metal layer 35.
  • the support substrate 60 may be manufactured separately from the semiconductor stack structure 30 and then bonded to the barrier metal layer 35 through the bonding metal 43.
  • the support substrate 60 may include a first metal layer 64 positioned in the center of the support substrate 60 and a second metal layer symmetrically disposed below the first metal layer 64. (62, 66).
  • the first metal layer 64 may include, for example, at least one of tungsten (W) or molybdenum (Mo).
  • the second metal layers 62 and 66 are materials having a higher thermal expansion coefficient than the first metal layer 64 and may include, for example, copper (Cu). Bonding layers 63 and 65 are formed between the first metal layer 64 and the second metal layers 62 and 66.
  • a bonding layer 61 is formed between the bonding metal 43 and the second metal layer 62.
  • These bonding layers 61, 63, 65 may comprise at least one of Ni, Ti, Cr, and Pt.
  • a lower bonding metal 68 may be formed on the bottom surface of the second metal layer 66 through the bonding layer 67. The lower bonding metal 68 may be used to attach the support substrate 60 to an electronic circuit or a PCB substrate.
  • the support substrate 60 has a structure including the first metal layer 64 and the second metal layers 62 and 66 symmetrically formed on the upper and lower surfaces of the first metal layer 64.
  • tungsten (W) or molybdenum (Mo) constituting the first metal layer 64 has a relatively low coefficient of thermal expansion and relatively high strength as compared to, for example, copper (Cu) constituting the second metal layers 62, 66.
  • Cu copper
  • has The thickness of the first metal layer 64 is formed thicker than the thickness of the second metal layers 62 and 66.
  • the thickness of the first metal layer 64 and the thickness of the second metal layers 62, 66 are appropriate. Can be adjusted.
  • the coefficient of thermal expansion between the gallium nitride substrate 21, the semiconductor stacked structure 30, and the support substrate 60 during or after the thermal process according to the bonding of the support substrate 60 is achieved.
  • the stress due to the difference can be effectively alleviated, so that damage and warpage of the compound semiconductor layer can be suppressed.
  • a high temperature atmosphere is required, and pressure may be applied to facilitate the bonding.
  • This pressure can be applied only during the joining process using a pressure applying plate placed on top of the hot chamber, after which the pressure can be removed.
  • the pressure may be applied by a holder for fixing the support substrate 60 and the growth substrate 21 on both sides, and thus the pressure may be applied separately from the chamber in a high temperature atmosphere. Accordingly, after bonding the support substrate 60, the pressure can be maintained even at room temperature.
  • the support substrate 60 may be formed on the barrier metal layer 35 using, for example, a plating technique.
  • the gallium nitride substrate 21 is removed to expose the surface of the n-type semiconductor layer 25 of the semiconductor laminate 30. 9 to 11, the pattern 23 of the sacrificial material is removed and a roughened surface 25r is formed, and the upper insulating layer 47, the n-electrode pad 51, and the electrode extend.
  • the portion 51a is formed and divided into individual chips to complete the light emitting diode of FIG. 5.
  • a pattern 23 of the sacrificial material is formed on the gallium nitride substrate 21 to form a main pattern including the protrusions 25a and the recesses 25b.
  • the gallium nitride based semiconductor layer can be grown by using a horizontal growth technique, and thus the dislocation density in the semiconductor laminate can be further lowered.
  • the present invention is not limited to forming the main pattern by using the pattern 23 of the sacrificial material, and may also form the main pattern by using photo and etching techniques.
  • the semiconductor layered structure 30 is formed by growing the semiconductor layers 25, 27, and 29 directly on the gallium nitride substrate 21 without forming the sacrificial material pattern 23. Thereafter, after attaching the support substrate 41 onto the semiconductor laminate 30, the gallium nitride substrate 21 is removed to expose the semiconductor laminate 30. Subsequently, the exposed semiconductor stacked structure 30 may be patterned using photo and etching techniques to form a main pattern having protrusions 25a and recesses 25b. Thereafter, individual light emitting diodes may be completed through a process as described with reference to FIGS. 10 and 11.
  • the gallium nitride substrate 21 is the same type as the semiconductor layers 25 27 and 29, a conventional sapphire substrate removing technique cannot be used. Accordingly, the gallium nitride substrate 21 is first removed by grinding and then precisely removed using inductively coupled plasma reactive ion etching (ICP-RIE). In addition, polishing, such as chemical mechanical polishing (CMP), may be performed in addition to the polishing, and then the gallium nitride substrate 21 may be removed using reactive ion etching techniques.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • CMP chemical mechanical polishing
  • a test for checking whether the n-type semiconductor layer 25 is exposed may be separately performed.
  • the surface resistance of the exposed surface may be measured after polishing, after polishing, or after reactive ion etching, and the surface resistance measurement may determine whether the n-type semiconductor layer 25 is exposed. Based on the inspection result, the removal process of the gallium nitride substrate 21 can be performed precisely.
  • FIG. 13 is a graph illustrating a droop of a semiconductor laminate structure grown on a conventional sapphire substrate and a semiconductor laminate structure grown on a gallium nitride substrate.
  • a light emitting diode with a size of 350 ⁇ m ⁇ 350 ⁇ m was fabricated and the light output according to the current was measured. The current was applied in the form of a pulse to measure the light output at each current.
  • the droop is represented by the value of the reduced external quantum efficiency relative to the maximum external quantum efficiency.
  • the semiconductor stack structure grown on the sapphire substrate or the semiconductor stack structure grown on the gallium nitride substrate did not show a significant difference in the light output while the current increased to about 40 mA, but exceeded 40 mA at the light output. The difference increased.
  • the semiconductor stacked structure grown on the sapphire substrate exhibited about 27% (-0.27) of droop, whereas the semiconductor stacked structure grown on the gallium nitride substrate had about 17% (-0.17) of droop. Indicated.
  • a light emitting diode having a droop of less than 20% may be provided by fabricating a light emitting diode having a vertical structure using a semiconductor laminate structure grown on a gallium nitride substrate.
  • FIG. 14 is a cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • 15A and 15B are photographs illustrating a light extraction surface of a light emitting diode according to another embodiment of the present invention.
  • 16 is a graph comparing power of a light emitting diode according to another embodiment of the present invention and a conventional light emitting diode.
  • a light emitting diode may include a support substrate 41, a bonding metal layer 120, an intermediate insulating layer 33, a reflective metal layer 31, and a semiconductor laminate structure 30. , A main pattern including protrusions and recesses, a rough surface, an upper insulating layer 47, and an n-electrode pad 51.
  • the semiconductor stacked structure 30 may include a p-type semiconductor layer 29, an active layer 27, and an n-type semiconductor layer 25.
  • the support substrate 41 serves to support the semiconductor laminate 30.
  • the support substrate 41 may serve to supply power to the light emitting diode, in particular, the semiconductor stack 30, that is, may serve as an electrode of the light emitting diode. Therefore, the support substrate 41 may be a conductive substrate.
  • the support substrate 41 when the support substrate 41 does not operate as an electrode, the support substrate 41 may be an insulating substrate such as a ceramic substrate.
  • the bonding metal layer 120 may include a bonding metal and a barrier metal layer. Therefore, the bonding metal layer 120 is interposed between the supporting substrate 41 and the intermediate insulating layer 33 or the semiconductor stacked structure 30 positioned on the supporting substrate 41 to serve to couple them. Can be. In addition, the bonding metal layer 120 may serve to maintain the reflectivity of the reflective metal layer 31 by preventing metal elements from being diffused from the support substrate 41 to the reflective metal layer 31.
  • the intermediate insulating layer 33 is provided between the bonding metal layer 120 and the semiconductor stacked structure 30.
  • the intermediate insulating layer 33 informs an end point of etching of the plurality of semiconductor layers for forming the semiconductor stacked structure 30 during the process of manufacturing the light emitting diode.
  • the intermediate insulating layer 33 may be made of a material different from that of the semiconductor laminate structure 30, and may be preferably made of a silicon oxide film or a silicon nitride film.
  • a schottky barrier metal layer (not shown) may be further included between the bonding metal layer 120 and the intermediate insulating layer 33.
  • the reflective metal layer 31 is provided between the bonding metal layer 120 and the semiconductor stacked structure 30.
  • the intermediate insulating layer 33 may have an open area, and the reflective metal layer 31 may be filled in the open area of the intermediate insulating layer 33. That is, the intermediate insulating layer 33 and the reflective metal layer 31 may be provided as one layer.
  • the reflective metal layer 31 may include a material in ohmic contact with the n-type semiconductor layer 25.
  • the reflective metal layer 31 is nickel (Ni), platinum (Pt), palladium (Pd), rhodium (Rh), tungsten (W), titanium It may be formed of a material containing (Ti), silver (Ag) or gold (Au).
  • the semiconductor stacked structure 30 may include a p-type semiconductor layer 29, an active layer 27, and an n-type semiconductor layer 25, and the p-type semiconductor layer 29 on the reflective metal layer 31.
  • the active layer 27 may be positioned on the p-type semiconductor layer 29, and the n-type semiconductor layer 25 may be positioned on the active layer 27.
  • the semiconductor laminate 30 may further include a superlattice layer (not shown) or an electron breaking layer (not shown). In this case, the semiconductor stack 30 may be omitted except for the active layer 27.
  • the n-type semiconductor layer 25 may be a III-N-based compound semiconductor doped with a first-type impurity, for example, an N-type impurity, such as an (Al, Ga, In) N-based Group III nitride semiconductor layer.
  • the n-type semiconductor layer 25 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer.
  • the n-type semiconductor layer 25 may be formed in a super lattice structure when a single layer or multiple layers, for example, the n-type semiconductor layer 25 is formed of multiple layers.
  • the active layer 27 may be formed of a III-N series compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 27 may be formed of a single layer or a plurality of layers, It can emit light.
  • the active layer 27 may have a single quantum well structure including one well layer (not shown), or a multi quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure.
  • the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.
  • the p-type semiconductor layer 29 may be a III-N-based compound semiconductor doped with a second-type impurity, for example, a P-type impurity, such as (Al, In, Ga) N-based Group III nitride semiconductor.
  • the p-type semiconductor layer 29 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer.
  • the p-type semiconductor layer 29 may be formed of a single layer or multiple layers.
  • the p-type semiconductor layer 29 may have a superlattice structure.
  • the superlattice layer (not shown) may be provided between the n-type semiconductor layer 25 and the active layer 27, a plurality of III-N-based compound semiconductor, for example (Al, Ga, In) N semiconductor layer A layer stacked in layers, for example, an InN layer and an InGaN layer, may be repeatedly stacked.
  • the superlattice layer (not shown) may be formed before forming the active layer 27 to the active layer 27. It is possible to prevent dislocations or defects from being transmitted and to mitigate the formation of dislocations or defects in the active layer 27 and to improve crystallinity of the active layer 27. .
  • the electron breaking layer may be provided between the active layer 27 and the p-type semiconductor layer 29, and may be provided to increase recombination efficiency of electrons and holes, and have a relatively wide band gap. It may be provided as.
  • the electron breaking layer may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.
  • the protrusion may include a micro cone 161.
  • the light emitting diode including the micro cone 161 will be described below.
  • the microcones 161 may be provided in plural on the light extraction surface, which is one surface of the semiconductor laminate structure 30. That is, the micro cone 161 may be provided on one surface of the n-type semiconductor layer 25 or the p-type semiconductor layer 29 of the semiconductor stacked structure 30. In an embodiment of the present invention, the microcone 161 is illustrated on the surface of the n-type semiconductor layer 25 and described with reference to the same.
  • the microcones 161 may not be provided in some regions of the n-type semiconductor layer 25. That is, the microcones 161 may be formed on a surface of a region of the n-type semiconductor layer 25 in contact with the n-electrode pad 51, preferably in contact with the n-electrode pad 51. It may not be provided. However, the present invention is not limited thereto.
  • the micro cone 161 may have a circular upper body 161a having a circular shape, and the lower surface 161b having a hexagonal shape.
  • the micro cone 161 may include a pillar surface 161c connecting the upper surface 161a and the lower surface 161b, and the pillar surface 161c may be provided in an inclined shape thereof.
  • microcones 161 are provided in plural on one surface of the semiconductor stack 30, and any one of the microcones 161 is surrounded by six microcones 161. It may be provided in the form.
  • the micro cones 161 may have an average diameter of the upper surface (161a) of 3 ⁇ m.
  • an average separation distance between any one of the microcones 161 and a center point of the neighboring microcones 161 may be 6 ⁇ m, and the average height of the microcons 161 may be 3 ⁇ m.
  • the roughened surface may include a sub micro cone 164.
  • a light emitting diode including the sub micro cone 164 will be described.
  • the sub-micro cones 164 may be provided in plural on the top surface 161a of the micro cones 161. In addition, one or two sub-micro cones 164 may be provided between the micro cones 161.
  • At least one, preferably a plurality of sub-micro cones 164 are provided on the upper surface 161 a of the micro cones 161, and between the micro cones 161. That is, one or two may be provided between one micro cone 161 and six micro cones 161 surrounding the one micro cone 161.
  • the average height of the sub-micro cone 164 may be 0.5 ⁇ m or less.
  • the upper insulating layer 47 may be provided on one surface of the support substrate 41 having the semiconductor stacked structure 30. In this case, the upper insulating layer 47 covers not only one surface of the semiconductor stack 30 but also a side surface thereof to protect the semiconductor stack 30 by preventing the semiconductor stack 30 from being exposed to the outside. can do.
  • the upper insulating layer 47 may be formed of an insulating film such as a silicon oxide film or a silicon nitride film.
  • the upper insulating layer 47 may include an opening 172 that exposes a predetermined region of the n-type semiconductor layer 25.
  • the micro cone 161 or the sub micro cone 164 may not be provided in a predetermined region of the first type semiconductor stacked structure 30 exposed by the upper insulating layer 47.
  • the n-electrode pad 51 may be provided in contact with the n-type semiconductor layer 25 through the opening 172.
  • the n-electrode pad 51 may be connected to a wire (not shown) or a wire (not shown) to supply external power.
  • a light emitting diode has a surface in which light emitted from the active layer 27 of the semiconductor laminate structure 30 is extracted from any one surface of the semiconductor laminate structure 30, That is, the upper surface 161a has a circular shape and the lower surface 161b has a plurality of hexagonal micro cones 161 on the light extraction surface (one surface of the n-type semiconductor layer 25 in this embodiment).
  • the micro-cones 161 are provided in a form of enclosing any one of the micro-cones 161 in six micro-cones 161, the micro-cones (164), the micro-cones ( The upper surface 161a of the 161 is provided with a plurality of sub-micro cones 164, and one or two subs between any one of the micro-cones 161 and the six micro-cones 161 provided to surround the micro-cones 161. Micro Cone 164 is provided.
  • Such a light emitting diode according to an embodiment of the present invention can be seen that the light extraction efficiency is higher than the light emitting diode according to the prior art as shown in FIG.
  • the light emitting diodes according to the prior art show a power Po of an average of 460 mW
  • the light emitting diodes according to an embodiment of the present invention appear to exhibit an average power of 520 mW. It can be seen that they exhibit a high power of about 60 mW compared to the prior art.
  • the light emitting diodes according to the related art are light emitting diodes in which the micro cone 161 and the sub micro cone 164 are not provided as compared with the light emitting diodes according to the exemplary embodiment of the present invention.
  • the light emitting diode according to an embodiment of the present invention has a higher light extraction efficiency than the light emitting diode according to the prior art, which is described above with the micro cone 161 and the sub micro cone (e. 164). This is because the micro cones 161 and the sub micro cones 164 serve to easily extract light reaching the light extraction surface to the outside.
  • 17 to 23 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.
  • a light emitting diode first includes an n-type semiconductor layer 25, an active layer 27, and a semiconductor layer structure 30 for forming a semiconductor stacked structure 30 on a growth substrate 22.
  • a plurality of semiconductor layers including the p-type semiconductor layer 29 are formed.
  • the growth substrate 22 may be a sapphire substrate, a glass substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, or the like.
  • the growth substrate 22 may be a gallium nitride substrate.
  • the plurality of semiconductor layers may include a buffer layer (not shown), a superlattice layer (not shown), or an electron breaking layer (not shown).
  • an intermediate insulating layer 33 and a reflective metal layer 31 may be formed on the plurality of semiconductor layers, preferably the p-type semiconductor layer 29.
  • the intermediate insulating layer 33 is formed on a predetermined region on the p-type semiconductor layer 29, and the n-type semiconductor layer 25 is etched by etching the plurality of semiconductor layers including the p-type semiconductor layer 29. ), In forming the semiconductor stacked structure 30 including the active layer 27 and the p-type semiconductor layer 29, serves to inform an end point of etching of the plurality of semiconductor layers. Can be formed of other materials, such as silicon oxide.
  • the intermediate insulating layer 33 may have an open area, and the reflective metal layer 31 may be formed in the open area.
  • the reflective metal layer 31 may be formed by filling an open region of the intermediate insulating layer 33 with a material that is ohmicly coupled to the p-type semiconductor layer 29.
  • a supporting substrate 41 is prepared, and the supporting substrate 41 is formed on one surface of the growth substrate 22 on which the intermediate insulating layer 33 and the reflective metal layer 31 are formed.
  • the support substrate 41 is formed by the support substrate 41 and the reflective metal layer 31 being electrically connected to the support substrate 41 to the intermediate insulating layer 33 or the reflective metal layer 31. Bonding may be performed by a bonding metal layer 120 including a material that may be physically fastened.
  • the growth substrate 110 may be bonded.
  • the semiconductor layer is separated from a plurality of semiconductor layers including the n-type semiconductor layer 25.
  • a buffer layer (not shown) is formed between the growth substrate 110 and the n-type semiconductor layer 25, the growth substrate 110 is separated from the buffer layer (not shown). do.
  • the step of exposing one surface of the n-type semiconductor layer 25 is not only a process for removing the buffer layer (not shown) on the one surface of the n-type semiconductor layer 25, but also the n If the roughness of one surface of the type semiconductor layer 25 is rough, it may include a step of planarization.
  • a photoresist pattern 310 is formed on one surface of the n-type semiconductor layer 25.
  • the photoresist pattern 310 may be provided in a pattern having a circular open area. Since the open area of the photoresist pattern 310 corresponds to the top surface 161a of the micro cone 161 formed thereafter, the open area of the photoresist pattern 310 is formed in a circular shape, and the diameter of the photoresist pattern 310 is also circular. It is preferably formed to correspond to the diameter of the upper surface (161a) of (161).
  • a metal material layer 320 is formed on the n-type semiconductor layer 25 on which the photoresist pattern 310 is formed.
  • the metal material layer 320 may be formed of a single layer or multiple layers including a metal material, preferably, a metal material including a Ti layer / Ni layer.
  • the Ti layer may be formed to a thickness of 500 kPa
  • the Ni layer may be formed to a thickness of 5000 kPa.
  • the photoresist pattern 310 is lifted off.
  • the metal material layer 320 is removed to form the metal pattern 330.
  • the metal pattern 330 removes the photoresist pattern 310 and the metal material layer 330 formed on the photoresist pattern 310 by the lift-off method, and the photoresist pattern 310.
  • the metal material layer 310 formed in the open region 312 may be formed by leaving. Therefore, the metal pattern 330 may be formed in a circular pattern having a predetermined straight line.
  • the n-type semiconductor layer 25 is dry-etched using the metal pattern 330 as a mask, and the upper surface 161a is circular, and the lower surface 161b is a hexagonal pillar-shaped micro cone ( 161 is formed.
  • the micro-cone 161 is formed by dry etching the n-type semiconductor layer 25 with the mask pattern 330. As the etching depth is increased, the etching width is narrowed, and as shown in FIG.
  • the pillar surfaces 161c of the microcones 161 may be provided to meet each other.
  • the metal pattern 330 may be etched together with the etching of the n-type semiconductor layer 25 to form a residual metal pattern 350 having a thin thickness, and by adjusting the thickness of the metal pattern 330.
  • the residual metal pattern 350 may not be left, and the residual metal pattern 350 may be left in a thick thickness.
  • the residual metal pattern 350 is removed.
  • a process of wet etching one surface of the n-type semiconductor layer 25 on which the micro cone 161 is formed may be performed to form the sub micro cone 164.
  • the wet etching may be photoelectrochemical (PEC) etching.
  • the upper surface 161a of the micro cone 161 has a diameter of 3 ⁇ m, and a plurality of sub micro cones 164 having an average height of 0.5 ⁇ m may be formed, while between the micro cones 161. This may be because the spacing of the microcones 161 is densely formed such that one or two submicrocones 164 are formed.
  • a protective pattern (not shown) is formed to protect a predetermined region of the n-type semiconductor layer 25 in which the micro-cone 161 is not formed. Afterwards, the sub-micro cones 164 may be formed.
  • the n-type semiconductor layer 25, the active layer 27, and the p-type semiconductor layer 29 may be included.
  • a plurality of semiconductor layers are etched to form the semiconductor stacked structure 30.
  • the semiconductor stacked structure 30 may be formed by etching the plurality of semiconductor layers until the etch stop pattern layer 140 disposed under the p-type semiconductor layer 29 is exposed. That is, in forming the semiconductor laminate structure 30 by etching the plurality of semiconductor layers, the exposure of the etch stop pattern layer 140 may be used as an etch stop point.
  • an upper insulating layer 47 that protects the semiconductor laminate 30 is formed on the support substrate 41 on which the semiconductor laminate 30 is formed.
  • the upper insulating layer 47 may include an opening 172 exposing a portion of the n-type semiconductor layer 25.
  • an n-electrode pad 51 may be formed to be electrically connected to the n-type semiconductor layer 25 through the opening 152.
  • the microcone 161 and the sub microcone 164 are formed first, and then the semiconductor layers are etched to etch the semiconductor stacked structure 30. ), But before the micro-cones 161 and the sub-micro cones 164 are formed, the process of forming the semiconductor laminate structure 30 by etching the plurality of semiconductor layers is performed first.
  • the microcone 161 and the submicrocone 164 may be formed on one surface of the n-type semiconductor layer 25 of the semiconductor laminate 30.
  • 24 is a cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.
  • 25 and 26 are photographs illustrating a light extraction surface of a light emitting diode according to another embodiment of the present invention.
  • FIG. 27 is a graph showing power versus spacing between micro-conical grooves of a light emitting diode according to another embodiment of the present invention.
  • a light emitting diode may include a support substrate 41, a bonding metal layer 120, an intermediate insulation layer 33, a reflective metal layer 31, and a semiconductor laminate structure 30. , A main pattern including protrusions and recesses, a rough surface, an upper insulating layer 47, and an n-electrode pad 51.
  • the semiconductor stacked structure 30 may include an n-type semiconductor layer 25, an active layer 27, and a p-type semiconductor layer 29.
  • the support substrate 41 serves to support the semiconductor laminate 30.
  • the support substrate 41 may serve to supply power to the light emitting diode, in particular, the semiconductor stack 30, that is, may serve as an electrode of the light emitting diode. Therefore, the support substrate 41 may be a conductive substrate.
  • the support substrate 41 when the support substrate 41 does not operate as an electrode, the support substrate 41 may be an insulating substrate such as a ceramic substrate.
  • the bonding metal layer 120 may include a bonding metal and a barrier metal layer. Therefore, the bonding metal layer 120 is interposed between the supporting substrate 41 and the intermediate insulating layer 33 or the semiconductor stacked structure 30 positioned on the supporting substrate 41 to serve to couple them. Can be. In addition, the bonding metal layer 120 may serve to maintain the reflectivity of the reflective metal layer 31 by preventing metal elements from being diffused from the support substrate 41 to the reflective metal layer 31.
  • the intermediate insulating layer 33 is provided between the bonding metal layer 120 and the semiconductor stacked structure 30.
  • the intermediate insulating layer 33 serves to inform an end point of etching of the plurality of semiconductor layers for forming the semiconductor stacked structure 30 during the process of manufacturing the light emitting diode.
  • the intermediate insulating layer 33 may be formed of a material different from that of the semiconductor stacked structure 30, and may preferably include a silicon oxide film or a silicon nitride film.
  • a schottky barrier metal layer (not shown) may be further included between the bonding metal layer 120 and the intermediate insulating layer 33.
  • the reflective metal layer 31 is provided between the bonding metal layer 120 and the semiconductor stacked structure 30.
  • the intermediate insulating layer 33 may have an open area, and the reflective metal layer 31 may be filled in the open area of the intermediate insulating layer 33. That is, the intermediate insulating layer 33 and the reflective metal layer 31 may be provided as one layer.
  • the reflective metal layer 31 may include a material in ohmic contact with the p-type semiconductor layer 29.
  • the reflective metal layer 31 is nickel (Ni), platinum (Pt), palladium (Pd), rhodium (Rh), tungsten (W), titanium It may be formed of a material containing (Ti), silver (Ag) or gold (Au).
  • the semiconductor stacked structure 30 may include an n-type semiconductor layer 25, an active layer 27, and a p-type semiconductor layer 29, and the p-type semiconductor layer 29 may be disposed on the reflective metal layer 31. May be provided, the active layer 27 may be provided on the p-type semiconductor layer 29, and the n-type semiconductor layer 25 may be provided on the active layer 27.
  • the semiconductor laminate 30 may further include a superlattice layer (not shown) or an electron breaking layer (not shown). In this case, the semiconductor stack 30 may be omitted except for the active layer 27.
  • the n-type semiconductor layer 25 may be a III-N-based compound semiconductor doped with a first-type impurity, for example, an N-type impurity, such as an (Al, Ga, In) N-based Group III nitride semiconductor layer.
  • the n-type semiconductor layer 25 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer.
  • the n-type semiconductor layer 25 may include a super lattice structure when a single layer or multiple layers, for example, the n-type semiconductor layer 25 is formed of multiple layers.
  • the active layer 27 may be formed of a III-N series compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 27 may be formed of a single layer or a plurality of layers, It can emit light.
  • the active layer 27 may have a single quantum well structure including one well layer (not shown), or a multi quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure.
  • the well layer (not shown) or the barrier layer (not shown) may each or both include a superlattice structure.
  • the p-type semiconductor layer 29 may be a III-N-based compound semiconductor doped with a second-type impurity, for example, a P-type impurity, such as (Al, In, Ga) N-based Group III nitride semiconductor.
  • the p-type semiconductor layer 29 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer.
  • the p-type semiconductor layer 29 may be formed of a single layer or multiple layers.
  • the p-type semiconductor layer 29 may include a superlattice structure.
  • the superlattice layer (not shown) may be provided between the n-type semiconductor layer 25 and the active layer 27, a plurality of III-N-based compound semiconductor, for example (Al, Ga, In) N semiconductor layer A stacked layer, for example, an InN layer and an InGaN layer, may be repeatedly stacked.
  • the superlattice layer (not shown) may be formed before forming the active layer 27 to the active layer 27. It is possible to prevent dislocations or defects from being transmitted and to mitigate the formation of dislocations or defects in the active layer 27 and to improve crystallinity of the active layer 27. .
  • the electron breaking layer may be provided between the active layer 27 and the p-type semiconductor layer 29, and may be provided to increase recombination efficiency of electrons and holes, and have a relatively wide band gap. It may be provided as.
  • the electron breaking layer may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.
  • the recess may include a micro cone groove 162.
  • the light emitting diode including the micro cone groove 162 will be described below.
  • the micro-cone groove 162 may be provided in plural on the light extraction surface 160, which is one surface of the semiconductor stacked structure 30. That is, the micro cone groove 162 may be provided on one surface of the n-type semiconductor layer 25 or the p-type semiconductor layer 29 of the semiconductor laminate 30. In an embodiment of the present invention, the micro-cone groove 162 is illustrated on the surface of the n-type semiconductor layer 25 and described with reference to the same.
  • the micro-cone grooves 162 may not be provided in some regions of the n-type semiconductor layer 25.
  • the micro-cone grooves 162 may have a surface corresponding to the n-electrode pad 51, preferably a surface of the n-type semiconductor layer 25 in contact with the n-electrode pad 51. It may not be provided.
  • the micro-conical groove 162 is shown in FIGS. 25 and 26, the inlet of which is polygonal (e.g., the planar shape of the inlet may be hexagonal), the deeper its depth, the smaller its diameter, and the horizontal cross section. May be provided in the form of a polygonal cone formed of a polygon. This may be formed when the n-type semiconductor layer 25 is etched by dry etching.
  • the micro-cone groove 162 may have a diameter of 1 to 10 ⁇ m, preferably 3 ⁇ m, and a depth of 3 to 5 ⁇ m.
  • the micro-cone groove 162 may be provided in plural on the surface of the n-type semiconductor layer 25, and may be provided in a regularly arranged form.
  • the micro-cone grooves 162 are close to the neighboring micro-cone grooves 162, and the micro-cone grooves 162 are preferably provided at a distance of less than 10 ⁇ m.
  • the degree of power improvement of the light emitting diode according to the exemplary embodiment of the present invention decreases.
  • the separation distance between the micro cone grooves 162 is 10 ⁇ m or more, it can be seen that the power is improved by 0.97% compared to the conventional light emitting diode.
  • the power is improved to 0.97%, that is, less than 1% may fall within the process deviation during manufacturing of the light emitting diode, it may be determined that the power is not improved.
  • the micro-cone grooves 162 are preferably formed at a separation distance of at least 10 ⁇ m, since the micro cone-shaped grooves 162 should be provided at a separation distance of less than 10 ⁇ m, thereby improving the power by the micro-cone grooves 162. to be.
  • At least one of the micro-cone grooves 162 is formed by exposing a plurality of crystal planes on the bottom surface 166 of the micro-cone groove 162, preferably six crystal planes. It may be provided in the form.
  • the bottom surface 166 of the micro-cone groove 162 may be a flat surface as shown in FIG. 24, etc., but as shown in FIG. The center portion may be provided in a deeper form than other portions.
  • the roughened surface may include a sub micro cone 164.
  • a light emitting diode including the sub micro cone 164 will be described.
  • the sub-micro cones 164 may be provided in plural on the surface of the n-type semiconductor layer 25 where the micro-cone grooves 162 are not provided. In addition, at least one sub-micro cone 164 may be provided on the bottom surface 166 of the micro cone-shaped groove 162.
  • the sub-micro cones 164 are provided on at least one, preferably plural, surfaces of the n-type semiconductor layer 25. At least one may be provided on the bottom surface 166.
  • the sub-micro cone 164 may have an average diameter of 3 ⁇ m or less, and its height may be 3 ⁇ m on average, preferably 0.5 ⁇ m or less.
  • the upper insulating layer 47 may be provided on one surface of the support substrate 41 having the semiconductor stacked structure 30. In this case, the upper insulating layer 47 covers not only one surface of the semiconductor stack 30 but also a side surface thereof to protect the semiconductor stack 30 by preventing the semiconductor stack 30 from being exposed to the outside. can do.
  • the upper insulating layer 47 may be formed of an insulating film such as a silicon oxide film or a silicon nitride film.
  • the upper insulating layer 47 may include an opening 172 that exposes a predetermined region of the n-type semiconductor layer 25.
  • the micro cone groove 162 or the sub micro cone 164 may not be provided in a predetermined region of the first type semiconductor stacked structure 30 exposed by the upper insulating layer 47.
  • the n-electrode pad 51 may be provided in contact with the n-type semiconductor layer 25 through the opening 172.
  • the n-electrode pad 51 may be connected to a wire (not shown) or a wire (not shown) to supply external power.
  • a light emitting diode has a surface in which light emitted from the active layer 27 of the semiconductor laminate structure 30 is extracted from any one surface of the semiconductor laminate structure 30, That is, a plurality of micro cone grooves 162 are provided on the light extraction surface 160 (one surface of the n-type semiconductor layer 25 in this embodiment), and in addition, the micro cone grooves 162 are not formed.
  • a sub micro cone 164 is provided on the light extraction surface 160 of the region or the bottom surface 166 of the micro cone groove 162.
  • Vf vs. power of a light emitting diode and a conventional light emitting diode is a graph showing Vf vs. power of a light emitting diode and a conventional light emitting diode according to an embodiment of the present invention.
  • 29 is a graph showing wavelength versus power of a light emitting diode and a conventional light emitting diode according to an embodiment of the present invention.
  • Such a light emitting diode according to an embodiment of the present invention can be seen that the light extraction efficiency is higher than the light emitting diode according to the prior art as shown in FIG.
  • the light emitting diodes according to the prior art exhibit an average power of 420.7 mW
  • the light emitting diodes according to the embodiment of the present invention appear to exhibit an average power of 452.3 mW. It can be seen that the light emitting diodes exhibit a higher power of about 30 mW compared to the prior art.
  • the light emitting diodes according to the related art are light emitting diodes without the micro cone groove 162 and the sub micro cone 164 compared to the light emitting diodes according to the exemplary embodiment of the present invention.
  • the light emitting diode according to the exemplary embodiment of the present invention shows that the power is higher than the light emitting diode according to the prior art in the same wavelength band as a whole. Can be.
  • the light emitting diode according to an embodiment of the present invention has a higher light extraction efficiency than the light emitting diode according to the prior art, which is the micro cone groove 162 and the sub micro cone provided on the light extraction surface as described above.
  • the micro cone groove 162 and the sub micro cone 164 serve to easily extract light reaching the light extraction surface to the outside.
  • 30 to 35 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.
  • a light emitting diode first includes an n-type semiconductor layer 25, an active layer 27, and a semiconductor layer structure 30 for forming a semiconductor stacked structure 30 on a growth substrate 22.
  • a plurality of semiconductor layers including the p-type semiconductor layer 29 are formed.
  • the growth substrate 22 may be a sapphire substrate, a glass substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, or the like.
  • the growth substrate 22 may be a gallium nitride substrate.
  • the plurality of semiconductor layers may include a buffer layer (not shown), a superlattice layer (not shown), or an electron breaking layer (not shown).
  • an intermediate insulating layer 33 and a reflective metal layer 31 may be formed on the plurality of semiconductor layers, preferably the p-type semiconductor layer 29.
  • the intermediate insulating layer 33 is formed on a predetermined region on the p-type semiconductor layer 29, and the n-type semiconductor layer 25 is etched by etching the plurality of semiconductor layers including the p-type semiconductor layer 29. ), In forming the semiconductor stacked structure 30 including the active layer 27 and the p-type semiconductor layer 29, serves to inform an end point of etching of the plurality of semiconductor layers. May comprise other materials, such as silicon oxide.
  • the intermediate insulating layer 33 may have an open area, and the reflective metal layer 31 may be formed in the open area.
  • the reflective metal layer 31 may be formed by filling an open region of the intermediate insulating layer 33 with a material that is ohmicly coupled to the p-type semiconductor layer 29.
  • the support substrate 41 is prepared, and the support substrate 41 is formed on one surface of the growth substrate 110 on which the intermediate insulating layer 33 and the reflective metal layer 31 are formed.
  • the support substrate 41 is formed by the support substrate 41 and the reflective metal layer 31 being electrically connected to the support substrate 41 to the intermediate insulating layer 33 or the reflective metal layer 31. Bonding may be performed by a bonding metal layer 120 including a material that may be physically fastened.
  • the growth substrate 110 may be bonded.
  • the semiconductor layer is separated from a plurality of semiconductor layers including the n-type semiconductor layer 25.
  • a buffer layer (not shown) is formed between the growth substrate 110 and the n-type semiconductor layer 25, the growth substrate 110 is separated from the buffer layer (not shown). do.
  • the step of exposing one surface of the n-type semiconductor layer 25 is not only a process for removing the buffer layer (not shown) on the one surface of the n-type semiconductor layer 25, but also the n If the roughness of one surface of the type semiconductor layer 25 is rough, it may include a step of planarization.
  • a photoresist pattern (not shown) is formed on one surface of the n-type semiconductor layer 25.
  • the photoresist pattern (not shown) includes an open area and a masking area.
  • the masking area may be formed in a circular shape.
  • An open area of the photoresist pattern (not shown) corresponds to a mask pattern 210 formed thereafter, and the photoresist pattern (not shown) is in the form of the microcone groove 162, in particular, the microcone shape. Forming an appropriate shape by controlling the shape of the inlet of the groove 162.
  • a metal material layer (not shown) is formed on the n-type semiconductor layer 25 on which the photoresist pattern (not shown) is formed.
  • the metal material layer may be formed of a single layer or multiple layers including a metal material, and the metal material may be nickel (Ni), platinum (Pt), palladium (Pd), tungsten (W), or titanium ( Ti) or chromium (Cr).
  • the metal material layer may include a Ti layer / Ni layer, wherein the Ti layer is formed to a thickness of 100 to 600 kPa, preferably 500 kPa, and the Ni layer of 4000 to 8000 kPa. Thickness, preferably 5000 mm.
  • the photoresist pattern (not shown) is removed by a lift-off method to form the metal material layer (not shown) as a mask pattern 210.
  • the mask pattern 210 removes the photoresist pattern (not shown) and the metal material layer (not shown) formed on the photoresist pattern (not shown) by the lift-off method, and the photoresist pattern ( The metal material layer (not shown) formed in the open area of the not shown may be formed by leaving. Accordingly, the mask pattern 210 may be formed in a form in which a region corresponding to the micro cone groove 162 is formed as an open region. In addition, the mask pattern 210 has a surface corresponding to the n-electrode pad 51, preferably a surface of a predetermined region of the n-type semiconductor layer 25 in contact with the n-electrode pad 51. It may be provided in a covering form.
  • the mask pattern 210 may use the photoresist pattern as a mask pattern.
  • the mask pattern 210 is formed on the first semiconductor layer 210 to form an insulating film pattern forming layer (not shown) formed of an insulating material such as silicon oxide or silicon nitride, After the photoresist pattern (not shown) is formed on the insulating film pattern forming layer (not shown), the insulating film pattern forming layer (not shown) is etched using the photoresist pattern (not shown) as a mask, and thus the insulating film pattern ( A mask pattern formed of the photoresist pattern (not shown) and the insulating film pattern (not shown) may be formed to be used.
  • an insulating film pattern forming layer formed of an insulating material such as silicon oxide or silicon nitride
  • the mask pattern 210 may be a pattern made of a photoresist, a pattern including an insulating film and a photoresist, or may be a pattern including a metal material.
  • a description will be made based on a pattern including a metal material, but may be changed to a pattern including the photoresist and a pattern including an insulating film and a photoresist.
  • the n-type semiconductor layer 25 is dry-etched using the mask pattern 210 as a mask to form the micro-cone groove 162.
  • the micro-cone groove 162 may be formed by dry etching the n-type semiconductor layer 25 with the mask pattern 210.
  • the mask pattern 210 may be etched together with the etching of the n-type semiconductor layer 25 to form a residual mask pattern 220 having a thin thickness, and by adjusting the thickness of the mask pattern 210.
  • the residual mask pattern 220 may not be left, and the residual mask pattern 220 may be left to a thick thickness.
  • the residual mask pattern 220 is removed.
  • a process of wet etching one surface of the n-type semiconductor layer 25 having the micro-cone groove 162 to form the sub-micro cone 164 may be performed.
  • the wet etching may be photoelectrochemical (PEC) etching.
  • At least one sub micro cone 164 may be formed on the surface of the n-type semiconductor layer 25 where the micro cone groove 162 is not formed or on the bottom surface 166 of the micro cone groove 162. Plural number is formed.
  • a protection pattern (not shown) is formed to protect a predetermined region of the n-type semiconductor layer 25 in which the micro-cone-shaped groove 162 is not formed. After that, the sub-micro cones 164 may be formed.
  • the n-type semiconductor layer 25, the active layer 27, and the p-type semiconductor layer 29 are included.
  • a plurality of semiconductor layers are etched to form the semiconductor stacked structure 30.
  • the semiconductor stacked structure 30 may be formed by etching the plurality of semiconductor layers until the etch stop pattern 140 disposed under the p-type semiconductor layer 29 is exposed. That is, in forming the semiconductor laminate structure 30 by etching the plurality of semiconductor layers, the exposure of the etch stop pattern 140 may be used as an etch stop point.
  • an upper insulating layer 47 that protects the semiconductor laminate 30 is formed on the support substrate 41 on which the semiconductor laminate 30 is formed.
  • the upper insulating layer 47 may include an opening 172 exposing a portion of the n-type semiconductor layer 25.
  • an n-electrode pad 51 may be formed to be electrically connected to the n-type semiconductor layer 25 through the opening 152.
  • the micro-cone groove 162 and the sub-micro cone 164 are first formed, and then the semiconductor layers are etched to form the semiconductor laminate structure ( 30 is formed, but before forming the micro cone groove 162 and the sub micro cone 164, the process of etching the plurality of semiconductor layers to form the semiconductor stacked structure 30 is performed first. Thereafter, the process of forming the micro cone groove 162 and the sub micro cone 164 on one surface of the n-type semiconductor layer 25 of the semiconductor laminate 30 may be performed.

Landscapes

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Abstract

본 발명은 고효율 발광 다이오드 및 그것을 제조하는 방법을 제공한다. 이 발광 다이오드는, 지지기판 상에 위치하고, 질화갈륨 계열의 p형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 n형 반도체층을 포함하는 반도체 적층 구조체, 및 지지기판과 반도체 적층 구조체 사이에 위치하는 반사층을 포함한다. 나아가, 반도체 적층 구조체는 돌출부와 오목부를 갖는 주 패턴과 주 패턴의 돌출부 및 오목부에 형성된 거칠어진 표면을 포함하며, 5×106/㎠ 이하의 전위 밀도를 갖도록 형성된다. 또한, 상기 돌출부는 마이크로 콘을 포함할 수 있고, 상기 오목부는 마이크로 콘형 홈을 포함할 수 있다. 이에 따라, 낮은 전위 밀도를 가지면서 광 추출 효율을 향상시킬 수 있는 발광 다이오드를 제공할 수 있다.

Description

발광 다이오드 및 그 제조 방법
본 발명은 발광 다이오드 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 고효율 발광 다이오드 및 그것을 제조하는 방법에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
이러한 III족 원소의 질화물 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장되어 왔다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층과 같은 에피층들을 성장시키고, 상기 에피층들에 지지기판을 본딩한 후, 레이저 리프트 오프 기술 등을 이용하여 이종기판을 분리하여 수직형 구조의 고효율 발광 다이오드를 제조하는 기술이 개발되고 있다. 사파이어와 같은 이종 기판과 그 위에 성장된 에피층은 서로 다른 물성을 갖기 때문에, 이들 사이의 계면을 이용하여 용이하게 성장 기판을 분리할 수 있다.
그러나, 이종 기판 상에 성장된 에피층은 성장 기판과의 격자 부정합 및 열팽창 계수 차이에 기인하여 전위 밀도가 상대적으로 높다. 사파이어 기판 상에 성장된 에피층은 일반적으로 1E8/㎠ 이상의 전위밀도를 갖는 것으로 알려져 있다. 이러한 높은 전위밀도를 갖는 에피층으로는 발광 다이오드의 발광 효율을 개선하는데 한계가 있다.
나아가, 예컨대 350㎛×350㎛, 또는 1㎟의 발광 면적에 비해 에피층의 전체 두께가 수㎛로 매우 얇기 때문에, 전류 분산에 많은 어려움이 있다, 더욱이, 고전류에서 발광 다이오드를 동작시킬 경우, 전위를 통해 전류가 집중되기 때문에 저전류에서 동작하는 경우에 비해, 내부양자효율이 감소하는 드룹(droop) 현상이 심하게 나타난다.
또한, 상기 발광 다이오드의 광 추출 효율을 개선하기 위하여, 습식 식각을 통해 에피층의 거칠기를 증가시키는 기술이 일반적으로 이용된다. 그러나, 성장 기판이 분리되어 노출된 에피층은 주로 n형 도핑된 에피층이므로, 습식 식각 만을 이용하여 그 거칠기를 증가시키는 것이 어렵다.
본 발명이 해결하려는 과제는, 수직형 구조의 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 드룹을 완화할 수 있는 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 전류 분산 성능을 개선한 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 광 추출 효율이 개선된 고효율 발광 다이오드를 제공하는 것이다.
본 발명은 고효율 발광 다이오드 및 그것을 제조하는 방법을 제공한다. 본 발명의 일 태양에 따른 발광 다이오드는, 지지기판; 상기 지지기판 상에 위치하고, 질화갈륨 계열의 p형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 n형 반도체층을 포함하는 반도체 적층 구조체; 및 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하는 반사층을 포함한다. 나아가, 상기 반도체 적층 구조체는 돌출부와 오목부를 갖는 주 패턴과 상기 주 패턴의 돌출부 및 오목부에 형성된 거칠어진 표면을 포함하며, 상기 반도체 적층 구조체는 5×106/㎠ 이하의 전위 밀도를 갖도록 형성된다.
상기 반도체 적층 구조체는 질화갈륨 기판 상에 성장된 반도체층들로 형성될 수 있다.
한편, 상기 반도체 적층 구조체는 복수의 돌출부들을 가질 수 있다. 이와 달리, 상기 반도체 적층 구조체는 복수의 오목부들을 가질 수 있다.
상기 돌출부(들)의 평균 높이는 3um를 초과하고, 상기 거칠어진 표면의 표면 거칠기는 0.1um 내지 1um 범위 내일 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 제조 방법은, 질화갈륨 기판 상에 희생 물질의 패턴을 형성하고, 상기 희생 물질의 패턴이 형성된 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고, 상기 반도체 적층 구조체 상에 지지기판을 형성하고, 상기 질화갈륨 기판을 제거하여 상기 희생 물질의 패턴을 노출시키고, 상기 희생 물질의 패턴을 제거하는 것을 포함한다.
상기 희생 물질의 패턴은 질화갈륨 계열의 반도체층에 대해 식각선택비를 갖는 물질로 형성되며, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 발광 다이오드 제조 방법은, 상기 희생 물질의 패턴이 제거된 후, 상기 반도체 적층 구조체 표면을 습식 식각하여 거칠어진 표면을 형성하는 것을 더 포함할 수 있다. 나아가, 상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행될 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 제조 방법은, 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고, 상기 반도체 적층 구조체 상에 지지기판을 형성하고, 상기 질화갈륨 기판을 제거하여 상기 반도체 적층 구조체를 노출시키고, 상기 반도체 적층 구조체를 패터닝하여 돌출부와 오목부를 갖는 주 패턴을 형성하고, 상기 주 패턴이 형성된 반도체 적층 구조체의 표면을 습식 식각하여 상기 돌출부와 오목부에 거칠어진 표면을 형성하는 것을 포함한다.
상기 주 패턴을 형성하는 것은 건식 식각에 의해 수행될 수 있다. 또한, 상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행될 수 있다.
한편, 상기 질화갈륨 기판을 제거하는 것은, 상기 질화갈륨 기판을 연마(grinding)하여 질화갈륨 기판의 일부를 제거하고, 상기 반도체 적층 구조체 상에 잔류하는 질화갈륨 기판 부분을 유도결합플라즈마 반응 이온 식각(ICP-RIE) 기술을 이용하여 제거하는 것을 포함할 수 있다.
상기 질화갈륨 기판을 제거하는 것은, 상기 질화갈륨 기판을 연마한 후, 상기 질화갈륨 기판을 폴리싱하는 것을 더 포함할 수 있다. 상기 폴리싱은 예를 들어 화하기계적 폴리싱을 포함한다.
나아가, 상기 반도체 적층 구조체 표면의 노출 여부를 확인하기 위한 검사가 수행될 수 있다. 예컨대, 상기 검사는 표면의 면저항을 측정하여 수행될 수 있다.
본 발명의 다른 태양에 따른 발광 다이오드에 있어서, 상기 돌출부는 윗면은 원형이고, 아랫면은 육각형은 복수 개의 마이크로 콘을 포함할 수 있다.
또한, 상기 거칠어진 표면은 마이크로 콘의 윗면에 형성된 적어도 하나의 서브 마이크로 콘을 포함할 수 있다.
상기 마이크로 콘들 중 어느 하나의 마이크로 콘은 여섯 개의 다른 마이크로 콘에 의해 둘러싸인 것일 수 있다.
나아가, 상기 어느 하나의 마이크로 콘과 상기 여섯 개의 마이크로 콘 중 하나와의 사이에는 하나 또는 두 개의 서브 마이크로 콘이 형성될 수 있다.
한편, 상기 마이크로 콘들은 그 윗면의 평균 직경이 3㎛이고, 상기 마이크로 콘들 중 어느 하나와 이웃하는 다른 마이크로 콘의 중심점 사이에 평균 이격 거리는 6㎛이고, 상기 마이크로 콘들의 평균 높이는 3㎛일 수 있다.
상기 적어도 하나의 서브 마이크로 콘은 그 평균 높이가 0.5㎛ 이하일 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드에 있어서, 상기 오목부는 복수 개의 마이크로 콘형 홈을 포함할 수 있다.
또한, 상기 거칠어진 표면은 적어도 하나의 서브 마이크로 콘을 포함할 수 있다.
상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면 상에는 적어도 하나의 서브 마이크로 콘을 구비할 수 있다.
한편, 상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면이 여섯 개의 결정면으로 이루어질 수 있다.
상기 마이크로 콘형 홈들은 상기 광 추출 면에 규칙적인 배열로 형성될 수 있으며, 어느 한 상기 마이크로 콘형 홈과 이웃하는 다른 마이크로 콘형 홈과의 이격 거리는 10㎛ 미만일 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 제조 방법에 있어서, 상기 돌출부는 적어도 하나의 마이크로 콘을 포함하고, 상기 돌출부와 오목부를 갖는 주 패턴을 형성하는 것은, 상기 반도체 적층 구조체 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴이 형성된 상기 반도체 적층 구조체 상에 금속 물질층을 형성한 후, 리프트 오프법으로 금속 패턴을 형성하고, 상기 금속 패턴을 마스크로하여 건식 식각으로 상기 반도체 적층 구조체의 일부를 식각하여 적어도 하나의 마이크로 콘을 형성하는 것을 포함할 수 있다.
나아가, 상기 습식 식각은 PEC(Photoelectrochemical) 식각일 수 있고, 상기 거칠어진 표면은 서브 마이크로 콘을 포함할 수 있다.
상기 서브 마이크로 콘은 상기 마이크로 콘의 윗면 또는 상기 마이크로 콘들 중 어느 하나의 마이크로 콘은 여섯 개의 마이크로 콘 중 하나와의 사이에 하나 또는 두 개 형성될 수 있다.
한편, 상기 금속 패턴은 Ti층/Ni층으로 이루어지며, 상기 Ti층은 500Å의 두께로 형성되고, 상기 Ni층은 5000Å의 두께로 형성되는 발광 다이오드 제조 방법.
본 발명의 또 다른 태양에 따른 발광 다이오드 제조 방법에 있어서, 상기 오목부는 적어도 하나의 마이크로 콘형 홈을 포함하고, 상기 돌출부와 오목부를 갖는 주 패턴을 형성하는 것은, 상기 반도체 적층 구조체 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로하여 건식 식각으로 상기 반도체 적층 구조체층의 일부를 식각하여 적어도 하나의 마이크로 콘형 홈을 형성하는 것을 포함할 수 있다.
나아가, 상기 습식 식각은 PEC(Photoelectrochemical) 식각일 수 있고, 상기 거칠어진 표면은 서브 마이크로 콘을 포함할 수 있다.
상기 마스크 패턴은 포토레지스트 패턴일 수 있다.
한편, 상기 마스크 패턴을 형성하는 것은, 상기 반도체 적층 구조체 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴이 형성된 반도체 적층 구조체 상에 금속 물질층을 형성하고,상기 포토레지스트 패턴과 상기 포토레지스트 패턴 상에 형성된 금속 물질층을 제거하여 금속 물질로 이루어진 마스크 패턴을 형성하는 것을 포함할 수 있다.
상기 금속 물질층은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티탄(Ti) 또는 크롬(Cr) 중 적어도 하나를 포함하는 단일층 또는 다중층으로 이루어질 수 있다.
한편, 상기 마스크 패턴을 형성하는 것은, 상기 반도체 적층 구조체 상에 절연막 패턴 형성층을 형성하고, 상기 절연막 패턴 형성층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막 패턴 형성층을 식각함으로써 절연막 패턴을 형성하여 포토레지스트 패턴과 절연막 패턴으로 이루어진 마스크 패턴을 형성하는 것을 포함할 수 있다.
상기 절연막 패턴 형성층은 실리콘 산화물을 포함할 수 있다.
본 발명에 따르면, 질화갈륨 기판을 성장기판으로 사용하여 반도체층들을 성장시킴으로써 전위밀도가 낮은 반도체 적층 구조체를 형성할 수 있으며, 이에 따라 발광 다이오드의 드룹 현상을 감소시킬 수 있다. 나아가, 상기 반도체 적층 구조체로부터 질화갈륨 기판을 제거하여 수직형 구조의 발광 다이오드를 제조함으로써 고효율 발광 다이오드를 제공할 수 있다. 또한, 질화갈륨 기판 상에 성장된 반도체층들은 전위밀도가 매우 낮기 때문에 종래의 광전화학 식각으로는 거칠어진 표면을 제공하는데 한계가 있어 광 추출 효율을 개선하기 어려우나, 본 발명에 따르면, 돌출부들을 형성함으로써 전위 밀도가 낮은 반도체 적층 구조체의 광 추출 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 B-B를 따라 취해진 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 C-C를 따라 취해진 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들로서, 각각 도 1의 절취선 A-A에 대응하는 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 13은 사파이어 기판 상에 성장된 반도체 적층 구조체와 질화갈륨 기판 상에 성장된 반도체 적층 구조체의 드룹을 설명하기 위한 그래프이다.
도 14는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 15a 및 도 15b는 본 발명의 다른 실시예에 따른 발광 다이오드의 광 추출 면을 보여주는 사진들이다.
도 16은 본 발명의 다른 실시예에 따른 발광 다이오드와 종래의 발광 다이오드의 파워를 비교하는 그래프이다.
도 17 내지 도 23은 본 발명의 다른 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 단면도들이다.
도 24는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 25 및 도 26은 본 발명의 다른 실시예에 따른 발광 다이오드의 광 추출 면을 보여주는 사진들이다.
도 27은 본 발명의 다른 실시예에 따른 발광 다이오드의 마이크로 콘형 홈들 사이의 이격 간격 대 파워를 보여주는 그래프이다.
도 28은 본 발명의 다른 실시예에 따른 발광 다이오드와 종래의 발광 다이오드의 Vf 대 파워를 보여주는 그래프이다.
도 29는 본 발명의 다른 실시예에 따른 발광 다이오드와 종래의 발광 다이오드의 파장 대 파워를 보여주는 그래프이다.
도 30 내지 도 35는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이고, 도 2 내지 4는 각각 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도이다. 도 1에서 반도체 적층 구조체(30) 아래에 위치하는 반사 금속층(31) 및 중간 절연층(33)을 점선으로 표시한다.
도 1 내지 도 4를 참조하면, 상기 발광 다이오드는 지지기판(41), 반도체 적층 구조체(30), 반사 금속층(31), 중간 절연층(33), 장벽 금속층(35), 상부 절연층(47), n-전극 패드(51) 및 전극 연장부(51a)를 포함한다. 또한, 상기 발광 다이오드는 본딩 메탈(43)을 포함할 수 있다.
지지기판(41)은 화합물 반도체층들을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들에 부착된 2차 기판이다. 상기 지지기판(41)은 도전성 기판, 예컨대 금속 기판 또는 반도체 기판일 수 있다.
반도체 적층 구조체(30)는 지지기판(41) 상에 위치하며, p형 반도체층(29), 활성층(27) 및 n형 반도체층(25)을 포함한다. 여기서, 상기 반도체 적층 구조체(30)는 p형 반도체층(29)이 n형 반도체층(25)에 비해 지지기판(41) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(30)는 지지기판(41)의 일부 영역 상에 위치할 수 있다. 즉, 지지기판(41)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 지지기판(41)의 가장자리로 둘러싸인 영역 내에 위치한다.
n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. n형 반도체층(25) 및 p형 반도체층(29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, n형 반도체층(25) 및/또는 p형 반도체층(29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다.
상기 반도체 적층 구조체(30)는 5×106/㎠ 이하의 전위 밀도를 갖도록 형성될 수 있다. 사파이어 기판 상에 성장되는 반도체층들은 일반적으로 1×108/㎠ 이상의 높은 전위밀도를 갖는다. 이에 반해, 본 발명에 따른 반도체 적층 구조체(30)는 질화갈륨 기판을 성장기판으로 사용하여 성장된 반도체층들(25, 27, 29)을 이용함으로써 5×106/㎠ 이하의 낮은 전위밀도를 갖도록 형성될 수 있다. 상기 전위 밀도의 하한은 특별히 한정되지 않으나 1×104/㎠ 이상 또는 1×106/㎠ 이상일 수 있다. 반도체 적층 구조체(30) 내의 전위 밀도를 낮춤으로써 전류 증가에 따라 발생되는 드룹을 완화할 수 있다.
p-전극은 p형 반도체층(29)과 지지기판(41) 사이에 위치하며, 반사 금속층(31) 및 장벽 금속층(35)을 포함할 수 있다. 반사 금속층(31)은 반도체 적층 구조체(30)와 지지기판(41) 사이에서 p형 반도체층(29)에 오믹 콘택할 수 있다. 상기 반사 금속층(31)은 예컨대 Ag와 같은 반사층을 포함할 수 있다. 상기 반사 금속층(31)은 반도체 적층 구조체(30) 영역 아래에 한정되어 위치한다. 상기 반사 금속층(31)은 도 1에 도시된 바와 같이, 복수개의 판(plate)으로 형성될 수 있으며, 복수개의 판들 사이에 홈이 형성된다. 상기 홈을 통해 반도체 적층 구조체(30)가 노출된다.
중간 절연층(33)이 반사 금속층(31)과 지지 기판(41) 사이에서 상기 반사 금속층(31)을 덮는다. 중간 절연층(33)은 반사 금속층(31), 예컨대 복수개의 판들의 측면 및 가장자리를 덮으며, 반사 금속층(31)을 노출시키는 개구부들을 갖는다. 중간 절연층(33)은 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 다중층으로 형성될 수 있으며, 또한 굴절률이 서로 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 반복 적층한 분포 브래그 반사기일 수 있다. 상기 중간 절연층(33)에 의해 반사 금속층(31)의 측면이 외부에 노출되는 것을 방지할 수 있다. 상기 중간 절연층(33)은 또한, 상기 반도체 적층 구조체(30)의 측면 아래에 위치할 수 있으며, 따라서, 반도체 적층 구조체(30)의 측면을 통한 누설 전류를 방지할 수 있다.
장벽 금속층(35)은 중간 절연층(33) 아래에서 중간 절연층(33)을 덮으며, 중간 절연층(33)의 개구부를 통해 반사 금속층(31)에 접속된다. 장벽 금속층(35)은 반사 금속층(31)의 금속 물질, 예컨대 Ag의 확산을 방지하여 반사 금속층(31)을 보호한다. 장벽 금속층(35)은 예컨대, Ni층을 포함할 수 있다. 상기 장벽 금속층(35)은 지지기판(41)의 전면 상에 위치할 수 있다.
한편, 지지기판(41)은 상기 장벽 금속층(35) 상에 본딩 메탈(43)을 통해 본딩될 수 있다. 본딩 금속(43)은 예컨대 Au-Sn으로 공융 본딩을 이용하여 형성될 수 있다. 이와 달리, 지지기판(41)은 예컨대 도금 기술을 사용하여 장벽 금속층(35) 상에 형성될 수도 있다. 상기 지지기판(41)이 도전성 기판인 경우, p-전극 패드의 기능을 수행할 수 있다. 이와 달리, 상기 지지기판(41)이 절연기판인 경우, 상기 지지기판(41) 상에 위치하는 장벽 금속층(35) 상에 p-전극 패드가 형성될 수 있다.
한편, 반도체 적층 구조체(30)의 상면, 즉 n형 반도체층(25)의 표면은 돌출부(25a)와 오목부(25b)를 갖는 주 패턴과 상기 주 패턴의 돌출부(25a)와 오목부(25b)에 형성된 거칠어진 표면(25r)을 가질 수 있다. 나아가, 상기 반도체 적층 구조체(30)는 상면 일부에 평평한 표면을 가질 수 있다. 도 2 내지 도 4에 도시된 바와 같이, n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면상에 위치할 수 있다. 도시된 바와 같이, 상기 n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면 상에 한정되어 위치할 수 있으며, 평평한 표면의 폭에 비해 좁은 폭을 가질 수 있다. 따라서, 반도체 적층 구조체(30)에 언더컷 등의 발생에 의해 전극 패드나 전극 연장부가 박리되는 것을 방지할 수 있어 신뢰성을 높일 수 있다.
한편, 상기 주 패턴은 복수의 돌출부들(25a)을 가질 수 있으며 돌출부들(25a) 사이에 오목부(25b)가 위치할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다. 예컨대, 상기 주 패턴은 메쉬 형상의 돌출부(25a)를 갖고, 돌출부(25a)에 의해 서로 분리된 복수의 오목부들(25b)을 가질 수 있다. 복수의 돌출부들(25a) 또는 복수의 오목부들(25b)은 다양한 형상으로 배열될 수 있으며, 특히 벌집 모양으로 배열될 수 있다.
한편, 돌출부(25a)의 평균 높이는 2.5um 이상일 수 있다. 상기 돌출부(25a)는 n형 반도체층(25)에 형성되며, 상기 n형 반도체층(25)의 두께보다는 작다. 예컨대, 상기 n형 반도체층(25)이 약 6um의 두께를 가질 수 있으며, 상기 돌출부(25a)의 평균 높이는 2.5 내지 5um 범위 내일 수 있다. 또한, 상기 돌출부(25a)의 측면은 지지기판(41) 면에 대해 85 내지 90도 경사각을 가질 수 있다. 즉, 상기 돌출부(25a)는 지지기판(41)에 대해 거의 수직한 형상을 갖는다.
한편, 거칠어진 표면(25r)은 돌출부(25a)의 상부면 및 오목부(25b)의 바닥면에 형성되며, 돌출부(25a)의 측면에도 형성될 수 있다. 거칠어진 표면(25r)의 표면 거칠기(Ra)는 돌출부(25a)의 평균 높이보다는 작으며, 예컨대 0.1~1um 범위 내일 수 있다. 거칠어진 표면(25r)은 미세 콘들로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 돌출부(25a) 및 오목부(25b)의 주 패턴과 거칠어진 표면(25r)에 의해 광 추출 효율이 개선될 수 있다.
한편, n-전극 패드(51)는 반도체 적층 구조체(30) 상에 위치하며, n-전극 패드(51)로부터 전극 연장부(51a)가 연장한다. 반도체 적층 구조체(30) 상에 복수개의 n-전극 패드들(51)이 위치할 수 있으며, 상기 n-전극 패드들(51)로부터 각각 전극 연장부들(51a)이 연장할 수 있다. 상기 전극 연장부들(51a)이 반도체 적층 구조체(30)에 전기적으로 접속되며, n형 반도체층(25)에 직접 접촉할 수 있다.
상기 n-전극 패드(51)는 또한, 반사 금속층(31)의 홈 영역 상부에 위치할 수 있다. 즉, 상기 n-전극 패드(51)의 아래에는 p형 반도체층(29)에 오믹 콘택하는 반사 금속층(31)이 없고, 대신에 중간 절연층(33)이 위치한다. 나아가, 상기 전극 연장부(51a) 또한 반사 금속층(31)의 홈 영역 상부에 위치한다. 도 1에 도시된 바와 같이, 복수개의 판으로 이루어진 반사 금속층(31)에서 상기 판들 사이의 영역 상부에 전극 연장부(51a)가 위치할 수 있다. 바람직하게, 상기 반사 금속층(31)의 홈 영역, 예컨대 상기 복수개의 판들 사이의 영역의 폭은 전극 연장부(51a)의 폭보다 더 넓다. 이에 따라, 상기 전극 연장부(51a)에서 바로 아래로 전류가 집중적으로 흐르는 것을 방지할 수 있다.
한편, 상부 절연층(47)이 상기 n-전극 패드(51)와 반도체 적층 구조체(30) 사이에 개재된다. 상기 상부 절연층(47)에 의해 n-전극 패드(51)로부터 직접 반도체 적층 구조체(30)로 전류가 흐르는 것이 방지되며, 특히 n-전극 패드(51) 바로 아래에서 전류가 집중되는 것을 방지할 수 있다. 또한, 상기 상부 절연층(47)은 돌출부(25a) 및 오목부(25b)를 덮는다. 이때, 상기 상부 절연층(47)은 상기 돌출부(25a)를 따라 볼록한 형상을 가질 수 있으면, 따라서 상부 절연층(47)의 상부면에서 발생되는 내부 전반사를 감소시킬 수 있다.
상기 상부 절연층(47)은 또한 반도체 적층 구조체(30)의 측면을 덮어 반도체 적층 구조체(30)를 외부 환경으로부터 보호할 수 있다. 나아가, 상기 상부 절연층(47)은 반도체 적층 구조체(30)를 노출시키는 개구부를 가질 수 있으며, 상기 전극 연장부(51a)는 상기 개구부 내에 위치하여 반도체 적층 구조체(30)에 접촉할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 5를 참조하면, 앞서 도 1 내지 도 4를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 지지기판(60)이 특정 재료들의 적층 구조를 갖는 것에 차이가 있다.
상기 지지기판(60)은 지지기판(60)의 중앙에 위치하는 제1 금속층(64), 제1 금속층(64)의 아래 위에 서로 대칭하여 배치된 제2 금속층(62, 66)을 포함하여 구성된다. 제1 금속층(64)은 예컨대, 텅스텐(W) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 제2 금속층(62, 66)은 제1 금속층(64)에 비해 열팽창 계수가 더 높은 재질로서, 예컨대, 구리(Cu)를 포함할 수 있다. 제1 금속층(64)과 제2 금속층(62, 66) 사이에는 접합층(63, 65)이 형성되어 있다. 아울러, 본딩 메탈(43)과 제2 금속층(62)사이에도 접합층(61)이 형성되어 있다. 이들 접합층(61, 63, 65)은 Ni, Ti, Cr, Pt 중 중 적어도 하나를 포함할 수 있다. 아울러, 제1 금속층(64) 아래에 위치하는 제2 금속층(66)의 하면에는 접합층(67)을 통하여 하부 본딩 메탈(68)이 형성될 수 있다. 하부 본딩 메탈(68)은 지지기판(60)과 반도체 적층 구조체(30) 사이에 개재된 본딩 메탈(43)에 대칭하는 구조로서, 본딩 메탈(43)과 동일한 재질로 이루어질 수 있으며, 예컨대 Au 또는 Au-Sn(80/20wt%)일 수 있다. 하부 본딩 메탈(68)은 지지기판(60)을 전자회로 또는 PCB 기판에 부착하기 위해 사용될 수 있다.
본 실시예에 있어서, 지지기판(60)은 제1 금속층(64)과 제1 금속층(64)의 상하면에 서로 대칭하여 형성된 제2 금속층(62, 66)을 포함하는 구조를 가진다. 제1 금속층(64)을 구성하는 예컨대, 텅스텐(W) 또는 몰리브덴(Mo)은 제2 금속층(62, 66)을 구성하는 예컨대, 구리(Cu)에 비하여 상대적으로 낮은 열팽창 계수 및 상대적으로 높은 강도를 갖는다. 제1 금속층(64)의 두께는 제2 금속층(62, 66)의 두께에 비하여 더 두껍게 형성된다. 이에 따라, 제1 금속층(64)의 상하면에 제2 금속층(62, 66)을 형성하는 것이, 그 반대 구조(제2 금속층의 상하면에 제1 금속층이 형성되는 구조)를 가지는 것보다 공정에 있어서 훨씬 더 바람직하다. 또한, 지지기판(60)이 성장 기판과 반도체 적층 구조체(30)의 열팽창 계수와 유사한 열팽창 계수를 갖도록 하기 위해, 제1 금속층(64)의 두께와 제2 금속층(62, 66)의 두께가 적절하게 조절될 수 있다.
지지기판(60)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다. 본딩 메탈(43)은 예컨대 Au 또는 Au-Sn(80/20wt%)으로 공융 본딩을 이용하여 형성될 수 있다. 이와 달리, 상기 지지기판(60)은 장벽 금속층(35) 상에서 도금 또는 증착되어 형성될 수 있다. 예컨대, 상기 지지 기판(60)은 정류기를 사용하여 금속을 석출하는 전해 도금 방식, 환원제를 사용하여 금속을 석출하는 무전해 도금 방식으로 도금될 수 있고, 열증착, 전자선증착, 스퍼터링, 화학기상증착 등의 방식으로 증착될 수 있다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 상기 단면도들은 도 1의 절취선 A-A를 따라 취해진 단면도에 대응한다.
도 6을 참조하면, 질화갈륨 기판(21) 상에 희생 물질의 패턴(23)이 형성된다. 상기 희생 물질의 패턴(23)은 질화갈륨계 반도체층(예컨대, n형 반도체층(25))에 대해 식각 선택비를 갖는 물질로 형성되며, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 희생 물질의 패턴(23)은 스트라이프 패턴, 메쉬 패턴 또는 아일랜드 패턴으로 형성될 수 있다. 이러한 패턴은 도 1 내지 도 4를 참조하여 설명한 발광 다이오드의 오목부(25b)에 대응하는 형상을 갖는다.
상기 희생 물질의 패턴(23)이 형성된 질화갈륨 기판(21) 상에 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 상기 n형 및 p형 반도체층들(25, 29)은 각각 단일층 또는 다중층으로 형성될 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다. 상기 질화갈륨 기판(21) 상에 성장함으로써 상기 반도체층들(25, 27, 29)은 약 5×106/㎠ 이하의 전위 밀도를 갖도록 형성될 수 있다.
상기 화합물 반도체층들은 질화갈륨 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N으로 형성될 수 있으며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 기판(21) 상에 성장될 수 있다.
도 7을 참조하면, 상기 반도체 적층 구조체(30) 상에 반사 금속층(31)이 형성된다. 반사 금속층(31)은 반도체 적층 구조체(30)를 노출시키는 홈을 갖는다. 예컨대, 상기 반사 금속층(31)은 복수개의 판으로 이루어질 수 있으며, 복수개의 판들 사이에 홈이 형성될 수 있다(도 1 참조).
이어서, 상기 반사 금속층(31)을 덮는 중간 절연층(33)이 형성된다. 중간 절연층(33)은 상기 반사 금속층 내의 홈을 채우고, 상기 반사 금속층의 측면 및 가장자리를 덮는다. 또한, 상기 중간 절연층(33)은 반사 금속층(31)을 노출시키는 개구부들을 갖는다. 중간 절연층(33)은 실리콘 산화막 또는 실리콘 질화막을 형성될 수 있으며, 굴절률이 서로 다른 절연층들을 반복 적층함으로써 분포 브래그 반사기로 형성될 수도 있다.
상기 중간 절연층(33) 상에 장벽금속층(35)이 형성된다. 장벽 금속층(35)은 중간 절연층(33)에 형성된 개구부를 채워 반사 금속층(31)에 접속될 수 있다.
도 8을 참조하면, 상기 장벽 금속층(35) 상에 지지기판(41)이 부착된다. 지지기판(41)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다. 이와 달리, 상기 지지기판(41)은 장벽 금속층(35) 상에서 도금되어 형성될 수 있다.
그 후, 상기 질화갈륨 기판(21)이 제거되어 반도체 적층 구조체(30)의 n형 반도체층(25) 표면이 노출된다.
종래 사파이어 기판을 성장 기판으로 사용할 경우, 사파이어 기판은 그 위에 성장된 반도체층들(25, 27, 29)과 물성이 다르기 때문에, 기판과 반도체층들 사이의 계면을 이용하여 사파이어 기판이 쉽게 분리될 수 있다. 그러나, 질화갈륨 기판(21)을 성장기판으로 사용한 경우, 질화갈륨 기판(21)과 그 위에 성장된 반도체층들(25, 27, 29)은 동종의 재료이므로, 기판(21)과 반도체층들(25, 27, 29) 사이의 계면을 이용하여 기판(21)을 분리하는 것이 곤란하다.
본 발명에서는 상기 질화갈륨 기판(21)을 연마(grinding)에 의해 제거할 수 있다. 나아가, 상기 연마에 더하여 화학적 기계적 폴리싱(CMP)과 같은 폴리싱이 수행될 수 있으며, 또한 유도결합플라즈마 반응 이온 식각(ICP-RIE) 기술을 이용하여 정밀하게 제거할 수 있다.
본 실시예에 있어서, 희생물질의 패턴(23)이 질화갈륨 기판(21)과 반도체층들(25, 27, 29) 사이에 위치하므로, 상기 희생물질의 패턴(23)의 노출 여부를 확인하여 질화갈륨 기판(21)이 제거되는 것을 쉽게 확인할 수 있다.
도 9를 참조하면, 희생물질의 패턴(23)이 제거되어 돌출부(25a)와 오목부(25b)의 주 패턴이 형성된다. 상기 희생물질의 패턴(23)은 식각 선택비를 이용하여 습식 식각 또는 건식 식각에 의해 제거될 수 있다. 이때, 상기 돌출부(25a)의 측면 형상은 식각 공정에 의해 변형될 수도 있다.
도 10을 참조하면, 희생물질의 패턴(23)이 제거된 후, 마스크 패턴(45)이 형성된다. 상기 마스크 패턴(45)은 향후 n-전극 패드 및 전극 연장부가 형성될 영역을 덮는다.
이어서, 상기 n형 반도체층(25) 표면을 습식 식각하여 돌출부(25a)와 오목부(25b)에 거칠어진 표면(25r)을 형성한다. 상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행될 수 있으며, 이에 따라, 표면 거칠기(Ra)가 대략 0.1~1um 인 거칠어진 표면이 형성될 수 있다.
일반적으로, N면(N-face)을 광전화학(PEC) 식각 기술을 이용하여 식각함으로써 1um를 초과하는 콘들이 형성된다. 그러나 질화갈륨 기판 상에 성장된 반도체층들은 전위와 같은 결정 결함이 대단히 적기 때문에 PEC 기술을 이용하여 콘들을 형성하는 것이 곤란하다. 이에 반해, KOH 또는 NaOH의 보일링 용액을 이용함으로써 적어도 1um 이하의 콘들 혹은 거칠어진 표면을 형성할 수 있다.
그 후, 상기 마스크 패턴(45)은 제거되며, 마스크 패턴(45)이 위치하는 n형 반도체층(25) 표면은 평평한 표면을 유지한다.
한편, 상기 반도체 적층 구조체(30)를 패터닝하여 칩 분할 영역이 형성되고, 상기 중간 절연층(33)이 노출된다. 칩 분할 영역은 거칠어진 표면(25r)을 형성하기 전 또는 후에 형성될 수 있다.
도 11을 참조하면, 돌출부(25a) 및 오목부(25b)를 포함하는 주 패턴 및 거칠어진 표면(25r)이 형성된 n형 반도체층(25) 상에 상부 절연층(47)을 형성한다. 상부 절연층(47)은 돌출부(25a)를 따라 형성되어 볼록면을 갖는다. 상기 상부 절연층(47)은 n-전극 패드(51)가 형성될 평평한 표면을 덮는다. 상기 상부 절연층(47)은 또한 칩 분할 영역에 노출된 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 다만, 상기 상부 절연층(47)은 전극 연장부(51a)가 형성될 영역의 평평한 표면을 노출시키는 개구부(47a)를 갖는다.
이어서, 상기 상부 절연층(47) 상에 n-전극 패드(51)를 형성함과 아울러, 상기 개구부(47a) 내에 전극 연장부를 형성한다. 전극 연장부는 n-전극 패드(51)로부터 연장하며, 반도체 적층 구조체(30)에 전기적으로 접속한다.
그 후, 칩 분할 영역을 따라 개별 칩으로 분할함으로써 발광 다이오드가 완성된다(도 2 참조).
도 12는 도 5의 발광 다이오드 제조 방법을 설명하기 위한 단면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 다이오드 제조 방법은 도 6 내지 도 11을 참조하여 설명한 발광 다이오드 제조 방법과 유사하나, 특정 재료 및 구조의 지지기판(60)을 형성하는 것에 차이가 있다.
우선, 도 6을 참조하여 설명한 바와 같이, 질화갈륨 기판(21) 상에 희생물질의 패턴(23)이 형성되고, n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 그 후, 도 7을 참조하여 설명한 바와 같이, 상기 반도체 적층 구조체(30) 상에 반사 금속층(31), 중간 절연층(33) 및 장벽 금속층(35)이 형성된다.
이어서, 상기 장벽 금속층(35) 상에 지지기판(60)이 부착된다. 지지기판(60)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다.
지지기판(60)은, 도 5를 참조하여 설명한 바와 같이, 지지기판(60)의 중앙에 위치하는 제1 금속층(64), 제1 금속층(64)의 아래 위에 서로 대칭하여 배치된 제2 금속층(62, 66)을 포함한다. 제1 금속층(64)은 예컨대, 텅스텐(W) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 제2 금속층(62, 66)은 제1 금속층(64) 보다 열팽창 계수가 더 높은 재질로서, 예컨대, 구리(Cu)를 포함할 수 있다. 제1 금속층(64)과 제2 금속층(62, 66) 사이에는 접합층(63, 65)이 형성되어 있다. 아울러, 본딩 메탈(43)과 제2 금속층(62) 사이에도 접합층(61)이 형성되어 있다. 이들 접합층(61, 63, 65)은 Ni, Ti, Cr, Pt 중 중 적어도 하나를 포함할 수 있다. 아울러, 제2 금속층(66)의 하면에는 접합층(67)을 통하여 하부 본딩 메탈(68)이 형성될 수 있다. 하부 본딩 메탈(68)은 지지기판(60)을 전자회로 또는 PCB 기판에 부착하기 위해 사용될 수 있다.
본 실시예에 있어서, 지지기판(60)은 제1 금속층(64)과 제1 금속층(64)의 상하면에 서로 대칭하여 형성된 제2 금속층(62, 66)을 포함하는 구조를 가진다. 제1 금속층(64)을 구성하는 예컨대, 텅스텐(W) 또는 몰리브덴(Mo)은 제2 금속층(62, 66)을 구성하는 예컨대, 구리(Cu)에 비하여 상대적으로 낮은 열팽창 계수 및 상대적으로 높은 강도를 갖는다. 제1 금속층(64)의 두께는 제2 금속층(62, 66)의 두께에 비하여 더 두껍게 형성된다. 또한, 지지기판(60)이 성장 기판과 반도체 적층 구조체(30)의 열팽창 계수와 유사한 열팽창 계수를 갖도록 하기 위해, 제1 금속층(64)의 두께와 제2 금속층(62, 66)의 두께가 적절하게 조절될 수 있다.
이러한 지지 기판(60)의 구조에 의해 지지기판(60)의 접합에 따른 열 공정시 또는 그 이후 공정에서 질화갈륨 기판(21), 반도체 적층 구조체(30), 지지기판(60) 사이의 열팽창계수 차이에 따른 스트레스를 효과적으로 완화시킬 수 있어 화합물 반도체층의 손상 및 휨 현상을 억제할 수 있다.
지지기판(60)을 접합하기 위하여는 고온의 분위기가 필요하며, 접합이 용이하게 이루어지게 하기 위하여 압력이 가해질 수 있다. 이러한 압력은 고온의 챔버 상부에 배치된 압력 인가 판(pressure applying plate)을 이용하여 접합공정 중에만 가해질 수 있으며, 접합 이후에는 압력이 제거될 수 있다.
또는, 압력은 지지기판(60)과 성장 기판(21)을 양쪽에서 고정시켜 주는 홀더에 의해 인가될 수 있으며, 따라서 압력은 고온 분위기의 챔버와는 별도로 인가될 수 있다. 이에 따라, 지지기판(60)을 접합한 후, 상온에서도 압력이 유지될 수 있다.
한편, 지지기판(60)은 예컨대 도금 기술을 사용하여 장벽 금속층(35) 상에 형성될 수도 있다.
지지기판(60)이 형성된 후, 도 8을 참조하여 설명한 바와 같이, 상기 질화갈륨 기판(21)이 제거되어 반도체 적층 구조체(30)의 n형 반도체층(25) 표면이 노출된다. 이어서, 도 9 내지 11을 참조하여 설명한 바와 같이, 희생물질의 패턴(23)이 제거되고 거칠어진 표면(25r)이 형성되며, 상부 절연층(47), n-전극 패드(51) 및 전극 연장부(51a)가 형성되고 개별 칩으로 분할됨으로써 도 5의 발광 다이오드가 완성된다.
본 실시예에 있어서, 질화갈륨 기판(21) 상에 희생물질의 패턴(23)을 형성하여 돌출부(25a) 및 오목부(25b)를 포함하는 주 패턴을 형성하는 것에 대해 설명하였다. 희생물질의 패턴(23)을 사용함으로써 질화갈륨계 반도체층을 수평 성장 기술을 이용하여 성장시킬 수 있으며, 따라서 반도체 적층 구조체 내의 전위 밀도를 더욱 낮출 수 있다.
그러나 본 발명은 희생물질의 패턴(23)을 이용하여 주 패턴을 형성하는 것에 한정되는 것은 아니며, 사진 및 식각 기술을 이용하여 주 패턴을 형성할 수도 있다.
즉, 희생물질의 패턴(23)을 형성하지 않고, 질화갈륨 기판(21) 상에 직접 반도체층들(25, 27, 29)을 성장시켜 반도체 적층 구조체(30)를 형성한다. 그 후 반도체 적층 구조체(30) 상에 지지기판(41)을 부착한 후, 질활갈륨 기판(21)을 제거하여 반도체 적층 구조체(30)를 노출시킨다. 이어서, 상기 노출된 반도체 적층 구조체(30)를 사진 및 식각 기술을 이용하여 패터닝함으로써 돌출부(25a)와 오목부(25b)를 갖는 주 패턴을 형성할 수 있다. 그 후, 도 10 및 11을 참조하여 설명한 바와 같은 공정을 거쳐 개별 발광 다이오드가 완성될 수 있다.
여기서, 상기 질화갈륨 기판(21)은 반도체층들(25 27, 29)과 동종이므로, 종래의 사파이어 기판 제거 기술을 이용할 수 없다. 따라서,상기 질화갈륨 기판(21)을 연마(grinding)에 의해 1차로 제거하고 다시 유도결합플라즈마 반응 이온 식각(ICP-RIE) 기술을 이용하여 정밀하게 제거하는 방법을 사용한다. 또한, 상기 연마에 더하여 화학적 기계적 폴리싱(CMP)과 같은 폴리싱이 수행될 수 있으며, 그 후 반응 이온 식각 기술을 이용하여 질화갈륨 기판(21)이 제거될 수 있다.
나아가, 희생 물질의 패턴(23)을 형성하지 않으므로, 질화갈륨 기판(21)의 제거 여부를 확인하기 곤란하다. 따라서, 본 실시예에서는, 상기 n형 반도체층(25)의 노출 여부를 확인하기 위한 검사가 별도로 수행될 수 있다. 예컨대, 연마 후, 폴리싱 후 또는 반응 이온 식각 공정 후에 노출된 표면의 면저항을 측정할 수 있으며, 면저항 측정을 통해 n형 반도체층(25)의 노출 여부를 확인할 수 있다. 이러한 검사 결과를 바탕으로, 질화갈륨 기판(21)의 제거 공정을 정밀하게 수행할 수 있다.
도 13은 종래의 사파이어 기판 상에 성장된 반도체 적층 구조체와 질화갈륨 기판 상에 성장된 반도체 적층 구조체의 드룹(droop)을 설명하기 위한 그래프이다. 350um×350um 크기의 발광 다이오드를 제작하여 전류에 따른 광 출력을 측정하였으며, 이 측정값을 이용하여 전류에 따른 외부 양자효율의 변화를 표준화하여 나타내었다. 전류는 펄스 형태로 인가하여 각 전류에서 광 출력을 측정하였다. 드룹은 최대 외부양자효율에 대해 감소된 외부양자효율의 값으로 나타내진다.
도 13을 참조하면, 사파이어 기판에서 성장된 반도체 적층 구조체나 질화갈륨 기판에서 성장된 반도체 적층 구조체는, 전류가 약 40mA까지 증가하는 동안에는 광 출력에 유의미한 차이를 보이지 않았지만, 40mA를 초과하면서 광 출력에서 차이가 증가하였다. 전류 350mA에서 드룹을 계산한 결과, 사파이어 기판에서 성장된 반도체 적층 구조체는 약 27%(-0.27)의 드룹을 나타내었으나, 질화갈륨 기판에서 성장된 반도체 적층 구조체는 약 17%(-0.17)의 드룹을 나타내었다.
따라서, 질화갈륨 기판에서 성장된 반도체 적층 구조체를 이용하여 수직형 구조의 발광 다이오드를 제작함으로써 20% 미만의 드룹을 나타내는 발광 다이오드를 제공할 수 있을 것이다.
도 14는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 15a 및 도 15b는 본 발명의 다른 실시예에 따른 발광 다이오드의 광 추출 면을 보여주는 사진들이다.
도 16은 본 발명의 다른 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 파워를 비교하는 그래프이다.
도 14를 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드는 지지기판(41), 본딩 금속층(120), 중간 절연층(33), 반사 금속층(31), 반도체 적층 구조체(30), 돌출부 및 오목부를 포함하는 주 패턴, 거칠어진 표면, 상부 절연층(47) 및 n-전극 패드(51)를 포함할 수 있다.
상기 반도체 적층 구조체(30)는 p형 반도체층(29), 활성층(27) 및 n형 반도체층(25)을 포함할 수 있다.
상기 지지기판(41)은 상기 반도체 적층 구조체(30)을 지지하는 역할을 한다. 또한, 상기 지지기판(41)은 상기 발광 다이오드, 특히, 상기 반도체 적층 구조체(30)에 전원을 공급하는 역할, 즉, 상기 발광 다이오드의 전극으로 동작할 수 있다. 그로므로 상기 지지기판(41)은 도전성 기판일 수 있다.
또한, 상기 지지기판(41)이 전극으로 동작하지 하지 않을 경우에는, 상기 지지기판(41)은 세라믹 기판 등과 같은 절연성 기판일 수도 있다.
본딩 금속층(120)은 본딩 메탈과 장벽 금속층을 포함할 수 있다. 따라서, 상기 본딩 금속층(120)은 상기 지지기판(41)과 상기 지지기판(41) 상에 위치하는 상기 중간 절연층(33) 또는 반도체 적층 구조체(30) 사이에 개재되어 이들을 결합하는 역할을 할 수 있다. 또한, 상기 본딩 금속층(120)은 상기 지지기판(41)으로부터 금속원소들이 반사 금속층(31)으로 확산되는 것을 방지하여 반사 금속층(31)의 반사도를 유지시키는 역할을 할 수 있다.
상기 중간 절연층(33)은 상기 본딩 금속층(120)과 상기 반도체 적층 구조체(30) 사이에 구비된다.
상기 중간 절연층(33)은 이후 설명하는 바와 같이 상기 발광 다이오드를 제조하는 공정 중에 상기 반도체 적층 구조체(30)를 형성하기 위한 복수의 반도체층의 식각 종료 시점을 알려주는 역할을 한다.
상기 중간 절연층(33)은 상기 반도체 적층 구조체(30)와 다른 물질로 이루어지며, 바람직하게는 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다.
한편, 상기 본딩 금속층(120)과 상기 중간 절연층(33) 사이에는 쇼트키 베리어 금속층(미도시)을 더 포함할 수 있다.
상기 반사 금속층(31)은 상기 본딩 금속층(120)과 상기 반도체 적층 구조체(30) 사이에 구비된다. 이때, 상기 중간 절연층(33)은 오픈된 영역을 구비하며, 상기 중간 절연층(33)의 오픈된 영역 내에 상기 반사 금속층(31)이 채워지는 형태로 구비될 수 있다. 즉, 상기 중간 절연층(33)과 반사 금속층(31)은 하나의 층을 이루어 구비될 수 있다.
상기 반사 금속층(31)은 상기 n형 반도체층(25)과 오믹 접촉하는 물질을 포함하여 구비될 수 있다. 예컨대, 상기 n형 반도체층(25)이 P형 반도체인 경우, 상기 반사 금속층(31)은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 텅스텐(W), 티탄(Ti), 은(Ag) 또는 금(Au)을 포함하는 물질로 형성될 수 있다.
상기 반도체 적층 구조체(30)는 p형 반도체층(29), 활성층(27) 및 n형 반도체층(25)을 포함할 수 있으며, 상기 반사 금속층(31) 상에 상기 p형 반도체층(29)이 위치되고, 상기 p형 반도체층(29) 상에 상기 활성층(27)이 위치되고, 상기 활성층(27) 상에 n형 반도체층(25)이 위치될 수 있다.
또한, 상기 반도체 적층 구조체(30)는 초격자층(미도시) 또는 전자 브로킹층(미도시)을 더 포함할 수 있다. 이때, 상기 반도체 적층 구조체(30)는 상기 활성층(27)을 제외한 다른 층들은 생략될 수 있다.
상기 n형 반도체층(25)은 제1형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있다. 상기 n형 반도체층(25)은 N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있다. 또한, 상기 n형 반도체층(25)은 단일층 또는 다중층, 예컨대, 상기 n형 반도체층(25)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.
상기 활성층(27)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(27)은 단일층 또는 복수층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(27)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 p형 반도체층(29)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있다. 상기 p형 반도체층(29)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 p형 반도체층(29)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 p형 반도체층(29)은 초격자 구조로 이루어질 수 있다.
상기 초격자층(미도시)은 상기 n형 반도체층(25)과 활성층(27) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(미도시)은 상기 활성층(27)을 형성하기 이전에 형성되어 상기 활성층(27)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(27)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(27)의 결정성을 우수하게 하는 역할을 할 수 있다.
상기 전자 브로킹층(미도시)은 상기 활성층(27)과 p형 반도체층(29) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.
상기 돌출부는 마이크로 콘(161)을 포함할 수 있다. 이하 본 실시예에서는, 마이크로 콘(161)을 포함하는 발광 다이오드를 중심으로 설명한다.
상기 마이크로 콘(161)은 상기 반도체 적층 구조체(30)의 일 표면인 광 추출 면에 복수 개로 구비될 수 있다. 즉, 상기 마이크로 콘(161)은 상기 반도체 적층 구조체(30)의 n형 반도체층(25) 또는 p형 반도체층(29)의 일 표면에 구비될 수 있다. 본 발명의 일 실시 예에서는 상기 마이크로 콘(161)이 상기 n형 반도체층(25)의 표면에 구비되는 것을 도시하고 이를 참조하여 설명하고 있다.
이때, 상기 마이크로 콘(161)들은 상기 n형 반도체층(25)의 일부 영역에는 구비되지 않을 수 있다. 즉, 상기 마이크로 콘(161)들은 상기 n-전극 패드(51)와 대응하는 영역, 바람직하게는 상기 n-전극 패드(51)와 접촉하는 상기 n형 반도체층(25)의 일정 영역의 표면에는 구비되지 않을 수 있다. 다만, 본 발명은 이에 한정되지 않는다.
상기 마이크로 콘(161)은 도 15a 및 도 15b에서 보여 주는 바와 같이 그 윗면(161a)은 원형이고, 그 아랫면(161b)은 육각형인 기둥체로 이루어질 수 있다.
상기 마이크로 콘(161)은 상기 윗면(161a)과 아랫면(161b)을 연결하는 기둥면(161c)을 포함하며, 상기 기둥면(161c)은 그 단면이 경사진 형태로 구비되어 있을 수 있다.
상기 마이크로 콘(161)은 상기 반도체 적층 구조체(30)의 일 표면에 복수 개로 구비되되, 상기 마이크로 콘(161)들 중 어느 하나의 마이크로 콘(161)은 여섯 개의 마이크로 콘(161)에 의해 둘러싸인 형태로 구비될 수 있다.
이때, 상기 마이크로 콘(161)들은 그 윗면(161a)의 평균 직경이 3㎛으로 이루어질 수 있다.
또한, 상기 마이크로 콘(161)들 중 어느 하나와 이와 이웃하는 마이크로 콘(161)의 중심점 사이의 평균 이격 거리는 6㎛이고, 상기 마이크로 콘(161)들의 평균 높이는 3㎛로 이루어질 수 있다.
상기 거칠어진 표면은 서브 마이크로 콘(164)을 포함할 수 있다. 이하 본 실시예에서는, 서브 마이크로 콘(164)을 포함하는 발광 다이오드를 설명한다.
상기 서브 마이크로 콘(164)은 상기 마이크로 콘(161)의 윗면(161a)에 복수 개로 구비될 수 있다. 또한, 상기 서브 마이크로 콘(164)은 상기 마이크로 콘(161)들 사이에 하나 또는 두 개가 구비될 수 있다.
즉, 도 15b에 도시된 바와 같이 상기 서브 마이크로 콘(164)은 상기 마이크로 콘(161)의 윗면(161a)에 적어도 하나 이상, 바람직하게는 복수 개로 구비되고, 상기 마이크로 콘(161)들 사이, 즉 어느 하나의 마이크로 콘(161)과 상기 어느 하나의 마이크로 콘(161)을 둘러싸고 있는 여섯 개의 마이크로 콘(161) 사이에는 하나 또는 두 개가 구비될 수 있다.
이때, 상기 서브 마이크로 콘(164)은 그 평균 높이가 0.5㎛ 이하일 수 있다.
상기 상부 절연층(47)은 상기 반도체 적층 구조체(30)을 구비한 상기 지지기판(41)의 일 표면 상에 구비될 수 있다. 이때, 상기 상부 절연층(47)은 상기 반도체 적층 구조체(30)의 일 표면뿐만 아니라 측면 역시 덮어 상기 반도체 적층 구조체(30)이 외부로 노출되지 않도록 하여 상기 반도체 적층 구조체(30)을 보호하는 역할을 할 수 있다.
상기 상부 절연층(47)은 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막으로 이루어질 수 있다. 한편, 상기 상부 절연층(47)은 상기 n형 반도체층(25)의 일정 영역을 노출시키는 개구부(172)를 구비할 수 있다.
상기 상부 절연층(47)에 의해 노출되는 상기 제1형 반도체 적층 구조체(30)의 일정 영역에는 상기 마이크로 콘(161) 또는 서브 마이크로 콘(164)은 구비되지 않을 수 있다.
상기 n-전극 패드(51)는 상기 개구부(172)를 통해 상기 n형 반도체층(25)과 접촉하여 구비될 수 있다. 상기 n-전극 패드(51)는 와이어(미도시) 또는 배선(미도시)과 연결되어 외부 전원을 공급하는 역할을 할 수 있다.
그러므로 본 발명의 일 실시 예에 따른 발광 다이오드는 상기 반도체 적층 구조체(30) 중 어느 일 표면, 바람직하게는 상기 반도체 적층 구조체(30)의 활성층(27)에서 발광된 광이 외부로 추출되는 면, 즉, 광 추출 면(본 실시 예에서는 n형 반도체층(25)의 일 표면)에 그 윗면(161a)은 원형이고, 그 아랫면(161b)은 육각형인 복수 개의 마이크로 콘(161)을 구비하되, 상기 마이크로 콘(161)들은 어느 하나의 마이크로 콘(161)을 여섯 개의 마이크로 콘(161)으로 감싸는 형태로 구비되어 있는 것을 특징으로 하며, 상기 서브 마이크로 콘(164)을 구비하되, 상기 마이크로 콘(161)의 윗면(161a)에는 복수 개의 서브 마이크로 콘(164)이 구비되며, 상기 어느 하나의 마이크로 콘(161)과 이를 감싸는 형태로 구비된 여섯 개의 마이크로 콘(161) 사이에 하나 또는 두 개의 서브 마이크로 콘(164)이 구비되어 있는 것을 특징으로 하고 있다.
이와 같은 본 발명의 일 실시 예에 따른 발광 다이오드는 도 16에 도시된 바와 같이 종래 기술에 의한 발광 다이오드에 비해 광 추출 효율이 높다는 것을 알 수 있다.
즉, 종래 기술에 의한 발광 다이오드들은 평균 460mW의 파워(Po)를 나타내는 반면, 본 발명의 일 실시 예에 따른 발광 다이오드들은 평균 520mW의 파워를 나타내는 것으로 보이므로 본 발명의 일 실시 예에 따른 발광 다이오드들은 종래 기술에 비해 약 60mW 정도의 높은 파워를 나타낸다는 것을 알 수 있다.
이때, 상기 종래 기술에 의한 발광 다이오드들은 본 발명의 일 실시 예에 따른 발광 다이오드들과 비교하여 상기 마이크로 콘(161)과 서브 마이크로 콘(164)이 구비되지 않은 형태의 발광 다이오드이다.
그러므로 본 발명의 일 실시 예에 따른 발광 다이오드는 종래 기술에 의한 발광 다이오드에 비해 광 추출 효율이 높으며, 이는 상기에서 상술한 바와 같이 광 추출 표면에 구비된 상기 마이크로 콘(161) 및 서브 마이크로 콘(164)에 의해서이다. 상기 마이크로 콘(161) 및 서브 마이크로 콘(164)은 상기 광 추출 표면에 도달한 광이 외부로 용이하게 추출되도록 되도록 하는 역할을 하기 때문이다.
도 17 내지 도 23은 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법을 보여주는 단면도들이다.
도 17을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드는 우선 성장 기판(22) 상에 반도체 적층 구조체(30)를 형성하기 위한 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 복수의 반도체층을 형성한다.
이때, 상기 성장 기판(22)은 사파이어 기판, 유리 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으나, 바람직하게는 상기 성장 기판(22)은 질화갈륨 기판일 수 있다. 또한, 상기 복수의 반도체층은 버퍼층(미도시), 초격자층(미도시) 또는 전자 브로킹층(미도시)을 포함할 수 있다.
도 18을 참조하여 설명하면, 상기 복수의 반도체층, 바람직하게는 상기 p형 반도체층(29) 상에 중간 절연층(33) 및 반사 금속층(31)을 형성할 수 있다.
상기 중간 절연층(33)은 상기 p형 반도체층(29) 상의 일정 영역 상에 형성되되, 상기 p형 반도체층(29)을 포함하는 상기 복수의 반도체층을 식각하여 상기 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)을 형성함에 있어, 상기 복수의 반도체층의 식각 종료 시점을 알려 주는 역할을 하며, 상기 복수의 반도체층과는 다른 물질, 예컨대, 실리콘 산화물로 형성할 수 있다.
이때, 상기 중간 절연층(33)은 오픈 영역을 구비하며, 상기 오픈 영역 내에는 상기 반사 금속층(31)을 형성할 수 있다. 상기 반사 금속층(31)은 상기 p형 반도체층(29)과 오믹으로 결합되는 물질로 상기 중간 절연층(33)의 오픈 영역을 채움으로써 형성할 수 있다.
이어서, 지지기판(41)을 준비하고, 상기 지지기판(41)을 상기 중간 절연층(33)과 반사 금속층(31)이 형성된 상기 성장 기판(22)의 일 표면에 형성한다.
이때, 상기 지지기판(41)의 형성은 상기 지지기판(41)과 상기 반사 금속층(31)이 전기적으로 연결되면서 상기 지지기판(41)이 상기 중간 절연층(33) 또는 반사 금속층(31)에 물리적으로 체결될 수 있는 물질을 포함하는 본딩 금속층(120)에 의해 본딩할 수 있다.
도 19을 참조하여 설명하면, 상기 지지기판(41)을 상기 본딩 금속층(120)으로 상기 p형 반도체층(29)을 포함하는 복수의 반도체층 상에 본딩한 후, 상기 성장 기판(110)을 상기 n형 반도체층(25)을 포함하는 복수의 반도체층으로부터 분리한다.
이때, 상기 성장 기판(110)과 상기 n형 반도체층(25) 사이에 다른 층, 예컨대, 버퍼층(미도시)이 형성되어 있는 경우, 상기 성장 기판(110)을 상기 버퍼층(미도시)로부터 분리한다.
이어서, 상기 복수의 반도체층 중, 상기 n형 반도체층(25)의 일 표면을 노출시킨다. 이때, 상기 n형 반도체층(25)의 일 표면을 노출시키는 공정은 상기 n형 반도체층(25)의 일 표면 상에 버퍼층(미도시) 등이 잔류하는 경우, 이를 제거하는 공정뿐만 아니라 상기 n형 반도체층(25)의 일 표면의 거칠기가 거친 경우, 평탄화하는 공정을 포함할 수 있다.
이어서, 상기 n형 반도체층(25)의 일 표면 상에 포토레지스트 패턴(310)을 형성한다.
이때, 상기 포토레지스트 패턴(310)은 원형의 오픈 영역을 갖는 패턴으로 구비될 수 있다. 상기 포토레지스트 패턴(310)의 오픈 영역은 이후 형성되는 마이크로 콘(161)의 윗면(161a)과 대응되므로, 상기 포토레지스트 패턴(310)의 오픈 영역은 원형으로 형성되며, 그 직경 역시 상기 마이크로 콘(161)의 윗면(161a)의 직경에 대응되도록 형성되는 것이 바람직하다.
상기 포토레지스트 패턴(310)이 형성된 상기 n형 반도체층(25) 상에 금속 물질층(320)을 형성한다.
상기 금속 물질층(320)은 금속 물질을 포함하는 단일층 또는 다중층으로 이루어질 수 있으며, 바람직하게는 Ti층/Ni층을 포함하는 금속 물질로 이루어질 수 있다. 이때, 상기 Ti층은 500Å의 두께로 형성되고, 상기 Ni층은 5000Å의 두께로 형성될 수 있다.
도 20을 참조하여 설명하면, 상기 포토레스트 패턴(310)이 형성된 상기 n형 반도체층(25) 상에 금속 물질층(320)을 형성한 후, 상기 포토레지스트 패턴(310)을 리프트 오프법으로 제거하여 상기 금속 물질층(320)을 금속 패턴(330)으로 형성한다.
즉, 상기 금속 패턴(330)은 상기 리프트 오프법으로 상기 포토레지스트 패턴(310) 및 상기 포토레시트 패턴(310) 상에 형성된 금속 물질층(330)을 제거하고, 상기 포토레지스트 패턴(310)의 오픈 영역(312)에 형성된 금속 물질층(310)은 남김으로써 형성될 수 있다. 따라서, 상기 금속 패턴(330)은 일정 직격을 갖는 원형 패턴으로 형성될 수 있다.
도 21을 참조하여 설명하면, 상기 금속 패턴(330)을 마스크로 하여 상기 n형 반도체층(25)을 건식 식각하여 윗면(161a)은 원형이고, 아랫면(161b)은 육각형인 기둥체인 마이크로 콘(161)을 형성한다.
이때, 상기 마이크로 콘(161)은 상기 마스크 패턴(330)으로 상기 n형 반도체층(25)을 건식 식각하여 형성되는데, 식각 깊이가 길어질 수록 식각 너비는 좁아져 도 21에 도시된 바와 같이 이웃하는 상기 마이크로 콘(161)들의 상기 기둥면(161c)이 서로 만나는 형태로 구비될 수 있다.
이때, 상기 금속 패턴(330)은 상기 n형 반도체층(25)의 식각과 함께 식각되어 얇은 두께의 잔류 금속 패턴(350)을 형성할 수 있으며, 상기 금속 패턴(330)의 두께를 조절하여 상기 잔류 금속 패턴(350)이 남아 있지 않도록 할 수도 있으며, 상기 잔류 금속 패턴(350)이 두꺼운 두께로 잔류하게 할 수도 있다.
도 22를 참조하여 설명하면, 상기 금속 패턴(330)을 이용하여 상기 마이크로 콘(161)을 형성한 후, 상기 잔류 금속 패턴(350)을 제거한다.
이어서, 상기 마이크로 콘(161)이 형성된 n형 반도체층(25)의 일 표면을 습식 식각하여 서브 마이크로 콘(164)을 형성하는 공정을 진행할 수 있다. 상기 습식 식각은 PEC(Photoelectrochemical) 식각일 수 있다.
이때, 상기 서브 마이크로 콘(164)은 상기 마이크로 콘(161)의 윗면(161a)에 적어도 하나, 바람직하게는 복수 개가 형성되고, 상기 마이크로 콘(161)들 사이(예컨대, 상기 마이크로 콘(161)들 중 어느 하나의 마이크로 콘(161)과 이를 감싸는 형태로 형성된 여섯 개의 마이크로 콘(161) 사이)에 하나 또는 두 개가 형성된다.
이는 상기 마이크로 콘(161)의 윗면(161a)은 그 직경이 3㎛로, 그 평균 높이가 0.5㎛인 서브 마이크로 콘(164)이 복수 개 형성될 수 있는 반면, 상기 마이크로 콘(161)들 사이에는 상기 서브 마이크로 콘(164)이 하나 또는 두 개가 형성될 정도로 상기 마이크로 콘(161)의 간격이 조밀하게 형성되어 있기 때문일 수 있다.
이때, 상기 서브 마이크로 콘(164)을 형성할 때, 상기 n형 반도체층(25)의 일 표면 중 상기 마이크로 콘(161)이 형성되지 않은 일정 영역을 보호하는 보호 패턴(미도시)을 형성한 후 상기 서브 마이크로 콘(164)을 형성할 수 있다.
도 23을 참조하여 설명하면, 상기 마이크로 콘(161) 및 서브 마이크로 콘(164)을 형성한 후, 상기 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 복수의 반도체층을 식각하여 상기 반도체 적층 구조체(30)을 형성한다.
이때, 상기 반도체 적층 구조체(30)는 상기 복수의 반도체층을 상기 p형 반도체층(29)의 하부에 위치한 상기 식각 정지 패턴층(140)이 노출될 때까지 식각하여 형성될 수 있다. 즉, 상기 복수의 반도체층을 식각하여 반도체 적층 구조체(30)를 형성함에 있어, 상기 식각 정지 패턴층(140)의 노출을 식각 정지 포인트로 이용하여 식각할 수 있다.
이어서, 상기 반도체 적층 구조체(30)가 형성된 상기 지지기판(41) 상에 상기 반도체 적층 구조체(30)을 보호하는 상부 절연층(47)을 형성한다.
이때, 상기 상부 절연층(47)은 상기 n형 반도체층(25)의 일부 영역을 노출시키는 개구부(172)를 구비할 수 있다.
이어서, 상기 개구부(152)를 통해 상기 n형 반도체층(25)과 전기적으로 연결되는 n-전극 패드(51)를 형성할 수 있다.
한편, 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법에서는 상기 마이크로 콘(161) 및 서브 마이크로 콘(164)을 먼저 형성한 후, 상기 복수의 반도체층을 식각하여 상기 반도체 적층 구조체(30)를 형성하는 공정을 진행하였으나, 상기 마이크로 콘(161) 및 서브 마이크로 콘(164)을 형성하기 전에 상기 복수의 반도체층을 식각하여 상기 반도체 적층 구조체(30)을 형성하는 공정을 먼저 진행한 후, 상기 반도체 적층 구조체(30)의 n형 반도체층(25)의 일 표면에 상기 마이크로 콘(161) 및 서브 마이크로 콘(164)을 형성한 공정을 진행할 수도 있다.
도 24은 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 25 및 도 26은 본 발명의 다른 실시예에 따른 발광 다이오드의 광 추출 면을 보여주는 사진들이다.
도 27는 본 발명의 다른 실시예에 따른 발광 다이오드의 마이크로 콘형 홈들 사이의 이격 간격 대 파워를 보여주는 그래프이다.
도 24을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드는 지지기판(41), 본딩 금속층(120), 중간 절연층(33), 반사 금속층(31), 반도체 적층 구조체(30), 돌출부 및 오목부를 포함하는 주 패턴, 거칠어진 표면, 상부 절연층(47) 및 n-전극 패드(51)를 포함할 수 있다.
상기 반도체 적층 구조체(30)는 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함할 수 있다.
상기 지지기판(41)은 상기 반도체 적층 구조체(30)를 지지하는 역할을 한다. 또한, 상기 지지기판(41)은 상기 발광 다이오드, 특히, 상기 반도체 적층 구조체(30)에 전원을 공급하는 역할, 즉, 상기 발광 다이오드의 전극으로 동작할 수 있다. 그러므로 상기 지지기판(41)은 도전성 기판일 수 있다.
또한, 상기 지지기판(41)이 전극으로 동작하지 하지 않을 경우에는, 상기 지지기판(41)은 세라믹 기판 등과 같은 절연성 기판일 수도 있다.
본딩 금속층(120)은 본딩 메탈 및 장벽 금속층을 포함할 수 있다. 따라서, 상기 본딩 금속층(120)은 상기 지지기판(41)과 상기 지지기판(41) 상에 위치하는 상기 중간 절연층(33) 또는 반도체 적층 구조체(30) 사이에 개재되어 이들을 결합하는 역할을 할 수 있다. 또한, 상기 본딩 금속층(120)은 상기 지지기판(41)으로부터 금속원소들이 반사 금속층(31)으로 확산되는 것을 방지하여 반사 금속층(31)의 반사도를 유지시키는 역할을 할 수 있다.
상기 중간 절연층(33)은 상기 본딩 금속층(120)과 상기 반도체 적층 구조체(30) 사이에 구비된다.
상기 중간 절연층(33)은 이후 설명하는 바와 같이 상기 발광 다이오드를 제조하는 공정 중에 상기 반도체 적층 구조체(30)을 형성하기 위한 복수의 반도체층의 식각 종료 시점을 알려주는 역할을 한다.
상기 중간 절연층(33)은 상기 반도체 적층 구조체(30)과 다른 물질로 이루어지며, 바람직하게는 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
한편, 상기 본딩 금속층(120)과 상기 중간 절연층(33) 사이에는 쇼트키 베리어 금속층(미도시)을 더 포함할 수 있다.
상기 반사 금속층(31)은 상기 본딩 금속층(120)과 상기 반도체 적층 구조체(30) 사이에 구비된다. 이때, 상기 중간 절연층(33)은 오픈된 영역을 구비하며, 상기 중간 절연층(33)의 오픈된 영역 내에 상기 반사 금속층(31)이 채워지는 형태로 구비될 수 있다. 즉, 상기 중간 절연층(33)과 반사 금속층(31)은 하나의 층을 이루어 구비될 수 있다.
상기 반사 금속층(31)은 상기 p형 반도체층(29)과 오믹 접촉하는 물질을 포함하여 구비될 수 있다. 예컨대, 상기 p형 반도체층(29)이 P형 반도체인 경우, 상기 반사 금속층(31)은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 텅스텐(W), 티탄(Ti), 은(Ag) 또는 금(Au)을 포함하는 물질로 형성될 수 있다.
상기 반도체 적층 구조체(30)는 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함할 수 있으며, 상기 반사 금속층(31) 상에 상기 p형 반도체층(29)이 구비되고, 상기 p형 반도체층(29) 상에 상기 활성층(27)이 구비되고, 상기 활성층(27) 상에 상기 n형 반도체층(25)이 구비될 수 있다.
또한, 상기 반도체 적층 구조체(30)는 초격자층(미도시) 또는 전자 브로킹층(미도시)을 더 포함할 수 있다. 이때, 상기 반도체 적층 구조체(30)은 상기 활성층(27)을 제외한 다른 층들은 생략될 수 있다.
상기 n형 반도체층(25)은 제1형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있다. 상기 n형 반도체층(25)은 N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있다. 또한, 상기 n형 반도체층(25)은 단일층 또는 다중층, 예컨대, 상기 n형 반도체층(25)이 다중층으로 이루어지는 경우, 초격자 구조를 포함할 수 있다.
상기 활성층(27)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(27)은 단일층 또는 복수층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(27)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조를 포함할 수 있다.
상기 p형 반도체층(29)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있다. 상기 p형 반도체층(29)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 p형 반도체층(29)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 p형 반도체층(29)은 초격자 구조를 포함할 수 있다.
상기 초격자층(미도시)은 상기 n형 반도체층(25)과 활성층(27) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(미도시)은 상기 활성층(27)을 형성하기 이전에 형성되어 상기 활성층(27)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(27)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(27)의 결정성을 우수하게 하는 역할을 할 수 있다.
상기 전자 브로킹층(미도시)은 상기 활성층(27)과 p형 반도체층(29) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.
상기 오목부는 마이크로 콘형 홈(162)을 포함할 수 있다. 이하 본 실시예에서는, 마이크로 콘형 홈(162)을 포함하는 발광 다이오드를 중심으로 설명한다.
상기 마이크로 콘형 홈(162)은 상기 반도체 적층 구조체(30)의 일 표면인 광 추출 면(160)에 복수 개로 구비될 수 있다. 즉, 상기 마이크로 콘형 홈(162)은 상기 반도체 적층 구조체(30)의 n형 반도체층(25) 또는 p형 반도체층(29)의 일 표면에 구비될 수 있다. 본 발명의 일 실시 예에서는 상기 마이크로 콘형 홈(162)이 상기 n형 반도체층(25)의 표면에 구비되는 것을 도시하고 이를 참조하여 설명하고 있다.
이때, 상기 마이크로 콘형 홈(162)들은 상기 n형 반도체층(25)의 일부 영역에는 구비되지 않을 수 있다. 즉, 상기 마이크로 콘형 홈(162)들은 상기 n-전극 패드(51)와 대응하는 영역, 바람직하게는 상기 n-전극 패드(51)와 접촉하는 상기 n형 반도체층(25)의 일정 영역의 표면에는 구비되지 않을 수 있다.
상기 마이크로 콘형 홈(162)은 도 25 및 도 26에서 보여 그 입구는 다각형(예컨대, 그 입구의 평면 형상은 육각형일 수 있음)이고, 그 깊이가 깊어질 수 록 그 직경이 작아지며, 수평 단면은 다각형으로 형성된 다각형 콘의 형태로 구비될 수 있다. 이는 상기 n형 반도체층(25)을 건식 식각으로 식각하는 경우 형성될 수 있다.
상기 마이크로 콘형 홈(162)은 그 입구의 직경이 1 내지 10㎛, 바람직하게는 3㎛으로 구비될 수 있으며, 그 깊이는 3 내지 5㎛로 구비될 수 있다.
상기 마이크로 콘형 홈(162)은 도 25에 도시된 바와 같이 상기 n형 반도체층(25)의 표면에 복수 개 구비되되, 규칙적으로 배열된 형태로 구비될 수 있다.
상기 마이크로 콘형 홈(162)들은 이웃하는 상기 마이크로 콘형 홈(162)과의 이격 거리는 가까운 것이 바람직하며, 상기 마이크로 콘형 홈(162)들은 적어도 10㎛ 미만의 이격 거리로 구비되는 것이 바람직하다.
이는 도 27에 도시된 바와 같이 상기 마이크로 콘형 홈(162)들 사이의 이격 거리가 멀어질 수 록 본 발명의 일 실시 예에 따른 발광 다이오드의 파워 향상 정도는 낮아지는 것을 알 수 있다. 즉, 이격 거리가 1㎛일 때 파워는 32.84%가 향상되고, 이격 거리가 멀어질 수 록 파워 향상 정도는 낮아지는 것을 알 수 있다. 상기 마이크로 콘형 홈(162)들 사이의 이격 거리가 10㎛ 이상이 될 때, 파워가 종래의 발광 다이오드에 비해 0.97% 향상되는 것을 알 수 있다.
이때, 파워가 0.97% 즉, 1% 미만으로 향상되는 것은 발광 다이오드 제조시 공정 편차 이내에 속할 수 있으므로 파워가 향상되지 않은 것으로 판단할 수 있다.
그러므로 상기 마이크로 콘형 홈(162)들은 적어도 10㎛ 미만의 이격 거리로 형성되는 것이 바람직한데, 이는 10㎛ 미만의 이격 거리로 구비되어 있어야 상기 마이크로 콘형 홈(162)들에 의한 파워 향상 효과가 있기 때문이다.
상기 마이크로 콘형 홈(162)들 중 적어도 하나는 도 26에 도시된 바와 같이 상기 마이크로 콘형 홈(162)의 바닥면(166)에는 복수 개의 결정면이 노출된 형태, 바람직하게는 여섯 개의 결정면이 노출된 형태로 구비될 수 있다. 또한, 상기 마이크로 콘형 홈(162)의 바닥면(166)은 도 24 등에 도시된 바와 같이 평평한 면을 이루어질 수 있으나, 도 26에 도시된 바와 같이 여섯 개의 결정면이 가운데 부분으로 모이는 형태로 구비되되, 상기 가운데 부분은 다른 부분에 비해 그 깊이가 깊은 형태로 구비될 수도 있다.
상기 거칠어진 표면은 서브 마이크로 콘(164)을 포함할 수 있다. 이하 본 실시예에서는, 서브 마이크로 콘(164)을 포함하는 발광 다이오드를 설명한다.
상기 서브 마이크로 콘(164)은 상기 마이크로 콘형 홈(162)들이 구비되지 않은 상기 n형 반도체층(25)의 표면에 복수 개로 구비될 수 있다. 또한, 상기 서브 마이크로 콘(164)은 상기 마이크로 콘형 홈(162)의 바닥면(166)에 적어도 하나 구비될 수 있다.
즉, 도 24 또는 도 25 등에 도시된 바와 같이 상기 서브 마이크로 콘(164)은 상기 n형 반도체층(25)의 표면에 적어도 하나, 바람직하게는 복수 개로 구비되고, 상기 마이크로 콘형 콘(162)의 바닥면(166)에 적어도 하나 구비될 수 있다.
이때, 상기 서브 마이크로 콘(164)은 그 직경이 평균 3㎛ 이하이고, 그 높이는 평균 3㎛ 바람직하게는 0.5㎛ 이하일 수 있다.
상기 상부 절연층(47)은 상기 반도체 적층 구조체(30)을 구비한 상기 지지기판(41)의 일 표면 상에 구비될 수 있다. 이때, 상기 상부 절연층(47)은 상기 반도체 적층 구조체(30)의 일 표면뿐만 아니라 측면 역시 덮어 상기 반도체 적층 구조체(30)이 외부로 노출되지 않도록 하여 상기 반도체 적층 구조체(30)을 보호하는 역할을 할 수 있다.
상기 상부 절연층(47)은 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막으로 이루어질 수 있다. 한편, 상기 상부 절연층(47)은 상기 n형 반도체층(25)의 일정 영역을 노출시키는 개구부(172)를 구비할 수 있다.
상기 상부 절연층(47)에 의해 노출되는 상기 제1형 반도체 적층 구조체(30)의 일정 영역에는 상기 마이크로 콘형 홈(162) 또는 서브 마이크로 콘(164)은 구비되지 않을 수 있다.
상기 n-전극 패드(51)는 상기 개구부(172)를 통해 상기 n형 반도체층(25)과 접촉하여 구비될 수 있다. 상기 n-전극 패드(51)는 와이어(미도시) 또는 배선(미도시)과 연결되어 외부 전원을 공급하는 역할을 할 수 있다.
그러므로 본 발명의 일 실시 예에 따른 발광 다이오드는 상기 반도체 적층 구조체(30) 중 어느 일 표면, 바람직하게는 상기 반도체 적층 구조체(30)의 활성층(27)에서 발광된 광이 외부로 추출되는 면, 즉, 광 추출 면(160)(본 실시 예에서는 n형 반도체층(25)의 일 표면)에 복수 개의 마이크로 콘형 홈(162)을 구비하고, 이에 더해 상기 마이크로 콘형 홈(162)이 형성되지 않은 영역의 상기 광 추출 면(160) 또는 상기 마이크로 콘형 홈(162)의 바닥면(166)에는 서브 마이크로 콘(164)을 구비되어 있는 것을 특징으로 한다.
도 28는 본 발명의 일 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 Vf 대 파워를 보여주는 그래프이다.
도 29은 본 발명의 일 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 파장 대 파워를 보여주는 그래프이다.
이와 같은 본 발명의 일 실시 예에 따른 발광 다이오드는 도 28에 도시된 바와 같이 종래 기술에 의한 발광 다이오드에 비해 광 추출 효율이 높다는 것을 알 수 있다.
즉, 종래 기술에 의한 발광 다이오드들은 평균 420.7mW의 파워(Po)를 나타내는 반면, 본 발명의 일 실시 예에 따른 발광 다이오드들은 평균 452.3mW의 파워를 나타내는 것으로 보이므로, 본 발명의 일 실시 예에 따른 발광 다이오드들은 종래 기술에 비해 약 30mW 정도의 높은 파워를 나타낸다는 것을 알 수 있다.
이때, 상기 종래 기술에 의한 발광 다이오드들은 본 발명의 일 실시 예에 따른 발광 다이오드들과 비교하여 상기 마이크로 콘형 홈(162)과 서브 마이크로 콘(164)이 구비되지 않은 형태의 발광 다이오드이다.
또한, 본 발명의 일 실시 예에 따른 발광 다이오드는 도 29에 도시된 바와 같이 종래 기술에 의한 발광 다이오드와 비교하여 보면, 전체적으로 동일한 파장대에서 종래 기술에 의한 발광 다이오드에 비해 높은 파워를 나타낸다는 것을 알 수 있다.
그러므로 본 발명의 일 실시 예에 따른 발광 다이오드는 종래 기술에 의한 발광 다이오드에 비해 광 추출 효율이 높으며, 이는 상기에서 상술한 바와 같이 광 추출 표면에 구비된 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)에 의해서이다. 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)은 상기 광 추출 표면에 도달한 광이 외부로 용이하게 추출되도록 되도록 하는 역할을 하기 때문이다.
도 30 내지 도 35는 본 발명의 일 실시 예에 따른 발광 다이오드 제조 방법을 설명하기 위한 단면도들이다.
도 30을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드는 우선 성장 기판(22) 상에 반도체 적층 구조체(30)를 형성하기 위한 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 복수의 반도체층을 형성한다.
이때, 상기 성장 기판(22)은 사파이어 기판, 유리 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으나, 바람직하게는 상기 성장 기판(22)은 질화갈륨 기판일 수 있다. 또한, 상기 복수의 반도체층은 버퍼층(미도시), 초격자층(미도시) 또는 전자 브로킹층(미도시)을 포함할 수 있다.
도 31을 참조하여 설명하면, 상기 복수의 반도체층, 바람직하게는 상기 p형 반도체층(29) 상에 중간 절연층(33) 및 반사 금속층(31)을 형성할 수 있다.
상기 중간 절연층(33)은 상기 p형 반도체층(29) 상의 일정 영역 상에 형성되되, 상기 p형 반도체층(29)을 포함하는 상기 복수의 반도체층을 식각하여 상기 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)을 형성함에 있어, 상기 복수의 반도체층의 식각 종료 시점을 알려 주는 역할을 하며, 상기 복수의 반도체층과는 다른 물질, 예컨대, 실리콘 산화물을 포함할 수 있다.
이때, 상기 중간 절연층(33)은 오픈 영역을 구비하며, 상기 오픈 영역 내에는 상기 반사 금속층(31)을 형성할 수 있다. 상기 반사 금속층(31)은 상기 p형 반도체층(29)과 오믹으로 결합되는 물질로 상기 중간 절연층(33)의 오픈 영역을 채움으로써 형성할 수 있다.
이어서, 지지기판(41)을 준비하고, 상기 지지기판(41)을 상기 중간 절연층(33)과 반사 금속층(31)이 형성된 상기 성장 기판(110)의 일 표면에 형성한다.
이때, 상기 지지기판(41)의 형성은 상기 지지기판(41)과 상기 반사 금속층(31)이 전기적으로 연결되면서 상기 지지기판(41)이 상기 중간 절연층(33) 또는 반사 금속층(31)에 물리적으로 체결될 수 있는 물질을 포함하는 본딩 금속층(120)에 의해 본딩할 수 있다.
도 32를 참조하여 설명하면, 상기 지지기판(41)을 상기 본딩 금속층(120)으로 상기 p형 반도체층(29)을 포함하는 복수의 반도체층 상에 본딩한 후, 상기 성장 기판(110)을 상기 n형 반도체층(25)을 포함하는 복수의 반도체층으로부터 분리한다.
이때, 상기 성장 기판(110)과 상기 n형 반도체층(25) 사이에 다른 층, 예컨대, 버퍼층(미도시)이 형성되어 있는 경우, 상기 성장 기판(110)을 상기 버퍼층(미도시)로부터 분리한다.
이어서, 상기 복수의 반도체층 중, 상기 n형 반도체층(25)의 일 표면을 노출시킨다. 이때, 상기 n형 반도체층(25)의 일 표면을 노출시키는 공정은 상기 n형 반도체층(25)의 일 표면 상에 버퍼층(미도시) 등이 잔류하는 경우, 이를 제거하는 공정뿐만 아니라 상기 n형 반도체층(25)의 일 표면의 거칠기가 거친 경우, 평탄화하는 공정을 포함할 수 있다.
이어서, 상기 n형 반도체층(25)의 일 표면 상에 포토레지스트 패턴(미도시)을 형성한다.
이때, 상기 포토레지스트 패턴(미도시)은 오픈 영역과 마스킹 영역을 포함한다. 상기 마스킹 영역은 원형으로 형성될 수 있다. 상기 포토레지스트 패턴(미도시)의 오픈 영역은 이후 형성되는 마스크 패턴(210)과 대응되고, 상기 포토레지스트 패턴(미도시)의 형태가 상기 마이크로 콘형 홈(162)의 형태, 특히, 상기 마이크로 콘형 홈(162)의 입구의 형태를 제어함으로 적절한 형태로 형성한다.
상기 포토레지스트 패턴(미도시)이 형성된 상기 n형 반도체층(25) 상에 금속 물질층(미도시)을 형성한다.
상기 금속 물질층(미도시)은 금속 물질을 포함하는 단일층 또는 다중층으로 이루어질 수 있으며, 상기 금속 물질은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티탄(Ti) 또는 크롬(Cr) 중 적어도 하나를 포함하여 이루어질 수 있다.
바람직하게 상기 금속 물질층(미도시)은 Ti층/Ni층을 포함할 수 있으며, 상기 Ti층은 100 내지 600Å의 두께, 바람직하게는 500Å의 두께로 형성되고, 상기 Ni층은 4000 내지 8000Å의 두께, 바람직하게는 5000Å의 두께로 형성될 수 있다.
이어서, 상기 포토레지스트 패턴(미도시)을 리프트 오프법으로 제거하여 상기 금속 물질층(미도시)을 마스크 패턴(210)으로 형성한다.
즉, 상기 마스크 패턴(210)은 상기 리프트 오프법으로 상기 포토레지스트 패턴(미도시) 및 상기 포토레지스트 패턴(미도시) 상에 형성된 금속 물질층(미도시)을 제거하고, 상기 포토레지스트 패턴(미도시)의 오픈 영역에 형성된 금속 물질층(미도시)은 남김으로써 형성될 수 있다. 따라서, 상기 마스크 패턴(210)은 일정 영역, 바람직하게는 상기 마이크로 콘형 홈(162)에 대응되는 영역을 오픈 영역으로 형성한 형태로 형성될 수 있다. 또한, 상기 마스크 패턴(210)은 상기 n-전극 패드(51)와 대응하는 영역, 바람직하게는 상기 n-전극 패드(51)와 접촉하는 상기 n형 반도체층(25)의 일정 영역의 표면은 덮는 형태로 구비될 수 있다.
이때, 상기 마스크 패턴(210)은 상기 포토레지스트 패턴을 그대로 마스크 패턴으로 이용할 수도 있다.
또한, 상기 마스크 패턴(210)은 도에서 도시하고 있지는 않으나, 상기 제1형 반도체층(210) 상에 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성된 절연막 패턴 형성층(미도시)을 형성하고, 상기 절연막 패턴 형성층(미도시) 상에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 하여 상기 절연막 패턴 형성층(미도시)을 식각하고, 이에 따라 절연막 패턴(미도시)을 형성하여 상기 포토레지스트 패턴(미도시)과 절연막 패턴(미도시)으로 이루어진 마스크 패턴을 형성하여 이용할 수도 있다.
즉, 상기 마스크 패턴(210)은 포토레지트로 이루어진 패턴일 수 있고, 절연막과 포토레지스트를 포함하는 패턴일 수 있고, 금속 물질을 포함하는 패턴일 수도 있다. 본 실시 예에서는 금속 물질을 포함하는 패턴을 기준으로 설명하나, 상기 포토레지트로 이루어진 패턴 및 절연막과 포토레지스트를 포함하는 패턴으로 변경될 수 있다.
도 33을 참조하여 설명하면, 상기 마스크 패턴(210)을 마스크로 하여 상기 n형 반도체층(25)을 건식 식각하여 상기 마이크로 콘형 홈(162)을 형성한다.
이때, 상기 마이크로 콘형 홈(162)은 상기 마스크 패턴(210)으로 상기 n형 반도체층(25)을 건식 식각하여 형성될 수 있다.
이때, 상기 마스크 패턴(210)은 상기 n형 반도체층(25)의 식각과 함께 식각되어 얇은 두께의 잔류 마스크 패턴(220)을 형성할 수 있으며, 상기 마스크 패턴(210)의 두께를 조절하여 상기 잔류 마스크 패턴(220)이 남아 있지 않도록 할 수도 있으며, 상기 잔류 마스크 패턴(220)이 두꺼운 두께로 잔류하게 할 수도 있다.
도 34을 참조하여 설명하면, 상기 마스크 패턴(210)을 이용하여 상기 마이크로 콘(162)을 형성한 후, 상기 잔류 마스크 패턴(220)을 제거한다.
이어서, 상기 마이크로 콘형 홈(162)이 형성된 n형 반도체층(25)의 일 표면을 습식 식각하여 서브 마이크로 콘(164)을 형성하는 공정을 진행할 수 있다. 상기 습식 식각은 PEC(Photoelectrochemical) 식각일 수 있다.
이때, 상기 서브 마이크로 콘(164)은 상기 마이크로 콘형 홈(162)이 형성되지 않은 상기 n형 반도체층(25)의 표면 또는 상기 마이크로 콘형 홈(162)의 바닥면(166)에 적어도 하나, 바람직하게는 복수 개가 형성한다.
이때, 상기 서브 마이크로 콘(164)을 형성할 때, 상기 n형 반도체층(25)의 일 표면 중 상기 마이크로 콘형 홈(162)이 형성되지 않은 일정 영역을 보호하는 보호 패턴(미도시)을 형성한 후 상기 서브 마이크로 콘(164)을 형성할 수 있다.
도 35를 참조하여 설명하면, 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 형성한 후, 상기 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 복수의 반도체층을 식각하여 상기 반도체 적층 구조체(30)을 형성한다.
이때, 상기 반도체 적층 구조체(30)은 상기 복수의 반도체층을 상기 p형 반도체층(29)의 하부에 위치한 상기 식각 정지 패턴(140)이 노출될 때까지 식각하여 형성될 수 있다. 즉, 상기 복수의 반도체층을 식각하여 반도체 적층 구조체(30)을 형성함에 있어, 상기 식각 정지 패턴(140)의 노출을 식각 정지 포인트로 이용하여 식각할 수 있다.
이어서, 상기 반도체 적층 구조체(30)이 형성된 상기 지지기판(41) 상에 상기 반도체 적층 구조체(30)을 보호하는 상부 절연층(47)을 형성한다.
이때, 상기 상부 절연층(47)은 상기 n형 반도체층(25)의 일부 영역을 노출시키는 개구부(172)를 구비할 수 있다.
이어서, 상기 개구부(152)를 통해 상기 n형 반도체층(25)과 전기적으로 연결되는 n-전극 패드(51)를 형성할 수 있다.
한편, 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법에서는 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 먼저 형성한 후, 상기 복수의 반도체층을 식각하여 상기 반도체 적층 구조체(30)를 형성하는 공정을 진행하였으나, 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 형성하기 전에 상기 복수의 반도체층을 식각하여 상기 반도체 적층 구조체(30)를 형성하는 공정을 먼저 진행한 후, 상기 반도체 적층 구조체(30)의 n형 반도체층(25)의 일 표면에 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 형성한 공정을 진행할 수도 있다.
이상에서, 본 발명의 다양한 실시예들 및 특징들에 대해 설명하였지만, 본 발명은 위에서 설명한 실시예들 및 특징들에 한정되는 것은 아니며, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다.

Claims (40)

  1. 지지기판;
    상기 지지기판 상에 위치하고, 질화갈륨 계열의 p형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 n형 반도체층을 포함하는 반도체 적층 구조체; 및
    상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하는 반사층을 포함하고,
    상기 반도체 적층 구조체는 돌출부와 오목부를 갖는 주 패턴과 상기 주 패턴의 돌출부 및 오목부에 형성된 거칠어진 표면을 포함하고,
    상기 반도체 적층 구조체는 5×106/㎠ 이하의 전위 밀도를 갖도록 형성된 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 반도체 적층 구조체는 질화갈륨 기판 상에 성장된 반도체층들로 형성된 발광 다이오드.
  3. 청구항 1에 있어서,
    상기 반도체 적층 구조체는 복수의 돌출부들을 포함하는 발광 다이오드.
  4. 청구항 3에 있어서,
    상기 복수의 돌출부들의 평균 높이는 2.5um를 초과하는 발광 다이오드.
  5. 청구항 4에 있어서,
    상기 거칠어진 표면의 표면 거칠기(Ra)는 0.1 내지 1um 범위 내인 발광 다이오드.
  6. 청구항 3에 있어서,
    상기 돌출부들은 벌집 모양으로 배열된 발광 다이오드.
  7. 청구항 1에 있어서,
    상기 돌출부의 측면은 상기 지지기판 면에 대해 85~90도 경사진 발광 다이오드.
  8. 질화갈륨 기판 상에 희생 물질의 패턴을 형성하고,
    상기 희생 물질의 패턴이 형성된 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고,
    상기 반도체 적층 구조체 상에 지지기판을 형성하고,
    상기 질화갈륨 기판을 제거하여 상기 희생 물질의 패턴을 노출시키고,
    상기 희생 물질의 패턴을 제거하는 것을 포함하는 발광 다이오드 제조 방법.
  9. 청구항 8에 있어서,
    상기 희생 물질의 패턴은 실리콘 산화막 또는 실리콘 질화막으로 형성되는 발광 다이오드 제조 방법.
  10. 청구항 8에 있어서,
    상기 희생 물질의 패턴이 제거된 후, 상기 반도체 적층 구조체 표면을 습식 식각하여 거칠어진 표면을 형성하는 것을 더 포함하는 발광 다이오드 제조 방법.
  11. 청구항 10에 있어서,
    상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행되는 발광 다이오드 제조 방법.
  12. 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고,
    상기 반도체 적층 구조체 상에 지지기판을 형성하고,
    상기 질화갈륨 기판을 제거하여 상기 반도체 적층 구조체를 노출시키고,
    상기 반도체 적층 구조체를 패터닝하여 돌출부와 오목부를 갖는 주 패턴을 형성하고,
    상기 주 패턴이 형성된 반도체 적층 구조체의 표면을 습식 식각하여 상기 돌출부와 오목부에 거칠어진 표면을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  13. 청구항 12에 있어서,
    상기 주 패턴을 형성하는 것은 건식 식각에 의해 수행되는 발광 다이오드 제조 방법.
  14. 청구항 12에 있어서,
    상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행되는 발광 다이오드 제조 방법.
  15. 청구항 12에 있어서,
    상기 질화갈륨 기판을 제거하는 것은,
    상기 질화갈륨 기판을 연마하여 질화갈륨 기판의 일부를 제거하고,
    상기 반도체 적층 구조체 상에 잔류하는 질화갈륨 기판 부분을 유도결합플라즈마 반응 이온 식각 기술을 이용하여 제거하는 것을 포함하는 발광 다이오드 제조 방법.
  16. 청구항 15에 있어서,
    상기 질화갈륨 기판을 연마한 후, 상기 질화갈륨 기판을 폴리싱하는 것을 더 포함하는 발광 다이오드 제조 방법.
  17. 청구항 15에 있어서,
    상기 반도체 적층 구조체 표면의 노출 여부를 확인하기 위한 검사를 수행하는 것을 더 포함하는 발광 다이오드 제조 방법.
  18. 청구항 17에 있어서,
    상기 검사는 표면의 면저항을 측정하여 수행되는 발광 다이오드 제조 방법.
  19. 청구항 1에 있어서,
    상기 돌출부는 윗면은 원형이고, 아랫면은 육각형은 복수 개의 마이크로 콘을 포함하는 발광 다이오드.
  20. 청구항 19에 있어서,
    상기 거칠어진 표면은 마이크로 콘의 윗면에 형성된 적어도 하나의 서브 마이크로 콘을 포함하는 발광 다이오드.
  21. 청구항 19에 있어서,
    상기 마이크로 콘들 중 어느 하나의 마이크로 콘은 여섯 개의 다른 마이크로 콘에 의해 둘러싸인 발광 다이오드.
  22. 청구항 21에 있어서,
    상기 어느 하나의 마이크로 콘과 상기 여섯 개의 마이크로 콘 중 하나와의 사이에는 하나 또는 두 개의 서브 마이크로 콘이 형성된 발광 다이오드.
  23. 청구항 19에 있어서,
    상기 마이크로 콘들은 그 윗면의 평균 직경이 3㎛이고, 상기 마이크로 콘들 중 어느 하나와 이웃하는 다른 마이크로 콘의 중심점 사이에 평균 이격 거리는 6㎛이고, 상기 마이크로 콘들의 평균 높이는 3㎛인 발광 다이오드.
  24. 청구항 20에 있어서,
    상기 적어도 하나의 서브 마이크로 콘은 그 평균 높이가 0.5㎛ 이하인 발광 다이오드.
  25. 청구항 1에 있어서,
    상기 오목부는 복수 개의 마이크로 콘형 홈을 포함하는 발광 다이오드.
  26. 청구항 25에 있어서,
    상기 거칠어진 표면은 적어도 하나의 서브 마이크로 콘을 포함하는 발광 다이오드.
  27. 청구항 25에 있어서,
    상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면 상에는 적어도 하나의 서브 마이크로 콘을 구비한 발광 다이오드.
  28. 청구항 25에 있어서,
    상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면이 여섯 개의 결정면으로 이루어진 발광 다이오드.
  29. 청구항 25에 있어서,
    상기 마이크로 콘형 홈들은 상기 광 추출 면에 규칙적인 배열로 형성되며, 어느 한 상기 마이크로 콘형 홈과 이웃하는 다른 마이크로 콘형 홈과의 이격 거리는 10㎛ 미만인 발광 다이오드.
  30. 청구항 12에 있어서,
    상기 돌출부는 적어도 하나의 마이크로 콘을 포함하고,
    상기 돌출부와 오목부를 갖는 주 패턴을 형성하는 것은,
    상기 반도체 적층 구조체 상에 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴이 형성된 상기 반도체 적층 구조체 상에 금속 물질층을 형성한 후, 리프트 오프법으로 금속 패턴을 형성하고,
    상기 금속 패턴을 마스크로하여 건식 식각으로 상기 반도체 적층 구조체의 일부를 식각하여 적어도 하나의 마이크로 콘을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  31. 청구항 30에 있어서,
    상기 습식 식각은 PEC(Photoelectrochemical) 식각이고,
    상기 거칠어진 표면은 서브 마이크로 콘을 포함하는 발광 다이오드 제조 방법.
  32. 청구항 31에 있어서,
    상기 서브 마이크로 콘은 상기 마이크로 콘의 윗면 또는 상기 마이크로 콘들 중 어느 하나의 마이크로 콘은 여섯 개의 마이크로 콘 중 하나와의 사이에 하나 또는 두 개 형성된 발광 다이오드 제조 방법.
  33. 청구항 30에 있어서,
    상기 금속 패턴은 Ti층/Ni층으로 이루어지며, 상기 Ti층은 500Å의 두께로 형성되고, 상기 Ni층은 5000Å의 두께로 형성되는 발광 다이오드 제조 방법.
  34. 청구항 12에 있어서,
    상기 오목부는 적어도 하나의 마이크로 콘형 홈을 포함하고,
    상기 돌출부와 오목부를 갖는 주 패턴을 형성하는 것은,
    상기 반도체 적층 구조체 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 마스크로하여 건식 식각으로 상기 반도체 적층 구조체층의 일부를 식각하여 적어도 하나의 마이크로 콘형 홈을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  35. 청구항 34에 있어서,
    상기 습식 식각은 PEC(Photoelectrochemical) 식각이고,
    상기 거칠어진 표면은 서브 마이크로 콘을 포함하는 발광 다이오드 제조 방법.
  36. 청구항 34에 있어서,
    상기 마스크 패턴은 포토레지스트 패턴인 발광 다이오드 제조 방법.
  37. 청구항 34에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 반도체 적층 구조체 상에 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴이 형성된 반도체 적층 구조체 상에 금속 물질층을 형성하고,
    상기 포토레지스트 패턴과 상기 포토레지스트 패턴 상에 형성된 금속 물질층을 제거하여 금속 물질로 이루어진 마스크 패턴을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  38. 청구항 37에 있어서,
    상기 금속 물질층은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티탄(Ti) 또는 크롬(Cr) 중 적어도 하나를 포함하는 단일층 또는 다중층으로 이루어지는 발광 다이오드 제조 방법.
  39. 청구항 34에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 반도체 적층 구조체 상에 절연막 패턴 형성층을 형성하고,
    상기 절연막 패턴 형성층 상에 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 마스크로 하여 상기 절연막 패턴 형성층을 식각함으로써 절연막 패턴을 형성하여 포토레지스트 패턴과 절연막 패턴으로 이루어진 마스크 패턴을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  40. 청구항 39에 있어서,
    상기 절연막 패턴 형성층은 실리콘 산화물을 포함하는 발광 다이오드 제조방법.
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