WO2012140698A1 - 半導体装置及びスイッチング電源装置 - Google Patents
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Definitions
- the present invention relates to a switching power supply device that converts an output voltage by on / off control of a switching element and supplies output power corresponding to the output voltage to a load, and a semiconductor device for the switching power supply device.
- a semiconductor device that controls output voltage by turning on and off switching elements such as transistors is used as a power supply device for general household appliances such as home appliances.
- the provided switching power supply device is widely used as a switching power supply apparatus.
- such a switching power supply apparatus is strongly required to reduce power consumption during operation standby (standby) of devices such as home appliances in order to prevent global warming.
- the energy loss of the switching power supply is dominated by the switching loss due to the switching operation.
- the oscillation period during which the switching element is turned on and off and the on / off operation are stopped at light load. For example, intermittent oscillation control is performed so that the stop period is repeated.
- the output voltage of the switching power supply device rises and the current flowing through the switching element is controlled to be smaller.
- the switching element is controlled to perform intermittent oscillation that repeats an oscillation period in which the on / off operation is stopped and a stop period in which the on / off operation is stopped under a predetermined condition.
- the intermittent oscillation period which is the repetition period of the oscillation period and the stop period, is controlled to become longer as the load becomes lighter and the output voltage increases, and the intermittent oscillation frequency corresponding to the intermittent oscillation period decreases accordingly.
- the intermittent oscillation frequency may fall within an audible frequency range of 20 kHz or less at light load.
- the intermittent oscillation frequency is fixed to a constant frequency. However, if this constant frequency is biased to a specific frequency within the audible frequency range, switching will occur.
- Sounds also referred to as transformer sounds or magnetostrictive sounds
- intermittent oscillation control at light load is an effective means for improving power supply efficiency at light load, but on the other hand, if the intermittent oscillation frequency falls within the audible frequency range, a transformer or the like There was a drawback that a transformer sound was generated. As a countermeasure against this transformer sound, it is known to reduce the peak current of the switching element during intermittent oscillation control. However, in this case, the number of times of switching increases, so that the power supply efficiency deteriorates, and the transformer sound and the power supply efficiency are in a trade-off relationship. A method of bonding or impregnating a transformer is also known, but it causes an increase in cost. Therefore, there has been a demand for an intermittent oscillation control method that improves the trade-off described above.
- the DC-DC converter described in Patent Document 1 performs intermittent oscillation control using a sawtooth voltage, and soft-start that limits the peak value of the current flowing through the switching element at the start of the ON period of the switching element. By doing this, the transformer sound is suppressed.
- the maximum intermittent oscillation frequency at the time of intermittent oscillation control is determined by the basic oscillation frequency at which the switching element switches and the number of times of switching in the restart state at the time of intermittent oscillation control.
- the basic oscillation frequency during normal operation is set to 30 kHz, and switching is resumed at least four times in the switching restart state during intermittent oscillation control.
- the maximum frequency of the intermittent oscillation frequency is that when the switching is resumed at the time of intermittent oscillation control, continuous oscillation is performed 4 times and oscillation is stopped once, that is, the oscillation period is set to 5 times. Therefore, the upper limit of the intermittent oscillation frequency is 6 kHz. In this way, the upper limit of the intermittent oscillation frequency is determined to suppress the transformer sound during the intermittent oscillation control.
- the minimum cycle of the intermittent oscillation cycle is determined by controlling the number of switchings within the switching resumption period during intermittent oscillation based on the basic oscillation frequency of the switching element. That is, the switching power supply described in Patent Document 2 attempts to reduce the transformer sound by setting the upper limit of the intermittent oscillation frequency and not operating in the frequency region where the transformer sound is increased.
- the transformer sound may become a problem.
- the upper limit of the intermittent oscillation frequency is set in the audible frequency range in consideration of the harmonic frequency. It is necessary to set it sufficiently smaller than the lower limit.
- the operation of the switching power supply tends to become unstable from the viewpoint of feedback control. Therefore, it is not desirable to easily set the upper limit of the intermittent oscillation frequency small. Therefore, the degree of freedom for setting the upper limit of the intermittent oscillation frequency is low, and it is difficult to apply to a wide range of switching power supplies.
- An object of the present invention is to solve the above-described problems and to provide a switching power supply device and a switching power supply device that can reduce sound generated from components such as a transformer and a ceramic capacitor without deteriorating power supply efficiency as compared with the prior art.
- An object of the present invention is to provide a semiconductor device.
- a semiconductor device is a semiconductor for a switching power supply device that converts a predetermined input voltage into an output voltage by controlling on / off of a switching element and supplies output power corresponding to the output voltage to a load.
- the semiconductor device represents start timing and end timing of the oscillation period such that an oscillation period in which the switching element is turned on and off and a stop period in which the on / off operation is stopped are alternately repeated at a predetermined intermittent oscillation frequency.
- a control circuit that controls the operation of the switching element using an intermittent oscillation control signal,
- the control circuit changes the intermittent oscillation frequency using a change signal generated using a periodic signal having a predetermined periodic signal frequency,
- the change signal is the periodic signal
- the periodic signal is generated such that the frequency, the maximum value of the amplitude, and the minimum value of the amplitude are constant in each periodic period of the periodic signal.
- the periodic signal frequency is set to a frequency lower than the intermittent oscillation frequency, or set to a frequency higher than the intermittent oscillation frequency and other than an integral multiple of the intermittent oscillation frequency, and the intermittent oscillation control of the change signal is performed.
- the phase difference with respect to the signal is set so that the distribution of the intermittent oscillation frequency is dispersed
- the change signal is the periodic signal
- the periodic signal is (A) The maximum value of the amplitude and the minimum value of the amplitude in each period of the periodic signal are constant, and (b) half or an integral multiple of the intermittent oscillation frequency in each period of the periodic signal.
- control circuit changes the intermittent oscillation frequency by changing a peak value of a current flowing through the switching element using the change signal.
- the control circuit uses a feedback control signal in which the voltage level of the first signal generated using the current detection signal corresponding to the current flowing through the switching element corresponds to the output power.
- a turn-off control circuit for generating a turn-off control signal for turning off the switching element when the voltage level of the second signal generated by The turn-off control circuit uses the change signal to change a peak value of a current flowing through the switching element by changing a timing at which the turn-off control signal is generated.
- the second signal is generated by modulating the feedback control signal according to the change signal.
- the feedback control signal has a predetermined limit value for setting a lower limit value of the peak value
- the second signal is generated by modulating the limit value according to the change signal.
- the first signal is generated by modulating the current detection signal in accordance with the change signal.
- the turn-off control circuit includes a delay circuit that outputs the turn-off control signal with a predetermined delay time.
- the turn-off control circuit changes the timing for generating the turn-off control signal by modulating the delay time according to the change signal.
- the control circuit includes the intermittent oscillation control signal, a third signal generated using a first triangular wave signal having a predetermined triangular wave frequency, and feedback corresponding to the output power.
- a switching control circuit that generates a switching control signal that represents a start timing and an end timing of an ON period of the switching element in the oscillation period using a fourth signal generated by using the control signal; The switching control circuit uses the change signal to change a peak value of a current flowing through the switching element by changing a timing at which the switching control signal is generated.
- the fourth signal is generated by modulating the feedback control signal in accordance with the change signal.
- the feedback control signal has a predetermined limit value that sets a lower limit value of the peak value
- the fourth signal is generated by modulating the limit value according to the change signal.
- the switching control circuit generates the switching control signal by modulating at least one of an upper limit value and a lower limit value of the first triangular wave signal according to the change signal. It is characterized by changing.
- the switching control circuit changes a timing of generating the switching control signal by modulating a voltage change rate with respect to time of the first triangular wave signal according to the change signal. To do.
- the switching control circuit includes a delay circuit that delays and outputs a start timing of an ON period of the switching element in the switching control signal by a predetermined delay time
- the switching control circuit is characterized in that the timing for generating the switching control signal is changed by modulating the delay time according to the change signal.
- the switching control circuit includes a delay circuit that delays and outputs an end timing of an ON period of the switching element in the switching control signal by a predetermined delay time
- the switching control circuit is characterized in that the timing for generating the switching control signal is changed by modulating the delay time according to the change signal.
- the amount of change in the peak value of the current flowing through the switching element is controlled so as to decrease as the output power increases.
- a peak value of a current flowing through the switching element is changed in a period from a start timing of the oscillation period to a timing at which the switching element is controlled on and off a predetermined number of times.
- control circuit changes the intermittent oscillation frequency by changing the intermittent oscillation control signal using the change signal.
- the oscillation period ends, and the oscillation period starts when the voltage level of the fifth signal exceeds a predetermined second threshold voltage higher than the first threshold voltage in the stop period.
- an intermittent oscillation control circuit for generating the intermittent oscillation control signal.
- the fifth signal is generated by modulating the feedback control signal according to the change signal.
- the intermittent oscillation control circuit changes the intermittent oscillation control signal by modulating the first threshold voltage according to the change signal.
- the intermittent oscillation control circuit includes a delay circuit that delays and outputs the end timing of the oscillation period in the intermittent oscillation control signal by a predetermined delay time, The intermittent oscillation control circuit changes the intermittent oscillation control signal by modulating the delay time according to the change signal.
- the intermittent oscillation control circuit changes the intermittent oscillation control signal by modulating the second threshold voltage according to the change signal.
- the intermittent oscillation control circuit includes a delay circuit that delays and outputs a start timing of the oscillation period in the intermittent oscillation control signal by a predetermined delay time, The intermittent oscillation control circuit changes the intermittent oscillation control signal by modulating the delay time according to the change signal.
- the intermittent oscillation control signal is generated using a predetermined first oscillation signal.
- the first oscillation signal is a second triangular wave signal
- the intermittent oscillation control circuit changes the intermittent oscillation control signal by modulating at least one of an upper limit value and a lower limit value of the second triangular wave signal according to the change signal.
- the first oscillation signal is a second triangular wave signal
- the intermittent oscillation control circuit changes the intermittent oscillation control signal by modulating a voltage change rate with respect to time of the second triangular wave signal according to the change signal.
- the change signal is generated by modulating the frequency or phase of the periodic signal according to a predetermined modulation pattern setting signal.
- At least one of the change signal and the modulation pattern setting signal is generated using a count value at a timing when the switching element is turned on.
- At least one of the change signal and the modulation pattern setting signal is generated using a count value of at least one of the start timing of the oscillation period and the start timing of the stop period. It is characterized by being.
- At least one of the change signal and the modulation pattern setting signal is generated by frequency-modulating a predetermined second oscillation signal in accordance with the intermittent oscillation control signal.
- At least one of the change signal and the modulation pattern setting signal is generated using an AC voltage signal having a predetermined AC frequency from an AC power source.
- a semiconductor device according to a second aspect of the present invention further includes the switching element.
- a switching power supply device includes the semiconductor device.
- the control circuit changes the intermittent oscillation frequency using the change signal generated using the periodic signal having the predetermined periodic signal frequency.
- the power supply efficiency is lower than that of the prior art, and components such as transformers and ceramic capacitors can be used. The generated sound can be reduced.
- FIG. 2 is a circuit diagram of a feedback signal control circuit 201 in FIG. 1.
- FIG. 2 is a circuit diagram of an intermittent oscillation control circuit 202 in FIG. 1.
- FIG. 2 is a circuit diagram of a turn-on control circuit 203 in FIG. 1.
- It is a circuit diagram of the turn-off control circuit 205a of FIG.
- It is a circuit diagram of the periodic signal generation circuit 207a of FIG. (A) is a graph showing the periodic signal PS generated by the periodic signal generation circuit 207a of FIG. 6, and (b) shows the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG.
- (C) is a graph showing an input signal S73na inputted to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 5 and an input signal S73ia inputted to the inverting input terminal.
- (A) is a graph showing the output current Iout of FIG. 1
- (b) is a graph showing the output voltage Vout of FIG. 1
- (c) is a graph showing the feedback terminal outflow current IFB of FIG.
- (D) is a feedback control signal EAO input as the input signal S34n to the non-inverting input terminal of the comparator 34 of the intermittent oscillation control circuit 202 of FIG. 3, and the comparator of the intermittent oscillation control circuit 202 of FIG.
- 34 is a graph showing threshold voltages VR1 and VR2 input to the inverting input terminal of 34, and an input signal S73ia input to the inverting input terminal of the comparator 73 of the turn-off control circuit 205a of FIG. Is a graph showing the intermittent oscillation control signal Enable of FIG. 1, and (f) is an input signal S73na and S73ia to the comparator 73 of the turn-off control circuit 205a of FIG. It is a graph showing. Peak value of the drain current ID flowing through the switching element 2 of Figure 1 IDP (hereinafter, referred to. Drain current peak IDP), is a graph showing the relationship between the intermittent oscillation frequency f I. And intermittent oscillation frequency f I of the control circuit 200 of FIG.
- the period signal frequency f C is the time which is set equal to the intermittent oscillation frequency f I
- a graph showing temporal changes in the intermittent oscillation frequency f I, the sound of the transformer 1 for intermittent oscillation frequency f I It is a graph which shows a pressure strength.
- a graph showing temporal changes in the intermittent oscillation frequency f I, for intermittent oscillation frequency f I 4 is a graph showing the sound pressure intensity of the transformer 1.
- the periodic signal frequency f C is set to twice the intermittent oscillation frequency f I
- a graph showing temporal changes in the intermittent oscillation frequency f I, the transformer 1 for intermittent oscillation frequency f I It is a graph which shows the sound pressure intensity of.
- a graph showing temporal changes in the intermittent oscillation frequency f I, for intermittent oscillation frequency f I 4 is a graph showing the sound pressure intensity of the transformer 1.
- the periodic signal frequency f C is set to 1 ⁇ 2 times the intermittent oscillation frequency f I and the phase of the periodic signal PS is shifted from the phase of the periodic signal PS of FIG. when it is phase, and graphs showing time changes of the intermittent oscillation frequency f I, is a graph showing the sound pressure intensity of the transformer 1 for intermittent oscillation frequency f I.
- a graph showing temporal changes in the intermittent oscillation frequency f I, for intermittent oscillation frequency f I 4 is a graph showing the sound pressure intensity of the transformer 1.
- a graph showing temporal changes in the intermittent oscillation frequency f I, for intermittent oscillation frequency f I 4 is a graph showing the sound pressure intensity of the transformer 1.
- FIG. 13 is a graph showing a relationship between a feedback terminal outflow current IFB and a drain current peak value IDP of a switching power supply device including the turn-off control circuit 205b of FIG. It is a circuit diagram of the turn-off control circuit 205c which concerns on the 2nd modification of the 1st Embodiment of this invention. It is a circuit diagram of the turn-off control circuit 205d which concerns on the 3rd modification of the 1st Embodiment of this invention. It is a circuit diagram of the turn-off control circuit 205e which concerns on the 4th modification of the 1st Embodiment of this invention.
- (A) is a graph showing the periodic signal PS generated by the periodic signal generation circuit 207b of FIG. 18, and (b) shows the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG.
- (C) is a graph showing an input signal S73na inputted to the non-inverting input terminal of the turn-off control circuit 205a of FIG.
- FIG. 21 is a circuit diagram of the periodic signal generation circuit 307 of FIG. 20.
- A) is a graph showing a periodic signal PS generated by the periodic signal generation circuit 307 of FIG. 21, and (b) shows an intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG.
- C) is a graph showing an input signal S73na inputted to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 20 and an input signal S73ia (see FIG. 5) inputted to the inverting input terminal.
- FIG. 24 is a circuit diagram of the periodic signal generation circuit 407a of FIG. (A) is a graph showing the periodic signal PS generated by the periodic signal generation circuit 407a of FIG. 24, and (b) shows the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG. (C) is a graph showing an input signal S73na input to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 23 and an input signal S73ia (see FIG. 5) input to the inverting input terminal. It is.
- FIG. 27 is a circuit diagram of the periodic signal generation circuit 407b of FIG. 26.
- (A) is a graph showing the periodic signal PS generated by the periodic signal generation circuit 407b of FIG. 27, and (b) shows the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG.
- (C) is a graph showing an input signal S73na input to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 23 and an input signal S73ia (see FIG. 5) input to the inverting input terminal. It is.
- FIG. 30 is a circuit diagram of the periodic signal generation circuit 507 in FIG. 29.
- 29A is a graph showing the full-wave rectified signal SLS input to the voltage-current conversion circuit 5071 in FIG. 29 and the periodic signal PS generated by the periodic signal generation circuit 507 in FIG. 29, and
- FIG. 29 is a graph showing an intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG. 28, and (c) shows an input signal S73na inputted to the non-inverting input terminal of the turn-off control circuit 205a of FIG. It is a graph which shows input signal S73ia input into an input terminal.
- FIG. 33 is a circuit diagram of a turn-off control circuit 605 in FIG. 32.
- A) is a graph showing the output current Iout of FIG. 32
- (b) is a graph showing the output voltage Vout of FIG. 32
- (c) is a graph showing the feedback terminal outflow current IFB of FIG.
- D) is a comparison between the feedback control signal EAO input to the operational amplifier 37 of FIG. 33, the threshold voltages VR1 and VR2 input to the inverting input terminal of the comparator 34 of FIG. 33, and FIG.
- (e) is a graph showing the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 602a of FIG. f) shows a current detection signal VIS input to the non-inverting input terminal of the turn-off control circuit 605 in FIG. 34 and a feedback control signal EA input to the inverting input terminal.
- (D) is a feedback control signal EAO inputted to the non-inverting input terminal of the comparator 34 of the intermittent oscillation control circuit 602f of FIG. 41 and an inverting input terminal of the comparator 34 of FIG. 41 is a graph showing threshold voltages VR1 and VR2, (e) is a graph showing a triangular wave signal OSC generated by the low-frequency oscillation circuit 6023 of FIG. 41, and (f) is an intermittent oscillation control of FIG. 41 is a graph showing an intermittent oscillation control signal Enable generated by a circuit 602f, and (g) is a current detection input to the non-inverting input terminal of the turn-off control circuit 605 of FIG. And No.
- VIS is a graph illustrating a feedback control signal EAO inputted to the inverting input terminal (see FIG. 34.). It is a circuit diagram of the intermittent oscillation control circuit 602g which concerns on the 1st modification of the 6th Embodiment of this invention. It is a circuit diagram of the intermittent oscillation control circuit 602h which concerns on the 2nd modification of the 6th Embodiment of this invention. It is a circuit diagram of the intermittent oscillation control circuit 602i which concerns on the 3rd modification of the 6th Embodiment of this invention. It is a block diagram which shows the structure of the switching power supply device provided with the control circuit 700 which concerns on the 7th Embodiment of this invention. It is a circuit diagram of the switching control circuit 204a of FIG.
- 59 is a timing chart showing an operation of the change signal generation circuit 807b of FIG. It is a circuit diagram of the change signal generation circuit 807c which concerns on the 2nd modification of the 11th Embodiment of this invention.
- 61 is a timing chart showing an operation of the change signal generation circuit 807c of FIG. 60.
- It is a circuit diagram of the change signal generation circuit 807d which concerns on the 3rd modification of the 11th Embodiment of this invention.
- It is a circuit diagram of the change signal generation circuit 807e which concerns on the 4th modification of the 11th Embodiment of this invention.
- It is a circuit diagram of the setting signal generation circuit 807d which concerns on the 5th modification of the 11th Embodiment of this invention.
- FIG. 66 is a circuit diagram of the variable delay circuit 8091a of FIG. 65. It is a circuit diagram of the periodic signal generation circuit 907 which concerns on the 7th modification of the 12th Embodiment of this invention.
- 68 is a timing chart showing an operation of the periodic signal generation circuit 907 of FIG. 67. It is a block diagram which shows the structure of the switching power supply device which concerns on the 13th Embodiment of this invention.
- FIG. 4 is a table showing each configuration when the control circuit 200 according to the first embodiment of the present invention is applied to a step-down chopper type switching power supply device, a step-up chopper type switching power supply device, and a polarity inversion chopper type switching power supply device. .
- FIG. 1 is a block diagram showing a configuration of a switching power supply device including a control circuit 200 according to the first embodiment of the present invention.
- 2 is a circuit diagram of the feedback signal control circuit 201 in FIG. 1
- FIG. 3 is a circuit diagram of the intermittent oscillation control circuit 202 in FIG. 1
- FIG. 4 is a circuit diagram of the turn-on control circuit 203 in FIG. It is a circuit diagram.
- 5 is a circuit diagram of the turn-off control circuit 205a of FIG. 1
- FIG. 6 is a circuit diagram of the periodic signal generation circuit 207a of FIG.
- the switching power supply apparatus performs an intermittent oscillation operation that alternately repeats an oscillation period and a stop period at a light load.
- 1 includes, for example, a switching element 2 which is a power MOS field effect transistor, a drain current detection resistor 3, input terminals Ti1 and Ti2, an input / output conversion circuit 10, output terminals To1 and To2, and an output.
- the voltage detection circuit 4 includes a control circuit 200 that is a semiconductor device that controls the on / off operation of the switching element 2.
- the input / output conversion circuit 10 includes a power conversion transformer 1 including a primary winding 1a and a secondary winding 1b having opposite polarities, and an output voltage generation circuit 5 including a rectifier diode 5a and a capacitor 5b. It is prepared for.
- the AC voltage from the commercial AC power supply is rectified by a rectifier such as a diode bridge, and then smoothed by using an input capacitor, and is output between the input terminals Ti1 and Ti2 as a DC input voltage Vin.
- the input terminal Ti1 on the low potential side of the input terminals Ti1 and Ti2 is connected to the source of the switching element 2 and the current detection terminal IS of the control circuit 200 via the drain current detection resistor 3, and is connected to the ground of the control circuit 200.
- the input terminal Ti2 on the high potential side of the input terminals Ti1 and Ti2 is connected to one end of the primary winding 1a. Further, the other end of the primary winding 1 a is connected to the drain of the switching element 2.
- one end of the secondary winding 1b is connected to one electrode of the capacitor 5b and the output terminal To2 via the rectifier diode 5a, while the other end of the secondary winding 1b is the other end of the capacitor 5b. Connected to the electrode and the output terminal To1. Then, the AC voltage induced in the secondary winding 1b by the switching operation of the switching element 2 is rectified and smoothed by the output voltage generation circuit 5, and converted into a DC output voltage Vout. Further, output power corresponding to the output voltage Vout and the output current Iout flowing through the output terminal To2 is applied to the load 6 and supplied through the output terminals To1 and To2.
- the output voltage detection circuit 4 is composed of, for example, a photocoupler and a Zener diode, and detects the voltage level of the output voltage Vout, and the detected output voltage Vout is equal to or higher than a predetermined threshold voltage.
- the feedback signal SFB is generated and output to the feedback signal input terminal FB so that the feedback terminal outflow current IFB corresponding to the output voltage Vout flows out from the feedback signal input terminal FB of the control circuit 200.
- the control circuit 200 uses the feedback terminal outflow current IFB and the voltage of the current detection terminal IS having a voltage corresponding to the drain current ID flowing through the switching element 2 to set a predetermined output voltage Vout.
- a switching control signal SC indicating the start timing and end timing of the ON period of the switching element 2 is generated so as to be the threshold voltage, and is output to the gate of the switching element 2 via the switching control signal output terminal OUT. Further, as will be described in detail later, the control circuit 200 performs pulse width modulation (PulseulWidth Modulation (PWM)) control in a current mode during normal operation in which intermittent oscillation control described later is not performed.
- PWM pulse width modulation
- a control circuit 200 includes a feedback signal control circuit 201, a periodic signal generation circuit 207a, a drain current detection circuit 206, a turn-off control circuit 205a, an intermittent oscillation control circuit 202, a turn-on control circuit 203, and a switching circuit.
- the control circuit 204 includes a ground terminal GND connected to the input terminal Ti1 and the ground potential, a current detection terminal IS, a switching control signal output terminal OUT, and a feedback signal input terminal FB.
- the control circuit 200 includes a power supply voltage terminal (not shown) for supplying the control circuit 200 with the power supply voltage VDD.
- the feedback signal control circuit 201 includes a constant current source 11 that outputs a predetermined constant current I 11 , a constant current source 12 that outputs a predetermined constant current I 12 , and a P-channel MOS field effect transistor (hereinafter referred to as “channel current MOS transistor”). And pMOS transistors) 13 and 14, N-channel MOS field effect transistors (hereinafter referred to as nMOS transistors) 15, 16 and 17, a constant voltage source 18, and a current-voltage conversion circuit 2011.
- the pMOS transistors 13 and 14 and the nMOS transistors 16 and 19 form a current mirror circuit, respectively.
- the constant current sources 11 and 12 are provided to limit the current flowing through the control circuit 200 to a predetermined current value when the feedback signal input terminal FB is short-circuited to the ground terminal GND.
- the feedback terminal outflow current IFB flowing out from the feedback signal input terminal FB is folded back by the two current mirror circuits described above, and the current I 0 corresponding to the feedback terminal outflow current IFB flows to the nMOS transistor 19 and the resistor 20. .
- the current I 0 is converted into a feedback control signal EAO having a voltage level VEAO expressed by the following equation, and the feedback control signal EAO is output to the intermittent oscillation control circuit 202 and the turn-off control circuit 205a.
- the voltage Vbe is a base-emitter voltage of the npn bipolar transistor 21.
- the feedback control signal EAO corresponds to the output voltage to the load 6.
- the intermittent oscillation control circuit 202 includes constant current sources 31 and 32 that output predetermined constant currents I 1 and I 2 , a resistor 33 having a resistance value R 1 , a comparator 34, and a pMOS transistor 35, respectively. And is configured.
- the feedback control signal EAO is input to the non-inverting input terminal of the comparator 34 as the input signal S34n. Further, the inverting input terminal of the comparator 34 is grounded via the resistor 33.
- a constant current source 31 and a series connection circuit of the constant current source 32 and the pMOS transistor 35 are connected in parallel at a connection point between the inverting input terminal of the comparator 34 and the resistor 33.
- the output signal from the comparator 34 is output to the turn-on control circuit 203 as an intermittent oscillation control signal Enable, and is also output to the gate of the pMOS transistor 35.
- the reference voltage VR input to the inverting input terminal 34 of the comparator 34 has hysteresis. Specifically, when the voltage level VEAO of the feedback control signal EAO that is the input signal S34n is higher than the reference voltage VR, the voltage level of the intermittent oscillation control signal Enable is high, so the pMOS transistor 35 is in the off state.
- the reference voltage VR is the following threshold voltage VR1.
- the reference voltage VR is the following threshold voltage VR2.
- the intermittent oscillation control circuit 202 generates a low level intermittent oscillation control signal Enable when the voltage level of the feedback control signal EAO corresponding to the output power to the load 6 becomes less than the threshold voltage VR1,
- the high level intermittent oscillation control signal Enable is generated.
- the turn-on control circuit 203 includes an on-pulse generation circuit 61 that generates a turn-on signal that is a clock pulse having a predetermined frequency, inverters 62 and 63, and a NOR gate 64.
- the turn-on signal is input to the first input terminal of the NOR gate 64 via the inverter 62, and the intermittent oscillation control signal Enable is input to the second input terminal of the NOR gate 64 via the inverter 63.
- the output signal from the NOR gate 64 is output to the switching control circuit 204 as a turn-on control signal ON for turning on the switching element 2. That is, the turn-on control circuit 203 of FIG.
- the turn-on signal 4 outputs the turn-on signal as the turn-on control signal ON when the voltage level of the intermittent oscillation control signal Enable is high, while the voltage level of the intermittent oscillation control signal Enable is low. Output a low-level turn-on control signal ON.
- the frequency of the turn-on signal generated by the turn-on control circuit 203 may be a fixed frequency or a variable frequency.
- a turn-on signal obtained by detecting the bottom timing of the drain voltage of the switching element 2 may be used in the pseudo resonance control.
- the drain current ID flowing through the switching element 2 is converted into a voltage corresponding to the drain current ID by the drain current detection resistor 3 connected between the switching element 2 and the ground terminal GND, and the voltage is detected by the current detection.
- the drain current detection circuit 206 detects the drain current ID by detecting the voltage of the current detection terminal IS, generates a current detection signal VIS proportional to the magnitude of the detected drain current ID, and turns off the control circuit 205. Output to.
- the drain current detection circuit 206 may detect the drain current ID using the drain voltage of the switching element 2.
- the periodic signal generating circuit 207a includes a low-frequency oscillation circuit 2071 for generating a triangular wave signal S2071 having a predetermined period signal period T C, a triangular wave signal S2071 and the voltage-current conversion on the period signal PS is a current signal A voltage-current conversion circuit 2072 that converts the voltage and outputs it to the turn-off control circuit 205a.
- the low-frequency oscillation circuit 2071 generates constant current sources 101, 107, and 108 that output predetermined constant currents I 3 , I 4, and I 5 , an inverter 106, a comparator 110, and a resistance value R 2 .
- the pMOS transistors 102, 103 and 112 configured to include an nMOS transistor 104 and 105 form a current mirror circuit.
- the pMOS transistor 102 is turned on, and The constant current I 3 from the current source 101 flows to the nMOS transistor 104 via the pMOS transistor 102. For example, when the mirror ratio of the current mirror circuit formed by the nMOS transistors 104 and 105 is 1, the current flowing to the nMOS transistor 105 also a constant current I 3.
- the low frequency oscillation circuit 2071 in FIG. 6 the voltage value (I 4 ⁇ R 2) Voltage value from ((I 4 + I 5) ⁇ R 2) Voltage to the extent (I 5 ⁇ the R 2), generates a triangular wave signal S2071 which continuously changes with a period signal period T C expressed by the following equation.
- T C 2 ⁇ C 0 ⁇ (I 5 ⁇ R 2 ) / I 3 (4)
- the voltage-current conversion circuit 2072 is configured to include a pMOS transistors 115 and 116 constituting a current mirror circuit, an npn bipolar transistor 113, a resistor 114 having a resistance value R 3.
- the triangular wave signal S2071 is input to the base of the npn bipolar transistor 113, and is converted to a current corresponding to the voltage level of the triangular wave signal S2071 by the resistor 114 connected to the emitter of the npn bipolar transistor 113.
- the converted current is the pMOS transistor 115.
- And 116 are output as a periodic signal PS to the turn-off control circuit 205a.
- the current value If (t) (t is time) of the periodic signal PS is npn bipolar.
- the base-emitter voltage of the transistor 113 is expressed by the following equation using Vbe and the voltage Vf (t) of the triangular wave signal S2071.
- the current value of the periodic signal PS If (t), like the triangular wave signal S2071, in the current range from a predetermined first current value to a predetermined second current value, continuous periodic signal period T C Changes.
- the turn-off control circuit 205a includes an operational amplifier 71 that operates as an impedance converter, a resistor 72, and a comparator 73.
- the current detection signal VIS is output to the non-inverting input terminal of the comparator 73 as the input signal S73na.
- the feedback control signal EAO is subjected to impedance conversion by the operational amplifier 71 and output to the resistor 72.
- the periodic signal PS flows through the resistor 72 as a current signal. Therefore, the periodic signal PS is added to the signal corresponding to the feedback control signal EAO, and the addition result signal is input to the inverting input terminal of the comparator 73 as the input signal S73ia.
- the comparator 73 generates a high-level turn-off control signal OFF when the voltage level of the input signal S73na exceeds the voltage level of the input signal S73ia, while the voltage level of the input signal S73na is less than the voltage level of the input signal S73ia. At some time, a low level turn-off control signal OFF is generated and output to the switching control circuit 204.
- the switching control circuit 204 is configured by an RS flip-flop or the like, and turns on the switching element 2 when the voltage level of the turn-on control signal ON input from the turn-on control circuit 203 changes from low level to high level.
- the switching control signal SC is generated so as to turn off the switching element 2 in response to the high-level turn-off control signal OFF from the turn-off control circuit 205, and the output terminal Output to the gate of the switching element 2 via OUT. That is, the switching control signal SC represents the start timing and end timing of the ON period of the switching element 2.
- the control circuit 200 when the input voltage Vin is supplied to the input terminals Ti1 and Ti2, the control circuit 200 is provided with a starting current supply terminal (not shown in FIG. 1 for simplification) of the control circuit 200. A starting current is supplied via When the control circuit 200 becomes operable, the control circuit 200 starts on / off control of the switching element 2. Since the output voltage Vout is lower than a predetermined threshold voltage set in the output voltage detection circuit 4 at the time of startup, the output voltage detection circuit 4 does not output the feedback signal SFB to the control circuit 200.
- the feedback terminal outflow current IFB does not flow out from the feedback signal input terminal FB, and the voltage level of the feedback control signal EAO is higher than when the feedback terminal outflow current IFB flows out. For this reason, the voltage level of the input signal 73ia of the comparator 73 of the turn-off control circuit 205 generated using the feedback control signal EAO and the periodic signal PS is also set higher than when the feedback terminal outflow current IFB flows out. .
- the control circuit 200 operates as follows during normal operation in which the voltage level of the feedback control signal EAO is higher than the threshold voltage VR2 represented by Expression (3).
- the voltage level of the feedback control signal EAO is higher than the threshold voltage VR2 expressed by the equation (3), so the voltage level of the intermittent oscillation control signal Enable is high. Therefore, the turn-on control circuit 203 outputs the turn-on signal from the on-pulse generation circuit 61 as it is to the switching control circuit 204 as the turn-on control signal ON.
- the drain current ID flows through the switching element 2 and the current detection signal VIS proportional to the magnitude of the drain current ID is input to the non-inverting input terminal of the comparator 73.
- the comparator 73 When the voltage level of the current detection signal VIS becomes higher than the input signal S73ia, the comparator 73 generates a high-level turn-off control signal OFF and outputs it to the switching control circuit 204. In response to this, the switching element 2 is turned off. To do. Further, when the voltage level of the turn-on control signal ON changes from the low level to the high level after the switching element 2 is turned off, the switching element 2 is turned on again.
- the output voltage detection circuit 4 outputs a feedback signal SFB corresponding to the output voltage Vout to the control circuit 200. Therefore, the feedback terminal outflow current IFB corresponding to the output voltage Vout flows out from the feedback signal input terminal FB, and the voltage level of the feedback control signal EAO from the current-voltage conversion circuit 2011 of the feedback signal control circuit 201 decreases. For this reason, the voltage level of the input signal 73ia of the comparator 73 of the turn-off control circuit 205 generated using the feedback control signal EAO and the periodic signal PS is also lowered. As a result, in response to the turn-off control signal OFF, the ON period of the switching element 2 is shortened, and the drain current ID flowing through the switching element 2 is reduced.
- the on-duty of the switching element 2 is controlled so that the output voltage Vout becomes a predetermined threshold voltage set in the output voltage detection circuit 4. That is, the switching element 2 is turned on in response to the turn-on signal included in the turn-on control signal ON from the turn-on control circuit 203, while the current detection signal VIS corresponding to the drain current ID flowing through the switching element 2 is fed back to the feedback terminal.
- the input signal S72ia generated using the feedback control signal EAO corresponding to the outflow current IFB and the periodic signal PS is exceeded, it is turned off in response to the turn-off control signal OFF changing from the low level to the high level.
- the ON period of the switching element 2 is controlled to be short, and the drain current ID becomes small.
- the ON period of the switching element 2 is controlled to be long, and the drain current ID is increased.
- the control circuit 200 when the voltage level of the feedback control signal EAO is lower than the threshold voltage VR2 expressed by the equation (3), the control circuit 200 performs intermittent oscillation control as follows.
- the voltage level of the feedback control signal EAO decreases to less than the threshold voltage VR2 and then further decreases to less than the threshold voltage VR1
- the voltage level of the intermittent oscillation control signal Enable switches from the high level to the low level.
- the voltage level of the turn-on control signal ON is fixed at a low level. Accordingly, the switching element 2 is controlled so as not to be turned on, and the on / off operation of the switching element 2 is stopped.
- the control circuit 200 controls the operation of the switching element 2 so that the oscillation period and the stop period of the switching element 2 are alternately repeated during intermittent oscillation control.
- the switching frequency of the switching element 2 is reduced as compared with the normal operation, and the power consumption is reduced.
- intermittent oscillation period T I the repetition period of the oscillation period and the stop period of the intermittent oscillation control, defined as intermittent oscillation frequency f I a frequency corresponding to the intermittent oscillation period T I.
- FIG. 8 (a) is a graph showing the output current Iout of FIG. 1, (b) is a graph showing the output voltage Vout of FIG. 1, and (c) is a feedback terminal outflow current of FIG. 6 is a graph showing IFB, where (d) is a feedback control signal EAO input as an input signal S34n to the non-inverting input terminal of the comparator 34 of the intermittent oscillation control circuit 202 of FIG. 3, and the intermittent oscillation control circuit of FIG. 6 is a graph showing threshold voltages VR1 and VR2 input to the inverting input terminal of the comparator 34 of 202, and an input signal S73ia input to the inverting input terminal of the comparator 73 of the turn-off control circuit 205a of FIG.
- E is a graph which shows the intermittent oscillation control signal Enable of FIG. 1
- (f) is input signal S73n to the comparator 73 of the turn-off control circuit 205a of FIG.
- the voltage level of the intermittent oscillation control signal Enable is at a high level during a rated load state period (period from timing t0 to timing t1) in which the output voltage Vout is the rated voltage and the output current Iout is the rated current.
- the control circuit 200 performs the normal operation described above.
- the state of the load 6 fluctuates, the output voltage output to the load 6 increases (the load 6 becomes lighter), and the voltage level of the feedback control signal EAO is less than VR1. Is lowered to the voltage level of the intermittent oscillation control signal Enable, and the switching operation of the switching element 2 is stopped.
- the input signal S73ia input to the inverting input terminal of the comparator 73 of the turn-off control circuit 205a is obtained by adding the periodic signal PS to the feedback control signal EAO. That is, the input signal S73ia is obtained by modulating the feedback control signal EAO according to the periodic signal PS.
- the turn-off control circuit of the switching power supply according to the prior art uses the feedback control signal EAO itself as the input signal S73ia as compared with the turn-off control circuit 205a of FIG. , the intermittent oscillation period T I consisting of the oscillation period of the switching element 2 and the stop period is fixed at a constant value. At this time, there is a problem that the transformer noise is generated when certain of the intermittent oscillation period T I enters the audible region.
- the turn-off control circuit 205a of FIG. 5 compares the current detection signal VIS with the input signal S73ia obtained by modulating the feedback control signal EAO according to the periodic signal PS, thereby switching the switching element 2. Since the turn-off control signal OFF for turning off is generated, the timing of generating the turn-off control signal OFF changes according to the periodic signal PS even if the load 6 does not vary in the standby state. As a result, the peak value of the drain current ID changes as indicated by the current detection signal VIS in FIG. Accordingly, even if the load 6 does not vary in the standby state, the amount of increase in the output voltage Vout during each oscillation period of the switching element 2 changes. As a result, the intermittent oscillation periods T I 1, T I 2 and T I 3 Are different from each other (T I 1 ⁇ T I 2 ⁇ T I 3).
- FIG. 7A is a graph showing the periodic signal PS generated by the periodic signal generation circuit 207a of FIG. 6, and FIG. 7B is an intermittent oscillation control generated by the intermittent oscillation control circuit 202 of FIG. 6 is a graph showing the signal Enable, and FIG. 5C is a graph showing the input signal S73na input to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 5 and the input signal S73ia input to the inverting input terminal. . 7, in order to clearly show the change of the current detection signal VIS, feedback terminal source current IFB and intermittent oscillation period T I is assumed to be constant respectively. As shown in FIG. 7D, in each oscillation period, the peak value of the current detection signal VIS (that is, the peak value of the drain current ID) is changed using the periodic signal PS.
- the energy E supplied to the load 6 during the intermittent oscillation control includes the inductance La of the primary winding 1a, the peak value IDP of the drain current ID flowing through the switching element 2 (hereinafter referred to as the drain current peak value IDP), and intermittent oscillation.
- the frequency f I and the power supply efficiency are expressed by the following equation using ⁇ .
- the power supply efficiency ⁇ is constant
- the reference voltage VR input to the comparator 34 of the intermittent oscillation control circuit 202 has no hysteresis
- the intermittent oscillation frequency f I is the switching element. 2 is assumed to be the same as the oscillation frequency (that is, the frequency of the turn-on signal 61 in FIG. 4).
- the intermittent oscillation frequency f I is It is expressed by the following formula.
- FIG. 9 is a graph showing the peak value IDP of the drain current ID flowing through the switching element 2 of Figure 1, the relationship between the intermittent oscillation frequency f I.
- the drain current peak IDP varies between from IDP1 to IDP2, intermittent oscillation frequency f I varies between the frequency f I 1 to frequency f I 2.
- FIG. 10 is a graph showing the relationship between the intermittent oscillation frequency f I of the control circuit 200 of FIG. 1 and the sound pressure intensity of the transformer 1. As shown in FIG. 10, according to this embodiment, distribution of the comparison to intermittent oscillation frequency f I in the prior art is dispersed, and the peak value of the sound pressure intensity of the transformer 1 is reduced. Therefore, the transformer sound is reduced as compared with the prior art.
- FIG. 11A is a graph showing the temporal change of the intermittent oscillation frequency f I of the switching power supply device according to the comparative example not including the periodic signal generation circuit 207 of FIG. 1, and the sound pressure intensity of the transformer 1 with respect to the intermittent oscillation frequency f I. It is a graph to show.
- the turn-off control circuit of the switching power supply according to the comparative example includes, for example, a comparator 73 that inputs the feedback control signal EAO to the inverting input terminal and inputs the current detection signal VIS to the non-inverting input terminal. Turn-off control circuit 605.
- 11B to 11H show the time variation of the intermittent oscillation frequency f I when the periodic signal frequency f C is set as follows with respect to the intermittent oscillation frequency f I in the switching power supply device of FIG. a graph showing a graph showing the sound pressure intensity of the transformer 1 for intermittent oscillation frequency f I.
- FIG. 11B When the periodic signal frequency f C is set equal to the intermittent oscillation frequency f I ;
- FIG. 11C When the periodic signal frequency f C is set to 3/2 times the intermittent oscillation frequency f I ;
- FIG. 11D When the periodic signal frequency f C is set to twice the intermittent oscillation frequency f I ;
- FIG. 11E When the periodic signal frequency f C is set to 1 ⁇ 2 times the intermittent oscillation frequency f I ;
- FIG. 11F When the periodic signal frequency f C is set to 1 ⁇ 2 times the intermittent oscillation frequency f I and the phase of the periodic signal PS is shifted by the phase shift amount ⁇ from the phase of the periodic signal PS of FIG. 11E;
- FIG. 11G when the periodic signal frequency f C is set to 1/4 times the intermittent oscillation frequency f I ;
- FIG. 11H When the periodic signal frequency f C is set to 1/8 times the intermittent oscillation frequency f I.
- each timing indicated by a black circle is, for example, a timing at which the voltage level of the intermittent oscillation control signal Enable changes from a low level to a high level.
- the drain current ID is substantially equal. It was assumed that the peak value was reached.
- the black circle interval (that is, the intermittent oscillation period T I ) is assumed to be constant in order to simplify the description.
- the frequency of the intermittent oscillation frequency f I at the timing of the black circle is shown as the sound pressure intensity of the transformer 1.
- the drain current peak IDP changes once, the feedback signal SFB is changed, to change intermittent oscillation frequency f I, the drain at a timing shifted from the timing shown by black circles in FIG. 11A ⁇ FIG 11H
- the current ID has a peak value.
- the switching power supply device since the drain current peak IDP is a constant value, the intermittent oscillation frequency f I is a constant frequency F. Further, as shown in FIGS. 11B and 11D, even when the periodic signal frequency f C is set to an integral multiple of the intermittent oscillation frequency f I, the intermittent oscillation frequency f I is a constant frequency F. Furthermore, as shown in FIG. 11C, when the periodic signal frequency f C is set to 3/2 times the intermittent oscillation frequency f I, the distribution of the intermittent oscillation frequency f I is dispersed. Further, as shown in FIG.
- the periodic signal frequency f C is set to 1/4 times the intermittent oscillation frequency f I
- the spectral intensity when the intermittent oscillation frequency f I is F, in the case of FIG. 11A
- the intermittent oscillation frequency f I is modulated.
- the periodic signal frequency f C is set to a frequency lower than the intermittent oscillation frequency f I (for example, FIG. 11G and FIG. see FIG. 11H.), or set to high and the frequency other than integral multiple of the intermittent oscillation frequency f I than intermittent oscillation frequency f I (e.g., see FIG. 11C.), intermittent oscillation control signal of the period signal PS Enable for the phase difference, the distribution of the intermittent oscillation frequency f I it is seen that may be set so as to disperse.
- the periodic signal frequency f C is set lower than the intermittent oscillation frequency f I.
- the periodic signal frequency f C is preferably set lower than the minimum value of the intermittent oscillation frequency f I possible values. That is, the element values of the low frequency oscillation circuit 2071 of the periodic signal generating circuit 207a of FIG. 6, the periodic signal frequency f C is to be set lower than the lowest value of the intermittent oscillation frequency f I possible values Is preferred.
- periodic signal period T C is preferably about 1 ms to several tens of milliseconds.
- the turn-off control is performed by comparing the current detection signal VIS with the input signal S73ia generated by modulating the feedback control signal EAO according to the periodic signal PS.
- a turn-off control circuit 205a for generating a signal OFF is provided. Therefore, the peak value IDP of the current flowing through the switching element 2 can be changed (modulated) by changing the timing at which the turn-off control signal OFF is generated using the periodic signal PS.
- the distribution of f I can be dispersed as compared with the prior art.
- the average value of the intermittent oscillation frequency f I in the switching power supply according to the present embodiment is equal to the average value of the intermittent oscillation frequency f I in the conventional switching power supply. Compared with the power supply efficiency does not decrease.
- the charge / discharge timing of the low frequency oscillation circuit 2071 of the periodic signal generation circuit 207a is determined using the intermittent oscillation control signal Enable. You may control. Further, in the present embodiment, by changing the intermittent oscillation frequency f I by changing the peak value of the current flowing through the switching device 2 by using the periodic signal PS, the present invention is not limited thereto. As described in detail in the fifth embodiment and its modifications, the sixth embodiment and its modifications, and the eighth embodiment, the intermittent oscillation is performed by changing the intermittent oscillation control signal Enable using the periodic signal PS. it may be changed frequency f I.
- the periodic signal PS when the periodic signal PS is generated so that the frequency, the maximum value of the amplitude, and the minimum value of the amplitude within each period of the periodic signal PS are constant, the same as in the present embodiment.
- the cycle signal frequency f C is set to a frequency lower than the intermittent oscillation frequency f I, or set high and the frequency other than integral multiple of the intermittent oscillation frequency f I than intermittent oscillation frequency f I, the period a phase difference with respect to the intermittent oscillation control signal Enable signal PS, the distribution of the intermittent oscillation frequency f I may be set so as to disperse.
- FIG. 12 is a circuit diagram of the turn-off control circuit 205b according to the first modification of the first embodiment of the present invention.
- FIG. 13 is a graph showing the relationship between the feedback terminal outflow current IFB and the drain current peak value IDP of the switching power supply device including the turn-off control circuit 205b of FIG.
- the turn-off control circuit 205b includes constant current sources 74 and 75 that output predetermined constant currents I 74 and I 75 , a resistor 76, comparators 73 and 77, an inverter 78, an nMOS transistor, Switches 79 and 80 which are transmission gate circuits are provided.
- the current detection signal VIS is input to the non-inverting input terminal of the comparator 73 as the input signal S73nb.
- a voltage V J obtained by multiplying the periodic signal PS by the constant currents I 74 and I 75 and the resistance value of the resistor 76 is input to the non-inverting input terminal of the comparator 77 and output to the switch 79.
- the feedback control signal EAO is input to the non-inverting input terminal of the comparator 77 and also output to the switch 80.
- the output signal from the comparator 77 is output to the control terminal of the switch 79 and also output to the control terminal of the switch 80 via the inverter 78.
- the input signal S73ib is input to the inverting input terminal of the comparator 73 via the switch 79 or 80, and the comparator 73 generates and outputs the turn-off control signal OFF. Therefore, when the voltage V J is higher than the voltage level of the feedback control signal EAO, the current detection signal VIS is compared with the voltage V J in the comparator 73, while when the voltage V J is lower than the voltage level of the feedback control signal EAO.
- the comparator 73 compares the current detection signal VIS with the feedback control signal EAO.
- the resistance values of the constant currents I 74 and I 75 and the resistor 76 are set so that the switch 80 is turned on during normal operation.
- the sum of the constant currents I 74 and I 75 is set to a value greater than or equal to the sum of the constant currents I 1 and I 2 output from the constant current sources 31 and 32 of the intermittent oscillation control circuit 202 of FIG. It is preferable.
- the switch 80 is turned on during normal operation, and the current detection signal VIS is compared with the feedback control signal EAO in the comparator 73, so that the turn-off control circuit 205b is affected by the periodic signal PS. Without operation, it operates in the same manner as the turn-off control circuit according to the prior art. For this reason, compared with the first embodiment, the drain current peak value IDP during normal operation is not affected by the periodic signal PS, so there is no possibility that feedback control becomes unstable during normal operation.
- the lower limit value (the limit value) of the voltage level of the current detection signal VIS is set to the voltage V J , and as a result, the drain current peak value IDP corresponds to the voltage V J as shown in FIG. A lower limit value IDPmin is set. Furthermore, since voltage V J changes in the same manner as periodic signal PS (that is, voltage V J is modulated according to periodic signal PS), lower limit value IDPmin of drain current peak value IDP is modulated according to periodic signal PS.
- the lower limit value IDPmin of the drain current peak value IDP of the switching element 2 at the time of intermittent oscillation control is modulated according to the periodic signal PS.
- distribution of intermittent oscillation frequency f I as in the first embodiment even when the small dispersed, thereby reducing the transformer noise from the transformer 1 without compared to the prior art exacerbate the power efficiency.
- the drain current peak value IDP during normal operation is not affected by the periodic signal PS, so there is no possibility that feedback control becomes unstable during normal operation.
- FIG. 14 is a circuit diagram of the turn-off control circuit 205c according to the second modification of the first embodiment of the present invention.
- the turn-off control circuit 205 c includes an operational amplifier 2051 that operates as an impedance converter, a resistor 2052, and a comparator 73.
- the feedback control signal EAO is input to the non-inverting input terminal of the comparator 73 as the input signal S73ic.
- the current detection signal VIS is impedance-converted by the operational amplifier 2051 and output to the resistor 2052.
- the periodic signal PS flows through the resistor 2052 as a current signal.
- the periodic signal PS is added to the signal corresponding to the current detection signal VIS, and the addition result signal is input to the non-inverting input terminal of the comparator 73 as the input signal S73nc.
- the comparator 73 generates a high-level turn-off control signal OFF when the voltage level of the input signal S73nc exceeds the voltage level of the input signal S73ic, while the voltage level of the input signal S73nc is less than the voltage level of the input signal S73ic. At some time, a low-level turn-off control signal OFF is generated and output to the switching control circuit 204.
- the input signal S73nc input to the non-inverting input terminal of the comparator 73 of the turn-off control circuit 205c is obtained by adding the periodic signal PS to the current detection signal VIS. That is, the input signal S73nc is obtained by modulating the current detection signal VIS according to the periodic signal PS. Thereby, the timing which generate
- This modification has the same effect as the first embodiment.
- FIG. 15 is a circuit diagram of a turn-off control circuit 205d according to a third modification of the first embodiment of the present invention.
- the turn-off control circuit 205d includes a comparator 73, inverters 81 and 87, nMOS transistors 88 and 89 that form a current mirror circuit, and a delay circuit 2053.
- the delay circuit 2053 includes a constant current source 82 that outputs a predetermined constant current I 82 , a pMOS transistor 83, an nMOS transistor 84, an inverter 86, and a capacitor 85.
- the current detection signal VIS is input to the non-inverting input terminal of the comparator 73 as the input signal S73nd, while the feedback control signal EAO is input to the inverting input terminal of the comparator 73 as the input signal S73id.
- An output signal from the comparator 73 is output to the delay circuit 2053 via the inverter 81.
- the pMOS transistor 83 includes a source connected to the power supply voltage VDD via the constant current source 82, a drain connected to the drain of the nMOS transistor 84, and an output terminal of the inverter 81. And a gate connected to the gate.
- the nMOS transistor 84 has a grounded source and a gate connected to the output terminal of the inverter 81.
- a connection point between the drains of the nMOS transistor 84 and the pMOS transistor 83 is grounded via a capacitor 85 and connected to an inverter 87 via an inverter 86. Further, the output signal from the inverter 87 is output as a turn-off control signal OFF.
- the periodic signal PS is folded by a current mirror circuit composed of nMOS transistors 88 and 89, and a current corresponding to the periodic signal PS flows to a connection point between each drain of the nMOS transistor 84 and the pMOS transistor 83. Is subtracted from.
- the drain current ID flowing through the switching element 2 reaches a value corresponding to the feedback control signal EAO and a high level output signal is output from the comparator 73, it is delayed by a delay time corresponding to the capacitance of the capacitor 85 and the charging current. Later, a high-level turn-off control signal OFF is output, and in response to this, the switching element 2 is turned off.
- the delay time of the delay circuit 2053 also changes according to the periodic signal PS. That is, the delay time of the delay circuit 2053 is modulated according to the periodic signal PS, whereby the timing for generating the turn-off control signal OFF changes according to the periodic signal PS.
- the peak value of the drain current ID changes. This modification has the same effect as the first embodiment.
- FIG. 16 is a circuit diagram of a turn-off control circuit 205e according to a fourth modification of the first embodiment of the present invention.
- the turn-off control circuit 205e of FIG. 16 further includes a current subtraction circuit 2055 that subtracts a current corresponding to the voltage level of the feedback control signal EAO from the periodic signal PS, as compared to the turn-off control circuit 205a of FIG. It is a feature.
- the current detection signal VIS is input to the non-inverting input terminal of the comparator 73 as the input signal S73ne.
- the current source calculation circuit 2055 includes a voltage / current conversion circuit 2054 and nMOS transistors 94 and 95 constituting a current mirror circuit.
- the voltage / current conversion circuit 2054 includes pMOS transistors 92 and 93, an npn bipolar transistor 90, and a resistor 91 that form a current mirror circuit.
- the voltage-current conversion circuit 2054 outputs a current corresponding to the voltage level of the feedback control signal EAO.
- the current output from the voltage / current conversion circuit 2054 is turned back by a current mirror circuit including nMOS transistors 94 and 95 and subtracted from the periodic signal PS.
- the periodic signal PS after subtraction flows through the resistor 72 as a current signal.
- the feedback control signal EAO is impedance-converted by the operational amplifier 71 and output to the resistor 72. Therefore, the period signal PS after the subtraction is added to the signal corresponding to the feedback control signal EAO, and the addition result signal is input to the inverting input terminal of the comparator 73 as the input signal S73ie.
- FIG. 17 is a graph showing the relationship between the feedback terminal outflow current IFB and the drain current peak value IDP of the switching power supply device including the turn-off control circuit 205e of FIG.
- a current corresponding to the voltage level of the feedback control signal EAO is subtracted from the periodic signal PS. Therefore, as the load 6 is heavier, the output voltage Vout is lower, the feedback terminal outflow current IFB is smaller, and the voltage level of the feedback control signal EAO is higher, the level of the signal added to the signal corresponding to the feedback control signal EAO is lower. Become. For this reason, the amount of change in the drain current peak value IDP is small.
- the level of the signal added to the signal corresponding to the feedback control signal EAO increases as the load 6 is lighter, the output voltage Vout is higher, the feedback terminal outflow current IFB is larger, and the voltage level of the feedback control signal EAO is lower. .
- the amount of change in the drain current peak value IDP increases. That is, according to the present modification, the amount of change in the peak value IDP of the current flowing through the switching element 2 is controlled to decrease as the output voltage decreases (that is, as the output power increases).
- This modification has the same effect as the first embodiment. Furthermore, since the amount of change in the drain current peak value IDP becomes smaller as the load 6 becomes heavier and the output voltage becomes lower (that is, as the output power becomes larger), the drain current during normal operation is smaller than in the first embodiment. The influence of the periodic signal PS on the peak value IDP is smaller than that in the intermittent oscillation control, and the possibility that the feedback control becomes unstable is small.
- FIG. 18 is a circuit diagram of a periodic signal generation circuit 207b according to a fifth modification of the first embodiment of the present invention.
- 19A is a graph showing the periodic signal PS generated by the periodic signal generation circuit 207b of FIG. 18, and FIG. 19B is an intermittent operation generated by the intermittent oscillation control circuit 202 of FIG.
- FIG. 6C is a graph showing an oscillation control signal Enable
- FIG. 5C is a graph showing an input signal S73na input to the non-inverting input terminal of the turn-off control circuit 205a of FIG. It is. 19, in order to clearly show the change of the current detection signal VIS, feedback terminal source current IFB and intermittent oscillation period T I is assumed to be constant respectively.
- the count-up circuit 2073 includes D flip-flops 118 and 120 and inverters 117 and 118.
- the output signal from the comparator 110 is input to the clock input terminal of the D flip-flop 118 and also input to the inverted clock input terminal of the D flip-flop 118 via the inverter 117.
- the output signal from the inverted Q output terminal of the D flip-flop 118 is input to the D input terminal. Further, the output signal from the Q output terminal of the D flip-flop 118 is input to the clock input terminal of the D flip-flop 120 and also input to the inverted clock input terminal of the D flip-flop 120 via the inverter 119. Furthermore, the output signal from the inverted Q output terminal of the D flip-flop 120 is input to the D input terminal.
- a pMOS transistor 122 has a source connected to the power supply voltage VDD via the constant current source 121 and a gate connected to the Q output terminal of the D flip-flop 118. And a source connected to the power supply voltage VDD through the constant current source 123 and a gate connected to the Q output terminal of the D flip-flop 120. Further, the currents flowing through the pMOS transistors 122 and 124 are added, and the added current is output as the periodic signal PS.
- the periodic signal generation circuit 207a in FIG. 6 converts the triangular wave signal S2071 from the low-frequency oscillation circuit 2071 into a periodic signal PS and outputs it. Therefore, periodic signal period T C of the periodic signal PS is the same as the period of the triangular wave signal S2071.
- the periodic signal generation circuit 207b according to the present modification counts the number of times the triangular wave signal S2071 reaches the upper limit value by the count-up circuit 2073, and outputs a current corresponding to the count value as the periodic signal PS. That is, as shown in FIG. 19 (a), the period signal period T C of the periodic signal PS output from the periodic signal generating circuit 207b is an integral multiple of the period of the triangular wave signal S2071.
- Periodic signal generating circuit 207a repeats the regular pattern signal for one cycle shown in FIG. 19 (a) at a predetermined periodic signal frequency f C, the frequency within each cycle period of the periodic signal PS, the amplitude maxima of The periodic signal PS is generated so that the value and the minimum value are constant.
- the periodic signal frequency f C is set to a frequency lower than the intermittent oscillation frequency f I, or higher than the intermittent oscillation frequency f I and integers of the intermittent oscillation frequency f I is set to a frequency other than the fold, the phase difference with respect to the intermittent oscillation control signal Enable periodic signal PS, the distribution of the intermittent oscillation frequency f I is set to disperse.
- a periodic signal PS having a longer cycle signal period T C than the period of the triangular wave signal S2071 easily generated using a count-up circuit 2073. Therefore, it generates easily a periodic signal PS having an intermittent oscillation period T I from a sufficiently long period signal period T C. Furthermore, since the capacitance C 0 of the capacitor 111 of the low frequency oscillation circuit 2071 can be set smaller than that in the first embodiment, it can reduce the semiconductor chip size of the control circuit 200 as compared with the first embodiment.
- the capacitor 111 is provided in the low-frequency oscillation circuit 2071.
- the present invention is not limited to this and may be provided outside the control circuit 200.
- the switching power supply can be adjusted periodic signal period T C by an external control circuit 200.
- FIG. 20 is a block diagram showing a configuration of a switching power supply device including a control circuit 300 according to the second embodiment of the present invention
- FIG. 21 is a circuit diagram of the periodic signal generation circuit 307 of FIG. 22A is a graph showing the periodic signal PS generated by the periodic signal generation circuit 307 in FIG. 21, and
- FIG. 22B is an intermittent oscillation generated by the intermittent oscillation control circuit 202 in FIG. 21 is a graph showing a control signal Enable
- (c) is an input signal S73na input to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 20 and an input signal S73ia input to the inverting input terminal (see FIG. 5).
- FIG. 22 in order to clearly show the change of the current detection signal VIS, feedback terminal source current IFB and intermittent oscillation period T I is assumed to be constant respectively.
- the switching power supply according to the present embodiment is characterized in that a control circuit 300 is provided instead of the control circuit 200 as compared with the switching power supply according to the first embodiment.
- the control circuit 300 is different from the control circuit 200 in that a periodic signal generation circuit 307 is provided instead of the periodic signal generation circuit 207a.
- the periodic signal generation circuit 307 includes a count-up circuit 2073, constant current sources 121 and 123 that output predetermined constant currents I 121 and I 123 , respectively, and pMOS transistors 122 and 124. .
- the periodic signal generation circuit 307 is different from the periodic signal generation circuit 207b of FIG. 18 in that the turn-on control signal ON is input to the count-up circuit 2073.
- the periodic signal generation circuit 307 according to this modification counts the turn-on control signal ON by the count-up circuit 2073, and outputs a current corresponding to the count value as the periodic signal PS.
- the turn-on control signal ON is a periodic turn-on signal from the on-pulse generation circuit 61 (see FIG.
- the periodic signal PS is also a periodic signal.
- the level of the periodic signal PS does not change during the stop period in which the intermittent oscillation control signal Enable from the intermittent oscillation control circuit 202 is at a low level.
- the periodic signal generation circuit 307 repeats the regular pattern signal for one period of FIG. 22A at the periodic signal frequency f C , so that the frequency within each periodic period of the periodic signal PS, the maximum value of the amplitude,
- the periodic signal PS is generated so that the local minimum values are constant.
- the periodic signal frequency f C is set to a frequency lower than the intermittent oscillation frequency f I, or higher than the intermittent oscillation frequency f I and integers of the intermittent oscillation frequency f I is set to a frequency other than the fold, the phase difference with respect to the intermittent oscillation control signal Enable periodic signal PS, the distribution of the intermittent oscillation frequency f I is set to disperse.
- the period signal period T C of the periodic signal PS from the periodic signal generating circuit 307 is made longer than the intermittent oscillation period T I, and, since nearly randomly, compared with the first embodiment it can be further dispersed distribution of intermittent oscillation frequency f I and.
- the maximum count value of the count-up circuit 2073 is larger than the number of switchings of the switching element 2 within the oscillation period during intermittent oscillation control. It is more preferable to set to.
- the maximum value of the count value described above is 4, and the switching frequency of the switching element 2 within the oscillation period during the intermittent oscillation control is 3.
- a periodic signal period T C can be made longer than the intermittent oscillation period T I.
- the dispersion degree of the distribution of the drain current peak value IDP can be increased. Thereby, since the peak of the transformer sound of the transformer 1 can be made wider, the transformer sound can be further reduced.
- the periodic signal generation circuit 307 generates the periodic signal PS using the count value of the timing when the switching element 2 is turned on using the turn-on control signal ON, but the present invention is not limited to this. Instead, the periodic signal PS may be generated using the count value of the timing when the switching element 2 is turned off using the turn-off control signal OFF. Thereby, the effect similar to this embodiment is acquired.
- FIG. 23 is a block diagram showing a configuration of a switching power supply device including a control circuit 400 according to the third embodiment of the present invention
- FIG. 24 is a circuit diagram of the periodic signal generation circuit 407a of FIG. 25A is a graph showing the periodic signal PS generated by the periodic signal generation circuit 407a of FIG. 24, and
- FIG. 25B is an intermittent operation generated by the intermittent oscillation control circuit 202 of FIG. 24 is a graph showing an oscillation control signal Enable
- FIG. 5C shows an input signal S73na input to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 23 and an input signal S73ia input to the inverting input terminal (see FIG. 5). .).
- FIG. 25 in order to clearly show the change of the current detection signal VIS, feedback terminal source current IFB and intermittent oscillation period T I is assumed to be constant respectively.
- the switching power supply according to the present embodiment is characterized in that a control circuit 400 is provided instead of the control circuit 300 as compared with the switching power supply according to the second embodiment.
- the control circuit 400 is different from the control circuit 300 in that a periodic signal generation circuit 407a is provided instead of the periodic signal generation circuit 307.
- the periodic signal generation circuit 407a differs from the periodic signal generation circuit 307 in FIG. 21 only in that the intermittent oscillation control signal Enable is input instead of the turn-on control signal ON.
- the periodic signal generation circuit 407a according to the present embodiment counts the intermittent oscillation control signal Enable by the count-up circuit 2073, and outputs a current corresponding to the count value as the periodic signal PS.
- the voltage level of the intermittent oscillation control signal Enable changes from the low level to the high level at the restart timing of the oscillation period. Therefore, the count-up circuit 2073 in FIG. 24 because it generates a periodic signal PS by using the count value of the start timing of the oscillation period, a periodic signal period T C of the periodic signal PS, sufficiently longer than the intermittent oscillation period T I Can be set. Further, as shown in FIG. 25C, during the intermittent oscillation control, the level of the input signal S73ia input to the inverting input terminal of the turn-off control circuit 205a (see FIG. 5) can be changed for each oscillation period. certainly it is possible to change the intermittent oscillation frequency f I.
- the periodic signal generation circuit 307 repeats the regular pattern signal for one period of FIG. 25A at the periodic signal frequency f C , thereby allowing the frequency within each periodic period of the periodic signal PS, the maximum value of the amplitude,
- the periodic signal PS is generated so that the local minimum values are constant.
- the periodic signal generating circuit 407a so generates a periodic signal PS by using the count value of the start timing of the oscillation period, the periodic signal period T C is longer than the intermittent oscillation period T I.
- the relationship between the number of oscillations of the switching element 2 within the oscillation period and the maximum value of the count value of the count-up circuit 2073 in FIG. there are no restrictions.
- the greater the number of bits of the count value from the count-up circuit 2073 the greater the degree of dispersion of the distribution of the drain current peak value IDP.
- the periodic signal PS is generated using the count value of the start timing of the oscillation period, but the present invention is not limited to this, and at least one of the start timing of the oscillation period and the start timing of the stop period
- the periodic signal PS may be generated using the count value.
- FIG. 26 is a block diagram showing a configuration of a switching power supply device including a control circuit 400A according to a first modification of the third embodiment of the present invention
- FIG. 27 is a periodic signal generation circuit 407b of FIG.
- FIG. 28A is a graph showing the periodic signal PS generated by the periodic signal generation circuit 407b of FIG. 27, and
- FIG. 28B is an intermittent operation generated by the intermittent oscillation control circuit 202 of FIG. 24 is a graph showing an oscillation control signal Enable
- (c) is an input signal S73na inputted to the non-inverting input terminal of the turn-off control circuit 205a of FIG. 23 and an input signal S73ia inputted to the inverting input terminal (see FIG. 5). .).
- FIG. 28 in order to clearly show the change of the current detection signal VIS, feedback terminal source current IFB and intermittent oscillation period T I is assumed to be constant respectively.
- the switching power supply according to the present modification is characterized in that a control circuit 400A is provided instead of the control circuit 400, as compared with the switching power supply according to the third embodiment.
- the control circuit 400A is different from the control circuit 400A in that a periodic signal generation circuit 407b is provided instead of the periodic signal generation circuit 407a.
- the periodic signal generation circuit 407b of FIG. 27 is characterized in that a low frequency oscillation circuit 2074 is provided instead of the low frequency oscillation circuit 2071 as compared with the periodic signal generation circuit 207a of FIG.
- the low frequency oscillation circuit 2074 is characterized by further comprising a switch 148 inserted between the connection point of the pMOS transistors 102 and 103 and the constant current source 101, as compared with the low frequency oscillation circuit 2071.
- the switch 148 is turned on in response to the high level intermittent oscillation control signal Enable, and is turned off in response to the low level intermittent oscillation control signal Enable. There is no restriction on the number of oscillations of the switching element 2 within the oscillation period.
- a periodic signal generation circuit 407b generates a periodic signal PS by frequency-modulating a triangular wave signal S2071 (see FIG. 6) according to the intermittent oscillation control signal Enable.
- the periodic signal generation circuit 307 repeats the regular pattern signal for one period shown in FIG. 28A at the periodic signal frequency f C , whereby the frequency in each periodic period of the periodic signal PS, the maximum value of the amplitude,
- the periodic signal PS is generated so that the local minimum values are constant.
- the periodic signal frequency f C is set to a frequency lower than the intermittent oscillation frequency f I, or higher than the intermittent oscillation frequency f I and integers of the intermittent oscillation frequency f I is set to a frequency other than the fold, the phase difference with respect to the intermittent oscillation control signal Enable periodic signal PS, the distribution of the intermittent oscillation frequency f I is set to disperse.
- the periodic signal PS having the periodic signal period T C (see the equation (4)) set by the resistance value R 2 of the signal is generated.
- the constant current I 3 is not supplied to the capacitor 111 in the stop period. Therefore, as shown in FIG. 28 (a), the period signal period T C of the periodic signal PS from the periodic signal generating circuit 407b is not constant depending on the period length of the stop period.
- the periodic signal generating circuit 407b is a triangular wave signal S2071 (see FIG. 6.)
- the intermittent oscillation control signal Enable since generates a periodic signal PS, periodic signal period T C is , close to become longer and randomly than intermittent oscillation period T I. Therefore, the degree of dispersion of the distribution of the drain current peak value IDP can be increased as compared with the first embodiment. Thereby, since the peak of the transformer sound of the transformer 1 can be made wider, the transformer sound can be further reduced. At this time, the dispersion degree of the distribution of the drain current peak value IDP can be controlled by the element value of each element constituting the low frequency oscillation circuit 2074.
- FIG. 29 is a block diagram showing a configuration of a switching power supply device including a control circuit 500 according to the fourth embodiment of the present invention
- FIG. 30 is a circuit diagram of the periodic signal generation circuit 507 of FIG.
- FIG. 31A is a graph showing the full-wave rectified signal SLS input to the voltage-current conversion circuit 5071 in FIG. 29 and the periodic signal PS generated by the periodic signal generation circuit 507 in FIG.
- B is a graph showing the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 202 of FIG. 28, and (c) is inputted to the non-inverting input terminal of the turn-off control circuit 205a of FIG.
- the switching power supply according to the present embodiment is characterized in that a control circuit 500 is provided instead of the control circuit 200 as compared with the switching power supply according to the first embodiment.
- the control circuit 500 includes a periodic signal generation circuit 507 instead of the periodic signal generation circuit 207a, and further includes a full-wave rectified signal input terminal LS, as compared with the control circuit 200.
- an AC voltage from a commercial AC power supply 7 is rectified by, for example, a bridge diode 8 and then smoothed by using an input capacitor 9, and is output as a DC input voltage Vin between input terminals Ti1 and Ti2. Is done.
- the AC voltage from the AC power source 7 is full-wave rectified using the diodes 151 and 153 and the resistors 152, 154 and 155, and then passed through the full-wave rectified signal input terminal LS as a full-wave rectified signal SLS. Are input to the periodic signal generation circuit 507.
- a periodic signal generation circuit 507 includes inverters 130, 141, and 147, pulse generators 5072 and 5073, RS flip-flops 135 and 140, a delay circuit 5074, a voltage-current conversion circuit 5071, a switch 129, and the like. It is configured with.
- the pulse generator 5072 includes inverters 131, 132 and 133 connected in cascade, and a NOR gate 134.
- the pulse generator 5073 includes inverters 136, 137 and 138 connected in cascade, and a NOR gate 139. And is configured.
- the voltage / current conversion circuit 5071 includes pMOS transistors 127 and 128, an npn bipolar transistor 125, and a resistor 126 that form a current mirror circuit, and is configured in the same manner as the voltage / current conversion circuit 2072 of FIG. Further, the delay circuit 5074 includes a constant current source 142 that outputs a predetermined constant current I 142 , a pMOS transistor 143, an nMOS transistor 144, an inverter 146, and a capacitor 145, and is similar to the delay circuit 2053 of FIG. Configured.
- the full-wave rectified signal SLS is converted into a current signal by the voltage / current conversion circuit 5071, and the current signal is output to the switch 129.
- the intermittent oscillation control signal Enable is input to the first input terminal of the inverter 131 and the NOR gate 5072 of the pulse generator 5072 via the inverter 130, and the first of the inverter 136 and the NOR gate 139 of the pulse generator 5073. Input to the input terminal.
- the signal input to the inverter 131 is input to the second input terminal of the NOR gate 134 via the inverters 132 and 133, and the output signal from the NOR gate 134 is the set input terminal of the RS flip-flop 135. Is input.
- the signal input to the inverter 136 is input to the second input terminal of the NOR gate 139 through the inverters 137 and 138, and the output signal from the NOR gate 139 is set to the RS flip-flop 144. Input to the input terminal.
- the turn-on control signal ON is input to the set input terminal of the RF flip-flop 140, and the output signal from the RS flip-flop 140 is input to the delay circuit 5074 via the inverter 141. After being delayed by a predetermined delay time corresponding to the capacitance of 145 and the constant current I 142 , it is input as a reset signal to the reset input terminal of the RS flip-flop 135 via the inverter 147. Further, the output signal from the RF flip-flop 135 is output to the control terminal of the switch 129.
- the periodic signal generation circuit 507 outputs a current signal corresponding to the full-wave rectified signal SLS as the periodic signal PS while the switch 129 is on.
- the pulse generator 5073 generates a pulse signal at the timing when the voltage level of the intermittent oscillation control signal Enable is inverted from the high level to the low level, and outputs the pulse signal to the reset input terminal of the RS flip-flop 140. Accordingly, every time oscillation is restarted during intermittent oscillation control, a reset signal is input from the inverter 147 to the reset input terminal of the RS flip-flop 135 with a predetermined delay time from the restart.
- the pulse generator 5072 generates a pulse signal at a timing when the voltage level of the intermittent oscillation control signal Enable changes from the low level to the high level, and outputs the pulse signal to the set input terminal of the RS flip-flop 135.
- the voltage level of the output signal from the RS flip-flop 135 becomes high level at the start timing of the oscillation period during intermittent oscillation control, and the switch 129 is turned on in response to this. Further, after a predetermined delay time has elapsed from the start timing of the oscillation period, the voltage level of the output signal from the RS flip-flop 135 changes to a low level, and the switch 129 is turned off in response thereto.
- the period of the AC voltage from the commercial AC power source 7 is sufficiently longer than the intermittent oscillation period T I. Therefore, according to this embodiment, without providing an oscillator circuit or counter circuit, with a relatively simple circuit configuration, sufficiently period than the intermittent oscillation period T I is a periodic signal PS having a longer cycle signal period T C Can occur.
- the periodic signal PS generated by the periodic signal generation circuit 507 is generated so that the regular pattern signal for one period of FIG. 31A is repeated at a predetermined periodic signal frequency f C. In the pattern signal for one period in FIG. 31A, the maximum value and the minimum value of the amplitude are not constant.
- the transformer sound from the transformer 1 can be reduced as compared with the prior art.
- the periodic signal PS is transmitted only during a predetermined delay time set by the delay circuit 5074 from the start timing of the oscillation period during the intermittent oscillation control. Is output. Therefore, the peak value IDP of the current flowing through the switching element 2 is changed only during a predetermined delay time from the start timing of the oscillation period. That is, the periodic signal PS affects only the intermittent oscillation operation, and there is no possibility that the feedback control becomes unstable during normal operation.
- the peak value IDP of the current flowing through the switching element 2 is changed in a predetermined time period from the start timing of the oscillation period, but the present invention is not limited to this.
- the peak value IDP of the current flowing through the switching element 2 may be changed in a period from the start timing of the oscillation period to the timing at which the switching element 2 is controlled to be turned on and off a predetermined number of times.
- a count-up circuit that counts up the turn-on control signal ON is provided instead of the delay circuit 5074, and the switching element 2 is at least once predetermined from the start timing of the oscillation period during intermittent oscillation control.
- the switch 129 may be controlled to be turned on during the period up to the timing when the on / off control is performed for the number of times.
- the periodic signal PS is generated using the full-wave rectified signal SLS, but the present invention is not limited to this, and an alternating current such as a signal obtained by half-wave rectifying the alternating voltage from the alternating current power source 7 is used.
- the periodic signal PS may be generated using an AC voltage signal having an AC frequency from the power source 7.
- FIG. 32 is a block diagram showing a configuration of a switching power supply device including a control circuit 600 according to the fifth embodiment of the present invention.
- FIG. 33 is a circuit diagram of the intermittent oscillation control circuit 602a of FIG. 32
- FIG. 34 is a circuit diagram of the turn-off control circuit 605 of FIG. 32
- the switching power supply according to the present embodiment is characterized in that a control circuit 600 is provided instead of the control circuit 200 as compared with the switching power supply according to the first embodiment of FIG.
- the control circuit 600 includes an intermittent oscillation control circuit 602a instead of the intermittent oscillation control circuit 202 and a turn-off control circuit 605 instead of the turn-off control circuit 205a, as compared with the control circuit 200. .
- the turn-off control circuit 605 includes a comparator 73.
- the current detection signal VIS is input to the non-inverting input terminal of the comparator 73, and the feedback control signal EAO is input to the inverting input terminal of the comparator 73.
- the comparator 73 generates a turn-off control signal OFF and outputs it to the switching control circuit 204.
- the intermittent oscillation control circuit 602a is characterized in that it further includes an operational amplifier 37 and a resistor 36 that operate as an impedance converter, compared to the intermittent oscillation control circuit 202 of FIG.
- the feedback control signal EAO is impedance-converted by the operational amplifier 37 and output to the resistor 36.
- the periodic signal PS flows through the resistor 36 as a current signal. Therefore, the periodic signal PS is added to the signal corresponding to the feedback control signal EAO, and the addition result signal is input to the non-inverting input terminal of the comparator 34 as the input signal S34na. That is, the input signal S34na is obtained by modulating the feedback control signal EAO according to the periodic signal PS.
- FIG. 35 (a) is a graph showing the output current Iout of FIG. 32, (b) is a graph showing the output voltage Vout of FIG. 32, and (c) is a feedback terminal outflow current of FIG. 33 is a graph showing IFB, and (d) shows a feedback control signal EAO input to the operational amplifier 37 of FIG. 33, threshold voltages VR1 and VR2 input to the inverting input terminal of the comparator 34 of FIG. 34 is a graph showing an input signal S34na input to the non-inverting input terminal of the comparator 34 in FIG. 33, and (e) is a graph showing the intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 602a in FIG. (F) shows the current detection signal VIS input to the non-inverting input terminal of the turn-off control circuit 605 in FIG. 34 and the feed input to the inverting input terminal. Tsu is a graph showing the click control signal EAO.
- the timing at which the voltage level of the intermittent oscillation control signal Enable is inverted as compared with the first embodiment is a periodic signal. Varies according to PS. Therefore, when the intermittent oscillation control, the start timing and end timing of the oscillation period, since changes according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS (e.g., in FIG. 35, three intermittent oscillation The periods T I 1, T I 2 and T I 3 are different from each other).
- the intermittent oscillation frequency f I as compared to the prior art distributed, the peak value of the drain current ID changes, and the peak of the sound pressure intensity of the transformer 1 The value drops. Therefore, the transformer sound is reduced as compared with the prior art.
- the periodic signal PS since the intermittent oscillation control signal Enable is changed using the periodic signal PS, the periodic signal PS affects only the intermittent oscillation operation. Therefore, compared with the first embodiment, there is no possibility that the feedback control becomes unstable during normal operation.
- FIG. 36 is a circuit diagram of an intermittent oscillation control circuit 602b according to a first modification of the fifth embodiment of the present invention.
- the intermittent oscillation control circuit 602b according to the present embodiment is compared with the intermittent oscillation control circuit 602a according to the fifth embodiment, using the feedback control signal EAO as the input signal S34nb and the non-inverting input terminal of the comparator 34.
- the periodic signal PS is output between the connection point between the constant current source 31 and the pMOS transistor 35 and the resistor 33.
- the periodic signal PS which is a current signal is added to the current I 1 flowing through the resistor 33 or the current (I 1 + I 2 ), it is input to the inverting input terminal of the comparator 34 in accordance with the periodic signal PS.
- the threshold voltages VR1 and VR2 are modulated. Therefore, when the intermittent oscillation control, the start timing and end timing of the oscillation period is varied according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS. This modification has the same effect as the fifth embodiment.
- the threshold voltages VR1 and VR2 input to the inverting input terminal of the comparator 34 are modulated according to the periodic signal PS.
- the present invention is not limited to this, and only the threshold voltage VR1 is applied. You may modulate. Specifically, a first series connection circuit of a constant current source and a resistor for setting the threshold voltage VR1, and a second series connection of a constant current source and a resistor for setting the threshold voltage VR2.
- the periodic signal PS may be output to the connection point between the constant current source and the resistor (for example, the circuit connected to the inverting input terminal of the comparator 54 in FIG. 45 has the same configuration as described above) Have).
- FIG. 37 is a circuit diagram of an intermittent oscillation control circuit 602c according to a second modification of the fifth embodiment of the present invention.
- the intermittent oscillation control circuit 602c according to the present modification further includes a delay circuit 6021 as compared with the intermittent oscillation control circuit 202 according to the first embodiment of FIG. Is output.
- the feedback control signal EAO is input to the non-inverting input terminal of the comparator 34 as the input signal S34nc.
- the delay circuit 6021 includes a constant current source 38 that outputs a predetermined constant current I 38 , a pMOS transistor 39, an nMOS transistor 40, an inverter 42, and a capacitor 41, and is similar to the delay circuit 2053 in FIG. Configured.
- An output signal from the comparator 34 is output to each gate of the pMOS transistor 39 and the nMOS transistor 40, and an output signal from the inverter 42 is output as an intermittent oscillation control signal Enable. Further, the periodic signal PS to the constant current I 38 from the constant current source 38 is output is added to the source of the pMOS transistor 39.
- the operation of the intermittent oscillation control circuit 602c will be described. From the comparator 34, the output signal of the low level to terminate the oscillation period is outputted, pMOS transistor 39 is turned on, the charging current obtained by adding the current corresponding to the periodic signal PS to the constant current I 82 is a capacitor 41 When the output signal from the inverter 42 is inverted, a low level intermittent oscillation control signal Enable is output. That is, after the voltage level of the output signal from the comparator 34 is changed from the high level to the low level, the delay level corresponding to the capacitance of the capacitor 41 and the charging current is delayed, and then the low level intermittent oscillation control signal Enable is output. Is done. Therefore, after the voltage level of the feedback control signal EAO becomes less than the reference voltage VR, the switching operation of the switching element 2 is stopped after the oscillation period continues for the delay time described above.
- the delay time of the delay circuit 6021 also changes according to the periodic signal PS. That is, the delay time of delay circuit 6021 is modulated in accordance with periodic signal PS. Therefore, when the intermittent oscillation control, the end timing of the oscillation period is varied according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS.
- This modification has the same effect as the fifth embodiment. Furthermore, according to this modification, the start timing of the oscillation period is not affected by the periodic signal PS, so that even if the load 6 changes suddenly during the intermittent oscillation control, the output voltage Vout changes suddenly, and the switching operation of the switching element 2 Can be resumed quickly.
- FIG. 38 is a circuit diagram of an intermittent oscillation control circuit 602d according to a third modification of the fifth embodiment of the present invention.
- the intermittent oscillation control circuit 602d according to the present modification example uses the periodic signal PS as a constant current source 32 as compared with the intermittent oscillation control circuit 602b according to the second modification example of the fifth embodiment (see FIG. 36).
- pMOS transistor 35 are different in that they are output. Therefore, since the periodic signal PS which is a current signal is added to the current (I 1 + I 2 ) flowing through the resistor 33 when the pMOS transistor 35 is on, the inversion of the comparator 34 is performed according to the periodic signal PS.
- the threshold voltages VR1 and VR2 input to the input terminal only the threshold voltage VR2 is modulated. Therefore, when the intermittent oscillation control, the start timing of the oscillation period is varied according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS. This modification has the same effect as the fifth embodiment.
- FIG. 39 is a circuit diagram of an intermittent oscillation control circuit 602e according to a fourth modification of the fifth embodiment of the present invention.
- the intermittent oscillation control circuit 602e according to the present modification is different from the intermittent oscillation control circuit 602c according to the second modification of the fifth embodiment (see FIG. 37) between the comparator 34 and the delay circuit 6021.
- the difference is that an inverter 43 inserted between them and an inverter 44 inserted between the delay circuit 6021 and the pMOS transistor 35 are further provided.
- the operation of the intermittent oscillation control circuit 602e will be described. From the comparator 34, the output signal of the high level to start the oscillation period is outputted, pMOS transistor 39 is turned on, the charging current obtained by adding the current corresponding to the periodic signal PS to the constant current I 82 is a capacitor 41 When the output signal from the inverter 42 is inverted, a low-level intermittent oscillation control signal Enable is output. That is, after the voltage level of the output signal from the comparator 34 is changed from the low level to the high level, after being delayed by the delay time corresponding to the capacity of the capacitor 41 and the charging current, the high level intermittent oscillation control signal Enable is output. Is done. For this reason, after the voltage level of the feedback control signal EAO exceeds the reference voltage VR, the switching period of the switching element 2 is started after the stop period continues for the delay time described above.
- the delay time of the delay circuit 6021 also changes according to the periodic signal PS. That is, the delay time of delay circuit 6021 is modulated in accordance with periodic signal PS. Therefore, when the intermittent oscillation control, the start timing of the oscillation period is varied according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS. This modification has the same effect as the fifth embodiment.
- FIG. 40 is a block diagram showing a configuration of a switching power supply device including a control circuit 900 according to the sixth embodiment of the present invention
- FIG. 41 is a circuit diagram of the intermittent oscillation control circuit 602f of FIG. 40
- the switching power supply according to the present embodiment is characterized in that a control circuit 900 is provided instead of the control circuit 600, as compared with the switching power supply according to the fifth embodiment of FIG.
- the control circuit 900 is characterized in that it includes an intermittent oscillation control circuit 602f instead of the intermittent oscillation control circuit 602a, as compared with the control circuit 200.
- an intermittent oscillation control circuit 602f includes a low-frequency oscillation circuit 6023 that generates a triangular wave signal OSC, an nMOS transistor 57, a NOR gate 58, and an intermittent oscillation control circuit 202 according to the first embodiment.
- an inverter 59 is further provided.
- the low-frequency oscillation circuit 6023 includes constant current sources 45 , 51 and 52 that output predetermined constant currents I 45 , I 51 and I 52 , an inverter 50, a comparator 54, a resistor 53, and a capacitor.
- the triangular wave signal OSC is output to the drain of the nMOS transistor 57. Further, the source of the nMOS transistor 57 is grounded, and the gate is connected to the output terminal of the comparator 34.
- each output signal from the comparator 54 and the comparator 34 is input to the NOR gate 58, and the output signal from the NOR gate 58 is output to the inverter 59.
- An output signal from the inverter 59 is output as an intermittent oscillation control signal Enable.
- the periodic signal PS is added to the constant current I 51 from the constant current source 51.
- the intermittent oscillation control circuits 202, 602a, 602b, 602c, 602d, and 602e have a predetermined voltage level generated using the feedback control signal EAO as a threshold voltage.
- the intermittent oscillation control signal Enable for ending the oscillation period when it becomes less than VR1 and for starting the oscillation period when the voltage level of the predetermined signal exceeds the threshold voltage VR2 during the stop period. It has occurred.
- the intermittent oscillation control circuit 602f according to the present embodiment intermittently controls the output signal from the comparator 54 of the low frequency oscillation circuit 6023 when the voltage level of the feedback control signal EAO is less than the reference voltage VR. Output as signal Enable. That is, the intermittent oscillation control circuit 602f generates the intermittent oscillation control signal Enable using the triangular wave signal OSC instead of the feedback control signal EAO during the intermittent oscillation control.
- the periodic signal PS adds to the constant current I 51 from the constant current source 51, is input to the inverting input terminal of the comparator 54 when they are when and off the pMOS transistor 56 is turned on
- the voltage to be changed varies according to the periodic signal PS.
- the upper limit value and the lower limit value of the triangular wave signal OSC change according to the periodic signal PS. That is, the upper limit value and the lower limit value of the triangular wave signal OSC are modulated according to the periodic signal PS.
- FIG. 42 (a) is a graph showing the output current Iout of FIG. 40, (b) is a graph showing the output voltage Vout of FIG. 40, and (c) is a feedback terminal outflow current of FIG. 41 is a graph showing IFB, and (d) shows a feedback control signal EAO input to the non-inverting input terminal of the comparator 34 of the intermittent oscillation control circuit 602f of FIG. 41 and an inverting input terminal of the comparator 34 of FIG. 41 is a graph showing input threshold voltages VR1 and VR2, (e) is a graph showing a triangular wave signal OSC generated by the low-frequency oscillation circuit 6023 of FIG. 41, and (f) is a graph showing FIG.
- FIG. 41 is a graph showing an intermittent oscillation control signal Enable generated by the intermittent oscillation control circuit 602f of FIG. 40, (g) is a non-inverting input terminal of the turn-off control circuit 605 of FIG.
- a current detection signal VIS is a graph showing a feedback control signal EAO inputted to the inverting input terminal (see FIG. 34.).
- the upper limit value Va2 and the lower limit value Va1 of the triangular wave signal OSC change according to the periodic signal PS.
- the high-level period length (period length of the oscillation period) and the low-level period length (period length of the stop period) of the intermittent oscillation control signal Enable change. . Therefore, the intermittent oscillation period T I changes according to the periodic signal PS (for example, in FIG. 42, the three intermittent oscillation periods T I 1, T I 2, and T I 3 are different from each other).
- the distribution of the intermittent oscillation frequency f I is dispersed, the peak value of the drain current ID is changed, and the sound pressure intensity of the transformer 1 is compared with the conventional technique.
- the peak value of decreases. Therefore, the transformer sound is reduced as compared with the prior art.
- the capacitor 55 is provided in the low-frequency oscillation circuit 6023.
- the present invention is not limited to this and may be provided outside the control circuit 900. Thereby, the intermittent oscillation frequency f I can be adjusted outside the control circuit 900 according to the specifications of the switching power supply device.
- the intermittent oscillation control signal Enable is generated using the triangular wave signal OSC from the low frequency oscillation circuit 6023 during the intermittent oscillation control.
- the present invention is not limited to this, and the discrete oscillation control signal from the count-up circuit is generated.
- the intermittent oscillation control signal Enable may be generated using an arbitrary oscillation signal such as a simple oscillation signal.
- FIG. 43 is a circuit diagram of an intermittent oscillation control circuit 602g according to a first modification of the sixth embodiment of the present invention.
- the intermittent oscillation control circuit 602g according to this modification as compared to the intermittent oscillation control circuit 602f according to the sixth embodiment is characterized in that the sum of the periodic signal PS to the constant current I 45. Therefore, since the charge / discharge current of the capacitor 55 changes according to the periodic signal PS, the slope of the triangular wave signal OSC changes according to the periodic signal PS. That is, the intermittent oscillation control circuit 602g modulates the voltage change rate with respect to time of the triangular wave signal OSC according to the periodic signal PS. For this reason, the period length of the high level (period length of the oscillation period) and the period length of the low level (period length of the stop period) of the intermittent oscillation control signal Enable are changed. This modification has the same effect as the sixth embodiment.
- FIG. 44 is a circuit diagram of an intermittent oscillation control circuit 602h according to a second modification of the sixth embodiment of the present invention.
- the intermittent oscillation control circuit 602h according to this modification as compared to the intermittent oscillation control circuit 602f according to the sixth embodiment is characterized in that the sum of the periodic signal PS to the constant current I 52. Therefore, when the pMOS transistor 56 is on, the voltage input to the inverting input terminal of the comparator 54 changes according to the periodic signal PS. As a result, the upper limit value of the triangular wave signal OSC changes according to the periodic signal PS. That is, the upper limit value of the triangular wave signal OSC is modulated according to the periodic signal PS.
- This modification has the same effect as the sixth embodiment.
- FIG. 45 is a circuit diagram of an intermittent oscillation control circuit 602i according to a third modification of the sixth embodiment of the present invention.
- the intermittent oscillation control circuit 602h according to this modification includes a low-frequency oscillation circuit 6023A instead of the low-frequency oscillation circuit 6023, as compared with the intermittent oscillation control circuit 602f according to the sixth embodiment. Is different.
- the low-frequency oscillation circuit 6023A is different from the low-frequency oscillation circuit 6023 in that it further includes nMOS transistors 161 and 163, an inverter 162, and a resistor 160, and does not include the pMOS transistor 56.
- the nMOS transistor 163 is connected between a connection point between the constant current source 51 and the resistor 53 and the inverting input terminal of the comparator 54.
- the nMOS transistor 161 is connected between a connection point between the constant current source 52 and the resistor 160 having one end grounded, and the inverting input terminal of the comparator 54.
- the output signal from the comparator 54 is output to the gate of the nMOS transistor 161 and also output to the gate of the nMOS transistor 163 via the inverter 162.
- the periodic signal PS is added to the constant current I 52.
- the voltage at the connection point between the constant current source 51 and the resistor 53 is set to be higher than the voltage at the connection point between the constant current source 52 and the resistor 160.
- the voltage input to the inverting input terminal of the comparator 54 changes according to the periodic signal PS when the nMOS transistor 161 is on.
- the lower limit value of the triangular wave signal OSC changes according to the periodic signal PS. That is, the lower limit value of the triangular wave signal OSC is modulated according to the periodic signal PS.
- FIG. 46 is a block diagram showing a configuration of a switching power supply device including a control circuit 700 according to the seventh embodiment of the present invention
- FIG. 47 is a circuit diagram of the switching control circuit 204a of FIG. 46
- the switching power supply according to the present embodiment includes a control circuit 700 instead of the control circuit 200 and does not include the drain current detection resistor 3 as compared with the switching power supply according to the first embodiment. Is different.
- the control circuits 200, 300, 400, 400A, 500, 600, and 900 control the pulse width modulation control in the current mode that controls the switching operation of the switching element 2 based on the output voltage Vout and the drain current ID. Went.
- the control circuit 700 according to the present embodiment performs voltage mode pulse width modulation control for controlling the switching operation of the switching element 2 based on the output voltage Vout.
- the control circuit 700 includes a feedback signal control circuit 201, a periodic signal generation circuit 207a, an intermittent oscillation control circuit 202, and a switching control circuit 204a.
- the feedback signal control circuit 201 generates a feedback control signal EAO and outputs it to the intermittent oscillation control circuit 202 and the switching control circuit 204a as in the first embodiment.
- the intermittent oscillation control circuit 202 generates an intermittent oscillation control signal Enable and outputs it to the switching control circuit 204a as in the first embodiment.
- the periodic signal generation circuit 207a generates the periodic signal PS and outputs it to the switching control circuit 204a as in the first embodiment.
- the switching control circuit 204a includes an oscillation circuit 7071 that generates a triangular wave signal S7071, an operational amplifier 71, a resistor 72, a comparator 750, and an AND gate 751.
- the oscillation circuit 7071 includes constant current sources 701 , 707, and 708 that output predetermined constant currents I701, I707, and I708, an inverter 706, a comparator 710, a resistor 709, a capacitor 711, and a pMOS transistor, respectively. 702, 703 and 712, and nMOS transistors 704 and 705 constituting a current mirror circuit, which are configured in the same manner as the low-frequency oscillation circuit 2071 in FIG.
- the triangular wave signal S7071 is input to the inverting input terminal of the comparator 750 as the input signal S750ia.
- the feedback control signal EAO is impedance-converted by the operational amplifier 71 and output to the resistor 72.
- the periodic signal PS flows through the resistor 72 as a current signal. Therefore, the periodic signal PS is added to the signal corresponding to the feedback control signal EAO, and the addition result signal is input to the non-inverting input terminal of the comparator 750 as the input signal S750na.
- the intermittent oscillation control signal Enable is input to the first input terminal of the AND gate 751, and the output signal from the comparator 750 is input to the second input terminal of the AND gate 751.
- the output signal from the AND gate 751 is output to the gate of the switching element 2 via the output terminal OUT as the switching control signal SC.
- the switching control circuit 204a changes the timing of generating the switching control signal SC by generating the input signal S750na by modulating the feedback control signal EAO according to the periodic signal PS.
- the peak value IDP of the current flowing through the switching element 2 changes, it is possible to disperse the distribution of intermittent oscillation frequency f I.
- variation of the load 6 when the intermittent oscillation control even relatively small the distribution of the intermittent oscillation frequency f I is dispersed, as compared with the prior art, the transformer noise from the transformer 1 is reduced.
- FIG. 48 is a circuit diagram of the switching control circuit 204b according to the first modification of the seventh embodiment of the present invention.
- the switching control circuit 204b according to the present modification is different from the switching control circuit 204a according to the seventh embodiment in that the generation method of the input signal S705nb input to the non-inverting input terminal of the comparator 750 is different. Different.
- the switching control circuit 204b includes an oscillation circuit 7071, a comparator 750, an AND gate 751, constant current sources 74 and 75 for outputting predetermined constant currents I 74 and I 75 , a resistor 76, A comparator 77, an inverter 78, and switches 79 and 80, which are nMOS transistors or transmission gate circuits, for example, are configured.
- the circuit connected to the non-inverting input terminal of the comparator 750 is the same as the circuit connected to the inverting input terminal of the comparator 73 in FIG. 12, and is input to the inverting input terminal of the comparator 73 in FIG.
- the same input signal S750nb as the input signal S73ib is input to the non-inverting input terminal of the comparator 750.
- the switch 80 is turned on, and the triangular wave signal S7071 is compared with the feedback control signal EAO in the comparator 750, so that the switching control circuit 204b is affected by the periodic signal PS. Instead, the switching control signal SC is generated. For this reason, as compared with the seventh embodiment, the drain current peak value IDP during normal operation is not affected by the periodic signal PS, so there is no possibility that the feedback control becomes unstable.
- the lower limit value of the drain current peak value IDP of the switching element 2 at the time of intermittent oscillation control is modulated according to the periodic signal PS, so that, for example, the load 6 varies in the standby state of the switching power supply device.
- the drain current peak value IDP during normal operation is not affected by the periodic signal PS, so there is no possibility that the feedback control becomes unstable.
- FIG. 49 is a circuit diagram of a switching control circuit 204c according to a second modification of the seventh embodiment of the present invention.
- the switching control circuit 204c according to the present modification is input to the non-inverting input terminal of the comparator 750 as the input signal S750nc as compared with the switching control circuit 204a according to the seventh embodiment.
- the difference is that the periodic signal PS is added to the constant current I 707 .
- the periodic signal PS adds to the constant current I 707 from the constant current source 707, is input to the inverting input terminal of the comparator 710 when they are time and off the pMOS transistor 712 is ON
- the voltage to be changed varies according to the periodic signal PS.
- the upper limit value and the lower limit value of the triangular wave signal S7071 change according to the periodic signal PS. That is, the upper limit value and the lower limit value of the triangular wave signal S7071 are modulated according to the periodic signal PS. Therefore, the high-level period length of the switching control signal SC (the period length of the period when the switching element 2 is turned on) and the low-level period length (the period length of the period when the switching element 2 is turned off) change. Therefore, the intermittent oscillation period T I varies according to a periodic signal PS.
- This embodiment has the same effect as the seventh embodiment.
- the switching control circuit 204c modulates the upper limit value and the lower limit value of the triangular wave signal S7071 according to the periodic signal PS, but the present invention is not limited to this.
- the present invention is not limited to this.
- only the upper limit value of the triangular wave signal S7071 may be modulated in accordance with the periodic signal PS by adding the periodic signal PS to the constant current I708.
- only the lower limit value of the triangular wave signal S7071 may be modulated in accordance with the periodic signal PS.
- a second series connection circuit of a constant current source and a resistor for setting the signal, and the first reference voltage or the second reference voltage in response to an output signal from the comparator 710 at the inverting input terminal of the comparator 710 A switching circuit for input is provided, and the periodic signal PS may be output to a connection point between the constant current source and the resistor of the first series connection circuit (for example, the inverting input terminal of the comparator 54 in FIG. 45).
- the circuit connected to has the same configuration as that described above.)
- FIG. 50 is a circuit diagram of a switching control circuit 204d according to a third modification of the seventh embodiment of the present invention.
- the switching control circuit 204d according to this modification is input to the non-inverting input terminal of the comparator 750 as the feedback control signal EAO as the input signal S750nd, compared to the switching control circuit 204a according to the seventh embodiment.
- the difference is that the periodic signal PS is added to the constant current I 701 . Therefore, since the charge / discharge current of the capacitor 711 changes according to the periodic signal PS, the slope of the triangular wave signal S7071 changes according to the periodic signal PS.
- the switching control circuit 204d modulates the voltage change rate with respect to time of the triangular wave signal S7071 according to the periodic signal PS. Accordingly, the high-level period length of the switching control signal SC (the period length of the switching element 2 is turned on) and the low-level period length (the period length of the switching element 2 is turned off) are changed. Therefore, the intermittent oscillation period T I varies according to a periodic signal PS.
- This embodiment has the same effect as the seventh embodiment.
- FIG. 51 is a circuit diagram of a switching control circuit 204e according to a fourth modification of the seventh embodiment of the present invention.
- the switching control circuit 204e according to this modification outputs the feedback control signal EAO as the input signal S750ne to the non-inverting input terminal of the comparator 750, and the comparator The difference is that a delay circuit 6021 is inserted between 750 and AND gate 751.
- the switching control circuit 204e includes an oscillation circuit 7071, a comparator 750, a delay circuit 6021, inverters 43 and 44, and an AND gate 751.
- the triangular wave signal S7071 from the oscillation circuit 7071 is input to the inverting input terminal of the comparator 750 as the input signal S750ie
- the feedback control signal EAO is input to the non-inverting input terminal of the comparator 750 as the input signal S750ne.
- the output signal from the comparator 750 is output to the AND gate 751 via the inverter 43, the delay circuit 6021 configured similarly to the delay circuit 6021 of FIG.
- the period signal PS to the constant current I 38 from the constant current source 38 is output is added to the source of the pMOS transistor 39.
- the operation of the switching control circuit 204e will be described. From the comparator 750, when a high-level output signal for turning on the switching element 2 is outputted, pMOS transistor 39 is turned on, the charging current capacitor obtained by adding the current corresponding to the periodic signal PS to the constant current I 82 When the output signal from the inverter 42 is inverted, the high level output signal is output from the inverter 74. That is, when the voltage level of the intermittent oscillation control signal Enable is high, after the voltage level of the output signal from the comparator 750 changes from low level to high level, only the delay time corresponding to the capacitance of the capacitor 41 and the charging current. After the delay, a high level switching control signal SC is output. For this reason, after the voltage level of the triangular wave signal S7071 becomes less than the voltage level of the feedback control signal EAO, the switching element 2 is turned on after the switching element 2 continues to be off for the delay time described above.
- the delay time of the delay circuit 6021 also changes according to the periodic signal PS. That is, the delay time of delay circuit 6021 is modulated in accordance with periodic signal PS. Therefore, when the intermittent oscillation control, the start timing of the on-period switching element 2 so changed according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS. This modification has the same effect as the seventh embodiment.
- FIG. 52 is a circuit diagram of a switching control circuit 204f according to a fifth modification of the seventh embodiment of the present invention. 52, the switching control circuit 204f according to this embodiment is different from the switching control circuit 204e according to the fourth modification of the seventh embodiment in that the inverters 43 and 44 are deleted.
- the comparator 750 the output signal of low level for turning off the switching element 2 is outputted, pMOS transistor 39 is turned on, the sum of the current corresponding to the periodic signal PS to the constant current I 82
- a high level output signal is output from the inverter 74. That is, when the voltage level of the intermittent oscillation control signal Enable is high, after the voltage level of the output signal from the comparator 750 changes from high level to low level, only the delay time corresponding to the capacitance of the capacitor 41 and the charging current. After the delay, a low level switching control signal SC is output. For this reason, after the voltage level of the triangular wave signal S7071 becomes higher than the voltage level of the feedback control signal EAO, the switching element 2 continues to be turned on for the delay time described above, and then the switching element 2 is turned off.
- the delay time of the delay circuit 6021 also changes according to the periodic signal PS. That is, the delay time of delay circuit 6021 is modulated in accordance with periodic signal PS. Therefore, when the intermittent oscillation control, the end timing of the ON period the switching element 2 is so changed according to a periodic signal PS, the intermittent oscillation period T I varies according to a periodic signal PS. This modification has the same effect as the seventh embodiment.
- FIG. 53 is a block diagram showing a configuration of a switching power supply device including a control circuit 800 according to a fifth modification of the eighth embodiment of the present invention.
- the switching power supply according to the present embodiment is different from the switching power supply according to the seventh embodiment (see FIG. 46) in that a control circuit 800 is provided instead of the control circuit 700.
- the control circuit 800 includes a switching control circuit 204g instead of the switching control circuit 204a, as compared with the control circuit 700, and the intermittent oscillation control circuit according to the fifth embodiment and its modification instead of the intermittent oscillation control circuit 202. 602a, 602b, 602c, 602d or 602e is provided.
- the switching control circuit 204g includes an oscillation circuit 7071 that generates a triangular wave signal S7071, a comparator 750, and an AND gate 751.
- the feedback control circuit 201 generates a feedback control signal EAO and outputs it to the intermittent oscillation control circuit paths 602a, 602b, 602c, 602d or 602e and the non-inverting input terminal of the comparator 750.
- the oscillation circuit 7071 outputs the triangular wave signal S7071 to the inverting input terminal of the comparator 750.
- the output signal from the comparator 750 is output to the first input terminal of the AND gate 751.
- the periodic signal generation circuit 207a generates a periodic signal PS and outputs it to the intermittent oscillation control circuit 602a, 602b, 602c, 602d or 602e. Then, the intermittent oscillation control circuit 602a, 602b, 602c, 602d or 602e generates the intermittent oscillation control signal Enable and outputs it to the second input terminal of the AND gate 751. The output signal from the AND gate 751 is output to the gate of the switching element 2 through the output terminal OUT as the switching control signal SC.
- This embodiment has the same effects as the fifth embodiment and its modifications.
- the amount of change in the peak value IDP of the current flowing through the switching element 2 is controlled so as to decrease as the output voltage decreases (that is, as the output power increases).
- the peak value IDP of the current flowing through the switching element 2 is changed. The amount of change may be controlled to decrease as the output voltage decreases (that is, as the output power increases).
- the peak value IDP of the current flowing through the switching element 2 is changed only during the predetermined delay time from the start timing of the oscillation period.
- the present invention is not limited to this, and the first to In the third and seventh embodiments and the modifications thereof, the peak value IDP of the current flowing through the switching element 2 may be changed only during the predetermined delay time from the start timing of the oscillation period.
- the switching element 2 is controlled to be turned on and off a predetermined number of times from the start timing of the oscillation period with respect to the peak value IDP of the current flowing through the switching element 2. You may change in the period until timing.
- the periodic signal generation circuits 207a, 207b, 307, 407a, or 407b are used to generate the periodic signal PS so that the frequency, the maximum value of the amplitude, and the minimum value of the amplitude in each periodic period are constant.
- the present invention is not limited to this, and any one of the periodic signal generation circuits 207a, 207b, 307, 407a, 407b, and 507 may be used.
- the periodic signal generating circuit 207a, 207b, 307,407a, or if using 407b the periodic signal frequency f C set to a frequency lower than the intermittent oscillation frequency f I is, or is set to a frequency other than integral multiple of the intermittent oscillation frequency f I high and intermittent oscillation frequency f I than the phase difference with respect to the intermittent oscillation control signal
- Enable periodic signal PS is the distribution of the intermittent oscillation frequency f I Set to be distributed.
- FIG. 54 is a circuit diagram of a periodic signal generation circuit 607a according to the ninth embodiment of the present invention.
- the periodic signal generation circuit 607a according to this embodiment may be used instead of the periodic signal generation circuit 207a, 207b, 307, 407a, 407b, or 507. Good.
- a periodic signal generation circuit 607a includes constant current sources 6072 , 6073 , 6074 , 6075, and 6076 that output predetermined constant currents I 6072 , I 6073 , I 6074 , I 6075 and I 6076 , respectively, and constant current sources PMOS transistors 6092, 6093, 6094, 6095, and 6096 having sources connected to 6072, 6073, 6074, 6075, and 6076, D flip-flops FF0, FF1, FF2, and FF3 connected in series with each other, and a selector 6071, respectively. And is configured.
- the intermittent oscillation control signal Enable is input to the clock input terminal of the D flip-flop FF0, and the output signal from the D flip-flop FF0 is the clock input terminal of the D flip-flop FF1, and Output to the gate.
- the output signal from the D flip-flop FF1 is output to the clock input terminal of the D flip-flop FF2 and the gates of the pMOS transistors 6093 and 6095.
- the output signal from the D flip-flop FF 2 is output to the clock input terminal of the D flip-flop FF 3 and the gate of the pMOS transistor 6096.
- the output signal from the D flip-flop FF2 is output to the selector 6071.
- the currents flowing through the pMOS transistors 6092 and 6093 are added, and the added current signal Ia is output to the selector 6071. Further, the currents flowing through the pMOS transistors 6094, 6095 and 6096 are added, and the current signal Ib after the addition is output to the selector 6072.
- the selector 6071 selects one of the current signals Ia and Ib according to the output signal from the D flip-flop FF3, and outputs the selected current signal Ia or Ib as the periodic signal PS.
- the current ratios I 6072 : I 6073 : I 6074 : I 6075 : I 6076 are set so that the frequencies of the current signals Ia and Ib are frequencies other than half and an integral multiple of the intermittent oscillation frequency f I.
- the periodic signal generating circuit 607a generates a periodic signal PS as maximum and minimum values of the amplitude is respectively constant state by repeating a predetermined regular pattern signal with a predetermined cycle signal frequency f C .
- the pattern signal described above includes a first periodic pattern corresponding to the current signal Ia that increases and decreases, and a second periodic pattern that corresponds to the current signal Ib that increases and decreases.
- the period length of the periodic pattern is different from the period length of the second periodic pattern. That is, the frequency changes within each period of the periodic signal PS. Therefore, according to the present embodiment, the distribution of the intermittent oscillation frequency f I is dispersed using the signal corresponding to the first periodic pattern, and the intermittent oscillation frequency f I using the signal corresponding to the second periodic pattern.
- Distribution can be dispersed. For this reason, the distribution of the intermittent oscillation frequency f I is distributed without limiting the phase difference between the periodic signal frequency f C and the periodic signal PS with respect to the intermittent oscillation control signal Enable, and the transformer 1 is compared with the conventional technique. The transformer sound can be reduced.
- the current ratio I 6072: I 6073: I 6074 : I 6075: I 6076 each frequency of the current signal Ia and Ib and The phase difference is set so as not to correspond to this case.
- the current ratio I 6072 : I 6073 : I 6074 : I 6075 : I 6076 is set to 1: 2: 0.5: 1: 2.
- the periodic signal generation circuit 607a generates the periodic signal PS using the intermittent oscillation control signal Enable.
- the present invention is not limited to this, and the divided signal of the intermittent oscillation control signal Enable, the turn-on control signal. ON, a frequency-divided signal of the turn-on control signal ON, an output voltage Vb from the low frequency oscillation circuit 2074 in FIG. 27, a frequency-divided signal of the output voltage Vb, a full-wave rectified signal SLS or a full-wave rectified signal SLS in FIG.
- the periodic signal PS may be generated using the circumferential signal.
- the output voltage Vb, the divided signal of the output voltage Vb, the full-wave rectified signal SLS of FIG. 29 or the divided signal of the full-wave rectified signal SLS are used, for example, as in the circuit configuration of FIG.
- the digital signal is converted using the 8092, and the digital signal is input to the periodic signal generation circuit 607a.
- FIG. 55 is a circuit diagram of a periodic signal generation circuit 607b according to the tenth embodiment of the present invention.
- the periodic signal generation circuit 607b according to this embodiment may be used instead of the periodic signal generation circuit 207a, 207b, 307, 407a, 407b, or 507. Good.
- a periodic signal generation circuit 607b includes a pseudo random pattern generation circuit 8073, constant current sources 6077 , 6078 , 6079 and 6080 for outputting predetermined constant currents I 6077 , I 6078 , I 6079 and I 6080 , respectively.
- PMOS transistors 6081, 6082, 6083 and 6084 having sources connected to constant current sources 6077, 6078, 6079 and 6080, respectively.
- I 6077 : I 6078 : I 6079 : I 6080 is set to, for example, 1: 2: 4: 8.
- the pseudo random pattern generation circuit 8073 includes D flip-flops DFF0, DFF1, DFF2, and DFF3, and an exclusive OR gate 8075.
- the pseudo random pattern generation circuit 8073 receives the intermittent oscillation control signal Enable and inputs the intermittent oscillation control signal. A 4-bit pseudo-random pattern having a period 15 times the Enable period is generated.
- signals corresponding to the respective bits of the pseudo random pattern from the pseudo random pattern generation circuit 8073 are output to the gates of the pMOS transistors 6081, 6082, 6083 and 6084, and the pMOS transistors 6081, 6082, 6083 and The sum of the currents flowing through 6084 is output as a periodic signal PS.
- the periodic signal PS generated by the periodic signal generation circuit 607b is a pseudo random pattern signal having a period signal period T C of 15 times the period of the input signal.
- the periodic signal generating circuit 607b is changed in a predetermined state maximum and minimum values of the amplitude by repeating a random pattern a predetermined period signal frequency f C is not constant, respectively generated by the pseudo random pattern generator 8073
- the periodic signal PS is generated as follows.
- the distribution of the intermittent oscillation frequency f I is dispersed using a predetermined random pattern generated by the pseudo random pattern generation circuit 8073, the phase difference between the periodic signal frequency f C and the periodic signal PS with respect to the intermittent oscillation control signal Enable is increased. without providing a constraint for the distribution of the intermittent oscillation frequency f I is dispersed, thereby reducing the transformer noise from the transformer 1, compared to the prior art.
- the periodic signal generation circuit 607b generates the periodic signal PS using the intermittent oscillation control signal Enable.
- the present invention is not limited to this, and the divided signal of the intermittent oscillation control signal Enable, the turn-on control signal. ON, a frequency-divided signal of the turn-on control signal ON, an output voltage Vb from the low frequency oscillation circuit 2074 in FIG. 27, a frequency-divided signal of the output voltage Vb, a full-wave rectified signal SLS or a full-wave rectified signal SLS in FIG.
- the periodic signal PS may be generated using the circumferential signal.
- the output voltage Vb, the divided signal of the output voltage Vb, the full-wave rectified signal SLS of FIG. 29 or the divided signal of the full-wave rectified signal SLS are used, for example, as in the circuit configuration of FIG.
- the digital signal is converted using the 8092, and the digital signal is input to the periodic signal generation circuit 607a.
- the turn-on control signal ON, the intermittent oscillation control signal Enable, the frequency-divided signal of the turn-on control signal ON or the frequency-divided signal of the intermittent oscillation control signal Enable are input to the pseudo random pattern generation circuit 8073.
- the present invention is not limited to this, and an output signal from an oscillation circuit such as the periodic signal generation circuit 307 in FIG. 21 or the periodic signal generation circuit 407a in FIG.
- the change signal generation circuit 807a includes a setting signal generation circuit 8070a, a selector 8074, and a pattern signal generation circuit 8076.
- the pattern signal generation circuit 8076 is configured similarly to the periodic signal generation circuit 407a of FIG.
- the setting signal generation circuit 8070a includes a frequency dividing circuit 8071 including D flip-flops FF0 to FF2, and a regular pattern generation circuit 8074 including D flip-flops FF3 and FF4.
- the D flip-flops FF0 to FF4 are connected in series.
- the intermittent oscillation control signal Enable is output to the frequency dividing circuit 8071 and the selector 8074.
- the frequency dividing circuit 8071 divides the input intermittent oscillation control signal Enable, and the divided signal Enable2 having a period twice that of the intermittent oscillation control signal Enable and the period four times that of the intermittent oscillation control signal Enable.
- a divided signal Enable8 having a period eight times that of the intermittent oscillation control signal Enable are generated, the divided signals Enable2, Enable4, and Enable8 are output to the selector 8074, and the divided signal Enable8 is output. This is output to the pseudo random pattern generation circuit 8073.
- the regular pattern generation circuit 8074 divides the frequency-divided signal Enable8 to have a modulation pattern setting signal sel0 having a period 16 times that of the intermittent oscillation control signal Enable and a period 32 times that of the intermittent oscillation control signal Enable.
- a modulation pattern setting signal sel1 is generated and output to the selector 8074.
- the selector 8074 selects one of the intermittent oscillation control signal Enable, the divided signals Enable2, Enable4, and Enable8 in accordance with the modulation pattern setting signals sel0 and sel1, and generates a pattern signal using the selected signal as the frequency control signal SS.
- Output to the circuit 8076 Then, the pattern signal generation circuit 8076 generates the change signal Jitter using the frequency control signal SS.
- the modulation pattern setting signal sel0 and sel1 pair is a periodic setting signal having a 32 times the period of the intermittent oscillation control period T I. Therefore, the change signal generation circuit 807a according to the present embodiment has a regular pattern signal (of FIG. 25A) generated by the pattern signal generation circuit 8076 in accordance with a pair of periodic modulation pattern setting signals sel0 and sel1.
- the change signal Jitter is generated by modulating the frequency of the periodic signal PS. According to this embodiment, within each period of 32 times the intermittent oscillation control period T I, the modulation pattern setting signal sel0 and the frequency of the change signal Jitter vary according sel 1, the oscillation period (intermittent oscillation control signal in FIG.
- the distribution of the intermittent oscillation frequency f I is dispersed, thereby reducing the transformer noise from the transformer 1, compared to the prior art.
- First modification of the eleventh embodiment. 58 is a circuit diagram of a change signal generation circuit 807b according to a first modification of the eleventh embodiment of the present invention, and FIG. 59 is a timing chart showing the operation of the change signal generation circuit 807b of FIG. is there.
- the change signal generation circuit 807b is different from the change signal generation circuit 807a in that it includes a setting signal generation circuit 8070b instead of the setting signal generation circuit 8070a.
- the setting signal generation circuit 8070b includes a frequency dividing circuit 8071 and a pseudo random pattern generation circuit 8073.
- the intermittent oscillation control signal Enable is output to the frequency dividing circuit 8071 and the selector 8074.
- the frequency dividing circuit 8071 divides the input intermittent oscillation control signal Enable and has a frequency divided signal Enable2 having a cycle twice that of the intermittent oscillation control signal Enable and a cycle four times that of the intermittent oscillation control signal Enable.
- the frequency-divided signal Enable4 and the frequency-divided signal Enable8 having a period eight times that of the intermittent oscillation control signal Enable are generated, the frequency-divided signals Enable2, Enable4, and Enable8 are output to the selector 8074, and the frequency-divided signal Enable8 is pseudo-randomly generated.
- the data is output to the pattern generation circuit 8073.
- the pseudo-random pattern generation circuit 8073 generates a 4-bit pseudo-random pattern having a period 15 times the period of the input frequency-divided signal Enable8, and uses the output signal from the D flip-flop DFF0 as the modulation pattern setting signal sel0. And the output signal from the D flip-flop DFF1 is output to the selector 8074 as the modulation pattern setting signal sel1.
- the selector 8074 selects one of the intermittent oscillation control signal Enable, the divided signals Enable2, Enable4, and Enable8 according to the modulation pattern setting signals sel0 and sel1, and generates a pattern signal using the selected signal as the frequency control signal SS. Output to the circuit 8076. Then, the pattern signal generation circuit 8076 generates the change signal Jitter using the frequency control signal SS.
- the pair of modulation pattern setting signals sel0 and sel1 are pseudo-random setting signals. That is, the change signal generation circuit 807b according to the present modification modulates the frequency of the regular pattern signal generated by the pattern signal generation circuit 8076 according to a pair of pseudo-random modulation pattern setting signals sel0 and sel1.
- the change signal Jitter is generated. According to this modification, since the amplitude of the change signal Jitter changes every oscillation period (period in which the voltage level of the intermittent oscillation control signal Enable in FIG. 59 is high), the distribution of the intermittent oscillation frequency f I is distributed, The transformer sound from the transformer 1 can be reduced as compared with the prior art.
- FIG. 60 is a circuit diagram of a change signal generation circuit 807c according to a second modification of the eleventh embodiment of the present invention
- FIG. 61 is a timing chart showing the operation of the change signal generation circuit 807c of FIG. is there.
- the change signal generation circuit 807c is characterized by including a random signal generation circuit 8072 instead of the pattern signal generation circuit 8076, as compared with the change signal generation circuit 807a.
- a random signal generation circuit 8072 is connected to a pseudo random pattern generation circuit 8073, constant current sources 8076 and 8077 that output predetermined constant currents I 8076 and I 8077 , and constant current sources 8076 and 8077, respectively.
- PMOS transistors 8088 and 8099 having different sources.
- the current ratio I 8076 : I 8077 is set to, for example, 1: 2.
- the pseudo-random pattern generation circuit 8073 generates a 4-bit pseudo-random pattern using the frequency setting signal SS from the selector 8074, outputs an output signal from the D flip-flop DFF0 to the gate of the pMOS transistor 8088, and outputs a D flip-flop.
- the output signal from the DFF1 is output to the gate of the pMOS transistor 8089.
- the currents flowing through the pMOS transistors 8088 and 8089 are added, and the added current is output as a change signal Jitter.
- the modulation pattern setting signal sel0 and sel1 pair is a periodic setting signal having a 32 times the period of the intermittent oscillation control period T I. Therefore, the change signal generation circuit 807a according to the present modification modulates the frequency of the random signal generated by the random signal generation circuit 8072 according to the periodic pair of modulation pattern setting signals sel0 and sel1, thereby changing the change signal. Generate Jitter. According to this modification, in each period of 32 times the intermittent oscillation control period T I, the amplitude (voltage level high level period of the intermittent oscillation control signal Enable in Fig. 61) of the change signal Jitter every oscillation period since changes, the distribution of the intermittent oscillation frequency f I is dispersed, thereby reducing the transformer noise from the transformer 1, compared to the prior art.
- FIG. 62 is a circuit diagram of a change signal generation circuit 807d according to a third modification of the eleventh embodiment of the present invention.
- the change signal generation circuit 807d is characterized in that it includes a setting signal generation circuit 8070c instead of the setting signal generation circuit 8070a, as compared with the change signal generation circuit 807a.
- the setting signal generation circuit 8070c includes a frequency dividing circuit 8071 and an A / D converter 8090.
- the intermittent oscillation control signal Enable and the frequency-divided signals Enable2, Enable4, and Enable8 from the frequency-dividing circuit 8071 are output to the selector 8074.
- the A / D converter 8090 converts the output voltage Vb from the low-frequency oscillation circuit 2074 in FIG. 27 or the full-wave rectified signal SLS in FIG. 29 into a 2-bit digital signal, and converts each bit value of the digital signal.
- the modulation pattern setting signals sel0 and sel1 are output to the selector 8074.
- the pair of modulation pattern setting signals sel0 and sel1 are periodic setting signals having the same period as the period of the output voltage Vb or the full-wave rectified signal SLS. Therefore, the change signal generation circuit 807d according to the present modification modulates the frequency of the regular pattern signal generated by the pattern signal generation circuit 8076 according to the periodic pair of modulation pattern setting signals sel0 and sel1.
- the change signal Jitter is generated. According to this modification, in each period of 32 times the intermittent oscillation control period T I, the amplitude of the change signal Jitter each oscillation period is varied, to disperse distribution of intermittent oscillation frequency f I, the prior art In comparison, the transformer sound from the transformer 1 can be reduced.
- FIG. 63 is a circuit diagram of a change signal generation circuit 807e according to a fourth modification of the eleventh embodiment of the present invention.
- the change signal generation circuit 807e is characterized by including a random signal generation circuit 8072 instead of the pattern signal generation circuit 8076, as compared with the change signal generation circuit 807d.
- the change signal generation circuit 807e modulates the frequency of the random signal generated by the random signal generation circuit 8072 according to the periodic pair of modulation pattern setting signals sel0 and sel1, thereby changing the change signal. Generate Jitter. According to this modification, the amplitude of the change signal Jitter each oscillation period is varied, the distribution of the intermittent oscillation frequency f I is dispersed, thereby reducing the transformer noise from the transformer 1, compared to the prior art.
- FIG. 64 is a circuit diagram of a setting signal generation circuit 807d according to a fifth modification example of the eleventh embodiment of the present invention.
- the setting signal generation circuit 8070d includes inverters 8091 and 8092, and D flip-flops FF5 and FF6 connected in series.
- the output voltage Vb from the low-frequency oscillation circuit 2074 in FIG. 27 or the full-wave rectified signal SLS in FIG. 29 is input to the clock input terminal of the D flip-flop FF5 via the inverters 8091 and 8092.
- the output signal from the D flip-flop FF5 is output as the modulation pattern setting signal sel0 and also input to the clock input terminal of the D flip-flop FF6.
- the output signal from the D flip-flop FF6 is output as the modulation pattern setting signal sel1.
- a pair of modulation pattern setting signals sel0 and sel1 that change periodically are generated using the output voltage Vb from the low-frequency oscillation circuit 2074 in FIG. 27 or the full-wave rectified signal SL in FIG. it can.
- the output signals from the D flip-flops FF5 and FF6 may be output to the gates of the pMOS transistors 8088 and 8089 in the same manner as the output signals from the D flip-flops DFF0 and DFF1 in FIG. Thereby, a pseudo-random pair of modulation pattern setting signals sel0 and sel1 can be generated.
- FIG. 65 is a circuit diagram of a change signal generation circuit 807e according to the sixth modification of the eleventh embodiment of the present invention
- FIG. 66 is a circuit diagram of the variable delay circuit 8091a of FIG.
- the change signal generation circuit 807e according to this modification is different from the periodic signal generation circuit 407e in FIG.
- the variable delay circuit 8091a includes D flip-flops DFF10 to DFF15 connected in series with each other and a selector 8074a.
- the intermittent oscillation control signal Enable is input to each clock input terminal of the D flip-flops DFF10 to DFF15.
- the output signal from the D flip-flop 118 is input to the data input terminal of the D flip-flop DFF10 and the selector 8074a.
- the output signals from the D flip-flops DFF10 to DFF14 are input to the data input terminals of the subsequent D flip-flops DFF11 to DFF15. Further, output signals from the D flip-flops DFF11, DFF13, and DFF15 are output to the selector 8074a.
- each output signal from the D flip-flops DFF11, DFF13, and DFF15 is a signal obtained by delaying the output signal from the D flip-flop 118 by a predetermined different delay time.
- the selector 8074a receives the output signal from the D flip-flop 118, the output signals from the D flip-flops DFF11, DFF13, and DFF15 according to the modulation pattern setting signals sel0 and sel1 from the setting signal generation circuits 8070a, 8070b, 8070c, or 8070d. One of the signals is selected, and the selected signal is output to the gate of the pMOS transistor 122.
- the variable delay circuit 8091b is configured similarly to the variable delay circuit 8091a described above.
- the change signal generation circuit 807e includes the count-up circuit 2073, the constant current source 121, and the constant current source 121 according to the pair of modulation pattern setting signals sel0 and sel1 from the setting signal generation circuits 8070a, 8070b, 8070c, or 8070d.
- the change signal Jitter is generated by modulating the phase of the periodic signal (see the periodic signal PS in FIG. 25A) from the periodic signal generating circuit composed of 123 and the pMOS transistors 122 and 124.
- This modification has the same effects as the above-described modifications of the eleventh embodiment.
- the generation circuit of the change signal Jitter is not limited to the above-described change signal generation circuits 807a to 807e.
- the change signal Jitter may be generated by modulating the phase of a predetermined random signal in accordance with a pair of modulation pattern setting signals sel0 and sel1 from the setting signal generation circuits 8070a, 8070b, 8070c, or 8070d. 54, between the D flip-flop FF0 and the pMOS transistor 6094, between the D flip-flop FF1 and the pMOS transistor 6095, and between the D flip-flop FF2 and the pMOS transistor 6096, In each case, the variable delay circuit 8091a of FIG. 66 may be inserted.
- the change signal is obtained by modulating the phase of the periodic signal PS generated by the periodic signal generation circuit 607a in accordance with the pair of modulation pattern setting signals sel0 and sel1 from the setting signal generation circuits 8070a, 8070b, 8070c, or 8070d. Jitter can be generated.
- the change signal is obtained by modulating the phase of the periodic signal PS generated by the periodic signal generation circuit 607b according to the pair of modulation pattern setting signals sel0 and sel1 from the setting signal generation circuits 8070a, 8070b, 8070c, or 8070d. Jitter can be generated.
- the change signal generation circuits 807a, 807b, 807c, 807d and 807e according to the eleventh embodiment and the modification described above generate the change signal Jitter using the intermittent oscillation control signal Enable.
- the change signal Jitter may be generated using the turn-on control signal ON.
- variable delay circuit 8091a of FIG. 66 is replaced with the intermittent oscillation control signal Enable of the periodic signal PS in the first to third embodiments and the modifications, and the fifth to eighth embodiments and the modifications. It may be used for controlling the phase difference with respect to.
- FIG. 67 is a circuit diagram of the periodic signal generation circuit 907 according to the twelfth embodiment of the present invention.
- the periodic signal generation circuit 607b according to this embodiment may be used instead of the periodic signal generation circuit 207a, 207b, 307, 407a, 407b, or 507. Good.
- the periodic signal generation circuit 607a is different from the periodic signal generation circuit 607a in FIG. 54 in that it further includes a multiplier 8083 and shift registers 8080, 8081, and 8082.
- the current ratio I 6072 : I 6073 : I 6074 : I 6075 : I 6076 is set to, for example, 1: 2: 0.5: 1: 2.
- the multiplier 8083 generates a clock signal S8083 by multiplying the frequency of the intermittent oscillation control signal Enable by 8, and inputs the clock signal S8083 to the clock input terminal of the D flip-flop FF0 and the clock input terminals of the shift registers 8080 to 8082.
- the output signal from the D flip-flop FF0 is output to the clock input terminal of the D flip-flop FF1, the gate of the pMOS transistor 6092, and the shift register 8080.
- the output signal from the D flip-flop FF1 is output to the clock input terminal of the D flip-flop FF2, the gate of the pMOS transistor 6093, and the shift register 8081.
- the output signal from the D flip-flop FF2 is output to the clock input terminal of the D flip-flop FF3 and the shift register 8082. Furthermore, the output signal from the D flip-flop FF2 is output to the selector 6071.
- the shift registers 8080, 8081, and 8082 respectively shift the phases of the signals input from the D flip-flops FF0, FF1, and FF2 by a predetermined phase shift amount according to the clock signal S8083, and each of the pMOS transistors 6094, 6095, and 6096. Output to the gate.
- the amount of phase shift in the shift registers 8080, 8081 and 8082 corresponds to four clocks of the clock signal S8083.
- the currents flowing in the pMOS transistors 6092 and 6093 are added, and the added current signal Ia is output to the selector 6071.
- the selector 6071 selects one of the current signals Ia and IbA according to the output signal from the D flip-flop FF3, and outputs the selected current signal Ia or IbA as the periodic signal PS.
- FIG. 68 is a timing chart showing the operation of the periodic signal generation circuit 907 of FIG. FIG. 68 also shows the current signal IbA when the shift registers 8080 to 8082 are not provided for reference.
- the current signal Ia has twice the frequency of the intermittent oscillation control period T I
- the current signal IbA have the same frequency as the intermittent oscillation control period T I.
- the periodic signal PS has the frequency, the maximum value of the amplitude, and the minimum value of the amplitude in each period of the periodic signal PS.
- the distribution of the intermittent oscillation frequency f I will not disperse.
- the amplitude of the periodic signal PS at each rise timing of the intermittent oscillation control signal Enable becomes constant, intermittent oscillation frequency f I is not dispersed becomes constant .
- the current signal IbA without the shift registers 8080 to 8082 in FIG. 67 is used as the periodic signal PS, the amplitude of the periodic signal PS at each rising timing of the intermittent oscillation control signal Enable becomes constant.
- f I is constant and does not disperse.
- the phase difference between the current signal Ia and the current signal IbA is adjusted using the shift registers 8080 to 8082, the amplitude of the periodic signal PS at each rising timing of the intermittent oscillation control signal Enable. There changed, as a result the drain current peak IDP is changed, it is possible to disperse the distribution of intermittent oscillation frequency f I.
- the periodic signal PS has a constant maximum amplitude value and a minimum amplitude value in each periodic period of the periodic signal PS, and intermittent oscillation in each periodic period of the periodic signal PS.
- a current signal Ia having twice the frequency of the current signal IbA and intermittent oscillation frequency f I having the same frequency f I is produced as generated sequentially, the present invention is not limited thereto.
- the maximum value of the amplitude and the minimum value of the amplitude in each periodic period of the periodic signal PS are constant, and half or an integral multiple of the intermittent oscillation frequency f I in each periodic period of the periodic signal PS.
- FIG. 69 is a block diagram showing the configuration of the switching power supply according to the thirteenth embodiment of the present invention.
- the switching power supply according to the present embodiment includes an input / output conversion circuit 10A instead of the input / output conversion circuit 10 as compared with the switching power supply according to the first embodiment of FIG.
- an output voltage detection circuit 4A is provided.
- the input / output conversion circuit 10A includes a transformer 1A and an output voltage generation circuit 5. Further, the transformer 1A includes a primary winding 1a, a secondary winding 1b, and an auxiliary winding 1c.
- the output voltage detection circuit 4A rectifies and smoothes the AC voltage induced in the auxiliary winding 1c. Here, the voltage after smoothing changes corresponding to the output voltage Vout.
- the output voltage detection circuit 4A detects that the output voltage Vout is equal to or higher than a predetermined threshold voltage based on the smoothed voltage, the feedback terminal outflow current IFB corresponding to the output voltage Vout is the control circuit 200.
- the feedback signal SFB is generated and output to the feedback signal input terminal FB so as to flow out from the feedback signal input terminal FB.
- the switching power supply according to the present embodiment has the same effects as the switching power supply according to the first embodiment. 69, in place of the control circuit 200, control circuits 300, 400, 400A, 500, 600, 700, 800, 900 according to other embodiments and modifications thereof may be used.
- FIG. 70 shows each configuration when the control circuit 200 according to the first embodiment of the present invention is applied to a step-down chopper type switching power supply, a step-up chopper type switching power supply, and a polarity inversion chopper type switching power supply. It is a table
- each switching power supply device includes a step-down chopper type input / output conversion circuit 10B, a step-up chopper type input / output conversion circuit 10C, or a polarity inversion chopper type input / output each including an inductor L, a capacitor C, and a diode D.
- the conversion circuit 10 ⁇ / b> D is provided and has the same effect as the switching power supply according to the first embodiment.
- control circuits 300, 400, 400A, 500, 600, 700, 800, 900 instead of the control circuit 200, control circuits 300, 400, 400A, 500, 600, 700, 800, 900 according to other embodiments and modifications thereof may be used. .
- the switching element 2 is provided outside the control circuits 200, 400, 400A, 500, 600, 700, 800, and 900, but the present invention is not limited to this.
- the switching element 2 is provided in each control circuit 200, 400, 400A, 500, 600, 700, 800, and 900, and is integrated on the semiconductor substrate of the control circuit 200, 400, 400A, 500, 600, 700, 800, or 900. May be used.
- the switching power supply according to each of the above-described embodiments and modifications thereof performs an intermittent oscillation operation that alternately repeats an oscillation period and a stop period at a light load.
- the present invention is not limited to this, and can be applied to a switching control system such as a pulse width modulation system, a pulse frequency modulation system, and a quasi-resonance system, and a switching power supply apparatus that performs an intermittent oscillation operation regardless of the load state.
- the switching power supply device has been described based on the embodiments and the modifications thereof, the present invention is not limited to the above-described embodiments and modifications thereof. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
- the control circuit changes the intermittent oscillation frequency using the change signal generated using the periodic signal having the predetermined periodic signal frequency. Therefore, in a switching power supply device that performs intermittent oscillation control without using control methods such as pulse width modulation control, pulse frequency modulation control, and quasi-resonant control, the transformer and Sound generated from parts such as ceramic capacitors can be reduced.
- the semiconductor device and the switching power supply according to the present invention can be used for a switching power supply such as an AC-DC converter and a DC-DC converter.
- pMOS transistors 15, 16, 17, 19, 40, 48, 49, 57, 84, 88, 89, 94, 95, 104, 105, 144, 161, 163, 705, 704... NMOS transistors, 18, 22 ... constant voltage source, 20, 33, 36, 53, 72, 76, 91, 109, 114, 126, 152, 154, 155, 160, 709, 2052 ... resistors, 21, 90, 113, 125... Npn bipolar transistor, 34, 54, 73, 77, 110, 710, 751... Comparator, 37, 71, 2051 ...
- low frequency oscillation circuit 2072, 5071 ... voltage-current conversion circuit, 2073 ... Count-up circuit, 2074, 6023, 6023A ... low frequency oscillation circuit, 5072, 5073 ... pulse generators, 5074, 6021 ... delay circuit, 6071, 8074, 8074a ... selector, 7071: an oscillation circuit, 8070a, 8070b, 8070c, 8070d ... setting signal generation circuit, 8071 ... a frequency divider, 8072: Random signal generation circuit, 8073 ... pseudo random pattern generation circuit, 8074 ... rule pattern generation circuit, 8075 ... Exclusive OR Gate, 8076 ... pattern signal generation circuit, 8080,8081,8082 ... shift registers, 8083: multiplier, 8090 ...
Landscapes
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Abstract
制御回路は、周期信号(PS)を用いて間欠発振周波数を変化させる。周期信号(PS)周期信号周波数は間欠発振周波数よりも低い周波数に設定され、もしくは、間欠発振周波数よりも高くかつ間欠発振周波数の整数倍以外の周波数に設定され、周期信号(PS)の間欠発振制御信号に対する位相差は、間欠発振周波数の分布が分散するように設定される。
Description
本発明は、スイッチング素子をオンオフ制御することにより出力電圧に変換し、当該出力電圧に対応する出力電力を負荷に供給するスイッチング電源装置と、当該スイッチング電源装置のための半導体装置とに関する。
従来から、家電製品などの一般家庭用機器の電源装置として、消費電力の低減化による電力効率の向上などの目的から、トランジスタなどのスイッチング素子をオンオフ制御することにより出力電圧を制御する半導体装置を備えたスイッチング電源装置が広く用いられている。近年、このようなスイッチング電源装置は、地球温暖化防止のために家電製品などの機器の動作待機(スタンバイ)時における消費電力を削減することが強く求められている。
一般に、スタンバイ時などの軽負荷時には、スイッチング電源装置のエネルギー損失はスイッチング動作によるスイッチング損失が支配的である。軽負荷時の電源効率(入力電力に対する出力電力の比)を改善するためのよく知られている技術の一つとして、軽負荷時に、スイッチング素子がオンオフ動作する発振期間と、オンオフ動作が停止される停止期間とを繰り返すように制御する間欠発振制御が挙げられる。
例えば、負荷が軽くなるにつれてスイッチング電源装置から負荷に供給される負荷電流が小さくなると、スイッチング電源装置の出力電圧は上昇し、スイッチング素子に流れる電流は小さくなるように制御される。さらに負荷電流が小さくなると、所定の条件において、スイッチング素子はオンオフ動作する発振期間とオンオフ動作を停止する停止期間とを繰り返す間欠発振を行うように制御される。このように、軽負荷時に間欠発振制御を行うことによりスイッチング回数を低減し、軽負荷時の電源効率を改善できる。
一般に、発振期間と停止期間との繰り返し周期である間欠発振周期は、負荷が軽くなり出力電圧が大きくなるほど長くなるように制御され、これに伴って間欠発振周期に対応する間欠発振周波数は低下していく。このため、軽負荷時以外の通常動作時にスイッチング素子が周波数100kHzでオンオフするように制御されていても、軽負荷時に間欠発振周波数が20kHz以下の可聴周波数領域内に入ることがある。特に、スタンバイ時などで負荷電流の変動が比較的小さい場合には、間欠発振周波数が一定の周波数に固定されてしまうが、この一定の周波数が可聴周波数領域内の特定の周波数に偏ると、スイッチング電源装置において一般に使用されるトランス及びコンデンサから音鳴り(トランス音又は磁歪音ともいう。)が発生し、大きな課題となることがある。
以上説明したように、軽負荷時の間欠発振制御は軽負荷時の電源効率を改善するためには有効な手段であるが、一方で間欠発周波数が可聴周波数領域内に入ってしまうと、トランスなどからトランス音が発生するという欠点があった。このトランス音の対策としては、間欠発振制御時のスイッチング素子のピーク電流を低下させることが知られている。しかしながら、この場合にはスイッチング回数が増加するため電源効率が悪化し、トランス音と電源効率はトレードオフの関係にあった。また、トランスを接着あるいは含浸する方法も知られているが、コストアップを招く。このため、上述したトレードオフを改善する間欠発振制御方法が求められていた。
これに対して、特許文献1記載のDC-DCコンバータは、鋸波電圧を用いて間欠発振制御を行うとともに、スイッチング素子のオン期間の開始時にスイッチング素子に流れる電流のピーク値を制限するソフトスタートを行うことにより、トランス音を抑制する。
また、特許文献2記載のスイッチング電源は、間欠発振制御時の最高間欠発振周波数を、スイッチング素子がスイッチングする基本発振周波数と、間欠発振制御時の再開状態でスイッチングする回数により決めている。具体的には、例えば、通常動作時の基本発振周波数を30kHzとし、間欠発振制御時のスイッチング再開状態には少なくとも4回以上スイッチングさせている。この場合、間欠発振周波数の最高周波数としては、間欠発振制御時のスイッチング再開状態に4回連続発振させ、1回分発振停止、つまり、発振周期として5回分が1セットとなった場合となる。従って、間欠発振周波数の上限は6kHzとなる。このように、間欠発振周波数の上限を決定して、間欠発振制御時のトランス音を抑制する。
しかしながら、特許文献1記載のDC-DCコンバータでは、間欠発振制御における発振再開時にスイッチング素子に流れる電流のピーク値を制限するので、スイッチング回数が増加してしまう。また、間欠発振周波数は制御回路内部で設定された所定の周波数に偏よるため、間欠発振制御時のトランス音と電源効率とのトレードオフを大きく改善することは難しい。
また、特許文献2記載のスイッチング電源では、スイッチング素子の基本発振周波数に基づいて、間欠発振中のスイッチング再開期間内のスイッチング回数を制御することにより、間欠発振周期の最小周期が決定される。つまり、特許文献2記載のスイッチング電源は、間欠発振周波数の上限を設定し、トランス音が大きくなる周波数領域で動作させないことで、トランス音を低減しようとするものである。しかしながら、間欠発振周波数の高調波の周波数が可聴周波数領域内に入ることでトランス音が問題になる場合があり、その場合には高調波の周波数を考慮して間欠発振周波数の上限を可聴周波数領域下限よりも十分に小さく設定する必要がある。また、動作できない間欠発振周波数帯域が広がるとフィードバック制御の観点から、スイッチング電源の動作が不安定になる傾向があるため、安易に間欠発振周波数の上限を小さく設定することは望ましくない。よって、間欠発振周波数の上限の設定に対する自由度が低く、幅広いスイッチング電源に応用することは難しい。
本発明の目的は以上の問題点を解決し、従来技術に比較して電源効率を悪くすることなく、トランス及びセラミックコンデンサなどの部品から発生する音を低減できるスイッチング電源装置及びスイッチング電源装置のための半導体装置を提供することにある。
第1の発明に係る半導体装置は、所定の入力電圧を、スイッチング素子をオンオフ制御することにより出力電圧に変換し、上記出力電圧に対応する出力電力を負荷に供給するスイッチング電源装置のための半導体装置であって、
上記半導体装置は、上記スイッチング素子がオンオフ動作する発振期間と、上記オンオフ動作が停止する停止期間とが所定の間欠発振周波数で交互に繰り返されるように、上記発振期間の開始タイミング及び終了タイミングを表す間欠発振制御信号を用いて、上記スイッチング素子の動作を制御する制御回路を備え、
上記制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて上記間欠発振周波数を変化させ、
上記変化信号が上記周期信号であり、かつ上記周期信号が、上記周期信号の各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたとき、上記周期信号周波数は上記間欠発振周波数よりも低い周波数に設定され、もしくは、上記間欠発振周波数よりも高くかつ上記間欠発振周波数の整数倍以外の周波数に設定され、上記変化信号の上記間欠発振制御信号に対する位相差は、上記間欠発振周波数の分布が分散するように設定され、
上記変化信号が上記周期信号であり、かつ上記周期信号が、
(a)上記周期信号の各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ
(b)上記周期信号の各周期期間において上記間欠発振周波数の半分又は整数倍の互いに異なる周波数を有する複数の信号が順次生成されるように生成されたとき、上記各周期期間内の複数の信号間の位相差は、上記間欠発振周波数の分布が分散するように設定されることを特徴とする。
上記半導体装置は、上記スイッチング素子がオンオフ動作する発振期間と、上記オンオフ動作が停止する停止期間とが所定の間欠発振周波数で交互に繰り返されるように、上記発振期間の開始タイミング及び終了タイミングを表す間欠発振制御信号を用いて、上記スイッチング素子の動作を制御する制御回路を備え、
上記制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて上記間欠発振周波数を変化させ、
上記変化信号が上記周期信号であり、かつ上記周期信号が、上記周期信号の各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたとき、上記周期信号周波数は上記間欠発振周波数よりも低い周波数に設定され、もしくは、上記間欠発振周波数よりも高くかつ上記間欠発振周波数の整数倍以外の周波数に設定され、上記変化信号の上記間欠発振制御信号に対する位相差は、上記間欠発振周波数の分布が分散するように設定され、
上記変化信号が上記周期信号であり、かつ上記周期信号が、
(a)上記周期信号の各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ
(b)上記周期信号の各周期期間において上記間欠発振周波数の半分又は整数倍の互いに異なる周波数を有する複数の信号が順次生成されるように生成されたとき、上記各周期期間内の複数の信号間の位相差は、上記間欠発振周波数の分布が分散するように設定されることを特徴とする。
上記半導体装置において、上記制御回路は、上記変化信号を用いて上記スイッチング素子に流れる電流のピーク値を変化させることにより、上記間欠発振周波数を変化させることを特徴とする。
また、上記半導体装置において、上記制御回路は、上記スイッチング素子に流れる電流に対応する電流検出信号を用いて発生される第1の信号の電圧レベルが、上記出力電力に対応したフィードバック制御信号を用いて発生される第2の信号の電圧レベルを超えたときに、上記スイッチング素子をターンオフさせるターンオフ制御信号を発生するターンオフ制御回路を備え、
上記ターンオフ制御回路は、上記変化信号を用いて、上記ターンオフ制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする。
上記ターンオフ制御回路は、上記変化信号を用いて、上記ターンオフ制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする。
さらに、上記半導体装置において、上記第2の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする。
またさらに、上記半導体装置において、上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
上記第2の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする。
上記第2の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする。
また、上記半導体装置において、上記第1の信号は、上記変化信号に従って上記電流検出信号を変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記ターンオフ制御回路は、上記ターンオフ制御信号を所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記ターンオフ制御回路は、上記変化信号に従って上記遅延時間を変調することにより、上記ターンオフ制御信号を発生するタイミングを変化させることを特徴とする。
上記ターンオフ制御回路は、上記変化信号に従って上記遅延時間を変調することにより、上記ターンオフ制御信号を発生するタイミングを変化させることを特徴とする。
またさらに、上記半導体装置において、上記制御回路は、上記間欠発振制御信号と、所定の三角波周波数を有する第1の三角波信号を用いて発生される第3の信号と、上記出力電力に対応したフィードバック制御信号を用いて発生される第4の信号とを用いて、上記発振期間における上記スイッチング素子のオン期間の開始タイミング及び終了タイミングを表すスイッチング制御信号を発生するスイッチング制御回路を備え、
上記スイッチング制御回路は、上記変化信号を用いて、上記スイッチング制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする。
上記スイッチング制御回路は、上記変化信号を用いて、上記スイッチング制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする。
また、上記半導体装置において、上記第4の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
上記第4の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする。
上記第4の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする。
またさらに、上記半導体装置において、上記スイッチング制御回路は、上記変化信号に従って、上記第1の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
また、上記半導体装置において、上記スイッチング制御回路は、上記変化信号に従って上記第1の三角波信号の時間に対する電圧変化率を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
さらに、上記半導体装置において、上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
またさらに、上記半導体装置において、上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
また、上記半導体装置において、上記スイッチング素子に流れる電流のピーク値の変化量は、上記出力電力が大きくなるほど小さくなるように制御されることを特徴とする。
さらに、上記半導体装置において、上記スイッチング素子に流れる電流のピーク値は、上記発振期間の開始タイミングから、上記スイッチング素子が所定の回数だけオンオフ制御されるタイミングまでの期間において変化されることを特徴とする。
またさらに、上記半導体装置において、上記制御回路は、上記変化信号を用いて上記間欠発振制御信号を変化させることにより、上記間欠発振周波数を変化させることを特徴とする。
また、上記半導体装置において、上記制御回路は、上記出力電力に対応したフィードバック制御信号を用いて発生される第5の信号の電圧レベルが所定の第1のしきい値電圧未満になったときに上記発振期間を終了し、上記停止期間において上記第5の信号の電圧レベルが上記第1のしきい値電圧より高い所定の第2のしきい値電圧を超えたときに上記発振期間を開始するための上記間欠発振制御信号を発生する間欠発振制御回路を備えたことを特徴とする。
さらに、上記半導体装置において、上記第5の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする。
またさらに、上記半導体装置において、上記間欠発振制御回路は、上記変化信号に従って上記第1のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
また、上記半導体装置において、上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする。
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする。
さらに、上記半導体装置において、上記間欠発振制御回路は、上記変化信号に従って上記第2のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
またさらに、上記半導体装置において、上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする。
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする。
また、上記半導体装置において、上記間欠発振制御信号は、所定の第1の発振信号を用いて発生されることを特徴とする。
さらに、上記半導体装置において、上記第1の発振信号は第2の三角波信号であり、
上記間欠発振制御回路は、上記変化信号に従って上記第2の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
上記間欠発振制御回路は、上記変化信号に従って上記第2の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
またさらに、上記半導体装置において、上記第1の発振信号は第2の三角波信号であり、
上記間欠発振制御回路は、上記変化信号に従って上記第2の三角波信号の時間に対する電圧変化率を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
上記間欠発振制御回路は、上記変化信号に従って上記第2の三角波信号の時間に対する電圧変化率を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
また、上記半導体装置において、上記変化信号は、所定の変調パターン設定信号に従って上記周期信号の周波数又は位相を変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、上記スイッチング素子がオンされるタイミングのカウント値を用いて発生されることを特徴とする。
またさらに、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、上記発振期間の開始タイミング及び上記停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて発生されることを特徴とする。
また、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、上記間欠発振制御信号に従って所定の第2の発振信号を周波数変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、交流電源からの所定の交流周波数を有する交流電圧信号を用いて発生されることを特徴とする。
第2の発明に係る半導体装置は、上記スイッチング素子をさらに備えたことを特徴とする。
第3の発明に係るスイッチング電源装置は、上記半導体装置を備えたことを特徴とする。
本発明に係る半導体装置及びスイッチング電源装置によれば、制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて間欠発振周波数を変化させるので、パルス幅変調制御、パルス周波数変調制御及び擬似共振制御などの制御方式によらずに、間欠発振制御を行うスイッチング電源装置において、従来技術に比較して電源効率を悪くすることなく、トランス及びセラミックコンデンサなどの部品から発生する音を低減できる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
第1の実施形態.
図1は、本発明の第1の実施形態に係る制御回路200を備えたスイッチング電源装置の構成を示すブロック図である。また、図2は、図1のフィードバック信号制御回路201の回路図であり、図3は、図1の間欠発振制御回路202の回路図であり、図4は、図1のターンオン制御回路203の回路図である。さらに、図5は、図1のターンオフ制御回路205aの回路図であり、図6は、図1の周期信号発生回路207aの回路図である。
図1は、本発明の第1の実施形態に係る制御回路200を備えたスイッチング電源装置の構成を示すブロック図である。また、図2は、図1のフィードバック信号制御回路201の回路図であり、図3は、図1の間欠発振制御回路202の回路図であり、図4は、図1のターンオン制御回路203の回路図である。さらに、図5は、図1のターンオフ制御回路205aの回路図であり、図6は、図1の周期信号発生回路207aの回路図である。
図1のスイッチング電源装置はフライバック型のスイッチング電源装置である。詳細後述するように、本実施形態及び以下の各実施形態に係るスイッチング電源装置は、軽負荷時に発振期間と停止期間とを交互に繰り返す間欠発振動作を行う。図1のスイッチング電源装置は、例えばパワーMOS電界効果トランジスタであるスイッチング素子2と、ドレイン電流検出抵抗3と、入力端子Ti1及びTi2と、入出力変換回路10と、出力端子To1及びTo2と、出力電圧検出回路4と、スイッチング素子2のオンオフ動作を制御する半導体装置である制御回路200とを備えて構成される。また、入出力変換回路10は、互いに逆極性の一次巻線1a及び二次巻線1bを備えた電力変換用のトランス1と、整流ダイオード5a及びコンデンサ5bを備えた出力電圧発生回路5とを備えて構成される。ここで、商用交流電源からの交流電圧は、例えばダイオードブリッジなどの整流器により整流された後に、入力コンデンサを用いて平滑化され、直流の入力電圧Vinとして、入力端子Ti1及びTi2間に出力される。入力端子Ti1及びTi2のうちの低電位側の入力端子Ti1は、ドレイン電流検出抵抗3を介してスイッチング素子2のソース及び制御回路200の電流検出端子ISに接続されると共に、制御回路200の接地端子GNDに接続される。また、入力端子Ti1及びTi2のうちの高電位側の入力端子Ti2は一次巻線1aの一端に接続される。さらに、一次巻線1aの他端はスイッチング素子2のドレインに接続される。
また、図1において、二次巻線1bの一端は整流ダイオード5aを介してコンデンサ5bの一方の電極及び出力端子To2に接続される一方、二次巻線1bの他端はコンデンサ5bの他方の電極及び出力端子To1に接続される。そして、スイッチング素子2のスイッチング動作により二次巻線1bに誘起された交流電圧は、出力電圧発生回路5により整流されかつ平滑化されて直流の出力電圧Voutに変換される。さらに、出力電圧Vout及び出力端子To2に流れる出力電流Ioutに対応する出力電力は、出力端子To1及びTo2を介して負荷6に印加されて供給される。
さらに、図1において、出力電圧検出回路4は、例えばフォトカプラ及びツェナーダイオードなどから構成され、出力電圧Voutの電圧レベルを検出し、検出された出力電圧Voutが所定のしきい値電圧以上であるとき、出力電圧Voutに対応するフィードバック端子流出電流IFBが制御回路200のフィードバック信号入力端子FBから流出するように、フィードバック信号SFBを発生してフィードバック信号入力端子FBに出力する。制御回路200は、詳細後述するように、フィードバック端子流出電流IFBと、スイッチング素子2に流れるドレイン電流IDに対応する電圧を有する電流検出端子ISの電圧とを用いて、出力電圧Voutが所定のしきい値電圧になるように、スイッチング素子2のオン期間の開始タイミング及び終了タイミングを表すスイッチング制御信号SCを発生して、スイッチング制御信号出力端子OUTを介してスイッチング素子2のゲートに出力する。また、制御回路200は、詳細後述するように、後述する間欠発振制御を行わない通常動作中は、電流モードのパルス幅変調(Pulse Width Modulation(PWM))制御を行う。
図1において、制御回路200は、フィードバック信号制御回路201と、周期信号発生回路207aと、ドレイン電流検出回路206と、ターンオフ制御回路205aと、間欠発振制御回路202と、ターンオン制御回路203と、スイッチング制御回路204と、入力端子Ti1及び接地電位に接続された接地端子GNDと、電流検出端子ISと、スイッチング制御信号出力端子OUTと、フィードバック信号入力端子FBとを備えて構成される。なお、制御回路200は、制御回路200に電源電圧VDDを供給するための図示しない電源電圧端子などを備える。
図2において、フィードバック信号制御回路201は、所定の定電流I11を出力する定電流源11と、所定の定電流I12を出力する定電流源12と、Pチャネル型MOS電界効果トランジスタ(以下、pMOSトランジスタという。)13及び14と、Nチャネル型MOS電界効果トランジスタ(以下、nMOSトランジスタという。)15,16及び17と、定電圧源18と、電流電圧変換回路2011とを備えて構成される。また、電流電圧変換回路2011は、nMOSトランジスタ19と、抵抗値R0を有する抵抗20と、所定の定電圧VR0を出力する定電圧源22と、npnバイポーラトランジスタ21とを備えて構成される。ここで、pMOSトランジスタ13及び14と、nMOSトランジスタ16及び19とは、それぞれカレントミラー回路を構成する。また、定電流源11及び12は、フィードバック信号入力端子FBが接地端子GNDとショートしたときに、制御回路200に流れる電流を所定の電流値に制限するために設けられる。
図2において、フィードバック信号入力端子FBから流出するフィードバック端子流出電流IFBは、上述した2つのカレントミラー回路により折り返され、フィードバック端子流出電流IFBに対応する電流I0がnMOSトランジスタ19及び抵抗20に流れる。そして、電流I0は、次式で表される電圧レベルVEAOを有するフィードバック制御信号EAOに変換され、フィードバック制御信号EAOは間欠発振制御回路202及びターンオフ制御回路205aに出力される。
VEAO=VR0-Vbe-R0×I0 (1)
ここで、電圧Vbeは、npnバイポーラトランジスタ21のベースエミッタ間電圧である。式(1)から明らかなように、抵抗20に流れる電流I0が大きいほど電圧レベルVEAOは低下する一方、抵抗20に流れる電流I0が小さいほど電圧レベルVEAOは上昇する。すなわち、フィードバック制御信号EAOは、負荷6への出力電圧に対応している。
図3において、間欠発振制御回路202は、所定の定電流I1及びI2をそれぞれ出力する定電流源31及び32と、抵抗値R1を有する抵抗33と、比較器34と、pMOSトランジスタ35とを備えて構成される。フィードバック制御信号EAOは、入力信号S34nとして比較器34の非反転入力端子に入力される。また、比較器34の反転入力端子は抵抗33を介して接地される。さらに、比較器34の反転入力端子と抵抗33との間の接続点に、定電流源31と、定電流源32及びpMOSトランジスタ35の直列接続回路とが並列に接続される。そして、比較器34からの出力信号は、間欠発振制御信号Enableとしてターンオン制御回路203に出力されるとともに、pMOSトランジスタ35のゲートに出力される。
図3において、比較器34の反転入力端子34に入力される基準電圧VRはヒステリシスを有している。具体的には、入力信号S34nであるフィードバック制御信号EAOの電圧レベルVEAOが基準電圧VRより高いとき、間欠発振制御信号Enableの電圧レベルはハイレベルであるので、pMOSトランジスタ35はオフ状態であり、基準電圧VRは以下のしきい値電圧VR1となる。
VR1=R1×I1 (2)
一方、図3において、入力信号S34nであるフィードバック制御信号EAOの電圧レベルVEAOが基準電圧VR未満であるとき、間欠発振制御信号Enableの電圧レベルはローレベルであるので、pMOSトランジスタ35はオン状態であり、基準電圧VRは以下のしきい値電圧VR2となる。
VR2=R1×(I1+I2) (3)
すなわち、間欠発振制御回路202は、負荷6への出力電力に対応したフィードバック制御信号EAOの電圧レベルが、しきい値電圧VR1未満になったときにローレベルの間欠発振制御信号Enableを発生し、ローレベルの間欠発振制御信号Enableを発生しているときにフィードバック制御信号EAOの電圧レベルがしきい値電圧VR1より高いしきい値電圧VR2を超えたとき、ハイレベルの間欠発振制御信号Enableを発生する。
図4において、ターンオン制御回路203は、所定の周波数を有するクロックパルスであるターンオン信号を発生するオンパルス生成回路61と、インバータ62及び63と、ノアゲート64とを備えて構成される。ターンオン信号はインバータ62を介してノアゲート64の第1の入力端子に入力され、間欠発振制御信号Enableはインバータ63を介してノアゲート64の第2の入力端子に入力される。そして、ノアゲート64からの出力信号は、スイッチング素子2をオンするためのターンオン制御信号ONとしてスイッチング制御回路204に出力される。すなわち、図4のターンオン制御回路203は、間欠発振制御信号Enableの電圧レベルがハイレベルであるときターンオン信号をターンオン制御信号ONとして出力する一方、間欠発振制御信号Enableの電圧レベルがローレベルであるときローレベルのターンオン制御信号ONを出力する。なお、ターンオン制御回路203によって発生されるターンオン信号の周波数は、固定周波数であってもよく、可変周波数であってもよい。さらに、オンパルス生成回路61からのターンオン信号に代えて、擬似共振制御において、スイッチング素子2のドレイン電圧のボトムタイミングを検出することにより得られるターンオン信号を用いてもよい。
図1において、スイッチング素子2に流れるドレイン電流IDは、スイッチング素子2と接地端子GNDとの間に接続されたドレイン電流検出抵抗3によってドレイン電流IDに対応する電圧に変換され、当該電圧は電流検出端子ISに印加される。ドレイン電流検出回路206は、電流検出端子ISの電圧を検出することによりドレイン電流IDを検出し、検出されたドレイン電流IDの大きさに比例する電流検出信号VISを発生して、ターンオフ制御回路205に出力する。なお、ドレイン電流検出回路206は、スイッチング素子2のドレイン電圧を用いてドレイン電流IDを検出してもよい。
図6において、周期信号発生回路207aは、所定の周期信号周期TCを有する三角波信号S2071を発生する低周波発振回路2071と、三角波信号S2071を電圧電流変換して電流信号である周期信号PSに変換してターンオフ制御回路205aに出力する電圧電流変換回路2072とを備えて構成される。ここで、低周波発振回路2071は、所定の定電流I3,I4及びI5をそれぞれ出力する定電流源101,107及び108と、インバータ106と、比較器110と、抵抗値R2を有する抵抗109と、容量C0を有するコンデンサ111と、pMOSトランジスタ102,103及び112と、カレントミラー回路を構成するnMOSトランジスタ104及び105とを備えて構成される。
図6の低周波発振回路2071において、比較器110の反転入力端子の電圧Vaは、抵抗値R2と、定電流I4と、定電流I5とにより決定される。具体的には、pMOSトランジスタ112がオフしているときは、電圧VaはI4×R2になり、pMOSトランジスタ112がオンしているときは、電圧Vaは(I4+I5)×R2となる。
図6において、比較器110の出力信号の電圧レベルがローレベルであるとき、pMOSトランジスタ103及び112がオン状態となる。さらに、比較器110の出力信号はインバータ106を介してpMOSトランジスタ102のゲートに入力されるので、pMOSトランジスタ102はオフ状態となる。従って、電圧Vaは、(I4+I5)×R2となる。また、pMOSトランジスタ103がオン状態となっているため、定電流源101からの定電流I3は、pMOSトランジスタ103を介してコンデンサ111に流れ込む。これに伴って、比較器110の非反転入力端子の電圧Vbは上昇し、電圧Vbが電圧Va(=((I4+I5)×R2)を超えたとき、比較器110の出力信号はハイレベルに切り換り、それに伴いpMOSトランジスタ103及び112がオフ状態となる。このとき、電圧VaはI4×R2に切り換る。また、pMOSトランジスタ102はオン状態に切り換り、定電流源101からの定電流I3はpMOSトランジスタ102を介してnMOSトランジスタ104に流れる。例えば、nMOSトランジスタ104及び105により構成されるカレントミラー回路のミラー比が1の場合、nMOSトランジスタ105に流れる電流も定電流I3となる。従って、コンデンサ111に蓄えられた電荷は、この定電流I3により引き抜かれ、この結果、電圧Vbは低下する。そして、電圧Vbが電圧Va(=I4×R2)未満になると、比較器110の出力信号は再びローレベルになる。
以上説明した動作を繰り返すことにより、図6の低周波発振回路2071は、電圧値(I4×R2)から電圧値((I4+I5)×R2)までの電圧範囲(I5×R2)を、次式で表される周期信号周期TCで連続的に変化する三角波信号S2071を発生する。
TC=2×C0×(I5×R2)/I3 (4)
また、図6において、電圧電流変換回路2072は、カレントミラー回路を構成するpMOSトランジスタ115及び116と、npnバイポーラトランジスタ113と、抵抗値R3を有する抵抗114とを備えて構成される。三角波信号S2071はnpnバイポーラトランジスタ113のベースに入力され、npnバイポーラトランジスタ113のエミッタに接続された抵抗114によって三角波信号S2071の電圧レベルに対応する電流に変換され、変換後の電流は、pMOSトランジスタ115及び116によって折り返されて周期信号PSとしてターンオフ制御回路205aに出力される。
例えば、図6において、pMOSトランジスタ115及び116によって構成されるカレントミラー回路のミラー比が1である場合、周期信号PSの電流値If(t)(tは、時間である。)は、npnバイポーラトランジスタ113のベースエミッタ間電圧をVbeと、三角波信号S2071の電圧Vf(t)とを用いて、次式で表される。
If(t)=(Vf(t)-Vbe)/R3 (5)
従って、周期信号PSの電流値If(t)は、三角波信号S2071と同様に、所定の第1の電流値から所定の第2の電流値までの電流範囲内で、周期信号周期TCで連続的に変化する。図7において、(a)は、図6の周期信号発生回路207aによって発生される周期信号PSを示すグラフである。図7(a)に示すように、周期信号発生回路207aには、三角波信号である規則的なパターン信号を周期信号周波数(fC=1/TC)で繰り返すことにより、周期信号PSの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号PSを発生する。
図5において、ターンオフ制御回路205aは、インピーダンス変換器として動作するオペアンプ71と、抵抗72と、比較器73とを備えて構成される。ここで、電流検出信号VISは、入力信号S73naとして比較器73の非反転入力端子に出力される。また、フィードバック制御信号EAOは、オペアンプ71によりインピーダンス変換されて抵抗72に出力される。一方、周期信号PSは、電流信号として抵抗72に流れる。従って、フィードバック制御信号EAOに対応する信号に、周期信号PSが加算され、加算結果の信号は比較器73の反転入力端子に入力信号S73iaとして入力される。比較器73は、入力信号S73naの電圧レベルが入力信号S73iaの電圧レベルを超えたとき、ハイレベルのターンオフ制御信号OFFを発生する一方、入力信号S73naの電圧レベルが入力信号S73iaの電圧レベル未満であるとき、ローレベルのターンオフ制御信号OFFを発生し、スイッチング制御回路204に出力する。
図1において、スイッチング制御回路204は、RSフリップフロップなどで構成され、ターンオン制御回路203から入力されたターンオン制御信号ONの電圧レベルがローレベルからハイレベルに変化したときにスイッチング素子2をオンし、スイッチング素子2がオンしているときに、ターンオフ制御回路205からのハイレベルのターンオフ制御信号OFFに応答して、スイッチング素子2をオフするように、スイッチング制御信号SCを発生して、出力端子OUTを介してスイッチング素子2のゲートに出力する。すなわち、スイッチング制御信号SCは、スイッチング素子2のオン期間の開始タイミング及び終了タイミングを表す。
次に、図1のスイッチング電源装置の動作を説明する。まず始めに、入力電圧Vinが入力端子Ti1及びTi2に供給されると、制御回路200に、当該制御回路200の起動電流供給端子(図1には、簡略化のために図示せず。)を介して起動電流が供給される。そして、制御回路200は、動作可能な状態になると、スイッチング素子2のオンオフ制御を開始する。起動時は、出力電圧Voutは出力電圧検出回路4において設定されている所定のしきい値電圧未満であるので、出力電圧検出回路4はフィードバック信号SFBを制御回路200に出力しない。従って、フィードバック信号入力端子FBからフィードバック端子流出電流IFBは流出せず、フィードバック制御信号EAOの電圧レベルは、フィードバック端子流出電流IFBの流出時に比較して高い。このため、フィードバック制御信号EAO及び周期信号PSを用いて発生されるターンオフ制御回路205の比較器73の入力信号73iaの電圧レベルも、フィードバック端子流出電流IFBの流出時に比較して高く設定されている。
図1のスイッチング電源装置の起動後、フィードバック制御信号EAOの電圧レベルが式(3)で表されるしきい値電圧VR2より高い通常動作時、制御回路200は以下のように動作する。通常動作時は、フィードバック制御信号EAOの電圧レベルが式(3)で表されるしきい値電圧VR2より高いので、間欠発振制御信号Enableの電圧レベルはハイレベルである。このため、ターンオン制御回路203は、オンパルス生成回路61からのターンオン信号をそのままターンオン制御信号ONとしてスイッチング制御回路204に出力する。一旦、スイッチング素子2がオンすると、スイッチング素子2にドレイン電流IDが流れ、ドレイン電流IDの大きさに比例する電流検出信号VISが比較器73の非反転入力端子に入力される。電流検出信号VISの電圧レベルが入力信号S73iaよりも高くなると、比較器73はハイレベルのターンオフ制御信号OFFを発生してスイッチング制御回路204に出力し、これに応答して、スイッチング素子2はオフする。また、スイッチング素子2がオフした後、ターンオン制御信号ONの電圧レベルがローレベルからハイレベルに変化すると、スイッチング素子2は再びオンする。
以上説明したように、通常動作時において、スイッチング素子2のスイッチング動作が繰り返されて、出力電圧Voutは上昇していく。そして、出力電圧Voutが出力電圧検出回路4において設定されている所定のしきい値電圧以上になると、出力電圧検出回路4は、出力電圧Voutに対応するフィードバック信号SFBを制御回路200に出力する。従って、フィードバック信号入力端子FBから、出力電圧Voutに対応するフィードバック端子流出電流IFBが流出し、フィードバック信号制御回路201の電流電圧変換回路2011からのフィードバック制御信号EAOの電圧レベルは低下する。このため、フィードバック制御信号EAO及び周期信号PSを用いて発生されるターンオフ制御回路205の比較器73の入力信号73iaの電圧レベルも低下する。この結果、ターンオフ制御信号OFFに応答して、スイッチング素子2のオン期間が短くなり、スイッチング素子2に流れるドレイン電流IDは減少する。
以上説明したように、通常動作時において、スイッチング素子2のオンデューティは、出力電圧Voutが出力電圧検出回路4において設定されている所定のしきい値電圧になるように、制御される。つまり、スイッチング素子2は、ターンオン制御回路203からのターンオン制御信号ONに含まれるターンオン信号に応答してオンされる一方、スイッチング素子2に流れるドレイン電流IDに対応する電流検出信号VISが、フィードバック端子流出電流IFBに対応するフィードバック制御信号EAOと周期信号PSとを用いて発生される入力信号S72iaを超えたときにローレベルからハイレベルに変化ターンオフ制御信号OFFに応答してオフされる。
以上説明したように、出力電圧Voutが上昇すると(すなわち、負荷6が軽くなると)、フィードバック端子流出電流IFBは大きくなり、フィードバック制御信号EAOの電圧レベルは低くなる。これに応答して、スイッチング素子2のオン期間は短くなるように制御され、ドレイン電流IDは小さくなる。一方、出力電圧Voutが低下すると(すなわち、負荷6が重くなると)、フィードバック端子流出電流IFBは小さくなり、フィードバック制御信号EAOの電圧レベルは高くなる。これに応答して、スイッチング素子2のオン期間は長くなるように制御され、ドレイン電流IDは大きくなる。これにより、スイッチング電源装置の負荷6に供給される電力に応じて、スイッチング素子2に流れる電流が制御される。
図1において、フィードバック制御信号EAOの電圧レベルが式(3)で表されるしきい値電圧VR2より低いとき、制御回路200は以下のように間欠発振制御を行う。フィードバック制御信号EAOの電圧レベルがしきい値電圧VR2未満まで低下した後に、しきい値電圧VR1未満にさらに低下すると、間欠発振制御信号Enableの電圧レベルはハイレベルからローレベルに切り換わる。これに応答して、ターンオン制御信号ONの電圧レベルはローレベルに固定される。従って、スイッチング素子2はオンしないように制御され、スイッチング素子2のオンオフ動作が停止される停止期間になる。その後、フィードバック制御信号EAOの電圧レベルがしきい値電圧VR2より高くなると、間欠発振制御信号Enableの電圧レベルはローレベルからハイレベルへと切り換わる。これに応答して、ターンオン信号がターンオン制御信号ONとして出力されるので、スイッチング素子2がオンオフ動作する発振期間となる。以上説明したように、制御回路200は、間欠発振制御時は、スイッチング素子2の発振期間と停止期間とが交互に繰り返されるようにスイッチング素子2の動作を制御する。これにより、通常動作時に比較してスイッチング素子2のスイッチング回数が減少し、消費電力が低減される。ここで、間欠発振制御時の発振期間と停止期間との繰り返し周期を間欠発振周期TIと定義し、間欠発振周期TIに対応する周波数を間欠発振周波数fIと定義する。
図8において、(a)は、図1の出力電流Ioutを示すグラフであり、(b)は、図1の出力電圧Voutを示すグラフであり、(c)は、図1のフィードバック端子流出電流IFBを示すグラフであり、(d)は、図3の間欠発振制御回路202の比較器34の非反転入力端子に入力信号S34nとして入力されるフィードバック制御信号EAOと、図3の間欠発振制御回路202の比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2と、図5のターンオフ制御回路205aの比較器73の反転入力端子に入力される入力信号S73iaとを示すグラフであり、(e)は、図1の間欠発振制御信号Enableを示すグラフであり、(f)は、図5のターンオフ制御回路205aの比較器73への入力信号S73na及びS73iaを示すグラフである。
図8において、出力電圧Voutが定格電圧でありかつ出力電流Ioutが定格電流である定格負荷状態の期間(タイミングt0からタイミングt1までの期間)において、間欠発振制御信号Enableの電圧レベルはハイレベルであり、制御回路200は上述した通常動作を行う。次に、タイミングt1からタイミングt2までの期間において、負荷6の状態が変動し、負荷6に出力される出力電圧が大きくなり(負荷6が軽くなり)、フィードバック制御信号EAOの電圧レベルがVR1未満まで低下すると、間欠発振制御信号Enableの電圧レベルはローレベルになり、スイッチング素子2のスイッチング動作は停止する。その後、出力電圧Voutは徐々に低下するため、フィードバック端子流出電流IFBが徐々に減少し、間欠発振制御信号Enableの電圧レベルはローレベルからハイレベルに反転する。これに応答して、スイッチング素子2のスイッチング動作が再開される。
ここで、図5に示すように、ターンオフ制御回路205aの比較器73の反転入力端子に入力される入力信号S73iaは、フィードバック制御信号EAOに周期信号PSを加算することにより得られる。すなわち、入力信号S73iaは、周期信号PSに従ってフィードバック制御信号EAOを変調することにより得られる。一方、従来技術に係るスイッチング電源装置のターンオフ制御回路は、図5のターンオフ制御回路205aに比較して、フィードバック制御信号EAOそのものを入力信号S73iaとして用いるので、待機状態において負荷6の変動がないと、スイッチング素子2の発振期間と停止期間とからなる間欠発振周期TIは一定の値に固定される。このとき、一定の間欠発振周期TIが可聴域内に入るとトランス音が発生するという課題があった。
本実施形態によれば、図5のターンオフ制御回路205aは、電流検出信号VISを、周期信号PSに従ってフィードバック制御信号EAOを変調することにより得られる入力信号S73iaと比較することにより、スイッチング素子2をターンオフさせるターンオフ制御信号OFFを発生するので、ターンオフ制御信号OFFを発生するタイミングは、待機状態において負荷6の変動がなくても、周期信号PSに従って変化する。この結果、図8(f)の電流検出信号VISに示すように、ドレイン電流IDのピーク値は変化する。従って、待機状態において負荷6の変動がなくても、スイッチング素子2の各発振期間における出力電圧Voutの上昇量が変化し、この結果、各間欠発振周期TI1、TI2及びTI3が互いに異なる(TI1≠TI2≠TI3)。
図7において、(a)は、図6の周期信号発生回路207aによって発生される周期信号PSを示すグラフであり、(b)は、図3の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図5のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73iaとを示すグラフである。図7において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。図7(d)に示すように、各発振期間において、電流検出信号VISのピーク値(すなわち、ドレイン電流IDのピーク値)は、周期信号PSを用いて変化されている。
次に、本実施形態に係るスイッチング電源装置によるトランス音の低減効果を説明する。間欠発振制御時に負荷6に供給されるエネルギーEは、一次巻線1aのインダクタンスLaと、スイッチング素子2に流れるドレイン電流IDのピーク値IDP(以下、ドレイン電流ピーク値IDPという。)と、間欠発振周波数fIと、電源効率(入力電圧Vinと出力電圧Voutとの比)をηとを用いて、次式で表される。
E=La×IDP2×fI×η/2 (6)
ただし、ここでは説明の簡略化のために、電源効率ηは一定であり、間欠発振制御回路202の比較器34に入力される基準電圧VRにはヒステリシスがなく、間欠発振周波数fIはスイッチング素子2の発振周波数(すなわち、図4のターンオン信号61の周波数)と同一であると仮定した。さらに、負荷6の変動が比較的小さく、エネルギーEが一定であると仮定し、定数k(=2E/(La×η))を用いて式(6)を変形すると、間欠発振周波数fIは次式で表される。
fI=2E/(La×η×IDP2)=k/IDP2 (7)
すなわち、式(7)により、間欠発振周波数fIは、ドレイン電流ピーク値IDPの2乗に反比例することがわかる。図9は、図1のスイッチング素子2に流れるドレイン電流IDのピーク値IDPと、間欠発振周波数fIとの関係を示すグラフである。図9から明らかなように、ドレイン電流ピーク値IDPがIDP1からIDP2までの間で変化すると、間欠発振周波数fIは、周波数fI1から周波数fI2までの間で変化する。
図10は、図1の制御回路200の間欠発振周波数fIと、トランス1の音圧強度との関係を示すグラフである。図10に示すように、本実施形態によれば、従来技術に比較して間欠発振周波数fIの分布は分散し、かつトランス1の音圧強度のピーク値は低下する。従って、従来技術に比較してトランス音が低減される。
次に、図11A~図11Hを参照して、周期信号周期TCに対応する周期信号周波数fCの設定方法を説明する。図11Aは、図1の周期信号発生回路207を備えない比較例に係るスイッチング電源装置の、間欠発振周波数fIの時間変化を示すグラフと、間欠発振周波数fIに対するトランス1の音圧強度を示すグラフである。なお、比較例に係るスイッチング電源装置のターンオフ制御回路は、例えば、反転入力端子にフィードバック制御信号EAOを入力する一方、非反転入力端子に電流検出信号VISを入力する比較器73を備えた図34のターンオフ制御回路605である。また、図11B~図11Hは、図1のスイッチング電源装置において、周期信号周波数fCが間欠発振周波数fIに対して以下のように設定されたときの、間欠発振周波数fIの時間変化を示すグラフと、間欠発振周波数fIに対するトランス1の音圧強度を示すグラフである。
図11B:周期信号周波数fCが間欠発振周波数fIと等しく設定されたとき;
図11C:周期信号周波数fCが間欠発振周波数fIの3/2倍に設定されたとき;
図11D:周期信号周波数fCが間欠発振周波数fIの2倍に設定されたとき;
図11E:周期信号周波数fCが間欠発振周波数fIの1/2倍に設定されたとき;
図11F:周期信号周波数fCが間欠発振周波数fIの1/2倍に設定され、かつ周期信号PSの位相が図11Eの周期信号PSの位相から移相量πだけ移相されたとき;
図11G:周期信号周波数fCが間欠発振周波数fIの1/4倍に設定されたとき;
図11H:周期信号周波数fCが間欠発振周波数fIの1/8倍に設定されたとき。
図11C:周期信号周波数fCが間欠発振周波数fIの3/2倍に設定されたとき;
図11D:周期信号周波数fCが間欠発振周波数fIの2倍に設定されたとき;
図11E:周期信号周波数fCが間欠発振周波数fIの1/2倍に設定されたとき;
図11F:周期信号周波数fCが間欠発振周波数fIの1/2倍に設定され、かつ周期信号PSの位相が図11Eの周期信号PSの位相から移相量πだけ移相されたとき;
図11G:周期信号周波数fCが間欠発振周波数fIの1/4倍に設定されたとき;
図11H:周期信号周波数fCが間欠発振周波数fIの1/8倍に設定されたとき。
なお、図11A~図11Hにおいて、黒丸で示した各タイミングは、例えば、間欠発振制御信号Enableの電圧レベルがローレベルからハイレベルに変化するタイミングであり、当該各タイミングにおいて、ドレイン電流IDは実質的にピーク値になると仮定した。図11A~図11Hにおいて、説明の簡略化のために、黒丸の間隔(すなわち、間欠発振周期TI)は一定であるとした。また、各図11A~図11Hにおいて、黒丸のタイミングにおける間欠発振周波数fIの頻度を、トランス1の音圧強度として示した。なお、実際には、ドレイン電流ピーク値IDPが一旦変化すると、フィードバック信号SFBが変化し、間欠発振周波数fIも変化するため、図11A~図11Hの黒丸で示したタイミングからずれたタイミングでドレイン電流IDはピーク値になる。
図11Aに示すように、比較例に係るスイッチング電源装置によれば、ドレイン電流ピーク値IDPは一定の値になるので、間欠発振周波数fIは一定の周波数Fになる。また、図11B及び図11Dに示すように、周期信号周波数fCが間欠発振周波数fIの整数倍に設定されたときも、間欠発振周波数fIは一定の周波数Fになる。さらに、図11Cに示すように、周期信号周波数fCが間欠発振周波数fIの3/2倍に設定されたとき、間欠発振周波数fIの分布は分散する。また、図11Eに示すように、周期信号周波数fCが間欠発振周波数fIの1/2倍に設定されたとき、間欠発振周波数fIの分布は分散していないが、図11Fに示すように周期信号PSの位相を図11Eの周期信号PSの位相から移相量πだけ移相させることにより、間欠発振周波数fIの分布を分散させることができる。またさらに、図11G及び図11Hに示すように、周期信号周波数fCが間欠発振周波数fIより低いほど、間欠発振周波数fIの分布は分散する。例えば、図11Gに示すように、周期信号周波数fCが間欠発振周波数fIの1/4倍に設定された場合、間欠発振周波数fIがFであるときのスペクトル強度は、図11Aの場合の半分まで小さくなり、周波数F-ΔFから周波数F+Fまでの範囲内で分散する。すなわち、図11Gにおいて、周期信号PSの振幅に従って間欠発振周波数fIは変調される。
従って、図11A~図11Hにより、トランス1の音圧強度のピーク値を小さくするためには、周期信号周波数fCを、間欠発振周波数fIよりも低い周波数に設定し(例えば、図11G及び図11H参照。)、もしくは、間欠発振周波数fIよりも高くかつ上記間欠発振周波数fIの整数倍以外の周波数に設定し(例えば、図11C参照。)、周期信号PSの間欠発振制御信号Enableに対する位相差を、間欠発振周波数fIの分布が分散するように設定すればよいことがわかる。
好ましくは、周期信号周波数fCを、間欠発振周波数fIよりも低く設定する。実際は、負荷6の変動に従って間欠発振周波数fIは変化するので、周期信号周波数fCを、間欠発振周波数fIが取り得る値の最小値よりも低く設定することが好ましい。すなわち、図6の周期信号発生回路207aの低周波発振回路2071の各素子値を、周期信号周波数fCが、間欠発振周波数fIが取り得る値の最低値よりも低くなるように設定することが好ましい。具体的には、周期信号周期TCは、1ミリ秒~数十ミリ秒程度であることが好ましい。以上説明したように周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差を設定することにより、負荷6のより広い変動範囲で間欠発振周波数fIの分布を分散させることができる。
以上説明したように、本実施形態に係る制御回路200によれば、電流検出信号VISを、周期信号PSに従ってフィードバック制御信号EAOを変調することにより発生した入力信号S73iaと比較することにより、ターンオフ制御信号OFFを発生するターンオフ制御回路205aを備えた。従って、周期信号PSを用いて、ターンオフ制御信号OFFを発生するタイミングを変化させることにより、スイッチング素子2に流れる電流のピーク値IDPを変化させる(変調する)ことができ、これにより、間欠発振周波数fIの分布を従来技術に比較して分散させることができる。従って、間欠発振制御時に負荷6の変動が比較的小さくても、間欠発振周波数fIの分布は分散し、従来技術に比較して、トランス1からのトランス音が低減される。さらに、図10に示すように、本実施形態に係るスイッチング電源装置における間欠発振周波数fIの平均値は、従来技術に係るスイッチング電源装置における間欠発振周波数fIの平均値と等しいので、従来技術に比較して電源効率は低下しない。
なお、周期信号PSの周期信号PSの間欠発振制御信号Enableに対する位相差を制御するために、周期信号発生回路207aの低周波発振回路2071の充放電タイミングを、間欠発振制御信号Enableを利用して制御してもよい。また、本実施形態において、周期信号PSを用いてスイッチング素子2に流れる電流のピーク値を変化させることにより間欠発振周波数fIを変化させたが、本発明はこれに限られない。詳細後述する第5の実施形態及びその変形例、第6の実施形態及びその変形例並びに第8の実施形態のように、周期信号PSを用いて間欠発振制御信号Enableを変化させることにより間欠発振周波数fIを変化させてもよい。この場合も、周期信号PSが、周期信号PSの各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたときは、本実施形態と同様に、周期信号周波数fCを、間欠発振周波数fIよりも低い周波数に設定し、もしくは、間欠発振周波数fIよりも高くかつ上記間欠発振周波数fIの整数倍以外の周波数に設定し、周期信号PSの間欠発振制御信号Enableに対する位相差を、間欠発振周波数fIの分布が分散するように設定すればよい。
第1の実施形態の第1の変形例.
図12は、本発明の第1の実施形態の第1の変形例に係るターンオフ制御回路205bの回路図である。また、図13は、図12のターンオフ制御回路205bを備えたスイッチング電源装置のフィードバック端子流出電流IFBと、ドレイン電流ピーク値IDPとの関係を示すグラフである。図12において、ターンオフ制御回路205bは、所定の定電流I74及びI75をそれぞれ出力する定電流源74及び75と、抵抗76と、比較器73及び77と、インバータ78と、例えばnMOSトランジスタ又はトランスミッションゲート回路であるスイッチ79及び80とを備えて構成される。電流検出信号VISは、入力信号S73nbとして比較器73の非反転入力端子に入力される。また、周期信号PSに定電流I74及びI75を加算した電流に抵抗76の抵抗値を乗じた電圧VJは、比較器77の非反転入力端子に入力されるとともに、スイッチ79に出力される。さらに、フィードバック制御信号EAOは、比較器77の非反転入力端子に入力されるとともに、スイッチ80に出力される。比較器77からの出力信号は、スイッチ79の制御端子に出力されるとともに、インバータ78を介してスイッチ80の制御端子に出力される。そして、スイッチ79又は80を介して、比較器73の反転入力端子に入力信号S73ibが入力され、比較器73はターンオフ制御信号OFFを発生して出力する。従って、電圧VJがフィードバック制御信号EAOの電圧レベルより高いときは、比較器73において電流検出信号VISは電圧VJと比較される一方、電圧VJがフィードバック制御信号EAOの電圧レベルより低いときは、比較器73において電流検出信号VISはフィードバック制御信号EAOと比較される。
図12は、本発明の第1の実施形態の第1の変形例に係るターンオフ制御回路205bの回路図である。また、図13は、図12のターンオフ制御回路205bを備えたスイッチング電源装置のフィードバック端子流出電流IFBと、ドレイン電流ピーク値IDPとの関係を示すグラフである。図12において、ターンオフ制御回路205bは、所定の定電流I74及びI75をそれぞれ出力する定電流源74及び75と、抵抗76と、比較器73及び77と、インバータ78と、例えばnMOSトランジスタ又はトランスミッションゲート回路であるスイッチ79及び80とを備えて構成される。電流検出信号VISは、入力信号S73nbとして比較器73の非反転入力端子に入力される。また、周期信号PSに定電流I74及びI75を加算した電流に抵抗76の抵抗値を乗じた電圧VJは、比較器77の非反転入力端子に入力されるとともに、スイッチ79に出力される。さらに、フィードバック制御信号EAOは、比較器77の非反転入力端子に入力されるとともに、スイッチ80に出力される。比較器77からの出力信号は、スイッチ79の制御端子に出力されるとともに、インバータ78を介してスイッチ80の制御端子に出力される。そして、スイッチ79又は80を介して、比較器73の反転入力端子に入力信号S73ibが入力され、比較器73はターンオフ制御信号OFFを発生して出力する。従って、電圧VJがフィードバック制御信号EAOの電圧レベルより高いときは、比較器73において電流検出信号VISは電圧VJと比較される一方、電圧VJがフィードバック制御信号EAOの電圧レベルより低いときは、比較器73において電流検出信号VISはフィードバック制御信号EAOと比較される。
ここで、定電流I74及びI75ならびに抵抗76の抵抗値は、通常動作時にスイッチ80がオンするように設定される。具体的には、定電流I74及びI75の和を、図3の間欠発振制御回路202の定電流源31及び32から出力される定電流I1及びI2の和以上の値に設定することが好ましい。
本変形例によれば、通常動作時は、スイッチ80がオンし、比較器73において電流検出信号VISはフィードバック制御信号EAOと比較されるので、ターンオフ制御回路205bは、周期信号PSの影響を受けることなく、従来技術に係るターンオフ制御回路と同様に動作する。このため、第1の実施形態に比較して、通常動作時のドレイン電流ピーク値IDPは周期信号PSの影響を受けないので、通常動作時にフィードバック制御が不安定になる可能性がない。
また、間欠発振制御時は、スイッチ79がオンし、比較器73において電流検出信号VISは電圧VJと比較される。従って、電流検出信号VISの電圧レベルの下限値(限界値である。)は電圧VJに設定され、これにより、図13に示すように、ドレイン電流ピーク値IDPには電圧VJに対応する下限値IDPminが設定される。さらに、電圧VJは周期信号PSと同様に変化する(すなわち、周期信号PSに従って電圧VJは変調される)ので、周期信号PSに従ってドレイン電流ピーク値IDPの下限値IDPminは変調される。
従って、本変形例によれば、周期信号PSに従って間欠発振制御時のスイッチング素子2のドレイン電流ピーク値IDPの下限値IDPminが変調されるので、例えば、スイッチング電源装置の待機状態において負荷6の変動が小さいときにも第1の実施形態と同様に間欠発振周波数fIの分布は分散し、従来技術に比較して電源効率を悪化させることなくトランス1からのトランス音を低減できる。さらに、第1の実施形態に比較して、通常動作時のドレイン電流ピーク値IDPは周期信号PSの影響を受けないので、通常動作時にフィードバック制御が不安定になる可能性がない。
第1の実施形態の第2の変形例.
図14は、本発明の第1の実施形態の第2の変形例に係るターンオフ制御回路205cの回路図である。図14において、ターンオフ制御回路205cは、インピーダンス変換器として動作するオペアンプ2051と、抵抗2052と、比較器73とを備えて構成される。フィードバック制御信号EAOは、入力信号S73icとして比較器73の非反転入力端子に入力される。また、電流検出信号VISは、オペアンプ2051によりインピーダンス変換されて抵抗2052に出力される。一方、周期信号PSは、電流信号として抵抗2052に流れる。従って、電流検出信号VISに対応する信号に、周期信号PSが加算され、加算結果の信号は比較器73の非反転入力端子に入力信号S73ncとして入力される。比較器73は、入力信号S73ncの電圧レベルが入力信号S73icの電圧レベルを超えたとき、ハイレベルのターンオフ制御信号OFFを発生する一方、入力信号S73ncの電圧レベルが入力信号S73icの電圧レベル未満であるとき、ローレベルのターンオフ制御信号OFFを発生し、スイッチング制御回路204に出力する。
図14は、本発明の第1の実施形態の第2の変形例に係るターンオフ制御回路205cの回路図である。図14において、ターンオフ制御回路205cは、インピーダンス変換器として動作するオペアンプ2051と、抵抗2052と、比較器73とを備えて構成される。フィードバック制御信号EAOは、入力信号S73icとして比較器73の非反転入力端子に入力される。また、電流検出信号VISは、オペアンプ2051によりインピーダンス変換されて抵抗2052に出力される。一方、周期信号PSは、電流信号として抵抗2052に流れる。従って、電流検出信号VISに対応する信号に、周期信号PSが加算され、加算結果の信号は比較器73の非反転入力端子に入力信号S73ncとして入力される。比較器73は、入力信号S73ncの電圧レベルが入力信号S73icの電圧レベルを超えたとき、ハイレベルのターンオフ制御信号OFFを発生する一方、入力信号S73ncの電圧レベルが入力信号S73icの電圧レベル未満であるとき、ローレベルのターンオフ制御信号OFFを発生し、スイッチング制御回路204に出力する。
従って、本変形例によれば、ターンオフ制御回路205cの比較器73の非反転入力端子に入力される入力信号S73ncは、電流検出信号VISに周期信号PSを加算することにより得られる。すなわち、入力信号S73ncは、周期信号PSに従って電流検出信号VISを変調することにより得られる。これにより、ターンオフ制御信号OFFを発生するタイミングは、周期信号PSに従って変化する。この結果、第1の実施形態と同様に、ドレイン電流IDのピーク値は変化する。本変形例は、第1の実施形態と同様の効果を奏する。
第1の実施形態の第3の変形例.
図15は、本発明の第1の実施形態の第3の変形例に係るターンオフ制御回路205dの回路図である。図15において、ターンオフ制御回路205dは、比較器73と、インバータ81及び87と、カレントミラー回路を構成するnMOSトランジスタ88及び89と、遅延回路2053とを備えて構成される。さらに、遅延回路2053は、所定の定電流I82を出力する定電流源82と、pMOSトランジスタ83と、nMOSトランジスタ84と、インバータ86と、コンデンサ85とを備えて構成される。電流検出信号VISは入力信号S73ndとして比較器73の非反転入力端子に入力される一方、フィードバック制御信号EAOは入力信号S73idとして比較器73の反転入力端子に入力される。比較器73からの出力信号はインバータ81を介して遅延回路2053に出力される。
図15は、本発明の第1の実施形態の第3の変形例に係るターンオフ制御回路205dの回路図である。図15において、ターンオフ制御回路205dは、比較器73と、インバータ81及び87と、カレントミラー回路を構成するnMOSトランジスタ88及び89と、遅延回路2053とを備えて構成される。さらに、遅延回路2053は、所定の定電流I82を出力する定電流源82と、pMOSトランジスタ83と、nMOSトランジスタ84と、インバータ86と、コンデンサ85とを備えて構成される。電流検出信号VISは入力信号S73ndとして比較器73の非反転入力端子に入力される一方、フィードバック制御信号EAOは入力信号S73idとして比較器73の反転入力端子に入力される。比較器73からの出力信号はインバータ81を介して遅延回路2053に出力される。
また、図15において、遅延回路2053において、pMOSトランジスタ83は、定電流源82を介して電源電圧VDDに接続されたソースと、nMOSトランジスタ84のドレインに接続されたドレインと、インバータ81の出力端子に接続されたゲートとを有する。また、nMOSトランジスタ84は、接地されたソースと、インバータ81の出力端子に接続されたゲートとを有する。nMOSトランジスタ84とpMOSトランジスタ83の各ドレイン間の接続点は、コンデンサ85を介して接地されるとともに、インバータ86を介してインバータ87に接続される。さらに、インバータ87からの出力信号は、ターンオフ制御信号OFFとして出力される。
さらに、図15において、周期信号PSは、nMOSトランジスタ88及び89からなるカレントミラー回路により折り返され、周期信号PSに対応する電流がnMOSトランジスタ84とpMOSトランジスタ83の各ドレイン間の接続点に流れる電流から減算される。
次に、ターンオフ制御回路205dの動作を説明する。電流検出信号VISの電圧レベルがフィードバック制御信号EAOの電圧レベルより高くなると、比較器73からハイレベルの出力信号がインバータ81に出力される。従って、pMOSトランジスタ83がオンし、定電流I82から周期信号PSに対応する電流を減算した充電電流がコンデンサ85に流れ、インバータ86からの出力信号が反転すると、ハイレベルのターンオフ制御信号OFFが出力される。すなわち、スイッチング素子2に流れるドレイン電流IDがフィードバック制御信号EAOに対応する値に達して比較器73からハイレベルの出力信号された後、コンデンサ85の容量及び充電電流に対応する遅延時間だけ遅延した後に、ハイレベルのターンオフ制御信号OFFが出力され、これに応答してスイッチング素子2はオフする。
図15において、コンデンサ85の充電電流は周期信号PSに従って変化するので、遅延回路2053の遅延時間も周期信号PSに従って変化する。すなわち、周期信号PSに従って、遅延回路2053の遅延時間は変調されており、これにより、ターンオフ制御信号OFFを発生するタイミングは、周期信号PSに従って変化する。この結果、第1の実施形態と同様に、ドレイン電流IDのピーク値は変化する。本変形例は、第1の実施形態と同様の効果を奏する。
第1の実施形態の第4の変形例.
図16は、本発明の第1の実施形態の第4の変形例に係るターンオフ制御回路205eの回路図である。図16のターンオフ制御回路205eは、図5のターンオフ制御回路205aに比較して、周期信号PSから、フィードバック制御信号EAOの電圧レベルに対応する電流を減算する電流減算回路2055をさらに備えたことを特徴としている。図16において、図5と同様に、電流検出信号VISは入力信号S73neとして比較器73の非反転入力端子に入力される。また、電流源算回路2055は、電圧電流変換回路2054と、カレントミラー回路を構成するnMOSトランジスタ94及び95とを備えて構成される。さらに、電圧電流変換回路2054は、カレントミラー回路を構成するpMOSトランジスタ92及び93と、npnバイポーラトランジスタ90と、抵抗91とを備えて構成される。
図16は、本発明の第1の実施形態の第4の変形例に係るターンオフ制御回路205eの回路図である。図16のターンオフ制御回路205eは、図5のターンオフ制御回路205aに比較して、周期信号PSから、フィードバック制御信号EAOの電圧レベルに対応する電流を減算する電流減算回路2055をさらに備えたことを特徴としている。図16において、図5と同様に、電流検出信号VISは入力信号S73neとして比較器73の非反転入力端子に入力される。また、電流源算回路2055は、電圧電流変換回路2054と、カレントミラー回路を構成するnMOSトランジスタ94及び95とを備えて構成される。さらに、電圧電流変換回路2054は、カレントミラー回路を構成するpMOSトランジスタ92及び93と、npnバイポーラトランジスタ90と、抵抗91とを備えて構成される。
図16において、電圧電流変換回路2054は、フィードバック制御信号EAOの電圧レベルに対応する電流を出力する。電圧電流変換回路2054から出力された電流は、nMOSトランジスタ94及び95からなるカレントミラー回路により折り返され、周期信号PSから減算される。そして、減算後の周期信号PSは、電流信号として抵抗72に流れる。一方、フィードバック制御信号EAOは、オペアンプ71によりインピーダンス変換されて抵抗72に出力される。従って、フィードバック制御信号EAOに対応する信号に、上記減算後の周期信号PSが加算され、加算結果の信号は比較器73の反転入力端子に入力信号S73ieとして入力される。
図17は、図16のターンオフ制御回路205eを備えたスイッチング電源装置のフィードバック端子流出電流IFBと、ドレイン電流ピーク値IDPとの関係を示すグラフである。本変形例によれば、周期信号PSから、フィードバック制御信号EAOの電圧レベルに対応する電流が減算される。このため、負荷6が重く、出力電圧Voutが低く、フィードバック端子流出電流IFBが小さく、フィードバック制御信号EAOの電圧レベルが高いほど、フィードバック制御信号EAOに対応する信号に加算される信号のレベルは低くなる。このため、ドレイン電流ピーク値IDPの変化量は小さくなる。一方、負荷6が軽く、出力電圧Voutが高く、フィードバック端子流出電流IFBが大きく、フィードバック制御信号EAOの電圧レベルが低いほど、フィードバック制御信号EAOに対応する信号に加算される信号のレベルは高くなる。このため、ドレイン電流ピーク値IDPの変化量は大きくなる。すなわち、本変形例によれば、スイッチング素子2に流れる電流のピーク値IDPの変化量は、出力電圧が低くなるほど(すなわち、出力電力が大きくなるほど)、小さくなるように制御される。
本変形例は、第1の実施形態と同様の効果を奏する。さらに、負荷6が重くなり出力電圧が低いほど(すなわち、出力電力が大きいほど)ドレイン電流ピーク値IDPの変化量は小さくなるので、第1の実施形態に比較して、通常動作時のドレイン電流ピーク値IDPに対する周期信号PSの影響は間欠発振制御時に比較して小さくなり、フィードバック制御が不安定になる可能性が小さい。
第1の実施形態の第5の変形例.
図18は、本発明の第1の実施形態の第5の変形例に係る周期信号発生回路207bの回路図である。また、図19において、(a)は、図18の周期信号発生回路207bによって発生される周期信号PSを示すグラフであり、(b)は、図3の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図5のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73iaとを示すグラフである。図19において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図18は、本発明の第1の実施形態の第5の変形例に係る周期信号発生回路207bの回路図である。また、図19において、(a)は、図18の周期信号発生回路207bによって発生される周期信号PSを示すグラフであり、(b)は、図3の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図5のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73iaとを示すグラフである。図19において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図18において、周期信号発生回路207bは、低周波発振回路2071と、カウントアップ回路2073と、互いに異なる所定の定電流I121及びI123(例えば、I121:I123=1:2に設定される。)をそれぞれ出力する定電流源121及び123と、pMOSトランジスタ122及び124とを備えて構成される。また、カウントアップ回路2073は、Dフリップフロップ118及び120と、インバータ117及び118とを備えて構成される。比較器110からの出力信号は、Dフリップフロップ118のクロック入力端子に入力されるとともに、インバータ117を介してDフリップフロップ118の反転クロック入力端子に入力される。また、Dフリップフロップ118の反転Q出力端子からの出力信号はD入力端子に入力される。さらに、Dフリップフロップ118のQ出力端子からの出力信号は、Dフリップフロップ120のクロック入力端子に入力されるとともに、インバータ119を介してDフリップフロップ120の反転クロック入力端子に入力される。またさらに、Dフリップフロップ120の反転Q出力端子からの出力信号はD入力端子に入力される。
また、図18において、pMOSトランジスタ122は、定電流源121を介して電源電圧VDDに接続されたソースと、Dフリップフロップ118のQ出力端子に接続されたゲートとを有し、pMOSトランジスタ123は、定電流源123を介して電源電圧VDDに接続されたソースと、Dフリップフロップ120のQ出力端子に接続されたゲートとを有する。さらに、pMOSトランジスタ122及び124に流れる各電流は加算され、加算後の電流は周期信号PSとして出力される。
図6の周期信号発生回路207aは、低周波発振回路2071からの三角波信号S2071を周期信号PSに電圧電流変換して出力した。従って、周期信号PSの周期信号周期TCは、三角波信号S2071の周期と同一である。これに対して、本変形例に係る周期信号発生回路207bは、三角波信号S2071が上限値に達する回数をカウントアップ回路2073によってカウントし、そのカウント値に対応する電流を周期信号PSとして出力する。すなわち、図19(a)に示すように、周期信号発生回路207bから出力される周期信号PSの周期信号周期TCは、三角波信号S2071の周期の整数倍になる。周期信号発生回路207aは、図19(a)の1周期分の規則的なパターン信号を所定の周期信号周波数fCで繰り返すことにより、周期信号PSの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号PSを発生する。なお、第1の実施形態と同様に、周期信号周波数fCは、間欠発振周波数fIよりも低い周波数に設定され、もしくは、間欠発振周波数fIよりも高くかつ上記間欠発振周波数fIの整数倍以外の周波数に設定され、周期信号PSの間欠発振制御信号Enableに対する位相差は、間欠発振周波数fIの分布が分散するように設定される。
本変形例によれば、三角波信号S2071の周期より長い周期信号周期TCを有する周期信号PSを、カウントアップ回路2073を用いて容易に発生できる。従って、間欠発振周期TIより十分に長い周期信号周期TCを有する周期信号PSを容易に発生できる。さらに、低周波発振回路2071のコンデンサ111の容量C0を第1の実施形態に比較して小さく設定できるので、第1の実施形態に比較して制御回路200の半導体チップサイズを小さくできる。
なお、本変形例では、コンデンサ111を低周波発振回路2071内に設けたが、本発明はこれに限られず、制御回路200の外部に設けてもよい。これにより、スイッチング電源装置の仕様に応じて、周期信号周期TCを制御回路200の外部で調整できる。
第2の実施形態.
図20は、本発明の第2の実施形態に係る制御回路300を備えたスイッチング電源装置の構成を示すブロック図であり、図21は、図20の周期信号発生回路307の回路図である。また、図22において(a)は、図21の周期信号発生回路307によって発生される周期信号PSを示すグラフであり、(b)は、図20の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図20のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73ia(図5参照。)とを示すグラフである。なお、図22において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図20は、本発明の第2の実施形態に係る制御回路300を備えたスイッチング電源装置の構成を示すブロック図であり、図21は、図20の周期信号発生回路307の回路図である。また、図22において(a)は、図21の周期信号発生回路307によって発生される周期信号PSを示すグラフであり、(b)は、図20の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図20のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73ia(図5参照。)とを示すグラフである。なお、図22において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図20において、本実施形態に係るスイッチング電源装置は、第1の実施形態に係るスイッチング電源装置に比較して、制御回路200に代えて制御回路300を備えたことを特徴としている。また、制御回路300は、制御回路200に比較して、周期信号発生回路207aに代えて周期信号発生回路307を備えた点が異なる。
図21において、周期信号発生回路307は、カウントアップ回路2073と、所定の定電流I121及びI123をそれぞれ出力する定電流源121及び123と、pMOSトランジスタ122及び124とを備えて構成される。周期信号発生回路307は、図18の周期信号発生回路207bに比較して、カウントアップ回路2073にターンオン制御信号ONを入力した点が異なる。本変形例に係る周期信号発生回路307は、ターンオン制御信号ONをカウントアップ回路2073によってカウントし、そのカウント値に対応する電流を周期信号PSとして出力する。通常動作時は、ターンオン制御信号ONはオンパルス生成回路61(図4参照。)からの周期的なターンオン信号であるため、周期信号PSも周期的な信号になる。しかしながら、図22(a)に示すように、間欠発振制御時は、間欠発振制御回路202からの間欠発振制御信号Enableがローレベルとなる停止期間において、周期信号PSのレベルは変化しない。周期信号発生回路307は、図22(a)の1周期分の規則的なパターン信号を周期信号周波数fCで繰り返すことにより、周期信号PSの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号PSを発生する。なお、第1の実施形態と同様に、周期信号周波数fCは、間欠発振周波数fIよりも低い周波数に設定され、もしくは、間欠発振周波数fIよりも高くかつ上記間欠発振周波数fIの整数倍以外の周波数に設定され、周期信号PSの間欠発振制御信号Enableに対する位相差は、間欠発振周波数fIの分布が分散するように設定される。
本実施形態によれば、周期信号発生回路307からの周期信号PSの周期信号周期TCは、間欠発振周期TIよりも長くなり、かつ、ランダムに近くなるので、第1の実施形態に比較して間欠発振周波数fIの分布をより分散させることができる。
なお、図21のカウントアップ回路2073は2ビットのカウント値を出力したが、カウントアップ回路2073のカウント値の最大値は、間欠発振制御時の発振期間内のスイッチング素子2のスイッチング回数より大きい値に設定する方が好ましい。例えば、図22(c)に示した例では、上述したカウント値の最大値は4であり、間欠発振制御時の発振期間内のスイッチング素子2のスイッチング回数は3回である。これにより、周期信号周期TCを、間欠発振周期TIよりも長くできる。また、カウントアップ回路2073からのカウント値のビット数を大きく設定するほど、ドレイン電流ピーク値IDPの分布の分散度を大きくできる。これにより、トランス1のトランス音のピークをより広くすることができるので、トランス音をより低減できる。
また、本実施形態に係る周期信号発生回路307は、ターンオン制御信号ONを用いて、スイッチング素子2がオンされるタイミングのカウント値を用いて周期信号PSを発生したが、本発明はこれに限られず、ターンオフ制御信号OFFを用いて、スイッチング素子2がオフされるタイミングのカウント値を用いて周期信号PSを発生してもよい。これにより、本実施形態と同様の効果が得られる。
第3の実施形態.
図23は、本発明の第3の実施形態に係る制御回路400を備えたスイッチング電源装置の構成を示すブロック図であり、図24は、図23の周期信号発生回路407aの回路図である。また、図25において、(a)は、図24の周期信号発生回路407aによって発生される周期信号PSを示すグラフであり、(b)は、図23の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図23のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73ia(図5参照。)とを示すグラフである。なお、図25において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図23は、本発明の第3の実施形態に係る制御回路400を備えたスイッチング電源装置の構成を示すブロック図であり、図24は、図23の周期信号発生回路407aの回路図である。また、図25において、(a)は、図24の周期信号発生回路407aによって発生される周期信号PSを示すグラフであり、(b)は、図23の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図23のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73ia(図5参照。)とを示すグラフである。なお、図25において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図23において、本実施形態に係るスイッチング電源装置は、第2の実施形態に係るスイッチング電源装置に比較して、制御回路300に代えて制御回路400を備えたことを特徴としている。また、制御回路400は、制御回路300に比較して、周期信号発生回路307に代えて周期信号発生回路407aを備えた点が異なる。さらに、図24において、周期信号発生回路407aは、図21の周期信号発生回路307に比較して、ターンオン制御信号ONに代えて間欠発振制御信号Enableを入力した点のみが異なる。本実施形態に係る周期信号発生回路407aは、間欠発振制御信号Enableをカウントアップ回路2073によってカウントし、そのカウント値に対応する電流を周期信号PSとして出力する。
図25(b)に示すように、間欠発振制御信号Enableの電圧レベルは、発振期間の再開タイミングにおいてローレベルからハイレベルに変化する。従って、図24のカウントアップ回路2073は発振期間の開始タイミングのカウント値を用いて周期信号PSを発生するので、周期信号PSの周期信号周期TCを、間欠発振周期TIよりも十分に長く設定できる。また、図25(c)に示すように、間欠発振制御時に、発振期間毎にターンオフ制御回路205a(図5参照)の反転入力端子に入力される入力信号S73iaのレベルを変化させることができ、確実に間欠発振周波数fIを変化させることができる。周期信号発生回路307は、図25(a)の1周期分の規則的なパターン信号を周期信号周波数fCで繰り返すことにより、周期信号PSの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号PSを発生する。本実施形態によれば、周期信号発生回路407aは、発振期間の開始タイミングのカウント値を用いて周期信号PSを発生するので、周期信号周期TCは、間欠発振周期TIよりも長くなる。
また、本実施形態によれば、第2の実施形態に比較して、発振期間内でのスイッチング素子2の発振回数と、図24のカウントアップ回路2073のカウント値の最大値との間の関係に制約はない。ただし、第2の実施形態と同様に、カウントアップ回路2073からのカウント値のビット数を大きく設定するほど、ドレイン電流ピーク値IDPの分布の分散度を大きくできる。これにより、トランス1のトランス音のピークをより広くすることができるので、トランス音をより低減できる。
さらに、本実施形態では、発振期間の開始タイミングのカウント値を用いて周期信号PSを発生したが、本発明はこれに限られず、発振期間の開始タイミング及び停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて周期信号PSを発生すればよい。
第3の実施形態の第1の変形例.
図26は、本発明の第3の実施形態の第1の変形例に係る制御回路400Aを備えたスイッチング電源装置の構成を示すブロック図であり、図27は、図26の周期信号発生回路407bの回路図である。また、図28において、(a)は、図27の周期信号発生回路407bによって発生される周期信号PSを示すグラフであり、(b)は、図23の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図23のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73ia(図5参照。)とを示すグラフである。なお、図28において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図26は、本発明の第3の実施形態の第1の変形例に係る制御回路400Aを備えたスイッチング電源装置の構成を示すブロック図であり、図27は、図26の周期信号発生回路407bの回路図である。また、図28において、(a)は、図27の周期信号発生回路407bによって発生される周期信号PSを示すグラフであり、(b)は、図23の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図23のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73ia(図5参照。)とを示すグラフである。なお、図28において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図26において、本変形例に係るスイッチング電源装置は、第3の実施形態に係るスイッチング電源装置に比較して、制御回路400に代えて制御回路400Aを備えたことを特徴としている。また、制御回路400Aは、制御回路400Aに比較して、周期信号発生回路407aに代えて周期信号発生回路407bを備えた点が異なる。図27の周期信号発生回路407bは、図6の周期信号発生回路207aに比較して、低周波発振回路2071に代えて低周波発振回路2074を備えたことを特徴としている。さらに、低周波発振回路2074は、低周波発振回路2071に比較して、pMOSトランジスタ102及び103の接続点と定電流源101との間に挿入されたスイッチ148をさらに備えたことを特徴としている。ここで、スイッチ148は、ハイレベルの間欠発振制御信号Enableに応答してオンされる一方、ローレベルの間欠発振制御信号Enableに応答してオフされる。なお、発振期間内でのスイッチング素子2の発振回数に制約はない。
図27において、周期信号発生回路407bは、間欠発振制御信号Enableに従って三角波信号S2071(図6参照。)を周波数変調することにより、周期信号PSを発生する。周期信号発生回路307は、図28(a)の1周期分の規則的なパターン信号を周期信号周波数fCで繰り返すことにより、周期信号PSの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号PSを発生する。なお、第1の実施形態と同様に、周期信号周波数fCは、間欠発振周波数fIよりも低い周波数に設定され、もしくは、間欠発振周波数fIよりも高くかつ上記間欠発振周波数fIの整数倍以外の周波数に設定され、周期信号PSの間欠発振制御信号Enableに対する位相差は、間欠発振周波数fIの分布が分散するように設定される。
図6の周期信号発生回路207aは、定電流源101からの定電流I3に対応する充放電電流と、コンデンサ111の容量C0と、定電流源108からの定電流I5と、抵抗109の抵抗値R2とによって設定される周期信号周期TC(式(4)参照。)を有する周期信号PSを発生した。これに対して、本変形例1に係る周期信号発生回路407bでは、定電流I3は、停止期間においてコンデンサ111に供給されない。このため、図28(a)に示すように、周期信号発生回路407bからの周期信号PSの周期信号周期TCは、停止期間の期間長に依存し一定とはならない。
本変形例によれば、周期信号発生回路407bは、間欠発振制御信号Enableに従って三角波信号S2071(図6参照。)を周波数変調することにより、周期信号PSを発生するので、周期信号周期TCは、間欠発振周期TIよりも長くなりかつランダムに近くなる。従って、第1の実施形態に比較して、ドレイン電流ピーク値IDPの分布の分散度を大きくできる。これにより、トランス1のトランス音のピークをより広くすることができるので、トランス音をより低減できる。このとき、低周波発振回路2074を構成する各素子の素子値により、ドレイン電流ピーク値IDPの分布の分散度を制御できる。
第4の実施形態.
図29は、本発明の第4の実施形態に係る制御回路500を備えたスイッチング電源装置の構成を示すブロック図であり、図30は、図29の周期信号発生回路507の回路図である。また、図31において、(a)は、図29の電圧電流変換回路5071に入力される全波整流信号SLSと、図29の周期信号発生回路507によって発生される周期信号PSを示すグラフであり、(b)は、図28の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図28のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73iaとを示すグラフである。なお、図31において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図29は、本発明の第4の実施形態に係る制御回路500を備えたスイッチング電源装置の構成を示すブロック図であり、図30は、図29の周期信号発生回路507の回路図である。また、図31において、(a)は、図29の電圧電流変換回路5071に入力される全波整流信号SLSと、図29の周期信号発生回路507によって発生される周期信号PSを示すグラフであり、(b)は、図28の間欠発振制御回路202によって発生される間欠発振制御信号Enableを示すグラフであり、(c)は、図28のターンオフ制御回路205aの非反転入力端子に入力される入力信号S73naと、反転入力端子に入力される入力信号S73iaとを示すグラフである。なお、図31において、電流検出信号VISの変化を明確に示すために、フィードバック端子流出電流IFB及び間欠発振周期TIがそれぞれ一定であると仮定している。
図29において、本実施形態に係るスイッチング電源装置は、第1の実施形態に係るスイッチング電源装置に比較して、制御回路200に代えて制御回路500を備えたことを特徴としている。また、制御回路500は、制御回路200に比較して、周期信号発生回路207aに代えて周期信号発生回路507を備え、全波整流信号入力端子LSをさらに備えたことを特徴としている。図29において、商用の交流電源7からの交流電圧は、例えばブリッジダイオード8により整流された後に、入力コンデンサ9を用いて平滑化され、直流の入力電圧Vinとして、入力端子Ti1及びTi2間に出力される。また、交流電源7からの交流電圧は、ダイオード151及び153と、抵抗152、154及び155とを用いて全波整流された後、全波整流信号SLSとして、全波整流信号入力端子LSを介して周期信号発生回路507に入力される。
図30において、周期信号発生回路507は、インバータ130、141及び147と、パルス発生器5072及び5073と、RSフリップフロップ135及び140と、遅延回路5074と、電圧電流変換回路5071と、スイッチ129とを備えて構成される。ここで、パルス発生器5072は、縦続接続されたインバータ131,132及び133と、ノアゲート134とを備えて構成され、パルス発生器5073は、縦続接続されたインバータ136,137及び138と、ノアゲート139とを備えて構成される。また、電圧電流変換回路5071は、カレントミラー回路を構成するpMOSトランジスタ127及び128と、npnバイポーラトランジスタ125と、抵抗126とを備え、図6の電圧電流変換回路2072と同様に構成される。さらに、遅延回路5074は、所定の定電流I142を出力する定電流源142と、pMOSトランジスタ143と、nMOSトランジスタ144と、インバータ146と、コンデンサ145とを備え、図15の遅延回路2053と同様に構成される。
図30において、全波整流信号SLSは、電圧電流変換回路5071により電流信号に変換され、当該電流信号はスイッチ129に出力される。また、間欠発振制御信号Enableは、インバータ130を介してパルス発生器5072のインバータ131及びノアゲート5072の第1の入力端子に入力されるとともに、パルス発生器5073のインバータ136及びノアゲート139の第1の入力端子に入力される。パルス発生器5072において、インバータ131に入力された信号は、インバータ132及び133を介してノアゲート134の第2の入力端子に入力され、ノアゲート134からの出力信号は、RSフリップフロップ135のセット入力端子に入力される。また、パルス発生器5073において、インバータ136に入力された信号は、インバータ137及び138を介してノアゲート139の第2の入力端子に入力され、ノアゲート139からの出力信号は、RSフリップフロップ144のセット入力端子に入力される。
図30において、ターンオン制御信号ONは、RFフリップフロップ140のセット入力端子に入力され、RSフリップフロップ140からの出力信号は、インバータ141を介して遅延回路5074に入力され、遅延時間5074により、コンデンサ145の容量及び定電流I142に対応する所定の遅延時間だけ遅延された後、インバータ147を介してRSフリップフロップ135のリセット入力端子にリセット信号として入力される。さらに、RFフリップフロップ135からの出力信号は、スイッチ129の制御端子に出力される。
次に、周期信号発生回路507の動作を説明する。図30において、周期信号発生回路507は、スイッチ129がオンしている期間は、全波整流信号SLSに対応する電流信号を周期信号PSとして出力する。
また、図30において、パルス発生器5073は、間欠発振制御信号Enableの電圧レベルがハイレベルからローレベルに反転するタイミングでパルス信号を生成し、RSフリップフロップ140のリセット入力端子に出力する。従って、RSフリップフロップ135のリセット入力端子には、間欠発振制御時に発振が再開される毎に、再開から所定の遅延時間だけ遅れて、インバータ147からリセット信号が入力される。一方、パルス発生器5072は、間欠発振制御信号Enableの電圧レベルがローレベルからハイレベルに変化するタイミングでパルス信号を生成し、RSフリップフロップ135のセット入力端子に出力する。従って、RSフリップフロップ135からの出力信号の電圧レベルは、間欠発振制御時に発振期間の開始タイミングにおいてハイレベルになり、これに応答してスイッチ129はオンする。また、発振期間の開始タイミングから所定の遅延時間経過後に、RSフリップフロップ135からの出力信号の電圧レベルはローレベルに変化し、これに応答してスイッチ129はオフする。
一般に、商用の交流電源7からの交流電圧の周期は、間欠発振周期TIよりも十分に長い。従って、本実施形態によれば、発振回路又はカウンタ回路を設けることなく、比較的簡単な回路構成で、間欠発振周期TIよりも十分に周期が長い周期信号周期TCを有する周期信号PSを発生できる。ここで、周期信号発生回路507によって発生される周期信号PSは、図31(a)の1周期分の規則的なパターン信号を所定の周期信号周波数fCで繰り返すように生成される。図31(a)の1周期分のパターン信号において、振幅の極大値及び極小値がそれぞれ一定ではない。従って、本実施形態に係る周期信号PSを用いる場合、周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差に対して制約を設けることなく、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
また、本実施形態によれば、図31(a)に示すように、周期信号PSは、間欠発振制御時に発振期間の開始タイミングから、遅延回路5074によって設定される所定の遅延時間の間にのみ出力される。従って、スイッチング素子2に流れる電流のピーク値IDPは、発振期間の開始タイミングから、所定の遅延時間の間にのみ変化される。すなわち、周期信号PSは間欠発振動作のみに影響を与え、通常動作時にフィードバック制御が不安定になる可能性がない。
なお、本実施形態において、スイッチング素子2に流れる電流のピーク値IDPを、発振期間の開始タイミングから、所定の時間期間において変化させたが、本発明はこれに限られない。例えば、スイッチング素子2に流れる電流のピーク値IDPを、発振期間の開始タイミングから、スイッチング素子2が所定の回数だけオンオフ制御されるタイミングまでの期間において変化してもよい。具体的には、図30において、遅延回路5074に代えて、ターンオン制御信号ONをカウントアップするカウントアップ回路を設け、間欠発振制御時に、発振期間の開始タイミングからスイッチング素子2が少なくとも1回の所定の回数だけオンオフ制御されるタイミングまでの期間において、スイッチ129をオンするように制御すればよい。
また、本実施形態において全波整流信号SLSを用いて周期信号PSを発生したが、本発明はこれに限られず、交流電源7からの交流電圧を半波整流して得られる信号などの、交流電源7からの交流周波数を有する交流電圧信号を用いて周期信号PSを発生すればよい。
第5の実施形態.
図32は、本発明の第5の実施形態に係る制御回路600を備えたスイッチング電源装置の構成を示すブロック図である。また、図33は、図32の間欠発振制御回路602aの回路図であり、図34は、図32のターンオフ制御回路605の回路図である。図32において、本実施形態に係るスイッチング電源装置は、図1の第1の実施形態に係るスイッチング電源装置に比較して、制御回路200に代えて制御回路600を備えたことを特徴としている。また、制御回路600は、制御回路200に比較して、間欠発振制御回路202に代えて間欠発振制御回路602aを備え、ターンオフ制御回路205aに代えてターンオフ制御回路605を備えたことを特徴としている。
図32は、本発明の第5の実施形態に係る制御回路600を備えたスイッチング電源装置の構成を示すブロック図である。また、図33は、図32の間欠発振制御回路602aの回路図であり、図34は、図32のターンオフ制御回路605の回路図である。図32において、本実施形態に係るスイッチング電源装置は、図1の第1の実施形態に係るスイッチング電源装置に比較して、制御回路200に代えて制御回路600を備えたことを特徴としている。また、制御回路600は、制御回路200に比較して、間欠発振制御回路202に代えて間欠発振制御回路602aを備え、ターンオフ制御回路205aに代えてターンオフ制御回路605を備えたことを特徴としている。
図34において、ターンオフ制御回路605は比較器73を備えて構成される。電流検出信号VISは比較器73の非反転入力端子に入力され、フィードバック制御信号EAOは比較器73の反転入力端子に入力される。そして、比較器73はターンオフ制御信号OFFを発生してスイッチング制御回路204に出力する。
図33において、間欠発振制御回路602aは、図3の間欠発振制御回路202に比較して、インピーダンス変換器として動作するオペアンプ37と抵抗36とをさらに備えたことを特徴としている。フィードバック制御信号EAOは、オペアンプ37によりインピーダンス変換されて抵抗36に出力される。一方、周期信号PSは、電流信号として抵抗36に流れる。従って、フィードバック制御信号EAOに対応する信号に、周期信号PSが加算され、加算結果の信号は比較器34の非反転入力端子に入力信号S34naとして入力される。すなわち、入力信号S34naは、周期信号PSに従ってフィードバック制御信号EAOを変調することにより得られる。
図35において、(a)は、図32の出力電流Ioutを示すグラフであり、(b)は、図32の出力電圧Voutを示すグラフであり、(c)は、図32のフィードバック端子流出電流IFBを示すグラフであり、(d)は、図33のオペアンプ37に入力されるフィードバック制御信号EAOと、図33の比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2と、図33の比較器34の非反転入力端子に入力される入力信号S34naとを示すグラフであり、(e)は、図33の間欠発振制御回路602aによって発生される間欠発振制御信号Enableを示すグラフであり、(f)は、図34のターンオフ制御回路605の非反転入力端子に入力される電流検出信号VISと、反転入力端子に入力されるフィードバック制御信号EAOとを示すグラフである。
図35(e)に示すように、本実施形態に係る間欠発振制御回路602aによれば、第1の実施形態に比較して、間欠発振制御信号Enableの電圧レベルが反転するタイミングは、周期信号PSに従って変化する。従って、間欠発振制御時に、発振期間の開始タイミング及び終了タイミングが、周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する(例えば、図35において、3個の間欠発振周期TI1,TI2及びTI3は互いに異なる。)。本実施形態によれば、第1の実施形態と同様に、従来技術に比較して間欠発振周波数fIは分散し、ドレイン電流IDのピーク値は変化し、かつトランス1の音圧強度のピーク値は低下する。従って、従来技術に比較してトランス音が低減される。
さらに、本実施形態によれば、周期信号PSを用いて間欠発振制御信号Enableを変化させるので、周期信号PSは間欠発振動作のみに影響を与える。従って、第1の実施形態に比較して、通常動作時にフィードバック制御が不安定になる可能性がない。
第5の実施形態の第1の変形例.
図36は、本発明の第5の実施形態の第1の変形例に係る間欠発振制御回路602bの回路図である。図36において、本実施形態に係る間欠発振制御回路602bは、第5の実施形態に係る間欠発振制御回路602aに比較して、フィードバック制御信号EAOを入力信号S34nbとして比較器34の非反転入力端子に入力し、定電流源31とpMOSトランジスタ35との間の接続点と抵抗33との間に、周期信号PSを出力した点が異なる。従って、抵抗33に流れる電流I1又は電流(I1+I2)に対して電流信号である周期信号PSが加算されるので、周期信号PSに従って、比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2は変調される。このため、間欠発振制御時に、発振期間の開始タイミング及び終了タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第5の実施形態と同様の効果を奏する。
図36は、本発明の第5の実施形態の第1の変形例に係る間欠発振制御回路602bの回路図である。図36において、本実施形態に係る間欠発振制御回路602bは、第5の実施形態に係る間欠発振制御回路602aに比較して、フィードバック制御信号EAOを入力信号S34nbとして比較器34の非反転入力端子に入力し、定電流源31とpMOSトランジスタ35との間の接続点と抵抗33との間に、周期信号PSを出力した点が異なる。従って、抵抗33に流れる電流I1又は電流(I1+I2)に対して電流信号である周期信号PSが加算されるので、周期信号PSに従って、比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2は変調される。このため、間欠発振制御時に、発振期間の開始タイミング及び終了タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第5の実施形態と同様の効果を奏する。
なお、本変形例において、周期信号PSに従って、比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2を変調したが、本発明はこれに限られず、しきい値電圧VR1のみを変調してもよい。具体的には、しきい値電圧VR1を設定するための定電流源及び抵抗の第1の直列接続回路と、しきい値電圧VR2を設定するための定電流源及び抵抗の第2の直列接続回路と、比較器34からの出力信号に応答してしきい値電圧VR1又はしきい値電圧VR2を比較器34の反転入力端子に入力するためのスイッチ回路とを設け、第1の直列接続回路の定電流源と抵抗との間の接続点に周期信号PSを出力すればよい(例えば、図45の比較器54の反転入力端子に接続された回路は、以上説明した構成と同様の構成を有する。)。
第5の実施形態の第2の変形例.
図37は、本発明の第5の実施形態の第2の変形例に係る間欠発振制御回路602cの回路図である。図37において、本変形例に係る間欠発振制御回路602cは、図2の第1の実施形態に係る間欠発振制御回路202に比較して、遅延回路6021をさらに備え、遅延回路6021に周期信号PSを出力したことを特徴としている。図37において、フィードバック制御信号EAOは、入力信号S34ncとして比較器34の非反転入力端子に入力される。また、遅延回路6021は、所定の定電流I38を出力する定電流源38と、pMOSトランジスタ39と、nMOSトランジスタ40と、インバータ42と、コンデンサ41とを備え、図15の遅延回路2053と同様に構成される。比較器34からの出力信号は、pMOSトランジスタ39及びnMOSトランジスタ40の各ゲートに出力され、インバータ42からの出力信号は間欠発振制御信号Enableとして出力される。さらに、定電流源38からの定電流I38に周期信号PSが加算されてpMOSトランジスタ39のソースに出力される。
図37は、本発明の第5の実施形態の第2の変形例に係る間欠発振制御回路602cの回路図である。図37において、本変形例に係る間欠発振制御回路602cは、図2の第1の実施形態に係る間欠発振制御回路202に比較して、遅延回路6021をさらに備え、遅延回路6021に周期信号PSを出力したことを特徴としている。図37において、フィードバック制御信号EAOは、入力信号S34ncとして比較器34の非反転入力端子に入力される。また、遅延回路6021は、所定の定電流I38を出力する定電流源38と、pMOSトランジスタ39と、nMOSトランジスタ40と、インバータ42と、コンデンサ41とを備え、図15の遅延回路2053と同様に構成される。比較器34からの出力信号は、pMOSトランジスタ39及びnMOSトランジスタ40の各ゲートに出力され、インバータ42からの出力信号は間欠発振制御信号Enableとして出力される。さらに、定電流源38からの定電流I38に周期信号PSが加算されてpMOSトランジスタ39のソースに出力される。
次に、間欠発振制御回路602cの動作を説明する。比較器34から、発振期間を終了するためのローレベルの出力信号が出力されると、pMOSトランジスタ39がオンし、定電流I82に周期信号PSに対応する電流を加算した充電電流がコンデンサ41に流れ、インバータ42からの出力信号が反転すると、ローレベルの間欠発振制御信号Enableが出力される。すなわち、比較器34からの出力信号の電圧レベルがハイレベルからローレベルに変化した後、コンデンサ41の容量及び充電電流に対応する遅延時間だけ遅延した後に、ローレベルの間欠発振制御信号Enableが出力される。このため、フィードバック制御信号EAOの電圧レベルが基準電圧VR未満になった後、上述した遅延時間だけ発振期間が継続した後、スイッチング素子2のスイッチング動作が停止される。
図37において、コンデンサ41の充電電流は周期信号PSに従って変化するので、遅延回路6021の遅延時間も周期信号PSに従って変化する。すなわち、周期信号PSに従って遅延回路6021の遅延時間は変調される。従って、間欠発振制御時に、発振期間の終了タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第5の実施形態と同様の効果を奏する。さらに、本変形例によれば、発振期間の開始タイミングは周期信号PSの影響を受けないので、間欠発振制御時に負荷6が急変しても、出力電圧Voutが急変し、スイッチング素子2のスイッチング動作を速やかに再開できる。
第5の実施形態の第3の変形例.
図38は、本発明の第5の実施形態の第3の変形例に係る間欠発振制御回路602dの回路図である。本変形例に係る間欠発振制御回路602dは、第5の実施形態の第2の変形例に係る間欠発振制御回路602b(図36参照。)に比較して、周期信号PSを、定電流源32とpMOSトランジスタ35との間に出力した点が異なる。従って、pMOSトランジスタ35がオンしているときに抵抗33に流れる電流(I1+I2)に対して、電流信号である周期信号PSが加算されるので、周期信号PSに従って、比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2のうち、しきい値電圧VR2のみが変調される。このため、間欠発振制御時に、発振期間の開始タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第5の実施形態と同様の効果を奏する。
図38は、本発明の第5の実施形態の第3の変形例に係る間欠発振制御回路602dの回路図である。本変形例に係る間欠発振制御回路602dは、第5の実施形態の第2の変形例に係る間欠発振制御回路602b(図36参照。)に比較して、周期信号PSを、定電流源32とpMOSトランジスタ35との間に出力した点が異なる。従って、pMOSトランジスタ35がオンしているときに抵抗33に流れる電流(I1+I2)に対して、電流信号である周期信号PSが加算されるので、周期信号PSに従って、比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2のうち、しきい値電圧VR2のみが変調される。このため、間欠発振制御時に、発振期間の開始タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第5の実施形態と同様の効果を奏する。
第5の実施形態の第4の変形例.
図39は、本発明の第5の実施形態の第4の変形例に係る間欠発振制御回路602eの回路図である。本変形例に係る間欠発振制御回路602eは、第5の実施形態の第2の変形例に係る間欠発振制御回路602c(図37参照。)に比較して、比較器34と遅延回路6021との間に挿入されたインバータ43と、遅延回路6021とpMOSトランジスタ35との間に挿入されたインバータ44とをさらに備えた点が異なる。
図39は、本発明の第5の実施形態の第4の変形例に係る間欠発振制御回路602eの回路図である。本変形例に係る間欠発振制御回路602eは、第5の実施形態の第2の変形例に係る間欠発振制御回路602c(図37参照。)に比較して、比較器34と遅延回路6021との間に挿入されたインバータ43と、遅延回路6021とpMOSトランジスタ35との間に挿入されたインバータ44とをさらに備えた点が異なる。
次に、間欠発振制御回路602eの動作を説明する。比較器34から、発振期間を開始するためのハイレベルの出力信号が出力されると、pMOSトランジスタ39がオンし、定電流I82に周期信号PSに対応する電流を加算した充電電流がコンデンサ41に流れ、インバータ42からの出力信号が反転すると、ローレベルの間欠発振制御信号Enableが出力される。すなわち、比較器34からの出力信号の電圧レベルがローレベルからハイレベルに変化した後、コンデンサ41の容量及び充電電流に対応する遅延時間だけ遅延した後に、ハイレベルの間欠発振制御信号Enableが出力される。このため、フィードバック制御信号EAOの電圧レベルが基準電圧VRを超えた後、上述した遅延時間だけ停止期間が継続した後、スイッチング素子2のスイッチング動作が開始される。
図39において、コンデンサ41の充電電流は周期信号PSに従って変化するので、遅延回路6021の遅延時間も周期信号PSに従って変化する。すなわち、周期信号PSに従って遅延回路6021の遅延時間は変調される。従って、間欠発振制御時に、発振期間の開始タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第5の実施形態と同様の効果を奏する。
第6の実施形態.
図40は、本発明の第6の実施形態に係る制御回路900を備えたスイッチング電源装置の構成を示すブロック図であり、図41は、図40の間欠発振制御回路602fの回路図である。図40において、本実施形態に係るスイッチング電源装置は、図32の第5の実施形態に係るスイッチング電源装置に比較して、制御回路600に代えて制御回路900を備えたことを特徴としている。また、制御回路900は、制御回路200に比較して、間欠発振制御回路602aに代えて間欠発振制御回路602fを備えたことを特徴としている。
図40は、本発明の第6の実施形態に係る制御回路900を備えたスイッチング電源装置の構成を示すブロック図であり、図41は、図40の間欠発振制御回路602fの回路図である。図40において、本実施形態に係るスイッチング電源装置は、図32の第5の実施形態に係るスイッチング電源装置に比較して、制御回路600に代えて制御回路900を備えたことを特徴としている。また、制御回路900は、制御回路200に比較して、間欠発振制御回路602aに代えて間欠発振制御回路602fを備えたことを特徴としている。
図41において、間欠発振制御回路602fは、第1の実施形態に係る間欠発振制御回路202に比較して、三角波信号OSCを発生する低周波発振回路6023と、nMOSトランジスタ57と、ノアゲート58と、インバータ59とをさらに備えた点が異なる。ここで、低周波発振回路6023は、所定の定電流I45,I51及びI52をそれぞれ出力する定電流源45,51及び52と、インバータ50と、比較器54と、抵抗53と、コンデンサ55と、pMOSトランジスタ46,47及び56と、カレントミラー回路を構成するnMOSトランジスタ48及び49とを備え、図6の低周波発振回路2071と同様に構成される。また、三角波信号OSCはnMOSトランジスタ57のドレインに出力される。さらに、nMOSトランジスタ57のソースは接地され、ゲートは比較器34の出力端子に接続される。
図41において、比較器54及び比較器34からの各出力信号はノアゲート58に入力され、ノアゲート58からの出力信号はインバータ59に出力される。そして、インバータ59からの出力信号は間欠発振制御信号Enableとして出力される。また、周期信号PSは、定電流源51からの定電流I51に加算される。
上述した各実施形態及びその変形例に係る間欠発振制御回路202,602a,602b,602c,602d及び602eは、フィードバック制御信号EAOを用いて発生される所定の信号の電圧レベルが、しきい値電圧VR1未満になったときに上記発振期間を終了し、停止期間において上述した所定の信号の電圧レベルがしきい値電圧VR2を超えたときに発振期間を開始するための上記間欠発振制御信号Enableを発生していた。これに対して、本実施形態に係る間欠発振制御回路602fは、フィードバック制御信号EAOの電圧レベルが基準電圧VR未満であるとき、低周波発振回路6023の比較器54からの出力信号を間欠発振制御信号Enableとして出力する。すなわち、間欠発振制御回路602fは、間欠発振制御時に、フィードバック制御信号EAOではなく三角波信号OSCを用いて間欠発振制御信号Enableを発生する。
図41において、周期信号PSは定電流源51からの定電流I51に加算されるので、pMOSトランジスタ56がオンしているとき及びオフしているときに比較器54の反転入力端子に入力される電圧は、周期信号PSに従って変化する。この結果、周期信号PSに従って三角波信号OSCの上限値及び下限値は変化する。すなわち、周期信号PSに従って、三角波信号OSCの上限値及び下限値は変調される。
図42において、(a)は、図40の出力電流Ioutを示すグラフであり、(b)は、図40の出力電圧Voutを示すグラフであり、(c)は、図40のフィードバック端子流出電流IFBを示すグラフであり、(d)は、図41の間欠発振制御回路602fの比較器34の非反転入力端子に入力されるフィードバック制御信号EAOと、図41の比較器34の反転入力端子に入力されるしきい値電圧VR1及びVR2とを示すグラフであり、(e)は、図41の低周波発振回路6023によって発生される三角波信号OSCを示すグラフであり、(f)は、図41の間欠発振制御回路602fによって発生される間欠発振制御信号Enableを示すグラフであり、(g)は、図40のターンオフ制御回路605の非反転入力端子に入力される電流検出信号VISと、反転入力端子に入力されるフィードバック制御信号EAO(図34参照。)とを示すグラフである。図42(e)に示すように、三角波信号OSCの上限値Va2及び下限値Va1は、周期信号PSに従って変化している。これに伴って、図42(f)に示すように、間欠発振制御信号Enableのハイレベルの期間長(発振期間の期間長)とローレベルの期間長(停止期間の期間長)とが変化する。従って、間欠発振周期TIは、周期信号PSに従って変化する(例えば、図42において、3個の間欠発振周期TI1,TI2及びTI3は互いに異なる。)。
本実施形態によれば、第5の実施形態と同様に、従来技術に比較して間欠発振周波数fIの分布は分散し、ドレイン電流IDのピーク値は変化し、かつトランス1の音圧強度のピーク値は低下する。従って、従来技術に比較してトランス音が低減される。
なお、本実施形態では、コンデンサ55を低周波発振回路6023内に設けたが、本発明はこれに限られず、制御回路900の外部に設けてもよい。これにより、スイッチング電源装置の仕様に応じて、間欠発振周波数fIを制御回路900の外部で調整できる。
また、本実施形態では、間欠発振制御時に、低周波発振回路6023からの三角波信号OSCを用いて間欠発振制御信号Enableを発生したが、本発明はこれに限られず、カウントアップ回路からの離散的な発振信号などの任意の発振信号を用いて間欠発振制御信号Enableを発生すればよい。
第6の実施形態の第1の変形例.
図43は、本発明の第6の実施形態の第1の変形例に係る間欠発振制御回路602gの回路図である。図43において、本変形例に係る間欠発振制御回路602gは、第6の実施形態に係る間欠発振制御回路602fに比較して、周期信号PSを定電流I45に加算したことを特徴としている。従って、コンデンサ55の充放電電流が周期信号PSに従って変化するので、三角波信号OSCの傾きが周期信号PSに従って変化する。すなわち、間欠発振制御回路602gは、周期信号PSに従って三角波信号OSCの時間に対する電圧変化率を変調する。このため、間欠発振制御信号Enableのハイレベルの期間長(発振期間の期間長)とローレベルの期間長(停止期間の期間長)とが変化する。本変形例は、第6の実施形態と同様の効果を奏する。
図43は、本発明の第6の実施形態の第1の変形例に係る間欠発振制御回路602gの回路図である。図43において、本変形例に係る間欠発振制御回路602gは、第6の実施形態に係る間欠発振制御回路602fに比較して、周期信号PSを定電流I45に加算したことを特徴としている。従って、コンデンサ55の充放電電流が周期信号PSに従って変化するので、三角波信号OSCの傾きが周期信号PSに従って変化する。すなわち、間欠発振制御回路602gは、周期信号PSに従って三角波信号OSCの時間に対する電圧変化率を変調する。このため、間欠発振制御信号Enableのハイレベルの期間長(発振期間の期間長)とローレベルの期間長(停止期間の期間長)とが変化する。本変形例は、第6の実施形態と同様の効果を奏する。
第6の実施形態の第2の変形例.
図44は、本発明の第6の実施形態の第2の変形例に係る間欠発振制御回路602hの回路図である。図44において、本変形例に係る間欠発振制御回路602hは、第6の実施形態に係る間欠発振制御回路602fに比較して、周期信号PSを定電流I52に加算したことを特徴としている。従って、pMOSトランジスタ56がオンしているときに比較器54の反転入力端子に入力される電圧は周期信号PSに従って変化する。この結果、周期信号PSに従って三角波信号OSCの上限値は変化する。すなわち、周期信号PSに従って、三角波信号OSCの上限値は変調される。本変形例は、第6の実施形態と同様の効果を奏する。
図44は、本発明の第6の実施形態の第2の変形例に係る間欠発振制御回路602hの回路図である。図44において、本変形例に係る間欠発振制御回路602hは、第6の実施形態に係る間欠発振制御回路602fに比較して、周期信号PSを定電流I52に加算したことを特徴としている。従って、pMOSトランジスタ56がオンしているときに比較器54の反転入力端子に入力される電圧は周期信号PSに従って変化する。この結果、周期信号PSに従って三角波信号OSCの上限値は変化する。すなわち、周期信号PSに従って、三角波信号OSCの上限値は変調される。本変形例は、第6の実施形態と同様の効果を奏する。
第6の実施形態の第3の変形例.
図45は、本発明の第6の実施形態の第3の変形例に係る間欠発振制御回路602iの回路図である。図45において、本変形例に係る間欠発振制御回路602hは、第6の実施形態に係る間欠発振制御回路602fに比較して、低周波発振回路6023に代えて低周波発振回路6023Aを備えた点が異なる。低周波発振回路6023Aは、低周波発振回路6023に比較して、nMOSトランジスタ161及び163と、インバータ162と、抵抗160とをさらに備え、pMOSトランジスタ56を備えていない点が異なる。
図45は、本発明の第6の実施形態の第3の変形例に係る間欠発振制御回路602iの回路図である。図45において、本変形例に係る間欠発振制御回路602hは、第6の実施形態に係る間欠発振制御回路602fに比較して、低周波発振回路6023に代えて低周波発振回路6023Aを備えた点が異なる。低周波発振回路6023Aは、低周波発振回路6023に比較して、nMOSトランジスタ161及び163と、インバータ162と、抵抗160とをさらに備え、pMOSトランジスタ56を備えていない点が異なる。
図45において、nMOSトランジスタ163は、定電流源51と抵抗53との間の接続点と、比較器54の反転入力端子との間に接続される。また、nMOSトランジスタ161は、定電流源52と接地された一端を有する抵抗160との間の接続点と、比較器54の反転入力端子との間に接続される。さらに、比較器54からの出力信号はnMOSトランジスタ161のゲートに出力されるとともに、インバータ162を介してnMOSトランジスタ163のゲートに出力される。そして、周期信号PSは定電流I52に加算される。ここで、定電流源51と抵抗53との間の接続点の電圧は、定電流源52と抵抗160との間の接続点の電圧より高くなるように設定されている。
従って、本変形例によれば、nMOSトランジスタ161がオンしているときに比較器54の反転入力端子に入力される電圧は周期信号PSに従って変化する。この結果、周期信号PSに従って三角波信号OSCの下限値は変化する。すなわち、周期信号PSに従って、三角波信号OSCの下限値は変調される。本変形例は、第6の実施形態と同様の効果を奏する。
第7の実施形態.
図46は、本発明の第7の実施形態に係る制御回路700を備えたスイッチング電源装置の構成を示すブロック図であり、図47は、図46のスイッチング制御回路204aの回路図である。図46において、本実施形態に係るスイッチング電源装置は、第1の実施形態に係るスイッチング電源装置に比較して、制御回路200に代えて制御回路700を備え、ドレイン電流検出抵抗3を備えない点が異なる。上述した各実施形態において、制御回路200,300,400,400A,500,600及び900は、出力電圧Vout及びドレイン電流IDに基づいてスイッチング素子2のスイッチング動作を制御する電流モードのパルス幅変調制御を行った。これに対して、本実施形態に係る制御回路700は、出力電圧Voutに基づいてスイッチング素子2のスイッチング動作を制御する電圧モードのパルス幅変調制御を行う。
図46は、本発明の第7の実施形態に係る制御回路700を備えたスイッチング電源装置の構成を示すブロック図であり、図47は、図46のスイッチング制御回路204aの回路図である。図46において、本実施形態に係るスイッチング電源装置は、第1の実施形態に係るスイッチング電源装置に比較して、制御回路200に代えて制御回路700を備え、ドレイン電流検出抵抗3を備えない点が異なる。上述した各実施形態において、制御回路200,300,400,400A,500,600及び900は、出力電圧Vout及びドレイン電流IDに基づいてスイッチング素子2のスイッチング動作を制御する電流モードのパルス幅変調制御を行った。これに対して、本実施形態に係る制御回路700は、出力電圧Voutに基づいてスイッチング素子2のスイッチング動作を制御する電圧モードのパルス幅変調制御を行う。
図46において、制御回路700は、フィードバック信号制御回路201と、周期信号発生回路207aと、間欠発振制御回路202と、スイッチング制御回路204aとを備えて構成される。フィードバック信号制御回路201は、第1の実施形態と同様にフィードバック制御信号EAOを発生して間欠発振制御回路202及びスイッチング制御回路204aに出力する。また、間欠発振制御回路202は、第1の実施形態と同様に間欠発振制御信号Enableを発生してスイッチング制御回路204aに出力する。さらに、周期信号発生回路207aは、第1の実施形態と同様に周期信号PSを発生してスイッチング制御回路204aに出力する。
また、図47において、スイッチング制御回路204aは、三角波信号S7071を発生する発振回路7071と、オペアンプ71と、抵抗72と、比較器750と、アンドゲート751とを備えて構成される。発振回路7071は、所定の定電流I701,I707及びI708をそれぞれ出力する定電流源701,707及び708と、インバータ706と、比較器710と、抵抗709と、コンデンサ711と、pMOSトランジスタ702,703及び712と、カレントミラー回路を構成するnMOSトランジスタ704及び705とを備え、図6の低周波発振回路2071と同様に構成される。三角波信号S7071は、入力信号S750iaとして比較器750の反転入力端子に入力される。また、フィードバック制御信号EAOは、オペアンプ71によりインピーダンス変換されて抵抗72に出力される。一方、周期信号PSは、電流信号として抵抗72に流れる。従って、フィードバック制御信号EAOに対応する信号に、周期信号PSが加算され、加算結果の信号は比較器750の非反転入力端子に入力信号S750naとして入力される。
さらに、図47において、間欠発振制御信号Enableはアンドゲート751の第1の入力端子に入力され、比較器750からの出力信号はアンドゲート751の第2の入力端子に入力される。そして、アンドゲート751からの出力信号は、スイッチング制御信号SCとして出力端子OUTを介してスイッチング素子2のゲートに出力される。
従って、本実施形態によれば、スイッチング制御回路204aは、周期信号PSに従ってフィードバック制御信号EAOを変調することにより入力信号S750naを発生することにより、スイッチング制御信号SCを発生するタイミングを変化させる。その結果、スイッチング素子2に流れる電流のピーク値IDPが変化するので、間欠発振周波数fIの分布を分散させることができる。従って、間欠発振制御時に負荷6の変動が比較的小さくても、間欠発振周波数fIの分布は分散し、従来技術に比較して、トランス1からのトランス音が低減される。
第7の実施形態の第1の変形例.
図48は、本発明の第7の実施形態の第1の変形例に係るスイッチング制御回路204bの回路図である。図48において、本変形例に係るスイッチング制御回路204bは、第7の実施形態に係るスイッチング制御回路204aに比較して、比較器750の非反転入力端子に入力される入力信号S705nbの発生方法が異なる。
図48は、本発明の第7の実施形態の第1の変形例に係るスイッチング制御回路204bの回路図である。図48において、本変形例に係るスイッチング制御回路204bは、第7の実施形態に係るスイッチング制御回路204aに比較して、比較器750の非反転入力端子に入力される入力信号S705nbの発生方法が異なる。
図48において、スイッチング制御回路204bは、発振回路7071と、比較器750と、アンドゲート751と、所定の定電流I74及びI75をそれぞれ出力する定電流源74及び75と、抵抗76と、比較器77と、インバータ78と、例えばnMOSトランジスタ又はトランスミッションゲート回路であるスイッチ79及び80とを備えて構成される。ここで、比較器750の非反転入力端子に接続された回路は、図12の比較器73の反転入力端子に接続された回路と同一であり、図12の比較器73の反転入力端子に入力される入力信号S73ibと同一の入力信号S750nbが比較器750の非反転入力端子に入力される。
本変形例によれば、通常動作時は、スイッチ80がオンし、比較器750において三角波信号S7071はフィードバック制御信号EAOと比較されるので、スイッチング制御回路204bは、周期信号PSの影響を受けることなく、スイッチング制御信号SCを発生する。このため、第7の実施形態に比較して、通常動作時のドレイン電流ピーク値IDPは周期信号PSの影響を受けないので、フィードバック制御が不安定になる可能性がない。
また、間欠発振制御時は、スイッチ79がオンし、比較器750において三角波信号S7071は、周期信号PSに定電流I74及びI75を加算した電流に抵抗76の抵抗値を乗じた電圧VJと比較される。従って、比較器750の非反転入力端子に入力される入力信号S750nbの電圧レベルの下限値(限界値である。)は電圧VJに設定され、これにより、ドレイン電流ピーク値IDPには電圧VJに対応する下限値が設定される。さらに、電圧VJは周期信号PSと同様に変化する(すなわち、周期信号PSに従って電圧VJは変調される)ので、周期信号PSに従ってドレイン電流ピーク値IDPの下限値は変調される。
従って、本変形例によれば、周期信号PSに従って間欠発振制御時のスイッチング素子2のドレイン電流ピーク値IDPの下限値が変調されるので、例えば、スイッチング電源装置の待機状態において負荷6の変動が小さいときにも第1の実施形態と同様に間欠発振周波数fIの分布は分散し、従来技術に比較して電源効率を悪化させることなくトランス1からのトランス音を低減できる。さらに、第7の実施形態に比較して、通常動作時のドレイン電流ピーク値IDPは周期信号PSの影響を受けないので、フィードバック制御が不安定になる可能性がない。
第7の実施形態の第2の変形例.
図49は、本発明の第7の実施形態の第2の変形例に係るスイッチング制御回路204cの回路図である。図49において、本変形例に係るスイッチング制御回路204cは、第7の実施形態に係るスイッチング制御回路204aに比較して、フィードバック制御信号EAOを入力信号S750ncとして比較器750の非反転入力端子に入力し、周期信号PSを定電流I707に加算した点が異なる。
図49は、本発明の第7の実施形態の第2の変形例に係るスイッチング制御回路204cの回路図である。図49において、本変形例に係るスイッチング制御回路204cは、第7の実施形態に係るスイッチング制御回路204aに比較して、フィードバック制御信号EAOを入力信号S750ncとして比較器750の非反転入力端子に入力し、周期信号PSを定電流I707に加算した点が異なる。
図49において、周期信号PSは定電流源707からの定電流I707に加算されるので、pMOSトランジスタ712がオンしているとき及びオフしているときに比較器710の反転入力端子に入力される電圧は、周期信号PSに従って変化する。この結果、周期信号PSに従って三角波信号S7071の上限値及び下限値は変化する。すなわち、周期信号PSに従って、三角波信号S7071の上限値及び下限値は変調される。従って、スイッチング制御信号SCのハイレベルの期間長(スイッチング素子2がオンする期間の期間長)とローレベルの期間長(スイッチング素子2がオフする期間の期間長)とが変化する。従って、間欠発振周期TIは、周期信号PSに従って変化する。本実施形態は、第7の実施形態と同様の効果を奏する。
なお、本実施形態において、スイッチング制御回路204cは、周期信号PSに従って、三角波信号S7071の上限値及び下限値を変調したが、本発明はこれに限られない。例えば、周期信号PSを定電流I708に加算することにより、周期信号PSに従って、三角波信号S7071の上限値のみを変調してもよい。また、周期信号PSに従って、三角波信号S7071の下限値のみを変調してもよい。この場合、比較器710の反転入力端子に入力される第1の基準電圧を設定するための定電流源及び抵抗の第1の直列接続回路と、第1の基準電圧より高い第2の基準電圧を設定するための定電流源及び抵抗の第2の直列接続回路と、比較器710からの出力信号に応答して第1の基準電圧又は第2の基準電圧を比較器710の反転入力端子に入力するためのスイッチ回路とを設け、第1の直列接続回路の定電流源と抵抗との間の接続点に周期信号PSを出力すればよい(例えば、図45の比較器54の反転入力端子に接続された回路は、以上説明した構成と同様の構成を有する。)。
第7の実施形態の第3の変形例.
図50は、本発明の第7の実施形態の第3の変形例に係るスイッチング制御回路204dの回路図である。図50において、本変形例に係るスイッチング制御回路204dは、第7の実施形態に係るスイッチング制御回路204aに比較して、フィードバック制御信号EAOを入力信号S750ndとして比較器750の非反転入力端子に入力し、周期信号PSを定電流I701に加算した点が異なる。従って、コンデンサ711の充放電電流が周期信号PSに従って変化するので、三角波信号S7071の傾きが周期信号PSに従って変化する。すなわち、スイッチング制御回路204dは、周期信号PSに従って三角波信号S7071の時間に対する電圧変化率を変調する。こ従って、スイッチング制御信号SCのハイレベルの期間長(スイッチング素子2がオンする期間の期間長)とローレベルの期間長(スイッチング素子2がオフする期間の期間長)とが変化する。従って、間欠発振周期TIは、周期信号PSに従って変化する。本実施形態は、第7の実施形態と同様の効果を奏する。
図50は、本発明の第7の実施形態の第3の変形例に係るスイッチング制御回路204dの回路図である。図50において、本変形例に係るスイッチング制御回路204dは、第7の実施形態に係るスイッチング制御回路204aに比較して、フィードバック制御信号EAOを入力信号S750ndとして比較器750の非反転入力端子に入力し、周期信号PSを定電流I701に加算した点が異なる。従って、コンデンサ711の充放電電流が周期信号PSに従って変化するので、三角波信号S7071の傾きが周期信号PSに従って変化する。すなわち、スイッチング制御回路204dは、周期信号PSに従って三角波信号S7071の時間に対する電圧変化率を変調する。こ従って、スイッチング制御信号SCのハイレベルの期間長(スイッチング素子2がオンする期間の期間長)とローレベルの期間長(スイッチング素子2がオフする期間の期間長)とが変化する。従って、間欠発振周期TIは、周期信号PSに従って変化する。本実施形態は、第7の実施形態と同様の効果を奏する。
第7の実施形態の第4の変形例.
図51は、本発明の第7の実施形態の第4の変形例に係るスイッチング制御回路204eの回路図である。本変形例に係るスイッチング制御回路204eは、第7の実施形態に係るスイッチング制御回路204aに比較して、フィードバック制御信号EAOを入力信号S750neとして比較器750の非反転入力端子に出力し、比較器750とアンドゲート751との間に遅延回路6021を挿入した点が異なる。
図51は、本発明の第7の実施形態の第4の変形例に係るスイッチング制御回路204eの回路図である。本変形例に係るスイッチング制御回路204eは、第7の実施形態に係るスイッチング制御回路204aに比較して、フィードバック制御信号EAOを入力信号S750neとして比較器750の非反転入力端子に出力し、比較器750とアンドゲート751との間に遅延回路6021を挿入した点が異なる。
図51において、スイッチング制御回路204eは、発振回路7071と、比較器750と、遅延回路6021と、インバータ43及び44と、アンドゲート751とを備えて構成される。ここで、発振回路7071からの三角波信号S7071は、入力信号S750ieとして比較器750の反転入力端子に入力され、フィードバック制御信号EAOは入力信号S750neとして比較器750の非反転入力端子に入力される。比較器750からの出力信号は、インバータ43と、図37の遅延回路6021と同様に構成された遅延回路6021と、インバータ44とを介してアンドゲート751に出力される。また、定電流源38からの定電流I38に周期信号PSが加算されてpMOSトランジスタ39のソースに出力される。
次に、スイッチング制御回路204eの動作を説明する。比較器750から、スイッチング素子2をオンするためのハイレベルの出力信号が出力されると、pMOSトランジスタ39がオンし、定電流I82に周期信号PSに対応する電流を加算した充電電流がコンデンサ41に流れ、インバータ42からの出力信号が反転すると、ハイレベルの出力信号がインバータ74から出力される。すなわち、間欠発振制御信号Enableの電圧レベルがハイレベルのとき、比較器750からの出力信号の電圧レベルがローレベルからハイレベルに変化した後、コンデンサ41の容量及び充電電流に対応する遅延時間だけ遅延した後に、ハイレベルのスイッチング制御信号SCが出力される。このため、三角波信号S7071の電圧レベルがフィードバック制御信号EAOの電圧レベル未満になった後、上述した遅延時間だけスイッチング素子2のオフ状態が継続した後、スイッチング素子2はオンする。
図51において、コンデンサ41の充電電流は周期信号PSに従って変化するので、遅延回路6021の遅延時間も周期信号PSに従って変化する。すなわち、周期信号PSに従って遅延回路6021の遅延時間は変調される。従って、間欠発振制御時に、スイッチング素子2のオン期間の開始タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第7の実施形態と同様の効果を奏する。
第7の実施形態の第4の変形例.
図52は、本発明の第7の実施形態の第5の変形例に係るスイッチング制御回路204fの回路図である。図52において、本実施形態に係るスイッチング制御回路204fは、第7の実施形態の第4の変形例に係るスイッチング制御回路204eに比較して、インバータ43及び44を削除した点が異なる。
図52は、本発明の第7の実施形態の第5の変形例に係るスイッチング制御回路204fの回路図である。図52において、本実施形態に係るスイッチング制御回路204fは、第7の実施形態の第4の変形例に係るスイッチング制御回路204eに比較して、インバータ43及び44を削除した点が異なる。
図52において、比較器750から、スイッチング素子2をオフするためのローレベルの出力信号が出力されると、pMOSトランジスタ39がオンし、定電流I82に周期信号PSに対応する電流を加算した充電電流がコンデンサ41に流れ、インバータ42からの出力信号が反転すると、ハイレベルの出力信号がインバータ74から出力される。すなわち、間欠発振制御信号Enableの電圧レベルがハイレベルのとき、比較器750からの出力信号の電圧レベルがハイレベルからローレベルに変化した後、コンデンサ41の容量及び充電電流に対応する遅延時間だけ遅延した後に、ローレベルのスイッチング制御信号SCが出力される。このため、三角波信号S7071の電圧レベルがフィードバック制御信号EAOの電圧レベルより高くなった後、上述した遅延時間だけスイッチング素子2のオン状態が継続した後、スイッチング素子2はオフする。
図52において、コンデンサ41の充電電流は周期信号PSに従って変化するので、遅延回路6021の遅延時間も周期信号PSに従って変化する。すなわち、周期信号PSに従って遅延回路6021の遅延時間は変調される。従って、間欠発振制御時に、スイッチング素子2のオン期間の終了タイミングが周期信号PSに従って変化するので、間欠発振周期TIは、周期信号PSに従って変化する。本変形例は第7の実施形態と同様の効果を奏する。
第8の実施形態.
図53は、本発明の第8の実施形態の第5の変形例に係る制御回路800を備えたスイッチング電源装置の構成を示すブロック図である。図53において、本実施形態に係るスイッチング電源装置は、第7の実施形態に係るスイッチング電源装置(図46参照。)に比較して、制御回路700に代えて制御回路800を備えた点が異なる。また。制御回路800は、制御回路700に比較して、スイッチング制御回路204aに代えてスイッチング制御回路204gを備え、間欠発振制御回路202に代えて第5の実施形態及びその変形例に係る間欠発振制御回路602a,602b,602c,602d又は602eを備えたことを特徴とする。
図53は、本発明の第8の実施形態の第5の変形例に係る制御回路800を備えたスイッチング電源装置の構成を示すブロック図である。図53において、本実施形態に係るスイッチング電源装置は、第7の実施形態に係るスイッチング電源装置(図46参照。)に比較して、制御回路700に代えて制御回路800を備えた点が異なる。また。制御回路800は、制御回路700に比較して、スイッチング制御回路204aに代えてスイッチング制御回路204gを備え、間欠発振制御回路202に代えて第5の実施形態及びその変形例に係る間欠発振制御回路602a,602b,602c,602d又は602eを備えたことを特徴とする。
図53において、スイッチング制御回路204gは、三角波信号S7071を発生する発振回路7071と、比較器750と、アンドゲート751とを備えて構成される。フィードバック制御回路201は、フィードバック制御信号EAOを発生して間欠発振制御回路路602a,602b,602c,602d又は602eと、比較器750の非反転入力端子とに出力する。また、発振回路7071は、三角波信号S7071を比較器750の反転入力端子に出力する。比較器750からの出力信号は、アンドゲート751の第1の入力端子に出力される。一方、周期信号発生回路207aは、周期信号PSを発生して間欠発振制御回路602a,602b,602c,602d又は602eに出力する。そして、間欠発振制御回路602a,602b,602c,602d又は602eは、間欠発振制御信号Enableを発生してアンドゲート751の第2の入力端子に出力する。アンドゲート751からの出力信号は、スイッチング制御信号SCとして出力端子OUTを介してスイッチング素子2のゲートに出力される。本実施形態は、第5の実施形態及びその各変形例と同様の効果を奏する。
なお、第1の実施形態の第4の変形例において、スイッチング素子2に流れる電流のピーク値IDPの変化量を、出力電圧が低くなるほど(すなわち、出力電力が大きくなるほど)、小さくなるように制御したが、第1の実施形態の他の変形例、第2~第4の実施形態及びその変形例、ならびに第7の実施形態及びその変形例において、スイッチング素子2に流れる電流のピーク値IDPの変化量を、出力電圧が低くなるほど(すなわち、出力電力が大きくなるほど)、小さくなるように制御してもよい。
また、第4の実施形態において、スイッチング素子2に流れる電流のピーク値IDPを、発振期間の開始タイミングから所定の遅延時間の間にのみ変化したが、本発明はこれに限られず、第1~第3、第7の実施形態及びその変形例において、スイッチング素子2に流れる電流のピーク値IDPを、発振期間の開始タイミングから所定の遅延時間の間にのみ変化してもよい。もしくは、第1~第3、第7の実施形態及びその変形例において、スイッチング素子2に流れる電流のピーク値IDPを、発振期間の開始タイミングから、スイッチング素子2が所定の回数だけオンオフ制御されるタイミングまでの期間において変化してもよい。
さらに、以上説明した第1~第3の実施形態及び各変形例並びに第5の実施形態~第8の実施形態及び各変形例において、所定のパターン信号を周期信号周波数fCで繰り返すことにより、各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように周期信号PSを発生する周期信号発生回路207a,207b,307,407a,又は407bを用いたが、本発明はこれに限られず、周期信号発生回路207a,207b,307,407a,407b及び507のうちのいずれか1つの周期信号発生回路を用いればよい。このとき、第1の実施形態において説明したように、周期信号発生回路207a,207b,307,407a,又は407bを用いる場合は、周期信号周波数fCは間欠発振周波数fIよりも低い周波数に設定され、もしくは、間欠発振周波数fIよりも高くかつ間欠発振周波数fIの整数倍以外の周波数に設定され、周期信号PSの間欠発振制御信号Enableに対する位相差は、間欠発振周波数fIの分布が分散するように設定される。また、第4の実施形態に係る周期信号発生回路507を用いる場合には、周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差に対する制約はない。
第9の実施形態.
図54は、本発明の第9の実施形態に係る周期信号発生回路607aの回路図である。以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507に代えて、本実施形態に係る周期信号発生回路607aを用いてもよい。
図54は、本発明の第9の実施形態に係る周期信号発生回路607aの回路図である。以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507に代えて、本実施形態に係る周期信号発生回路607aを用いてもよい。
図54において、周期信号発生回路607aは、所定の定電流I6072,I6073,I6074,I6075及びI6076をそれぞれ出力する定電流源6072,6073,6074,6075,6076と、定電流源6072,6073,6074,6075,6076にそれぞれ接続されたソースを有するpMOSトランジスタ6092,6093,6094,6095,6096と、互いに直列に接続されたDフリップフロップFF0,FF1,FF2及びFF3と、セレクタ6071とを備えて構成される。
図54において、間欠発振制御信号Enableは、DフリップフロップFF0のクロック入力端子に入力され、DフリップフロップFF0からの出力信号は、DフリップフロップFF1のクロック入力端子と、pMOSトランジスタ6092及び6094の各ゲートに出力される。また、DフリップフロップFF1からの出力信号は、DフリップフロップFF2のクロック入力端子と、pMOSトランジスタ6093及び6095の各ゲートに出力される。さらに、DフリップフロップFF2からの出力信号は、DフリップフロップFF3のクロック入力端子と、pMOSトランジスタ6096のゲートに出力される。またさらに、DフリップフロップFF2からの出力信号はセレクタ6071に出力される。pMOSトランジスタ6092及び6093に流れる電流は加算され、加算後の電流信号Iaはセレクタ6071に出力される。また、pMOSトランジスタ6094,6095及び6096に流れる電流は加算され、加算後の電流信号Ibはセレクタ6072に出力される。セレクタ6071は、DフリップフロップFF3からの出力信号に従って、電流信号Ia及びIbのうちの一方の電流を選択し、選択された電流信号Ia又はIbを周期信号PSとして出力する。なお、電流比I6072:I6073:I6074:I6075:I6076は、電流信号Ia及びIbの各周波数が間欠発振周波数fIの半分及び整数倍以外の周波数になるように設定される。
従って、周期信号発生回路607aは、所定の規則的なパターン信号を所定の周期信号周波数fCで繰り返すことにより振幅の極大値及び極小値がそれぞれ一定な状態であるように周期信号PSを発生する。具体的には上述したパターン信号は、増加して減少する電流信号Iaに対応する第1の周期パターンと、増加して減少する電流信号Ibに対応する第2の周期パターンとを含み、第1の周期パターンの期間長と第2の周期パターンの期間長とは互いに異なる。すなわち、周期信号PSの各周期期間内において、周波数は変化する。従って、本実施形態によれば第1の周期パターンに対応する信号を用いて間欠発振周波数fIの分布を分散させ、かつ第2の周期パターンに対応する信号を用いて間欠発振周波数fIの分布を分散させることができる。このため、周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差に対して制約を設けることなく、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
なお、電流信号Iaの周波数と電流信号Ibの周波数がともに間欠発振周波数fIの半分又は整数倍であり、かつ電流信号Ia及びIb間の位相差が間欠発振周波数fIの分布分散させることができる位相差ではない場合は、間欠発振周波数fIの分布を分散させることはできないので、電流比I6072:I6073:I6074:I6075:I6076は、電流信号Ia及びIbの各周波数及び位相差がこの場合に該当しないように設定される。例えば、本実施形態において、電流比I6072:I6073:I6074:I6075:I6076は、1:2:0.5:1:2に設定される。
また、本実施形態において、周期信号発生回路607aは間欠発振制御信号Enableを用いて周期信号PSを発生したが、本発明はこれに限られず、間欠発振制御信号Enableの分周信号、ターンオン制御信号ON、ターンオン制御信号ONの分周信号、図27の低周波発振回路2074からの出力電圧Vb、当該出力電圧Vbの分周信号、図29の全波整流信号SLS又は全波整流信号SLSの分周信号を用いて、周期信号PSを発生してもよい。ただし、出力電圧Vb、出力電圧Vbの分周信号、図29の全波整流信号SLS又は全波整流信号SLSの分周信号を用いる場合は、例えば図64の回路構成のように、バッファ8091及び8092を用いてデジタル信号に変換し、当該デジタル信号を周期信号発生回路607aに入力する。
第10の実施形態.
図55は、本発明の第10の実施形態に係る周期信号発生回路607bの回路図である。以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507に代えて、本実施形態に係る周期信号発生回路607bを用いてもよい。
図55は、本発明の第10の実施形態に係る周期信号発生回路607bの回路図である。以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507に代えて、本実施形態に係る周期信号発生回路607bを用いてもよい。
図55において、周期信号発生回路607bは、擬似ランダムパターン発生回路8073と、所定の定電流I6077,I6078,I6079及びI6080をそれぞれ出力する定電流源6077,6078,6079及び6080と、定電流源6077,6078,6079及び6080にそれぞれ接続されたソースを有するpMOSトランジスタ6081,6082,6083及び6084とを備えて構成される。ここで、I6077:I6078:I6079:I6080は、例えば、1:2:4:8に設定される。また、擬似ランダムパターン発生回路8073は、DフリップフロップDFF0,DFF1,DFF2及びDFF3と、エクスクルシブオアゲート8075とを備えて構成され、間欠発振制御信号Enableを入力し、入力された間欠発振制御信号Enableの周期の15倍の周期を有する4ビットの擬似ランダムパターンを発生する。
また、図55において、擬似ランダムパターン発生回路8073からの擬似ランダムパターンの各ビットに対応する信号は、pMOSトランジスタ6081,6082,6083及び6084の各ゲートに出力され、pMOSトランジスタ6081,6082,6083及び6084に流れる各電流の和の電流は、周期信号PSとして出力される。従って、周期信号発生回路607bによって発生される周期信号PSは、入力される信号の周期の15倍の周期信号周期TCを有する擬似ランダムパターン信号である。すなわち、周期信号発生回路607bは、擬似ランダムパターン発生回路8073によって発生される所定のランダムパターンを所定の周期信号周波数fCで繰り返すことにより振幅の極大値及び極小値がそれぞれ一定ではない状態で変化するように周期信号PSを発生する。
従って、擬似ランダムパターン発生回路8073によって発生される所定のランダムパターンを用いて間欠発振周波数fIの分布を分散させるので、周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差に対して制約を設けることなく、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
なお、本実施形態において、周期信号発生回路607bは間欠発振制御信号Enableを用いて周期信号PSを発生したが、本発明はこれに限られず、間欠発振制御信号Enableの分周信号、ターンオン制御信号ON、ターンオン制御信号ONの分周信号、図27の低周波発振回路2074からの出力電圧Vb、当該出力電圧Vbの分周信号、図29の全波整流信号SLS又は全波整流信号SLSの分周信号を用いて、周期信号PSを発生してもよい。ただし、出力電圧Vb、出力電圧Vbの分周信号、図29の全波整流信号SLS又は全波整流信号SLSの分周信号を用いる場合は、例えば図64の回路構成のように、バッファ8091及び8092を用いてデジタル信号に変換し、当該デジタル信号を周期信号発生回路607aに入力する。
なお、本実施形態において、擬似ランダムパターン発生回路8073にターンオン制御信号ON、間欠発振制御信号Enable、ターンオン制御信号ONの分周信号又は間欠発振制御信号Enableの分周信号を入力したが、本発明はこれに限られず、図21の周期信号発生回路307又は図24の周期信号発生回路407a等の発振回路からの出力信号を入力してもよい。
第11の実施形態.
以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507からの周期信号PSに代えて、以下に説明する本実施形態及びその変形例に係る変化信号発生回路807a,807b,807c,807d又は807eからの変化信号Jitterを用いてもよい。この場合、詳細後述するように、周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差に対して制約を設けることなく、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507からの周期信号PSに代えて、以下に説明する本実施形態及びその変形例に係る変化信号発生回路807a,807b,807c,807d又は807eからの変化信号Jitterを用いてもよい。この場合、詳細後述するように、周期信号周波数fC及び周期信号PSの間欠発振制御信号Enableに対する位相差に対して制約を設けることなく、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
図56は、本発明の第11の実施形態に係る変化信号発生回路807aの回路図であり、図57は、図56の変化信号発生回路807aの動作を示すタイミングチャートである。図56において、変化信号発生回路807aは、設定信号発生回路8070aと、セレクタ8074と、パターン信号発生回路8076とを備えて構成される。ここで、パターン信号発生回路8076は、図24の周期信号発生回路407aと同様に構成される。また、設定信号発生回路8070aは、DフリップフロップFF0~FF2を備えた分周回路8071と、DフリップフロップFF3及びFF4を備えた規則パターン発生回路8074とを備えて構成される。ここで、DフリップフロップFF0~FF4は互いに直列に接続される。
図56において、間欠発振制御信号Enableは、分周回路8071及びセレクタ8074に出力される。また、分周回路8071は、入力される間欠発振制御信号Enableを分周して、間欠発振制御信号Enableの2倍の周期を有する分周信号Enable2と、間欠発振制御信号Enableの4倍の周期を有する分周信号Enable4と、間欠発振制御信号Enableの8倍の周期を有する分周信号Enable8とを発生し、分周信号Enable2,Enable4及びEnable8をセレクタ8074に出力するとともに、分周信号Enable8を擬似ランダムパターン発生回路8073に出力する。また、規則パターン発生回路8074は、分周信号Enable8を分周して、間欠発振制御信号Enableの16倍の周期を有する変調パターン設定信号sel0と、間欠発振制御信号Enableの32倍の周期を有する変調パターン設定信号sel1とを発生して、セレクタ8074に出力する。セレクタ8074は、変調パターン設定信号sel0及びsel1に従って、間欠発振制御信号Enable、分周信号Enabl2,Enabla4及びEnable8のうちの1つの信号を選択し、選択された信号を周波数制御信号SSとしてパターン信号発生回路8076に出力する。そして、パターン信号発生回路8076は、周波数制御信号SSを用いて変化信号Jitterを発生する。
図57に示すように、1対の変調パターン設定信号sel0及びsel1は、間欠発振制御周期TIの32倍の周期を有する周期的な設定信号である。従って、本実施形態に係る変化信号発生回路807aは、周期的な1対の変調パターン設定信号sel0及びsel1に従って、パターン信号発生回路8076によって発生される規則的なパターン信号(図25(a)の周期信号PSに対応する。)の周波数を変調することにより、変化信号Jitterを発生する。本実施形態によれば、間欠発振制御周期TIの32倍の各期間内において、変調パターン設定信号sel0及びsel1に従って変化信号Jitterの周波数が変化し、発振期間(図57の間欠発振制御信号Enableの電圧レベルがハイレベルの期間)毎に変化信号Jitterの振幅が変化するので、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
第11の実施形態の第1の変形例.
図58は、本発明の第11の実施形態の第1の変形例に係る変化信号発生回路807bの回路図であり、図59は、図58の変化信号発生回路807bの動作を示すタイミングチャートである。図58において、変化信号発生回路807bは、変化信号発生回路807aに比較して、設定信号発生回路8070aに代えて設定信号発生回路8070bを備えたことを特徴としている。図58において、設定信号発生回路8070bは、分周回路8071と、擬似ランダムパターン発生回路8073とを備えて構成される。
図58は、本発明の第11の実施形態の第1の変形例に係る変化信号発生回路807bの回路図であり、図59は、図58の変化信号発生回路807bの動作を示すタイミングチャートである。図58において、変化信号発生回路807bは、変化信号発生回路807aに比較して、設定信号発生回路8070aに代えて設定信号発生回路8070bを備えたことを特徴としている。図58において、設定信号発生回路8070bは、分周回路8071と、擬似ランダムパターン発生回路8073とを備えて構成される。
図58において、間欠発振制御信号Enableは、分周回路8071及びセレクタ8074に出力される。分周回路8071は、入力される間欠発振制御信号Enableを分周して、間欠発振制御信号Enableの2倍の周期を有する分周信号Enable2と、間欠発振制御信号Enableの4倍の周期を有する分周信号Enable4と、間欠発振制御信号Enableの8倍の周期を有する分周信号Enable8とを発生し、分周信号Enable2,Enable4及びEnable8をセレクタ8074に出力するとともに、分周信号Enable8を擬似ランダムパターン発生回路8073に出力する。また、擬似ランダムパターン発生回路8073は、入力された分周信号Enable8の周期の15倍の周期を有する4ビットの擬似ランダムパターンを発生し、DフリップフロップDFF0からの出力信号を変調パターン設定信号sel0としてセレクタ8074に出力するとともに、DフリップフロップDFF1からの出力信号を変調パターン設定信号sel1としてセレクタ8074に出力する。セレクタ8074は、変調パターン設定信号sel0及びsel1に従って、間欠発振制御信号Enable、分周信号Enabl2,Enabla4及びEnable8のうちの1つの信号を選択し、選択された信号を周波数制御信号SSとしてパターン信号発生回路8076に出力する。そして、パターン信号発生回路8076は、周波数制御信号SSを用いて変化信号Jitterを発生する。
図59に示すように、1対の変調パターン設定信号sel0及びsel1は、擬似ランダムな設定信号である。すなわち、本変形例に係る変化信号発生回路807bは、擬似ランダムな1対の変調パターン設定信号sel0及びsel1に従って、パターン信号発生回路8076によって発生される規則的なパターン信号の周波数を変調することにより、変化信号Jitterを発生する。本変形例によれば、発振期間(図59の間欠発振制御信号Enableの電圧レベルがハイレベルの期間)毎に変化信号Jitterの振幅が変化するので、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
第11の実施形態の第2の変形例.
図60は、本発明の第11の実施形態の第2の変形例に係る変化信号発生回路807cの回路図であり、図61は、図60の変化信号発生回路807cの動作を示すタイミングチャートである。図60において、変化信号発生回路807cは、変化信号発生回路807aに比較して、パターン信号発生回路8076に代えてランダム信号発生回路8072を備えたことを特徴としている。
図60は、本発明の第11の実施形態の第2の変形例に係る変化信号発生回路807cの回路図であり、図61は、図60の変化信号発生回路807cの動作を示すタイミングチャートである。図60において、変化信号発生回路807cは、変化信号発生回路807aに比較して、パターン信号発生回路8076に代えてランダム信号発生回路8072を備えたことを特徴としている。
図60において、ランダム信号発生回路8072は、擬似ランダムパターン発生回路8073と、所定の定電流I8076及びI8077をそれぞれ出力する定電流源8076及び8077と、定電流源8076及び8077にそれぞれ接続されたソースを有するpMOSトランジスタ8088及び8099とを備えて構成される。ここで、電流比I8076:I8077は、例えば、1:2に設定される。擬似ランダムパターン発生回路8073は、セレクタ8074からの周波数設定信号SSを用いて4ビットの擬似ランダムパターンを発生し、DフリップフロップDFF0からの出力信号をpMOSトランジスタ8088のゲートに出力するとともに、DフリップフロップDFF1からの出力信号をpMOSトランジスタ8089のゲートに出力する。pMOSトランジスタ8088及び8089に流れる各電流は加算されて、加算後の電流は変化信号Jitterとして出力される。
図61に示すように、1対の変調パターン設定信号sel0及びsel1は、間欠発振制御周期TIの32倍の周期を有する周期的な設定信号である。従って、本変形例に係る変化信号発生回路807aは、周期的な1対の変調パターン設定信号sel0及びsel1に従って、ランダム信号発生回路8072によって発生されるランダム信号の周波数を変調することにより、変化信号Jitterを発生する。本変形例によれば、間欠発振制御周期TIの32倍の各期間内において、発振期間(図61の間欠発振制御信号Enableの電圧レベルがハイレベルの期間)毎に変化信号Jitterの振幅が変化するので、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
第11の実施形態の第3の変形例.
図62は、本発明の第11の実施形態の第3の変形例に係る変化信号発生回路807dの回路図である。図62において、変化信号発生回路807dは、変化信号発生回路807aに比較して、設定信号発生回路8070aに代えて設定信号発生回路8070cを備えたことを特徴としている。
図62は、本発明の第11の実施形態の第3の変形例に係る変化信号発生回路807dの回路図である。図62において、変化信号発生回路807dは、変化信号発生回路807aに比較して、設定信号発生回路8070aに代えて設定信号発生回路8070cを備えたことを特徴としている。
図62において、設定信号発生回路8070cは、分周回路8071と、A/D変換器8090とを備えて構成される。間欠発振制御信号Enableと、分周回路8071からの分周信号Enable2,Enable4及びEnable8とは、セレクタ8074に出力される。また、A/D変換器8090は、図27の低周波発振回路2074からの出力電圧Vb又は図29の全波整流信号SLSを2ビットのデジタル信号に変換し、当該デジタル信号の各ビット値を変調パターン設定信号sel0及びsel1としてセレクタ8074に出力する。従って、1対の変調パターン設定信号sel0及びsel1は、出力電圧Vb又は全波整流信号SLSの周期と同一の周期を有する周期的な設定信号である。従って、本変形例に係る変化信号発生回路807dは、周期的な1対の変調パターン設定信号sel0及びsel1に従って、パターン信号発生回路8076によって発生される規則的なパターン信号の周波数を変調することにより、変化信号Jitterを発生する。本変形例によれば、間欠発振制御周期TIの32倍の各期間内において、発振期間毎に変化信号Jitterの振幅が変化するので、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
第11の実施形態の第4の変形例.
図63は、本発明の第11の実施形態の第4の変形例に係る変化信号発生回路807eの回路図である。図63において、変化信号発生回路807eは、変化信号発生回路807dに比較して、パターン信号発生回路8076に代えてランダム信号発生回路8072を備えたことを特徴としている。
図63は、本発明の第11の実施形態の第4の変形例に係る変化信号発生回路807eの回路図である。図63において、変化信号発生回路807eは、変化信号発生回路807dに比較して、パターン信号発生回路8076に代えてランダム信号発生回路8072を備えたことを特徴としている。
従って、本変形例に係る変化信号発生回路807eは、周期的な1対の変調パターン設定信号sel0及びsel1に従って、ランダム信号発生回路8072によって発生されるランダム信号の周波数を変調することにより、変化信号Jitterを発生する。本変形例によれば、発振期間毎に変化信号Jitterの振幅が変化するので、間欠発振周波数fIの分布を分散させ、従来技術に比較してトランス1からのトランス音を低減できる。
第11の実施形態の第5の変形例.
図64は、本発明の第11の実施形態の第5の変形例に係る設定信号発生回路807dの回路図である。図64において、設定信号発生回路8070dは、インバータ8091及び8092と、互いに直列に接続されたDフリップフロップFF5及びFF6とを備えて構成される。図27の低周波発振回路2074からの出力電圧Vb又は図29の全波整流信号SLSは、インバータ8091及び8092を介してDフリップフロップFF5のクロック入力端子に入力される。そして、DフリップフロップFF5からの出力信号は変調パターン設定信号sel0として出力されるとともに、DフリップフロップFF6のクロック入力端子に入力される。さらに、DフリップフロップFF6からの出力信号は変調パターン設定信号sel1として出力される。本変形例によれば、図27の低周波発振回路2074からの出力電圧Vb又は図29の全波整流信号SLを用いて、周期的に変化する1対の変調パターン設定信号sel0及びsel1を発生できる。
図64は、本発明の第11の実施形態の第5の変形例に係る設定信号発生回路807dの回路図である。図64において、設定信号発生回路8070dは、インバータ8091及び8092と、互いに直列に接続されたDフリップフロップFF5及びFF6とを備えて構成される。図27の低周波発振回路2074からの出力電圧Vb又は図29の全波整流信号SLSは、インバータ8091及び8092を介してDフリップフロップFF5のクロック入力端子に入力される。そして、DフリップフロップFF5からの出力信号は変調パターン設定信号sel0として出力されるとともに、DフリップフロップFF6のクロック入力端子に入力される。さらに、DフリップフロップFF6からの出力信号は変調パターン設定信号sel1として出力される。本変形例によれば、図27の低周波発振回路2074からの出力電圧Vb又は図29の全波整流信号SLを用いて、周期的に変化する1対の変調パターン設定信号sel0及びsel1を発生できる。
なお、DフリップフロップFF5及びFF6からの出力信号を、図63のDフリップフロップDFF0及びDFF1からの出力信号と同様に、pMOSトランジスタ8088及び8089の各ゲートに出力するように構成してもよい。これにより、擬似ランダムな1対の変調パターン設定信号sel0及びsel1を発生できる。
第11の実施形態の第6の変形例.
図65は、本発明の第11の実施形態の第6の変形例に係る変化信号発生回路807eの回路図であり、図66は、図65の可変遅延回路8091aの回路図である。図65において、本変形例に係る変化信号発生回路807eは、図24の周期信号発生回路407eに比較して、設定信号発生回路8070a,8070b,8070c又は8070dと、Dフリップフロップ118とpMOSトランジスタ122のゲートとの間に挿入された可変遅延回路8091aと、Dフリップフロップ120とpMOSトランジスタ124のゲートとの間に挿入された可変遅延回路8091bとをさらに備えたことを特徴としている。
図65は、本発明の第11の実施形態の第6の変形例に係る変化信号発生回路807eの回路図であり、図66は、図65の可変遅延回路8091aの回路図である。図65において、本変形例に係る変化信号発生回路807eは、図24の周期信号発生回路407eに比較して、設定信号発生回路8070a,8070b,8070c又は8070dと、Dフリップフロップ118とpMOSトランジスタ122のゲートとの間に挿入された可変遅延回路8091aと、Dフリップフロップ120とpMOSトランジスタ124のゲートとの間に挿入された可変遅延回路8091bとをさらに備えたことを特徴としている。
図66において、可変遅延回路8091aは、互いに直列に接続されたDフリップフロップDFF10~DFF15と、セレクタ8074aとを備えて構成される。間欠発振制御信号Enableは、DフリップフロップDFF10~DFF15の各クロック入力端子に入力される。また、Dフリップフロップ118からの出力信号はDフリップフロップDFF10のデータ入力端子と、セレクタ8074aとに入力される。そして、各DフリップフロップDFF10~DFF14からの出力信号は、後段のDフリップフロップDFF11~DFF15のデータ入力端子に入力される。さらに、DフリップフロップDFF11,DFF13,及びDFF15からの各出力信号は、セレクタ8074aに出力される。ここで、DフリップフロップDFF11,DFF13及びDFF15からの各出力信号は、Dフリップフロップ118からの出力信号を、互いに異なる所定の遅延時間だけ遅延させた信号である。セレクタ8074aは、設定信号発生回路8070a,8070b,8070c又は8070dからの変調パターン設定信号sel0及びsel1に従って、Dフリップフロップ118からの出力信号と、DフリップフロップDFF11,DFF13及びDFF15からの各出力信号とのうちの1つの信号を選択し、選択された信号をpMOSトランジスタ122のゲートに出力する。なお、可変遅延回路8091bは、上述した可変遅延回路8091aと同様に構成される。
従って、本変形例に係る変化信号発生回路807eは、設定信号発生回路8070a,8070b,8070c又は8070dからの1対の変調パターン設定信号sel0及びsel1に従って、カウントアップ回路2073と、定電流源121及び123と、pMOSトランジスタ122及び124とで構成される周期信号発生回路からの周期信号(図25(a)の周期信号PS参照。)の位相を変調することにより、変化信号Jitterを発生する。本変形例は、第11の実施形態の上述した各変形例と同様の効果を奏する。
なお、変化信号Jitterの発生回路は、上述した変化信号発生回路807a~807eに限られない。例えば、設定信号発生回路8070a,8070b,8070c又は8070dからの1対の変調パターン設定信号sel0及びsel1に従って、所定のランダム信号の位相を変調することにより、変化信号Jitterを発生してもよい。また、図54の周期信号発生回路607aにおいて、DフリップフロップFF0とpMOSトランジスタ6094との間、DフリップフロップFF1とpMOSトランジスタ6095との間、及びDフリップフロップFF2とpMOSトランジスタ6096との間に、それぞれ図66の可変遅延回路8091aを挿入してもよい。これにより、設定信号発生回路8070a,8070b,8070c又は8070dからの1対の変調パターン設定信号sel0及びsel1に従って、周期信号発生回路607aによって発生される周期信号PSの位相を変調することにより、変化信号Jitterを発生できる。
さらに、図55の周期信号発生回路607bにおいて、DフリップフロップDFF0とpMOSトランジスタ6081との間、DフリップフロップDFF1とpMOSトランジスタ6082との間、DフリップフロップDFF2とpMOSトランジスタ6083との間、及びDフリップフロップDFF3とpMOSトランジスタ6084との間に、それぞれ図66の可変遅延回路8091aを挿入してもよい。これにより、設定信号発生回路8070a,8070b,8070c又は8070dからの1対の変調パターン設定信号sel0及びsel1に従って、周期信号発生回路607bによって発生される周期信号PSの位相を変調することにより、変化信号Jitterを発生できる。
またさらに、以上説明した第11の実施形態及びその変形例に係る変化信号発生回路807a,807b,807c,807d及び807eは、間欠発振制御信号Enableを用いて変化信号Jitterを発生したが、本発明はこれに限られず、ターンオン制御信号ONを用いて変化信号Jitterを発生してもよい。
また、図66の可変遅延回路8091aを、第1~第3の実施形態及び各変形例並びに第5の実施形態~第8の実施形態及び各変形例において、周期信号PSの間欠発振制御信号Enableに対する位相差の制御のために用いてもよい。
第12の実施形態.
図67は、本発明の第12の実施形態に係る周期信号発生回路907の回路図である。以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507に代えて、本実施形態に係る周期信号発生回路607bを用いてもよい。
図67は、本発明の第12の実施形態に係る周期信号発生回路907の回路図である。以上説明した第1~第8の実施形態及びその変形例において、周期信号発生回路207a,207b,307,407a,407b又は507に代えて、本実施形態に係る周期信号発生回路607bを用いてもよい。
図67において、周期信号発生回路607aは、図54の周期信号発生回路607aに比較して、逓倍器8083と、シフトレジスタ8080,8081,8082とをさらに備えた点が異なる。ここで、電流比I6072:I6073:I6074:I6075:I6076は、例えば、1:2:0.5:1:2に設定される。逓倍器8083は、間欠発振制御信号Enableの周波数を8逓倍することによりクロック信号S8083を発生し、DフリップフロップFF0のクロック入力端子及びシフトレジスタ8080~8082の各クロック入力端子に入力する。
図67において、DフリップフロップFF0からの出力信号は、DフリップフロップFF1のクロック入力端子と、pMOSトランジスタ6092のゲートと、シフトレジスタ8080とに出力される。また、DフリップフロップFF1からの出力信号は、DフリップフロップFF2のクロック入力端子と、pMOSトランジスタ6093のゲートと、シフトレジスタ8081とに出力される。さらに、DフリップフロップFF2からの出力信号は、DフリップフロップFF3のクロック入力端子と、シフトレジスタ8082とに出力される。またさらに、DフリップフロップFF2からの出力信号はセレクタ6071に出力される。シフトレジスタ8080,8081及び8082はそれぞれ、DフリップフロップFF0,FF1及びFF2から入力される信号の位相をクロック信号S8083に従って所定の移相量だけ移相して、pMOSトランジスタ6094,6095及び6096の各ゲートに出力する。ここで、シフトレジスタ8080,8081及び8082における移相量は、クロック信号S8083の4クロック分に対応する。pMOSトランジスタ6092及び6093に流れる電流は加算され、加算後の電流信号Iaはセレクタ6071に出力される。また、pMOSトランジスタ6094,6095及び6096に流れる電流は加算され、加算後の電流信号IbAはセレクタ6072に出力される。セレクタ6071は、DフリップフロップFF3からの出力信号に従って、電流信号Ia及びIbAのうちの一方の電流を選択し、選択された電流信号Ia又はIbAを周期信号PSとして出力する。
図68は、図67の周期信号発生回路907の動作を示すタイミングチャートである。図68には、参考のために、シフトレジスタ8080~8082がないときの電流信号IbAも示した。図68に示すように、電流信号Iaは間欠発振制御周期TIの2倍の周波数を有し、電流信号IbAは間欠発振制御周期TIと同一の周波数を有する。第1の実施形態において図11B及び図11Dを参照して説明したように、周期信号PSが、周期信号PSの各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたときは、周期信号周波数fCを間欠発振周波数fIの整数倍に設定すると、間欠発振周波数fIの分布は分散しない。例えば、図68の電流信号Ia又はIbAを周期信号PSとして用いると、間欠発振制御信号Enableの各立ち上がりタイミングにおける周期信号PSの振幅が一定になるので、間欠発振周波数fIは一定になり分散しない。同様に、図67においてシフトレジスタ8080~8082がないときの電流信号IbAを周期信号PSとして用いると、間欠発振制御信号Enableの各立ち上がりタイミングにおける周期信号PSの振幅が一定になるので、間欠発振周波数fIは一定になり分散しない。一方、本実施形態によれば、電流信号Iaと電流信号IbAとの間の位相差をシフトレジスタ8080~8082を用いて調整するので、間欠発振制御信号Enableの各立ち上がりタイミングにおける周期信号PSの振幅が変化し、その結果ドレイン電流ピーク値IDPが変化し、間欠発振周波数fIの分布を分散させることができる。
なお、本実施の形態において、周期信号PSは、周期信号PSの各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ周期信号PSの各周期期間において間欠発振周波数fIと同一の周波数を有する電流信号IbAと間欠発振周波数fIの2倍の周波数を有する電流信号Iaとが順次生成されるように生成されたが、本発明はこれに限られない。周期信号PSが、周期信号PSの各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ周期信号PSの各周期期間において間欠発振周波数fIの半分又は整数倍の互いに異なる周波数を有する複数の信号が順次生成されるように生成されたとき、上記各周期期間内の複数の信号間の位相差を、間欠発振周波数fIの分布が分散するように設定すればよい。
第13の実施形態.
図69は、本発明の第13の実施形態に係るスイッチング電源装置の構成を示すブロック図である。図69において、本実施形態に係るスイッチング電源装置は、図1の第1の実施形態に係るスイッチング電源装置に比較して、入出力変換回路10に代えて入出力変換回路10Aを備え、出力電圧検出回路4に代えて出力電圧検出回路4Aを備えたことを特徴としている。
図69は、本発明の第13の実施形態に係るスイッチング電源装置の構成を示すブロック図である。図69において、本実施形態に係るスイッチング電源装置は、図1の第1の実施形態に係るスイッチング電源装置に比較して、入出力変換回路10に代えて入出力変換回路10Aを備え、出力電圧検出回路4に代えて出力電圧検出回路4Aを備えたことを特徴としている。
図69において、入出力変換回路10Aは、トランス1Aと、出力電圧発生回路5とを備えて構成される。また、トランス1Aは、一次巻線1aと、二次巻線1bと、補助巻線1cとを備えて構成される。出力電圧検出回路4Aは、補助巻線1cに誘起された交流電圧を整流した後に平滑化する。ここで、平滑化後の電圧は、出力電圧Voutに対応して変化する。出力電圧検出回路4Aは、平滑化後の電圧に基づいて、出力電圧Voutが所定のしきい値電圧以上であることを検出したとき、出力電圧Voutに対応するフィードバック端子流出電流IFBが制御回路200のフィードバック信号入力端子FBから流出するように、フィードバック信号SFBを発生してフィードバック信号入力端子FBに出力する。
本実施形態に係るスイッチング電源装置は、第1の実施形態に係るスイッチング電源装置と同様の効果を奏する。なお、図69において、制御回路200に代えて、他の実施形態及びその変形例に係る制御回路300,400,400A,500,600,700,800,900を用いてもよい。
以上説明した実施形態及びその変形例に係るスイッチング電源装置は、フライバック型の入出力変換回路10又は10Aを備えたが、本発明はこれに限られない。図70は、本発明の第1の実施形態に係る制御回路200を降圧チョッパー型のスイッチング電源装置、昇圧チョッパー型のスイッチング電源装置及び極性反転チョッパー型のスイッチング電源装置に適用したときの各構成を示す表である。図70において、各スイッチング電源装置は、インダクタLとコンデンサCとダイオードDとをそれぞれ含む降圧チョッパー型の入出力変換回路10B、昇圧チョッパー型の入出力変換回路10C、又は極性反転チョッパー型の入出力変換回路10Dを備えて構成され、第1の実施形態に係るスイッチング電源装置と同様の効果を奏する。
なお、図70の各スイッチング電源装置において、制御回路200に代えて、他の実施形態及びその変形例に係る制御回路300,400,400A,500,600,700,800,900を用いてもよい。
また、上記各実施形態及びその変形例において、スイッチング素子2は制御回路200,400,400A,500,600,700,800及び900の外部に設けられたが、本発明はこれに限られない。スイッチング素子2を各制御回路200,400,400A,500,600,700,800及び900の内部に設け、制御回路200,400,400A,500,600,700,800又は900の半導体基板上に集積化してもよい。
さらに、上述した各実施形態及びその変形例に係るスイッチング電源装置は軽負荷時に発振期間と停止期間とを交互に繰り返す間欠発振動作を行った。しかしながら、本発明はこれに限られず、パルス幅変調方式、パルス周波数変調方式及び擬似共振方式などのスイッチング制御方式、及び負荷の状態によらずに、間欠発振動作を行うスイッチング電源装置に適用できる。
本発明に係るスイッチング電源装置について、実施の形態及びその変形例に基づいて説明したが、本発明は、上述した各実施形態及びその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
以上説明したように、本発明に係る半導体装置及びスイッチング電源装置によれば、制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて間欠発振周波数を変化させるので、パルス幅変調制御、パルス周波数変調制御及び擬似共振制御などの制御方式によらずに、間欠発振制御を行うスイッチング電源装置において、従来技術に比較して電源効率を悪くすることなく、トランス及びセラミックコンデンサなどの部品から発生する音を低減できる。
本発明に係る半導体装置及びスイッチング電源装置は、AC-DCコンバータ及びDC-DCコンバータなどのスイッチング電源装置に利用できる。
1,1A…トランス、
1a…一次巻線、
1b…二次巻線、
1c…補助巻線
2…スイッチング素子、
3…ドレイン電流検出抵抗、
4,4A…出力電圧検出回路、
5…出力電圧発生回路、
5a,151,153…整流ダイオード、
5b,9,41,55,85,111,145,711…コンデンサ、
6…負荷、
7…交流電源、
8…ブリッジダイオード、
10,10A,10B,10C,10D…入出力変換回路、
11,12,31,32,38,45,51,52,74,75,82,101,107,108,121,123,142,701,707,708,6072,6073,6074,6075,6076,6077,6078,6079,6080,8076,8077…定電流源、
13,14,35,39,46,47,56,83,92,93,102,103,112,115,116,122,124,127,128,143,702,703,6081,6082,6083,6084,6092,6093,6094,6095,6095,6096,8088,8089…pMOSトランジスタ、
15,16,17,19,40,48,49,57,84,88,89,94,95,104,105,144,161,163,705,704…nMOSトランジスタ、
18,22…定電圧源、
20,33,36,53,72,76,91,109,114,126,152,154,155,160,709,2052…抵抗、
21,90,113,125…npnバイポーラトランジスタ、
34,54,73,77,110,710,751…比較器、
37,71,2051…オペアンプ、
42,43,44,50,59,62,63,78,81,86,87,106,117,119,130,131,132,133,136,137,138,141,146,147,162,706,8091,8092…インバータ、
58,64,134,139…ノアゲート、
61…オンパルス生成回路、
79,80,129,148…スイッチ、
118,120,FF0,FF1,FF2,FF3,FF4,FF5,FF6,DFF0,DFF1,DFF2,DFF3,DFF4,DFF5,DFF6,DFF7,DFF10,DFF11,D12,DFF13,DFF14,DFF15…Dフリップフロップ、
135,140…RSフリップフロップ、
200,300,400,400A,500,600,700,800,900…制御回路、
201…フィードバック信号制御回路、
202,602a,602b,602c,602d,602e,602f,602g,602h,602i…間欠発振制御回路、
203…ターンオン制御回路、
204,204a,204b,204c,204d,204d,204e,204f,204g…スイッチング制御回路、
205a,205b,205c,205d,205e,605…ターンオフ制御回路、
206…ドレイン電流検出回路、
207a,207b,307,407a,407b,507,607a,607b,907…周期信号発生回路、
751…アンドゲート、
807a,807b,807c,807d,807e…変化信号発生回路、
2011…電流電圧変換回路、
2055…電流減算回路、
2071…低周波発振回路、
2072,5071…電圧電流変換回路、
2073…カウントアップ回路、
2074,6023,6023A…低周波発振回路、
5072,5073…パルス発生器、
5074,6021…遅延回路、
6071,8074,8074a…セレクタ、
7071…発振回路、
8070a,8070b,8070c,8070d…設定信号発生回路、
8071…分周回路、
8072…ランダム信号発生回路、
8073…擬似ランダムパターン発生回路、
8074…規則パターン発生回路、
8075…エクスクルシブオアゲート、
8076…パターン信号発生回路、
8080,8081,8082…シフトレジスタ、
8083…逓倍器、
8090…A/D変換器、
8091a,8091b…可変遅延回路、
Jitter…変化信号、
EAO…フィードバック制御信号、
Enable…間欠発振制御信号、
FB…フィードバック信号入力端子、
fC=1/TC…周期信号周波数、
fI=1/TI…間欠発振周波数、
GND…接地端子、
ID…ドレイン電流、
IDP…ドレイン電流ピーク値、
IFB…フィードバック端子流出電流、
Iout…出力電流、
IS…電流検出端子、
PS…周期信号、
LS…全波整流信号入力端子、
OFF…ターンオフ制御信号、
ON…ターンオン制御信号、
OSC…三角波信号、
OUT…スイッチング制御信号出力端子、
SC…スイッチング制御信号、
sel0,sel1…変調パターン設定信号、
SFB…フィードバック信号、
SLS…全波整流信号、
SS…周波数制御信号、
Vin…入力電圧、
VIS…電流検出信号、
Vout…出力電圧。
1a…一次巻線、
1b…二次巻線、
1c…補助巻線
2…スイッチング素子、
3…ドレイン電流検出抵抗、
4,4A…出力電圧検出回路、
5…出力電圧発生回路、
5a,151,153…整流ダイオード、
5b,9,41,55,85,111,145,711…コンデンサ、
6…負荷、
7…交流電源、
8…ブリッジダイオード、
10,10A,10B,10C,10D…入出力変換回路、
11,12,31,32,38,45,51,52,74,75,82,101,107,108,121,123,142,701,707,708,6072,6073,6074,6075,6076,6077,6078,6079,6080,8076,8077…定電流源、
13,14,35,39,46,47,56,83,92,93,102,103,112,115,116,122,124,127,128,143,702,703,6081,6082,6083,6084,6092,6093,6094,6095,6095,6096,8088,8089…pMOSトランジスタ、
15,16,17,19,40,48,49,57,84,88,89,94,95,104,105,144,161,163,705,704…nMOSトランジスタ、
18,22…定電圧源、
20,33,36,53,72,76,91,109,114,126,152,154,155,160,709,2052…抵抗、
21,90,113,125…npnバイポーラトランジスタ、
34,54,73,77,110,710,751…比較器、
37,71,2051…オペアンプ、
42,43,44,50,59,62,63,78,81,86,87,106,117,119,130,131,132,133,136,137,138,141,146,147,162,706,8091,8092…インバータ、
58,64,134,139…ノアゲート、
61…オンパルス生成回路、
79,80,129,148…スイッチ、
118,120,FF0,FF1,FF2,FF3,FF4,FF5,FF6,DFF0,DFF1,DFF2,DFF3,DFF4,DFF5,DFF6,DFF7,DFF10,DFF11,D12,DFF13,DFF14,DFF15…Dフリップフロップ、
135,140…RSフリップフロップ、
200,300,400,400A,500,600,700,800,900…制御回路、
201…フィードバック信号制御回路、
202,602a,602b,602c,602d,602e,602f,602g,602h,602i…間欠発振制御回路、
203…ターンオン制御回路、
204,204a,204b,204c,204d,204d,204e,204f,204g…スイッチング制御回路、
205a,205b,205c,205d,205e,605…ターンオフ制御回路、
206…ドレイン電流検出回路、
207a,207b,307,407a,407b,507,607a,607b,907…周期信号発生回路、
751…アンドゲート、
807a,807b,807c,807d,807e…変化信号発生回路、
2011…電流電圧変換回路、
2055…電流減算回路、
2071…低周波発振回路、
2072,5071…電圧電流変換回路、
2073…カウントアップ回路、
2074,6023,6023A…低周波発振回路、
5072,5073…パルス発生器、
5074,6021…遅延回路、
6071,8074,8074a…セレクタ、
7071…発振回路、
8070a,8070b,8070c,8070d…設定信号発生回路、
8071…分周回路、
8072…ランダム信号発生回路、
8073…擬似ランダムパターン発生回路、
8074…規則パターン発生回路、
8075…エクスクルシブオアゲート、
8076…パターン信号発生回路、
8080,8081,8082…シフトレジスタ、
8083…逓倍器、
8090…A/D変換器、
8091a,8091b…可変遅延回路、
Jitter…変化信号、
EAO…フィードバック制御信号、
Enable…間欠発振制御信号、
FB…フィードバック信号入力端子、
fC=1/TC…周期信号周波数、
fI=1/TI…間欠発振周波数、
GND…接地端子、
ID…ドレイン電流、
IDP…ドレイン電流ピーク値、
IFB…フィードバック端子流出電流、
Iout…出力電流、
IS…電流検出端子、
PS…周期信号、
LS…全波整流信号入力端子、
OFF…ターンオフ制御信号、
ON…ターンオン制御信号、
OSC…三角波信号、
OUT…スイッチング制御信号出力端子、
SC…スイッチング制御信号、
sel0,sel1…変調パターン設定信号、
SFB…フィードバック信号、
SLS…全波整流信号、
SS…周波数制御信号、
Vin…入力電圧、
VIS…電流検出信号、
Vout…出力電圧。
Claims (33)
- 所定の入力電圧を、スイッチング素子をオンオフ制御することにより出力電圧に変換し、上記出力電圧に対応する出力電力を負荷に供給するスイッチング電源装置のための半導体装置であって、
上記半導体装置は、上記スイッチング素子がオンオフ動作する発振期間と、上記オンオフ動作が停止する停止期間とが所定の間欠発振周波数で交互に繰り返されるように、上記発振期間の開始タイミング及び終了タイミングを表す間欠発振制御信号を用いて、上記スイッチング素子の動作を制御する制御回路を備え、
上記制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて上記間欠発振周波数を変化させ、
上記変化信号が上記周期信号であり、かつ上記周期信号が、上記周期信号の各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたとき、上記周期信号周波数は上記間欠発振周波数よりも低い周波数に設定され、もしくは、上記間欠発振周波数よりも高くかつ上記間欠発振周波数の整数倍以外の周波数に設定され、上記変化信号の上記間欠発振制御信号に対する位相差は、上記間欠発振周波数の分布が分散するように設定され、
上記変化信号が上記周期信号であり、かつ上記周期信号が、
(a)上記周期信号の各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ
(b)上記周期信号の各周期期間において上記間欠発振周波数の半分又は整数倍の互いに異なる周波数を有する複数の信号が順次生成されるように生成されたとき、上記各周期期間内の複数の信号間の位相差は、上記間欠発振周波数の分布が分散するように設定されることを特徴とする半導体装置。 - 上記制御回路は、上記変化信号を用いて上記スイッチング素子に流れる電流のピーク値を変化させることにより、上記間欠発振周波数を変化させることを特徴とする請求項1記載の半導体装置。
- 上記制御回路は、上記スイッチング素子に流れる電流に対応する電流検出信号を用いて発生される第1の信号の電圧レベルが、上記出力電力に対応したフィードバック制御信号を用いて発生される第2の信号の電圧レベルを超えたときに、上記スイッチング素子をターンオフさせるターンオフ制御信号を発生するターンオフ制御回路を備え、
上記ターンオフ制御回路は、上記変化信号を用いて、上記ターンオフ制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする請求項2記載の半導体装置。 - 上記第2の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする請求項3記載の半導体装置。
- 上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
上記第2の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする請求項3記載の半導体装置。 - 上記第1の信号は、上記変化信号に従って上記電流検出信号を変調することにより発生されることを特徴とする請求項3記載の半導体装置。
- 上記ターンオフ制御回路は、上記ターンオフ制御信号を所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記ターンオフ制御回路は、上記変化信号に従って上記遅延時間を変調することにより、上記ターンオフ制御信号を発生するタイミングを変化させることを特徴とする請求項3記載の半導体装置。 - 上記制御回路は、上記間欠発振制御信号と、所定の三角波周波数を有する第1の三角波信号を用いて発生される第3の信号と、上記出力電力に対応したフィードバック制御信号を用いて発生される第4の信号とを用いて、上記発振期間における上記スイッチング素子のオン期間の開始タイミング及び終了タイミングを表すスイッチング制御信号を発生するスイッチング制御回路を備え、
上記スイッチング制御回路は、上記変化信号を用いて、上記スイッチング制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする請求項2記載の半導体装置。 - 上記第4の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする請求項8記載の半導体装置。
- 上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
上記第4の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする請求項8記載の半導体装置。 - 上記スイッチング制御回路は、上記変化信号に従って、上記第1の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項8記載の半導体装置。
- 上記スイッチング制御回路は、上記変化信号に従って上記第1の三角波信号の時間に対する電圧変化率を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項8記載の半導体装置。
- 上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項8記載の半導体装置。 - 上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項8記載の半導体装置。 - 上記スイッチング素子に流れる電流のピーク値の変化量は、上記出力電力が大きくなるほど小さくなるように制御されることを特徴とする請求項2から14までのうちのいずれか1つに記載の半導体装置。
- 上記スイッチング素子に流れる電流のピーク値は、上記発振期間の開始タイミングから、上記スイッチング素子が所定の回数だけオンオフ制御されるタイミングまでの期間において変化されることを特徴とする請求項2から14までのうちのいずれか1つに記載の半導体装置。
- 上記制御回路は、上記変化信号を用いて上記間欠発振制御信号を変化させることにより、上記間欠発振周波数を変化させることを特徴とする請求項1記載の半導体装置。
- 上記制御回路は、上記出力電力に対応したフィードバック制御信号を用いて発生される第5の信号の電圧レベルが所定の第1のしきい値電圧未満になったときに上記発振期間を終了し、上記停止期間において上記第5の信号の電圧レベルが上記第1のしきい値電圧より高い所定の第2のしきい値電圧を超えたときに上記発振期間を開始するための上記間欠発振制御信号を発生する間欠発振制御回路を備えたことを特徴とする請求項17記載の半導体装置。
- 上記第5の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする請求項18記載の半導体装置。
- 上記間欠発振制御回路は、上記変化信号に従って上記第1のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする請求項18記載の半導体装置。
- 上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする請求項18記載の半導体装置。 - 上記間欠発振制御回路は、上記変化信号に従って上記第2のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする請求項18記載の半導体装置。
- 上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする請求項18記載の半導体装置。 - 上記間欠発振制御信号は、所定の第1の発振信号を用いて発生されることを特徴とする請求項17記載の半導体装置。
- 上記第1の発振信号は第2の三角波信号であり、
上記間欠発振制御回路は、上記変化信号に従って上記第2の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記間欠発振制御信号を変化させることを特徴とする請求項24記載の半導体装置。 - 上記第1の発振信号は第2の三角波信号であり、
上記間欠発振制御回路は、上記変化信号に従って上記第2の三角波信号の時間に対する電圧変化率を変調することにより、上記間欠発振制御信号を変化させることを特徴とする請求項24記載の半導体装置。 - 上記変化信号は、所定の変調パターン設定信号に従って上記周期信号の周波数又は位相を変調することにより発生されることを特徴とする請求項1から26までのうちのいずれか1つに記載の半導体装置。
- 上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、上記スイッチング素子がオンされるタイミングのカウント値を用いて発生されることを特徴とする請求項1から27までのうちのいずれか1つに記載の半導体装置。
- 上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、上記発振期間の開始タイミング及び上記停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて発生されることを特徴とする請求項1から27までのうちのいずれか1つに記載の半導体装置。
- 上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、上記間欠発振制御信号に従って所定の第2の発振信号を周波数変調することにより発生されることを特徴とする請求項1から27までのうちのいずれか1つに記載の半導体装置。
- 上記変化信号及び上記変調パターン設定信号のうちの少なくとも1つは、交流電源からの所定の交流周波数を有する交流電圧信号を用いて発生されることを特徴とする請求項1から27までのうちのいずれか1つに記載の半導体装置。
- 上記スイッチング素子をさらに備えたことを特徴とする請求項1から31までのうちのいずれか1つに記載の半導体装置。
- 請求項1から32までのうちのいずれか1つに記載の半導体装置を備えたことを特徴とするスイッチング電源装置。
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