WO2012111524A1 - アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置 - Google Patents
アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置 Download PDFInfo
- Publication number
- WO2012111524A1 WO2012111524A1 PCT/JP2012/052958 JP2012052958W WO2012111524A1 WO 2012111524 A1 WO2012111524 A1 WO 2012111524A1 JP 2012052958 W JP2012052958 W JP 2012052958W WO 2012111524 A1 WO2012111524 A1 WO 2012111524A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- pixel electrode
- active matrix
- capacitor wiring
- conductive film
- insulating film
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134336—Matrix
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/50—Protective arrangements
Definitions
- the present invention relates to an active matrix substrate, a display panel, a display device, and a television receiver.
- a liquid crystal panel (a type of display panel) used in a liquid crystal display device includes a pair of substrates arranged so as to face each other, a liquid crystal layer sandwiched between these substrates, and the like.
- One of these substrates is an active matrix substrate having a plurality of thin film transistors and pixel electrodes arranged in a matrix on the surface.
- the thin film transistors and pixel electrodes on the active matrix substrate are assigned to correspond to the respective pixels of the liquid crystal panel.
- the thin film transistor and the pixel electrode in each pixel are partitioned by a plurality of gate wirings, source wirings, and the like arranged on the active matrix substrate so as to cross each other.
- a part of the pixel electrode is formed so as to overlap with a part of the gate wiring (or capacitor wiring) through an insulating film (interlayer insulating film) or the like when the active matrix substrate is viewed in plan. Yes.
- a capacitor is formed between the pixel electrode and the gate wiring (see, for example, Patent Document 1). From the viewpoint of securing the capacitance of each pixel, it is preferable that the pixel electrode overlaps with the gate wiring in a large amount.
- An object of the present invention is to provide an active matrix substrate capable of setting a space between adjacent pixel electrodes narrowly across a capacitor wiring, a display panel including the substrate, a display device including the display panel, And a television receiver including the display device.
- An active matrix substrate is an active matrix substrate in which a pixel electrode is formed in a region partitioned by a plurality of gate wirings and source wirings intersecting each other, and is arranged in parallel with the gate wirings, A capacitor wiring that forms a capacitor with the pixel electrode, and the capacitor wiring is arranged to overlap with an outer edge of the adjacent pixel electrode; A first insulating film, a linearly raised portion formed on the first insulating film, having a line width narrower than that of the capacitor wiring and along the capacitor wiring, and an insulating film covering the raised portion And a second insulating film having a ridge that rises following the raised portion, and the pixel electrode is on the second insulating film, and the outer edge of the adjacent pixel electrode is the front. Characterized in that it is formed by riding up the form in ridge.
- the raised portion may be composed of two end portions and an intermediate portion sandwiched between them, and the height at the end portion may be set lower than the height of the intermediate portion.
- the raised portion may include two end portions and an intermediate portion sandwiched between them, and a line width at the end portion may be set to be narrower than a line width at the intermediate portion.
- the raised portion is preferably made of a semiconductor film.
- the raised portion includes a lower layer portion made of a semiconductor film and an upper layer portion formed thereon and made of the same material as the source wiring.
- an end portion of the pixel electrode has a strip shape extending along the capacitor wiring and has notches at both ends of the strip end portion.
- a display panel according to the present invention includes the active matrix substrate.
- the display device includes an illumination device and the display panel that performs display using light from the illumination device.
- a television receiver according to the present invention includes the display device.
- an active matrix substrate capable of setting an interval between pixel electrodes adjacent to each other with a capacitance wiring interposed therebetween, a display panel including the substrate, and a display device including the display panel, And a television receiver including the display device.
- FIG. 1 is an exploded perspective view showing a schematic configuration of a television receiver according to Embodiment 1.
- FIG. Sectional drawing which shows schematically the cross-sectional structure of a liquid crystal display device The top view which shows roughly the pixel structure of the array substrate which comprises a liquid crystal panel AA sectional view of the array substrate shown in FIG.
- the figure which shows the process of forming a gate wiring and a capacity wiring on a transparent substrate The figure which shows the process of forming a 1st insulating film, a semiconductor film, and a electrically conductive film on a transparent substrate.
- the figure which shows the process of wet-etching a 2nd electrically conductive film The figure which shows the process of dry-etching a 1st electrically conductive film and a semiconductor film. The figure which shows the process of ashing with respect to a photoresist layer The figure which shows the process of carrying out the wet etching of the 2nd electrically conductive film of the part corresponding to an opening area
- FIG. 5 is a plan view showing an outer edge of a pixel electrode in the array substrate of Embodiment 3.
- FIG. 6 is a plan view showing an outer edge of a pixel electrode in an array substrate according to a fourth embodiment.
- FIG. 7 is a plan view showing an outer edge of a pixel electrode in an array substrate according to a fifth embodiment.
- FIG. 9 is a plan view showing an outer edge of a pixel electrode in an array substrate according to a sixth embodiment.
- FIGS. 1 A first embodiment of the present invention will be described with reference to FIGS.
- an active matrix substrate provided in a liquid crystal panel constituting the liquid crystal display device 10 is illustrated.
- the upper side shown in FIG. 2 is the front side, and the lower side is the back side.
- FIG. 1 is an exploded perspective view showing a schematic configuration of the television receiver according to the first embodiment.
- FIG. 2 is a cross-sectional view schematically showing a cross-sectional configuration of the liquid crystal display device.
- a television receiver TV includes a liquid crystal display device (display device) 10, front and back cabinets Ca and Cb that are accommodated so as to sandwich the liquid crystal display device 10, a power source P, a tuner T, A stand S is provided.
- the liquid crystal display device 10 has a horizontally long rectangular shape as a whole, and includes a liquid crystal panel 11 as a display panel and a backlight device (illumination device) 12 as an external light source, as shown in FIG. 13 or the like so as to be held integrally.
- the backlight device 12 is configured so that a light source is disposed immediately below the back surface of the liquid crystal panel 11, and is a so-called direct type.
- the backlight device 12 includes a chassis 14 opened on the front side (light emitting side, liquid crystal panel 11 side), a reflective sheet (reflective member) 15 laid in the chassis 14, and an optical attached to an opening portion of the chassis 14.
- the member 16 a frame 17 for fixing the optical member 16, a plurality of cold cathode tubes (light sources) 18 accommodated in parallel in the chassis 14, and an end portion of the cold cathode tube 18 are shielded from light.
- a lamp holder (not shown) having light reflectivity.
- the liquid crystal panel 11 mainly includes a light-transmitting array substrate (active matrix substrate) 20, a light-transmitting counter substrate (color filter substrate) 21 disposed so as to face the array substrate 20, and a space therebetween. And a liquid crystal layer sealed in.
- the liquid crystal layer includes a liquid crystal material that is a substance whose optical characteristics change with application of an electric field.
- the array substrate 20 is arranged on the back side (backlight device 12 side) of the liquid crystal panel 11, and the counter substrate 21 is arranged on the back side (light emitting side) thereof.
- a pair of front and back polarizing plates 23 and 23 are attached to the outer surfaces of both the substrates 20 and 21, respectively.
- FIG. 3 is a plan view schematically showing the pixel configuration of the array substrate constituting the liquid crystal panel.
- the array substrate 20 includes a transparent glass substrate (hereinafter referred to as a transparent substrate) and a plurality of thin film transistors (hereinafter referred to as TFTs) arranged in a matrix on the inner surface side (the liquid crystal layer side and the surface facing the counter substrate). ) 24, pixel electrode 25, and the like.
- the TFT 24 is used as a switching element, and a pixel electrode 25 is electrically connected to the TFT 24.
- the TFT 24 is made of a semiconductor element and includes a semiconductor film 124 made of amorphous silicon (a-Si) or the like.
- the pixel electrode 25 is made of a transparent conductive film such as ITO (indium tin oxide).
- One TFT 24 and one pixel electrode 25 are assigned to each pixel.
- the pixel electrode 25 assigned to each pixel is partitioned by a gate wiring 26, a capacitor wiring 126, and a source wiring 27 formed on the inner surface side of the transparent substrate.
- the gate wiring 26 supplies a scanning signal to the TFT 24 of each pixel
- the capacitor wiring 126 supplies an electric signal for forming a capacitance to each pixel
- the source wiring 27 corresponds to each pixel.
- These wirings 26, 126, and 27 are all made of a conductive material.
- a plurality of gate wirings 26 are formed on the inner surface side of the transparent substrate so as to be arranged in parallel to each other.
- a plurality of capacitor wirings 126 are formed on the inner surface side of the transparent substrate so as to be arranged between the adjacent gate wirings 26 and 26.
- a plurality of source lines 27 are formed on the inner surface side of the transparent substrate so as to intersect the gate lines 26 and the capacitor lines 126, respectively.
- the TFT 24 assigned to each pixel is provided so as to face the gate wiring 26 via a first insulating film described later.
- the TFT 24 includes a source electrode 24 a and a drain electrode 24 b, the source electrode 24 a is connected to the source wiring 27, and the drain electrode 24 b is connected to the pixel electrode 25.
- the pixel electrode 25 (25A) shown in FIG. 3 is surrounded by a gate wiring 26 and a capacitor wiring 126 arranged in parallel with each other, and two source wirings 27 and 27 formed so as to cross these. It is.
- the pixel electrode 25 of the present embodiment has a rectangular shape as a whole in plan view, and a portion 125 (125 ⁇ / b> A) corresponding to one side of the outer edge of the pixel electrode 25. ) Are arranged so as to overlap with the capacitor wiring 126 with a first insulating film or the like to be described later.
- the other edge 125 (125B) of the other pixel electrode 25B adjacent to the pixel electrode 25A with the capacitor wiring 126 interposed therebetween is arranged so as to overlap the capacitor wiring 126.
- FIG. 4 is a cross-sectional view taken along the line AA of the array substrate shown in FIG.
- the capacitive wiring 126 is formed on the transparent substrate 120
- the first insulating film 28 is formed on the transparent substrate 120 so as to cover the capacitive wiring 126.
- a raised portion 30 is provided on a portion of the first insulating film 28 that covers the capacitor wiring 126.
- the raised portion 30 is made of the same material as the semiconductor film used for the TFT 24, and is made of a linear protrusion that extends along the wiring direction of the capacitor wiring 126. Note that the width (line width) of the raised portion 30 is set to be narrower than the line width of the capacitor wiring 126.
- a second insulating film (interlayer insulating film) 29 is formed so as to cover the raised portion 30 and the like.
- a portion of the second insulating film 29 that covers the raised portion 30 is pushed up from below by the raised portion 30, and the surface thereof is raised.
- the raised portion has a shape extending along the wiring direction of the capacitor wiring 126.
- this portion is particularly referred to as a protruding portion 129. Note that the protruding line portion 129 of the present embodiment is disposed at the center of the capacitor wiring 126.
- the outer edges 125 (125A, 125B) of the pixel electrodes 25 ride on the protruding line portions 129, respectively.
- the outer edge 125 ⁇ / b> A of the pixel electrode 25 ⁇ / b> A and the outer edge 125 ⁇ / b> B of the pixel electrode 25 ⁇ / b> B adjacent to the pixel electrode 25 ⁇ / b> A are opposed to each other while maintaining a gap (gap) D on the ridge portion 129.
- the outer edge 125 of the pixel electrode 25 is provided so as to face the capacitor wiring 126 with the second insulating film 29 or the like interposed therebetween. That is, the outer edge 125 of the pixel electrode 25 overlaps with the capacitor wiring 126 when the array substrate 20 is viewed in plan.
- a terminal portion routed from the gate wiring 26, a terminal portion routed from the source wiring 27, and a terminal portion routed from the capacitor wiring 126 are provided at the end portion of the array substrate 20.
- Each of these terminal portions receives a signal from an external circuit, thereby controlling the driving of the TFT 24 of each pixel.
- An alignment film for aligning liquid crystal molecules in the liquid crystal layer is formed on the inner surface side of the array substrate 20.
- the counter substrate 21 has a plurality of color filters arranged in a matrix on a transparent glass substrate. These color filters are provided so as to face each pixel electrode 25 on the array substrate 20 and are partitioned by a grid-like black matrix (light shielding portion). This black matrix is provided so as to face the gate wiring 26, the capacitor wiring 126 and the source wiring 27 on the array substrate 20.
- An alignment film for aligning liquid crystal molecules in the liquid crystal layer is also formed on the inner surface side of the counter substrate 21.
- the array substrate 20 of the present embodiment uses a total of four photomasks in the manufacturing process. Specifically, a patterned gate wiring 26 and a capacitor wiring 126 are formed using a first photomask, and a patterned source electrode 24a, drain electrode 24b, and the like are formed using a second photomask. The source wiring 27, the semiconductor film 124, and the raised portion 30 are formed, and the patterned second insulating film 29 is formed using the third photomask, and is patterned using the fourth photomask. A pixel electrode 25 is formed.
- a halftone mask including a semi-transmissive film capable of varying an exposure amount for each region or a gray tone mask including a semi-transmissive region by a slit is used as the second photomask.
- a halftone mask including a semi-transmissive film capable of varying an exposure amount for each region or a gray tone mask including a semi-transmissive region by a slit is used as the second photomask.
- FIGS. 5 to 13 show portions corresponding to the BB cross section of the array substrate 20 shown in FIG.
- FIG. 5 is a diagram showing a process of forming a gate wiring and a capacitor wiring on a transparent substrate.
- the surface of the transparent substrate 120 that becomes the base portion of the array substrate 20 is cleaned.
- a metal film having a predetermined thickness is formed on the surface of the dried transparent substrate 120.
- This metal film is formed using, for example, a sputtering method.
- the metal film for example, a single (single layer) metal film made of aluminum (Al), chromium (Cr), tantalum (Ta), titanium (Ti), copper (Cu), or the like, or a metal nitride thereof It consists of a laminated body etc. which laminated
- a photoresist is applied on the metal film, and a photoresist layer (first photoresist layer) is formed on the entire surface of the metal film. Thereafter, the photoresist layer is exposed through a first photomask. Note that a first pattern including a light transmission portion and a light shielding portion is formed on the first photomask.
- a pattern based on the first pattern is formed on the photoresist layer.
- the metal film is etched (for example, wet etching or dry etching). Then, as shown in FIG. 5, the patterned gate wiring 26 and capacitor wiring 126 are formed on the transparent substrate 120.
- FIG. 6 is a diagram illustrating a process of forming a first insulating film, a semiconductor film, and a conductive film on a transparent substrate.
- the first insulating film 28, the semiconductor film 124, and the conductive film 31 are stacked in this order on the transparent substrate 120 on which the gate wiring 26 and the capacitor wiring 126 are formed.
- the conductive film 31 has a two-layer structure, and includes a first conductive film 31a on the lower layer side made of a doping semiconductor film and a second conductive film 31b on the upper layer side made of a metal film.
- the first insulating film 28 is made of a so-called gate insulating film, and is formed on the transparent substrate 120 so as to cover the gate wiring 26 and the capacitor wiring 126.
- the first insulating film 28 is formed using, for example, a CVD method (chemical vapor deposition method) such as a plasma CVD method.
- the first insulating film 28 is made of, for example, silicon nitride (SiNx), silicon oxide (SiOx), or the like.
- the semiconductor film 124 is formed using, for example, a CVD method such as a plasma CVD method.
- the semiconductor film 124 is made of, for example, amorphous silicon (a-Si).
- the first conductive film 31a is formed by using, for example, a sputtering method.
- the first conductive film 31a is made of, for example, amorphous silicon (n + Si) doped with an n-type impurity such as phosphorus (P) at a high concentration.
- the second conductive film 31b is formed using, for example, a sputtering method.
- the second conductive film 31b is, for example, a single (single layer) metal film made of aluminum (Al), chromium (Cr), tantalum (Ta), titanium (Ti), copper (Cu), or the like, or a metal It consists of a laminate of nitrides.
- a photoresist is applied on the second conductive film 31b, and a photoresist layer (second photoresist layer) is formed on the entire surface of the second conductive film 31b. Thereafter, the photoresist layer is exposed through a second photomask.
- the second photomask is a halftone mask or a graytone mask as described above.
- the second photomask is formed with a second pattern including a light transmission portion, a semi-transmission portion having a light transmission amount smaller than that of the light transmission portion, and a light shielding portion.
- FIG. 7 is a diagram showing a process of forming a patterned photoresist layer on the second conductive film.
- the photoresist layer 32 includes a thickest portion 32a and portions 32b and 32c having a smaller thickness than the portion 32a.
- both the portion 32b and the portion 32c of the photoresist layer 32 are set to have the same thickness.
- the thickest portion 32a corresponds to the light-shielding portion of the second photomask during exposure
- the portions 32b and 32c correspond to the semi-transmissive portion.
- the portion where the photoresist layer 32 is not formed on the second conductive film 31b corresponds to the light transmission portion of the second photomask.
- the portion 32a of the photoresist layer 32 corresponds to the source electrode and the drain electrode
- the portion 32b corresponds to the opening region of the TFT 24 formed between the source electrode and the drain electrode
- the portion 32c Corresponds to the raised portion.
- FIG. 8 is a diagram illustrating a process of wet etching the second conductive film. As shown in FIG. 8, the portion of the second conductive film 31b (see FIG. 7) not covered with the photoresist layer 32 is removed by wet etching, and the portion of the second conductive film covered with the photoresist layer 32 is removed. The film 31b remains even after wet etching.
- FIG. 9 is a diagram illustrating a process of dry etching the first conductive film and the semiconductor film. As shown in FIG. 9, the portion of the first conductive film 31 a and the semiconductor film 124 (see FIG. 8) that is not covered with the photoresist layer 32 is removed by dry etching, and the portion is covered with the photoresist layer 32. The first conductive film 31a and the semiconductor film 124 remain after dry etching.
- FIG. 10 is a diagram showing a process of ashing the photoresist layer. As shown in FIG. 10, the portions 32b and 32c (see FIG. 9) with a small thickness of the photoresist layer 32 are shaved and removed. The portion 32a of the photoresist layer 32 is shaved by ashing to reduce the thickness.
- FIG. 11 is a diagram illustrating a process of wet-etching a portion of the second conductive film corresponding to the opening region and the raised portion.
- the portion of the second conductive film 31b corresponding to the opening region 33 not covered with the photomask layer 32 is removed by wet etching.
- the portion of the second conductive film 31b provided above the capacitor wiring 126 is also removed by wet etching. This portion corresponds to the position where the raised portion is finally formed. Note that the portion of the second conductive film 31b covered with the photomask layer 32 remains even after wet etching.
- FIG. 12 is a diagram illustrating a process of dry etching the first conductive film and the semiconductor film in portions corresponding to the opening region and the raised portion.
- the portion of the first conductive film 31a corresponding to the opening region 33 not covered with the photoresist layer 32 is removed by dry etching.
- the surface of the semiconductor film 124 corresponding to the opening region 33 is slightly shaved by dry etching, and the thickness is reduced by the shaved portion.
- the first conductive film 31a and the semiconductor film 124 corresponding to the raised portion provided on the upper side of the capacitor wiring 126 are also removed from the first conductive film 31a and the portion corresponding to the opening region 33, and The surface of the semiconductor film 124 is slightly shaved. Note that the portions of the first conductive film 31a and the semiconductor film 124 covered with the photomask layer 32 remain even after dry etching.
- FIG. 13 is a diagram illustrating a process of ashing the photoresist layer on the second conductive film. As shown in FIG. 13, the photoresist layer 32 is removed from the second conductive film 31b by ashing. Then, as shown in FIG. 13, the raised portion 30 made of the semiconductor film 124 is formed above the capacitor wiring 126. A TFT 24 is formed above the gate wiring 26.
- the TFT 24 includes a source electrode 24a formed of a first conductive film 31a and a second conductive film 31b formed on the semiconductor film 124, and a drain electrode formed of the first conductive film 31a and the second conductive film 31b. 24b.
- a second insulating film (interlayer insulating film) having a predetermined thickness is formed on the array substrate 20.
- the second insulating film is formed by, for example, a plasma CVD method.
- the second insulating film is made of, for example, an inorganic material such as silicon nitride (SiNx), an acrylic resin material, or the like.
- a photoresist is applied on the second insulating film.
- a photoresist layer (third photoresist layer) is formed on the entire surface of the second insulating film.
- the photoresist layer is exposed through a third photomask.
- a third pattern including a light transmitting portion and a light shielding portion is formed on the third photomask.
- the exposed photoresist layer is developed using a developer, a pattern based on the third pattern is formed on the photoresist layer.
- the second insulating film is etched (wet etching or dry etching) using the photoresist layer on which the pattern is formed as a mask, and then the photoresist layer is removed by ashing.
- the second insulating film is patterned, and a contact hole 65 (see FIG. 3) used for connecting the pixel electrode to the drain electrode is formed in the second insulating film.
- a transparent conductive film having a predetermined thickness is formed on the array substrate 20.
- the transparent conductive film can be formed by, for example, a sputtering method.
- the transparent conductive film is made of, for example, ITO.
- the transparent conductive film is formed so as to cover the patterned second insulating film.
- a photoresist is applied on the transparent conductive film, and a photoresist layer (fourth photoresist layer) is formed on the entire surface. Then, the photoresist layer is exposed through a fourth photomask. Note that a fourth pattern including a light transmission portion and a light shielding portion is formed on the fourth photomask.
- the exposed photoresist layer is developed using a developer, a pattern based on the four patterns is formed on the photoresist layer. Further, the transparent conductive film is etched (wet etching or dry etching) using the photoresist layer on which the pattern is formed as a mask, and then the photoresist layer is removed by ashing. Then, the transparent conductive film is patterned, and the pixel electrode 25 having a shape as shown in FIGS. 3 and 4 is obtained.
- the interval between the pixel electrodes 25 (25A, 25B) adjacent to each other with the capacitor wiring 126 interposed therebetween can be set narrow (FIG. 3 and FIG. 3). (See FIG. 4). The reason will be described below.
- the outer edge 125 (125A) of the pixel electrode 25 (25A) and the outer edge 125 (125B) of the pixel electrode 25 (25B) are as far as possible from the capacitor wiring 126. It is provided on the second insulating film 29 so as to overlap many. And those front-end
- the outer edge 125 (125A, 125B) of the pixel electrode 25 (25A, 25B) formed in this way is in a state of rising from the lower side to the upper side with respect to the edge of the protruding portion 129.
- the outer edges 125 (125A, 125B) of the pixel electrodes 25 (25A, 25B) are moved downward from the riding-up state due to their own weight and the like over time. Slightly falls. That is, the outer edges 125 (125A, 125B) of the pixel electrode 25 (25A, 25B) are slightly separated from each other as time passes. Note that the degree to which the outer edge 125 of the pixel electrode 25 is displaced from the protruding portion 129 is very small, and usually, the capacitance formed between the pixel electrode 25 and the capacitor wiring 126 is hardly affected.
- the array substrate 20 of the present embodiment it is possible to set the interval between the pixel electrodes 25 (25A, 25B) adjacent to each other with the capacitor wiring 126 interposed therebetween.
- the array substrate 20 of this embodiment can form the raising part 30 with the TFT24 using the same manufacturing process. Therefore, the array substrate 20 having the raised portion 30 can be efficiently manufactured using the existing manufacturing equipment without increasing the manufacturing process.
- the raised portion 30 formed on the array substrate 20 of the present embodiment is made of the same material as the semiconductor film 124 included in the TFT 24 and does not include a conductive material (conductive film 31).
- FIGS. 1 and 2 A second embodiment of the present invention will be described with reference to FIGS.
- an active matrix substrate (array substrate) used for a liquid crystal panel constituting the liquid crystal display device 10 is illustrated.
- FIG. 14 is a cross-sectional view of the array substrate of the second embodiment.
- the basic structure of the array substrate 20A is the same as that of the first embodiment.
- the array substrate 20A shown in FIG. 14 is in the vicinity of the capacitor wiring 126, like the array substrate 20 of the first embodiment shown in FIG.
- the raised portion 30 ⁇ / b> A of the present embodiment is different from the first embodiment in that the conductive film 31 is formed on the semiconductor film 124. That is, the height of the raised portion 30A is set to be higher than that of the first embodiment.
- FIG. 15 is a diagram illustrating a manufacturing process of the array substrate of the second embodiment.
- the contents shown in FIG. 15 correspond to the contents shown in FIG. 8 of the first embodiment.
- the difference between the case of this embodiment and the case of Embodiment 1 is that the thickness of the photoresist layer 32 formed in the portion corresponding to the raised portion 30A is the case of Embodiment 1 in the case of this embodiment. It is set so as to increase more.
- a portion of the photoresist layer 32 provided at a position corresponding to the raised portion 30A is indicated by reference numeral 132c.
- the thickness of the photoresist layer 32 can be appropriately changed by adjusting the exposure amount for the photoresist layer 32.
- the conductive film 31 (31a, 31b) can be left on the upper side of the semiconductor film 124 by increasing the thickness of the photoresist layer 32 corresponding to the raised portion 30A.
- the array substrate 20A of the present embodiment can also be basically manufactured by the same manufacturing method as that of the first embodiment described above.
- the array substrate 20A of the present embodiment can also set the interval between the pixel electrodes 25 (25A, 25B) adjacent to each other with the capacitor wiring 126 interposed therebetween.
- the array substrate 20A of this embodiment can form the raised portion 30A together with the TFT 24 using the same manufacturing process. Therefore, the array substrate 20 ⁇ / b> A having the raised portion 30 ⁇ / b> A can be efficiently manufactured using the conventional manufacturing equipment without increasing the manufacturing process.
- the raised portion 30A formed on the array substrate 20A of the present embodiment is made of the same material as the TFT 24 (the semiconductor film 124 and the conductive film 31).
- Embodiment 3 of the present invention will be described with reference to FIGS. 16 and 17.
- an active matrix substrate (array substrate) used for a liquid crystal panel constituting the liquid crystal display device 10 is illustrated.
- FIG. 16 is a plan view showing the outer edge of the pixel electrode in the array substrate of the third embodiment. 17 is a cross-sectional view of the array substrate shown in FIG. 16 taken along the line CC.
- the basic structure of the array substrate 20B of this embodiment is the same as that of the first embodiment. However, the raised portion 30B in the array substrate 20B of the present embodiment is different in shape from that of the first embodiment (or 2).
- the raised portion 30 ⁇ / b> B of the present embodiment has a structure extending linearly along the wiring direction of the capacitor wiring 126, as in the first embodiment, but both end portions 130 and 131 thereof. Is set lower than the height of the intermediate portion 132 which is a portion sandwiched between them.
- the two end portions 130 and 131 are made of only the semiconductor film 124, and the intermediate portion 132 is made of the semiconductor film 124 and the conductive film 31 (31 a and 31 b).
- the raised portion 30B has such a shape, the shape of the protruding portion 129A formed on the second insulating film 29 covering the upper side also follows the shape of the raised portion 30B. That is, both ends of the ridge portion 129A have a low height, and a portion sandwiched between them is higher than the both ends.
- the surface of the ridge portion 129A corresponding to the intermediate portion 132 is flat.
- a groove (distance D) is formed for separating the adjacent pixel electrodes 25, 25 from each other. It becomes easy to do.
- an unnecessary portion of the transparent conductive film (for example, a portion corresponding to the groove) needs to be removed together with a solvent. If the height of both ends of the ridge portion 129A is low as in this embodiment, the both ends of the outer edge 125 of the pixel electrode 25 are inclined so that the transparent conductive film in the portion corresponding to the groove is formed. It becomes easy to be discharged together with the solvent. Then, the transparent conductive film remains without being removed between the pixel electrodes 25 and 25 (so-called film residue) is suppressed.
- FIG. 18 is a plan view showing the outer edge of the pixel electrode in the array substrate of the fourth embodiment.
- the basic structure of the array substrate 20C of this embodiment is the same as that of the first embodiment.
- the raised portion 30C in the array substrate 20C of the present embodiment is different in shape from that of the first embodiment.
- the raised portion 30 ⁇ / b> C of the present embodiment has a structure extending linearly along the wiring direction of the capacitor wiring 126, as in the first embodiment, but both ends 130 ⁇ / b> A and 131 ⁇ / b> A thereof. Is set to be narrower than the line width of the intermediate portion 132A which is a portion sandwiched between them.
- the raised portion 30C is made of the same semiconductor film 124 as that used for the TFT 24, and has a uniform thickness.
- the raised portion 30C of the present embodiment is patterned to have such a shape in the manufacturing process.
- the shape of the protruding portion 129B formed on the second insulating film 29 covering the upper side thereof also follows the shape of the raised portion 30C.
- both end portions of the ridge portion 129B become gentle.
- a groove distance D
- the portion of the transparent conductive film corresponding to the groove is easily discharged together with the solvent. Therefore, the transparent conductive film remains without being removed between the pixel electrodes 25 and 25 (so-called film residue) is suppressed. In addition, the solvent can easily enter the portion corresponding to the groove (the gap between the patterned photoresist layers formed on the transparent conductive film).
- Embodiment 5 of the present invention will be described with reference to FIG.
- an active matrix substrate (array substrate) used for a liquid crystal panel constituting the liquid crystal display device 10 is illustrated.
- FIG. 19 is a plan view showing the outer edge of the pixel electrode in the array substrate of the fifth embodiment.
- the basic structure of the array substrate 20D of this embodiment is the same as that of the first embodiment.
- the shape of the outer edge 125 (125C, 125D) of the pixel electrode 25 (25C, 25D) in the array substrate 20D of the present embodiment is different from that of the first embodiment.
- the outer edges 125 (125C, 125D) of the pixel electrodes 25 (25C, 25D) in the array substrate 20D of the present embodiment run only on the protruding portion 129 at the center portion. . And both ends of the outer edge 125 (125C, 125D) are notched. That is, the outer edge 125 (125C, 125D) of the pixel electrode 25 (25C, 25D) has a strip shape extending along the capacitor wiring 126, and has notches at both ends of the strip-shaped end portion.
- the pixel electrode 25 (25C, 25D) is set so that the length in the source wiring direction is shorter at the both end portions than at the central portion when the array substrate 20D is viewed in plan. Therefore, large gaps 40 and 40 are formed between the pixel electrodes 25 (25C and 25D) sandwiched between the notched portions.
- the transparent conductive film is wet-etched and is adjacent when patterning the pixel electrode 25 (25C, 25D). It is possible to suppress the occurrence of film residue in the groove (distance D) for separating the pixel electrodes 25 and 25 from each other. That is, since there are large gaps 40 and 40 before and after the groove (interval D) between the pixel electrodes 25 (25C and 25D), the transparent conductive film in the portion corresponding to the groove during wet etching together with the solvent. It is easy to be discharged. In addition, the solvent can easily enter the portion corresponding to the groove (the gap between the patterned photoresist layers formed on the transparent conductive film).
- FIG. 20 is a plan view showing the outer edge of the pixel electrode in the array substrate of the sixth embodiment.
- the basic structure of the array substrate 20E of this embodiment is the same as that of the first embodiment.
- the shape of the outer edge 125 (125E, 125F) of the pixel electrode 25 (25E, 25F) in the array substrate 20E of the present embodiment is different from that of the first embodiment.
- both ends of the outer edge 125 (125E, 125F) of the pixel electrode 25 (25E, 25F) in the array substrate 20E of the present embodiment are notched in a tapered shape. That is, the outer edge 125 (125E, 125F) of the pixel electrode 25 (25E, 25F) has a strip shape extending along the capacitor wiring 126, and has notches at both ends of the strip-shaped end portion. Therefore, large gaps 40A and 40A are formed between the pixel electrodes 25 (25E and 25F) sandwiched between the notched portions.
- the transparent conductive film is wet-etched and is adjacent when the pixel electrode 25 (25E, 25F) is patterned. It is possible to suppress the occurrence of film residue in the groove (distance D) for separating the pixel electrodes 25 and 25 from each other.
- the portion of the transparent conductive film corresponding to the groove during wet etching together with the solvent. It is easy to be discharged.
- the solvent can easily enter the portion corresponding to the groove (the gap between the patterned photoresist layers formed on the transparent conductive film).
- FIG. 21 is a plan view showing the outer edge of the pixel electrode in the array substrate of the seventh embodiment.
- the basic structure of the array substrate 20F of this embodiment is the same as that of the first embodiment.
- the shape of the outer edge 125 (125G, 125H) of the pixel electrode 25 (25G, 25H) in the array substrate 20F of the present embodiment is different from that of the first embodiment.
- the outer edges 125 (125G, 125H) of the pixel electrodes 25 (25G, 25H) in the array substrate 20F of the present embodiment are rounded at both ends (so-called R shape). It is cut out. That is, the outer edge 125 (125G, 125H) of the pixel electrode 25 (25G, 25H) has a strip shape extending along the capacitor wiring 126, and has notches at both ends of the strip-shaped end portion. Therefore, large gaps 40B and 40B are formed between the pixel electrodes 25 (25G and 25H) sandwiched between the notched portions.
- the transparent conductive film is wet-etched and patterned when the pixel electrode 25 (25G, 25H) is patterned. It is possible to suppress the occurrence of film residue in the groove (distance D) for separating the pixel electrodes 25 and 25 from each other. That is, since there are large gaps 40B and 40B before and after the groove (distance D) between the pixel electrodes 25 (25G and 25H), the transparent conductive film in the portion corresponding to the groove during wet etching together with the solvent. It is easy to be discharged. In addition, the solvent can easily enter the portion corresponding to the groove (the gap between the patterned photoresist layers formed on the transparent conductive film).
- the raised portion is formed from a semiconductor film used in a TFT or a laminate of a semiconductor film and a conductive film.
- a semiconductor film used in a TFT or a laminate of a semiconductor film and a conductive film.
- separately prepared insulation You may form using a material etc.
- the raised portion is arranged at the center of the capacitor wiring.
- the raised portion is not arranged at the center of the capacitor wiring as long as the object of the present invention can be achieved. Also good.
- the raised portion a continuous portion is used along the wiring direction of the capacitor wiring in each pixel.
- the raised part may be divided in the middle.
- the outer edge shapes of the adjacent pixel electrodes are the same.
- the outer edges of the pixel electrodes are mutually connected as long as the object of the present invention can be achieved.
- the shape may be different.
- the raised portion may be provided so as to correspond to all the pixels, or may be provided for some of the pixels as necessary.
- the liquid crystal display device performs color display, but the present invention can also be applied to a liquid crystal display device that performs black and white display.
- the television receiver provided with the tuner is exemplified, but the present invention can also be applied to a display device not provided with the tuner.
- SYMBOLS 10 Liquid crystal display device (display device), 11 ... Liquid crystal panel (display panel), 12 ... Illuminating device, 13 ... Bezel, 14 ... Chassis, 16 ... Optical member, 17 ... Frame, 18 ... Cold-cathode tube (light source), DESCRIPTION OF SYMBOLS 20 ... Array substrate (active matrix substrate), 21 ... Counter substrate, 24 ... TFT, 24a ... Source electrode, 24b ... Drain electrode, 25 ... Pixel electrode, 125 ... Outer edge of pixel electrode, 26 ... Gate wiring, 126 ... Capacitance wiring , 27 ... Source wiring, 30 ... Raised part, 129 ... Projection part, 124 ... Semiconductor film
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本発明の前記基板20は、互いに交差する複数のゲート配線26及びソース配線27によって区画された領域に画素電極25を形成してなり、ゲート配線26に並列して配され、画素電極25との間で容量を形成する容量配線126を備える。容量配線126は、隣り合う画素電極25,25の外縁125,125に重畳する形で配されるとともに、容量配線126上には、容量配線126を覆う第1絶縁膜と、第1絶縁膜上に形成される線状の嵩上げ部30と、嵩上げ部30を覆いかつ嵩上げ部30に倣って盛り上がる凸条部129を備える第2絶縁膜とが形成される。画素電極25は、第2絶縁膜上であって、外縁125が凸条部129に乗り上がる形で形成されている。
Description
本発明は、アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置に関する。
液晶表示装置に用いられる液晶パネル(表示パネルの一種)は、互いに向かい合うように配置される一対の基板と、これらの基板間で挟まれた液晶層等からなる。これらの基板のうち、一方の基板は、表面に複数個の薄膜トランジスタ及び画素電極がマトリクス状に配設されたアクティブマトリクス基板からなる。
アクティブマトリクス基板上の薄膜トランジスタ及び画素電極は、液晶パネルの各画素に対応するように割り当てられる。各画素における薄膜トランジスタ及び画素電極は、互いに交差するようにアクティブマトリクス基板上に配設されている複数本のゲート配線及びソース配線等によって区画されている。
ところで、画素電極の一部は、アクティブマトリクス基板を平面視した際に、ゲート配線(又は容量配線)の一部と、絶縁膜(層間絶縁膜)等を介して重畳するような形になっている。このように画素電極の一部を配置することによって、画素電極とゲート配線との間で容量を形成している(例えば、特許文献1参照)。各画素の容量を確保する観点からは、画素電極が前記ゲート配線と多く重なることが好ましい。
(発明が解決しようとする課題)
しかしながら、アクティブマトリクス基板における各画素電極の外縁を、前記ゲート配線と多く重ねようとすると、ゲート配線を挟んで隣り合った画素電極同士が近付き過ぎて、互いに電気的に接続し、所謂、リークが発生する虞がある。リークが発生すると、それらの画素は2個連続した表示不良(例えば、輝点)となり、問題となっている。
しかしながら、アクティブマトリクス基板における各画素電極の外縁を、前記ゲート配線と多く重ねようとすると、ゲート配線を挟んで隣り合った画素電極同士が近付き過ぎて、互いに電気的に接続し、所謂、リークが発生する虞がある。リークが発生すると、それらの画素は2個連続した表示不良(例えば、輝点)となり、問題となっている。
本発明の目的は、容量配線を挟んで隣り合った画素電極同士の間隔を狭く設定することが可能なアクティブマトリクス基板と、その基板を備えた表示パネルと、その表示パネルを備えた表示装置、及びその表示装置を備えたテレビ受信装置を提供することである。
(課題を解決するための手段)
本発明に係るアクティブマトリクス基板は、互いに交差する複数のゲート配線及びソース配線によって区画された領域に画素電極を形成してなるアクティブマトリクス基板であって、前記ゲート配線に並列して配され、前記画素電極との間で容量を形成する容量配線を備え、前記容量配線は、隣り合う前記画素電極の外縁に重畳する形で配されるとともに、前記容量配線上には、当該容量配線を覆う第1絶縁膜と、前記第1絶縁膜上に形成され、前記容量配線よりも線幅が狭く、前記容量配線に沿うように形成された線状の嵩上げ部と、前記嵩上げ部を覆う絶縁膜であって、前記嵩上げ部に倣って盛り上がる凸条部を備える第2絶縁膜と、が形成され、前記画素電極は、前記第2絶縁膜上であって、隣り合う当該画素電極の外縁がそれぞれ前記凸条部に乗り上がる形で形成されていることを特徴とする。
本発明に係るアクティブマトリクス基板は、互いに交差する複数のゲート配線及びソース配線によって区画された領域に画素電極を形成してなるアクティブマトリクス基板であって、前記ゲート配線に並列して配され、前記画素電極との間で容量を形成する容量配線を備え、前記容量配線は、隣り合う前記画素電極の外縁に重畳する形で配されるとともに、前記容量配線上には、当該容量配線を覆う第1絶縁膜と、前記第1絶縁膜上に形成され、前記容量配線よりも線幅が狭く、前記容量配線に沿うように形成された線状の嵩上げ部と、前記嵩上げ部を覆う絶縁膜であって、前記嵩上げ部に倣って盛り上がる凸条部を備える第2絶縁膜と、が形成され、前記画素電極は、前記第2絶縁膜上であって、隣り合う当該画素電極の外縁がそれぞれ前記凸条部に乗り上がる形で形成されていることを特徴とする。
前記アクティブマトリクス基板において、前記嵩上げ部が、2つの端部と、それらで挟まれた中間部とからなり、前記端部における高さが、前記中間部の高さよりも低く設定されてもよい。
前記アクティブマトリクス基板において、前記嵩上げ部が、2つ端部と、それらで挟まれた中間部とからなり、前記端部における線幅が、前記中間部における線幅よりも狭く設定されてもよい。
前記アクティブマトリクス基板において、前記嵩上げ部が、半導体膜からなることが好ましい。
前記アクティブマトリクス基板において、前記嵩上げ部が、半導体膜からなる下層部と、その上に形成され前記ソース配線と同じ材料からなる上層部とからなることが好ましい。
前記アクティブマトリクス基板において、前記画素電極の端部が、前記容量配線に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有することが好ましい。
本発明に係る表示パネルは、前記アクティブマトリクス基板を備える。
本発明に係る表示装置は、照明装置と、前記照明装置からの光を利用して表示を行う前記表示パネルとを備える。
本発明に係るテレビ受信装置は、前記表示装置を備える。
(発明の効果)
本発明によれば、容量配線を挟んで隣り合った画素電極同士の間隔を狭く設定することが可能なアクティブマトリクス基板と、その基板を備えた表示パネルと、その表示パネルを備えた表示装置、及びその表示装置を備えたテレビ受信装置を提供できる。
本発明によれば、容量配線を挟んで隣り合った画素電極同士の間隔を狭く設定することが可能なアクティブマトリクス基板と、その基板を備えた表示パネルと、その表示パネルを備えた表示装置、及びその表示装置を備えたテレビ受信装置を提供できる。
<実施形態1>
本発明の実施形態1を、図1ないし図13によって説明する。本実施形態では、液晶表示装置10を構成する液晶パネルに備えられるアクティブマトリクス基板について例示する。なお、図2に示される上側を表側とし、下側を裏側とする。
本発明の実施形態1を、図1ないし図13によって説明する。本実施形態では、液晶表示装置10を構成する液晶パネルに備えられるアクティブマトリクス基板について例示する。なお、図2に示される上側を表側とし、下側を裏側とする。
図1は、実施形態1に係るテレビ受信装置の概略構成を示す分解斜視図である。図2は、液晶表示装置の断面構成を概略的に示す断面図である。図1に示されるように、テレビ受信装置TVは、液晶表示装置(表示装置)10と、この液晶表示装置10を挟むようにして収容する表裏両キャビネットCa、Cbと、電源Pと、チューナーTと、スタンドSとを備えている。液晶表示装置10は、全体として横長の四角形をなし、図2に示されるように、表示パネルである液晶パネル11と、外部光源であるバックライト装置(照明装置)12とを備え、これらがベゼル13等により一体的に保持されるように構成されている。
バックライト装置12は、液晶パネル11の背面直下に光源が配置されるように構成されており、所謂、直下型である。バックライト装置12は、表側(光出射側、液晶パネル11側)に開口したシャーシ14と、このシャーシ14内に敷設される反射シート(反射部材)15と、シャーシ14の開口部分に取り付けられる光学部材16と、光学部材16を固定するためのフレーム17と、シャーシ14内に並列した状態で収容される複数本の冷陰極管(光源)18と、冷陰極管18の端部を遮光するとともに自身が光反射性を備えているランプホルダ(不図示)と、を有して構成されている。
液晶パネル11は、主として、透光性のアレイ基板(アクティブマトリクス基板)20と、このアレイ基板20と対向するように配置される透光性の対向基板(カラーフィルタ基板)21と、これらの間に封入される液晶層とを備える。この液晶層には、電界印加に伴って光学特性が変化する物質である液晶材料が含まれている。アレイ基板20は、液晶パネル11の裏側(バックライト装置12側)に配され、対向基板21は、その裏側(光出射側)に配される。なお、両基板20,21の外面側には、表裏一対の偏光板23,23がそれぞれ貼り付けられている。
ここで、アレイ基板20について説明する。図3は、液晶パネルを構成するアレイ基板の画素構成を概略的に示す平面図である。アレイ基板20は、透明なガラス基板(以下、透明基板)と、この内面側(液晶層側、対向基板との対向面側)にマトリクス状に配設されている複数個の薄膜トランジスタ(以下、TFT)24及び画素電極25等を備えている。TFT24はスイッチング素子として利用され、このTFT24に対して画素電極25が電気的に接続されている。TFT24は、半導体素子からなり、アモルファスシリコン(a-Si)等からなる半導体膜124を含む。画素電極25は、例えば、ITO(インジウム錫酸化物)等の透明導電膜からなる。
TFT24及び画素電極25は、1つの画素に対して、それぞれ1つずつ割り当てられている。そして各画素に割り当てられている画素電極25は、透明基板の内面側に形成されているゲート配線26、容量配線126及びソース配線27によって区画されている。ゲート配線26は、各画素のTFT24に対して走査信号を供給し、容量配線126は、各画素に対して容量を形成するための電気信号を供給し、ソース配線27は、各画素に対して画像信号を供給する。これらの配線26,126,27は、いずれも導電材料からなる。
ゲート配線26は、互いに平行に並ぶように透明基板の内面側に複数本形成されている。そして、容量配線126は、隣り合ったゲート配線26,26の間に配されるように、透明基板の内面側に複数本形成されている。また、ソース配線27は、ゲート配線26及び容量配線126に対してそれぞれ交差するように、透明基板の内面側に複数本形成されている。
各画素に割り当てられているTFT24は、後述する第1絶縁膜を介してゲート配線26と対向するように設けられている。また、TFT24はソース電極24a及びドレイン電極24bを備えており、ソース電極24aはソース配線27と接続され、ドレイン電極24bは、画素電極25と接続されている。
例えば、図3に示される画素電極25(25A)は、互いに平行に並んだゲート配線26及び容量配線126と、これらと交差するように形成されている2本のソース配線27,27とで囲まれている。図3に示されるように、本実施形態の画素電極25は、平面視した際の形状が、全体として矩形状であり、画素電極25の外縁のうち、1つの辺に対応する部分125(125A)が、後述する第1絶縁膜等を介して容量配線126と重なるように配置されている。
また、上述した画素電極25Aに対して容量配線126を挟んで隣接する他の画素電極25Bについても、その外縁125(125B)が、容量配線126と重なるように配置されている。
図4は、図3に示されるアレイ基板のA-A断面図である。図4に示されるように、アレイ基板20は、透明基板120上に容量配線126が形成されており、その容量配線126を覆うように透明基板120上に第1絶縁膜28が形成されている。第1絶縁膜28のうち、容量配線126を覆う部分の上に、嵩上げ部30が設けられている。この嵩上げ部30は、後述するようにTFT24に用いられる半導体膜と同じ材料からなり、容量配線126の配線方向に沿って延びた線状の突起物からなる。なお、嵩上げ部30の幅(線幅)は、容量配線126の線幅よりも狭くなるように設定されている。
図3に示されるように、嵩上げ部30等を覆うように、第2絶縁膜(層間絶縁膜)29が形成される。第2絶縁膜29のうち、嵩上げ部30を覆う部分は、嵩上げ部30によって下側から突き上げられており、その表面が盛り上がっている。この盛り上がった部分は、嵩上げ部30と同様、容量配線126の配線方向に沿って延びた形状を有し、本明細書では、特にこの部分を、凸条部129と称する。なお、本実施形態の凸条部129は、容量配線126の中央に配置されている。
また、図3に示されるように、画素電極25(25A,25B)の外縁125(125A,125B)は、それぞれ凸条部129に乗り上がっている。画素電極25Aの外縁125Aと、それと隣接する画素電極25Bの外縁125Bとが、凸条部129上で間隔(隙間)Dを保ちつつ互いに向かい合っている。画素電極25の外縁125は、第2絶縁膜29等を介して容量配線126と対向するように設けられている。つまり、アレイ基板20を平面視した際に、画素電極25の外縁125は、容量配線126と重畳する形となっている。
なお、アレイ基板20の端部には、ゲート配線26から引き回された端子部と、ソース配線27から引き回された端子部と、容量配線126から引き回された端子部とがそれぞれ設けられており、これらの各端子部には、外部回路から信号が入力され、それによって各画素のTFT24の駆動が制御される。また、アレイ基板20の内面側には、液晶層中の液晶分子を配向させるための配向膜が形成されている。
次いで、対向基板21について説明する。対向基板21は、透明なガラス基板上に、複数個のカラーフィルタがマトリクス状に配設されている。これらのカラーフィルタは、アレイ基板20上の各画素電極25と対向するように設けられており、格子状のブラックマトリクス(遮光部)によって区画されている。このブラックマトリクスは、アレイ基板20上のゲート配線26、容量配線126及びソース配線27と対向するように設けられている。なお、対向基板21の内面側にも、液晶層中の液晶分子を配向させるための配向膜が形成されている。
ここで、アレイ基板20の製造工程を説明する。本実施形態のアレイ基板20は、その製造過程で、合計4枚のフォトマスクが利用される。具体的には、第1のフォトマスクを利用して、パターニングされたゲート配線26及び容量配線126が形成され、第2のフォトマスクを利用して、パターニングされたソース電極24a、ドレイン電極24b、ソース配線27、半導体膜124及び嵩上げ部30が形成され、第3のフォトマスクを利用して、パターニングされた第2絶縁膜29が形成され、第4のフォトマスクを利用して、パターニングされた画素電極25が形成される。
本実施形態では、第2のフォトマスクとして、露光量を領域毎に異ならせることが可能な半透過膜を含んだハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクが利用される。以下、具体的に各製造工程を図5ないし図13を参照しつつ説明する。なお、図5ないし図13には、図3に示されるアレイ基板20のB-B断面に対応する部分が示されている。
図5は、透明基板上にゲート配線及び容量配線を形成する工程を示す図である。先ず、アレイ基板20の土台部分となる透明基板120の表面が洗浄される。その後、乾燥させた透明基板120の表面上に、所定の厚みを持った金属膜が形成される。この金属膜は、例えば、スパッタリング法を利用して形成される。金属膜としては、例えば、アルミニウム(Al)、クロム(Cr)、タンタル(Ta)、チタン(Ti)、又は銅(Cu)等からなる単体(単層)の金属膜、又はこれらに金属窒化物を積層した積層物等からなる。
次いで、前記金属膜上にフォトレジストを塗布し、その金属膜の全面にフォトレジスト層(第1フォトレジスト層)を形成する。その後、そのフォトレジスト層に対して、第1のフォトマスクを介して露光する。なお、第1のフォトマスクには、光透過部及び遮光部からなる第1パターンが形成されている。露光後のフォトレジスト層を、現像液を利用して現像すると、そのフォトレジスト層には、前記第1パターンに基づくパターンが形成される。そして、そのパターンが形成されたフォトレジスト層をマスクとして、前記金属膜をエッチング(例えば、ウェットエッチング又はドライエッチング)する。すると、図5に示されるように、透明基板120上に、それぞれパターニングされたゲート配線26と容量配線126とが形成される。
図6は、透明基板上に、第1絶縁膜、半導体膜及び導電膜を形成する工程を示す図である。図6に示されるように、ゲート配線26及び容量配線126が形成された透明基板120上に、第1絶縁膜28と、半導体膜124と、導電膜31とがこの順で積層される。これらのうち、導電膜31は、二層構造であり、ドーピング半導体膜からなる下層側の第1導電膜31aと、金属膜からなる上層側の第2導電膜31bとからなる。
第1絶縁膜28は、所謂、ゲート絶縁膜からなり、ゲート配線26及び容量配線126を覆うように透明基板120上に形成される。第1絶縁膜28は、例えば、プラズマCVD法等のCVD法(化学気相成長法)を利用して形成される。第1絶縁膜28は、例えば、窒化シリコン(SiNx)、酸化シリコン(SiOx)等からなる。半導体膜124は、例えば、プラズマCVD法等のCVD法を利用して形成される。半導体膜124は、例えば、アモルファスシリコン(a-Si)等からなる。
第1導電膜31aは、例えば、スパッタリング法を利用して形成される。第1導電膜31aは、例えば、リン(P)等のn型不純物が高濃度でドーピングされたアモルファスシリコン(n+Si)等からなる。第2導電膜31bは、例えば、スパッタリング法を利用して形成される。第2導電膜31bは、例えば、アルミニウム(Al)、クロム(Cr)、タンタル(Ta)、チタン(Ti)、又は銅(Cu)等からなる単体(単層)の金属膜、又はこれらに金属窒化物を積層した積層物等からなる。
次いで、第2導電膜31b上にフォトレジストを塗布し、その第2導電膜31bの全面にフォトレジスト層(第2フォトレジスト層)を形成する。その後、そのフォトレジスト層に対して、第2のフォトマスクを介して露光する。なお、第2のフォトマスクは、上述したようにハーフトーンマスク、又はグレートーンマスクからなる。そして、この第2のフォトマスクには、光透過部、この光透過部よりも光透過量が少ない半透過部、及び遮光部からなる第2パターンが形成されている。露光後のフォトレジスト層を、現像液を利用して現像すると、そのフォトレジスト層には、前記第2パターンに基づくパターンが形成される。
図7は、第2導電膜上に、パターニングされたフォトレジスト層を形成する工程を示す図である。図7に示されるように、フォトレジスト層32は、最も厚みがある部分32aと、その部分32aよりも厚みが少ない部分32b,32cを含んでいる。本実施形態においては、フォトレジスト層32の前記部分32bと、前記部分32cとは共に同じ厚みになるように設定されている。例えば、フォトレジストがポジ型の場合、最も厚みがある部分32aは、露光時に第2のフォトマスクの遮光部に対応し、前記部分32b及び部分32cは半透過部に対応する。そして、第2導電膜31b上にフォトレジスト層32が形成されていない部分は、第2のフォトマスクの光透過部に対応する。
なお、フォトレジスト層32の前記部分32aは、ソース電極及びドレイン電極に対応し、前記部分32bは、ソース電極とドレイン電極との間に形成されるTFT24の開口領域に対応し、前記部分32cは、嵩上げ部に対応する。
次いで、パターニングされたフォトレジスト層32をマスクとして、導電膜31及び半導体膜124に対して、二段階でエッチングを行う。先ず、導電膜31の上層側にある第2導電膜31bに対して、ウェットエッチングを行う。図8は、第2導電膜をウェットエッチングする工程を示す図である。図8に示されるように、フォトレジスト層32で覆われていない部分の第2導電膜31b(図7参照)はウェットエッチングにより除去され、フォトレジスト層32で覆われている部分の第2導電膜31bは、ウェットエッチング後も残存する。
続いて、フォトレジスト層32をマスクとして、第1導電膜31a及び半導体膜124に対して、ドライエッチングを行う。図9は、第1導電膜及び半導体膜をドライエッチングする工程を示す図である。図9に示されるように、フォトレジスト層32で覆われていない部分の第1導電膜31a及び半導体膜124(図8参照)はドライエッチングにより除去され、フォトレジスト層32で覆われている部分の第1導電膜31a及び半導体膜124は、ドライエッチング後も残存する。
上記のように、フォトレジスト層32を利用して二段階でエッチングを行った後、そのフォトレジスト層32に対してアッシングを行う。このアッシングによって、フォトレジスト層32のうち、厚みが少ない部分32b及び部分32cが除去される。アッシングとしては、例えば、酸素プラズマが利用される。図10は、フォトレジスト層に対してアッシングを行う工程を示す図である。図10に示されるように、フォトレジスト層32のうち、厚みが少ない部分32b及び部分32c(図9参照)が削られて、除去される。そして、フォトレジスト層32の部分32aは、アッシングによって削られて厚みが少なくなっている。
次いで、アッシング後のフォトレジスト層32をマスクとして、導電膜31及び半導体膜124に対して、二段階でエッチングを行う。先ず、導電膜31の上層側である第2導電膜31bに対して、ウェットエッチングを行う。図11は、開口領域及び嵩上げ部に対応する部分の第2導電膜をウェットエッチングする工程を示す図である。図11に示されるように、フォトマスク層32で覆われていない開口領域33に対応する部分の第2導電膜31bは、ウェットエッチングによって除去される。そして、容量配線126の上側に設けられている部分の第2導電膜31bも、ウェットエッチングによって除去される。この部分は嵩上げ部が最終的に形成される位置に対応している。なお、フォトマスク層32で覆われている部分の第2導電膜31bはウェットエッチング後も残存する。
続いて、フォトレジスト層32をマスクとして、第1導電膜31a及び半導体膜124に対して、ドライエッチングを行う。図12は、開口領域及び嵩上げ部に対応する部分の第1導電膜及び半導体膜をドライエッチングする工程を示す図である。図12に示されるように、フォトレジスト層32で覆われていない開口領域33に対応する部分の第1導電膜31aは、ドライエッチングにより除去される。また、開口領域33に対応する部分の半導体膜124は、ドライエッチングによって表面が僅かに削られて厚みがその削られた分だけ少なくなる。また、容量配線126の上側に設けられている嵩上げ部に対応する部分の第1導電膜31a及び半導体膜124も、開口領域33に対応する部分と同様、第1導電膜31aは除去され、そして半導体膜124の表面が僅かに削られる。なお、フォトマスク層32で覆われている部分の第1導電膜31a及び半導体膜124は、ドライエッチング後も残存する。
その後、フォトレジスト層32に対して、酸素プラズマ等を利用してアッシングすることによって、第2導電膜31b上からフォトレジスト層32が除去される。図13は、第2導電膜上のフォトレジスト層をアッシングする工程を示す図である。図13に示されるように、アッシングによって第2導電膜31b上からフォトレジスト層32が除去される。すると、図13に示されるように、容量配線126の上側に半導体膜124からなる嵩上げ部30が形成される。そして、ゲート配線26の上側には、TFT24が形成される。そして、このTFT24には、半導体膜124上に形成されている第1導電膜31a及び第2導電膜31bからなるソース電極24aと、同じく第1導電膜31a及び第2導電膜31bからなるドレイン電極24bとが設けられている。
上記のように、TFT24及び嵩上げ部30を形成した後、アレイ基板20上に、所定の厚みを持った第2絶縁膜(層間絶縁膜)を形成する。第2絶縁膜は、例えば、プラズマCVD法によって形成される。第2絶縁膜は、例えば、窒化シリコン(SiNx)等の無機材料、アクリル系樹脂材料等からなる。更にその第2絶縁膜上にフォトレジストが塗布される。そしてその第2絶縁膜の全面にフォトレジスト層(第3フォトレジスト層)が形成される。
その後、このフォトレジスト層に対して、第3のフォトマスクを介して露光する。なお、第3のフォトマスクには、光透過部及び遮光部からなる第3パターンが形成されている。露光後のフォトレジスト層を、現像液を利用して現像すると、そのフォトレジスト層には、前記第3パターンに基づくパターンが形成される。そして、そのパターンが形成されたフォトレジスト層をマスクとして、前記第2絶縁膜をエッチング(ウェットエッチング又はドライエッチング)し、その後、そのフォトレジスト層をアッシングして除去する。すると、第2絶縁膜は、パターニングされて、その第2絶縁膜には、画素電極がドレイン電極と接続するために利用されるコンタクトホール65(図3参照)等が形成される。
続いて、アレイ基板20上に、所定の厚みを持った透明導電膜が形成される。透明導電膜は、例えば、スパッタリング法によって形成できる。透明導電膜は、例えば、ITOからなる。透明導電膜は、パターニングされた前記第2絶縁膜を覆うように形成される。その後、透明導電膜上にフォトレジストを塗布して、その全面にフォトレジスト層(第4フォトレジスト層)を形成する。そして、このフォトレジスト層に対して、第4のフォトマスクを介して露光する。なお、第4のフォトマスクには、光透過部及び遮光部からなる第4パターンが形成されている。露光後のフォトレジスト層を、現像液を利用して現像すると、そのフォトレジスト層には、前記4パターンに基づくパターンが形成される。更に、そのパターンが形成されたフォトレジスト層をマスクとして、前記透明導電膜をエッチング(ウェットエッチング又はドライエッチング)し、その後、そのフォトレジスト層をアッシングして除去する。すると、透明導電膜はパターニングされて、図3及び図4に示されるような形状の画素電極25が得られる。
以上のような製造工程を経て製造された本実施形態のアレイ基板20は、容量配線126を挟んで隣り合った画素電極25(25A,25B)の間隔を狭く設定することができる(図3及び図4参照)。以下、その理由を説明する。
本実施形態の場合、図3に示されるように、画素電極25(25A)の外縁125(125A)と、画素電極25(25B)の外縁125(125B)とは、なるべく容量配線126に対して多く重なるように、第2絶縁膜29上に設けられている。そしてそれらの先端部分は、凸条部129上で隙間Dを保ちつつ、乗り上がるように形成されている。
このように形成された画素電極25(25A,25B)の外縁125(125A,125B)は、凸条部129の縁に対して下側から上側に向かってせり上がるような状態になっている。初めに、このような状態で形成しておくと、画素電極25(25A,25B)の外縁125(125A,125B)は、時間の経過と共に、その自重等によって、乗り上がった状態から下側に若干、ずり落ちる。つまり画素電極25(25A,25B)の外縁125(125A,125B)同士は、時間の経過と共に、若干、互いに離れることになる。なお、画素電極25の外縁125が凸条部129からずれ落ちる程度は、極僅かであり、通常、画素電極25と容量配線126との間で形成される容量には、殆ど影響はない。
したがって、本実施形態のアレイ基板20は、容量配線126を挟んで隣り合った画素電極25(25A,25B)同士の間隔を狭く設定することが可能である。なお、本実施形態のアレイ基板20は、上述したように、嵩上げ部30を、TFT24と共に、同じ製造工程を用いて形成できる。そのため、製造工程を増加させることなく、これまでの製造設備を利用して、効率的に嵩上げ部30を有するアレイ基板20を製造できる。なお、本実施形態のアレイ基板20に形成される嵩上げ部30は、TFT24が有する半導体膜124と同じ材料からなり、導電材料(導電膜31)を含んでいない。
<実施形態2>
本発明の実施形態2を、図14及び図15を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。
本発明の実施形態2を、図14及び図15を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。
図14は、実施形態2のアレイ基板の断面図である。このアレイ基板20Aの基本的な構造は、実施形態1のものと同様である。図14に示されるアレイ基板20Aは、図4に示される実施形態1のアレイ基板20と同様、容量配線126付近のものである。図14に示されるように、本実施形態の嵩上げ部30Aは、実施形態1の場合と異なり、半導体膜124の上に、導電膜31が形成されたものからなる。つまり、嵩上げ部30Aの高さが、実施形態1のものよりも高くなるように設定されている。
このように、嵩上げ部30Aの材料として、半導体膜124と共に、ソース電極等の材料として利用される導電膜31を利用してもよい。図15は、実施形態2のアレイ基板の製造工程を示す図である。この図15に示される内容は、実施形態1の図8に示される内容に対応する。本実施形態の場合と、実施形態1の場合との違いは、嵩上げ部30Aに対応する部分に形成されるフォトレジスト層32の厚みが、本実施形態の場合の方が、実施形態1の場合よりも、多くなるように設定されていることである。図15において、嵩上げ部30Aに対応する位置に設けられる部分のフォトレジスト層32は、符号132cによって示されている。なお、フォトレジスト層32の厚みは、フォトレジスト層32に対する露光量を調節することによって、適宜、変更できる。
このように、嵩上げ部30Aに対応する個所のフォトレジスト層32の厚みを、多くすることによって、半導体膜124の上側に、導電膜31(31a,31b)を残すことができる。なお、本実施形態のアレイ基板20Aも、基本的に、上述した上記実施形態1と同様の製造方法によって製造できる。
本実施形態のアレイ基板20Aも、実施形態1と同様、容量配線126を挟んで隣り合った画素電極25(25A,25B)同士の間隔を狭く設定することが可能である。そして、本実施形態のアレイ基板20Aは、嵩上げ部30Aを、TFT24と共に、同じ製造工程を用いて形成できる。そのため、製造工程を増加させることなく、これまでの製造設備を利用して、効率的に嵩上げ部30Aを有するアレイ基板20Aを製造できる。また、本実施形態のアレイ基板20Aに形成される嵩上げ部30Aは、TFT24(半導体膜124及び導電膜31)と同じ材料からなる。
<実施形態3>
本発明の実施形態3を、図16及び図17を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。
本発明の実施形態3を、図16及び図17を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。
図16は、実施形態3のアレイ基板における画素電極の外縁を示す平面図である。図17は、図16に示されるアレイ基板のC-C断面図である。本実施形態のアレイ基板20Bにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Bにおける嵩上げ部30Bは、実施形態1(又は2)のものと形状が異なっている。
図17に示されるように、本実施形態の嵩上げ部30Bは、実施形態1のものと同様、容量配線126の配線方向に沿って線状に延びた構造であるものの、その両端部130,131の高さが、それらで挟まれた部分である中間部132の高さよりも、低く設定されている。2つの端部130,131は、半導体膜124のみからなり、中間部132は、半導体膜124及び導電膜31(31a,31b)からなる。嵩上げ部30Bがこのような形状であると、その上側を覆う第2絶縁膜29に形成される凸条部129Aの形状も、その嵩上げ部30Bの形状に倣ったものとなる。つまり、凸条部129Aの両端は、高さが低くなり、それらで挟まれた部分は、その両端よりも高くなっている。本実施形態の場合、中間部132に対応する部分の凸条部129Aの表面は、平坦になっている。
嵩上げ部30Bの形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極25をパターニングする際に、隣り合った画素電極25,25同士を隔てるための溝(間隔D)を形成し易くなる。ウェットエッチングの際に、不要な部分の透明導電膜(例えば、前記溝に相当する部分)は、溶剤と共に除去される必要がある。本実施形態のように、凸条部129Aの両端の高さが低くなっていると、画素電極25の外縁125における両端が下るように傾斜するため、前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなる。すると、画素電極25,25間で、透明導電膜が除去されずに残ること(所謂、膜残り)が抑制される。
<実施形態4>
本発明の実施形態4を、図18を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図18は、実施形態4のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Cにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Cにおける嵩上げ部30Cは、実施形態1のものと形状が異なっている。
本発明の実施形態4を、図18を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図18は、実施形態4のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Cにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Cにおける嵩上げ部30Cは、実施形態1のものと形状が異なっている。
図18に示されるように、本実施形態の嵩上げ部30Cは、実施形態1のものと同様、容量配線126の配線方向に沿って線状に延びた構造であるものの、その両端部130A,131Aの線幅が、それらで挟まれた部分である中間部132Aの線幅よりも、狭く設定されている。嵩上げ部30Cは、実施形態1と同様、TFT24に利用されるものと同様の半導体膜124からなり、厚みは均一である。本実施形態の嵩上げ部30Cは、その製造工程において、このような形状となるようにパターニングされる。
嵩上げ部30Cがこのような形状であると、その上側を覆う第2絶縁膜29に形成される凸条部129Bの形状も、その嵩上げ部30Cの形状に倣ったものとなる。この場合、凸条部129Bの両端部分がなだらかになる。すると、透明導電膜をウェットエッチングして、画素電極25をパターニングする際に、隣り合った画素電極25,25同士を隔てるための溝(間隔D)を形成し易くなる。上述したように、ウェットエッチングの際に、不要な部分の透明導電膜(例えば、前記溝に相当する部分)は、溶剤と共に除去される必要がある。本実施形態のように、凸条部129Bの両端の形状がなだらかになっていると、前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなる。そのため、画素電極25,25間で、透明導電膜が除去されずに残ること(所謂、膜残り)が抑制される。また、その前記溝に相当する部分(透明導電膜上に形成されているパターニングされたフォトレジスト層の隙間)に前記溶剤が浸入し易くもなっている。
<実施形態5>
本発明の実施形態5を、図19を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図19は、実施形態5のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Dにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Dにおける画素電極25(25C,25D)の外縁125(125C,125D)の形状が、実施形態1のものと異なっている。
本発明の実施形態5を、図19を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図19は、実施形態5のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Dにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Dにおける画素電極25(25C,25D)の外縁125(125C,125D)の形状が、実施形態1のものと異なっている。
図19に示されるように、本実施形態のアレイ基板20Dにおける画素電極25(25C,25D)の外縁125(125C,125D)は、その中央部分のみが、凸条部129上に乗り上がっている。そして外縁125(125C,125D)の両端部分は、切り欠かれている。つまり、画素電極25(25C,25D)の外縁125(125C,125D)は、容量配線126に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有している。そして、画素電極25(25C,25D)は、アレイ基板20Dを平面視した際に、ソース配線方向における長さが、前記中央部分よりも前記両端部分の方が短くなるように設定されている。そのため、この切り欠かれた部分で挟まれた画素電極25(25C、25D)の間には、大きな隙間40,40が形成される。
画素電極25(25C,25D)における外縁125(125C,125D)の形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極25(25C,25D)をパターニングする際に、隣り合った画素電極25,25同士を隔てるための溝(間隔D)に、膜残りが発生することを抑制できる。つまり、画素電極25(25C,25D)の間の溝(間隔D)の前後に、大きな隙間40,40があるため、ウェットエッチングの際に前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなっている。また、その前記溝に相当する部分(透明導電膜上に形成されているパターニングされたフォトレジスト層の隙間)に前記溶剤が浸入し易くもなっている。
<実施形態6>
本発明の実施形態6を、図20を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図20は、実施形態6のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Eにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Eにおける画素電極25(25E,25F)の外縁125(125E,125F)の形状が、実施形態1のものと異なっている。
本発明の実施形態6を、図20を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図20は、実施形態6のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Eにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Eにおける画素電極25(25E,25F)の外縁125(125E,125F)の形状が、実施形態1のものと異なっている。
図20に示されるように、本実施形態のアレイ基板20Eにおける画素電極25(25E,25F)の外縁125(125E,125F)は、両端部分が、テーパー状に切り欠かれている。つまり、画素電極25(25E,25F)の外縁125(125E,125F)は、容量配線126に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有している。そのため、この切り欠かれた部分で挟まれた画素電極25(25E、25F)の間には、大きな隙間40A,40Aが形成される。
画素電極25(25E,25F)における外縁125(125E,125F)の形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極25(25E,25F)をパターニングする際に、隣り合った画素電極25,25同士を隔てるための溝(間隔D)に、膜残りが発生することを抑制できる。つまり、画素電極25(25E,25F)の間の溝(間隔D)の前後に、大きな隙間40A,40Aがあるため、ウェットエッチングの際に前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなっている。また、その前記溝に相当する部分(透明導電膜上に形成されているパターニングされたフォトレジスト層の隙間)に前記溶剤が浸入し易くもなっている。
<実施形態7>
本発明の実施形態7を、図21を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図21は、実施形態7のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Fにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Fにおける画素電極25(25G,25H)の外縁125(125G,125H)の形状が、実施形態1のものと異なっている。
本発明の実施形態7を、図21を参照しつつ説明する。本実施形態では、上記実施形態1と同様、液晶表示装置10を構成する液晶パネルに用いられるアクティブマトリクス基板(アレイ基板)について例示する。図21は、実施形態7のアレイ基板における画素電極の外縁を示す平面図である。本実施形態のアレイ基板20Fにおける基本的な構造は、実施形態1のものと同様である。ただし、本実施形態のアレイ基板20Fにおける画素電極25(25G,25H)の外縁125(125G,125H)の形状が、実施形態1のものと異なっている。
図21に示されるように、本実施形態のアレイ基板20Fにおける画素電極25(25G,25H)の外縁125(125G,125H)は、両端部分が、丸みを帯びるように(所謂、R状に)切り欠かれている。つまり、画素電極25(25G,25H)の外縁125(125G,125H)は、容量配線126に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有している。そのため、この切り欠かれた部分で挟まれた画素電極25(25G、25H)の間には、大きな隙間40B,40Bが形成される。
画素電極25(25G,25H)における外縁125(125G,125H)の形状をこのように設定すると、透明導電膜をウェットエッチングして、画素電極25(25G,25H)をパターニングする際に、隣り合った画素電極25,25同士を隔てるための溝(間隔D)に、膜残りが発生することを抑制できる。つまり、画素電極25(25G,25H)の間の溝(間隔D)の前後に、大きな隙間40B,40Bがあるため、ウェットエッチングの際に前記溝に相当する部分の透明導電膜が、溶剤と共に排出され易くなっている。また、その前記溝に相当する部分(透明導電膜上に形成されているパターニングされたフォトレジスト層の隙間)に前記溶剤が浸入し易くもなっている。
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記実施形態では、嵩上げ部を、TFTで利用される半導体膜、又は半導体膜と導電膜との積層物から形成していたが、他の実施形態においては、例えば、別途用意した絶縁材料等を利用して、形成してもよい。
(2)上記実施形態では、嵩上げ部は、容量配線の中央に配置していたが、本発明の目的を達成できるのであれば、他の実施形態においては、容量配線の中央に配置しなくてもよい。
(3)上記実施形態では、嵩上げ部として、各画素において容量配線の配線方向に沿って一続きのものを使用していたが、本発明の目的を達成できるのであれば、他の実施形態においては、嵩上げ部が途中で分断されていてもよい。
(4)上記実施形態では、隣り合った画素電極の外縁形状は、共に同じであったが、本発明の目的を達成できるのであれば、他の実施形態においては、例えば、互いに画素電極の外縁形状が異なっていてもよい。
(5)嵩上げ部は、全ての画素に対応するように設けてもよいし、必要に応じて、一部の画素に対して設けてもよい。
(6)上記実施形態では、カラー表示する液晶表示装置であったが、白黒表示する液晶表示装置にも本発明は適用可能である。
(7)上記実施形態では、チューナーを備えたテレビ受信装置を例示したが、チューナーを備えていない表示装置にも本発明は適用可能である。
10…液晶表示装置(表示装置)、11…液晶パネル(表示パネル)、12…照明装置、13…ベゼル、14…シャーシ、16…光学部材、17…フレーム、18…冷陰極管(光源)、20…アレイ基板(アクティブマトリクス基板)、21…対向基板、24…TFT、24a…ソース電極、24b…ドレイン電極、25…画素電極、125…画素電極の外縁、26…ゲート配線、126…容量配線、27…ソース配線、30…嵩上げ部、129…凸条部、124…半導体膜
Claims (9)
- 互いに交差する複数のゲート配線及びソース配線によって区画された領域に画素電極を形成してなるアクティブマトリクス基板であって、
前記ゲート配線に並列して配され、前記画素電極との間で容量を形成する容量配線を備え、
前記容量配線は、隣り合う前記画素電極の外縁に重畳する形で配されるとともに、
前記容量配線上には、
当該容量配線を覆う第1絶縁膜と、
前記第1絶縁膜上に形成され、前記容量配線よりも線幅が狭く、前記容量配線に沿うように形成された線状の嵩上げ部と、
前記嵩上げ部を覆う絶縁膜であって、前記嵩上げ部に倣って盛り上がる凸条部を備える第2絶縁膜と、
が形成され、
前記画素電極は、前記第2絶縁膜上であって、隣り合う当該画素電極の外縁がそれぞれ前記凸条部に乗り上がる形で形成されていることを特徴とするアクティブマトリクス基板。 - 前記嵩上げ部が、2つの端部と、それらで挟まれた中間部とからなり、前記端部における高さが、前記中間部の高さよりも低く設定されている請求項1に記載のアクティブマトリクス基板。
- 前記嵩上げ部が、2つ端部と、それらで挟まれた中間部とからなり、前記端部における線幅が、前記中間部における線幅よりも狭く設定されている請求項1又は請求項2に記載のアクティブマトリクス基板。
- 前記嵩上げ部が、半導体膜からなる請求項1ないし請求項3のいずれか一項に記載のアクティブマトリクス基板。
- 前記嵩上げ部が、半導体膜からなる下層部と、その上に形成され前記ソース配線と同じ材料からなる上層部とからなる請求項1ないし請求項4のいずれか一項に記載のアクティブマトリクス基板。
- 前記画素電極の端部が、前記容量配線に沿って延びた帯状であり、その帯状の端部における両端に切り欠き部を有する請求項1ないし請求項5のいずれか一項に記載のアクティブマトリクス基板。
- 請求項1ないし請求項6のいずれか一項に記載のアクティブマトリクス基板を備える表示パネル。
- 照明装置と、
前記照明装置からの光を利用して表示を行う請求項7に記載の表示パネルとを備える表示装置。 - 請求項8に記載された表示装置を備えるテレビ受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/983,516 US8964151B2 (en) | 2011-02-16 | 2012-02-09 | Active matrix substrate, display panel, display device, and television reception device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-031222 | 2011-02-16 | ||
JP2011031222 | 2011-02-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2012111524A1 true WO2012111524A1 (ja) | 2012-08-23 |
Family
ID=46672449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2012/052958 WO2012111524A1 (ja) | 2011-02-16 | 2012-02-09 | アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8964151B2 (ja) |
WO (1) | WO2012111524A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111584426B (zh) * | 2020-05-14 | 2023-03-28 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板的制备方法、显示面板及显示装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11311803A (ja) * | 1998-02-09 | 1999-11-09 | Seiko Epson Corp | 電気光学パネル及び電子機器 |
JP2008287290A (ja) * | 2004-12-16 | 2008-11-27 | Sharp Corp | アクティブマトリクス基板、表示装置、液晶表示装置およびテレビジョン装置 |
JP2009098335A (ja) * | 2007-10-16 | 2009-05-07 | Sharp Corp | 薄膜トランジスタ基板及びその製造方法、並びに液晶表示装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3019047B2 (ja) | 1997-11-07 | 2000-03-13 | 日本電気株式会社 | アクティブマトリクス型tft素子アレイ |
-
2012
- 2012-02-09 WO PCT/JP2012/052958 patent/WO2012111524A1/ja active Application Filing
- 2012-02-09 US US13/983,516 patent/US8964151B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11311803A (ja) * | 1998-02-09 | 1999-11-09 | Seiko Epson Corp | 電気光学パネル及び電子機器 |
JP2008287290A (ja) * | 2004-12-16 | 2008-11-27 | Sharp Corp | アクティブマトリクス基板、表示装置、液晶表示装置およびテレビジョン装置 |
JP2009098335A (ja) * | 2007-10-16 | 2009-05-07 | Sharp Corp | 薄膜トランジスタ基板及びその製造方法、並びに液晶表示装置 |
Also Published As
Publication number | Publication date |
---|---|
US20130314616A1 (en) | 2013-11-28 |
US8964151B2 (en) | 2015-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8570475B2 (en) | Array substrate, liquid crystal panel and liquid crystal display | |
US20170160618A1 (en) | Liquid crystal panel, liquid crystal display device, and manufacturing method thereof | |
US7113234B2 (en) | Liquid crystal display without storage capacitance electrode lines | |
US9335600B2 (en) | Liquid crystal display device and method for fabricating the same | |
KR102334808B1 (ko) | 표시 패널 | |
JP5628302B2 (ja) | 半導体装置、アクティブマトリクス基板、及び表示装置 | |
KR101515382B1 (ko) | 박막 트랜지스터 표시판 | |
US8035108B2 (en) | Thin film transistor substrate, liquid crystal display panel including the same, and method of manufacturing liquid crystal display panel | |
US20080111138A1 (en) | Pixel structure and method for fabricating the same | |
US20130235279A1 (en) | Display device and television device | |
KR20130055622A (ko) | 화소 유닛, 어레이 기판, 액정 패널 및 어레이 기판의 제조 방법 | |
KR20130015737A (ko) | 액정표시장치 | |
WO2012090788A1 (ja) | 表示素子 | |
JP5026162B2 (ja) | 液晶表示装置 | |
KR101534421B1 (ko) | Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 | |
KR20130030975A (ko) | 액정표시장치 | |
KR20080021994A (ko) | 표시 패널 및 이의 제조 방법 | |
JP2000098367A (ja) | 液晶表示装置およびその製造方法 | |
KR101988926B1 (ko) | 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법 | |
WO2012111524A1 (ja) | アクティブマトリクス基板、表示パネル、表示装置、及びテレビ受信装置 | |
JP4712402B2 (ja) | 下部表示板及び下部表示板を含む液晶表示装置およびその製造方法 | |
KR102347961B1 (ko) | 표시 장치 및 그 제조 방법 | |
US20070196981A1 (en) | Active matrix type liquid crystal display device | |
KR20120007323A (ko) | 고 개구율을 갖는 액정표시장치 및 그 제조 방법 | |
JP2004061952A (ja) | 液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 12747167 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13983516 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 12747167 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: JP |