WO2012053687A1 - Control system that is reconfigurable during operation, and method therefor - Google Patents

Control system that is reconfigurable during operation, and method therefor Download PDF

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WO2012053687A1
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reconfiguration
reconstruction
gate array
module
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PCT/KR2010/007795
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최성훈
김민수
박영준
하영열
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삼성중공업 주식회사
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
    • G05B19/404—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by control arrangements for compensation, e.g. for backlash, overshoot, tool offset, tool wear, temperature, machine construction errors, load, inertia
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/34—Director, elements to supervisory
    • G05B2219/34024—Fpga fieldprogrammable gate arrays

Definitions

  • the present invention relates to a control system and a method thereof, and more particularly, to a control system and a method capable of reconfiguring in operation.
  • Devices such as robots use servo motors for operation.
  • the operation of the device can be controlled through the control of the servo motor.
  • operation control is performed using a master controller and a slave controller.
  • the master controller sends a control signal to each slave controller, and the slave controller controls the corresponding servo motor according to the control signal.
  • the master controller can be connected with a plurality of slave controllers, each slave controller controlling a corresponding servo motor.
  • the slave controller generally mounts a functional board package suitable for the operation of the servo motor.
  • the slave controller has a problem in that it can control only the corresponding servo motor. That is, there is a problem that the slave controller needs to be replaced when changing the servo motor to another model.
  • An object of the present invention is to provide a control system and method capable of reconfiguring an operation of changing a control scheme of a device by reconfiguring a structure of a field array (FPGA) while maintaining control of the device.
  • FPGA field array
  • a master controller for generating a bitstream including reconfiguration information according to a user command; And a first slave controller, wherein the first slave controller comprises: a first dynamic reconfiguration module (FPGA) which is reconfigured according to the reconfiguration information to produce a control value; A static reconfiguration module which is a gate array controlling an operation of a target device according to the control value; And a control unit configured to reconfigure at least one of the first dynamic reconfiguration module and the static reconfiguration module according to the reconfiguration information.
  • FPGA first dynamic reconfiguration module
  • the controller may reconfigure the gate array structure of the dynamic reconfiguration module independently of the operation of the static reconfiguration module.
  • the slave controller may further include a second dynamic reconfiguration module, which is a gate array reconfigured according to the reconfiguration information to calculate a control value.
  • the controller may further include the reconfiguration information when the capacity of the reconfiguration information is equal to or greater than a specified value. Accordingly, the second dynamic reconfiguration module may be controlled to be reconfigured, and the operation of the first dynamic reconfiguration module may be maintained until the reconfiguration of the second dynamic reconfiguration module is completed.
  • the controller may stop the operation of the first dynamic reconfiguration module when the reconfiguration of the second dynamic reconfiguration module is completed.
  • the master controller may further include a reconfiguration library storage unit for storing function information indicating a connection relationship between the gates of the first dynamic reconfiguration module or the static reconfiguration module; A reconstruction information combination unit configured to extract the function information according to the command and generate the reconstruction information by combining the extracted function information; And an entry manager to generate a bitstream including the reconfiguration information.
  • the slave communication unit may further include a slave communication unit configured to transmit the bitstream to the first slave controller, wherein the entry manager generates reconfiguration time information at which it is time to transmit the bitstream according to the command.
  • the bitstream may be transmitted to the first slave controller when a predetermined period arrives or when the bitstream is generated according to time information.
  • the method may further include a second slave controller which is a controller having the same configuration as the first slave controller, wherein the master controller includes the bitstream including reconfiguration information corresponding to each of the first slave controller and the second slave controller. Can be generated.
  • a second slave controller which is a controller having the same configuration as the first slave controller, wherein the master controller includes the bitstream including reconfiguration information corresponding to each of the first slave controller and the second slave controller. Can be generated.
  • the master controller, the first slave controller and the second slave controller may be connected to a network of a dual ring structure.
  • the static reconfiguration module may be a gate array reconfigured according to the reconfiguration information.
  • a method for controlling an operation of a target device by a reconfigurable control system comprising: generating a bitstream including reconfiguration information according to a user's command; Reconstructing a first gate array (FPGA) that is reconstructed according to the reconstruction information to produce a control value; Calculating a control value using the reconstructed gate array; And transmitting the control value to a second gate array that controls an operation of the target device.
  • FPGA first gate array
  • reconstructing the first gate array may be independent of the operation of the second gate array.
  • the method may further include reconfiguring a third gate array configured to be reconfigured according to the reconstruction information and calculating a control value when the capacity of the reconstruction information is equal to or greater than a specified value, until the reconstruction of the third gate array is completed. Operation of the first gate array can be maintained.
  • the method may further include stopping the operation of the first gate array when the reconstruction of the third gate array is completed.
  • the generating of the bitstream may include extracting the function information from a storage space of the control system that stores function information indicating a connection relationship between each gate of the first gate array or the second gate array according to the command. Making; Generating the reconstruction information by combining the extracted function information; And generating a bitstream including the reconstruction information.
  • FIG. 2 illustrates the structure of a bitstream generated by a master controller of a control system.
  • FIG. 3 is a block diagram conceptually illustrating a configuration of a master controller.
  • FIG. 4 is a diagram illustrating a process in which a master controller generates reconfiguration information.
  • FIG. 5 is a block diagram schematically illustrating a functional unit configuring a first slave controller.
  • FIG. 6 is a flowchart illustrating a process in which a control system controls the operation of a servo motor.
  • FIG. 1 is a view showing a control system capable of reconfiguring during operation according to an embodiment of the present invention.
  • a control system includes a master controller 101, a first slave controller 102, and a second slave controller 103. Although two slave controllers are illustrated in FIG. 1, the control system according to an embodiment of the present invention may include various numbers of slave controllers according to an environment to which the present invention is applied. In addition, each slave controller may be connected to one or more sensors that sense acceleration, heat generation, etc. for each servo motor and the corresponding servo motor.
  • the master controller 101 receives a command for an operation to control the operation from an input device (for example, a PC) (not shown).
  • the command received from the input device is a signal indicating a command to operate according to any one of the patterns of the servo motor operation.
  • the master controller 101 matches the received command with one or more reconfiguration information instructing reconfiguration of the field programmable gate array (FPGA) included in each slave controller. Can be stored.
  • the master controller 101 may generate a bitstream including a command received from an input device and reconfiguration information matching the command.
  • the master controller 101 may include first reconfiguration information and a second slave controller corresponding to the first slave controller 102.
  • One or more of the second reconstruction information corresponding to 103 may be generated to generate a bitstream.
  • FIG. 2 illustrates a structure of a bitstream generated by a master controller of a control system according to an exemplary embodiment of the present invention.
  • the master controller 101 controls the first slave controller 102 and the second slave controller to control servo motors respectively connected to the first slave controller 102 and the second slave controller 103 according to a command received from the input device.
  • a bitstream including reconfiguration information indicating reconfiguration of the FPGA included in 103 is generated.
  • the master controller 101 allows the reconfiguration information to be located after the slave identification information, which is information for identifying each slave controller, in the bitstream, so that each slave controller can easily extract the corresponding reconfiguration information.
  • the first slave identification information 210 and the first reconfiguration information 220 illustrated in FIG. 2 are slave identification information and reconfiguration information corresponding to the first slave controller 102
  • the second slave identification information ( 230 and the second reconfiguration information 240 are slave identification information and reconfiguration information corresponding to the second slave controller 103.
  • the first slave controller 102 retrieves the first slave identification information 210 included in the bitstream, and reconstructs the data from the first slave identification information 210 to the first slave identification information before the next slave identification information 220. ), And the first reconstruction information 220 may be extracted from the bitstream.
  • the master controller 101 may periodically generate a plurality of bitstreams for a command received from an input device.
  • a command received from an input device is a command for instructing the servo motor to alternately perform a process of operation and stop every predetermined period.
  • the master controller 101 may alternately generate a bitstream including reconfiguration information for performing the operation of the servo motor and a bitstream including reconfiguration information for stopping the servo motor at predetermined cycles.
  • the configuration of the master controller 101 will be described in detail with reference to FIG. 3.
  • the master controller 101 includes a host communication unit 310, a reconfiguration information combination unit 320, a reconfiguration library storage unit 330, an entry manager 340, and a slave communication unit 350.
  • the host communicator 310 receives a user's command from an input device through a network.
  • the host communicator 310 transmits the received command to the reconfiguration information combiner 320.
  • the reconfiguration information combination unit 320 extracts one or more function information stored in the reconfiguration library storage unit according to a command received from the host communication unit 310, and generates reconfiguration information by combining the extracted function information.
  • the function information according to the embodiment of the present invention may include information on the connection relationship between the gates of the FPGA of the slave controller, it may be represented in various ways such as a bit string.
  • the FPGA according to the embodiment of the present invention may perform a specific function when reconfigured according to the function information. The process of generating reconfiguration information will be described in detail later with reference to FIG. 4.
  • the reconstruction information combination unit 320 transmits the generated reconstruction information to the entry manager 340.
  • the entry manager 340 generates reconstruction time information and reconstruction mode information based on the reconstruction information received from the reconstruction information combination unit 320.
  • the reconfiguration time information is information indicating whether the time point at which the bitstream including the reconstruction information is transmitted is immediately transmitted or the time point at which the slave communication unit 350 periodically transmits the bitstream.
  • the reconfiguration mode information is information indicating whether each slave controller receiving the corresponding bitstream reconfigures the FPGA.
  • the entry manager 340 inserts reconfiguration mode information into reconfiguration information, generates a bitstream including each reconfiguration information and slave identification information, and transmits the reconstruction information to the slave communication unit 350 along with reconfiguration time information.
  • the slave communication unit 350 transmits the bitstream to the first slave controller 102 or the second slave controller 103 according to the reconfiguration time information. That is, when the slave communication unit 350 indicates that the reconstruction time information immediately transmits the bitstream, the slave communication unit 350 immediately transmits the bitstream to the slave controller, and when the reconstruction time information indicates transmitting the bitstream according to the transmission period, The stream is transmitted when the transmission period specified in the slave communication unit 350 arrives.
  • the master controller 101 transmits the generated bitstream to the first slave controller 102.
  • the master controller 101 may be connected to the first slave controller 102 and the second slave controller 103 in a double ring structure. That is, the second slave controller 103 may not receive the bitstream transmitted by the master controller 101 to the first slave controller 102.
  • the master controller 101 can transmit the generated bitstream back to the second slave controller 103. Therefore, according to the exemplary embodiment of the present invention, even if some of the networks between the master controller 101, the first slave controller 102, and the second slave controller 103 are disconnected, it can be operated normally.
  • the first slave controller 102 extracts reconfiguration information from the bitstream received from the master controller 101, reconfigures the FPGA according to the reconfiguration information, and controls the servo motor using the reconfigured FPGA.
  • the structure of the first slave controller 102 will be described in detail with reference to FIG. 5.
  • FIG. 4 is a diagram illustrating a process of generating reconfiguration information by a master controller.
  • the reconstruction information combining unit 320 of the master controller 101 receives a command from an input device.
  • the reconstruction information combination unit 320 extracts necessary function information from the reconstruction library storage unit 330 according to the received command.
  • the reconfiguration library storage unit 330 stores one or more function information, and the reconfiguration information combination unit 320 may store in advance a list of function information required for reconfiguration of the FPGA according to each command that may be received from a user. Therefore, upon receiving the command, the reconstruction information combination unit 320 retrieves a list of function information matching the command, extracts the function information included in the searched list from the reconstruction library storage unit 330, and combines the function information. To generate reconstruction information.
  • the reconstruction library storage unit 330 includes function information on an algorithm to be performed by a slave controller, function information indicating a function of receiving data from a sensor performing a sensing function of a servo motor, and controlling actual motor driving. Function information indicating the function can be stored.
  • the reconstruction information combination unit 320 receives the command 1 from the input device 410 and retrieves a list of the stored function information matching the command 1.
  • the reconstruction information combining unit 320 confirms that the function information included in the list of the function information is algorithm 1, sensor input 1, and motor driving 2, and extracts each function information from the reconstruction library storage unit 330.
  • the reconstruction information combination unit 320 generates the reconstruction information 420 corresponding to the command 1 by combining the extracted function information.
  • the reconfiguration information combiner 320 may transmit the reconfiguration information 420 to the entry manager 340.
  • the master controller 101 has been described as generating reconstruction information by extracting and combining function information from the reconstruction information combination unit 320, but the reconstruction information itself corresponding to each command in advance in the reconstruction information combination unit 320 is described.
  • the reconfiguration information combination unit 320 may transmit reconfiguration information corresponding to the command to the entry manager 340. Accordingly, the master controller 101 may extract reconfiguration information and transmit the reconfiguration information to the entry manager 340 without a separate function information combining process.
  • the first slave controller 102 includes a controller 510 and a reconstructor 520.
  • the controller 510 receives the bitstream from the master controller 101 and extracts reconstruction information from the bitstream.
  • the controller 510 checks whether reconfiguration mode information included in the reconfiguration information indicates reconfiguration of the FPGA. If the reconfiguration mode information does not indicate reconfiguration of the FPGA, the controller 510 does not perform a reconfiguration process of the FPGA.
  • the controller 510 reconstructs the gate array structure of the reconstruction unit 520 according to the reconstruction information. For example, an FPGA structure in which reconstruction information receives data according to sensing of a servo motor from a sensor, calculates the received data according to a predetermined algorithm, and controls the servo motor according to the calculated result. In this case, the controller 510 controls the reconstruction unit 520 to reconfigure the FPGA according to the reconfiguration information.
  • the controller 510 may determine the reconfiguration information corresponding to the corresponding slave controller in the bitstream. It can be determined whether or not FPGA reconfiguration should be performed based on the inclusion.
  • the reconstruction unit 520 includes a static reconstruction module 523, a first dynamic reconstruction module 526, and a second dynamic reconstruction module 529 configured as FPGAs.
  • the static reconfiguration module 523 controls the operation of the servo motor.
  • the static reconfiguration module 523 controls the operation of the servo motor.
  • the static reconfiguration module 523 controls the operation of the servo motor. It can be controlled to perform rotational acceleration, reverse rotational acceleration, stop, and the like. Since the static reconfiguration module 523 directly controls the operation of the servo motor, reconfiguration is not performed while the first slave controller 102 controls the servo motor. However, the static reconfiguration module 523 may perform reconfiguration when the servo motor is replaced with another type of device.
  • the master controller 101 when the user commands the control of the other type of devices replaced through the input device, the master controller 101 includes reconfiguration information indicating the reconfiguration of the static reconfiguration unit 523 to correspond to the command
  • the bitstream may be transmitted to the controller 510 of the first slave controller 102.
  • the controller 510 reconfigures the gate array structure of the static reconstruction unit 523 according to the reconstruction information included in the bitstream so as to control the replaced other type of device.
  • the first dynamic reconfiguration module 526 is reconfigured from the FPGA independently of the static reconfiguration module 523 under the control of the controller 510. That is, the first dynamic reconfiguration module 526 is reconfigured regardless of whether the static reconfiguration module 523 is currently controlling or reconfiguring the servo motor.
  • the dynamic reconfiguration module 526 receives the rotational speed of the servo motor from a sensor that detects the rotational speed of the servo motor, and calculates according to an algorithm determined for the rotational speed of the servo motor when the rotational speed is equal to or greater than a specified speed. Can be performed.
  • the dynamic reconfiguration module 323 may transmit the control value that is the result of the operation to the static reconfiguration module 523.
  • the static reconstruction module 323 may adjust the rotation speed at a speed according to the received control value.
  • the data is sequentially received from the first sensor, the second sensor, and the third sensor for the control of the servo motor, and operation is required through a first algorithm.
  • a bitstream for this is generated in the master controller 101.
  • the controller 510 may receive the first bitstream from the master controller 101.
  • the first bitstream includes reconfiguration information indicating an FPGA structure for receiving data from the first sensor and performing a calculation through a first predetermined algorithm.
  • the controller 510 controls the first dynamic reconfiguration module 526 to reconstruct the FPGA structure according to the reconfiguration information.
  • the first static reconfiguration module 523 may continue to control the servo motor.
  • the dynamic reconfiguration module 526 receives data from the first sensor according to the FPGA structure, and calculates a control value, which is a value calculated through the first algorithm.
  • the dynamic reconfiguration module 526 sends control values to the static reconfiguration module 523.
  • the static reconfiguration module 523 continues to control the servo motor according to the control value.
  • the controller 510 may receive the second bitstream from the master controller 101.
  • the second bitstream includes reconfiguration information indicating an FPGA structure for receiving data from a second sensor and performing an operation through a first algorithm.
  • the first dynamic reconfiguration module 526 is reconfigured into an FPGA structure for receiving data from the second sensor through the above-described process and performs an operation.
  • the static reconstruction module 523 continues to control the servo motor according to the control value.
  • the controller 510 may receive the third bitstream from the master controller 101.
  • the third bitstream includes reconfiguration information indicating an FPGA structure for receiving data from the third sensor and performing calculation through the first algorithm.
  • the first dynamic reconfiguration module 526 is reconfigured into an FPGA structure for receiving data from the third sensor through the above-described process and performs an operation.
  • the static reconstruction module 523 continues to control the servo motor according to the control value.
  • a function of sequentially receiving data from the first sensor, the second sensor, and the third sensor may be performed.
  • the conventional operation controller when a process of sequentially receiving data from each sensor is to be performed, all modules for receiving data from each sensor should be provided, and accordingly, the circuit size of the operation controller has to be increased.
  • the first slave controller 510 sequentially receives data from each sensor for controlling the servo motor using one dynamic reconfiguration module 526 while maintaining control of the servo motor using the static reconfiguration module 523. It is possible. Therefore, the above-described control system can be implemented in a relatively small size compared to the conventional operation controller.
  • the functions of the above-described static reconfiguration module 523 and the first dynamic reconfiguration module 526 are not limited to the above-described functions, only embodiments. That is, the functions of the static reconstruction module 523 and the first dynamic reconstruction module 526 may vary according to reconstruction information of the bitstream received by the controller 510.
  • the second dynamic reconfiguration module 529 is a module having the same configuration as the first dynamic reconfiguration module 526 and may be reconfigured as in the reconfiguration process of the first dynamic reconfiguration module 526 described above.
  • the controller 510 may reconfigure the FPGA structure of the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 according to the capacity of the reconfiguration information extracted from the bitstream.
  • the controller 510 controls the FPGA of the second dynamic reconfiguration module 529 that is not currently operated when the capacity of the reconfiguration information is greater than or equal to a specified capacity. Reconstruct according to the reconstruction information.
  • the second dynamic reconfiguration module 529 transmits a reconfiguration completion signal indicating that the reconfiguration is completed, to the controller 510.
  • the controller 510 transmits an operation stop request for requesting to stop the operation to the first dynamic reconfiguration module 526 currently in operation.
  • the first dynamic reconfiguration module 526 stops the operation according to the stop operation request.
  • the second dynamic reconfiguration module 529 having the structure of the FPGA reconstructed according to the reconfiguration information performs an operation and transmits the calculation result to the static reconfiguration module 523.
  • the static reconfiguration module 423 may receive a calculation result from the second dynamic reconfiguration module 526 and control the servo motor.
  • control unit 510 has been described as determining that the capacity of the reconstruction information of the bitstream received from the master controller 101 is equal to or larger than a specified value
  • the control unit 510 of the master controller 101 reconfigures according to an implementation method. It may be determined that the capacity of the information is greater than or equal to the designated value, and the information according to the information may be inserted into the header of the reconstruction information.
  • the controller 510 may perform the reconstruction process of the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 by checking the corresponding information in the header of the reconfiguration information.
  • FIG. 6 is a flowchart illustrating a process of controlling a servo motor by a control system.
  • the master controller 101 receives a command from an input device.
  • the master controller 101 In operation 620, the master controller 101 generates a bitstream for controlling the servo motor according to the command received in operation 610. At this time, the master controller 101 generates a bitstream including reconfiguration information indicating the FPGA structure of the slave controller required to control the servo motor according to the command. The master controller 101 transmits the generated bitstream to the first slave controller.
  • the first slave controller 102 extracts reconfiguration information from the received bitstream.
  • the first slave controller may extract the reconfiguration information and then transmit the bitstream to the second slave controller 103.
  • the second slave controller 103 receiving the bitstream may perform the same process as the operation of the first slave controller 102 after step 630.
  • the first slave controller 102 reconstructs the structure of the reconstruction unit, which is an FPGA module, according to the reconfiguration information. At this time, when the first slave controller 102 reconfigures the first dynamic reconfiguration module 526 which is currently controlling the servo motor among the plurality of dynamic reconfiguration modules according to the reconfiguration information, the first slave controller 102 performs the servo motor. If it is necessary to stop the control of the, to reconfigure the configuration of the second dynamic reconfiguration module 529. When the reconfiguration of the second dynamic reconfiguration module 529 is completed, the first slave controller 102 stops the operation of the first dynamic reconfiguration module 526 and replaces the second dynamic reconfiguration module 529 and the static reconfiguration module 523. Servo motor can be controlled.
  • the first slave controller 102 may independently perform reconfiguration of the static reconfiguration module 523, the first dynamic reconfiguration module 526, and the second dynamic reconfiguration module 529 according to the reconfiguration information. That is, when the first slave controller 102 shows only the structure of the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 in the reconfiguration information, the static reconfiguration module 523 controls the servo motor. During the operation, the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 may be reconfigured.
  • the first slave controller 102 controls the operation of the servo motor using the reconstruction unit reconfigured in operation 640.
  • control system has been described as controlling the servo motor, it is apparent that the reconfiguration information can be configured to be suitable for other devices to control devices other than the servo motor.
  • control system and method thereof have the effect of flexibly controlling various devices by reconfiguring the gate array structure according to a user input.
  • control system and method according to an embodiment of the present invention can reduce the size of the control device by reconfiguring the structure of the gate array and controlling the device using the reconstructed gate array.

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Abstract

Disclosed is a control system that is reconfigurable during operation, and a method therefor. The control system according to one embodiment of the present invention comprises a master controller which generates a bit stream, including reconfiguration information, according to the command of a user. The first slave controller comprises: a first dynamic reconfiguration module, which is a field programmable gate array (FPGA) reconfigured according to the reconfiguration information, and which calculates a control value; a static reconfiguration module which is an FPGA controlling the operation of a target apparatus according to the control value; and a control unit reconfiguring one or more of the first dynamic reconfiguration module and the static reconfiguration module according to the reconfiguration information.

Description

동작 중 재구성이 가능한 제어 시스템 및 그 방법Control system capable of reconfiguring during operation and method
본 발명은 제어 시스템 및 그 방법에 관한 것으로서, 보다 상세하게는 동작 중 재구성이 가능한 제어 시스템 및 그 방법에 관한 것이다.The present invention relates to a control system and a method thereof, and more particularly, to a control system and a method capable of reconfiguring in operation.
로봇과 같은 장치들은 동작을 위해 서보(servo) 모터를 사용한다. 서보 모터의 제어를 통해서 장치의 동작을 제어 할 수 있다. Devices such as robots use servo motors for operation. The operation of the device can be controlled through the control of the servo motor.
일반적으로 마스터 제어기와 슬레이브 제어기를 이용하여 동작 제어를 수행한다. 마스터 제어기는 각 슬레이브 제어기로 제어 신호를 송신하고, 슬레이브 제어기는 제어 신호에 따라 상응하는 서보 모터를 제어한다. 마스터 제어기는 복수개의 슬레이브 제어기와 연결될 수 있으며, 각 슬레이브 제어기는 상응하는 서보 모터를 제어한다.In general, operation control is performed using a master controller and a slave controller. The master controller sends a control signal to each slave controller, and the slave controller controls the corresponding servo motor according to the control signal. The master controller can be connected with a plurality of slave controllers, each slave controller controlling a corresponding servo motor.
슬레이브 제어기는 일반적으로 서보 모터의 동작에 맞는 기능 기판 패키지(functional board package)를 탑재한다. 하지만 슬레이브 제어기는 상응하는 서보 모터만을 제어할 수 있는 제약이 있는 문제점이 있다. 즉 서보 모터를 타 기종으로 변경 할 경우 슬레이브 제어기를 교체해야 되는 문제점이 있다.The slave controller generally mounts a functional board package suitable for the operation of the servo motor. However, the slave controller has a problem in that it can control only the corresponding servo motor. That is, there is a problem that the slave controller needs to be replaced when changing the servo motor to another model.
본 발명은 장치의 제어를 유지하면서 게이트 어레이(FPGA: Field Programmable Gate Array)의 구조를 재구성하여 장치의 제어 방식을 변경하는 동작 중 재구성이 가능한 제어 시스템 및 그 방법을 제공하고자 한다.An object of the present invention is to provide a control system and method capable of reconfiguring an operation of changing a control scheme of a device by reconfiguring a structure of a field array (FPGA) while maintaining control of the device.
본 발명의 일 측면에 따르면, 사용자의 명령에 따라 재구성 정보를 포함하는 비트스트림을 생성하는 마스터 제어기; 및 제1 슬레이브 제어기를 포함하되, 상기 제1 슬레이브 제어기는 상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 게이트 어레이(FPGA: Field Programmable Gate Array)인 제1 동적 재구성 모듈; 상기 제어값에 따라 대상 장치의 동작을 제어하는 게이트 어레이인 정적 재구성 모듈; 및 상기 제1 동적 재구성 모듈 및 상기 정적 재구성 모듈 중 하나 이상을 상기 재구성 정보에 따라 재구성하는 제어부를 포함하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템이 제공될 수 있다. According to an aspect of the present invention, a master controller for generating a bitstream including reconfiguration information according to a user command; And a first slave controller, wherein the first slave controller comprises: a first dynamic reconfiguration module (FPGA) which is reconfigured according to the reconfiguration information to produce a control value; A static reconfiguration module which is a gate array controlling an operation of a target device according to the control value; And a control unit configured to reconfigure at least one of the first dynamic reconfiguration module and the static reconfiguration module according to the reconfiguration information.
또한, 상기 제어부는 상기 정적 재구성 모듈의 동작과는 독립적으로 상기 동적 재구성 모듈의 게이트 어레이 구조를 재구성할 수 있다. The controller may reconfigure the gate array structure of the dynamic reconfiguration module independently of the operation of the static reconfiguration module.
또한, 상기 슬레이브 제어기는 상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 게이트 어레이인 제2 동적 재구성 모듈을 더 포함하되, 상기 제어부는 상기 재구성 정보의 용량이 지정된 수치 이상인 경우, 상기 상기 재구성 정보에 따라 상기 제2 동적 재구성 모듈을 재구성하도록 제어하고, 상기 제2 동적 재구성 모듈의 재구성이 완료될 때까지 상기 제1 동적 재구성 모듈의 작동을 유지할 수 있다. The slave controller may further include a second dynamic reconfiguration module, which is a gate array reconfigured according to the reconfiguration information to calculate a control value. The controller may further include the reconfiguration information when the capacity of the reconfiguration information is equal to or greater than a specified value. Accordingly, the second dynamic reconfiguration module may be controlled to be reconfigured, and the operation of the first dynamic reconfiguration module may be maintained until the reconfiguration of the second dynamic reconfiguration module is completed.
또한, 상기 제어부는 상기 제2 동적 재구성 모듈의 재구성이 완료되는 경우, 상기 제1 동적 재구성 모듈의 동작을 중지시킬 수 있다. The controller may stop the operation of the first dynamic reconfiguration module when the reconfiguration of the second dynamic reconfiguration module is completed.
또한, 상기 마스터 제어기는 상기 제1 동적 재구성 모듈 또는 상기 정적 재구성 모듈의 각 게이트 간의 연결 관계를 나타내는 함수 정보를 저장하는 재구성 라이브러리 저장부; 상기 명령에 따라 상기 함수 정보를 추출하고, 추출한 상기 함수 정보를 조합하여 상기 재구성 정보를 생성하는 재구성 정보 조합부; 및 상기 재구성 정보를 포함하는 비트스트림을 생성하는 엔트리 관리부를 포함할 수 있다. The master controller may further include a reconfiguration library storage unit for storing function information indicating a connection relationship between the gates of the first dynamic reconfiguration module or the static reconfiguration module; A reconstruction information combination unit configured to extract the function information according to the command and generate the reconstruction information by combining the extracted function information; And an entry manager to generate a bitstream including the reconfiguration information.
또한, 상기 비트스트림을 상기 제1 슬레이브 제어기로 전송하는 슬레이브 통신부를 더 포함하되, 상기 엔트리 관리부는 상기 명령에 따른 상기 비트스트림을 전송할 시점인 재구성 시간 정보를 생성한 경우, 상기 슬레이브 통신부는 상기 재구성 시간 정보에 따라 미리 정해진 주기가 도래한 시점 또는 상기 비트스트림이 생성된 시점에 상기 비트스트림을 상기 제1 슬레이브 제어기로 전송할 수 있다. The slave communication unit may further include a slave communication unit configured to transmit the bitstream to the first slave controller, wherein the entry manager generates reconfiguration time information at which it is time to transmit the bitstream according to the command. The bitstream may be transmitted to the first slave controller when a predetermined period arrives or when the bitstream is generated according to time information.
또한, 상기 제1 슬레이브 제어기와 동일한 구성의 제어기인 제2 슬레이브 제어기를 더 포함하되, 상기 마스터 제어기는 상기 제1 슬레이브 제어기 및 상기 제2 슬레이브 제어기 각각에 상응하는 재구성 정보를 포함하는 상기 비트스트림을 생성할 수 있다. The method may further include a second slave controller which is a controller having the same configuration as the first slave controller, wherein the master controller includes the bitstream including reconfiguration information corresponding to each of the first slave controller and the second slave controller. Can be generated.
또한, 상기 마스터 제어기, 상기 제1 슬레이브 제어기 및 상기 제2 슬레이브 제어기는 이중링 구조의 네트워크로 연결될 수 있다. In addition, the master controller, the first slave controller and the second slave controller may be connected to a network of a dual ring structure.
또한, 상기 대상장치가 변경되는 경우, 상기 정적 재구성 모듈은 상기 재구성 정보에 따라 재구성 되는 게이트 어레이 일 수 있다. In addition, when the target device is changed, the static reconfiguration module may be a gate array reconfigured according to the reconfiguration information.
본 발명의 다른 측면에 의하면, 재구성 가능한 제어 시스템이 대상 장치의 동작을 제어하는 방법에 있어서, 사용자의 명령에 따라 재구성 정보를 포함하는 비트스트림을 생성하는 단계; 상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 제1 게이트 어레이(FPGA: Field Programmable Gate Array)를 재구성하는 단계; 재구성된 상기 게이트 어레이를 이용하여 제어값을 산출하는 단계; 및 상기 대상 장치의 동작을 제어하는 제2 게이트 어레이로 상기 제어값을 전송하는 단계를 포함하는 동작 중 재구성이 가능한 제어 방법이 제공된다. According to another aspect of the present invention, a method for controlling an operation of a target device by a reconfigurable control system, the method comprising: generating a bitstream including reconfiguration information according to a user's command; Reconstructing a first gate array (FPGA) that is reconstructed according to the reconstruction information to produce a control value; Calculating a control value using the reconstructed gate array; And transmitting the control value to a second gate array that controls an operation of the target device.
또한, 상기 제1 게이트 어레이를 재구성하는 단계는 상기 제2 게이트 어레이의 동작과는 독립적일 수 있다. In addition, the reconstructing the first gate array may be independent of the operation of the second gate array.
또한, 상기 재구성 정보의 용량이 지정된 수치 이상인 경우, 상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 제3 게이트 어레이를 재구성하는 단계를 포함하되, 상기 제3 게이트 어레이의 재구성이 완료될 때까지 상기 제1 게이트 어레이의 작동은 유지될 수 있다. The method may further include reconfiguring a third gate array configured to be reconfigured according to the reconstruction information and calculating a control value when the capacity of the reconstruction information is equal to or greater than a specified value, until the reconstruction of the third gate array is completed. Operation of the first gate array can be maintained.
또한, 상기 제3 게이트 어레이의 재구성이 완료되는 경우, 상기 제1 게이트 어레이의 동작을 중지하는 단계를 더 포함할 수 있다. The method may further include stopping the operation of the first gate array when the reconstruction of the third gate array is completed.
또한, 상기 비트스트림을 생성하는 단계는 상기 명령에 따라 상기 제1 게이트 어레이 또는 상기 제2 게이트 어레이의 각 게이트 간의 연결 관계를 나타내는 함수 정보를 저장하는 상기 제어 시스템의 저장 공간으로부터 상기 함수 정보를 추출하는 단계; 추출한 상기 함수 정보를 조합하여 상기 재구성 정보를 생성하는 단계; 및 상기 재구성 정보를 포함하는 비트스트림을 생성하는 단계를 포함할 수 있다. The generating of the bitstream may include extracting the function information from a storage space of the control system that stores function information indicating a connection relationship between each gate of the first gate array or the second gate array according to the command. Making; Generating the reconstruction information by combining the extracted function information; And generating a bitstream including the reconstruction information.
도 1은 제어 시스템을 도시한 도면1 shows a control system;
도 2는 제어 시스템의 마스터 제어기가 생성하는 비트스트림의 구조를 예시한 도면.2 illustrates the structure of a bitstream generated by a master controller of a control system.
도 3은 마스터 제어기의 구성을 개념적으로 예시한 블록도.3 is a block diagram conceptually illustrating a configuration of a master controller.
도 4는 마스터 제어기가 재구성 정보를 생성하는 과정을 예시한 도면.4 is a diagram illustrating a process in which a master controller generates reconfiguration information.
도 5는 제1 슬레이브 제어기를 구성하는 기능부를 간략히 예시한 블록도.5 is a block diagram schematically illustrating a functional unit configuring a first slave controller.
도 6은 제어 시스템이 서보 모터를 동작 제어하는 과정을 예시한 순서도.6 is a flowchart illustrating a process in which a control system controls the operation of a servo motor.
도 1은 본 발명의 실시예에 따른 동작 중 재구성이 가능한 제어 시스템을 도시한 도면이다.1 is a view showing a control system capable of reconfiguring during operation according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 제어 시스템은 마스터 제어기(101), 제1 슬레이브 제어기(102), 제2 슬레이브 제어기(103)를 포함한다. 도 1에서는 2개의 슬레이브 제어기를 예시하였지만, 본 발명의 실시예에 따른 제어 시스템은 본 발명이 적용되는 환경에 따라 다양한 개수의 슬레이브 제어기를 포함할 수 있다. 또한 각 슬레이브 제어기는 각각의 서보 모터 및 해당 서보 모터에 대한 가속도, 발열 등을 감지하는 하나 이상의 센서에 연결될 수 있다.Referring to FIG. 1, a control system according to an embodiment of the present invention includes a master controller 101, a first slave controller 102, and a second slave controller 103. Although two slave controllers are illustrated in FIG. 1, the control system according to an embodiment of the present invention may include various numbers of slave controllers according to an environment to which the present invention is applied. In addition, each slave controller may be connected to one or more sensors that sense acceleration, heat generation, etc. for each servo motor and the corresponding servo motor.
마스터 제어기(101)는 입력 장치(예를 들어, PC)(미도시)로부터 동작을 제어할 동작에 대한 명령을 수신한다. 이 때, 입력 장치로부터 수신한 명령은 서보 모터 동작의 패턴 중 어느 하나에 따른 동작을 명령을 나타내는 신호이다. 수신한 명령에 대응하는 패턴에 따라 서보 모터가 동작되도록, 마스터 제어기(101)는 각 슬레이브 제어기에 구비된 FPGA(Field Programmable Gate Array)의 재구성을 지시하는 하나 이상의 재구성 정보를 수신한 명령에 매칭하여 저장할 수 있다. 예를 들어, 마스터 제어기(101)는 입력 장치로부터 수신한 명령 및 상기 명령에 매칭되는 재구성 정보를 포함하여 비트스트림을 생성할 수 있다. The master controller 101 receives a command for an operation to control the operation from an input device (for example, a PC) (not shown). At this time, the command received from the input device is a signal indicating a command to operate according to any one of the patterns of the servo motor operation. In order to operate the servo motor according to a pattern corresponding to the received command, the master controller 101 matches the received command with one or more reconfiguration information instructing reconfiguration of the field programmable gate array (FPGA) included in each slave controller. Can be stored. For example, the master controller 101 may generate a bitstream including a command received from an input device and reconfiguration information matching the command.
예를 들어, 도 1에 예시된 바와 같이, 슬레이브 제어기(102, 103)가 두 개인경우, 마스터 제어기(101)는 제1 슬레이브 제어기(102)에 상응하는 제1 재구성 정보와 제2 슬레이브 제어기(103)에 상응하는 제2 재구성 정보 중 하나 이상을 포함하여 비트스트림을 생성할 수 있다. For example, as illustrated in FIG. 1, when there are two slave controllers 102 and 103, the master controller 101 may include first reconfiguration information and a second slave controller corresponding to the first slave controller 102. One or more of the second reconstruction information corresponding to 103 may be generated to generate a bitstream.
이하 도 2를 참조하여 비트스트림의 구조에 대해서 상세히 설명하도록 한다. Hereinafter, the structure of the bitstream will be described in detail with reference to FIG. 2.
도 2는 본 발명의 실시예에 따라 제어 시스템의 마스터 제어기가 생성하는 비트스트림의 구조를 예시한 도면이다. 2 illustrates a structure of a bitstream generated by a master controller of a control system according to an exemplary embodiment of the present invention.
마스터 제어기(101)는 입력 장치로부터 수신한 명령에 따라 제1 슬레이브 제어기(102) 및 제2 슬레이브 제어기(103)에 각각 연결된 서보 모터를 제어하기 위해 제1 슬레이브 제어기(102) 및 제2 슬레이브 제어기(103)에 구비된 FPGA의 재구성을 지시하는 재구성 정보를 포함하는 비트스트림을 생성한다.The master controller 101 controls the first slave controller 102 and the second slave controller to control servo motors respectively connected to the first slave controller 102 and the second slave controller 103 according to a command received from the input device. A bitstream including reconfiguration information indicating reconfiguration of the FPGA included in 103 is generated.
이 때, 마스터 제어기(101)는 비트스트림에서, 각 슬레이브 제어기를 식별할 수 있는 정보인 슬레이브 식별정보 이후 재구성 정보가 위치하도록 하여, 각 슬레이브 제어기가 해당 재구성 정보의 추출을 용이하게 할 수 있다.  At this time, the master controller 101 allows the reconfiguration information to be located after the slave identification information, which is information for identifying each slave controller, in the bitstream, so that each slave controller can easily extract the corresponding reconfiguration information.
예를 들어, 도 2에 예시된 제1 슬레이브 식별정보(210) 및 제1 재구성 정보(220)는 제1 슬레이브 제어기(102)에 상응하는 슬레이브 식별정보 및 재구성 정보이며, 제2 슬레이브 식별정보(230) 및 제2 재구성 정보(240)는 제2 슬레이브 제어기(103)에 상응하는 슬레이브 식별정보 및 재구성 정보이다. 제1 슬레이브 제어기(102)는 비트스트림에 포함된 제1 슬레이브 식별정보(210)를 검색하고, 제1 슬레이브 식별정보(210) 이후부터 다음 슬레이브 식별정보 이전까지의 데이터를 제1 재구성 정보(220)로 인식하고, 제1 재구성 정보(220)를 비트스트림으로부터 추출할 수 있다.For example, the first slave identification information 210 and the first reconfiguration information 220 illustrated in FIG. 2 are slave identification information and reconfiguration information corresponding to the first slave controller 102, and the second slave identification information ( 230 and the second reconfiguration information 240 are slave identification information and reconfiguration information corresponding to the second slave controller 103. The first slave controller 102 retrieves the first slave identification information 210 included in the bitstream, and reconstructs the data from the first slave identification information 210 to the first slave identification information before the next slave identification information 220. ), And the first reconstruction information 220 may be extracted from the bitstream.
다시 도 1을 참조하면, 마스터 제어기(101)는 입력 장치로부터 수신하는 명령에 대해 복수의 비트스트림을 주기적으로 생성할 수 있다. Referring back to FIG. 1, the master controller 101 may periodically generate a plurality of bitstreams for a command received from an input device.
예를 들어, 입력 장치로부터 수신한 명령이 서보 모터가 동작 및 정지의 과정을 미리 정해진 주기마다 번갈아 수행하는 것을 지시하는 명령인 경우를 가정하자. 이 경우, 마스터 제어기(101)는 서보 모터의 동작을 수행하기 위한 재구성 정보를 포함하는 비트스트림과 서보 모터의 정지를 수행하기 위한 재구성 정보를 포함하는 비트스트림을 미리 정해진 주기마다 번갈아 생성할 수 있다. 이하 도 3을 참조하여 마스터 제어기(101)의 구성에 대해 상세히 설명하도록 한다.For example, assume that a command received from an input device is a command for instructing the servo motor to alternately perform a process of operation and stop every predetermined period. In this case, the master controller 101 may alternately generate a bitstream including reconfiguration information for performing the operation of the servo motor and a bitstream including reconfiguration information for stopping the servo motor at predetermined cycles. . Hereinafter, the configuration of the master controller 101 will be described in detail with reference to FIG. 3.
도 3은 마스터 제어기의 구성을 개념적으로 예시한 블록도이다. 도 3을 참조하면, 마스터 제어기(101)는 호스트 통신부(310), 재구성 정보 조합부(320), 재구성 라이브러리 저장부(330), 엔트리 관리부(340) 및 슬레이브 통신부(350)를 포함한다.3 is a block diagram conceptually illustrating a configuration of a master controller. Referring to FIG. 3, the master controller 101 includes a host communication unit 310, a reconfiguration information combination unit 320, a reconfiguration library storage unit 330, an entry manager 340, and a slave communication unit 350.
호스트 통신부(310)는 입력 장치로부터 사용자의 명령을 네트워크를 통해 수신한다. 호스트 통신부(310)는 수신한 명령을 재구성 정보 조합부(320)로 전송한다.The host communicator 310 receives a user's command from an input device through a network. The host communicator 310 transmits the received command to the reconfiguration information combiner 320.
재구성 정보 조합부(320)는 호스트 통신부(310)로부터 수신한 명령에 따라 재구성 라이브러리 저장부에 저장된 하나 이상의 함수 정보를 추출하고, 추출한 함수 정보를 조합하여 재구성 정보를 생성한다. The reconfiguration information combination unit 320 extracts one or more function information stored in the reconfiguration library storage unit according to a command received from the host communication unit 310, and generates reconfiguration information by combining the extracted function information.
여기서, 본 발명의 실시예에 따른 함수 정보는 슬레이브 제어기의 FPGA의 각 게이트 간의 연결 관계에 대한 정보를 포함할 수 있으며, 비트열 등 다양한 방식으로 표현될 수 있다. 그리고,본 발명의 실시예에 따른 FPGA는 함수 정보에 따라 재구성되면 특정 기능을 수행할 수 있다. 재구성 정보를 생성하는 과정은 추후 도 4를 참조하여 상세히 설명하도록 한다. 이 때, 재구성 정보 조합부(320)는 생성한 재구성 정보를 엔트리 관리부(340)로 전송한다.Here, the function information according to the embodiment of the present invention may include information on the connection relationship between the gates of the FPGA of the slave controller, it may be represented in various ways such as a bit string. In addition, the FPGA according to the embodiment of the present invention may perform a specific function when reconfigured according to the function information. The process of generating reconfiguration information will be described in detail later with reference to FIG. 4. At this time, the reconstruction information combination unit 320 transmits the generated reconstruction information to the entry manager 340.
엔트리 관리부(340)는 재구성 정보 조합부(320)로부터 수신한 재구성 정보에 기초하여, 재구성 시간 정보 및 재구성 모드 정보를 생성한다. The entry manager 340 generates reconstruction time information and reconstruction mode information based on the reconstruction information received from the reconstruction information combination unit 320.
*이 때, 재구성 시간 정보는 재구성 정보를 포함하는 비트스트림을 전송할 시점이 즉시 보낼 것인지 슬레이브 통신부(350)가 비트스트림을 주기적으로 전송하는 시점에 전송할 것인지를 나타내는 정보이다.At this time, the reconfiguration time information is information indicating whether the time point at which the bitstream including the reconstruction information is transmitted is immediately transmitted or the time point at which the slave communication unit 350 periodically transmits the bitstream.
이 때, 재구성 모드 정보는 해당 비트스트림을 수신한 각 슬레이브 제어기가 FPGA를 재구성할지 여부를 나타내는 정보이다. At this time, the reconfiguration mode information is information indicating whether each slave controller receiving the corresponding bitstream reconfigures the FPGA.
엔트리 관리부(340)는 재구성 정보에 재구성 모드 정보를 삽입하고, 각 재구성 정보 및 슬레이브 식별 정보를 포함하는 비트스트림을 생성하여, 재구성 시간 정보와 함께 슬레이브 통신부(350)로 전송한다. The entry manager 340 inserts reconfiguration mode information into reconfiguration information, generates a bitstream including each reconfiguration information and slave identification information, and transmits the reconstruction information to the slave communication unit 350 along with reconfiguration time information.
슬레이브 통신부(350)는 재구성 시간 정보에 따라 비트스트림을 제1 슬레이브 제어기(102) 또는 제2 슬레이브 제어기(103)로 전송한다. 즉, 슬레이브 통신부(350)는 재구성 시간 정보가 비트스트림을 즉시 전송하는 것을 나타내는 경우, 비트스트림을 즉시 슬레이브 제어기로 전송하고, 재구성 시간 정보가 비트스트림을 전송주기에 따라 전송하는 것을 나타내는 경우, 비트스트림을 슬레이브 통신부(350)에 지정된 전송 주기가 도래할 때 전송한다.The slave communication unit 350 transmits the bitstream to the first slave controller 102 or the second slave controller 103 according to the reconfiguration time information. That is, when the slave communication unit 350 indicates that the reconstruction time information immediately transmits the bitstream, the slave communication unit 350 immediately transmits the bitstream to the slave controller, and when the reconstruction time information indicates transmitting the bitstream according to the transmission period, The stream is transmitted when the transmission period specified in the slave communication unit 350 arrives.
다시 도 1을 참조하면, 마스터 제어기(101)는 생성한 비트스트림을 제1 슬레이브 제어기(102)로 전송한다. 이 때, 마스터 제어기(101)는 제1 슬레이브 제어기(102) 및 제2 슬레이브 제어기(103)과 이중링 구조로 연결될 수 있다. 즉, 마스터 제어기(101)가 제1 슬레이브 제어기(102)로 전송한 비트스트림을 제2 슬레이브 제어기(103)가 수신하지 못할 경우가 발생할 수 있다. 이 경우, 이중링 구조를 이용하여 마스터 제어기(101)는 생성한 비트스트림을 다시 제2 슬레이브 제어기(103)로 전송할 수 있다. 따라서, 본 발명의 실시예에 따르면 마스터 제어기(101), 제1 슬레이브 제어기(102) 및 제2 슬레이브 제어기(103) 간의 네트워크 중 일부가 단절되더라도 정상으로 동작할 수 있도록 할 수 있다. Referring back to FIG. 1, the master controller 101 transmits the generated bitstream to the first slave controller 102. In this case, the master controller 101 may be connected to the first slave controller 102 and the second slave controller 103 in a double ring structure. That is, the second slave controller 103 may not receive the bitstream transmitted by the master controller 101 to the first slave controller 102. In this case, using the double ring structure, the master controller 101 can transmit the generated bitstream back to the second slave controller 103. Therefore, according to the exemplary embodiment of the present invention, even if some of the networks between the master controller 101, the first slave controller 102, and the second slave controller 103 are disconnected, it can be operated normally.
제1 슬레이브 제어기(102)는 마스터 제어기(101)로부터 수신한 비트스트림에서 재구성 정보를 추출하고, 재구성 정보에 따라 FPGA를 재구성하고, 재구성된 FPGA를 이용하여 서보 모터를 제어한다. 추후 도 5을 참조하여 제1 슬레이브 제어기(102)의 구조를 상세히 설명하도록 한다.The first slave controller 102 extracts reconfiguration information from the bitstream received from the master controller 101, reconfigures the FPGA according to the reconfiguration information, and controls the servo motor using the reconfigured FPGA. Hereinafter, the structure of the first slave controller 102 will be described in detail with reference to FIG. 5.
도 4는 마스터 제어기가 재구성 정보를 생성하는 과정을 예시한 도면이다. 4 is a diagram illustrating a process of generating reconfiguration information by a master controller.
도 4를 참조하면, 마스터 제어기(101)의 재구성 정보 조합부(320)는 입력 장치로부터 명령을 수신한다. 재구성 정보 조합부(320)는 수신한 명령에 따라 필요한 함수 정보를 재구성 라이브러리 저장부(330)로부터 추출한다. 재구성 라이브러리 저장부(330)는 하나 이상의 함수 정보를 저장하며, 재구성 정보 조합부(320)는 사용자로부터 수신할 수 있는 각 명령에 따른 FPGA의 재구성에 필요한 함수 정보의 목록을 미리 저장할 수 있다. 따라서, 재구성 정보 조합부(320)는 명령을 수신하면, 명령에 매칭되는 함수 정보의 목록을 검색하고, 검색된 목록에 포함된 함수 정보를 재구성 라이브러리 저장부(330)로부터 추출하며, 함수정보를 조합하여 재구성 정보를 생성한다. Referring to FIG. 4, the reconstruction information combining unit 320 of the master controller 101 receives a command from an input device. The reconstruction information combination unit 320 extracts necessary function information from the reconstruction library storage unit 330 according to the received command. The reconfiguration library storage unit 330 stores one or more function information, and the reconfiguration information combination unit 320 may store in advance a list of function information required for reconfiguration of the FPGA according to each command that may be received from a user. Therefore, upon receiving the command, the reconstruction information combination unit 320 retrieves a list of function information matching the command, extracts the function information included in the searched list from the reconstruction library storage unit 330, and combines the function information. To generate reconstruction information.
예를 들어, 재구성 라이브러리 저장부(330)에는 슬레이브 제어기에서 수행할 알고리즘에 대한 함수 정보, 서보 모터에 대한 감지 기능을 수행하는 센서로부터 데이터를 수신하는 기능을 나타내는 함수 정보, 실제 모터 구동을 제어하는 기능을 나타내는 함수 정보를 저장할 수 있다. 재구성 정보 조합부(320)는 입력 장치(410)로부터 명령 1을 수신하고, 명령 1에 매칭하여 저장된 함수 정보의 목록을 검색한다. 재구성 정보 조합부(320)는 함수 정보의 목록에 포함된 함수 정보가 알고리즘 1, 센서입력 1, 모터 구동 2 인 것을 확인하고, 각 함수 정보를 재구성 라이브러리 저장부(330)로부터 추출한다. 재구성 정보 조합부(320)는 추출한 함수 정보를 조합하여 명령 1에 상응하는 재구성 정보(420)를 생성한다. 재구성 정보 조합부(320)는 재구성 정보(420)를 엔트리 관리부(340)로 전송할 수 있다.For example, the reconstruction library storage unit 330 includes function information on an algorithm to be performed by a slave controller, function information indicating a function of receiving data from a sensor performing a sensing function of a servo motor, and controlling actual motor driving. Function information indicating the function can be stored. The reconstruction information combination unit 320 receives the command 1 from the input device 410 and retrieves a list of the stored function information matching the command 1. The reconstruction information combining unit 320 confirms that the function information included in the list of the function information is algorithm 1, sensor input 1, and motor driving 2, and extracts each function information from the reconstruction library storage unit 330. The reconstruction information combination unit 320 generates the reconstruction information 420 corresponding to the command 1 by combining the extracted function information. The reconfiguration information combiner 320 may transmit the reconfiguration information 420 to the entry manager 340.
상술한 마스터 제어기(101)는 재구성 정보 조합부(320)에서 함수 정보를 추출하여 조합하는 것으로 재구성 정보를 생성하는 것으로 설명하였으나, 재구성 정보 조합부(320)에서 미리 각 명령에 상응하는 재구성 정보 자체를 저장할 수 있고, 재구성 정보 조합부(320)는 명령을 수신하는 경우, 해당 명령에 상응하는 재구성 정보를 엔트리 관리부(340)로 전송할 수 있다. 따라서, 마스터 제어기(101)는 별도의 함수 정보 조합 과정 없이 재구성 정보를 추출하여 엔트리 관리부(340)로 전송할 수 있다.The master controller 101 has been described as generating reconstruction information by extracting and combining function information from the reconstruction information combination unit 320, but the reconstruction information itself corresponding to each command in advance in the reconstruction information combination unit 320 is described. When receiving a command, the reconfiguration information combination unit 320 may transmit reconfiguration information corresponding to the command to the entry manager 340. Accordingly, the master controller 101 may extract reconfiguration information and transmit the reconfiguration information to the entry manager 340 without a separate function information combining process.
도 5는 제1 슬레이브 제어기를 구성하는 기능부를 간략히 예시한 블록도이다. 도 3을 참조하면, 제1 슬레이브 제어기(102)는 제어부(510), 재구성부(520)를 포함한다. 5 is a block diagram schematically illustrating a functional unit configuring a first slave controller. Referring to FIG. 3, the first slave controller 102 includes a controller 510 and a reconstructor 520.
제어부(510)는 마스터 제어기(101)로부터 비트스트림을 수신하고, 비트스트림으로부터 재구성 정보를 추출한다. 제어부(510)는 재구성 정보에 포함된 재구성 모드 정보가 FPGA의 재구성을 나타내는지 확인한다. 재구성 모드 정보가 FPGA의 재구성을 나타내지 않는다면 제어부(510)는 FPGA의 재구성 과정을 수행하지 않는다. 재구성 모드 정보가 FPGA의 재구성을 나타내는 경우, 제어부(510)는 재구성 정보에 따라 재구성부(520)의 게이트 어레이 구조를 재구성한다. 예를 들어, 재구성 정보가 센서로부터 서보 모터에 대한 센싱에 따른 데이터를 수신하고, 수신한 데이터를 미리 지정된 알고리즘에 따라 계산하고, 계산된 결과에 따라 서보 모터를 제어하는 과정을 수행하는 FPGA 구조를 나타내는 경우, 제어부(510)는 재구성 정보에 따라 FPGA 를 재구성하도록 재구성부(520)를 제어한다.The controller 510 receives the bitstream from the master controller 101 and extracts reconstruction information from the bitstream. The controller 510 checks whether reconfiguration mode information included in the reconfiguration information indicates reconfiguration of the FPGA. If the reconfiguration mode information does not indicate reconfiguration of the FPGA, the controller 510 does not perform a reconfiguration process of the FPGA. When the reconfiguration mode information indicates reconstruction of the FPGA, the controller 510 reconstructs the gate array structure of the reconstruction unit 520 according to the reconstruction information. For example, an FPGA structure in which reconstruction information receives data according to sensing of a servo motor from a sensor, calculates the received data according to a predetermined algorithm, and controls the servo motor according to the calculated result. In this case, the controller 510 controls the reconstruction unit 520 to reconfigure the FPGA according to the reconfiguration information.
이 때, 상술한 제어부(510)는 재구성 모드 정보에 따라 재구성 과정을 수행하는 것을 결정하였지만, 본 발명의 다른 실시예에 의하면, 제어부(510)는 비트스트림에 해당 슬레이브 제어기에 상응하는 재구성 정보의 포함 여부에 기초하여 FPGA 재구성을 수행하여야 하는지 판단할 수 있다. In this case, although the controller 510 has decided to perform the reconfiguration process according to the reconfiguration mode information, according to another embodiment of the present invention, the controller 510 may determine the reconfiguration information corresponding to the corresponding slave controller in the bitstream. It can be determined whether or not FPGA reconfiguration should be performed based on the inclusion.
재구성부(520)는 FPGA로 구성된 정적 재구성 모듈(523), 제1 동적 재구성 모듈(526) 및 제2 동적 재구성 모듈(529)을 포함한다. 정적 재구성 모듈(523)은 서보 모터의 동작을 제어하는 모듈로써, 동적 재구성 모듈(즉, 제1 동적 재구성 모듈(526) 또는 제2 동적 재구성 모듈(529))로부터 수신한 신호에 따라 서보 모터가 회전 가속, 역회전 가속, 정지 등을 수행하도록 제어할 수 있다. 정적 재구성 모듈(523)은 서보 모터의 동작을 직접 제어하기 때문에 제1 슬레이브 제어기(102)가 서보 모터의 제어하는 도중에는 재구성이 수행되지 않는다. 그러나, 정적 재구성 모듈(523)은 서보 모터가 타 기종의 장치로 교체된 경우에는, 재구성을 수행할 수 있다. 보다 상세하게는, 사용자가 입력 장치를 통해 교체된 타 기종의 장치의 제어를 명령하는 경우, 마스터 제어기(101)가 해당 명령에 상응하도록 정적 재구성부(523)의 재구성을 나타내는 재구성 정보를 포함하는 비트스트림을, 예를 들어 제1 슬레이브 제어기(102)의 제어부(510)로 전송할 수 있다. 그리고, 교체된 타 기종의 장치를 제어할 수 있도록 제어부(510)는 비트스트림에 포함된 재구성 정보에 따라 정적 재구성부(523)의 게이트 어레이 구조를 재구성시킨다. The reconstruction unit 520 includes a static reconstruction module 523, a first dynamic reconstruction module 526, and a second dynamic reconstruction module 529 configured as FPGAs. The static reconfiguration module 523 controls the operation of the servo motor. The static reconfiguration module 523 controls the operation of the servo motor. The static reconfiguration module 523 controls the operation of the servo motor. It can be controlled to perform rotational acceleration, reverse rotational acceleration, stop, and the like. Since the static reconfiguration module 523 directly controls the operation of the servo motor, reconfiguration is not performed while the first slave controller 102 controls the servo motor. However, the static reconfiguration module 523 may perform reconfiguration when the servo motor is replaced with another type of device. More specifically, when the user commands the control of the other type of devices replaced through the input device, the master controller 101 includes reconfiguration information indicating the reconfiguration of the static reconfiguration unit 523 to correspond to the command For example, the bitstream may be transmitted to the controller 510 of the first slave controller 102. The controller 510 reconfigures the gate array structure of the static reconstruction unit 523 according to the reconstruction information included in the bitstream so as to control the replaced other type of device.
또한, 제1 동적 재구성 모듈(526)은 제어부(510)의 제어에 따라 정적 재구성 모듈(523)과는 독립적으로 FPGA가 재구성된다. 즉, 제1 동적 재구성 모듈(526)은 정적 재구성 모듈(523)이 현재 서보 모터를 제어하거나 재구성하는 상태임과는 상관없이 재구성된다. In addition, the first dynamic reconfiguration module 526 is reconfigured from the FPGA independently of the static reconfiguration module 523 under the control of the controller 510. That is, the first dynamic reconfiguration module 526 is reconfigured regardless of whether the static reconfiguration module 523 is currently controlling or reconfiguring the servo motor.
예를 들어, 동적 재구성 모듈(526)은 서보 모터의 회전 속도를 감지하는 센서로부터 서보 모터의 회전 속도를 수신하고, 회전 속도가 지정된 속도 이상인 경우, 서보 모터의 회전 속도에 대해 정해진 알고리즘에 따라 연산을 수행할 수 있다. 동적 재구성 모듈(323)은 연산의 결과인 제어값을 정적 재구성 모듈(523)로 전송할 수 있다. 그리고, 정적 재구성 모듈(323)은 수신되는 제어값에 따른 속도로 회전 속도를 조정할 수 있다. For example, the dynamic reconfiguration module 526 receives the rotational speed of the servo motor from a sensor that detects the rotational speed of the servo motor, and calculates according to an algorithm determined for the rotational speed of the servo motor when the rotational speed is equal to or greater than a specified speed. Can be performed. The dynamic reconfiguration module 323 may transmit the control value that is the result of the operation to the static reconfiguration module 523. In addition, the static reconstruction module 323 may adjust the rotation speed at a speed according to the received control value.
제1 동적 재구성 모듈(526)의 재구성 과정에 대한 다른 예를 들면, 서보 모터의 제어를 위해 제1 센서, 제2 센서 및 제3 센서로부터 순차적으로 데이터를 수신하여 제1 알고리즘을 통해 연산이 필요하고, 이에 대한 비트스트림을 마스터 제어기(101)에서 생성한다고 가정하자. 이 경우, 제어부(510)는 제1 비트스트림을 마스터 제어기(101)로부터 수신할 수 있다. 이 때, 제1 비트스트림은 제1 센서로부터 데이터를 수신하여 미리 지정된 제1 알고리즘을 통해 연산을 수행하는 FPGA 구조를 나타내는 재구성 정보를 포함한다. 이어서, 제어부(510)는 재구성 정보에 따라 FPGA 구조를 재구성하도록 제1 동적 재구성 모듈(526)을 제어한다. 이 때, 제1 정적 재구성 모듈(523)은 서보 모터를 제어 과정을 계속 수행할 있다. 동적 재구성 모듈(526)은 재구성을 완료한 후, FPGA 구조에 따라 제1 센서로부터 데이터를 수신하고, 제1 알고리즘을 통해 연산된 값인 제어값을 산출한다. 동적 재구성 모듈(526)은 정적 재구성 모듈(523)로 제어값을 전송한다. 정적 재구성 모듈(523)은 제어값에 따라 서보 모터의 제어를 계속 수행한다. As another example of the reconfiguration process of the first dynamic reconfiguration module 526, the data is sequentially received from the first sensor, the second sensor, and the third sensor for the control of the servo motor, and operation is required through a first algorithm. Suppose that a bitstream for this is generated in the master controller 101. In this case, the controller 510 may receive the first bitstream from the master controller 101. In this case, the first bitstream includes reconfiguration information indicating an FPGA structure for receiving data from the first sensor and performing a calculation through a first predetermined algorithm. Subsequently, the controller 510 controls the first dynamic reconfiguration module 526 to reconstruct the FPGA structure according to the reconfiguration information. At this time, the first static reconfiguration module 523 may continue to control the servo motor. After completing the reconfiguration, the dynamic reconfiguration module 526 receives data from the first sensor according to the FPGA structure, and calculates a control value, which is a value calculated through the first algorithm. The dynamic reconfiguration module 526 sends control values to the static reconfiguration module 523. The static reconfiguration module 523 continues to control the servo motor according to the control value.
이후 제어부(510)는 제2 비트스트림을 마스터 제어기(101)로부터 수신할 수 있다. 이 때, 제2 비트스트림은 제2 센서로부터 데이터를 수신하여 제1 알고리즘을 통해 연산을 수행하는 FPGA 구조를 나타내는 재구성 정보를 포함한다. 이어서, 제1 동적 재구성 모듈(526)은 상술한 과정을 거쳐, 제2 센서로부터 데이터를 수신하도록 하는 FPGA 구조로 재구성되어 동작을 수행한다. 또한, 정적 재구성 모듈(523)은 제어값에 따라 서보 모터의 제어를 계속 수행한다. Thereafter, the controller 510 may receive the second bitstream from the master controller 101. In this case, the second bitstream includes reconfiguration information indicating an FPGA structure for receiving data from a second sensor and performing an operation through a first algorithm. Subsequently, the first dynamic reconfiguration module 526 is reconfigured into an FPGA structure for receiving data from the second sensor through the above-described process and performs an operation. In addition, the static reconstruction module 523 continues to control the servo motor according to the control value.
이후 제어부(510)는 제3 비트스트림을 마스터 제어기(101)로부터 수신할 수 있다. 이 때, 제3 비트스트림은 제3 센서로부터 데이터를 수신하여 제1 알고리즘을 통해 연산을 수행하는 FPGA 구조를 나타내는 재구성 정보를 포함한다. 이어서, 제1 동적 재구성 모듈(526)은 상술한 과정을 거쳐, 제3 센서로부터 데이터를 수신하도록 하는 FPGA 구조로 재구성되어 동작을 수행한다. 또한, 정적 재구성 모듈(523)은 제어값에 다라 서보 모터의 제어를 계속 수행한다. Thereafter, the controller 510 may receive the third bitstream from the master controller 101. In this case, the third bitstream includes reconfiguration information indicating an FPGA structure for receiving data from the third sensor and performing calculation through the first algorithm. Subsequently, the first dynamic reconfiguration module 526 is reconfigured into an FPGA structure for receiving data from the third sensor through the above-described process and performs an operation. In addition, the static reconstruction module 523 continues to control the servo motor according to the control value.
따라서, 제1 센서, 제2 센서 및 제3 센서로부터 순차적으로 데이터를 수신하는 기능을 수행할 수 있다. Therefore, a function of sequentially receiving data from the first sensor, the second sensor, and the third sensor may be performed.
종래의 동작 제어기에서는 각 센서로부터 데이터를 순차적으로 수신하는 과정을 수행하여야 하는 경우, 각 센서로부터 데이터를 수신하는 모듈을 모두 구비하여야 하였고, 이에 따라 동작 제어기의 회로 크기가 커질 수 밖에 없었다. 제1 슬레이브 제어기(510)는 정적 재구성 모듈(523)를 이용하여 서보 모터의 제어를 유지하면서, 동적 재구성 모듈(526) 하나를 이용하여 서보 모터의 제어를 위한 각 센서로부터 데이터를 순차적으로 수신하는 것이 가능하다. 따라서, 상술한 제어 시스템은 종래의 동작 제어기에 비해 그 크기가 상대적으로 작게 구현될 수 있다.In the conventional operation controller, when a process of sequentially receiving data from each sensor is to be performed, all modules for receiving data from each sensor should be provided, and accordingly, the circuit size of the operation controller has to be increased. The first slave controller 510 sequentially receives data from each sensor for controlling the servo motor using one dynamic reconfiguration module 526 while maintaining control of the servo motor using the static reconfiguration module 523. It is possible. Therefore, the above-described control system can be implemented in a relatively small size compared to the conventional operation controller.
이 때, 상술한 정적 재구성 모듈(523)과 제1 동적 재구성 모듈(526)의 기능은 실시예 일 뿐 상술한 기능에 한정되지 아니한다. 즉, 정적 재구성 모듈(523) 및 제1 동적 재구성 모듈(526)의 기능은 제어부(510)가 수신한 비트스트림의 재구성 정보에 따라 달라질 수 있다. In this case, the functions of the above-described static reconfiguration module 523 and the first dynamic reconfiguration module 526 are not limited to the above-described functions, only embodiments. That is, the functions of the static reconstruction module 523 and the first dynamic reconstruction module 526 may vary according to reconstruction information of the bitstream received by the controller 510.
제2 동적 재구성 모듈(529)은 제1 동적 재구성 모듈(526)과 동일한 구성의 모듈로써, 상술한 제1 동적 재구성 모듈(526)의 재구성 과정과 같이 재구성될 수 있다. The second dynamic reconfiguration module 529 is a module having the same configuration as the first dynamic reconfiguration module 526 and may be reconfigured as in the reconfiguration process of the first dynamic reconfiguration module 526 described above.
본 발명의 다른 실시예에 따르면, 제어부(510)는 비트스트림에서 추출한 재구성 정보의 용량에 따라 제1 동적 재구성 모듈(526) 또는 제2 동적 재구성 모듈(529)의 FPGA 구조를 재구성 할 수 있다. According to another embodiment of the present invention, the controller 510 may reconfigure the FPGA structure of the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 according to the capacity of the reconfiguration information extracted from the bitstream.
예를 들어, 현재 제1 동적 재구성 모듈(526)이 동작하고 있다고 가정하면, 제어부(510)는 재구성 정보의 용량이 지정된 용량 이상인 경우, 현재 동작하고 있지 않는 제2 동적 재구성 모듈(529)의 FPGA를 재구성 정보에 따라 재구성한다. 제2 동적 재구성 모듈(529)는 재구성이 완료된 후, 재구성이 완료됨을 알리는 재구성 완료 신호를 제어부(510)로 전송한다. 제어부(510)는 재구성 완료 신호를 수신하는 경우, 현재 동작 중인 제1 동적 재구성 모듈(526)로 동작의 중지를 요청하는 동작 중지 요청을 전송한다. 제1 동적 재구성 모듈(526)은 동작 중지 요청에 따라 동작을 중지한다. 이 때, 재구성 정보에 따라 FPGA의 구조가 재구성된 제2 동적 재구성 모듈(529)이 연산을 수행하여 정적 재구성 모듈(523)로 연산 결과를 전송하게 된다. 그리고, 정적 재구성 모듈(423)은, 제2 동적 재구성 모듈(526)으로부터 연산 결과를 입력받아 서보 모터를 제어할 수 있다. For example, assuming that the first dynamic reconfiguration module 526 is currently operating, the controller 510 controls the FPGA of the second dynamic reconfiguration module 529 that is not currently operated when the capacity of the reconfiguration information is greater than or equal to a specified capacity. Reconstruct according to the reconstruction information. After the reconfiguration is completed, the second dynamic reconfiguration module 529 transmits a reconfiguration completion signal indicating that the reconfiguration is completed, to the controller 510. When the control unit 510 receives the reconfiguration completion signal, the controller 510 transmits an operation stop request for requesting to stop the operation to the first dynamic reconfiguration module 526 currently in operation. The first dynamic reconfiguration module 526 stops the operation according to the stop operation request. At this time, the second dynamic reconfiguration module 529 having the structure of the FPGA reconstructed according to the reconfiguration information performs an operation and transmits the calculation result to the static reconfiguration module 523. In addition, the static reconfiguration module 423 may receive a calculation result from the second dynamic reconfiguration module 526 and control the servo motor.
상술한 제어부(510)는 마스터 제어기(101)로부터 수신한 비트스트림의 재구성 정보의 용량이 지정된 수치 이상임을 판단하는 것으로 설명하였지만, 구현 방법에 따라 마스터 제어기(101)의 엔트리 관리부(340)에서 재구성 정보의 용량이 지정된 수치 이상임을 판단하고, 이에 따른 정보를 재구성 정보의 헤더에 삽입할 수 있다. 이 때, 제어부(510)는 재구성 정보의 헤더에서 해당 정보를 확인하여 제1 동적 재구성 모듈(526) 또는 제2 동적 재구성 모듈(529)의 재구성 과정을 수행할 수 있다.Although the above-described control unit 510 has been described as determining that the capacity of the reconstruction information of the bitstream received from the master controller 101 is equal to or larger than a specified value, the control unit 510 of the master controller 101 reconfigures according to an implementation method. It may be determined that the capacity of the information is greater than or equal to the designated value, and the information according to the information may be inserted into the header of the reconstruction information. In this case, the controller 510 may perform the reconstruction process of the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 by checking the corresponding information in the header of the reconfiguration information.
도 6은 제어 시스템이 서보 모터를 동작 제어하는 과정을 예시한 순서도이다.6 is a flowchart illustrating a process of controlling a servo motor by a control system.
도 6을 참조하면, 단계 610에서 마스터 제어기(101)는 입력 장치로부터 명령을 수신한다.Referring to FIG. 6, in operation 610, the master controller 101 receives a command from an input device.
단계 620에서 마스터 제어기(101)는 단계 610에서 수신한 명령에 따른 서보 모터의 제어를 위한 비트스트림을 생성한다. 이 때, 마스터 제어기(101)는 명령에 따라 서보 모터를 제어하기 위해 필요한 슬레이브 제어기의 FPGA 구조를 나타내는 재구성 정보를 포함하는 비트스트림을 생성한다. 마스터 제어기(101)는 생성한 비트스트림을 제1 슬레이브 제어기로 전송한다.In operation 620, the master controller 101 generates a bitstream for controlling the servo motor according to the command received in operation 610. At this time, the master controller 101 generates a bitstream including reconfiguration information indicating the FPGA structure of the slave controller required to control the servo motor according to the command. The master controller 101 transmits the generated bitstream to the first slave controller.
단계 630에서 제1 슬레이브 제어기(102)는 수신한 비트스트림에서 재구성 정보를 추출한다. 이 때, 제1 슬레이브 제어기는 재구성 정보를 추출 후, 비트스트림을 제2 슬레이브 제어기(103)로 전송할 수 있다. 비트스트림을 수신한 제2 슬레이브 제어기(103)는 단계 630 이후의 제1 슬레이브 제어기(102)가 동작하는 과정과 동일하게 수행할 수 있다.In operation 630, the first slave controller 102 extracts reconfiguration information from the received bitstream. In this case, the first slave controller may extract the reconfiguration information and then transmit the bitstream to the second slave controller 103. The second slave controller 103 receiving the bitstream may perform the same process as the operation of the first slave controller 102 after step 630.
단계 640에서 제1 슬레이브 제어기(102)는 재구성 정보에 따라 FPGA 모듈인 재구성부의 구조를 재구성한다. 이 때, 제1 슬레이브 제어기(102)는 재구성 정보에 따라 복수의 동적 재구성 모듈 중 현재 서보 모터를 제어하고 있는 제1 동적 재구성 모듈(526)를 재구성하였을 때 제1 슬레이브 제어기(102)가 서보 모터의 제어를 중단하여야 하는 경우, 제2 동적 재구성 모듈(529)의 구성을 재구성하도록 한다. 제1 슬레이브 제어기(102)는 제2 동적 재구성 모듈(529)의 재구성이 완료되면 제1 동적 재구성 모듈(526)의 동작을 중단시키고 제2 동적 재구성 모듈(529) 및 정적 재구성 모듈(523)을 이용하여 서보 모터를 제어할 수 있다. 또한 제1 슬레이브 제어기(102)는 재구성 정보에 따라 정적 재구성 모듈(523), 제1 동적 재구성 모듈(526) 및 제2 동적 재구성 모듈(529)의 재구성을 독립적으로 수행할 수 있다. 즉, 제1 슬레이브 제어기(102)는 재구성 정보에서 제1 동적 재구성 모듈(526) 또는 제2 동적 재구성 모듈(529)에 대한 구조만이 나타나 있을 경우, 정적 재구성 모듈(523)이 서보 모터를 제어하는 동안 제1 동적 재구성 모듈(526) 또는 제2 동적 재구성 모듈(529)을 재구성할 수 있다.In operation 640, the first slave controller 102 reconstructs the structure of the reconstruction unit, which is an FPGA module, according to the reconfiguration information. At this time, when the first slave controller 102 reconfigures the first dynamic reconfiguration module 526 which is currently controlling the servo motor among the plurality of dynamic reconfiguration modules according to the reconfiguration information, the first slave controller 102 performs the servo motor. If it is necessary to stop the control of the, to reconfigure the configuration of the second dynamic reconfiguration module 529. When the reconfiguration of the second dynamic reconfiguration module 529 is completed, the first slave controller 102 stops the operation of the first dynamic reconfiguration module 526 and replaces the second dynamic reconfiguration module 529 and the static reconfiguration module 523. Servo motor can be controlled. Also, the first slave controller 102 may independently perform reconfiguration of the static reconfiguration module 523, the first dynamic reconfiguration module 526, and the second dynamic reconfiguration module 529 according to the reconfiguration information. That is, when the first slave controller 102 shows only the structure of the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 in the reconfiguration information, the static reconfiguration module 523 controls the servo motor. During the operation, the first dynamic reconfiguration module 526 or the second dynamic reconfiguration module 529 may be reconfigured.
단계 650에서 제1 슬레이브 제어기(102)는 단계 640에서 재구성된 재구성부를 이용하여 서보 모터의 동작을 제어한다.In operation 650, the first slave controller 102 controls the operation of the servo motor using the reconstruction unit reconfigured in operation 640.
상술한 제어 시스템은 서보 모터를 제어하는 것으로 설명하였지만, 재구성 정보를 타 장치에 적합하도록 구성하여 서보 모터 이외의 장치를 제어할 수 있음은 자명하다.Although the above-described control system has been described as controlling the servo motor, it is apparent that the reconfiguration information can be configured to be suitable for other devices to control devices other than the servo motor.
이제까지 본 발명에 대하여 그 실시 예를 중심으로 살펴보았다. 전술한 실시 예 외의 많은 실시 예들이 본 발명의 특허청구범위 내에 존재한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far I looked at the center of the embodiment for the present invention. Many embodiments other than the above-described embodiments are within the claims of the present invention. Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.
본 발명의 실시예에 따른 제어 시스템 및 그 방법은 사용자의 입력에 따라 게이트 어레이 구조의 재구성하여 다양한 기기를 유연적으로 제어할 수 있는 효과가 있다.The control system and method thereof according to an embodiment of the present invention have the effect of flexibly controlling various devices by reconfiguring the gate array structure according to a user input.
본 발명의 실시예에 따른 제어 시스템 및 그 방법은 게이트 어레이의 구조를 재구성하고, 재구성된 게이트 어레이를 이용하여 장치를 제어함으로써, 제어 장치의 크기를 소형화할 수 있다.The control system and method according to an embodiment of the present invention can reduce the size of the control device by reconfiguring the structure of the gate array and controlling the device using the reconstructed gate array.

Claims (14)

  1. 사용자의 명령에 따라 재구성 정보를 포함하는 비트스트림을 생성하는 마스터 제어기; 및A master controller for generating a bitstream including reconfiguration information according to a user command; And
    제1 슬레이브 제어기를 포함하되,Including a first slave controller,
    상기 제1 슬레이브 제어기는 The first slave controller
    상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 게이트 어레이(FPGA: Field Programmable Gate Array)인 제1 동적 재구성 모듈;A first dynamic reconfiguration module (FPGA) which is reconfigured according to the reconstruction information and generates a control value;
    상기 제어값에 따라 대상 장치의 동작을 제어하는 게이트 어레이인 정적 재구성 모듈; 및A static reconfiguration module which is a gate array controlling an operation of a target device according to the control value; And
    상기 제1 동적 재구성 모듈 및 상기 정적 재구성 모듈 중 하나 이상을 상기 재구성 정보에 따라 재구성하는 제어부를 포함하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.And a control unit configured to reconfigure at least one of the first dynamic reconfiguration module and the static reconfiguration module according to the reconfiguration information.
  2. 제1 항에 있어서,According to claim 1,
    상기 제어부는 상기 정적 재구성 모듈의 동작과는 독립적으로 상기 동적 재구성 모듈의 게이트 어레이 구조를 재구성하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.And the controller reconfigures the gate array structure of the dynamic reconfiguration module independently of the operation of the static reconfiguration module.
  3. 제1 항에 있어서,According to claim 1,
    상기 슬레이브 제어기는 The slave controller
    상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 게이트 어레이인 제2 동적 재구성 모듈을 더 포함하되, And a second dynamic reconfiguration module, which is a gate array reconfigured according to the reconfiguration information to calculate a control value.
    상기 제어부는 The control unit
    상기 재구성 정보의 용량이 지정된 수치 이상인 경우, 상기 상기 재구성 정보에 따라 상기 제2 동적 재구성 모듈을 재구성하도록 제어하고, 상기 제2 동적 재구성 모듈의 재구성이 완료될 때까지 상기 제1 동적 재구성 모듈의 작동을 유지하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.If the capacity of the reconstruction information is greater than or equal to a specified value, the control unit reconfigures the second dynamic reconstruction module according to the reconstruction information, and the operation of the first dynamic reconstruction module until the reconstruction of the second dynamic reconstruction module is completed. Reconfigurable control system during operation, characterized in that to maintain.
  4. 제3 항에 있어서,The method of claim 3, wherein
    상기 제어부는 The control unit
    상기 제2 동적 재구성 모듈의 재구성이 완료되는 경우, 상기 제1 동적 재구성 모듈의 동작을 중지시키는 것을 특징으로 하는 동작 중 재구성이 가능한 제어 시스템.And stopping the operation of the first dynamic reconfiguration module when the reconfiguration of the second dynamic reconfiguration module is completed.
  5. 제1 항에 있어서,According to claim 1,
    상기 마스터 제어기는The master controller
    상기 제1 동적 재구성 모듈 또는 상기 정적 재구성 모듈의 각 게이트 간의 연결 관계를 나타내는 함수 정보를 저장하는 재구성 라이브러리 저장부;A reconstruction library storage unit for storing function information indicating a connection relationship between the gates of the first dynamic reconfiguration module or the static reconfiguration module;
    상기 명령에 따라 상기 함수 정보를 추출하고, 추출한 상기 함수 정보를 조합하여 상기 재구성 정보를 생성하는 재구성 정보 조합부; 및A reconstruction information combination unit for extracting the function information according to the command and generating the reconstruction information by combining the extracted function information; And
    상기 재구성 정보를 포함하는 비트스트림을 생성하는 엔트리 관리부An entry manager which generates a bitstream including the reconfiguration information
    를 포함하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.Reconfigurable control system during operation comprising a.
  6. 제5 항에 있어서,The method of claim 5,
    상기 비트스트림을 상기 제1 슬레이브 제어기로 전송하는 슬레이브 통신부를 더 포함하되,Further comprising a slave communication unit for transmitting the bitstream to the first slave controller,
    상기 엔트리 관리부는 상기 명령에 따른 상기 비트스트림을 전송할 시점인 재구성 시간 정보를 생성한 경우, 상기 슬레이브 통신부는 상기 재구성 시간 정보에 따라 미리 정해진 주기가 도래한 시점 또는 상기 비트스트림이 생성된 시점에 상기 비트스트림을 상기 제1 슬레이브 제어기로 전송하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.When the entry manager generates reconfiguration time information that is a point in time at which the bitstream is to be transmitted according to the command, the slave communication unit is configured when the predetermined period arrives or when the bitstream is generated according to the reconfiguration time information. Reconfigurable control system during operation, characterized in that for transmitting a bitstream to the first slave controller.
  7. 제1 항에 있어서,According to claim 1,
    상기 제1 슬레이브 제어기와 동일한 구성의 제어기인 제2 슬레이브 제어기를 더 포함하되,Further comprising a second slave controller which is a controller having the same configuration as the first slave controller,
    상기 마스터 제어기는 상기 제1 슬레이브 제어기 및 상기 제2 슬레이브 제어기 각각에 상응하는 재구성 정보를 포함하는 상기 비트스트림을 생성하는 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.And the master controller generates the bitstream including reconfiguration information corresponding to each of the first slave controller and the second slave controller.
  8. 제7 항에 있어서,The method of claim 7, wherein
    상기 마스터 제어기, 상기 제1 슬레이브 제어기 및 상기 제2 슬레이브 제어기는 이중링 구조의 네트워크로 연결된 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.And the master controller, the first slave controller and the second slave controller are connected in a double ring network.
  9. 제1항에 있어서,The method of claim 1,
    상기 대상장치가 변경되는 경우,If the target device is changed,
    상기 정적 재구성 모듈은 상기 재구성 정보에 따라 재구성 되는 게이트 어레이인 것을 특징으로 하는 동작 중 재구성 가능한 제어 시스템.And the static reconstruction module is a gate array reconstructed according to the reconstruction information.
  10. 재구성 가능한 제어 시스템이 대상 장치의 동작을 제어하는 방법에 있어서, In the method that the reconfigurable control system controls the operation of the target device,
    사용자의 명령에 따라 재구성 정보를 포함하는 비트스트림을 생성하는 단계;Generating a bitstream including reconfiguration information according to a user command;
    상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 제1 게이트 어레이(FPGA: Field Programmable Gate Array)를 재구성하는 단계;Reconstructing a first gate array (FPGA) that is reconstructed according to the reconstruction information to produce a control value;
    재구성된 상기 게이트 어레이를 이용하여 제어값을 산출하는 단계; 및Calculating a control value using the reconstructed gate array; And
    상기 대상 장치의 동작을 제어하는 제2 게이트 어레이로 상기 제어값을 전송하는 단계를 포함하는 동작 중 재구성이 가능한 제어 방법.And transmitting the control value to a second gate array controlling the operation of the target device.
  11. 제10 항에 있어서,The method of claim 10,
    상기 제1 게이트 어레이를 재구성하는 단계는 Reconstructing the first gate array
    상기 제2 게이트 어레이의 동작과는 독립적인 것을 특징으로 하는 동작 중 재구성이 가능한 제어 방법.And a reconfigurable control method in operation which is independent of the operation of the second gate array.
  12. 제11 항에 있어서,The method of claim 11, wherein
    상기 재구성 정보의 용량이 지정된 수치 이상인 경우, 상기 재구성 정보에 따라 재구성되어 제어값을 산출하는 제3 게이트 어레이를 재구성하는 단계를 포함하되,If the capacity of the reconstruction information is equal to or greater than a specified value, reconstructing the third gate array reconstructed according to the reconstruction information to obtain a control value,
    상기 제3 게이트 어레이의 재구성이 완료될 때까지 상기 제1 게이트 어레이의 작동은 유지되는 것을 특징으로 하는 동작 중 재구성이 가능한 제어 방법.Operation of the first gate array is maintained until the reconstruction of the third gate array is completed.
  13. 제12 항에 있어서,The method of claim 12,
    상기 제3 게이트 어레이의 재구성이 완료되는 경우, 상기 제1 게이트 어레이의 동작을 중지하는 단계를 더 포함하는 동작 중 재구성이 가능한 제어 방법.Stopping the operation of the first gate array when the reconstruction of the third gate array is completed.
  14. 제10 항에 있어서,The method of claim 10,
    상기 비트스트림을 생성하는 단계는Generating the bitstream
    상기 명령에 따라 상기 제1 게이트 어레이 또는 상기 제2 게이트 어레이의 각 게이트 간의 연결 관계를 나타내는 함수 정보를 저장하는 상기 제어 시스템의 저장 공간으로부터 상기 함수 정보를 추출하는 단계;Extracting the function information from a storage space of the control system that stores function information indicating a connection relationship between each gate of the first gate array or the second gate array according to the command;
    추출한 상기 함수 정보를 조합하여 상기 재구성 정보를 생성하는 단계; 및Generating the reconstruction information by combining the extracted function information; And
    상기 재구성 정보를 포함하는 비트스트림을 생성하는 단계를 포함하는 것을 특징으로 하는 동작 중 재구성이 가능한 제어 방법.And generating a bitstream including the reconstruction information.
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