WO2012009987A1 - 帧时延测量的装置、***及方法 - Google Patents

帧时延测量的装置、***及方法 Download PDF

Info

Publication number
WO2012009987A1
WO2012009987A1 PCT/CN2011/072717 CN2011072717W WO2012009987A1 WO 2012009987 A1 WO2012009987 A1 WO 2012009987A1 CN 2011072717 W CN2011072717 W CN 2011072717W WO 2012009987 A1 WO2012009987 A1 WO 2012009987A1
Authority
WO
WIPO (PCT)
Prior art keywords
frame
module
fpga
delay measurement
local
Prior art date
Application number
PCT/CN2011/072717
Other languages
English (en)
French (fr)
Inventor
王伟
Original Assignee
中兴通讯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中兴通讯股份有限公司 filed Critical 中兴通讯股份有限公司
Publication of WO2012009987A1 publication Critical patent/WO2012009987A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/08—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters
    • H04L43/0852—Delays

Definitions

  • the present invention relates to the field of the core technology of the communication industry, and in particular to a device, system and method for frame delay measurement.
  • ETH-DM Frame Delay Measurement
  • the Frame Delay Measurement (ETH-DM) function is based on the basic functions of the International Telecommunication Union ITU-T Y.1731 standard and is divided into one-way delay measurement and two-way delay measurement. After the correct Maintenance Entity Group (MEG) and Maintenance End Point (MEP) are configured, the basic principles of the two frame delay measurements are as follows: 1.
  • FIG. 3 is a schematic diagram of a frame structure of a prior art DMR frame. The information in Figure 3 includes: Version (Version), Opcode (Flags), TLV Offset (TLV Offset), and local DMM 4 text transmission timestamp.
  • a frame delay measuring apparatus including: The measurement DM module is set to assemble and transmit the delay measurement frame; the field programmable gate array FPGA module is set to measure the frame type and the entry direction according to the received delay, and the current FPGA clock is the delay measurement frame. Filling the timestamp; The DM module is also set to use the timestamp of the delay measurement frame to perform one-way or two-way frame delay measurement.
  • the foregoing apparatus may further include: a driving module, configured to transmit data and configuration information between the DM module and the FPGA module, perform initialization of the FPGA clock, and synchronize multiple FPGA clocks.
  • the local DM module in the case of performing bidirectional delay measurement, is configured to generate a bidirectional delay measurement frame DMM, and send the DMM frame to the local FPGA module; the local FPGA module, the setting To fill the timestamp TxTimeStampf for the DMM frame by the current FPGA clock, and send the DMM frame to the peer FPGA module; the peer FPGA module is set to fill the timestamp RxTimeStampf for the DMM frame by the current FPGA clock, and send the DMM frame to the pair
  • the DM module is configured to generate a DMR frame, a DMR frame, a TxTimeStampf, and an RxTimeStampf equal to the TxTimeStampf of the DMM frame, and a RxTimeStampf; and send the DMR frame to the peer FPGA module; Set to fill the time stamp TxTimeStampb for the DMR frame by the current FPGA clock, and send the DMR frame to the local FPGA module;
  • FIG. 2 is a schematic diagram of a frame structure of a prior art DMM frame
  • FIG. 3 is a schematic diagram of a frame structure of a prior art DMR frame
  • 1 is a schematic diagram of a frame delay measurement system according to an embodiment of the present invention
  • FIG. 6 is a flowchart of a frame delay measurement method according to an embodiment of the method of the present invention
  • FIG. 7 is a flowchart of processing of an FPGA module in a method for measuring a frame delay according to an embodiment of the present invention
  • FIG. 8 is a flowchart of processing of a DM module in a method for measuring a frame delay according to an embodiment of the method of the present invention.
  • the frame delay measuring apparatus may further include: a driving module, configured to transmit data and configuration information between the DM module and the FPGA module, perform initialization of the FPGA clock, and synchronize synchronization of the plurality of FPGA clocks.
  • the FPGA module may further include: a first-in first-out FIFO sub-module, configured to buffer the received or transmitted delay measurement frame.
  • the driving module 406 is further configured to receive a delay measurement frame sent by the DM module, query a current processing state of the FIFO submodule, and forward the delay measurement frame to the FIFO submodule when the current processing state of the FIFO submodule is idle.
  • the frame delay measurement system includes a local end 502 and a opposite end 504, and the local end 502 and the opposite end 504 are connected through a network.
  • the local end 502 and the opposite end 504 each include an FPGA module and a DM module, where: The DM module is configured to generate a delay measurement frame and send a delay measurement frame; the local FPGA module and the peer FPGA module are respectively set to measure the type of the frame and the entry direction according to the received delay, and The pre-FPGA clock is time-stamped for the delay measurement frame; the peer DM module or the local DM module is also set to use the timestamp of the delay measurement frame to perform one-way or two-way frame delay measurement.
  • the peer DM module is configured to generate a DMR frame, TxTimeStampf, RxTimeStampf is equal to the TxTimeStampf of the DMM frame of the DMR frame, and RxTimeStampf; and send the DMR frame to the peer FPGA module.
  • the peer FPGA module is further configured to fill the time stamp TxTimeStampb for the DMR frame by the current FPGA clock, and send the DMR frame to the local FPGA module.
  • the local FPGA module is configured to fill the time stamp RxTimeStampb for the DMR frame by the current FPGA clock, and send the DMR frame to the local driving module.
  • the local driver module is configured to forward the DMR frame to the local DM module.
  • an apparatus for implementing a frame delay measurement (ETH-DM) function in ITU-T Y.1731 includes: an FPGA module: mainly implementing frame timestamps related to frame delay measurement.
  • DM module Processes the frame delay measured by the FPGA to measure related frames, and completes the one-way or two-way frame delay measurement function.
  • the FPGA hardware processes the timestamp at the physical layer, and the accuracy is accurate.
  • the DM module completes the unidirectional frame delay measurement or the bidirectional frame delay measurement calculation. .
  • This embodiment has all the beneficial effects of the first embodiment of the system, and will not be repeated here.
  • Method Embodiment 2 In this embodiment, the frame delay measurement method will be described in detail in conjunction with Embodiments 1 to 2 and System Embodiments 1 to 3. Similarly, the features in the frame delay measurement method of this embodiment are also applicable to the above device embodiments and system embodiments. This embodiment will be described from the FPGA module and the DM module, and the unidirectional frame measurement and the bidirectional frame measurement are no longer distinguished.
  • Step S714 The FPGA module first determines whether it is the correct Ethernet packet, and then determines the OpCode field in the message, the 1DM frame data format.
  • Figure 1, DMM frame data format is shown in Figure 2. If OpCode is equal to 45 or 47, the FPGA continues to process, otherwise discards;
  • Step S716 After receiving the 1DM frame or DMM frame transmitted from the network side, the FPGA obtains the current FPGA clock ticks.
  • the DM module processing process includes: Step S802: The DM module configures the correct MEG and MEP, and converts the relevant configuration into an FPGA-related entry by the driving module, and enables unidirectional frame delay measurement or bidirectional frame time. Delay measurement function,
  • Step S806 DM The module receives the DMR frame that the peer responds to determine whether the received DMR frame is the DMR frame corresponding to the DMM frame sent by the local end according to the MEG LEVEL of the DMR frame and the VLAN of the Ethernet header. If not, the DM module discards and does not process; if yes, extracts the RxTimeStampb, TxTimeStampf, TxTimeStampb, and RxTimeStampf fields in the DMR, and calculates the time delay.
  • Step S808 After receiving the 1DM frame sent by the local end, the peer end can calculate the unidirectional frame delay.
  • the RxTimeStampf in the 1DM 4 ⁇ text is extracted, and the TxTimeStampf field calculates the delay.
  • the timestamp TxTimeStampf processing is referred to step S706, and the RxTimeStampf processing is referred to step S716.
  • the computing device may be implemented by program code executable by the computing device, such that they may be stored in the storage device by the computing device and, in some cases, may be different from the order herein.
  • the steps shown or described are performed, or they are separately fabricated into individual integrated circuit modules, or a plurality of modules or steps are fabricated as a single integrated circuit module.
  • the invention is not limited to any specific combination of hardware and software.
  • the above is only the preferred embodiment of the present invention, and is not intended to limit the present invention, and various modifications and changes can be made to the present invention. Any modifications, equivalent substitutions, improvements, etc. made within the scope of the present invention are intended to be included within the scope of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

本发明公开了一种帧时延测量的装置、***及方法。该帧时延测量装置包括：时延测量DM模块，设置为时延测量帧的组装和发送；现场可编程门阵列FPGA模块，设置为根据接收到的时延测量帧的类型及入口方向，由当前FPGA时钟为时延测量帧填充时间戳；DM模块，还设置为使用时延测量帧的时间戳，进行单向或双向帧时延测量。本发明基于FPGA时钟实现高精收帧时延测量，克服了现有技术中帧时延测量依赖于操作***时钟，测量精度差的缺陷，从而可以准确反映当前测量节点设备之间网络传输质量。

Description

帧时延测量的装置、 ***及方法 技术领域 本发明涉及通信行业核心网技术领域， 具体而言， 涉及一种帧时延测量 的装置、 ***及方法。 背景技术 帧时延测量 (ETH-DM)功能是基于国际电信联盟 ITU-T Y.1731标准的基 本功能， 分为单向时延测量和双向时延测量两种。 在配置了正确的维护实体 群 ( Maintenance Entity Group, 简称 MEG )和维护边界点 （ Maintenance End Point, 简称 MEP ) 后， 两种帧时延测量基本原理如下： 一、 单向时延测量 每个 MEP在点到点维护实体（Maintenance Entity, 简称 ME ) 中向它对 等的对端 MEP发送带有单向 ETH-DM信息的帧（1DM 帧）， 以便于在对端 MEP上进行单向帧时延和 （或） 单向帧时延变化的测量。 对端 MEP才艮据收 到的 1DM 4艮文中 RxTimeStampf和 TxTimeStampf进行时延计算，才艮据 ITU-T Y.1731 中定义的 ^青确到纳秒级的时间戳格式。 由于 TxTimeStampf 由发送方 填充， RxTimeStampf由接收方填充。 该过程中要求收发两端时钟保持高度同 步， 否则误差 4艮大。 二、 双向时延测量
MEP向其对等的对端 MEP发送有 ETH-DM请求的时延测量消息（ Delay Measurement Message, 简称 DMM帧；)， 并从其对等的 MEP接收有 ETH-DM 回复的时延测量应答消息 (Delay Measurement Relay, 简称 DMR帧）， 来进行 双向帧时延和 （或） 双向帧时延变化的测量。 双向帧时延测量由发送 DMM 帧一方 MEP发起并负责时延计算， 对端 MEP收到 DMM帧立即回应 DMR 帧， 发起一方 MEP ) 到对端 MEP 回应的 DMR帧后， 才艮据 DMR帧中的 RxTimeStampb、 TxTimeStampf、 TxTimeStampb、 RxTimeStampf字段计算时 延， 才艮据 ITU-T Y.1731中定义的精确到纳秒级的时间戳格式。 双向时延测量 虽然不要求两端时钟高度同步， 但要求双方本地时钟精确度较高， 否则误差 较大。 图 1为现有技术 1DM帧的帧结构示意图； 其中， 图 1 中的信息包括：
MEG等级（ MEG LEVEL ),版本 ( Version ),操作码（ OpCode ),标记（ Flags ), TLV偏置值 （TLV Offset ) ，报文发送时间戳（TxTimeStampf ), 报文接收时 间戳 ( RxTimeStampf), 终了 TLV ( End TLV )。 图 2为现有技术 DMM帧的 帧结构示意图； 其中， 图 2中的信息包括： MEG等级（MEG LEVEL ), 版 本 ( Version ), 操作码（ OpCode ), 标记（ Flags ), TLV偏置值 ( TLV Offset ), 本端 4艮文发送时间戳 ( TxTimeStampf), 保留用于 DMM接收设备 ( Reserved for DMM receicing equipment ) 用 于对端接 > DMM 4艮文时间戳
( RxTimeStampf), 保留用于 DMR ( Reserved for DMR )用于对端发送 DMR 4艮文时间戳 ( TxTimeStampb ), 保留用于 DMR接收设备 ( Reserved for DMR receicing equipment ), 终了 TLV ( End TLV )。 图 3为现有技术 DMR帧的帧 结构示意图。 其中， 图 3中的信息包括： 版本（Version ), 操作码（ OpCode ), 标记 （Flags ), TLV 偏置值 ( TLV Offset ), 本端 DMM 4艮文发送时间戳
( TxTimeStampf), 对端接收 DMM 4艮文时间戳（ RxTimeStampf ), 对端发送 DMR报文时间戳（ TxTimeStampb ), 保留用于 DMR接收设备 于本端接收 DMR报文时间戳 ( RxTimeStampb ), 终了 TLV ( End TLV )„ 在实现本发明的过程中， 发明人意识到现有技术存在如下缺陷： 帧时延 测量依赖于操作***时钟， 测量精度差。 发明内容 本发明的主要目的在于提供一种时延测量的装置、 ***及方法， 以解决 上述的帧时延测量依赖于操作***时钟， 测量精度差的问题。 根据本发明的一个方面， 提供了一种帧时延测量装置， 包括： 时延测量 DM模块，设置为时延测量帧的组装和发送； 现场可编程门阵列 FPGA模块， 设置为才艮据接收到的时延测量帧的类型及入口方向， 由当前 FPGA时钟为时 延测量帧填充时间戳； DM模块， 还设置为使用时延测量帧的时间戳， 进行 单向或双向帧时延测量。 优选地， 本技术方案中， 上述装置还可以包括： 驱动模块， 设置为 DM 模块和 FPGA模块之间的数据和配置信息传输， 进行 FPGA时钟的初始化和 多个 FPGA时钟的同步。 优选地， 本技术方案中， FPGA模块还包括： 先进先出 FIFO子模块， 设 置为緩存接收或发送的时延测量帧； 驱动模块， 还设置为接收 DM模块发送 的时延测量帧， 查询 FIFO子模块的当前处理状态， 当 FIFO子模块的当前处 理状态为空闲时， 将时延测量帧转发至 FIFO子模块。 根据本发明的另一方面，提供了一种帧时延测量***， 包括本端和对端， 本端和对端通过网络相连，本端和对端均包括 FPGA模块和 DM模块，其中： 本端 DM模块， 设置为生成时延测量帧， 并发送时延测量帧； 本端 FPGA模 块和对端 FPGA模块， 分别设置为根据接收到的时延测量帧的类型及入口方 向， 由当前 FPGA时钟为时延测量帧填充时间戳； 对端 DM模块或本端 DM 模块， 还设置为使用时延测量帧的时间戳， 进行单向或双向帧时延测量。 优选地， 本技术方案中， 在进行单向帧时延测量的情况下， 本端 DM模 块， 设置为生成单向时延测量帧 1DM , 并发送 1DM帧； 本端 FPGA模块， 设置为使用本地当前 FPGA 时钟为 1DM 帧填充时间戳 TxTimeStampf, 并 1DM帧发送到对端 FPGA模块；对端 FPGA模块，设置为使用本地当前 FPGA 时钟为 1DM帧填充时间戳 RxTimeStampf;对端 DM模块，设置为才艮据 1DM 帧中 RxTimeStampf和 TxTimeStampf的差值获取单向帧时延。 优选地， 本技术方案中， 在进行双向时延测量的情况下， 本端 DM模块， 设置为生成双向时延测量帧 DMM, 并将 DMM帧发送至本端 FPGA模块； 本端 FPGA 模块， 设置为由当前 FPGA 时钟为 DMM 帧填充时间戳 TxTimeStampf, 并将 DMM帧发送至对端 FPGA模块； 对端 FPGA模块， 设 置为由当前 FPGA时钟为 DMM帧填充时间戳 RxTimeStampf,并将 DMM帧 发送至对端 DM模块； 对端 DM模块， 设置为生成 DMR帧， DMR帧中， TxTimeStampf, RxTimeStampf 等于接) 的 DMM 帧的 TxTimeStampf, RxTimeStampf; 并将 DMR帧发送至对端 FPGA模块； 对端 FPGA模块， 还 设置为由当前 FPGA时钟为 DMR帧填充时间戳 TxTimeStampb, 并将 DMR 帧发送至本端 FPGA模块； 本端 FPGA模块， 还设置为由当前 FPGA时钟为 DMR帧填充时间戳 RxTimeStampb , 并将 DMR帧发送至本端 DM模块； 本 端 DM模块，设置为才艮据 DMR帧中的时间戳 TxTimeStampf, RxTimeStampf, TxTimeStampb、 RxTimeStampb, 计算双向帧时延。 根据本发明的另一方面， 提供了一种帧时延测量方法， 由本端和对端完 成， 本端和对端均包括 FPGA模块和 DM模块， 其中： 本端 DM模块生成时 延测量帧， 并发送时延测量帧； 本端 FPGA模块和对端 FPGA模块分别根据 接收到的时延测量帧的类型及入口方向， 由当前 FPGA时钟为时延测量帧填 充时间戳； 对端 DM模块或本端 DM模块使用时延测量帧的时间戳， 进行单 向或双向帧时延测量。 本发明利用软硬件结合的方式提供了一种帧时延测量的装置、 ***及方 法， 借助现场可编程门阵列 FPGA高精度时钟， 能够实现精度较高的单向帧 时延或双向帧时延测量。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部 分， 本发明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的 不当限定。 在附图中： 图 1为现有技术 1DM帧的帧结构示意图； 图 2为现有技术 DMM帧的帧结构示意图； 图 3为现有技术 DMR帧的帧结构示意图； 图 4为根据本发明装置实施例一帧时延测量装置的示意图； 图 5为才艮据本发明***实施例一帧时延测量***的示意图； 图 6为根据本发明方法实施例一帧时延测量方法的流程图； 图 7为才艮据本发明方法实施例二帧时延测量方法中 FPGA模块处理的流 程图； 图 8为根据本发明方法实施例二帧时延测量方法中 DM模块处理的流程 图。 具体实施方式
FPGA 时钟釆用晶振进行计时， 通过其内部锁相倍频后产生高速时钟， 最小计时精度为 8纳秒， 其精度要高于***时钟， 属于硬件计时的范畴， 在 物理层实现。 本发明基于 FPGA模块实现高精度的帧时延测量， 可以正确反 映当前测量节点设备之间网络传输质量。 下文中将参考附图并结合实施例来详细说明本发明。 需要说明的是， 在 不冲突的情况下， 本申请中的实施例及实施例中的特征可以相互组合。 下面 对本发明的实施方法作进一步的详细说明。 装置实施例一： 图 4为根据本发明装置实施例一帧时延测量装置的示意图。如图 4所示， 本实施例中， 帧时延测量装置包括： 时延测量 DM模块 404 , 设置为时延测 量帧的组装和发送； FPGA模块 402 , 设置为根据接收到的时延测量帧的类 型及入口方向， 由当前 FPGA时钟为时延测量帧填充时间戳； DM模块 404 , 还设置为使用时延测量帧的时间戳， 进行单向或双向帧时延测量。 本实施例中， 帧时延测量装置还可以包括： 驱动模块， 设置为 DM模块 和 FPGA模块之间的数据和配置信息传输， 进行 FPGA时钟的初始化和多个 FPGA时钟的同步。 本实施例中， FPGA模块还可以包括： 先进先出 FIFO子模块， 设置为緩 存接收或发送的时延测量帧。 驱动模块 406 , 还设置为接收 DM模块发送的 时延测量帧， 查询 FIFO子模块的当前处理状态， 当 FIFO子模块的当前处理 状态为空闲时， 将时延测量帧转发至 FIFO子模块， 重置 FIFO子模块的状态 为空闲； 当 FIFO子模块的当前处理状态为忙时， 通知 DM模块重新发送时 延测量帧。 本实施例基于 FPGA时钟实现高精度的帧时延测量， 克服了现有技术中 帧时延测量依赖于操作***时钟， 测量^"度差的缺陷， 从而可以准确反映当 前测量节点设备之间网络传输质量。 ***实施例一： 对于每一次的帧时延测量而言， 必须由两端的设备协作进行完成。 图 5 为根据本发明***实施例一帧时延测量***的示意图。 如图 5所示， 本实施 例中， 帧时延测量***包括本端 502和对端 504 , 本端 502和对端 504通过 网络相连。 本端 502和对端 504均包括 FPGA模块和 DM模块， 其中： 本端 DM模 块， 设置为生成时延测量帧， 并发送时延测量帧； 本端 FPGA 模块和对端 FPGA模块， 分别设置为根据接收到的时延测量帧的类型及入口方向， 由当 前 FPGA时钟为时延测量帧填充时间戳； 对端 DM模块或本端 DM模块， 还 设置为使用时延测量帧的时间戳， 进行单向或双向帧时延测量。 本实施例中， 本端 DM模块和对端 DM模块， 还设置为分别维护实体群 MEG和维护边界点 MEP的参数配置， 将配置参数转化为对应 FPGA对应的 表项， 并启动时延测量功能。 本端驱动模块和对端驱动模块， 设置为分别进 行对应的 FPGA模块和 DM模块的数据和配置参数传输，初始化对应的 FPGA 模块的时钟。 本实施例中，任意支持 ITU-T Y.1731标准的设备之间可以进行高精度的 单向和双向帧时延测量， 正确反映了当前测量节点设备之间网络传输质量， 解决了传统帧时延测量方式下测量精度不足的技术难题。 ***实施例二： 本实施例将在***实施例一的基础上，针对单向时延测量进行详细说明。 本实施例中，本端驱动模块与对端驱动模块，设置为协作进行本端 FPGA 模块时钟和对端 FPGA模块时钟的同步。 本端 DM模块， 设置为生成单向时 延测量帧 1DM, 并将 1DM帧发送至本端驱动模块。 本端驱动模块， 设置为 查询本端 FPGA模块中先进先出队列 FIFO的状态标志位，根据状态标志位， 向 FPGA模块发送 1DM帧， 并重置状态标志位。 本端 FPGA模块， 设置为 由当前 FPGA时钟为 1DM帧填充时间戳 TxTimeStampf, 并将 1DM帧发送 至对端装置的对端 FPGA模块。 对端 FPGA模块， 设置为由当前 FPGA时钟 为 1DM帧填充时间戳 RxTimeStampf, 并将 1DM帧发送至对端 DM模块。 对端 DM 模块， 设置为才艮据 1DM 帧中的时间戳 TxTimeStampf、 RxTimeStampf, 计算单向帧时延。 本实施例具有***实施例一的全部有益效果， 此处不再重述。 ***实施例三： 本实施例将在***实施例一的基础上，针对双向时延测量进行详细说明。 本实施例中， 本端 DM模块， 设置为生成双向时延测量帧 DMM, 并将
DMM发送至驱动本端模块帧。 本端驱动模块， 设置为查询本端 FPGA模块 中先进先出队列 FIFO的状态标志位， 根据状态标志位， 向本端 FPGA模块 发送 DMM帧， 并重置状态标志位。 本端 FPGA模块， 设置为由当前 FPGA 时钟为 DMM帧填充时间戳 TxTimeStampf,并将 DMM帧发送至对端装置的 对端 FPGA模块。 对端 FPGA模块， 设置为由当前 FPGA时钟为 DMM帧填 充时间戳 RxTimeStampf, 并将 DMM帧发送至对端 DM模块。 对端 DM模 块， 设置为生成 DMR帧， DMR帧中， TxTimeStampf、 RxTimeStampf等于 接) 的 DMM帧的 TxTimeStampf, RxTimeStampf; 并将 DMR帧发送至对端 FPGA模块。 对端 FPGA模块， 还设置为由当前 FPGA时钟为 DMR帧填充 时间戳 TxTimeStampb, 并将 DMR帧发送至本端 FPGA模块。 本端 FPGA模 块， 设置为由当前 FPGA时钟为 DMR帧填充时间戳 RxTimeStampb, 并将 DMR帧发送至本端驱动模块。 本端驱动模块， 设置为将 DMR帧转发至本端 DM模块。 本端 DM模块， 设置为才艮据 DMR帧中的时间戳 TxTimeStampf, RxTimeStampf、 TxTimeStampb、 RxTimeStampb, 计算双向时延。 本实施例具有***实施例一的全部有益效果， 此处不再重述。 方法实施例一： 本实施例中， 实现 ITU-T Y.1731中帧时延测量 (ETH-DM)功能的装置， 包括： FPGA模块： 主要实现为帧时延测量相关帧填充时间戳。 DM模块： 处理通过 FPGA接收的帧时延测量相关帧，完成单向或双向帧时延测量功能。 驱动模块： 设置为 FPGA模块和 DM模块互通， 将 DM模块下的配置信息转 换为 FPGA对应的表项，将 FPGA接收到的报文通过中断通知 DM模块进行 处理； 提供接口， 完成对 FPGA初始 4匕和同步时钟的功能。 图 6为根据本发明方法实施例一帧时延测量方法的流程图。如图 6所示， 本实施例包括： 步骤 S602 , 本端 DM模块生成时延测量帧， 并发送时延测量帧； 步骤 S604,本端 FPGA模块和对端 FPGA模块分另根据接收到的时延测 量帧的类型及入口方向， 由当前 FPGA时钟为时延测量帧填充时间戳； 步骤 S606, 对端 DM模块或本端 DM模块使用时延测量帧的时间戳， 进行单向或双向帧时延测量。 具体来讲， 从技术方案完整的角度看， 本实施例可以包括： 1) DM模块 负责帧时延测量帧的组装和发送， 帧中和时间戳相关部分填 0, 通过驱动模 块发送给 FPGA处理； 2)FPGA根据接收帧类型及入口方向不同， 依赖其高 精度时钟填充帧中相应的时间戳部分， 具体步骤参见方法实施例二， FPGA 硬件在物理层处理时间戳， 精度较准确； 3)DM模块完成单向帧时延测量或 双向帧时延测量计算。 本实施例具有***实施例一的全部有益效果， 此处不再重述。 方法实施例二： 本实施例中， 将结合装置实施例一至二， ***实施例一至三， 对帧时延 测量方法进行详细说明。 同理， 本实施例帧时延测量方法中的各特征同样也 可应用于上述装置实施例和***实施例。 本实施例将从 FPGA模块和 DM模块进行说明， 而不再区分单向帧测量 和双向帧测量。 基于 FPGA 模块实现高精度的帧时延测量方法， 其功能由 FPGA模块和 DM模块通过驱动模块共同实现。 图 7为才艮据本发明方法实施例二帧时延测量方法中 FPGA模块处理的流 程图。 如图 7所示， FPGA模块处理流程包括： 步骤 S702: DM模块按需发送帧时延测量帧， 单向时延测量（1DM)帧或 双向时延测量 (； DMM)帧， DM模块组装正确的二层 4艮文发送给驱动模块， 驱 动模块查询 FPGA中 FIFO状态标志位是否为 1 ,为 1则通过 PCI总线向 FPGA 下发报文， 为 0则提示 DM模块重新发送报文。 发送完成后， 驱动模块置状 态标志位为 0 , 通知 FPGA从 FIFO中提取 4艮文， FPGA提取完毕后， 将状态 标志位复位为 1 ; 步骤 S704 : FPGA模块首先判断是否是正确的以太网报文， 再判断报文 中的操作码 ( OpCode ) 字段， 1DM帧数据格式见图 1 , DMM帧数据格式见 图 2 , 若操作码 （ OpCode ) 等于 45或 47时， FPGA继续处理， 否则丢弃； 步骤 S706:对于单端帧时延测量，需要测量节点双方时钟保持高度同步， 可以参考 NTP或 IEEE 1588协议实现高精度时钟同步，具体实现方式超出了 本发明的讨论范围； 对于双端帧时延测量， 由于时延测量依赖相对时间， 只 需要发起测量一方时钟精度能够满足测量需求即可， 不需要测量节点双方保 持同步。 FPGA提供寄存器， 由 DM模块负责初始化时钟， 由 FPGA 自行时 钟计数； 驱动模块提供接口，供外部模块进行时钟同步。 FPGA接收到由 DM 模块发送的 1DM帧或 DMM帧后，获取当前 FPGA时钟滴答数，按照 ITU-T Y.1731中规定的时间戳格式进行转换并填入帧中本端 DMM报文发送时间戳 ( TxTimeStampf ) 字段； 步骤 S708: FPGA发送 1DM帧或 DMM帧， 对端可以测量单向帧时延， 具体方法参见步骤； 双向帧时延测量需要等待对端回应 DMR报文； 本步骤 后， 执行步 4聚 S712; 步骤 S710: 本步骤特别用于进行双向帧时延测量， 用于执行了下述步骤 S720后， FPGA接收从网络侧传送的 DMR帧，获取当前 FPGA时钟滴答数， 按照 ITU-T Y.1731中规定的时间戳格式进行转换并填入帧中本端接收 DMR 报文时间戳（ RxTimeStampb )字段，通过驱动模块透传给 DM模块进行处理， DM模块可以计算出双向帧时延， 双向帧时延测量完成； 步骤 S712: 由对端主动发起的帧时延测量， FPGA负责接收帧，通过 PCI 总线传递给 DM模块计算时延； 步骤 S714: FPGA模块首先判断是否是正确的以太网报文， 再判断报文 中的 OpCode字段， 1DM帧数据格式见图 1 , DMM帧数据格式见图 2, 若 OpCode等于 45或 47时， FPGA继续处理， 否则丢弃； 步骤 S716: FPGA接收到从网络侧传送的 1DM帧或 DMM帧后， 获取 当前 FPGA时钟滴答数，按照 ITU-T Y.1731中规定的时间戳格式进行转换并 填入帧中对端接收 DMM 4艮文时间戳 ( RxTimeStampf ) 字段； 步骤 S718: FPGA通过 PCI总线将帧透传给 DM模块进行处理， DM模 块可以计算出单向帧时延， 单向帧时延测量完成； 如果是双端的帧时延测量 需要 DM模块回应 DMR帧； 步骤 S720: FPGA收到 DM模块回应的 DMR帧， 获取当前 FPGA时钟 滴答数， 按照 ITU-T Y.1731中规定的时间戳格式进行转换并填入帧中对端发 送 DMR报文时间戳（ TxTimeStampb ) 字段， 发送给对端测量节点。 图 8为根据本发明方法实施例二帧时延测量方法中 DM模块处理的流程 图。 如图 8所示， DM模块处理流程包括： 步骤 S802: DM模块配置正确的 MEG和 MEP, 通过驱动模块将相关配 置转换为 FPGA对应的表项， 使能单向帧时延测量或双向帧时延测量功能，
DM模块组装 1DM或 DMM帧， 帧中 TxTimeStampf字段为 0 ( 1DM帧数据 格式见图 1 , DMM帧数据格式见图 2 )。 通过驱动模块将帧发送给 FPGA模 块填充时间戳， 参见步骤 S706； 步骤 S804: FPGA发送收到的 DM数据帧， 对于双向时延测量的 DMM 帧， 需要等待对端回应 DMR帧； 步骤 S806: DM模块收到对端回应的 DMR帧， 才艮据 DMR帧的 MEG LEVEL和以太网 4艮文头部的 VLAN判断收到的 DMR帧是否是本端发出的 DMM帧对应的 DMR帧。 若不是， DM模块丢弃， 不进行处理； 若是， 提取 DMR†贞中的 RxTimeStampb、 TxTimeStampf、 TxTimeStampb、 RxTimeStampf 字段计算时延， 时间戳 TxTimeStampf 处理参见步 4聚 S706, RxTimeStampb 处理参见步骤 S710, RxTimeStampf处理参见步骤 S716, TxTimeStampb处 理参见步骤 S720。 根据 ITU-T Y.1731规定， 双向帧时延计算公式如下：
†贞时延 =(RxTimeStampb~TxTimeStampf)— (TxTimeStampb-RxTimeStampf)； 步骤 S808: 对端收到本端发出的 1DM帧后， 可以计算单向帧时延。 提 取 1DM 4艮文中的 RxTimeStampf, TxTimeStampf 字段计算时延， 时间戳 TxTimeStampf处理参见步骤 S 706, RxTimeStampf处理参见步骤 S716。 才艮据 ITU-T Y.1731规定， 单向帧时延计算公式如下： 帧时延 =RxTimeStampf— TxTimeStampf 本实施例中， 任意支持 ITU-T Y.1731标准的设备之间可以进行高精度的 单向和双向帧时延测量， 正确反映了当前测量节点设备之间网络传输质量， 解决了传统帧时延测量方式下测量精度不足的技术难题。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可 以用通用的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布 在多个计算装置所组成的网络上， 可选地， 它们可以用计算装置可执行的程 序代码来实现， 从而， 可以将它们存储在存储装置中由计算装置来执行， 并 且在某些情况下， 可以以不同于此处的顺序执行所示出或描述的步骤， 或者 将它们分别制作成各个集成电路模块， 或者将它们中的多个模块或步骤制作 成单个集成电路模块来实现。 这样， 本发明不限制于任何特定的硬件和软件 结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本 领域的技术人员来说， 本发明可以有各种更改和变化。 凡在本发明的 ^"神和 原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护 范围之内。

Claims

权 利 要 求 书
1. 一种帧时延测量装置， 包括：
时延测量 DM模块， 设置为时延测量帧的组装和发送； 现场可编程门阵列 FPGA模块， 设置为根据接收到的时延测量帧的 类型及入口方向， 由当前 FPGA时钟为时延测量帧填充时间戳；
所述 DM模块， 还设置为使用所述时延测量帧的时间戳， 进行单向 或双向帧时延测量。
2. 根据权利要求 1所述的装置， 其中， 还包括：
驱动模块， 设置为所述 DM模块和所述 FPGA模块之间的数据和配 置信息传输， 进行所述 FPGA时钟的初始化和多个 FPGA时钟的同步。
3. 根据权利要求 2所述的装置， 其中， 所述 FPGA模块还包括： 先进先出 FIFO子模块， 设置为緩存接收或发送的时延测量帧；
所述驱动模块， 还设置为接收 DM模块发送的时延测量帧， 查询所 述 FIFO子模块的当前处理状态， 当所述 FIFO子模块的当前处理状态为 空闲时， 将所述时延测量帧转发至 FIFO子模块。
4. 一种帧时延测量***， 包括本端和对端， 所述本端和所述对端通过网络 相连， 所述本端和所述对端均包括 FPGA模块和 DM模块， 其中： 所述本端 DM模块， 设置为生成时延测量帧， 并发送所述时延测量 帧；
所述本端 FPGA模块和所述对端 FPGA模块， 分别设置为根据接收 到的时延测量帧的类型及入口方向， 由当前 FPGA时钟为时延测量帧填 充时间戳；
所述对端 DM模块或本端 DM模块， 还设置为使用所述时延测量帧 的时间戳， 进行单向或双向帧时延测量。
5. 根据权利要求 4所述的***， 其中， 在进行单向帧时延测量的情况下， 所述本端 DM模块， 设置为生成单向时延测量帧 1DM, 并发送所述 1DM中贞； 所述本端 FPGA模块，设置为使用本地当前 FPGA时钟为所述 1DM 帧填充时间戳 TxTimeStampf, 并所述 1DM帧发送到所述对端 FPGA模 块；
所述对端 FPGA模块， 设置为使用本地当前 FPGA时钟为 1DM帧 填充时间戳 RxTimeStampf;
所述对端 DM模块， 设置为根据所述 1DM帧中所述 RxTimeStampf 和所述 TxTimeStampf的差值获取单向帧时延。 根据权利要求 4所述的***， 其中， 在进行双向时延测量的情况下， 所述本端 DM模块， 设置为生成双向时延测量帧 DMM, 并将所述 DMM帧发送至所述本端 FPGA模块；
所述本端 FPGA模块， 设置为由当前 FPGA时钟为所述 DMM帧填 所述对端 FPGA模块， 设置为由当前 FPGA时钟为所述 DMM帧填 充时间戳 RxTimeStampf, 并将所述 DMM帧发送至所述对端 DM模块； 所述对端 DM 模块， 设置为生成 DMR 帧， 所述 DMR 帧中， TxTimeStampf 、 RxTimeStampf 等 于接 收的 所 述 DMM 帧 的 TxTimeStampf, RxTimeStampf;并将所述 DMR帧发送至所述对端 FPGA 模块；
所述对端 FPGA模块， 还设置为由当前 FPGA时钟为所述 DMR帧 填充时间戳 TxTimeStampb, 并将所述 DMR帧发送至所述本端 FPGA模 块；
所述本端 FPGA模块， 还设置为由当前 FPGA时钟为所述 DMR帧 填充时间戳 RxTimeStampb, 并将所述 DMR帧发送至本端 DM模块； 所述本端 DM 模块， 设置为根据所述 DMR 帧中的所述时间戳 TxTimeStampf、 RxTimeStampf、 TxTimeStampb、 RxTimeStampb , 计算 双向帧时延。 根据权利要求 5所述的***， 其中， 所述本端和所述对端均还包括： 驱 动模块，
所述本端驱动模块与所述对端驱动模块， 设置为协作进行所述本端 FPGA模块时钟和对端 FPGA模块时钟的同步。
8. 根据权利要求 5或 6所述的***， 其中， 所述本端和所述对端均还包括： 驱动模块，
所述本端驱动模块和对端驱动模块， 设置为分别进行对应的 FPGA 模块和 DM模块的数据和配置参数传输，初始化对应的 FPGA模块时钟； 所述 FPGA模块还包括： 先进先出 FIFO子模块， 设置为緩存接收 或发送的时延测量帧； 所述驱动模块， 还设置为接收 DM模块发送的时 延测量帧， 查询所述 FIFO 子模块的当前处理状态， 当所述当前处理状 态为空闲时， 将所述时延测量帧转发至 FIFO子模块。
9. 一种帧时延测量方法， 由本端和对端完成， 所述本端和所述对端均包括 FPGA模块和 DM模块， 其中：
所述本端 DM模块生成时延测量帧， 并发送所述时延测量帧； 所述本端 FPGA模块和所述对端 FPGA模块分另根据接收到的时延 测量帧的类型及入口方向， 由当前 FPGA时钟为所述时延测量帧填充时 间戳；
所述对端 DM模块或本端 DM模块使用所述时延测量帧的所述时间 戳， 进行单向或双向帧时延测量。
10. 根据权利要求 9所述的方法， 其中， 在进行单向帧时延测量的情况下， 所述本端 DM模块生成单向时延测量帧 1DM,并发送所述 1DM帧； 所述本端 FPGA模块使用本地当前 FPGA时钟为所述 1DM帧填充 时间戳 TxTimeStampf, 并所述 1DM帧发送到所述对端 FPGA模块； 所述对端 FPGA模块使用本地当前 FPGA时钟为 1DM帧填充时间 戰 RxTimeStampf;
所述对端 DM模块才艮据所述 1DM帧中所述 RxTimeStampf和所述 TxTimeStampf的差值获取单向帧时延。
11. 根据权利要求 9所述的方法， 其中， 在进行双向时延测量的情况下， 所述本端 DM模块生成双向时延测量帧 DMM, 并将所述 DMM帧 发送至所述本端 FPGA模块；
所述本端 FPGA模块由当前 FPGA时钟为所述 DMM帧填充时间戳 TxTimeStampf, 并将所述 DMM帧发送至所述对端 FPGA模块； 所述对端 FPGA模块由当前 FPGA时钟为所述 DMM帧填充时间戳 RxTimeStampf, 并将所述 DMM帧发送至所述对端 DM模块；
所述对端 DM模块生成 DMR帧， 所述 DMR帧中， TxTimeStampf, RxTimeStampf 等于接收的 所述 DMM 帧 的 TxTimeStampf 、 RxTimeStampf; 并将所述 DMR帧发送至所述对端 FPGA模块；
所述对端 FPGA模块由当前 FPGA时钟为所述 DMR帧填充时间戳 TxTimeStampb , 并将所述 DMR帧发送至所述本端 FPGA模块；
所述本端 FPGA模块由当前 FPGA时钟为所述 DMR帧填充时间戳 RxTimeStampb, 并将所述 DMR帧发送至本端 DM模块；
所述本端 DM 模块根据所述 DMR 帧 中 的所述时间戳 TxTimeStampf、 RxTimeStampf、 TxTimeStampb、 RxTimeStampb , 计算 双向帧时延。
PCT/CN2011/072717 2010-07-21 2011-04-13 帧时延测量的装置、***及方法 WO2012009987A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201010238712.9 2010-07-21
CN2010102387129A CN101902370A (zh) 2010-07-21 2010-07-21 帧时延测量的装置、***及方法

Publications (1)

Publication Number Publication Date
WO2012009987A1 true WO2012009987A1 (zh) 2012-01-26

Family

ID=43227590

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/072717 WO2012009987A1 (zh) 2010-07-21 2011-04-13 帧时延测量的装置、***及方法

Country Status (2)

Country Link
CN (1) CN101902370A (zh)
WO (1) WO2012009987A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020029097A1 (zh) * 2018-08-07 2020-02-13 Oppo广东移动通信有限公司 一种信息传输方法及装置、通信设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101902370A (zh) * 2010-07-21 2010-12-01 中兴通讯股份有限公司 帧时延测量的装置、***及方法
CN102655463A (zh) * 2011-03-02 2012-09-05 中兴通讯股份有限公司 基于lmp的网络链路时延测量方法及装置
WO2011120470A2 (zh) * 2011-05-09 2011-10-06 华为技术有限公司 媒体流性能监控方法及设备
CN106357472A (zh) * 2015-07-17 2017-01-25 中兴通讯股份有限公司 一种时延测量方法和装置
CN106375154B (zh) * 2016-09-05 2019-06-07 瑞斯康达科技发展股份有限公司 一种时延测量验证方法、装置及***
CN106899416A (zh) * 2017-02-23 2017-06-27 武汉网锐实验室（信息产业光通信产品质量监督检验中心） 检验固定宽带接入速率测试平台准确性的测试***及方法
CN107305348B (zh) * 2017-05-08 2021-05-25 华北电力大学（保定） 基于相依性度量的动态***迟延计算方法
CN113923113A (zh) * 2020-07-07 2022-01-11 华为技术有限公司 缓存配置方法和交换设备
CN113037859B (zh) * 2021-03-24 2022-04-22 新华三技术有限公司 一种会话信息管理方法、装置、交换设备及介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060029016A1 (en) * 2004-06-29 2006-02-09 Radware Limited Debugging application performance over a network
EP1209850B1 (en) * 2000-11-22 2007-04-04 Lucent Technologies Inc. System and method for network element synchronization
CN101047491A (zh) * 2006-06-06 2007-10-03 华为技术有限公司 通信处理***及其方法、以及网元间时间测量装置
CN101425891A (zh) * 2008-12-09 2009-05-06 中兴通讯股份有限公司 时间同步方法、***和客户端
CN101425887A (zh) * 2007-10-29 2009-05-06 吉林市曼博科技有限公司 一种用于无线传感器网络的时间同步方法
CN101902370A (zh) * 2010-07-21 2010-12-01 中兴通讯股份有限公司 帧时延测量的装置、***及方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1209850B1 (en) * 2000-11-22 2007-04-04 Lucent Technologies Inc. System and method for network element synchronization
US20060029016A1 (en) * 2004-06-29 2006-02-09 Radware Limited Debugging application performance over a network
CN101047491A (zh) * 2006-06-06 2007-10-03 华为技术有限公司 通信处理***及其方法、以及网元间时间测量装置
CN101425887A (zh) * 2007-10-29 2009-05-06 吉林市曼博科技有限公司 一种用于无线传感器网络的时间同步方法
CN101425891A (zh) * 2008-12-09 2009-05-06 中兴通讯股份有限公司 时间同步方法、***和客户端
CN101902370A (zh) * 2010-07-21 2010-12-01 中兴通讯股份有限公司 帧时延测量的装置、***及方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020029097A1 (zh) * 2018-08-07 2020-02-13 Oppo广东移动通信有限公司 一种信息传输方法及装置、通信设备
US11558843B2 (en) 2018-08-07 2023-01-17 Guangdong Oppo Mobile Telecommunications Corp., Ltd. Information transmission method and apparatus, and communication device

Also Published As

Publication number Publication date
CN101902370A (zh) 2010-12-01

Similar Documents

Publication Publication Date Title
WO2012009987A1 (zh) 帧时延测量的装置、***及方法
CN103929293B (zh) 非对称延迟的时间同步方法及***
CN101425891B (zh) 时间同步方法、***和客户端
US11588568B2 (en) Packet processing method and network device
CN101753578B (zh) Ethernet/e1协议转换方法及协议转换器
WO2017107261A1 (zh) 基于ptp协议的多跳无线回程网络时间同步误差补偿方法
JP5518191B2 (ja) 光伝送網が時刻同期プロトコルをキャリングする方法及びシステム
CN102244603B (zh) 传输承载时间的报文的方法、设备及***
WO2007025427A1 (fr) Methode pour obtenir les parametres d'estimation de liaison
WO2012151808A1 (zh) 基于精确时钟协议提高同步精度的方法及***
WO2019071598A1 (zh) 发送和接收时钟同步报文的方法和装置
WO2015117501A1 (zh) 一种时间同步方法、可编程逻辑器件、单板及网元
WO2013082901A1 (zh) 一种1588事件报文的处理方法及***
WO2012155675A1 (zh) 丢包率的测量方法和***
WO2010057398A1 (zh) 透传时钟的实现装置和方法
CN109818702A (zh) 一种ieee802.1as时钟同步功能实现***以及实现方法
WO2012149811A1 (zh) 测量传输链路不对称延时的方法、终端及***
WO2012065334A1 (zh) 在时分复用网络中实现时间同步的方法、设备和***
CN110278065A (zh) 一种补偿时延的方法和设备
WO2011143973A1 (zh) 一种设备之间进行时钟同步的方法和装置
WO2015131626A1 (zh) 用于网络设备的时间同步方法、装置及时间同步服务器
CN105027489B (zh) 精确时钟协议同步方法和节点
WO2021063303A1 (zh) 获取数据流的时间戳的方法、装置、存储介质和电子装置
US9065748B2 (en) Symmetrical latency with TDM circuit emulated service
WO2013155944A1 (zh) 一种时钟传输方法、边界时钟及透传时钟

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11809176

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11809176

Country of ref document: EP

Kind code of ref document: A1