WO2011145219A1 - パワー半導体モジュール - Google Patents

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WO2011145219A1
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conductor pattern
insulating substrate
semiconductor module
potential side
power semiconductor
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彰 畑井
静里 田村
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三菱電機株式会社
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Definitions

  • the present invention relates to a power converter, and more particularly to a mounting structure of a power semiconductor module used in the power converter.
  • Power semiconductor modules used in power converters that drive motors generate a large amount of heat during operation. This heat generation occurs in power semiconductor elements such as transistor elements and diode elements mounted in the power semiconductor module. For this reason, in the conventional power converter, heat dissipation and cooling of the power semiconductor module are performed by providing a cooling structure such as a cooling fin or a cooling fan outside the power semiconductor module.
  • a power semiconductor module comprising a cooling substrate and at least two power semiconductor devices mounted on each of the front and back surfaces of the cooling substrate, the power semiconductor device Includes an IGBT and a diode, and the IGBT is mounted on one or the other of the front and back surfaces of the cooling substrate, and the diode is one or the other of the front and back surfaces of the cooling substrate, and the IGBT is interposed between the cooling substrates.
  • a technique to be mounted at a position that matches the mounting position is disclosed.
  • Patent Document 2 in order to reduce inductance that causes increase in jumping voltage at the time of switching in the semiconductor device and accompanying element breakdown and increase in power loss, a part of wiring for bridging semiconductor switches is provided. There is disclosed a technique in which a pair of positive and negative DC terminal pairs that are stacked and connected to at least two pairs of the wirings are alternately arranged on one side of the upper surface of the rectangular case of the semiconductor device.
  • the method of providing a cooling structure such as a cooling fin or a cooling fan outside the power semiconductor module has a problem of hindering reduction in size and cost of the power conversion device.
  • Patent Document 1 has a problem in that the power semiconductor element is mounted on both sides with a cooling base interposed therebetween, which hinders miniaturization and cost reduction of the power semiconductor module.
  • Patent Document 2 has a problem in that the semiconductor switch is mounted on one side of the metal bottom plate, resulting in an increase in size of the power semiconductor module.
  • the present invention has been made in view of the above, and realizes a low-noise, small-sized, and low-cost power semiconductor module by mounting power semiconductor elements on both sides of a substrate without interposing a cooling substrate therebetween.
  • the purpose is to do.
  • a power semiconductor module of the present invention is mounted on a surface of a first insulating substrate having a conductor pattern formed on both surfaces and the insulating substrate, and an upper arm.
  • a transistor chip, and the conductive patterns on both sides of the insulating substrate are arranged symmetrically.
  • the transistor chip on which the transistor element is formed is formed on both surfaces of the insulating substrate without providing a cooling structure such as a cooling base, a cooling fin, and a cooling fan. There is an effect that low noise, small size, and low cost can be realized.
  • FIG. 1A is a plan view showing a schematic configuration of a power semiconductor module according to the first embodiment of the present invention
  • FIG. 1B shows a schematic configuration of the power semiconductor module according to the first embodiment of the present invention
  • FIG. 1C is a side view showing a schematic configuration of the first embodiment of the power semiconductor module according to the present invention
  • FIG. 1D is a side view of FIG. 1A to FIG. It is sectional drawing cut
  • FIG. 2 is a diagram showing a circuit configuration of a power conversion device including the power semiconductor module of FIG.
  • FIG. 3A is a plan view showing a schematic configuration of the power semiconductor module according to the second embodiment of the present invention, and FIG.
  • FIG. 3B shows a schematic configuration of the power semiconductor module according to the second embodiment of the present invention.
  • FIG. 3 (c) is a side view showing the schematic configuration of the power semiconductor module according to the second embodiment of the present invention
  • FIG. 3 (d) is a diagram illustrating the implementation of the power semiconductor module according to the present invention.
  • FIG. 10 is another side view showing a schematic configuration of form 2.
  • FIG. 4A is a plan view showing a schematic configuration of the power semiconductor module according to the third embodiment of the present invention
  • FIG. 4B shows a schematic configuration of the power semiconductor module according to the third embodiment of the present invention.
  • the back view shown and FIG.4 (c) are side views which show schematic structure of Embodiment 3 of the power semiconductor module which concerns on this invention.
  • FIG. 4 (c) are side views which show schematic structure of Embodiment 3 of the power semiconductor module which concerns on this invention.
  • FIG. 4 (c) are side views which show schematic structure of Embodiment 3 of the power semiconductor module which concerns on this
  • FIG. 5A is a plan view showing a schematic configuration of a power semiconductor module according to a fourth embodiment of the present invention
  • FIG. 5B shows a schematic configuration of the power semiconductor module according to the fourth embodiment of the present invention.
  • the side view shown and FIG.5 (c) are back views which show schematic structure of Embodiment 4 of the power semiconductor module which concerns on this invention.
  • 6A is a plan view showing a schematic configuration of a power semiconductor module according to a fifth embodiment of the present invention
  • FIG. 6B shows a schematic configuration of the power semiconductor module according to the fifth embodiment of the present invention.
  • a side view shown in FIG. 6 is a back view showing a schematic configuration of the power semiconductor module according to the fifth embodiment of the present invention.
  • FIG. 7A is a plan view showing a schematic configuration of a power semiconductor module according to a sixth embodiment of the present invention
  • FIG. 7B shows a schematic configuration of the power semiconductor module according to the sixth embodiment of the present invention. It is a back view shown.
  • FIG. 8A is a plan view showing a schematic configuration of a power semiconductor module according to a seventh embodiment of the present invention
  • FIG. 8B shows a schematic configuration of the power semiconductor module according to the seventh embodiment of the present invention.
  • FIG. 9A is a plan view showing a schematic configuration of a power semiconductor module according to an eighth embodiment of the present invention
  • FIG. 9B shows a schematic configuration of the power semiconductor module according to the eighth embodiment of the present invention.
  • FIG. 9A is a plan view showing a schematic configuration of a power semiconductor module according to an eighth embodiment of the present invention
  • FIG. 9B shows a schematic configuration of the power semiconductor module according to the eighth embodiment of the present invention.
  • FIG. 9C is a side view showing a schematic configuration of the eighth embodiment of the power semiconductor module according to the present invention.
  • FIG. 10 is a side view showing a schematic configuration of the power semiconductor module according to the ninth embodiment of the present invention.
  • FIG. 11 is a side view showing a schematic configuration of the power semiconductor module according to the tenth embodiment of the present invention.
  • 12A is a plan view showing a schematic configuration of the eleventh embodiment of the power semiconductor module according to the present invention, and FIG. 12B shows a schematic configuration of the eleventh embodiment of the power semiconductor module according to the present invention.
  • FIG. 1A is a plan view showing a schematic configuration of the first embodiment of the power semiconductor module PM1 according to the present invention
  • FIG. 1B is a schematic diagram of the first embodiment of the power semiconductor module PM1 according to the present invention
  • FIG. 1C is a side view showing a schematic configuration of the first embodiment of the power semiconductor module PM1 according to the present invention
  • FIG. 1D is a side view showing the configuration. It is sectional drawing cut
  • a positive side conductor pattern 12 a for phase connection is formed on the surface of the insulating substrate 11, and a negative side conductor pattern 13 a for phase connection is formed on the back surface of the insulating substrate 11.
  • the insulating substrate 11 is provided with sides H1 and H2 facing each other and sides H3 and H4 orthogonal to the sides H1 and H2.
  • the insulating substrate 11 may be made of a resin substrate such as a glass epoxy substrate, a film substrate made of polyimide or the like, or an inorganic substrate such as a ceramic substrate. You may make it use.
  • the positive-side conductor pattern 12a and the negative-side conductor pattern 13a are configured to be plane-symmetric with each other, and are arranged to face each other with the insulating substrate 11 therebetween. Moreover, the positive side conductor pattern 12a and the negative side conductor pattern 13a are disposed on the peripheral edge portion of the insulating substrate 11 along the side H1.
  • output conductor patterns 14 are formed for each phase on the front and back surfaces of the insulating substrate 11.
  • the output conductor pattern 14 is configured so as to be symmetrical with each other on the front surface side and the back surface side of the insulating substrate 11, and is disposed so as to face each other with the insulating substrate 11 therebetween. Further, the output conductor pattern 14 is disposed on the peripheral edge of the insulating substrate 11 along the side H2. Further, the output conductor pattern 14 is integrally formed so as to sandwich the insulating substrate 11 from above and below via the side surface on the side H2 side of the insulating substrate 11 or from the surface of the insulating substrate 11 to the back surface via the side surface. It is good also as a shape comprised in. For example, the cross-sectional shape of the output conductor pattern 14 can be a U shape.
  • a positive conductor pattern 12b for element placement is formed for each phase on the surface of the insulating substrate 11, and a negative conductor pattern 13b for element placement is formed for each phase on the back surface of the insulating substrate 11.
  • the positive conductor pattern 12 b is connected to the positive conductor pattern 12 a
  • the negative conductor pattern 13 b is connected to the output conductor pattern 14.
  • the positive conductor pattern 12b can be formed integrally with the positive conductor pattern 12a
  • the negative conductor pattern 13b can be formed integrally with the output conductor pattern 14.
  • the positive conductor pattern 12b is disposed between the positive conductor pattern 12a and the output conductor pattern 14, and the negative conductor pattern 13b is disposed between the negative conductor pattern 13a and the output conductor pattern 14. Further, the positive conductor pattern 12b and the negative conductor pattern 13b are arranged to face each other with the insulating substrate 11 therebetween.
  • the positive side conductor patterns 12a and 12b, the negative side conductor patterns 13a and 13b, and the output conductor pattern 14 for example, a metal having good conductivity such as Cu or Al can be used. Moreover, you may make it coat
  • the transistor chip 15 and the diode chip 17 are mounted for each phase in a bare state on the positive conductor pattern 12b, and the transistor chip 16 and the diode chip 18 are respectively mounted in a bare state on the negative conductor pattern 13b.
  • the upper arm UA transistor element is formed on the transistor chip 15
  • the lower arm LA transistor element is formed on the transistor chip 16.
  • a wide band gap semiconductor such as SiC, GaN or diamond is used.
  • the transistor chip 15 and the output conductor pattern 14 are connected for each phase via the bonding wire W1
  • the transistor chip 15 and the diode chip 17 are connected for each phase via the bonding wire W2
  • An upper arm UA is formed on the surface of the insulating substrate 11.
  • the transistor chip 16 and the diode chip 18 are connected for each phase via the bonding wire W3, and the diode element 18 and the negative conductor pattern 13a are connected for each phase via the bonding wire W4.
  • the lower arm LA is formed on the back surface of the insulating substrate 11.
  • the paths formed by the positive conductor patterns 12a and 12b, the upper arm UA, the output conductor pattern 14, the lower arm LA, and the negative conductor patterns 13a and 13b are symmetrical with respect to the insulating substrate 11. Configure.
  • FIG. 2 is a diagram showing a circuit configuration of a power converter including the power semiconductor module PM1 of FIG.
  • the power semiconductor module PM1 of FIG. 1 implements the inverter 3 of FIG.
  • the power conversion device 5 is provided with a converter 2 and an inverter 3, and a converter 2 that converts alternating current into direct current is provided in the preceding stage of the inverter 3.
  • a three-phase power source 1 is provided as a power source for driving the converter 2, and a motor 4 is provided as an external load of the inverter 3.
  • the inverter 3 is provided with DC input terminals T 1 and T 2 used for connection to the converter 2 and AC output terminals T 3 to T 5 used for connection to the motor 4.
  • the converter 2 includes rectifier diodes D1 to D6 and a smoothing capacitor C1, the rectifier diodes D1 and D2 are connected in series, the rectifier diodes D3 and D4 are connected in series, and the rectifier diodes D5 and D6 are connected in series. ing.
  • the three-phase power source 1 is connected to the connection point of the rectifier diodes D1 and D2, the connection point of the rectification diodes D3 and D4, and the connection point of the rectification diodes D5 and D6.
  • the smoothing capacitor C1 is connected in parallel to a series circuit of rectifier diodes D1 and D2, a series circuit of rectifier diodes D3 and D4, and a series circuit of rectifier diodes D5 and D6.
  • the inverter 3 is provided with transistor elements M1 to M6 and freewheeling diodes N1 to N6.
  • FIG. 2 shows a three-phase configuration in which transistor elements and diode elements are connected in series and parallel.
  • IGBTs may be used, bipolar transistors may be used, or field effect transistors may be used.
  • a bonding wire is connected to the emitter terminal, and the collector terminal is soldered to a conductor pattern.
  • the same IGBT element is assumed for connection.
  • a mode in which the emitter terminal is soldered to the conductor pattern and the bonding wire is connected to the collector terminal is not common, but can be realized, and the connection mode can be selected as necessary.
  • the freewheeling diodes N1 to N6 are connected in parallel to the transistor elements M1 to M6, respectively.
  • the transistor elements M1 and M2 are connected in series, the transistor elements M3 and M4 are connected in series, and the transistor elements M5 and M6 are connected in series.
  • the motor 4 is connected to the connection points of the transistor elements M1 and M2, the connection points of the transistor elements M3 and M4, and the connection points of the transistor elements M5 and M6 via AC output terminals T3 to T5.
  • a parasitic diode of the field effect transistor may be substituted for the above-described free-wheeling diodes N1 to N6. At this time, a diode element need not be connected separately from the field effect transistor.
  • the transistor elements M1, M3, and M5 constitute the upper arm UA for the three phases of the inverter 2
  • the transistor elements M2, M4, and M6 constitute the lower arm LA for the three phases of the inverter 2.
  • transistor elements M1, M3, and M5 are formed in the transistor chip 15 of each phase in FIG.
  • Transistor elements M2, M4, and M6 are formed in the transistor chip 16 of each phase in FIG.
  • the free-wheeling diodes N1, N3, and N5 of FIG. 2 are formed on the diode chip 17 of each phase of FIG.
  • the free-wheeling diodes N2, N4, and N6 of FIG. 2 are formed on the diode chip 18 of each phase of FIG.
  • the transistor chips 15 and 16 can be formed on both sides of the insulating substrate 11 without interposing a cooling base between the transistor chips 15 and 16 and without providing a cooling mechanism such as a fan or a fin. It can be implemented.
  • the diode chips 17 and 18 in FIG. 1 it is possible to greatly reduce the loss of the diode elements N1 to N6 and to withstand operation at high temperatures.
  • the diode chips 17 and 18 are mounted on both surfaces of the insulating substrate 11 without interposing a cooling base between the diode chips 17 and 18 and without providing a cooling mechanism such as a fan or a fin outside. It becomes possible.
  • the cooling structure is not required by using the wide band gap semiconductor, it is possible to reduce the size and cost of the power semiconductor module PM1, and further, the transistor chips 15 and 16 and the diode.
  • Thermal fatigue is applied to the junctions between the chips 17 and 18 and the bonding wires W1 to W4 and the junctions between the transistor chips 15 and 16 and the diode chips 17 and 18 and the positive conductor pattern 12b and the negative conductor pattern 13b. Therefore, the reliability with respect to the temperature cycle and the power cycle can be improved. Further, even when the power semiconductor module PM1 reduced in size without using a cooling base is used, it is possible to prevent the operation of the inverter 3 from being hindered.
  • the positive-side conductor pattern 12a and the negative-side conductor pattern 13a are configured to be plane-symmetric with each other, and are arranged so as to face each other with the insulating substrate 11 interposed therebetween, whereby the inductance of the positive-side conductor pattern 12a. It is possible to cancel the component and the inductance component of the negative conductor pattern 13a.
  • the output conductor pattern 14 is configured so as to be symmetrical with each other on the front surface side and the back surface side of the insulating substrate 11, and the output conductor pattern 14 is disposed so as to face each other with the insulating substrate 11 interposed therebetween.
  • the 14 inductance components can be canceled out, and noise and surge can be reduced.
  • the paths formed by the positive conductor patterns 12a and 12b, the upper arm UA, the output conductor pattern 14, the lower arm LA, and the negative conductor patterns 13a and 13b are symmetrical with respect to the insulating substrate 11.
  • the inductance component of the path on the front side of the insulating substrate 11 and the inductance component of the path on the back side of the insulating substrate 11 can be offset. For this reason, the high frequency component which flows into upper arm UA and lower arm LA via the junction capacity of transistor elements 15 and 16 can be reduced.
  • FIG. 3A is a plan view showing a schematic configuration of the power semiconductor module PM2 according to the second embodiment of the present invention
  • FIG. 3B is a schematic diagram of the power semiconductor module PM2 according to the second embodiment of the present invention.
  • One side view showing the configuration FIG. 3C is a back view showing a schematic configuration of the power semiconductor module PM2 according to the second embodiment of the present invention
  • FIG. 3D is a power semiconductor module according to the present invention. It is the other side view which shows schematic structure of Embodiment 2 of PM2.
  • a positive side conductor pattern 22a for phase connection is formed on the surface of the insulating substrate 21, and a negative side conductor pattern 23a for phase connection is formed on the back surface of the insulating substrate 21.
  • the insulating substrate 21 is provided with sides H11 and H12 facing each other and sides H13 and H14 orthogonal to the sides H11 and H12.
  • the insulating substrate 21 may be made of a resin substrate such as a glass epoxy substrate, a film substrate made of polyimide or the like, or an inorganic substrate such as a ceramic substrate. You may make it use.
  • the positive side conductor pattern 22a and the negative side conductor pattern 23a are configured to be plane-symmetric with each other, and are disposed so as to face each other with the insulating substrate 21 therebetween. Further, the positive side conductor pattern 22a and the negative side conductor pattern 23a are disposed on the peripheral edge of the insulating substrate 21 along the side H11.
  • output conductor patterns 24 are formed on the front and back surfaces of the insulating substrate 21 for each phase.
  • the output conductor pattern 24 is configured so as to be symmetrical with each other on the front surface side and the back surface side of the insulating substrate 21, and is disposed so as to face each other with the insulating substrate 21 therebetween. Further, the output conductor pattern 24 is disposed on the peripheral edge of the insulating substrate 21 along the side H12. Further, the output conductor pattern 24 is integrally formed so as to sandwich the insulating substrate 21 from above and below via the side surface on the side H12 side of the insulating substrate 21 or from the surface of the insulating substrate 21 to the back surface via the side surface. It is good also as a shape comprised in. For example, the cross-sectional shape of the output conductor pattern 24 can be a U-shape.
  • a positive conductor pattern 22b for chip placement is formed for each phase on the surface of the insulating substrate 21, and a negative conductor pattern 23b for chip placement is formed for each phase on the back surface of the insulating substrate 21.
  • the positive conductor pattern 22b is connected to the positive conductor pattern 22a, and the negative conductor pattern 23b is connected to the negative conductor pattern 23a.
  • the positive conductor pattern 22b can be formed integrally with the positive conductor pattern 22a, and the negative conductor pattern 23b can be formed integrally with the negative conductor pattern 23a.
  • the positive conductor pattern 22b is disposed between the positive conductor pattern 22a and the output conductor pattern 24, and the negative conductor pattern 23b is disposed between the negative conductor pattern 23a and the output conductor pattern 24. Further, the positive side conductor pattern 22b and the negative side conductor pattern 23b are arranged to face each other with the insulating substrate 21 therebetween.
  • the positive side conductor patterns 22a and 22b, the negative side conductor patterns 23a and 23b, and the output conductor pattern 24 for example, a metal having good conductivity such as Cu or Al can be used. Further, the surfaces of the positive side conductor pattern 22b and the negative side conductor pattern 23b may be covered with a solder material.
  • the transistor chip 25 and the diode chip 27 are mounted for each phase in a bare state on the positive side conductor pattern 22b, and the transistor chip 26 and the diode chip 28 are in a bare state on the negative side conductor pattern 23b. Implemented for each phase.
  • a wide band gap semiconductor such as SiC, GaN or diamond is used.
  • the IGBT as the transistor chip 25 mounted on the surface of the insulating substrate 22 is a transistor mounted on the back surface of the insulating substrate 22 by soldering the collector terminal to the conductor pattern and connecting the bonding wire to the emitter terminal.
  • the IGBT as the chip 26 has an emitter terminal soldered to a conductor pattern and a bonding wire connected to the collector terminal.
  • the transistor chip 25 and the output conductor pattern 24 are connected for each phase via bonding wires W11, and the transistor chip 25 and the diode chip 27 are connected for each phase via bonding wires W12. Further, the transistor chip 26 and the output conductor pattern 24 are connected for each phase via the bonding wire W13, and the transistor chip 26 and the diode chip 28 are connected for each phase via the bonding wire W14.
  • the bonding wires W11 and W13 are arranged so as to be symmetrical with each other with the insulating substrate 21 therebetween, and the bonding wires W12 and W14 are symmetrical with each other with the insulating substrate 21 therebetween. Deploy.
  • a positive potential terminal 29 connected to the positive conductor pattern 22a is formed on the surface of the insulating substrate 21 so as to cover the side H11.
  • a negative potential terminal 30 connected to the negative conductor pattern 23a is formed so as to cover the side H11.
  • a snubber capacitor 31 is disposed on the side surface of the insulating substrate 21 on the side H11 side.
  • the positive potential terminal 29 and the negative potential terminal 30 are connected to each other via a snubber capacitor 31.
  • the transistor elements 25 and 26 are mounted on both surfaces of the insulating substrate 21 without interposing a cooling base between the transistor chips 25 and 26 and without providing a cooling mechanism such as a fan or a fin outside. It becomes possible.
  • the diode chips 27 and 28 are mounted on both surfaces of the insulating substrate 21 without interposing a cooling base between the diode chips 27 and 28 and without providing a cooling mechanism such as a fan or a fin outside. It becomes possible to do.
  • the use of a wide bandgap semiconductor eliminates the need for a cooling structure, so that the power semiconductor module PM2 can be reduced in size and cost, and the transistor chips 25 and 26 and the diode chip 27 can be reduced. , 28 and bonding wires W11 to W14 and transistor chips 25 and 26 and diode chips 27 and 28 and positive conductor pattern 22b and negative conductor pattern 23b can be prevented from being subjected to thermal fatigue. In addition, the reliability with respect to the temperature cycle and the power cycle can be improved. Further, even when the miniaturized power semiconductor module PM2 is used without interposing a cooling substrate, it is possible to prevent the operation of the inverter 3 from being hindered.
  • the positive-side conductor pattern 22a and the negative-side conductor pattern 23a are configured to be plane-symmetric with each other, and are arranged so as to face each other with the insulating substrate 21 therebetween, whereby the inductance of the positive-side conductor pattern 22a.
  • the component and the inductance component of the negative conductor pattern 23a can be offset, and noise and surge can be reduced.
  • the positive-side conductor pattern 22b and the negative-side conductor pattern 23b are configured to be plane-symmetric with each other, and are arranged so as to face each other with the insulating substrate 21 therebetween, whereby the inductance of the positive-side conductor pattern 22b.
  • the component and the inductance component of the negative conductor pattern 23b can be offset, and noise and surge can be reduced.
  • the use of a wide bandgap semiconductor eliminates the need for a substrate having cooling characteristics as in the prior art, so that the insulating substrate can be made thinner, and the distance between the conductors on the front and back sides of the substrate is reduced, thereby canceling out the inductance. Increases effectiveness.
  • the output conductor pattern 24 is configured to be plane-symmetric with each other on the front surface side and the back surface side of the insulating substrate 21, and the output conductor pattern 24 is disposed so as to face each other with the insulating substrate 21 therebetween.
  • the 24 inductance components can be offset, and noise and surge can be reduced.
  • the bonding wires W11 and W13 are arranged so as to be symmetrical with each other with the insulating substrate 21 in between, and the bonding wires W12 and W14 are arranged so as to be symmetrical with each other with the insulating substrate 21 in between.
  • the inductance components of the bonding wires W11 to W14 can be offset, and noise and surge can be reduced.
  • the IGBT as the transistor chip 25 mounted on the surface of the insulating substrate 22 is a transistor chip 26 mounted on the back surface of the insulating substrate 22 by soldering the collector terminal to the conductor pattern and connecting the bonding wire to the emitter terminal.
  • the positive and negative conductor patterns and the output conductor pattern 24 can be separated.
  • the positive and negative conductor patterns and the output are set so that the stray capacitance existing between the positive and negative conductor patterns and the output conductor pattern 24 is smaller than the junction capacitance existing in the transistor chip or the diode chip.
  • the potential fluctuation of the output conductor pattern 24 causes the positive side conductor pattern 22a and the negative side conductor pattern 23a to pass through the stray capacitance between the positive side and negative side conductor patterns and the output conductor pattern 24. It is possible to suppress the transmission to.
  • the snubber capacitor 31 is arranged in the shortest vicinity of the upper arm and the lower arm without increasing the area of the insulating substrate 21. be able to. For this reason, the wiring used for the connection of the snubber capacitor 31 can be shortened, the increase of the inductance component can be suppressed, and the snubber capacitor 31 can be connected in the shortest time. In combination with the inductance canceling effect of the positive and negative conductor patterns, surge and high frequency noise components flowing between the upper arm and the lower arm can be more effectively reduced.
  • FIG. 4A is a plan view showing a schematic configuration of the power semiconductor module PM3 according to the third embodiment of the present invention
  • FIG. 4B is a schematic diagram of the power semiconductor module PM3 according to the third embodiment of the present invention
  • FIG. 4C is a back view showing the configuration
  • FIG. 4C is a side view showing a schematic configuration of the power semiconductor module PM3 according to Embodiment 3 of the present invention.
  • an insulating substrate 41 is provided instead of the insulating substrate 21 of the power semiconductor module PM2 in FIG.
  • the insulating substrate 41 is provided with a magnetic flux shield 42.
  • the magnetic flux shield 42 can shield the magnetic flux for each phase, and is embedded in the insulating substrate 41 so as to penetrate the insulating substrate 41 vertically. Further, the magnetic flux shield 42 is disposed substantially at the center between the adjacent arms so as not to contact the positive conductor patterns 22a and 22b, the negative conductor patterns 23a and 23b, and the output conductor pattern 24.
  • a material of the magnetic flux shield 42 for example, iron, stainless steel, ferrite, or the like can be used.
  • a slit may be formed in the insulating substrate 41 in advance, and the magnetic flux shield 42 may be inserted into the slit.
  • FIG. 4 shows a configuration in which the positive potential terminal 29, the negative potential terminal 30 and the snubber capacitor 31 in FIG. 3 are omitted, the positive potential terminal 29 and the negative potential in FIG.
  • the terminal 30 and the snubber capacitor 31 may be provided on the insulating substrate 41.
  • the configuration in which the magnetic flux shield 42 is provided on the insulating substrate of the power semiconductor module PM2 of FIG. 3 is shown, but the insulating substrate in the configuration of the power semiconductor module PM1 of FIG. Even if the magnetic flux shield 42 is provided on the magnetic flux, the magnetic flux can be shielded for each phase.
  • FIG. 5A is a plan view showing a schematic configuration of a power semiconductor module PM4 according to Embodiment 4 of the present invention
  • FIG. 5B is an outline of Embodiment 4 of the power semiconductor module PM4 according to the present invention
  • FIG. 5C is a side view showing the configuration
  • FIG. 5C is a back view showing a schematic configuration of the power semiconductor module PM4 according to Embodiment 4 of the present invention.
  • an insulating substrate 51 is provided instead of the insulating substrate 41 of the power semiconductor module PM3 in FIG.
  • the insulating substrate 51 is provided with a positive side conductor pattern 52 and a negative side conductor pattern 53.
  • the positive conductor pattern 52 is formed on the surface of the insulating substrate 51, and the negative conductor pattern 53 is formed on the back surface of the insulating substrate 51. Further, the positive side conductor pattern 52 and the negative side conductor pattern 53 are configured to be plane-symmetric with each other, and are disposed so as to face each other with the insulating substrate 51 therebetween.
  • the positive conductor pattern 52 is connected to the positive conductor pattern 22a, and is arranged on the peripheral edge of the insulating substrate 51 along the side H13. Further, the positive conductor pattern 52 can be configured to protrude from the side H ⁇ b> 13, and can be further vertically cut with respect to the insulating substrate 51. The positive conductor pattern 52 can be formed integrally with the positive conductor pattern 22a.
  • the negative side conductor pattern 53 is connected to the negative side conductor pattern 23a, and is arranged on the peripheral portion of the insulating substrate 51 along the side H13. Further, the negative conductor pattern 53 is configured to protrude from the side H ⁇ b> 13, and has a structure in which it is vertically cut with respect to the insulating substrate 51. The negative conductor pattern 53 can be formed integrally with the negative conductor pattern 23a.
  • connection terminal 56 is connected to the positive conductor pattern 52, and the connection terminal 57 is connected to the negative conductor pattern 53. Note that the connection terminal 56 may be inserted into the raised portion of the positive conductor pattern 52, and the connection terminal 57 may be inserted into the cut portion of the negative conductor pattern 53.
  • the smoothing capacitor C1 is disposed on the side surface of the insulating substrate 51 on the side H13 side, and the connection terminals 56 and 57 are connected via the smoothing capacitor C1.
  • the smoothing capacitor C1 and the connection terminals 56 and 57 may be integrally formed, and the smoothing capacitor C1 may be connected to the positive side conductor pattern 52 and the negative side conductor pattern 53.
  • the form of connection may be such that it can be electrically connected by soldering or fastening with a conductive screw to fix the terminal of the smoothing capacitor C1, the positive side conductor pattern 52, and the negative side conductor pattern 53.
  • the insulating substrate 51 is provided with a ground potential conductor 54 connected to the ground potential.
  • the ground potential conductor 54 is disposed on the inner layer of the insulating substrate 51 so as to be sandwiched between the positive conductor pattern 22a and the negative conductor pattern 23a.
  • the ground potential conductor 54 can be drawn out through the side surface of the insulating substrate 51 on the side H13 side.
  • the smoothing capacitor C1 can be arranged in the vicinity of the upper arm and the lower arm. For this reason, since the wiring used for the connection of the smoothing capacitor C1 is short and can be arranged symmetrically on the front and back of the insulating substrate 51, the mounting area of the power semiconductor module PM4 can be reduced, and the power semiconductor module PM4 The noise can be reduced, the size can be reduced, and the cost can be reduced.
  • the ground potential conductor 54 is arranged so as to be sandwiched between the positive conductor pattern 22a and the negative conductor pattern 23a, the positive conductor pattern 22a, the negative conductor pattern 23a, and the ground potential conductor 54 are arranged.
  • a stray capacitance can be formed in the. This stray capacitance functions as a Y capacitor (or a line bypass capacitor), and it is possible to obtain the same noise reduction effect as when a Y capacitor having the same value as this stray capacitance is connected to the outside.
  • the semiconductor module PM4 can be reduced in noise, size, and cost.
  • the influence of the magnetic flux generated from the upper and lower arms on the ground potential conductor 54 can be reduced. it can.
  • Embodiment 4 of FIG. 5 demonstrated the method of connecting only one smoothing capacitor C1, you may make it apply to the method of connecting two or more smoothing capacitors C1. Further, the present invention may be applied to a method in which a plurality of surface mount type high voltage capacitors are connected in series and parallel.
  • the present invention may be applied to a configuration without the magnetic flux shield 42.
  • 5 shows a configuration in which the positive potential terminal 29, the negative potential terminal 30 and the snubber capacitor 31 in FIG. 3 are omitted, the positive potential terminal 29 and the negative potential in FIG.
  • the terminal 30 and the snubber capacitor 31 may be provided on the insulating substrate 51.
  • the configuration in which the smoothing capacitor C1 and the ground potential conductor are provided for the power semiconductor module PM3 of the third embodiment of FIG. 4 is shown.
  • the semiconductor module PM1 may be provided with a smoothing capacitor C1 and a ground potential conductor.
  • FIG. 6A is a plan view showing a schematic configuration of the power semiconductor module PM5 according to the fifth embodiment of the present invention
  • FIG. 6B is a schematic diagram of the power semiconductor module PM5 according to the fifth embodiment of the present invention
  • FIG. 6C is a back view showing the configuration
  • FIG. 6C is a side view showing a schematic configuration of the power semiconductor module PM5 according to the fifth embodiment of the present invention.
  • an insulating substrate 61 is provided instead of the insulating substrate 51 of the power semiconductor module PM4 in FIG.
  • the insulating substrate 61 is provided with a positive potential terminal 62 and a negative potential terminal 63 in addition to the configuration of the insulating substrate 51.
  • the positive potential terminal 62 is formed on the surface of the insulating substrate 61, and the negative potential terminal 63 is formed on the back surface of the insulating substrate 61.
  • the positive potential terminal 62 and the negative potential terminal 63 are configured to be plane-symmetric with each other, and are disposed so as to face each other with the insulating substrate 61 therebetween.
  • the positive potential terminal 62 is connected to the positive conductor pattern 52 and disposed on the side surface of the insulating substrate 61 on the side H12 side. Further, the positive potential terminal 62 is configured to protrude from the side H12, and the amount of protrusion of the positive side potential terminal 62 from the side H12 is made equal to the amount of protrusion of the output conductor pattern 24 from the side H12. The surface positions of the side potential terminal 62 and the output conductor pattern 24 can be aligned. The positive potential terminal 62 can be formed integrally with the positive conductor pattern 52.
  • the negative potential terminal 63 is connected to the negative conductor pattern 53 and arranged on the side surface of the insulating substrate 61 on the side H12 side. Further, the negative potential terminal 63 is configured to protrude from the side H12, and the amount of protrusion of the negative side potential terminal 63 from the side H12 is made equal to the amount of protrusion of the output conductor pattern 24 from the side H12. The surface positions of the side potential terminal 63 and the output conductor pattern 24 can be aligned. The negative potential terminal 63 can be formed integrally with the negative conductor pattern 53.
  • the surface positions of the positive potential terminal 62, the negative potential terminal 63, and the output conductor pattern 24 can be aligned. Therefore, by mounting the insulating substrate 61 in an upright state, the positive potential terminal 62, the negative potential terminal 63, and the output conductor pattern 24 can be connected together, and the inverter 3 shown in FIG. The inverter 3 can be connected to the converter 2 and the motor 4 while suppressing an increase in area.
  • a solderable conductor may be used, or a connector may be used.
  • a connector may be used.
  • FIG. 7A is a plan view showing a schematic configuration of a power semiconductor module PM6 according to Embodiment 6 of the present invention
  • FIG. 7B is an outline of Embodiment 6 of the power semiconductor module PM6 according to the present invention. It is a reverse view which shows a structure.
  • the power semiconductor module PM6 is provided with a connection mediating board 71 that performs mediation for connecting the power semiconductor module PM6 to the converter and an external load.
  • the insulating substrate 61 of FIG. 6 is accommodated in a case 72 and sealed with a sealing resin 73, whereby the power semiconductor module PM6 is configured.
  • the sealing resin 73 for example, an epoxy resin or a silicone resin can be used.
  • the positive potential terminal 62, the negative potential terminal 63, and the output conductor pattern 24 are sealed on the side surface of the insulating substrate 61 on the side H12 side. It is exposed from the stop resin 73.
  • An insulating substrate 74 is provided on the connection mediating substrate 71.
  • the material of the insulating substrate 74 may be a resin substrate such as a glass epoxy substrate, a film substrate made of polyimide or the like, or an inorganic substrate such as a ceramic substrate. You may make it use.
  • An output conductor pattern 75, a terminal-side positive conductor pattern 76, and a terminal-connecting negative conductor pattern 77 are formed on the surface of the insulating substrate 74, and a wiring-side positive conductor is formed on the back surface of the insulating substrate 74.
  • a pattern 78 and a negative conductor pattern 79 for wiring are formed.
  • the output conductor pattern 75 is formed for each phase and can be arranged parallel to each other.
  • the arrangement pitch of the output conductor patterns 75 is preferably equal to the arrangement pitch of the output conductor patterns 24 in FIG.
  • the positive-side conductor pattern 76 and the negative-side conductor pattern 77 are arranged on the periphery of the insulating substrate 74 so as to face each other on the insulating substrate 74.
  • the output conductor pattern 24 is disposed on the output conductor pattern 75
  • the positive potential terminal 62 is disposed on the positive conductor pattern 76
  • the negative potential terminal 63 is disposed on the negative conductor pattern 77.
  • the positive conductor pattern 78 and the negative conductor pattern 79 are arranged in parallel with each other so as to cross the insulating substrate 74.
  • the positive side conductor pattern 78 and the negative side conductor pattern 79 are preferably arranged so as to be orthogonal to the output conductor pattern 75.
  • the positive conductor pattern 78 is connected to the positive conductor pattern 76, and the negative conductor pattern 79 is connected to the negative conductor pattern 77.
  • a through hole is formed in the insulating substrate 74, and this through-hole is formed.
  • a method of connecting through a hole can be used.
  • the material of the output conductor pattern 75, the positive side conductor patterns 76 and 78, and the negative side conductor patterns 77 and 79 can use a metal having good conductivity such as Cu or Al.
  • the surfaces of the output conductor pattern 75, the positive conductor patterns 76 and 78, and the negative conductor patterns 77 and 79 may be covered with a solder material.
  • a DC input terminal T1 is connected to the positive side conductor pattern 78, and a DC input terminal T2 is connected to the negative side conductor pattern 79.
  • the output conductor pattern 75 is connected to AC output terminals T3 to T5 for each phase.
  • screws may be used, solder materials may be used, or wirings may be used.
  • the power semiconductor module PM6 is disposed on the insulating substrate 74 so that the smoothing capacitor C1 is disposed on the side surface side of the insulating substrate 74.
  • the positive potential terminal 62 is connected to the positive conductor pattern 76
  • the negative potential terminal 63 is connected to the negative conductor pattern 77
  • the output conductor pattern 24 is connected to the output conductor pattern 75 for each phase. .
  • Solder bonding can be used as a method of connecting the positive potential terminal 62 and the positive conductor pattern 76, connecting the negative potential terminal 63 and the negative conductor pattern 77, and connecting the output conductor pattern 24 and the output conductor pattern 75.
  • Solder bonding can be used as a method of connecting the positive potential terminal 62 and the positive conductor pattern 76, connecting the negative potential terminal 63 and the negative conductor pattern 77, and connecting the output conductor pattern 24 and the output conductor pattern 75.
  • Solder bonding can be used as a method of connecting the positive potential terminal 62 and the positive conductor pattern 76, connecting the negative potential terminal 63 and the negative conductor pattern 77, and connecting the output conductor pattern 24 and the output conductor pattern 75.
  • the inverter circuit 3 of FIG. 2 can be connected to the smoothing capacitor C1 in the shortest distance, and the conductors connecting the inverter circuit 3 and the smoothing capacitor C1 can be arranged in plane symmetry, so that the inductance can be easily canceled.
  • the inductance component of the positive side conductor pattern 78 and the inductance component of the negative side conductor pattern 79 can be offset, and noise and surge are reduced. can do.
  • the positive side conductor pattern 78 and the negative side conductor pattern 79 are arranged so as to be orthogonal to the output conductor pattern 75, noise or the like is generated between the positive side conductor pattern 78 and the negative side conductor pattern 79 and the output conductor pattern 75. It is possible to suppress the superposition of the high frequency components.
  • FIG. 8A is a plan view showing a schematic configuration of a power semiconductor module PM7 according to a seventh embodiment of the present invention
  • FIG. 8B is a schematic diagram of a power semiconductor module PM7 according to a seventh embodiment of the present invention. It is a reverse view which shows a structure.
  • connection mediating substrate 81 is provided instead of the connection mediating substrate 71 of the power semiconductor module PM6 in FIG.
  • a connection medium substrate 81 On the surface of the connection medium substrate 81, a plurality of sets of the positive side conductor pattern 76 and the negative side conductor pattern 77 are arranged in parallel with the positive side conductor pattern 76 and the negative side conductor pattern 77 of FIG. 7 as one set.
  • a plurality of sets of the positive side conductor pattern 78 and the negative side conductor pattern 79 are arranged in parallel with the positive side conductor pattern 78 and the negative side conductor pattern 79 of FIG. 7 as one set.
  • a plurality of cases 72 are arranged on the connection intermediary board 81.
  • a plurality of power semiconductor modules PM7 can be connected in the shortest time while suppressing an increase in the wiring path between the power semiconductor module PM7 and the smoothing capacitor.
  • the capacity of the conversion device can be increased.
  • FIG. 9A is a plan view showing a schematic configuration of the eighth embodiment of the power semiconductor module PM8 according to the present invention
  • FIG. 9B is a schematic diagram of the eighth embodiment of the power semiconductor module PM8 according to the present invention
  • FIG. 9C is a rear view showing the configuration
  • FIG. 9C is a side view showing a schematic configuration of the eighth embodiment of the power semiconductor module PM8 according to the present invention.
  • an insulating substrate 91 is provided instead of the insulating substrate 11 of the power semiconductor module PM1 in FIG.
  • the insulating substrate 91 is provided with control signal lines 92 and 93 for transmitting signals for performing switching control of the transistor elements M1 to M6 in FIG.
  • the control signal lines 92 and 93 can be formed in the inner layer of the insulating substrate 91 so as to intersect the upper arm UA and the lower arm LA. Further, for example, bonding wires can be used for connection between the control signal lines 92 and 93 and the transistor chips 15 and 16.
  • control signal lines 92 and 93 are arranged so as to intersect the upper arm UA and the lower arm LA, so as to intersect the upper arm UA and the lower arm LA, high-frequency components such as noise between the upper arm UA and the lower arm LA and the control signal lines 92 and 93. Can be suppressed.
  • FIG. 10 is a side view showing a schematic configuration of the ninth embodiment of the power semiconductor module PM9 according to the present invention.
  • a control board 101 is provided in this power semiconductor module PM9.
  • a control circuit for performing switching control of the switching elements 15 and 16 of FIG. the control substrate 101 can be disposed on the insulating substrate 11 so as to face the insulating substrate 11.
  • control signal lines 102 and 103 that transmit signals for performing switching control of the transistor elements M1 to M6 in FIG. 2 are drawn out from the control board 101 in the vertical direction, and are connected to the transistor chips 15 and 16, respectively.
  • the control signal line 102 and the transistor chip 15 are connected, the control signal line 102 can be drawn straight out from the control substrate 101.
  • control signal line 102 When connecting the control signal line 103 and the transistor chip 16, the control signal line 102 can be drawn from the control substrate 101 so as to bypass the insulating substrate 11 and bent in the direction of the transistor chip 16.
  • bonding wires can be used for the control signal lines 102 and 103.
  • control signal lines 102 and 103 by pulling out the control signal lines 102 and 103 from the control board 101 in the vertical direction, high-frequency components such as noise are superimposed between the upper arm UA and the lower arm LA and the control signal lines 102 and 103. Can be suppressed.
  • FIG. FIG. 11 is a side view showing a schematic configuration of the tenth embodiment of the power semiconductor module PM10 according to the present invention.
  • control boards 111 and 112 are provided in this power semiconductor module PM10.
  • the control board 111 is equipped with a control circuit that performs switching control of the transistor elements M1, M3, and M5 in FIG. 2, and the control board 112 performs switching control of the transistor elements M2, M4, and M6 in FIG.
  • a control circuit can be mounted.
  • the control boards 111 and 112 can be arranged to face each other with the insulating board 11 therebetween.
  • a control signal line 113 for transmitting a signal for performing switching control of the transistor elements M1, M3, and M5 in FIG. 2 is drawn out from the control board 111 in the vertical direction and connected to the transistor chip 15.
  • a control signal line 114 that transmits a signal for performing switching control of the transistor elements M 2, M 4, and M 6 in FIG. 2 is drawn out from the control board 112 in the vertical direction and connected to the transistor chip 16.
  • bonding wires can be used as the control signal lines 113 and 114.
  • FIG. FIG. 12A is a plan view showing a schematic configuration of the eleventh embodiment of the power semiconductor module PM11 according to the present invention
  • FIG. 12B is a schematic diagram of the eleventh embodiment of the power semiconductor module PM11 according to the present invention. It is the side view which shows a structure, Comprising: It is the figure seen from the arrow direction DY shown to Fig.12 (a).
  • Integrated with positive-side conductor pattern 115 and positive-side conductor pattern 115 located in a region where there is no ground potential conductor of the positive-side conductor pattern 52 shown in Embodiment 4 region indicated by a thick frame line in FIG. 12A.
  • a positive conductor pattern 116 that is vertically formed with respect to the insulating substrate and a negative conductor pattern 117 and a negative conductor pattern 117 that are located in a region where there is no ground potential conductor.
  • the distance between the negative conductor pattern 118 that is vertically cut with respect to the conductive substrate and the gap between the positive conductor pattern and the negative conductor pattern shown in the fourth embodiment is reduced, and an insulation distance is secured. Use an interval that is possible.
  • the switching chip and the diode chip can be mounted on both sides of the substrate without interposing a cooling base, and the conductors on both sides of the substrate are optimally arranged. Therefore, the power semiconductor module is suitable for a method for realizing noise reduction, size reduction, and cost reduction.
  • PM1 to PM11 Power semiconductor module UA upper arm, LA lower arm, 11, 21, 41, 51, 61, 74, 91 Insulating substrate, 12a, 12b, 22a, 22b, 52, 76, 78, 115, 116 positive Side conductor pattern, 13a, 13b, 23a, 23b, 53, 77, 79, 117, 118 Negative side conductor pattern, 14, 24, 75 Output conductor pattern, 15, 16, 25, 26 Transistor elements, 17, 18, 27 , 28 Diode element, 29, 62 Positive potential terminal, 30, 63 Negative potential terminal, 31 Snubber capacitor, W1 to W4, W11 to W14, W21, W22 Bonding wire, 1 Three-phase power supply, 2 Converter, 3 Inverter, 4 motor, 5 power converter, D1-D6 rectifier diode, C1 Smoothing capacitor, T1, T2 DC input terminal, T3 to T5 AC output terminal, 42 magnetic flux shield, 54 ground potential conductor, 56, 57 connection terminal, 70 inverter module, 71, 81

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Abstract

 絶縁性基板11の表面には、上アーム用のトランジスタ素子M1、M3、M5が形成されたワイドバンドギャップ半導体からなるトランジスタチップ15を実装し、絶縁性基板11の裏面には、下アーム用のトランジスタ素子M2、M4、M6が形成されたワイドバンドギャップ半導体からなるトランジスタチップ16を実装する。

Description

パワー半導体モジュール
 本発明は電力変換装置に関し、特に、電力変換装置に用いられるパワー半導体モジュールの実装構造に関する。
 モータを駆動する電力変換装置に用いられるパワー半導体モジュールは運転時の発熱量が多い。この発熱はパワー半導体モジュール内部に実装されたトランジスタ素子およびダイオード素子などのパワー半導体素子で生じる。このため、従来の電力変換装置では、パワー半導体モジュールの外部に冷却フィンや冷却ファンなどの冷却構造を設けることで、パワー半導体モジュールの放熱および冷却が行われている。
 また、特許文献1には、内部での不均一な熱分布や温度勾配を低減でき、半導体素子間の配線によるインダクタンス成分を低減することができ、パワー半導体素子の発熱条件に応じて効率よく冷却することができるようにするために、冷却用基体と、この冷却用基体の表裏の面の各々に実装される少なくとも2つのパワー半導体素子とから構成されるパワー半導体モジュールであって、パワー半導体素子はIGBTとダイオードを含み、IGBTは冷却用基体の表裏の面の一方または他方に実装され、ダイオードは冷却用基体の表裏の面の一方または他方であって、冷却用基体を間に介してIGBTの実装位置に一致する位置に実装される技術が開示されている。
 また、特許文献2には、半導体装置におけるスイッチング時の跳ね上がり電圧の増大とそれに伴う素子破壊と電力損失の増大の原因となるインダクタンスを低減するために、半導体スイッチをブリッジ接続する配線の一部を積層化し、少なくとも2対の前記配線と接続する正極負極直流端子対を半導体装置の方形状ケース上面の1辺に直流端子を正極負極の交互に並設する技術が開示されている。
特開2007-12721号公報 特開2001-286158号公報
 しかしながら、パワー半導体モジュールの外部に冷却フィンや冷却ファンなどの冷却構造を設ける方法では、電力変換装置の小型化および低コスト化を阻害する要因となるという問題があった。
 また、特許文献1に開示された方法では、冷却用基体を間に介してパワー半導体素子が両面に実装されるためパワー半導体モジュールの小型化および低コスト化が阻害されるという問題があった。
 また、特許文献2に開示された方法では、半導体スイッチが金属底板の片面に実装されるため、パワー半導体モジュールの大型化を招くという問題があった。
 本発明は、上記に鑑みてなされたものであって、冷却用基体を間に介在させることなくパワー半導体素子を基板の両面に実装することで低ノイズ・小型・低コストのパワー半導体モジュールを実現することを目的とする。
 上述した課題を解決し、目的を達成するために、本発明のパワー半導体モジュールは、導体パターンが両面に形成された第1の絶縁性基板と、前記絶縁性基板の表面に実装され、上アーム用のトランジスタ素子が形成されたワイドバンドギャップ半導体からなる第1のトランジスタチップと、前記絶縁性基板の裏面に実装され、下アーム用のトランジスタ素子が形成されたワイドバンドギャップ半導体からなる第2のトランジスタチップとを備え、更に絶縁性基板の両面の導電パターンを面対称に配置することを特徴とする。
 この発明によれば、冷却用基体、冷却フィン、冷却ファンなどの冷却構造を設けることなく、トランジスタ素子が形成されたトランジスタチップを絶縁性基板の両面に実装することが可能となり、パワー半導体モジュールの低ノイズ化・小型化・低コスト化を実現できるという効果を奏する。
図1(a)は、本発明に係るパワー半導体モジュールの実施の形態1の概略構成を示す平面図、図1(b)は、本発明に係るパワー半導体モジュールの実施の形態1の概略構成を示す裏面図、図1(c)は、本発明に係るパワー半導体モジュールの実施の形態1の概略構成を示す側面図、図1(d)は、図1(a)~図1(c)のA-A´線で切断した断面図である。 図2は、図1のパワー半導体モジュールを含む電力変換装置の回路構成を示す図である。 図3(a)は、本発明に係るパワー半導体モジュールの実施の形態2の概略構成を示す平面図、図3(b)は、本発明に係るパワー半導体モジュールの実施の形態2の概略構成を示す一方の側面図、図3(c)は、本発明に係るパワー半導体モジュールの実施の形態2の概略構成を示す裏面図、図3(d)は、本発明に係るパワー半導体モジュールの実施の形態2の概略構成を示す他方の側面図である。 図4(a)は、本発明に係るパワー半導体モジュールの実施の形態3の概略構成を示す平面図、図4(b)は、本発明に係るパワー半導体モジュールの実施の形態3の概略構成を示す裏面図、図4(c)は、本発明に係るパワー半導体モジュールの実施の形態3の概略構成を示す側面図である。 図5(a)は、本発明に係るパワー半導体モジュールの実施の形態4の概略構成を示す平面図、図5(b)は、本発明に係るパワー半導体モジュールの実施の形態4の概略構成を示す側面図、図5(c)は、本発明に係るパワー半導体モジュールの実施の形態4の概略構成を示す裏面図である。 図6(a)は、本発明に係るパワー半導体モジュールの実施の形態5の概略構成を示す平面図、図6(b)は、本発明に係るパワー半導体モジュールの実施の形態5の概略構成を示す側面図、図6(c)は、本発明に係るパワー半導体モジュールの実施の形態5の概略構成を示す裏面図である。 図7(a)は、本発明に係るパワー半導体モジュールの実施の形態6の概略構成を示す平面図、図7(b)は、本発明に係るパワー半導体モジュールの実施の形態6の概略構成を示す裏面図である。 図8(a)は、本発明に係るパワー半導体モジュールの実施の形態7の概略構成を示す平面図、図8(b)は、本発明に係るパワー半導体モジュールの実施の形態7の概略構成を示す裏面図である。 図9(a)は、本発明に係るパワー半導体モジュールの実施の形態8の概略構成を示す平面図、図9(b)は、本発明に係るパワー半導体モジュールの実施の形態8の概略構成を示す裏面図、図9(c)は、本発明に係るパワー半導体モジュールの実施の形態8の概略構成を示す側面図である。 図10は、本発明に係るパワー半導体モジュールの実施の形態9の概略構成を示す側面図である。 図11は、本発明に係るパワー半導体モジュールの実施の形態10の概略構成を示す側面図である。 図12(a)は、本発明に係るパワー半導体モジュールの実施の形態11の概略構成を示す平面図、図12(b)は、本発明に係るパワー半導体モジュールの実施の形態11の概略構成を示す側面図である。
 以下に、本発明に係るパワー半導体モジュールの実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態では、3相分の上アームおよび下アームが設けられたパワー半導体モジュールを例にとって説明する。ただし、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
 図1(a)は、本発明に係るパワー半導体モジュールPM1の実施の形態1の概略構成を示す平面図、図1(b)は、本発明に係るパワー半導体モジュールPM1の実施の形態1の概略構成を示す裏面図、図1(c)は、本発明に係るパワー半導体モジュールPM1の実施の形態1の概略構成を示す側面図、図1(d)は、図1(a)~図1(c)のA-A´線で切断した断面図である。
 図1において、絶縁性基板11の表面には相間接続用の正側導体パターン12aが形成され、絶縁性基板11の裏面には相間接続用の負側導体パターン13aが形成されている。なお、絶縁性基板11には、互いに対向する辺H1、H2が設けられるとともに、辺H1、H2に直交する辺H3、H4が設けられている。また、絶縁性基板11の材料は、ガラスエポキシ基板などの樹脂基板を用いるようにしてもよいし、ポリイミドなどで構成されたフィルム基板を用いるようにしてもよいし、セラミック基板などの無機基板を用いるようにしてもよい。
 ここで、正側導体パターン12aと負側導体パターン13aとは互いに面対称になるように構成し、絶縁性基板11を間にして互いに対向するように配置する。また、正側導体パターン12aと負側導体パターン13aとは、辺H1に沿って絶縁性基板11の周縁部に配置する。
 また、絶縁性基板11の表面および裏面には出力導体パターン14が各相ごとに形成されている。なお、出力導体パターン14は、絶縁性基板11の表面側と裏面側とで互いに面対称になるように構成し、絶縁性基板11を間にして互いに対向するように配置する。また、出力導体パターン14は、辺H2に沿って絶縁性基板11の周縁部に配置する。また、出力導体パターン14は、絶縁性基板11の辺H2側の側面を介して絶縁性基板11を上下から挟み込む形状や、絶縁性基板11の表面から側面を介して裏面に至るように一体的に構成する形状としてもよい。例えば、出力導体パターン14の断面形状はコ字形状とすることができる。
 また、絶縁性基板11の表面には素子配置用の正側導体パターン12bが各相ごとに形成され、絶縁性基板11の裏面には素子配置用の負側導体パターン13bが各相ごとに形成されている。そして、正側導体パターン12bは正側導体パターン12aに接続され、負側導体パターン13bは出力導体パターン14に接続されている。なお、正側導体パターン12bは正側導体パターン12aと一体的に形成することができ、負側導体パターン13bは出力導体パターン14と一体的に形成することができる。
 なお、正側導体パターン12bは、正側導体パターン12aと出力導体パターン14との間に配置し、負側導体パターン13bは、負側導体パターン13aと出力導体パターン14との間に配置する。また、正側導体パターン12bと負側導体パターン13bとは絶縁性基板11を間にして互いに対向するように配置する。
 なお、正側導体パターン12a、12b、負側導体パターン13a、13bおよび出力導体パターン14の材料は、例えば、CuまたはAlなどの導電性の良好な金属を用いることができる。また、正側導体パターン12bおよび負側導体パターン13bの表面は、ハンダ材で被覆するようにしてもよい。
 そして、正側導体パターン12b上には、トランジスタチップ15およびダイオードチップ17がベア状態で各相ごとに実装され、負側導体パターン13b上には、トランジスタチップ16およびダイオードチップ18がベア状態で各相ごとに実装されている。なお、トランジスタチップ15には、上アーム用UAのトランジスタ素子を形成し、トランジスタチップ16には、下アーム用LAのトランジスタ素子を形成する。トランジスタチップ15、16およびダイオードチップ17、18の材料としては、SiC、GaNまたはダイヤモンドなどのワイドバンドギャップ半導体を用いる。
 そして、ボンディングワイヤW1を介してトランジスタチップ15と出力導体パターン14とが各相ごとに接続され、ボンディングワイヤW2を介してトランジスタチップ15とダイオードチップ17とが各相ごとに接続されることで、絶縁性基板11の表面には上アームUAが形成されている。また、ボンディングワイヤW3を介してトランジスタチップ16とダイオードチップ18とが各相ごとに接続され、ボンディングワイヤW4を介してダイオード素子18と負側導体パターン13aとが各相ごとに接続されることで、絶縁性基板11の裏面には下アームLAが形成されている。
 ここで、正側導体パターン12a、12b、上アームUA、出力導体パターン14、下アームLAおよび負側導体パターン13a、13bにて形成される経路が絶縁性基板11を挟んで面対称になるように構成する。
 図2は図1のパワー半導体モジュールPM1を含む電力変換装置の回路構成を示す図である。図1のパワー半導体モジュールPM1は図2のインバータ3を実現している。図2において、電力変換装置5には、コンバータ2およびインバータ3が設けられ、インバータ3の前段には、交流を直流に変換するコンバータ2が設けられている。そして、コンバータ2を駆動する電源として三相電源1が設けられ、インバータ3の外部負荷としてモータ4が設けられている。ここで、インバータ3には、コンバータ2との接続に用いられる直流入力端子T1、T2およびモータ4との接続に用いられる交流出力端子T3~T5が設けられている。
 コンバータ2には、整流ダイオードD1~D6および平滑コンデンサC1が設けられ、整流ダイオードD1、D2は互いに直列接続され、整流ダイオードD3、D4は互いに直列接続され、整流ダイオードD5、D6は互いに直列接続されている。そして、整流ダイオードD1、D2の接続点、整流ダイオードD3、D4の接続点および整流ダイオードD5、D6の接続点には、三相電源1が接続されている。平滑コンデンサC1は、整流ダイオードD1、D2の直列回路、整流ダイオードD3、D4の直列回路および整流ダイオードD5、D6の直列回路に並列に接続されている。
 インバータ3には、トランジスタ素子M1~M6および還流ダイオードN1~N6が設けられている。この図2ではトランジスタ素子およびダイオード素子を直並列接続した、3相の場合の構成を示している。なお、トランジスタ素子M1~M6としては、IGBTを用いるようにしてもよいし、バイポーラトランジスタを用いるようにしてもよいし、電界効果トランジスタを用いるようにしてもよい。
 なお、トランジスタ素子として一般的なIGBT素子を用いる場合、エミッタ端子にボンディングワイヤを接続し、コレクタ端子は導体パターンに半田付けする形態が一般的である。このため図1でも同様のIGBT素子を想定した接続としている。但し、エミッタ端子を導体パターンに半田付けし、コレクタ端子にボンディングワイヤを接続する形態も一般的ではないが実現可能であり、必要に応じて接続形態を選定することができる。
 ここで、還流ダイオードN1~N6は、トランジスタ素子M1~M6にそれぞれ並列に接続されている。トランジスタ素子M1、M2は互いに直列接続され、トランジスタ素子M3、M4は互いに直列接続され、トランジスタ素子M5、M6は互いに直列接続されている。そして、トランジスタ素子M1、M2の接続点、トランジスタ素子M3、M4の接続点およびトランジスタ素子M5、M6の接続点には、交流出力端子T3~T5を介してモータ4が接続されている。なお、トランジスタ素子に電界効果トランジスタを用いる場合は、電界効果トランジスタの寄生ダイオードを前記の還流ダイオードN1~N6として代用してもよい。このとき電界効果トランジスタと別にダイオード素子を接続しなくてよい。
 なお、トランジスタ素子M1、M3、M5はインバータ2の3相分の上アームUAを構成し、トランジスタ素子M2、M4、M6はインバータ2の3相分の下アームLAを構成する。
 なお、図1の各相のトランジスタチップ15には、トランジスタ素子M1、M3、M5をそれぞれ形成する。図1の各相のトランジスタチップ16には、トランジスタ素子M2、M4、M6をそれぞれ形成する。図1の各相のダイオードチップ17には、図2の還流ダイオードN1、N3、N5をそれぞれ形成する。図1の各相のダイオードチップ18には、図2の還流ダイオードN2、N4、N6をそれぞれ形成する。
 そして、三相電源1からコンバータ2に交流が入力されると、コンバータ2にて直流に変換され、インバータ3に入力される。そして、インバータ3において、トランジスタ素子M1~M6のスイッチング動作に従って直流が交流に変換され、その交流がモータ4に供給されることで、PWM制御によってモータ4が駆動される。 
 ここで、図1のトランジスタチップ15、16の材料にワイドバンドギャップ半導体を用いることによりトランジスタ素子M1~M6損失を大きく低減することが可能となるとともに、高温での動作にも耐えられるようにすることができ、トランジスタチップ15、16間に冷却用基体を介在させることなく、また、ファンやフィンなどの冷却機構を外部に設けることもなく、トランジスタチップ15、16を絶縁性基板11の両面に実装することが可能となる。
 また、図1のダイオードチップ17、18にワイドバンドギャップ半導体を用いることによりダイオード素子N1~N6の損失を大きく低減することが可能となるとともに、高温での動作にも耐えられるようにすることができ、ダイオードチップ17、18間に冷却用基体を介在させることなく、また、ファンやフィンなどの冷却機構を外部に設けることもなく、ダイオードチップ17、18を絶縁性基板11の両面に実装することが可能となる。
 前記のように、ワイドバンドギャップ半導体を用いることにって冷却構造が不要になるため、パワー半導体モジュールPM1の小型化および低コスト化を図ることが可能となり、更に、トランジスタチップ15、16およびダイオードチップ17、18とボンディングワイヤW1~W4の各接合部と、トランジスタチップ15、16およびダイオードチップ17、18と正側導体パターン12b、負側導体パターン13bの各接合部に熱疲労がかかることを抑制でき、温度サイクルおよびパワーサイクルに対する信頼性を向上させることができる。また冷却用基体を介在させずに小型化したパワー半導体モジュールPM1を使用した場合でもインバータ3の動作に支障をきたすのを防止することができる。
 また、正側導体パターン12aと負側導体パターン13aとが互いに面対称になるように構成し、絶縁性基板11を間にして互いに対向するように配置することにより、正側導体パターン12aのインダクタンス成分と負側導体パターン13aのインダクタンス成分とを相殺させることができる。
 このため、各導体パターンのインダクタンス成分が関与して発生するノイズおよびサージを低減することができる。この場合、ワイドバンドギャップ半導体を用いることにより冷却用基体を用いる必要がなくなり、絶縁性基板の厚みを薄くすることができるため基板表裏の導体インダクタンスの相殺効果が増し、ノイズやサージの低減効果が更に増す。また、放熱や冷却を目的としたトランジスタ素子やダイオード素子の発熱タイミングに注目した素子配置などの設計も不要となる。
 また、出力導体パターン14が絶縁性基板11の表面側と裏面側とで互いに面対称になるように構成し、絶縁性基板11を間にして互いに対向するように配置することにより、出力導体パターン14のインダクタンス成分を相殺させることができ、ノイズおよびサージを低減することができる。
 また、正側導体パターン12a、12b、上アームUA、出力導体パターン14、下アームLAおよび負側導体パターン13a、13bにて形成される経路が絶縁性基板11を挟んで面対称になるように構成することにより、絶縁性基板11の表側の前記経路のインダクタンス成分と絶縁性基板11の裏側の前記経路のインダクタンス成分とを相殺することができる。このため、トランジスタ素子15、16の接合容量を介して上アームUAおよび下アームLAに流れる高周波成分を低減することができる。
実施の形態2.
 図3(a)は、本発明に係るパワー半導体モジュールPM2の実施の形態2の概略構成を示す平面図、図3(b)は、本発明に係るパワー半導体モジュールPM2の実施の形態2の概略構成を示す一方の側面図、図3(c)は、本発明に係るパワー半導体モジュールPM2の実施の形態2の概略構成を示す裏面図、図3(d)は、本発明に係るパワー半導体モジュールPM2の実施の形態2の概略構成を示す他方の側面図である。
 図3において、絶縁性基板21の表面には相間接続用の正側導体パターン22aが形成され、絶縁性基板21の裏面には相間接続用の負側導体パターン23aが形成されている。なお、絶縁性基板21には、互いに対向する辺H11、H12が設けられるとともに、辺H11、H12に直交する辺H13、H14が設けられている。また、絶縁性基板21の材料は、ガラスエポキシ基板などの樹脂基板を用いるようにしてもよいし、ポリイミドなどで構成されたフィルム基板を用いるようにしてもよいし、セラミック基板などの無機基板を用いるようにしてもよい。
 ここで、正側導体パターン22aと負側導体パターン23aとは互いに面対称になるように構成し、絶縁性基板21を間にして互いに対向するように配置する。また、正側導体パターン22aと負側導体パターン23aとは、辺H11に沿って絶縁性基板21の周縁部に配置する。
 また、絶縁性基板21の表面および裏面には出力導体パターン24が各相ごとに形成されている。なお、出力導体パターン24は、絶縁性基板21の表面側と裏面側とで互いに面対称になるように構成し、絶縁性基板21を間にして互いに対向するように配置する。また、出力導体パターン24は、辺H12に沿って絶縁性基板21の周縁部に配置する。また、出力導体パターン24は、絶縁性基板21の辺H12側の側面を介して絶縁性基板21を上下から挟み込む形状や、絶縁性基板21の表面から側面を介して裏面に至るように一体的に構成する形状としてもよい。例えば、出力導体パターン24の断面形状はコ字形状とすることができる。
 また、絶縁性基板21の表面にはチップ配置用の正側導体パターン22bが各相ごとに形成され、絶縁性基板21の裏面にはチップ配置用の負側導体パターン23bが各相ごとに形成されている。そして、正側導体パターン22bは正側導体パターン22aに接続され、負側導体パターン23bは負側導体パターン23aに接続されている。なお、正側導体パターン22bは正側導体パターン22aと一体的に形成することができ、負側導体パターン23bは負側導体パターン23aと一体的に形成することができる。
 なお、正側導体パターン22bは、正側導体パターン22aと出力導体パターン24との間に配置し、負側導体パターン23bは、負側導体パターン23aと出力導体パターン24との間に配置する。また、正側導体パターン22bと負側導体パターン23bとは絶縁性基板21を間にして互いに対向するように配置する。
 なお、正側導体パターン22a、22b、負側導体パターン23a、23bおよび出力導体パターン24の材料は、例えば、CuまたはAlなどの導電性の良好な金属を用いることができる。また、正側導体パターン22bおよび負側導体パターン23bの表面は、ハンダ材で被覆するようにしてもよい。
 そして、正側導体パターン22b上には、トランジスタチップ25およびダイオードチップ27がベア状態で各相ごとに実装され、負側導体パターン23b上には、トランジスタチップ26およびダイオードチップ28がベア状態で各相ごとに実装されている。トランジスタチップ25、26およびダイオードチップ27、28の材料としては、SiC、GaNまたはダイヤモンドなどのワイドバンドギャップ半導体を用いる。
 また、トランジスタチップとして本実施例ではIGBTを用いることを想定している。本実施例において、絶縁性基板22の表面に実装するトランジスタチップ25としてのIGBTはコレクタ端子を導体パターンに半田付けしてエミッタ端子にボンディングワイヤを接続し、絶縁性基板22の裏面に実装するトランジスタチップ26としてのIGBTはエミッタ端子を導体パターンに半田付けしてコレクタ端子にボンディングワイヤを接続するようにしている。
 そして、ボンディングワイヤW11を介してトランジスタチップ25と出力導体パターン24とが各相ごとに接続され、ボンディングワイヤW12を介してトランジスタチップ25とダイオードチップ27とが各相ごとに接続されている。また、ボンディングワイヤW13を介してトランジスタチップ26と出力導体パターン24とが各相ごとに接続され、ボンディングワイヤW14を介してトランジスタチップ26とダイオードチップ28が各相ごとに接続されている。
 ここで、ボンディングワイヤW11、W13は、絶縁性基板21を間にして互いに面対称になるように配置し、ボンディングワイヤW12、W14は、絶縁性基板21を間にして互いに面対称になるように配置する。
 また、絶縁性基板21の表面には、辺H11にかかるようにして正側導体パターン22aに接続された正側電位端子29が形成されている。絶縁性基板21の裏面には、辺H11にかかるようにして負側導体パターン23aに接続された負側電位端子30が形成されている。
 また、絶縁性基板21の辺H11側の側面にはスナバコンデンサ31を配置する。そして、正側電位端子29と負側電位端子30とはスナバコンデンサ31を介して互いに接続されている。
 ここで、トランジスタチップ25、26の材料にワイドバンドギャップ半導体を用いることによりトランジスタ素子M1~M6の損失を大きく低減することが可能となるとともに、高温での動作にも耐えられるようにすることができ、トランジスタチップ25、26間に冷却用基体を介在させることなく、また、ファンやフィンなどの冷却機構を外部に設けることもなく、トランジスタ素子25、26を絶縁性基板21の両面に実装することが可能となる。
 また、図3のダイオードチップ27、28にワイドバンドギャップ半導体を用いることにより還流ダイオード素子N1~N6の損失を大きく低減することが可能となるとともに、高温での動作にも耐えられるようにすることができ、ダイオードチップ27、28間に冷却用基体を介在させることなく、また、ファンやフィンなどの冷却機構を外部に設けることもなく、ダイオードチップ27、28を絶縁性基板21の両面に実装することが可能となる。
 前記のように、ワイドバンドギャップ半導体を用いることよって冷却構造が不要になるため、パワー半導体モジュールPM2の小型化および低コスト化を図ることが可能となり、更に、トランジスタチップ25、26およびダイオードチップ27、28とボンディングワイヤW11~W14の各接合部と、トランジスタチップ25、26およびダイオードチップ27、28と正側導体パターン22b、負側導体パターン23bの各接合部に熱疲労がかかることを抑制でき、温度サイクルおよびパワーサイクルに対する信頼性を向上させることができる。また冷却用基体を介在させずに小型化したパワー半導体モジュールPM2を使用した場合でもインバータ3の動作に支障をきたすのを防止することができる。
 また、正側導体パターン22aと負側導体パターン23aとが互いに面対称になるように構成し、絶縁性基板21を間にして互いに対向するように配置することにより、正側導体パターン22aのインダクタンス成分と負側導体パターン23aのインダクタンス成分とを相殺させることができ、ノイズおよびサージを低減することができる。
 更に、正側導体パターン22b、負側導体パターン23bとが互いに面対称になるように構成し、絶縁性基板21を間にして互いに対向するように配置することにより、正側導体パターン22bのインダクタンス成分と負側導体パターン23bのインダクタンス成分とを相殺させることができ、ノイズおよびサージを低減することができる。
 この場合、ワイドバンドギャップ半導体を用いることにより従来のように冷却特性を有する基体を用いる必要がなくなるため、絶縁性基板を薄くすることができ、基板表裏の導体間距離が近くなるためインダクタンスの相殺効果が増す。また、放熱や冷却を目的としたトランジスタ素子やダイオード素子の発熱タイミングに注目した素子配置などの設計が不要となる。
 また、出力導体パターン24が絶縁性基板21の表面側と裏面側とで互いに面対称になるように構成し、絶縁性基板21を間にして互いに対向するように配置することにより、出力導体パターン24のインダクタンス成分を相殺させることができ、ノイズおよびサージを低減することができる。
 また、ボンディングワイヤW11、W13が絶縁性基板21を間にして互いに面対称になるように配置し、ボンディングワイヤW12、W14が絶縁性基板21を間にして互いに面対称になるように配置することにより、ボンディングワイヤW11~W14のインダクタンス成分を相殺させることができ、ノイズおよびサージを低減することができる。
 また、絶縁性基板22の表面に実装するトランジスタチップ25としてのIGBTはコレクタ端子を導体パターンに半田付けしてエミッタ端子にボンディングワイヤを接続し、絶縁性基板22の裏面に実装するトランジスタチップ26としてのIGBTはエミッタ端子を導体パターンに半田付けしてコレクタ端子にボンディングワイヤを接続するようにしているため、正側および負側の導体パターンと出力導体パターン24を離すことができる。
 また、正側および負側の導体パターンと出力導体パターン24との間に存在する浮遊容量をトランジスタチップやダイオードチップに存在する接合容量よりも小さくなるように正側および負側の導体パターンと出力導体パターン24を配置することにより、出力導体パターン24の電位変動が正側および負側の導体パターンと出力導体パターン24との間の浮遊容量を介して正側導体パターン22aおよび負側導体パターン23aに伝わることを抑制することができる。
 また、絶縁性基板21の辺H11側の側面にスナバコンデンサ31を配置することにより、絶縁性基板21の面積を増大させることなく、スナバコンデンサ31を上アームおよび下アームの近傍に最短で配置することができる。このため、スナバコンデンサ31の接続に使用される配線を短くすることができ、インダクタンス成分の増大を抑制しつつ、スナバコンデンサ31を最短で接続することが可能となり、絶縁性基板21の表裏に配置した正側および負側の導体パターンのインダクタンス相殺効果とも相まって、サージや、上アームと下アームとの間に流れる高周波ノイズ成分をより効果的に低減することができる。
実施の形態3.
 図4(a)は、本発明に係るパワー半導体モジュールPM3の実施の形態3の概略構成を示す平面図、図4(b)は、本発明に係るパワー半導体モジュールPM3の実施の形態3の概略構成を示す裏面図、図4(c)は、本発明に係るパワー半導体モジュールPM3の実施の形態3の概略構成を示す側面図である。
 図4において、このパワー半導体モジュールPM3では、図3のパワー半導体モジュールPM2の絶縁性基板21の代わりに絶縁性基板41が設けられている。この絶縁性基板41には、絶縁性基板21の構成に加え、磁束遮蔽体42が設けられている。
 ここで、磁束遮蔽体42は各相ごとに磁束を遮蔽することができ、絶縁性基板41を上下に貫通するように絶縁性基板41に埋め込む。また、磁束遮蔽体42は、正側導体パターン22a、22b、負側導体パターン23a、23bおよび出力導体パターン24と接触しないようにして、互いに隣接するアームの間の概ね中央に配置する。なお、磁束遮蔽体42の材料は、例えば、鉄、ステンレスまたはフェライトなどを用いることができる。また、磁束遮蔽体42の形成方法としては、絶縁性基板41にスリットを予め形成し、そのスリットに磁束遮蔽体42を挿入するようにしてもよい。
 ここで、絶縁性基板41に磁束遮蔽体42を設けることにより、ある相のアームに高周波電流が流れた場合においても、その相のアームで発生する磁束が他の相のアームに与える影響を低減させることができる。
 なお、図4の実施の形態3では、図3の正側電位端子29、負側電位端子30およびスナバコンデンサ31を省略した構成を示したが、図3の正側電位端子29、負側電位端子30およびスナバコンデンサ31を絶縁性基板41に設けるようにしてもよい。
 なお、図4の実施の形態3では、図3のパワー半導体モジュールPM2の絶縁性基板に磁束遮蔽体42を設けた構成を示したが、図1のパワー半導体モジュールPM1の構成での絶縁性基板に磁束遮蔽体42を設けても各相ごとに磁束を遮蔽することができる。
実施の形態4.
 図5(a)は、本発明に係るパワー半導体モジュールPM4の実施の形態4の概略構成を示す平面図、図5(b)は、本発明に係るパワー半導体モジュールPM4の実施の形態4の概略構成を示す側面図、図5(c)は、本発明に係るパワー半導体モジュールPM4の実施の形態4の概略構成を示す裏面図である。
 図5において、このパワー半導体モジュールPM4では、図4のパワー半導体モジュールPM3の絶縁性基板41の代わりに絶縁性基板51が設けられている。この絶縁性基板51には、絶縁性基板41の構成に加え、正側導体パターン52および負側導体パターン53が設けられている。
 正側導体パターン52は、絶縁性基板51の表面に形成され、負側導体パターン53は、絶縁性基板51の裏面に形成されている。また、正側導体パターン52と負側導体パターン53とは互いに面対称になるように構成し、絶縁性基板51を間にして互いに対向するように配置する。
 また、正側導体パターン52は、正側導体パターン22aに接続され、辺H13に沿って絶縁性基板51の周縁部に配置する。また、正側導体パターン52は、辺H13からはみ出すように構成し、さらに絶縁性基板51に対して垂直方向に切り立たせることができる。なお、正側導体パターン52は正側導体パターン22aと一体的に形成することができる。
 また、負側導体パターン53は、負側導体パターン23aに接続され、辺H13に沿って絶縁性基板51の周縁部に配置する。また、負側導体パターン53は、辺H13からはみ出すように構成し、さらに絶縁性基板51に対して垂直方向に切り立たせる構造とする。なお、負側導体パターン53は負側導体パターン23aと一体的に形成することができる。
 そして、正側導体パターン52には接続端子56が接続され、負側導体パターン53には接続端子57が接続されている。なお、接続端子56は、正側導体パターン52の切り立った部分に挿入し、接続端子57は、負側導体パターン53の切り立った部分に挿入してもよい。そして、平滑コンデンサC1が絶縁性基板51の辺H13側の側面に配置され、接続端子56、57が平滑コンデンサC1を介して接続されている。
 または、平滑コンデンサC1と接続端子56、57を一体に形成し、正側導体パターン52と負側導体パターン53に前記平滑コンデンサC1を接続するようにしてもよい。接続の形態は半田付け、もしくは、導電性のネジで締め付けて平滑コンデンサC1の端子と正側導体パターン52および負側導体パターン53とを固定するなど電気的に接続できる形態とすればよい。
 また、絶縁性基板51には、接地電位に接続される接地電位導体54が設けられている。接地電位導体54は、正側導体パターン22aと負側導体パターン23aとの間に挟まれるようにして絶縁性基板51の内層に配置する。そして、接地電位導体54は、絶縁性基板51の辺H13側の側面を介して引き出すことができる。
 ここで、平滑コンデンサC1を絶縁性基板51の側面に配置することにより、平滑コンデンサC1を上アームおよび下アームの近傍に配置することができる。このため、平滑コンデンサC1の接続に使用される配線を短く、かつ、絶縁性基板51の表裏で面対称に配置できるため、パワー半導体モジュールPM4の実装面積を小さくすることができ、パワー半導体モジュールPM4の低ノイズ化、小型化および低コスト化を図ることができる。
 また、正側導体パターン22aと負側導体パターン23aとの間に挟まれるように接地電位導体54を配置することにより、正側導体パターン22aおよび負側導体パターン23aと接地電位導体54との間に浮遊容量を形成させることができる。この浮遊容量はYコンデンサ(またはライン・バイパス・コンデンサ)として機能し、この浮遊容量と同等の値を有するYコンデンサを外部に接続した場合と同程度のノイズ低減効果を得ることができるため、パワー半導体モジュールPM4の低ノイズ化、小型化および低コスト化を図ることができる。
 また、正側導体パターン22aと負側導体パターン23aとの間に挟まれるように接地電位導体54を配置することにより、上下アームから発生する磁束が接地電位導体54に与える影響を小さくすることができる。
 なお、図5の実施の形態4では、平滑コンデンサC1を1個だけ接続する方法について説明したが、平滑コンデンサC1を複数接続する方法に適用するようにしてもよい。また、面実装タイプの複数の高耐圧コンデンサを直並列接続する方法に適用するようにしてもよい。
 また、図5の実施の形態4では、絶縁性基板51に磁束遮蔽体42を設ける方法について説明したが、磁束遮蔽体42のない構成に適用するようにしてもよい。また、図5の実施の形態4では、図3の正側電位端子29、負側電位端子30およびスナバコンデンサ31を省略した構成を示したが、図3の正側電位端子29、負側電位端子30およびスナバコンデンサ31を絶縁性基板51に設けるようにしてもよい。更に、図5の実施の形態4では、図4の実施の形態3のパワー半導体モジュールPM3について平滑コンデンサC1と接地電位導体を設ける構成を示したが、図1の実施の形態1に示したパワー半導体モジュールPM1に平滑コンデンサC1と接地電位導体を設ける構成としてもよい。
実施の形態5.
 図6(a)は、本発明に係るパワー半導体モジュールPM5の実施の形態5の概略構成を示す平面図、図6(b)は、本発明に係るパワー半導体モジュールPM5の実施の形態5の概略構成を示す裏面図、図6(c)は、本発明に係るパワー半導体モジュールPM5の実施の形態5の概略構成を示す側面図である。
 図6において、このパワー半導体モジュールPM5では、図5のパワー半導体モジュールPM4の絶縁性基板51の代わりに絶縁性基板61が設けられている。この絶縁性基板61には、絶縁性基板51の構成に加え、正側電位端子62および負側電位端子63が設けられている。
 正側電位端子62は、絶縁性基板61の表面に形成され、負側電位端子63は、絶縁性基板61の裏面に形成されている。また、正側電位端子62と負側電位端子63とは互いに面対称になるように構成し、絶縁性基板61を間にして互いに対向するように配置する。
 また、正側電位端子62は、正側導体パターン52に接続され、絶縁性基板61の辺H12側の側面に配置する。また、正側電位端子62は、辺H12からはみ出すように構成し、正側電位端子62の辺H12からのはみ出し量は、出力導体パターン24の辺H12からのはみ出し量と等しくすることで、正側電位端子62と出力導体パターン24との面位置を揃えることができる。なお、正側電位端子62は正側導体パターン52と一体的に形成することができる。
 また、負側電位端子63は、負側導体パターン53に接続され、絶縁性基板61の辺H12側の側面に配置する。また、負側電位端子63は、辺H12からはみ出すように構成し、負側電位端子63の辺H12からのはみ出し量は、出力導体パターン24の辺H12からのはみ出し量と等しくすることで、負側電位端子63と出力導体パターン24との面位置を揃えることができる。なお、負側電位端子63は負側導体パターン53と一体的に形成することができる。
 これにより、正側電位端子62、負側電位端子63および出力導体パターン24の面位置を揃えることができる。このため、絶縁性基板61を立てた状態で実装することにより、正側電位端子62、負側電位端子63および出力導体パターン24を一括して接続することができ、図2のインバータ3の実装面積の増大を抑制しつつ、インバータ3をコンバータ2およびモータ4に接続することができる。
 なお、正側電位端子62および負側電位端子63としては、半田付けが可能な導体を用いるようにしてもよいし、コネクタを用いるようにしてもよい。なお、正側電位端子62および負側電位端子63としてコネクタを用いる場合、出力導体パターン24にコネクタを接続することが好ましい。
実施の形態6.
 図7(a)は、本発明に係るパワー半導体モジュールPM6の実施の形態6の概略構成を示す平面図、図7(b)は、本発明に係るパワー半導体モジュールPM6の実施の形態6の概略構成を示す裏面図である。
 図7において、このパワー半導体モジュールPM6では、図6の構成に加え、パワー半導体モジュールPM6をコンバータおよび外部負荷に接続するための媒介を行う接続媒介基板71が設けられている。ここで、図6の絶縁性基板61はケース72に収容され、封止樹脂73にて封止されることで、パワー半導体モジュールPM6が構成されている。
 なお、封止樹脂73としては、例えば、エポキシ樹脂またはシリコーン樹脂などを用いることができる。ここで、絶縁性基板61を封止樹脂73にて封止する場合、絶縁性基板61の辺H12側の側面側において、正側電位端子62、負側電位端子63および出力導体パターン24が封止樹脂73から露出されている。
 接続媒介基板71には絶縁性基板74が設けられている。なお、絶縁性基板74の材料は、ガラスエポキシ基板などの樹脂基板を用いるようにしてもよいし、ポリイミドなどで構成されたフィルム基板を用いるようにしてもよいし、セラミック基板などの無機基板を用いるようにしてもよい。
 絶縁性基板74の表面には出力導体パターン75、端子接続用の正側導体パターン76および端子接続用の負側導体パターン77が形成され、絶縁性基板74の裏面には配線用の正側導体パターン78および配線用の負側導体パターン79が形成されている。
 出力導体パターン75は各相ごとに形成され、互いに並行するように配置することができる。また、出力導体パターン75の配列ピッチは、図6の出力導体パターン24の配列ピッチと等しくすることが好ましい。
 正側導体パターン76および負側導体パターン77は、絶縁性基板74上で向かい合うようにして絶縁性基板74の周縁部に配置されている。なお、出力導体パターン24を出力導体パターン75上にそれぞれ配置した時に、正側電位端子62が正側導体パターン76上に配置され、負側電位端子63が負側導体パターン77上に配置されるように、正側導体パターン76および負側導体パターン77の配置位置を設定することが好ましい。
 また、正側導体パターン78および負側導体パターン79は、絶縁性基板74を横断するようにして互いに並行するように配置されている。なお、正側導体パターン78および負側導体パターン79は、出力導体パターン75と直交するように配置することが好ましい。そして、正側導体パターン78は正側導体パターン76と接続され、負側導体パターン79は負側導体パターン77と接続されている。
 なお、正側導体パターン78を正側導体パターン76と接続し、負側導体パターン79を負側導体パターン77と接続する方法としては、例えば、絶縁性基板74にスルーホールを形成し、このスルーホールを介して接続する方法を用いることができる。
 なお、出力導体パターン75、正側導体パターン76、78および負側導体パターン77、79の材料は、例えば、CuまたはAlなどの導電性の良好な金属を用いることができる。また、出力導体パターン75、正側導体パターン76、78および負側導体パターン77、79の表面は、ハンダ材で被覆するようにしてもよい。
 また、正側導体パターン78には直流入力端子T1が接続され、負側導体パターン79には直流入力端子T2が接続されている。出力導体パターン75には各相ごとに交流出力端子T3~T5が接続されている。なお、直流入力端子T1および交流出力端子T3~T5としては、ネジを用いるようにしてもよいし、半田材を用いるようにしてもよい、配線を用いるようにしてもよい。
 そして、平滑コンデンサC1が絶縁性基板74の側面側に配置されるようにしてパワー半導体モジュールPM6が絶縁性基板74上に配置されている。そして、正側電位端子62が正側導体パターン76と接続され、負側電位端子63が負側導体パターン77と接続され、出力導体パターン24が各相ごとに出力導体パターン75と接続されている。
 なお、正側電位端子62と正側導体パターン76とを接続し、負側電位端子63と負側導体パターン77とを接続し、出力導体パターン24と出力導体パターン75とを接続する方法としては、半田接合を用いることができる。あるいは、正側導体パターン76、負側導体パターン77および出力導体パターン75に接続されたコネクタを設け、コネクタ接合にて接続するようにしてもよい。
 ここで、図2のインバータ回路3を平滑コンデンサC1に最短で接続でき、かつ、インバータ回路3と平滑コンデンサC1とを接続する導体が面対称な配置とできるため、インダクタンスを相殺しやすくなる。
 また、正側導体パターン78と負側導体パターン79とを並行させることにより、正側導体パターン78のインダクタンス成分と負側導体パターン79のインダクタンス成分とを相殺させることができ、ノイズおよびサージを低減することができる。
 また、出力導体パターン75と直交するように正側導体パターン78および負側導体パターン79を配置することにより、正側導体パターン78および負側導体パターン79と出力導体パターン75との間でノイズなどの高周波成分が重畳されるのを抑制することができる。
実施の形態7.
 図8(a)は、本発明に係るパワー半導体モジュールPM7の実施の形態7の概略構成を示す平面図、図8(b)は、本発明に係るパワー半導体モジュールPM7の実施の形態7の概略構成を示す裏面図である。
 図8において、このパワー半導体モジュールPM7では、図7のパワー半導体モジュールPM6の接続媒介基板71の代わりに接続媒介基板81が設けられている。接続媒介基板81の表面には、図7の正側導体パターン76および負側導体パターン77を1組として、正側導体パターン76および負側導体パターン77の組が複数並列に配置されている。接続媒介基板81の裏面には、図7の正側導体パターン78および負側導体パターン79を1組として、正側導体パターン78および負側導体パターン79の組が複数並列に配置されている。そして、接続媒介基板81上には、ケース72が複数配列に配置されている。
 これにより、パワー半導体モジュールPM7と平滑コンデンサの間の配線経路の増大を抑制しつつ、複数のパワー半導体モジュールPM7を最短で接続することができるため、電力変換装置の大型化を抑制しつつ、電力変換装置の大容量化を図ることができる。
実施の形態8.
 図9(a)は、本発明に係るパワー半導体モジュールPM8の実施の形態8の概略構成を示す平面図、図9(b)は、本発明に係るパワー半導体モジュールPM8の実施の形態8の概略構成を示す裏面図、図9(c)は、本発明に係るパワー半導体モジュールPM8の実施の形態8の概略構成を示す側面図である。
 図9において、このパワー半導体モジュールPM8では、図1のパワー半導体モジュールPM1の絶縁性基板11の代わりに絶縁性基板91が設けられている。この絶縁性基板91には、絶縁性基板11の構成に加え、図2のトランジスタ素子M1~M6のスイッチング制御を行う信号を伝送する制御信号線92、93が設けられている。なお、制御信号線92、93は、上アームUAおよび下アームLAと交差するように絶縁性基板91の内層に形成することができる。また、制御信号線92、93とトランジスタチップ15、16との接続には、例えば、ボンディングワイヤを用いることができる。
 ここで、上アームUAおよび下アームLAと交差するように制御信号線92、93を配置することにより、上アームUAおよび下アームLAと制御信号線92、93との間でノイズなどの高周波成分が重畳されるのを抑制することができる。
実施の形態9.
 図10は、本発明に係るパワー半導体モジュールPM9の実施の形態9の概略構成を示す側面図である。図10において、このパワー半導体モジュールPM9では、図1のパワー半導体モジュールPM1の構成に加え、制御基板101が設けられている。なお、制御基板101には、図2のスイッチング素子15、16のスイッチング制御を行う制御回路を搭載することができる。また、制御基板101は絶縁性基板11と対向するように絶縁性基板11上に配置することができる。
 そして、制御基板101からは、図2のトランジスタ素子M1~M6のスイッチング制御を行う信号を伝送する制御信号線102、103が垂直方向に引き出され、トランジスタチップ15、16とそれぞれ接続されている。なお、制御信号線102とトランジスタチップ15を接続する場合、制御信号線102は制御基板101からまっすぐに引き出すことができる。
 制御信号線103とトランジスタチップ16を接続する場合、絶縁性基板11を迂回するように制御信号線102を制御基板101から引き出し、トランジスタチップ16の方向に曲げることができる。なお、制御信号線102、103には、例えば、ボンディングワイヤを用いることができる。
 ここで、制御基板101から制御信号線102、103を垂直方向に引き出すことにより、上アームUAおよび下アームLAと制御信号線102、103との間でノイズなどの高周波成分が重畳されるのを抑制することができる。
実施の形態10.
 図11は、本発明に係るパワー半導体モジュールPM10の実施の形態10の概略構成を示す側面図である。図11において、このパワー半導体モジュールPM10では、図1のパワー半導体モジュールPM1の構成に加え、制御基板111、112が設けられている。なお、制御基板111には、図2のトランジスタ素子M1、M3、M5のスイッチング制御を行う制御回路を搭載し、制御基板112には、図2のトランジスタ素子M2、M4、M6のスイッチング制御を行う制御回路を搭載することができる。また、制御基板111、112は絶縁性基板11を間にして互いに対向するように配置することができる。
 そして、制御基板111からは、図2のトランジスタ素子M1、M3、M5のスイッチング制御を行う信号を伝送する制御信号線113が垂直方向に引き出され、トランジスタチップ15と接続されている。制御基板112からは、図2のトランジスタ素子M2、M4、M6のスイッチング制御を行う信号を伝送する制御信号線114が垂直方向に引き出され、トランジスタチップ16と接続されている。なお、制御信号線113、114には、例えば、ボンディングワイヤを用いることができる。
 ここで、制御基板111、112から制御信号線113、114をそれぞれ垂直方向に引き出すことにより、上アームUAおよび下アームLAと制御信号線113、114との間でノイズなどの高周波成分が重畳されるのを抑制することができる。
実施の形態11.
 図12(a)は、本発明に係るパワー半導体モジュールPM11の実施の形態11の概略構成を示す平面図、図12(b)は、本発明に係るパワー半導体モジュールPM11の実施の形態11の概略構成を示す側面図であって、図12(a)に示した矢印方向DYから見た図である。
 実施の形態4に示した正側導体パターン52の接地電位導体がない領域(図12(a)において太枠線で示した領域)に位置する正側導体パターン115および正側導体パターン115と一体的に形成され絶縁性基板に対して垂直方向に切り立たせた正側導体パターン116と、接地電位導体がない領域に位置する負側導体パターン117および負側導体パターン117と一体的に形成され絶縁性基板に対して垂直方向に切り立たせた負側導体パターン118と、の間隔を実施の形態4で示した正側導体パターンと負側導体パターンの間隔よりも狭くし、かつ、絶縁距離が確保できる間隔とする。
 ここで、正側導体パターンと負側導体パターンの間隔をより狭くすることにより、インダクタンスの相殺効果が増し、ノイズおよびサージを低減することができる。
 以上のように本発明に係るパワー半導体モジュールは、冷却用基体を間に介在させることなくスイッチングチップとダイオードチップを基板の両面に実装することができ、また、基板の両面の導体を最適に配置することより、パワー半導体モジュールの低ノイズ化、小型化および低コスト化を実現する方法に適している。
 PM1~PM11 パワー半導体モジュール、UA 上アーム、LA 下アーム、11、21、41、51、61、74、91 絶縁性基板、12a、12b、22a、22b、52、76、78、115、116 正側導体パターン、13a、13b、23a、23b、53、77、79、117、118 負側導体パターン、14、24、75 出力導体パターン、15、16、25、26 トランジスタ素子、17、18、27、28 ダイオード素子、29、62 正側電位端子、30、63 負側電位端子、31 スナバコンデンサ、W1~W4、W11~W14、W21、W22 ボンディングワイヤ、 1 三相電源、2 コンバータ、3 インバータ、4 モータ、5 電力変換装置、D1~D6 整流ダイオード、C1 平滑コンデンサ、T1、T2 直流入力端子、T3~T5 交流出力端子、42 磁束遮蔽体、54 接地電位導体、56、57 接続端子、70 インバータモジュール、71、81 接続媒介基板、72 ケース、73 封止樹脂、92、93、102、103、113、114 制御信号線、101、111、112 制御基板

Claims (24)

  1.  導体パターンが両面に形成された第1の絶縁性基板と、
     前記第1の絶縁性基板の表面に実装され、ワイドバンドギャップ半導体からなる第1のトランジスタ素子と、
     前記第1の絶縁性基板の裏面に実装され、ワイドバンドギャップ半導体からなる第2のトランジスタ素子と、
     を備えることを特徴とするパワー半導体モジュール。
  2.  前記第1のトランジスタ素子に接続された、ワイドバンドギャップ半導体からなる第1の還流ダイオード素子と、
     前記第2のトランジスタ素子に接続された、ワイドバンドギャップ半導体からなる第2の還流ダイオード素子とをさらに備えることを特徴とする請求項1に記載のパワー半導体モジュール。
  3.  前記ワイドバンドギャップ半導体はSiCであることを特徴とする請求項1に記載のパワー半導体モジュール。
  4.  前記導体パターンは、
     前記第1の絶縁性基板の表面に形成された第1の相間接続用直流電位側導体パターンと、
     前記第1の絶縁性基板の裏面に形成され、前記第1の相間接続用直流電位側導体パターンと面対称になるように前記第1の相間接続用直流電位側導体パターンと対向して配置された第2の相間接続用直流電位側導体パターンとを備えることを特徴とする請求項1に記載のパワー半導体モジュール。
  5.  前記導体パターンは、
     前記第1の絶縁性基板の表面に形成され、前記第1の相間接続用直流電位側導体パターンに接続されるとともに、前記第1のトランジスタ素子が配置される第1の素子配置用直流電位側導体パターンと、
     前記第1の絶縁性基板の裏面に形成されるとともに、前記第2の相間接続用直流電位側導体パターンに接続され、前記第1の素子配置用直流電位側導体パターンと面対称になるように前記第1の素子配置用直流電位側導体パターンと対向して配置された上で、前記第2のトランジスタ素子が配置される第2のチップ配置用直流電位側導体パターンとを備えることを特徴とする請求項4に記載のパワー半導体モジュール。
  6.  前記第1および第2の相間接続用直流電位側導体パターンは、前記第1の絶縁性基板の第1の辺に沿って前記第1の絶縁性基板の周縁部に配置されていることを特徴とする請求項4に記載のパワー半導体モジュール。
  7.  前記第1の絶縁性基板の第1の辺に対向する第2の辺に沿って前記第1の絶縁性基板の周縁部に各相ごとに配置された第1の出力導体パターンをさらに備えることを特徴とする請求項6に記載のパワー半導体モジュール。
  8.  前記第1の出力導体パターンは、前記第1の絶縁性基板の表面側と裏面側とで互いに面対称になるように配置されていることを特徴とする請求項7に記載のパワー半導体モジュール。
  9.  前記第1の出力導体パターンは、前記第1の絶縁性基板の側面を介して前記第1の絶縁性基板を上下から挟み込むように構成されていることを特徴とする請求項8に記載のパワー半導体モジュール。
  10.  前記第1の絶縁性基板の側面に配置され、前記第1の相間接続用直流電位側導体パターンと前記第2の相間接続用直流電位側導体パターンとを接続するスナバコンデンサをさらに備えることを特徴とする請求項7に記載のパワー半導体モジュール。
  11.  前記第1の相間接続用直流電位側導体パターンと前記第2の相間接続用直流電位側導体パターンとの間に挟まれるようにして前記第1の絶縁性基板の内層に配置され、前記第1の絶縁性基板の側面を介して引き出された接地電位導体をさらに備えることを特徴とする請求項7に記載のパワー半導体モジュール。
  12.  前記第1の絶縁性基板の表面に形成され、前記第1の相間接続用直流電位側導体パターンに接続されるとともに、前記第1の絶縁性基板の第1の辺に直交する第3の辺に沿って前記第1の絶縁性基板の周縁部に配置された第1の引き出し用直流電位側導体パターンと、
     前記第1の絶縁性基板の裏面に形成され、前記第2の相間接続用直流電位側導体パターンに接続されるとともに、前記第1の絶縁性基板の第3の辺に沿って前記第1の絶縁性基板の周縁部に配置された第2の引き出し用直流電位側導体パターンと、
     前記第1の引き出し用直流電位側導体パターンに接続された第1の接続端子と、
     前記第2の引き出し用直流電位側導体パターンに接続された第2の接続端子と、
     前記第1の絶縁性基板の側面に配置され、前記第1の接続端子と前記第2の接続端子とを接続する平滑コンデンサとを備えることを特徴とする請求項7に記載のパワー半導体モジュール。
  13.  前記第1の引き出し用直流電位側導体パターンに接続され、前記第1の絶縁性基板の第1の辺に対向する第2の辺側の側面に引き出された第1の直流電位側端子と、
     前記第2の引き出し用直流電位側導体パターンに接続され、前記第1の絶縁性基板の第1の辺に対向する第2の辺側の側面に引き出された第2の直流電位側端子をさらに備えることを特徴とする請求項12に記載のパワー半導体モジュール。
  14.  第1および第2のトランジスタ素子が実装された第1の絶縁性基板を収容するケースと、
     前記第1の絶縁性基板の第2の辺側の側面側において、前記第1の出力導体パターン、前記第1の直流電位側端子および前記第2の直流電位側端子が露出するように前記第1および第2のトランジスタ素子および前記第1の絶縁性基板を封止する封止樹脂とをさらに備えることを特徴とする請求項13に記載のパワー半導体モジュール。
  15.  前記第1の出力導体パターン、前記第1の直流電位側端子および前記第2の直流電位側端子が接続されることで、コンバータおよび外部負荷に接続するための媒介を行う接続媒介基板をさらに備えることを特徴とする請求項14に記載のパワー半導体モジュール。
  16.  前記接続媒介基板は、
     第2の絶縁性基板と、
     前記第2の絶縁性基板の表面に形成され、前記第1の出力導体パターンが接続される第2の出力導体パターンと、
     前記第2の絶縁性基板の表面に形成され、前記第1の直流電位側端子が接続される第1の端子接続用直流電位側導体パターンと、
     前記第2の絶縁性基板の表面に形成され、前記第2の直流電位側端子が接続される第2の端子接続用直流電位側導体パターンと、
     前記第2の出力導体パターンと交差するように前記第2の絶縁性基板の裏面に形成され、前記第1の端子接続用直流電位側導体パターンに接続された第1の配線用直流電位側導体パターンと、
     前記第1の配線用直流電位側導体パターンに並行して前記第2の絶縁性基板の裏面に形成され、前記第2の端子接続用直流電位側導体パターンに接続された第2の配線用直流電位側導体パターンとを備えることを特徴とする請求項14に記載のパワー半導体モジュール。
  17.  前記第1の絶縁性基板に埋め込まれ、各相ごとに磁束を遮蔽する磁束遮蔽体をさらに備えることを特徴とする請求項1に記載のパワー半導体モジュール。
  18.  前記上アームおよび前記下アームと交差するように前記第1の絶縁性基板の内層に形成され、前記第1のトランジスタ素子および前記第2のトランジスタ素子のスイッチング制御を行う信号を伝送する制御信号線をさらに備えることを特徴とする請求項1に記載のパワー半導体モジュール。
  19.  前記第1の絶縁性基板の表面または裏面のいずれか一方の面上に配置され、前記第1のトランジスタ素子および前記第2のトランジスタ素子のスイッチング制御を行う制御回路が搭載された制御基板と、
     前記制御基板から垂直方向に引き出され、前記第1のトランジスタ素子および前記第2のトランジスタ素子のスイッチング制御を行う信号を伝送する制御信号線とをさらに備えることを特徴とする請求項1に記載のパワー半導体モジュール。
  20.  前記第1の絶縁性基板の表面上に配置され、前記第1のトランジスタ素子のスイッチング制御を行う第1の制御回路が搭載された第1の制御基板と、
     前記第1の絶縁性基板の裏面上に配置され、前記第2のトランジスタ素子のスイッチング制御を行う第2の制御回路が搭載された第2の制御基板と、
     前記第1の制御基板から垂直方向に引き出され、前記第1のトランジスタ素子のスイッチング制御を行う信号を伝送する第1の制御信号線と、
     前記第2の制御基板から垂直方向に引き出され、前記第2のトランジスタ素子のスイッチング制御を行う信号を伝送する第2の制御信号線とをさらに備えることを特徴とする請求項1に記載のパワー半導体モジュール。
  21.  前記第1の引き出し用直流電位側導体パターンと、前記第2の引き出し用直流電位側導体パターンは、接地電位導体の存在しない絶縁性基板の内層部分において、絶縁距離を確保できる間隔までに近づけて配置したことを特徴とする請求項12に記載のパワー半導体モジュール。
  22.  前記第1の直流電位側端子は、前記第1の引き出し用直流電位側導体パターンに接続され、前記第2の直流電位側端子は、前記第2の引き出し用直流電位側導体パターンに接続されるとともに、前記第1の直流電位側端子と前記第2の直流電位側端子は、絶縁距離を確保できる間隔までに近づけて配置したことを特徴とする請求項21に記載のパワー半導体モジュール。
  23.  前記第1のトランジスタ素子および前記第2のトランジスタ素子の直流電位面は前記第1の絶縁性基板側に配置されていることを特徴とする請求項1に記載のパワー半導体モジュール。
  24.  直流電位導体と出力端子間との間の浮遊容量が前記第1のトランジスタ素子または前記第2のトランジスタ素子の接合容量よりも小さくなるように前記直流電位導体と前記出力端子とが前記第1の絶縁性基板に配置されていることを特徴とする請求項23に記載のパワー半導体モジュール。
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