WO2011096545A1 - 過電流保護装置及び過電流保護システム - Google Patents

過電流保護装置及び過電流保護システム Download PDF

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WO2011096545A1
WO2011096545A1 PCT/JP2011/052434 JP2011052434W WO2011096545A1 WO 2011096545 A1 WO2011096545 A1 WO 2011096545A1 JP 2011052434 W JP2011052434 W JP 2011052434W WO 2011096545 A1 WO2011096545 A1 WO 2011096545A1
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WO
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time
circuit
voltage
turned
electronic switch
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PCT/JP2011/052434
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一美 長沢
栗田 薫
雅之 中山
一郎 遠山
前田 光章
茂巳 石間
Original Assignee
矢崎総業株式会社
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    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02HEMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/02Details
    • H02H3/06Details with automatic reconnection
    • H02H3/07Details with automatic reconnection and with permanent disconnection after a predetermined number of reconnection cycles
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02HEMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/08Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
    • H02H3/087Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for dc applications

Definitions

  • the present invention is provided with a plurality of systems, and when an overcurrent flows through a load driving circuit including a load, an electronic switch, and an electric wire, the electronic switch of the load driving circuit serving as an overcurrent generation source is interrupted.
  • the present invention relates to an electronic switch provided in a circuit for driving a load, an overcurrent protection device for protecting an electric wire, and an overcurrent protection system.
  • a load such as a lamp or a motor mounted on a vehicle is connected to a battery via an electronic switch (for example, a MOSFET), and its driving and stopping are controlled by switching on and off of the electronic switch.
  • an electronic switch for example, a MOSFET
  • the load and the harness for connection may be damaged by heat generation.
  • the electronic switch is quickly shut off to protect the electronic switch and the electric wire provided in the circuit from the overcurrent (for example, Patent Documents) 1).
  • the timing for turning on each electronic switch is controlled so as to have a time difference (so that each electronic switch does not turn on at the same time), and the inrush current flowing through each load driving circuit is reduced. It has been shown to avoid overlapping. That is, when the retry operation is executed, the electronic switches are not turned on at the same time, but are turned on with a time difference to identify the circuit in which the dead short has occurred.
  • Patent Document 1 does not take into account the case where the power supply voltage is significantly lowered and the operational amplifier does not operate normally, such as when a dead short occurs.
  • a single overcurrent protection device is used to control the electronic switches of a plurality of load driving circuits, and when an overcurrent occurs, the electronic switches of each circuit are shut off. Since the electronic switch provided in the circuit and the electric wire connected thereto are protected, a time difference can be given to the timing when each electronic switch is turned on during the retry operation. Therefore, it is possible to easily determine the circuit in which the dead short has occurred.
  • each overcurrent protection device is provided for one or two load driving circuits, and each overcurrent protection device individually detects the occurrence of overcurrent and performs overcurrent protection. In such a case, it is not easy to give a time difference to the timing of turning on the electronic switch of each circuit when executing the retry operation.
  • each electronic switch has the same timing (time difference In such a case, when back electromotive force is generated at the same time as the electronic switch is turned on, it is impossible to determine which circuit is the cause. Had occurred.
  • the present invention has been made to solve such a conventional problem, and an object of the present invention is to execute a retry operation between a plurality of overcurrent protection devices connected to the same power source. It is an object of the present invention to provide an overcurrent protection device and an overcurrent protection system that can have a time difference.
  • an overcurrent protection device for protecting a DC power source and a load driving circuit having an electronic switch, an electric wire, and a load from the overcurrent.
  • Voltage detecting means for detecting the output voltage (VBA) of the power supply, timing means for measuring the elapsed time after the electronic switch is turned on, and when the output voltage of the DC power supply falls below a preset threshold voltage
  • a switch control means for turning off the electronic switch and turning on the electronic switch again after a predetermined standby time has elapsed; and when the output voltage drops below the threshold voltage and the electronic switch is turned off. And when the electronic switch is turned on, the output voltage of the DC power supply is set to the threshold voltage.
  • a count unit that counts the number of occurrences when the time required for the decrease is equal to or less than a preset threshold time (for example, 400 ⁇ sec), and the switch control unit has a count value by the count unit.
  • a preset threshold time for example, 400 ⁇ sec
  • the counting means resets the count value when the next count does not occur until the first predetermined time has elapsed after the occurrence count is counted. To do.
  • the switch control means increases the output voltage to the threshold voltage after the output voltage of the DC power supply has dropped below the threshold voltage to turn off the electronic switch. The elapsed time is counted from the time point.
  • An overcurrent protection system is a drive control circuit comprising a plurality of load driving circuits having electronic switches, electric wires and loads, and a single DC power source connected to each of the load driving circuits.
  • each of the load driving circuits has an overcurrent protection device
  • the overcurrent protection device provided in one load driving circuit includes: Voltage detecting means for detecting an output voltage (VBA) of the DC power supply, time measuring means for measuring an elapsed time after turning on an electronic switch of the one load driving circuit, and an output voltage of the DC power supply
  • Switch control means for turning off the electronic switch of one load driving circuit when the voltage drops below a preset threshold voltage, and turning on the electronic switch again after a predetermined standby time has elapsed; When the output voltage drops below the threshold voltage and the electronic switch of the one load driving circuit is turned off, the predetermined waiting time is provided in another load driving circuit.
  • Waiting time determining means for determining to be different from the waiting time of the overcurrent protection device, and from turning on the electronic switch of the one load driving circuit, until the output voltage of the DC power supply drops to the threshold voltage
  • a count means for counting the number of occurrences when the required time is equal to or less than a preset threshold time (for example, 400 ⁇ sec), and the switch control means has a count value by the count means as a predetermined count.
  • a threshold value for example, 7 times
  • the counting means of the circuit for driving one load does not generate the next count until the first predetermined time elapses after the occurrence count is counted.
  • the count value is reset.
  • the switch control means increases the output voltage to the threshold voltage after the output voltage of the DC power supply has dropped below the threshold voltage to turn off the electronic switch. The elapsed time is counted from the time point.
  • the electronic switch when the output voltage of the DC power source is detected by the voltage detection means and the detected output voltage falls below a threshold voltage (for example, 3.3 V), the electronic switch is turned off, and then randomly The operation of turning on the electronic switch is repeated after a predetermined waiting time has elapsed.
  • a threshold voltage for example, 3.3 V
  • the electronic switch is turned off, and then randomly The operation of turning on the electronic switch is repeated after a predetermined waiting time has elapsed.
  • the threshold time for example, 400 ⁇ sec
  • the number of times is counted, and the count value becomes the count threshold (for example, 7
  • the electronic switch is kept in the off state. Therefore, when a dead short circuit occurs in the load driving circuit, this can be detected promptly and the circuit can be kept off, and the electronic switch and the electric wire provided in the circuit are protected from heat generation due to the dead short circuit. be able to.
  • the standby time is randomly determined, when a plurality of overcurrent protection devices are connected in parallel to one DC power supply, a dead short occurs in one circuit.
  • the output voltage of the DC power supply decreases, other overcurrent protection devices turn off the electronic switch, but when the standby time has passed and the power switch is turned on again, the output voltage of the DC power supply falls within the threshold time thereafter. Does not drop below the threshold voltage, the count value is not incremented and the count threshold is not reached. Therefore, it is possible to continuously drive a circuit in which no dead short occurs.
  • the count value if the count value does not reach the count threshold before the first predetermined time elapses, the count value is reset, so that the output voltage is set to the threshold for reasons other than dead short.
  • the voltage is lower than the voltage, it is possible to prevent erroneous disconnection of the load driving circuit.
  • the waiting time is started to be counted. It is possible to accurately determine the time for starting the time measurement.
  • the output voltage of the DC power supply is detected by the voltage detection means of the overvoltage protection device connected to the circuit for driving one load, and the detected output voltage is less than the threshold voltage (for example, 3.3 V).
  • the threshold voltage for example, 3.3 V.
  • the electronic switch of one load driving circuit is turned off, and thereafter, the operation of turning on the electronic switch is repeated after a standby time randomly determined for each overcurrent protection device has elapsed.
  • the required time from when the electronic switch of one load driving circuit is turned on until the output voltage drops below the threshold voltage is less than the threshold time (for example, 400 ⁇ sec), this number is counted.
  • the electronic switch of one load driving circuit is held in the OFF state. Therefore, when a dead short circuit occurs in one load driving circuit, this can be detected quickly and the circuit can be kept in an off state, and the electronic switch and electric wire provided in the circuit can generate heat due to the dead short circuit. Can be protected from.
  • the standby time is randomly determined for each overcurrent protection device, when a dead short occurs in one load driving circuit and the output voltage of the common DC power supply decreases, In other overcurrent protection devices, the electronic switch is turned off, but when the standby time is turned on and turned on again, the output voltage of the DC power supply does not drop below the threshold voltage within the threshold time thereafter. Is not incremented and the count threshold is not reached. Therefore, it is possible to continuously drive a circuit in which no dead short occurs.
  • the overcurrent protection device provided in the circuit for driving one load, if the count value does not reach the count threshold before the first predetermined time elapses, Since the count value is reset, it is possible to prevent the circuit from being erroneously shut down when the output voltage is equal to or lower than the threshold voltage for reasons other than dead short.
  • FIG. 1 is a circuit diagram showing a configuration of an overcurrent protection system in which a plurality of overcurrent protection devices according to an embodiment of the present invention are connected.
  • 1 is a circuit diagram of an overcurrent protection device according to an embodiment of the present invention and a load driving circuit to which the overcurrent protection device is connected.
  • FIG. 3 is a first partial view of a flowchart showing a processing operation of the overcurrent protection device according to the embodiment of the present invention. It is a 2nd division figure of the flowchart which shows the processing operation of the overcurrent protection apparatus which concerns on one Embodiment of this invention.
  • FIG. 1 It is a timing chart which shows the relationship between the voltage which determines with the overcurrent immediately after turning on an electronic switch, and elapsed time of the overcurrent protection apparatus which concerns on one Embodiment of this invention. It is a timing chart which shows the relationship between the voltage determined to be an overcurrent, and elapsed time of the overcurrent protection apparatus which concerns on one Embodiment of this invention. It is a timing chart which shows the relationship between the voltage determined to be an overcurrent, and elapsed time of the overcurrent protection apparatus which concerns on one Embodiment of this invention. It is a characteristic view which shows the fluctuation
  • FIG. 5 is a characteristic diagram showing a relationship between a change in load current and a reference voltage Vref1 and a double voltage Vref2 when driving a horn mounted on a vehicle.
  • FIG. 5 is a characteristic diagram showing a relationship between a change in load current and a reference voltage Vref1 and a double voltage Vref2 when driving a horn mounted on a vehicle.
  • FIG. 6 is a characteristic diagram showing a relationship between a change in load current and a reference voltage Vref1 when driving a horn mounted on a vehicle. It is a flowchart which shows the processing operation of the VBA monitor circuit of the overcurrent protection apparatus which concerns on one Embodiment of this invention.
  • FIG. 5 is a characteristic diagram showing a relationship between a change in load current and a reference voltage Vref1 and a double voltage Vref2 when driving a horn mounted on a vehicle.
  • FIG. 5 is a characteristic diagram showing a relationship between a change in load current and a reference
  • FIG. 13A is a timing chart showing changes in the output signal of the VBA monitor circuit in each overcurrent protection device according to an embodiment of the present invention
  • FIG. 13A is a characteristic diagram showing changes in the output voltage VBA of the battery VB
  • 13B shows a change in the signal input to the VBA monitor circuit 15 provided in the IC circuit 51-1 (CH 1)
  • FIG. 13C shows a change in the output signal
  • FIG. 13D shows the IC circuit 51.
  • -2 (CH2) shows a change in the output signal of the VBA monitor circuit 15 provided in FIG. 13
  • FIG. 13 (e) shows a change in the output signal of the VBA monitor circuit 15 provided in the IC circuit 51-3.
  • It is a block diagram which shows the detailed structure of the VBA monitor circuit of each overcurrent protection apparatus which concerns on one Embodiment of this invention.
  • FIG. 1 is a configuration diagram of an overcurrent protection system according to an embodiment of the present invention.
  • loads RL for load driving for driving loads RL (RL1 to RL3) such as lamps, motors, and horns mounted on a vehicle.
  • an electronic switch Q1a provided in the circuit by cutting off the load driving circuit when an overcurrent flows, and the circuit (VB, Q1a, RL1 and the circuit connecting the wires) It has a function to protect electric wires from overheating.
  • this embodiment demonstrates the protection system which protects the circuit for load drive of 3 systems as an example, this invention is not limited to 3 systems.
  • this overcurrent protection system includes three IC circuits 51-1 to 51-3, and each of the IC circuits 51-1 to 51-3 includes a terminal D1 and a large current fuse Fu. Is connected to a battery (DC power supply) VB. Each IC circuit 51-1 to 51-3 is connected to a load RL (RL1 to RL3) via terminals D5 to D7, and controls driving and stopping of each load RL.
  • the IC circuits 51-1 to 51-3 are connected to terminals D2 to D4 via input I / Fs 54 to 56, and drive signals are input from the terminals D2 to D4.
  • FIG. 2 is a circuit diagram showing a detailed configuration of the IC circuit 51-1 shown in FIG. Since the three IC circuits 51-1 to 51-3 have the same configuration, the configuration of the IC circuit 51-1 will be described below.
  • the IC circuit 51-1 is roughly divided into an overcurrent protection device 100 and a multi-source FET (Q1; hereinafter simply referred to as “FET” (Q1)).
  • FET multi-source FET
  • an N-type MOSFET is used as the FET (Q1), but a P-type MOSFET can also be used.
  • the FET (Q1) is provided between the battery VB connected via the terminal D1 and the load RL1 connected via the terminal D5.
  • a sub-FET (Q1b; hereinafter simply referred to as “FET (Q1b)”) which is a multi-source MOSFET having a common drain and gate. Then, the driving and stopping of the load RL1 are controlled by switching the FET (Q1a) on and off.
  • the overcurrent protection device 100 has an AND circuit AND1 and a buffer 11 connected to the output terminal of the AND circuit AND1, and the output terminal of the buffer 11 is connected to the gate of the FET (Q1).
  • a charge pump 13 is connected to the buffer 11.
  • one input terminal of the AND circuit AND1 is connected to the terminal D2, and the other input terminal is connected to the Q output of the flip-flop circuit 12. Therefore, when an H level signal is supplied to the terminal D2, since the output signal of the flip-flop circuit 12 is normally at the H level, the output signal of the AND circuit AND1 becomes the H level. Since a predetermined level voltage is applied to the H level signal and supplied to the gate of the FET (Q1), the FET (Q1) is turned on, and the load RL1 can be driven.
  • the overcurrent protection device 100 also includes an amplifier AMP1, the negative input terminal of the amplifier AMP1 is connected to the source (voltage Vs) of the FET (Q1a), and the positive input terminal is the source of the FET (Q1b). It is connected to the.
  • the output terminal of the amplifier AMP1 is connected to the gate of the N-type MOSFET (Q2), the drain of the MOSFET (Q2) is connected to the source of the FET (Q1b), and the source of the MOSFET (Q2) is the current detection resistor Ris.
  • the other end of the current detection resistor Ris is connected to the ground. Therefore, a voltage proportional to the load current I0 (hereinafter referred to as “reference voltage Vp”) is generated at one end of the current detection resistor Ris.
  • the overcurrent protection device 100 includes five comparators CMP1 to CMP5.
  • the comparator CMP5 has a positive input terminal connected to the power supply Vtf and a negative input terminal FET (Q1a). Connected to the source. Therefore, when the drain-source voltage (VB-Vs) of the FET (Q1a) exceeds the output voltage of the power supply Vtf, the output signal of the comparator CMP5 changes from L level to H level. This output signal is output to the Vds detection circuit 16 and the on-failure detection circuit 17, respectively.
  • the four comparators CMP1 to CMP4 are provided for outputting a determination result corresponding to the degree of overcurrent flowing in the load driving circuit.
  • the plus side input terminals of the comparators CMP2 to CMP4 are MOSFETs.
  • the positive input terminal of the comparator CMP1 is connected to the source of the MOSFET (Q2) via the resistor Rcf.
  • the plus side input terminal of the comparator CMP1 is connected to one end of the capacitor Cf, and the other end of the capacitor Cf is connected to the ground. Accordingly, a time constant circuit is formed by the resistor Rcf and the capacitor Cf, and the above-described reference voltage Vp is smoothed by the time constant circuit to generate the low-speed following voltage Vc. Further, when connecting a load that does not require the low-speed following voltage Vc, the capacitor Cf is not connected.
  • the output terminal of the comparator CMP1 and the output terminal of the comparator CMP2 are connected to the input terminal of the OR circuit OR1.
  • a preset reference voltage Vref1 is supplied to the minus side input terminal of the comparator CMP1, and a double voltage Vref2 that is twice the reference voltage Vref1 is supplied to the minus side input terminal of the comparator CMP2.
  • a quadruple voltage Vref4 obtained by quadrupling the reference voltage Vref1 is supplied to the negative side input terminal of the comparator CMP3, and an eighth voltage Vref8 obtained by multiplying the reference voltage Vref1 by 8 is supplied to the negative side input terminal of the comparator CMP4. Supplied.
  • the output terminal of the OR circuit OR1 is connected to IN-1 of the logic circuit 14, the output terminal of the comparator CMP2 is connected to IN-2 of the logic circuit 14, and the output terminal of the comparator CMP3 is connected to IN of the logic circuit 14. -4, and the output terminal of the comparator CMP4 is connected to IN-8 of the logic circuit 14.
  • the logic circuit 14 includes an overvoltage detection signal, a clock signal, and a drive signal for the FET (Q1) input from the terminal D2. Supplied.
  • the logic circuit 14 has a timer function (T1 to T4) and a count function (Ct), and when an overcurrent occurs, the duration of the overcurrent and the number of times the overcurrent has occurred. It has a function to count. Further, the output terminal (OUT) of the logic circuit 14 is connected to one of the three input terminals of the OR circuit OR2, and the FET (Q1) when the output signal of the output terminal (OUT) becomes H level. ) Is set to the H level.
  • the logic circuit 14 is connected to the oscillator 18, and a clock signal is supplied from the oscillator 18.
  • the oscillator 18 is connected to one end of the capacitor Cosc, and the other end is connected to the ground.
  • the logic circuit 14 is connected to the overvoltage detector 19, and even if the output voltage VBA of the battery VB (sometimes referred to as battery voltage VBA) becomes an overvoltage and an overcurrent interruption occurs, the voltage of the battery VB If is restored to normal, the circuit for driving the load is released.
  • VBA of the battery VB sometimes referred to as battery voltage VBA
  • the second input terminal of the OR circuit OR2 is connected to the VBA monitor circuit 15, and the third input terminal is connected to the Vds detection circuit 16.
  • the output terminal of the OR circuit OR2 is connected to the reset input terminal of the flip-flop circuit 12.
  • the VBA monitor circuit 15 is a circuit that monitors the voltage of the battery VB, and normally drives the IC circuit 51 when the voltage of the battery VB drops below a preset threshold voltage (for example, 3.3 V). Therefore, it outputs a voltage abnormality signal to the reset input of the flip-flop circuit 12, turns off the FET (Q1), and stops driving the load RL1.
  • a preset threshold voltage for example, 3.3 V
  • the VBA monitor circuit 15 includes a voltage detection means 15a for detecting the battery voltage VBA, a time measurement means 15b for measuring the elapsed time after turning on the FET (Q1), and a battery voltage VBA. Switch that turns off the FET (Q1) when the voltage drops below a preset threshold voltage (eg, 3.3V) and turns on the FET (Q1) again after a predetermined standby time (Tp) has elapsed.
  • a preset threshold voltage eg, 3.3V
  • Control unit 15c standby time determination unit 15d for randomly determining a predetermined standby time (Tp) when FET (Q1) is turned off when battery voltage VBA falls below a threshold voltage, and FET ( When the required time from when Q1) is turned on until the battery voltage VBA drops below the threshold voltage is below a preset threshold time (eg, 400 ⁇ sec) , And a counting means 15e for counting the number of occurrences.
  • Tp standby time
  • the Vds detection circuit 16 determines that the drain-source voltage Vds of the FET (Q1) is abnormal, The FET (Q1) is turned off to stop driving the load RL1.
  • the on-failure detection circuit 17 determines whether or not the FET (Q1) is on-failed based on the output signal of the comparator CMP5, and outputs an on-failure detection signal when an on-failure occurs.
  • the processing from steps S11 to S32 in FIGS. 3 and 4 is an operation at the time of power-on, and the processing from steps S33 to S58 is an operation at a steady state.
  • the amplifier AMP1 causes the reference current Ir to flow through the FET (Q1b) so that the source voltage Vs of the FET (Q1a) is equal to the source voltage of the FET (Q1b).
  • This reference current Ir has a current proportional to the load current I0. Further, since the reference current Ir flows to the ground via the current detection resistor Ris (Ris ⁇ Rcf), the reference voltage Vp generated in the current detection resistor Ris has a voltage proportional to the load current I0.
  • the magnitude of the overcurrent is determined by comparing the reference voltage Vp with the four types of reference voltage Vref1, the double voltage Vref2, the quadruple voltage Vref4, and the eight-fold voltage Vref8. Then, it is determined whether or not to interrupt the load driving circuit according to the magnitude of the overcurrent and the duration.
  • the logic circuit 14 activates a T4 timer that measures time T4 (step S12).
  • the time T4 is set to, for example, an inrush current generation time (for example, 2 seconds).
  • the logic circuit 14 determines whether at least one of the output signal of the comparator CMP1 or the output signal of the comparator CMP2 has become H level. In other words, it is determined whether or not the reference voltage Vp proportional to the load current I0 exceeds the double voltage Vref2, or whether the voltage (slow-speed tracking voltage) Vc obtained by smoothing the reference voltage Vp exceeds the reference voltage Vref1 ( Step S13).
  • the determination of step S13 being YES is referred to as “satisfying overcurrent determination”
  • the determination being NO is referred to as “not satisfying overcurrent determination”.
  • step S13 When the load current I0 does not satisfy the overcurrent determination (when the output signals of the comparators CMP1 and CMP2 are both at the L level) (NO in step S13), the timing of the time T4 by the logic circuit 14 is completed. If time T4 has elapsed (YES in step S14), the process proceeds to step S33 (FIG. 4) described later. If time T4 has not elapsed (NO in step S14), the process returns to step S13.
  • step S13 when the load current I0 satisfies the overcurrent determination (when at least one of the output signals of the comparators CMP1 and CMP2 is at the H level) (YES in step S13), an overcurrent is applied to the load driving circuit. Is generated, and a T1 timer for measuring time T1 (T1 ⁇ T4) is activated (step S15).
  • the current flowing in the load driving circuit when driving the horn is as shown by a curve q1 in FIG.
  • the waveform fluctuates greatly in the vertical direction in a short time, and the reference voltage Vp generated in the current detection resistor Ris also changes like a curve q1.
  • the low-speed following voltage Vc obtained by passing through the time constant circuit has a smoothed waveform as shown by the curve q2.
  • the reference voltage Vp proportional to the load current I0 is compared with the 8-fold voltage Vref8 (step S16).
  • the logic circuit 14 outputs a stop signal (H level signal) to the OR circuit OR2, and the stop The drive signal for the FET (Q1) is turned off by the signal (step S32). That is, when an excessive load current I0 exceeding the 8-fold voltage Vref8 flows to the load driving circuit, the FET (Q1) is immediately cut off to protect the load driving circuit.
  • step S17 it is determined whether or not the time T1 has elapsed. That is, if an overcurrent has occurred but the reference voltage Vp corresponding to the overcurrent has not reached the 8-fold voltage Vref8, the FET (Q1) is kept on until the time T1 elapses. continue.
  • step S17 the logic circuit 14 determines whether or not the load current I0 satisfies the overcurrent determination (step S18) as in step S13 described above. That is, it is determined whether or not an overcurrent is still occurring after the time T1 has elapsed.
  • step S18 If it is determined that the overcurrent determination is not satisfied (NO in step S18), it is determined that the load current I0 has returned to the steady current, and it is determined whether or not the timing of the time T4 by the logic circuit 14 has ended. If it is determined (step S19) and time T4 has elapsed (YES in step S19), the process proceeds to step S33 (FIG. 4). If time T4 has not elapsed (NO in step S19), the process returns to step S18.
  • step S18 when it is determined that the load current I0 satisfies the overcurrent determination (YES in step S18), although the reference voltage Vp is lower than the eightfold voltage Vref8, an overcurrent is still generated in the load driving circuit.
  • the T2 timer that counts the time T2 (predetermined time; T1 ⁇ T2 ⁇ T4) is activated (step S20).
  • the reference voltage Vp and the quadruple voltage Vref4 are compared (step S21).
  • the logic circuit 14 turns off the drive signal of the FET (Q1) and shuts off the FET (Q1). (Step S32). That is, even after the FET (Q1) is turned on, if an overcurrent exceeding the quadruple voltage Vref4 continues to flow over the time T1 to the load driving circuit, the FET (Q1 ) To protect the load drive circuit.
  • step S22 it is determined whether or not the time T2 has elapsed. That is, when the load current I0 satisfies the overcurrent determination, but the reference voltage Vp corresponding to the overcurrent is not large enough to reach the quadruple voltage Vref4, the FET (Q1) until the time T2 elapses. ) Is kept on.
  • the logic circuit 14 determines whether or not the load current I0 satisfies the overcurrent determination (step S23) as in steps S13 and S18 described above. ). That is, after the time (T1 + T2) elapses after the FET (Q1) is turned on, it is determined whether or not an overcurrent is still occurring.
  • step S23 If the load current I0 does not satisfy the overcurrent determination (NO in step S23), it is determined that the load current I0 has returned to the steady current, and whether or not the timing of the time T4 by the logic circuit 14 has ended. (Step S24), and if the time T4 has elapsed (YES in step S24), the process proceeds to step S33 (FIG. 4). If time T4 has not elapsed (NO in step S24), the process returns to step S23.
  • the load current I0 satisfies the overcurrent determination (YES in step S23)
  • step S26 the reference voltage Vp and the double voltage Vref2 are compared.
  • the logic circuit 14 turns off the drive signal of the FET (Q1) and blocks the FET (Q1).
  • Step S32 That is, when an overcurrent exceeding the double voltage Vref2 continuously flows over the time (T1 + T2) to the load driving circuit, the FET (Q1) is cut off to protect the load driving circuit. To do.
  • step S27 it is determined whether or not the time T3 has elapsed (step S27). That is, when an overcurrent has occurred but the reference voltage Vp corresponding to the overcurrent has not reached the double voltage Vref2, the FET (Q1) is kept on until the time T3 elapses. continue.
  • Step S27 the logic circuit 14 determines whether or not the load current I0 satisfies the overcurrent determination, as in steps S13, S18, and S23 described above. (Step S28). That is, after the time (T1 + T2 + T3) elapses after the FET (Q1) is turned on, it is determined whether or not an overcurrent is still occurring.
  • step S28 If the load current I0 does not satisfy the overcurrent determination (NO in step S28), it is determined that the load current I0 has returned to the steady current, and whether or not the time measurement by the logic circuit 14 has been completed for the time T4 has been completed. (Step S29), and if the time T4 has passed (YES in step S29), the process proceeds to step S33 (FIG. 4). If time T4 has not elapsed (NO in step S29), the process returns to step S28.
  • step S32 the FET (Q1) is shut off (step S32). That is, in the processing of steps S26 to S31, when the reference voltage Vp is smaller than the double voltage Vref2 and the load current I0 satisfies the overcurrent determination, that is, only the output signal of the comparator CMP1 becomes H level.
  • FIG. 5 is a timing chart showing the change of the reference voltage Vp with time.
  • the count value Ct is not reset unless the elapsed time from turning on the FET (Q1) has reached T4. The count value Ct continues to be counted until time t5.
  • the FET (Q1) immediately after turning on the FET (Q1), it is determined whether or not the FET (Q1) is turned off according to the magnitude of the load current I0 and its duration, so that the FET (Q1) is turned on.
  • the FET (Q1) and the electric wire can be protected by turning off the FET (Q1).
  • the logic circuit 14 determines whether or not the load current I0 satisfies the overcurrent determination (in FIG. Step S33). That is, it is determined whether or not an overcurrent has occurred after time T4 has elapsed after the FET (Q1) is turned on.
  • step S33 If it is determined that the overcurrent determination is not satisfied (NO in step S33), it is determined that the load current I0 is a steady current, and it is determined whether the T4 timer by the logic circuit 14 is operating. If it is not in operation (step S34), the T4 timer is activated (step S36), and the process returns to step S33. On the other hand, if the T4 timer is operating, it is determined whether or not the time T4 has been counted (step S35), and the process returns to step S33.
  • steps S33 to S36 after the time T4 has elapsed since the FET (Q1) was turned on (when the inrush current converges to become a steady current), the T4 timer is operated again and the time T4 is reached. If time measurement is started and no overcurrent occurs (if the NO state is continued in step S33), the processing in steps S33 to S36 is repeated. That is, when the load driving circuit is operating at a steady current, the ON state of the FET (Q1) is maintained by repeating this process.
  • the reference voltage Vp proportional to the load current I0 is compared with the quadruple voltage Vref4 (step S38).
  • the logic circuit 14 outputs a stop signal to the OR circuit OR2, and the FET (Q1) is output by the stop signal.
  • the FET (Q1) is cut off (step S32 in FIG. 3). That is, when an excessive current exceeding the quadruple voltage Vref4 flows in the load driving circuit in a state where the rush current has converged for a while after the FET (Q1) is turned on, the FET immediately (Q1) is cut off to protect the FET (Q1) and the wire.
  • step S39 it is determined whether or not the time T5 (predetermined time) has elapsed (step S39). That is, when the load current I0 satisfies the overcurrent determination, but the reference voltage Vp corresponding to the overcurrent is not higher than the quadruple voltage Vref4, the FET (Q1) has the current until the time T5 elapses. Continue to be on.
  • step S39 the logic circuit 14 determines whether or not the load current I0 satisfies the overcurrent determination (step S40) as in step S33 described above. . That is, it is determined whether or not an overcurrent still occurs after the time T5 has elapsed.
  • step S40 If it is determined that the overcurrent determination is not satisfied (NO in step S40), it is determined that the load current I0 is a steady current, and whether or not the T4 timer by the logic circuit 14 is operating. Judgment is made (step S41), and if not in operation, the T4 timer is activated (step S43), and then the processing returns to step S40. On the other hand, if the T4 timer is operating, it is determined whether or not the time T4 has been counted (step S42). If the time T4 has elapsed (YES in step S42), step S33 is performed. Return to the process. If time T4 has not elapsed (NO in step S42), the process returns to step S40.
  • step S46 If the overcurrent determination is not satisfied (NO in step S46), it is determined that the load current I0 is a steady current, and it is determined whether the T4 timer by the logic circuit 14 is operating (step S40). S47) If the timer is not in operation, the T4 timer is activated (step S49), and the process returns to step S46. On the other hand, if the T4 timer is operating (YES in step S47), it is determined whether or not the time T4 has been counted (step S48). If the time T4 has elapsed (step S48). YES), the process returns to step S33. If time T4 has not elapsed (NO in step S48), the process returns to step S46. In this process, even if it is determined that no overcurrent has occurred, the count value Ct is maintained when the time T4 has not elapsed, and the count value Ct is reset when the time T4 has elapsed. Will do.
  • the overcurrent that is less than the quadruple voltage Vref4 continues for a time T5, and an overcurrent is generated even if this is repeated twice, the T5 timer is activated again, and the T4 timer is activated. Reset the count value Ct.
  • step S51 the reference voltage Vp and the double voltage Vref2 are compared (step S51).
  • the logic circuit 14 outputs a stop signal to the OR circuit OR2, and the FET (Q1) is output by the stop signal.
  • the FET (Q1) is cut off (step S32 in FIG. 3). That is, when an overcurrent that is less than the quadruple voltage Vref4 continues for two times of time T5 and then an overcurrent that exceeds the double voltage Vref2 is generated, the FET (Q1) Is cut off to protect the FET (Q1) and the electric wire.
  • step S52 when it is determined that the reference voltage Vp does not exceed the double voltage Vref2 (NO in step S51), it is determined whether or not the time T5 has elapsed (step S52). That is, when an overcurrent has occurred but the reference voltage Vp corresponding to the overcurrent is less than the double voltage Vref2, the FET (Q1) is kept on until the time T5 elapses. .
  • step S52 the logic circuit 14 determines whether or not the load current I0 satisfies the overcurrent determination, as in steps S33, S40, and S46 described above. (Step S53).
  • step S53 if the overcurrent determination is not satisfied (NO in step S53), it is determined that the load current I0 is a steady current, and it is determined whether the T4 timer by the logic circuit 14 is operating ( In step S54), if not in operation, the T4 timer is operated (step S56), and then the process returns to step S53.
  • step S54 if the T4 timer is operating (YES in step S54), it is determined whether or not the time T4 has been counted (step S55). If the time T4 has elapsed (step S55). YES), the process returns to step S33. If time T4 has not elapsed (NO in step S55), the process returns to step S53. In this process, even if it is determined that no overcurrent has occurred, the count value Ct is maintained when the time T4 has not elapsed, and the count value Ct is reset when the time T4 has elapsed. Will do.
  • step S33 shown in FIG. 4 is summarized as follows (e) to (g).
  • FIG. 6 is a timing chart showing the change of the reference voltage Vp with time after the convergence of the inrush current.
  • the FET (Q1) is turned off according to the magnitude of the load current I0 and its duration.
  • the FET (Q1) can be turned off to protect the FET (Q1) and the electric wire.
  • the output signal of the comparator CMP2 when the reference voltage Vp exceeds the double voltage Vref2, the output signal of the comparator CMP2 becomes H level, and the low-speed following voltage Vc obtained by smoothing the reference voltage Vp is the reference voltage Vref1.
  • the output signal of the comparator CMP1 becomes H level when exceeding. Further, when at least one of these becomes H level, the output signal of the OR circuit OR1 becomes H level, which satisfies the overcurrent determination.
  • the reference voltage Vp is directly supplied to the input terminal (+ terminal) of the comparator CMP1 and compared with the reference voltage Vref1 without using a time constant circuit (that is, the reference voltage Vp is equal to the reference voltage Vp).
  • the output signal of the comparator CMP1 is at the L level between the times t2 and t3 shown in FIG. 9, but the comparator CMP1 is between the times t1 and t2.
  • Output signal becomes H level, satisfies the overcurrent determination, and the FET (Q1) is cut off.
  • the reference voltage Vref1 must be set to a large value and set to a level equivalent to the double voltage Vref2 shown in FIG.
  • the FET (Q1) is not cut off when the current that is slightly lower than the reference voltage Vref1 flows as indicated by the symbol q13 shown in FIG. Trouble that the temperature rises and overheats occurs.
  • the overcurrent determination is satisfied, so that the pulsating current as indicated by the symbol q1 in FIG.
  • the FET (Q1) is not erroneously interrupted, and if a low overcurrent continues to flow, the FET (Q1) can be interrupted by detecting this.
  • FIG. 13A is a characteristic diagram showing a change in the output voltage VBA of the battery VB
  • FIG. 13B is a signal input to the VBA monitor circuit 15 provided in the IC circuit 51-1 (CH1).
  • 13C shows the output signal
  • FIG. 13D shows the output signal of the VBA monitor circuit 15 provided in the IC circuit 51-2 (CH2)
  • FIG. 13E shows the VBA provided in the IC circuit 51-3.
  • the output signal of the monitor circuit 15 is shown. Note that the output signals shown in FIGS. 13C to 13E are output to the OR circuit OR2 shown in FIG. 2, so that “ON” is an L level signal and “OFF” is “OFF”. It is an H level signal.
  • the VBA monitor circuit 15 monitors the output voltage VBA of the battery VB, and shuts off the FET (Q1) when the battery voltage VBA drops below a predetermined voltage (for example, 3.3 V). If the operation is repeated several times (for example, 7 times) and the battery voltage VBA does not return to the normal voltage, it is assumed that a dead short circuit has occurred in the load driving circuit, and the FET (Q1) is turned off. And a function of protecting the load driving circuit.
  • a predetermined voltage for example, 3.3 V.
  • step S71 when detecting the input of the drive signal from the terminal D1 at time t11 shown in FIG. 13 (step S71), the VBA monitor circuit 15 waits for the turn-on time Tdon (step S72), and then the FET ( A signal for turning on Q1) is output (step S73). That is, an L level output signal is output to the OR circuit OR2. As a result, the FET (Q1) is turned on, and the load RL1 is driven.
  • the VBA monitor circuit 15 starts measuring the first elapsed time Tx after the FET (Q1) is turned on (step S74). Furthermore, the time measurement of the second elapsed time Tr is started (step S75).
  • the first elapsed time Tx is used to measure the time from when the FET (Q1) is turned on until the battery voltage VBA drops below 3.3 V, and the second elapsed time Tr is This is used to determine whether or not a preset interval time Tc (first predetermined time, for example, 0.2 seconds) has elapsed since (Q1) was turned on.
  • the VBA monitor circuit 15 determines whether or not the second elapsed time Tr is less than the interval time Tc (step S76). When the second elapsed time Tr is equal to or longer than the interval time Tc (NO in step S76), the count value N indicating the number of times the FET (Q1) is turned off is reset to 0 (step S77).
  • step S78 it is determined whether or not the battery voltage VBA is less than 3.3 V set as the predetermined voltage. In this process, it is determined whether or not a dead short circuit has occurred in the load driving circuit. If a dead short circuit has occurred in the load driving circuit, the FET (Q1) is turned on. At this time, a back electromotive force is generated in the circuit for driving the load, and the battery voltage VBA rapidly decreases, so that the voltage decreases to less than 3.3V.
  • step S78 If no dead short has occurred in the load driving circuit and the battery voltage VBA is 3.3 V or higher (NO in step S78), the processing in steps S76 to S78 is repeated, and the FET ( The on state of Q1) is maintained.
  • Step S79 the VBA monitor circuit 15 turns off the FET (Q1). That is, the output signal of the VBA monitor circuit 15 is set to H level, the output signal of the OR circuit OR2 is set to H level, the output of the flip-flop circuit 12 is set to L level, and the FET (Q1) is turned off.
  • the VBA monitor circuit 15 sets a waiting time Tp that is randomly determined by a random value (step S80).
  • This random value can be set to any numerical value based on, for example, the data latch (0, 1, 2, 3) of the charge pump 13 shown in FIG. 2, and the standby time Tp is set to a random time. Will be.
  • the VBA monitor circuit 15 determines whether or not the first elapsed time Tx measured in the process of step S74 is less than a preset threshold time of 400 ⁇ sec (step S81). That is, in the IC circuit 51-1, whether or not the first elapsed time Tx from when the FET (Q1) is turned on to when the battery voltage VBA decreases and falls below 3.3V is less than 400 ⁇ sec set as the threshold time. Is judged.
  • step S86 it is determined whether or not the battery voltage VBA exceeds 3.3V set as the threshold voltage (step S86), and the battery voltage VBA is If the voltage does not exceed 3.3V (NO in step S86), the process waits until battery voltage VBA exceeds 3.3V. Thereafter, when the battery voltage VBA exceeds 3.3 V at time t14 in FIG. 13 (YES in step S86), the process waits for the standby time Tp determined in the process of step S80, and then returns to the process of step S73. The FET (Q1) is turned on again.
  • the battery voltage VBA is also applied to the VBA monitor circuit 15 of the other two IC circuits 51-2 (CH2) and 51-3 (CH3). Therefore, each FET (Q1) is turned off to protect the FET (Q1) and the electric wire. That is, the FETs (Q1) of all the IC circuits 51-1 to 51-3 are turned off at the time t13.
  • step S87 in FIG. 12 the standby time Tp is randomly set based on the random number value, so that the standby time Tp is different for each of the IC circuits 51-1 to 51-3.
  • the FET (Q1) provided in each of the IC circuits 51-1 to 51-3 is not turned on at the same time after being turned off at the time t13, but turned on with a time difference.
  • the standby time is set to Tp1, Tp4, and Tp6 in the IC circuit 51-1, and the standby time is set to Tp2 (> Tp1) and Tp7 in the IC circuit 51-2.
  • the standby time is set to Tp3 ( ⁇ Tp3), Tp5, and Tp8.
  • the FET (Q1) of the IC circuit 51-2 is turned on again at a time t16 later than the time t15 when the FET (Q1) of the IC circuit 51-1 is turned on again. It is said.
  • the FET (Q1) of the IC circuit 51-3 is turned on again at a time t17 earlier than the time t15 when the FET (Q1) of the IC circuit 51-1 is turned on again. It is said.
  • the timings at which the FETs (Q1) of the IC circuits 51-1 to 51-3 are turned on do not match and do not turn on at the same time, so the inrush currents do not match and the IC circuits 51-1 to 51-
  • the inrush current at 3 can be avoided from overlapping.
  • the battery voltage VBA does not drop below 3.3 V after the IC circuit 51-1 that is the source of the dead short is turned off, the normally operating IC circuit 51-2, After the FET (Q1) 51-3 is turned on, the on state is maintained and the driving of the loads RL2 and RL3 is continued.
  • the required time y4 until the FET (Q1) is turned on at time t19 and the battery voltage VBA decreases to less than 3.3 V is 400 ⁇ sec or more.
  • the count value N is reset when the interval time Tc set in step S76 in FIG. 12 has elapsed. Therefore, if the battery voltage VBA does not decrease continuously, the count value N is reset after the interval time Tc has elapsed. Therefore, when the battery voltage VBA decreases for a reason other than dead short, load driving is performed. Therefore, it is possible to prevent the malfunction of holding the circuit for use in the off state.
  • each IC circuit 51- Each FET (Q1) provided in 1 to 51-3 is turned off to shut off each load driving circuit. Further, the elapsed time from when the FET (Q1) is turned on until the battery voltage VBA drops below 3.3 V is counted, and when the threshold time is less than 400 ⁇ sec, the count value N is incremented. Then, after the standby time Tp (Tp1 to Tp8) set at random has elapsed, the FET (Q1) of each of the IC circuits 51-1 to 51-3 is turned on.
  • the count value N is not incremented and the count value N does not reach 7, so that the ON state is continued.
  • the timing for performing the retry operation is set randomly by a plurality of overcurrent protection devices, it is possible to avoid the FET (Q1; electronic switch) provided in each load driving circuit from being turned on simultaneously. Thus, it is possible to easily determine the load driving circuit in which the dead short has occurred.
  • the count value N is reset when the count value N does not reach 7 times within the interval time Tc (for example, 0.2 seconds), and therefore, when the battery voltage VBA is reduced due to a cause other than dead short, It is possible to prevent the drive circuit from being erroneously cut off.
  • the IC circuits 51-1 to 51-3 can match the time when the standby time Tp starts to be measured, and can accurately count the standby time Tp.
  • the overcurrent protection device and the overcurrent protection system of the present invention have been described based on the illustrated embodiment.
  • the present invention is not limited to this, and the configuration of each part is an arbitrary function having the same function. It can be replaced with that of the configuration.
  • the present invention includes three IC circuits. It is not limited.
  • the present invention can be used for FET (Q1) that drives a load mounted on a vehicle and overcurrent protection of electric wires.

Landscapes

  • Emergency Protection Circuit Devices (AREA)
  • Protection Of Static Devices (AREA)
  • Electronic Switches (AREA)

Abstract

 同一の電源に接続された複数の過電流保護装置どうしで、リトライ動作を実行するタイミングに時間差を持たせることが可能な過電流保護装置、及び過電流保護システムを提供する。 IC回路51-1のFET(Q1)をオンとした際に、バッテリ電圧VBAが閾値電圧以下となった場合には、各IC回路のFET(Q1)を全てオフとし、更に、FET(Q1)のオンからバッテリ電圧VBAが閾値電圧以下となるまでの時間を計時する。この時間が400μsec未満であれば、カウント値Nをインクリメントする。その後、ランダムに設定された待機時間Tpが経過した後、再度FET(Q1)をオンとする動作を繰り返し、カウント値Nが7に達した時点で、IC回路51-1のFET(Q1)をオフ状態に保持する。従って、デッドショートの発生している負荷駆動用の回路のみを確実に停止させ、それ以外の負荷駆動用の回路の駆動を継続させることができる。

Description

過電流保護装置及び過電流保護システム
 本発明は、複数系統設けられ、負荷、電子スイッチ、電線からなる負荷駆動用の回路に過電流が流れた際に、過電流発生源となる負荷駆動用の回路の電子スイッチを遮断して該負荷駆動用の回路に設けられる電子スイッチ、及び電線を保護する過電流保護装置、及び過電流保護システムに関する。
 例えば、車両に搭載されるランプやモータ等の負荷は、電子スイッチ(例えば、MOSFET等)を介してバッテリに接続されており、電子スイッチのオン、オフを切り替えることによりその駆動、停止が制御される。また、負荷にショート故障等が発生して負荷駆動用の回路に過電流が流れた場合には、負荷、及び接続用のハーネスが発熱により損傷することがあるので、従来より、過電流保護装置を搭載し、負荷駆動用の回路に過電流が発生した場合にはいち早く電子スイッチを遮断して、回路に設けられる電子スイッチ、及び電線を過電流から保護するようにしている(例えば、特許文献1参照)。
 また、負荷駆動用の回路にデッドショートが発生した場合には、配線のインピーダンスに起因する逆起電力が発生して電源側の電圧が急激に低下するので、負荷電流と基準電流との比較結果に基づいて過電流の発生を検出する方式では、電源電圧がオペアンプの動作範囲電圧以下に低下した場合に過電流検出回路自体が機能しなくなり、電子スイッチを正常に作動させることができなくなる場合がある。
 そこで、特許文献2に記載されているように、逆起電力の発生により電源電圧が予め設定した下限値を下回った場合に、この電源に接続されている複数の負荷駆動用の回路の各電子スイッチを即時に遮断すると共に、所定時間経過後に再度各電子スイッチをオンとするリトライ動作を実行する手法が提案されている。この手法では、電圧低下の原因がデッドショート以外である場合には、リトライ動作の実行により、電源電圧が定常状態に復帰するので、そのまま電子スイッチをオン状態に維持することができ、他方、いずれかの回路でデッドショートが発生している場合には、リトライ動作の実行によりデッドショートの発生原因となる回路の電子スイッチをオフ状態にラッチすることができるので、電子スイッチ、及び電線を過熱から保護することができる。
 また、リトライ動作の実行時には、各電子スイッチをオンとするタイミングがそれぞれ時間差を持つように(各電子スイッチが同時にオンとならないように)制御して、各負荷駆動用の回路に流れる突入電流が重畳することを回避することが示されている。つまり、リトライ動作の実行時には、各電子スイッチを同時にオンとするのではなく、時間差を持たせてオンとすることにより、デッドショートが発生した回路を特定している。
日本国特開2004-48498号公報 日本国特開2009-231969号公報
 上述したように、特許文献1に記載された従来例では、デッドショート発生時のように、電源電圧が著しく低下してオペアンプが正常に作動しなくなった場合について考慮されていない。
 また、特許文献2に記載された従来例では、一つの過電流保護装置を用いて、複数の負荷駆動用の回路の電子スイッチを制御し、且つ過電流発生時に各回路の電子スイッチを遮断して回路に設けられた電子スイッチ及びこれに接続される電線を保護する構成であるので、リトライ動作の実行時において各電子スイッチをオンとするタイミングに時間差を持たせることができる。従って、デッドショートが発生した回路を容易に判別できる。
 ところが、昨今において、1~2個の負荷駆動用の回路に対して1つの過電流保護装置を設け、各過電流保護装置毎に個別に過電流の発生を検出して過電流保護を行う回路が多く用いられるようになっており、このような場合には、リトライ動作を実行する際に各回路の電子スイッチをオンとするタイミングに時間差を持たせることが容易でない。
 このため、電源電圧の低下が各過電流保護装置で同時に検出されて各回路に設けられた電子スイッチをオフとし、その後リトライ動作が実行される場合に、各電子スイッチが同一のタイミングで(時間差を持たずに)オンとされる場合があり、このような場合には、電子スイッチのオンと同時に逆起電力が発生した場合に、どの回路が原因であるかを特定することができないという問題が発生していた。
 本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、同一の電源に接続された複数の過電流保護装置どうしで、リトライ動作を実行するタイミングに時間差を持たせることが可能な過電流保護装置、及び過電流保護システムを提供することにある。
 上記目的を達成するため、第1の発明の過電流保護装置は、直流電源と、電子スイッチ、電線、及び負荷を有する負荷駆動用の回路を過電流から保護する過電流保護装置において、前記直流電源の出力電圧(VBA)を検出する電圧検出手段と、前記電子スイッチをオンとした後の経過時間を計時する計時手段と、前記直流電源の出力電圧が予め設定した閾値電圧以下に低下した場合に、前記電子スイッチをオフとし、所定の待機時間が経過した後に、該電子スイッチを再度オンとするスイッチ制御手段と、前記出力電圧が前記閾値電圧以下に低下して、前記電子スイッチがオフとされた際に、前記所定の待機時間を、ランダムに決定する待機時間決定手段と、前記電子スイッチをオンとしてから、前記直流電源の出力電圧が前記閾値電圧に低下するまでの所要時間が予め設定した閾値時間(例えば、400μsec)以下である場合に、この発生回数をカウントするカウント手段と、を有し、前記スイッチ制御手段は、前記カウント手段によるカウント値が所定のカウント閾値(例えば、7回)に達した場合には、前記所定の待機時間の経過に関わらず前記電子スイッチのオフ状態を保持する。
 第2の発明の過電流保護装置は、前記カウント手段は、前記発生回数がカウントされた後、第1の所定時間が経過するまで次回のカウントが発生しなかった場合に、前記カウント値をリセットする。
 第3の発明の過電流保護装置は、前記スイッチ制御手段は、前記直流電源の出力電圧が前記閾値電圧以下に低下して前記電子スイッチをオフとした後、出力電圧が前記閾値電圧まで上昇した時点から、前記待機時間の経過を計時する。
 第4の発明の過電流保護システムは、電子スイッチ、電線及び負荷を有する複数の負荷駆動用の回路と、前記各負荷駆動用の回路に接続された唯一の直流電源とを備えた駆動制御回路の電線を、過電流から保護する過電流保護システムにおいて、前記各負荷駆動用の回路は、それぞれ過電流保護装置を有し、一の負荷駆動用の回路に設けられる前記過電流保護装置は、前記直流電源の出力電圧(VBA)を検出する電圧検出手段と、前記一の負荷駆動用の回路の電子スイッチをオンとした後の経過時間を計時する計時手段と、前記直流電源の出力電圧が予め設定した閾値電圧以下に低下した場合に、一の負荷駆動用の回路の電子スイッチをオフとし、所定の待機時間が経過した後に、前記電子スイッチを再度オンとするスイッチ制御手段と、前記出力電圧が前記閾値電圧以下に低下して、前記一の負荷駆動用の回路の電子スイッチがオフとされた際に、前記所定の待機時間を、他の負荷駆動用の回路に設けられた過電流保護装置の待機時間と相違するように決定する待機時間決定手段と、前記一の負荷駆動用の回路の電子スイッチをオンとしてから、前記直流電源の出力電圧が前記閾値電圧に低下するまでの所要時間が予め設定した閾値時間(例えば、400μsec)以下である場合に、この発生回数をカウントするカウント手段と、を有し、前記スイッチ制御手段は、前記カウント手段によるカウント値が所定のカウント閾値(例えば、7回)に達した場合には、前記所定の待機時間の経過に関わらず前記電子スイッチのオフ状態を保持する。
 第5の発明の過電流保護システムは、一の負荷駆動用の回路の前記カウント手段は、前記発生回数がカウントされた後、第1の所定時間が経過するまで次回のカウントが発生しなかった場合に、前記カウント値をリセットする。
 第6の発明の過電流保護システムは、前記スイッチ制御手段は、前記直流電源の出力電圧が前記閾値電圧以下に低下して前記電子スイッチをオフとした後、出力電圧が前記閾値電圧まで上昇した時点から、前記待機時間の経過を計時する。
 第1の発明では、電圧検出手段により直流電源の出力電圧が検出され、検出した出力電圧が閾値電圧(例えば、3.3V)以下に低下した場合に、電子スイッチをオフとし、その後、ランダムに決められた待機時間が経過した後に電子スイッチをオンとする動作を繰り返す。そして、電子スイッチをオンとしてから出力電圧が閾値電圧以下に低下するまでの所要時間が閾値時間(例えば、400μsec)以下である場合に、この回数をカウントし、カウント値がカウント閾値(例えば、7回)に達した場合に、電子スイッチをオフ状態に保持する。従って、負荷駆動用の回路にデッドショートが発生した場合には、これをいち早く検出して回路をオフ状態に保持することができ、回路に設けられる電子スイッチ及び電線をデッドショートによる発熱から保護することができる。
 また、待機時間がランダムに決定されるので、一つの直流電源に対して複数の過電流保護装置が並列的に接続されるような場合には、一つの回路にてデッドショートが発生して、直流電源の出力電圧が低下した場合に、他の過電流保護装置では電子スイッチがオフとなるものの、待機時間が経過して再度オンとされた場合に、その後閾値時間以内に直流電源の出力電圧は閾値電圧以下に低下しないので、カウント値はインクリメントされず、カウント閾値に達しない。従って、デッドショートの発生していない回路を継続して駆動させることができる。
 即ち、待機時間がランダムに設定されるので、デッドショートが発生している負荷駆動用の回路を容易に特定することができ、このデッドショートが発生している回路のみを遮断し、その他の回路の駆動を継続させることができる。
 第2の発明では、第1の所定時間が経過するまでの間に、カウント値がカウント閾値に達しなかった場合には、このカウント値をリセットするので、デッドショート以外の理由で出力電圧が閾値電圧以下となるような場合に、負荷駆動用の回路を誤遮断することを防止することができる。
 第3の発明では、直流電源の出力電圧が閾値電圧以下に低下して電子スイッチがオフとされ、その後、再度上昇して閾値電圧を上回った時点で待機時間の計時が開始されるので、待機時間の計時を開始する時刻を正確に決めることができる。
 第4の発明では、一の負荷駆動用の回路に接続される過電圧保護装置の電圧検出手段により直流電源の出力電圧が検出され、検出した出力電圧が閾値電圧(例えば、3.3V)以下に低下した場合に、一の負荷駆動用の回路の電子スイッチをオフとし、その後、各過電流保護装置毎にランダムに決められた待機時間が経過した後に電子スイッチをオンとする動作を繰り返す。そして、一の負荷駆動用の回路の電子スイッチをオンとしてから出力電圧が閾値電圧以下に低下するまでの所要時間が閾値時間(例えば、400μsec)以下である場合に、この回数をカウントし、カウント値がカウント閾値(例えば、7回)に達した場合に、一の負荷駆動用の回路の電子スイッチをオフ状態に保持する。従って、一の負荷駆動用の回路にデッドショートが発生した場合には、これをいち早く検出してこの回路をオフ状態に保持することができ、回路に設けられる電子スイッチ及び電線をデッドショートによる発熱から保護することができる。
 また、待機時間が各過電流保護装置毎にランダムに決定されるので、一の負荷駆動用の回路にてデッドショートが発生して、共通とされた直流電源の出力電圧が低下した場合に、他の過電流保護装置では電子スイッチがオフとなるものの、待機時間が経過して再度オンとされた場合に、その後閾値時間以内に直流電源の出力電圧は閾値電圧以下に低下しないので、カウント値はインクリメントされず、カウント閾値に達しない。従って、デッドショートの発生していない回路を継続して駆動させることができる。
 即ち、待機時間がランダムに設定されるので、デッドショートが発生している回路を容易に特定することができ、このデッドショートが発生している回路のみを遮断し、その他の回路の駆動を継続させることができる。
 第5の発明では、一の負荷駆動用の回路に設けられた過電流保護装置において、第1の所定時間が経過するまでの間に、カウント値がカウント閾値に達しなかった場合には、このカウント値をリセットするので、デッドショート以外の理由で出力電圧が閾値電圧以下となるような場合に、回路を誤遮断することを防止することができる。
 第6の発明では、直流電源の出力電圧が閾値電圧以下に低下して電子スイッチがオフとされ、その後、再度上昇して閾値電圧を上回った時点で待機時間の計時が開始されるので、各過電流保護装置で、待機時間の計時を開始する時刻を一致させることができ、正確に待機時間を計時することができる。
本発明の一実施形態に係る過電流保護装置が複数接続された過電流保護システムの構成を示す回路図である。 本発明の一実施形態に係る過電流保護装置、及び過電流保護装置が接続される負荷駆動用の回路の回路図である。 本発明の一実施形態に係る過電流保護装置の処理動作を示すフローチャートの、第1の分図である。 本発明の一実施形態に係る過電流保護装置の処理動作を示すフローチャートの、第2の分図である。 本発明の一実施形態に係る過電流保護装置の、電子スイッチをオンとした直後での過電流と判定する電圧及び経過時間の関係を示すタイミングチャートである。 本発明の一実施形態に係る過電流保護装置の、過電流と判定する電圧及び経過時間の関係を示すタイミングチャートである。 本発明の一実施形態に係る過電流保護装置の、過電流と判定する電圧及び経過時間の関係を示すタイミングチャートである。 車両に搭載されるホーンを駆動する場合の、負荷電流の変動を示す特性図である。 車両に搭載されるホーンを駆動する場合の、負荷電流の変化と基準電圧Vref1、2倍電圧Vref2との関係を示す特性図である。 車両に搭載されるホーンを駆動する場合の、負荷電流の変化と基準電圧Vref1、2倍電圧Vref2との関係を示す特性図である。 車両に搭載されるホーンを駆動する場合の、負荷電流の変化と基準電圧Vref1の関係を示す特性図である。 本発明の一実施形態に係る過電流保護装置の、VBAモニタ回路の処理動作を示すフローチャートである。 本発明の一実施形態に係る各過電流保護装置の、VBAモニタ回路の出力信号の変化を示すタイミングチャートであって、図13(a)はバッテリVBの出力電圧VBAの変化を示す特性図、図13(b)はIC回路51-1(CH1)に設けられるVBAモニタ回路15に入力される信号の変化、図13(c)はその出力信号の変化、図13(d)はIC回路51-2(CH2)に設けられるVBAモニタ回路15の出力信号の変化、図13(e)はIC回路51-3に設けられるVBAモニタ回路15の出力信号の変化である。 本発明の一実施形態に係る各過電流保護装置の、VBAモニタ回路の詳細な構成を示すブロック図である。
 以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の一実施形態に係る過電流保護システムの構成図であり、例えば、車両に搭載されるランプ、モータ、ホーン等の各負荷RL(RL1~RL3)を駆動する負荷駆動用の回路(VB、Q1a、RL1及びこれらを接続する電線からなる回路)に搭載され、過電流が流れた際には負荷駆動用の回路を遮断して回路に設けられる電子スイッチ(Q1a)、及び電線を過熱から保護する機能を備える。なお、本実施形態では、一例として3系統の負荷駆動用の回路を保護する保護システムについて説明するが、本発明は3系統に限定されるものではない。
 図1に示すように、この過電流保護システムは、3個のIC回路51-1~51-3を備えており、各IC回路51-1~51-3は、端子D1及び大電流フューズFuを介してバッテリ(直流電源)VBに接続されている。また、各IC回路51-1~51-3は、端子D5~D7を介して負荷RL(RL1~RL3)に接続され、各負荷RLの駆動、停止を制御する。
 更に、各IC回路51-1~51-3は、入力I/F54~56を介して端子D2~D4に接続され、各端子D2~D4より駆動信号が入力されるようになっている。
 図2は、図1に示したIC回路51-1の詳細な構成を示す回路図である。なお、3個のIC回路51-1~51-3は同一構成を有するので、以下IC回路51-1の構成について説明する。図2に示すようにIC回路51-1は、過電流保護装置100と、マルチソースFET(Q1;以下単に「FET」(Q1)という)とに大別して構成されている。なお、本実施形態では、FET(Q1)としてN型MOSFETを用いているが、P型MOSFETを用いることも可能である。
 FET(Q1)は、端子D1を介して接続されるバッテリVBと、端子D5を介して接続される負荷RL1との間に設けられ、メインFET(Q1a;電子スイッチ、以下単に「FET(Q1a)」という)と、サブFET(Q1b;以下単に「FET(Q1b)」という)の2個のFETを備えるマルチソース型のMOSFETであり、それぞれのドレイン、ゲートが共通とされている。そして、FET(Q1a)のオン、オフを切り替えることにより、負荷RL1の駆動、停止を制御する。
 過電流保護装置100は、アンド回路AND1と、該アンド回路AND1の出力端子に接続されたバッファ11とを有し、該バッファ11の出力端子は、FET(Q1)のゲートに接続されている。また、バッファ11には、チャージポンプ13が接続されている。
 更に、アンド回路AND1の一方の入力端子は端子D2に接続され、他方の入力端子はフリップフロップ回路12のQ出力に接続されている。従って、端子D2にHレベルの信号が供給されると、フリップフロップ回路12の出力信号は通常時においてHレベルであるから、アンド回路AND1の出力信号がHレベルとなり、更に、バッファ11にてこのHレベルの信号に所定レベルの電圧が加えられてFET(Q1)のゲートに供給されるので、該FET(Q1)がオンとなり、負荷RL1を駆動させることができる。
 また、過電流保護装置100は、アンプAMP1を備えており、該アンプAMP1のマイナス側入力端子はFET(Q1a)のソース(電圧Vs)に接続され、プラス側入力端子はFET(Q1b)のソースに接続されている。アンプAMP1の出力端子は、N型のMOSFET(Q2)のゲートに接続され、MOSFET(Q2)のドレインは、FET(Q1b)のソースに接続され、MOSFET(Q2)のソースは、電流検出抵抗Risの一端に接続され、該電流検出抵抗Risの他端はグランドに接続されている。従って、電流検出抵抗Risの一端には、負荷電流I0に比例した電圧(以下、これを「参照電圧Vp」という)が発生することになる。
 更に、過電流保護装置100は、5個の比較器CMP1~CMP5を備えており、このうち、比較器CMP5は、プラス側入力端子が電源Vtfに接続され、マイナス側入力端子はFET(Q1a)のソースに接続される。従って、FET(Q1a)のドレイン・ソース間電圧(VB-Vs)が電源Vtfの出力電圧を上回った際に、比較器CMP5の出力信号はLレベルからHレベルに変化する。この出力信号は、Vds検出回路16、及びオン故障検出回路17にそれぞれ出力される。
 また、4個の比較器CMP1~CMP4は、負荷駆動用の回路に流れる過電流の度合いに応じた判定結果を出力するために設けており、比較器CMP2~CMP4のプラス側入力端子は、MOSFET(Q2)のソースに接続され、比較器CMP1のプラス側入力端子は、抵抗Rcfを介してMOSFET(Q2)のソースに接続されている。更に、比較器CMP1のプラス側入力端子は、コンデンサCfの一端に接続され、該コンデンサCfの他端はグランドに接続されている。従って、抵抗RcfとコンデンサCfで時定数回路が形成され、該時定数回路により上述の参照電圧Vpは平滑化されて、低速追随電圧Vcが生成される。また、低速追随電圧Vcが必要のない負荷を接続する場合には、コンデンサCfを接続しない。
 比較器CMP1の出力端子、及び比較器CMP2の出力端子は、オア回路OR1の入力端子に接続されている。
 また、比較器CMP1のマイナス側入力端子には、予め設定した基準電圧Vref1が供給され、比較器CMP2のマイナス側入力端子には、基準電圧Vref1を2倍した2倍電圧Vref2が供給され、比較器CMP3のマイナス側入力端子には、基準電圧Vref1を4倍した4倍電圧Vref4が供給され、更に、比較器CMP4のマイナス側入力端子には、基準電圧Vref1を8倍した8倍電圧Vref8が供給される。
 また、オア回路OR1の出力端子はロジック回路14のIN-1に接続され、比較器CMP2の出力端子はロジック回路14のIN-2に接続され、比較器CMP3の出力端子はロジック回路14のIN-4に接続され、比較器CMP4の出力端子はロジック回路14のIN-8に接続されている。
 ロジック回路14には、前述した各比較器CMP2~CMP4の出力信号、及びオア回路OR1の出力信号以外に、過電圧検出信号、クロック信号、及び端子D2より入力されるFET(Q1)の駆動信号が供給される。
 ロジック回路14は、後述するように、タイマ機能(T1~T4)、及びカウント機能(Ct)を備えており、過電流が発生した場合に、過電流の継続時間、及び過電流が発生した回数をカウントする機能を備えている。更に、ロジック回路14の出力端子(OUT)はオア回路OR2が有する3つの入力端子のうちの一つに接続され、出力端子(OUT)の出力信号がHレベルとなった場合に、FET(Q1)の駆動信号をHレベルとする。
 また、ロジック回路14は、発振器18に接続され、該発振器18よりクロック信号が供給される。発振器18は、コンデンサCoscの一端に接続され、その他端はグランドに接続されている。更に、ロジック回路14は、過電圧検出器19に接続され、バッテリVBの出力電圧VBA(バッテリ電圧VBAと称することがある。)が過電圧となって過電流遮断が発生しても、バッテリVBの電圧が正常に戻れば、負荷駆動用の回路の遮断を解除する。
 また、オア回路OR2の2つ目の入力端子はVBAモニタ回路15に接続され、3つ目の入力端子はVds検出回路16に接続されている。また、オア回路OR2の出力端子は、フリップフロップ回路12のリセット入力端子に接続されている。
 VBAモニタ回路15は、バッテリVBの電圧を監視する回路であり、バッテリVBの電圧が予め設定した閾値電圧(例えば、3.3V)以下に低下した場合に、IC回路51を正常に駆動することができないと判断して、フリップフロップ回路12のリセット入力に電圧異常信号を出力し、FET(Q1)をオフとして負荷RL1の駆動を停止させる。
 そして、VBAモニタ回路15は、図14に示すように、バッテリ電圧VBAを検出する電圧検出手段15aと、FET(Q1)をオンとした後の経過時間を計時する計時手段15bと、バッテリ電圧VBAが予め設定した閾値電圧(例えば、3.3V)以下に低下した場合に、FET(Q1)をオフとし、所定の待機時間(Tp)が経過した後に、FET(Q1)を再度オンとするスイッチ制御手段15cと、バッテリ電圧VBAが閾値電圧以下に低下して、FET(Q1)がオフとされた際に、所定の待機時間(Tp)をランダムに決定する待機時間決定手段15dと、FET(Q1)をオンとしてから、バッテリ電圧VBAが閾値電圧以下に低下するまでの所要時間が、予め設定した閾値時間(例えば、400μsec)以下である場合に、この発生回数をカウントするカウント手段15eを備えている。なお、VBAモニタ回路15の詳細な動作については後述する。
 Vds検出回路16は、比較器CMP5でFET(Q1a)のソース電圧Vsが基準電圧Vtfを超えたと判断された際に、FET(Q1)のドレイン・ソース間電圧Vdsが異常であると判断し、FET(Q1)をオフとして負荷RL1の駆動を停止させる。
 オン故障検出回路17は、比較器CMP5の出力信号に基づいてFET(Q1)がオン故障したか否かを判定し、オン故障が発生した場合にはオン故障検出信号を出力する。
 次に、上述のように構成された本実施形態に係る負荷駆動用の回路の保護装置の動作について、図3、図4に示すフローチャートを参照して説明する。ここで、図3、図4でステップS11~S32までの処理は、電源投入時の動作であり、ステップS33~S58までの処理は、定常時の動作である。
 始めに、端子D2にFET(Q1)の駆動信号が供給されると、この駆動信号によりアンド回路AND1の出力はHレベルとなるので、バッファ11を介してFET(Q1)のゲートに、バッテリVBの電圧にチャージポンプ13の出力電圧が加算された駆動電圧が供給される。その結果、FET(Q1)がオンとなり(ステップS11)、FET(Q1a)を介して負荷RL1に負荷電流I0が流れ、負荷RL1が駆動する。
 また、負荷RL1に負荷電流I0が流れると、アンプAMP1は、FET(Q1a)のソース電圧Vsと、FET(Q1b)のソース電圧が等しくなるようにFET(Q1b)に参照電流Irを流すので、この参照電流Irは、負荷電流I0に比例した大きさの電流となる。更に、この参照電流Irは電流検出抵抗Risを介してグランドに流れるので(Ris≪Rcf)、電流検出抵抗Risに生じる参照電圧Vpは、負荷電流I0に比例した大きさの電圧となる。本実施形態では、この参照電圧Vpと4種類の基準電圧Vref1、2倍電圧Vref2、4倍電圧Vref4、8倍電圧Vref8を対比することにより、過電流の大きさを判定する。そして、過電流の大きさと継続時間に応じて負荷駆動用の回路を遮断するか否かを決定する。
 ロジック回路14は、FET(Q1)の駆動信号が供給されると、時間T4を計時するT4タイマを作動させる(ステップS12)。なお、時間T4は、例えば突入電流の発生時間(例えば、2秒)に設定する。
 次いで、ロジック回路14は、比較器CMP1の出力信号、または比較器CMP2の出力信号の少なくとも一方がHレベルになったか否かを判断する。換言すれば、負荷電流I0に比例した参照電圧Vpが2倍電圧Vref2を上回ったか、或いは参照電圧Vpを平滑化した電圧(低速追随電圧)Vcが基準電圧Vref1を上回ったか否かを判定する(ステップS13)。なお、以下ではステップS13の判定がYESとなることを「過電流判定を満たす」と称し、NOとなることを「過電流判定を満たさない」と称する。
 そして、負荷電流I0が過電流判定を満たさない場合(各比較器CMP1、CMP2の出力信号が共にLレベルである場合)には(ステップS13でNO)、ロジック回路14による時間T4の計時が終了したか否かが判定され(ステップS14)、時間T4が経過した場合には(ステップS14でYES)、後述するステップS33(図4)に処理を進める。また、時間T4が経過しない場合には(ステップS14でNO)、ステップS13の処理に戻る。
 他方、負荷電流I0が過電流判定を満たす場合(各比較器CMP1、CMP2の出力信号のうち少なくとも一方がHレベルである場合)には(ステップS13でYES)、負荷駆動用の回路に過電流が発生しているものと判断し、時間T1(T1<T4)を計時するT1タイマを作動させる(ステップS15)。
 ここで、例えば車両に搭載されるホーンを駆動する負荷駆動用の回路を例に挙げると、ホーンを駆動する際に負荷駆動用の回路に流れる電流は、図8の曲線q1に示すように、短時間に上下方向に大きく変動する波形となり、電流検出抵抗Risに生じる参照電圧Vpも同様に、曲線q1のように変化する。また、時定数回路を通過して得られる低速追随電圧Vcは、曲線q2に示すように、平滑化された波形となる。そして、曲線q1が2倍電圧Vref2を超えた場合、または、曲線q1が基準電圧Vref1を超えた場合に、オア回路OR1の出力信号がHレベルとなる(図3のステップS13の判定がYESとなる)。
 次いで、負荷電流I0に比例した参照電圧Vpと、8倍電圧Vref8を比較する(ステップS16)。その結果、参照電圧Vpが8倍電圧Vref8を超えていると判断した場合には(ステップS16でYES)、ロジック回路14はオア回路OR2に停止信号(Hレベルの信号)を出力し、該停止信号によりFET(Q1)の駆動信号をオフとする(ステップS32)。即ち、8倍電圧Vref8を超える程度の過大な負荷電流I0が負荷駆動用の回路に流れた場合には、即時にFET(Q1)を遮断して負荷駆動用の回路を保護する。つまり、負荷駆動用の回路をオンとした直後(FET(Q1)のオン直後)には、該負荷駆動用の回路に定常電流の8倍程度の突入電流が流れるので、基準電圧Vref1の8倍電圧Vref8を超えた場合には、短絡電流が流れているものと判断して、時間T1の経過を待たず即時に負荷駆動用の回路を遮断する。
 他方、参照電圧Vpが8倍電圧Vref8を超えていないと判断した場合には(ステップS16でNO)、時間T1が経過したか否かを判断する(ステップS17)。つまり、過電流が発生しているものの、その過電流に対応する参照電圧Vpが8倍電圧Vref8に達していない程度である場合には、時間T1が経過するまでFET(Q1)のオン状態を継続する。
 そして、時間T1が経過した場合には(ステップS17でYES)、前述したステップS13と同様に、ロジック回路14は負荷電流I0が過電流判定を満たすか否かを判断する(ステップS18)。つまり、時間T1が経過した後に、なお過電流が発生しているか否かを判断する。
 そして、過電流判定を満たさないと判断した場合には(ステップS18でNO)、負荷電流I0は定常電流に戻ったものと判断し、ロジック回路14による時間T4の計時が終了したか否かを判断し(ステップS19)、時間T4が経過した場合には(ステップS19でYES)、ステップS33(図4)に処理を進める。また、時間T4が経過しない場合には(ステップS19でNO)、ステップS18の処理に戻る。
 他方、負荷電流I0が過電流判定を満たすと判断した場合には(ステップS18でYES)、参照電圧Vpは8倍電圧Vref8よりも低いものの、依然として負荷駆動用の回路に過電流が発生しているものと判断し、時間T2(既定時間;T1<T2<T4)を計時するT2タイマを作動させる(ステップS20)。
 その後、参照電圧Vpと4倍電圧Vref4とを比較する(ステップS21)。その結果、参照電圧Vpが4倍電圧Vref4を超えていると判断した場合には(ステップS21でYES)、ロジック回路14は、FET(Q1)の駆動信号をオフとして該FET(Q1)を遮断する(ステップS32)。即ち、FET(Q1)をオンとした直後であっても、4倍電圧Vref4を超える程度の過電流が時間T1を超えて継続して負荷駆動用の回路に流れた場合には、FET(Q1)を遮断して負荷駆動用の回路を保護する。
 他方、参照電圧Vpが4倍電圧Vref4を超えていないと判断した場合には(ステップS21でNO)、時間T2が経過したか否かを判断する(ステップS22)。つまり、負荷電流I0が過電流判定を満たしているものの、その過電流に対応する参照電圧Vpが4倍電圧Vref4に達していない大きさである場合には、時間T2が経過するまでFET(Q1)のオン状態を継続する。
 そして、時間T2が経過した場合には(ステップS22でYES)、前述したステップS13、S18と同様に、ロジック回路14は、負荷電流I0が過電流判定を満たすか否かを判断する(ステップS23)。つまり、FET(Q1)のオン後、時間(T1+T2)が経過した後に、なお過電流が発生しているか否かを判断する。
 そして、負荷電流I0が過電流判定を満たさない場合には(ステップS23でNO)、負荷電流I0は定常電流に戻ったものと判断し、ロジック回路14による時間T4の計時が終了したか否かを判断し(ステップS24)、時間T4が経過した場合には(ステップS24でYES)、ステップS33(図4)に処理を進める。また、時間T4が経過しない場合には(ステップS24でNO)、ステップS23の処理に戻る。
 他方、負荷電流I0が過電流判定を満たす場合には(ステップS23でYES)、参照電圧Vpは4倍電圧Vref4よりも低いものの、依然として負荷駆動用の回路に過電流が発生しているものと判断し、時間T3(既定時間;T2<T3<T4)を計時するT3タイマを作動させ、且つ、カウント値Ct=0にセットする(ステップS25)。
 次いで、参照電圧Vpと2倍電圧Vref2を比較する(ステップS26)。その結果、参照電圧Vpが2倍電圧Vref2を超えていると判断した場合には(ステップS26でYES)、ロジック回路14はFET(Q1)の駆動信号をオフとして該FET(Q1)を遮断する(ステップS32)。即ち、2倍電圧Vref2を超える程度の過電流が時間(T1+T2)を超えて継続して負荷駆動用の回路に流れた場合には、FET(Q1)を遮断して負荷駆動用の回路を保護する。
 他方、参照電圧Vpが2倍電圧Vref2を超えていないと判断した場合には(ステップS26でNO)、時間T3が経過したか否かを判断する(ステップS27)。つまり、過電流が発生しているものの、その過電流に対応する参照電圧Vpが2倍電圧Vref2に達していない程度である場合には、時間T3が経過するまでFET(Q1)のオン状態を継続する。
 そして、時間T3が経過した場合には(ステップS27でYES)、前述したステップS13、S18、S23と同様に、ロジック回路14は、負荷電流I0が過電流判定を満たしているか否かを判断する(ステップS28)。つまり、FET(Q1)のオン後、時間(T1+T2+T3)が経過した後に、なお過電流が発生しているか否かを判断する。
 そして、負荷電流I0が過電流判定を満たさない場合には(ステップS28でNO)、負荷電流I0は定常電流に戻ったものと判断し、ロジック回路14による時間T4の計時が終了したか否かを判断し(ステップS29)、時間T4が経過した場合には(ステップS29でYES)、ステップS33(図4)に処理を進める。また、時間T4が経過しない場合には(ステップS29でNO)、ステップS28の処理に戻る。
 他方、負荷電流I0が過電流判定を満たす場合には(ステップS28でYES)、参照電圧Vpは2倍電圧Vref2よりも低いものの、依然として負荷駆動用の回路に過電流が発生しているものと判断し(この場合は、CMP1の出力信号がHレベル、CMP2の出力信号がLレベルである)、カウント値Ct=4であるか否かを判断する(ステップS30)。そして、Ct≠4の場合には(ステップS30でNO)、カウント値Ctをインクリメントし(Ct=Ct+1とし)、且つ、T3タイマを作動させ(ステップS31)、ステップS26に処理を戻す。
 その後、ステップS30の処理でカウント値Ct=4(既定回数)となった場合には、FET(Q1)を遮断する(ステップS32)。つまり、ステップS26~S31の処理では、参照電圧Vpが2倍電圧Vref2よりも小さく、且つ負荷電流I0が過電流判定を満たす条件、即ち、比較器CMP1の出力信号のみがHレベルとなった場合に、この状態が時間T3だけ継続する回数が5回(Ct=0~4の5回)に達した際に、FET(Q1)を遮断して負荷駆動用の回路を保護する。また、カウント値Ct=4に達する前に時間T4が経過した場合には、ステップS33(図4)に処理を進める。
 ここまでの処理をまとめると、以下の通りである。
(a)FET(Q1)をオンとした後、負荷電流I0が過電流判定を満たし、更に、参照電圧Vpが8倍電圧Vref8を超えた場合には、即時にFET(Q1)をオフとする。図5は時間経過に対する参照電圧Vpの変化を示すタイミングチャートであり、図5に示す時刻t0でFET(Q1)をオンとし、時刻t0~t1の時間帯でVpがVref8を超えた場合に、FET(Q1)をオフとする。
(b)FET(Q1)をオンとした後、負荷電流I0が過電流判定を満たし、更に、過電流判定を満たしてから時間T1が経過した際に、参照電圧Vpが4倍電圧Vref4を超えている場合には、FET(Q1)をオフとする。即ち、図5に示す時刻t1~t2の時間帯でVpがVref4を超えた場合に、FET(Q1)をオフとする。
(c)上記の時間T1が経過し、更に時間T2が経過した際に、参照電圧Vpが2倍電圧Vref2を超えている場合には、FET(Q1)をオフとする。即ち、図5に示す時刻t2~t3の時間帯でVpがVref2を超えた場合に、FET(Q1)をオフとする。
(d)上記の時間T1が経過し、更に時間T2が経過した際に、参照電圧Vpが2倍電圧Vref2を下回っており、且つ負荷電流I0が過電流判定を満たしている時間がT3に達し、この回数が5回となった場合には、FET(Q1)をオフとする。即ち、図5に示す時刻t2~t5の時間帯(t3~t4を除く)で、過電流判定を満たし、且つVpがVref2を下回る時間がT3に達し、更にこれが5回繰り返された場合に、FET(Q1)をオフとする。なお、途中で過電流判定を満たさない時間帯(t3~t4)が存在しても、FET(Q1)をオンとしてからの経過時間がT4に達していなければ、カウント値Ctはリセットされないので、時刻t5までカウント値Ctのカウントが継続される。
 こうして、FET(Q1)をオンとした直後において、負荷電流I0の大きさと、その継続時間に応じてFET(Q1)をオフとするか否かを判断することにより、FET(Q1)のオン時に生じる突入電流による誤遮断を防止し、且つ、短絡事故等に起因して過電流が発生した場合には、FET(Q1)をオフとしてFET(Q1)、及び電線を保護することができる。
 一方、FET(Q1)がオンとされてから時間T4(例えば、2秒)が経過すると、ロジック回路14は、負荷電流I0が過電流判定を満たしているか否かを判断する(図4の、ステップS33)。つまり、FET(Q1)のオン後、時間T4が経過した後に、過電流が発生しているか否かを判断する。
 そして、過電流判定を満たさないと判断した場合には(ステップS33でNO)、負荷電流I0は定常電流であるものと判断し、ロジック回路14によるT4タイマが作動中であるか否かを判断し(ステップS34)、作動中でなければT4タイマを作動させた後(ステップS36)、ステップS33の処理に戻る。他方、T4タイマが作動中である場合には、時間T4の計時が終了したか否かを判断し(ステップS35)、ステップS33の処理に戻る。即ち、ステップS33~S36の処理では、FET(Q1)をオンとしてから時間T4が経過した後に(突入電流が収束して定常電流となった場合に)、再度T4タイマを作動させて時間T4の計時を開始し、過電流が発生しなければ(ステップS33でNOの状態が継続されれば)、ステップS33~S36の処理が繰り返される。つまり、負荷駆動用の回路が定常電流で動作しているときには、この処理が繰り返されることで、FET(Q1)のオン状態が保持される。
 また、負荷電流I0が過電流判定を満たす場合には(ステップS33でYES)、ロジック回路14のT5タイマ(T5<T4)を作動させ、且つ、T4タイマをリセットする。更に、カウント値Ct=0に設定する(ステップS37)。
 次いで、負荷電流I0に比例した参照電圧Vpと4倍電圧Vref4とを比較する(ステップS38)。その結果、参照電圧Vpが4倍電圧Vref4を超えていると判断した場合には(ステップS38でYES)、ロジック回路14はオア回路OR2に停止信号を出力し、該停止信号によりFET(Q1)の駆動信号をオフとして該FET(Q1)を遮断する(図3の、ステップS32)。即ち、FET(Q1)をオンとしてしばらく時間が経過し、突入電流が収束した状態において、4倍電圧Vref4を超えるような過大な電流が負荷駆動用の回路に流れた場合には、即時にFET(Q1)を遮断してFET(Q1)、及び電線を保護する。
 また、参照電圧Vpが4倍電圧Vref4を超えていないと判断した場合には(ステップS38でNO)、時間T5(既定時間)が経過したか否かを判断する(ステップS39)。つまり、負荷電流I0が過電流判定を満たしているものの、その過電流に対応する参照電圧Vpが4倍電圧Vref4を上回らない程度である場合には、時間T5が経過するまでFET(Q1)のオン状態を継続する。
 そして、時間T5が経過した場合には(ステップS39でYES)、前述したステップS33と同様に、ロジック回路14は、負荷電流I0が過電流判定を満たしているか否かを判断する(ステップS40)。つまり、時間T5が経過した後に、なお過電流が発生しているか否かを判断する。
 そして、過電流判定を満たしていないと判断した場合には(ステップS40でNO)、負荷電流I0は定常電流であるものと判断し、ロジック回路14によるT4タイマが作動中であるか否かを判断し(ステップS41)、作動中でなければT4タイマを作動させた後(ステップS43)、ステップS40の処理に戻る。他方、T4タイマが作動中である場合には、時間T4の計時が終了したか否かを判断し(ステップS42)、時間T4が経過している場合には(ステップS42でYES)、ステップS33の処理に戻る。また、時間T4が経過していない場合には(ステップS42でNO)、ステップS40の処理に戻る。この処理では、過電流が発生していないと判定されていても、時間T4が経過していない場合にはカウント値Ct(後述のS44参照)の値を維持し、時間T4が経過した場合にはカウント値Ctをリセットすることになる。
 他方、負荷電流I0が過電流判定を満たしている場合には(ステップS40でYES)、カウント値Ct=1であるか否かを判断し(ステップS44)、初期的にはCt=0であるから(ステップS44でNO)、カウント値Ctをインクリメントし、且つ、T5タイマを作動させる(ステップS45)。その後、ステップS38に処理を戻す。
 その後、ステップS38~S44の処理を繰り返し、ステップS40の処理でYESと判定した場合には、カウント値Ct=1(既定回数)となるので、ステップS44の処理がYES判定となる。つまり、負荷電流I0が過電流判定を満たし、且つ、参照電圧Vpが4倍電圧Vref4に達しない状態が時間T5だけ継続され、更に、その回数が2回に達した場合には、ステップS44でYES判定となる。
 ステップS44でYES判定とされた場合には、前述したステップS33、S40と同様に、ロジック回路14は、負荷電流I0が過電流判定を満たしているか否かを判断する(ステップS46)。つまり、カウント値Ct=1となった後、なお過電流が発生しているか否かを判断する。
 そして、過電流判定を満たさない場合には(ステップS46でNO)、負荷電流I0は定常電流であるものと判断し、ロジック回路14によるT4タイマが作動中であるか否かを判断し(ステップS47)、作動中でなければT4タイマを作動させた後(ステップS49)、ステップS46の処理に戻る。他方、T4タイマが作動中である場合には(ステップS47でYES)、時間T4の計時が終了したか否かを判断し(ステップS48)、時間T4が経過している場合には(ステップS48でYES)、ステップS33の処理に戻る。また、時間T4が経過していない場合には(ステップS48でNO)、ステップS46の処理に戻る。この処理では、過電流が発生していないと判定されていても、時間T4が経過していない場合にはカウント値Ctの値を維持し、時間T4が経過した場合にはカウント値Ctをリセットすることになる。
 他方、過電流判定を満たす場合には(ステップS46でYES)、T5タイマを作動させ、T4タイマをリセットし、カウント値Ct=0とする(ステップS50)。つまり、4倍電圧Vref4を下回る程度の過電流が時間T5だけ継続し、これが2回繰り返されてもなお過電流が発生している場合には、再度T5タイマを作動させ、且つ、T4タイマをリセットし、カウント値Ctをリセットする。
 その後、参照電圧Vpと2倍電圧Vref2を比較する(ステップS51)。その結果、参照電圧Vpが2倍電圧Vref2を上回っていると判断した場合には(ステップS51でYES)、ロジック回路14はオア回路OR2に停止信号を出力し、該停止信号によりFET(Q1)の駆動信号をオフとして該FET(Q1)を遮断する(図3の、ステップS32)。即ち、4倍電圧Vref4を下回る程度の過電流が時間T5の2回分の時間だけ継続し、その後、なお2倍電圧Vref2を超える程度の過電流が発生している場合には、FET(Q1)を遮断してFET(Q1)、及び電線を保護する。
 他方、参照電圧Vpが2倍電圧Vref2を超えていないと判断した場合には(ステップS51でNO)、時間T5が経過したか否かが判断される(ステップS52)。つまり、過電流が発生しているものの、その過電流に対応する参照電圧Vpが2倍電圧Vref2を下回る程度である場合には、時間T5が経過するまでFET(Q1)のオン状態を継続する。
 そして、時間T5が経過した場合には(ステップS52でYES)、前述したステップS33、S40、S46と同様に、ロジック回路14は、負荷電流I0が過電流判定を満たしているか否かを判断する(ステップS53)。
 その結果、過電流判定を満たさない場合には(ステップS53でNO)、負荷電流I0は定常電流であるものと判断し、ロジック回路14によるT4タイマが作動中であるか否かを判断し(ステップS54)、作動中でなければT4タイマを作動させた後(ステップS56)、ステップS53の処理に戻る。他方、T4タイマが作動中である場合には(ステップS54でYES)、時間T4の計時が終了したか否かを判断し(ステップS55)、時間T4が経過している場合には(ステップS55でYES)、ステップS33の処理に戻る。また、時間T4が経過していない場合には(ステップS55でNO)、ステップS53の処理に戻る。この処理では、過電流が発生していないと判断されていても、時間T4が経過していない場合にはカウント値Ctの値を維持し、時間T4が経過した場合にはカウント値Ctをリセットすることになる。
 他方、過電流判定を満たす場合には(ステップS53でYES)、カウント値Ct=4であるか否かを判断し、Ct=4でない場合には(ステップS57でNO)、カウント値Ctをインクリメントし、且つ、T5タイマを作動させて(ステップS58)、ステップS51の処理に戻る。
 また、カウント値Ct=4(既定回数)であると判断した場合には(ステップS57でYES)、FET(Q1)を遮断して負荷駆動用の回路を保護する(ステップS32)。
 ここで、図4に示すステップS33以降の処理をまとめると、以下の(e)~(g)のようになる。
(e)突入電流が収束している状態で負荷電流I0が過電流判定を満たし、更に、参照電圧Vpが4倍電圧Vref4を超えた場合には、即時にFET(Q1)をオフとする。図6は突入電流の収束後においての、時間経過に対する参照電圧Vpの変化を示すタイミングチャートであり、図6に示す時刻t0で過電流が発生し、VpがVref4を超えた場合には、即時にFET(Q1)をオフとする。
(f)負荷電流I0が過電流判定を満たし、更に、参照電圧Vpが4倍電圧Vref4を下回る程度の過電流が時間T5だけ継続し、更にこれが2回繰り返され、その後、参照電圧Vpが2倍電圧Vref2を超える場合には、FET(Q1)をオフとする。即ち、図6に示す時刻t0~t1の時間帯(時間T5が2回繰り返される時間)でVpがVref4を下回り、その後(時刻t1の後)VpがVref2を超える場合には、FET(Q1)をオフとする。
(g)負荷電流I0が過電流判定を満たし、更に、参照電圧Vpが2倍電圧Vref2を下回る程度の過電流が時間T5だけ継続し、更にこれが5回(Ct=0~4の5回)繰り返された場合には、FET(Q1)をオフとする。即ち、例えば、図6に示す時刻t1~t2の時間帯で過電流の発生する時間T5が3回繰り返され、その後、時刻t2~t3の時間帯で定常電流に戻り、更に、時刻t3から過電流の発生する時間T5が2回繰り返された場合(但し、時刻t2~t3の時間Tqは、Tq<T4)には、この時刻t4でカウント値Ct=4となって、FET(Q1)をオフとする。他方、図7に示すように、時刻t2で定常電流に戻り、再度過電流が検出される時刻t5までの経過時間TqがTq>T4である場合には、図4のステップS55の処理でステップS33の処理に戻るので、カウント値Ctがリセットされる。従って、時刻t5~t6の時間帯(時間T5が7回繰り返された時間)で過電流が検出された場合に、FET(Q1)をオフとする。
 こうして、負荷駆動用の回路に流れる突入電流が収束した後において、負荷電流I0の大きさ及びその継続時間に応じて、FET(Q1)のオフとするか否かを判断することにより、負荷駆動用の回路に生じる短絡事故等に起因して過電流が発生した場合には、FET(Q1)をオフとしてFET(Q1)、及び電線を保護することができる。
 次に、オア回路OR1の出力信号を用いて過電流判定を行うことによる作用について、図9~図11を参照して詳細に説明する。
 前述したように、本実施形態では参照電圧Vpが2倍電圧Vref2を超えた場合に比較器CMP2の出力信号がHレベルとなり、参照電圧Vpを平滑化して得られる低速追随電圧Vcが基準電圧Vref1を超えた場合に比較器CMP1の出力信号がHレベルとなる。更に、これらのうちの少なくとも一方がHレベルになると、オア回路OR1の出力信号がHレベルとなって、過電流判定を満たすことになる。
 つまり、図9に示す曲線q11のように脈動する負荷電流I0が流れた場合には、参照電圧Vpのピーク値は2倍電圧Vref2を超えないので、比較器CMP2の出力信号はLレベルである。
 他方、低速追随電圧Vcは、曲線q12に示すように平滑化されるので、負荷電流I0の脈動の影響が軽減され、基準電圧Vref1を超えず、比較器CMP1の出力信号はLレベルとなり、オア回路OR1の出力信号は継続してLレベルとなる。即ち、過電流判定を満たさないことになる。従って、このような場合には、FET(Q1)は遮断されることなく、負荷RLの駆動が継続されることになる。
 これに対して、時定数回路を使用せずに、直接参照電圧Vpを比較器CMP1の入力端子(+端子)に供給し、基準電圧Vref1と比較するように構成すると(つまり、参照電圧Vpが基準電圧Vref1を超えることを過電流判定の条件に設定すると)、図9に示す時刻t2~t3間では比較器CMP1の出力信号はLレベルとなるが、時刻t1~t2の間では比較器CMP1の出力信号はHレベルとなり、過電流判定を満たしてしまい、FET(Q1)が遮断されてしまう。
 この問題を回避するためには、図11に示すように、基準電圧Vref1を大きい値とし、図9に示した2倍電圧Vref2と同等のレベルに設定しなければならない。この場合には、図11に示す符号q13のように、基準電圧Vref1を若干下回る程度の電流が継続して流れた場合には、FET(Q1)は遮断されないが、負荷駆動用の回路の電線温度が上昇して過熱するというトラブルが発生してしまう。
 即ち、本発明では、比較器CMP1、CMP2の出力のうち少なくとも一方がHレベルとなった場合に、過電流判定を満たすので、図8の符号q1に示したような脈動電流が継続して流れた場合でも、FET(Q1)を誤遮断することがなく、また、低めの過電流が継続して流れた場合には、これを検出してFET(Q1)を遮断することができる。
 更に、図10に示すように、時刻t4の時点で負荷駆動用の回路にデッドショートが発生した場合には、負荷駆動用の回路に短絡電流が流れるので、図10に示す曲線q12(低速追随電圧Vc)は時定数をもって緩やかに上昇するのに対して、曲線q11(参照電圧Vp)は急激に上昇し、瞬時に2倍電圧Vref2を上回り、更に、4倍電圧Vref4を上回る。即ち、低速追随電圧Vcが基準電圧Vref1を超えるよりも早く、参照電圧Vpが2倍電圧Vref2を上回るので、瞬時に過電流判定が満たされることになり、その後4倍電圧Vref4を上回った時点で、FET(Q1)を遮断してFET(Q1)、及び電線を保護することができる。
 次に、本発明の特徴的な構成であるVBAモニタ回路15の動作について、図12に示すフローチャート、及び図13に示すタイミングチャートを参照して説明する。図13において、図13(a)はバッテリVBの出力電圧VBAの変化を示す特性図、図13(b)はIC回路51-1(CH1)に設けられるVBAモニタ回路15に入力される信号、図13(c)はその出力信号、図13(d)はIC回路51-2(CH2)に設けられるVBAモニタ回路15の出力信号、図13(e)はIC回路51-3に設けられるVBAモニタ回路15の出力信号を示している。なお、図13(c)~図13(e)に示す出力信号は、その出力信号が図2に示すオア回路OR2に出力されることから、「ON」がLレベルの信号、「OFF」がHレベルの信号である。
 前述したように、VBAモニタ回路15は、バッテリVBの出力電圧VBAを監視し、バッテリ電圧VBAが所定の電圧(例えば、3.3V)以下に低下した場合には、FET(Q1)を遮断する動作を複数回(例えば、7回)繰り返し、バッテリ電圧VBAが通常の電圧に戻らない場合には、負荷駆動用の回路にデッドショートが発生しているものと見なしてFET(Q1)をオフ状態に保持し、負荷駆動用の回路を保護する機能を備える。
 始めに、VBAモニタ回路15は、図13に示す時刻t11で端子D1からの駆動信号の入力を検出すると(ステップS71)、ターンオン時間Tdonだけ待機し(ステップS72)、その後、時刻t12でFET(Q1)をオンとする信号を出力する(ステップS73)。即ち、Lレベルの出力信号をオア回路OR2に出力する。これにより、FET(Q1)はオンとなり、負荷RL1が駆動する。
 次いで、VBAモニタ回路15は、FET(Q1)がオンとなってからの第1経過時間Txの計時を開始する(ステップS74)。更に、第2経過時間Trの計時を開始する(ステップS75)。ここで、第1経過時間Txは、FET(Q1)がオンとされてからバッテリ電圧VBAが3.3V未満に低下するまでの時間を計時するために使用し、第2経過時間Trは、FET(Q1)がオンとされてから予め設定したインターバル時間Tc(第1の所定時間、例えば0.2秒)が経過したか否かを判断するために使用する。
 VBAモニタ回路15は、第2経過時間Trがインターバル時間Tc未満であるか否かを判定する(ステップS76)。そして、第2経過時間Trがインターバル時間Tc以上である場合には(ステップS76でNO)、FET(Q1)がオフとされた回数を示すカウント値Nを0にリセットする(ステップS77)。
 他方、第2経過時間Trがインターバル時間Tc未満である場合には(ステップS76でYES)、バッテリ電圧VBAが所定電圧として設定した3.3V未満であるか否かを判断する(ステップS78)。この処理では、負荷駆動用の回路にデッドショートが発生しているか否かを判定しており、負荷駆動用の回路にデッドショートが発生している場合には、FET(Q1)をオンとした際に負荷駆動用の回路に逆起電力が生じて、バッテリ電圧VBAが急激に低下するので、3.3V未満に低下することになる。
 そして、負荷駆動用の回路にデッドショートが発生しておらず、バッテリ電圧VBAが3.3V以上である場合には(ステップS78でNO)、ステップS76~S78の処理が繰り返されて、FET(Q1)のオン状態が保持される。
 他方、負荷駆動用の回路にデッドショートが発生し、バッテリ電圧VBAが3.3V未満になった場合には(図13の時刻t13)、VBAモニタ回路15は、FET(Q1)をオフとする(ステップS79)。即ち、VBAモニタ回路15の出力信号をHレベルとしてオア回路OR2の出力信号をHレベルとし、フリップフロップ回路12の出力をLレベルとして、FET(Q1)をオフとする。
 その後、VBAモニタ回路15は、乱数値によりランダムに決定される待機時間Tpを設定する(ステップS80)。この乱数値は、例えば、図2に示したチャージポンプ13のデータラッチ(0,1,2,3)に基づいて、任意の数値に設定することができ、待機時間Tpはランダムな時間に設定されることになる。
 次いで、VBAモニタ回路15は、ステップS74の処理で計時した第1経過時間Txが予め設定した閾値時間400μsec未満であるか否かを判断する(ステップS81)。即ち、IC回路51-1において、FET(Q1)をオンとしてからバッテリ電圧VBAが低下して3.3Vを下回るまでの第1経過時間Txが、閾値時間として設定した400μsec未満であるか否かが判断される。
 そして、400μsec未満である場合には(ステップS81でYES)、FET(Q1)がオフとされた回数を示すカウント値Nをインクリメント(N=N+1)して(ステップS82)、ステップS83に処理を進める。他方、400μsec以上である場合には(ステップS81でNO)、カウント値Nをインクリメントせずに、ステップS83に処理を進める。この処理では、FET(Q1)のオン後、極めて早く(400μsec以内で)バッテリ電圧VBAが3.3V未満に低下した場合には、デッドショートが発生している可能性が極めて高いのでカウント値Nをインクリメントし、そうでない場合にはカウント値Nをインクリメントしない。
 その後、VBAモニタ回路15は、カウント値Nの値が0であるか否かを判断し(ステップS83)、N=0である場合には(ステップS83でYES)、カウント値Nを1に設定する(ステップS84)。この処理では、デッドショートの発生していない負荷駆動用の回路に接続されたIC回路51-1、51-3で処理されるカウント値NをN=1に維持する。
 他方、N=0でないと判断された場合(ステップS83でNO)、或いはステップS84の処理でN=1に設定された場合には、カウント値Nがカウント閾値として設定した「7」であるか否かを判断する(ステップS85)。そして、N=7であると判断した場合には(ステップS85でYES)、駆動信号の出力をLレベルにラッチしてFET(Q1)のオフ状態を保持する(ステップS88)。つまり、FET(Q1)がオフとされた後、再度オンとするリトライ動作を7回繰り返してもなお逆起電力に起因するバッテリ電圧VBAの低下が継続される場合には、負荷駆動用の回路にデッドショートが発生しているものと判断して、FET(Q1)をオフ状態に保持して負荷RL1の駆動を停止させる。
 また、カウント値Nが7に達していない場合には(ステップS85でNO)、バッテリ電圧VBAが閾値電圧として設定した3.3Vを上回ったか否かを判断し(ステップS86)、バッテリ電圧VBAが3.3Vを上回らない場合には(ステップS86でNO)、バッテリ電圧VBAが3.3Vを上回るまで待機する。その後、図13の時刻t14でバッテリ電圧VBAが3.3Vを上回った場合には(ステップS86でYES)、ステップS80の処理で決定した待機時間Tpだけ待機し、その後、ステップS73の処理に戻って再度FET(Q1)をオンとする。
 次に、上記の動作を、図13に示すタイミングチャートを参照して、より詳細に説明する。いま、図1に示した3個のIC回路51-1(CH1)、51-2(CH2)、51-3(CH3)のうち、IC回路51-1に接続した負荷駆動用の回路にデッドショートが発生しているものとすると、IC回路51-1のFET(Q1)をオンとした時刻(t12)の直後に負荷駆動用の回路に逆起電力が発生するので、時間y1が経過した時刻t13にてバッテリ電圧VBAは3.3V未満に低下して該FET(Q1)はオフとされる。
 この際、図13(d)、図13(e)に示すように、他の2個のIC回路51-2(CH2)、51-3(CH3)のVBAモニタ回路15においても、バッテリ電圧VBAの低下が検出されるので、それぞれのFET(Q1)をオフとしてFET(Q1)、及び電線を保護する。つまり、時刻t13の時点で全てのIC回路51-1~51-3のFET(Q1)がオフとされる。
 また、IC回路51-1ではデッドショートが発生しているのでFET(Q1)をオンとしてから時間y1が経過した後に(y1は400μsec未満)バッテリ電圧VBAが3.3V未満に低下し、カウント値NがインクリメントされてN=1となる(図12のステップS82参照)。
 その後、各IC回路51-1~51-3に接続された各負荷RL1~RL3は全てオフとなるので、バッテリ電圧VBAは上昇を開始し、時刻t14でバッテリ電圧VBAが3.3V以上に戻ると、待機時間Tpの計時が開始され、待機時間Tpが経過した後に、再度各IC回路51-1~51-3のFET(Q1)がオンとされる(図12のステップS87参照)。この際、図12のステップS80の処理では乱数値に基づいて待機時間Tpがランダムに設定されるので、各IC回路51-1~51-3毎に待機時間Tpが相違することになる。つまり、各IC回路51-1~51-3に設けられるFET(Q1)は、時刻t13で同時にオフとされた後、同時にオンとされるのではなく、時間差をもってオンとされる。例えば、図13(c)に示すようにIC回路51-1では待機時間がTp1、Tp4、Tp6に設定され、IC回路51-2では待機時間がTp2(>Tp1)、Tp7に設定され、IC回路51-3では待機時間がTp3(<Tp3)、Tp5、Tp8に設定される。
 従って、IC回路51-2のFET(Q1)は、図13(d)に示すように、IC回路51-1のFET(Q1)が再度オンとされる時刻t15よりも遅い時刻t16で再度オンとされる。また、IC回路51-3のFET(Q1)は、図13(e)に示すように、IC回路51-1のFET(Q1)が再度オンとされる時刻t15よりも早い時刻t17で再度オンとされる。
 その結果、各IC回路51-1~51-3のFET(Q1)がオンなるタイミングは一致せず同時にオンとならないので、突入電流が一致することはなく、各IC回路51-1~51-3での突入電流が重複することを回避できる。
 また、IC回路51-1は、時間Tp1が経過した時刻t15にてFET(Q1)が再度オンとされるが、デッドショートが発生しているので、時間y2(400μsec未満)が経過した時刻t18でFET(Q1)は再度オフとなる。従って、カウント値Nがインクリメントされて、N=2となる。そして、上記の処理が繰り返され、カウント値NがN=7となった時点で、IC回路51-1の出力信号がオフ状態に保持され(図12のステップS88参照)、IC回路51-1に接続された負荷駆動用の回路の駆動が停止される。
 この際、デッドショートの発生していないIC回路51-2では、FET(Q1)がオンとされてから、次回オンとされるまでの所要時間y5、y8は400μsec以上であるので、カウント値はインクリメントされず、N=1が維持される。同様に、IC回路51-3では、FET(Q1)がオンとされてから、次回オンとされるまでの所要時間y3、y6、y9は400μsec以上であるので、カウント値はインクリメントされず、N=1が維持される。従って、オフ状態にラッチされることはなく、オン状態が保持される。更に、デッドショートの発生源であるIC回路51-1がオフとされた後には、バッテリ電圧VBAが3.3V未満に低下することはないので、正常に動作しているIC回路51-2、51-3のFET(Q1)がオンとなった後はこのオン状態が保持されて負荷RL2、RL3の駆動が継続されることになる。
 また、図13(c)の時刻t19~t20の区間で示すように、時刻t19でFET(Q1)がオンとされ、バッテリ電圧VBAが3.3V未満に低下するまでの所要時間y4が400μsec以上であった場合には、時刻t20でFET(Q1)はオンとなるものの、カウント値Nはインクリメントされず、この時点でのNの値(N=1)が保持されることになる。そして、次回FET(Q1)をオンとした後、400μsec以内にバッテリ電圧VBAが3.3V未満に低下した場合には、カウント値NはN=1から再度インクリメントされる。その結果、時間y7、y10でカウント値Nがインクリメントされ、N=7になると、IC回路51-1はオフ状態に保持される。
 更に、IC回路51-1のFET(Q1)を最初にオンとした後、図12のステップS76で設定したインターバル時間Tcが経過した場合には、カウント値Nがリセットされる。従って、バッテリ電圧VBAの低下が連続して発生しなければ、インターバル時間Tcの経過後にカウント値Nはリセットされるので、デッドショート以外の理由によりバッテリ電圧VBAが低下したような場合に、負荷駆動用の回路をオフ状態に保持するという誤動作を防止できる。
 このようにして、本実施形態に係る過電流保護装置では、FET(Q1)をオンとした後、バッテリ電圧VBAが閾値電圧として設定した3.3V未満に低下した場合に、各IC回路51-1~51-3に設けられる各FET(Q1)をオフとして、各負荷駆動用の回路を遮断する。また、FET(Q1)をオンとしてからバッテリ電圧VBAが3.3V未満に低下するまでの経過時間を計時し、閾値時間として設定した400μsec未満である場合には、カウント値Nをインクリメントする。そして、ランダムに設定した待機時間Tp(Tp1~Tp8)が経過した後に、各IC回路51-1~51-3のFET(Q1)をオンとする。
 従って、デッドショートが発生している負荷に接続したIC回路は、カウント値NがインクリメントされてN=7となり、オフ状態に保持される。また、デッドショートが発生していない負荷に接続したIC回路は、カウント値Nはインクリメントされず、カウント値Nは7に達しないので、オン状態が継続されることになる。その結果、デッドショートが発生している負荷駆動用の回路のみを停止させ、それ以外の負荷駆動用の回路の駆動を継続することができる。即ち、複数の過電流保護装置で、リトライ動作を行う際のタイミングがランダムに設定されるので、各負荷駆動用の回路に設けられたFET(Q1;電子スイッチ)が同時にオンとることを回避でき、デッドショートが発生している負荷駆動用の回路を容易に判別できる。
 また、カウント値Nはインターバル時間Tc(例えば、0.2秒)以内に7回に達しない場合にはリセットされるので、デッドショート以外の原因でバッテリ電圧VBAが低下するような場合に、負荷駆動用の回路が誤遮断されることを防止できる。
 更に、バッテリ電圧VBAが3.3V(閾値電圧)未満に低下してFET(Q1)がオフとされ、その後、再度上昇して3.3Vを上回った時点で、待機時間Tpの計時が開始されるので、各IC回路51-1~51-3で、待機時間Tpの計時を開始する時刻を一致させることができ、正確に待機時間Tpを計時することができる。
 以上、本発明の過電流保護装置、及び過電流保護システムを図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
 例えば、本実施形態では、3個IC回路51-1~51-3を用いて3系統の負荷駆動用の回路を過電流から保護する構成について説明したが、本発明は3個のIC回路に限定されるものではない。
 本発明は、車両に搭載される負荷を駆動するFET(Q1)、及び電線の過電流保護に利用することができる。
 本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
 本出願は、2010年2月5日出願の日本特許出願(特願2010-024004)に基づくものであり、その内容はここに参照として取り込まれる。
 11 バッファ
 12 フリップフロップ回路
 13 チャージポンプ
 14 ロジック回路
 15 VBAモニタ回路
 16 Vds検出回路
 17 オン故障検出回路
 18 発振器
 19 過電圧検出器
 51-1~53-3 IC回路
 VB バッテリ(直流電源)
 Q1 マルチソースFET
 Q1a メインFET
 Q1b サブFET
 CMP1~CMP5 比較器
 AMP1 アンプ
 OR1 オア回路
 OR2 オア回路
 AND1 アンド回路
 Ris 電流検出抵抗

Claims (6)

  1.  直流電源と、電子スイッチ、電線、及び負荷を有する負荷駆動用の回路を過電流から保護する過電流保護装置において、
     前記直流電源の出力電圧を検出する電圧検出手段と、
     前記電子スイッチをオンとした後の経過時間を計時する計時手段と、
     前記直流電源の出力電圧が予め設定した閾値電圧以下に低下した場合に、前記電子スイッチをオフとし、所定の待機時間が経過した後に、該電子スイッチを再度オンとするスイッチ制御手段と、
     前記出力電圧が前記閾値電圧以下に低下して、前記電子スイッチがオフとされた際に、前記所定の待機時間を、ランダムに決定する待機時間決定手段と、
     前記電子スイッチをオンとしてから、前記直流電源の出力電圧が前記閾値電圧に低下するまでの所要時間が予め設定した閾値時間以下である場合に、この発生回数をカウントするカウント手段と、を有し、
     前記スイッチ制御手段は、前記カウント手段によるカウント値が所定のカウント閾値に達した場合には、前記所定の待機時間の経過に関わらず前記電子スイッチのオフ状態を保持する過電流保護装置。
  2.  前記カウント手段は、前記発生回数がカウントされた後、第1の所定時間が経過するまで次回のカウントが発生しなかった場合に、前記カウント値をリセットする請求項1に記載の過電流保護装置。
  3.  前記スイッチ制御手段は、前記直流電源の出力電圧が前記閾値電圧以下に低下して前記電子スイッチをオフとした後、出力電圧が前記閾値電圧まで上昇した時点から、前記待機時間の経過を計時する請求項1または請求項2のいずれかに記載の過電流保護装置。
  4.  電子スイッチ及び負荷を有する複数の負荷駆動用の回路と、前記各負荷駆動用の回路に接続された唯一の直流電源とを備えた駆動制御回路の電線を、過電流から保護する過電流保護システムにおいて、
     前記各負荷駆動用の回路は、それぞれ過電流保護装置を有し、一の負荷駆動用の回路に設けられる前記過電流保護装置は、
     前記直流電源の出力電圧を検出する電圧検出手段と、
     前記一の負荷駆動用の回路の電子スイッチをオンとした後の経過時間を計時する計時手段と、
     前記直流電源の出力電圧が予め設定した閾値電圧以下に低下した場合に、一の負荷駆動用の回路の電子スイッチをオフとし、所定の待機時間が経過した後に、前記電子スイッチを再度オンとするスイッチ制御手段と、
     前記出力電圧が前記閾値電圧以下に低下して、前記一の負荷駆動用の回路の電子スイッチがオフとされた際に、前記所定の待機時間を、他の負荷駆動用の回路に設けられた過電流保護装置の待機時間と相違するように決定する待機時間決定手段と、
     前記一の負荷駆動用の回路の電子スイッチをオンとしてから、前記直流電源の出力電圧が前記閾値電圧に低下するまでの所要時間が予め設定した閾値時間以下である場合に、この発生回数をカウントするカウント手段と、を有し、
     前記スイッチ制御手段は、前記カウント手段によるカウント値が所定のカウント閾値に達した場合には、前記所定の待機時間の経過に関わらず前記電子スイッチのオフ状態を保持する過電流保護システム。
  5.  一の負荷駆動用の回路の前記カウント手段は、前記発生回数がカウントされた後、第1の所定時間が経過するまで次回のカウントが発生しなかった場合に、前記カウント値をリセットする請求項4に記載の過電流保護システム。
  6.  前記スイッチ制御手段は、前記直流電源の出力電圧が前記閾値電圧以下に低下して前記電子スイッチをオフとした後、出力電圧が前記閾値電圧まで上昇した時点から、前記待機時間の経過を計時する請求項4または請求項5のいずれかに記載の過電流保護システム。
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