WO2011068029A1 - 半導体装置の製造方法 - Google Patents

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WO2011068029A1
WO2011068029A1 PCT/JP2010/070464 JP2010070464W WO2011068029A1 WO 2011068029 A1 WO2011068029 A1 WO 2011068029A1 JP 2010070464 W JP2010070464 W JP 2010070464W WO 2011068029 A1 WO2011068029 A1 WO 2011068029A1
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WO
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substrate
etching
photoresist film
semiconductor device
manufacturing
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Application number
PCT/JP2010/070464
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English (en)
French (fr)
Inventor
秀一郎 宇田
幸児 丸山
祐介 平山
Original Assignee
東京エレクトロン株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device in which deep holes are formed in a substrate by plasma etching.
  • three-dimensional mounting technology has attracted attention as one method for integrating semiconductor devices.
  • deep holes are formed in a substrate with integrated circuits, stacked vertically, wiring is created in the deep holes with copper, etc., and the substrate is arranged in three dimensions. There is a way to raise.
  • this method of forming a deep hole it is important how quickly the deep hole can be formed at a low cost.
  • a resist pattern having an opening for forming a deep hole is created on a substrate in which an integrated circuit is formed, and a resist pattern (a photoresist film having an opening) is formed.
  • a method of performing etching using plasma as a mask is known.
  • the resist pattern is formed by applying a photoresist to form a photoresist film, and then performing exposure and development processes.
  • a so-called “Bosch process” is known in which deep holes are formed by alternately repeating an etching process for forming holes and a polymerization process for attaching polymers.
  • a technique is particularly known (for example, see Patent Document 1).
  • holes are formed using a mixed gas of SF 6 gas and Ar gas.
  • the polymer is attached to the inner wall of the hole and the substrate surface using a mixed gas of CHF 3 gas and Ar gas.
  • fine irregularities called scallops are formed on the sidewalls of the deep holes by alternately repeating the etching process and the polymerization process. If such fine irregularities are formed, when an insulating film is formed on the side wall of the deep hole in a subsequent process, the coverage of covering the side wall may be reduced, and the coverage may be deteriorated.
  • the present invention has been made in view of the above points, and with the photoresist film formed on the substrate as a mask, holes such as deep holes can be formed in the substrate in a good shape at a high etching rate and a high selectivity.
  • An object is to provide a method for manufacturing a semiconductor device.
  • a method of manufacturing a semiconductor device includes an installation step of installing the substrate, in which a photoresist film having an opening on the substrate is formed, in an etching chamber; Following the first etching step, the first etching step of plasma etching the substrate placed in the etching chamber using a first mixed gas containing at least SiF 4 and O 2 as a mask. And a second etching step of plasma-etching the substrate using a second mixed gas containing at least SF 6 , O 2, and HBr to form a hole in the substrate.
  • holes such as deep holes can be formed in a good shape with a high etching rate and a high selection ratio using a photoresist film formed on the substrate as a mask.
  • 3 is a flowchart for explaining a procedure of each step of the method for manufacturing a semiconductor device according to the first embodiment. It is a schematic sectional drawing which shows the structure of the board
  • FIG. 1 is a schematic cross-sectional view showing the configuration of the plasma etching apparatus.
  • the plasma etching apparatus 1 has a processing container 2.
  • the processing container 2 is made of, for example, aluminum whose surface is anodized to form an aluminum oxide film, and is grounded.
  • a transfer port 3 for carrying in and out the substrate is provided on the side surface of the processing container 2.
  • the inside of the processing container 2 is airtightly held by a gate valve 4 provided outside the transfer port 3.
  • An exhaust port 5 is provided on the bottom surface of the processing container 2, and an external vacuum pump 6 is connected to the exhaust port 5.
  • the vacuum pump 6 evacuates the inside of the processing container 2 through the exhaust port 5.
  • the upper surface of the processing container 2 is an upper electrode 7 that also serves as a shower plate for supplying gas.
  • a supply port 7a is provided on the upper surface of the processing container 2, and a gas supply source 8 is connected to the supply port 7a.
  • the gas supply source 8 supplies a gas or the like necessary for plasma etching into the processing container 2 through the supply port 7a.
  • the processing container 2 corresponds to the etching chamber in the present invention.
  • a lower electrode 9 on which a substrate S that is an object to be processed, such as a semiconductor wafer, is placed is disposed.
  • a first high frequency power source 11 and a second high frequency power source 12 are connected to the lower electrode 9 via a matching unit 10.
  • An electrostatic chuck electrode (not shown) connected to a high voltage DC power source (not shown) is provided inside the lower electrode 9 on the mounting surface.
  • the focus ring 13 made of quartz is disposed so as to surround the substrate S and the lower electrode 9.
  • An insulating member 14 made of ceramic or the like is disposed on the lower surface of the lower electrode 9.
  • the lower electrode 9 is supported by a holding member 15 and a bellows 16, and can be moved up and down by a drive unit (not shown).
  • the bellows 16 that can move up and down is shielded from the plasma atmosphere in the processing container 2 by a cover member 17 that extends downward from the holding member 15 to the outside of the bellows 16 and a cover member 18 that extends upward from the bottom surface of the processing container 2. ing.
  • the lower electrode 9 is included in the mounting table in the present invention. Further, placing the substrate S on the lower electrode 9 corresponds to placing the substrate in the present invention in the etching chamber.
  • a substrate S provided with a photoresist film having a predetermined opening, which will be described later, as a mask is carried into the processing container 2 of the plasma etching apparatus 1 through the transfer port 3 and placed on the lower electrode 9.
  • a high-voltage DC power supply (not shown) is turned on, and the substrate S is fixed on the lower electrode 9 by electrostatic force.
  • the processing gas is introduced into the processing container 2 from the gas supply source 8 through the shower plate 7.
  • the processing gas a mixed gas obtained by adding SiF 4 gas or HBr gas to SF 6 gas or O 2 gas is used.
  • the flow rates of the processing gas can be combined, for example, in the range of 50 to 150 sccm for SF 6 gas, 60 to 200 sccm for O 2 gas, 200 to 1000 sccm for SiF 4 gas, and 20 to 200 sccm for HBr gas.
  • the processing gas is set to a predetermined flow rate, and the pressure in the processing container 2 is set to a predetermined value in a state where the substrate S and the processing container 2 are set to a predetermined temperature by a temperature adjusting mechanism (not shown).
  • the first high-frequency power P1 having the first frequency ⁇ 1 is supplied from the first high-frequency power source 11 to the lower electrode 9 through the matching unit 10, and the second high-frequency power 12 has the second frequency ⁇ 2.
  • the high frequency power P2 is supplied through the matching unit 10.
  • the first frequency ⁇ 1 is 100 MHz
  • the second frequency ⁇ 2 is 13.56 MHz.
  • each frequency is not fixed to this, in order to control a self-bias voltage, it is preferable to use at least one power supply having a frequency of 40 MHz or more.
  • FIG. 2 is a flowchart for explaining the procedure of each step of the semiconductor device manufacturing method according to the present embodiment.
  • FIG. 3 is a schematic cross-sectional view showing the structure of the substrate in each step of the semiconductor device manufacturing method according to the present embodiment.
  • the manufacturing method of the semiconductor device includes an installation process (step S11), a preliminary etching process (step S12), a first etching process (step S13), and a second etching process (step S13). Step S14) and a third etching step (Step S15).
  • step S11 the installation process of step S11 is performed.
  • step S ⁇ b> 11 the substrate 101 (same as the substrate S shown in FIG. 1) on which the photoresist film 102 having the opening 103 is formed is placed in the processing container 2.
  • FIG. 3A shows the structure of the substrate after step S11.
  • a semiconductor wafer made of single crystal silicon having a diameter of 300 mm is used as the substrate 101.
  • a photoresist film 102 in which an opening 103 for forming a deep hole is patterned by a photolithography process is formed on the surface of the substrate 101.
  • the deep hole one having a circular cross-sectional shape in plan view, for example, its diameter is often about 2 to 20 ⁇ m.
  • the opening 103 also has the same shape in plan view.
  • An antireflection film and a silicon oxide film for protecting the formed semiconductor device may be formed between the photoresist film 102 and the substrate 101 as necessary. However, even in that case, the outermost surface is the photoresist film 102, and the photoresist film 102 becomes a mask against plasma.
  • the opening width dimension W1 described later means the diameter of the circular opening.
  • the semiconductor wafer 101 is etched using the photoresist film 102 as a mask.
  • Etching according to the present embodiment is performed by a plurality of steps (steps S12 to S15).
  • step S12 the substrate 101 is previously plasma etched from the upper surface of the photoresist film 102 to a depth D1 substantially equal to the opening width dimension W1 of the opening 103 to form the hole 104.
  • FIG. 3B shows the structure of the substrate after step S12 is performed.
  • the substrate 101 provided with the photoresist film 102 having the opening 103 shown in FIG. 3A is mixed with a mixed gas composed of SF 6 , O 2 , SiF 4, and HBr (hereinafter referred to as “SF 6 / O 2 / SiF”). 4 / HBr mixed gas ”), and etching is performed under the condition that the self-bias voltage applied to the substrate 101 is kept low.
  • SF 6 is set to 60 sccm
  • O 2 is set to 120 sccm
  • SiF 4 is set to 600 sccm
  • HBr is set to 50 sccm.
  • the pressure in the processing container 2 is 20.1 Pa (equivalent to 150 mTorr).
  • the first high frequency power P1 at the first frequency ⁇ 1 is 1100 W
  • the second high frequency power P2 at the second frequency ⁇ 2 is 50 W.
  • the gas ratio, pressure, and power can be appropriately changed depending on the desired etching shape and etching rate. Etching is performed for 30 to 90 seconds under these conditions. At this time, the substrate temperature is about 10 to 60 ° C. and is lower than the inner wall of the processing container 2.
  • the etching rate obtained under the above conditions is, for example, 5 to 15 ⁇ m / min.
  • the aspect ratio T1 / W1 which is the ratio of the depth dimension T1 of the opening 103 to the opening width dimension W1 of the opening 103 of the photoresist film 102
  • silicon is also formed on the surface of the substrate 101 at the bottom of the opening 103.
  • a thin film made of an oxide is formed.
  • the depth dimension T 1 of the opening 103 is the same as the thickness dimension of the photoresist film 102. If a thin film made of silicon oxide is formed on the surface of the substrate 101 at the bottom of the opening 103, the etching of the substrate 101 may be hindered when the subsequent etching is performed.
  • a step S12 to which a slight etching process is added is performed, and the hole 104 is formed by etching the substrate 101 in advance.
  • This increases the aspect ratio D1 / W1, which is the ratio of the depth dimension D1 of the hole 104 from the upper surface of the photoresist film 102 to the opening width dimension W1 of the opening 103. Therefore, the apparent aspect ratio of the opening 103 can be increased, and a thin film made of silicon oxide formed in step S13 can be prevented from adhering to the bottom of the opening 103.
  • the hole 104 is formed by etching the substrate 101 at least from the upper surface of the photoresist film 102 to a depth D1 substantially equal to the opening width dimension W1 of the opening 103.
  • the aspect ratio D1 / W1 of the depth dimension D1 with respect to the width dimension W1 of the hole 104 can be 1 or more.
  • step S13 the substrate 101 is plasma-etched using the first mixed gas containing at least SiF 4 and O 2 using the photoresist film 102 as a mask. Further, plasma etching is performed using a condition in which the self-bias voltage applied to the substrate 101 is kept low.
  • FIG. 3C shows the structure of the substrate after step S13.
  • step S13 photoresist substrate 101 with a hole 104 by performing a plasma etch to substantially the same depth D1 and the opening width W1 of the opening 103 is formed which film 102 has, SF 6, O 2 and SiF in step S12 4 more become the first mixed gas by using a (hereinafter, referred to as "first gas mixture consisting of SF 6 / O 2 / SiF 4".), plasma etching. Further, plasma etching is performed using a condition in which the self-bias voltage applied to the substrate 101 is kept low. At this time, a thin film 106 made of silicon oxide is formed on the surface of the photoresist film 102.
  • first gas mixture consisting of SF 6 / O 2 / SiF 4
  • the gas flow rate is set to 60 sccm for SF 6 , 120 sccm for O 2 , and 600 sccm for SiF 4 , and the pressure in the processing container 2 is 20.1 Pa (equivalent to 150 mTorr).
  • the self-bias voltage Vdc of the substrate 101 placed on the lower electrode 9 is set to a low bias condition of 50V or less.
  • the first high frequency power P1 of the first frequency ⁇ 1 is set to about 1100 W
  • the second high frequency power P2 of the second frequency ⁇ 2 is set to about 50 W or less.
  • the gas ratio, pressure, and power can be appropriately changed according to the desired etching shape and etching rate.
  • Etching is performed under these conditions for 30 to 120 seconds.
  • the substrate temperature is about 10 to 60 ° C. and is controlled to be lower than the inner wall of the processing container 2.
  • the etching rate obtained under the above conditions is, for example, 3 to 10 ⁇ m / min.
  • the reason why the self-bias voltage Vdc of the substrate 101 is set to 50 V or less is to protect the photoresist film 102 from plasma. If the self-bias voltage Vdc of the substrate 101 is higher than 50V, the photoresist film 102 may be damaged or removed from the plasma. Accordingly, in step S13, the first high-frequency power P1 having the first frequency ⁇ 1 and the second high-frequency power P2 having the second frequency ⁇ 2 are adjusted so that the self-bias voltage of the substrate 101 is 50 V or less.
  • the self-bias voltage Vdc of the substrate 101 can be made larger than 50V.
  • the hole 104 is further etched in the depth direction, and the hole 105 is formed in the substrate 101 through the opening 103.
  • a thin film 106 made of silicon oxide having a thickness of about 100 nm is deposited on the surface of the photoresist film 102.
  • the deposition rate at which the thin film 106 is deposited is, for example, 0.1 to 0.5 ⁇ m / min.
  • step S ⁇ b > 14 following step S ⁇ b > 13, the substrate 101 is plasma etched using a second mixed gas containing at least SF 6 , O 2, and HBr to form deep holes 107 in the substrate 101.
  • FIG. 3D shows the structure of the substrate after step S14.
  • step S14 following the first etching process in step S13, the substrate 101 is placed on the lower electrode 9 in the processing chamber 2 and the first mixed gas composed of SF 6 / O 2 / SiF 4 is further added to HBr. Then, plasma etching is performed using a second mixed gas made of SF 6 / O 2 / SiF 4 / HBr.
  • the gas flow rate is set to 60 sccm for SF 6 , 120 sccm for O 2 , 600 sccm for SiF 4 , 50 sccm for HBr, and the pressure in the processing container 2 is 20.1 Pa (equivalent to 150 mTorr).
  • the first high frequency power P1 of the first frequency ⁇ 1 is 1200 W
  • the second high frequency power P2 of the second frequency ⁇ 2 is 80 W.
  • the gas ratio, pressure, and power can be appropriately changed depending on the desired etching shape and etching rate. For example, etching is performed for 5 minutes under these conditions. At this time, the substrate temperature is about 10 to 60 ° C. and is lower than the inner wall of the processing container 2.
  • the etching rate obtained under the above conditions is, for example, 5 to 15 ⁇ m / min.
  • a deep hole 107 having a depth dimension of about 50 to 100 ⁇ m can be formed in the substrate 101 with the photoresist film 102 remaining.
  • the thin film 106 made of silicon oxide formed on the surface of the photoresist film 102 in step S13 is like a so-called hard mask during the etching using the gas containing HBr performed in step S14. Work nicely. As a result, the photoresist film 102 is protected from plasma, and the deep hole 107 can be formed.
  • a deep hole in the present embodiment corresponds to the “hole” in the present invention.
  • a deep hole means a deep hole having a depth of about several tens to several hundreds of ⁇ m.
  • FIG. 4 is a schematic cross-sectional view showing the structure of the substrate in each step when the step S13 is omitted.
  • FIG. 4A shows the structure of the substrate after step S11, and shows the same structure as FIG. 3A. Further, step S12 is for preventing the thin film made of silicon oxide formed in step S13 from adhering to the bottom of the opening 103. Therefore, the process of step S13 is omitted and the process of step S12 is performed. The process is omitted.
  • FIG. 4B shows the structure of the substrate after step S14 when the steps S12 and S13 are omitted.
  • step S13 and step S12
  • the photoresist film 102 is completely lost by etching.
  • a fine hole 201 is formed on the entire surface of the substrate 101, and the shape of the deep hole 202 becomes thinner toward the bottom. Therefore, if step S13 (and step S12) is omitted, a deep hole having a desired shape cannot be obtained.
  • step S15 plasma etching is performed under a low bias condition using a gas containing fluorocarbon.
  • FIG. 3E shows the structure of the substrate after performing Step S15.
  • step S15 following the second etching process in step S14, plasma etching is performed using a gas containing fluorocarbon, for example, CF 4 gas while the substrate 101 is placed on the lower electrode 9 in the processing container 2.
  • a gas containing fluorocarbon for example, CF 4 gas
  • the flow rate of CF 4 gas is 100 sccm
  • the pressure in the processing container 2 is 20.1 Pa (equivalent to 150 mTorr).
  • the first high frequency power P1 of the first frequency ⁇ 1 is 500 W
  • the second high frequency power P2 of the second frequency ⁇ 2 is 300 W
  • Etching is performed for 1 minute under these conditions.
  • the thin film 106 made of silicon oxide formed on the surface of the photoresist film 102 can be removed.
  • the process for removing the photoresist film 102 in a later process can be simplified.
  • FIG. 5 is a schematic cross-sectional view showing the structure of the substrate in each step when performing the Bosch process.
  • the Bosch process when etching the substrate 301 on which the photoresist film 302 having the opening 303 shown in FIG. 5A is etched, the etching process and the polymerization process are alternately repeated while FIG. A deep hole 306 is formed.
  • the substrate 301 is etched using a mixed gas of SF 6 gas and Ar gas to form a hole 304 as shown in FIG.
  • a polymer 305 is attached to the inner wall of the hole 304 and the surface of the substrate 301 (the surface of the photoresist film 302) using a mixed gas of CHF 3 gas and Ar gas.
  • the selection ratio that is the ratio of the etching rate of the substrate to the etching rate of the photoresist film is about 10 to 20. Therefore, the photoresist film may disappear while the deep hole having a depth of about several tens to several hundred ⁇ m is formed.
  • the first etching step a part of the substrate 101 at the bottom of the opening 103 is plasma-etched using a first mixed gas containing at least SiF 4 and O 2 , A thin film 106 made of silicon oxide is formed on the surface of the photoresist film 102. Then, when the second etching process is performed using the second mixed gas further containing HBr following the first etching process, the thin film made of the thin silicon oxide formed in the first etching process. 106 functions like a so-called hard mask.
  • the photoresist film 102 is protected from the plasma, and the selectivity, which is the ratio of the etching rate of the substrate to the etching rate of the photoresist film, is increased. be able to. Therefore, the photoresist film 102 does not disappear while the deep hole 107 is formed in the substrate 101, and the deep hole 107 having a desired depth can be formed.
  • the thin film 106 made of silicon oxide functions like a hard mask, it is not necessary to repeat the etching process and the polymerization process as in the Bosch process when forming the deep hole 107. . Therefore, the deep hole 107 can be formed with a good shape without generating a scallop which is a problem in the Bosch process.
  • the ratio of the etching process time to the entire process time is approximately 1/2. is there.
  • the first etching process corresponding to the polymerization process of the Bosch process may be performed once.
  • the ratio of the length of time between the first etching step and the second etching step corresponding to the etching step of the Bosch process can be, for example, about 1:10. Therefore, in this embodiment, the ratio of the etching process time to the entire process time can be set to about 10/11, for example, and the ratio of the etching process time to the entire process time can be increased. . That is, holes such as deep holes can be formed in the substrate at a higher etching rate than in the Bosch process.
  • the semiconductor device manufacturing method is performed using a plasma etching apparatus that superimposes a high frequency on the lower electrode.
  • the method is not limited to the plasma etching apparatus, and can be performed using an ICP plasma apparatus or the like. It is.
  • the frequency of the high-frequency power to be supplied be 40 MHz or more.
  • FIG. 6 is a flowchart for explaining the procedure of each step of the semiconductor device manufacturing method according to the present embodiment.
  • FIG. 7 is a cross-sectional view schematically showing the structure of the substrate in each step of the semiconductor device manufacturing method according to the present embodiment.
  • the same reference numerals are given to the portions described above, and the description may be omitted (the same applies to the following embodiments).
  • the semiconductor device manufacturing method according to the present embodiment does not perform the preliminary etching step (step S12) in the first embodiment.
  • the manufacturing method of the semiconductor device includes an installation process (step S21), a first etching process (step S22), a second etching process (step S23), and a third etching. It has a process (Step S24).
  • Step S21 is the same as step S11 in the first embodiment.
  • FIG. 7A shows the structure of the substrate after step S21.
  • the aspect ratio T2 / W2 which is the ratio of the thickness dimension T2 of the photoresist film 102a to the opening width dimension W2 of the opening 103a, is increased to about 1, for example. Therefore, although depending on the opening width dimension W2 of the opening 103a, for example, when the opening width dimension W2 of the opening 103a is equal to the opening width dimension W1 in the first embodiment, the thickness dimension T2 of the photoresist film 102a. Is made larger than the thickness dimension T1 in the first embodiment.
  • step S22 the substrate 101 is plasma-etched using a first mixed gas containing at least SiF 4 and O 2 using the photoresist film 102a as a mask. Further, plasma etching is performed using a condition in which the self-bias voltage applied to the substrate 101 is kept low.
  • FIG. 7B shows the structure of the substrate after step S22.
  • step S ⁇ b > 22 the substrate 101 is etched using a first mixed gas composed of SF 6 / O 2 / SiF 4 under conditions that suppress the self-bias voltage applied to the substrate 101.
  • a thin film 106a made of silicon oxide is formed on the surface of the photoresist film 102a.
  • the gas flow rate is set to 60 sccm for SF 6 , 120 sccm for O 2 , and 600 sccm for SiF 4 , and the pressure in the processing container 2 is 20.1 Pa (equivalent to 150 mTorr).
  • the self-bias voltage Vdc of the substrate 101 placed on the lower electrode 9 is set to a low bias condition of 50V or less.
  • the first high frequency power P1 of the first frequency ⁇ 1 is 1100 W
  • the second high frequency power P2 of the second frequency ⁇ 2 is 50 W.
  • the gas ratio, pressure, and power can be appropriately changed depending on the desired etching shape and etching rate. Etching is performed for 30 to 90 seconds under these conditions. At this time, the substrate temperature is about 10 to 60 ° C. and is controlled to be lower than the inner wall of the processing container 2.
  • the etching rate obtained under the above conditions is, for example, 3 to 10 ⁇ m / min.
  • the reason why the self-bias voltage Vdc of the substrate 101 is set to 50 V or less is to protect the photoresist film 102a from plasma as in the first embodiment.
  • the self-bias voltage Vdc of the substrate 101 can be made higher than 50V.
  • the aspect ratio T2 / W2 which is the ratio of the thickness dimension T2 of the photoresist film 102a to the opening width dimension W2 of the opening 103a, is increased to about 1, for example. This prevents a thin film made of silicon oxide from being formed on the surface of the substrate 101 at the bottom of the opening 103a when the thin film 106a made of silicon oxide is formed on the surface of the photoresist film 102a. it can.
  • the deposition rate of the thin film 106a made of silicon oxide may be increased by adjusting the first high-frequency power P1 having the first frequency ⁇ 1 and the second high-frequency power P2 having the second frequency ⁇ 2.
  • This method can also prevent a thin film made of silicon oxide from being formed on the surface of the substrate 101 at the bottom of the opening 103a.
  • a hole 105a is formed in the substrate 101 through the opening 103a.
  • a thin film 106a made of silicon oxide having a thickness of about 100 nm is deposited on the surface of the photoresist film 102a.
  • the deposition rate at which the thin film 106a is deposited at this time is, for example, 0.1 to 0.5 ⁇ m / min.
  • the thickness of the photoresist film 102a shown in FIG. 7B is the same as the thickness T2 of the photoresist film 102a shown in FIG. 7A. However, depending on the process conditions of step S22, the surface of the photoresist film 102a is etched, and the thickness of the photoresist film 102a shown in FIG. 7B is equal to the thickness of the photoresist film 102a shown in FIG. It may be smaller than T2.
  • Step S23 and step S24 are the same as step S14 and step S15 in the first embodiment, respectively.
  • FIG. 7C and FIG. 7D show the structure of the substrate after performing Step S23 and Step S24, respectively.
  • a deep hole in the present embodiment corresponds to the “hole” in the present invention, as in the first embodiment.
  • a deep hole means a deep hole having a depth of about several tens to several hundreds of ⁇ m.
  • the thin film made of silicon oxide formed in the first etching step functions as a hard mask in the second etching step to be performed subsequently. Therefore, scallops which are a problem in the Bosch process do not occur, and deep holes can be formed with good shapes. Further, the ratio of the etching process time to the total process time can be increased. Therefore, also in the present embodiment, holes such as deep holes can be formed in the substrate with a good shape at a high etching rate and a high selectivity using the photoresist film provided on the substrate as a mask.
  • the preliminary etching step can be omitted by increasing the aspect ratio of the opening of the photoresist film to about 1 or adjusting the process conditions.
  • the process for forming holes, such as a deep hole can be simplified using the photoresist film provided on the board
  • FIG. 8 is a flowchart for explaining the procedure of each step of the semiconductor device manufacturing method according to the present embodiment.
  • FIG. 9 is a cross-sectional view schematically showing the structure of the substrate in each step of the semiconductor device manufacturing method according to the present embodiment.
  • the manufacturing method of the semiconductor device according to the present embodiment performs a photoresist removing process instead of the third etching process (step S15) in the first embodiment.
  • the manufacturing method of the semiconductor device includes an installation process (step S31), a preliminary etching process (step S32), a first etching process (step S33), and a second etching process (step S33).
  • Step S34 a photoresist removing step (Step S35).
  • step S34 is performed from the installation process of step S31.
  • Steps S31 to S34 are the same as steps S11 to S14 in the first embodiment.
  • FIG. 9A to FIG. 9D show the structure of the substrate after performing the steps S31 to S34, respectively.
  • a deep hole in the present embodiment corresponds to the “hole” in the present invention, as in the first embodiment.
  • a deep hole means a deep hole having a depth of about several tens to several hundreds of ⁇ m.
  • step S35 the photoresist removal process of step S35 is performed.
  • step S35 the photoresist film 102 and the thin film 106 made of silicon oxide are removed by, for example, lift-off.
  • FIG. 9E shows the structure of the substrate after step S35 is performed.
  • step S35 steps up to step S34 are performed in the plasma etching apparatus to form the deep hole 107 in the substrate 101, and then the substrate 101 is taken out from the plasma etching apparatus. Then, the photoresist film 102 is dissolved and removed by immersing the substrate 101 in a lift-off solvent such as an organic solvent or by supplying a lift-off solvent to the surface of the substrate 101, and is made of silicon oxide together with the photoresist film 102. The thin film 106 is removed.
  • a lift-off solvent such as an organic solvent or by supplying a lift-off solvent to the surface of the substrate 101, and is made of silicon oxide together with the photoresist film 102.
  • step S35 various methods can be used without being limited to lift-off as long as both the photoresist film 102 and the thin film 106 made of silicon oxide can be removed.
  • the thin film made of silicon oxide formed in the first etching step functions as a hard mask in the second etching step to be performed subsequently. Therefore, scallops which are a problem in the Bosch process do not occur, and deep holes can be formed with good shapes. Further, the ratio of the etching process time to the total process time can be increased. Therefore, also in the present embodiment, holes such as deep holes can be formed in the substrate with a good shape at a high etching rate and a high selectivity using the photoresist film provided on the substrate as a mask.
  • the third etching step can be omitted by removing both the photoresist film and the silicon oxide by lift-off or the like.
  • the process for forming holes, such as a deep hole can be simplified using the photoresist film provided on the board
  • FIG. 10 is a flowchart for explaining the procedure of each step of the semiconductor device manufacturing method according to the present embodiment.
  • FIG. 11 is a cross-sectional view schematically showing the structure of the substrate in each step of the semiconductor device manufacturing method according to this embodiment.
  • the manufacturing method of the semiconductor device according to the present embodiment performs a photoresist removing process instead of the third etching process (step S24) in the second embodiment.
  • the manufacturing method of the semiconductor device of this embodiment includes an installation process (step S41), a first etching process (step S42), a second etching process (step S43), and a photoresist removing process ( Step S44).
  • step S43 the second etching process of step S43 is performed from the installation process of step S41.
  • Steps S41 to S43 are the same as steps S21 to S23 in the second embodiment.
  • FIG. 11A to FIG. 11C show the structure of the substrate after performing steps S41 to S43, respectively.
  • the aspect ratio T2 / W2 which is the ratio of the thickness dimension T2 of the photoresist film 102a to the opening width dimension W2 of the opening 103a, is increased to, for example, about 1. . Therefore, although depending on the opening width dimension W2 of the opening 103a, for example, when the opening width dimension W2 of the opening 103a is equal to the opening width dimension W1 in the first embodiment, the thickness dimension T2 of the photoresist film 102a. Is made larger than the thickness dimension T1 in the first embodiment.
  • a deep hole in the present embodiment corresponds to the “hole” in the present invention, as in the first embodiment.
  • a deep hole means a deep hole having a depth of about several tens to several hundreds of ⁇ m.
  • step S44 is the same as step S35 in the third embodiment.
  • FIG. 11D shows the structure of the substrate after step S44 is performed.
  • the thin film made of silicon oxide formed in the first etching step functions as a hard mask in the second etching step to be performed subsequently. Therefore, scallops which are a problem in the Bosch process do not occur, and deep holes can be formed with good shapes. Further, the ratio of the etching process time to the total process time can be increased. Therefore, also in the present embodiment, holes such as deep holes can be formed in the substrate with a good shape at a high etching rate and a high selectivity using the photoresist film provided on the substrate as a mask.
  • the preliminary etching step and the third etching step can be omitted.
  • the process for forming holes, such as a deep hole can be further simplified using the photoresist film provided on the substrate as a mask.
  • the present invention is not only applied when a semiconductor device is manufactured on a silicon substrate, but can also be applied when manufacturing a semiconductor device on various substrates such as an SOI (Silicon On On Insulator) substrate. .
  • SOI Silicon On On Insulator
  • a method for manufacturing a semiconductor device in which a deep hole having a depth of about several tens to several hundred ⁇ m is formed by etching a substrate has been described.
  • the hole formed by etching the substrate is not limited to a deep hole. Therefore, the present invention can be applied to the case where a shallower hole having a depth of about several tens of ⁇ m or less is formed.

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Abstract

　基板上に形成したフォトレジスト膜をマスクとして、基板に深穴を形成するための半導体装置の製造方法であって、開口部を有するフォトレジスト膜が形成された基板をエッチングチャンバ内に設置する設置工程と、フォトレジスト膜をマスクとして、少なくともＳｉＦ４とＯ２とを含む第１の混合ガスを用いて、エッチングチャンバ内に設置された基板をプラズマエッチングする第１のエッチング工程と、第１のエッチング工程に続いて、少なくともＳＦ６とＯ２とＨＢｒとを含む第２の混合ガスを用いて基板をプラズマエッチングし、基板に穴を形成する第２のエッチング工程とを有する。

Description

半導体装置の製造方法
　本発明は、プラズマエッチングにより基板に深穴を形成する半導体装置の製造方法に関する。
　近年、半導体装置の集積化の手法の一つとして、三次元実装技術が注目されている。三次元実装技術の中に、集積回路を作りこんだ基板に深穴を形成し、上下方向に積層して深穴内に銅などで配線を作成し、立体的に基板を配置することで集積度を上げる方法がある。この深穴を形成する方法では、いかに早く、安い費用で深穴を形成することができるかどうかが、重要である。
　基板へ深穴を形成する方法として、集積回路を作りこんだ基板上に、深穴を作成するための開口部を備えたレジストパターンを作成し、レジストパターン（開口部を有するフォトレジスト膜）をマスクとしてプラズマによるエッチングを行う方法が知られている。レジストパターンは、フォトレジストを塗布してフォトレジスト膜を形成し、露光および現像の工程を経て、形成される。開口部を有するフォトレジスト膜が形成された基板をエッチングする場合、穴を形成するエッチング工程と、ポリマーを付着させる重合工程とを交互に繰り返しながら深穴を形成する、いわゆる「ボッシュプロセス」と呼ばれる手法が特に知られている（例えば、特許文献１参照）。エッチング工程では、ＳＦ６ガスとＡｒガスの混合ガスを用いて穴を形成する。重合工程では、ＣＨＦ３ガスとＡｒガスの混合ガスを用いて穴の内壁及び基板表面にポリマーを付着させる。
特開２００７－１２９２６０号公報
　しかしながら、ボッシュプロセスでは、エッチング工程と重合工程とを交互に繰り返すことによって、深穴の側壁にスキャロップと呼ばれる微細な凹凸が形成されてしまう。このような微細な凹凸が形成されると、その後の工程で深穴の側壁に絶縁膜を形成する場合に、側壁を被覆する被覆率を低下させ、被覆性を劣化させるおそれがある。
　この問題を避けるために別のプロセスの適用が検討される。しかしながら、シリコンをエッチングするプロセスでは、フォトレジスト膜との選択比を十分高く確保することが難しい。フォトレジスト膜との選択比を十分高くできないときは、数十～数百μｍ程度の深さの深穴を形成している間に、フォトレジスト膜が消失してしまうことがある。フォトレジスト膜が消失してしまうと、開口部以外の基板表面がエッチングされて基板表面の表面荒れが発生するという問題がある。また、深穴の底部側ほど深穴の穴幅が細くなってしまい、形状良く基板に深穴を形成することができないという問題がある。
　また、ボッシュプロセスでは、略同程度の時間長を有するエッチング工程及び重合工程を交互に繰り返して深穴を形成する。そのため、全体のプロセス時間に占める約半分の時間が重合工程に費やされ、全プロセス時間での平均的なエッチング速度が高くないという問題がある。
　本発明は上記の点に鑑みてなされたものであり、基板上に形成したフォトレジスト膜をマスクとして、高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる半導体装置の製造方法を提供することを目的とする。
　上記の課題を解決するため、本発明の半導体装置の製造方法は、基板上に開口部を有するフォトレジスト膜が形成された前記基板をエッチングチャンバ内に設置する設置工程と、前記フォトレジスト膜をマスクとして、少なくともＳｉＦ４とＯ２とを含む第１の混合ガスを用いて、前記エッチングチャンバ内に設置された前記基板をプラズマエッチングする第１のエッチング工程と、前記第１のエッチング工程に続いて、少なくともＳＦ６とＯ２とＨＢｒとを含む第２の混合ガスを用いて前記基板をプラズマエッチングし、前記基板に穴を形成する第２のエッチング工程とを有することを特徴とする。
　本発明の半導体装置の製造方法によれば、基板上に形成したフォトレジスト膜をマスクとして、高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。
プラズマエッチング装置の構成を示す概略断面図である。 第１の実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第１の実施形態に係る半導体装置の製造方法の各工程における基板の構造を示す概略断面図である。 ステップＳ１３の工程を省略したときの、各工程における基板の構造を示す概略断面図である。 ボッシュプロセスを行う際の、各工程における基板の構造を示す概略断面図である。 第２の実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第２の実施形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。 第３の実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第３の実施形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。 第４の実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第４の実施形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。
発明を実行するための形態
　以下、本発明の実施形態の半導体装置の製造方法について図面を参照しながら説明する。
　最初に、図１から図５を参照し、第１の実施形態に係る半導体装置の製造方法について説明する。
　始めに図１を参照し、本実施形態に係る半導体装置の製造方法を行うためのプラズマエッチング装置について説明する。図１は、プラズマエッチング装置の構成を示す概略断面図である。
　図１に示すように、プラズマエッチング装置１は、処理容器２を有する。処理容器２は、例えば表面に陽極酸化処理を施して酸化アルミニウム膜が形成されたアルミニウムからなるとともに、接地されている。処理容器２の側面には基板を搬出入するための搬送口３が設けられている。処理容器２の内部は、搬送口３の外に設けられたゲートバルブ４によって気密に保持されている。処理容器２の底面には排気口５が設けられており、排気口５には外部の真空ポンプ６が接続されている。真空ポンプ６は、排気口５を介し、処理容器２の内部を真空排気する。処理容器２の上面はガスを供給するためのシャワープレートを兼ねた上部電極７になっている。また、処理容器２の上面には供給口７ａが設けられており、供給口７ａにはガス供給源８が接続されている。ガス供給源８は、供給口７ａを介し、プラズマエッチングに必要なガス等を処理容器２内に供給する。
　なお、処理容器２は、本発明におけるエッチングチャンバに相当する。
　処理容器２内には、被処理体である基板Ｓ、例えば半導体ウェハを載置する、下部電極９が配置されている。下部電極９には、整合器１０を介して第１高周波電源１１と第２高周波電源１２とが接続されている。下部電極９の載置面の下側内部には、図示しない高圧直流電源に接続された図示しない静電チャック電極が設けられている。石英で構成されるフォーカスリング１３は、基板Ｓと下部電極９を囲うように配置されている。下部電極９の下面には、セラミックス等よりなる絶縁部材１４が配置されている。下部電極９は、保持部材１５とベローズ１６によって支えられており、図示しない駆動部によって上下動可能になっている。上下動可能なベローズ１６は、ベローズ１６の外側に保持部材１５から下方に延びるカバー部材１７と処理容器２の底面から上方向に延びるカバー部材１８とによって、処理容器２内のプラズマ雰囲気から遮断されている。
　なお、下部電極９は、本発明における載置台に含まれるものとする。また、基板Ｓを下部電極９に載置することは、本発明における基板をエッチングチャンバに設置することに相当する。
　次に、図１を参照しながら、上記プラズマエッチング装置の動作について説明する。
　後述する所定の開口部を有するフォトレジスト膜をマスクとして備えた基板Ｓを、搬送口３よりプラズマエッチング装置１の処理容器２内に搬入し、下部電極９上に載置する。基板Ｓを載置した後、図示しない高圧直流電源のスイッチを入れ、基板Ｓを下部電極９上に静電力により固定する。その状態で排気口５から真空ポンプ６により処理容器２内を排気した後、ガス供給源８からシャワープレート７を介して処理ガスを処理容器２内に導入する。
　上記処理ガスとしては、ＳＦ６ガス、Ｏ２ガスに、ＳｉＦ４ガスやＨＢｒガスを加えた混合ガスを使用する。処理ガスの流量は、例えばＳＦ６ガスが５０～１５０ｓｃｃｍ、Ｏ２ガスが６０～２００ｓｃｃｍ、ＳｉＦ４ガスが２００～１０００ｓｃｃｍ、ＨＢｒガスは２０～２００ｓｃｃｍの範囲で組み合わせることができる。
　上記処理ガスを所定の流量に設定し、図示しない温度調節機構により基板Ｓや処理容器２内を所定の温度に設定した状態で、処理容器２内の圧力を所定の値に設定する。また、下部電極９には、第１高周波電源１１から第１周波数ω１を有する第１高周波電力Ｐ１を整合器１０を介して供給するとともに、第２高周波電源１２から第２周波数ω２を有する第２高周波電力Ｐ２を整合器１０を介して供給する。
　第１周波数ω１は１００ＭＨｚとし、第２周波数ω２は１３．５６ＭＨｚとする。ここで、それぞれの周波数はこれに固定されるものではないが、自己バイアス電圧を制御するために、４０ＭＨｚ以上の周波数の電源を少なくとも１つ使用することが好ましい。
　次に、図２及び図３を参照し、本実施形態に係る半導体装置の製造方法について説明する。図２は、本実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図３は、本実施形態に係る半導体装置の製造方法の各工程における基板の構造を示す概略断面図である。
　本実施形態に係る半導体装置の製造方法は、図２に示すように、設置工程（ステップＳ１１）、予備エッチング工程（ステップＳ１２）、第１のエッチング工程（ステップＳ１３）、第２のエッチング工程（ステップＳ１４）及び第３のエッチング工程（ステップＳ１５）を有する。
　始めに、ステップＳ１１の設置工程を行う。ステップＳ１１では、開口部１０３を有するフォトレジスト膜１０２が形成された基板１０１（図１に示す基板Ｓと同じ）を処理容器２内に設置する。図３（ａ）は、ステップＳ１１を行った後の基板の構造を示す。
　図３（ａ）に示すように、基板１０１として、例えば直径が３００ｍｍの単結晶シリコンからなる半導体ウェハを用いる。また、基板１０１の表面に、深穴を形成するための開口部１０３がフォトリソグラフィ工程によりパターニングされたフォトレジスト膜１０２を形成しておく。深穴として、平面視で円形の断面形状を有するもの、例えばその直径は２～２０μｍ程度であることが多い。またそのときは、開口部１０３も平面視で同一の形状を有する。フォトレジスト膜１０２と基板１０１との間には、必要に応じて反射防止膜や、形成済みの半導体装置を保護するためのシリコン酸化膜が形成されていることがある。しかし、その場合でも、最表面はフォトレジスト膜１０２となり、フォトレジスト膜１０２がプラズマに対するマスクとなる。
　なお、前述したように開口部が平面視において円形の断面形状を有する場合には、後述する開口幅寸法Ｗ１は、円形の開口部の直径を意味するものとする。
　次に、フォトレジスト膜１０２をマスクに用い、半導体ウェハ１０１のエッチングを行う。本実施形態に係るエッチングは、複数の工程（ステップＳ１２～ステップＳ１５）により行われる。
　まず、ステップＳ１２の予備エッチング工程を行う。ステップＳ１２では、予めフォトレジスト膜１０２の上面から開口部１０３の開口幅寸法Ｗ１と略等しい深さＤ１まで基板１０１をプラズマエッチングして、穴１０４を形成する。図３（ｂ）は、ステップＳ１２を行った後の基板の構造を示す。
　図３（ａ）に示す、開口部１０３を有するフォトレジスト膜１０２を備えた基板１０１を、ＳＦ６とＯ２とＳｉＦ４とＨＢｒとよりなる混合ガス（以下、「ＳＦ６／Ｏ２／ＳｉＦ４／ＨＢｒよりなる混合ガス」と表記する。）を用いて、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。ガスの流量を、たとえばＳＦ６は６０ｓｃｃｍ、Ｏ２は１２０ｓｃｃｍ、ＳｉＦ４は６００ｓｃｃｍ、ＨＢｒは５０ｓｃｃｍとする。処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。第１周波数ω１の第１高周波電力Ｐ１は１１００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は５０Ｗとする。ガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件で３０～９０秒間エッチングを行う。このとき、基板温度は、１０～６０℃程度であって、処理容器２の内壁よりも低温になるようにする。また、上記の条件により得られるエッチングレートは、例えば５～１５μｍ／ｍｉｎである。
　フォトレジスト膜１０２の開口部１０３の開口幅寸法Ｗ１に対する開口部１０３の深さ寸法Ｔ１の比率であるアスペクト比Ｔ１／Ｗ１が小さい場合には、開口部１０３の底の基板１０１の表面にもシリコン酸化物よりなる薄い膜が形成されてしまう。ここで、開口部１０３の深さ寸法Ｔ１は、フォトレジスト膜１０２の厚さ寸法と同じである。開口部１０３の底の基板１０１の表面にシリコン酸化物よりなる薄い膜が形成されると、この後のエッチングを行った際に、基板１０１のエッチングが阻害されてしまうことがある。
　一方、本実施形態では、最初に若干のエッチング工程を加えるステップＳ１２を行って、予め基板１０１をエッチングして穴１０４を形成しておく。これにより、開口部１０３の開口幅寸法Ｗ１に対する穴１０４のフォトレジスト膜１０２上面からの深さ寸法Ｄ１の比率であるアスペクト比Ｄ１／Ｗ１が大きくなる。従って、開口部１０３の見かけのアスペクト比を大きくすることができ、ステップＳ１３で形成されるシリコン酸化物よりなる薄い膜が開口部１０３の底部へ付着することを防ぐことができる。
　具体的には、少なくともフォトレジスト膜１０２上面から開口部１０３の開口幅寸法Ｗ１と略等しい深さＤ１まで基板１０１をエッチングして、穴１０４を形成する。穴１０４の幅寸法Ｗ１（開口部１０３の開口幅寸法に略等しいためＷ１とする）に対する深さ寸法Ｄ１のアスペクト比Ｄ１／Ｗ１は、１以上とすることができる。
　次に、ステップＳ１３の第１のエッチング工程を行う。ステップＳ１３では、フォトレジスト膜１０２をマスクとして、少なくともＳｉＦ４とＯ２とを含む第１の混合ガスを用いて、基板１０１をプラズマエッチングする。また、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてプラズマエッチングする。図３（ｃ）は、ステップＳ１３を行った後の基板の構造を示す。
　ステップＳ１３では、ステップＳ１２でフォトレジスト膜１０２が有する開口部１０３の開口幅寸法Ｗ１と略等しい深さＤ１までプラズマエッチングを行って穴１０４が形成された基板１０１を、ＳＦ６とＯ２とＳｉＦ４とよりなる第１の混合ガス（以下、「ＳＦ６／Ｏ２／ＳｉＦ４よりなる第１の混合ガス」と表記する。）を用いて、プラズマエッチングする。また、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてプラズマエッチングする。また、このとき、フォトレジスト膜１０２の表面にシリコン酸化物よりなる薄い膜１０６が形成される。ガスの流量を、ＳＦ６は６０ｓｃｃｍ、Ｏ２は１２０ｓｃｃｍ、ＳｉＦ４は６００ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。また、下部電極９に載置された基板１０１の自己バイアス電圧Ｖｄｃが５０Ｖ以下の低バイアス条件になるようにして行う。そのような低バイアス条件にするために、たとえば第１周波数ω１の第１高周波電力Ｐ１は１１００Ｗ程度とし、第２周波数ω２の第２高周波電力Ｐ２は５０Ｗ以下程度とする。本ステップもガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件で３０～１２０秒間エッチングを行う。このとき、基板温度は、１０～６０℃程度であって、処理容器２の内壁よりも低温になるように制御する。また、上記の条件により得られるエッチングレートは、例えば３～１０μｍ／ｍｉｎである。
　ここで、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖ以下にするのは、フォトレジスト膜１０２をプラズマから保護するためである。基板１０１の自己バイアス電圧Ｖｄｃが５０Ｖよりも大きくなると、フォトレジスト膜１０２がプラズマからダメージを受けたり、除去されてしまう場合がある。従って、ステップＳ１３では、基板１０１の自己バイアス電圧が５０Ｖ以下になるように、第１周波数ω１の第１高周波電力Ｐ１及び第２周波数ω２の第２高周波電力Ｐ２を調整する。
　あるいは、基板温度など他のプロセス条件によってフォトレジスト膜１０２をプラズマから保護することができるのであれば、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖより大きくすることもできる。
　この結果、図３（ｃ）に示すように、穴１０４が更に深さ方向にエッチングされ、開口部１０３を介して基板１０１に穴１０５が形成される。それとともに、フォトレジスト膜１０２の表面には約１００ｎｍ程度の厚さのシリコン酸化物よりなる薄い膜１０６が堆積される。薄い膜１０６が堆積される堆積レートは、例えば０．１～０．５μｍ／ｍｉｎである。
　次に、ステップＳ１４の第２のエッチング工程を行う。ステップＳ１４では、ステップＳ１３に続いて、少なくともＳＦ６とＯ２とＨＢｒとを含む第２の混合ガスを用いて基板１０１をプラズマエッチングし、基板１０１に深穴１０７を形成する。図３（ｄ）は、ステップＳ１４を行った後の基板の構造を示す。
　ステップＳ１４では、ステップＳ１３の第１のエッチング工程に引き続き、基板１０１を処理容器２内で下部電極９に載置したまま、ＳＦ６／Ｏ２／ＳｉＦ４よりなる第１の混合ガスに更にＨＢｒを加え、ＳＦ６／Ｏ２／ＳｉＦ４／ＨＢｒよりなる第２の混合ガスを用いてプラズマエッチングする。ガスの流量を、ＳＦ６は６０ｓｃｃｍ、Ｏ２は１２０ｓｃｃｍ、ＳｉＦ４は６００ｓｃｃｍ、ＨＢｒは５０ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。第１周波数ω１の第１高周波電力Ｐ１は１２００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は８０Ｗとする。本ステップも同様にガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件でたとえば５分間エッチングを行う。このとき、基板温度は、１０～６０℃程度であって、処理容器２の内壁よりも低温になるようにする。また、上記の条件により得られるエッチングレートは、例えば５～１５μｍ／ｍｉｎである。
　この結果、図３（ｄ）に示すように、フォトレジスト膜１０２を残したまま、基板１０１に深さ寸法５０～１００μｍ程度の深穴１０７を形成することができる。後述するように、ステップＳ１３でフォトレジスト膜１０２の表面に形成されたシリコン酸化物よりなる薄い膜１０６が、ステップＳ１４で行うＨＢｒを含んだガスを用いたエッチングの際に、いわゆるハードマスクのような働きをする。その結果、フォトレジスト膜１０２がプラズマから保護され、深穴１０７を形成することができる。
　なお、本実施形態における「深穴」は、本発明における「穴」に相当する。また、深穴とは、数十～数百μｍ程度の深さの深穴を意味する。
　ここで、図４を参照し、ステップＳ１３の工程を省略すると、形状よく深穴を形成することができないことを説明する。図４は、ステップＳ１３の工程を省略したときの、各工程における基板の構造を示す概略断面図である。
　図４（ａ）は、ステップＳ１１を行った後の基板の構造を示すものであり、図３（ａ）と同様の構造を示している。また、ステップＳ１２は、ステップＳ１３において形成されるシリコン酸化物よりなる薄い膜が開口部１０３の底部へ付着することを防ぐためのものであるから、ステップＳ１３の工程を省略するとともに、ステップＳ１２の工程を省略する。
　図４（ｂ）は、ステップＳ１２及びステップＳ１３の工程を省略したときの、ステップＳ１４を行った後の基板の構造を示す。図４（ｂ）に示すように、ステップＳ１３（及びステップＳ１２）を省略すると、フォトレジスト膜１０２はエッチングにより全て消失してしまう。その結果、基板１０１の表面全体に細かい穴２０１が形成されてしまい、深穴２０２の形状も底部に向かうほど細くなってしまう。よって、ステップＳ１３（及びステップＳ１２）を省略すると所望の形状の深穴を得ることができない。
　上記したようにステップＳ１４までの工程を行った後、ステップＳ１５の第３のエッチング工程を行う。ステップＳ１５では、フルオロカーボンを含むガスを用いて、低バイアス条件でプラズマエッチングを行う。図３（ｅ）は、ステップＳ１５を行った後の基板の構造を示す。
　ステップＳ１５では、ステップＳ１４の第２のエッチング工程に引き続き、基板１０１を処理容器２内の下部電極９に載置したまま、フルオロカーボンを含むガス、例えばＣＦ４ガスを用いてプラズマエッチングする。ＣＦ４ガスの流量は１００ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。第１周波数ω１の第１高周波電力Ｐ１は５００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は３００Ｗなどとする。この条件で１分間エッチングを行う。
　この結果、図３（ｅ）に示すように、フォトレジスト膜１０２表面に形成されたシリコン酸化物よりなる薄い膜１０６を除去することができる。ステップＳ１５の工程を追加することにより、更に後の工程でフォトレジスト膜１０２を除去する際の工程を簡略化することが出来る。
　次に、図５を参照し、本実施形態に係る半導体装置の製造方法が、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴を形成することができることについて、ボッシュプロセスと比較しながら説明する。図５は、ボッシュプロセスを行う際の、各工程における基板の構造を示す概略断面図である。
　ボッシュプロセスでは、図５（ａ）に示す、開口部３０３を有するフォトレジスト膜３０２が形成された基板３０１をエッチングする場合、エッチング工程と、重合工程を、交互に繰り返しながら、図５（ｄ）のような深穴３０６を形成する。エッチング工程では、ＳＦ６ガスとＡｒガスの混合ガスを用いて基板３０１をエッチングし、図５（ｂ）に示すように穴３０４を形成する。重合工程では、図５（ｃ）に示すように、ＣＨＦ３ガスとＡｒガスの混合ガスを用いて穴３０４の内壁及び基板３０１の表面（フォトレジスト膜３０２の表面）にポリマー３０５を付着させる。
　しかしながら、ボッシュプロセスでは、エッチング工程と重合工程とを繰り返すことによって、図５（ｄ）に示すように、深穴３０６の側壁に、スキャロップと呼ばれる微細な凹凸が形成されてしまう。この微細な凹凸が形成されると、その後の工程で深穴３０６の側壁に絶縁膜を形成する場合に、側壁を被覆する被覆率を低下させ、被覆性を悪くしてしまうおそれがある。
　また、ボッシュプロセス以外のプロセスにおいて、フォトレジスト膜をマスクとして基板をエッチングする場合、フォトレジスト膜のエッチング速度に対する基板のエッチング速度の比である選択比は、１０～２０程度である。従って、数十～数百μｍ程度の深さの深穴を形成している間に、フォトレジスト膜が消失してしまうことがある。
　一方、本実施形態では、第１のエッチング工程において、少なくとＳｉＦ４とＯ２とを含む第１の混合ガスを用いて、開口部１０３の底の基板１０１の一部をプラズマエッチングするとともに、フォトレジスト膜１０２の表面にシリコン酸化物よりなる薄い膜１０６を形成する。そして、第１のエッチング工程に引続いて更にＨＢｒを含む第２の混合ガスを用いて第２のエッチング工程を行う際に、第１のエッチング工程で形成された薄いシリコン酸化物よりなる薄い膜１０６が、いわゆるハードマスクのような働きをする。従って、ＨＢｒを含んだ第２の混合ガスを用いてプラズマエッチングするときも、フォトレジスト膜１０２はプラズマから保護され、フォトレジスト膜のエッチング速度に対する基板のエッチング速度の比である選択比を高くすることができる。よって、基板１０１内に深穴１０７を形成している間にフォトレジスト膜１０２が消失せず、所望の深さの深穴１０７を形成することができる。
　また、本実施形態では、シリコン酸化物よりなる薄い膜１０６がハードマスクのような働きをするため、深穴１０７を形成する際に、ボッシュプロセスのようにエッチング工程と重合工程を繰り返す必要がない。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴１０７を形状良く形成することができる。
　また、ボッシュプロセスでは、略同程度の時間長を有するエッチング工程及び重合工程を交互に繰り返して深穴を形成するため、全体のプロセス時間に占めるエッチング工程の時間の比率は、略１／２である。一方、本実施形態では、ボッシュプロセスの重合工程に相当する第１のエッチング工程を、１回行えばよい。また、第１のエッチング工程と、ボッシュプロセスのエッチング工程に相当する第２のエッチング工程との時間の長さの比率は、例えば１：１０程度とすることができる。従って、本実施形態では、全体のプロセス時間に占めるエッチング工程の時間の比率は、例えば１０／１１程度とすることができ、全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。すなわち、ボッシュプロセスに比べ、高いエッチング速度で基板に深穴等の穴を形成することができる。
　更に、本実施形態では、ボッシュプロセスで用いるＣＨＦ３ガス等のＣＦ系（フルオロカーボン系）ガスを堆積させる重合工程を有していない。従って、深穴の側壁に異物等が付着して半導体装置の特性が劣化することを防止できる。
　なお、本実施形態では、下部電極に高周波を重畳する方式のプラズマエッチング装置を用いて半導体装置の製造方法を行うが、プラズマエッチング装置に限定されず、ＩＣＰプラズマ装置等を用いて行うことが可能である。ただし、低バイアスによるプラズマ処理が行えることが必要であるため、下部電極に高周波電力を供給可能な構成の装置の場合には、供給する高周波電力の周波数を４０ＭＨｚ以上にすることが好ましい。
　次に、図６及び図７を参照し、第２の実施形態に係る半導体装置の製造方法について説明する。
　図６は、本実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図７は、本実施形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。なお、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の実施形態についても同様）。
　本実施形態に係る半導体装置の製造方法は、第１の実施形態における予備エッチング工程（ステップＳ１２）を行わない。
　本実施形態に係る半導体装置の製造方法は、図６に示すように、設置工程（ステップＳ２１）、第１のエッチング工程（ステップＳ２２）、第２のエッチング工程（ステップＳ２３）及び第３のエッチング工程（ステップＳ２４）を有する。
　始めに、ステップＳ２１の設置工程を行う。ステップＳ２１は、第１の実施形態におけるステップＳ１１と同様である。図７（ａ）は、ステップＳ２１を行った後の基板の構造を示す。
　ただし、本実施形態では、後述するように、開口部１０３ａの開口幅寸法Ｗ２に対するフォトレジスト膜１０２ａの厚さ寸法Ｔ２の比率であるアスペクト比Ｔ２／Ｗ２を例えば１程度まで大きくする。従って、開口部１０３ａの開口幅寸法Ｗ２にもよるが、例えば開口部１０３ａの開口幅寸法Ｗ２が第１の実施形態における開口幅寸法Ｗ１と等しい場合には、フォトレジスト膜１０２ａの厚さ寸法Ｔ２を第１の実施形態における厚さ寸法Ｔ１よりも大きくする。
　次に、ステップＳ２２の第１のエッチング工程を行う。ステップＳ２２では、フォトレジスト膜１０２ａをマスクとして、少なくともＳｉＦ４とＯ２とを含む第１の混合ガスを用いて、基板１０１をプラズマエッチングする。また、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてプラズマエッチングする。図７（ｂ）は、ステップＳ２２を行った後の基板の構造を示す。
　ステップＳ２２では、基板１０１を、ＳＦ６／Ｏ２／ＳｉＦ４よりなる第１の混合ガスを用いて、基板１０１にかかる自己バイアス電圧を低く抑えた条件を用いてエッチングする。また、同時に、フォトレジスト膜１０２ａの表面にシリコン酸化物よりなる薄い膜１０６ａを形成する。ガスの流量を、ＳＦ６は６０ｓｃｃｍ、Ｏ２は１２０ｓｃｃｍ、ＳｉＦ４は６００ｓｃｃｍとし、処理容器２内の圧力は２０．１Ｐａ（１５０ｍＴｏｒｒ相当）とする。また、下部電極９に載置された基板１０１の自己バイアス電圧Ｖｄｃが５０Ｖ以下の低バイアス条件になるようにして行う。そのような低バイアス条件にするために、第１周波数ω１の第１高周波電力Ｐ１は１１００Ｗとし、第２周波数ω２の第２高周波電力Ｐ２は５０Ｗとする。ガスの比率、圧力、パワーは所望するエッチング形状・エッチングレートによって適宜変更することが出来る。この条件で３０～９０秒間エッチングを行う。このとき、基板温度は、１０～６０℃程度であって、処理容器２の内壁よりも低温になるように制御する。また、上記の条件により得られるエッチングレートは、例えば３～１０μｍ／ｍｉｎである。
　ここで、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖ以下にするのは、第１の実施形態と同様に、フォトレジスト膜１０２ａをプラズマから保護するためである。あるいは、基板温度など他のプロセス条件によってフォトレジスト膜１０２ａをプラズマから保護することができるのであれば、基板１０１の自己バイアス電圧Ｖｄｃを５０Ｖより大きくすることもできる。
　また、本実施形態では、予め予備エッチング工程を行っていないため、ステップＳ２２を行う前に基板１０１に穴は形成されていない。しかしながら、開口部１０３ａの開口幅寸法Ｗ２に対するフォトレジスト膜１０２ａの厚さ寸法Ｔ２の比率であるアスペクト比Ｔ２／Ｗ２を例えば１程度まで大きくしている。これにより、フォトレジスト膜１０２ａの表面にシリコン酸化物よりなる薄い膜１０６ａを形成する際に、開口部１０３ａの底の基板１０１の表面にシリコン酸化物よりなる薄い膜が形成されてしまうことを防止できる。
　あるいは、第１周波数ω１の第１高周波電力Ｐ１及び第２周波数ω２の第２高周波電力Ｐ２を調整し、シリコン酸化物よりなる薄い膜１０６ａの堆積速度を大きくしてもよい。この方法によっても、開口部１０３ａの底の基板１０１の表面にシリコン酸化物よりなる薄い膜が形成されることを防止できる。
　この結果、図７（ｂ）に示すように、開口部１０３ａを介して基板１０１に穴１０５ａが形成される。それとともに、フォトレジスト膜１０２ａの表面には約１００ｎｍ程度の厚さのシリコン酸化物よりなる薄い膜１０６ａが堆積される。このときの薄い膜１０６ａが堆積される堆積レートは、例えば０．１～０．５μｍ／ｍｉｎである。
　なお、図７（ｂ）に示すフォトレジスト膜１０２ａの厚さは、図７（ａ）に示すフォトレジスト膜１０２ａの厚さＴ２と同じに記載されている。しかしながら、ステップＳ２２のプロセス条件によっては、フォトレジスト膜１０２ａの表面がエッチングされ、図７（ｂ）に示すフォトレジスト膜１０２ａの厚さが、図７（ａ）に示すフォトレジスト膜１０２ａの厚さＴ２よりも小さくなることもある。
　その後、ステップＳ２３の第２のエッチング工程及びステップＳ２４の第３のエッチング工程を行う。ステップＳ２３及びステップＳ２４は、それぞれ第１の実施形態におけるステップＳ１４及びステップＳ１５と同様である。図７（ｃ）及び図７（ｄ）は、それぞれステップＳ２３及びステップＳ２４を行った後の基板の構造を示す。
　なお、本実施形態における「深穴」も、第１の実施形態と同様に、本発明における「穴」に相当する。また、深穴とは、数十～数百μｍ程度の深さの深穴を意味する。
　本実施形態でも、第１のエッチング工程で形成されたシリコン酸化物よりなる薄い膜が、引き続いて行う第２のエッチング工程において、ハードマスクのような働きをする。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴を形状良く形成することができる。また全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。従って、本実施形態でも、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。
　加えて、本実施形態では、フォトレジスト膜の開口部のアスペクト比を１程度に大きくするか、プロセス条件を調整することにより、予備エッチング工程を省略することができる。これにより、基板上に設けたフォトレジスト膜をマスクとして深穴等の穴を形成するための工程を簡略化することができる。
　次に、図８及び図９を参照し、第３の実施形態に係る半導体装置の製造方法について説明する。
　図８は、本実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図９は、本実施形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。
　本実施形態に係る半導体装置の製造方法は、第１の実施形態における第３のエッチング工程（ステップＳ１５）に代え、フォトレジスト除去工程を行う。
　本実施形態に係る半導体装置の製造方法は、図８に示すように、設置工程（ステップＳ３１）、予備エッチング工程（ステップＳ３２）、第１のエッチング工程（ステップＳ３３）、第２のエッチング工程（ステップＳ３４）及びフォトレジスト除去工程（ステップＳ３５）を有する。
　始めに、ステップＳ３１の設置工程からステップＳ３４の第２のエッチング工程を行う。ステップＳ３１からステップＳ３４の各ステップは、第１の実施形態におけるステップＳ１１からステップＳ１４の各ステップと同様である。図９（ａ）から図９（ｄ）は、それぞれステップＳ３１からステップＳ３４の各ステップを行った後の基板の構造を示す。
　なお、本実施形態における「深穴」も、第１の実施形態と同様に、本発明における「穴」に相当する。また、深穴とは、数十～数百μｍ程度の深さの深穴を意味する。
　本実施形態では、ステップＳ３４までを行った後、ステップＳ３５のフォトレジスト除去工程を行う。ステップＳ３５では、例えばリフトオフにより、フォトレジスト膜１０２及びシリコン酸化物よりなる薄い膜１０６を除去する。図９（ｅ）は、ステップＳ３５を行った後の基板の構造を示す。
　ステップＳ３５では、プラズマエッチング装置内でステップＳ３４までを行って基板１０１に深穴１０７を形成した後、基板１０１をプラズマエッチング装置から取り出す。そして、有機溶剤等のリフトオフ溶剤中に基板１０１を浸漬するか、あるいはリフトオフ溶剤を基板１０１の表面に供給することにより、フォトレジスト膜１０２を溶解除去し、フォトレジスト膜１０２とともにシリコン酸化物よりなる薄い膜１０６を除去する。
　また、ステップＳ３５では、フォトレジスト膜１０２とシリコン酸化物よりなる薄い膜１０６とをともに除去することができるのであれば、リフトオフに限られず、各種の方法を用いることができる。
　本実施形態でも、第１のエッチング工程で形成されたシリコン酸化物よりなる薄い膜が、引き続いて行う第２のエッチング工程において、ハードマスクのような働きをする。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴を形状良く形成することができる。また全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。従って、本実施形態でも、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。
　加えて、本実施形態では、リフトオフ等によりフォトレジスト膜とシリコン酸化物とをともに除去することにより、第３のエッチング工程を省略することができる。これにより、基板上に設けたフォトレジスト膜をマスクとして深穴等の穴を形成するための工程を簡略化することができる。
　次に、図１０及び図１１を参照し、第４の実施形態に係る半導体装置の製造方法について説明する。
　図１０は、本実施形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図１１は、本実施形態に係る半導体装置の製造方法の各工程における基板の構造を模式的に示す断面図である。
　本実施形態に係る半導体装置の製造方法は、第２の実施形態における第３のエッチング工程（ステップＳ２４）に代え、フォトレジスト除去工程を行う。
　本実施形態の半導体装置の製造方法は、図１０に示すように、設置工程（ステップＳ４１）、第１のエッチング工程（ステップＳ４２）、第２のエッチング工程（ステップＳ４３）及びフォトレジスト除去工程（ステップＳ４４）を有する。
　始めに、ステップＳ４１の設置工程からステップＳ４３の第２のエッチング工程を行う。ステップＳ４１からステップＳ４３の各ステップは、第２の実施形態におけるステップＳ２１からステップＳ２３の各ステップと同様である。図１１（ａ）から図１１（ｃ）は、それぞれステップＳ４１からステップＳ４３の各ステップを行った後の基板の構造を示す。
　ただし、本実施形態でも、第２の実施形態と同様に、開口部１０３ａの開口幅寸法Ｗ２に対するフォトレジスト膜１０２ａの厚さ寸法Ｔ２の比率であるアスペクト比Ｔ２／Ｗ２を例えば１程度まで大きくする。従って、開口部１０３ａの開口幅寸法Ｗ２にもよるが、例えば開口部１０３ａの開口幅寸法Ｗ２が第１の実施形態における開口幅寸法Ｗ１と等しい場合には、フォトレジスト膜１０２ａの厚さ寸法Ｔ２を第１の実施形態における厚さ寸法Ｔ１よりも大きくする。
　なお、本実施形態における「深穴」も、第１の実施形態と同様に、本発明における「穴」に相当する。また、深穴とは、数十～数百μｍ程度の深さの深穴を意味する。
　本実施形態では、ステップＳ４３までを行った後、ステップＳ４４のフォトレジスト除去工程を行う。ステップＳ４４は、第３の実施形態におけるステップＳ３５と同様である。図１１（ｄ）は、ステップＳ４４を行った後の基板の構造を示す。
　本実施形態でも、第１のエッチング工程で形成されたシリコン酸化物よりなる薄い膜が、引き続いて行う第２のエッチング工程において、ハードマスクのような働きをする。従って、ボッシュプロセスで問題となっているスキャロップが発生することがなく、深穴を形状良く形成することができる。また全体のプロセス時間に占めるエッチング工程の時間の比率を増大させることができる。従って、本実施形態でも、基板上に設けたフォトレジスト膜をマスクとして高いエッチング速度及び高い選択比で形状良く基板に深穴等の穴を形成することができる。
　加えて、本実施形態では、予備エッチング工程及び第３のエッチング工程を省略することができる。これにより、基板上に設けたフォトレジスト膜をマスクとして深穴等の穴を形成するための工程を更に簡略化することができる。
　以上、本発明の好ましい実施形態について記述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　なお、本発明はシリコン基板上に半導体装置を製造する場合にのみ適用されるものではなく、例えばＳＯＩ（Silicon On Insulator）基板等各種の基板上に半導体装置を製造する場合にも適用可能である。
　また、本発明の好ましい実施形態では、基板をエッチングして数十～数百μｍ程度の深さの深穴を形成する半導体装置の製造方法について説明した。しかしながら、基板をエッチングして形成する穴は深穴に限定されない。従って、本発明は、数十μｍ程度以下の深さのより浅い穴を形成する場合にも適用可能である。
　本国際出願は、２００９年１２月１日に出願された日本国特許出願２００９－２７３８４０号に基づく優先権を主張するものであり、日本国特許出願２００９－２７３８４０号の全内容を本国際出願に援用する。

Claims (8)

  1. 　基板上に開口部を有するフォトレジスト膜が形成された前記基板をエッチングチャンバ内に設置する設置工程と、
    　前記フォトレジスト膜をマスクとして、少なくともＳｉＦ４とＯ２とを含む第１の混合ガスを用いて、前記エッチングチャンバ内に設置された前記基板をプラズマエッチングする第１のエッチング工程と、
    　前記第１のエッチング工程に続いて、少なくともＳＦ６とＯ２とＨＢｒとを含む第２の混合ガスを用いて前記基板をプラズマエッチングし、前記基板に穴を形成する第２のエッチング工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 　前記基板はシリコン基板であり、前記第１のエッチング工程において、前記フォトレジスト膜の表面上にシリコン酸化膜が形成され、前記第２のエッチング工程において、前記シリコン酸化膜がプラズマに対しマスクとして機能することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１のエッチング工程の前に、予め前記開口部の開口幅寸法と略等しい深さまで前記基板をエッチングする予備エッチング工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第２のエッチング工程に続いて、フルオロカーボンを含むガスを用いて、前記基板をエッチングする第３のエッチング工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記設置工程において、前記基板を前記エッチングチャンバ内に設けられた載置台に載置し、
    　前記第３のエッチング工程において、前記載置台に載置された前記基板の自己バイアス電圧が５０Ｖ以下の条件でエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第１のエッチング工程において、前記載置台に載置された前記基板の自己バイアス電圧が５０Ｖ以下の条件でエッチングすることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記基板はシリコン基板であり、前記第１のエッチング工程において、前記フォトレジスト膜の表面上にシリコン酸化膜が形成され、前記第２のエッチング工程において、前記シリコン酸化膜がプラズマに対しマスクとして機能し、前記第３のエッチング工程において、前記シリコン酸化膜が除去されることを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 　前記第２のエッチング工程に続いて、リフトオフ溶剤を用いて、前記基板から前記フォトレジスト膜を除去するフォトレジスト除去工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
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