WO2011018965A1 - 画像処理装置および方法 - Google Patents

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WO2011018965A1
WO2011018965A1 PCT/JP2010/063156 JP2010063156W WO2011018965A1 WO 2011018965 A1 WO2011018965 A1 WO 2011018965A1 JP 2010063156 W JP2010063156 W JP 2010063156W WO 2011018965 A1 WO2011018965 A1 WO 2011018965A1
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PCT/JP2010/063156
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佐藤　数史
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ソニー株式会社
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    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding

Definitions

  • the present invention relates to an image processing apparatus and method, and more particularly to an image processing apparatus and method that realizes parallel or pipelined intra prediction and improves coding efficiency.
  • MPEG2 (ISO / IEC 13818-2) is defined as a general-purpose image encoding system, and is a standard that covers both interlaced scanning images and progressive scanning images, as well as standard resolution images and high-definition images.
  • MPEG2 is currently widely used in a wide range of applications for professional and consumer applications.
  • a code amount (bit rate) of 4 to 8 Mbps is assigned to an interlaced scanned image having a standard resolution of 720 ⁇ 480 pixels.
  • a high resolution interlaced scanned image having 1920 ⁇ 1088 pixels is assigned a code amount (bit rate) of 18 to 22 Mbps.
  • bit rate code amount
  • MPEG2 was mainly intended for high-quality encoding suitable for broadcasting, but it did not support encoding methods with a lower code amount (bit rate) than MPEG1, that is, a higher compression rate. With the widespread use of mobile terminals, the need for such an encoding system is expected to increase in the future, and the MPEG4 encoding system has been standardized accordingly. Regarding the image coding system, the standard was approved as an international standard in December 1998 as ISO / IEC 14496-2.
  • H. The standardization of 26L (ITU-T Q6 / 16 ⁇ VCEG) is in progress.
  • H. 26L is known to achieve higher encoding efficiency than the conventional encoding schemes such as MPEG2 and MPEG4, although a large amount of calculation is required for encoding and decoding.
  • this H. Based on 26L, H. Standardization to achieve higher coding efficiency by incorporating functions that are not supported by 26L is performed as JointJModel of Enhanced-Compression Video Coding.
  • H. H.264 and MPEG-4 Part 10 Advanced Video Coding, hereinafter referred to as H.264 / AVC).
  • H.264 / AV system can raise the operating principle in intra prediction as one of the factors that demonstrate high coding efficiency compared to the conventional MPEG2 system and the like.
  • H.M The intra prediction system defined in the H.264 / AV system will be briefly described.
  • the intra prediction mode for luminance signals will be described.
  • three methods are defined: an intra 4 ⁇ 4 prediction mode, an intra 8 ⁇ 8 prediction mode, and an intra 16 ⁇ 16 prediction mode.
  • This is a mode for determining a block unit, and is set for each macroblock.
  • an intra prediction mode independent of the luminance signal can be set for each macroblock.
  • one prediction mode can be set from nine types of prediction modes for each target block of 4 ⁇ 4 pixels.
  • one prediction mode can be set from nine types of prediction modes for each target block of 8 ⁇ 8 pixels.
  • one prediction mode can be set from four types of prediction modes for a target macroblock of 16 ⁇ 16 pixels.
  • the intra 4 ⁇ 4 prediction mode, the intra 8 ⁇ 8 prediction mode, and the intra 16 ⁇ 16 prediction mode will be referred to as 4 ⁇ 4 pixel intra prediction mode, 8 ⁇ 8 pixel intra prediction mode, and 16 ⁇ , respectively. It is also referred to as 16-pixel intra prediction mode as appropriate.
  • numerals -1 to 25 given to each block represent the bit stream order (processing order on the decoding side) of each block.
  • the macroblock is divided into 4 ⁇ 4 pixels, and DCT of 4 ⁇ 4 pixels is performed. Only in the case of the intra 16 ⁇ 16 prediction mode, as shown in the block “ ⁇ 1”, the DC components of each block are collected to generate a 4 ⁇ 4 matrix. Is given.
  • the direct current of each block is indicated as shown in each block of “16” and “17”.
  • the components are collected to generate a 2 ⁇ 2 matrix, which is further subjected to orthogonal transformation.
  • This one-line process indicates a process from an intra prediction process, an orthogonal transform process, a quantization process, an inverse quantization process, and an inverse orthogonal transform process.
  • Patent Document 1 proposes a method of changing the encoding order and the output order as a compressed image.
  • 2A shows the encoding processing order in the method described in Patent Document 1
  • FIG. 2B shows the output order as a compressed image in the method described in Patent Document 1. Yes.
  • FIG. 2A “0, 1, 2a, 3a” is appended to the first block from the top in order from the left. “2b, 3b, 4a, 5a” are assigned to the blocks in the second row from the top in order from the left. “4b, 5b, 6a, 7a” is attached to the blocks in the third row from the top in order from the left. “6b, 7b, 8, 9” is assigned to each block in the third row from the top in order from the left. In the case of the example of FIG. 2A, blocks with the same numbers and different alphabets may be processed first, that is, blocks that can be processed in parallel.
  • each block in the second row from the top is given “2, 3, 6, 7” in order from the left.
  • Each block in the third row from the top is given “8, 9, 12, 13” in order from the left.
  • Each block in the fourth row from the top is assigned “10, 11, 14, 15” in order from the left.
  • the blocks are encoded in ascending order of the numbers assigned to the blocks A in FIG. 2 and rearranged in the ascending order of the numbers assigned to the blocks B in FIG. And output as a compressed image.
  • FIG. 2A two blocks with the same number and different alphabets (for example, a block with “2a” and a block with “2b”) are available for surrounding blocks. Processing is possible without causing (availability). Thereby, in the encoding process of the method described in Patent Document 1, pipeline processing or parallel processing can be performed.
  • the macroblock size is 16 ⁇ 16 pixels.
  • the macroblock size of 16 ⁇ 16 pixels is not optimal for a large image frame such as UHD (Ultra High Definition: 4000 ⁇ 2000 pixels) that is the target of the next-generation encoding method.
  • Non-Patent Document 1 it is also proposed to expand the macroblock size to a size of 32 ⁇ 32 pixels, for example.
  • Patent Document 1 since the encoding processing order and the output order as a compressed image are different, a buffer for holding encoded data is required.
  • adjacent pixel values that are available in the processing order shown in A of FIG. 2 may be unavailable (Unavailable) in the processing order shown in B of FIG.
  • the present invention has been made in view of such circumstances, and realizes parallel or pipeline processing of intra prediction and improves coding efficiency.
  • the image processing apparatus is an address control means for determining block addresses of a target block to be processed next among blocks constituting a predetermined block of an image based on an order different from the encoding standard. Encoding the target block corresponding to the block address determined by the address control means by performing prediction processing using peripheral pixels of the target block, and encoding by the encoding means Stream output means for outputting the target block as a stream in the order in which they are performed.
  • the address control means sets the upper left block to (0,0), and the blocks in ⁇ can be pipeline processing, parallel processing, or first Assuming that either process can be performed, (0,0), (1,0), ⁇ (2,0), (0,1) ⁇ , ⁇ (3,0), (1, 1) ⁇ , ⁇ (2,1), (0,2) ⁇ , ⁇ (3,1), (1,2) ⁇ , ⁇ (2,2), (0,3) ⁇ , ⁇ (3, Based on the order of 2), (1, 3) ⁇ , (2, 3), (3, 3), the block address of the target block can be determined.
  • the apparatus further comprises peripheral pixel availability determination means for determining whether or not peripheral pixels of the target block are usable using the block address determined by the address control means, and the encoding means includes the peripheral
  • the target block can be encoded by performing prediction processing using the peripheral pixels of the target block in a prediction mode using the peripheral pixels determined to be usable by the pixel availability determination unit.
  • the predetermined block is a macro block of m ⁇ m (m ⁇ 16) pixels, and the blocks constituting the predetermined block are blocks of m / 4 ⁇ m / 4 pixels.
  • the predetermined block is a macro block of m ⁇ m (m ⁇ 32) pixels or a sub-block constituting the macro block, and the block constituting the predetermined block is a block of 16 ⁇ 16 pixels.
  • the image processing method is based on the block addresses of the next block to be processed among the blocks constituting the predetermined block of the image by the image processing apparatus in the order different from the encoding standard.
  • the image processing apparatus is a block that constitutes a predetermined block of an image, and is encoded as a stream after being encoded in an order different from the encoding standard in the predetermined block.
  • Decoding means for decoding the target block to be processed next in the order of the stream, address control means for determining the block address of the target block based on an order different from the encoding standard, and the address control means
  • a prediction unit that predicts the prediction image of the target block corresponding to the block address using peripheral pixels of the target block, a prediction image of the target block predicted by the prediction unit, and a decoding unit that decodes the prediction image Adding means for adding the images of the target block.
  • the address control means sets the upper left block to (0,0), and blocks in ⁇ are pipeline processing, parallel processing, or (0,0), (1,0), ⁇ (2,0), (0,1) ⁇ , ⁇ (3,0), (1 , 1) ⁇ , ⁇ (2,1), (0,2) ⁇ , ⁇ (3,1), (1,2) ⁇ , ⁇ (2,2), (0,3) ⁇ , ⁇ (3 , 2), (1, 3) ⁇ , (2, 3), (3, 3), the block address of the target block can be determined.
  • the apparatus further comprises peripheral pixel availability determination means for determining whether or not peripheral pixels of the target block can be used using the block address determined by the address control means, and the decoding means includes the target block
  • the prediction mode information is also decoded, and the prediction means determines that the prediction image of the target block can be used by the neighboring pixel availability determination means in the prediction mode indicated by the prediction mode information. Prediction can be performed using peripheral pixels of the block.
  • the predetermined block is a macro block of m ⁇ m (m ⁇ 16) pixels, and the blocks constituting the predetermined block are blocks of m / 4 ⁇ m / 4 pixels.
  • the predetermined block is a macro block of m ⁇ m (m ⁇ 32) pixels or a sub-block constituting the macro block, and the block constituting the predetermined block is a block of 16 ⁇ 16 pixels.
  • the image processing apparatus is a block constituting a predetermined block of an image, and is encoded in an order different from the encoding standard in the predetermined block.
  • the target block to be processed next which is output as a subsequent stream, is decoded in the order of the stream, and the block addresses of the target block are determined based on the order different from the encoding standard, and correspond to the determined block address Predicting a predicted image of the target block using peripheral pixels of the target block, and adding the predicted image of the target block and the decoded image of the target block.
  • block addresses of a target block to be processed next among blocks constituting a predetermined block of an image are determined based on an order different from the encoding standard, and determined block addresses
  • the target block corresponding to is subjected to a prediction process using peripheral pixels of the target block, is encoded, and the target block is output as a stream in the encoded order.
  • a block that constitutes a predetermined block of an image is encoded as a stream after being encoded in an order different from the encoding standard in the predetermined block.
  • the target block to be processed is decoded in the order of the stream, the block address of the target block is determined based on the order different from the encoding standard, and the predicted image of the target block corresponding to the determined block address is Prediction is performed using surrounding pixels of the target block. Then, the predicted image of the target block and the decoded image of the target block are added.
  • each of the above-described image processing apparatuses may be an independent apparatus, or may be an internal block constituting one image encoding apparatus or image decoding apparatus.
  • blocks constituting a predetermined block can be encoded. Further, according to the first aspect of the present invention, parallel or pipeline processing of intra prediction can be realized, and encoding efficiency can be improved.
  • blocks constituting a predetermined block can be decoded.
  • parallel or pipeline processing of intra prediction can be realized, and encoding efficiency can be improved.
  • FIG. 3 shows a configuration of an embodiment of an image encoding apparatus as an image processing apparatus to which the present invention is applied.
  • This image encoding device 51 is, for example, H.264. 264 and MPEG-4 Part10 (Advanced Video Coding) (hereinafter referred to as H.264 / AVC) format is used for compression coding.
  • H.264 / AVC Advanced Video Coding
  • the image encoding device 51 includes an A / D conversion unit 61, a screen rearrangement buffer 62, a calculation unit 63, an orthogonal transformation unit 64, a quantization unit 65, a lossless encoding unit 66, a storage buffer 67, An inverse quantization unit 68, an inverse orthogonal transform unit 69, and a calculation unit 70 are included.
  • the image encoding device 51 includes a deblock filter 71, a frame memory 72, a switch 73, an intra prediction unit 74, an address control unit 75, a surrounding pixel availability determination unit 76, a motion prediction / compensation unit 77, and a predicted image selection.
  • a unit 78 and a rate control unit 79 are included.
  • the A / D converter 61 A / D converts the input image, outputs it to the screen rearrangement buffer 62, and stores it.
  • the screen rearrangement buffer 62 rearranges the stored frames in the display order in the order of frames for encoding in accordance with GOP (Group of Picture).
  • the calculation unit 63 subtracts the prediction image from the intra prediction unit 74 or the prediction image from the motion prediction / compensation unit 77 selected by the prediction image selection unit 78 from the image read from the screen rearrangement buffer 62, The difference information is output to the orthogonal transform unit 64.
  • the orthogonal transform unit 64 subjects the difference information from the calculation unit 63 to orthogonal transform such as discrete cosine transform and Karhunen-Loeve transform, and outputs the transform coefficient.
  • the quantization unit 65 quantizes the transform coefficient output from the orthogonal transform unit 64.
  • the quantized transform coefficient that is the output of the quantization unit 65 is input to the lossless encoding unit 66, where lossless encoding such as variable length encoding and arithmetic encoding is performed and compressed.
  • the lossless encoding unit 66 acquires information indicating intra prediction from the intra prediction unit 74 and acquires information indicating inter prediction mode from the motion prediction / compensation unit 77.
  • information indicating intra prediction is hereinafter also referred to as intra prediction mode information.
  • information indicating an information mode indicating inter prediction is hereinafter also referred to as inter prediction mode information.
  • the lossless encoding unit 66 includes an encoding processing unit 81 and a stream output unit 82.
  • the encoding processing unit 81 is an H.264 standard. Encode quantized transform coefficients in a processing order different from the processing order of H.264 / AVC, encode information indicating intra prediction, information indicating inter prediction mode, etc., and part of header information in the compressed image
  • the stream output unit 82 outputs the encoded data as a stream in the same output order as the encoding process order, and stores the data in the storage buffer 67.
  • the processing order described above is the processing order in the case where the prediction image from the intra prediction unit 74 is encoded.
  • H in the case of the prediction image from the motion prediction / compensation unit 77, H.
  • encoding processing and output processing are performed in the order of H.264 / AVC processing.
  • the lossless encoding unit 66 performs lossless encoding processing such as variable length encoding or arithmetic encoding.
  • variable length coding examples include H.264.
  • CAVLC Context-Adaptive Variable Length Coding
  • arithmetic coding examples include CABAC (Context-Adaptive Binary Arithmetic Coding).
  • the accumulation buffer 67 converts the data supplied from the lossless encoding unit 66 to H.264. As a compressed image encoded by the H.264 / AVC format, for example, it is output to a recording device or a transmission path (not shown) in the subsequent stage.
  • the quantized transform coefficient output from the quantization unit 65 is also input to the inverse quantization unit 68, and after inverse quantization, the inverse orthogonal transform unit 69 further performs inverse orthogonal transform.
  • the output subjected to the inverse orthogonal transform is added to the predicted image supplied from the predicted image selection unit 78 by the calculation unit 70, and becomes a locally decoded image.
  • the deblocking filter 71 removes block distortion from the decoded image, and then supplies the deblocking filter 71 to the frame memory 72 for accumulation.
  • the image before the deblocking filter processing by the deblocking filter 71 is also supplied to the frame memory 72 and accumulated.
  • the switch 73 outputs the reference image stored in the frame memory 72 to the motion prediction / compensation unit 77 or the intra prediction unit 74.
  • an I picture, a B picture, and a P picture from the screen rearrangement buffer 62 are supplied to the intra prediction unit 74 as images to be intra predicted (also referred to as intra processing). Further, the B picture and the P picture read from the screen rearrangement buffer 62 are supplied to the motion prediction / compensation unit 77 as an image to be inter predicted (also referred to as inter processing).
  • the intra prediction unit 74 performs intra prediction processing of all candidate intra prediction modes based on the image to be intra predicted read from the screen rearrangement buffer 62 and the reference image supplied from the frame memory 72, and performs prediction. Generate an image.
  • the intra prediction unit 74 supplies the address control unit 75 with information on the next processing number indicating which block is to be processed next in the macro block. In response to this, the intra prediction unit 74 acquires a block address and a control signal for controlling or prohibiting pipeline processing or parallel processing from the address control unit 75. In addition, the intra prediction unit 74 acquires information on the availability of surrounding pixels of the target block to be processed from the surrounding pixel availability determination unit 76.
  • the intra prediction unit 74 performs an intra prediction process in an intra prediction mode using peripheral pixels determined to be usable by the peripheral pixel availability determination unit 76 for a block corresponding to the block address from the address control unit 75. Do. At this time, when a control signal for controlling pipeline processing or parallel processing is received from the address control unit 75, the intra prediction unit 74 performs intra prediction in pipeline processing or parallel processing for those blocks.
  • the intra prediction unit 74 calculates a cost function value for the intra prediction mode in which the predicted image is generated, and selects an intra prediction mode in which the calculated cost function value gives the minimum value as the optimal intra prediction mode.
  • the intra prediction unit 74 supplies the generated predicted image and the cost function value calculated for the corresponding optimal intra prediction mode to the predicted image selection unit 78.
  • the intra prediction unit 74 supplies information indicating the optimal intra prediction mode to the lossless encoding unit 66.
  • the lossless encoding unit 66 encodes this information and uses it as a part of header information in the compressed image.
  • a block address to be processed next is calculated in a processing order different from the H.264 / AVC processing order, and the block address is supplied to the intra prediction unit 74 and the surrounding pixel availability determination unit 76.
  • the address control unit 75 determines whether the target block can be pipelined or parallel processed using the calculated block address.
  • the address control unit 75 supplies a control signal for controlling or prohibiting pipeline processing or parallel processing to the intra prediction unit 74 according to the determination result.
  • the surrounding pixel availability determination unit 76 determines the availability of the surrounding pixels of the target block using the block address from the address control unit 75, and uses the determined surrounding pixel availability information as an intra prediction unit. 74.
  • the motion prediction / compensation unit 77 performs motion prediction / compensation processing for all candidate inter prediction modes. That is, the inter prediction image read from the screen rearrangement buffer 62 and the reference image from the frame memory 72 are supplied to the motion prediction / compensation unit 77 via the switch 73.
  • the motion prediction / compensation unit 77 detects motion vectors of all candidate inter prediction modes based on the inter-processed image and the reference image, performs compensation processing on the reference image based on the motion vector, and obtains the predicted image. Generate.
  • the motion prediction / compensation unit 77 calculates cost function values for all candidate inter prediction modes.
  • the motion prediction / compensation unit 77 determines the prediction mode that gives the minimum value among the calculated cost function values as the optimal inter prediction mode.
  • the motion prediction / compensation unit 77 supplies the prediction image generated in the optimal inter prediction mode and its cost function value to the prediction image selection unit 78.
  • the motion prediction / compensation unit 77 sends information indicating the optimal inter prediction mode (inter prediction mode information) to the lossless encoding unit 66. Output.
  • the lossless encoding unit 66 performs lossless encoding processing such as variable length encoding and arithmetic encoding on the information from the motion prediction / compensation unit 77 and inserts the information into the header portion of the compressed image.
  • the predicted image selection unit 78 determines the optimal prediction mode from the optimal intra prediction mode and the optimal inter prediction mode based on each cost function value output from the intra prediction unit 74 or the motion prediction / compensation unit 77. Then, the predicted image selection unit 78 selects a predicted image in the determined optimal prediction mode and supplies the selected predicted image to the calculation units 63 and 70. At this time, the predicted image selection unit 78 supplies the selection information of the predicted image to the intra prediction unit 74 or the motion prediction / compensation unit 77.
  • the rate control unit 79 controls the rate of the quantization operation of the quantization unit 65 based on the compressed image stored in the storage buffer 67 so that overflow or underflow does not occur.
  • FIG. 4 is a block diagram illustrating a configuration example of the address control unit.
  • the address control unit 75 includes a block address calculation unit 91 and a pipeline / parallel processing control unit 92.
  • the intra prediction unit 74 supplies information on the next processing number to the block address calculation unit 91 for the blocks in the macroblock.
  • This next processing number is, for example, when a macroblock consisting of 16 ⁇ 16 pixels is composed of 16 blocks consisting of 4 ⁇ 4 pixels, the first to 16th number of processes are finished, This is information regarding what number processing is performed next.
  • the block address calculation unit 91 From the processing number from the intra prediction unit 74, the block address calculation unit 91 The block address of the target block to be processed next is calculated and determined in a processing order different from the processing order of H.264 / AVC. The block address calculation unit 91 supplies the determined block address to the intra prediction unit 74, the pipeline / parallel processing control unit 92, and the surrounding pixel availability determination unit 76.
  • the pipeline / parallel processing control unit 92 uses the block address from the block address calculation unit 91 to determine whether the target block is capable of pipeline processing or parallel processing.
  • the pipeline / parallel processing control unit 92 supplies a control signal for controlling or prohibiting the pipeline processing or parallel processing to the intra prediction unit 74 according to the determination result.
  • the surrounding pixel availability determination unit 76 determines the availability of the surrounding pixels of the target block using the block address from the block address calculation unit 91, and stores information indicating the determined availability of the surrounding pixels in the intra block. This is supplied to the prediction unit 74.
  • the intra prediction unit 74 performs intra prediction in an intra prediction mode that uses peripheral pixels determined to be usable by the peripheral pixel availability determination unit 76 for the target block corresponding to the block address from the block address calculation unit 91. Process. At that time, the intra prediction unit 74 performs pipeline processing or parallel processing intra prediction on a plurality of blocks based on a control signal from the pipeline / parallel processing control unit 92 or only one block. Perform intra prediction.
  • the encoded blocks are further output as a stream in the same order as the encoding process.
  • the encoding process is performed in the order of numbers A in FIG. 2, that is, intra prediction, orthogonal transform, quantization, inverse quantization, and inverse orthogonal transform are processed in the order of numbers A in FIG. Is done.
  • ⁇ 2a, 2b ⁇ indicates that either may be processed first.
  • the other process is started, that is, pipeline processing is possible, and parallel processing is also possible.
  • H.264 / AVC encoding process is performed in the order of the numbers assigned to the respective blocks B in FIG.
  • the blocks to which the respective numbers are attached are also referred to as “number” blocks.
  • the encoding and output order of the image encoding device 51 that is, the pipeline processing in the case of the “2a” block and the “2b” block shown in FIG. A timing chart is shown.
  • the orthogonal transformation of the “2a” block is started, and at the same time, “2b” is not affected by the processing of the “2a” block. Intra prediction for this block has been started.
  • Subsequent quantization, inverse quantization, and inverse orthogonal transformation of the “2a” block are also performed without affecting the processing of the “2b” block, and the orthogonal transformation, quantization, and inverse of the “2b” block are performed.
  • the quantization and the inverse orthogonal transform are also performed without being affected by the processing of the “2a” block.
  • the encoding and output order of the image encoding device 51 that is, the parallel processing timing chart in the case of the “2a” block and the “2b” block shown in FIG. It is shown.
  • the intra prediction of the block “2b” is started simultaneously with the intra prediction of the block “2a”.
  • Subsequent orthogonal transformation, quantization, inverse quantization, and inverse orthogonal transformation of the “2a” block are performed simultaneously with the orthogonal transformation, quantization, inverse quantization, and inverse orthogonal transformation of the “2b” block, respectively. It has been broken.
  • pipeline processing as shown in FIG. 5B and parallel processing shown in FIG. 5C are performed. Is possible.
  • the order of encoding processing is the order of numbers assigned to A in FIG. 2, but the order of output to the stream is assigned to B in FIG. In numerical order. Therefore, a buffer for changing the order (for reordering) was necessary.
  • the image encoding device 51 since the encoding order and the output order are the same, it is not necessary to provide a buffer between the encoding processing unit 81 and the stream output unit 82.
  • each block is given a number indicating the coding order, and the number in parentheses attached next to the number represents the output order of the proposal described in Patent Document 1. ing.
  • the output order is the number in parentheses, the output order of the block “3b” is third, and the output order of the block “2a” is fourth, so the block “3b” Instead, the “2a” block is output later.
  • the “6a” block is output after the “7b” block.
  • the decoding order on the decoding side is also the same, and the upper right periphery for the “3b” block and the “7b” block
  • the pixel value can be processed as available. That is, the number of candidate intra prediction modes increases.
  • step S11 the A / D converter 61 performs A / D conversion on the input image.
  • step S12 the screen rearrangement buffer 62 stores the image supplied from the A / D conversion unit 61, and rearranges the picture from the display order to the encoding order.
  • step S13 the calculation unit 63 calculates the difference between the image rearranged in step S12 and the predicted image.
  • the predicted image is supplied from the motion prediction / compensation unit 77 in the case of inter prediction and from the intra prediction unit 74 in the case of intra prediction to the calculation unit 63 via the prediction image selection unit 78.
  • ⁇ Difference data has a smaller data volume than the original image data. Therefore, the data amount can be compressed as compared with the case where the image is encoded as it is.
  • step S14 the orthogonal transformation unit 64 orthogonally transforms the difference information supplied from the calculation unit 63. Specifically, orthogonal transformation such as discrete cosine transformation and Karhunen-Loeve transformation is performed, and transformation coefficients are output.
  • step S15 the quantization unit 65 quantizes the transform coefficient. At the time of this quantization, the rate is controlled as described in the process of step S25 described later.
  • step S ⁇ b> 16 the inverse quantization unit 68 inversely quantizes the transform coefficient quantized by the quantization unit 65 with characteristics corresponding to the characteristics of the quantization unit 65.
  • step S ⁇ b> 17 the inverse orthogonal transform unit 69 performs inverse orthogonal transform on the transform coefficient inversely quantized by the inverse quantization unit 68 with characteristics corresponding to the characteristics of the orthogonal transform unit 64.
  • step S ⁇ b> 18 the calculation unit 70 adds the predicted image input via the predicted image selection unit 78 to the locally decoded difference information, and outputs the locally decoded image (input to the calculation unit 63. Corresponding image).
  • step S ⁇ b> 19 the deblock filter 71 filters the image output from the calculation unit 70. Thereby, block distortion is removed.
  • step S20 the frame memory 72 stores the filtered image. Note that an image that has not been filtered by the deblocking filter 71 is also supplied to the frame memory 72 from the computing unit 70 and stored therein.
  • step S21 the intra prediction unit 74 and the motion prediction / compensation unit 77 each perform image prediction processing. That is, in step S21, the intra prediction unit 74 performs an intra prediction process in the intra prediction mode. The motion prediction / compensation unit 77 performs inter prediction mode motion prediction / compensation processing.
  • step S21 The details of the prediction process in step S21 will be described later with reference to FIG. 8.
  • prediction processes in all candidate prediction modes are performed, and cost functions in all candidate prediction modes are obtained. Each value is calculated. Then, based on the calculated cost function value, the optimal intra prediction mode is selected, and the predicted image generated by the intra prediction in the optimal intra prediction mode and its cost function value are supplied to the predicted image selection unit 78.
  • the optimal inter prediction mode is determined from the inter prediction modes based on the calculated cost function value, and the predicted image generated in the optimal inter prediction mode and its cost function value are sent to the predicted image selection unit 78. Supplied.
  • step S ⁇ b> 22 the predicted image selection unit 78 optimizes one of the optimal intra prediction mode and the optimal inter prediction mode based on the cost function values output from the intra prediction unit 74 and the motion prediction / compensation unit 77. Determine the prediction mode. Then, the predicted image selection unit 78 selects the predicted image in the determined optimal prediction mode and supplies it to the calculation units 63 and 70. As described above, this predicted image is used for the calculations in steps S13 and S18.
  • the prediction image selection information is supplied to the intra prediction unit 74 or the motion prediction / compensation unit 77.
  • the intra prediction unit 74 supplies information indicating the optimal intra prediction mode (that is, intra prediction mode information) to the lossless encoding unit 66.
  • the motion prediction / compensation unit 77 sends information indicating the optimal inter prediction mode and, if necessary, information corresponding to the optimal inter prediction mode to the lossless encoding unit 66. Output.
  • Information according to the optimal inter prediction mode includes motion vector information, flag information, reference frame information, and the like. That is, when a prediction image in the inter prediction mode is selected as the optimal inter prediction mode, the motion prediction / compensation unit 77 outputs the inter prediction mode information, motion vector information, and reference frame information to the lossless encoding unit 66. .
  • step S23 the encoding processing unit 81 encodes the quantized transform coefficient output from the quantization unit 65. That is, the difference image is subjected to lossless encoding such as variable length encoding and arithmetic encoding, and is compressed.
  • the intra prediction mode information from the intra prediction unit 74 or the information corresponding to the optimal inter prediction mode from the motion prediction / compensation unit 77 input to the encoding processing unit 81 in step S22 described above is also encoded. And added to the header information.
  • the data encoded by the encoding processing unit 81 is output as a stream to the accumulation buffer 67 by the stream output unit 82 in the same output order as the encoding processing order.
  • step S24 the accumulation buffer 67 accumulates the difference image as a compressed image.
  • the compressed image stored in the storage buffer 67 is appropriately read and transmitted to the decoding side via the transmission path.
  • step S25 the rate control unit 79 controls the quantization operation rate of the quantization unit 65 based on the compressed image stored in the storage buffer 67 so that overflow or underflow does not occur.
  • the decoded image to be referred to is read from the frame memory 72, and the intra prediction unit 74 via the switch 73. To be supplied.
  • the intra prediction unit 74 supplies the address control unit 75 with information on the next processing number indicating which block is to be processed next in the macro block.
  • step S31 the address control unit 75 and the surrounding pixel availability determination unit 76 perform preprocessing for intra prediction. Details of the intra prediction preprocessing in step S31 will be described later with reference to FIG.
  • the block address of the next block to be processed corresponding to the processing number is determined in the processing order shown in A of FIG.
  • the determined block address is used to determine whether or not the target block can be pipelined or parallel processed and the availability of the peripheral pixels of the target block.
  • a block address of a block to be processed next, a control signal for controlling or prohibiting pipeline processing or parallel processing, and information indicating availability of surrounding pixels are supplied to the intra prediction unit 74.
  • step S32 the intra prediction unit 74 performs intra prediction on the pixels of the block to be processed in all candidate intra prediction modes using the supplied image. Note that pixels that have not been deblocked filtered by the deblocking filter 71 are used as decoded pixels that are referred to.
  • intra prediction is performed in all candidate intra prediction modes.
  • the intra prediction unit 74 uses the peripheral pixels determined to be usable by the peripheral pixel availability determination unit 76 for the target block to which the block address determined by the address control unit 75 corresponds.
  • Intra prediction processing is performed in the prediction mode.
  • the intra prediction unit 74 when receiving a control signal for controlling pipeline processing or parallel processing from the address control unit 75, the intra prediction unit 74 performs intra prediction on the blocks in the pipeline processing or parallel processing.
  • cost function values are calculated for all candidate intra prediction modes, and the optimal intra prediction mode is determined based on the calculated cost function values.
  • the generated predicted image and the cost function value of the optimal intra prediction mode are supplied to the predicted image selection unit 78.
  • the processing target image supplied from the screen rearrangement buffer 62 is an image to be inter-processed
  • the referenced image is read from the frame memory 72 and supplied to the motion prediction / compensation unit 77 via the switch 73.
  • the motion prediction / compensation unit 77 performs an inter motion prediction process. That is, the motion prediction / compensation unit 77 refers to the image supplied from the frame memory 72 and performs motion prediction processing for all candidate inter prediction modes.
  • step S33 Details of the inter motion prediction process in step S33 will be described later with reference to FIG. 22.
  • the motion prediction process is performed in all candidate inter prediction modes, and all candidate inter prediction modes are set.
  • a cost function value is calculated.
  • step S34 the motion prediction / compensation unit 77 compares the cost function value for the inter prediction mode calculated in step S33, and determines the prediction mode that gives the minimum value as the optimal inter prediction mode. Then, the motion prediction / compensation unit 77 supplies the predicted image generated in the optimal inter prediction mode and its cost function value to the predicted image selection unit 78.
  • the intra prediction mode for luminance signals will be described.
  • three methods are defined: an intra 4 ⁇ 4 prediction mode, an intra 8 ⁇ 8 prediction mode, and an intra 16 ⁇ 16 prediction mode.
  • This is a mode for determining a block unit, and is set for each macroblock.
  • an intra prediction mode independent of the luminance signal can be set for each macroblock.
  • one prediction mode can be set from nine types of prediction modes for each target block of 4 ⁇ 4 pixels.
  • one prediction mode can be set from nine types of prediction modes for each target block of 8 ⁇ 8 pixels.
  • one prediction mode can be set from four types of prediction modes for a target macroblock of 16 ⁇ 16 pixels.
  • the intra 4 ⁇ 4 prediction mode, the intra 8 ⁇ 8 prediction mode, and the intra 16 ⁇ 16 prediction mode will be referred to as 4 ⁇ 4 pixel intra prediction mode, 8 ⁇ 8 pixel intra prediction mode, and 16 ⁇ , respectively. It is also referred to as 16-pixel intra prediction mode as appropriate.
  • FIG. 9 and FIG. 10 are diagrams showing nine types of luminance signal 4 ⁇ 4 pixel intra prediction modes (Intra — 4 ⁇ 4_pred_mode). Each of the eight types of modes other than mode 2 indicating average value (DC) prediction corresponds to the directions indicated by the numbers 0, 1, 3 to 8 in FIG.
  • pixels a to p represent pixels of a target block to be intra-processed
  • pixel values A to M represent pixel values of pixels belonging to adjacent blocks. That is, the pixels a to p are images to be processed that are read from the screen rearrangement buffer 62, and the pixel values A to M are pixel values of a decoded image that is read from the frame memory 72 and referred to. It is.
  • the prediction pixel values of the pixels a to p are generated as follows using the pixel values A to M of the pixels belonging to the adjacent blocks.
  • the pixel value “available” indicates that the pixel value can be used without any reason such as being at the end of the image frame or not yet encoded.
  • the pixel value “unavailable” indicates that the pixel value is not usable because it is at the end of the image frame or has not been encoded yet.
  • Mode 0 is the Vertical Prediction mode, and is applied only when the pixel values A to D are “available”.
  • the predicted pixel values of the pixels a to p are generated as in the following formula (1).
  • Mode 1 is a horizontal prediction mode and is applied only when the pixel values I to L are “available”.
  • the predicted pixel values of the pixels a to p are generated as in the following Expression (2).
  • Predicted pixel value of pixels a, b, c, d I
  • Predicted pixel value of pixels e, f, g, h J
  • Predicted pixel value of pixels i, j, k, l K
  • Predicted pixel value of pixels m, n, o, p L (2)
  • Mode 2 is a DC Prediction mode, and when the pixel values A, B, C, D, I, J, K, and L are all “available”, the predicted pixel value is generated as shown in Expression (3). (A + B + C + D + I + J + K + L + 4) >> 3 (3)
  • Mode 3 is a Diagonal_Down_Left Prediction mode, and is applied only when the pixel values A, B, C, D, I, J, K, L, and M are “available”. In this case, the predicted pixel values of the pixels a to p are generated as in the following Expression (6).
  • Mode 4 is a Diagonal_Down_Right Prediction mode, and is applied only when the pixel values A, B, C, D, I, J, K, L, and M are “available”. In this case, the predicted pixel values of the pixels a to p are generated as in the following Expression (7).
  • Mode 5 is a Diagonal_Vertical_Right Prediction mode, and is applied only when the pixel values A, B, C, D, I, J, K, L, and M are “available”. In this case, the predicted pixel values of the pixels a to p are generated as in the following Expression (8).
  • Mode 6 is a Horizontal_Down Prediction mode, and is applied only when the pixel values A, B, C, D, I, J, K, L, and M are “available”.
  • the predicted pixel values of the pixels a to p are generated as in the following Expression (9).
  • Mode 7 is Vertical_Left Prediction mode, and is applied only when the pixel values A, B, C, D, I, J, K, L, and M are “available”.
  • the predicted pixel values of the pixels a to p are generated as in the following Expression (10).
  • Mode 8 is a Horizontal_Up Prediction mode, and is applied only when the pixel values A, B, C, D, I, J, K, L, and M are “available”. In this case, the predicted pixel values of the pixels a to p are generated as in the following Expression (11).
  • a 4 ⁇ 4 pixel intra prediction mode (Intra — 4 ⁇ 4_pred_mode) encoding method for luminance signals will be described with reference to FIG.
  • a target block C that is 4 ⁇ 4 pixels and is an encoding target is illustrated, and a block A and a block B that are 4 ⁇ 4 pixels adjacent to the target block C are illustrated.
  • Intra_4x4_pred_mode in the target block C and Intra_4x4_pred_mode in the block A and the block B are highly correlated.
  • Intra_4x4_pred_mode in the block A and the block B is set as Intra_4x4_pred_modeA and Intra_4x4_pred_modeB, respectively, and MostProbableMode is defined as the following equation (12).
  • MostProbableMode Min (Intra_4x4_pred_modeA, Intra_4x4_pred_modeB) (12)
  • MostProbableMode the one to which a smaller mode_number is assigned is referred to as MostProbableMode.
  • prev_intra4x4_pred_mode_flag [luma4x4BlkIdx]
  • rem_intra4x4_pred_mode [luma4x4BlkIdx]
  • Intra_4x4_pred_mode and Intra4x4PredMode [luma4x4BlkIdx] for the target block C can be obtained.
  • FIG. 14 and FIG. 15 are diagrams illustrating nine types of luminance signal 8 ⁇ 8 pixel intra prediction modes (Intra — 8 ⁇ 8_pred_mode).
  • the pixel value in the target 8 ⁇ 8 block is p [x, y] (0 ⁇ x ⁇ 7; 0 ⁇ y ⁇ 7), and the pixel value of the adjacent block is p [-1, -1],. [-1,15], p [-1,0], ..., [p-1,7].
  • a low-pass filtering process is performed on adjacent pixels prior to generating a prediction value.
  • the pixel values before the low-pass filtering process are p [-1, -1], ..., p [-1,15], p [-1,0], ... p [-1,7], and after the process Are represented as p ′ [ ⁇ 1, ⁇ 1],..., P ′ [ ⁇ 1,15], p ′ [ ⁇ 1,0],... P ′ [ ⁇ 1,7].
  • p ′ [0, -1] is calculated as in the following equation (14) when p [-1, -1] is “available”, and when “not available” Is calculated as in the following equation (15).
  • p '[0, -1] (p [-1, -1] + 2 * p [0, -1] + p [1, -1] + 2) >> 2
  • p '[0, -1] (3 * p [0, -1] + p [1, -1] + 2) >> 2 ...
  • p '[x, -1] (p [x-1, -1] + 2 * p [x, -1] + p [x + 1, -1] + 2) >> 2 ...
  • p '[x, -1] (p [x-1, -1] + 2 * p [x, -1] + p [x + 1, -1] + 2) >> 2
  • p '[15, -1] (p [14, -1] + 3 * p [15, -1] + 2) >> 2 ... (17)
  • p '[-1, -1] is calculated as follows when p [-1, -1] is "available”. That is, p ′ [ ⁇ 1, ⁇ 1] is calculated as in Expression (18) when both p [0, ⁇ 1] and p [ ⁇ 1,0] are available, and p [ -1,0] is “unavailable”, it is calculated as in equation (19). Further, p ′ [ ⁇ 1, ⁇ 1] is calculated as in Expression (20) when p [0, ⁇ 1] is “unavailable”.
  • p '[-1, -1] (p [0, -1] + 2 * p [-1, -1] + p [-1,0] + 2) >> 2 ...
  • p '[-1,0] (p [-1, -1] + 2 * p [-1,0] + p [-1,1] + 2) >> 2 ...
  • p '[-1,0] (3 * p [-1,0] + p [-1,1] + 2) >> 2 (22)
  • p [-1, y] (p [-1, y-1] + 2 * p [-1, y] + p [-1, y + 1] + 2) >> 2
  • p '[-1,7] (p [-1,6] + 3 * p [-1,7] + 2) >> 2 ... (24)
  • the prediction value in each intra prediction mode shown in FIG. 14 and FIG. 15 is generated as follows using p ′ calculated in this way.
  • the predicted value pred8x8 L [x, y] is generated as in the following Expression (25).
  • pred8x8 L [x, y] (p '[14, -1] + 3 * p [15, -1] + 2) >> 2 ...
  • red8x8 L [x, y] (p '[x + y, -1] + 2 * p' [x + y + 1, -1] + p '[x + y + 2, -1] + 2) >> 2 ... (32)
  • pred8x8 L [x, y] (p '[x + (y >> 1),-1] + p' [x + (y >> 1) + 1, -1] + 1) >> 1 ...
  • the predicted pixel value is generated as in the following Expression (49) ′.
  • FIGS. 16 and 17 are diagrams illustrating 16 ⁇ 16 pixel intra prediction modes (Intra — 16 ⁇ 16_pred_mode) of four types of luminance signals.
  • the predicted pixel value Pred (x, y) of each pixel of the target macroblock A is generated as in the following equation (51).
  • the predicted pixel value Pred (x, y) of each pixel of the target macroblock A is generated as in the following equation (52).
  • the predicted pixel value Pred (x, y) of each pixel is generated as in the following equation (53).
  • the predicted pixel value Pred (x, y) of each pixel of the target macroblock A is generated as in the following Expression (56).
  • FIG. 19 is a diagram illustrating four types of color difference signal intra prediction modes (Intra_chroma_pred_mode).
  • the color difference signal intra prediction mode can be set independently of the luminance signal intra prediction mode.
  • the intra prediction mode for the color difference signal is in accordance with the 16 ⁇ 16 pixel intra prediction mode of the luminance signal described above.
  • the 16 ⁇ 16 pixel intra prediction mode of the luminance signal is intended for a block of 16 ⁇ 16 pixels
  • the intra prediction mode for the color difference signal is intended for a block of 8 ⁇ 8 pixels.
  • the mode numbers do not correspond to each other.
  • pixel values of pixels adjacent to the target macroblock A to be intra-processed 8 ⁇ 8 pixels in the case of a color difference signal
  • the predicted pixel value Pred (x, y) of each pixel is generated as in the following Expression (57).
  • the predicted pixel value Pred (x, y) of each pixel of the target macroblock A is generated as in the following equation (60).
  • the predicted pixel value Pred (x, y) of each pixel of the target macroblock A is generated as in the following equation (61).
  • the predicted pixel value Pred (x, y) of each pixel of the target macroblock A is generated as in the following Expression (62).
  • the luminance signal intra prediction modes include nine types of 4 ⁇ 4 pixel and 8 ⁇ 8 pixel block units, and four types of 16 ⁇ 16 pixel macroblock unit prediction modes. This block unit mode is set for each macroblock unit.
  • the color difference signal intra prediction modes include four types of prediction modes in units of 8 ⁇ 8 pixel blocks. This color difference signal intra prediction mode can be set independently of the luminance signal intra prediction mode.
  • the 4 ⁇ 4 pixel intra prediction mode (intra 4 ⁇ 4 prediction mode) and the 8 ⁇ 8 pixel intra prediction mode (intra 8 ⁇ 8 prediction mode) of the luminance signal are 4 ⁇ 4 pixels and 8 ⁇ 8 pixels.
  • One intra prediction mode is set for each block of luminance signals.
  • 16 ⁇ 16 pixel intra prediction mode for luminance signals (intra 16 ⁇ 16 prediction mode) and the intra prediction mode for color difference signals one prediction mode is set for one macroblock.
  • Prediction mode 2 is average value prediction.
  • the block address calculation unit 91 is supplied with information of the next processing number indicating which block is the next to be processed in the macro block from the intra prediction unit 74.
  • step S41 the block address calculation unit 91 calculates the block address of the target block in the macroblock from the next processing number from the intra prediction unit 74 according to the processing order shown in FIG.
  • the determined block address is supplied to the intra prediction unit 74, the pipeline / parallel processing control unit 92, and the surrounding pixel availability determination unit 76.
  • step S42 the surrounding pixel availability determination unit 76 uses the block address from the address control unit 75 to determine the availability of the surrounding pixel of the target block and determines it.
  • the surrounding pixel availability determination unit 76 supplies information indicating that the surrounding pixels of the target block can be used to the intra prediction unit 74 when the surrounding pixels of the target block are available. In addition, when the surrounding pixels of the target block are unusable, the surrounding pixel availability determination unit 76 supplies information indicating that the surrounding pixels of the target block cannot be used to the intra prediction unit 74.
  • step S43 the pipeline / parallel processing control unit 92 uses the block address from the block address calculation unit 91 to determine whether the target block is capable of pipeline processing or parallel processing.
  • the pipeline / parallel processing control unit 92 for example, when the target block is capable of pipeline processing or parallel processing, such as the “2a” block and the “2b” block in FIG.
  • a control signal for controlling line processing or parallel processing is supplied to the intra prediction unit 74.
  • pipeline / parallel processing control unit 92 for example, when the target block cannot perform pipeline processing or parallel processing, such as the “1” block or the “8” block in FIG. A control signal for prohibiting pipeline processing or parallel processing is supplied to the intra prediction unit 74.
  • This intra prediction process is the intra prediction process in step S32 of FIG. 8, and in the example of FIG. 21, a case of a luminance signal will be described as an example. Moreover, this intra prediction process is a process performed for every object block. That is, when a control signal for controlling pipeline processing or parallel processing is supplied from the pipeline / parallel processing control unit 92 to the intra prediction unit 74 by the preprocessing described above with reference to FIG. , Pipeline processing or parallel processing.
  • step S52 the intra prediction unit 74 selects one prediction mode.
  • the intra 4 ⁇ 4 prediction mode as described above with reference to FIG. 9, there are nine types of prediction modes, from which one prediction mode is selected.
  • the intra prediction unit 74 refers to the information indicating the availability of the peripheral pixels of the target block supplied from the peripheral pixel availability determination unit 76, and the selected prediction mode is the peripheral of the target block. It is determined whether or not the pixel is in an available mode.
  • step S ⁇ b> 54 the intra prediction unit 74 refers to the decoded adjacent image read from the frame memory 72 and performs intra prediction in the selected prediction mode for the pixels of the target block. Note that pixels that have not been deblocked filtered by the deblocking filter 71 are used as decoded pixels that are referred to.
  • the intra prediction unit 74 calculates a cost function value corresponding to the selected prediction mode.
  • the cost function value is determined based on a method of either High Complexity mode or Low Complexity mode. These modes are H.264. It is defined by JM (Joint Model) which is reference software in the H.264 / AVC format.
  • the encoding process is temporarily performed for all candidate prediction modes as the process in step S54. Then, the cost function value represented by the following equation (63) is calculated for each prediction mode, and the prediction mode that gives the minimum value is selected as the optimum prediction mode.
  • D a difference (distortion) between the original image and the decoded image
  • R a generated code amount including up to the orthogonal transform coefficient
  • ⁇ a Lagrange multiplier given as a function of the quantization parameter QP.
  • step S41 generation of predicted images and header bits such as motion vector information, prediction mode information, and flag information are calculated for all candidate prediction modes. The Then, the cost function value represented by the following equation (64) is calculated for each prediction mode, and the prediction mode that gives the minimum value is selected as the optimal prediction mode.
  • Cost (Mode) D + QPtoQuant (QP) ⁇ Header_Bit (64)
  • D is a difference (distortion) between the original image and the decoded image
  • Header_Bit is a header bit for the prediction mode
  • QPtoQuant is a function given as a function of the quantization parameter QP.
  • SAD Sud Absolute Difference
  • step S56 the intra prediction unit 74 determines whether or not the calculated cost function value is minimum. If it is determined that the cost function value is minimum, the intra prediction unit 74 replaces the optimal prediction mode with the selected prediction mode in step S57. Thereafter, the process proceeds to step S58. On the other hand, if it is determined that the calculated cost function value is not the smallest among the calculated values, the process of step S57 is skipped, and the process proceeds to step S58.
  • step S53 if it is determined in step S53 that the selected prediction mode is not a mode in which peripheral pixels of the target block are usable, the process skips steps S54 to S57 and proceeds to step S58.
  • step S58 the intra prediction unit 74 determines whether or not the processes for all nine types of prediction modes have been completed. If it is determined that the processes for all the prediction modes have been completed, the intra prediction process is performed. finish.
  • step S58 If it is determined in step S58 that the processing for all prediction modes has not been completed yet, the processing returns to step S52, and the subsequent processing is repeated.
  • the 4 ⁇ 4 pixel intra prediction mode has been described as an example, but this intra prediction process includes 4 ⁇ 4 pixel, 8 ⁇ 8 pixel, and 16 ⁇ 16 pixel intra predictions. This is processing performed for the mode. That is, in practice, the processing of FIG. 21 is separately performed for each of the 8 ⁇ 8 pixel and 16 ⁇ 16 pixel intra prediction modes, and the optimum intra prediction mode is further selected from the optimum prediction modes (best_mode) obtained. Is determined.
  • the predicted image of the determined optimal intra prediction mode and its cost function value are supplied to the predicted image selection unit 78.
  • step S61 the motion prediction / compensation unit 77 determines a motion vector and a reference image for each of eight types of inter prediction modes including 16 ⁇ 16 pixels to 4 ⁇ 4 pixels. That is, a motion vector and a reference image are determined for each block to be processed in each inter prediction mode.
  • step S62 the motion prediction / compensation unit 77 performs motion prediction on the reference image based on the motion vector determined in step S61 for each of the eight types of inter prediction modes including 16 ⁇ 16 pixels to 4 ⁇ 4 pixels. Perform compensation processing. By this motion prediction and compensation processing, a prediction image in each inter prediction mode is generated.
  • step S63 the motion prediction / compensation unit 77 adds motion vector information for adding to the compressed image the motion vectors determined for each of the eight types of inter prediction modes including 16 ⁇ 16 pixels to 4 ⁇ 4 pixels. Is generated. At this time, for example, a method of generating predicted motion vector information of a target block to be encoded by a median operation using already-encoded motion vector information of an adjacent block is used.
  • the generated motion vector information is also used when calculating the cost function value in the next step S64.
  • the prediction mode information and reference It is output to the lossless encoding unit 66 together with the frame information.
  • step S64 the motion prediction / compensation unit 77 performs the cost function represented by the above equation (63) or equation (64) for each of the eight types of inter prediction modes including 16 ⁇ 16 pixels to 4 ⁇ 4 pixels. Calculate the value.
  • the cost function value calculated here is used when determining the optimal inter prediction mode in step S34 of FIG. 8 described above.
  • the encoded compressed image is transmitted via a predetermined transmission path and decoded by an image decoding device.
  • FIG. 23 shows a configuration of an embodiment of an image decoding apparatus as an image processing apparatus to which the present invention is applied.
  • the image decoding apparatus 101 includes an accumulation buffer 111, a lossless decoding unit 112, an inverse quantization unit 113, an inverse orthogonal transform unit 114, a calculation unit 115, a deblock filter 116, a screen rearrangement buffer 117, and a D / A conversion unit 118. It is configured to include.
  • the image decoding apparatus 101 includes a frame memory 119, a switch 120, an intra prediction unit 121, an address control unit 122, a neighboring pixel availability determination unit 123, a motion prediction / compensation unit 124, and a switch 125. .
  • the accumulation buffer 111 accumulates the transmitted compressed image.
  • the lossless decoding unit 112 decodes the information supplied from the accumulation buffer 111 and encoded by the lossless encoding unit 66 in FIG. 3 by a method corresponding to the encoding method of the lossless encoding unit 66.
  • the lossless decoding unit 112 includes a stream input unit 131 and a decoding processing unit 132.
  • the stream input unit 131 inputs the compressed image from the accumulation buffer 111 and outputs the data in the stream order (that is, the order shown in A of FIG. 2) to the decoding processing unit 132.
  • the decoding processing unit 132 decodes the data from the stream input unit 131 in the order of the input streams.
  • the inverse quantization unit 113 inversely quantizes the image decoded by the lossless decoding unit 112 by a method corresponding to the quantization method of the quantization unit 65 of FIG.
  • the inverse orthogonal transform unit 114 performs inverse orthogonal transform on the output of the inverse quantization unit 113 by a method corresponding to the orthogonal transform method of the orthogonal transform unit 64 in FIG.
  • the output subjected to inverse orthogonal transform is added to the prediction image supplied from the switch 125 by the arithmetic unit 115 and decoded.
  • the deblocking filter 116 removes block distortion of the decoded image, and then supplies the frame to the frame memory 119 for storage and outputs it to the screen rearrangement buffer 117.
  • the screen rearrangement buffer 117 rearranges images. That is, the order of frames rearranged for the encoding order by the screen rearrangement buffer 62 in FIG. 3 is rearranged in the original display order.
  • the D / A conversion unit 118 performs D / A conversion on the image supplied from the screen rearrangement buffer 117, and outputs and displays the image on a display (not shown).
  • the switch 120 reads an image to be inter-processed and a reference image from the frame memory 119 and outputs them to the motion prediction / compensation unit 124, and also reads an image used for intra prediction from the frame memory 119 and sends it to the intra prediction unit 121. Supply.
  • Information indicating the intra prediction mode obtained by decoding the header information is supplied from the lossless decoding unit 112 to the intra prediction unit 121.
  • the intra prediction unit 121 supplies the address control unit 122 with information on the next processing number indicating which block is to be processed next in the macroblock.
  • the intra prediction unit 121 acquires a block address and a control signal for controlling or prohibiting pipeline processing or parallel processing from the address control unit 122.
  • the intra prediction unit 121 acquires information on the availability of surrounding pixels of the target block to be processed from the surrounding pixel availability determination unit 123.
  • the intra prediction unit 121 is a peripheral pixel that is determined to be usable by the peripheral pixel availability determination unit 123 in the intra prediction mode from the lossless decoding unit 112 for the block corresponding to the block address from the address control unit 122. Is used for intra prediction. At this time, when a control signal for controlling pipeline processing or parallel processing is received from the address control unit 122, the intra prediction unit 121 performs intra prediction in pipeline processing or parallel processing for those blocks.
  • the prediction image generated by the intra prediction by the intra prediction unit 121 is output to the switch 125.
  • the address control unit 122 When the address control unit 122 obtains the processing number information from the intra prediction unit 121, the address control unit 122 calculates a block address to be processed next in the same processing order as the address control unit 75 in FIG. Then, the address control unit 122 supplies the calculated block address to the intra prediction unit 121 and the surrounding pixel availability determination unit 123.
  • the address control unit 122 determines whether the target block is capable of pipeline processing or parallel processing using the calculated block address.
  • the address control unit 122 supplies a control signal for controlling or prohibiting pipeline processing or parallel processing to the intra prediction unit 121 according to the determination result.
  • the surrounding pixel availability determination unit 123 determines the availability of the surrounding pixels of the target block using the block address from the address control unit 122, and uses the determined surrounding pixel availability information as the intra prediction unit. 121 is supplied.
  • the motion prediction / compensation unit 124 is supplied with information (prediction mode information, motion vector information, reference frame information) obtained by decoding the header information from the lossless decoding unit 112.
  • information indicating the inter prediction mode is supplied, the motion prediction / compensation unit 124 performs motion prediction and compensation processing on the image based on the motion vector information and the reference frame information, and generates a predicted image.
  • the motion prediction / compensation unit 124 outputs the prediction image generated in the inter prediction mode to the switch 125.
  • the switch 125 selects the prediction image generated by the motion prediction / compensation unit 124 or the intra prediction unit 121 and supplies the selected prediction image to the calculation unit 115.
  • intra prediction processing is performed for all intra prediction modes for prediction mode determination based on a cost function.
  • the intra prediction process is performed only based on the information of the intra prediction mode that is encoded and transmitted.
  • FIG. 24 is a block diagram illustrating a configuration example of the address control unit.
  • the address control unit 122 includes a block address calculation unit 141 and a pipeline / parallel processing control unit 142.
  • the intra prediction unit 121 supplies information on the next processing number to the block address calculation unit 141 for the blocks in the macroblock, similarly to the intra prediction unit 75 in FIG.
  • the block address calculation unit 141 performs basically the same processing as the block address calculation unit 91 in FIG. That is, the block address calculation unit 141 uses the processing number from the intra prediction unit 121 to calculate the H.264 address. The block address of the target block to be processed next is calculated and determined in a processing order different from the processing order of H.264 / AVC. The block address calculation unit 141 supplies the determined block address to the intra prediction unit 121, the pipeline / parallel processing control unit 142, and the surrounding pixel availability determination unit 123.
  • the pipeline / parallel processing control unit 142 uses the block address from the block address calculation unit 141 to determine whether the target block is capable of pipeline processing or parallel processing.
  • the pipeline / parallel processing control unit 142 supplies a control signal for controlling or prohibiting the pipeline processing or parallel processing to the intra prediction unit 121 according to the determination result.
  • the surrounding pixel availability determination unit 123 performs basically the same processing as the surrounding pixel availability determination unit 123 of FIG. That is, the surrounding pixel availability determination unit 123 determines the availability of the surrounding pixels of the target block using the block address from the address control unit 122, and shows information indicating the availability of the determined surrounding pixels. This is supplied to the intra prediction unit 121.
  • the intra prediction unit 121 performs an intra prediction process on the target block corresponding to the block address from the block address calculation unit 141 as follows. That is, the intra prediction unit 121 performs the intra prediction process using the peripheral pixels determined to be usable by the peripheral pixel availability determination unit 123 in the intra prediction mode from the lossless decoding unit 112. At that time, the intra prediction unit 121 performs intra prediction of pipeline processing or parallel processing for a plurality of blocks based on a control signal from the pipeline / parallel processing control unit 142, or intra prediction with only one block. I do.
  • step S131 the storage buffer 111 stores the transmitted image.
  • the stream input unit 131 inputs the compressed image from the accumulation buffer 111 and outputs the data in the order of the stream to the decoding processing unit 132.
  • step S132 the decoding processing unit 132 decodes the compressed image supplied from the stream input unit 131. That is, the I picture, P picture, and B picture encoded by the lossless encoding unit 66 in FIG. 3 are decoded.
  • motion vector information reference frame information
  • prediction mode information information indicating intra prediction mode or inter prediction mode
  • flag information and the like are also decoded.
  • the prediction mode information is intra prediction mode information
  • the prediction mode information is supplied to the intra prediction unit 121.
  • the prediction mode information is inter prediction mode information
  • motion vector information and reference frame information corresponding to the prediction mode information are supplied to the motion prediction / compensation unit 124.
  • step S133 the inverse quantization unit 113 inversely quantizes the transform coefficient decoded by the lossless decoding unit 112 with characteristics corresponding to the characteristics of the quantization unit 65 in FIG.
  • step S134 the inverse orthogonal transform unit 114 performs inverse orthogonal transform on the transform coefficient inversely quantized by the inverse quantization unit 113 with characteristics corresponding to the characteristics of the orthogonal transform unit 64 in FIG. As a result, the difference information corresponding to the input of the orthogonal transform unit 64 of FIG. 3 (the output of the calculation unit 63) is decoded.
  • step S135 the calculation unit 115 adds the prediction image selected in the process of step S141 described later and input via the switch 125 to the difference information. As a result, the original image is decoded.
  • step S136 the deblocking filter 116 filters the image output from the calculation unit 115. Thereby, block distortion is removed.
  • step S137 the frame memory 119 stores the filtered image.
  • step S138 the intra prediction unit 121 and the motion prediction / compensation unit 124 perform image prediction processing corresponding to the prediction mode information supplied from the lossless decoding unit 112, respectively.
  • the intra prediction unit 121 can use the target pixel corresponding to the block address determined by the address control unit 122 in the intra prediction mode from the lossless decoding unit 112 by the neighboring pixel availability determination unit 123. Intra prediction processing is performed using the peripheral pixels determined as. In that case, when the intra prediction unit 121 receives a control signal for controlling pipeline processing or parallel processing from the address control unit 122, the intra prediction unit 121 performs intra prediction on the blocks in the pipeline processing or parallel processing.
  • step S138 the prediction image generated by the intra prediction unit 121 or the prediction image generated by the motion prediction / compensation unit 124 is switched by the switch 125. To be supplied.
  • step S139 the switch 125 selects a predicted image. That is, a prediction image generated by the intra prediction unit 121 or a prediction image generated by the motion prediction / compensation unit 124 is supplied. Therefore, the supplied predicted image is selected and supplied to the calculation unit 115, and is added to the output of the inverse orthogonal transform unit 114 in step S134 as described above.
  • step S140 the screen rearrangement buffer 117 performs rearrangement. That is, the order of frames rearranged for encoding by the screen rearrangement buffer 62 of the image encoding device 51 is rearranged to the original display order.
  • step S141 the D / A conversion unit 118 D / A converts the image from the screen rearrangement buffer 117. This image is output to a display (not shown), and the image is displayed.
  • step S171 the intra prediction unit 121 determines whether the target block is intra-coded.
  • the intra prediction unit 121 determines in step 171 that the target block is intra-coded, and the process proceeds to step S172. .
  • step S172 the intra prediction unit 121 receives and acquires intra prediction mode information from the lossless decoding unit 112.
  • the intra prediction unit 121 supplies the block address calculation unit 141 with information on the next processing number indicating the next block to be processed in the macroblock.
  • step S173 when the block address calculation unit 141 obtains the processing number information from the intra prediction unit 121, the block address calculation unit 141 calculates a block address to be processed next in the same processing order as the block address calculation unit 91 in FIG.
  • the block address calculation unit 141 supplies the calculated block address to the intra prediction unit 121 and the surrounding pixel availability determination unit 123.
  • step S174 the surrounding pixel availability determination unit 123 determines the availability of the surrounding pixels of the target block using the block address from the block address calculation unit 141, and determines the availability.
  • the surrounding pixel availability determination unit 123 supplies information on availability of the determined surrounding pixels to the intra prediction unit 121.
  • step S175 the pipeline / parallel processing control unit 142 uses the block address from the block address calculation unit 141 to determine whether the target block is a block that can be subjected to pipeline processing or parallel processing.
  • step S175 If it is determined in step S175 that the target block is a block capable of pipeline processing or parallel processing, the pipeline / parallel processing control unit 142 transmits a control signal for controlling pipeline processing or parallel processing to intra prediction. To the unit 121.
  • the intra prediction unit 121 performs intra prediction by parallel processing or pipeline processing in step S176. That is, the intra prediction unit 121 performs parallel processing or processing on the target blocks corresponding to the two block addresses from the address control unit 122 (for example, the “2a” block and the “2b” block shown in FIG. 2A). Intra prediction processing is performed by pipeline processing. At this time, the intra prediction unit 121 performs the intra prediction process using the peripheral pixels determined to be usable by the peripheral pixel availability determination unit 123 in the intra prediction mode from the lossless decoding unit 112.
  • step S175 If it is determined in step S175 that the target block is not a block that can be subjected to pipeline processing or parallel processing, the pipeline / parallel processing control unit 142 generates a control signal for prohibiting pipeline processing or parallel processing, This is supplied to the intra prediction unit 121.
  • the intra prediction unit 121 performs intra prediction in step S177 without performing parallel processing or pipeline processing. That is, the intra prediction unit 121 performs an intra prediction process on the target block corresponding to one block address from the address control unit 122. At this time, the intra prediction unit 121 performs the intra prediction process using the peripheral pixels determined to be usable by the peripheral pixel availability determination unit 123 in the intra prediction mode from the lossless decoding unit 112.
  • step S171 determines whether the intra encoding has been performed. If it is determined in step S171 that the intra encoding has not been performed, the process proceeds to step S178.
  • the inter prediction mode information, the reference frame information, and the motion vector information are supplied from the lossless decoding unit 112 to the motion prediction / compensation unit 124.
  • the motion prediction / compensation unit 124 acquires inter prediction mode information, reference frame information, motion vector information, and the like from the lossless decoding unit 112.
  • the motion prediction / compensation unit 124 performs inter motion prediction in step S178. That is, when the processing target image is an image subjected to inter prediction processing, a necessary image is read from the frame memory 119 and supplied to the motion prediction / compensation unit 124 via the switch 120. In step S179, the motion prediction / compensation unit 124 performs motion prediction in the inter prediction mode based on the motion vector acquired in step S178, and generates a predicted image. The generated prediction image is output to the switch 125.
  • the image decoding apparatus 101 inputs and decodes streams in the order of the streams from the image encoding apparatus 51 (that is, the ascending order shown in FIG. 2A, which is different from the encoding order of H.264 / AVC). Done.
  • FIG. 27 is a diagram illustrating an example of a block size proposed in Non-Patent Document 1.
  • the macroblock size is expanded to 32 ⁇ 32 pixels.
  • a macro block composed of 32 ⁇ 32 pixels divided into blocks (partitions) of 32 ⁇ 32 pixels, 32 ⁇ 16 pixels, 16 ⁇ 32 pixels, and 16 ⁇ 16 pixels from the left. They are shown in order.
  • blocks composed of 16 ⁇ 16 pixels divided into blocks of 16 ⁇ 16 pixels, 16 ⁇ 8 pixels, 8 ⁇ 16 pixels, and 8 ⁇ 8 pixels are sequentially shown from the left. Yes.
  • an 8 ⁇ 8 pixel block divided into 8 ⁇ 8 pixel, 8 ⁇ 4 pixel, 4 ⁇ 8 pixel, and 4 ⁇ 4 pixel blocks is sequentially shown from the left. .
  • the 32 ⁇ 32 pixel macroblock can be processed in the 32 ⁇ 32 pixel, 32 ⁇ 16 pixel, 16 ⁇ 32 pixel, and 16 ⁇ 16 pixel blocks shown in the upper part of FIG.
  • the 16 ⁇ 16 pixel block shown on the right side of the upper row is H.264. Similar to the H.264 / AVC format, processing in blocks of 16 ⁇ 16 pixels, 16 ⁇ 8 pixels, 8 ⁇ 16 pixels, and 8 ⁇ 8 pixels shown in the middle stage is possible.
  • the 8 ⁇ 8 pixel block shown on the right side of the middle row is H.264. Similar to the H.264 / AVC format, processing in blocks of 8 ⁇ 8 pixels, 8 ⁇ 4 pixels, 4 ⁇ 8 pixels, and 4 ⁇ 4 pixels shown in the lower stage is possible.
  • H. A larger block is defined as a superset while maintaining compatibility with the H.264 / AVC format.
  • the code shown in FIG. 2 is applied to a 16 ⁇ 16 pixel block shown on the right side of the upper stage.
  • a 16 ⁇ 16 pixel block is formed by the hierarchical structure of Non-Patent Document 1.
  • the present invention can be applied in the order of encoding processing and the order of output within the block of 16 ⁇ 16 pixels.
  • the m / 4 ⁇ The present invention can be applied in the encoding order and output order for m / 4 blocks.
  • FIG. 28 is a diagram specifically showing the second application method.
  • the encoding order and output order for the 8 ⁇ 8 blocks in this macroblock are as follows: The present invention can be applied.
  • the macroblock size shown in B of FIG. 28 is 64 ⁇ 64 pixels and the unit of orthogonal transformation is 16 ⁇ 16 blocks
  • the encoding order and output order for the 16 ⁇ 16 blocks in this macroblock are as follows: The present invention can be applied.
  • the macroblock size is 16 ⁇ 16 pixels
  • the unit of orthogonal transformation is a block of 4 ⁇ 4 pixels.
  • H.264 / AVC format is used, but the present invention is not limited to this, and other encoding / decoding methods that perform prediction using adjacent pixels can be applied.
  • the present invention includes, for example, MPEG, H.264, and the like.
  • image information bitstream
  • orthogonal transformation such as discrete cosine transformation and motion compensation, such as 26x
  • network media such as satellite broadcasting, cable television, the Internet, or mobile phones.
  • the present invention can be applied to an image encoding device and an image decoding device used in the above. Further, the present invention can be applied to an image encoding device and an image decoding device used when processing on a storage medium such as an optical, magnetic disk, and flash memory. Furthermore, the present invention can also be applied to motion prediction / compensation devices included in such image encoding devices and image decoding devices.
  • the series of processes described above can be executed by hardware or software.
  • a program constituting the software is installed in the computer.
  • the computer includes a computer incorporated in dedicated hardware, a general-purpose personal computer capable of executing various functions by installing various programs, and the like.
  • FIG. 29 is a block diagram illustrating an example of a hardware configuration of a computer that executes the above-described series of processes using a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • An input / output interface 205 is further connected to the bus 204.
  • An input unit 206, an output unit 207, a storage unit 208, a communication unit 209, and a drive 210 are connected to the input / output interface 205.
  • the input unit 206 includes a keyboard, a mouse, a microphone, and the like.
  • the output unit 207 includes a display, a speaker, and the like.
  • the storage unit 208 includes a hard disk, a nonvolatile memory, and the like.
  • the communication unit 209 includes a network interface and the like.
  • the drive 210 drives a removable medium 211 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the CPU 201 loads the program stored in the storage unit 208 to the RAM 203 via the input / output interface 205 and the bus 204 and executes it, thereby executing the above-described series of processing. Is done.
  • the program executed by the computer (CPU 201) can be provided by being recorded in the removable medium 211 as a package medium or the like, for example.
  • the program can be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital broadcasting.
  • the program can be installed in the storage unit 208 via the input / output interface 205 by attaching the removable medium 211 to the drive 210.
  • the program can be received by the communication unit 209 via a wired or wireless transmission medium and installed in the storage unit 208.
  • the program can be installed in the ROM 202 or the storage unit 208 in advance.
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
  • the image encoding device 51 and the image decoding device 101 described above can be applied to any electronic device. Examples thereof will be described below.
  • FIG. 30 is a block diagram illustrating a main configuration example of a television receiver using an image decoding device to which the present invention has been applied.
  • the television receiver 300 shown in FIG. 3 includes a terrestrial tuner 313, a video decoder 315, a video signal processing circuit 318, a graphic generation circuit 319, a panel drive circuit 320, and a display panel 321.
  • the television receiver 300 shown in FIG. 3 includes a terrestrial tuner 313, a video decoder 315, a video signal processing circuit 318, a graphic generation circuit 319, a panel drive circuit 320, and a display panel 321.
  • the terrestrial tuner 313 receives a broadcast wave signal of terrestrial analog broadcast via an antenna, demodulates it, acquires a video signal, and supplies it to the video decoder 315.
  • the video decoder 315 performs a decoding process on the video signal supplied from the terrestrial tuner 313 and supplies the obtained digital component signal to the video signal processing circuit 318.
  • the video signal processing circuit 318 performs predetermined processing such as noise removal on the video data supplied from the video decoder 315, and supplies the obtained video data to the graphic generation circuit 319.
  • the graphic generation circuit 319 generates video data of a program to be displayed on the display panel 321, image data based on processing based on an application supplied via a network, and the generated video data and image data to the panel drive circuit 320. Supply.
  • the graphic generation circuit 319 generates video data (graphic) for displaying a screen used by the user for selecting an item, and superimposing the video data on the video data of the program.
  • a process of supplying data to the panel drive circuit 320 is also performed as appropriate.
  • the panel drive circuit 320 drives the display panel 321 based on the data supplied from the graphic generation circuit 319, and causes the display panel 321 to display the video of the program and the various screens described above.
  • the display panel 321 includes an LCD (Liquid Crystal Display) or the like, and displays a program video or the like according to control by the panel drive circuit 320.
  • LCD Liquid Crystal Display
  • the television receiver 300 also includes an audio A / D (Analog / Digital) conversion circuit 314, an audio signal processing circuit 322, an echo cancellation / audio synthesis circuit 323, an audio amplification circuit 324, and a speaker 325.
  • an audio A / D (Analog / Digital) conversion circuit 3144 an audio signal processing circuit 322, an echo cancellation / audio synthesis circuit 323, an audio amplification circuit 324, and a speaker 325.
  • the terrestrial tuner 313 acquires not only the video signal but also the audio signal by demodulating the received broadcast wave signal.
  • the terrestrial tuner 313 supplies the acquired audio signal to the audio A / D conversion circuit 314.
  • the audio A / D conversion circuit 314 performs A / D conversion processing on the audio signal supplied from the terrestrial tuner 313, and supplies the obtained digital audio signal to the audio signal processing circuit 322.
  • the audio signal processing circuit 322 performs predetermined processing such as noise removal on the audio data supplied from the audio A / D conversion circuit 314 and supplies the obtained audio data to the echo cancellation / audio synthesis circuit 323.
  • the echo cancellation / voice synthesis circuit 323 supplies the voice data supplied from the voice signal processing circuit 322 to the voice amplification circuit 324.
  • the audio amplification circuit 324 performs D / A conversion processing and amplification processing on the audio data supplied from the echo cancellation / audio synthesis circuit 323, adjusts to a predetermined volume, and then outputs the audio from the speaker 325.
  • the television receiver 300 also has a digital tuner 316 and an MPEG decoder 317.
  • the digital tuner 316 receives a broadcast wave signal of digital broadcasting (terrestrial digital broadcasting, BS (Broadcasting Satellite) / CS (Communications Satellite) digital broadcasting) via an antenna, demodulates, and MPEG-TS (Moving Picture Experts Group). -Transport Stream) and supply it to the MPEG decoder 317.
  • digital broadcasting terrestrial digital broadcasting, BS (Broadcasting Satellite) / CS (Communications Satellite) digital broadcasting
  • MPEG-TS Motion Picture Experts Group
  • the MPEG decoder 317 releases the scramble applied to the MPEG-TS supplied from the digital tuner 316, and extracts a stream including program data to be played (viewing target).
  • the MPEG decoder 317 decodes the audio packet constituting the extracted stream, supplies the obtained audio data to the audio signal processing circuit 322, decodes the video packet constituting the stream, and converts the obtained video data into the video
  • the signal processing circuit 318 is supplied.
  • the MPEG decoder 317 supplies EPG (Electronic Program Guide) data extracted from the MPEG-TS to the CPU 332 via a path (not shown).
  • the television receiver 300 uses the above-described image decoding device 101 as the MPEG decoder 317 that decodes the video packet in this way. Therefore, the MPEG decoder 317 is similar to the image decoding apparatus 101 in the H.264 format. A stream that has been encoded and output in the ascending order shown in FIG. 2A, which is different from the H.264 / AVC encoding order, is input and decoded in that stream order. Thereby, pipeline processing and parallel processing can be realized with high encoding efficiency. Further, the circuit scale of the MPEG decoder 317 can be reduced.
  • the video data supplied from the MPEG decoder 317 is subjected to predetermined processing in the video signal processing circuit 318 as in the case of the video data supplied from the video decoder 315.
  • the video data that has been subjected to the predetermined processing is appropriately superposed on the generated video data in the graphic generation circuit 319 and supplied to the display panel 321 via the panel drive circuit 320 to display the image. .
  • the audio data supplied from the MPEG decoder 317 is subjected to predetermined processing in the audio signal processing circuit 322 as in the case of the audio data supplied from the audio A / D conversion circuit 314.
  • the audio data that has been subjected to the predetermined processing is supplied to the audio amplifying circuit 324 via the echo cancel / audio synthesizing circuit 323, and subjected to D / A conversion processing and amplification processing.
  • sound adjusted to a predetermined volume is output from the speaker 325.
  • the television receiver 300 also has a microphone 326 and an A / D conversion circuit 327.
  • the A / D conversion circuit 327 receives the user's voice signal captured by the microphone 326 provided in the television receiver 300 for voice conversation.
  • the A / D conversion circuit 327 performs A / D conversion processing on the received audio signal, and supplies the obtained digital audio data to the echo cancellation / audio synthesis circuit 323.
  • the echo cancellation / audio synthesis circuit 323 When the audio data of the user (user A) of the television receiver 300 is supplied from the A / D conversion circuit 327, the echo cancellation / audio synthesis circuit 323 performs echo cancellation on the audio data of the user A. . The echo cancellation / speech synthesis circuit 323 then outputs voice data obtained by synthesizing with other voice data after echo cancellation from the speaker 325 via the voice amplification circuit 324.
  • the television receiver 300 also includes an audio codec 328, an internal bus 329, an SDRAM (Synchronous Dynamic Random Access Memory) 330, a flash memory 331, a CPU 332, a USB (Universal Serial Bus) I / F 333, and a network I / F 334.
  • SDRAM Serial Dynamic Random Access Memory
  • USB Universal Serial Bus
  • the A / D conversion circuit 327 receives the user's voice signal captured by the microphone 326 provided in the television receiver 300 for voice conversation.
  • the A / D conversion circuit 327 performs A / D conversion processing on the received audio signal, and supplies the obtained digital audio data to the audio codec 328.
  • the audio codec 328 converts the audio data supplied from the A / D conversion circuit 327 into data of a predetermined format for transmission via the network, and supplies the data to the network I / F 334 via the internal bus 329.
  • the network I / F 334 is connected to the network via a cable attached to the network terminal 335.
  • the network I / F 334 transmits the audio data supplied from the audio codec 328 to another device connected to the network.
  • the network I / F 334 receives, for example, audio data transmitted from another device connected via the network via the network terminal 335, and receives it via the internal bus 329 to the audio codec 328. Supply.
  • the voice codec 328 converts the voice data supplied from the network I / F 334 into data of a predetermined format and supplies it to the echo cancellation / voice synthesis circuit 323.
  • the echo cancellation / speech synthesis circuit 323 performs echo cancellation on the voice data supplied from the voice codec 328 and synthesizes voice data obtained by synthesizing with other voice data via the voice amplification circuit 324. And output from the speaker 325.
  • the SDRAM 330 stores various data necessary for the CPU 332 to perform processing.
  • the flash memory 331 stores a program executed by the CPU 332.
  • the program stored in the flash memory 331 is read out by the CPU 332 at a predetermined timing such as when the television receiver 300 is activated.
  • the flash memory 331 also stores EPG data acquired via digital broadcasting, data acquired from a predetermined server via a network, and the like.
  • the flash memory 331 stores MPEG-TS including content data acquired from a predetermined server via a network under the control of the CPU 332.
  • the flash memory 331 supplies the MPEG-TS to the MPEG decoder 317 via the internal bus 329 under the control of the CPU 332, for example.
  • the MPEG decoder 317 processes the MPEG-TS similarly to the MPEG-TS supplied from the digital tuner 316. In this way, the television receiver 300 receives content data including video and audio via the network, decodes it using the MPEG decoder 317, displays the video, and outputs audio. Can do.
  • the television receiver 300 also includes a light receiving unit 337 that receives an infrared signal transmitted from the remote controller 351.
  • the light receiving unit 337 receives infrared rays from the remote controller 351 and outputs a control code representing the contents of the user operation obtained by demodulation to the CPU 332.
  • the CPU 332 executes a program stored in the flash memory 331, and controls the overall operation of the television receiver 300 according to a control code supplied from the light receiving unit 337.
  • the CPU 332 and each part of the television receiver 300 are connected via a path (not shown).
  • the USB I / F 333 transmits and receives data to and from an external device of the television receiver 300 connected via a USB cable attached to the USB terminal 336.
  • the network I / F 334 is connected to the network via a cable attached to the network terminal 335, and transmits / receives data other than audio data to / from various devices connected to the network.
  • the television receiver 300 uses the image decoding device 101 as the MPEG decoder 317, thereby realizing high-speed processing and generating a highly accurate predicted image. As a result, the television receiver 300 can obtain and display a higher-definition decoded image at a higher speed from a broadcast wave signal received via an antenna or content data obtained via a network. it can.
  • FIG. 31 is a block diagram illustrating a main configuration example of a mobile phone using an image encoding device and an image decoding device to which the present invention is applied.
  • a mobile phone 400 shown in FIG. 31 includes a main control unit 450, a power supply circuit unit 451, an operation input control unit 452, an image encoder 453, a camera I / F unit 454, an LCD control, which are configured to control each unit in an integrated manner.
  • the mobile phone 400 includes an operation key 419, a CCD (Charge Coupled Devices) camera 416, a liquid crystal display 418, a storage unit 423, a transmission / reception circuit unit 463, an antenna 414, a microphone (microphone) 421, and a speaker 417.
  • CCD Charge Coupled Devices
  • the power supply circuit unit 451 starts up the mobile phone 400 to an operable state by supplying power from the battery pack to each unit.
  • the mobile phone 400 transmits / receives voice signals, sends / receives e-mails and image data in various modes such as a voice call mode and a data communication mode based on the control of the main control unit 450 including a CPU, a ROM, a RAM, and the like. Various operations such as shooting or data recording are performed.
  • the cellular phone 400 converts a voice signal collected by the microphone (microphone) 421 into digital voice data by the voice codec 459, performs a spectrum spread process by the modulation / demodulation circuit unit 458, and transmits and receives
  • the unit 463 performs digital / analog conversion processing and frequency conversion processing.
  • the cellular phone 400 transmits the transmission signal obtained by the conversion process to a base station (not shown) via the antenna 414.
  • the transmission signal (voice signal) transmitted to the base station is supplied to the mobile phone of the other party via the public telephone line network.
  • the cellular phone 400 amplifies the received signal received by the antenna 414 by the transmission / reception circuit unit 463, further performs frequency conversion processing and analog-digital conversion processing, and performs spectrum despreading processing by the modulation / demodulation circuit unit 458. Then, the audio codec 459 converts it into an analog audio signal. The cellular phone 400 outputs an analog audio signal obtained by the conversion from the speaker 417.
  • the mobile phone 400 when transmitting an e-mail in the data communication mode, receives the text data of the e-mail input by operating the operation key 419 in the operation input control unit 452.
  • the cellular phone 400 processes the text data in the main control unit 450 and displays it on the liquid crystal display 418 as an image via the LCD control unit 455.
  • the cellular phone 400 generates e-mail data in the main control unit 450 based on text data received by the operation input control unit 452, user instructions, and the like.
  • the cellular phone 400 subjects the electronic mail data to spread spectrum processing by the modulation / demodulation circuit unit 458 and performs digital / analog conversion processing and frequency conversion processing by the transmission / reception circuit unit 463.
  • the cellular phone 400 transmits the transmission signal obtained by the conversion process to a base station (not shown) via the antenna 414.
  • the transmission signal (e-mail) transmitted to the base station is supplied to a predetermined destination via a network and a mail server.
  • the mobile phone 400 when receiving an e-mail in the data communication mode, receives and amplifies the signal transmitted from the base station by the transmission / reception circuit unit 463 via the antenna 414, and further performs frequency conversion processing and Analog-digital conversion processing.
  • the mobile phone 400 performs spectrum despreading processing on the received signal by the modulation / demodulation circuit unit 458 to restore the original e-mail data.
  • the cellular phone 400 displays the restored e-mail data on the liquid crystal display 418 via the LCD control unit 455.
  • the mobile phone 400 can record (store) the received e-mail data in the storage unit 423 via the recording / playback unit 462.
  • the storage unit 423 is an arbitrary rewritable storage medium.
  • the storage unit 423 may be a semiconductor memory such as a RAM or a built-in flash memory, a hard disk, or a removable disk such as a magnetic disk, a magneto-optical disk, an optical disk, a USB memory, or a memory card. It may be media. Of course, other than these may be used.
  • the mobile phone 400 when transmitting image data in the data communication mode, the mobile phone 400 generates image data with the CCD camera 416 by imaging.
  • the CCD camera 416 includes an optical device such as a lens and a diaphragm and a CCD as a photoelectric conversion element, images a subject, converts the intensity of received light into an electrical signal, and generates image data of the subject image.
  • the image data is converted into encoded image data by compression encoding with a predetermined encoding method such as MPEG2 or MPEG4 by the image encoder 453 via the camera I / F unit 454.
  • the cellular phone 400 uses the above-described image encoding device 51 as the image encoder 453 that performs such processing. Therefore, the image encoder 453 is similar to the image encoding device 51 in the H.264 format. Different from the H.264 / AVC encoding order, encoding is performed in the ascending order shown in FIG. Thereby, pipeline processing and parallel processing can be realized with high encoding efficiency. In addition, the circuit scale of the image encoder 453 can be reduced.
  • the mobile phone 400 converts the sound collected by the microphone (microphone) 421 during imaging by the CCD camera 416 from analog to digital by the audio codec 459 and further encodes it.
  • the cellular phone 400 multiplexes the encoded image data supplied from the image encoder 453 and the digital audio data supplied from the audio codec 459 by a predetermined method.
  • the cellular phone 400 performs spread spectrum processing on the multiplexed data obtained as a result by the modulation / demodulation circuit unit 458 and digital / analog conversion processing and frequency conversion processing by the transmission / reception circuit unit 463.
  • the cellular phone 400 transmits the transmission signal obtained by the conversion process to a base station (not shown) via the antenna 414.
  • a transmission signal (image data) transmitted to the base station is supplied to a communication partner via a network or the like.
  • the mobile phone 400 can also display the image data generated by the CCD camera 416 on the liquid crystal display 418 via the LCD control unit 455 without passing through the image encoder 453.
  • the cellular phone 400 when receiving data of a moving image file linked to a simple homepage or the like, transmits a signal transmitted from the base station via the antenna 414 to the transmission / reception circuit unit 463. Receive, amplify, and further perform frequency conversion processing and analog-digital conversion processing. The cellular phone 400 performs spectrum despreading processing on the received signal by the modulation / demodulation circuit unit 458 to restore the original multiplexed data. In the cellular phone 400, the demultiplexing unit 457 separates the multiplexed data and divides it into encoded image data and audio data.
  • the cellular phone 400 In the image decoder 456, the cellular phone 400 generates reproduction moving image data by decoding the encoded image data with a decoding method corresponding to a predetermined encoding method such as MPEG2 or MPEG4, and this is controlled by the LCD control.
  • the image is displayed on the liquid crystal display 418 via the unit 455.
  • moving image data included in a moving image file linked to a simple homepage is displayed on the liquid crystal display 418.
  • the mobile phone 400 uses the above-described image decoding device 101 as the image decoder 456 that performs such processing. Therefore, the image decoder 456 is similar to the image decoding apparatus 101 in the H.264 format. A stream that has been encoded and output in the ascending order shown in FIG. 2A, which is different from the H.264 / AVC encoding order, is input and decoded in that stream order. Thereby, pipeline processing and parallel processing can be realized with high encoding efficiency. In addition, the circuit scale of the image decoder 456 can be reduced.
  • the cellular phone 400 simultaneously converts the digital audio data into an analog audio signal in the audio codec 459 and causes the speaker 417 to output it.
  • audio data included in the moving image file linked to the simple homepage is reproduced.
  • the mobile phone 400 can record (store) the data linked to the received simplified home page or the like in the storage unit 423 via the recording / playback unit 462. .
  • the mobile phone 400 can analyze the two-dimensional code obtained by the CCD camera 416 by the main control unit 450 and acquire information recorded in the two-dimensional code.
  • the mobile phone 400 can communicate with an external device by infrared rays at the infrared communication unit 481.
  • the cellular phone 400 uses the image encoding device 51 as the image encoder 453 to achieve high-speed processing, and for example, encodes encoded data generated by encoding image data generated by the CCD camera 416. Efficiency can be improved. As a result, the mobile phone 400 can provide encoded data (image data) with high encoding efficiency to other devices.
  • the mobile phone 400 can use the image decoding apparatus 101 as the image decoder 456, thereby realizing high-speed processing and generating a highly accurate predicted image.
  • the mobile phone 400 can obtain and display a higher-definition decoded image from a moving image file linked to a simple homepage, for example.
  • the cellular phone 400 uses the CCD camera 416, but instead of the CCD camera 416, an image sensor (CMOS image sensor) using CMOS (Complementary Metal Metal Oxide Semiconductor) is used. May be. Also in this case, the mobile phone 400 can capture the subject and generate image data of the subject image, as in the case where the CCD camera 416 is used.
  • CMOS image sensor Complementary Metal Metal Oxide Semiconductor
  • the mobile phone 400 has been described.
  • an imaging function similar to that of the mobile phone 400 such as a PDA (Personal Digital Assistant), a smartphone, an UMPC (Ultra Mobile Personal Computer), a netbook, a notebook personal computer, or the like.
  • the image encoding device 51 and the image decoding device 101 can be applied to any device as in the case of the mobile phone 400.
  • FIG. 32 is a block diagram illustrating a main configuration example of a hard disk recorder using the image encoding device and the image decoding device to which the present invention is applied.
  • a hard disk recorder 500 shown in FIG. 32 receives audio data and video data of a broadcast program included in a broadcast wave signal (television signal) transmitted from a satellite or a ground antenna received by a tuner.
  • This is an apparatus for storing in a built-in hard disk and providing the stored data to the user at a timing according to the user's instruction.
  • the hard disk recorder 500 can, for example, extract audio data and video data from broadcast wave signals, decode them as appropriate, and store them in a built-in hard disk.
  • the hard disk recorder 500 can also acquire audio data and video data from other devices via a network, for example, decode them as appropriate, and store them in a built-in hard disk.
  • the hard disk recorder 500 decodes audio data and video data recorded in the built-in hard disk, supplies the decoded data to the monitor 560, and displays the image on the screen of the monitor 560. Further, the hard disk recorder 500 can output the sound from the speaker of the monitor 560.
  • the hard disk recorder 500 decodes, for example, audio data and video data extracted from a broadcast wave signal acquired via a tuner, or audio data and video data acquired from another device via a network, and monitors 560. And the image is displayed on the screen of the monitor 560.
  • the hard disk recorder 500 can also output the sound from the speaker of the monitor 560.
  • the hard disk recorder 500 includes a reception unit 521, a demodulation unit 522, a demultiplexer 523, an audio decoder 524, a video decoder 525, and a recorder control unit 526.
  • the hard disk recorder 500 further includes an EPG data memory 527, a program memory 528, a work memory 529, a display converter 530, an OSD (On Screen Display) control unit 531, a display control unit 532, a recording / playback unit 533, a D / A converter 534, And a communication unit 535.
  • the display converter 530 has a video encoder 541.
  • the recording / playback unit 533 includes an encoder 551 and a decoder 552.
  • the receiving unit 521 receives an infrared signal from a remote controller (not shown), converts it into an electrical signal, and outputs it to the recorder control unit 526.
  • the recorder control unit 526 is constituted by, for example, a microprocessor and executes various processes according to a program stored in the program memory 528. At this time, the recorder control unit 526 uses the work memory 529 as necessary.
  • the communication unit 535 is connected to the network and performs communication processing with other devices via the network.
  • the communication unit 535 is controlled by the recorder control unit 526, communicates with a tuner (not shown), and mainly outputs a channel selection control signal to the tuner.
  • the demodulator 522 demodulates the signal supplied from the tuner and outputs the demodulated signal to the demultiplexer 523.
  • the demultiplexer 523 separates the data supplied from the demodulation unit 522 into audio data, video data, and EPG data, and outputs them to the audio decoder 524, the video decoder 525, or the recorder control unit 526, respectively.
  • the audio decoder 524 decodes the input audio data by, for example, the MPEG system, and outputs it to the recording / playback unit 533.
  • the video decoder 525 decodes the input video data using, for example, the MPEG system, and outputs the decoded video data to the display converter 530.
  • the recorder control unit 526 supplies the input EPG data to the EPG data memory 527 for storage.
  • the display converter 530 encodes the video data supplied from the video decoder 525 or the recorder control unit 526 into video data of, for example, NTSC (National Television Standards Committee) using the video encoder 541 and outputs the video data to the recording / reproducing unit 533.
  • the display converter 530 converts the screen size of the video data supplied from the video decoder 525 or the recorder control unit 526 into a size corresponding to the size of the monitor 560.
  • the display converter 530 further converts the video data whose screen size is converted into NTSC video data by the video encoder 541, converts the video data into an analog signal, and outputs the analog signal to the display control unit 532.
  • the display control unit 532 superimposes the OSD signal output from the OSD (On Screen Display) control unit 531 on the video signal input from the display converter 530 under the control of the recorder control unit 526 and displays the OSD signal on the display of the monitor 560. Output and display.
  • OSD On Screen Display
  • the monitor 560 is also supplied with the audio data output from the audio decoder 524 after being converted into an analog signal by the D / A converter 534.
  • the monitor 560 outputs this audio signal from a built-in speaker.
  • the recording / playback unit 533 has a hard disk as a storage medium for recording video data, audio data, and the like.
  • the recording / playback unit 533 encodes the audio data supplied from the audio decoder 524 by the encoder 551 in the MPEG system. Further, the recording / reproducing unit 533 encodes the video data supplied from the video encoder 541 of the display converter 530 by the MPEG method using the encoder 551. The recording / playback unit 533 combines the encoded data of the audio data and the encoded data of the video data by a multiplexer. The recording / reproducing unit 533 amplifies the synthesized data by channel coding, and writes the data to the hard disk via the recording head.
  • the recording / playback unit 533 plays back the data recorded on the hard disk via the playback head, amplifies it, and separates it into audio data and video data by a demultiplexer.
  • the recording / playback unit 533 uses the decoder 552 to decode the audio data and video data using the MPEG system.
  • the recording / playback unit 533 performs D / A conversion on the decoded audio data and outputs it to the speaker of the monitor 560.
  • the recording / playback unit 533 performs D / A conversion on the decoded video data and outputs it to the display of the monitor 560.
  • the recorder control unit 526 reads the latest EPG data from the EPG data memory 527 based on the user instruction indicated by the infrared signal from the remote controller received via the receiving unit 521, and supplies it to the OSD control unit 531. To do.
  • the OSD control unit 531 generates image data corresponding to the input EPG data, and outputs the image data to the display control unit 532.
  • the display control unit 532 outputs the video data input from the OSD control unit 531 to the display of the monitor 560 for display. As a result, an EPG (electronic program guide) is displayed on the display of the monitor 560.
  • the hard disk recorder 500 can acquire various data such as video data, audio data, or EPG data supplied from other devices via a network such as the Internet.
  • the communication unit 535 is controlled by the recorder control unit 526, acquires encoded data such as video data, audio data, and EPG data transmitted from another device via the network, and supplies it to the recorder control unit 526. To do.
  • the recorder control unit 526 supplies the encoded data of the acquired video data and audio data to the recording / reproducing unit 533 and stores the data in the hard disk.
  • the recorder control unit 526 and the recording / playback unit 533 may perform processing such as re-encoding as necessary.
  • the recorder control unit 526 decodes the acquired encoded data of video data and audio data, and supplies the obtained video data to the display converter 530.
  • the display converter 530 processes the video data supplied from the recorder control unit 526 in the same manner as the video data supplied from the video decoder 525, supplies the processed video data to the monitor 560 via the display control unit 532, and displays the image. .
  • the recorder control unit 526 may supply the decoded audio data to the monitor 560 via the D / A converter 534 and output the sound from the speaker.
  • the recorder control unit 526 decodes the encoded data of the acquired EPG data, and supplies the decoded EPG data to the EPG data memory 527.
  • the hard disk recorder 500 as described above uses the image decoding device 101 as a decoder incorporated in the video decoder 525, the decoder 552, and the recorder control unit 526. Therefore, the video decoder 525, the decoder 552, and the decoder built in the recorder control unit 526 are the same as those in the image decoding apparatus 101, as in the case of the image decoding apparatus 101.
  • the hard disk recorder 500 can realize high-speed processing and generate a highly accurate predicted image.
  • the hard disk recorder 500 acquires, for example, encoded data of video data received via a tuner, encoded data of video data read from the hard disk of the recording / playback unit 533, or via a network. From the encoded data of the video data, a higher-definition decoded image can be obtained and displayed on the monitor 560.
  • the hard disk recorder 500 uses the image encoding device 51 as the encoder 551. Therefore, as in the case of the image encoding device 51, the encoder 551 is an H. Different from the H.264 / AVC encoding order, encoding is performed in the ascending order shown in FIG. Thereby, pipeline processing and parallel processing can be realized with high encoding efficiency. Further, the circuit scale of the encoder 551 can be reduced.
  • the hard disk recorder 500 can realize high-speed processing and improve the encoding efficiency of encoded data recorded on the hard disk. As a result, the hard disk recorder 500 can use the storage area of the hard disk more efficiently.
  • the hard disk recorder 500 that records video data and audio data on the hard disk has been described.
  • any recording medium may be used.
  • the image encoding device 51 and the image decoding device 101 are applied as in the case of the hard disk recorder 500 described above. Can do.
  • FIG. 33 is a block diagram illustrating a main configuration example of a camera using an image decoding device and an image encoding device to which the present invention has been applied.
  • the lens block 611 causes light (that is, an image of the subject) to enter the CCD / CMOS 612.
  • the CCD / CMOS 612 is an image sensor using CCD or CMOS, converts the intensity of received light into an electric signal, and supplies it to the camera signal processing unit 613.
  • the camera signal processing unit 613 converts the electrical signal supplied from the CCD / CMOS 612 into Y, Cr, and Cb color difference signals and supplies them to the image signal processing unit 614.
  • the image signal processing unit 614 performs predetermined image processing on the image signal supplied from the camera signal processing unit 613 under the control of the controller 621, and encodes the image signal by the encoder 641 using, for example, the MPEG method. To do.
  • the image signal processing unit 614 supplies encoded data generated by encoding the image signal to the decoder 615. Further, the image signal processing unit 614 acquires display data generated in the on-screen display (OSD) 620 and supplies it to the decoder 615.
  • OSD on-screen display
  • the camera signal processing unit 613 appropriately uses DRAM (Dynamic Random Access Memory) 618 connected via the bus 617, and image data or a code obtained by encoding the image data as necessary.
  • DRAM Dynamic Random Access Memory
  • the digitized data is held in the DRAM 618.
  • the decoder 615 decodes the encoded data supplied from the image signal processing unit 614 and supplies the obtained image data (decoded image data) to the LCD 616. In addition, the decoder 615 supplies the display data supplied from the image signal processing unit 614 to the LCD 616. The LCD 616 appropriately synthesizes the image of the decoded image data supplied from the decoder 615 and the image of the display data, and displays the synthesized image.
  • the on-screen display 620 outputs display data such as menu screens and icons composed of symbols, characters, or figures to the image signal processing unit 614 via the bus 617 under the control of the controller 621.
  • the controller 621 executes various processes based on a signal indicating the content instructed by the user using the operation unit 622, and also via the bus 617, an image signal processing unit 614, a DRAM 618, an external interface 619, an on-screen display. 620, media drive 623, and the like are controlled.
  • the FLASH ROM 624 stores programs and data necessary for the controller 621 to execute various processes.
  • the controller 621 can encode the image data stored in the DRAM 618 or decode the encoded data stored in the DRAM 618 instead of the image signal processing unit 614 or the decoder 615.
  • the controller 621 may perform the encoding / decoding process by a method similar to the encoding / decoding method of the image signal processing unit 614 or the decoder 615, or the image signal processing unit 614 or the decoder 615 can handle this.
  • the encoding / decoding process may be performed by a method that is not performed.
  • the controller 621 reads image data from the DRAM 618 and supplies it to the printer 634 connected to the external interface 619 via the bus 617. Let it print.
  • the controller 621 reads the encoded data from the DRAM 618 and supplies it to the recording medium 633 attached to the media drive 623 via the bus 617.
  • the recording medium 633 is an arbitrary readable / writable removable medium such as a magnetic disk, a magneto-optical disk, an optical disk, or a semiconductor memory.
  • the recording medium 633 may be of any type as a removable medium, and may be a tape device, a disk, or a memory card.
  • a non-contact IC card or the like may be used.
  • media drive 623 and the recording medium 633 may be integrated and configured by a non-portable storage medium such as a built-in hard disk drive or SSD (Solid State Drive).
  • SSD Solid State Drive
  • the external interface 619 includes, for example, a USB input / output terminal and is connected to the printer 634 when printing an image.
  • a drive 631 is connected to the external interface 619 as necessary, and a removable medium 632 such as a magnetic disk, an optical disk, or a magneto-optical disk is appropriately mounted, and a computer program read from them is loaded as necessary. Installed in the FLASH ROM 624.
  • the external interface 619 has a network interface connected to a predetermined network such as a LAN or the Internet.
  • the controller 621 can read the encoded data from the DRAM 618 in accordance with an instruction from the operation unit 622 and supply the encoded data from the external interface 619 to another device connected via the network. Also, the controller 621 acquires encoded data and image data supplied from other devices via the network via the external interface 619 and holds them in the DRAM 618 or supplies them to the image signal processing unit 614. Can be.
  • the camera 600 as described above uses the image decoding device 101 as the decoder 615. Therefore, the decoder 615 is similar to the case of the image decoding apparatus 101 in the H.264 format.
  • pipeline processing and parallel processing can be realized with high encoding efficiency.
  • the circuit scale of each decoder can be reduced.
  • the camera 600 can realize high-speed processing and can generate a highly accurate predicted image.
  • the camera 600 encodes, for example, image data generated in the CCD / CMOS 612, encoded data of video data read from the DRAM 618 or the recording medium 633, and encoded video data acquired via the network.
  • a higher-resolution decoded image can be obtained from the data and displayed on the LCD 616.
  • the camera 600 uses the image encoding device 51 as the encoder 641. Therefore, the encoder 641 is similar to the case of the image encoding device 51 in the H.264 format. Different from the H.264 / AVC encoding order, encoding is performed in the ascending order shown in FIG. Thereby, pipeline processing and parallel processing can be realized with high encoding efficiency. Further, the circuit scale of the encoder 641 can be reduced.
  • the camera 600 can realize high-speed processing, and can improve the encoding efficiency of the encoded data recorded on the hard disk without complicating the processing. As a result, the camera 600 can use the storage area of the DRAM 618 and the recording medium 633 more efficiently.
  • the decoding method of the image decoding apparatus 101 may be applied to the decoding process performed by the controller 621.
  • the encoding method of the image encoding device 51 may be applied to the encoding process performed by the controller 621.
  • the image data captured by the camera 600 may be a moving image or a still image.
  • image encoding device 51 and the image decoding device 101 can also be applied to devices and systems other than those described above.

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Abstract

　本発明は、イントラ予測の並列またはパイプライン処理化を実現するとともに、符号化効率を向上させることができる画像処理装置および方法に関する。　イントラ予測部７４は、アドレス制御部７５によりH．264/AVCの処理順とは異なる処理順で確定されたブロックアドレスに対応する対象ブロックについて、周辺画素利用可能性判定部７６により利用可能であると判定された周辺画素を用いるイントラ予測モードで、イントラ予測処理を行う。その際、イントラ予測部７４は、パイプライン／並列処理制御部９２からの制御信号に基づいて、複数のブロックについてのパイプライン処理または並列処理のイントラ予測を行うか、１つのブロックでイントラ予測を行う。本発明は、例えば、H．264/AVC方式で符号化する画像符号化装置に適用することができる。

Description

画像処理装置および方法
　本発明は画像処理装置および方法に関し、特に、イントラ予測の並列またはパイプライン処理化を実現するとともに、符号化効率を向上させるようにした画像処理装置および方法に関する。
　近年、画像情報をデジタルとして取り扱い、その際、効率の高い情報の伝送、蓄積を目的とし、画像情報特有の冗長性を利用して、離散コサイン変換等の直交変換と動き補償により圧縮する符号化方式を採用して画像を圧縮符号する装置が普及しつつある。この符号化方式には、例えば、MPEG（Moving Picture Experts Group）などがある。
　特に、MPEG2(ISO/IEC 13818-2)は、汎用画像符号化方式として定義されており、飛び越し走査画像及び順次走査画像の双方、並びに標準解像度画像及び高精細画像を網羅する標準である。例えば、MPEG2は、プロフェッショナル用途及びコンシューマ用途の広範なアプリケーションに現在広く用いられている。MPEG2圧縮方式を用いることにより、例えば720×480画素を持つ標準解像度の飛び越し走査画像であれば4乃至8Mbpsの符号量（ビットレート）が割り当てられる。また、MPEG2圧縮方式を用いることにより、例えば1920×1088画素を持つ高解像度の飛び越し走査画像であれば18乃至22 Mbpsの符号量（ビットレート）が割り当てられる。これにより、高い圧縮率と良好な画質の実現が可能である。
　MPEG2は主として放送用に適合する高画質符号化を対象としていたが、MPEG1より低い符号量（ビットレート）、つまりより高い圧縮率の符号化方式には対応していなかった。携帯端末の普及により、今後そのような符号化方式のニーズは高まると思われ、これに対応してMPEG4符号化方式の標準化が行われた。画像符号化方式に関しては、1998年12月にISO/IEC 14496-2としてその規格が国際標準に承認された。
　さらに、近年、当初テレビ会議用の画像符号化を目的として、H．26L (ITU-T Q6/16 VCEG）という標準の規格化が進んでいる。H．26LはMPEG2やMPEG4といった従来の符号化方式に比べ、その符号化、復号化により多くの演算量が要求されるものの、より高い符号化効率が実現されることが知られている。また、現在、MPEG4の活動の一環として、このH．26Lをベースに、H．26Lではサポートされない機能をも取り入れ、より高い符号化効率を実現する標準化がJoint Model of Enhanced-Compression Video Codingとして行われている。標準化のスケジュールとしては、2003年3月にはH．264及びMPEG-4 Part10 （Advanced Video Coding、以下H．264/AVCと記す）という国際標準となっている。
　さらに、その拡張として、RGBや4:2:2、4:4:4といった、業務用に必要な符号化ツールや、MPEG-2で規定されていた8x8DCTや量子化マトリクスをも含んだFRExt (Fidelity Range Extension) の標準化が2005年2月に完了している。これにより、H．264/AVCを用いて、映画に含まれるフィルムノイズをも良好に表現することが可能な符号化方式となって、Blu-Ray Disc（商標）等の幅広いアプリケーションに用いられる運びとなった。
　しかしながら、昨今、ハイビジョン画像の4倍の、4000×2000画素程度の画像を圧縮したいといった、更なる高圧縮率符号化に対するニーズが高まっている。あるいは、インターネットのような、限られた伝送容量の環境において、ハイビジョン画像を配信したいといった、更なる高圧縮率符号化に対するニーズが高まっている。このため、先述の、ITU-T傘下のVCEG (=Video Coding Expert Group) において、符号化効率の改善に関する検討が継続され行なわれている。
　このH．264/AV方式が、従来のMPEG2方式などと比して、高い符号化効率を実点する要因の１つとして、イントラ予測における動作原理を上げることができる。以下、H．264/AV方式で定められているイントラ予測方式について簡単に説明する。
　まず、輝度信号に対するイントラ予測モードについて説明する。輝度信号のイントラ予測モードには、イントラ４×４予測モード、イントラ８×８予測モード、およびイントラ１６×１６予測モードの３通りの方式が定められている。これは、ブロック単位を定めるモードであり、マクロブロック毎に設定される。また、色差信号に対しては、マクロブロック毎に輝度信号とは独立したイントラ予測モードを設定することが可能である。
　さらに、イントラ４×４予測モードの場合、４×４画素の対象ブロック毎に、９種類の予測モードから１つの予測モードを設定することができる。イントラ８×８予測モードの場合、８×８画素の対象ブロック毎に、９種類の予測モードから１つの予測モードを設定することができる。また、イントラ１６×１６予測モードの場合、１６×１６画素の対象マクロブロックに対して、４種類の予測モードから１つの予測モードを設定することができる。
　なお、以下、イントラ４×４予測モード、イントラ８×８予測モード、およびイントラ１６×１６予測モードは、それぞれ、４×４画素のイントラ予測モード、８×８画素のイントラ予測モード、および１６×１６画素のイントラ予測モードとも適宜称する。
　図１の例において、各ブロックに付されている数字－１乃至２５は、その各ブロックのビットストリーム順（復号側における処理順）を表している。なお、輝度信号については、マクロブロックが４×４画素に分割されて、４×４画素のＤＣＴが行われる。そして、イントラ１６×１６予測モードの場合のみ、“－１”のブロックに示されるように、各ブロックの直流成分を集めて、４×４行列が生成され、これに対して、さらに、直交変換が施される。
　一方、色差信号については、マクロブロックが４×４画素に分割され、４×４画素のＤＣＴが行われた後に、“１６”および“１７”の各ブロックに示されるように、各ブロックの直流成分を集めて２×２行列が生成され、これに対して、さらに直交変換が施される。
　なお、このことは、イントラ８×８予測モードに関しては、ハイプロファイルまたはそれ以上のプロファイルで、対象マクロブロックに、８×８直交変換が施される場合についてのみ適用可能である。
　ここで、図１に示される各ブロックについて、例えば、“０”のブロックの一通りの処理、が終了しなければ、“１”のブロックのイントラ予測処理を開始することができない。この一通りの処理とは、すなわち、イントラ予測処理、直交変換処理、量子化処理、逆量子化処理、および逆直交変換処理までの処理を示す。
　つまり、H．264/AV方式におけるイントラ予測方式においては、各ブロックのパイプライン処理または並列処理を行うことが困難であった。
　そこで、特許文献１においては、符号化順と圧縮画像としての出力順を変える方法が提案されている。図２のAには、特許文献１に記載の方法における符号化処理順が示されており、図２のBには、特許文献１に記載の方法における圧縮画像としての出力順が示されている。
　図２のAにおいては、上から第１段目の各ブロックには、左から順に、「０，１，２ａ，３ａ」が付されている。上から第２段目の各ブロックには、左から順に、「２ｂ，３ｂ，４ａ，５ａ」が付されている。上から第３段目の各ブロックには、左から順に、「４ｂ，５ｂ，６ａ，７ａ」が付されている。上から第３段目の各ブロックには、左から順に、「６ｂ，７ｂ，８，９」が付されている。なお、図２のAの例の場合、同じ番号で異なるアルファベットが付されたブロックは、どちらが先に処理されてもよい、すなわち、並列処理可能なブロックを表している。
　図２のBにおいては、上から第１段目の各ブロックには、左から順に、「０，１，４，５」が付されている。上から第２段目の各ブロックには、左から順に、「２，３，６，７」が付されている。上から第３段目の各ブロックには、左から順に、「８，９，１２，１３」が付されている。上から第４段目の各ブロックには、左から順に、「１０，１１，１４，１５」が付されている。
　すなわち、特許文献１に記載の方法において、各ブロックは、図２のAのブロックに付された番号の昇順に符号化されて、図２のBのブロックに付された番号の昇順に並び替えられて、圧縮画像として出力される。
　したがって、図２のAにおいて、同じ番号で異なるアルファベットが付されている２つのブロック（例えば、“２ａ”が付されたブロックと“２ｂ”が付されたブロック）は、周囲ブロックの利用可能性（availability）に起因することなく処理が可能である。これにより、特許文献１に記載の方法の符号化処理においては、パイプライン処理または並列処理を行うことができる。
　また、上述したように、H．264/AV方式において、マクロブロックサイズは１６×１６画素である。しかしながら、マクロブロックサイズを１６×１６画素とするのは、次世代符号化方式の対象となるようなUHD(Ultra High Definition;4000×2000画素)といった大きな画枠に対しては最適ではない。
　そこで、非特許文献１などにおいては、マクロブロックサイズを、例えば、３２×３２画素といった大きさに拡張することも提案されている。
　なお、上述した図１および図２は、以下、本発明を説明する図としても用いられる。
特開２００５－１３０５０９号公報
"Video Coding Using Extended Block Sizes",VCEG-AD09,ITU-Telecommunications Standardization Sector STUDY GROUP Question 16 - Contribution 123, Jan 2009
　ところで、特許文献１においては、符号化処理順と圧縮画像としての出力順が異なるため、符号化済みのデータを保持しておくバッファが必要となる。また、図２のAに示される処理順では、利用可能(available)である隣接画素値も、図２のBに示される処理順では、利用不可能(Unavailable)であることがある。
　このため、特許文献１の方法では、符号化処理を並列に処理することができたとしても、図２のAに示される処理順に符号化を行うことによって得られるはずの本来の符号化効率を得ることが困難であった。
　本発明は、このような状況に鑑みてなされたものであり、イントラ予測の並列またはパイプライン処理化を実現するとともに、符号化効率を向上させるものである。
　本発明の第１の側面の画像処理装置は、画像の所定のブロックを構成するブロックのうち、次に処理する対象ブロックのブロックアドレスを、符号化規格とは異なる順に基づいて確定するアドレス制御手段と、前記アドレス制御手段により確定されたブロックアドレスに対応する前記対象ブロックを、前記対象ブロックの周辺画素を用いた予測処理を行って、符号化する符号化手段と、前記符号化手段により符号化された順に、前記対象ブロックをストリームとして出力するストリーム出力手段とを備える。
　前記アドレス制御手段は、前記所定のブロックが１６個のブロックにより構成される場合、左上のブロックを(0,0)とし、{}内のブロック同士は、パイプライン処理、並行処理、または先にどちらの処理を行ってもいいことを表すとすると、(0,0),(1,0),{(2,0),(0,1)},{(3,0),(1,1)},{(2,1),(0,2)},{(3,1),(1,2)},{(2,2),(0,3)},{(3,2),(1,3)},(2,3),(3,3)の順に基づいて、前記対象ブロックのブロックアドレスを確定することができる。
　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックの周辺画素が利用可能であるか否かを判定する周辺画素利用可能性判定手段をさらに備え、前記符号化手段は、前記周辺画素利用可能性判定手段により利用可能であると判定された周辺画素を用いる予測モードで、前記対象ブロックの周辺画素を用いた予測処理を行って、前記対象ブロックを符号化することができる。
　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックが、パイプライン処理または並列処理可能であるか否かを判定する処理判定手段をさらに備え、前記符号化手段は、前記処理判定手段により前記対象ブロックが、パイプライン処理または並列処理可能であると判定された場合、パイプライン処理または並列処理により、前記対象ブロックを符号化することができる。
　前記所定のブロックは、ｍ×ｍ（ｍ≧１６）画素のマクロブロックであり、前記所定のブロックを構成するブロックは、ｍ／４×ｍ／４画素のブロックである。
　前記所定のブロックは、ｍ×ｍ（ｍ≧３２）画素のマクロブロック、または前記マクロブロックを構成するサブブロックであり、前記所定のブロックを構成するブロックは、１６×１６画素のブロックである。
　本発明の第１の側面の画像処理方法は、画像処理装置が、画像の所定のブロックを構成するブロックのうち、次の処理する対象ブロックのブロックアドレスを、符号化規格とは異なる順に基づいて確定し、確定されたブロックアドレスに対応する前記対象ブロックを、前記対象ブロックの周辺画素を用いた予測処理を行って、符号化し、符号化された順に、前記対象ブロックをストリームとして出力するステップを含む。
　本発明の第２の側面の画像処理装置は、画像の所定のブロックを構成するブロックであって、前記所定のブロック内において符号化規格とは異なる順で符号化された後ストリームとして出力されている次に処理する対象ブロックを前記ストリームの順に復号する復号手段と、前記対象ブロックのブロックアドレスを、前記符号化規格とは異なる順に基づいて確定するアドレス制御手段と、前記アドレス制御手段により確定されたブロックアドレスに対応する前記対象ブロックの予測画像を、前記対象ブロックの周辺画素を用いて予測する予測手段と前記予測手段により予測された前記対象ブロックの予測画像と、前記復号手段により復号された前記対象ブロックの画像を加算する加算手段とを備える。
　前記アドレス制御手段は、前記所定のブロックが１６個の前記ブロックにより構成される場合、左上のブロックを(0,0)とし、{}内のブロック同士は、パイプライン処理、並行処理、または先にどちらの処理を行ってもいいことを表すとすると、(0,0),(1,0),{(2,0),(0,1)},{(3,0),(1,1)},{(2,1),(0,2)},{(3,1),(1,2)},{(2,2),(0,3)},{(3,2),(1,3)},(2,3),(3,3)の順に基づいて、前記対象ブロックのブロックアドレスを確定することができる。
　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックの周辺画素が利用可能であるか否かを判定する周辺画素利用可能性判定手段をさらに備え、前記復号手段は、前記対象ブロックの予測モード情報も復号し、前記予測手段は、前記予測モード情報が示す予測モードで、前記対象ブロックの予測画像を、前記周辺画素利用可能性判定手段により利用可能であると判定された前記対象ブロックの周辺画素を用いて予測することができる。
　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックが、パイプライン処理または並列処理可能であるか否かを判定する処理判定手段をさらに備え、前記符号化手段は、前記処理判定手段により前記対象ブロックが、パイプライン処理または並列処理可能であると判定された場合、パイプライン処理または並列処理で、前記対象ブロックの予測画像を予測することができる。
　前記所定のブロックは、ｍ×ｍ（ｍ≧１６）画素のマクロブロックであり、前記所定のブロックを構成するブロックは、ｍ／４×ｍ／４画素のブロックである。
　前記所定のブロックは、ｍ×ｍ（ｍ≧３２）画素のマクロブロック、または前記マクロブロックを構成するサブブロックであり、前記所定のブロックを構成するブロックは、１６×１６画素のブロックである。
　本発明の第２の側面の画像処理方法は、画像処理装置が、画像の所定のブロックを構成するブロックであって、前記所定のブロック内で、符号化規格とは異なる順で符号化された後ストリームとして出力されている次に処理する対象ブロックを前記ストリームの順に復号し、前記対象ブロックのブロックアドレスを、前記符号化規格とは異なる順に基づいて確定し、確定されたブロックアドレスに対応する前記対象ブロックの予測画像を、前記対象ブロックの周辺画素を用いて予測し、予測された前記対象ブロックの予測画像と、復号された前記対象ブロックの画像を加算するステップを含む。
　本発明の第１の側面においては、画像の所定のブロックを構成するブロックのうち、次の処理する対象ブロックのブロックアドレスが、符号化規格とは異なる順に基づいて確定され、確定されたブロックアドレスに対応する前記対象ブロックが、前記対象ブロックの周辺画素を用いた予測処理を行って、符号化され、符号化された順に、前記対象ブロックがストリームとして出力される。
　本発明の第２の側面においては、画像の所定のブロックを構成するブロックであって、前記所定のブロック内で、符号化規格とは異なる順で符号化された後ストリームとして出力されている次に処理する対象ブロックが前記ストリームの順に復号され、前記対象ブロックのブロックアドレスが、前記符号化規格とは異なる順に基づいて確定され、確定されたブロックアドレスに対応する前記対象ブロックの予測画像が、前記対象ブロックの周辺画素を用いて予測される。そして、予測された前記対象ブロックの予測画像と、復号された前記対象ブロックの画像が加算される。
　なお、上述の画像処理装置のそれぞれは、独立した装置であっても良いし、１つの画像符号化装置または画像復号装置を構成している内部ブロックであってもよい。
　本発明の第１の側面によれば、所定のブロックを構成するブロックを符号化することができる。また、本発明の第１の側面によれば、イントラ予測の並列またはパイプライン処理化を実現するとともに、符号化効率を向上させることができる。
　本発明の第２の側面によれば、所定のブロックを構成するブロックを復号することができる。また、本発明の第２の側面によれば、イントラ予測の並列またはパイプライン処理化を実現するとともに、符号化効率を向上させることができる。
１６×１６画素のイントラ予測モードの場合の処理順序を説明する図である。 符号化処理順とストリームへの出力順の例を示す図である。 本発明を適用した画像符号化装置の一実施の形態の構成を示すブロック図である。 アドレス制御部の構成例を示すブロック図である。 並列処理およびパイプライン処理を説明するタイミングチャートである。 本発明の効果を説明する図である。 図３の画像符号化装置の符号化処理を説明するフローチャートである。 図７のステップＳ２１の予測処理を説明するフローチャートである。 輝度信号の４×４画素のイントラ予測モードの種類を示す図である。 輝度信号の４×４画素のイントラ予測モードの種類を示す図である。 ４×４画素のイントラ予測の方向を説明する図である。 ４×４画素のイントラ予測を説明する図である。 輝度信号の４×４画素のイントラ予測モードの符号化を説明する図である。 輝度信号の８×８画素のイントラ予測モードの種類を示す図である。 輝度信号の８×８画素のイントラ予測モードの種類を示す図である。 輝度信号の１６×１６画素のイントラ予測モードの種類を示す図である。 輝度信号の１６×１６画素のイントラ予測モードの種類を示す図である。 １６×１６画素のイントラ予測を説明する図である。 色差信号のイントラ予測モードの種類を示す図である。 図８のステップＳ３１のイントラ予測の前処理を説明するフローチャートである。 図８のステップＳ３２のイントラ予測処理を説明するフローチャートである。 図８のステップＳ３３のインター動き予測処理を説明するフローチャートである。 本発明を適用した画像復号装置の一実施の形態の構成を示すブロック図である。 アドレス制御部の構成例を示すブロック図である。 図２３の画像復号装置の復号処理を説明するフローチャートである。 図２５のステップＳ１３８の予測処理を説明するフローチャートである。 拡張されたブロックサイズの例を示す図である。 拡張されたブロックサイズへの本発明の適用例を示す図である。 コンピュータのハードウエアの構成例を示すブロック図である。 本発明を適用したテレビジョン受像機の主な構成例を示すブロック図である。 本発明を適用した携帯電話機の主な構成例を示すブロック図である。 本発明を適用したハードディスクレコーダの主な構成例を示すブロック図である。 本発明を適用したカメラの主な構成例を示すブロック図である。
　以下、図を参照して本発明の実施の形態について説明する。
［画像符号化装置の構成例］
　図３は、本発明を適用した画像処理装置としての画像符号化装置の一実施の形態の構成を表している。
　この画像符号化装置５１は、例えば、H．264及びMPEG-4 Part10（Advanced Video Coding）（以下H．264/AVCと記す）方式で画像を圧縮符号化する。
　図３の例において、画像符号化装置５１は、Ａ／Ｄ変換部６１、画面並べ替えバッファ６２、演算部６３、直交変換部６４、量子化部６５、可逆符号化部６６、蓄積バッファ６７、逆量子化部６８、逆直交変換部６９、および演算部７０を含んで構成される。また、画像符号化装置５１は、デブロックフィルタ７１、フレームメモリ７２、スイッチ７３、イントラ予測部７４、アドレス制御部７５、周辺画素利用可能性判定部７６、動き予測・補償部７７、予測画像選択部７８、およびレート制御部７９を含んで構成される。
　Ａ／Ｄ変換部６１は、入力された画像をＡ／Ｄ変換し、画面並べ替えバッファ６２に出力し、記憶させる。画面並べ替えバッファ６２は、記憶した表示の順番のフレームの画像を、ＧＯＰ（Group of Picture）に応じて、符号化のためのフレームの順番に並べ替える。
　演算部６３は、画面並べ替えバッファ６２から読み出された画像から、予測画像選択部７８により選択されたイントラ予測部７４からの予測画像または動き予測・補償部７７からの予測画像を減算し、その差分情報を直交変換部６４に出力する。直交変換部６４は、演算部６３からの差分情報に対して、離散コサイン変換、カルーネン・レーベ変換等の直交変換を施し、その変換係数を出力する。量子化部６５は直交変換部６４が出力する変換係数を量子化する。
　量子化部６５の出力となる、量子化された変換係数は、可逆符号化部６６に入力され、ここで可変長符号化、算術符号化等の可逆符号化が施され、圧縮される。
　可逆符号化部６６は、イントラ予測を示す情報などをイントラ予測部７４から取得し、インター予測モードを示す情報などを動き予測・補償部７７から取得する。なお、イントラ予測を示す情報は、以下、イントラ予測モード情報とも称する。また、インター予測を示す情報モードを示す情報は、以下、インター予測モード情報とも称する。
　図３の例の場合、可逆符号化部６６は、符号化処理部８１およびストリーム出力部８２により構成されている。符号化処理部８１は、H．264/AVCの処理順とは異なる処理順で、量子化された変換係数を符号化するとともに、イントラ予測を示す情報やインター予測モードを示す情報などを符号化し、圧縮画像におけるヘッダ情報の一部とする。ストリーム出力部８２は、符号化したデータを、符号化処理順と同じ出力順で、ストリームとして出力し、蓄積バッファ６７に蓄積させる。
　なお、上述した処理順は、イントラ予測部７４からの予測画像が符号化される場合の処理順であり、以下、特に言及しないが、動き予測・補償部７７からの予測画像の場合には、H．264/AVCの処理順で符号化処理、出力処理が行われるものとする。
　ここで、可逆符号化部６６においては、可変長符号化または算術符号化等の可逆符号化処理が行われる。可変長符号化としては、H．264/AVC方式で定められているCAVLC（Context-Adaptive Variable Length Coding）などがあげられる。算術符号化としては、CABAC（Context-Adaptive Binary Arithmetic Coding）などがあげられる。
　蓄積バッファ６７は、可逆符号化部６６から供給されたデータを、H．264/AVC方式で符号化された圧縮画像として、例えば、後段の図示せぬ記録装置や伝送路などに出力する。
　また、量子化部６５より出力された、量子化された変換係数は、逆量子化部６８にも入力され、逆量子化された後、さらに逆直交変換部６９において逆直交変換される。逆直交変換された出力は演算部７０により予測画像選択部７８から供給される予測画像と加算されて、局部的に復号された画像となる。デブロックフィルタ７１は、復号された画像のブロック歪を除去した後、フレームメモリ７２に供給し、蓄積させる。フレームメモリ７２には、デブロックフィルタ７１によりデブロックフィルタ処理される前の画像も供給され、蓄積される。
　スイッチ７３はフレームメモリ７２に蓄積された参照画像を動き予測・補償部７７またはイントラ予測部７４に出力する。
　この画像符号化装置５１においては、例えば、画面並べ替えバッファ６２からのＩピクチャ、Ｂピクチャ、およびＰピクチャが、イントラ予測（イントラ処理とも称する）する画像として、イントラ予測部７４に供給される。また、画面並べ替えバッファ６２から読み出されたＢピクチャおよびＰピクチャが、インター予測（インター処理とも称する）する画像として、動き予測・補償部７７に供給される。
　イントラ予測部７４は、画面並べ替えバッファ６２から読み出されたイントラ予測する画像とフレームメモリ７２から供給された参照画像に基づいて、候補となる全てのイントラ予測モードのイントラ予測処理を行い、予測画像を生成する。
　その際、イントラ予測部７４は、アドレス制御部７５に、マクロブロック内において、次に処理するのが何番目のブロックであるかという次の処理番号の情報を供給する。これに対応して、イントラ予測部７４は、アドレス制御部７５から、ブロックアドレスと、パイプライン処理または並列処理を制御または禁止する制御信号を取得する。また、イントラ予測部７４は、周辺画素利用可能性判定部７６から、処理する対象ブロックの周辺画素の利用可能性の情報を取得する。
　イントラ予測部７４は、アドレス制御部７５からのブロックアドレスに対応するブロックについて、周辺画素利用可能性判定部７６により利用可能であると判定された周辺画素を用いるイントラ予測モードで、イントラ予測処理を行う。なお、このとき、アドレス制御部７５からパイプライン処理または並列処理を制御する制御信号を受け取った場合、イントラ予測部７４は、それらのブロックについて、パイプライン処理または並列処理でのイントラ予測を行う。
　イントラ予測部７４は、予測画像を生成したイントラ予測モードに対してコスト関数値を算出し、算出したコスト関数値が最小値を与えるイントラ予測モードを、最適イントラ予測モードとして選択する。イントラ予測部７４は、生成された予測画像と、対応する最適イントラ予測モードについて算出されたコスト関数値を、予測画像選択部７８に供給する。
　イントラ予測部７４は、予測画像選択部７８により最適イントラ予測モードで生成された予測画像が選択された場合、最適イントラ予測モードを示す情報を、可逆符号化部６６に供給する。可逆符号化部６６は、イントラ予測部７４から情報が送られてきた場合には、この情報を符号化し、圧縮画像におけるヘッダ情報の一部とする。
　アドレス制御部７５は、イントラ予測部７４からの処理番号の情報を得ると、H．264/AVCの処理順とは異なる処理順で、次に処理するブロックアドレスを算出し、そのブロックアドレスを、イントラ予測部７４および周辺画素利用可能性判定部７６に供給する。
　また、アドレス制御部７５は、算出したブロックアドレスを用いて、対象ブロックがパイプライン処理または並列処理が可能であるか否かを判定する。アドレス制御部７５は、その判定結果に応じて、パイプライン処理または並列処理を制御あるいは禁止する制御信号を、イントラ予測部７４に供給する。
　周辺画素利用可能性判定部７６は、アドレス制御部７５からのブロックアドレスを用いて、対象ブロックの周辺画素の利用可能性を判定し、判定した周辺画素の利用可能性の情報を、イントラ予測部７４に供給する。
　動き予測・補償部７７は、候補となる全てのインター予測モードの動き予測・補償処理を行う。すなわち、動き予測・補償部７７には、画面並べ替えバッファ６２から読み出されたインター処理する画像と、スイッチ７３を介してフレームメモリ７２から参照画像が供給される。動き予測・補償部７７は、インター処理する画像と参照画像に基づいて、候補となる全てのインター予測モードの動きベクトルを検出し、動きベクトルに基づいて参照画像に補償処理を施し、予測画像を生成する。
　また、動き予測・補償部７７は、候補となる全てのインター予測モードに対してコスト関数値を算出する。動き予測・補償部７７は、算出したコスト関数値のうち、最小値を与える予測モードを、最適インター予測モードとして決定する。
　動き予測・補償部７７は、最適インター予測モードで生成された予測画像とそのコスト関数値を、予測画像選択部７８に供給する。動き予測・補償部７７は、予測画像選択部７８により最適インター予測モードで生成された予測画像が選択された場合、最適インター予測モードを示す情報（インター予測モード情報）を可逆符号化部６６に出力する。
　なお、必要であれば、動きベクトル情報、フラグ情報、参照フレーム情報なども可逆符号化部６６に出力される。可逆符号化部６６は、動き予測・補償部７７からの情報をやはり可変長符号化、算術符号化といった可逆符号化処理し、圧縮画像のヘッダ部に挿入する。
　予測画像選択部７８は、イントラ予測部７４または動き予測・補償部７７より出力された各コスト関数値に基づいて、最適イントラ予測モードと最適インター予測モードから、最適予測モードを決定する。そして、予測画像選択部７８は、決定された最適予測モードの予測画像を選択し、演算部６３，７０に供給する。このとき、予測画像選択部７８は、予測画像の選択情報を、イントラ予測部７４または動き予測・補償部７７に供給する。
　レート制御部７９は、蓄積バッファ６７に蓄積された圧縮画像に基づいて、オーバーフローあるいはアンダーフローが発生しないように、量子化部６５の量子化動作のレートを制御する。
［アドレス制御部の構成例］
　図４は、アドレス制御部の構成例を示すブロック図である。
　図４の例の場合、アドレス制御部７５は、ブロックアドレス算出部９１、およびパイプライン／並列処理制御部９２により構成されている。
　イントラ予測部７４は、マクロブロック内のブロックについて、次の処理番号の情報を、ブロックアドレス算出部９１に供給する。この次の処理番号は、例えば、１６×１６画素からなるマクロブロックが、４×４画素からなる１６個のブロックで構成されている場合、１乃至１６番目の何番目の処理までが終わって、次に何番目の処理がなされるかに関する情報である。
　ブロックアドレス算出部９１は、イントラ予測部７４からの処理番号から、H．264/AVCの処理順とは異なる処理順で、次に処理する対象ブロックのブロックアドレスを算出し、確定する。ブロックアドレス算出部９１は、確定したブロックアドレスを、イントラ予測部７４、パイプライン／並列処理制御部９２、および周辺画素利用可能性判定部７６に供給する。
　パイプライン／並列処理制御部９２は、ブロックアドレス算出部９１からのブロックアドレスを用いて、対象ブロックがパイプライン処理または並列処理が可能であるか否かを判定する。パイプライン／並列処理制御部９２は、その判定結果に応じて、パイプライン処理または並列処理を制御あるいは禁止する制御信号を、イントラ予測部７４に供給する。
　周辺画素利用可能性判定部７６は、ブロックアドレス算出部９１からのブロックアドレスを用いて、対象ブロックの周辺画素の利用可能性を判定し、判定した周辺画素の利用可能性を示す情報を、イントラ予測部７４に供給する。
　イントラ予測部７４は、ブロックアドレス算出部９１からのブロックアドレスに対応する対象ブロックについて、周辺画素利用可能性判定部７６により利用可能であると判定された周辺画素を用いるイントラ予測モードで、イントラ予測処理を行う。そして、その際、イントラ予測部７４は、パイプライン／並列処理制御部９２からの制御信号に基づいて、複数のブロックについてのパイプライン処理または並列処理のイントラ予測を行うか、１つのブロックだけでイントラ予測を行う。
［画像符号化装置における処理順の説明］
　次に、再度、図２を参照して、画像符号化装置５１の処理順について説明する。ここでは、例えば、１６×１６画素からなるマクロブロックが、４×４画素からなる１６個のブロックで構成されている場合を例に説明する。
　画像符号化装置５１においては、マクロブロック内の各ブロックについて、図２のAの各ブロックに付された番号順、すなわち、0→1→{2a,2b}→{3a,3b}→{4a,4b}→{5a,5b}→{6a,6b}→{7a,7b}→8→9の順で符号化処理が行われる。そして、画像符号化装置５１においては、さらに、符号化されたブロックが、符号化処理と同じ順でストリームとして出力される。なお、図２のAの番号順で符号化処理が行われるということは、つまり、イントラ予測、直交変換、量子化、逆量子化、および逆直交変換が、図２のAの番号順で処理が行われるということである。
　ここで、例えば、{2a,2b}は、どちらを先に処理してもよいことを表している。{2a,2b}においては、一方の処理が終了せずとも、他方の処理を開始すること、すなわち、パイプライン処理が可能であり、並列処理も可能である。
　例えば、H．264/AVCの符号化処理は、図２のBの各ブロックに付された番号順で行われる。なお、以下、各番号が付されたブロックを、“番号”のブロックとも称する。
　H．264/AVCの場合、図２のBに示される“２”のブロックと“３”のブロックでは、図５のAに示されるように、“２”のブロックのローカルデコード処理（逆直交変換）が完了しないと、“３”のブロックのイントラ予測を行うことができなかった。
　例えば、図５のAの例においては、H．264/AVCの符号化順、すなわち、図２のBに示される“２”のブロックと“３”のブロックの場合のタイミングチャートが示されている。図５のAの場合、“２”のブロックのイントラ予測、直交変換、量子化、逆量子化、および逆直交変換が完了した後に、“３”のブロックのイントラ予測が開始されている。
　このように、H．264/AVCの場合、“２”のブロックのローカルデコード処理（逆直交変換）が完了しないと、“３”のブロックのイントラ予測を行うための周辺画素の値がわからないため、パイプライン処理を行うことが困難であった。
　これに対して、画像符号化装置５１の符号化順および出力順の場合、図２のAに示される“２ａ”のブロックと“２ｂ”のブロックは、周辺画素に関する依存関係が存在しないため、次の図５のBおよび図５のCに示されるような処理が可能である。
　例えば、図５のBの例においては、画像符号化装置５１の符号化および出力順、すなわち、図２のAに示される“２ａ”のブロックと“２ｂ”のブロックの場合のパイプライン処理のタイミングチャートが示されている。図５のBの場合、“２ａ”のブロックのイントラ予測が完了した後、“２ａ”のブロックの直交変換の開始と同時に、“２ａ”のブロックの処理に影響されることなく、“２ｂ”のブロックのイントラ予測が開始されている。その後の“２ａ”のブロックの量子化、逆量子化、逆直交変換の処理も、“２ｂ”のブロックの処理に影響することなく行われ、“２ｂ”のブロックの直交変換、量子化、逆量子化、逆直交変換も、“２ａ”のブロックの処理に影響されることなく、行われている。
　図５のCの例においては、画像符号化装置５１の符号化および出力順、すなわち、図２のAに示される“２ａ”のブロックと“２ｂ”のブロックの場合の並列処理のタイミングチャートが示されている。図５のCの場合、“２ａ”のブロックのイントラ予測と同時に、“２ｂ”のブロックのイントラ予測が開始されている。その後の“２ａ”のブロックの直交変換、量子化、逆量子化、逆直交変換の処理も、“２ｂ”のブロックの直交変換、量子化、逆量子化、逆直交変換の処理とそれぞれ同時に行われている。
　以上のように、図２のAに示される“２ａ”のブロックと“２ｂ”のブロックにおいては、図５のBに示されるようなパイプライン処理や、図５のCに示される並列処理が可能である。
　なお、上述した特許文献１に記載の提案においては、符号化処理の順序は、図２のAに付された番号順であるが、ストリームへの出力順は、図２のBに付された番号順である。したがって、順序を変更する（リオーダリングの）ためのバッファが必要であった。これに対して、画像符号化装置５１においては、符号化順と出力順が同じであるため、符号化処理部８１とストリーム出力部８２の間にバッファを備える必要がない。
　また、図６に示される“３ｂ”のブロックまたは“７ｂ”のブロックについて注目してみる。図６の例においては、各ブロックには、符号化順を示す番号が付されており、その番号の隣に付される括弧内の番号は、特許文献１に記載の提案の出力順を表している。
　例えば、“３ｂ”のブロックを処理している場合、図６においてハッチがなされた“２ａ”のブロックの処理は終了しているはずである。 “７ｂ”のブロックについても同様で、“７ｂ”のブロックを処理している場合、図６においてハッチがなされた“６ａ”のブロックの処理は終了しているはずである。したがって、処理の順から考えると、“３ｂ”のブロックおよび“７ｂ”のブロックに対する右上の周辺画素値は、利用可能(available)である。
　しかしながら、出力順が、括弧内の番号であるとすると、“３ｂ”のブロックの出力順は、３番目で、“２ａ”のブロックの出力順は、４番目であるので、“３ｂ”のブロックよりも“２ａ”のブロックの方が後に出力される。
　“７ｂ”のブロックの出力順は、１１番目で、“６ａ”のブロックの出力順は、１２番目であるので、“７ｂ”のブロックよりも“６ａ”のブロックの方が後に出力される。
　したがって、“３ｂ”のブロックおよび“７ｂ”のブロックに対する右上の周辺画素値は、利用不可能(unavailable)であるとして処理しなければ、後段の復号側において、それらのブロックを復号することが困難になってしまう。すなわち、符号化効率が低下してしまう。
　これに対して、画像符号化装置５１の場合、出力順が符号化順と同じであるので、復号側における復号順も同じであり、“３ｂ”のブロックおよび“７ｂ”のブロックに対する右上の周辺画素値は、利用可能(available)であると処理することができる。すなわち、候補のイントラ予測モードが増える。
　これにより、画像符号化装置５１においては、符号化効率を低下させることなく、高い符号化効率で、パイプライン処理や並列処理を実現することができる。
［画像符号化装置の符号化処理の説明］
　次に、図７のフローチャートを参照して、図３の画像符号化装置５１の符号化処理について説明する。
　ステップＳ１１において、Ａ／Ｄ変換部６１は入力された画像をＡ／Ｄ変換する。ステップＳ１２において、画面並べ替えバッファ６２は、Ａ／Ｄ変換部６１より供給された画像を記憶し、各ピクチャの表示する順番から符号化する順番への並べ替えを行う。
　ステップＳ１３において、演算部６３は、ステップＳ１２で並び替えられた画像と予測画像との差分を演算する。予測画像は、インター予測する場合は動き予測・補償部７７から、イントラ予測する場合はイントラ予測部７４から、それぞれ予測画像選択部７８を介して演算部６３に供給される。
　差分データは元の画像データに較べてデータ量が小さくなっている。したがって、画像をそのまま符号化する場合に較べて、データ量を圧縮することができる。
　ステップＳ１４において、直交変換部６４は演算部６３から供給された差分情報を直交変換する。具体的には、離散コサイン変換、カルーネン・レーベ変換等の直交変換が行われ、変換係数が出力される。ステップＳ１５において、量子化部６５は変換係数を量子化する。この量子化に際しては、後述するステップＳ２５の処理で説明されるように、レートが制御される。
　以上のようにして量子化された差分情報は、次のようにして局部的に復号される。すなわち、ステップＳ１６において、逆量子化部６８は量子化部６５により量子化された変換係数を量子化部６５の特性に対応する特性で逆量子化する。ステップＳ１７において、逆直交変換部６９は逆量子化部６８により逆量子化された変換係数を直交変換部６４の特性に対応する特性で逆直交変換する。
　ステップＳ１８において、演算部７０は、予測画像選択部７８を介して入力される予測画像を局部的に復号された差分情報に加算し、局部的に復号された画像（演算部６３への入力に対応する画像）を生成する。ステップＳ１９においてデブロックフィルタ７１は、演算部７０より出力された画像をフィルタリングする。これによりブロック歪みが除去される。ステップＳ２０においてフレームメモリ７２は、フィルタリングされた画像を記憶する。なお、フレームメモリ７２にはデブロックフィルタ７１によりフィルタ処理されていない画像も演算部７０から供給され、記憶される。
　ステップＳ２１において、イントラ予測部７４および動き予測・補償部７７は、それぞれ画像の予測処理を行う。すなわち、ステップＳ２１において、イントラ予測部７４は、イントラ予測モードのイントラ予測処理を行う。動き予測・補償部７７は、インター予測モードの動き予測・補償処理を行う。
　ステップＳ２１における予測処理の詳細は、図８を参照して後述するが、この処理により、候補となる全ての予測モードでの予測処理がそれぞれ行われ、候補となる全ての予測モードでのコスト関数値がそれぞれ算出される。そして、算出されたコスト関数値に基づいて、最適イントラ予測モードが選択され、最適イントラ予測モードのイントラ予測により生成された予測画像とそのコスト関数値が予測画像選択部７８に供給される。
　一方、算出されたコスト関数値に基づいて、インター予測モードの中から、最適インター予測モードが決定され、最適インター予測モードで生成された予測画像とそのコスト関数値が、予測画像選択部７８に供給される。
　ステップＳ２２において、予測画像選択部７８は、イントラ予測部７４および動き予測・補償部７７より出力された各コスト関数値に基づいて、最適イントラ予測モードと最適インター予測モードのうちの一方を、最適予測モードに決定する。そして、予測画像選択部７８は、決定した最適予測モードの予測画像を選択し、演算部６３，７０に供給する。この予測画像が、上述したように、ステップＳ１３，Ｓ１８の演算に利用される。
　なお、この予測画像の選択情報は、イントラ予測部７４または動き予測・補償部７７に供給される。最適イントラ予測モードの予測画像が選択された場合、イントラ予測部７４は、最適イントラ予測モードを示す情報（すなわち、イントラ予測モード情報を、可逆符号化部６６に供給する。
　最適インター予測モードの予測画像が選択された場合、動き予測・補償部７７は、最適インター予測モードを示す情報と、必要に応じて、最適インター予測モードに応じた情報を可逆符号化部６６に出力する。最適インター予測モードに応じた情報としては、動きベクトル情報やフラグ情報、参照フレーム情報などがあげられる。すなわち、最適インター予測モードとして、インター予測モードによる予測画像が選択されているときには、動き予測・補償部７７は、インター予測モード情報、動きベクトル情報、参照フレーム情報を可逆符号化部６６に出力する。
　ステップＳ２３において、符号化処理部８１は量子化部６５より出力された量子化された変換係数を符号化する。すなわち、差分画像が可変長符号化、算術符号化等の可逆符号化され、圧縮される。このとき、上述したステップＳ２２において符号化処理部８１に入力された、イントラ予測部７４からのイントラ予測モード情報、または、動き予測・補償部７７からの最適インター予測モードに応じた情報なども符号化され、ヘッダ情報に付加される。
　符号化処理部８１により符号化されたデータは、ストリーム出力部８２により、符号化処理順と同じ出力順で、ストリームとして蓄積バッファ６７に出力される。
　ステップＳ２４において蓄積バッファ６７は差分画像を圧縮画像として蓄積する。蓄積バッファ６７に蓄積された圧縮画像が適宜読み出され、伝送路を介して復号側に伝送される。
　ステップＳ２５においてレート制御部７９は、蓄積バッファ６７に蓄積された圧縮画像に基づいて、オーバーフローあるいはアンダーフローが発生しないように、量子化部６５の量子化動作のレートを制御する。
［予測処理の説明］
　次に、図８のフローチャートを参照して、図７のステップＳ２１における予測処理を説明する。
　画面並べ替えバッファ６２から供給される処理対象の画像がイントラ処理されるブロックの画像である場合、参照される復号済みの画像がフレームメモリ７２から読み出され、スイッチ７３を介してイントラ予測部７４に供給される。
　イントラ予測部７４は、アドレス制御部７５に、マクロブロックにおいて、次に処理するのが何番目のブロックであるかという次の処理番号の情報を供給する。
　ステップＳ３１において、アドレス制御部７５と周辺画素利用可能性判定部７６は、イントラ予測の前処理を行う。ステップＳ３１におけるイントラ予測の前処理の詳細は、図２０を参照して後述する。
　この処理により、図２のAに示される処理順で、処理番号が対応する次に処理するブロックのブロックアドレスが確定される。また、確定されたブロックアドレスが用いられて、対象ブロックがパイプライン処理または並列処理が可能であるか否かと、対象ブロックの周辺画素の利用可能性が判定される。そして、次に処理するブロックのブロックアドレス、パイプライン処理または並列処理を制御あるいは禁止する制御信号、および周辺画素の利用可能性を示す情報が、イントラ予測部７４に供給される。
　ステップＳ３２において、イントラ予測部７４は、供給された画像を用いて、処理対象のブロックの画素を、候補となる全てのイントラ予測モードでイントラ予測する。なお、参照される復号済みの画素としては、デブロックフィルタ７１によりデブロックフィルタリングされていない画素が用いられる。
　ステップＳ３２におけるイントラ予測処理の詳細は、図２１を参照して後述するが、この処理により、候補となる全てのイントラ予測モードでイントラ予測が行われる。なお、このとき、イントラ予測部７４は、アドレス制御部７５により確定されたブロックアドレスが対応する対象ブロックについて、周辺画素利用可能性判定部７６により利用可能であると判定された周辺画素を用いるイントラ予測モードで、イントラ予測処理を行う。その際、イントラ予測部７４は、アドレス制御部７５からパイプライン処理または並列処理を制御する制御信号を受け取った場合、それらのブロックについて、パイプライン処理または並列処理でのイントラ予測を行う。
　そして、候補となる全てのイントラ予測モードに対してコスト関数値が算出され、算出されたコスト関数値に基づいて、最適イントラ予測モードが決定される。生成された予測画像と最適イントラ予測モードのコスト関数値は、予測画像選択部７８に供給される。
　画面並べ替えバッファ６２から供給される処理対象の画像がインター処理される画像である場合、参照される画像がフレームメモリ７２から読み出され、スイッチ７３を介して動き予測・補償部７７に供給される。これらの画像に基づいて、ステップＳ３３において、動き予測・補償部７７はインター動き予測処理を行う。すなわち、動き予測・補償部７７は、フレームメモリ７２から供給される画像を参照して、候補となる全てのインター予測モードの動き予測処理を行う。
　ステップＳ３３におけるインター動き予測処理の詳細は、図２２を参照して後述するが、この処理により、候補となる全てのインター予測モードで動き予測処理が行われ、候補となる全てのインター予測モードに対してコスト関数値が算出される。
　ステップＳ３４において、動き予測・補償部７７は、ステップＳ３３において算出されたインター予測モードに対してのコスト関数値を比較し、最小値を与える予測モードを、最適インター予測モードとして決定する。そして、動き予測・補償部７７は、最適インター予測モードで生成された予測画像とそのコスト関数値を、予測画像選択部７８に供給する。
［Ｈ．２６４／ＡＶＣ方式におけるイントラ予測処理の説明］
　次に、Ｈ．２６４／ＡＶＣ方式で定められているイントラ予測の各モードについて説明する。
　まず、輝度信号に対するイントラ予測モードについて説明する。輝度信号のイントラ予測モードには、イントラ４×４予測モード、イントラ８×８予測モード、およびイントラ１６×１６予測モードの３通りの方式が定められている。これは、ブロック単位を定めるモードであり、マクロブロック毎に設定される。また、色差信号に対しては、マクロブロック毎に輝度信号とは独立したイントラ予測モードを設定することが可能である。
　さらに、イントラ４×４予測モードの場合、４×４画素の対象ブロック毎に、９種類の予測モードから１つの予測モードを設定することができる。イントラ８×８予測モードの場合、８×８画素の対象ブロック毎に、９種類の予測モードから１つの予測モードを設定することができる。また、イントラ１６×１６予測モードの場合、１６×１６画素の対象マクロブロックに対して、４種類の予測モードから１つの予測モードを設定することができる。
　なお、以下、イントラ４×４予測モード、イントラ８×８予測モード、およびイントラ１６×１６予測モードは、それぞれ、４×４画素のイントラ予測モード、８×８画素のイントラ予測モード、および１６×１６画素のイントラ予測モードとも適宜称する。
　図９および図１０は、９種類の輝度信号の４×４画素のイントラ予測モード(Intra_4x4_pred_mode)を示す図である。平均値（ＤＣ）予測を示すモード２以外の８種類の各モードは、それぞれ、図１１の番号０，１，３乃至８で示される方向に対応している。
　９種類のIntra_4x4_pred_modeについて、図１２を参照して説明する。図１２の例において、画素ａ乃至ｐは、イントラ処理される対象ブロックの画素を表し、画素値Ａ乃至Ｍは、隣接ブロックに属する画素の画素値を表している。すなわち、画素ａ乃至ｐは、画面並べ替えバッファ６２から読み出された処理対象の画像であり、画素値Ａ乃至Ｍは、フレームメモリ７２から読み出され、参照される復号済みの画像の画素値である。
　図１０および図１１に示す各イントラ予測モードの場合、画素ａ乃至ｐの予測画素値は、隣接ブロックに属する画素の画素値Ａ乃至Ｍを用いて、以下のように生成される。なお、画素値が“available”であるとは、画枠の端であったり、あるいは、まだ符号化されていないなどの理由がなく、利用可能であることを表す。これに対して、画素値が“unavailable”であるとは、画枠の端であったり、あるいは、まだ符号化されていないなどの理由により利用可能ではないことを表す。
　モード０はVertical Prediction modeであり、画素値Ａ乃至Ｄが “available” の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（１）のように生成される。

　画素ａ, ｅ, ｉ, ｍの予測画素値　＝　Ａ
　画素ｂ, ｆ, ｊ, ｎの予測画素値　＝　Ｂ
　画素ｃ, ｇ, ｋ, ｏの予測画素値　＝　Ｃ
　画素ｄ, ｈ, ｌ, ｐの予測画素値　＝　Ｄ　　　　　　　・・・（１）
　モード１はHorizontal Prediction modeであり、画素値Ｉ乃至Ｌが “available” の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（２）のように生成される。

　画素ａ, ｂ, ｃ, ｄの予測画素値　＝　Ｉ
　画素ｅ, ｆ, ｇ, ｈの予測画素値　＝　Ｊ
　画素ｉ, ｊ, ｋ, ｌの予測画素値　＝　Ｋ
　画素ｍ, ｎ, ｏ, ｐの予測画素値　＝　Ｌ　　　　　　　　・・・（２）
　モード２はDC Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌが全て “available” である時、予測画素値は式（３）のように生成される。

　（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｉ＋Ｊ＋Ｋ＋Ｌ＋４）　＞＞　３　　　・・・（３）
　また、画素値Ａ,Ｂ,Ｃ,Ｄが全て “unavailable” である時、予測画素値は式（４）のように生成される。

　（Ｉ＋Ｊ＋Ｋ＋Ｌ＋２）　＞＞　２　　　　　　　　　　　・・・（４）
　また、画素値Ｉ,Ｊ,Ｋ,Ｌが全て “unavailable” である時、予測画素値は式（５）のように生成される。

　（Ａ＋Ｂ＋Ｃ＋Ｄ＋２）　＞＞　２　　　　　　　　　　　・・・（５）
　なお、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌが全て“unavailable” である時、１２８を予測画素値として用いる。
　モード３はDiagonal_Down_Left Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌ,Ｍが“available”の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（６）のように生成される。

　画素ａの予測画素値　　　　　　　＝　（Ａ＋２Ｂ＋Ｃ＋２）　＞＞　２
　画素ｂ，ｅの予測画素値　　　　　＝　（Ｂ＋２Ｃ＋Ｄ＋２）　＞＞　２
　画素ｃ，ｆ，ｉの予測画素値　　　＝　（Ｃ＋２Ｄ＋Ｅ＋２）　＞＞　２
　画素ｄ，ｇ，ｊ，ｍの予測画素値　＝　（Ｄ＋２Ｅ＋Ｆ＋２）　＞＞　２
　画素ｈ，ｋ，ｎの予測画素値　　　＝　（Ｅ＋２Ｆ＋Ｇ＋２）　＞＞　２
　画素ｌ，ｏの予測画素値　　　　　＝　（Ｆ＋２Ｇ＋Ｈ＋２）　＞＞　２
　画素ｐの予測画素値　　　　　　　＝　（Ｇ＋３Ｈ＋２）　　　＞＞　２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（６）
　モード４はDiagonal_Down_Right Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌ,Ｍが “available” の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（７）のように生成される。

　画素ｍの予測画素値　　　　　　　＝　（Ｊ＋２Ｋ＋Ｌ＋２）　＞＞　２
　画素ｉ，ｎの予測画素値　　　　　＝　（Ｉ＋２Ｊ＋Ｋ＋２）　＞＞　２
　画素ｅ，ｊ，ｏの予測画素値　　　＝　（Ｍ＋２Ｉ＋Ｊ＋２）　＞＞　２
　画素ａ，ｆ，ｋ，ｐの予測画素値　＝　（Ａ＋２Ｍ＋Ｉ＋２）　＞＞　２
　画素ｂ，ｇ，ｌの予測画素値　　　＝　（Ｍ＋２Ａ＋Ｂ＋２）　＞＞　２
　画素ｃ，ｈの予測画素値　　　　　＝　（Ａ＋２Ｂ＋Ｃ＋２）　＞＞　２
　画素ｄの予測画素値　　　　　　　＝　（Ｂ＋２Ｃ＋Ｄ＋２）　＞＞　２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（７）
　モード５はDiagonal_Vertical_Right Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌ,Ｍが“available”の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（８）のように生成される。

　画素ａ，ｊの予測画素値　　　　　＝　（Ｍ＋Ａ＋１）　　　　＞＞　１
　画素ｂ，ｋの予測画素値　　　　　＝　（Ａ＋Ｂ＋１）　　　　＞＞　１
　画素ｃ，ｌの予測画素値　　　　　＝　（Ｂ＋Ｃ＋１）　　　　＞＞　１
　画素ｄの予測画素値　　　　　　　＝　（Ｃ＋Ｄ＋１）　　　　＞＞　１
　画素ｅ，ｎの予測画素値　　　　　＝　（Ｉ＋２Ｍ＋Ａ＋２）　＞＞　２
　画素ｆ，ｏの予測画素値　　　　　＝　（Ｍ＋２Ａ＋Ｂ＋２）　＞＞　２
　画素ｇ，ｐの予測画素値　　　　　＝　（Ａ＋２Ｂ＋Ｃ＋２）　＞＞　２
　画素ｈの予測画素値　　　　　　　＝　（Ｂ＋２Ｃ＋Ｄ＋２）　＞＞　２
　画素ｉの予測画素値　　　　　　　＝　（Ｍ＋２Ｉ＋Ｊ＋２）　＞＞　２
　画素ｍの予測画素値　　　　　　　＝　（Ｉ＋２Ｊ＋Ｋ＋２）　＞＞　２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（８）
　モード６はHorizontal_Down Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌ,Ｍが“available”の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（９）のように生成される。

　画素ａ，ｇの予測画素値　　　　　＝　（Ｍ＋Ｉ＋１）　　　　＞＞　１
　画素ｂ，ｈの予測画素値　　　　　＝　（Ｉ＋２Ｍ＋Ａ＋２）　＞＞　２
　画素ｃの予測画素値　　　　　　　＝　（Ｍ＋２Ａ＋Ｂ＋２）　＞＞　２
　画素ｄの予測画素値　　　　　　　＝　（Ａ＋２Ｂ＋Ｃ＋２）　＞＞　２
　画素ｅ，ｋの予測画素値　　　　　＝　（Ｉ＋Ｊ＋１）　　　　＞＞　１
　画素ｆ，ｌの予測画素値　　　　　＝　（Ｍ＋２Ｉ＋Ｊ＋２）　＞＞　２
　画素ｉ，ｏの予測画素値　　　　　＝　（Ｊ＋Ｋ＋１）　　　　＞＞　１
　画素ｊ，ｐの予測画素値　　　　　＝　（Ｉ＋２Ｊ＋Ｋ＋２）　＞＞　２
　画素ｍの予測画素値　　　　　　　＝　（Ｋ＋Ｌ＋１）　　　　＞＞　１
　画素ｎの予測画素値　　　　　　　＝　（Ｊ＋２Ｋ＋Ｌ＋２）　＞＞　２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（９）
　モード７は、Vertical_Left Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌ,Ｍが“available”の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（１０）のように生成される。

　画素ａの予測画素値　　　　　　　＝　（Ａ＋Ｂ＋１）　　　　＞＞　１
　画素ｂ，ｉの予測画素値　　　　　＝　（Ｂ＋Ｃ＋１）　　　　＞＞　１
　画素ｃ，ｊの予測画素値　　　　　＝　（Ｃ＋Ｄ＋１）　　　　＞＞　１
　画素ｄ，ｋの予測画素値　　　　　＝　（Ｄ＋Ｅ＋１）　　　　＞＞　１
　画素ｌの予測画素値　　　　　　　＝　（Ｅ＋Ｆ＋１）　　　　＞＞　１
　画素ｅの予測画素値　　　　　　　＝　（Ａ＋２Ｂ＋Ｃ＋２）　＞＞　２
　画素ｆ，ｍの予測画素値　　　　　＝　（Ｂ＋２Ｃ＋Ｄ＋２）　＞＞　２
　画素ｇ，ｎの予測画素値　　　　　＝　（Ｃ＋２Ｄ＋Ｅ＋２）　＞＞　２
　画素ｈ，ｏの予測画素値　　　　　＝　（Ｄ＋２Ｅ＋Ｆ＋２）　＞＞　２
　画素ｐの予測画素値　　　　　　　＝　（Ｅ＋２Ｆ＋Ｇ＋２）　＞＞　２
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１０）
　モード８は、Horizontal_Up Prediction modeであり、画素値Ａ,Ｂ,Ｃ,Ｄ,Ｉ,Ｊ,Ｋ,Ｌ,Ｍが“available”の場合のみ適用される。この場合、画素ａ乃至ｐの予測画素値は、次の式（１１）のように生成される。

　画素ａの予測画素値　　　　　　　＝　（Ｉ＋Ｊ＋１）　　　　＞＞　１
　画素ｂの予測画素値　　　　　　　＝　（Ｉ＋２Ｊ＋Ｋ＋２）　＞＞　２
　画素ｃ，ｅの予測画素値　　　　　＝　（Ｊ＋Ｋ＋１）　　　　＞＞　１
　画素ｄ，ｆの予測画素値　　　　　＝　（Ｊ＋２Ｋ＋Ｌ＋２）　＞＞　２
　画素ｇ，ｉの予測画素値　　　　　＝　（Ｋ＋Ｌ＋１）　　　　＞＞　１
　画素ｈ，ｊの予測画素値　　　　　＝　（Ｋ＋３Ｌ＋２）　　　＞＞　２
　画素ｋ，ｌ，ｍ，ｎ，ｏ，ｐの予測画素値　＝　Ｌ
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１１）
　次に、図１３を参照して、輝度信号の４×４画素のイントラ予測モード(Intra_4x4_pred_mode)の符号化方式について説明する。図１３の例において、４×４画素からなり、符号化対象となる対象ブロックＣが示されており、対象ブロックＣに隣接する４×４画素からなるブロックＡおよびブロックＢが示されている。
　この場合、対象ブロックＣにおけるIntra_4x4_pred_modeと、ブロックＡおよびブロックＢにおけるIntra_4x4_pred_modeとは高い相関があると考えられる。この相関性を用いて、次のように符号化処理を行うことにより、より高い符号化効率を実現することができる。
　すなわち、図１３の例において、ブロックＡおよびブロックＢにおけるIntra_4x4_pred_modeを、それぞれ、Intra_4x4_pred_modeAおよびIntra_4x4_pred_modeBとして、MostProbableModeを次の式（１２）と定義する。

　MostProbableMode=Min(Intra_4x4_pred_modeA, Intra_4x4_pred_modeB)
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１２）
　すなわち、ブロックＡおよびブロックＢのうち、より小さなmode_numberを割り当てられている方をMostProbableModeとする。
　ビットストリーム中には、対象ブロックＣに対するパラメータとして、prev_intra4x4_pred_mode_flag[luma4x4BlkIdx] および rem_intra4x4_pred_mode[luma4x4BlkIdx] という２つの値が定義されており、次の式（１３）に示される擬似コードに基づく処理により、復号処理が行われ、対象ブロックＣに対するIntra_4x4_pred_mode、Intra4x4PredMode[luma4x4BlkIdx] の値を得ることができる。
　if(prev_intra4x4_pred_mode_flag[luma4x4BlkIdx])
　　　　　　　Intra4x4PredMode[luma4x4BlkIdx] = MostProbableMode
　else
　　if(rem_intra4x4_pred_mode[luma4x4BlkIdx] < MostProbableMode)
　　　Intra4x4PredMode[luma4x4BlkIdx]=rem_intra4x4_pred_mode[luma4x4BlkIdx]
    else
　　　Intra4x4PredMode[luma4x4BlkIdx]=rem_intra4x4_pred_mode[luma4x4BlkIdx] + 1
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１３）
　次に、８×８画素のイントラ予測モードについて説明する。図１４および図１５は、９種類の輝度信号の８×８画素のイントラ予測モード(Intra_8x8_pred_mode)を示す図である。
　対象の８×８ブロックにおける画素値を、p[x,y](0≦x≦7;0≦y≦7)とし、隣接ブロックの画素値をp[-1,-1],…,p[-1,15],p[-1,0],…,[p-1,7]のように表すものとする。
　８×８画素のイントラ予測モードについては、予測値を生成するに先立ち、隣接画素にローパスフィルタリング処理が施される。ここで、ローパスフィルタリング処理前の画素値を、p[-1,-1],…,p[-1,15],p[-1,0],…p[-1,7]、処理後の画素値をp'[-1,-1],…,p'[-1,15],p'[-1,0],…p'[-1,7]と表すとする。
　まず、p'[0,-1]は、p[-1,-1] が “available” である場合には、次の式（１４）のように算出され、“not available” である場合には、次の式（１５）のように算出される。

　p'[0,-1] = (p[-1,-1] + 2*p[0,-1] + p[1,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１４）
　p'[0,-1] = (3*p[0,-1] + p[1,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１５）
　p'[x,-1] (x=0,…,7)は、次の式（１６）のように算出される。

　p'[x,-1] = (p[x-1,-1] + 2*p[x,-1] + p[x+1,-1] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１６）
　p'[x,-1] (x=8,…,15)は、p[x,-1] (x=8,…,15) が “available” である場合には、次の式（１７）のように算出される。

　p'[x,-1] = (p[x-1,-1] + 2*p[x,-1] + p[x+1,-1] + 2) >>2
　p'[15,-1] = (p[14,-1] + 3*p[15,-1] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１７）
　p'[-1,-1]は、p[-1,-1]が “available” である場合には、以下のように算出される。すなわち、p'[-1,-1]は、p[0,-1]及びp[-1,0]の双方がavailableである場合には、式（１８）のように算出され、p[-1,0] が “unavailable” である場合には、式（１９）のように算出される。また、p'[-1,-1]は、p[0,-1] が “unavailable” である場合には、式（２０）のように算出される。

　p'[-1,-1] = (p[0,-1] + 2*p[-1,-1] + p[-1,0] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１８）
　p'[-1,-1] = (3*p[-1,-1] + p[0,-1] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１９）
　p'[-1,-1] = (3*p[-1,-1] + p[-1,0] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２０）
　p'[-1,y] (y=0, … ,7) は、p[-1,y] (y=0, … ,7) が “available” の時、以下のように算出される。すなわち、まず、p'[-1,0]は、p[-1,-1]が “available” である場合には、次の式（２１）のように算出され、“unavailable” である場合には、式（２２）のように算出される。

　p'[-1,0] = (p[-1,-1] + 2*p[-1,0] + p[-1,1] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２１）
　p'[-1,0] = (3*p[-1,0] + p[-1,1] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２２）
　また、p'[-1,y] (y=1,…,6)は、次の式（２３）のように算出され、p'[-1,7]は、式（２４）のように算出される。

　p[-1,y] = (p[-1,y-1] + 2*p[-1,y] + p[-1,y+1] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２３）
　p'[-1,7] = (p[-1,6] + 3*p[-1,7] + 2) >>2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２４）
　このように算出されたp'を用いて、図１４および図１５に示される各イントラ予測モードにおける予測値は以下のように生成される。
　モード０はVertical Prediction modeであり、p[x,-1] (x=0, … ,7) が “available” である時のみ適用される。予測値pred8x8L[x,y]は、次の式（２５）のように生成される。

　pred8x8L[x,y] = p'[x,-1] x,y=0,...,7
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２５）
　モード１はHorizontal Prediction modeであり、p[-1,y] (y=0, … ,7) が “available” である時のみ適用される。予測値pred8x8L[x,y]は、次の式（２６）のように生成される。

　pred8x8L[x,y] = p'[-1,y] x,y=0,...,7
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２６）
　モード２はDC Prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、p[x,-1] (x=0, … ,7) および p[-1,y] (y=0, … ,7) の両方が “available” である場合には、予測値pred8x8L[x,y]は、次の式（２７）のように生成される。

Figure JPOXMLDOC01-appb-M000001
　p[x,-1] (x=0, … ,7) は “available” であるが、 p[-1,y] (y=0, … ,7) が “unavailable” である場合には、予測値pred8x8L[x,y]は、次の式（２８）のように生成される。

Figure JPOXMLDOC01-appb-M000002
　p[x,-1] (x=0, … ,7) は “unavailable” であるが、 p[-1,y] (y=0, … ,7) が “available” である場合には、予測値pred8x8L[x,y]は、次の式（２９）のように生成される。

Figure JPOXMLDOC01-appb-M000003
　p[x,-1] (x=0, … ,7) および p[-1,y] (y=0, … ,7) の両方が “unavailable” である場合には、予測値pred8x8L[x,y]は、次の式（３０）のように生成される。

　pred8x8L[x,y] = 128
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３０）
　ただし、式（３０）は、8ビット入力の場合を表している。
　モード３はDiagonal_Down_Left_prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、Diagonal_Down_Left_prediction modeは、p[x,-1], x=0,…,15が “available” の時のみ適用され、x=7かつy=7である予測画素値は、次の式（３１）のように生成され、その他の予測画素値は、次の式（３２）のように生成される。

　pred8x8L[x,y] = (p'[14,-1] + 3*p[15,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３１）
　red8x8L[x,y] = (p'[x+y,-1] + 2*p'[x+y+1,-1] + p'[x+y+2,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３２）
　モード４はDiagonal_Down_Right_prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、Diagonal_Down_Right_prediction modeは、p[x,-1],x=0,…,7及びp[-1,y],y=0,…,7が “available”の時のみ適用され、x > y である予測画素値は、次の式（３３）のように生成され、x < y である予測画素値は、次の式（３４）のように生成される。また、x = y である予測画素値は、次の式（３５）のように生成される。

　pred8x8L[x,y] = (p'[x-y-2,-1] + 2*p'[x-y-1,-1] + p'[x-y,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３３）
　pred8x8L[x,y] = (p'[-1,y-x-2] + 2*p'[-1,y-x-1] + p'[-1,y-x] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３４）
　pred8x8L[x,y] = (p'[0,-1] + 2*p'[-1,-1] + p'[-1,0] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３５）
　モード５はVertical_Right_prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、Vertical_Right_prediction modeは、p[x,-1],x=0,…,7及びp[-1,y],y=-1,…,7が “available”の時のみ適用される。今、zVRを、次の式（３６）のように定義する。

　zVR = 2*x - y
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３６）
　この時、zVRが、0,2,4,6,8,10,12,14の場合には、画素予測値は、次の式（３７）のように生成され、zVRが1,3,5,7,9,11,13の場合には、画素予測値は、次の式（３８）のように生成される。

　pred8x8L[x,y] = (p'[x-(y>>1)-1,-1] + p'[x-(y>>1),-1] + 1) >> 1
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３７）
　pred8x8L[x,y]
　　　　　= (p'[x-(y>>1)-2,-1] + 2*p'[x-(y>>1)-1,-1] + p'[x-(y>>1),-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３８）
　また、zVRが-1の場合には、画素予測値は、次の式（３９）のように生成され、これ以外の場合、すなわち、zVRが-2,-3,-4,-5,-6,-7の場合には、画素予測値は、次の式（４０）のように生成される。

　pred8x8L[x,y] = (p'[-1,0] + 2*p'[-1,-1] + p'[0,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３９）
　pred8x8L[x,y] = (p'[-1,y-2*x-1] + 2*p'[-1,y-2*x-2] + p'[-1,y-2*x-3] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４０）
　モード６はHorizontal_Down_prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、Horizontal_Down_prediction modeは、p[x,-1],x=0,…,7及びp[-1,y],y=-1,…,7が “available”の時のみ適用される。今、zVRを次の式（４１）のように定義するものとする。

　zHD = 2*y - x
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４１）
　この時、zHDが0,2,4,6,8,10,12,14の場合には、予測画素値は、次の式（４２）のように生成され、zHDが1,3,5,7,9,11,13の場合には、予測画素値は、次の式（４３）のように生成される。

　pred8x8L[x,y] = (p'[-1,y-(x>>1)-1] + p'[-1,y-(x>>1) + 1] >> 1
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４２）
　pred8x8L[x,y]
　　　　　= (p'[-1,y-(x>>1)-2] + 2*p'[-1,y-(x>>1)-1] + p'[-1,y-(x>>1)] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４３）
　また、zHDが-1の場合には、予測画素値は、次の式（４４）のように生成され、zHDがこれ以外の値の場合、すなわち、-2,-3,-4,-5,-6,-7の場合には、予測画素値は、次の式（４５）のように生成される。

　pred8x8L[x,y] = (p'[-1,0] + 2*p[-1,-1] + p'[0,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４４）
　pred8x8L[x,y] = (p'[x-2*y-1,-1] + 2*p'[x-2*y-2,-1] + p'[x-2*y-3,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４５）
　モード７はVertical_Left_prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、Vertical_Left_prediction modeは、p[x,-1], x=0,…,15が “available” の時のみ適用され、y=0,2,4,6の場合、予測画素値は、次の式（４６）のように生成され、それ以外の場合、すなわち、y=1,3,5,7の場合、予測画素値は、次の式（４７）のように生成される。

　pred8x8L[x,y] = (p'[x+(y>>1),-1] + p'[x+(y>>1)+1,-1] + 1) >> 1
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４６）
　pred8x8L[x,y]
　　　　　= (p'[x+(y>>1),-1] + 2*p'[x+(y>>1)+1,-1] + p'[x+(y>>1)+2,-1] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４７）
　モード８はHorizontal_Up_prediction modeであり、予測値pred8x8L[x,y]は以下の通り生成される。すなわち、Horizontal_Up_prediction modeは、p[-1,y], y=0,…,7 が “available” の時のみ適用される。以下では、zHUを次の式（４８）のように定義する。

　zHU = x + 2*y
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４８）
　zHUの値が0,2,4,6,8,10,12の場合、予測画素値は、次の式（４９）のように生成され、zHUの値が1,3,5,7,9,11の場合、予測画素値は、次の式（５０）のように生成される。

　pred8x8L[x,y] = (p'[-1,y+(x>>1)] + p'[-1,y+(x>>1)+1] + 1) >> 1
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４９）
　pred8x8L[x,y] = (p'[-1,y+(x>>1)]
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（５０）
　また、zHUの値が13の場合、予測画素値は、次の式（４９）’のように生成され、それ以外の場合、すなわち、zHUの値が13より大きい場合、予測画素値は、次の式（５０）’のように生成される。

　pred8x8L[x,y] = (p'[-1,6] + 3*p'[-1,7] + 2) >> 2
　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４９）’
　pred8x8L[x,y] = p'[-1,7]
　　　　　　　　　　　　　　　　　　　　　　　　　・・・（５０）’
　次に、１６×１６画素のイントラ予測モードについて説明する。図１６および図１７は、４種類の輝度信号の１６×１６画素のイントラ予測モード(Intra_16x16_pred_mode)を示す図である。
　４種類のイントラ予測モードについて、図１８を参照して説明する。図１８の例において、イントラ処理される対象マクロブロックＡが示されており、P(x,y);x,y=-1,0,…,15は、対象マクロブロックＡに隣接する画素の画素値を表している。
　モード０は、Vertical Prediction modeであり、P(x,-1); x,y=-1,0,…,15が “available” である時のみ適用される。この場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５１）のように生成される。

　Pred(x,y) = P(x,-1);x,y=0,…,15
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（５１）
　モード１はHorizontal Prediction modeであり、P(-1,y); x,y=-1,0,…,15が “available” である時のみ適用される。この場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５２）のように生成される。

　Pred(x,y) = P(-1,y);x,y=0,…,15
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（５２）
　モード２はDC Prediction modeであり、P(x,-1)およびP(-1,y); x,y=-1,0,…,15が全て “available” である場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５３）のように生成される。

Figure JPOXMLDOC01-appb-M000004
　また、P(x,-1); x,y=-1,0,…,15が “unavailable” である場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５４）のように生成される。

Figure JPOXMLDOC01-appb-M000005
　P(-1,y); x,y=-1,0,…,15が “unavailable” である場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５５）のように生成される。

Figure JPOXMLDOC01-appb-M000006
　P(x,-1)およびP(-1,y); x,y=-1,0,…,15が全て “unavailable” である場合には、予測画素値として１２８を用いる。
　モード３はPlane Prediction modeであり、P(x,-1)及びP(-1,y); x,y=-1,0,…,15が全て “available” の場合のみ適用される。この場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５６）のように生成される。

Figure JPOXMLDOC01-appb-M000007
　次に、色差信号に対するイントラ予測モードについて説明する。図１９は、４種類の色差信号のイントラ予測モード(Intra_chroma_pred_mode)を示す図である。色差信号のイントラ予測モードは、輝度信号のイントラ予測モードと独立に設定が可能である。色差信号に対するイントラ予測モードは、上述した輝度信号の１６×１６画素のイントラ予測モードに順ずる。
　ただし、輝度信号の１６×１６画素のイントラ予測モードが、１６×１６画素のブロックを対象としているのに対し、色差信号に対するイントラ予測モードは、８×８画素のブロックを対象としている。さらに、上述した図１６と図１９に示されるように、両者においてモード番号は対応していない。
　ここで、図１８を参照して上述した輝度信号の１６×１６画素のイントラ予測モードの対象マクロブロックＡの画素値および隣接する画素値の定義に準じる。例えば、イントラ処理される対象マクロブロックＡ（色差信号の場合は、８×８画素）に隣接する画素の画素値をP(x,y);x,y=-1,0,…,7とする。
　モード０はDC Prediction modeであり、P(x,-1)およびP(-1,y); x,y=-1,0,…,7が全て “available” である場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５７）のように生成される。

Figure JPOXMLDOC01-appb-M000008
　また、P(-1,y) ; x,y=-1,0,…,7が “unavailable” である場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５８）のように生成される。

Figure JPOXMLDOC01-appb-M000009
　また、P(x,-1) ; x,y=-1,0,…,7が “unavailable”である場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（５９）のように生成される。

Figure JPOXMLDOC01-appb-M000010
　モード１はHorizontal Prediction modeであり、P(-1,y) ; x,y=-1,0,…,7が “available” の場合にのみ適用される。この場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（６０）のように生成される。

　Pred(x,y) = P(-1,y);x,y=0,…,7
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（６０）
　モード２はVertical Prediction modeであり、P(x,-1) ; x,y=-1,0,…,7が “available” の場合にのみ適用される。この場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（６１）のように生成される。

　Pred(x,y) = P(x,-1);x,y=0,…,7
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（６１）
　モード３はPlane Prediction modeであり、P(x,-1)及びP(-1,y) ; x,y=-1,0,…,7 が “available” の場合にのみ適用される。この場合、対象マクロブロックＡの各画素の予測画素値Pred(x,y)は、次の式（６２）のように生成される。

Figure JPOXMLDOC01-appb-M000011
　以上のように、輝度信号のイントラ予測モードには、９種類の４×４画素および８×８画素のブロック単位、並びに４種類の１６×１６画素のマクロブロック単位の予測モードがある。このブロック単位のモードは、マクロブロック単位毎に設定される。色差信号のイントラ予測モードには、４種類の８×８画素のブロック単位の予測モードがある。この色差信号のイントラ予測モードは、輝度信号のイントラ予測モードと独立に設定が可能である。
　また、輝度信号の４×４画素のイントラ予測モード（イントラ４×４予測モード）および８×８画素のイントラ予測モード（イントラ８×８予測モード）については、４×４画素および８×８画素の輝度信号のブロック毎に１つのイントラ予測モードが設定される。輝度信号の１６×１６画素のイントラ予測モード（イントラ１６×１６予測モード）と色差信号のイントラ予測モードについては、１つのマクロブロックに対して１つの予測モードが設定される。
　なお、予測モードの種類は、上述した図１１の番号０，１，３乃至８で示される方向に対応している。予測モード２は平均値予測である。
［イントラ予測の前処理の説明］
　次に、図２０のフローチャートを参照して、図８のステップＳ３１におけるイントラ予測の前処理について説明する。
　ブロックアドレス算出部９１には、イントラ予測部７４から、マクロブロックにおいて、次に処理するのが何番目のブロックであるかという次の処理番号の情報が供給される。
　ステップＳ４１において、ブロックアドレス算出部９１は、イントラ予測部７４からの次の処理番号から、図２のAに示される処理順に従って、マクロブロックにおける対象ブロックのブロックアドレスを算出し、確定する。確定されたブロックアドレスは、イントラ予測部７４、パイプライン／並列処理制御部９２、および周辺画素利用可能性判定部７６に供給される。
　ステップＳ４２において、周辺画素利用可能性判定部７６は、アドレス制御部７５からのブロックアドレスを用いて、対象ブロックの周辺画素の利用可能性を判定し、確定する。
　周辺画素利用可能性判定部７６は、対象ブロックの周辺画素が利用可能である場合、対象ブロックの周辺画素が利用可能であることを示す情報を、イントラ予測部７４に供給する。また、周辺画素利用可能性判定部７６は、対象ブロックの周辺画素が利用不可能である場合、対象ブロックの周辺画素が利用不可能であることを示す情報を、イントラ予測部７４に供給する。
　ステップＳ４３において、パイプライン／並列処理制御部９２は、ブロックアドレス算出部９１からのブロックアドレスを用いて、対象ブロックがパイプライン処理または並列処理が可能かどうかを画定する。
　すなわち、パイプライン／並列処理制御部９２は、例えば、図２のAの“２ａ”のブロックと“２ｂ”のブロックのように、対象ブロックがパイプライン処理または並列処理が可能である場合、パイプライン処理または並列処理を制御する制御信号をイントラ予測部７４に供給する。
　また、パイプライン／並列処理制御部９２は、例えば、図２のAの“１”のブロックや“８”のブロックのように、対象ブロックがパイプライン処理または並列処理が不可能である場合、パイプライン処理または並列処理を禁止する制御信号をイントラ予測部７４に供給する。
［イントラ予測処理の説明］
　次に、上述した前処理により求められた情報を用いて行われるイントラ予測処理について、図２１のフローチャートを参照して説明する。
　なお、このイントラ予測処理は、図８のステップＳ３２におけるイントラ予測処理であり、図２１の例においては、輝度信号の場合を例として説明する。また、このイントラ予測処理は、対象ブロック毎に行われる処理である。すなわち、図２０を参照して上述した前処理により、パイプライン／並列処理制御部９２からパイプライン処理または並列処理を制御する制御信号がイントラ予測部７４に供給された場合、図２１の処理は、パイプライン処理または並列処理で行われる。
　ステップＳ５１において、イントラ予測部７４は、対象ブロックの最適予測モードをリセット(best_mode=0)にする。
　ステップＳ５２において、イントラ予測部７４は、予測モードを１つ選択する。イントラ４×４予測モードの場合、図９を参照して上述したように、９種類の予測モードがあり、その中から、１つの予測モードが選択される。
　ステップＳ５３において、イントラ予測部７４は、周辺画素利用可能性判定部７６から供給される、対象ブロックの周辺画素の利用可能性を示す情報を参照して、選択した予測モードが、対象ブロックの周辺画素が利用可能なモードであるか否かを判定する。
　選択した予測モードが、対象ブロックの周辺画素が利用可能なモードであると判定された場合、処理は、ステップＳ５４に進む。ステップＳ５４において、イントラ予測部７４は、対象のブロックの画素を、フレームメモリ７２から読み出される復号済みの隣接画像を参照して、選択した予測モードで、イントラ予測を行う。なお、参照される復号済みの画素としては、デブロックフィルタ７１によりデブロックフィルタリングされていない画素が用いられる。
　ステップＳ５５において、イントラ予測部７４は、選択した予測モードに対応するコスト関数値を算出する。ここで、コスト関数値としては、High Complexity モードか、Low Complexity モードのいずれかの手法に基づいて行う。これらのモードは、H．264/AVC方式における参照ソフトウエアであるＪＭ(Joint Model)で定められている。
　すなわち、High Complexity モードにおいては、ステップＳ５４の処理として、候補となる全ての予測モードに対して、仮に符号化処理までが行われる。そして、次の式（６３）で表わされるコスト関数値が各予測モードに対して算出され、その最小値を与える予測モードが最適予測モードであるとして選択される。
　Cost(Mode) = D + λ・R　　　　　　　　　　　　　　・・・（６３）
　Dは、原画像と復号画像の差分（歪）、Rは、直交変換係数まで含んだ発生符号量、λは、量子化パラメータQPの関数として与えられるラグランジュ乗数である。
　一方、Low Complexity モードにおいては、ステップＳ４１の処理として、候補となる全ての予測モードに対して、予測画像の生成、および、動きベクトル情報や予測モード情報、フラグ情報などのヘッダビットまでが算出される。そして、次の式（６４）で表わされるコスト関数値が各予測モードに対して算出され、その最小値を与える予測モードが最適予測モードであるとして選択される。
　Cost(Mode) = D + QPtoQuant(QP)・Header_Bit　　　　　・・・（６４）
　Dは、原画像と復号画像の差分（歪）、Header_Bitは、予測モードに対するヘッダビット、QPtoQuantは、量子化パラメータQPの関数として与えられる関数である。
　Low Complexity モードにおいては、全ての予測モードに対して、予測画像を生成するのみで、符号化処理および復号処理を行う必要がないため、演算量が少なくて済む。
　なお、コスト関数として、SAD(Sum of Absolute Difference)を用いることもできる。
　イントラ予測部７４は、ステップＳ５６において、算出したコスト関数値が最小であるか否かを判定し、最小であると判定した場合、ステップＳ５７において、選択した予測モードで、最適予測モードを差し替える。その後、処理は、ステップＳ５８に進む。また、算出したコスト関数値が、いままで算出した中で最小ではないと判定された場合、ステップＳ５７の処理はスキップされ、処理は、ステップＳ５８に進む。
　一方、ステップＳ５３において、選択した予測モードが、対象ブロックの周辺画素が利用可能なモードではないと判定された場合、処理は、ステップＳ５４乃至Ｓ５７をスキップし、ステップＳ５８に進む。
　ステップＳ５８において、イントラ予測部７４は、９種類のすべての予測モードについての処理が終了したか否かを判定し、すべての予測モードについての処理が終了したと判定された場合、イントラ予測処理を終了する。
　ステップＳ５８において、まだ、すべての予測モードについての処理が終了していないと判定された場合、処理は、ステップＳ５２に戻り、それ以降の処理が繰り返される。
　なお、図２１の例においては、４×４画素のイントラ予測モードを例にして説明したが、このイントラ予測処理は、４×４画素、８×８画素、および１６×１６画素の各イントラ予測モードについて行われる処理である。すなわち、実際には、図２１の処理が、８×８画素、および１６×１６画素の各イントラ予測モードについても別途行われ、それぞれ求まった最適予測モード(best_mode)の中からさらに最適イントラ予測モードが決定される。
　そして、決定された最適イントラ予測モードの予測画像と、そのコスト関数値が、予測画像選択部７８に供給される。
［インター動き予測処理の説明］
　次に、図２２のフローチャートを参照して、図８のステップＳ３３のインター動き予測処理について説明する。
　動き予測・補償部７７は、ステップＳ６１において、１６×１６画素乃至４×４画素からなる８種類の各インター予測モードに対して動きベクトルと参照画像をそれぞれ決定する。すなわち、各インター予測モードの処理対象のブロックについて、動きベクトルと参照画像がそれぞれ決定される。
　動き予測・補償部７７は、ステップＳ６２において、１６×１６画素乃至４×４画素からなる８種類の各インター予測モードについて、ステップＳ６１で決定された動きベクトルに基づいて、参照画像に動き予測と補償処理を行う。この動き予測と補償処理により、各インター予測モードでの予測画像が生成される。
　動き予測・補償部７７は、ステップＳ６３において、１６×１６画素乃至４×４画素からなる８種類の各インター予測モードに対して決定された動きベクトルについて、圧縮画像に付加するための動きベクトル情報を生成する。このとき、例えば、符号化されようとしている対象ブロックの予測動きベクトル情報を、既に符号化済の、隣接するブロックの動きベクトル情報を用いてメディアンオペレーションにより生成する方法が用いられる。
　生成された動きベクトル情報は、次のステップＳ６４におけるコスト関数値算出の際にも用いられ、最終的に予測画像選択部７８により対応する予測画像が選択された場合には、予測モード情報および参照フレーム情報とともに、可逆符号化部６６へ出力される。
　動き予測・補償部７７は、ステップＳ６４において、１６×１６画素乃至４×４画素からなる８種類の各インター予測モードに対して、上述した式（６３）または式（６４）で示されるコスト関数値を算出する。ここで算出されたコスト関数値は、上述した図８のステップＳ３４で最適インター予測モードを決定する際に用いられる。
　符号化された圧縮画像は、所定の伝送路を介して伝送され、画像復号装置により復号される。
［画像復号装置の構成例］
　図２３は、本発明を適用した画像処理装置としての画像復号装置の一実施の形態の構成を表している。
　画像復号装置１０１は、蓄積バッファ１１１、可逆復号部１１２、逆量子化部１１３、逆直交変換部１１４、演算部１１５、デブロックフィルタ１１６、画面並べ替えバッファ１１７、およびＤ／Ａ変換部１１８を含んで構成されている。また、画像復号装置１０１は、フレームメモリ１１９、スイッチ１２０、イントラ予測部１２１、アドレス制御部１２２、周辺画素利用可能判定部１２３、動き予測・補償部１２４、およびスイッチ１２５を含んで構成されている。
　蓄積バッファ１１１は伝送されてきた圧縮画像を蓄積する。可逆復号部１１２は、蓄積バッファ１１１より供給された、図３の可逆符号化部６６により符号化された情報を、可逆符号化部６６の符号化方式に対応する方式で復号する。
　図２３の例の場合、可逆復号部１１２は、ストリーム入力部１３１および復号処理部１３２により構成されている。ストリーム入力部１３１は、蓄積バッファ１１１からの圧縮画像を入力し、そのストリーム順（すなわち、図２のAに示される順）のデータを、復号処理部１３２に出力する。復号処理部１３２は、ストリーム入力部１３１からのデータを、入力されたストリーム順に復号する。
　逆量子化部１１３は可逆復号部１１２により復号された画像を、図３の量子化部６５の量子化方式に対応する方式で逆量子化する。逆直交変換部１１４は、図３の直交変換部６４の直交変換方式に対応する方式で逆量子化部１１３の出力を逆直交変換する。
　逆直交変換された出力は演算部１１５によりスイッチ１２５から供給される予測画像と加算されて復号される。デブロックフィルタ１１６は、復号された画像のブロック歪を除去した後、フレームメモリ１１９に供給し、蓄積させるとともに、画面並べ替えバッファ１１７に出力する。
　画面並べ替えバッファ１１７は、画像の並べ替えを行う。すなわち、図３の画面並べ替えバッファ６２により符号化の順番のために並べ替えられたフレームの順番が、元の表示の順番に並べ替えられる。Ｄ／Ａ変換部１１８は、画面並べ替えバッファ１１７から供給された画像をＤ／Ａ変換し、図示せぬディスプレイに出力し、表示させる。
　スイッチ１２０は、インター処理される画像と参照される画像をフレームメモリ１１９から読み出し、動き予測・補償部１２４に出力するとともに、イントラ予測に用いられる画像をフレームメモリ１１９から読み出し、イントラ予測部１２１に供給する。
　イントラ予測部１２１には、ヘッダ情報を復号して得られたイントラ予測モードを示す情報が、可逆復号部１１２から供給される。イントラ予測部１２１は、アドレス制御部１２２に、マクロブロック内において、次に処理するのが何番目のブロックであるかという次の処理番号の情報を供給する。これに対応して、イントラ予測部１２１は、アドレス制御部１２２から、ブロックアドレスと、パイプライン処理または並列処理を制御あるいは禁止する制御信号を取得する。また、イントラ予測部１２１は、周辺画素利用可能性判定部１２３から、処理する対象ブロックの周辺画素の利用可能性の情報を取得する。
　イントラ予測部１２１は、アドレス制御部１２２からのブロックアドレスに対応するブロックについて、可逆復号部１１２からのイントラ予測モードで、周辺画素利用可能性判定部１２３により利用可能であると判定された周辺画素を用いて、イントラ予測を行う。なお、このとき、アドレス制御部１２２からパイプライン処理または並列処理を制御する制御信号を受け取った場合、イントラ予測部１２１は、それらのブロックについて、パイプライン処理または並列処理でのイントラ予測を行う。
　イントラ予測部１２１によるイントラ予測により生成された予測画像は、スイッチ１２５に出力される。
　アドレス制御部１２２は、イントラ予測部１２１からの処理番号の情報を得ると、図３のアドレス制御部７５と同じ処理順で、次に処理するブロックアドレスを算出する。そして、アドレス制御部１２２は、算出したブロックアドレスを、イントラ予測部１２１および周辺画素利用可能性判定部１２３に供給する。
　また、アドレス制御部１２２は、算出したブロックアドレスを用いて、対象ブロックがパイプライン処理または並列処理が可能であるか否かを判定する。アドレス制御部１２２は、その判定結果に応じて、パイプライン処理または並列処理を制御あるいは禁止する制御信号を、イントラ予測部１２１に供給する。
　周辺画素利用可能性判定部１２３は、アドレス制御部１２２からのブロックアドレスを用いて、対象ブロックの周辺画素の利用可能性を判定し、判定した周辺画素の利用可能性の情報を、イントラ予測部１２１に供給する。
　動き予測・補償部１２４には、ヘッダ情報を復号して得られた情報（予測モード情報、動きベクトル情報、参照フレーム情報）が可逆復号部１１２から供給される。インター予測モードを示す情報が供給された場合、動き予測・補償部１２４は、動きベクトル情報と参照フレーム情報に基づいて画像に動き予測と補償処理を施し、予測画像を生成する。動き予測・補償部１２４は、インター予測モードにより生成された予測画像をスイッチ１２５に出力する。
　スイッチ１２５は、動き予測・補償部１２４またはイントラ予測部１２１により生成された予測画像を選択し、演算部１１５に供給する。
　なお、図３の画像符号化装置５１においては、コスト関数に基づく予測モード判定のため、すべてのイントラ予測モードに対してイントラ予測処理が行われる。これに対して、この画像復号装置１０１においては、符号化されて送られてくるイントラ予測モードの情報に基づいてのみイントラ予測処理が行われる。
［アドレス制御部の構成例］
　図２４は、アドレス制御部の構成例を示すブロック図である。
　図２４の例の場合、アドレス制御部１２２は、ブロックアドレス算出部１４１、およびパイプライン／並列処理制御部１４２により構成されている。
　イントラ予測部１２１は、図４のイントラ予測部７５と同様に、マクロブロック内のブロックについて、次の処理番号の情報を、ブロックアドレス算出部１４１に供給する。
　ブロックアドレス算出部１４１は、図４のブロックアドレス算出部９１と基本的に同様の処理を行う。すなわち、ブロックアドレス算出部１４１は、イントラ予測部１２１からの処理番号から、H．264/AVCの処理順とは異なる処理順で、次に処理する対象ブロックのブロックアドレスを算出し、確定する。ブロックアドレス算出部１４１は、確定したブロックアドレスを、イントラ予測部１２１、パイプライン／並列処理制御部１４２、および周辺画素利用可能性判定部１２３に供給する。
　パイプライン／並列処理制御部１４２は、ブロックアドレス算出部１４１からのブロックアドレスを用いて、対象ブロックがパイプライン処理または並列処理が可能であるか否かを判定する。パイプライン／並列処理制御部１４２は、その判定結果に応じて、パイプライン処理または並列処理を制御あるいは禁止する制御信号を、イントラ予測部１２１に供給する。
　周辺画素利用可能性判定部１２３は、図４の周辺画素利用可能性判定部１２３と基本的に同様の処理を行う。すなわち、周辺画素利用可能性判定部１２３は、アドレス制御部１２２からのブロックアドレスを用いて、対象ブロックの周辺画素の利用可能性を判定し、判定した周辺画素の利用可能性を示す情報を、イントラ予測部１２１に供給する。
　イントラ予測部１２１は、ブロックアドレス算出部１４１からのブロックアドレスに対応する対象ブロックについて、次のように、イントラ予測処理を行う。すなわち、イントラ予測部１２１は、可逆復号部１１２からのイントラ予測モードで、周辺画素利用可能性判定部１２３により利用可能であると判定された周辺画素を用いて、イントラ予測処理を行う。その際、イントラ予測部１２１は、パイプライン／並列処理制御部１４２からの制御信号に基づいて、複数のブロックについてのパイプライン処理または並列処理のイントラ予測を行うか、１つのブロックだけでイントラ予測を行う。
［画像復号装置の復号処理の説明］
　次に、図２５のフローチャートを参照して、画像復号装置１０１が実行する復号処理について説明する。
　ステップＳ１３１において、蓄積バッファ１１１は伝送されてきた画像を蓄積する。ストリーム入力部１３１は、蓄積バッファ１１１からの圧縮画像を入力し、そのストリームの順のデータを、復号処理部１３２に出力する。ステップＳ１３２において、復号処理部１３２は、ストリーム入力部１３１から供給される圧縮画像を復号する。すなわち、図３の可逆符号化部６６により符号化されたＩピクチャ、Ｐピクチャ、並びにＢピクチャが復号される。
　このとき、動きベクトル情報、参照フレーム情報、予測モード情報（イントラ予測モード、またはインター予測モードを示す情報）、およびフラグ情報なども復号される。
　すなわち、予測モード情報がイントラ予測モード情報である場合、予測モード情報は、イントラ予測部１２１に供給される。予測モード情報がインター予測モード情報である場合、予測モード情報と対応する動きベクトル情報および参照フレーム情報は、動き予測・補償部１２４に供給される。
　ステップＳ１３３において、逆量子化部１１３は可逆復号部１１２により復号された変換係数を、図３の量子化部６５の特性に対応する特性で逆量子化する。ステップＳ１３４において逆直交変換部１１４は逆量子化部１１３により逆量子化された変換係数を、図３の直交変換部６４の特性に対応する特性で逆直交変換する。これにより図３の直交変換部６４の入力（演算部６３の出力）に対応する差分情報が復号されたことになる。
　ステップＳ１３５において、演算部１１５は、後述するステップＳ１４１の処理で選択され、スイッチ１２５を介して入力される予測画像を差分情報と加算する。これにより元の画像が復号される。ステップＳ１３６においてデブロックフィルタ１１６は、演算部１１５より出力された画像をフィルタリングする。これによりブロック歪みが除去される。ステップＳ１３７においてフレームメモリ１１９は、フィルタリングされた画像を記憶する。
　ステップＳ１３８において、イントラ予測部１２１、および動き予測・補償部１２４は、可逆復号部１１２から供給される予測モード情報に対応して、それぞれ画像の予測処理を行う。
　このとき、イントラ予測部１２１は、アドレス制御部１２２により確定されたブロックアドレスが対応する対象ブロックについて、可逆復号部１１２からのイントラ予測モードで、周辺画素利用可能性判定部１２３により利用可能であると判定された周辺画素を用いて、イントラ予測処理を行う。その際、イントラ予測部１２１は、アドレス制御部１２２からパイプライン処理または並列処理を制御する制御信号を受け取った場合、それらのブロックについて、パイプライン処理または並列処理でのイントラ予測を行う。
　ステップＳ１３８における予測処理の詳細は、図２６を参照して後述するが、この処理により、イントラ予測部１２１により生成された予測画像、または動き予測・補償部１２４により生成された予測画像がスイッチ１２５に供給される。
　ステップＳ１３９において、スイッチ１２５は予測画像を選択する。すなわち、イントラ予測部１２１により生成された予測画像、または動き予測・補償部１２４により生成された予測画像が供給される。したがって、供給された予測画像が選択されて演算部１１５に供給され、上述したように、ステップＳ１３４において逆直交変換部１１４の出力と加算される。
　すなわち、イントラ予測の場合、演算部１１５において、ストリーム順（図２のAの処理順）に復号、逆量子化、逆直交変換された対象ブロックの画像の差分情報は、イントラ予測部１２１により図２のAの処理順で生成された対象ブロックの予測画像と加算される。
　一方、動き予測の場合、演算部１１５において、ストリーム順（H．264/AVCの処理順）に復号、逆量子化、逆直交変換された対象ブロックの画像の差分情報は、動き予測・補償部１２４によりH．264/AVCの処理順に基づいて生成された対象ブロックの予測画像と加算される。
　ステップＳ１４０において、画面並べ替えバッファ１１７は並べ替えを行う。すなわち画像符号化装置５１の画面並べ替えバッファ６２により符号化のために並べ替えられたフレームの順序が、元の表示の順序に並べ替えられる。
　ステップＳ１４１において、Ｄ／Ａ変換部１１８は、画面並べ替えバッファ１１７からの画像をＤ／Ａ変換する。この画像が図示せぬディスプレイに出力され、画像が表示される。
［予測処理の説明］
　次に、図２６のフローチャートを参照して、図２５のステップＳ１３８の予測処理を説明する。
　イントラ予測部１２１は、ステップＳ１７１において、対象ブロックがイントラ符号化されているか否かを判定する。可逆復号部１１２からイントラ予測モード情報がイントラ予測部１２１に供給されると、イントラ予測部１２１は、ステップ１７１において、対象ブロックがイントラ符号化されていると判定し、処理は、ステップＳ１７２に進む。
　イントラ予測部１２１は、ステップＳ１７２において、可逆復号部１１２からのイントラ予測モード情報を受信、取得する。イントラ予測部１２１は、イントラ予測モード情報を受信すると、ブロックアドレス算出部１４１に、マクロブロック内において、次に処理するのが何番目のブロックであるかという次の処理番号の情報を供給する。
　ブロックアドレス算出部１４１は、ステップＳ１７３において、イントラ予測部１２１からの処理番号の情報を得ると、図４のブロックアドレス算出部９１と同じ処理順で、次に処理するブロックアドレスを算出する。ブロックアドレス算出部１４１は、算出したブロックアドレスを、イントラ予測部１２１および周辺画素利用可能性判定部１２３に供給する。
　ステップＳ１７４において、周辺画素利用可能性判定部１２３は、ブロックアドレス算出部１４１からのブロックアドレスを用いて、対象ブロックの周辺画素の利用可能性を判定し、確定する。周辺画素利用可能性判定部１２３は、確定した周辺画素の利用可能性の情報を、イントラ予測部１２１に供給する。
　ステップＳ１７５において、パイプライン／並列処理制御部１４２は、ブロックアドレス算出部１４１からのブロックアドレスを用いて、対象ブロックがパイプライン処理または並列処理が可能なブロックであるか否かを判定する。
　ステップＳ１７５において、対象ブロックがパイプライン処理または並列処理が可能なブロックであると判定された場合、パイプライン／並列処理制御部１４２は、パイプライン処理または並列処理を制御する制御信号を、イントラ予測部１２１に供給する。
　この制御信号に対応して、イントラ予測部１２１は、ステップＳ１７６において、並列処理またはパイプライン処理によるイントラ予測を行う。すなわち、イントラ予測部１２１は、アドレス制御部１２２からの２つのブロックアドレスに対応する対象ブロック（例えば、図２のAに示される“２ａ”のブロックと“２ｂ”のブロック）について、並列処理またはパイプライン処理で、イントラ予測処理を行う。このとき、イントラ予測部１２１は、可逆復号部１１２からのイントラ予測モードで、周辺画素利用可能性判定部１２３により利用可能であると判定された周辺画素を用いて、イントラ予測処理を行う。
　また、ステップＳ１７５において、対象ブロックがパイプライン処理または並列処理が可能なブロックではないと判定された場合、パイプライン／並列処理制御部１４２は、パイプライン処理または並列処理を禁止する制御信号を、イントラ予測部１２１に供給する。
　この制御信号に対応して、イントラ予測部１２１は、ステップＳ１７７において、並列処理またはパイプライン処理せずに、イントラ予測を行う。すなわち、イントラ予測部１２１は、アドレス制御部１２２からの１つのブロックアドレスに対応する対象ブロックについて、イントラ予測処理を行う。このとき、イントラ予測部１２１は、可逆復号部１１２からのイントラ予測モードで、周辺画素利用可能性判定部１２３により利用可能であると判定された周辺画素を用いて、イントラ予測処理を行う。
　一方、ステップＳ１７１において、イントラ符号化されていないと判定された場合、処理は、ステップＳ１７８に進む。
　処理対象の画像がインター処理される画像である場合、可逆復号部１１２からインター予測モード情報、参照フレーム情報、動きベクトル情報が動き予測・補償部１２４に供給される。ステップＳ１７６において、動き予測・補償部１２４は、可逆復号部１１２からのインター予測モード情報、参照フレーム情報、動きベクトル情報などを取得する。
　そして、動き予測・補償部１２４は、ステップＳ１７８において、インター動き予測を行う。すなわち、処理対象の画像がインター予測処理される画像である場合、必要な画像がフレームメモリ１１９から読み出され、スイッチ１２０を介して動き予測・補償部１２４に供給される。ステップＳ１７９において動き予測・補償部１２４は、ステップＳ１７８で取得した動きベクトルに基づいて、インター予測モードの動き予測をし、予測画像を生成する。生成した予測画像は、スイッチ１２５に出力される。
　以上のように、画像符号化装置５１においては、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化およびストリームへの出力が行われる。また、画像復号装置１０１においては、画像符号化装置５１からのストリーム順（すなわち、H．264/AVCの符号化順とは異なる、図２のAに示される昇順）にストリームの入力および復号が行われる。
　これにより、同じ処理順を示す、周辺画素に関する依存関係が存在しない２つのブロック（例えば、図２のAの“２ａ”のブロックと“２ｂ”のブロック）のパイプライン処理または並列処理が可能となる。
　また、特許文献１に記載の提案と異なり、符号化順と出力順が同じであるため、符号化処理部８１とストリーム出力部８２の間にバッファを備える必要がないので、回路規模を小さくできる。これは、画像復号装置１０１の場合も同様で、入力順と復号順が同じであるため、ストリーム入力部１３１と復号処理部１３２の間にバッファを備える必要がないので、回路規模を小さくすることができる。
　さらに、特許文献１に記載の提案と比して、利用可能な周辺画素値が増え、候補となるイントラ予測モードが増えるため、高い符号化効率で、パイプライン処理や並列処理を実現することができる。
　なお、上記説明においては、マクロブロックの大きさが、１６×１６画素の場合について説明してきたが、本発明は、上述した非特許文献１に記載の拡張されたマクロブロックサイズに対しても適用することが可能である。
［拡張マクロブロックサイズへの適用の説明］
　図２７は、非特許文献１で提案されているブロックサイズの例を示す図である。非特許文献１では、マクロブロックサイズが３２×３２画素に拡張されている。
　図２７の上段には、左から、３２×３２画素、３２×１６画素、１６×３２画素、および１６×１６画素のブロック（パーティション）に分割された３２×３２画素で構成されるマクロブロックが順に示されている。図２７の中段には、左から、１６×１６画素、１６×８画素、８×１６画素、および８×８画素のブロックに分割された１６×１６画素で構成されるブロックが順に示されている。また、図２７の下段には、左から、８×８画素、８×４画素、４×８画素、および４×４画素のブロックに分割された８×８画素のブロックが順に示されている。
　すなわち、３２×３２画素のマクロブロックは、図２７の上段に示される３２×３２画素、３２×１６画素、１６×３２画素、および１６×１６画素のブロックでの処理が可能である。
　また、上段の右側に示される１６×１６画素のブロックは、H．264/AVC方式と同様に、中段に示される１６×１６画素、１６×８画素、８×１６画素、および８×８画素のブロックでの処理が可能である。
　さらに、中段の右側に示される８×８画素のブロックは、H．264/AVC方式と同様に、下段に示される８×８画素、８×４画素、４×８画素、および４×４画素のブロックでの処理が可能である。
　このような階層構造を採用することにより、非特許文献１の提案では、１６×１６画素のブロック以下に関しては、H．264/AVC方式と互換性を保ちながら、そのスーパーセットとして、より大きなブロックが定義されている。
　以上のように提案される拡張されたマクロブロックサイズへの本発明の第１の適用方法としては、例えば、上段の右側に示される１６×１６画素のブロックに対して、図２に記載の符号化順および出力順を適用する方法があげられる。
　例えば、マクロブロックサイズが３２×３２画素であっても、６４×６４画素であっても、それ以上の大きさであっても、非特許文献１の階層構造により、１６×１６画素のブロックが用いられることがある。この１６×１６画素のブロック内の符号化処理順および出力順に、本発明を適用することができる。
　また、第２の適用方法としては、マクロブロックサイズがｍ×ｍ画素（ｍ≧１６）であって、直交変換の単位がｍ／４×ｍ／４ブロックである場合に、そのｍ／４×ｍ／４ブロックに対する符号化順および出力順に、本発明を適用することができる。
　図２８は、第２の適用方法を具体的に示す図である。
　図２８のAには、ｍ＝３２の場合、すなわち、マクロブロックサイズが３２×３２画素であって、直交変換の単位が８×８ブロックである場合が示されている。図２８のAに示されるマクロブロックサイズが３２×３２画素であって、直交変換の単位が８×８ブロックである場合、このマクロブロック内における、８×８ブロックに対する符号化順および出力順に、本発明を適用することができる。
　また、図２８のBには、ｍ＝６４の場合、すなわち、マクロブロックサイズが６４×６４画素であって、直交変換の単位が１６×１６ブロックである場合が示されている。図２８のBに示されるマクロブロックサイズが６４×６４画素であって、直交変換の単位が１６×１６ブロックである場合、このマクロブロック内における、１６×１６ブロックに対する符号化順および出力順に、本発明を適用することができる。
　なお、第２の適用方法において、ｍ＝１６の場合は、マクロブロックサイズが１６×１６画素であって、直交変換の単位が４×４画素のブロックである上述した例に相当する。
　以上においては、符号化方式としてH．264/AVC方式を用いるようにしたが、本発明はこれに限らず、隣接画素を用いた予測を行う、その他の符号化方式／復号方式を適用することができる。
　なお、本発明は、例えば、MPEG、H．26x等の様に、離散コサイン変換等の直交変換と動き補償によって圧縮された画像情報（ビットストリーム）を、衛星放送、ケーブルテレビジョン、インターネット、または携帯電話機などのネットワークメディアを介して受信する際に用いられる画像符号化装置および画像復号装置に適用することができる。また、本発明は、光、磁気ディスク、およびフラッシュメモリのような記憶メディア上で処理する際に用いられる画像符号化装置および画像復号装置に適用することができる。さらに、本発明は、それらの画像符号化装置および画像復号装置などに含まれる動き予測補償装置にも適用することができる。
　上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な汎用のパーソナルコンピュータなどが含まれる。
［パーソナルコンピュータの構成例］
　図２９は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　コンピュータにおいて、CPU(Central Processing Unit)２０１、ROM(Read Only Memory)２０２、RAM(Random Access Memory)２０３は、バス２０４により相互に接続されている。
　バス２０４には、さらに、入出力インタフェース２０５が接続されている。入出力インタフェース２０５には、入力部２０６、出力部２０７、記憶部２０８、通信部２０９、およびドライブ２１０が接続されている。
　入力部２０６は、キーボード、マウス、マイクロホンなどよりなる。出力部２０７は、ディスプレイ、スピーカなどよりなる。記憶部２０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部２０９は、ネットワークインタフェースなどよりなる。ドライブ２１０は、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどのリムーバブルメディア２１１を駆動する。
　以上のように構成されるコンピュータでは、CPU２０１が、例えば、記憶部２０８に記憶されているプログラムを入出力インタフェース２０５及びバス２０４を介してRAM２０３にロードして実行することにより、上述した一連の処理が行われる。
　コンピュータ（CPU２０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア２１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供することができる。
　コンピュータでは、プログラムは、リムーバブルメディア２１１をドライブ２１０に装着することにより、入出力インタフェース２０５を介して、記憶部２０８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部２０９で受信し、記憶部２０８にインストールすることができる。その他、プログラムは、ROM２０２や記憶部２０８に、あらかじめインストールしておくことができる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した画像符号化装置５１や画像復号装置１０１は、任意の電子機器に適用することができる。以下にその例について説明する。
［テレビジョン受像機の構成例］
　図３０は、本発明を適用した画像復号装置を用いるテレビジョン受像機の主な構成例を示すブロック図である。
　図３０に示されるテレビジョン受像機３００は、地上波チューナ３１３、ビデオデコーダ３１５、映像信号処理回路３１８、グラフィック生成回路３１９、パネル駆動回路３２０、および表示パネル３２１を有する。
　地上波チューナ３１３は、地上アナログ放送の放送波信号を、アンテナを介して受信し、復調し、映像信号を取得し、それをビデオデコーダ３１５に供給する。ビデオデコーダ３１５は、地上波チューナ３１３から供給された映像信号に対してデコード処理を施し、得られたデジタルのコンポーネント信号を映像信号処理回路３１８に供給する。
　映像信号処理回路３１８は、ビデオデコーダ３１５から供給された映像データに対してノイズ除去などの所定の処理を施し、得られた映像データをグラフィック生成回路３１９に供給する。
　グラフィック生成回路３１９は、表示パネル３２１に表示させる番組の映像データや、ネットワークを介して供給されるアプリケーションに基づく処理による画像データなどを生成し、生成した映像データや画像データをパネル駆動回路３２０に供給する。また、グラフィック生成回路３１９は、項目の選択などにユーザにより利用される画面を表示するための映像データ（グラフィック）を生成し、それを番組の映像データに重畳したりすることによって得られた映像データをパネル駆動回路３２０に供給するといった処理も適宜行う。
　パネル駆動回路３２０は、グラフィック生成回路３１９から供給されたデータに基づいて表示パネル３２１を駆動し、番組の映像や上述した各種の画面を表示パネル３２１に表示させる。
　表示パネル３２１はLCD（Liquid Crystal Display）などよりなり、パネル駆動回路３２０による制御に従って番組の映像などを表示させる。
　また、テレビジョン受像機３００は、音声A/D（Analog/Digital)変換回路３１４、音声信号処理回路３２２、エコーキャンセル／音声合成回路３２３、音声増幅回路３２４、およびスピーカ３２５も有する。
　地上波チューナ３１３は、受信した放送波信号を復調することにより、映像信号だけでなく音声信号も取得する。地上波チューナ３１３は、取得した音声信号を音声A/D変換回路３１４に供給する。
　音声A/D変換回路３１４は、地上波チューナ３１３から供給された音声信号に対してA/D変換処理を施し、得られたデジタルの音声信号を音声信号処理回路３２２に供給する。
　音声信号処理回路３２２は、音声A/D変換回路３１４から供給された音声データに対してノイズ除去などの所定の処理を施し、得られた音声データをエコーキャンセル／音声合成回路３２３に供給する。
　エコーキャンセル／音声合成回路３２３は、音声信号処理回路３２２から供給された音声データを音声増幅回路３２４に供給する。
　音声増幅回路３２４は、エコーキャンセル／音声合成回路３２３から供給された音声データに対してD/A変換処理、増幅処理を施し、所定の音量に調整した後、音声をスピーカ３２５から出力させる。
　さらに、テレビジョン受像機３００は、デジタルチューナ３１６およびMPEGデコーダ３１７も有する。
　デジタルチューナ３１６は、デジタル放送（地上デジタル放送、BS（Broadcasting Satellite）／CS（Communications Satellite）デジタル放送）の放送波信号を、アンテナを介して受信し、復調し、MPEG-TS（Moving Picture Experts Group-Transport Stream）を取得し、それをMPEGデコーダ３１７に供給する。
　MPEGデコーダ３１７は、デジタルチューナ３１６から供給されたMPEG-TSに施されているスクランブルを解除し、再生対象（視聴対象）になっている番組のデータを含むストリームを抽出する。MPEGデコーダ３１７は、抽出したストリームを構成する音声パケットをデコードし、得られた音声データを音声信号処理回路３２２に供給するとともに、ストリームを構成する映像パケットをデコードし、得られた映像データを映像信号処理回路３１８に供給する。また、MPEGデコーダ３１７は、MPEG-TSから抽出したEPG（Electronic Program Guide)データを図示せぬ経路を介してCPU３３２に供給する。
　テレビジョン受像機３００は、このように映像パケットをデコードするMPEGデコーダ３１７として、上述した画像復号装置１０１を用いる。したがって、MPEGデコーダ３１７は、画像復号装置１０１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化および出力が行われたストリームを、そのストリーム順に入力および復号する。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、MPEGデコーダ３１７の回路規模を小さくすることができる。
　MPEGデコーダ３１７から供給された映像データは、ビデオデコーダ３１５から供給された映像データの場合と同様に、映像信号処理回路３１８において所定の処理が施される。そして、所定の処理が施された映像データは、グラフィック生成回路３１９において、生成された映像データ等が適宜重畳され、パネル駆動回路３２０を介して表示パネル３２１に供給され、その画像が表示される。
　MPEGデコーダ３１７から供給された音声データは、音声A/D変換回路３１４から供給された音声データの場合と同様に、音声信号処理回路３２２において所定の処理が施される。そして、所定の処理が施された音声データは、エコーキャンセル／音声合成回路３２３を介して音声増幅回路３２４に供給され、D/A変換処理や増幅処理が施される。その結果、所定の音量に調整された音声がスピーカ３２５から出力される。
　また、テレビジョン受像機３００は、マイクロホン３２６、およびA/D変換回路３２７も有する。
　A/D変換回路３２７は、音声会話用のものとしてテレビジョン受像機３００に設けられるマイクロホン３２６により取り込まれたユーザの音声の信号を受信する。A/D変換回路３２７は、受信した音声信号に対してA/D変換処理を施し、得られたデジタルの音声データをエコーキャンセル／音声合成回路３２３に供給する。
　エコーキャンセル／音声合成回路３２３は、テレビジョン受像機３００のユーザ（ユーザＡ）の音声のデータがA/D変換回路３２７から供給されている場合、ユーザＡの音声データを対象としてエコーキャンセルを行う。そして、エコーキャンセル／音声合成回路３２３は、エコーキャンセルの後、他の音声データと合成するなどして得られた音声のデータを、音声増幅回路３２４を介してスピーカ３２５より出力させる。
　さらに、テレビジョン受像機３００は、音声コーデック３２８、内部バス３２９、SDRAM（Synchronous Dynamic Random Access Memory)３３０、フラッシュメモリ３３１、CPU３３２、USB（Universal Serial Bus) I/F３３３、およびネットワークI/F３３４も有する。
　A/D変換回路３２７は、音声会話用のものとしてテレビジョン受像機３００に設けられるマイクロホン３２６により取り込まれたユーザの音声の信号を受信する。A/D変換回路３２７は、受信した音声信号に対してA/D変換処理を施し、得られたデジタルの音声データを音声コーデック３２８に供給する。
　音声コーデック３２８は、A/D変換回路３２７から供給された音声データを、ネットワーク経由で送信するための所定のフォーマットのデータに変換し、内部バス３２９を介してネットワークI/F３３４に供給する。
　ネットワークI/F３３４は、ネットワーク端子３３５に装着されたケーブルを介してネットワークに接続される。ネットワークI/F３３４は、例えば、そのネットワークに接続される他の装置に対して、音声コーデック３２８から供給された音声データを送信する。また、ネットワークI/F３３４は、例えば、ネットワークを介して接続される他の装置から送信される音声データを、ネットワーク端子３３５を介して受信し、それを、内部バス３２９を介して音声コーデック３２８に供給する。
　音声コーデック３２８は、ネットワークI/F３３４から供給された音声データを所定のフォーマットのデータに変換し、それをエコーキャンセル／音声合成回路３２３に供給する。
　エコーキャンセル／音声合成回路３２３は、音声コーデック３２８から供給される音声データを対象としてエコーキャンセルを行い、他の音声データと合成するなどして得られた音声のデータを、音声増幅回路３２４を介してスピーカ３２５より出力させる。
　SDRAM３３０は、CPU３３２が処理を行う上で必要な各種のデータを記憶する。
　フラッシュメモリ３３１は、CPU３３２により実行されるプログラムを記憶する。フラッシュメモリ３３１に記憶されているプログラムは、テレビジョン受像機３００の起動時などの所定のタイミングでCPU３３２により読み出される。フラッシュメモリ３３１には、デジタル放送を介して取得されたEPGデータ、ネットワークを介して所定のサーバから取得されたデータなども記憶される。
　例えば、フラッシュメモリ３３１には、CPU３３２の制御によりネットワークを介して所定のサーバから取得されたコンテンツデータを含むMPEG-TSが記憶される。フラッシュメモリ３３１は、例えばCPU３３２の制御により、そのMPEG-TSを、内部バス３２９を介してMPEGデコーダ３１７に供給する。
　MPEGデコーダ３１７は、デジタルチューナ３１６から供給されたMPEG-TSの場合と同様に、そのMPEG-TSを処理する。このようにテレビジョン受像機３００は、映像や音声等よりなるコンテンツデータを、ネットワークを介して受信し、MPEGデコーダ３１７を用いてデコードし、その映像を表示させたり、音声を出力させたりすることができる。
　また、テレビジョン受像機３００は、リモートコントローラ３５１から送信される赤外線信号を受光する受光部３３７も有する。
　受光部３３７は、リモートコントローラ３５１からの赤外線を受光し、復調して得られたユーザ操作の内容を表す制御コードをCPU３３２に出力する。
　CPU３３２は、フラッシュメモリ３３１に記憶されているプログラムを実行し、受光部３３７から供給される制御コードなどに応じてテレビジョン受像機３００の全体の動作を制御する。CPU３３２とテレビジョン受像機３００の各部は、図示せぬ経路を介して接続されている。
　USB I/F３３３は、USB端子３３６に装着されたUSBケーブルを介して接続される、テレビジョン受像機３００の外部の機器との間でデータの送受信を行う。ネットワークI/F３３４は、ネットワーク端子３３５に装着されたケーブルを介してネットワークに接続し、ネットワークに接続される各種の装置と音声データ以外のデータの送受信も行う。
　テレビジョン受像機３００は、MPEGデコーダ３１７として画像復号装置１０１を用いることにより、処理の高速化を実現するとともに、精度の高い予測画像を生成することができる。その結果として、テレビジョン受像機３００は、アンテナを介して受信した放送波信号や、ネットワークを介して取得したコンテンツデータから、より高速に、より高精細な復号画像を得て、表示することができる。
［携帯電話機の構成例］
　図３１は、本発明を適用した画像符号化装置および画像復号装置を用いる携帯電話機の主な構成例を示すブロック図である。
　図３１に示される携帯電話機４００は、各部を統括的に制御するようになされた主制御部４５０、電源回路部４５１、操作入力制御部４５２、画像エンコーダ４５３、カメラI/F部４５４、LCD制御部４５５、画像デコーダ４５６、多重分離部４５７、記録再生部４６２、変復調回路部４５８、および音声コーデック４５９を有する。これらは、バス４６０を介して互いに接続されている。
　また、携帯電話機４００は、操作キー４１９、CCD（Charge Coupled Devices）カメラ４１６、液晶ディスプレイ４１８、記憶部４２３、送受信回路部４６３、アンテナ４１４、マイクロホン（マイク）４２１、およびスピーカ４１７を有する。
　電源回路部４５１は、ユーザの操作により終話および電源キーがオン状態にされると、バッテリパックから各部に対して電力を供給することにより携帯電話機４００を動作可能な状態に起動する。
　携帯電話機４００は、CPU、ROMおよびRAM等でなる主制御部４５０の制御に基づいて、音声通話モードやデータ通信モード等の各種モードで、音声信号の送受信、電子メールや画像データの送受信、画像撮影、またはデータ記録等の各種動作を行う。
　例えば、音声通話モードにおいて、携帯電話機４００は、マイクロホン（マイク）４２１で集音した音声信号を、音声コーデック４５９によってデジタル音声データに変換し、これを変復調回路部４５８でスペクトラム拡散処理し、送受信回路部４６３でデジタルアナログ変換処理および周波数変換処理する。携帯電話機４００は、その変換処理により得られた送信用信号を、アンテナ４１４を介して図示しない基地局へ送信する。基地局へ伝送された送信用信号（音声信号）は、公衆電話回線網を介して通話相手の携帯電話機に供給される。
　また、例えば、音声通話モードにおいて、携帯電話機４００は、アンテナ４１４で受信した受信信号を送受信回路部４６３で増幅し、さらに周波数変換処理およびアナログデジタル変換処理し、変復調回路部４５８でスペクトラム逆拡散処理し、音声コーデック４５９によってアナログ音声信号に変換する。携帯電話機４００は、その変換して得られたアナログ音声信号をスピーカ４１７から出力する。
　更に、例えば、データ通信モードにおいて電子メールを送信する場合、携帯電話機４００は、操作キー４１９の操作によって入力された電子メールのテキストデータを、操作入力制御部４５２において受け付ける。携帯電話機４００は、そのテキストデータを主制御部４５０において処理し、LCD制御部４５５を介して、画像として液晶ディスプレイ４１８に表示させる。
　また、携帯電話機４００は、主制御部４５０において、操作入力制御部４５２が受け付けたテキストデータやユーザ指示等に基づいて電子メールデータを生成する。携帯電話機４００は、その電子メールデータを、変復調回路部４５８でスペクトラム拡散処理し、送受信回路部４６３でデジタルアナログ変換処理および周波数変換処理する。携帯電話機４００は、その変換処理により得られた送信用信号を、アンテナ４１４を介して図示しない基地局へ送信する。基地局へ伝送された送信用信号（電子メール）は、ネットワークおよびメールサーバ等を介して、所定のあて先に供給される。
　また、例えば、データ通信モードにおいて電子メールを受信する場合、携帯電話機４００は、基地局から送信された信号を、アンテナ４１４を介して送受信回路部４６３で受信し、増幅し、さらに周波数変換処理およびアナログデジタル変換処理する。携帯電話機４００は、その受信信号を変復調回路部４５８でスペクトラム逆拡散処理して元の電子メールデータを復元する。携帯電話機４００は、復元された電子メールデータを、LCD制御部４５５を介して液晶ディスプレイ４１８に表示する。
　なお、携帯電話機４００は、受信した電子メールデータを、記録再生部４６２を介して、記憶部４２３に記録する（記憶させる）ことも可能である。
　この記憶部４２３は、書き換え可能な任意の記憶媒体である。記憶部４２３は、例えば、RAMや内蔵型フラッシュメモリ等の半導体メモリであってもよいし、ハードディスクであってもよいし、磁気ディスク、光磁気ディスク、光ディスク、USBメモリ、またはメモリカード等のリムーバブルメディアであってもよい。もちろん、これら以外のものであってもよい。
　さらに、例えば、データ通信モードにおいて画像データを送信する場合、携帯電話機４００は、撮像によりCCDカメラ４１６で画像データを生成する。CCDカメラ４１６は、レンズや絞り等の光学デバイスと光電変換素子としてのCCDを有し、被写体を撮像し、受光した光の強度を電気信号に変換し、被写体の画像の画像データを生成する。その画像データを、カメラI/F部４５４を介して、画像エンコーダ４５３で、例えばMPEG２やMPEG４等の所定の符号化方式によって圧縮符号化することにより符号化画像データに変換する。
　携帯電話機４００は、このような処理を行う画像エンコーダ４５３として、上述した画像符号化装置５１を用いる。したがって、画像エンコーダ４５３は、画像符号化装置５１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化およびストリームへの出力を行う。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、画像エンコーダ４５３の回路規模を小さくすることができる。
　なお、携帯電話機４００は、このとき同時に、CCDカメラ４１６で撮像中にマイクロホン（マイク）４２１で集音した音声を、音声コーデック４５９においてアナログデジタル変換し、さらに符号化する。
　携帯電話機４００は、多重分離部４５７において、画像エンコーダ４５３から供給された符号化画像データと、音声コーデック４５９から供給されたデジタル音声データとを、所定の方式で多重化する。携帯電話機４００は、その結果得られる多重化データを、変復調回路部４５８でスペクトラム拡散処理し、送受信回路部４６３でデジタルアナログ変換処理および周波数変換処理する。携帯電話機４００は、その変換処理により得られた送信用信号を、アンテナ４１４を介して図示しない基地局へ送信する。基地局へ伝送された送信用信号（画像データ）は、ネットワーク等を介して、通信相手に供給される。
　なお、画像データを送信しない場合、携帯電話機４００は、CCDカメラ４１６で生成した画像データを、画像エンコーダ４５３を介さずに、LCD制御部４５５を介して液晶ディスプレイ４１８に表示させることもできる。
　また、例えば、データ通信モードにおいて、簡易ホームページ等にリンクされた動画像ファイルのデータを受信する場合、携帯電話機４００は、基地局から送信された信号を、アンテナ４１４を介して送受信回路部４６３で受信し、増幅し、さらに周波数変換処理およびアナログデジタル変換処理する。携帯電話機４００は、その受信信号を変復調回路部４５８でスペクトラム逆拡散処理して元の多重化データを復元する。携帯電話機４００は、多重分離部４５７において、その多重化データを分離して、符号化画像データと音声データとに分ける。
　携帯電話機４００は、画像デコーダ４５６において、符号化画像データを、MPEG２やMPEG４等の所定の符号化方式に対応した復号方式でデコードすることにより、再生動画像データを生成し、これを、LCD制御部４５５を介して液晶ディスプレイ４１８に表示させる。これにより、例えば、簡易ホームページにリンクされた動画像ファイルに含まれる動画データが液晶ディスプレイ４１８に表示される。
　携帯電話機４００は、このような処理を行う画像デコーダ４５６として、上述した画像復号装置１０１を用いる。したがって、画像デコーダ４５６は、画像復号装置１０１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化および出力が行われたストリームを、そのストリーム順に入力および復号する。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、画像デコーダ４５６の回路規模を小さくすることができる。
　このとき、携帯電話機４００は、同時に、音声コーデック４５９において、デジタルの音声データをアナログ音声信号に変換し、これをスピーカ４１７より出力させる。これにより、例えば、簡易ホームページにリンクされた動画像ファイルに含まれる音声データが再生される。
　なお、電子メールの場合と同様に、携帯電話機４００は、受信した簡易ホームページ等にリンクされたデータを、記録再生部４６２を介して、記憶部４２３に記録する（記憶させる）ことも可能である。
　また、携帯電話機４００は、主制御部４５０において、撮像されてCCDカメラ４１６で得られた２次元コードを解析し、２次元コードに記録された情報を取得することができる。
　さらに、携帯電話機４００は、赤外線通信部４８１で赤外線により外部の機器と通信することができる。
　携帯電話機４００は、画像エンコーダ４５３として画像符号化装置５１を用いることにより、処理の高速化を実現するとともに、例えばCCDカメラ４１６において生成された画像データを符号化して生成する符号化データの符号化効率を向上させることができる。結果として、携帯電話機４００は、符号化効率のよい符号化データ（画像データ）を、他の装置に提供することができる。
　また、携帯電話機４００は、画像デコーダ４５６として画像復号装置１０１を用いることにより、処理の高速化を実現するとともに、精度の高い予測画像を生成することができる。その結果として、携帯電話機４００は、例えば、簡易ホームページにリンクされた動画像ファイルから、より高精細な復号画像を得て、表示することができる。
　なお、以上において、携帯電話機４００が、CCDカメラ４１６を用いるように説明したが、このCCDカメラ４１６の代わりに、CMOS（Complementary Metal Oxide Semiconductor）を用いたイメージセンサ（CMOSイメージセンサ）を用いるようにしてもよい。この場合も、携帯電話機４００は、CCDカメラ４１６を用いる場合と同様に、被写体を撮像し、被写体の画像の画像データを生成することができる。
　また、以上においては携帯電話機４００として説明したが、例えば、PDA（Personal Digital Assistants）、スマートフォン、UMPC（Ultra Mobile Personal Computer）、ネットブック、ノート型パーソナルコンピュータ等、この携帯電話機４００と同様の撮像機能や通信機能を有する装置であれば、どのような装置であっても携帯電話機４００の場合と同様に、画像符号化装置５１および画像復号装置１０１を適用することができる。
［ハードディスクレコーダの構成例］
　図３２は、本発明を適用した画像符号化装置および画像復号装置を用いるハードディスクレコーダの主な構成例を示すブロック図である。
　図３２に示されるハードディスクレコーダ（HDDレコーダ）５００は、チューナにより受信された、衛星や地上のアンテナ等より送信される放送波信号（テレビジョン信号）に含まれる放送番組のオーディオデータとビデオデータを、内蔵するハードディスクに保存し、その保存したデータをユーザの指示に応じたタイミングでユーザに提供する装置である。
　ハードディスクレコーダ５００は、例えば、放送波信号よりオーディオデータとビデオデータを抽出し、それらを適宜復号し、内蔵するハードディスクに記憶させることができる。また、ハードディスクレコーダ５００は、例えば、ネットワークを介して他の装置からオーディオデータやビデオデータを取得し、それらを適宜復号し、内蔵するハードディスクに記憶させることもできる。
　さらに、ハードディスクレコーダ５００は、例えば、内蔵するハードディスクに記録されているオーディオデータやビデオデータを復号してモニタ５６０に供給し、モニタ５６０の画面にその画像を表示させる。また、ハードディスクレコーダ５００は、モニタ５６０のスピーカよりその音声を出力させることができる。
　ハードディスクレコーダ５００は、例えば、チューナを介して取得された放送波信号より抽出されたオーディオデータとビデオデータ、または、ネットワークを介して他の装置から取得したオーディオデータやビデオデータを復号してモニタ５６０に供給し、モニタ５６０の画面にその画像を表示させる。また、ハードディスクレコーダ５００は、モニタ５６０のスピーカよりその音声を出力させることもできる。
　もちろん、この他の動作も可能である。
　図３２に示されるように、ハードディスクレコーダ５００は、受信部５２１、復調部５２２、デマルチプレクサ５２３、オーディオデコーダ５２４、ビデオデコーダ５２５、およびレコーダ制御部５２６を有する。ハードディスクレコーダ５００は、さらに、EPGデータメモリ５２７、プログラムメモリ５２８、ワークメモリ５２９、ディスプレイコンバータ５３０、OSD（On Screen Display）制御部５３１、ディスプレイ制御部５３２、記録再生部５３３、D/Aコンバータ５３４、および通信部５３５を有する。
　また、ディスプレイコンバータ５３０は、ビデオエンコーダ５４１を有する。記録再生部５３３は、エンコーダ５５１およびデコーダ５５２を有する。
　受信部５２１は、リモートコントローラ（図示せず）からの赤外線信号を受信し、電気信号に変換してレコーダ制御部５２６に出力する。レコーダ制御部５２６は、例えば、マイクロプロセッサなどにより構成され、プログラムメモリ５２８に記憶されているプログラムに従って、各種の処理を実行する。レコーダ制御部５２６は、このとき、ワークメモリ５２９を必要に応じて使用する。
　通信部５３５は、ネットワークに接続され、ネットワークを介して他の装置との通信処理を行う。例えば、通信部５３５は、レコーダ制御部５２６により制御され、チューナ（図示せず）と通信し、主にチューナに対して選局制御信号を出力する。
　復調部５２２は、チューナより供給された信号を、復調し、デマルチプレクサ５２３に出力する。デマルチプレクサ５２３は、復調部５２２より供給されたデータを、オーディオデータ、ビデオデータ、およびEPGデータに分離し、それぞれ、オーディオデコーダ５２４、ビデオデコーダ５２５、またはレコーダ制御部５２６に出力する。
　オーディオデコーダ５２４は、入力されたオーディオデータを、例えばMPEG方式でデコードし、記録再生部５３３に出力する。ビデオデコーダ５２５は、入力されたビデオデータを、例えばMPEG方式でデコードし、ディスプレイコンバータ５３０に出力する。レコーダ制御部５２６は、入力されたEPGデータをEPGデータメモリ５２７に供給し、記憶させる。
　ディスプレイコンバータ５３０は、ビデオデコーダ５２５またはレコーダ制御部５２６より供給されたビデオデータを、ビデオエンコーダ５４１により、例えばNTSC（National Television Standards Committee）方式のビデオデータにエンコードし、記録再生部５３３に出力する。また、ディスプレイコンバータ５３０は、ビデオデコーダ５２５またはレコーダ制御部５２６より供給されるビデオデータの画面のサイズを、モニタ５６０のサイズに対応するサイズに変換する。ディスプレイコンバータ５３０は、画面のサイズが変換されたビデオデータを、さらに、ビデオエンコーダ５４１によってNTSC方式のビデオデータに変換し、アナログ信号に変換し、ディスプレイ制御部５３２に出力する。
　ディスプレイ制御部５３２は、レコーダ制御部５２６の制御のもと、OSD（On Screen Display）制御部５３１が出力したOSD信号を、ディスプレイコンバータ５３０より入力されたビデオ信号に重畳し、モニタ５６０のディスプレイに出力し、表示させる。
　モニタ５６０にはまた、オーディオデコーダ５２４が出力したオーディオデータが、D/Aコンバータ５３４によりアナログ信号に変換されて供給されている。モニタ５６０は、このオーディオ信号を内蔵するスピーカから出力する。
　記録再生部５３３は、ビデオデータやオーディオデータ等を記録する記憶媒体としてハードディスクを有する。
　記録再生部５３３は、例えば、オーディオデコーダ５２４より供給されるオーディオデータを、エンコーダ５５１によりMPEG方式でエンコードする。また、記録再生部５３３は、ディスプレイコンバータ５３０のビデオエンコーダ５４１より供給されるビデオデータを、エンコーダ５５１によりMPEG方式でエンコードする。記録再生部５３３は、そのオーディオデータの符号化データとビデオデータの符号化データとをマルチプレクサにより合成する。記録再生部５３３は、その合成データをチャネルコーディングして増幅し、そのデータを、記録ヘッドを介してハードディスクに書き込む。
　記録再生部５３３は、再生ヘッドを介してハードディスクに記録されているデータを再生し、増幅し、デマルチプレクサによりオーディオデータとビデオデータに分離する。記録再生部５３３は、デコーダ５５２によりオーディオデータおよびビデオデータをMPEG方式でデコードする。記録再生部５３３は、復号したオーディオデータをD/A変換し、モニタ５６０のスピーカに出力する。また、記録再生部５３３は、復号したビデオデータをD/A変換し、モニタ５６０のディスプレイに出力する。
　レコーダ制御部５２６は、受信部５２１を介して受信されるリモートコントローラからの赤外線信号により示されるユーザ指示に基づいて、EPGデータメモリ５２７から最新のEPGデータを読み出し、それをOSD制御部５３１に供給する。OSD制御部５３１は、入力されたEPGデータに対応する画像データを発生し、ディスプレイ制御部５３２に出力する。ディスプレイ制御部５３２は、OSD制御部５３１より入力されたビデオデータをモニタ５６０のディスプレイに出力し、表示させる。これにより、モニタ５６０のディスプレイには、EPG（電子番組ガイド）が表示される。
　また、ハードディスクレコーダ５００は、インターネット等のネットワークを介して他の装置から供給されるビデオデータ、オーディオデータ、またはEPGデータ等の各種データを取得することができる。
　通信部５３５は、レコーダ制御部５２６に制御され、ネットワークを介して他の装置から送信されるビデオデータ、オーディオデータ、およびEPGデータ等の符号化データを取得し、それをレコーダ制御部５２６に供給する。レコーダ制御部５２６は、例えば、取得したビデオデータやオーディオデータの符号化データを記録再生部５３３に供給し、ハードディスクに記憶させる。このとき、レコーダ制御部５２６および記録再生部５３３が、必要に応じて再エンコード等の処理を行うようにしてもよい。
　また、レコーダ制御部５２６は、取得したビデオデータやオーディオデータの符号化データを復号し、得られるビデオデータをディスプレイコンバータ５３０に供給する。ディスプレイコンバータ５３０は、ビデオデコーダ５２５から供給されるビデオデータと同様に、レコーダ制御部５２６から供給されるビデオデータを処理し、ディスプレイ制御部５３２を介してモニタ５６０に供給し、その画像を表示させる。
　また、この画像表示に合わせて、レコーダ制御部５２６が、復号したオーディオデータを、D/Aコンバータ５３４を介してモニタ５６０に供給し、その音声をスピーカから出力させるようにしてもよい。
　さらに、レコーダ制御部５２６は、取得したEPGデータの符号化データを復号し、復号したEPGデータをEPGデータメモリ５２７に供給する。
　以上のようなハードディスクレコーダ５００は、ビデオデコーダ５２５、デコーダ５５２、およびレコーダ制御部５２６に内蔵されるデコーダとして画像復号装置１０１を用いる。したがって、ビデオデコーダ５２５、デコーダ５５２、およびレコーダ制御部５２６に内蔵されるデコーダは、画像復号装置１０１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化および出力が行われたストリームを、そのストリーム順に入力および復号する。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、各デコーダの回路規模を小さくすることができる。
　したがって、ハードディスクレコーダ５００は、処理の高速化を実現するとともに、精度の高い予測画像を生成することができる。その結果として、ハードディスクレコーダ５００は、例えば、チューナを介して受信されたビデオデータの符号化データや、記録再生部５３３のハードディスクから読み出されたビデオデータの符号化データや、ネットワークを介して取得したビデオデータの符号化データから、より高精細な復号画像を得て、モニタ５６０に表示させることができる。
　また、ハードディスクレコーダ５００は、エンコーダ５５１として画像符号化装置５１を用いる。したがって、エンコーダ５５１は、画像符号化装置５１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化およびストリームへの出力を行う。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、エンコーダ５５１の回路規模を小さくすることができる。
　したがって、ハードディスクレコーダ５００は、例えば、処理の高速化を実現させるとともに、ハードディスクに記録する符号化データの符号化効率を向上させることができる。その結果として、ハードディスクレコーダ５００は、ハードディスクの記憶領域をより効率よく使用することができる。
　なお、以上においては、ビデオデータやオーディオデータをハードディスクに記録するハードディスクレコーダ５００について説明したが、もちろん、記録媒体はどのようなものであってもよい。例えばフラッシュメモリ、光ディスク、またはビデオテープ等、ハードディスク以外の記録媒体を適用するレコーダであっても、上述したハードディスクレコーダ５００の場合と同様に、画像符号化装置５１および画像復号装置１０１を適用することができる。
［カメラの構成例］
　図３３は、本発明を適用した画像復号装置および画像符号化装置を用いるカメラの主な構成例を示すブロック図である。
　図３３に示されるカメラ６００は、被写体を撮像し、被写体の画像をLCD６１６に表示させたり、それを画像データとして、記録メディア６３３に記録したりする。
　レンズブロック６１１は、光（すなわち、被写体の映像）を、CCD/CMOS６１２に入射させる。CCD/CMOS６１２は、CCDまたはCMOSを用いたイメージセンサであり、受光した光の強度を電気信号に変換し、カメラ信号処理部６１３に供給する。
　カメラ信号処理部６１３は、CCD/CMOS６１２から供給された電気信号を、Ｙ，Ｃｒ，Ｃｂの色差信号に変換し、画像信号処理部６１４に供給する。画像信号処理部６１４は、コントローラ６２１の制御の下、カメラ信号処理部６１３から供給された画像信号に対して所定の画像処理を施したり、その画像信号をエンコーダ６４１で例えばMPEG方式により符号化したりする。画像信号処理部６１４は、画像信号を符号化して生成した符号化データを、デコーダ６１５に供給する。さらに、画像信号処理部６１４は、オンスクリーンディスプレイ（OSD）６２０において生成された表示用データを取得し、それをデコーダ６１５に供給する。
　以上の処理において、カメラ信号処理部６１３は、バス６１７を介して接続されるDRAM（Dynamic Random Access Memory）６１８を適宜利用し、必要に応じて画像データや、その画像データが符号化された符号化データ等をそのDRAM６１８に保持させる。
　デコーダ６１５は、画像信号処理部６１４から供給された符号化データを復号し、得られた画像データ（復号画像データ）をLCD６１６に供給する。また、デコーダ６１５は、画像信号処理部６１４から供給された表示用データをLCD６１６に供給する。LCD６１６は、デコーダ６１５から供給された復号画像データの画像と表示用データの画像を適宜合成し、その合成画像を表示する。
　オンスクリーンディスプレイ６２０は、コントローラ６２１の制御の下、記号、文字、または図形からなるメニュー画面やアイコンなどの表示用データを、バス６１７を介して画像信号処理部６１４に出力する。
　コントローラ６２１は、ユーザが操作部６２２を用いて指令した内容を示す信号に基づいて、各種処理を実行するとともに、バス６１７を介して、画像信号処理部６１４、DRAM６１８、外部インタフェース６１９、オンスクリーンディスプレイ６２０、およびメディアドライブ６２３等を制御する。FLASH ROM６２４には、コントローラ６２１が各種処理を実行する上で必要なプログラムやデータ等が格納される。
　例えば、コントローラ６２１は、画像信号処理部６１４やデコーダ６１５に代わって、DRAM６１８に記憶されている画像データを符号化したり、DRAM６１８に記憶されている符号化データを復号したりすることができる。このとき、コントローラ６２１は、画像信号処理部６１４やデコーダ６１５の符号化・復号方式と同様の方式によって符号化・復号処理を行うようにしてもよいし、画像信号処理部６１４やデコーダ６１５が対応していない方式により符号化・復号処理を行うようにしてもよい。
　また、例えば、操作部６２２から画像印刷の開始が指示された場合、コントローラ６２１は、DRAM６１８から画像データを読み出し、それを、バス６１７を介して外部インタフェース６１９に接続されるプリンタ６３４に供給して印刷させる。
　さらに、例えば、操作部６２２から画像記録が指示された場合、コントローラ６２１は、DRAM６１８から符号化データを読み出し、それを、バス６１７を介してメディアドライブ６２３に装着される記録メディア６３３に供給して記憶させる。
　記録メディア６３３は、例えば、磁気ディスク、光磁気ディスク、光ディスク、または半導体メモリ等の、読み書き可能な任意のリムーバブルメディアである。記録メディア６３３は、もちろん、リムーバブルメディアとしての種類も任意であり、テープデバイスであってもよいし、ディスクであってもよいし、メモリカードであってもよい。もちろん、非接触ICカード等であっても良い。
　また、メディアドライブ６２３と記録メディア６３３を一体化し、例えば、内蔵型ハードディスクドライブやSSD（Solid State Drive）等のように、非可搬性の記憶媒体により構成されるようにしてもよい。
　外部インタフェース６１９は、例えば、USB入出力端子などで構成され、画像の印刷を行う場合に、プリンタ６３４と接続される。また、外部インタフェース６１９には、必要に応じてドライブ６３１が接続され、磁気ディスク、光ディスク、あるいは光磁気ディスクなどのリムーバブルメディア６３２が適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて、FLASH ROM６２４にインストールされる。
　さらに、外部インタフェース６１９は、LANやインターネット等の所定のネットワークに接続されるネットワークインタフェースを有する。コントローラ６２１は、例えば、操作部６２２からの指示に従って、DRAM６１８から符号化データを読み出し、それを外部インタフェース６１９から、ネットワークを介して接続される他の装置に供給させることができる。また、コントローラ６２１は、ネットワークを介して他の装置から供給される符号化データや画像データを、外部インタフェース６１９を介して取得し、それをDRAM６１８に保持させたり、画像信号処理部６１４に供給したりすることができる。
　以上のようなカメラ６００は、デコーダ６１５として画像復号装置１０１を用いる。したがって、デコーダ６１５は、画像復号装置１０１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化および出力が行われたストリームを、そのストリーム順に入力および復号する。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、各デコーダの回路規模を小さくすることができる。
　したがって、カメラ６００は、処理の高速化を実現するとともに、精度の高い予測画像を生成することができる。その結果として、カメラ６００は、例えば、CCD/CMOS６１２において生成された画像データや、DRAM６１８または記録メディア６３３から読み出されたビデオデータの符号化データや、ネットワークを介して取得したビデオデータの符号化データから、より高精細な復号画像を得て、LCD６１６に表示させることができる。
　また、カメラ６００は、エンコーダ６４１として画像符号化装置５１を用いる。したがって、エンコーダ６４１は、画像符号化装置５１の場合と同様に、H．264/AVCの符号化順とは異なる、図２のAに示される昇順に符号化およびストリームへの出力を行う。これにより、高い符号化効率で、パイプライン処理や並列処理を実現することができる。また、エンコーダ６４１の回路規模を小さくすることができる。
　したがって、カメラ６００は、例えば、処理の高速化を実現させるとともに、ハードディスクに記録する符号化データの符号化効率を、処理を複雑にすることなく向上させることができる。その結果として、カメラ６００は、DRAM６１８や記録メディア６３３の記憶領域をより効率よく使用することができる。
　なお、コントローラ６２１が行う復号処理に画像復号装置１０１の復号方法を適用するようにしてもよい。同様に、コントローラ６２１が行う符号化処理に画像符号化装置５１の符号化方法を適用するようにしてもよい。
　また、カメラ６００が撮像する画像データは動画像であってもよいし、静止画像であってもよい。
　もちろん、画像符号化装置５１および画像復号装置１０１は、上述した装置以外の装置やシステムにも適用可能である。
　５１　画像符号化装置，　６６　可逆符号化部，　７４　イントラ予測部，　７５　アドレス制御部，　７６　周辺画素利用可能性判定部，　８１　符号化処理部，　８２　ストリーム出力部，　９１　ブロックアドレス算出部，　９２　パイプライン／並列処理制御部，　１０１　画像復号装置，　１１２　可逆復号部，　１２１　イントラ予測部，　１２２　アドレス制御部，　１２３　周辺画素利用可能性判定部，　１３１　ストリーム入力部，　１３２　復号処理部，　１４１　ブロックアドレス算出部，　１４２　パイプライン／並列処理制御部，　３００　テレビジョン受像機，　４００　携帯電話機，　５００　ハードディスクレコーダ，　６００　カメラ

Claims (14)

  1. 　画像の所定のブロックを構成するブロックのうち、次に処理する対象ブロックのブロックアドレスを、符号化規格とは異なる順に基づいて確定するアドレス制御手段と、
    　前記アドレス制御手段により確定されたブロックアドレスに対応する前記対象ブロックを、前記対象ブロックの周辺画素を用いた予測処理を行って、符号化する符号化手段と、
    　前記符号化手段により符号化された順に、前記対象ブロックをストリームとして出力するストリーム出力手段と
    　を備える画像処理装置。
  2. 　前記アドレス制御手段は、前記所定のブロックが１６個のブロックにより構成される場合、左上のブロックを(0,0)とし、{}内のブロック同士は、パイプライン処理、並行処理、または先にどちらの処理を行ってもいいことを表すとすると、(0,0),(1,0),{(2,0),(0,1)},{(3,0),(1,1)},{(2,1),(0,2)},{(3,1),(1,2)},{(2,2),(0,3)},{(3,2),(1,3)},(2,3),(3,3)の順に基づいて、前記対象ブロックのブロックアドレスを確定する
    　請求項１に記載の画像処理装置。
  3. 　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックの周辺画素が利用可能であるか否かを判定する周辺画素利用可能性判定手段を
    　さらに備え、
    　前記符号化手段は、前記周辺画素利用可能性判定手段により利用可能であると判定された周辺画素を用いる予測モードで、前記対象ブロックの周辺画素を用いた予測処理を行って、前記対象ブロックを符号化する
    　請求項２に記載の画像処理装置。
  4. 　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックが、パイプライン処理または並列処理可能であるか否かを判定する処理判定手段をさらに備え、
    　前記符号化手段は、前記処理判定手段により前記対象ブロックが、パイプライン処理または並列処理可能であると判定された場合、パイプライン処理または並列処理により、前記対象ブロックを符号化する
    　請求項２に記載の画像処理装置。
  5. 　前記所定のブロックは、ｍ×ｍ（ｍ≧１６）画素のマクロブロックであり、
    　前記所定のブロックを構成するブロックは、ｍ／４×ｍ／４画素のブロックである
    　請求項２に記載の画像処理装置。
  6. 　前記所定のブロックは、ｍ×ｍ（ｍ≧３２）画素のマクロブロック、または前記マクロブロックを構成するサブブロックであり、
    　前記所定のブロックを構成するブロックは、１６×１６画素のブロックである
    　請求項２に記載の画像処理装置。
  7. 　画像処理装置が、
    　画像の所定のブロックを構成するブロックのうち、次の処理する対象ブロックのブロックアドレスを、符号化規格とは異なる順に基づいて確定し、
    　確定されたブロックアドレスに対応する前記対象ブロックについて、前記対象ブロックの周辺画素を用いた予測処理を行って、符号化し、
    　符号化された順に、前記対象ブロックをストリームとして出力するステップ
    　を含む画像処理方法。
  8. 　画像の所定のブロックを構成するブロックであって、前記所定のブロック内において符号化規格とは異なる順で符号化された後ストリームとして出力されている次に処理する対象ブロックを前記ストリームの順に復号する復号手段と、
    　前記対象ブロックのブロックアドレスを、前記符号化規格とは異なる順に基づいて確定するアドレス制御手段と、
    　前記アドレス制御手段により確定されたブロックアドレスに対応する前記対象ブロックの予測画像を、前記対象ブロックの周辺画素を用いて予測する予測手段と
    　前記予測手段により予測された前記対象ブロックの予測画像と、前記復号手段により復号された前記対象ブロックの画像を加算する加算手段と
    　を備える画像処理装置。
  9. 　前記アドレス制御手段は、前記所定のブロックが１６個の前記ブロックにより構成される場合、左上のブロックを(0,0)とし、{}内のブロック同士は、パイプライン処理、並行処理、または先にどちらの処理を行ってもいいことを表すとすると、(0,0),(1,0),{(2,0),(0,1)},{(3,0),(1,1)},{(2,1),(0,2)},{(3,1),(1,2)},{(2,2),(0,3)},{(3,2),(1,3)},(2,3),(3,3)の順に基づいて、前記対象ブロックのブロックアドレスを確定する
    　請求項８に記載の画像処理装置。
  10. 　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックの周辺画素が利用可能であるか否かを判定する周辺画素利用可能性判定手段を
    　さらに備え、
    　前記復号手段は、前記対象ブロックの予測モード情報も復号し、
    　前記予測手段は、前記予測モード情報が示す予測モードで、前記対象ブロックの予測画像を、前記周辺画素利用可能性判定手段により利用可能であると判定された前記対象ブロックの周辺画素を用いて予測する
    　請求項９に記載の画像処理装置。
  11. 　前記アドレス制御手段により確定されたブロックアドレスを用いて、前記対象ブロックが、パイプライン処理または並列処理可能であるか否かを判定する処理判定手段をさらに備え、
    　前記符号化手段は、前記処理判定手段により前記対象ブロックが、パイプライン処理または並列処理可能であると判定された場合、パイプライン処理または並列処理で、前記対象ブロックの予測画像を予測する
    　請求項９に記載の画像処理装置。
  12. 　前記所定のブロックは、ｍ×ｍ（ｍ≧１６）画素のマクロブロックであり、
    　前記所定のブロックを構成するブロックは、ｍ／４×ｍ／４画素のブロックである
    　請求項９に記載の画像処理装置。
  13. 　前記所定のブロックは、ｍ×ｍ（ｍ≧３２）画素のマクロブロック、または前記マクロブロックを構成するサブブロックであり、
    　前記所定のブロックを構成するブロックは、１６×１６画素のブロックである
    　請求項９に記載の画像処理装置。
  14. 　画像処理装置が、
    　画像の所定のブロックを構成するブロックであって、前記所定のブロック内で、符号化規格とは異なる順で符号化された後ストリームとして出力されている次に処理する対象ブロックを前記ストリームの順に復号し、
    　前記対象ブロックのブロックアドレスを、前記符号化規格とは異なる順に基づいて確定し、
    　確定されたブロックアドレスに対応する前記対象ブロックの予測画像を、前記対象ブロックの周辺画素を用いて予測し、
    　予測された前記対象ブロックの予測画像と、復号された前記対象ブロックの画像を加算するステップ
    　を含む画像処理方法。
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